(57)【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に電気的に接続された回路基板と
を含み、
前記半導体素子は、
クロック信号を出力する第１回路部と、
前記第１回路部から出力された前記クロック信号を入力する第２回路部と
を有し、
前記回路基板は、
前記第１回路部から出力された前記クロック信号を前記第２回路部に伝送するクロック信号線と、
前記第１回路部及び前記第２回路部に給電する第１電源線及び第１グランド線と
を有し、
前記第１回路部及び前記第２回路部が、前記第１電源線及び前記第１グランド線によって直接的に給電され、
前記第１回路部から前記第２回路部への前記クロック信号の伝送は、前記回路基板の前記クロック信号線を介してのみ、行われる
ことを特徴とする集積回路装置。
【請求項２】
前記第１回路部は、第１電源端子、第１グランド端子、及び前記クロック信号の出力端子を有し、
前記第２回路部は、第２電源端子、第２グランド端子、及び前記クロック信号の入力端子を有し、
前記第１電源端子及び前記第２電源端子に前記第１電源線が直接的に接続され、
前記第１グランド端子及び前記第２グランド端子に前記第１グランド線が直接的に接続され、
前記出力端子及び前記入力端子に前記クロック信号線が直接的に接続される
ことを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記半導体素子は、第２電源線及び第２グランド線を有し、
前記第１回路部及び前記第２回路部が、前記第２電源線及び前記第２グランド線を介さずに、前記第１電源線及び前記第１グランド線によって給電される
ことを特徴とする請求項１又は２に記載の集積回路装置。
【請求項４】
前記第１電源線と前記第２電源線とは、電気的に接続され、同電位とされることを特徴とする請求項３に記載の集積回路装置。
【請求項５】
前記第１電源線は、
第１配線部と、
前記第１配線部に並設される第２配線部と、
前記第１配線部及び前記第２配線部に接続され、前記第１配線部及び前記第２配線部よりも細い第３配線部と
を含むことを特徴とする請求項４に記載の集積回路装置。
【請求項６】
前記クロック信号線は、前記第１電源線と前記第１グランド線の間に挟まれて配置されることを特徴とする請求項１乃至５のいずれかに記載の集積回路装置。
【請求項７】
前記クロック信号は、互いに位相が反転したポジティブクロック信号とネガティブクロック信号とを含み、
前記クロック信号線は、前記ポジティブクロック信号を伝送するポジティブクロック信号線と、前記ネガティブクロック信号を伝送するネガティブクロック信号線とを含む
ことを特徴とする請求項６に記載の集積回路装置。
【請求項８】
クロック信号を出力する第１回路部と、前記第１回路部から出力された前記クロック信号を入力する第２回路部とを含み、前記第１回路部が、第１電源端子、第１グランド端子、及び前記クロック信号の出力端子を有し、前記第２回路部が、第２電源端子、第２グランド端子、及び前記クロック信号の入力端子を有し、前記出力端子から前記入力端子への前記クロック信号の伝送が、試験時のみ前記出力端子と前記入力端子の間を繋ぐように接続される導線を介してのみ、行われる半導体素子の試験方法であって、
前記第１電源端子及び前記第２電源端子に電源電位の第１プローブを接続し、
前記第１グランド端子及び前記第２グランド端子にグランド電位の第２プローブを接続し、
前記出力端子と前記入力端子を前記導線で接続し、
前記半導体素子の出力信号を測定する
ことを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び試験方法に関する。
【背景技術】
【０００２】
半導体素子（チップ）の実装方法には、フリップチップボンディングやワイヤボンディング等による実装方法がある。また、回路基板上に複数のチップを実装し、回路基板の配線を利用して所定の回路を実現するマルチチップモジュール（Muiti-Chip Module；ＭＣＭ）のような実装形態も知られている。
【０００３】
ところで、チップ内部には、ある回路部から１つ又は複数の別の回路部へとクロック信号を伝送する配線（クロック信号線）が設けられる。従来、所定の回路部に伝送されるクロック信号のスキューを小さくするように、クロック信号線に複数のクロックバッファを挿入する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表平９−５０４９０８号公報
【特許文献２】特開平１０−１０７０６５号公報
【特許文献３】特開平９−６４２６９号公報
【特許文献４】特開２００９−１０５０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップ内部のクロック信号線に複数のクロックバッファを設ける場合、それらのクロックバッファは、例えば、チップ内部の回路部と共に電源（コア電源）線及びグランド（ＧＮＤ）線に接続される。チップ内部には、このようなクロック信号線が、例えば、ある回路部から別の回路部まで、様々な回路部の近傍を通って配置される。
【０００６】
しかし、このように配置されるクロック信号線は、近傍の回路部の動作に伴うコア電源及びＧＮＤの変動の影響を受ける場合があり、伝送されるクロック信号に遅延や波形の劣化が生じ、スキュー、ジッタのずれが生じる場合がある。チップ内部の各回路部の動作とそれらの組み合わせ（動作モード）は様々で、各動作モードでコア電源及びＧＮＤの変動も異なってくる。そのため、スキュー、ジッタが小さく抑えられるようなクロック信号線を、全ての動作モードを考慮してチップ内部に配置することが困難な場合や、いずれの動作モードを考慮してチップ内部に配置するかを決定することが困難な場合がある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体素子と、前記半導体素子に電気的に接続された回路基板とを含み、前記半導体素子は、クロック信号を出力する第１回路部と、前記第１回路部から出力された前記クロック信号を入力する第２回路部とを有し、前記回路基板は、前記第１回路部から出力された前記クロック信号を前記第２回路部に伝送するクロック信号線と、前記第１回路部及び前記第２回路部に給電する電源線及びグランド線とを有し、前記第１回路部及び前記第２回路部が、前記電源線及び前記グランド線によって直接的に給電され、前記第１回路部から前記第２回路部への前記クロック信号の伝送は、前記回路基板の前記クロック信号線を介してのみ、行われる集積回路装置が提供される。
【発明の効果】
【０００８】
開示の技術によれば、伝送されるクロック信号が半導体素子内のコア電源及びＧＮＤの変動の影響を受けるのを回避して、クロック信号のスキュー、ジッタが抑えられた集積回路装置を実現することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】物理層及びクロック信号供給経路の一例を示す図である。
【図２】クロックバッファの一例を示す図である。
【図３】クロックバッファ配置の説明図（その１）である。
【図４】クロックバッファ配置の説明図（その２）である。
【図５】クロックバッファ配置の説明図（その３）である。
【図６】動作モードごとの電源網解析結果の一例を示す図である。
【図７】動作モードの組み合わせの違いによる影響の一例を示す図である。
【図８】電源電圧降下の説明図である。
【図９】物理層へのクロック信号伝送の一例を示す図である。
【図１０】チップ内部のクロック信号波形の例を示す図である。
【図１１】クロック信号並びにコア電源及びＧＮＤの変動の一例を示す図である。
【図１２】集積回路装置の構成例を示す図である。
【図１３】第１実施例に係る集積回路装置の説明図である。
【図１４】第２実施例に係る集積回路装置の説明図である。
【図１５】第３実施例に係る試験方法の説明図である。
【図１６】第４実施例に係る集積回路装置の説明図である。
【図１７】第４実施例に係るシミュレーションに用いた回路の模式図である。
【図１８】第４実施例に係るシミュレーション結果の一例である。
【図１９】比較例及び第４実施例に係る集積回路装置の説明図である。
【図２０】比較例及び第４実施例に係る集積回路装置の物理層に入力されるクロック信号を比較した図である。
【図２１】第５実施例に係る集積回路装置の説明図である。
【図２２】第５実施例に係る集積回路装置の構成例を示す図である。
【図２３】第５実施例に係るシミュレーション結果の一例である。
【図２４】第６実施例に係る集積回路装置の説明図である。
【図２５】データレートとジッタの関係の一例を示す図である。
【図２６】ジッタの広がりの説明図である。
【発明を実施するための形態】
【００１０】
はじめに、集積回路装置の一例について説明する。
チップを含む集積回路装置の内部に搭載される様々なＩＰ（Intellectual Property）や機能モジュール、マクロのうち、外部とのインタフェースを司る回路は、そこから送出されるクロック信号やデータ信号の波形測定を行うことで、波形品質が確認できる。測定される信号波形には、クロック信号やデータ信号自体が変化することで発生する自己ノイズ、チップ内部のコア電源及びＧＮＤの変動に伴うコアノイズ等が含まれ得る。このようなノイズが、集積回路装置やそこに含まれるチップの外部出力信号のスキュー、ジッタとして現れてくる。
【００１１】
例えば、ＬＰ−ＤＤＲ（Double Data Rate）２−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）（ＬＰ−ＤＤＲ２メモリ）を搭載した集積回路装置のメモリインタフェース回路について述べる。このようなメモリインタフェース回路では、近年、８００Ｍｂｐｓ、１Ｇｂｐｓと高速化が進み、クロック信号とデータ信号の間、或いはデータストローブ信号とデータ信号の間の低スキュー設計が要求されている。２つの信号間のスキューには、例えば、物理層（ＰＨＹ）の回路によるもの、ＩＯセルの立ち上がり／立ち下がりの遅延差によるものがある。このほか、メモリインタフェース回路を備えるチップが実装される基板（パッケージ基板等）、或いは基板にチップが実装されたデバイスが更に実装される基板（プリント基板等）における配線長の差によるもの、クロストークによるもの等が挙げられる。
【００１２】
これらの中で、原因の特定が困難なものに、チップ内部のコア電源及びＧＮＤの変動に伴うコアノイズによるものがある。コアノイズは、チップ内部のコア電源線及びＧＮＤ線に接続されている回路部（回路モジュール）の規模と動作率、コア電源線とＧＮＤ線の配置、チップ内部のデカップリングコンデンサの搭載量と位置等によって、空間的、時間的に様々に変化している。
【００１３】
例えば、ＬＰ−ＤＤＲ２メモリを搭載した集積回路装置の場合、ＳｏＣ（System on Chip）（チップ）を含むパッケージの上に、ＬＰ−ＤＤＲ２メモリ（チップ）を含むパッケージを搭載したＰｏＰ（Package on Package）構造が採用され得る。ＬＰ−ＤＤＲ２メモリには、二百数十ピンといった多数の端子がそのチップ外周部に集中的に配置される。そのため、集積回路装置には、例えば、ＳｏＣのチップ外周部からクロック信号やデータ信号が送出され、ＬＰ−ＤＤＲ２メモリのチップ外周部の端子に入力されるような信号伝送路が設けられる。
【００１４】
このとき、ＳｏＣには、例えば、そのチップ外周部にクロック信号やデータ信号を送出するために、メモリインタフェース回路の物理層がチップ外周部に離散的に配置される。このようにチップ外周部に離散的に配置された物理層には、ＳｏＣのチップ内部の様々な回路モジュールの傍を通りながら空間的に広がって配置されたクロック信号線（クロックツリー）によってクロック信号が供給され、それに同期して各物理層が動作する。
【００１５】
図１は物理層及びクロック信号供給経路の一例を示す図である。
図１には一例として、上記のようなＬＰ−ＤＤＲ２メモリ及び、ＬＰ−ＤＤＲ２メモリを駆動するＳｏＣが搭載される集積回路装置における、そのＳｏＣのメモリインタフェース回路の物理層と、物理層へのクロック信号の供給経路を模式的に示している。
【００１６】
チップ１００の内部には、ＰＬＬ（Phase Locked Loop）１１０、クロックユニット１２０、及び複数の物理層（ＰＨＹ）１３０が設けられている。クロックユニット１２０はチップ１００の中央部に配置され、ＰＬＬ１１０及び物理層１３０はチップ１００の四辺近傍に配置されている。ここでは物理層１３０として、ＤＱＤＱＳ−ＰＨＹ１３１ａ、ＣＡＣＫ−ＰＨＹ１３２ａ、ＤＱＤＱＳ−ＰＨＹ１３１ｂ、ＣＡＣＫ−ＰＨＹ１３２ｂを例示している。
【００１７】
チップ１００では、まずＰＬＬ１１０からのクロック信号がクロックユニット１２０に供給される。そして、クロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ａ及びＣＡＣＫ−ＰＨＹ１３２ａにクロック信号ＰＨＹ＿ＣＬＫ１及びクロック信号ＰＨＹ＿ＣＬＫ２が供給される（Ａ−ｃｈ）。また、クロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ｂ及びＣＡＣＫ−ＰＨＹ１３２ｂにクロック信号ＰＨＹ＿ＣＬＫ３及びクロック信号ＰＨＹ＿ＣＬＫ４が供給される（Ｂ−ｃｈ）。
【００１８】
尚、ＤＱＤＱＳ−ＰＨＹ１３１ａは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ１を基に、ＬＰ−ＤＤＲ２メモリとの間でデータストローブ信号（ＤＱＳ信号）及びデータ信号（ＤＱ信号）をやり取りする。ＣＡＣＫ−ＰＨＹ１３２ａは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ２を基に、ＬＰ−ＤＤＲ２メモリとの間でコントロールアドレス信号（ＣＡ信号）及びクロック信号（ＣＫ信号）をやり取りする。ＤＱＤＱＳ−ＰＨＹ１３１ｂは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ３を基に、ＬＰ−ＤＤＲ２メモリとの間でＤＱＳ信号及びＤＱ信号をやり取りする。ＣＡＣＫ−ＰＨＹ１３２ｂは、クロックユニット１２０からのクロック信号ＰＨＹ＿ＣＬＫ４を基に、ＬＰ−ＤＤＲ２メモリとの間でＣＡ信号及びＣＫ信号をやり取りする。
【００１９】
ＰＬＬ１１０からクロックユニット１２０まで、クロックユニット１２０から各物理層１３０までのクロック信号伝送は、クロックバッファ１４０と呼ばれるユニットセルを用いて行われる。
【００２０】
図２はクロックバッファの一例を示す図である。
図２に示すクロックバッファ１４０は、ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｐＭＯＳ）とｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）を直列に接続した一対のインバータ（ＮＯＴゲート）１４１及びインバータ１４２を有している。インバータ１４１及びインバータ１４２は、チップ１００内部に設けられるコア電源線（網）２０１とＧＮＤ線（網）２０２に接続されている。一方のインバータ１４１の共通ゲート端子（ＩＮ）への入力に応じたその出力端子からの出力が、もう一方のインバータ１４２の共通ゲート端子に入力され、その入力に応じた出力がインバータ１４２の出力端子（ＯＵＴ）から出力される。
【００２１】
上記図１のＰＬＬ１１０からクロックユニット１２０までの配線（クロック信号線）、及びクロックユニット１２０から各物理層１３０までの配線（クロック信号線）には、この図２のようなクロックバッファ１４０が複数、数珠つなぎになったものが用いられる。
【００２２】
図３〜図５はクロックバッファ配置の説明図である。
チップ１００内部の配線は、微細化と共に、配線の厚み、幅が共に縮小される傾向にある。単位長さ当たりの配線の抵抗をＲ０、単位長さ当たりの配線の容量をＣ０とすれば、配線遅延（ＲＣ遅延）は、配線長Ｌｅｎに対して、（Ｒ０×Ｌｅｎ）×（Ｃ０×Ｌｅｎ）＝Ｒ０×Ｃ０×Ｌｅｎ2に比例した増加を示す（図３（Ａ））。
【００２３】
チップ１００内部のクロックツリーの設計において、クロック信号線にクロックバッファ１４０を挿入する場合には、まず、配線長Ｌｅｎに対して配線遅延が直線的に増加するような比較的長距離の配線部分を分割する。例えば、図３（Ｂ）に示すような配線遅延τRC0の配線部分を２つに分割する。そして、分割した２つの配線間にクロックバッファ１４０を挿入する。このとき、分割された２つの配線の遅延τRC1，τRC2と、それらの配線間に挿入するクロックバッファ１４０のセル遅延τBUFの総和が、分割前の配線遅延τRC0よりも小さくなるかを判定する。即ち、τRC0＞τRC1＋τBUF＋τRC2の関係が満たされるようであれば、分割した方が高速にクロック信号を伝送することができるということになる。
【００２４】
チップ１００では、図４に示すような長距離配線Ｗに対してのクロックバッファ１４０の挿入（レピータバッファ分割）や、Ｈツリー等の配線分岐点Ｄにおけるインピーダンス整合のためのクロックバッファ１４０の挿入が行われる。チップ１００内部に配置されるクロックバッファ１４０の段数は多くなる傾向にある。
【００２５】
図５にクロックツリーの遅延とそのクロック信号線末端における遅延の広がりの関係を模式的に示す。一般的にクロックツリーは、長距離配線を分割し、クロック信号の波形なまりを救う方向でスルーレート（Slew Rate）を立たせれば、信号線末端のクロック信号到達遅延差（スキュー）は縮小されるという論理に基づいて設計される。そのため、クロックツリーの遅延はある程度犠牲にしても、チップ１００に過剰にクロックバッファ１４０が挿入される傾向にある。
【００２６】
図６は動作モードごとの電源網解析結果の一例を示す図である。
図６には、チップ１００の動作モード（ケース１〜４）ごとの、コア電源網の電圧分布の解析結果を模式的に図示している。チップ１００では、ケース１〜４の動作モードによって、コア電源網の電圧分布が異なる。上記のようなクロックツリーでは、スキュー縮小化のために複数のクロックバッファ１４０が配置され、ＰＬＬ１１０からクロックユニット１２０を通ってメモリインタフェース回路の各物理層１３０にクロック信号が分配供給される。チップ１００の動作モードによってコア電源網の電圧分布が異なると、クロックツリーの各クロック信号線が受けるＩＲＤ（電源電圧降下）の影響も異なってくる。このような電圧分布の違いがスキュー、ジッタの違いとして現れてくる。
【００２７】
図７は動作モードの組み合わせの違いによる影響の一例を示す図である。
図７には、チップ１００について、ケース１〜４の動作モードの割合を特定期間内で変化させた場合のＩＲＤの影響を例示している。図７（Ａ）には、ケース１〜４の割合をいずれも０．２５と均等した場合のＩＲＤの影響を示し、図７（Ｂ）にはケース１の割合を０．７５、ケース２及びケース３の割合を０．０５、ケース４の割合を０．１５とした場合のＩＲＤの影響を示している。図７のように、ケース１〜４の割合が変化すると、チップ１００の各クロック信号線が受けるＩＲＤの影響も変化することがわかる。
【００２８】
このようにチップ１００内部のＩＲＤは、空間的、時間的に様々に変化し得る。そのため、ケース１〜４ごとにＩＲＤを考慮してクロックバッファ１４０をスキューが縮小されるように配置したとしても、ケース１〜４の組み合わせによって各クロックバッファ１４０が受けるＩＲＤの影響は異なってくる。その結果、各クロックバッファ１４０のセル遅延は、個々のクロックバッファ１４０のコア電源端子とＧＮＤ端子の電圧差に応じた遅延値を持ち、各クロック信号線のスキューにばらつきが生じ得る。更に、図８のような静的なＩＲＤ（Static-IRD）のほか、動的なＩＲＤ（Dynamic-IRD）の影響を考慮すると、設計上、チップ１００内部のクロックツリーを、各クロック信号線にクロックバッファ１４０を挿入することで最適化することは、技術的に困難を伴う。
【００２９】
また、図９は物理層へのクロック信号伝送の一例を示す図、図１０はチップ内部のクロック信号波形の例を示す図である。
チップ１００の各物理層１３０に通じるクロック信号線（クロックツリー）は、そのチップ１００内部の様々な回路モジュールの傍を通って配置され得る。クロック信号線は、チップ１００内部のコア電源及びＧＮＤに接続された複数のクロックバッファ１４０をつないだ構成であり、いわば複数のクロックバッファ１４０がＲＣ伝送路１４３でつながった構成である。尚、図９のＲVDD，ＲVSSは、それぞれコア電源線２０１、ＧＮＤ線２０２の抵抗を示している。
【００３０】
一例として、周波数４００ＭＨｚのクロック信号ＣＬＫをＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａの各物理層１３０に分配して伝送するクロック信号線について述べる。このようなクロック信号線の傍に、異なる周波数で動作する３つの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０が配置されているものとする。例えば、回路モジュール３１０、回路モジュール３２０、回路モジュール３３０の動作周波数はそれぞれ、２６６ＭＨｚ、１０６６ＭＨｚ、５３３ＭＨｚとする。尚、図９の各回路モジュール３１０、回路モジュール３２０、回路モジュール３３０から延びる実線及び点線の矢印は、それらが接続されるコア電源線ＶＤＤ及びＧＮＤ線ＶＳＳの、クロック信号線への電気的な影響を表している。
【００３１】
クロック信号ＣＬＫの入力（分岐点）付近の回路モジュール３２０だけが動作する場合は、図１０（Ａ）のように、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに到達するクロック信号波形の各ジッタ量は同程度になる。ジッタをゼロにすることはできなくとも、同一チャンネルのＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａの各ジッタ量が同程度であれば、メモリインタフェース回路の設計を行うことはできる。
【００３２】
しかしながら、クロック信号線付近に配置された、動作周波数の異なる他の回路モジュール３１０及び回路モジュール３２０が動作すると、クロック信号波形は変わってくる。ここでは、回路モジュール３１０だけ動作した場合の信号波形を図１０（Ｂ）に、回路モジュール３３０だけ動作した場合の信号波形を図１０（Ｃ）に、全ての回路モジュール３１０，３２０，３３０が動作した場合の信号波形を図１０（Ｄ）に、それぞれ示している。図１０（Ｂ）〜（Ｄ）に示したように、クロック信号線付近の回路モジュール３１０、回路モジュール３２０、回路モジュール３３０の動作状況によって、ジッタにばらつきが生じることがわかる。
【００３３】
尚、図１０（Ａ）〜（Ｄ）には、ＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号をトリガーとしてＤＱＤＱＳ−ＰＨＹ１３１ａに入るクロック信号を重ね書きしている。
図１１はクロック信号並びにコア電源及びＧＮＤの変動の一例を示す図である。
【００３４】
図１１には、上記図９のクロック信号線において、回路モジュール３１０が１０ｎｓ付近から動作を開始した場合の、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号Ｓ（細い実線及び点線）、コア電源及びＧＮＤ（太線）のシミュレーション結果を示している。図１１より、回路モジュール３１０が動作を開始すると、コア電源電圧が低下し、ＧＮＤ電圧が持ち上がり、それらに引きずられるようにクロック信号Ｓの波形も変化していっていることがわかる。
【００３５】
この図１１には、回路モジュール３１０が動作した場合を例示したが、チップ１００内部では、他の回路モジュール３２０及び回路モジュール３３０も含めた動作状況によって、クロック信号、コア電源及びＧＮＤが様々に変化し得る。
【００３６】
クロック設計では、複数のクロックバッファ１４０とそれらのクロックバッファ１４０をつなぐ伝送路を配置配線して位置を確定するが、その際、回路モジュールの動作の組み合わせをどのようなケースに設定して設計するのかを決定することは難しい。例えば、特定の回路モジュールが１つずつ動作した場合の重ね合わせで設計を行うのか、全ての回路モジュールが動作するとして設計を行うのかによって、得られるクロック信号線の構成（回路トポロジー）は変化し得る。
【００３７】
以上述べたように、クロックバッファ１４０を挿入したクロック信号線がチップ１００内部の回路モジュール付近、電力消費する回路モジュール付近を通ることが、クロック信号波形の品質劣化、スキュー、ジッタの増加につながる。チップ１００内部でスキューを小さくするために、数多くのクロックバッファ１４０を挿入したとしても、近傍の回路モジュールが動作した場合のコア電源及びＧＮＤの変動の影響は避けることができない。クロック信号線をコア電源線、ＧＮＤ線でシールドしたとしても、消費電力に応じてＩＲＤ（Static及びDynamic）が発生し、ＩＲＤに呼応するようにクロック信号波形が歪む（コア電源線、ＧＮＤ線とクロック信号線間の相互インダクタンスと相互容量の結びつき）。
【００３８】
そこで、以上のような点に鑑み、次の図１２に示すような構造を採用する。
図１２は集積回路装置の構成例を示す図である。図１２（Ａ）には、集積回路装置内部の要素の平面的な配置関係を模式的に図示している。図１２（Ｂ）には、集積回路装置の要部断面を模式的に図示している。
【００３９】
図１２に示す集積回路装置４００Ａは、チップ１００Ａと、そのチップ１００Ａが実装される回路基板（パッケージ基板）４１０Ａとを有している。チップ１００Ａ内部には、上記図１のチップ１００と同様に、ＰＬＬ１１０、クロックユニット１２０、及び複数の物理層１３０（ＤＱＤＱＳ−ＰＨＹ１３１ａ、ＣＡＣＫ−ＰＨＹ１３２ａ、ＤＱＤＱＳ−ＰＨＹ１３１ｂ、ＣＡＣＫ−ＰＨＹ１３２ｂ）が配置されている。そして、このチップ１００Ａにおいても、ＰＬＬ１１０からクロックユニット１２０へ、更にクロックユニット１２０から各物理層１３０へと、クロック信号が伝送される。
【００４０】
集積回路装置４００Ａでは、ＰＬＬ１１０とクロックユニット１２０の間、クロックユニット１２０と各物理層１３０の間でクロック信号を伝送するクロック信号線４２０が、いずれもパッケージ基板４１０Ａに設けられている（図１２（Ｂ））。チップ１００Ａには、パッケージ基板４１０Ａに設けたクロック信号線４２０にクロック信号を送信するクロックドライバ１５０、及びクロック信号線４２０を伝送されてくるクロック信号を受信するクロックレシーバ１６０が設けられている。
【００４１】
パッケージ基板４１０Ａには、クロック信号線４２０のほか、電源線４３０及びＧＮＤ線４４０が設けられている（図１２（Ｂ））。チップ１００Ａのクロックドライバ１５０及びクロックレシーバ１６０はいずれも、このパッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０に電気的に接続される。クロックドライバ１５０及びクロックレシーバ１６０は、パッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０によって直接的に給電されるようになっている。クロックドライバ１５０及びクロックレシーバ１６０は、例えば、チップ１００Ａに設けられて物理層１３０や回路モジュールに給電するコア電源線及びＧＮＤ線を介さずに、パッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０によって直接的に給電される。また、クロックドライバ１５０の各端子１５３，１５４，１５５及びクロックレシーバ１６０の各端子１６３，１６４，１６５と、電源線４３０及びＧＮＤ線４４０並びにクロック信号線４２０との接続は、例えば、バンプを用いて行うことができる。
【００４２】
上記のように、集積回路装置４００Ａでは、クロック信号線４２０を、チップ１００Ａではなく、パッケージ基板４１０Ａに設ける。パッケージ基板４１０Ａにクロック信号線４２０を設ける場合、クロック信号線４２０は、チップ１００Ａ内部に形成するクロック信号線に比べ、より太幅で、より厚く、形成することができ、低抵抗な伝送路として形成することができる。例えば、パッケージ基板４１０Ａには、銅（Ｃｕ）等の配線材料を用い、ミリメートルオーダのクロック信号線４２０を形成することができる。そのため、クロック信号線４２０には、上記のチップ１００内部に設けたクロック信号線のように、多数のクロックバッファ１４０を挿入することを要しない。集積回路装置４００Ａでは、クロック信号の伝送路を、上記のチップ１００内部に設けたクロック信号線の場合のようなＲＣ伝送路から、いわばＬＣ伝送路に切り替えた構造になっている。
【００４３】
更に、クロック信号線４２０をパッケージ基板４１０Ａに設けるため、クロック信号線４２０を伝送されるクロック信号が、チップ１００Ａの動作、その内部の回路モジュールの動作によるコア電源及びＧＮＤの変動に影響されるのを回避することができる。
【００４４】
更にまた、チップ１００Ａのクロックドライバ１５０及びクロックレシーバ１６０への給電は、パッケージ基板４１０Ａの電源線４３０及びＧＮＤ線４４０によって直接的に行われる。そのため、クロックドライバ１５０及びクロックレシーバ１６０、送信及び受信されるクロック信号が、チップ１００Ａ内部のコア電源及びＧＮＤの変動に影響されるのを回避することができる。
【００４５】
集積回路装置４００Ａによれば、チップ１００Ａ内部のコア電源及びＧＮＤの変動の影響を抑えたクロック信号の伝送が可能になる。それにより、チップ１００Ａのメモリインタフェース回路（物理層１３０）へ伝送するクロック信号のスキュー、ジッタを抑えた集積回路装置４００Ａを実現することが可能になる。
【００４６】
以下、集積回路装置の実施例について説明する。
まず、第１実施例について説明する。
図１３は第１実施例に係る集積回路装置の説明図である。図１３には、上記図１２に示した集積回路装置４００Ａのクロック信号伝送路の一例を図示している。
【００４７】
図１３には、クロックドライバ１５０から出力されるクロック信号を、２つのクロックレシーバ１６０に分配して伝送する、パッケージ基板４１０Ａのクロック信号線４２０、及びその付近の構成例を模式的に図示している。図１３に示すクロック信号伝送路は、例えば、上記図１２（Ａ）のクロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ａ及びＣＡＣＫ−ＰＨＹ１３２ａにクロック信号を分配して伝送する部分に適用される。また、上記図１２（Ａ）のクロックユニット１２０からＤＱＤＱＳ−ＰＨＹ１３１ｂ及びＣＡＣＫ−ＰＨＹ１３２ｂにクロック信号を分配して伝送する部分に適用される。
【００４８】
図１３には、チップ１００Ａ内部に設けられるクロックドライバ１５０及びクロックレシーバ１６０を、コモンモードノイズに強い差動タイプとした場合の例を示している。この場合、クロック信号線４２０には、互いに位相が反転したポジティブクロック信号（ポジ信号）とネガティブクロック信号（ネガ信号）をそれぞれ伝送するポジティブクロック信号線（ポジ信号線）４２１とネガティブクロック信号線（ネガ信号線）４２２が含まれる。チップ１００Ａ内部のクロックドライバ１５０及びクロックレシーバ１６０と、パッケージ基板４１０Ａとは、バンプ及びビア等の導電部４５０を介して電気的に接続される。
【００４９】
ポジ信号線４２１とネガ信号線４２２を含むクロック信号線４２０を、図１３のように分岐点を設けて配置する場合には、パッケージ基板４１０Ａの２層を使ってクロック信号線４２０を設ける。例えば、クロック信号線４２０の、クロックドライバ１５０側の端部から分岐点までの信号線部分と、分岐点から一対のクロックレシーバ１６０側の端部までの信号線部分とを、別々の層に設ける。クロック信号線４２０のこれら両信号線部分の分岐点での電気的な接続は、ビア等の導電部４６０によって行う。クロック信号線４２０の、分岐点から一対のクロックレシーバ１６０側の端部までの信号線部分と、各クロックレシーバ１６０との電気的な接続も同様に、ビア等の導電部４６０によって行う。
【００５０】
パッケージ基板４１０Ａには、このようなクロック信号線４２０と共に、電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）が設けられる。ここでは、プレーン状のＧＮＤ線ＶＳＳをクロック信号線４２０の下側に配置し、クロック信号線４２０の左右（パッケージ基板４１０Ａの平面方向の左右）に電源線ＶＢＵＦを配置した場合を例示している。電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、パッケージ基板４１０Ａ内に設けられる電源線及びＧＮＤ線と電気的に接続され、それらと同電位とされる。クロック信号線４２０の周辺に配置する電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、クロックドライバ１５０及びクロックレシーバ１６０に直接的に給電する給電線としての役割のほか、クロック信号線４２０を電磁的にシールドする役割を果たす。
【００５１】
尚、分岐点の無いクロック信号線の場合、例えば、上記図１２（Ａ）のＰＬＬ１１０からクロックユニット１２０にクロック信号を伝送する部分のクロック信号線４２０のような場合には、パッケージ基板４１０Ａの１層にポジ信号線及びネガ信号線を設ければよい。この場合、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、例えば、そのような分岐点の無いクロック信号線を左右（パッケージ基板４１０Ａの平面方向の左右）から或いは上下（パッケージ基板４１０Ａの厚さ方向の上下）から挟むようにして設けることができる。
【００５２】
次に、第２実施例について説明する。
図１４は第２実施例に係る集積回路装置の説明図である。図１４（Ａ）は第２実施例に係る集積回路装置の構成例を示す図、図１４（Ｂ）は第２実施例に係る集積回路装置における処理のタイミングチャートの一例を示す図である。
【００５３】
図１４（Ａ）には、多電源設計技術を用いて得られる集積回路装置４００Ｂを例示している。集積回路装置４００Ｂは、パワードメインＰＤ１、クロックドライバ１５０、パワードメインＰＤ２、クロックレシーバ１６０、及びパッケージ基板４１０Ｂを有している。パワードメインＰＤ１、クロックドライバ１５０、パワードメインＰＤ２及びクロックレシーバ１６０は、パッケージ基板４１０Ｂに実装されるチップ１００Ｂの内部に設けられる。
【００５４】
パッケージ基板４１０Ｂは、ポジ信号線４２１とネガ信号線４２２を含むクロック信号線４２０、電源線４３０及びＧＮＤ線４４０を含む。クロック信号線４２０は、電源線４３０の一部（電源線ＶＢＵＦ）とＧＮＤ線４４０（ＧＮＤ線ＶＳＳ）の間に配置される。
【００５５】
パワードメインＰＤ１は、複数のクロックバッファ１７１を含むクロック信号線を含み、それらのクロックバッファ１７１には、パッケージ基板４１０Ｂの電源線４３０及びＧＮＤ線４４０によって給電が行われる。電源線４３０とクロックバッファ１７１とをつなぐ電源供給線１８０には、パワースイッチＰＳＷ１が設けられており、パワースイッチＰＳＷ１のオンオフによってクロックバッファ１７１（パワードメインＰＤ１）に対する電源の供給と遮断が切り換えられる。パワースイッチＰＳＷ１のオンオフは、パワーオン信号ＰＯＮ１によって制御される。パワードメインＰＤ１の最終段のクロックバッファ１７１から出力されるクロック信号が、クロックドライバ１５０に入力される。
【００５６】
クロックドライバ１５０には、パッケージ基板４１０Ｂの電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって給電が行われる。クロックドライバ１５０から出力されるクロック信号（ポジ信号ＣＬＫＰ及びネガ信号ＣＬＫＮ）は、パッケージ基板４１０Ｂのクロック信号線４２０（ポジ信号線４２１及びネガ信号線４２２）を伝送され、クロックレシーバ１６０に入力される。
【００５７】
クロックレシーバ１６０には、パッケージ基板４１０Ｂの電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって給電が行われる。クロックレシーバ１６０から出力されるクロック信号は、パワードメインＰＤ２に入力される。
【００５８】
パワードメインＰＤ２は、複数のクロックバッファ１７２を含むクロック信号線を含み、それらのクロックバッファ１７２には、パッケージ基板４１０Ｂの電源線４３０及びＧＮＤ線４４０によって給電が行われる。電源線４３０とクロックバッファ１７２とをつなぐ電源供給線１９０には、パワースイッチＰＳＷ２が設けられており、パワースイッチＰＳＷ２のオンオフによってクロックバッファ１７２（パワードメインＰＤ２）に対する電源の供給と遮断が切り換えられる。パワースイッチＰＳＷ２のオンオフは、パワーオン信号ＰＯＮ２によって制御される。パワードメインＰＤ２の初段のクロックバッファ１７２に、クロックレシーバ１６０から出力されるクロック信号が入力される。
【００５９】
集積回路装置４００Ｂでは、システム側からの要求に基づき、パワードメインＰＤ１の電源の供給と遮断がパワースイッチＰＳＷ１で切り換えられ、パワードメインＰＤ２の電源の供給と遮断がパワースイッチＰＳＷ２で切り換えられる。パワースイッチＰＳＷ１及びパワースイッチＰＳＷ２のオンオフを適切に制御することで、電力消費の削減を図ることが可能になる。
【００６０】
更に、この集積回路装置４００Ｂは、次のような利点を有している。
例えば、図１４（Ｂ）のように、パワードメインＰＤ２側のパワースイッチＰＳＷ２がオフ、即ちパワーオン信号ＰＯＮ２がＬｏｗになり、続いてパワードメインＰＤ１側のパワースイッチＰＳＷ１がオフ、即ちパワーオン信号ＰＯＮ１がＬｏｗになる場合を想定する。そして、その後、パワードメインＰＤ２側のパワースイッチＰＳＷ２がオン、即ちパワーオン信号ＰＯＮ２がＨｉｇｈになり、続いてパワードメインＰＤ１側のパワースイッチＰＳＷ１がオン、即ちパワーオン信号ＰＯＮ１がＨｉｇｈになる場合を想定する。
【００６１】
パワースイッチＰＳＷ２がオフになり、パワースイッチＰＳＷ１がオフになると、パワースイッチＰＳＷ１からパワードメインＰＤ１の最終段のクロックバッファ１７１までの電源供給線１８０（二次側電源供給線１８２）は０Ｖになる。そのため、差動のクロックドライバ１５０の入力は、Ｌｏｗの固定信号となる。クロックドライバ１５０には、パワースイッチＰＳＷ１がオフになった後も電源線ＶＢＵＦから電源が供給され続けるため、クロックドライバ１５０の出力は、ポジ信号ＣＬＫＰとネガ信号ＣＬＫＮの状態が固定される。よって、図１４（Ｂ）のように、パワードメインＰＤ２がパワードメインＰＤ１よりも先に立ち上がった際に、パワースイッチＰＳＷ１がオフになった時のポジ信号ＣＬＫＰとネガ信号ＣＬＫＮの状態を保持することが可能になる。
【００６２】
このように、第２実施例に係る集積回路装置４００Ｂでは、クロック信号線４２０を、チップ１００Ｂ内部ではなく、パッケージ基板４１０Ｂに設ける。更に、チップ１００Ｂ内部に設けるクロックドライバ１５０及びクロックレシーバ１６０には、パッケージ基板４１０Ｂの電源線ＶＢＵＦ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって直接的に給電を行う。これにより、チップ１００Ｂ内部のコア電源及びＧＮＤの変動の影響を抑えたクロック信号の伝送が可能になる。
【００６３】
また、この第２実施例に係る集積回路装置４００Ｂでは、パワードメインＰＤ１の電源遮断後もクロックドライバ１５０に給電が行われるようにすることで、電源遮断時のクロック信号の状態が保持される。これにより、パワードメインＰＤ２の電源がパワードメインＰＤ１よりも先に復帰した時には、パワードメインＰＤ１の電源遮断時の状態でクロック信号がパワードメインＰＤ２に入力され、パワードメインＰＤ２側の論理的な誤動作を抑えることが可能になる。
【００６４】
尚、集積回路装置４００Ｂでは、パッケージ基板４１０Ｂの電源線４３０を、電源供給線１８０及び電源供給線１９０と接続される配線部４３１と、クロックドライバ１５０及びクロックレシーバ１６０に接続される配線部４３２（電源線ＶＢＵＦ）とに分けている。そして、これらの配線部４３１と配線部４３２の間を、それらよりも細い配線部４３３によって接続している。
【００６５】
電源線４３０をこのような構造とすることで、電気的には配線部４３１と配線部４３２を同電位とし、高周波的には配線部４３１と配線部４３２の間のインピーダンス（ｊωＬ（ｊ：虚数単位、ω：角周波数、Ｌ：インダクタンス））を高める。これにより、パワードメインＰＤ１及びパワードメインＰＤ２を含むチップ１００Ｂ内部のコア電源及びＧＮＤの変動が、電源供給線１８０及び電源供給線１９０を経由して電源線ＶＢＵＦ（配線部４３２）に伝わるのを抑えることが可能になる。その結果、クロックドライバ１５０及びクロックレシーバ１６０を、チップ１００Ｂ内部のコア電源及びＧＮＤの変動の影響を抑えて動作させることが可能になる。
【００６６】
次に、上記第２実施例のような構成を有する集積回路装置４００Ｂを製造する際に適用可能な試験方法を、第３実施例として説明する。
図１５は第３実施例に係る試験方法の説明図である。
【００６７】
上記の集積回路装置４００Ｂでは、パワードメインＰＤ１、クロックドライバ１５０、パワードメインＰＤ２及びクロックレシーバ１６０をチップ１００Ｂに設け、クロック信号線４２０、電源線４３０及びＧＮＤ線４４０をパッケージ基板４１０Ｂに設ける。このような集積回路装置４００Ｂでは、パッケージ基板４１０Ｂでクロック信号の伝送、給電を行う。そのため、チップ１００Ｂとパッケージ基板４１０Ｂを電気的に接続する前の段階では、チップ１００Ｂ単体の試験（ＰＴ（Primary Test）試験）を行うために、例えば、図１５に示すような試験装置６００を用いた試験方法を用いる。
【００６８】
即ち、チップ１００Ｂ側のクロックドライバ１５０の端子１５１及び端子１５２と、クロックレシーバ１６０の端子１６１及び端子１６２の間を、プローブ６１１及び２芯同軸ケーブル６１０で接続する。このプローブ６１１及び２芯同軸ケーブル６１０によってクロック信号のポジ信号ＣＬＫＰ及びネガ信号ＣＬＫＮを伝送させる。更に、クロックドライバ１５０の電源側の端子１５３、及びパワードメインＰＤ１の電源側の端子１０１には、ＶＤＤ電位のプローブ６２０を接続する。クロックドライバ１５０のＧＮＤ側とパワードメインＰＤ１のＧＮＤ側の共通の端子１５４には、ＶＳＳ電位のプローブ６３０を接続する。同様に、クロックレシーバ１６０の電源側の端子１６３、及びパワードメインＰＤ２の電源側の端子１０２には、ＶＤＤ電位のプローブ６４０を接続する。クロックレシーバ１６０のＧＮＤ側とパワードメインＰＤ２のＧＮＤ側の共通の端子１６４には、ＶＳＳ電位のプローブ６５０を接続する。
【００６９】
このような試験装置６００を用い、チップ１００Ｂの出力信号を測定することで、上記図１４に示したようなパッケージ基板４１０Ｂと電気的に接続する前のチップ１００Ｂ単体の試験を行うことが可能になる。
【００７０】
次に、シングルエンドによるクロック信号伝送を行う集積回路装置を、第４実施例として説明する。
図１６は第４実施例に係る集積回路装置の説明図である。
【００７１】
図１６には、シングルエンドによるクロック信号伝送を行う集積回路装置４００Ｃの一例を図示している。集積回路装置４００Ｃのチップ１００Ｃ側には、シングルエンドのクロック信号を出力するクロックドライバ１５０、及びシングルエンドのクロック信号を入力するクロックレシーバ１６０が設けられる。パッケージ基板４１０Ｃには、クロックドライバ１５０から出力され、クロックレシーバ１６０に入力されるシングルエンドのクロック信号を伝送するクロック信号線４２０が設けられる。クロック信号線４２０は、パッケージ基板４１０Ｃに設けられる電源線４３０の一部（電源線ＶＢＵＦ）とＧＮＤ線４４０（ＧＮＤ線ＶＳＳ）の間に配置配線される。第４実施例に係る集積回路装置４００Ｃは、このような点で、上記第２実施例に係る集積回路装置４００Ｂと相違する。
【００７２】
続いて、第４実施例に係る集積回路装置のシミュレーションについて述べる。
図１７は第４実施例に係るシミュレーションに用いた回路の模式図である。
シミュレーションに用いる伝送路は、周波数４００ＭＨｚのクロック信号ＣＬＫを分岐点ＤからＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａの各物理層１３０に分配する伝送路である。分岐点ＤからＤＱＤＱＳ−ＰＨＹ１３１ａの間、分岐点ＤからＣＡＣＫ−ＰＨＹ１３２ａの間の伝送路にそれぞれ、クロック信号線４２０で接続されたクロックドライバ１５０及びクロックレシーバ１６０を設ける。
【００７３】
クロックドライバ１５０及びクロックレシーバ１６０には、パッケージ基板４１０Ｃ側の電源線ＶＤＤ（電源線４３０）及びＧＮＤ線ＶＳＳ（ＧＮＤ線４４０）によって直接的に給電を行う。尚、図１７のＬVDD#PKG及びＬVSS#PKGは、パッケージ基板４１０Ｃの電源線ＶＤＤ及びＧＮＤ線ＶＳＳのインダクタンスを示している。電源線ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＶＳＳは、クロック信号線４２０の傍に、それを挟むようにして配置される。
【００７４】
パッケージ基板４１０Ｃの電源線ＶＤＤ及びＧＮＤ線ＶＳＳは、チップ１００Ｃ側に設ける電源網Ｍ（コア電源線２０１及びＧＮＤ線２０２）に対しても給電を行う。尚、図１７のＲVDD，ＲVSSは、それぞれコア電源線２０１、ＧＮＤ線２０２の抵抗を示している。チップ１００Ｃ内部には、その電源網Ｍに接続された、異なる周波数で動作する３つの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０を設ける。回路モジュール３１０、回路モジュール３２０、回路モジュール３３０の動作周波数はそれぞれ、２６６ＭＨｚ、１０６６ＭＨｚ、５３３ＭＨｚとする。尚、図１７の各回路モジュール３１０、回路モジュール３２０、回路モジュール３３０から延びる実線及び点線の矢印は、それらの、コア電源線２０１及びＧＮＤ線２０２への電気的な影響を表している。
【００７５】
図１８は第４実施例に係るシミュレーション結果の一例である。
図１８には、上記図１７の回路で、回路モジュール３１０が１０ｎｓ付近から動作を開始した場合の、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号Ａ（実線）、コア電源及びＧＮＤのシミュレーション結果の一例を示している。
【００７６】
また、図１８には、上記図１７の回路におけるクロック信号線４２０をチップ１００Ｃ側に設け、クロックドライバ１５０及びクロックレシーバ１６０にチップ１００Ｃの電源網Ｍで給電する回路（比較回路）でシミュレーションを行った結果も併せて示している。図１８には、このような比較回路で、回路モジュール３１０が１０ｎｓ付近から動作を開始した場合の、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入るクロック信号Ｂ（点線）、コア電源及びＧＮＤのシミュレーション結果の一例を示している。
【００７７】
図１８のように、チップ１００Ｃ内部のコア電源及びＧＮＤは、回路モジュール３１０の動作に伴ってＩＲＤ（静的及び動的なＩＲＤ）が発生する。即ち、コア電源は低下していき、ＧＮＤは持ち上がっていく。このとき、比較回路のクロック信号Ｂは、チップ１００Ｃ内部のコア電源及びＧＮＤの変動の影響を受けて、その信号波形が変化してしまう。一方、クロック信号Ａは、チップ１００Ｃ内部のコア電源及びＧＮＤの変動の影響を回避して、ほぼ０Ｖ〜０．１Ｖのフルスイング動作をしている。クロック信号線４２０をパッケージ基板４１０Ｃ側に設け、クロックドライバ１５０及びクロックレシーバ１６０にパッケージ基板４１０Ｃ経由で直接的に給電を行うことで、チップ１００Ｃ内部のコア電源及びＧＮＤの変動の影響を抑えることができるようになる。
【００７８】
続いて、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号の比較について述べる。
図１９は集積回路装置の説明図であって、（Ａ）は第１比較例に係る集積回路装置の模式図、（Ｂ）は第２比較例に係る集積回路装置の模式図、（Ｃ）は第４実施例に係る集積回路装置の模式図である。
【００７９】
図１９（Ａ）の集積回路装置４００Ｄでは、チップ１００Ｄ内部にコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されたクロックドライバ（ＴＸ）１５０及びクロックレシーバ（ＲＸ）１６０が設けられている。クロック信号線４２０は、パッケージ基板４１０Ｄに設けられている。コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨは、パッケージ基板４１０Ｄの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳにそれぞれ接続され、電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳによって給電が行われる。コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨには、回路モジュール３４０及びデカップリングコンデンサ３５０が接続されている。回路モジュール３４０は、ここではコア電源のノイズ源となるものとする。
【００８０】
図１９（Ｂ）の集積回路装置４００Ｅでは、クロックドライバ１５０とクロックレシーバ１６０の間のクロック信号線４２０が、チップ１００Ｅ内部に設けられている。集積回路装置４００Ｅのクロック信号線４２０は、複数のクロックバッファ４２３をつないだ構成を有しており、複数のクロックバッファ４２３は、コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されている。パッケージ基板４１０Ｅにクロック信号線は設けられない。その他の構成は、上記図１９（Ａ）の集積回路装置４００Ｄと同様である。
【００８１】
図１９（Ｃ）の集積回路装置４００Ｆでは、チップ１００Ｆ内部のクロックドライバ１５０及びクロックレシーバ１６０に、パッケージ基板４１０Ｆの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電が行われる。その他の構成は、上記図１９（Ａ）の集積回路装置４００Ｄと同様である。
【００８２】
このような集積回路装置４００Ｄ、集積回路装置４００Ｅ及び集積回路装置４００Ｆを、上記図１７と同様にクロック信号を分岐点からＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに分配する伝送路に適用した場合の、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号を比較する。クロック信号の比較は、シミュレーションにより行う。
【００８３】
図２０はＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号を比較した図であって、（Ａ）は第１比較例に係る集積回路装置のクロック信号を比較した図、（Ｂ）は第２比較例に係る集積回路装置のクロック信号を比較した、（Ｃ）は第４実施例に係る集積回路装置のクロック信号を比較した図である。
【００８４】
集積回路装置４００Ｄを用いた場合には、クロックドライバ１５０及びクロックレシーバ１６０に、チップ１００Ｄ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨによって給電が行われる。そのため、回路モジュール３４０によって電源変動（ノイズ）が生じると、その電源変動の影響がコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨを通じてクロックドライバ１５０及びクロックレシーバ１６０にも伝わる。その結果、図２０（Ａ）に示すように、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号には、電源変動に伴うジッタが発生する。図２０（Ａ）には、１０６ｐｓのジッタＪ１が発生している信号波形の例を示している。
【００８５】
集積回路装置４００Ｅを用いた場合には、クロック信号線４２０が、クロックドライバ１５０及びクロックレシーバ１６０と共に、チップ１００Ｅ内部に設けられる。そして、クロックドライバ１５０及びクロックレシーバ１６０、並びにクロック信号線４２０の複数のクロックバッファ４２３に、チップ１００Ｅ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨによって給電が行われる。そのため、回路モジュール３４０によって電源変動（ノイズ）が生じると、その電源変動の影響がコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨを通じてクロックドライバ１５０及びクロックレシーバ１６０、クロック信号線４２０にも伝わる。その結果、図２０（Ｂ）に示すように、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号には、電源変動に伴う、図２０（Ａ）の場合よりも大きなジッタが発生する。図２０（Ｂ）には、２２５ｐｓのジッタＪ２が発生している信号波形の例を示している。
【００８６】
これに対し、集積回路装置４００Ｆを用いた場合には、クロック信号線４２０がパッケージ基板４１０Ｆ側に設けられる。そして、クロックドライバ１５０及びクロックレシーバ１６０には、パッケージ基板４１０Ｆの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電が行われる。そのため、回路モジュール３４０によって電源変動（ノイズ）が生じても、その電源変動の影響がクロックドライバ１５０及びクロックレシーバ１６０に伝わるのが抑えられる。その結果、図２０（Ｃ）に示すように、ＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号に発生するジッタを、図２０（Ａ），（Ｂ）の場合に比べて、小さく抑えることができる。図２０（Ｃ）には、ジッタＪ３が３７ｐｓに抑えられている信号波形の例を示している。
【００８７】
集積回路装置４００Ｅを用いた図２０（Ｂ）の例では、クロック信号が比較的大きなばらつきを示す。これは前述のように、集積回路装置４００Ｅでは、複数のクロックバッファ４２３がチップ１００Ｅ内部に配置されている。そのため、各クロックバッファ４２３の、コア電源を揺らしている回路モジュール３４０からの位置によって、受けるノイズ量が異なってくる。更に、各クロックバッファ４２３の、チップ１００Ｅのコア電源端子及びＧＮＤ端子（パッケージ基板４１０Ｅとの接続点）の位置からの距離によって静的なＩＲＤが異なってくる。このようなことから、各クロックバッファ４２３のノイズ量、ＩＲＤ量の累積が、ジッタ量の違いとして見えているものである。
【００８８】
集積回路装置４００Ｄや集積回路装置４００Ｆのように、パッケージ基板４１０Ｄやパッケージ基板４１０Ｆにクロック信号線４２０を設けると、クロックバッファを減らせ、原理的にコア電源のノイズや静的なＩＲＤの累積効果を少なくできる。集積回路装置４００Ｄよりも集積回路装置４００Ｆを用いた場合の方がジッタを小さくできるのは、クロックドライバ１５０及びクロックレシーバ１６０に、パッケージ基板４１０Ｆの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電を行うためである。
【００８９】
次に、差動クロック信号伝送を行う集積回路装置を、第５実施例として説明する。
図２１は第５実施例に係る集積回路装置の説明図である。図２１には、第５実施例に係る集積回路装置の回路図の一例を示している。
【００９０】
集積回路装置４００Ｇは、図２１に示すように、クロックドライバ（ＴＸ）１５０とクロックレシーバ（ＲＸ）１６０に、パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ（ＶＢＵＦ）及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電が行われる。クロックドライバ１５０から出力され、クロックレシーバ１６０に入力されるクロック信号（ポジ信号ＣＬＫＰ及びネガ信号ＣＬＫＮ）を伝送するクロック信号線４２０（差動ペア配線）は、パッケージ基板４１０Ｇに設けられる。クロック信号線４２０は、パッケージ基板４１０Ｇにおいて、電源線ＶＢＵＦとＧＮＤ線ＰＫＧ＿ＶＳＳに挟まれて設けられる。
【００９１】
パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳは、チップ１００Ｇ内部のＩＯセルＶＤＤ＿ＩＯ及びＩＯセルＶＳＳ＿ＩＯを介して、コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されている。そして、コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨに接続されたクロックバッファ１７３から出力されるクロック信号が、クロックドライバ１５０に入力される（ＩＮ）。クロックドライバ１５０から出力されるクロック信号（ＯＵＴＰ，ＯＵＴＮ）は、パッケージ基板４１０Ｇのクロック信号線４２０を伝送され、クロックレシーバ１６０に入力される（ＩＮＰ，ＩＮＮ）。クロックレシーバ１６０から出力されるクロック信号は、ＤＱＤＱＳ−ＰＨＹやＣＡＣＫ−ＰＨＹ等に入力される（ＯＵＴ）。
【００９２】
図２２は第５実施例に係る集積回路装置の構成例を示す図である。図２２には、第５実施例に係る集積回路装置の要部断面の一例を模式的に示しており、図２１のような回路を適用した集積回路装置の構成例をより具体的に示している。
【００９３】
集積回路装置４００Ｇは、チップ１００Ｇと、チップ１００Ｇが実装されたパッケージ基板４１０Ｇを有する。チップ１００Ｇは、エリアバンプ等のバンプ４７０を用いてパッケージ基板４１０Ｇに電気的に接続される。パッケージ基板４１０Ｇには、クロック信号線４２０（ＣＬＫＰ／ＣＬＫＮ）のほか、電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳが設けられ、それらから引き出した端子に、集積回路装置４００Ｇの外部接続に用いるバンプ４８０が接続される。
【００９４】
チップ１００Ｇ内部には、パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳによって直接的に給電される、クロックドライバ１５０（ＴＸ１，ＴＸ２）及びクロックレシーバ１６０（ＲＸ１，ＲＸ２）が設けられる。クロック信号ＣＬＫは、入力後、ＴＸ１側とＴＸ２側のクロックドライバ１５０に分岐され、それぞれクロック信号線４２０を経由してＲＸ１側とＲＸ２側のクロックレシーバ１６０に伝送される。例えば、ＲＸ１側のクロックレシーバ１６０から出力されるクロック信号は、ＤＱＤＱＳ−ＰＨＹ１３１ａに入力され、ＲＸ２側のクロックレシーバ１６０から出力されるクロック信号は、ＣＡＣＫ−ＰＨＹ１３２ａに入力される。
【００９５】
また、チップ１００Ｇ内部には、それぞれ所定の周波数で動作する、例えば３つの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０が設けられる。これらの回路モジュール３１０、回路モジュール３２０、回路モジュール３３０、及び上記のＤＱＤＱＳ−ＰＨＹ１３１ａ及びＣＡＣＫ−ＰＨＹ１３２ａは、チップ１００Ｇ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨによって給電される。コア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨには、デカップリングコンデンサ３５０が接続される。尚、図２２において断続的に図示したコア電源網ＶＤＤ＿ＭＥＳＨは、電気的につながった構成を有しており、断続的に図示したＧＮＤ網ＶＳＳ＿ＭＥＳＨは、電気的につながった構成を有している。
【００９６】
集積回路装置４００Ｇでは、チップ１００Ｇ内部のコア電源網ＶＤＤ＿ＭＥＳＨ及びＧＮＤ網ＶＳＳ＿ＭＥＳＨの変動は、デカップリングコンデンサ３５０によって高周波ノイズがカットされる。そのため、パッケージ基板４１０Ｇの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳが、チップ１００Ｇ内部のコア電源及びＧＮＤの変動の影響を受け難くなる。その結果、クロックドライバ１５０（ＴＸ１，ＴＸ２）及びクロックレシーバ１６０（ＲＸ１，ＲＸ２）を、チップ１００Ｇ内部のコア電源及びＧＮＤの変動の影響を回避して安定的に動作させることができる。
【００９７】
図２３は第５実施例に係るシミュレーション結果の一例であって、（Ａ）は差動クロック信号とコア電源及びＧＮＤの関係を示す図、（Ｂ）はＤＱＤＱＳ−ＰＨＹとＣＡＣＫ−ＰＨＹに入力されるクロック信号を比較した図である。
【００９８】
図２３（Ａ）には、クロックドライバ１５０から出力されるクロック信号Ｃ（ポジ信号及びネガ信号）、クロックレシーバ１６０から出力されるクロック信号Ｄ、チップ１００Ｇ内部のコア電源及びＧＮＤのシミュレーション結果の一例を示している。図２３（Ａ）のように、チップ１００Ｇ内部のコア電源及びＧＮＤは、例えば回路モジュール３１０の動作により、１０ｎｓ付近から変動し始める。このように、チップ１００Ｇ内部のコア電源の低下、ＧＮＤの上昇が発生した場合でも、クロックドライバ１５０から出力されるクロック信号Ｃ、クロックレシーバ１６０から出力されるクロック信号Ｄの変動は抑えられる。
【００９９】
図２３（Ｂ）には、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入力されるクロック信号Ｅ（クロックレシーバ１６０の出力）のシミュレーション結果の一例を示している。図２３（Ｂ）より、ＤＱＤＱＳ−ＰＨＹ１３１ａとＣＡＣＫ−ＰＨＹ１３２ａに入力されるクロック信号に発生するジッタは、小さく抑えられている。図２３（Ｂ）の例では、ジッタの変動が、上記第４実施例の図２０（Ｃ）で述べた例のジッタの変動に比べ、わずかに大きくなっている。一方、この第５実施例に係る集積回路装置４００Ｇは、差動クロック信号伝送であり、コモンモードノイズに比較的強く、小信号振幅であるため反射の影響を受け難いことが、図２３（Ｂ）の信号波形から読み取れる。
【０１００】
この第５実施例のような差動のクロック信号伝送を用いるか、上記第４実施例のようなシングルエンドのクロック信号伝送を用いるかは、例えば、データレートの観点から決めることができる。つまり、第４実施例のようなシングルエンドのクロック信号伝送の場合、フルスイング動作の信号波形において、反射の影響によるオーバーシュート、アンダーシュートが発生する。このようなオーバーシュート、アンダーシュートが、サイクルタイムに対して変動が無視できないほど高周波（１．３Ｇｂｐｓ以上）になった場合に、差動のクロック信号伝送を採用するとよい。１．３Ｇｂｐｓより低いデータレートにおいては、シングルエンドのクロック信号伝送を採用することで十分である。
【０１０１】
次に、第６実施例について説明する。
図２４は第６実施例に係る集積回路装置の説明図である。
図２４に示す集積回路装置４００Ｈは、上記第１〜第５実施例と同様に、チップ１００Ｈ内部に設けられたクロックドライバ１５０、クロックレシーバ１６０を有している。このほか、チップ１００Ｈは、パワードメインＰＤ１及びパワードメインＰＤ２、これらの電源側にパワースイッチＰＳＷ１及びパワースイッチＰＳＷ２を介して接続されたＩＯセルＶＤＤ＿ＩＯ並びに、ＧＮＤ側に接続されたＩＯセルＶＳＳ＿ＩＯを含む。チップ１００Ｈには、再配線技術を利用して、クロック信号線４２０並びに、クロックドライバ１５０及びクロックレシーバ１６０に直接的に給電を行う電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳを設けた層（インタポーザ）４９０が形成されている。
【０１０２】
このようなインタポーザ４９０が形成されたチップ１００Ｈが、その内部のコア電源網及びＧＮＤ網に給電を行う電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳを設けたパッケージ基板４１０Ｈに、ワイヤ５００で電気的に接続され、実装されている。ワイヤ５００を接続するためのチップ１００Ｈのパッドは、インタポーザ４９０に、クロック信号線４２０、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳと共に形成することができる。インタポーザ４９０の電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、パッケージ基板４１０Ｈの電源線ＰＫＧ＿ＶＤＤ及びＧＮＤ線ＰＫＧ＿ＶＳＳに、ワイヤ５１０で電気的に接続されている。
【０１０３】
インタポーザ４９０のクロック信号線４２０、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、チップ１００Ｈ上に比較的厚いＣｕ等の配線材料を形成し、それをパターニングすることで形成することができる。図２４には、シングルエンドのクロック信号伝送を行うクロック信号線４２０を例示している。電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、クロック信号線４２０を挟むパターン部５２１ａ及びパターン部５２２ａと、これらに接続されてパッケージ基板とワイヤ５１０で接続されるパターン部５２１ｂ及びパターン部５２２ｂを有する形状とされている。チップ１００Ｈ上のクロック信号線４２０、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、クロックドライバ１５０及びクロックレシーバ１６０の各端子に接続されるように形成される。
【０１０４】
この集積回路装置４００Ｈのように、クロック信号線、電源線ＶＢＵＦ及びＧＮＤ線ＶＳＳは、パッケージ基板のほか、チップ上に再配線技術を利用して形成するインタポーザ内に設けることもできる。これにより、ワイヤボンディング方式でパッケージ基板に実装するチップに対しても、その内部のコア電源及びＧＮＤの変動の影響を抑えたクロック信号伝送が実現可能になる。
【０１０５】
以上説明したように、集積回路装置において、パッケージ基板に実装されるチップの内部にクロックドライバ及びクロックレシーバを設け、それらの間でクロック信号を伝送するクロック信号線を、チップを実装するパッケージ基板やチップ上に形成するインタポーザに設ける。そして、チップ内部のクロックドライバ及びクロックレシーバには、パッケージ基板の電源線及びＧＮＤ線によって直接的に給電を行う。このような構成を有する集積回路装置によれば、チップ内部のコア電源及びＧＮＤの変動の影響を回避して、インタフェース回路へ伝送するクロック信号のスキュー、ジッタを抑えることが可能になる。
【０１０６】
例えば、ＬＰ−ＤＤＲ２メモリのデータレートは、近年、８００Ｍｂｐｓ、１０６６ＭＢｐｓと高まる傾向にある。スマートフォンやタブレットＰＣ（Personal Computer）に代表される端末は、メモリの転送レートが高速であること、低電力であることが要望されている。ＰｏＰタイプで実装されるメモリデバイスの場合、そのボールアサインの仕様から、ＳｏＣのようなチップの外周部にメモリインタフェース回路が配置される。これまでは、このようなインタフェース回路の配置のために、クロックツリーをチップ内部の高速な回路モジュールやＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）の傍を引き回して配置するという設計手法が採用されてきた。その結果、チップ外周部のインタフェース回路へ伝送するクロック信号のスキュー、ジッタを抑えることが難しかった。
【０１０７】
図２５はＬＰ−ＤＤＲ２メモリのデータレートと要求されるジッタの関係の一例を示す図である。また、図２６はジッタの広がりについての説明図である。
図２５に示すように、ＬＰ−ＤＤＲ２メモリとデータをやり取りするためのメモリインタフェース回路を有するチップの、そのメモリインタフェース回路に伝送されるクロック信号のジッタの要求値は、データレートの増加に伴って小さくなる傾向がある。特に、データレートが８００Ｍｂｐｓを超える辺りからは、非常に厳しいジッタが要求されている。
【０１０８】
これに対し、上記の例のように、チップ内部にクロックバッファ及びクロックレシーバを設け、そのチップが実装されるパッケージ基板にクロック信号線を設け、更に、クロックドライバ及びクロックレシーバへの給電をパッケージ基板から直接的に行う。このような回路（Ｙ）を採用することにより、チップ内部でクロック信号線を引き回す回路（Ｘ）に比べて、チップ内部のコア電源及びＧＮＤの変動の影響を回避し、ジッタを抑えたクロック信号伝送を安定的に実現することが可能になる。例えば、図２６に示すように、チップ内部でクロック信号線を引き回す回路Ｘの場合に１２０ｐｓ程度のジッタの広がりが認められるところ、上記回路Ｙを採用することにより、ジッタの広がりを２０ｐｓ程度に抑えることが可能になる。上記構成によれば、チップ内部のコア電源及びＧＮＤの変動に強い集積回路装置の設計が可能になる。
【０１０９】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  半導体素子と、
前記半導体素子に電気的に接続された回路基板と
を含み、
前記半導体素子は、
第１クロック信号を出力する第１回路部と、
前記第１回路部から出力された前記第１クロック信号を入力する第２回路部と
を有し、
前記回路基板は、
前記第１回路部から出力された前記第１クロック信号を前記第２回路部に伝送するクロック信号線と、
前記第１回路部及び前記第２回路部に給電する第１電源線及び第１グランド線と
を有し、
前記第１回路部及び前記第２回路部が、前記第１電源線及び前記第１グランド線によって直接的に給電される
ことを特徴とする集積回路装置。
【０１１０】
（付記２）  前記第１回路部は、第１電源端子、第１グランド端子、及び前記第１クロック信号の出力端子を有し、
前記第２回路部は、第２電源端子、第２グランド端子、及び前記第１クロック信号の入力端子を有し、
前記第１電源端子及び前記第２電源端子に前記第１電源線が直接的に接続され、
前記第１グランド端子及び前記第２グランド端子に前記第１グランド線が直接的に接続され、
前記出力端子及び前記入力端子に前記クロック信号線が直接的に接続される
ことを特徴とする付記１に記載の集積回路装置。
【０１１１】
（付記３）  前記半導体素子は、第２電源線及び第２グランド線を有し、
前記第１回路部及び前記第２回路部が、前記第２電源線及び前記第２グランド線を介さずに、前記第１電源線及び前記第１グランド線によって給電される
ことを特徴とする付記１又は２に記載の集積回路装置。
【０１１２】
（付記４）  前記第１電源線と前記第２電源線とは、電気的に接続され、同電位とされることを特徴とする付記３に記載の集積回路装置。
（付記５）  前記第１電源線は、
第１配線部と、
前記第１配線部に並設される第２配線部と、
前記第１配線部及び前記第２配線部に接続され、前記第１配線部及び前記第２配線部よりも細い第３配線部と
を含むことを特徴とする付記４に記載の集積回路装置。
【０１１３】
（付記６）  前記半導体素子は、前記第２電源線及び前記第２グランド線によって給電される第３回路部を有し、
前記第３回路部は、前記第２回路部から出力される第２クロック信号を入力することを特徴とする付記３乃至５のいずれかに記載の集積回路装置。
【０１１４】
（付記７）  前記半導体素子は、前記第２電源線及び前記第２グランド線によって給電される第３回路部を有し、
前記第３回路部は、前記第２回路部から出力される第２クロック信号とは異なる第３クロック信号を入力することを特徴とする付記３乃至５のいずれかに記載の集積回路装置。
【０１１５】
（付記８）  前記半導体素子は、前記第２電源線と前記第２グランド線に接続された容量素子を有することを特徴とする付記３乃至７のいずれかに記載の集積回路装置。
（付記９）  前記クロック信号線は、前記第１電源線と前記第１グランド線の間に挟まれて配置されることを特徴とする付記１乃至８のいずれかに記載の集積回路装置。
【０１１６】
（付記１０）  前記第１クロック信号は、互いに位相が反転したポジティブクロック信号とネガティブクロック信号とを含み、
前記クロック信号線は、前記ポジティブクロック信号を伝送するポジティブクロック信号線と、前記ネガティブクロック信号を伝送するネガティブクロック信号線とを含む
ことを特徴とする付記９に記載の集積回路装置。
【０１１７】
（付記１１）  前記第１電源線及び前記第１グランド線にそれぞれ電気的に接続された第３電源線及び第３グランド線を有する基板を含むことを特徴とする付記１に記載の集積回路装置。
【０１１８】
（付記１２）  前記第１電源線と前記第３電源線、及び前記第１グランド線と前記第３グランド線は、それぞれワイヤボンディングによって電気的に接続されていることを特徴とする付記１１に記載の集積回路装置。
【０１１９】
（付記１３）  クロック信号を出力する第１回路部と、前記第１回路部から出力された前記クロック信号を入力する第２回路部とを含み、前記第１回路部が、第１電源端子、第１グランド端子、及び前記クロック信号の出力端子を有し、前記第２回路部が、第２電源端子、第２グランド端子、及び前記クロック信号の入力端子を有する半導体素子の試験方法であって、
前記第１電源端子及び前記第２電源端子に電源電位の第１プローブを接続し、
前記第１グランド端子及び前記第２グランド端子にグランド電位の第２プローブを接続し、
前記出力端子と前記入力端子を導線で接続し、
前記半導体素子の出力信号を測定する
ことを特徴とする試験方法。
【０１２０】
（付記１４）  前記導線に同軸ケーブルを用いることを特徴とする付記１３に記載の試験方法。
【符号の説明】
【０１２１】
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ  チップ
１０１，１０２，１５１，１５２，１５３，１５４，１５５，１６１，１６２，１６３，１６４，１６５  端子
１１０  ＰＬＬ
１２０  クロックユニット
１３０  物理層
１３１ａ，１３１ｂ  ＤＱＤＱＳ−ＰＨＹ
１３２ａ，１３２ｂ  ＣＡＣＫ−ＰＨＹ
１４０，１７１，１７２，１７３，４２３  クロックバッファ
１４１，１４２  インバータ
１４３  ＲＣ伝送路
１５０  クロックドライバ
１６０  クロックレシーバ
１８０，１９０  電源供給線
１８２  二次側電源供給線
２０１  コア電源線
２０２  ＧＮＤ線
３１０，３２０，３３０，３４０  回路モジュール
３５０  デカップリングコンデンサ
４００Ａ，４００Ｂ，４００Ｃ，４００Ｄ，４００Ｅ，４００Ｆ，４００Ｇ，４００Ｈ  集積回路装置
４１０Ａ，４１０Ｂ，４１０Ｃ，４１０Ｄ，４１０Ｅ，４１０Ｆ，４１０Ｇ，４１０Ｈ  パッケージ基板
４２０  クロック信号線
４２１  ポジ信号線
４２２  ネガ信号線
４３０  電源線
４３１，４３２，４３３  配線部
４４０  ＧＮＤ線
４５０，４６０  導電部
４７０，４８０  バンプ
４９０  インタポーザ
５００，５１０  ワイヤ
５２１ａ，５２２ａ，５２１ｂ，５２２ｂ  パターン部
６００  試験装置
６１０  ２芯同軸ケーブル
６１１，６２０，６３０，６４０，６５０  プローブ
【図１】
0005982836.tif 000002
【図２】
0005982836.tif 000003
【図３】
0005982836.tif 000004
【図４】
0005982836.tif 000005
【図５】
0005982836.tif 000006
【図６】
0005982836.tif 000007
【図７】
0005982836.tif 000008
【図８】
0005982836.tif 000009
【図９】
0005982836.tif 000010
【図１０】
0005982836.tif 000011
【図１１】
0005982836.tif 000012
【図１２】
0005982836.tif 000013
【図１３】
0005982836.tif 000014
【図１４】
0005982836.tif 000015
【図１５】
0005982836.tif 000016
【図１６】
0005982836.tif 000017
【図１７】
0005982836.tif 000018
【図１８】
0005982836.tif 000019
【図１９】
0005982836.tif 000020
【図２０】
0005982836.tif 000021
【図２１】
0005982836.tif 000022
【図２２】
0005982836.tif 000023
【図２３】
0005982836.tif 000024
【図２４】
0005982836.tif 000025
【図２５】
0005982836.tif 000026
【図２６】
0005982836.tif 000027