(57)【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され前記主面に沿って延在するゲート電極と、
前記半導体基板内で前記ゲート電極の両側のうちの一方の側に形成された第１導電型の不純物拡散領域からなるソース領域と、
前記半導体基板内で前記ゲート電極の両側のうちの他方の側に形成され、前記第１導電型と同じ導電型の不純物拡散領域からなるドレイン領域と、
前記半導体基板内で前記ゲート電極に対して前記ソース領域よりも外側に形成され、前記第１導電型とは異なる第２導電型の不純物拡散領域からなる基板コンタクト領域と
を備え、
前記ゲート電極の前記ソース領域側の端部と前記ドレイン領域側の端部とは、矩形状の端部を構成すると共に、前記半導体基板の前記主面上で前記ドレイン領域を取り囲むように形成され、
前記ソース領域の前記ゲート電極側の端部は、矩形状の端部を構成すると共に、前記ゲート電極を取り囲むように形成され、
前記ドレイン領域の外周端部は、前記ソース領域に対向する、直線部及び円弧部を有し、
前記ソース領域の前記基板コンタクト領域側の一端部は、前記ゲート電極の延在方向に沿って配列された複数の凹状部を有し、
前記ソース領域の前記ゲート電極側の他端部は、前記複数の凹状部と離間して配置され且つ前記ゲート電極の延在方向に沿って線状且つ連続的に形成されており、
前記基板コンタクト領域は、前記ゲート電極の延在方向に沿って配列され前記複数の凹状部に対向する複数の対向領域を有し、
前記複数の対向領域は、前記複数の凹状部内にそれぞれ配置されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記ソース領域の当該一端部は、前記複数の凹状部のうち隣り合う凹状部の間で前記ゲート電極の延在方向に平行な方向に延在する線状端を有することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、前記基板コンタクト領域の当該複数の対向領域と前記ソース領域の当該複数の凹状部とは、前記主面に平行な横方向に互いに接合していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記複数の凹状部の各々は、前記横方向に平行で且つ前記ゲート電極の延在方向とは垂直な方向に延在する線状の側方端を有し、
前記複数の対向領域の各々は、前記側方端の延在方向に平行な方向に延在する線状の対向端を有し、
前記側方端と前記対向端とが互いに接合している
ことを特徴とする半導体装置。
【請求項５】
請求項１または２に記載の半導体装置であって、前記基板コンタクト領域と前記ソース領域の当該一端部とは、前記主面に平行な横方向に互いに離間していることを特徴とする半導体装置。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体装置であって、
前記基板コンタクト領域は、前記ソース領域を取り囲むように形成されている
ことを特徴とする半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置であって、
前記半導体基板の当該主面付近に形成され前記ゲート電極と前記ドレイン領域との間に介在する絶縁膜をさらに備え、
前記ゲート電極の一端部は、前記ゲート絶縁膜上から前記絶縁膜上に延在している
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、横方向拡散型の電界効果トランジスタ構造を含む半導体装置及びその製造技術に関する。
【背景技術】
【０００２】
横方向拡散（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ：ＬＤ）型の電界効果トランジスタは、電力増幅器などのパワー半導体素子に広く採用されている。この種のＬＤ型電界効果トランジスタでは、たとえば、ドレイン領域とゲート電極との間隔を基板の主面に並行な横方向に広げることでドレイン耐圧を高めることが可能である。
【０００３】
図１（Ａ），（Ｂ）に、従来のＬＤ型ＭＯＳトランジスタ（ＬＤＭＯＳ）１００の概略構成を例示する。図１（Ａ）は、ＬＤＭＯＳ１００の上面図である。また図１（Ｂ）は、図１（Ａ）に示したＬＤＭＯＳ１００のＩｂ−Ｉｂ線における概略断面図である。図１（Ｂ）に示されるように、このＬＤＭＯＳ１００は、Ｐ型シリコン基板１１０と、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成されたフィールド絶縁膜１１３と、Ｐ型シリコン基板１１０上に形成された薄膜のゲート酸化膜１１５と、このゲート酸化膜１１５上に形成されたゲート構造１１６と、このゲート構造１１６の両側に形成されたＮ＋型不純物拡散領域からなるソース領域１２０Ｓ及びドレイン領域１２０Ｄとを有する。シリコン基板１１０内の主面近傍には、ソース領域１２０Ｓと横方向に隣接するＰ＋型不純物拡散領域からなる基板コンタクト領域１２１が形成されている。また、シリコン基板１１０の内部では、ゲート構造１１６とドレイン領域１２０Ｄとの間にＮ型ウェル領域１１１が形成されている。ゲート構造１１６は、ゲート電極１１７と、このゲート電極１１７の両側壁に形成されたサイドウォールスペーサ１１８Ｓ，１１８Ｄとで構成される。
【０００４】
このＬＤＭＯＳ１００では、図１（Ａ）に示されるようにソース領域１２０Ｓの横方向外側に基板コンタクト領域１２１が配置されるので、素子面積が大きくなるという欠点がある。特開平５−３４３６７８号公報（特許文献１）には、その種の欠点を改善することができるＬＤＭＯＳ構造が開示されている。図２は、特許文献１に開示されているＬＤＭＯＳ構造２００の一部を示す上面図である。図２に示されるように、ＬＤＭＯＳ構造２００は、Ｘ軸方向に延在するゲート電極２１７を有する。このゲート電極２１７の両側には、ソース領域２２０Ｓとドレイン領域２２０Ｄとがそれぞれ形成されており、ドレイン領域２２０Ｄとゲート電極２１７との間には、延長ドレイン領域２１１が形成されている。ソース領域２２０Ｓと基板コンタクト領域２２１とは、ゲート電極２１７の延在方向（Ｘ軸方向）に沿って交互に配置されているので、素子面積（Ｙ軸方向の寸法）を小さくすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３４３６７８号公報（図１，段落０００５など）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＬＤＭＯＳ構造２００では、基板コンタクト領域２２１用のイオン注入マスクの位置合わせ（アラインメント）にズレが生じて基板コンタクト領域２２１の位置ズレが生じた場合に、実効チャネル幅が小さくなり、電流駆動能力が低下するという問題がある。
【０００７】
上記に鑑みて本発明の目的は、十分な実効チャネル幅を確保することができ、しかも素子面積を小さくすることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置は、半導体基板の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され前記主面に沿って延在するゲート電極と、前記半導体基板内で前記ゲート電極の両側のうちの一方の側に形成された第１導電型の不純物拡散領域からなるソース領域と、前記半導体基板内で前記ゲート電極の両側のうちの他方の側に形成され、前記第１導電型と同じ導電型の不純物拡散領域からなるドレイン領域と、前記半導体基板内で前記ゲート電極に対して前記ソース領域よりも外側に形成され、前記第１導電型とは異なる第２導電型の不純物拡散領域からなる基板コンタクト領域とを備え、前記ゲート電極の前記ソース領域側の端部と前記ドレイン領域側の端部とは、矩形状の端部を構成すると共に、前記半導体基板の前記主面上で前記ドレイン領域を取り囲むように形成され、前記ソース領域の前記ゲート電極側の端部は、矩形状の端部を構成すると共に、前記ゲート電極を取り囲むように形成され、前記ドレイン領域の外周端部は、前記ソース領域に対向する、直線部及び円弧部を有し、前記ソース領域の前記基板コンタクト領域側の一端部は、前記ゲート電極の延在方向に沿って配列された複数の凹状部を有し、前記ソース領域の前記ゲート電極側の他端部は、前記複数の凹状部と離間して配置され且つ前記ゲート電極の延在方向に沿って線状且つ連続的に形成されており、前記基板コンタクト領域は、前記ゲート電極の延在方向に沿って配列され前記複数の凹状部に対向する複数の対向領域を有し、前記複数の対向領域は、前記複数の凹状部内にそれぞれ配置されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ソース領域の他端部は、ソース領域の一端部に形成された複数の凹状部と離間して配置され、且つ、ゲート電極の延在方向に沿って線状且つ連続的に形成されているので、基板コンタクト領域の位置がゲート電極に対して離間方向または近接方向にずれたとしても、その位置ズレによりソース領域が分断されることを防止することができる。また、基板コンタクト領域を構成する対向領域は、ソース領域の凹状部内に配置されるので素子面積を小さくすることもできる。したがって、十分な実効チャネル幅を確保し、しかも素子面積を小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】（Ａ），（Ｂ）は、従来のＬＤ型ＭＯＳトランジスタ（ＬＤＭＯＳ）の概略構成を例示する図である。
【図２】特許文献１に開示されているＬＤＭＯＳ構造の一部を示す上面図である。
【図３】本発明に係る実施の形態１の半導体装置の概略構成を示す上面図である。
【図４】図３に示した半導体装置の下方の一部領域を拡大して示す上面図である。
【図５】（Ａ）は、図４の半導体装置のＶａ−Ｖａ線における概略断面図であり、（Ｂ）は、図４の半導体装置１のＶｂ−Ｖｂ線における概略断面図である。
【図６】実施の形態１の半導体装置の第１の製造工程を概略的に示すための断面図である。
【図７】実施の形態１の半導体装置の第２の製造工程を概略的に示すための断面図である。
【図８】実施の形態１の半導体装置の第３の製造工程を概略的に示すための断面図である。
【図９】実施の形態１の半導体装置の第４の製造工程を概略的に示すための断面図である。
【図１０】実施の形態１の半導体装置の第５の製造工程を概略的に示すための断面図である。
【図１１】実施の形態１の半導体装置の第６の製造工程を概略的に示すための断面図である。
【図１２】実施の形態１の半導体装置の第７の製造工程を概略的に示すための断面図である。
【図１３】実施の形態１の半導体装置の第８の製造工程を概略的に示すための断面図である。
【図１４】実施の形態１の半導体装置の第９の製造工程を概略的に示すための断面図である。
【図１５】実施の形態１の半導体装置の第１０の製造工程を概略的に示すための断面図である。
【図１６】（Ａ），（Ｂ）は、実施の形態１の基板コンタクト領域の位置がゲート構造に対して近接方向及び離間方向にそれぞれシフトした場合を示す図である。
【図１７】図２に示した基板コンタクト領域の位置が右方にずれた場合のソース領域の配置を示す図である。
【図１８】実施の形態１の変形例である半導体装置の概略構成を示す上面図である。
【図１９】実施の形態２の半導体装置の概略構成を示す上面図である。
【図２０】図１９に示した半導体装置２の下方の一部領域を拡大して示す上面図である。
【図２１】（Ａ）は、図２０の半導体装置１のＸＸＩａ−ＸＸＩａ線における概略断面図であり、（Ｂ）は、図２０の半導体装置１のＸＸＩｂ−ＸＸＩｂ線における概略断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号を付し、その詳細な説明は重複しないように適宜省略される。
【００１２】
実施の形態１．
図３は、本発明に係る実施の形態１の横方向拡散型電界効果トランジスタ構造を含む半導体装置１の概略構成を示す上面図である。
【００１３】
図３に示されるように、この半導体装置１は、半導体基板（図示せず）の表層部に形成されたＮ＋型不純物拡散領域からなるドレイン領域２０と、このドレイン領域２０の外周端部を取り囲むように半導体基板上に形成されたゲート構造１６と、ドレイン領域２０とゲート構造１６との間に介在するフィールド絶縁膜１２とを有する。ゲート構造１６は、全体として矩形環状をなし、Ｘ軸方向とこれに垂直なＹ軸方向とにそれぞれ延在している。Ｘ軸及びＹ軸は、半導体基板の主面に並行であり、図３に示したＺ軸は、半導体基板の主面に垂直である。
【００１４】
半導体装置１は、さらに、ゲート構造１６の矩形状の外周端部を取り囲むように半導体基板の表層部に形成されたＮ＋型不純物拡散領域からなるソース領域２１と、このソース領域２１の外周端部を取り囲むように半導体基板の表層部に形成されたＰ＋型不純物拡散領域からなる基板コンタクト領域２２とを有している。
【００１５】
ソース領域２１の内周端部は、全体として矩形環状をなし、図３に示されるように、ゲート構造１６の外周端部の延在方向に沿って線状に且つ連続的に形成されている。一方、ソース領域２１の外周端部は、ゲート構造１６の延在方向に沿って配列された複数の凹状部２１Ｃ，…，２１Ｃを有する。これら凹状部２１Ｃ，…，２１Ｃは、所定のピッチＰｃ（たとえば２μｍ〜１０μｍ程度）で配列されており、各凹状部２１Ｃは、一定の幅Ｗｃ（たとえば２μｍ〜１０μｍ程度）を有している。また、ソース領域２１は、隣り合う凹状部２１Ｃ，２１Ｃの間に、当該ソース領域２１の外周端部の一部をなす線状端２１ｅｃを有している。各線状端２１ｅｃは、図３に示されるようにゲート構造１６の外周端部の延在方向（Ｘ軸方向またはＹ軸方向）に沿って一定幅Ｗｃだけ延在する。
【００１６】
基板コンタクト領域２２は、図３に示されるように、ソース領域２１の凹状部２１Ｃ，…，２１Ｃにそれぞれ対向する複数の対向領域（Ｐ＋型不純物拡散領域）２２Ｐ，…，２２Ｐからなる。これら対向領域２２Ｐ，…，２２Ｐは、ソース領域２１の外周端部全体に亘って凹状部２１Ｃ，…，２１Ｃ内にそれぞれ配置され、且つ、凹状部２１Ｃ，…，２１Ｃと横方向（Ｘ軸方向とＹ軸方向との双方に平行な方向）にそれぞれ接合している。
【００１７】
ドレイン領域２０は、たとえば約１００μｍ〜数百μｍの範囲内の外径寸法を有していればよい。また、ドレイン領域２０とゲート構造１６との間隔は、目標耐圧に応じた値（たとえば、約１０μｍ〜数十μｍの範囲内）に設定されればよい。ドレイン領域２０とゲート構造１６との間隔が大きい程、ドレイン領域２０とゲート構造１６との間の領域の電界緩和効果が大きくなるので、目標耐圧が大きい程、その間隔を大きい値に設定することが望ましい。
【００１８】
なお、ドレイン領域２０、ゲート構造１６、ソース領域２１及び基板コンタクト領域２２を上層配線群に電気的に接続させるコンタクトプラグが形成されているが、これらコンタクトプラグと上層配線群は、説明の便宜上、図示されていない。
【００１９】
図４は、図３に示した半導体装置１の下方の一部領域を拡大して示す上面図であり、図５（Ａ）は、図４の半導体装置１のＶａ−Ｖａ線における概略断面図であり、基板コンタクト領域２２の対向領域２２Ｐとソース領域２１との双方を横断する断面を表している。また、図５（Ｂ）は、図４の半導体装置１のＶｂ−Ｖｂ線における概略断面図であり、ソース領域２１を横断する断面を表している。
【００２０】
図５（Ａ），（Ｂ）に示されるように、半導体装置１は、Ｐ型の半導体基板１０内に、低濃度のＮ−型不純物拡散領域からなるＮ型ウェル領域１１と、このＮ型ウェル領域１１に囲まれたＮ型不純物拡散領域からなる電界緩和領域１３と、Ｎ型ウェル領域１１に対して横方向に対向するＰ型拡散領域１４とを有する。また、半導体装置１は、半導体基板１０の主面上に形成されたゲート絶縁膜１５と、このゲート絶縁膜１５上に形成されたゲート構造１６と、このゲート構造１６の両側のうち一方の側に形成されたソース領域２１と、ゲート構造１６の両側のうち他方の側に形成されたドレイン領域２０と、ゲート構造１６に対してソース領域２１よりも外側に形成された対向領域２２Ｐとを有する。ゲート構造１６とドレイン領域２０との間にはフィールド絶縁膜１２が介在している。ドレイン領域２０、ソース領域２１及び対向領域２２Ｐは、半導体基板１０の表層部（比較的浅い領域）に形成された不純物拡散領域である。また、本実施の形態では、ソース領域２１と対向領域２２Ｐとは横方向に互いに接合している。
【００２１】
ゲート絶縁膜１５は、たとえばシリコン酸化物などの高誘電率材料からなる薄膜である。ゲート構造１６は、不純物が高濃度でドープされた多結晶シリコン材料からなるゲート電極１７と、このゲート電極１７の両側壁に形成された絶縁材料からなるサイドウォールスペーサ１８Ｓ，１８Ｄとで構成されている。
【００２２】
ゲート電極１７とドレイン領域２０との間に介在するフィールド絶縁膜１２は、たとえば、公知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成することができる。なお、フィールド絶縁膜１２に代えて、半導体基板１０にエッチングで形成された溝とこの溝内に埋め込まれた絶縁材料とからなるトレンチ分離構造を採用してもよい。図５（Ａ），（Ｂ）に示されるように、ゲート電極１７の一端部は、ゲート絶縁膜１５上からこのフィールド絶縁膜１２上に乗り上げるように延在し、ゲート電極１７の下方域の電界強度を緩和させるフィールドプレートとして機能する。
【００２３】
本実施の形態では、半導体基板１０としてＰ型の単結晶シリコン基板が使用されるが、これに限定されるものではない。単結晶シリコン基板に代えて、たとえば、化合物半導体層やエピタキシャル結晶層などを含む半導体基板を使用してもよい。
【００２４】
図４に示されるように、ソース領域２１は、ゲート電極１７の延在方向に沿って延在し、一定の幅Ｌａ（たとえば、数μｍ〜数十μｍの範囲内）を有する。このソース領域２１は、ゲート電極１７の延在方向に沿って周期的に配列された凹状部２１Ｃ，…，２１Ｃを有する。各凹状部２１Ｃは、一定の幅Ｌｃ（たとえば、１μｍ〜十数μｍの範囲内）を有し、この幅Ｌｃは、ソース領域２１の全体の幅Ｌａよりも常に小さい。よって、凹状部２１Ｃの一端２１ｅｄとソース領域２１のドレイン側端部との間に一定幅Ｌｂの拡散領域が必ず確保されるため、ソース領域２１は、ゲート電極１７の延在方向において分断されることがない。したがって、半導体装置１の駆動時にソース領域２１とドレイン領域２０との間に形成されるチャネルの実効的な幅（実効チャネル幅）が小さくならず、電界効果トランジスタの電流駆動能力を損なわないという利点がある。
【００２５】
また、図４に示されるように、各凹状部２１Ｃ内に、ソース領域２１とは逆の導電型（Ｐ＋型）の対向領域２２Ｐが形成されている。本実施の形態では、この対向領域２２Ｐの一端２２ｅｄは、凹状部２１Ｃの一端２１ｅｄに接合している。また、対向領域２２Ｐは、凹状部２１Ｃの側方端２１ｅａ，２１ｅｂにそれぞれ接合する対向端２２ｅａ，２２ｅｂを有している。これら側方端２１ｅａ，２１ｅｂと対向端２２ｅａ，２２ｅｂの形状は、いずれも、ゲート電極１７の延在方向に垂直な方向に延在する直線状である。このため、後述するように、基板コンタクト領域２２を形成するためのイオン注入マスクの位置合わせでゲート電極１７に対して離間方向または近接方向（図４の場合はＹ軸方向）にズレが生じても、側方端２１ｅａと対向端２２ｅａとは、互いに離間せず、互いの接合状態を確保することができる。同様に、側方端２１ｅｂと対向端２２ｅｂも、互いに離間せず、互いの接合状態を確保することが可能である。したがって、基板コンタクト領域２２の位置ズレが生じたとしても、電界効果トランジスタの動作時のオン耐圧の低下を抑制することができる。
【００２６】
次に、上記半導体装置１の製造方法について説明する。図６〜図１５は、実施の形態１の半導体装置の製造工程の例を概略的に示すための半導体構造の断面図である。
【００２７】
まず、図６に示されるように、半導体基板１０としてＰ型のシリコン基板を用意する。次いで、この半導体基板１０の主面（上面）を熱酸化して数十ｎｍ程度の厚みを持つ保護酸化膜を形成し、次いで、フォトリソグラフィ技術を用いてこの保護酸化膜上にレジストパターンを形成する。そして、このレジストパターンをマスクとして、半導体基板１０の内部にリン（Ｐ）などのＮ型不純物を選択的にイオン注入する（たとえば、ドーズ量は１０１２ｉｏｎｓ／ｃｍ２程度）。その後、レジストパターンと保護酸化膜とは除去される。そして、注入されたＮ型不純物イオンを熱処理により活性化させることで図７に示されるようなＮ型ウェル領域１１が半導体基板１０の内部に形成される。
【００２８】
次に、図８に示されるようにＬＯＣＯＳ法によりフィールド絶縁膜１２を形成する。フィールド絶縁膜１２の厚みは、数百ｎｍ程度となるように制御すればよい。具体的には、図７の構造上にパッド酸化膜を成膜し、その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりパッド酸化膜上にシリコン窒化膜（Ｓｉ３Ｎ４）を成膜する。次いで、半導体リソグラフィ技術を用いて当該シリコン窒化膜を選択的に除去して開口部を形成する。次いで、半導体基板（ウエハ）１０を熱処理炉にて熱処理することでフィールド絶縁膜１２を形成することができる。その後、たとえば、プラズマエッチングでシリコン窒化膜が除去され、フッ化水素（ＨＦ）を含む水溶液でパッド酸化膜は除去される。
【００２９】
次に、フォトリソグラフィ技術を用いて、図８のフィールド絶縁膜１２の直上に開口部を有するレジストパターンを形成する。続けて、このレジストパターンをマスクとしてリン（Ｐ）などのＮ型不純物をフィールド絶縁膜１２の直下の半導体基板１０内の領域に選択的にイオン注入する（たとえば、ドーズ量は１０１２ｉｏｎｓ／ｃｍ２程度）。さらに、注入されたＮ型不純物イオンをアニール処理で活性化する。この結果、図９に示されるようにフィールド絶縁膜１２の直下に電界緩和領域１３が形成される。
【００３０】
次に、図９の半導体基板１０の露出面を酸素雰囲気下で熱酸化することで、図１０に示されるようにゲート絶縁膜用の酸化膜１５Ｐが形成される。酸化膜１５Ｐの厚みは、目標耐圧に応じた厚み（たとえば、１０ｎｍ〜１００ｎｍの範囲内）となるように制御すればよい。なお、本実施の形態では、酸化膜１５Ｐとして熱酸化膜が形成されるが、これに限定されない。熱酸化膜に代えて、シリコン酸窒化膜などの高誘電率薄膜を形成してもよい。
【００３１】
次に、フォトリソグラフィ技術を用いて、図１０の構造上に、Ｐ型拡散領域１４の形成予定領域の直上に開口部を有するレジストパターンを形成する。次に、このレジストパターンをマスクとして、ボロン（Ｂ）などのＰ型不純物を半導体基板１０内にイオン注入する。これにより、図１１に示されるようにＰ型拡散領域１４が半導体基板１０内に形成される。このＰ型拡散領域１４は、電界効果トランジスタの閾値電圧を調整する機能を有し、チャネルストッパとしての機能も有している。
【００３２】
次に、たとえば、減圧ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、図１１の構造上の全面に亘って多結晶シリコンなどの導電性材料層を成膜し、この導電性材料層をフォトリソグラフィ技術とエッチング技術とを用いてパターニングする。この結果、図１２に示されるようにゲート電極１７が形成される。ゲート電極１７の厚みは、たとえば、数百ｎｍとなるように制御すればよい。続けて、たとえばＣＶＤ法により、図１２の構造上に、シリコン酸化物などの絶縁材料からなる絶縁膜を堆積させ、この絶縁膜を異方性エッチングによりエッチバックする。この結果、ゲート電極１７の両側壁に図１３のサイドウォールスペーサ１８Ｓ，１８Ｄが形成される。
【００３３】
次に、フォトリソグラフィ技術により、図１３の構造上に、ドレイン領域２０及びソース領域２１用のレジストパターン３５を形成する（図１４）。次いで、このレジストパターン３５とフィールド絶縁膜１２とゲート構造１６とをイオン注入マスクとして、砒素（Ａｓ）などのＮ型不純物を半導体基板１０内の比較的浅い領域にイオン注入する（たとえば、ドーズ量が１０１５ｉｏｎｓ／ｃｍ２程度）。これにより、図１４に示されるようにドレイン領域２０とソース領域２１とが形成される。その後、レジストパターン３５は除去される。
【００３４】
さらに、フォトリソグラフィ技術により、図１５に示されるようにドレイン領域２０及びソース領域２１を被覆するレジストパターン３６を形成する。次いで、このレジストパターン３６をイオン注入マスクとして、ボロン（Ｂ）などのＰ型不純物を半導体基板１０内の比較的浅い領域にイオン注入する（たとえば、ドーズ量が１０１５ｉｏｎｓ／ｃｍ２程度）。これにより、図１５に示されるように基板コンタクト領域２２をなす対向領域２２Ｐが形成される。その後、レジストパターン３６は除去される。なお、ドレイン領域２０、ソース領域２１及び基板コンタクト領域２２用に注入された不純物イオンは、熱処理で活性化される。
【００３５】
以上に説明した工程により、図５（Ａ）及び図５（Ｂ）に示した電界効果トランジスタ構造を有する半導体装置１を作製することができる。なお、図５（Ａ）及び図５（Ｂ）の構造上に、ドレイン領域２０、ゲート電極１７、ソース領域２１及び基板コンタクト領域２２を上層配線群に電気的に接続させるコンタクトプラグ（図示せず）を形成する工程と当該上層配線群を形成する工程とが存在する。
【００３６】
次に、上記実施の形態１の半導体装置１の効果について説明する。
【００３７】
本実施の形態の半導体装置１では、図４に示されるように、ソース領域２１の凹状部２１Ｃの一端２１ｅｄとソース領域２１のドレイン側端部との間に一定幅Ｌｂの拡散領域が必ず設けられる。このため、基板コンタクト領域２２用のイオン注入マスク３６（図１５）あるいはソース領域２１用のイオン注入マスク３５（図１４）のアラインメントの際に位置ズレが生じた場合でも、この位置ズレを一定幅Ｌｂの拡散領域に吸収させることが可能である。よって、ソース領域２１がゲート電極１７の延在方向において分断されることを確実に回避することができる。
【００３８】
図１６（Ａ），（Ｂ）は、基板コンタクト領域２２の位置がゲート構造１６に対して近接方向及び離間方向にそれぞれシフトした状態を示す図である。図１６（Ａ）に示されるように、基板コンタクト領域２２の位置がゲート構造１６に近づく方向にずれた場合でも、ソース領域２１の凹状部２１Ｃの一端２１ｅｄとソース領域２１のドレイン側端部との間に不純物拡散領域を確保することができ、この位置ズレによるソース領域２１の分断を回避することができる。また、凹状部２１Ｃの側方端２１ｅａ，２１ｅｂと対向領域２２Ｐの対向端２２ｅａ，２２ｅｂとは、互いに離間せず、互いの接合状態を確保している。一方、図１６（Ｂ）に示されるように、基板コンタクト領域２２の位置がゲート構造１６から離れる方向にずれた場合でも、凹状部２１Ｃの側方端２１ｅａ，２１ｅｂと対向領域２２Ｐの対向端２２ｅａ，２２ｅｂとは、互いに離間せず、互いの接合状態を確保している。
【００３９】
これに対し、図１７は、図２に示した特許文献１の基板コンタクト領域２２１の位置が右方にずれた場合のソース領域２２０Ｓ，…，２２０Ｓの配置を示す図である。基板コンタクト領域２２１の位置ズレによりソース領域２２０Ｓ，…，２２０Ｓが浸食されているので、ソース領域２２０Ｓ，…，２２０Ｓは、ゲート電極２１７の延在方向において完全に分断されている。よって、図１７の構造では、図２の構造と比べて、実効チャネル幅が小さく、電流駆動能力が損なわれる。
【００４０】
したがって、実施の形態１の半導体装置１は、基板コンタクト領域２２やソース領域２１の位置ズレが生じた場合でも、実効チャネル幅が小さくならず、電界効果トランジスタの電流駆動能力の劣化を抑制することができる。しかも、ソース領域２１の各凹状部２１Ｃ内に基板コンタクト領域２２の対向領域２２Ｐが配置されるため、素子面積を小さくすることもできる。
【００４１】
また、基板コンタクト領域２２やソース領域２１の位置ズレが生じた場合でも、凹状部２１Ｃの側方端２１ｅａ，２１ｅｂと対向領域２２Ｐの対向端２２ｅａ，２２ｅｂとは、互いに離間せずに互いの接合状態を確保することができるので、当該位置ズレに起因する電界効果トランジスタのオン耐圧の低下を抑制することもできる。仮に基板コンタクト領域２２とソース領域２１とが互いに離間した場合には、本実施の形態のように基板コンタクト領域２２とソース領域２１とが接合する場合と比べて、Ｎ型ウェル領域１１をコレクタとし、Ｐ型の半導体基板１０をベースとし、Ｎ型のソース領域２１をエミッタとする寄生ＮＰＮバイポーラトランジスタのベース抵抗（Ｐ型の対向領域２２Ｐとベースとの間の抵抗）が増大するので、寄生ＮＰＮバイポーラトランジスタの電流増幅率ｈＦＥが高くなり、オン耐圧が低下する。これに対し、本実施の形態では、基板コンタクト領域２２とソース領域２１との接合状態を確保することができるので、半導体装置１の電界効果トランジスタのオン耐圧の低下を抑制することができる。
【００４２】
さらに、図２に示したように、特許文献１のソース領域２２０Ｓの先端部２２０Ｓｅ，…，２２０Ｓｅは鋭角をなすため、これら先端部２２０Ｓｅ，…，２２０Ｓｅに電流密度の高い電流が流れると、先端部２２０Ｓｅ，…，２２０Ｓｅがジュール熱で破壊される場合がある。これに対し、本実施の形態の半導体装置１では、図４に示されるように、ソース領域２１の凹状部２１Ｃ，２１Ｃの間に配置される線状端２１ｅｃは、ゲート電極１７の延在方向に平行な形を有するので、線状端２１ｅｃ付近の部分がジュール熱で破壊されることを回避することができる。
【００４３】
なお、本実施の形態では、図３に示したように対向領域２２Ｐ，…，２２Ｐは、ゲート構造１６の延在方向において互いに電気的に分離されているが、これに限定されるものではない。対向領域２２Ｐ，…，２２Ｐを電気的に接続する導電性領域を設けてもよい。図１８は、実施の形態１の変形例である半導体装置１Ｍの概略構成を示す上面図である。図１８に示されるように、本変形例の基板コンタクト領域２２Ｍは、図３の半導体装置１の基板コンタクト領域２２と同様にソース領域２１の外周端部全体を取り囲むように配列された対向領域２２Ｐ，…，２２Ｐを有し、さらに、これら対向領域２２Ｐ，…，２２Ｐを電気的に接続する外周縁領域２２Ｌを有している。これにより、基板コンタクト領域２２Ｍ全体の電位を安定化させることができる。
【００４４】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図１９は、実施の形態２の横方向拡散型電界効果トランジスタ構造を含む半導体装置２の概略構成を示す上面図である。
【００４５】
図１９に示されるように、この半導体装置２は、上記実施の形態１の半導体装置１と同様に、Ｎ＋型不純物拡散領域からなるドレイン領域２０と、このドレイン領域２０の外周端部を取り囲むように半導体基板上に形成されたゲート構造１６と、このゲート構造１６とドレイン領域２０との間に介在するフィールド絶縁膜１２と、ゲート構造１６の矩形状の外周端部を取り囲むように形成されたＮ＋型不純物拡散領域からなるソース領域２１とを有している。
【００４６】
また、半導体装置２は、ソース領域２１の外周端部全体を取り囲むＰ＋型不純物拡散領域からなる基板コンタクト領域２３を有している。基板コンタクト領域２３とソース領域２１との間にはフィールド絶縁膜１２Ｐが介在している。このフィールド絶縁膜１２Ｐは、内周側のフィールド絶縁膜１２と同一工程で同時に形成される。基板コンタクト領域２３は、ソース領域２１の外周端部と離間して配置された対向領域２３Ｐ，…，２３Ｐを有し、さらに、これら対向領域２３Ｐ，…，２３Ｐの全てを電気的に接続する外周縁領域２３Ｌを有している。対向領域２３Ｐ，…，２３Ｐは、ソース領域２１の凹状部２１Ｃ，…，２１Ｃにそれぞれ対向し、凹状部２１Ｃ，…，２１Ｃ内に配置されているが、フィールド絶縁膜１２Ｐの存在により、ソース領域２１の外周端部とは接合せずに離間している。
【００４７】
図２０は、図１９に示した半導体装置２の下方の一部領域を拡大して示す上面図である。図２１（Ａ）は、図２０の半導体装置１のＸＸＩａ−ＸＸＩａ線における概略断面図であり、基板コンタクト領域２３の対向領域２３Ｐ及び外周縁領域２３Ｌとソース領域２１との全てを横断する断面を表している。また、図２１（Ｂ）は、図２０の半導体装置１のＸＸＩｂ−ＸＸＩｂ線における概略断面図であり、ソース領域２１と外周縁領域２３Ｌとを横断する断面を表している。本実施の形態の半導体装置２の製造工程は、基板コンタクト領域２２の形成領域と基板コンタクト領域２３の形成領域とが互いに異なる点と、フィールド絶縁膜１２Ｐが形成される点とを除いて、実施の形態１の半導体装置１の製造工程とほぼ同じである。
【００４８】
図２０及び図２１（Ａ），（Ｂ）に示されるように、ソース領域２１と基板コンタクト領域２３とは一定のギャップ幅Ｇｐで互いに離間している。上記実施の形態１の半導体装置１の電界効果トランジスタ構造は、ソース領域２１と基板コンタクト領域２２とを同一電位にして使用するのに適した構造であるのに対し、本実施の形態の半導体装置２の電界効果トランジスタ構造は、ソース領域２１と基板コンタクト領域２３とに互いに異なる電圧を印加して使用するのに適した構造である。
【００４９】
実施の形態２の半導体装置２では、ソース領域２１の凹状部２１Ｃ，２１Ｃ間の凸状部と対向領域２３Ｐとがゲート電極１７の延在方向に沿って交互に配列されており、各凹状部２１Ｃ内に対向領域２３Ｐが配置されている。このため、素子面積を小さくすることができる。
【００５０】
さらに、基板コンタクト領域２３の一部すなわち対向領域２３Ｐがソース領域２１の方向に突出しているため、基板コンタクト領域２３と半導体基板１０内のＰ型領域との接触面積を広くすることができる。よって、仮に基板コンタクト領域２３の一部がソース領域２１の方向に突出しない構成（対向領域２３Ｐが存在しない構成）と比べると、本実施の形態の構成は、Ｎ型ウェル領域１１をコレクタとし、半導体基板１０内のＰ型領域をベースとし、Ｎ型のソース領域２１をエミッタとする寄生ＮＰＮバイポーラトランジスタのベース抵抗（Ｐ型の対向領域２３Ｐとベースとの間の抵抗）を低くすることができるので、寄生ＮＰＮバイポーラトランジスタの電流増幅率ｈＦＥを低くすることができる。したがって、半導体装置２のオン耐圧を向上させることができる。
【００５１】
実施の形態１，２の変形例．
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記半導体装置１，１Ｍ，２は、いずれも、Ｎチャネル型の電界効果トランジスタ構造を有するものであったが、これに限定されるものではない。半導体装置１，１Ｍ，２を構成する不純物拡散領域の導電型を逆の導電型にすることでＰチャネル型の電界効果トランジスタ構造を構成することが可能である。
【符号の説明】
【００５２】
１，１Ｍ，２  半導体装置、  １０  半導体基板、  １１  Ｎ型ウェル領域、  １２  フィールド絶縁膜、  １３  電界緩和領域、  １４  Ｐ型拡散領域、  １５  ゲート絶縁膜、  １６  ゲート構造、  １７  ゲート電極、  １８Ｓ，１８Ｄ  サイドウォールスペーサ、  ２０  ドレイン領域、  ２１  ソース領域、  ２１Ｃ  凹状部、  ２１ｅｃ  線状端、  ２１ｅａ，２１ｅｂ  側方端、  ２２，２３  基板コンタクト領域、  ２２Ｐ，２３Ｐ  対向領域、  ２２ｅａ，２２ｅｂ，２３ｅａ，２３ｅｂ  対向端、  ２２Ｌ，２３Ｌ  外周縁領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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