(57)【特許請求の範囲】
【請求項１】
バーンインボード上に物理的距離を持って実装される複数のメモリ装置に対するメモリテスト同時判定システムにおいて、
テストのためのパターン信号を発生させ、アドレスラインおよびコマンドラインを介して伝達するパターン発生部と、
前記バーンインボードに実装されている最も近いメモリ装置から第１データラインを介して読み出しデータの入力を受け、最も遠いメモリ装置から第２データラインを介して読み出しデータの入力を受ける遅延部と、
前記遅延部から同時に出力された前記最も近いメモリ装置および前記最も遠いメモリ装置の読み出しデータを一つの判定クロックで同時にテストする判定部と、を備え、
前記遅延部は、
前記最も近いメモリ装置の読み出しデータおよび前記最も遠いメモリ装置の読み出しデータの入力をそれぞれ認識し、前記最も近いメモリ装置の読み出しデータを前記最も遠いメモリ装置の読み出しデータとの入力時間差だけ遅延させて出力することを特徴とする、メモリテスト同時判定システム。
【請求項２】
前記判定部が、
前記遅延部から同時に出力された前記最も近いメモリ装置の読み出しデータおよび前記最も遠いメモリ装置の読み出しデータに基づいて、前記最も近いメモリ装置に記録されたデータと前記最も遠いメモリ装置に記録されたデータとが一致するか否かをそれぞれ判定することにより、異常有無を検出することを特徴とする、請求項１に記載のメモリテスト同時判定システム。
【請求項３】
前記最も近いメモリ装置のアドレスおよびコマンドラインの長さと前記第１データラインの長さとが同一であることを特徴とする、請求項１に記載のメモリテスト同時判定システム。
【請求項４】
前記最も遠いメモリ装置まで接続されるアドレスおよびコマンドラインの長さと前記第２データラインの長さとが同一であることを特徴とする、請求項１に記載のメモリテスト同時判定システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに記録された内容をさらに読み出すための半導体メモリテスト装置のテスト同時判定システムに関し、さらに詳しくは、テストしようとする２つ以上の被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）たるメモリ装置が、物理的に異なる位置にある場合、物理的距離による読み出しデータの入力時間差に関係なく、２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることが可能なメモリテスト同時判定システムに関する。
【背景技術】
【０００２】
半導体テスト装置については、下記特許文献１の他にも多数出願および公開されている。
特許文献１は、メモリテストデバイスにおいて、所定の一般命令語による演算を行うための一般レジスタと、前記一般レジスタより大きい容量を有し、所定の拡張命令語による演算を行うための拡張レジスタと、前記拡張命令語を用いて外部メモリに所定のテストパターンを書き込み、前記メモリに書き込まれたテストパターンを読み出し、書き込まれたテストパターンと読み出されたテストパターンとの同一性を判断し、前記一般命令語を用いて前記メモリの誤り有無を判断する制御部とを含んでなることを特徴とする。
【０００３】
特許文献１を含む従来の半導体テスト装置の場合、テストしようとするメモリ装置（ＤＵＴ）と、これを試験するためのパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）とが電気的に接続された形態を取っている。
【０００４】
図１は一般なメモリ・バーンイン・テストのための一般化構造を示す一例示図であって、被試験装置たるメモリ装置（ＤＵＴ）をテストするためのパターン発生器１、これらの信号を伝達するためのフィードスルーボード（Ｆｅｅｄ Ｔｈｒｏｕｇｈ Ｂｏａｒｄ）３、およびテストするためのバーンインボード（６）などから構成できる。
このような構造においてメモリをテストするために記録を行おうとすると、パターン発生器１から信号が出力され、バーンインボード６に実装されている最も近いメモリ装置４から最も遠い距離にあるメモリ装置５まで記録される。
逆に、これら記録をさらに読み出し、記録した内容と一致するか否かを判断するためには、逆に、最も近いメモリ装置４から最も遠いメモリ装置５まで順次読み出して異常有無を検出する。
この過程で最も近いメモリ装置４と最も遠いメモリ装置５は、互いに物理的に距離が異なるため、読み出しの際に入力されるデータの時間が異なる。
【０００５】
図２はこれらの電気的接続を簡略に示す一例示図である。
図２に示すように、アドレスとコマンドライン３とは共通ラインで接続されており、データライン４も共通に電気が流れるように接続されている。但し、近いメモリ装置１と遠いメモリ装置２が個別に読み出し可能となるように、ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔｉｏｎ）ピンは別途接続される。
【０００６】
すなわち、図２に示したメモリ装置１、２へ順次命令を印加し、印加した順序通り読み出してデータを取得する。この過程で近いメモリ装置１と遠いメモリ装置２との物理的距離があるため、データが到達する時間差が発生するが、このような構造では近いメモリ装置１と遠いメモリ装置２間のデータ経路が一つに接続されているため、一つの判定クリック（ストローブクロック）で可能であり、時間差を克服するために判定クロックとしてのストローブクロックを一定の時間可変するように調整する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許第１０−２００９−０１２７６８９号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、前述したような問題点に鑑みて案出されたもので、その目的は、２つ以上のメモリ装置（ＤＵＴ）が、物理的に異なる位置にある場合、判定のために順次命令を入力して順次読み出すときに発生するデータの入力時間差を克服するために、判定クロックとしてのストローブクロックを一定の時間可変するように調整しなければならなかった従来とは異なり、最も近いメモリ装置（ＤＵＴ）のデータを最も遠いメモリ装置（ＤＵＴ）の入力時間だけ遅延させて出力することにより、物理的距離による読み出しデータの入力時間差に関係なく、２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることが可能なメモリテスト同時判定システムを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、メモリテスト同時判定システムであって、テストのためのパターン信号を発生させ、アドレスラインおよびコマンドラインを介して伝達するパターン発生部と、バーンインボードに実装されている最も近いメモリ装置から第１データラインを介して読み出しデータの入力を受け、最も遠いメモリ装置から第２データラインを介して読み出しデータの入力を受ける遅延部と、前記遅延部から同時に出力された前記最も近いメモリ装置および前記最も遠いメモリ装置の読み出しデータを一つの判定クロックで同時にテストする判定部と、を備え、前記遅延部は、前記最も近いメモリ装置の読み出しデータおよび前記最も遠いメモリ装置の読み出しデータの入力をそれぞれ認識し、前記最も近いメモリ装置の読み出しデータを前記最も遠いメモリ装置の読み出しデータとの入力時間差だけ遅延させて出力することを特徴とする。
【００１０】
また、前記判定部は、前記遅延部から同時に出力された前記最も長い近いメモリ装置および前記最も遠いメモリ装置の読み出しデータに基づいて、前記最も近いメモリ装置および前記最も遠いメモリ装置に記録したデータと一致するか否かをそれぞれ判定することにより、異常有無を検出することを特徴とする。
【００１１】
また、前記最も近いメモリ装置のアドレスおよびコマンドラインの長さと前記第１データラインの長さとは同一であることを特徴とする。
【００１２】
また、前記最も遠いメモリ装置まで接続されるアドレスおよびコマンドラインの長さと前記第２データラインの長さとは同一であることを特徴とする。
【発明の効果】
【００１３】
前述したような本発明によれば、読み出しデータの入力時間差に関係なく、一つの判定クロックで、物理的に位置が異なる２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることができるから、別途の論理回路が付加的に必要ではないという効果があり、これにより時間的かつ経済的に節減することができるという効果もある。
【図面の簡単な説明】
【００１４】
【図１】一般なメモリ・バーンイン・テストのための一般化構造を示す一例示図である。
【図２】図１の構造の電気的接続を簡略に示す一例示図である。
【図３】本発明に係る２つ以上のメモリ装置が物理的に異なるように位置して直列に接続された様子を示す一例示図である。
【図４】本発明に係るメモリテスト同時判定システムに関する構成図である。
【発明を実施するための形態】
【００１５】
本発明の具体的な特徴および利点は、添付図面に基づく以下の詳細な説明からさらに明白になるであろう。これに先立ち、本明細書および請求の範囲に使用された用語または単語は、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。なお、本発明に関連した公知の機能およびその構成に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断された場合は、その具体的な説明を省略する。 
【００１６】
以下、添付図面を参照して本発明を詳細に説明する。
本発明に係るメモリテスト同時判定システムについて図３および図４を参照して説明すると、次のとおりである。
【００１７】
図３に示すように、２つ以上のメモリ装置１０、２０が物理的に異なるように位置して直列に接続された場合、最も近いメモリ装置１０と最も遠いメモリ装置２０のアドレスおよびコマンドライン３０、４０が共通に接続されており、近いメモリ装置１０の第１データライン５０および遠いメモリ装置２０の第２データライン６０はパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）に接続される。
この際、最も近いメモリ装置１０のアドレスおよびコマンドライン３０の長さと第１データライン５０の長さとは同一である。また、最も遠いメモリ装置２０まで接続されるアドレスおよびコマンドライン３０、４０の長さと、第２データライン６０の長さとは同一でなければならない。
【００１８】
図３に示すように構成する場合、データ記録の際には同時に信号が入力されるので、問題にならない。ところが、さらに読み出す場合、最も近いメモリ装置１０の第１データライン５０と最も遠いメモリ装置２０の第２データライン６０とが分離されており、データの入力経路および到着時間が異なるから、２つのメモリ装置１０、２０から同時に読み出すためには互いに異なる判定クロックが必要である。
【００１９】
このように、メモリ装置（ＤＵＴ）が２つ以上である場合、その個数に相当する数だけの判定ストローブクロックが必要となるが、これは、限られた資源を活用しなければならない場合、例えばゲートアレイ（Ｇａｔｅ Ａｒｒａｙ）などでは最大支援可能なクロック個数しか支援することができない。また、クロックが多数支援されても、これらをさらに論理判定するためには別途の論理回路が付加的に必要となって時間的かつ経済的に不利である。
【００２０】
このような欠点を克服するために、本発明では、最も近いメモリ装置（ＤＵＴ）のデータと最も遠いメモリ装置（ＤＵＴ）の読み出しデータとの入力時間差だけ遅延させる。
【００２１】
図４は本発明に係るバーンインボード上のパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）に含まれた物理的距離を持つメモリ装置に対するメモリテスト同時判定システムＳの全体構成図であって、図示の如く、パターン発生部１００、遅延部２００および判定部３００を備えている。
【００２２】
パターン発生部１００は、テストのためのパターン信号を発生させ、アドレスライン３０およびコマンドライン４０を介して伝達する。
【００２３】
遅延部２００は、バーンインボードに実装されている最も近いメモリ装置１０から第１データライン５０を介して読み出しデータの入力を受け、最も遠いメモリ装置２０から第２データライン６０を介して読み出しデータの入力を受ける。
この際、パターン発生部１００に含まれたシステムＳから最も近いメモリ装置１０の読み出しデータが先に入力され、最も遠いメモリ装置２０の読み出しデータが後で入力される。
【００２４】
具体的には、遅延部２００は、最も近いメモリ装置１０の読み出しデータおよび最も遠いメモリ装置２０の読み出しデータの入力をそれぞれ認識し、最も近いメモリ装置１０の読み出しデータを最も遠いメモリ装置２０の読み出しデータとの入力時間差だけ遅延させて出力する。
【００２５】
判定部３００は、遅延部２００から同時に出力された最も近いメモリ装置１０および最も遠いメモリ装置２０の読み出しデータを一つの判定クロックで同時にテストする。
具体的には、判定部３００は、遅延部２００から同時に出力された最も近いメモリ装置１０および最も遠いメモリ装置２０の読み出しデータに基づいて、メモリ装置１０、２０に記録したデータと一致するか否かをそれぞれ判定することにより、異常有無を検出する。
【００２６】
本実施例において、図３および図４では２つのメモリ装置のみを図示および説明したが、本発明は、これに限定されないので、２つ以上のメモリ装置をテストしようとする場合にも適用可能である。
【００２７】
上述した構成および特徴的な機能を有する本発明に係るメモリテスト同時判定システムは、読み出しデータの入力時間差に関係なく、一つの判定クロックで、物理的に位置が異なる２つ以上のメモリ装置（ＤＵＴ）を同時にテストすることができるという特徴的な利点がある。
【００２８】
以上、本発明の技術的思想を例示するための好適な実施例について説明および図示したが、本発明はこれらに限定されるものではない。当該分野における通常の知識を有する者であれば、技術的思想の範疇から逸脱することなく、本発明に多数の変更および修正を加え得るのを理解するであろう。よって、それらの全ての適切な変更および修正とその均等物も本発明の範囲に属すると看做すべきであろう。
【符号の説明】
【００２９】
１００：パターン発生部
２００：遅延部
３００：判定部
１０：最も近いメモリ装置
２０：最も遠いメモリ装置
３０、４０：アドレスおよびコマンドライン
５０：最も近いメモリ装置の第１データライン
６０：最も遠いメモリ装置の第２データライン
【図１】
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【図２】
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【図３】
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【図４】
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