(57)【特許請求の範囲】
【請求項１】
半導体基板に凹部を形成する工程と、
前記凹部内に絶縁膜を形成する工程と、
前記半導体基板に、前記凹部に接したシリサイド層を形成する工程と、
前記絶縁膜と前記シリサイド層とをアライメントマークに使用して、電子ビーム露光装置と前記半導体基板との位置合わせを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記電子ビーム露光装置と前記半導体基板との位置合わせを行う工程は、
前記電子ビーム露光装置内において前記アライメントマークを電子ビームで走査することにより、前記凹部と前記シリサイド層との境界を検出することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は複数のチップ領域を有し、
前記凹部と前記シリサイド層とを前記複数のチップ領域の間の領域に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記チップ領域における前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを更に有し、
前記シリサイド層を形成する工程において、前記ゲート電極上にも前記シリサイド層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記凹部を形成する工程において、前記半導体基板の前記チップ領域に素子分離溝を形成し、
前記絶縁膜を形成する工程において、前記素子分離溝内にも前記絶縁膜を形成することを特徴とする請求項３又は請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリサイド層を形成する工程は、
前記半導体基板上に金属膜を形成する工程と、
前記金属膜を加熱する工程とを有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に膜を形成する工程と、
前記膜の上にレジスト膜を形成する工程と、
前記電子ビーム装置と前記半導体基板との位置合わせを行う工程の後、前記電子ビーム露光装置によって前記レジスト膜を露光する工程と、
前記露光の後、前記レジスト膜を現像することによりレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記膜をエッチングすることにより、前記膜にデバイスパターンを形成する工程とを更に有することを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
凹部が形成された半導体基板と、
前記凹部内に形成された絶縁膜と、
前記凹部と接して形成されたシリサイド層とを有し、
前記絶縁膜と前記シリサイド層がアライメントマークとして使用されるパターンであることを特徴とする半導体装置。
【請求項９】
前記アライメントマークが電子ビーム露光に用いられることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板はチップ領域とスクライブ領域とを備え、
前記スクライブ領域に前記凹部が形成されていることを特徴とする請求項８又は請求項９に記載の半導体装置。
【請求項１１】
前記シリサイド層を前記半導体基板の一部領域に形成し、
前記凹部を前記一部領域に二つ設けると共に、一方の凹部の幅が、平面視で他の凹部を９０°回転させた時の幅と同じであることを特徴とする請求項８乃至請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記凹部から間隔をおいて前記半導体基板の表面に形成されたトランジスタのゲート電極と、
前記半導体基板に形成されたソースドレイン領域とを更に有し、
前記シリサイド層が、前記ソースドレイン領域の上にも形成されていることを特徴とする請求項８乃至請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記トランジスタが前記チップ領域に形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記凹部から間隔をおいた部分の前記半導体基板に、前記凹部と同じ深さの素子分離溝が形成されていることを特徴とする請求項１２又は請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
レジストを露光する露光装置としては、光露光装置と電子ビーム露光装置がある。なかでも電子ビーム露光装置は、光露光装置のようなレチクルが不要であるため、レチクルを作製するための時間とコストを削減でき、エンジニアリングサンプルのような少量生産に適している。
【０００３】
その露光工程においては、半導体基板と電子ビーム露光装置との位置ずれを防止するために、半導体基板に設けられたアライメントマークを利用した位置合わせが行われる。
【０００４】
アライメントマークの構造としては様々なタイプのものが提案されている。いずれの構造においても、半導体基板の上で電子ビームを走査し、アライメントマークからの反射電子の強度を観察する。アライメントマークとそれ以外の領域とでは反射電子の強度が異なるため、その強度をモニタすることでアライメントマークの位置を特定し、半導体基板と電子ビーム露光装置との位置合わせを行うことができる。
【０００５】
電子ビーム露光の高解像性を十分に引き出すには、この位置合わせの精度を向上させるのが好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−０５４６０７号公報
【特許文献２】特開昭５８−２１３４２５号公報
【特許文献３】特開昭６０−１１１４２４号公報
【特許文献４】特開平６−１３２２０２号公報
【特許文献５】特開２００５−３４０３２１号公報
【特許文献６】特開昭５６−０９４７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置とその製造方法において、電子ビーム露光装置と半導体基板との位置合わせ精度を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
以下の開示の一観点によれば、半導体基板に凹部を形成する工程と、前記凹部内に絶縁膜を形成する工程と、前記半導体基板に、前記凹部に接したシリサイド層を形成する工程と、前記絶縁膜と前記シリサイド層とをアライメントマークに使用して、電子ビーム露光装置と前記半導体基板との位置合わせを行う工程とを有する半導体装置の製造方法が提供される。
【０００９】
また、その開示の他の観点によれば、凹部が形成された半導体基板と、前記凹部内に形成された絶縁膜と、前記凹部と接して形成されたシリサイド層とを有し、前記絶縁膜と前記シリサイド層がアライメントマークとして使用されるパターンである半導体装置が提供される。
【発明の効果】
【００１０】
以下の開示によれば、半導体基板の凹部に形成した絶縁膜をエッチングせずに、その絶縁膜をシリサイド層と共にアライメントマークとして使用するので、エッチングが原因で凹部の形状が崩れることがない。そのため、そのアライメントマークを用いて半導体基板と電子ビーム露光装置とを高精度に位置合わせすることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）、（ｂ）は、第１例に係るアライメントマークの製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、第１例に係るアライメントマークの製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、第１例に係るアライメントマークの製造途中の断面図（その３）である。
【図４】図４（ａ）は第１例に係るアライメントマークの平面図であり、図４（ｂ）は図４（ａ）のA1−A1線に沿う断面図である。
【図５】図５（ａ）は、第１例に係るアライメントマークから出た反射電子の強度を示す波形であり、図５（ｂ）はその波形を位置で一階微分して得られた波形であり、図５（ｃ）はその波形を位置で二階微分して得られた波形である。
【図６】図６（ａ）、（ｂ）は、第２例に係るアライメントマークの製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第２例に係るアライメントマークの製造途中の断面図（その２）である。
【図８】図８は、第２例に係るアライメントマークの製造途中の断面図（その３）である。
【図９】図９（ａ）、（ｂ）は、第３例に係るアライメントマークの製造途中の断面図（その１）である。
【図１０】図１０（ａ）、（ｂ）は、第３例に係るアライメントマークの製造途中の断面図（その２）である。
【図１１】図１１（ａ）、（ｂ）は、第３例に係るアライメントマークの製造途中の断面図（その３）である。
【図１２】図１２（ａ）は第３例に係るアライメントマークの平面図であり、図１２（ｂ）は図１２（ａ）のA2−A2線に沿う断面図である。
【図１３】図１３（ａ）は、第３例に係るアライメントマークから出た反射電子の強度を示す波形であり、図１３（ｂ）はその波形を位置で一階微分して得られた波形であり、図１３（ｃ）はその波形を位置で二階微分して得られた波形である。
【図１４】図１４は、本実施形態で使用される電子ビーム露光装置の構成図である。
【図１５】図１５は、本実施形態で使用するシリコン基板の平面図である。
【図１６】図１６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１７】図１７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１８】図１８（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１９】図１９は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２０】図２０は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２１】図２１は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２２】図２２は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２３】図２３は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２４】図２４は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図２５】図２５は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図２６】図２６は、本実施形態においてアライメントマークを形成する位置の一例を示す拡大平面図である。
【図２７】図２７は、本実施形態に係るアライメントマークの平面図である。
【図２８】図２８（ａ）は、本実施形態に係るアライメントマークから出た反射電子の強度を示す波形であり、図２８（ｂ）はその波形を位置で一階微分して得られた波形であり、図２８（ｃ）はその波形を位置で二階微分して得られた波形である。
【図２９】図２９は、本実施形態に係るアライメントマークの他の例について示す平面図である。
【発明を実施するための最良の形態】
【００１２】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１３】
その調査では、電子ビーム露光で使用される様々な構造のアライメントマークの問題点が調べられた。
【００１４】
（第１例）
図１〜図３は、第１例に係るアライメントマークの製造途中の断面図である。
【００１５】
本例では、まず、図１（ａ）に示すようにシリコン基板１の上に第１のレジストパターン３を形成する。
【００１６】
シリコン基板１は、スクライブ領域Iとチップ領域IIとを有しており、上記の第１のレジストパターン３はこれらの領域の各々に第１の開口３ａを備える。
【００１７】
次いで、図１（ｂ）に示すように、その第１の開口３ａを通じてシリコン基板１をドライエッチングすることにより、スクライブ領域Iに凹部１ａを形成すると共に、チップ領域IIにSTI(Shallow Trench Isolation)用の素子分離溝１ｂを形成する。
【００１８】
この後に、第１のレジストパターン３は除去される。
【００１９】
次に、図２（ａ）に示すように、シリコン基板１の上側全面にCVD法で絶縁膜５として酸化シリコン膜を形成し、その絶縁膜５で凹部１ａと素子分離溝１ｂとを埋める。そして、シリコン基板１の上面の上の不要な絶縁膜５をCMP(Chemical Mechanical Polishing)法で研磨して除去し、凹部１ａと素子分離溝１ｂ内にのみ絶縁膜５を残す。
【００２０】
その絶縁膜５のうち、素子分離溝１ｂ内に残されたものは、チップ領域IIで活性領域を画定する素子分離絶縁膜となる。
【００２１】
続いて、図２（ｂ）に示すように、シリコン基板１の上に第２のレジストパターン７を形成する。その第２のレジストパターン７は、スクライブ領域Iにおいて凹部１ａを内側に含む第２の開口７ａを有すると共に、チップ領域IIの全面を覆う。
【００２２】
そして、図３（ａ）に示すように、第２の開口７ａを通じて凹部１ａ内の絶縁膜５をRIE(Reactive Ion Etching)によりドライエッチングして除去し、その凹部１ａをアライメントマークM1とする。
【００２３】
そのRIEのエッチングガスとしてはC4F6ガス等のフッ化炭素ガスが使用されるが、このとき、エッチング雰囲気から受けるダメージによって、点線円内に示すように凹部１ａの肩部が面取りされることがある。
【００２４】
その後、図３（ｂ）に示すように、第２のレジストパターン７を除去する。
【００２５】
図４（ａ）はアライメントマークM1の平面図であり、図４（ｂ）は図４（ａ）のA1−A1線に沿う断面図である。
【００２６】
図４（ａ）に示すように、位置合わせに際しては、アライメントマークM1を横断する走査線Lを設定する。この例では、その走査線Lの両端をL1、L4で表し、走査線Lと凹部１ａの側面との交差点をL2、L3で表している。
【００２７】
そして、図４（ｂ）に示すように、電子ビーム露光装置で発生した電子ビームEBを上記の走査線Lに沿って電子ビームEBを走査し、これによりアライメントマークM1から出た反射電子EBrefの強度をモニタする。
【００２８】
図５（ａ）は、反射電子EBrefの強度を示す波形８であって、その横軸は上記の走査線Lにおける位置である。
【００２９】
また、図５（ｂ）は波形８を位置で一階微分して得られた波形９であり、図５（ｃ）は波形８の二階微分を表す波形１０である。
【００３０】
図５（ａ）に示すように、アライメントマークM1とシリコン基板１の表面の各々の形状の違いが原因で、点L2、L3において波形８の形状が変化する。
【００３１】
このような波形８の形状変化は、図５（ｃ）に示すように、波形８を二階微分して得られた波形１０においてピークPとして現れる。これらのピークPの中点C1がアライメントマークM1の中心C2（図４（ａ）参照）であると特定することで、電子ビーム露光装置がアライメントマークM1の位置を認識することができる。
【００３２】
特に、図３（ａ）の工程でその凹部１ａ内の絶縁膜５を除去したことで、電子ビームEBによって凹部１ａの形状を拾い易くなり、ピークPが明確に現れる。
【００３３】
但し、このように凹部１ａを利用したアライメントマークM1では、その凹部１ａと素子分離溝１ｂとを同時に形成しているため、図３（ｂ）に示すように、凹部１ａと素子分離溝１ｂの深さd1は同一となる。
【００３４】
ここで、凹部１ａが深いほどシリコン基板１の表面形状が大きく変化して高いピークP（図５（ｃ）参照）を得ることができるが、素子分離溝１ｂが浅い場合には凹部１ａも浅くなってピークPが低くなる。
【００３５】
電子ビーム露光装置がピークPを明瞭に認識できるための凹部１ａの深さがd2であり、上記のd1がd2よりも浅い場合には、ピークPを利用した位置合わせが困難となり、電子ビーム露光装置とシリコン基板１との位置合わせ精度が低下してしまう。
【００３６】
このような問題は、テクノロジの進展に伴い素子分離溝１ｂの深さd1が浅くなった場合に顕在化するおそれがある。
【００３７】
更に、図３（ａ）の工程で生じる凹部１ａの面取り量が二つの肩部で異なると、二つのピークP（図５（ｃ）参照）の中点C1の位置がアライメントマークM1の中心C2（図４（ａ）参照）からずれてしまい、位置合わせ精度が低下する。
【００３８】
（第２例）
図６〜図８は、第２例に係るアライメントマークの製造途中の断面図である。なお、これらの図において、第１例で説明したのと同じ要素には第１例におけるのと同じ符号を付し、以下ではその説明を省略する。
【００３９】
本例では、まず、第１例の図１（ａ）〜図２（ａ）の工程を行うことにより、図６（ａ）のように凹部１ａと素子分離溝１ｂが絶縁膜５で埋め込まれた構造を得る。
【００４０】
次いで、図６（ｂ）に示すように、シリコン基板１の上側全面にCVD法により層間絶縁膜１１として酸化シリコン膜を形成する。
【００４１】
次に、図７（ａ）に示すように、スクライブ領域Iとチップ領域IIの各々に第１例で説明した第２のレジストパターン７を形成する。
【００４２】
続いて、図７（ｂ）に示すように、第２のレジストパターン７の第２の開口７ａを通じて絶縁膜５と層間絶縁膜１１とをドライエッチングし、絶縁膜５が除去された凹部１ａをアライメントマークM2とする。
【００４３】
そのドライエッチングはRIEにより行われ、そのエッチングガスとしてはC4F6ガス等のフッ化炭素ガスが使用される。このとき、点線円内に示すように、凹部１ａは、ドライエッチング雰囲気で発生する放電によってその形状が崩れることがある。特に、この例では、シリコン基板１の全表面積に占める割合が小さいスクライブ領域Iのみをエッチングの対象とする場合に、このような放電による形状の崩れが顕著となることが明らかとなった。
【００４４】
その後、図８に示すように、第２のレジストパターン７を除去する。
【００４５】
このアライメントマークM2では、上記のような凹部１ａの形状の崩れによって、第１例と同様に二つのピークPの中点C1（図５（ｃ）参照）の位置がアライメントマークM2の中心からずれ、電子ビーム露光装置とシリコン基板１との位置合わせ精度が低下する。
【００４６】
（第３例）
本例では、以下のようにしてシリコンとは別の材料で位置合わせマークを形成する。
【００４７】
図９〜図１１は、本例に係るアライメントマークの製造途中の断面図である。なお、これらの図において、第１例又は第２例で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。
【００４８】
まず、図９（ａ）に示すように、シリコン基板１の表面を熱酸化して熱酸化膜１５を形成した後、その上に第３のレジストパターン１６を形成する。
【００４９】
次いで、図９（ｂ）に示すように、第３のレジストパターン１６が備える第３の開口１６ａを通じて熱酸化膜１５とシリコン基板１とをドライエッチングすることにより、スクライブ領域Iにおけるシリコン基板１に凹部１ａを形成する。
【００５０】
なお、チップ領域IIはその全面が第３のレジストパターン１６で覆われているため、本工程においてチップ領域IIのシリコン基板１がエッチングされることはない。
【００５１】
その後に、第３のレジストパターン１６は除去される。
【００５２】
次に、図１０（ａ）に示すように、スクライブ領域Iとチップ領域IIの各々にCVD法でタングステンシリサイド膜１９を形成し、そのタングステンシリサイド膜１９で凹部１ａを埋め込む。そして、熱酸化膜１５の上の不要なタングステン膜をCMP法により研磨して除去し、凹部１ａ内にのみタングステンシリサイド膜１９を残す。
【００５３】
本例では、凹部１ａ内に残されたタングステンシリサイド膜１９をアライメントマークM3として利用する。
【００５４】
ここで、このようにアライメントマークM3を形成した時点においては、チップ領域IIに素子分離溝は形成されていない。そこで、これ以降はチップ領域IIに素子分離溝を形成する工程に移る。
【００５５】
まず、図１０（ｂ）に示すように、スクライブ領域Iとチップ領域IIの各々にマスク絶縁膜２１としてCVD法により酸化シリコン膜を形成し、更にその上に第４のレジストパターン２２を形成する。
【００５６】
次に、図１１（ａ）に示すように、C4F6ガス等のフッ化炭素ガスをエッチングガスとするRIEにより、第４のレジストパターン２２の第４の開口２２ａを通じてマスク絶縁膜２１と熱酸化膜１５とをドライエッチングする。
【００５７】
その後、そのマスク絶縁膜２１と熱酸化膜１５とをハードマスクに使用しながらシリコン基板１をRIEによりドライエッチングすることにより、チップ領域Iにおけるシリコン基板１に素子分離溝１ｂを形成する。
【００５８】
なお、スクライブ領域Iはその全面が第４のレジストパターン２２で覆われているため、本工程においてスクライブ領域Iのマスク絶縁膜２１がエッチングされることはない。
【００５９】
その後、第４のレジストパターン２２は除去される。
【００６０】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６１】
まず、スクライブ領域Iとチップ領域IIの各々にCVD法で絶縁膜５として酸化シリコン膜を形成し、その絶縁膜５で素子分離溝１ｂを埋める。その後、シリコン基板１の上の不要な熱酸化膜１５、マスク絶縁膜２１、及び絶縁膜５をCMP法により除去する。これにより、素子分離絶縁膜１ｂ内にのみ絶縁膜５が素子分離絶縁膜として残されることになる。
【００６２】
以上説明した本例によれば、アライメントマークM3として、周囲のシリコン基板１とは異なる材料のタングステンシリサイド膜１９を凹部１ａに埋め込む。このような材料の相違により、以下のように反射電子によってそのアライメントマークM3を明瞭に認識することができる。
【００６３】
図１２（ａ）はアライメントマークM3の平面図であり、図１２（ｂ）は図１２（ａ）のA2−A2線に沿う断面図である。
【００６４】
図１２（ａ）に示すように、本例においても、図４（ａ）の場合と同様に各点L1〜L4を通る走査線Lが設定される。
【００６５】
そして、図１２（ｂ）に示すように、位置合わせに際しては、上記の走査線Lに沿って電子ビームEBを走査したときに生じる反射電子EBrefの強度をモニタする。
【００６６】
図１３（ａ）は、その反射電子EBrefの強度を示す波形８であり、図１３（ｂ）はその波形８を位置で一階微分した波形９であり、図１３（ｃ）は波形８を位置で二階微分して得られた波形１０である。
【００６７】
上記のようにアライメントマークM3はその周囲のシリコン基板１と異なる材料を有するため、図１３（ａ）に示すように、アライメントマークM3の端部に相当する点L2、L3付近における反射電子EBrefの強度が大きく変化する。
【００６８】
これにより、図１２（ｃ）のようにピークPの大きさも高くなり、電子ビーム露光装置がそのピークPを明瞭に認識してシリコン基板１と正確に位置合わせをすることができる。
【００６９】
よって、例えばチップ領域IIにゲート電極等のデバイスパターンを形成する場合において、アライメントマークM3を用いて位置合わせをすれば、そのゲート電極とアライメントマークM3との位置合わせ精度は良好となる。
【００７０】
しかし、チップ領域IIではタングステンシリサイド膜１９はデバイスパターンとして形成されていないため、アライメントマークM3を利用しても、ゲート電極とそれ以外デバイスパターン、例えば素子分離溝１ｂとを直接的に位置合わせをすることができない。
【００７１】
このように、この例では、異なるデバイスパターン同士を直接的に正確に重ね合わせるのが難しいという問題がある。
【００７２】
以下、本実施形態について説明する。
【００７３】
（本実施形態）
図１４は、本実施形態で使用される電子ビーム露光装置の構成図である。
【００７４】
この露光装置は、統括制御系１０１、デジタル制御系１０６、アナログ回路１１０、機構系１２０、及び電子光学系コラム１１３を有し、電子光学系コラム１１３内のシリコン基板３１に対して露光を行う。
【００７５】
統括制御系１０１は、制御用ワークステーション１０２と、それに付属のディスプレイ１０３、ハードディスク１０４、及びメモリ１０５を有し、バス１２１を介してデジタル制御系１０６や機構系１２０との間でデータの授受を行う。そのようなデータとしては、例えば、制御用ワークステーション１０２で生成されて後述の電子ビームの偏向量を決定する偏向データDがある。その偏向データDは、コンタクトホール等のデバイスパターンの形状や大きさに応じて制御用ワークステーション１０２で生成される。
【００７６】
但し、半導体基板３１と電子ビーム露光装置との間には位置ずれがあるので、偏向データDを補正せずに単独で使用すると、電子ビームが目標の位置、例えばコンタクトホールを形成する位置からずれて照射される。このような位置ずれを防止するため、本実施形態では後述のような偏向補正データを用いる。
【００７７】
一方、デジタル制御系１０６は、バス１２１から入力されるデータを一時的に格納するバッファメモリ１０７を有する。また、そのバッファメモリ１０７の後段には、基板３１上のアライメントマークを走査する際に、電子ビームのパターン形状を発生するパターン発生回路１０８が設けられ、そのパターン形状に対応したパターンデータDpがパターン発生回路１０８から出力される。
【００７８】
更に、このパターン発生回路１０８は、アライメントマークの走査によって得られたアライメントマークの位置データに基づいて、電子ビームEBの偏向補正データDcを生成する機能も有する。そして、その偏向補正データDcと既述の偏向データDとの和を補正後の偏向データとして使用することにより電子ビームが目標の位置に照射される。なお、上記の偏向補正データDcは、補正メモリ１０９に格納される。
【００７９】
また、アナログ回路１１０は、上記したデジタルデータDp、Dc、及びDをデジタルアナログ変換し、変換後のアナログデータを増幅するDAコンバータ１１１を備える。
【００８０】
一方、機構系１２０は、電子光学系コラム１１３内に自動的にシリコン基板３１を搬送する搬送部１１８と、搬送されたシリコン基板３１が載置されるX-Yステージ１２９とを有し、そのX-Yステージ１２９が防振装置１２３によって防振される構造となっている。そして、搬送部１１８とX-Yステージ１２９のそれぞれを制御する搬送制御部１１６とステージ制御部１１７とが機構系１２０に設けられる。
【００８１】
また、X-Yステージ１２９の上方には、シリコン基板３１のアライメントマークで反射された反射電子を受けるPINダイオード等の検出器１１９が配される。そして、検出器１１９から出力される電圧信号は、マーク検出部１２２において増幅された後、A/D変換器１１３ａにおいてデジタル値に変換され、そのデジタル値に基づいて波形解析部１１３がアライメントマークの位置を特定する。
【００８２】
電子光学系コラム１１３は、アナログ変換を受けた後のパターンデータDpが入力されるサイズ調整偏向器１１４を有しており、その偏向器１１４により電子ビームEBの平面サイズが調節される。更に、アナログ変換を受けた後のパターンデータDcが入力される位置偏向器１１５がコラム１１３内に配されており、その偏向器１１５により電子ビームEBの偏向位置が調節される。
【００８３】
そして、電子光学系コラム１１３における電子ビームEBの加速エネルギ等は、電子光学系制御部１１２によって調節される。
【００８４】
本実施形態では、上記した電子ビーム露光装置を用いて、次のようにして半導体装置を製造する。
【００８５】
図１５は、本実施形態で使用するシリコン基板３１の平面図である。また、図１６〜図２５は、本実施形態に係る半導体装置の製造途中の断面図である。
【００８６】
本実施形態では、図１５に示すように、複数の矩形状のショット領域IIIを備えたシリコン基板３１を使用する。なお、シリコン基板３１は半導体基板の一例である。
【００８７】
各ショット領域IIIは、レチクルを用いて光学的に露光を行う際の露光の単位であり、その内側には個片化する際にダイシングの単位となる複数のチップ領域IIが設けられる。
【００８８】
そして、各チップ領域IIはスクライブ領域Iで隔てられており、そのスクライブ領域Iに以下のようにアライメントマークが形成される。
【００８９】
まず、図１６（ａ）に示すように、シリコン基板３１の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン３２を形成する。その第１のレジストパターン３２は、スクライブ領域Iに第１の開口３２ａを有すると共に、チップ領域IIに第２の開口３２ｂを備える。
【００９０】
次いで、図１６（ｂ）に示すように、エッチングガスとして例えばHBrガスやCl2ガスを使用するRIEにより、第１の開口３１ａと第２の開口３１ｂを通じてシリコン基板１をドライエッチングする。そのドライエッチングにより、スクライブ領域Iに凹部３１ａが形成されるのと同時に、チップ領域IIに凹部３１ａと同じ深さの素子分離溝３１ｂが形成される。
【００９１】
凹部３１ａと素子分離溝３１ｂの深さは特に限定されない。本実施形態では、０．２５μm〜０．３５μmの深さに凹部３１ａと素子分離溝３１ｂとを形成する。
【００９２】
また、凹部３１ａの幅W1は１μm〜３μm程度であり、素子分離溝３１ｂの幅W2は０．０５μm〜１．１５μm程度である。
【００９３】
この後に、第１のレジストパターン３２は除去される。
【００９４】
続いて、図１７（ａ）に示すように、シリコン基板１の上側全面に絶縁膜３３を形成し、その絶縁膜３３により凹部３１ａと素子分離溝３１ｂとを埋め込む。その絶縁膜３３として、本実施形態ではシランガスを使用するCVD法により酸化シリコン膜を形成する。
【００９５】
その後、シリコン基板１の上面の余分な絶縁膜３３をCMP法により除去することにより、凹部３１ａと素子分離溝３１ｂにのみ絶縁膜３３を残す。
【００９６】
素子分離溝３１ｂ内に残された絶縁膜３３はSTI(Shallow Trench Isolation)用の素子分離絶縁膜として用いられる。一方、凹部３１ａ内に残された絶縁膜３３は、後述のようにアライメントマークの一部となる。
【００９７】
次いで、図１７（ｂ）に示すように、チップ領域IIにp型不純物として例えばボロンをイオン注入することによりpウェル３５を形成する。
【００９８】
その後、スクライブ領域Iとチップ領域IIの各々におけるシリコン基板３１の表面を熱酸化し、厚さが約１nm〜２nm程度のゲート絶縁膜３７を形成する。
【００９９】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１００】
まず、ゲート絶縁膜３７の上にポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてゲート電極３８を形成すると共に、そのゲート電極３８の下にのみゲート絶縁膜３７を残す。
【０１０１】
そして、イオン注入によりゲート電極３８の横のシリコン基板１にn型ソースドレインエクステンション４１を形成する。
【０１０２】
その後、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックすることによりゲート電極３８の横に絶縁性サイドウォール４３を形成する。その絶縁膜は、例えば、CVD法で形成された酸化シリコン膜である。
【０１０３】
更に、絶縁性サイドウォール４３とゲート電極３８とをマスクにするイオン注入により、シリコン基板３１にリン等のn型不純物を導入し、ゲート電極３８の側方にn型ソースドレイン領域４２を形成する。
【０１０４】
次いで、図１８（ｂ）に示すように、絶縁膜３３とシリコン基板１の各々の表面に、金属膜５３としてスパッタ法でコバルト膜を３nm〜５nm程度の厚さに形成する。なお、コバルト膜に代えてニッケル膜を形成してもよい。
【０１０５】
次に、図１９に示すように、窒素雰囲気中で基板温度を５００℃〜６００℃程度とするRTAにより金属膜５３とシリコンとを反応させる。これにより、スクライブ領域Iにおいては、金属膜５３が下地のシリコン基板３１と反応することにより選択的にシリサイド化し、シリサイド層５３ａが形成される。
【０１０６】
なお、絶縁膜３３の上の金属膜５３はシリコンと反応しないためシリサイド化しない。
【０１０７】
また、チップ領域IIにおいては、ゲート電極３８の上とその横の金属膜５３がシリコンと反応してシリサイド層５３ａとなる。
【０１０８】
その後に、絶縁膜３３の上で未反応となっている金属膜５３をウエットエッチングして除去する。
【０１０９】
このようにして形成されたシリサイド層５３ａのうち、ゲート電極３８の横のシリコン基板３１の表面に形成されたシリサイド層５３ａは、n型ソースドレイン領域４２を低抵抗化する役割を担う。
【０１１０】
ここまでの工程により、スクライブ領域Iには、シリサイド層５３ａとこれに隣接する絶縁膜３３とで形成されるアライメントマークMが形成される。
【０１１１】
そのアライメントマークMにおいては、凹部３１ａの側面３１ｘと、シリサイド層５３ａの側面５３ｘとが連続した同一面Pを形成する。また、シリサイド層５３ａの上面５３ｙと、絶縁膜３３の上面３３ｙとが、連続した同一面Qを形成する。
【０１１２】
一方、チップ領域IIには、ゲート電極３８等を備えたMOSトランジスタTRの基本構造が完成する。MOSトランジスタTRは、ゲート電極３８の他に、素子分離絶縁膜として機能する絶縁膜３３やシリサイド層５３ａ等の様々なデバイスパターンを有する。
【０１１３】
本実施形態では、そのデバイスパターンの一つである絶縁膜３３やシリサイド層５３ａを利用してスクライブ領域IにアライメントマークMを形成するので、アライメントマークMを形成するための専用の工程が不要となり、半導体装置の製造工程を簡略化できる。
【０１１４】
なお、スクライブ領域Iとチップ領域IIの各々のシリサイド層５３ａは、チップ領域IIの素子分離溝３１ｂとその中の絶縁膜３３によって分離されるため、それらが電気的に接続されることはない。
【０１１５】
スクライブ領域IにおいてアライメントマークMを形成する位置は特に限定されない。図２６は、アライメントマークMを形成する位置の一例を示す拡大平面図である。この例では、隣接するチップ領域IIの間のスクライブ領域IにアライメントマークMを配する。
【０１１６】
続いて、図２０に示すように、スクライブ領域Iとチップ領域IIの各々に層間絶縁膜５７としてCVD法で酸化シリコン膜を６００nm〜７００nm程度の厚さに形成する。更に、その層間絶縁膜５７の上に電子線レジストを塗布し、それをベークしてレジスト膜５８を形成する。
【０１１７】
次に、図２１に示す断面構造を得るまでの工程について説明する。
【０１１８】
まず、図１３で説明した電子ビーム露光装置のX-Yステージ１２９上にシリコン基板３１を載置した後、電子光学系コラム１１３内を所定の圧力以下に減圧する。
【０１１９】
その後、図２１に示すように、レジスト膜５８と層間絶縁膜５７を介してアライメントマークMを電子ビームEBで走査して、アライメントマークMから出る反射電子EBrefを検出器１１９で測定する。その走査の仕方は特に限定されないが、本実施形態では、シリコン基板３１を固定した状態で、電子ビームEBを偏向器１１５（図３参照）で偏向する。
【０１２０】
図２７は、アライメントマークMの平面図である。
【０１２１】
図２７に示すように、アライメントマークMは半導体基板３１の一部領域PRに形成され、その外側の輪郭は絶縁膜３３により画定される。
【０１２２】
また、アライメントマークMを形成する絶縁膜３３は平面視で矩形であり、その絶縁膜３３の周囲を囲むシリサイド層５３は平面視での外形が矩形である。
【０１２３】
本実施形態では、そのアライメントマークMの中心C2を通るように走査線Lを設定し、その走査線Lに沿って電子ビームEBを走査する。なお、図２７では、走査線Lの両端をL1、L4で表し、絶縁膜３３とシリサイド層５３ａとの境界をL2、L3で表している。
図２８（ａ）は、アライメントマークMを電子ビームEBで走査した場合に検出器１１９から出力される波形７１の一例であり、横軸が電子ビームEBの位置、縦軸が反射電子EBrefの強度となる。
【０１２４】
図２８（ａ）に示すように、上記の走査線Lに沿って電子ビームEBを走査すると、絶縁膜３３とシリサイド層５３との材料の相違に起因して、境界L2、L3において反射電子EBrefの強度が大きく変化する。
【０１２５】
その波形７１は、図１３のA/D変換器１１３ａでデジタル値に変化された後、波形解析部１１３において一階微分されて図２８（ｂ）に示すような波形７２となる。更に、波形解析部１１３はその波形６１を位置で二階微分することにより図２８（ｃ）に示すような波形７３を生成する。
【０１２６】
上記のように境界L2、L3における波形５１の変化量が大きいため、波形７３には境界L2、L3において急峻なピークPが現れる。
【０１２７】
波形解析部１１３は、境界L2、L3を示す二つのピークPの中点C1を波形５１の谷の中心、即ちアライメントマークMの中心C2（図２７参照）として認識し、その中心位置を示す位置データD0をデジタル制御部１０６に出力する。
【０１２８】
ここで、本実施形態では、図１９に示したように、アライメントマークMの絶縁膜３３をエッチングで除去せずに残すため、エッチングが原因で凹部３１ａの肩部が面取りされない。よって、面取りされた肩部によって二つのピークPが左右にシフトする危険性が少なく、これらのピークPの中点C1とアライメントマークMの中心C2とのズレ量を極めて僅かな量にすることができる。
【０１２９】
その後、位置データD0は、バス１２１を介してデジタル制御部１０６のパターン発生回路１０８に入力され、この位置データD0に基づいてパターン発生回路１０８が既述の偏向補正データDcを生成する。
【０１３０】
そして、以降の露光では、制御用ワークステーション１０２から出力される偏向データDに上記の偏向補正データDcを加えることにより偏向データDを補正し、それにより得られたデータに基づいて電子ビームEBが偏向される。このような偏向データDの補正のことを、本実施形態では、電子ビーム露光装置とシリコン基板３１との位置ずれ補正とも呼ぶことにする。
【０１３１】
なお、このようにスクライブ領域Iを電子ビームEBで走査すると、図２１のようにスクライブ領域Iにおけるレジスト膜５８には第１の感光部５８ａが形成される。
【０１３２】
その後に、X-Yステージ１２９（図１３参照）上にシリコン基板３１が載置された状態で、コンタクトホールを描画する偏向データDを制御用ワークステーション１０２で生成し、その偏向データDに補正データDcを加えた分だけ電子ビームEBを偏向する。
【０１３３】
これにより、図２２に示すように、チップ領域IIのシリサイド層５３ａの上方のレジスト膜５８が、位置ずれ補正後の電子ビームEBにより露光される。その結果、下地のシリサイド層５３ａと高精度に位置合わせされた第２の感光部５８ｂがレジスト膜５８に形成されることになる。
【０１３４】
特に、本実施形態では、アライメントマークMとチップ領域IIの各々のシリサイド層５３ａを同一の層に同時に形成するため、アライメントマークMを利用した位置合わせにより、第２の感光部５８ｂとその下のシリサイド層５３ａとを直接的に位置合わせできる。
【０１３５】
続いて、図２３に示すように、上記の電子ビーム露光装置からシリコン基板３１を取り出し、レジスト膜５８を現像する。これにより、第２の感光部５８ｂが除去され、複数のホール形状の第３の開口５８ｄを備えた第２のレジストパターン５８ｃが形成される。
【０１３６】
なお、第１の感光部５８ａは、図２１の工程で電子ビームEBでアライメントマークMを走査したときに過剰に感光したため現像液に溶解せず、現像後もスクライブ領域Iに残存する。
【０１３７】
次いで、図２４に示すように、上記の第３の開口５８ｄを通じてRIEにより層間絶縁膜５７をドライエッチングして、n型ソースドレイン領域４２とゲート電極３８の各々の上にコンタクトホール５７ａを形成する。そのRIEで使用するエッチングガスは特に限定されないが、本実施形態ではC4F6ガス等のフッ化炭素ガスをそのエッチングガスとして使用する。
【０１３８】
この後に、第２のレジストパターン５８ｃと第１の感光部５８ａは除去される。
【０１３９】
次に、図２５に示す断面構造を得るまでの工程について説明する。
【０１４０】
まず、層間絶縁膜５７の上面とコンタクトホール５７ａの内面とにグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。そして、そのグルー膜の上にCVD法でタングステン膜を形成し、そのタングステン膜でコンタクトホール５７ａを埋め込む。
【０１４１】
その後に、層間絶縁膜５７の上面の上の余分なグルー膜とタングステン膜とをCMP法により除去し、これらの膜をコンタクトホール５７ａ内にのみ導体プラグ５９として残す。
【０１４２】
ここまでの工程により、スクライブ領域IにアライメントマークMを備え、かつ、チップ領域IIにトランジスタTRが形成された半導体装置の基本構造が完成する。
【０１４３】
この後は、導体プラグ５９の上に多層配線層を形成した後、チップ領域IIごとにシリコン基板３１を個片化する工程に移るが、その詳細については省略する。
【０１４４】
以上説明した本実施形態によれば、図１９を参照して説明したように、スクライブ領域IのアライメントマークMとしてシリサイド層５３ａと絶縁膜３３とを形成する。これらシリサイド層５３ａと絶縁膜３３は、いずれもチップ領域IIにおいてデバイスパターンとして形成されるものであるため、本実施形態ではアライメントマークMを形成するための専用の工程が不要となり、半導体装置の製造工程の簡略化を実現できる。
【０１４５】
しかも、図１９に示したように、本実施形態ではアライメントマークMとチップ領域IIの各々のシリサイド層５３ａを同一の層に同時に形成する。よって、そのアライメントマークMを位置合わせに利用することで、図２２の工程において第２の感光部５８ｂとその下のシリサイド層５３ａとが直接的に位置合わせされる。その結果、第２の感光部５８ａに対応するコンタクトホール５７ａ（図２４参照）とシリサイド層５３ａとの位置合わせの精度が向上する。
【０１４６】
更に、図３（ａ）や図７（ｂ）の場合とは異なり、本実施形態ではスクライブ領域IIにおける凹部３１ａ内の絶縁膜３３をエッチングせずにそれをアライメントマークMに利用することで、エッチングが原因で凹部３１ａの肩部が面取りされることがない。よって、肩部の面取りが原因で波形６３のピークPの位置が左右のどちらかにずれる危険性が少なくなり、二つのピークPの中点C1からアライメントマークMの中心C2を高精度に求めることができる。
【０１４７】
以上、本実施形態について詳細に説明したが、本実施形態は上記に限定されない。
【０１４８】
例えば、アライメントマークMの形状は図２７に例示した形状に限定されず、図２９に示すような形状であってもよい。
【０１４９】
図２９は、アライメントマークMの他の例について示す平面図である。
【０１５０】
この例では、シリサイド層５３ａが形成されたシリコン基板３１の一部領域PRに矩形状の凹部３１ａを二つ設け、その凹部３１ａの各々を絶縁膜３３で埋める。そして、一方の凹部３１ａを、平面視で他の凹部３１ａを９０°回転した形状にする。
【０１５１】
この場合は、X方向とY方向のそれぞれに向いた二つの長方形状の絶縁膜３３に対し、矢印のようにそれらの短辺方向に沿って電子ビームEBを走査し、電子ビーム露光装置とシリコン基板３１との位置合わせをすればよい。
【０１５２】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１５３】
（付記１）  半導体基板に凹部を形成する工程と、
前記凹部内に絶縁膜を形成する工程と、
前記半導体基板に、前記凹部に接したシリサイド層を形成する工程と、
前記絶縁膜と前記シリサイド層とをアライメントマークに使用して、電子ビーム露光装置と前記半導体基板との位置合わせを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５４】
（付記２）  前記電子ビーム露光装置と前記半導体基板との位置合わせを行う工程は、
前記電子ビーム露光装置内において前記アライメントマークを電子ビームで走査することにより、前記凹部と前記シリサイド層との境界を検出することにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０１５５】
（付記３）  前記半導体基板は複数のチップ領域を有し、
前記凹部と前記シリサイド層とを前記複数のチップ領域の間の領域に形成することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０１５６】
（付記４）  前記複数のチップ領域の間の領域はスクライブ領域であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１５７】
（付記５）  前記チップ領域における前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程とを更に有し、
前記シリサイド層を形成する工程において、前記ゲート電極上にも前記シリサイド層を形成することを特徴とする付記３乃至付記４のいずれかに記載の半導体装置の製造方法。
【０１５８】
（付記６）  前記凹部を形成する工程において、前記半導体基板の前記チップ領域に素子分離溝を形成し、
前記絶縁膜を形成する工程において、前記素子分離溝内にも前記絶縁膜を形成することを特徴とする付記３乃至付記５のいずれかに記載の半導体装置の製造方法。
【０１５９】
（付記７）  前記シリサイド層を形成する工程は、
前記半導体基板上に金属膜を形成する工程と、
前記金属膜を加熱する工程とを有することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１６０】
（付記８）  前記半導体基板に膜を形成する工程と、
前記膜の上にレジスト膜を形成する工程と、
前記電子ビーム装置と前記半導体基板との位置合わせを行う工程の後、前記電子ビーム露光装置によって前記レジスト膜を露光する工程と、
前記露光の後、前記レジスト膜を現像することによりレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記膜をエッチングすることにより、前記膜にデバイスパターンを形成する工程とを更に有することを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
【０１６１】
（付記９）  前記凹部内の前記絶縁膜は平面視で矩形であり、
前記シリサイド層は、平面視で前記絶縁膜を囲う矩形であることを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
【０１６２】
（付記１０）  前記シリサイド層を前記半導体基板の一部領域に形成し、
前記凹部を前記一部領域に二つ設けると共に、一方の凹部を、平面視で他の凹部を９０°回転した形状にすることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
【０１６３】
（付記１１）  凹部が形成された半導体基板と、
前記凹部内に形成された絶縁膜と、
前記凹部と接して形成されたシリサイド層と、
を有することを特徴とする半導体装置。
【０１６４】
（付記１２）  前記凹部の側面と、前記シリサイド層の側面とが、連続した同一面を形成することを特徴とする付記１１に記載の半導体装置。
【０１６５】
（付記１３）  前記シリサイド層の上面と、前記絶縁膜の上面とが、連続した同一面を形成することを特徴とする付記１１又は付記１２に記載の半導体装置。
【０１６６】
（付記１４）  前記凹部から間隔をおいて前記半導体基板の表面に形成されたトランジスタのゲート電極と、
前記半導体基板に形成されたソースドレイン領域とを更に有し、
前記シリサイド層が、前記ソースドレイン領域の上にも形成されたことを特徴とする付記１１乃至付記１３のいずれかに記載の半導体装置。
【０１６７】
（付記１５）  前記半導体基板はチップ領域とスクライブ領域とを備え、
前記スクライブ領域に前記凹部が形成され、前記チップ領域に前記トランジスタが形成されたことを特徴とする付記１４に記載の半導体装置。
【０１６８】
（付記１６）  前記凹部から間隔をおいた部分の前記半導体基板に、該凹部と同じ深さの素子分離溝が形成されたことを特徴とする付記１１乃至付記１５のいずれかに記載の半導体装置。
【０１６９】
（付記１７）  前記凹部と接して形成されたシリサイド層と、前記ソースドレイン領域の上の前記シリサイド層とが、前記素子分離溝によって分離されたことを特徴とする付記１６に記載の半導体装置。
【０１７０】
（付記１８）  前記凹部内の前記絶縁膜は平面視で矩形であり、
前記シリサイド層は、平面視で前記絶縁膜を囲う矩形であることを特徴とする付記１１乃至付記１７のいずれかに記載の半導体装置。
【０１７１】
（付記１９）  前記シリサイド層を前記半導体基板の一部領域に形成し、
前記凹部を前記一部領域に二つ設けると共に、一方の凹部を、平面視で他の凹部を９０°回転した形状にすることを特徴とする付記１１乃至付記１７のいずれかに記載の半導体装置。
【符号の説明】
【０１７２】
１、３１…シリコン基板、１ａ、３１ａ…凹部、１ｂ、３１ｂ…素子分離溝、３…第１のレジストパターン、３ａ…第１の開口、５、３３…絶縁膜、７…第２のレジストパターン、７ａ…第２の開口、１１…層間絶縁膜、１５…熱酸化膜、１６…第３のレジストパターン、１６ａ…第３の開口、１９…タングステンシリサイド膜、２１…マスク絶縁膜、２２…第４のレジストパターン、２２ａ…第４の開口、３２…第１のレジストパターン、３２ａ…第１の開口、３２ｂ…第２の開口、３５…pウェル、３７…ゲート絶縁膜、３８…ゲート電極、４１…n型ソースドレインエクステンション、４２…n型ソースドレイン領域、４３…絶縁性サイドウォール、５３…金属膜、５３ａ…シリサイド層、５７…層間絶縁膜、５７ａ…コンタクトホール、５８…レジスト膜、５８ａ…第１の感光部、５８ｂ…第２の感光部、５８ｃ…第２のレジストパターン、５８ｄ…第３の開口、５９…導体プラグ、１０１…統括制御系、１０２…制御用ワークステーション、１０３…ディスプレイ、１０４…ハードディスク、１０５…メモリ、１０６…デジタル制御系、１０７…バッファメモリ、１０８…パターン発生回路、１０９…補正メモリ、１１０…アナログ回路、１１１…DAコンバータ、１１２…電子光学系制御部、１１３…電子光学系コラム、１１４…サイズ調整偏向器、１１５…位置偏向器、１１６…搬送制御部、１１７…ステージ制御部、１１８…搬送部、１１９…検出器、１２０…機構系、１２１…バス、１２２…マーク検出部、１２３…防振装置、１２９…X-Yステージ、M、M1、M2、M3、…アライメントマーク、L…走査線、I…スクライブ領域、II…チップ領域、III…ショット領域。
【図１】
0005880243.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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