(57)【特許請求の範囲】
【請求項１】
インジウムと、ジルコニウムと、亜鉛とを含む酸化物半導体層と、
前記酸化物半導体層と接するゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層とを有し、
前記酸化物半導体層は、ｃ軸が表面に対して垂直方向に沿うように配向された結晶を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記酸化物半導体層は、成膜直後に前記ｃ軸が表面に対して垂直方向に沿うように配向された結晶を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いられている。
【０００４】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１及び特許文献２）。
【０００５】
また、特許文献３には、酸化亜鉛、酸化マグネシウム亜鉛、酸化カドミウム亜鉛を半導体として用いることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】米国特許第６７２７５２２号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、トランジスタ、ダイオード等の半導体用途に好適な材料を提供することを課題の一とする。具体的には結晶性の高い酸化物半導体膜を形成する作製方法及びその方法によって得られる材料を提供することを課題の一とする。
【０００８】
また、マザーガラスのような大きな基板や、プラスチック基板を用いて、信頼性の高い半導体装置の大量生産を行うことのできる半導体装置及びその作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本明細書で開示する本発明の一態様は、組成がＡ１−ＸＺｒＸＺｎＹＯＺ（ただし、Ａはインジウム（Ｉｎ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ネオジム（Ｎｄ）、セリウム（Ｃｅ）、ランタン（Ｌａ）、或いはハフニウム（Ｈｆ）で、Ｘ＝０．００１以上０．５以下、Ｙは０．５以上、Ｚは０．５以上）で示される酸化物半導体層と、酸化物半導体層と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層とを有する半導体装置である。
【００１０】
酸化物半導体層の組成に４族元素の一つであるジルコニウムを含ませることで結晶化しやすい材料とすることができる。
【００１１】
また、上記ジルコニウムを含ませた酸化物半導体材料は結晶化しやすい材料とすることができるため、マザーガラスのような大きな基板や、プラスチック基板上に結晶性の高い酸化物半導体層を形成することができる。上記ジルコニウムを含ませた酸化物半導体材料を用いた酸化物半導体層の成膜後に加熱処理を行って結晶性をさらに向上させることで結晶性の高い酸化物半導体膜を形成する。
【００１２】
具体的には、少なくともインジウムと亜鉛を含む酸化物半導体材料に、４族元素の一つであるジルコニウムを含ませる。少なくともインジウムと亜鉛を含む酸化物半導体材料にジルコニウムを含ませた酸化物半導体材料膜（以下、ＩｎＺｒＺｎＯＸ膜（ただしＸ＞０）とも呼ぶ）のエネルギーギャップは、ＩＧＺＯ膜と呼ばれるインジウム、ガリウム、及び亜鉛を含む酸化物半導体材料膜（約３．２ｅＶ）よりも大きくなる。ジルコニウムは４族元素であり、一つの結合手が酸素を捕らえ、酸素を固定しやすい安定な材料である。
【００１３】
なお、本明細書において、「エネルギーギャップ」という用語は、「バンドギャップ」や、「禁制帯幅」と同じ意味で用いている。また、バンドギャップの値は、材料の単膜のエリプソで測定して得られる値を用いる。また、本明細書において、イオン化ポテンシャルの値は、バンドギャップと電子親和力を加算した値である。なお、電子親和力とは真空準位と酸化物半導体の伝導帯とのエネルギー差を表す。
【００１４】
また、上記ジルコニウムを含ませた酸化物半導体材料の薄膜を用いる場合、成膜直後において、結晶構造を有する酸化物半導体膜を形成することができる。従って、酸化物半導体膜の成膜後の加熱処理を省略することができるため、量産に適したプロセスと言える。なお、結晶構造を有する酸化物半導体膜は、結晶部分を含み、結晶部分のｃ軸が向く方向は、酸化物半導体膜の被形成面に垂直な方向、または酸化物半導体膜の表面に垂直な方向であることを特徴の一つとしている。
【００１５】
他の本発明の一態様は、インジウムと、ジルコニウムと、亜鉛とを含む酸化物半導体層と、酸化物半導体層と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層とを有する半導体装置である。
【００１６】
上記構成において、酸化物半導体層のジルコニウムの含有量は、インジウムの含有量以下である。また、酸化物半導体層のジルコニウムの含有量は、亜鉛の含有量以下である。
【００１７】
具体的には、ジルコニウムを含ませた酸化物半導体材料をスパッタリング法で成膜する場合、好ましくは原子数比がＩｎ：Ｚｒ：Ｚｎ＝１：１：１、４：１：４、３：２：４、２：１：３、５：１：３、または４：２：３で示される酸化物ターゲットを用いる。
【００１８】
また、インジウム、亜鉛、及びジルコニウムを含ませた酸化物半導体材料に錫を含ませてもよく、他の本発明の構成の一つは、インジウムと、ジルコニウムと、亜鉛と、錫とを含む酸化物半導体層と、酸化物半導体層と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層とを有する半導体装置である。
【発明の効果】
【００１９】
トランジスタの酸化物半導体層にジルコニウムを含ませることにより、結晶性を高めることができる。酸化物半導体層の結晶性を高めることにより、さらに電気的特性（電界効果移動度やしきい値など）の向上したトランジスタを得ることができる。また、そのトランジスタのオフ電流を極めて小さな値とすることができる。
【００２０】
また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことができる。
【図面の簡単な説明】
【００２１】
【図１】（Ａ）は、ＩｎＺｒＺｎＯＸ膜のエネルギーバンド図であり、（Ｂ）はＩＧＺＯ膜のエネルギーバンド図である。
【図２】（Ａ）は、ＩｎＺｒＺｎＯＸ膜のＸＲＤの結果を示すグラフであり、（Ｂ）は、ＩｎＣｅＺｎＯＸ膜のＸＲＤの結果を示すグラフである。
【図３】半導体装置の一態様の平面図及び断面図。
【図４】半導体装置の一態様の平面図及び断面図。
【図５】半導体装置の作製方法の一例を示す図。
【図６】半導体装置の作製方法の一例を示す図。
【図７】半導体装置の一態様の平面図及び断面図。
【図８】半導体装置の一態様の平面図及び断面図。
【図９】半導体装置の一形態を示す断面図、平面図及び回路図。
【図１０】半導体装置の一形態を示す回路図及び斜視図。
【図１１】半導体装置の一形態を示す断面図及び平面図。
【図１２】半導体装置の一形態を示す回路図。
【図１３】半導体装置の一形態を示すブロック図。
【図１４】半導体装置の一形態を示すブロック図。
【図１５】半導体装置の一形態を示すブロック図。
【図１６】成膜直後のＩｎＺｒＺｎＯＸ膜の断面ＴＥＭ写真（２００万倍）。
【図１７】６５０℃の加熱処理後のＩｎＺｒＺｎＯＸ膜の断面ＴＥＭ写真（２００万倍）。
【図１８】成膜直後のＩｎＺｒＺｎＯＸ膜の断面ＴＥＭ写真（４００万倍）。
【図１９】６５０℃の加熱処理後のＩｎＺｒＺｎＯＸ膜の断面ＴＥＭ写真（８００万倍）。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
（実施の形態１）
本実施の形態では、半導体装置の一形態を、以下に説明する。
【００２４】
絶縁表面上にトランジスタを作製し、そのトランジスタのチャネル形成領域となる酸化物半導体層として、少なくともインジウムと亜鉛を含む酸化物半導体材料に、ジルコニウムを含ませた膜（ＩｎＺｒＺｎＯＸ膜）を用いる。
【００２５】
トランジスタの構造は、酸化物半導体層上にゲート絶縁層を介してゲート電極層を有するトップゲート構造であってもよいし、ゲート絶縁層を介してゲート電極層上に酸化物半導体層を有するボトムゲート構造であってもよい。
【００２６】
なお、トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造に、特に限定されず、例えば、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
【００２７】
ＩｎＺｒＺｎＯＸ膜は、原子数比がＩｎ：Ｚｒ：Ｚｎ＝１：１：１、４：１：４、３：２：４、２：１：３、５：１：３、または４：２：３で示される酸化物ターゲットを用いてスパッタリング法により形成する。
【００２８】
本実施の形態では、原子数比がＩｎ：Ｚｒ：Ｚｎ＝１：１：１のターゲットを用いて成膜したＩｎＺｒＺｎＯＸ膜を用いる。
【００２９】
実際にガラス基板上に膜厚１００ｎｍのＩｎＺｒＺｎＯＸ膜を形成したサンプルを作製し、そのサンプルのイオン化ポテンシャルの測定を行い、その結果に基づきエネルギーバンド図を計算した。イオン化ポテンシャルの値は、バンドギャップと電子親和力を加算した値であり、バンドギャップの値は、材料の単膜のエリプソで測定して得られる。図１（Ａ）に示し、比較例としてＩＧＺＯのエネルギーバンド図を図１（Ｂ）に示す。
【００３０】
また、成膜条件の異なるＩｎＺｒＺｎＯＸ膜を形成したサンプルを複数作製し、加熱処理の条件の違うサンプルも用意して、それぞれのエネルギーギャップ（Ｅｇ）を算出した結果を表１に示す。
【００３１】
【表１】
0005888929.tif 000002
【００３２】
なお、サンプル１は、基板温度を室温、酸素とアルゴンの混合雰囲気（酸素３３％）下でスパッタリング装置により成膜を行ったものである。また、サンプル２は、基板温度を室温、酸素雰囲気（酸素１００％）下で成膜を行ったものである。また、サンプル３は、基板温度を２００℃、酸素とアルゴンの混合雰囲気（酸素３３％）下で成膜を行ったものである。また、サンプル４は、基板温度を２００℃、酸素雰囲気（酸素１００％）下で成膜を行ったものである。また、サンプル５は、基板温度を３００℃、酸素とアルゴンの混合雰囲気（酸素３３％）下で成膜を行ったものである。また、サンプル６は、基板温度を３００℃、酸素雰囲気（酸素１００％）下で成膜を行ったものである。
【００３３】
また、サンプル全ての成膜は、ＤＣ電源装置を有するスパッタ装置を用い、圧力０．４Ｐａ、電源電力２００Ｗ、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を１３０ｍｍとした。
【００３４】
また、成膜後の加熱処理は、加熱処理なしと、４５０℃の加熱処理、６５０℃の加熱処理とし、それぞれを比較した。なお、４５０℃の加熱は、４５０℃まで昇温させてから１時間保持させるまでは窒素雰囲気とし、その後ガスを切り替えて酸素雰囲気とし、１時間保持した後、室温まで降温させた。また、６５０℃の加熱は、６５０℃まで昇温させてから１時間保持させるまでは窒素雰囲気とし、その後ガスを切り替えて酸素雰囲気とし、１時間保持した後、室温まで降温させた。
【００３５】
表１から、ＩｎＺｒＺｎＯＸ膜のバンドギャップは３．４ｅＶ以上３．７ｅＶ以下の値であると読み取れる。
【００３６】
また、酸素雰囲気（酸素１００％）下で成膜を行ったサンプル２、サンプル４、サンプル６に対して、ＸＲＤ（Ｘ−Ｒａｙ−Ｄｉｆｆｒａｃｔｉｏｎ）解析を行った結果を図２（Ａ）に示す。なお、比較例として、原子数比がＩｎ：Ｃｅ：Ｚｎ＝１：１：１のターゲットを用い、ＩｎＣｅＺｎＯＸ膜（だだし、Ｘ＞０）を酸素雰囲気（酸素１００％）下で成膜を行ったサンプルをＸＲＤ解析した結果を図２（Ｂ）に示す。
【００３７】
ＩｎＺｒＺｎＯＸ膜は、ＩｎＣｅＺｎＯＸ膜に比べて結晶性が高く、特に基板温度が室温である場合においても結晶部分があることがＸＲＤ解析から確認できる。このことから耐熱温度が１００℃程度のプラスチックフィルム上にも結晶性の高いＩｎＺｒＺｎＯＸ膜を成膜することができると言える。なお、Ｚｒは４族元素であり、同じ４族元素のＴｉをＺｒに代えたＩｎＴｉＺｎＯＸ膜は、６５０℃の加熱を行っても非晶質構造のままである。従って酸化物半導体に含ませることで酸化物半導体が結晶化しやすくなるＺｒは予期できない効果、特に室温でも結晶構造を有する膜を得られるという効果があると言える。
【００３８】
また、図１６、図１７、図１８、及び図１９にＩｎＺｒＺｎＯＸ膜を設けたサンプルの断面のＴＥＭ写真を示す。図１６は、成膜直後のＩｎＺｒＺｎＯＸ膜の断面を２００万倍で観察した写真であり、図１７は６５０℃の加熱後のＩｎＺｒＺｎＯＸ膜の断面を２００万倍で観察した写真である。また、図１８は成膜直後のＩｎＺｒＺｎＯＸ膜の断面を４００万倍で観察した写真であり、図１９は６５０℃の加熱後のＩｎＺｒＺｎＯＸ膜の断面を８００万倍で観察した写真である。
【００３９】
また、ＸＲＤ解析及び断面ＴＥＭ写真から、ＩｎＺｒＺｎＯＸ膜は、成膜直後の状態でＣＡＡＣの状態、或いは多結晶の状態であるといえる。ＩｎＺｒＺｎＯＸ膜は、成膜直後において、結晶構造を有する酸化物半導体膜を形成することができるため、酸化物半導体膜の成膜後に結晶化のための加熱処理を省略することができる。そのため、マザーガラスのような大きな基板やプラスチック基板を用い、量産に適したプロセスとすることができる。プラスチック基板は、基板の厚さを小さくし、ロール状のフィルムとすることで、ロールツゥロール方式でのフィルム上への半導体装置の製造が可能となる。
【００４０】
ここで、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）は、ｃ軸が酸化物半導体膜の被形成面または表面に垂直な方向を向き、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶と非晶質の混相構造をいう。なお、この混相構造においてＣＡＡＣ同士は、それぞれａ軸およびｂ軸の向きが異なっていてもよい。
【００４１】
ＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶−非晶質混相構造の酸化物半導体膜である。結晶の大きさは数ｎｍから数十ｎｍ程度と見積もられるが、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質とＣＡＡＣとの境界は必ずしも明確ではない。また、ＣＡＡＣ−ＯＳ膜には結晶粒界（グレインバウンダリーともいう。）は確認されない。ＣＡＡＣ−ＯＳ膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。
【００４２】
なお、ＣＡＡＣ−ＯＳ膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の表面側から結晶成長した場合、ＣＡＡＣ−ＯＳ膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。
【００４３】
ＣＡＡＣにおける結晶部分のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向を向くため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によって、ｃ軸が向く方向が異なることがある。なお、ＣＡＡＣにおける結晶部分のｃ軸が向く方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に略垂直な方向となる。
【００４４】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【００４５】
また、トランジスタの酸化物半導体層にジルコニウムを含ませて、結晶性を高めることにより、さらに電気的特性（電界効果移動度やしきい値など）の向上したトランジスタを得ることができる。また、そのトランジスタのオフ電流を極めて小さな値とすることができる。
【００４６】
また、組成がＡ１−ＸＺｒＸＺｎＹＯＺ（ただし、ＡはＩｎ、Ａｌ、Ｍｇ、Ｎｄ、Ｃｅ、Ｌａ、或いはＨｆで、Ｘ＝０．００１以上０．５以下、Ｙは０．５以上、Ｚは０．５以上）で示されるターゲットを用いたスパッタリング法により得られる酸化物半導体膜は、含有するジルコニウムによって結晶性が高くなり、プラスチックフィルム上に接してＣＡＡＣ−ＯＳ膜を成膜直後に形成することもできる。また、そのＣＡＡＣ−ＯＳ膜を用いてロールツゥロール方式でトランジスタを作製することもできる。
【００４７】
（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図３乃至図６を用いて説明する。
【００４８】
図３（Ａ）及び図３（Ｂ）に半導体装置の例としてトランジスタ４２０の平面図及び断面図を示す。図３（Ａ）は、トランジスタ４２０の平面図であり、図３（Ｂ）は、図３（Ａ）のＸ１−Ｙ１における断面図である。なお、図３（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７）を省略して図示している。
【００４９】
図３（Ａ）及び図３（Ｂ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁層４３６と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、チャネル長方向の一方の側面においてソース電極層と接し、チャネル長方向の他方の側面においてドレイン電極層と接する酸化物半導体層４０３と、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と接するゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３上に設けられたゲート電極層４０１と、ゲート電極層４０１のチャネル長方向の側面の一方と接する側壁層４１２ａと、ゲート電極層４０１のチャネル長方向の側面の他方と接する側壁層４１２ｂと、を含んで構成される。
【００５０】
トランジスタ４２０において、側壁層４１２ａの少なくとも一部は、ゲート絶縁層４０２を介してソース電極層４０５ａ上に設けられている。また、側壁層４１２ｂの少なくとも一部は、ゲート絶縁層４０２を介してドレイン電極層４０５ｂ上に設けられている。側壁層４１２ａ及び側壁層４１２ｂは、導電性材料を含んでいる。よって、側壁層４１２ａ及び側壁層４１２ｂは、ゲート電極層４０１の一部として機能することが可能であるため、ゲート絶縁層４０２を介してソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を、実質的にＬｏｖ領域とすることができる。
【００５１】
また、図３に示すトランジスタ４２０は、側壁層４１２ａ、側壁層４１２ｂ及びゲート電極層４０１上に設けられた絶縁層４０６及び絶縁層４０７と、絶縁層４０７上に設けられた配線層４３５ａ及び配線層４３５ｂを構成要素に含めてもよい。配線層４３５ａは、絶縁層４０６、絶縁層４０７及びゲート絶縁層４０２に設けられた開口を介して、ソース電極層４０５ａと電気的に接続し、配線層４３５ｂは、絶縁層４０６、絶縁層４０７及びゲート絶縁層４０２に設けられた開口を介してドレイン電極層４０５ｂと電気的に接続している。
【００５２】
また、トランジスタ４２０において導電性材料を含む側壁層を設けない場合、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ４２０は、ゲート電極層４０１のチャネル長方向の側面に、導電性材料を含む側壁層４１２ａ及び側壁層４１２ｂを有するため、該側壁層４１２ａ及び側壁層４１２ｂと、ソース電極層４０５ａ又はドレイン電極層４０５ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可能である。したがって、ゲート電極層４０１を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ４２０を提供することが可能となる。
【００５３】
また、酸化物半導体層４０３は、実施の形態１に示したＩｎＺｒＺｎＯＸ膜であり、基板温度が室温であっても成膜直後に結晶部分を有するＣＡＡＣ−ＯＳ膜である。
【００５４】
また、図４（Ａ）及び図４（Ｂ）に、図３（Ａ）及び図３（Ｂ）に示すトランジスタ４２０とは異なる構成のトランジスタ４２２の平面図及び断面図を示す。図４（Ａ）は、トランジスタ４２２の平面図であり、図４（Ｂ）は、図４（Ａ）のＸ２−Ｙ２における断面図である。なお、図４（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７）を省略して図示している。
【００５５】
図４（Ａ）及び図４（Ｂ）に示すトランジスタ４２２と、図３（Ａ）及び図３（Ｂ）に示すトランジスタ４２０との相違点は、酸化物半導体層４０３の側面の形状である。図４（Ａ）及び図４（Ｂ）に示すトランジスタ４２２においては、酸化物半導体層４０３は、ソース電極層４０５ａ又はドレイン電極層４０５ｂと接する側面において、テーパ形状を有している。酸化物半導体層４０３の側面をテーパ形状とすることで、ソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜を被覆性よく形成することができる。
【００５６】
以下、図５及び図６を用いて、本実施の形態のトランジスタの作製工程の例について説明する。なお、以下では、トランジスタ４２２の作製工程を例示する。
【００５７】
まず、絶縁表面を有する基板４００上に、下地絶縁層４３６を形成する。
【００５８】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００５９】
また、基板４００として、プラスチック基板などの可撓性基板を用いて半導体装置を作製してもよい。実施の形態１に示した成膜方法を用いれば、成膜時の基板温度が室温であっても、成膜直後に結晶構造を有する酸化物半導体膜を形成できるため、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２２を直接作製することができ、可撓性を有する半導体装置を実現できる。
【００６０】
下地絶縁層４３６は、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜から選ばれた、単層又は積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁膜を含む単層又は積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層４０３と接する構造とするのが好ましい。なお、下地絶縁層４３６は、必ずしも設けなくともよい。
【００６１】
下地絶縁層４３６は化学量論的組成比を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層４０３と接する層において酸素過剰領域を有するのが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００６２】
次いで、下地絶縁層４３６上に酸化物半導体層４１３を成膜する（図５（Ａ）参照）。酸化物半導体層４１３の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。酸化物半導体層４１３として、ＩｎＺｒＺｎＯＸ膜を用い、実施の形態１に示した成膜条件で成膜する。成膜時の基板温度は室温以上４５０℃以下とする。ＩｎＺｒＺｎＯＸ膜は、室温以上４５０℃以下の基板温度であれば、成膜直後においてＣＡＡＣ−ＯＳ膜である。
【００６３】
酸化物半導体層４１３は、ＩｎＺｒＺｎＯＸ膜を用いるため、成膜直後において結晶性酸化物半導体である。さらに結晶性を高めたい場合、成膜直後に行う熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００６４】
酸化物半導体層４１３の成膜方法は、実施の形態１に示したスパッタリング法を用いる。また、酸化物半導体層４１３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。
【００６５】
酸化物半導体層４１３を形成する際、できる限り酸化物半導体層４１３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【００６６】
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層４１３の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層４１３に含まれる不純物の濃度を低減できる。
【００６７】
また、基板４００を高温に保持した状態で酸化物半導体層４１３を形成することも、酸化物半導体層４１３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよい。
【００６８】
酸化物半導体層４１３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）、及びジルコニウム（Ｚｒ）を含む。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとしてスズ（Ｓｎ）を有することが好ましい。
【００６９】
また、酸化物半導体層４１３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００７０】
酸化物半導体層４１３の成膜前に、酸化物半導体層４１３の成膜表面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
【００７１】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層４１３の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００７２】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層４１３の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【００７３】
また、酸化物半導体層４１３に、当該酸化物半導体層４１３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
【００７４】
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４１３に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００７５】
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層４１３の成膜後であればトランジスタ４２２の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層４０２又は絶縁層４０６として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００７６】
なお、下地絶縁層４３６として酸素を含む下地絶縁層４３６を設ける場合、脱水化又は脱水素化のための熱処理を酸化物半導体層４１３の島状への加工前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【００７７】
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００７８】
また、熱処理で酸化物半導体層４１３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は二窒化酸素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は二窒化酸素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４１３を高純度化及び電気的にｉ型（真性）化することができる。
【００７９】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００８０】
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及び電気的にｉ型（真性）化することができる。高純度化し、電気的にｉ型（真性）化した酸化物半導体層を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００８１】
酸素の導入工程は、酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０６などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４１３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【００８２】
酸化物半導体層への酸素の導入は、酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
【００８３】
次いで、酸化物半導体層４１３をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３を形成する。ここで、島状の酸化物半導体層４０３への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【００８４】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【００８５】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【００８６】
次いで、島状の酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜４１５を成膜する（図５（Ｂ）参照）。
【００８７】
導電膜４１５は後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜４１５を形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００８８】
次に導電膜４１５に研磨（切削、研削）処理を行い、酸化物半導体層４０３が露出するように導電膜４１５の一部を除去する。該研磨処理によって、酸化物半導体層４０３と重畳する領域の導電膜４１５が除去され、該領域に開口を有する導電膜４１５ａが形成される（図５（Ｃ）参照）。研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体層４０３と重畳する領域の導電膜４１５を除去する。
【００８９】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、酸化物半導体層４０３の表面の平坦性をより向上させることができる。
【００９０】
なお、本実施の形態では、酸化物半導体層４０３と重畳する領域の導電膜４０５の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４１５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【００９１】
なお、本実施の形態においては、導電膜４１５ａの上端部は、酸化物半導体層４０３の上端部と概略一致している。但し、導電膜４１５ａ（又は、導電膜４１５ａを加工して形成されるソース電極層４０５ａ及びドレイン電極層４０５ｂ）の形状は導電膜４１５を除去する研磨処理の条件によって異なる。例えば、酸化物半導体層４０３の表面より膜厚方向に後退した形状となる場合がある。
【００９２】
次いで、導電膜４１５ａをフォトリソグラフィ工程により加工して、ソース電極層４０５ａ及びドレイン電極層４０５ｂ（これと同じ層で形成される配線を含む）を形成する（図５（Ｄ）参照）。
【００９３】
なお、本実施の形態では、導電膜４１５を成膜し、研磨処理によって酸化物半導体層４０３と重畳する領域の導電膜４１５を除去した後に、選択的にエッチング処理してソース電極層４０５ａ及びドレイン電極層４０５ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４１５を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層４０３と重畳する領域の導電膜４１５を除去することで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層４０３と重畳する領域の導電膜４１５は除去しないものとする。
【００９４】
本実施の形態で示すトランジスタの作製方法では、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成する際に、酸化物半導体層４０３と重畳する領域の導電膜４１５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４０５ａ及びドレイン電極層４０５ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２０を歩留まりよく作製することができる。
【００９５】
また、酸化物半導体層４０３と重畳する領域の導電膜４１５を除去することで、酸化物半導体層４０３と、ソース電極層４０５ａ又はドレイン電極層４０５ｂとが、酸化物半導体層４０３のチャネル長方向の側面において接する構成とすることが可能となる。酸化物半導体層４０３は膜厚が３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍと小さいため、その側面においてソース電極層４０５ａ又はドレイン電極層４０５ｂと接することで、ソース電極層４０５ａ又はドレイン電極層４０５ｂとの接触面積を低減することができ、接触界面におけるコンタクト抵抗を増大させることができる。したがって、トランジスタ４２２のチャネル長（Ｌ）を短くしても、ソース電極層４０５ａとドレイン電極層４０５ｂとの電界を緩和して、しきい値電圧の変動などの短チャネル効果を抑制することができる。
【００９６】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上にゲート絶縁層４０２を形成する。
【００９７】
ゲート絶縁層４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。
【００９８】
なお、ゲート絶縁層４０２が厚いほど短チャネル効果が顕著となり、しきい値電圧がマイナス側へシフトしやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、ソース電極層４０５ａ、ドレイン電極層４０５ｂ及び酸化物半導体層４０３の上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層４０２を被覆性よく形成することができる。
【００９９】
ゲート絶縁層４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４０２は、作製するトランジスタのサイズやゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
【０１００】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
【０１０１】
次いで、ゲート絶縁層４０２を介して島状の酸化物半導体層４０３上にゲート電極層４０１を形成する（図６（Ａ）参照）。ゲート電極層４０１は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０２】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０３】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩＧＺＯ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１０４】
なお、ゲート電極層４０１は、ゲート絶縁層４０２上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【０１０５】
次にゲート電極層４０１及びゲート絶縁層４０２上に導電性材料を含む膜を成膜し、当該導電性材料を含む膜をエッチングして側壁層４１２ａ及び側壁層４１２ｂを形成する（図６（Ｂ）参照）。
【０１０６】
側壁層４１２ａ及び側壁層４１２ｂは、導電性を有していればよく、例えばタングステン、又はチタン等の金属膜、又は、リン、ボロン等の不純物元素を含むシリコン膜等を加工して形成することができる。または、ゲート電極層４０１及びゲート絶縁層４０２上に多結晶シリコン膜を成膜し、エッチングによってゲート電極層４０１に接する側壁層を形成した後、該側壁層にリン、ボロン等の不純物元素をドーピングによって導入した後、活性化のための熱処理を行って導電性を有する側壁層４１２ａ及び側壁層４１２ｂとしてもよい。
【０１０７】
次いで、ゲート絶縁層４０２、ゲート電極層４０１、側壁層４１２ａ及び側壁層４１２ｂ上に絶縁層４０６及び絶縁層４０７を形成する。
【０１０８】
絶縁層４０６または絶縁層４０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。絶縁層４０６または絶縁層４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１０９】
また、絶縁層４０６または絶縁層４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１１０】
絶縁層４０６または絶縁層４０７として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１１１】
絶縁層４０７は、スパッタリング法など、絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
【０１１２】
酸化物半導体層４０３の成膜時と同様に、絶縁層４０６または絶縁層４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４０６または絶縁層４０７に含まれる不純物の濃度を低減できる。また、絶縁層４０６または絶縁層４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１１３】
本実施の形態では、絶縁層４０６として、ゲート電極層４０１に接する側から酸化アルミニウム膜を形成し、絶縁層４０７として酸化シリコン膜を用いるものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４２０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１１４】
なお、絶縁層４０６として酸化アルミニウム膜を形成する場合、当該酸化アルミニウム膜の形成後に熱処理を行うことが好ましい。酸化アルミニウム膜は、酸化物半導体層への水（水素を含む）の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層４０３及び／またはそれに接する絶縁層が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中（バルク中）または、絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、該膜の化学量論比をこえる酸素が存在する領域（酸素過剰領域とも表記する）を設けることができる。
【０１１５】
次いで、絶縁層４０７、絶縁層４０６及びゲート絶縁層４０２に、ソース電極層４０５ａ又はドレイン電極層４０５ｂに達する開口を形成し、開口に配線層４３５ａ及び配線層４３５ｂを形成する（図６（Ｃ）参照）。配線層４３５ａ及び配線層４３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。
【０１１６】
配線層４３５ａ及び配線層４３５ｂはゲート電極層４０１、ソース電極層４０５ａ、又はドレイン電極層４０５ｂと同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、配線層４３５ａ、配線層４３５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１１７】
例えば、配線層４３５ａ及び配線層４３５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１１８】
以上の工程によって、本実施の形態のトランジスタ４２２が形成される。
【０１１９】
なお、島状の酸化物半導体層４０３のチャネル長方向の長さを、ゲート電極層４０１のチャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためにアライメントの自由度をより向上させることができる。この場合、トランジスタのチャネル長を縮小するために、酸化物半導体層４０３に不純物領域を設けてもよい。
【０１２０】
例えば、図７（Ａ）及び図７（Ｂ）に示すトランジスタ４２４、及び図８（Ａ）及び図８（Ｂ）に示すトランジスタ４２６は、ゲート電極層４０１形成後、当該ゲート電極層４０１をマスクとして酸化物半導体層４０３へ不純物を導入して、自己整合的に不純物領域４０３ａ及び不純物領域４０３ｂを形成した例である。
【０１２１】
トランジスタ４２４は、トランジスタ４２０と同様の構成を有し、トランジスタ４２４に含まれる酸化物半導体層４０３が、ドーパントを含む一対の不純物領域（不純物領域４０３ａ及び不純物領域４０３ｂ）と、一対の不純物領域に挟まれたチャネル形成領域４０３ｃと、を有する点で、トランジスタ４２０と相違する。また、図８（Ａ）及び図８（Ｂ）に示すトランジスタ４２６は、トランジスタ４２２と同様の構成を有し、トランジスタ４２６に含まれる酸化物半導体層４０３が、ドーパントを含む一対の不純物領域（不純物領域４０３ａ及び不純物領域４０３ｂ）と、一対の不純物領域に挟まれたチャネル形成領域４０３ｃと、を有する点で、トランジスタ４２２と相違する。なお、図７（Ａ）は、トランジスタ４２４の平面図であり、図７（Ｂ）は、図７（Ａ）のＸ３−Ｙ３における断面図である。また、図８（Ａ）は、トランジスタ４２６の平面図であり、図８（Ｂ）は、図８（Ａ）のＸ４−Ｙ４における断面図である。
【０１２２】
ドーパントは、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０１２３】
チャネル長方向にチャネル形成領域４０３ｃを挟んで一対の不純物領域を含む酸化物半導体層を有することにより、トランジスタ４２４、４２６はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタとすることができる。
【０１２４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２５】
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１２６】
図９は、半導体装置の構成の一例である。図９（Ａ）に、半導体装置の断面図を、図９（Ｂ）に半導体装置の平面図を、図９（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１２７】
図９（Ａ）及び図９（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料、本実施の形態では、本実施の形態１に示すＩｎＺｒＺｎＯＸ膜を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態２で示すトランジスタ４２０の構造を適用する例である。
【０１２８】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１２９】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態２に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３０】
図９（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０１３１】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極層１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１３２】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ１６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極層１１０の上面を露出させる。
【０１３３】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１３４】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
【０１３５】
なお、本実施の形態において、絶縁膜として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。
【０１３６】
絶縁層１３０表面において、酸化物半導体層１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０１３７】
図９（Ａ）に示すトランジスタ１６２は、チャネル形成領域を有する酸化物半導体層にＩｎＺｒＺｎＯＸ膜を用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１３８】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１３９】
トランジスタ１６２はチャネル長方向の側面において電極層１４２ａまたは電極層１４２ｂと接する酸化物半導体層１４４を含む。よって、酸化物半導体層１４４と、電極層１４２ａ又は電極層１４２ｂとが接する領域の抵抗を高めることができるため、ソースとドレイン間の電界を緩和することができる。したがって、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【０１４０】
また、トランジスタ１６２は、ゲート電極層１４８のチャネル長方向の側面に導電性材料を含む側壁層１３７ａ、１３７ｂを有することで、当該導電性材料を含む側壁層１３７ａ、１３７ｂがゲート絶縁層１４６を介して電極層１４２ａ又は電極層１４２ｂと重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。
【０１４１】
トランジスタ１６２上には、絶縁層１３２、層間絶縁膜１３５、絶縁層１５０が単層または積層で設けられている。本実施の形態では、絶縁層１３２及び絶縁層１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０１４２】
また、ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１４３】
本実施の形態において、導電層１５３は、トランジスタ１６２のゲート電極層１４８と同一の作製工程によって形成することができる。なお、ゲート電極層１４８の側面に側壁層１３７ａ及び側壁層１３７ｂを形成する工程において、導電層の側面にも同様に側壁層を設けてもよい。
【０１４４】
絶縁層１５０上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０、層間絶縁膜１３５、絶縁層１３２及び及びゲート絶縁層１４６などに形成された開口に形成された電極層１３６を介して電極層１４２ｂと電気的に接続される。
【０１４５】
図９（Ａ）及び図９（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１４６】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１３６を設けずに電極層１４２ｂ及び配線１５６を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。
【０１４７】
次に、図９（Ａ）及び図９（Ｂ）に対応する回路構成の一例を図９（Ｃ）に示す。
【０１４８】
図９（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１４９】
図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１５０】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１５１】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０１５２】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１５３】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１５４】
本実施の形態に示す半導体装置では、チャネル形成領域を有する酸化物半導体層にＩｎＺｒＺｎＯＸ膜を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１５５】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１５６】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１５７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５８】
（実施の形態４）
本実施の形態においては、実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図１０及び図１１を用いて説明を行う。
【０１５９】
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０１６０】
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層又はドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。
【０１６１】
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０１６２】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１６３】
チャネル形成領域を有する酸化物半導体層にＩｎＺｒＺｎＯＸ膜を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１６４】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１６５】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６６】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１６７】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１６８】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０１６９】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０１７０】
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１７１】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１７２】
なお、図１０（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０１７３】
次に、図１０（Ａ）に示したメモリセル２５０の具体的な構成について図１１を用いて説明を行う。
【０１７４】
図１１は、メモリセル２５０の構成の一例である。図１１（Ａ）に、メモリセル２５０の断面図を、図１１（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０１７５】
図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ１６２は、実施の形態２で示した構成と同一の構成とすることができる。
【０１７６】
ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０１７７】
トランジスタ１６２及び容量素子２５４上には、絶縁層１３２、層間絶縁膜１３５及び絶縁層２５６が単層または積層で設けられている。そして、絶縁層２５６上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０は、絶縁層２５６、層間絶縁膜１３５、絶縁層１３２及びゲート絶縁層１４６などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、配線２６０と電極層１４２ｂとを直接接続してもよい。なお、配線２６０は、図１０（Ａ）の回路図におけるビット線ＢＬに相当する。
【０１７８】
図１１（Ａ）及び図１１（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１７９】
図１１（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１８０】
以上のように、多層に形成された複数のメモリセルは、チャネル形成領域を有する酸化物半導体層にＩｎＺｒＺｎＯＸ膜を用いたトランジスタにより形成されている。チャネル形成領域を有する酸化物半導体層にＩｎＺｒＺｎＯＸ膜を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１８１】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、チャネル形成領域を有する酸化物半導体層にＩｎＺｒＺｎＯＸ膜を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１８２】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０１８３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１８４】
（実施の形態５）
本実施の形態では、実施の形態３、及び実施の形態４で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
【０１８５】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０１８６】
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１８７】
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１８８】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０１８９】
図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に実施の形態３または実施の形態４で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９０】
図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１９１】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１９２】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１９３】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１９４】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。実施の形態３または実施の形態４で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９５】
図１５に電子書籍のブロック図を示す。図１５はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１９６】
ここでは、図１５のメモリ回路１００７に実施の形態３または実施の形態４で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、実施の形態３または実施の形態４で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９７】
以上のように、本実施の形態に示す携帯機器には、実施の形態３または実施の形態４に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１９８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１９９】
１００    基板
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極層
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属化合物領域
１２８    絶縁層
１３０    絶縁層
１３２    絶縁層
１３５    層間絶縁膜
１３６    電極層
１３７ａ    側壁層
１３７ｂ    側壁層
１４２ａ    電極層
１４２ｂ    電極層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極層
１５０    絶縁層
１５３    導電層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁層
２６０    配線
２６２    導電層
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    酸化物半導体層
４０３ａ    不純物領域
４０３ｂ    不純物領域
４０３ｃ    チャネル形成領域
４０５    導電膜
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０６    絶縁層
４０７    絶縁層
４１２ａ    側壁層
４１２ｂ    側壁層
４１３    酸化物半導体層
４１５    導電膜
４１５ａ    導電膜
４２０    トランジスタ
４２２    トランジスタ
４２４    トランジスタ
４２６    トランジスタ
４３５ａ    配線層
４３５ｂ    配線層
４３６    下地絶縁層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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