(57)【特許請求の範囲】
【請求項１】
積層された複数のメモリチップと、
前記メモリチップを貫通する複数の貫通電極（ＴＳＶ）と、
少なくとも２つの前記メモリチップと１つの前記貫通電極との間に結合され、前記貫通電極の欠陥発生位置に基づいて選択的に活性化される入出力バッファと、
を含むことを特徴とする積層半導体メモリ装置。
【請求項２】
前記入出力バッファは、
前記メモリチップの内部に含まれることを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項３】
前記貫通電極のうちの少なくとも１つが欠陥ポイントを有する場合、欠陥を有する貫通電極に接続された入出力バッファのうちの前記欠陥ポイントの下に位置したメモリチップに含まれた入出力バッファが活性化されることを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項４】
前記貫通電極のうちの少なくとも１つが欠陥ポイントを有する場合、前記欠陥を有する貫通電極に接続された入出力バッファのうち前記欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項３に記載の積層半導体メモリ装置。
【請求項５】
前記貫通電極のうちの少なくとも１つが欠陥ポイントを有する場合、欠陥を有する貫通電極に接続された入出力バッファのうち前記欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項６】
前記メモリチップの各々は、
前記貫通電極の欠陥発生位置に基づいて前記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を含むことを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項７】
前記バッファ制御回路は、揮発性メモリ装置を含むことを特徴とする請求項６に記載の積層半導体メモリ装置。
【請求項８】
前記バッファ制御回路は、ＯＴＰまたはＥＥＰＲＯＭを含むことを特徴とする請求項６に記載の積層半導体メモリ装置。
【請求項９】
前記メモリチップの各々は、
前記貫通電極の欠陥発生位置に基づいて前記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を前記入出力バッファ毎に独立的に有することを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項１０】
アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、前記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングが変更された場合、アドレス／コマンドバスのマッピングを変更することを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項１１】
前記積層半導体メモリ装置は、
アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極を含む場合、前記アドレス／コマンドのための貫通電極のうちの一部の欠陥によってアドレス／コマンドバスのマッピングが変更された場合、データバスのマッピングを変更することを特徴とする請求項１に記載の積層半導体メモリ装置。
【請求項１２】
プロセッサチップと、
前記プロセッサチップの上部に積層された複数のメモリチップと、
前記メモリチップをすべて貫通し、前記プロセッサチップに接続された複数の貫通電極（ＴＳＶ）と、
前記メモリチップの少なくとも２つと前記貫通電極の各々との間に結合され、前記貫通電極の欠陥発生位置に基づいて選択的に活性化される入出力バッファと、
を含むことを特徴とするメモリシステム。
【請求項１３】
アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極を含む場合、前記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピングが変更された場合、アドレス／コマンドバスのマッピングを変更することを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記プロセッサチップは、前記変更されたデータバスのマッピングを元通り復旧するリペア回路を含むことを特徴とする請求項１３に記載のメモリシステム。
【請求項１５】
前記リペア回路は、前記プロセッサチップ内にあるメモリコントローラに含まれることを特徴とする請求項１４に記載のメモリシステム。
【請求項１６】
少なくとも２つのメモリチップと１つの貫通電極との間に入出力バッファを各々結合する段階と、
前記貫通電極の欠陥発生位置に基づいて前記入出力バッファを選択的に活性化する段階と、
を含むことを特徴とする積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項１７】
前記入出力バッファは、
前記メモリチップの内部に形成されることを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項１８】
前記入出力バッファを選択的に活性化する段階は、
欠陥を有する貫通電極に接続された入出力バッファのうち欠陥を有する貫通電極の欠陥ポイントより下に位置した１つのメモリチップに含まれた入出力バッファを活性化する段階と、
欠陥を有しない貫通電極に接続された入出力バッファを活性化する段階と、
を含むことを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項１９】
前記貫通電極のうちの一部が欠陥ポイントを有する場合、欠陥を有する貫通電極に接続された入出力バッファのうち前記欠陥ポイントより上に位置したメモリチップに含まれた入出力バッファは活性化しないことを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項２０】
前記入出力バッファを選択的に活性化する段階は、
データのための貫通電極のうちの少なくとも１つの欠陥によってデータバスのマッピングを変更する段階と、
アドレス／コマンドバスのマッピングを変更する段階と、
を含むことを特徴とする請求項１６に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項２１】
前記入出力バッファを選択的に活性化する段階は、
前記変更されたデータバスのマッピングを元通り復旧する段階をさらに含むことを特徴とする請求項２０に記載の積層半導体メモリ装置の貫通電極欠陥リペア方法。
【請求項２２】
第１方向に積層された複数のメモリチップと、
前記複数のメモリチップの各々に配置された複数の入出力バッファと、
前記メモリチップを介して前記第１方向に伸びる複数の貫通電極（ＴＳＶ）と、
を含み、
前記複数の貫通電極の各々は前記複数の入出力バッファのうちの少なくとも２つと結合され、前記複数の入出力バッファは前記複数の貫通電極のうちの少なくとも１つに欠陥が存在した際、前記欠陥の発生位置に基づいて選択的に活性化されることを特徴とする積層半導体メモリ装置。
【請求項２３】
前記複数の貫通電極のうちの一部が欠陥ポイントを有する場合、前記欠陥を有する貫通電極に接続され、かつ前記欠陥ポイントの下に位置する、メモリチップに含まれた第１入出力バッファが活性化されることを特徴とする請求項２２に記載の積層半導体メモリ装置。
【請求項２４】
前記第１入出力バッファは、前記複数のメモリチップのうち前記欠陥の下の最も近くに位置したメモリチップ内に配置されることを特徴とする請求項２３に記載の積層半導体メモリ装置。
【請求項２５】
前記欠陥を有する貫通電極に結合され、前記欠陥ポイントの上に位置した他の入出力バッファは活性化しないことを特徴とする請求項２３に記載の積層半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、複数のメモリチップが３次元に積層された積層半導体メモリ装置及びこれを含むメモリシステムに関する。
【背景技術】
【０００２】
半導体集積回路間の超高速通信のために貫通電極を通信手段として用いて３次元的にメモリチップを積層する積層半導体メモリ装置に対する研究が行われている。
【０００３】
積層半導体メモリ装置において、メモリチップを接続する多数の貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を製造する過程において欠陥が発生するおそれがある。そのため、高い製造歩留まりを有する貫通電極の製造が必要とされる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００９／００９６４７８号明細書
【特許文献２】米国特許出願公開第２００６／０００１１７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、貫通電極の欠陥をリペアして歩留まりを向上させることができる積層半導体メモリ装置を提供することにある。
【０００６】
本発明の別の目的は、上記積層半導体メモリ装置を含むメモリシステムを提供することにある。
【０００７】
本発明のさらに別の目的は、積層半導体メモリ装置の貫通電極欠陥リペア方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一実施態様による積層半導体メモリ装置は、積層された複数のメモリチップ、複数の貫通電極（ＴＳＶ）及び入出力バッファを含む。
【０００９】
貫通電極の各々は上記メモリチップをすべて貫通する。入出力バッファは、上記メモリチップ全部又は一部と上記貫通電極の各々との間に結合され、上記貫通電極の欠陥状態に基づいて選択的に活性化される。
【００１０】
本発明の一実施態様によれば、上記入出力バッファは上記メモリチップの内部に含まれることができる。
【００１１】
本発明の一実施態様によれば、上記貫通電極のうちの一部が欠陥を有する場合、欠陥を有する貫通電極に接続した入出力バッファ中に、欠陥発生地点より下に位置したメモリチップに含まれた入出力バッファが活性化することができる。
【００１２】
本発明の一実施態様によれば、上記貫通電極のうちの一部が欠陥を有する場合、上記欠陥を有する貫通電極に接続した入出力バッファ中に、欠陥発生地点より上に位置したメモリチップに含まれた入出力バッファが不活性化することができる。
【００１３】
本発明の一実施態様によれば、上記メモリチップの各々は、上記貫通電極の欠陥状態に基づいて上記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を含むことができる。
【００１４】
本発明の一実施態様によれば、上記バッファ制御回路は揮発性メモリ装置を含むことができる。
【００１５】
本発明の一実施態様によれば、上記バッファ制御回路はＯＴＰまたはＥＥＰＲＯＭを含むことができる。
【００１６】
本発明の一実施態様によれば、上記メモリチップの各々は、上記貫通電極の欠陥状態に基づいて上記メモリチップの各々の内部にある入出力バッファをイネーブルさせるバッファ制御回路を上記入出力バッファ毎に独立的に有することができる。
【００１７】
本発明の一実施態様によれば、アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、上記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピング（ｍａｐｐｉｎｇ）が変更された場合、アドレス／コマンドバスのマッピングを変更することができる。
【００１８】
本発明の一実施態様によれば、上記積層半導体メモリ装置はアドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、上記アドレス／コマンドのための貫通電極のうちの一部の欠陥によってアドレス／コマンドバスのマッピング（ｍａｐｐｉｎｇ）が変更された場合、データバスのマッピングを変更することができる。
【００１９】
本発明の別の実施態様によるメモリシステムは、プロセッサチップ、該プロセッサチップの上部に積層された複数のメモリチップ、複数の貫通電極（ＴＳＶ）及び入出力バッファを含む。
【００２０】
貫通電極の各々は上記メモリチップをすべて貫通して上記プロセッサチップに接続される。入出力バッファは上記メモリチップ全部又は一部と上記貫通電極の各々との間に結合され、上記貫通電極の欠陥状態に基づいて選択的に活性化される。
【００２１】
本発明の一実施態様によれば、アドレス／コマンドのための複数の貫通電極とデータのための複数の貫通電極とを含む場合、上記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピング（ｍａｐｐｉｎｇ）が変更された場合、アドレス／コマンドバスのマッピングを変更することができる。
【００２２】
本発明の一実施態様によれば、上記プロセッサチップは上記変更されたデータバスのマッピングを元通り復旧するリペア回路を含むことができる。
【００２３】
本発明の一実施態様による積層半導体メモリ装置の貫通電極欠陥リペア方法は、メモリチップの全部又は一部と貫通電極の各々との間に入出力バッファを結合する段階と、上記貫通電極の欠陥状態に基づいて上記入出力バッファを選択的に活性化する段階とを含む。
【００２４】
本発明の一実施態様によれば、上記入出力バッファを選択的に活性化する段階は、欠陥を有する貫通電極に接続された入出力バッファ中に、欠陥発生地点より下に位置した１つのメモリチップに含まれた入出力バッファを活性化する段階と、欠陥を有しない貫通電極に接続された入出力バッファを活性化する段階とを含むことができる。
【００２５】
本発明の一実施態様によれば、上記入出力バッファを選択的に活性化する段階は、上記データのための貫通電極のうちの一部の欠陥によってデータバスのマッピング（ｍａｐｐｉｎｇ）を変更する段階と、アドレス／コマンドバスのマッピングを変更させる段階と、を含むことができる。
【００２６】
本発明の一実施態様による積層半導体メモリ装置は、第１方向に積層された複数のメモリチップ、上記複数のメモリチップの各々に配置された複数の入出力バッファ（ｉｎｐｕｔ／ｏｕｔｐｕｔｂｕｆｆｅｒｓ）、及び上記メモリチップを介して上記第１方向に伸びる複数の貫通電極（ＴＳＶ）を含む。上記複数の貫通電極の各々は、上記複数の入出力バッファのうちの少なくとも２つと結合され、上記複数の入出力バッファは上記複数の貫通電極のうちの少なくとも１つに欠陥が存在する場合に選択的に活性化される。
【発明の効果】
【００２７】
本発明の実施態様による積層半導体メモリ装置は、貫通電極の欠陥状態に基づいて貫通電極（ＴＳＶｓ）に接続されたメモリチップに含まれた入出力バッファを選択的に活性化させる。
【００２８】
したがって、本発明の実施態様による積層半導体メモリ装置及びこれを含むメモリシステムは製造歩留まりが高い。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態による積層半導体メモリ装置を含むメモリシステムを示す簡略化された断面図である。
【図２】図１のメモリシステムに含まれたメモリチップの構造の一例を示す平面図である。
【図３】図１のメモリシステムの３次元構造を示す簡略化された透視図である。
【図４】本発明の第２実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【図５】本発明の第３実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【図６】図５に示す積層半導体メモリ装置を構成する１つのチップの構造の一例を示す簡略化された回路図である。
【図７】図６の回路図に含まれたバッファ制御回路の一実施形態を示す回路図である。
【図８】図６の回路図に含まれたバッファ制御回路の別の一実施形態を示す回路図である。
【図９】図５に示す積層半導体メモリ装置を構成する１つのチップの構造の別の一例を示す簡略化された回路図である。
【図１０】図９の回路図に含まれたバッファ制御回路の一実施形態を示す回路図である。
【図１１】図９の回路図に含まれたバッファ制御回路の別の一実施形態を示す回路図である。
【図１２】本発明の第４実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【図１３】本発明の第５実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【図１４】本発明の第６実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【図１５】本発明の第７実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【図１６】図１３、図１４、図１５のメモリシステムにおいて、変更されたデータのマッピング（ｍａｐｐｉｎｇ）を元通り復旧するリペア回路を示す回路図である。
【図１７】本発明の実施形態による積層半導体メモリ装置の貫通電極欠陥リペア方法を示すフローチャートである。
【図１８】図１７の貫通電極欠陥リペア方法において、入出力バッファを選択的に活性化する段階の一例を示すフローチャートである。
【図１９】図１７の貫通電極欠陥リペア方法において、入出力バッファを選択的に活性化する段階の別の一例を示すフローチャートである。
【発明を実施するための形態】
【００３０】
本明細書に開示された本発明の実施形態において、特定の構造的ないし機能的な説明は、ただ本発明の実施形態を説明することを目的として例示したものであって、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されたものとして解釈してはいけない。
【００３１】
本発明は多様な変更を加えることができ、多様な形態を有することができるため、特定の実施形態を図示して本願に詳細に説明する。しかしながら、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物も含むものであることを理解されたい。
【００３２】
「第１」、「第２」のような用語は、多様な構成要素を説明するのに用いられるが、上記構成要素は上記用語によって限定されない。上記用語は、１つの構成要素を他の構成要素と区別する目的だけに用いる。例えば、本発明の権利範囲から逸脱しない限り、第１構成要素は第２構成要素と称することができ、同様に第２構成要素も第１構成要素と称することができる。
【００３３】
ある構成要素が他の構成要素に「連結される」とか「接続される」とした場合には、その他の構成要素に直接連結されているか、または接続されていることができ、また、その間にさらに他の構成要素が存在する場合もあると理解すべきである。一方、ある構成要素が他の構成要素に「直接連結される」とか「直接接続される」とした場合には、その間に他の構成要素が存在しないものとして理解すべきである。構成要素との間の関係を説明する他の表現である、例えば「〜間に」と「直ちに〜間に」または「〜に隣り合う」と「〜に直接隣り合う」などは同様に解釈すべきである。
【００３４】
本願に用いられる用語は、ただ特定な実施形態を説明するために用いられたものであって、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に断らない限り複数の表現を含む。本願において、「含む」または「有する」などの用語は、実施された特徴、数値、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在することを指定しようとするものであって、１つまたはそれ以上の他の特徴や数値、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないことを理解すべきである。
【００３５】
特に定義されない限り、技術的または科学的な用語を含む明細書中で用いられるすべての用語は本発明が属する技術分野において通常の知識を有する者によって一般に理解しているものと同一意味を有する。一般的に用いられた事前に定義されている用語は関連技術の文脈上に有する意味と一致する意味を有するものとして解釈されるべきであり、本願において明白に定義しない限り、理想的または過度に形式的な意味として解釈されない。
【００３６】
一方、ある実施形態を変形実施可能な場合に、特定ブロック内に銘記された機能または動作が順序図に記載された順序と異なることもある。例えば、連続する２つのブロックが、実際には実質的に同時に実行されることができ、係る機能または動作によっては上記ブロックが逆順に実行されることができる。
【００３７】
以下、添付された図面を参照して本発明の好適な実施形態を説明する。
図１は、本発明の第１実施形態による積層半導体メモリ装置を含むメモリシステム１００を示す簡略化された断面図である。
【００３８】
図１に示すように、メモリシステム１００は、プロセッサチップ１１０、メモリチップ１２０，１３０，１４０，１５０及び貫通電極（ＴＳＶ）１６１を含む。メモリチップ１２０，１３０，１４０，１５０は、プロセッサチップ１１０の上部に積層されていて、積層半導体メモリ装置（ｓｔａｃｋｅｄ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）を構成する。貫通電極１６１は、各々のメモリチップ１２０，１３０，１４０，１５０をすべて貫通し、プロセッサチップ１１０に接続される。メモリチップ１２０，１３０，１４０，１５０は、各々のメモリチップ１２０，１３０，１４０，１５０の全部又は一部と貫通電極１６１の各々との間に結合される入出力バッファＩ／ＯＢＵＦＦＥＲＳを含む。入出力バッファＩ／ＯＢＵＦＦＥＲＳは、貫通電極１６１の状態に基づいて選択的に活性化される。
【００３９】
図２は、図１のメモリシステム１００に含まれたメモリチップの構造の一例を示す平面図である。
【００４０】
図２に示すように、メモリチップ１２０ａは、貫通電極１６１ａとメモリバンク１２１，１２２，１２３，１２４とで構成されたメモリコアを含む。図１に示すように、メモリバンク１２１，１２２，１２３，１２４と貫通電極１６１ａとの間には入出力バッファＩ／ＯＢＵＦＦＥＲＳが接続されているが、図２では説明の便宜上省略した。メモリバンク１２１，１２２，１２３，１２４上には、貫通電極１６１とメモリバンク１２１，１２２，１２３，１２４内にある回路ブロックとを電気的に接続する内部電極が配置されている。図２では便宜上メモリバンクごとに１つの内部電極が図示されている。また、図２では、貫通電極１６１がメモリチップ１２０，１３０，１４０，１５０の中間部分に配置されているが、貫通電極１６１はメモリチップ１２０，１３０，１４０，１５０の任意の位置に配置される。
【００４１】
図３は、図１のメモリシステムの３次元構造を示す簡略化された透視図である。
【００４２】
図３に示すように、メモリシステム１００ａは、貫通電極１６１によって電気的に接続されたプロセッサチップ１１０及びメモリチップ１２０，１３０，１４０，１５０を含む。図３には２行で配置された貫通電極１６１が図示されているが、メモリシステム１００ａは任意の個数の貫通電極を有することができる。
【００４３】
図４は、本発明の第２実施形態による積層半導体メモリ装置を含むメモリシステム２００を示す断面図である。
図４に示すように、メモリシステム２００は、プロセッサチップ２１０及びプロセッサチップ２１０の上部に積層されたメモリチップ２２０，２３０，２４０，２５０で構成された積層半導体メモリ装置を含む。プロセッサチップ２１０はメモリコントローラ２１１を含むことができる。
【００４４】
第１メモリチップ２２０はプロセッサチップ２１０の上部に積層されており、第２メモリチップ２３０は第１メモリチップ２２０の上部に積層されており、第３メモリチップ２４０は第２メモリチップ２３０の上部に積層されており、第４メモリチップ２５０は第３メモリチップ２４０の上部に積層されている。貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４は、第４メモリチップ２５０から第１メモリチップ２２０までを貫通してプロセッサチップ２１０に接続される。
【００４５】
第１乃至第４入出力バッファ２２１，２２２，２２３，２２４は、第１メモリチップ２２０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４に各々接続されて４ビット信号である第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：３＞により選択的に活性化される。
【００４６】
第５乃至第８入出力バッファ２３１，２３２，２３３，２３４は、第２メモリチップ２３０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４に各々接続されて４ビット信号である第２バッファイネーブル信号ＥＮ＿ＢＵＦ＿２＜０：３＞により選択的に活性化される。
【００４７】
第９乃至第１２入出力バッファ２４１，２４２，２４３，２４４は、第３メモリチップ２４０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４に各々接続されて４ビット信号である第３バッファイネーブル信号ＥＮ＿ＢＵＦ＿３＜０：３＞により選択的に活性化される。
【００４８】
第１３乃至第１６入出力バッファ２５１，２５２，２５３，２５４は、第４メモリチップ２５０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４に各々接続されて４ビット信号である第４バッファイネーブル信号ＥＮ＿ＢＵＦ＿４＜０：３＞により選択的に活性化される。
【００４９】
図４のメモリシステムは、第２貫通電極ＴＳＶ２のＤＰ１地点に断路（ｏｐｅｎ）などの欠陥を有し、第４貫通電極ＴＳＶ４のＤＰ２地点に欠陥を有する。第２貫通電極ＴＳＶ２のＤＰ１とプロセッサチップ２１０との間では通信が可能である。よって、欠陥を有する第２貫通電極ＴＳＶ２に接続された入出力バッファ２２２，２３２，２４２，２５２のうち欠陥発生地点ＤＰ１のすぐ下に位置した第１メモリチップ２２０に含まれた第２入出力バッファ２２２が活性化される。また、第４貫通電極ＴＳＶ４のＤＰ２とプロセッサチップ２１０との間では通信が可能である。よって、欠陥を有する第４貫通電極ＴＳＶ４に接続された入出力バッファ２２４，２３４，２４４，２５４のうち欠陥発生地点ＤＰ２のすぐ下に位置した第３メモリチップ２４０に含まれた第１２入出力バッファ２４４が活性化される。
【００５０】
また、第１メモリチップ３２０に含まれた第２入出力バッファ３２２がすでに活性化されたため、第１貫通電極ＴＳＶ１に接続された入出力バッファ２２１，２３１，２４１，２５１のうち第２メモリチップ２３０に含まれた第５入出力バッファ２３１が活性化される。また、第３メモリチップ２４０に含まれた第１２入出力バッファ２４４がすでに活性化されたため、第３貫通電極ＴＳＶ３に接続された入出力バッファ２２３，２３３，２４３，２５３のうち第４メモリチップ２５０に含まれた第１５入出力バッファ２５３が活性化される。
【００５１】
図５は、本発明の第３実施形態による積層半導体メモリ装置を含むメモリシステムを示す断面図である。
【００５２】
図５に示すように、メモリシステム２００ａは、プロセッサチップ２１０ａ及びプロセッサチップ２１０ａの上部に積層されたメモリチップ２２０ａ，２３０ａ，２４０ａ，２５０ａで構成された積層半導体メモリ装置を含む。プロセッサチップ２１０ａはメモリコントローラ２１１を含むことができる。貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４は、第４メモリチップ２５０ａから第１メモリチップ２２０ａまでを貫通してプロセッサチップ２１０ａに接続される。
【００５３】
図５の積層半導体メモリ装置及び積層半導体メモリ装置を含むメモリシステムにおいて、メモリチップ２２０ａ，２３０ａ，２４０ａ，２５０ａの各々の内部にバッファ制御回路が含まれている。第１メモリチップ２２０ａ内に含まれた第１バッファ制御回路２２５は、第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１を生成し、第１メモリチップ２２０ａ内に含まれた入出力バッファ２２１，２２２，２２３，２２４を活性化または不活性化させる。第２メモリチップ２３０ａ内に含まれた第２バッファ制御回路２３５は、第２バッファイネーブル信号ＥＮ＿ＢＵＦ＿２を生成し、第２メモリチップ２３０ａ内に含まれた入出力バッファ２３１，２３２，２３３，２３４を活性化または不活性化させる。第３メモリチップ２４０ａ内に含まれた第３バッファ制御回路２４５は、第３バッファイネーブル信号ＥＮ＿ＢＵＦ＿３を生成し、第３メモリチップ２４０ａ内に含まれた入出力バッファ２４１，２４２，２４３，２４４を活性化または不活性化させる。第４メモリチップ２５０ａ内に含まれた第４バッファ制御回路２５５は、第４バッファイネーブル信号ＥＮ＿ＢＵＦ＿４を生成し、第４メモリチップ２５０ａ内に含まれた入出力バッファ２５１，２５２，２５３，２５４を活性化または不活性化させる。
【００５４】
図６は、図５の積層半導体メモリ装置を構成する１つのチップの構造の一例を示す簡略化された回路図である。
【００５５】
図６に示すように、第１メモリチップ２２０ａのバッファ制御回路２２５は、第１接続ラインＣＬ１を介して入出力バッファＢＵＦ１１，ＢＵＦ２１，…，ＢＵＦｎ１に接続されている。入出力バッファＢＵＦ１１，ＢＵＦ２１，…，ＢＵＦｎ１は、各々の貫通電極ＴＳＶ１１，ＴＳＶ２１，…，ＴＳＶｎ１に接続されている。バッファ制御回路２２５は、第２接続ラインＣＬ２を介して入出力バッファＢＵＦ１２，ＢＵＦ２２，…，ＢＵＦｎ２に接続されている。入出力バッファＢＵＦ１２，ＢＵＦ２２，…，ＢＵＦｎ２は、各々の貫通電極ＴＳＶ１２，ＴＳＶ２２，…，ＴＳＶｎ２に接続されている。バッファ制御回路２２５は、第３接続ラインＣＬ３を介して入出力バッファＢＵＦ１３，ＢＵＦ２３，…，ＢＵＦｎ３に接続されている。入出力バッファＢＵＦ１３，ＢＵＦ２３，…，ＢＵＦｎ３は、各々の貫通電極ＴＳＶ１３，ＴＳＶ２３，…，ＴＳＶｎ３に接続されている。バッファ制御回路２２５は、第４接続ラインＣＬ４を介して入出力バッファＢＵＦ１４，ＢＵＦ２４，…，ＢＵＦｎ４に接続されている。入出力バッファＢＵＦ１４，ＢＵＦ２４，…，ＢＵＦｎ４は、各々の貫通電極ＴＳＶ１４，ＴＳＶ２４，…，ＴＳＶｎ４に接続されている。
【００５６】
入出力バッファＢＵＦ１１，ＢＵＦ２１，…，ＢＵＦｎ１は、貫通電極ＴＳＶ１１，ＴＳＶ２１，…，ＴＳＶｎ１を介して出力データＤＱ０＿０，ＤＱ０＿１，…，ＤＱ０＿ｎを出力し、入出力バッファＢＵＦ１２，ＢＵＦ２２，…，ＢＵＦｎ２は、貫通電極ＴＳＶ１２，ＴＳＶ２２，…，ＴＳＶｎ２を介して出力データＤＱ１＿０，ＤＱ１＿１，…，ＤＱ１＿ｎを出力する。入出力バッファＢＵＦ１３，ＢＵＦ２３，…，ＢＵＦｎ３は、貫通電極ＴＳＶ１３，ＴＳＶ２３，…，ＴＳＶｎ３を介して出力データＤＱ２＿０，ＤＱ２＿１，…，ＤＱ２＿ｎを出力し、入出力バッファＢＵＦ１４，ＢＵＦ２４，…，ＢＵＦｎ４は、貫通電極ＴＳＶ１４，ＴＳＶ２４，…，ＴＳＶｎ４を介して出力データＤＱ３＿０，ＤＱ３＿１，…，ＤＱ３＿ｎを出力する。
【００５７】
バッファ制御回路２２５は、４ビットである第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：３＞を生成する。第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：３＞の第１ビットＥＮ＿ＢＵＦ＿１＜０＞は、第１接続ラインＣＬ１を介して入出力バッファＢＵＦ１１，ＢＵＦ２１，…，ＢＵＦｎ１を活性化し、第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：３＞の第２ビットＥＮ＿ＢＵＦ＿１＜１＞は、第２接続ラインＣＬ２を介して入出力バッファＢＵＦ１２，ＢＵＦ２２，…，ＢＵＦｎ２を活性化する。第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：３＞の第３ビットＥＮ＿ＢＵＦ＿１＜２＞は、第３接続ラインＣＬ３を介して入出力バッファＢＵＦ１３，ＢＵＦ２３，…，ＢＵＦｎ３を活性化し、第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：３＞の第４ビットＥＮ＿ＢＵＦ＿１＜３＞は、第４接続ラインＣＬ４を介して入出力バッファＢＵＦ１４，ＢＵＦ２４，…，ＢＵＦｎ４を活性化する。
【００５８】
図７及び図８は、図６の回路図に含まれたバッファ制御回路の実施形態を示す回路図である。
【００５９】
図７に示すように、バッファ制御回路２２５ａはＯＴＰ（ｏｎｅ  ｔｉｍｅ  ｐｒｏｇｒａｍｍｉｎｇ）を用いて実現することができる。また、図８に示すように、バッファ制御回路２２５ｂはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を用いて実現することができる。
【００６０】
図９は、図５の積層半導体メモリ装置を構成する１つのチップの構造の別の一例を示す簡略化された回路図である。
【００６１】
図９に示すように、メモリチップ２２０ｂは入出力バッファ毎に独立的にバッファ制御回路を含む。例えば、入出力バッファＢＵＦ１１はバッファ制御回路ＢＣＣ１１によって制御され、入出力バッファＢＵＦ１２はバッファ制御回路ＢＣＣ１２によって制御され、入出力バッファＢＵＦ１３はバッファ制御回路ＢＣＣ１３によって制御され、入出力バッファＢＵＦ１４はバッファ制御回路ＢＣＣ１４によって制御される。同様に、入出力バッファＢＵＦ２１はバッファ制御回路ＢＣＣ２１によって制御され、入出力バッファＢＵＦ２２はバッファ制御回路ＢＣＣ２２によって制御され、入出力バッファＢＵＦ２３はバッファ制御回路ＢＣＣ２３によって制御され、入出力バッファＢＵＦ２４はバッファ制御回路ＢＣＣ２４によって制御される。同様に、入出力バッファＢＵＦｎ１はバッファ制御回路ＢＣＣｎ１によって制御され、入出力バッファＢＵＦｎ２はバッファ制御回路ＢＣＣｎ２によって制御され、入出力バッファＢＵＦｎ３はバッファ制御回路ＢＣＣｎ３によって制御され、入出力バッファＢＵＦｎ４はバッファ制御回路ＢＣＣｎ４によって制御される。
【００６２】
図１０及び図１１は、図９の回路図に含まれたバッファ制御回路の実施形態を示す回路図である。図１０及び図１１に示すように、バッファ制御回路ＢＣＣ１１はＯＴＰまたはＥＥＰＲＯＭを用いて実現することができる。
【００６３】
図１２は、本発明の第４実施形態による積層半導体メモリ装置を含むメモリシステム３００を示す断面図である。
【００６４】
図１２に示すように、メモリシステム３００は、プロセッサチップ３１０及びプロセッサチップ３１０の上部に積層されたメモリチップ３２０，３３０，３４０，３５０で構成された積層半導体メモリ装置を含む。プロセッサチップ３１０はメモリコントローラ３１１を含むことができる。
【００６５】
第１メモリチップ３２０はプロセッサチップ３１０の上部に積層されており、第２メモリチップ３３０は第１メモリチップ３２０の上部に積層されており、第３メモリチップ３４０は第２メモリチップ３３０の上部に積層されており、第４メモリチップ３５０は第３メモリチップ３４０の上部に積層されている。貫通電極ＴＳＶ１，ＴＳＶ２，ＴＳＶ３，ＴＳＶ４は、第４メモリチップ３５０から第１メモリチップ３２０までを貫通してプロセッサチップ３１０に接続される。
【００６６】
第１及び第２入出力バッファ３２１，３２２は、第１メモリチップ３２０内に含まれていて、第１及び第２貫通電極ＴＳＶ１，ＴＳＶ２に各々接続されて２ビット信号である第１バッファイネーブル信号ＥＮ＿ＢＵＦ＿１＜０：１＞により選択的に活性化される。
【００６７】
第３及び第４入出力バッファ３３１，３３２は、第２メモリチップ３３０内に含まれていて、第３及び第４貫通電極ＴＳＶ３，ＴＳＶ４に各々接続されて２ビット信号である第２バッファイネーブル信号ＥＮ＿ＢＵＦ＿２＜０：１＞により選択的に活性化される。
【００６８】
第５及び第６入出力バッファ３４１，３４２は、第３メモリチップ３４０内に含まれていて、第１及び第２貫通電極ＴＳＶ１，ＴＳＶ２に各々接続されて２ビット信号である第３バッファイネーブル信号ＥＮ＿ＢＵＦ＿３＜０：１＞により選択的に活性化される。
【００６９】
第７及び第８入出力バッファ３５１，３５２は、第４メモリチップ３５０内に含まれていて、第３及び第４貫通電極ＴＳＶ３，ＴＳＶ４に各々接続されて２ビット信号である第４バッファイネーブル信号ＥＮ＿ＢＵＦ＿４＜０：１＞により選択的に活性化される。
【００７０】
図４の実施形態とは異なって、図１２の積層半導体メモリ装置を含むメモリシステムのメモリチップ３２０，３３０，３４０，３５０は、各々の貫通電極ＴＳＶ１，ＴＳＶ１，ＴＳＶ３，ＴＳＶ４のすべてに接続せず、貫通電極ＴＳＶ１，ＴＳＶ１，ＴＳＶ３，ＴＳＶ４のうちの２つの貫通電極に接続される。
【００７１】
図１２のメモリシステムは、第２貫通電極ＴＳＶ２のＤＰ１地点において断路（ｏｐｅｎ）などの欠陥を有し、第４貫通電極ＴＳＶ４のＤＰ２地点において欠陥を有する。第２貫通電極ＴＳＶ２のＤＰ１とプロセッサチップ３１０との間では通信が可能である。よって、欠陥を有する第２貫通電極ＴＳＶ２に接続された入出力バッファ３２２，３４２のうち欠陥発生地点ＤＰ１のすぐ下に位置した第１メモリチップ３２０に含まれた第２入出力バッファ３２２が活性化される。また、第４貫通電極ＴＳＶ４のＤＰ２とプロセッサチップ３１０の間では通信が可能である。よって、欠陥を有する第４貫通電極ＴＳＶ４に接続された入出力バッファ３３２，３５２のうち欠陥発生地点ＤＰ２のすぐ下に位置した第２メモリチップ２４０に含まれた第４入出力バッファ３３２が活性化される。
【００７２】
また、第１メモリチップ３２０に含まれた第２入出力バッファ３２２がすでに活性化されたため、第１貫通電極ＴＳＶ１に接続された入出力バッファ３２１，３４１のうち第３メモリチップ３４０に含まれた第５入出力バッファ３４１が活性化される。また、第２メモリチップ３３０に含まれた第４入出力バッファ３３２がすでに活性化されたため、第３貫通電極ＴＳＶ３に接続された入出力バッファ３３１，３５１のうち第４メモリチップ３５０に含まれた第７入出力バッファ３５１が活性化される。
【００７３】
図１３は、本発明の第５実施形態による積層半導体メモリ装置を含むメモリシステム４００を示す断面図である。
【００７４】
図１３に示すように、メモリシステム４００はプロセッサチップ４１０及びプロセッサチップ４１０の上部に積層されたメモリチップ４２０，４３０，４４０，４５０で構成された積層半導体メモリ装置を含む。プロセッサチップ４１０はメモリコントローラ４１１を含むことができる。
【００７５】
第１メモリチップ４２０はプロセッサチップ４１０の上部に積層されており、第２メモリチップ４３０は第１メモリチップ４２０の上部に積層されており、第３メモリチップ４４０は第２メモリチップ４３０の上部に積層されており、第４メモリチップ４５０は第３メモリチップ４４０の上部に積層されている。貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４，ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８は、第４メモリチップ４５０から第１メモリチップ４２０までを貫通してプロセッサチップ４１０に接続される。貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４はアドレス／コマンドＡＤＤ／ＣＭＤの伝送を行い、貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８はデータＤＱの伝送を行う。
【００７６】
第１乃至第４入出力バッファ４２１，４２２，４２３，４２４は、第１メモリチップ４２０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４に各々接続されて４ビット信号である第１バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿１＜０：３＞により選択的に活性化される。第５乃至第８入出力バッファ４２５，４２６，４２７，４２８は、第１メモリチップ４２０内に含まれていて、第５乃至第８貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８に各々接続されて４ビット信号である第２バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿１＜０：３＞により選択的に活性化される。
第９乃至第１２入出力バッファ４３１，４３２，４３３，４３４は、第２メモリチップ４３０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４に各々接続されて４ビット信号である第３バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿２＜０：３＞により選択的に活性化される。第１３乃至第１６入出力バッファ４３５，４３６，４３７，４３８は、第２メモリチップ４３０内に含まれていて、第５乃至第８貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８に各々接続されて４ビット信号である第４バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿２＜０：３＞により選択的に活性化される。
【００７７】
第１７乃至第２０入出力バッファ４４１，４４２，４４３，４４４は、第３メモリチップ４４０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４に各々接続されて４ビット信号である第５バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿３＜０：３＞により選択的に活性化される。第２１乃至第２４入出力バッファ４４５，４４６，４４７，４４８は、第３メモリチップ４４０内に含まれていて、第５乃至第８貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８に各々接続されて４ビット信号である第６バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿３＜０：３＞により選択的に活性化される。
【００７８】
第２５乃至第２８入出力バッファ４５１，４５２，４５３，４５４は、第４メモリチップ４５０内に含まれていて、第１乃至第４貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４に各々接続されて４ビット信号である第７バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿４＜０：３＞により選択的に活性化される。第２９乃至第３２入出力バッファ４５５，４５６，４５７，４５８は、第４メモリチップ４５０内に含まれていて、第５乃至第８貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８に各々接続されて４ビット信号である第８バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿４＜０：３＞により選択的に活性化される。
【００７９】
図１３の実施形態において、第１バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿１＜０：３＞、第３バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿２＜０：３＞、第５バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿３＜０：３＞、及び第７バッファイネーブル信号ＥＮ＿ＡＢＵＦ＿４＜０：３＞は、コマンド／アドレスのための第１乃至第４貫通電極ＴＳＶ１１，ＴＳＶ１２，ＴＳＶ１３，ＴＳＶ１４に接続された入出力バッファを制御する。第２バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿１＜０：３＞、第４バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿２＜０：３＞、第６バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿３＜０：３＞、及び第８バッファイネーブル信号ＥＮ＿ＤＢＵＦ＿４＜０：３＞は、データのための第５乃至第８貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８に接続された入出力バッファを制御する。
【００８０】
第１メモリチップ４２０と第２メモリチップ４３０との間の地点ＤＰ１において第６貫通電極ＴＳＶ１６が欠陥を有し、第３メモリチップ４４０と第４メモリチップ４５０との間の地点ＤＰ２において第８貫通電極ＴＳＶ１８が欠陥を有する場合、上記第６貫通電極ＴＳＶ１６に接続される第１メモリチップ４２０の第６入出力バッファ４２６が活性化され、第８貫通電極ＴＳＶ１８に接続される第３メモリチップ４４０の第２４入出力バッファ４４８が活性化される。
【００８１】
また、第１メモリチップ４２０に含まれた第６入出力バッファ４２６がすでに活性化されたため、第５貫通電極ＴＳＶ１５に接続された入出力バッファ４２５，４３５，４４５，４５５のうち第２メモリチップ４３０に含まれた第１３入出力バッファ４３５が活性化される。また、第３メモリチップ４４０に含まれた第２４入出力バッファ４４８がすでに活性化されたため、第７貫通電極ＴＳＶ１７に接続された入出力バッファ４２７，４３７，４４７，４５７のうち第４メモリチップ４５０に含まれた第３１入出力バッファ４５７が活性化される。
【００８２】
貫通電極の欠陥からデータのマッピング（ｍａｐｐｉｎｇ）が変更されると、変更されたデータのマッピングによってアドレス／コマンドＡＤＤ／ＣＭＤのマッピングも変更する。図１３の実施形態において、データのための貫通電極に接続された入出力バッファのうち第５貫通電極ＴＳＶ１５に接続される第１３入出力バッファ４３５が活性化され、第６貫通電極ＴＳＶ１６に接続される第６入出力バッファ４２６が活性化され、第７貫通電極ＴＳＶ１７に接続される第３１入出力バッファ４５７が活性化され、第８貫通電極ＴＳＶ１８に接続される第２４入出力バッファ４４８が活性化される。よって、アドレス／コマンドＡＤＤ／ＣＭＤのための貫通電極に接続された入出力バッファのうち第１貫通電極ＴＳＶ１１に接続される第９入出力バッファ４３１が活性化され、第２貫通電極ＴＳＶ１２に接続される第２入出力バッファ４２２が活性化され、第３貫通電極ＴＳＶ１３に接続される第２７入出力バッファ４５３が活性化され、第４貫通電極ＴＳＶ１４に接続される第２０入出力バッファ４４４が活性化されることができる。
【００８３】
図１４は、本発明の第６実施形態による積層半導体メモリ装置を含むメモリシステム４００ａを示す断面図である。
【００８４】
図１４のメモリシステム４００ａは、バッファイネーブル信号を生成するバッファ制御回路がメモリチップの各々に内蔵されている。図１４のメモリシステム４００ａの動作は、図１３に示すメモリシステム４００の動作に類似するため、図１４のメモリシステム４００ａに対する動作説明は省略する。
【００８５】
図１５は、本発明の第７実施形態による積層半導体メモリ装置を含むメモリシステム４００ｂを示す断面図である。
【００８６】
図１５のプロセッサチップ４１０ｂは、図１３のプロセッサチップ４１０に対応する。また、メモリチップ４２０ｂ，４３０ｂ，４４０ｂ，４５０ｂは、図１３のメモリチップ４２０，４３０，４４０，４５０に対応する。図１５に示すように、アドレス／コマンドＡＤＤ／ＣＭＤのための貫通電極に欠陥が発生した際、データのマッピングが変更される。
【００８７】
図１５のメモリシステム４００ｂは、第２貫通電極ＴＳＶ１２のＤＰ３地点及び第４貫通電極ＴＳＶ１４のＤＰ４地点に欠陥を有する。アドレス／コマンドＡＤＤ／ＣＭＤのための貫通電極に接続された入出力バッファのうち第１貫通電極ＴＳＶ１１に接続される第９入出力バッファ４３１が活性化され、第２貫通電極ＴＳＶ１２に接続される第２入出力バッファ４２２が活性化され、第３貫通電極ＴＳＶ１３に接続される第２７入出力バッファ４５３が活性化され、第４貫通電極ＴＳＶ１４に接続される第２０入出力バッファ４４４が活性化される。よって、データのための貫通電極に接続された入出力バッファのうちの第５貫通電極ＴＳＶ１５に接続される第１３入出力バッファ４３５が活性化され、第６貫通電極ＴＳＶ１６に接続される第６入出力バッファ４２６が活性化され、第７貫通電極ＴＳＶ１７に接続される第３１入出力バッファ４５７が活性化され、第８貫通電極ＴＳＶ１８に接続される第２４入出力バッファ４４８が活性化されることができる。
【００８８】
積層半導体メモリ装置のデータのマッピングが変更されると、プロセッサチップ４１０はデータバスの変更されたマッピングを元通り復旧する必要がある。
【００８９】
図１６は、図１３、図１４、図１５のメモリシステムにおいて、変更したデータのマッピング（ｍａｐｐｉｎｇ）を元通り復旧するリペア回路４１２を示す回路図である。
【００９０】
図１６に示すように、リペア回路４１２は貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８に接続されたデマルチプレクサＤＭ１，ＤＭ２，ＤＭ３，ＤＭ４を含む。リペア回路４１２は、制御信号ＣＴＲＬに応答してデータＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３を貫通電極ＴＳＶ１５，ＴＳＶ１６，ＴＳＶ１７，ＴＳＶ１８のうちの１つに提供する。制御信号ＣＴＲＬはマッピングテーブル（ｍａｐｐｉｎｇ  ｔａｂｌｅ）に基づいて得ることができ、プロセッサチップ４１０がメモリチップに対してトレーニング（ｔｒａｉｎｉｎｇ）動作を行って得ることができる。
【００９１】
図１７は、本発明の実施形態による積層半導体メモリ装置の貫通電極欠陥リペア方法を示すフローチャートである。
【００９２】
図１７に示すように、以下の段階によって積層半導体メモリ装置の貫通電極欠陥をリペアすることができる。
１．メモリチップの全部又は一部と貫通電極の各々との間に入出力バッファを結合する。
２．上記貫通電極の状態に基づいて入出力バッファを選択的に活性化する。
【００９３】
図１８は、図１７の貫通電極欠陥リペア方法において、入出力バッファを選択的に活性化する段階の一例を示すフローチャートである。
【００９４】
図１８に示すように、入出力バッファを選択的に活性化する段階は以下の段階を含むことができる。
１．欠陥を有する貫通電極に接続された入出力バッファのうち、欠陥発生地点より下に位置する１つのメモリチップに含まれた入出力バッファを活性化する。
２．欠陥を有しない貫通電極に接続された入出力バッファを活性化する。
【００９５】
図１９は、図１７の貫通電極欠陥リペア方法において、入出力バッファを選択的に活性化する段階の別の一例を示すフローチャートである。
【００９６】
図１９に示すように、入出力バッファを選択的に活性化する段階は以下の段階を含むことができる。
１．上記データのための貫通電極のうちの一部の欠陥によりデータバスのマッピング（ｍａｐｐｉｎｇ）を変更する。
２．アドレス／コマンドバスのマッピングを変更する。
【産業上の利用可能性】
【００９７】
本発明は、積層半導体メモリ装置を含むメモリシステムに適用可能である。
上述では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更することができる。
【符号の説明】
【００９８】
１００，２００，３００，４００  メモリシステム
１１０，２１０，３１０，４１０  プロセッサチップ
１１１，２１１，３１１，４１１  メモリコントローラ
１２０，１３０，１４０，１５０  メモリチップ
２２０，２３０，２４０，２５０  メモリチップ
３２０，３３０，３４０，３５０  メモリチップ
４２０，４３０，４４０，４５０  メモリチップ
【図１】
0005982097.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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