(57)【特許請求の範囲】
【請求項１】
基板と、前記基板に支持された薄膜トランジスタ、ゲート配線層、ソース配線層および端子部とを備え、
前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極と、前記端子部の下部導電層とを含み、
前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、
前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、酸化物半導体を含む第１半導体層と、少なくとも前記第１半導体層のチャネル領域を覆う保護層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、
前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、
前記層間絶縁層の上に形成された第１透明導電層と、
前記第１透明導電層上に形成された第１誘電体層と
前記第１誘電体層上に、前記第１誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層と
をさらに備え、
前記端子部は、前記下部導電層と、前記下部導電層上に延設された前記ゲート絶縁層と、前記ゲート絶縁層上に配置され、前記第１半導体層と同一の半導体膜から形成された第２半導体層と、前記第１透明導電層と同一の導電膜から形成された下部透明接続層と、前記下部透明接続層上に配置され、前記第２透明導電層と同一の導電膜から形成された上部透明接続層とを備え、
前記ゲート絶縁層および前記第２半導体層はコンタクトホールを有し、前記ゲート絶縁層の前記コンタクトホール側の側面と、前記第２半導体層の前記コンタクトホール側の側面とは整合しており、
前記下部透明接続層は、前記コンタクトホール内および前記第２半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、
前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している半導体装置。
【請求項２】
前記下部透明接続層の側面は、前記第２半導体層の前記コンタクトホールと反対側の側面と整合している請求項１に記載の半導体装置。
【請求項３】
前記上部透明接続層の端部は、前記下部透明接続層上にある請求項１または２に記載の半導体装置。
【請求項４】
前記上部透明接続層は、前記第２半導体層の前記コンタクトホールと反対側の側面を覆っている請求項１または２に記載の半導体装置。
【請求項５】
前記上部透明接続層と前記下部透明接続層との間に、前記第１誘電体層と同一の誘電体膜から形成された第２誘電体層をさらに有している請求項１または２に記載の半導体装置。
【請求項６】
前記第２誘電体層は、前記半導体層の前記コンタクトホールと反対側の側面を覆っている請求項５に記載の半導体装置。
【請求項７】
請求項１から６のいずれかに記載の半導体装置と、
前記半導体装置と対向するように配置された対向基板と、
前記対向基板と前記半導体装置との間に配置された液晶層と
を備え、
マトリクス状に配置された複数の画素を有し、
前記第２透明導電層は、画素毎に分離され、画素電極として機能する表示装置。
【請求項８】
前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、
前記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する請求項７に記載の表示装置。
【請求項９】
薄膜トランジスタおよび端子部を備える半導体装置を製造する方法であって、
（ａ）基板上に、下部導電層、ゲート配線およびゲート電極を含むゲート配線層を形成する工程と、
（ｂ）前記ゲート配線層を覆うゲート絶縁層を形成する工程と、
（ｃ）前記ゲート絶縁層上に酸化物半導体膜を形成し、これをパターニングすることにより、少なくとも一部が前記ゲート電極と重なる第１半導体層と、前記下部導電層の上方に第１開口部を有する第２半導体層とを形成する工程と、
（ｄ）前記第１半導体層のチャネル領域となる領域および前記第２半導体層の上面を少なくとも覆う保護層を形成する工程と、
（ｅ）前記保護層が形成された前記基板の表面に導電膜を形成し、これをパターニングすることにより、前記第１半導体層に接するソース電極およびドレイン電極を含むソース配線層を形成する工程と、
（ｆ）前記ソース配線層が形成された前記基板の表面に第１絶縁膜を形成し、前記第１絶縁膜、前記ゲート絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層のうち前記第２半導体層上に位置する部分を除去し、かつ、前記第２半導体層をエッチングマスクとして、前記第１絶縁膜および前記ゲート絶縁層を除去して前記下部導電層を露出させる工程を含み、これにより、前記第２半導体層および前記ゲート絶縁層にコンタクトホールを形成する、工程と、
（ｇ）前記コンタクトホール内および前記第２半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、
（ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程と
を包含する半導体装置の製造方法。
【請求項１０】
前記工程（ｇ）は、前記コンタクトホール内および前記第２半導体層上に透明導電膜を形成する工程と、前記透明導電膜および前記第２半導体層を同時にエッチングする工程を含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｇ）と前記工程（ｆ）との間に、前記下部透明導電層の一部上に誘電体層を形成する工程をさらに含み、
前記工程（ｆ）において、前記上部透明接続層は、前記下部透明導電層および前記誘電体層と接するように形成される請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
基板と、前記基板に支持された端子部とを備える半導体装置であって、
前記端子部は、
前記基板上に形成された下部導電層と、
前記下部導電層を覆う絶縁層と、
前記絶縁層上に形成された酸化物半導体を含む半導体層と、
下部透明接続層と、
前記下部透明接続層上に配置された透明な上部透明接続層と
を備え、
前記絶縁層および前記半導体層はコンタクトホールを有し、前記絶縁層の前記コンタクトホール側の側面と、前記半導体層の前記コンタクトホール側の側面とは整合しており、
前記下部透明接続層は、前記コンタクトホール内および前記半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、
前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接しており、
前記上部透明接続層と前記下部透明接続層との間に位置する誘電体層をさらに有し、
前記誘電体層は、前記下部透明接続層の側面および前記半導体層の前記コンタクトホールと反対側の側面を覆い、かつ、前記絶縁層の上面と接しており、
前記上部透明接続層は、前記誘電体層の上面全体および前記誘電体層の前記コンタクトホールと反対側の側面を覆っている、半導体装置。
【請求項１３】
端子部を備える半導体装置を製造する方法であって、
（Ａ）基板上に下部導電層を形成する工程と、
（Ｂ）前記下部導電層を覆う絶縁層を形成する工程と、
（Ｃ）前記絶縁層上に、前記下部導電層の上方に第１開口部を有する、酸化物半導体を含む半導体層を形成する工程と、
（Ｄ）前記半導体層を覆う保護層を形成する工程と、
（Ｅ）前記保護層上および前記第１開口部内に第１絶縁膜を形成する工程と、
（Ｆ）前記第１絶縁膜、前記絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層を除去し、かつ、前記半導体層をエッチングマスクとして、前記第１絶縁膜および前記絶縁層を除去して、前記下部導電層の一部を露出させる工程を含み、これにより、前記絶縁層および前記半導体層にコンタクトホールを形成する、工程と、
（Ｇ）前記コンタクトホール内および前記半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、
（Ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程と
を包含する半導体装置の製造方法。
【請求項１４】
前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む請求項１から６および１２のいずれかに記載の半導体装置。
【請求項１５】
前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記酸化物半導体は結晶質である請求項１４に記載の半導体装置。
【請求項１７】
前記酸化物半導体は結晶質である請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備える半導体装置および表示装置、ならびに、薄膜トランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層と、液晶層に電圧を印加するための一対の電極とを備えている。【０００３】
ＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴと、液晶層などの光変調層に電圧を印加するための画素電極と、補助容量配線および補助容量電極などが形成されている。また、ＴＦＴ基板の端部には、ソース配線およびゲート配線を、駆動回路の入力端子にそれぞれ接続するための端子部が設けられている。駆動回路は、ＴＦＴ基板上に形成されていてもよいし、別個の基板（回路基板）上に形成されていてもよい。【０００４】
アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。【０００５】
このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。【０００６】
横方向電界方式の動作モードのうちＩＰＳモードの液晶表示装置では、ＴＦＴ基板上に、金属膜のパターニングによって一対の櫛歯電極が形成される。このため、透過率および開口率が低くなるという問題がある。これに対し、ＦＦＳモードの液晶表示装置では、ＴＦＴ基板上に形成する電極を透明化することにより、開口率および透過率を改善できる。【０００７】
ＦＦＳモードの液晶表示装置は、例えば特許文献１および特許文献２などに開示されている。【０００８】
これらの表示装置のＴＦＴ基板には、ＴＦＴの上方に、共通電極および画素電極が絶縁膜を介して設けられている。これらの電極のうち液晶層側に位置する電極（例えば画素電極）には、スリット状の開口が形成されている。これにより、画素電極から出て液晶層を通り、さらにスリット状の開口を通って共通電極に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。【０００９】
一方、近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。例えば特許文献３には、酸化物半導体ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−３２８９９号公報
【特許文献２】特開２００２−１８２２３０号公報
【特許文献３】特開２０１０−２３０７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に代表されるように、ＴＦＴ上に、２層の電極を有するＴＦＴ基板において、上述のように、２層の電極のそれぞれを透明導電膜を用いて形成すると、ＩＰＳモードの液晶表示装置に使用されるＴＦＴ基板よりも、開口率および透過率を高めることが可能である。また、酸化物半導体ＴＦＴを用いることにより、ＴＦＴ基板におけるトランジスタ部のサイズを縮小できるので、透過率をさらに改善できる。【００１２】
このような液晶表示装置では、液晶表示装置の用途の拡大や要求仕様により、信頼性をさらに高める必要がある。この対策の１つとして、ＴＦＴ基板の端子部に形成される各端子の信頼性（耐候性）の向上が求められている。なお、上述した特許文献１〜３には、具体的な端子構造は提案されていない。【００１３】
本発明は、上記に鑑みてなされたものであり、ＴＦＴ基板などの半導体装置、または、そのような半導体装置を用いた表示装置の信頼性を高めることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタ、ゲート配線層、ソース配線層および端子部とを備え、前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極と、前記端子部の下部導電層とを含み、前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、酸化物半導体を含む第１半導体層と、少なくとも前記第１半導体層のチャネル領域を覆う保護層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、前記層間絶縁層の上に形成された第１透明導電層と、前記第１透明導電層上に形成された第１誘電体層と、前記第１誘電体層上に、前記第１誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層とをさらに備え、前記端子部は、前記下部導電層と、前記下部導電層上に延設された前記ゲート絶縁層と、前記ゲート絶縁層上に配置され、前記第１半導体層と同一の半導体膜から形成された第２半導体層と、前記第１透明導電層と同一の導電膜から形成された下部透明接続層と、前記下部透明接続層上に配置され、前記第２透明導電層と同一の導電膜から形成された上部透明接続層とを備え、前記ゲート絶縁層および前記第２半導体層はコンタクトホールを有し、前記ゲート絶縁層の前記コンタクトホール側の側面と、前記第２半導体層の前記コンタクトホール側の側面とは整合しており、前記下部透明接続層は、前記コンタクトホール内および前記第２半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している。【００１５】
ある実施形態において、前記下部透明接続層の側面は、前記第２半導体層の前記コンタクトホールと反対側の側面と整合している。【００１６】
ある実施形態において、前記上部透明接続層の端部は、前記下部透明接続層上にある。【００１７】
ある実施形態において、前記上部透明接続層は、前記第２半導体層の前記コンタクトホールと反対側の側面を覆っている。【００１８】
ある実施形態において、前記上部透明接続層と前記下部透明接続層との間に、前記第１誘電体層と同一の誘電体膜から形成された第２誘電体層をさらに有している。【００１９】
ある実施形態において、前記第２誘電体層は、前記半導体層の前記コンタクトホールと反対側の側面を覆っている。【００２０】
本発明の実施形態の表示装置は、上記の半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層とを備え、マトリクス状に配置された複数の画素を有し、前記第２透明導電層は、画素毎に分離され、画素電極として機能する。【００２１】
ある実施形態において、前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する。【００２２】
本発明の実施形態の半導体装置の製造方法は、薄膜トランジスタおよび端子部を備える半導体装置を製造する方法であって、（ａ）基板上に、下部導電層、ゲート配線およびゲート電極を含むゲート配線層を形成する工程と、（ｂ）前記ゲート配線層を覆うゲート絶縁層を形成する工程と、（ｃ）前記ゲート絶縁層上に酸化物半導体膜を形成し、これをパターニングすることにより、少なくとも一部が前記ゲート電極と重なる第１半導体層と、前記下部導電層の上方に第１開口部を有する第２半導体層とを形成する工程と、（ｄ）前記第１半導体層のチャネル領域となる領域および前記第２半導体層の上面を少なくとも覆う保護層を形成する工程と、（ｅ）前記保護層が形成された前記基板の表面に導電膜を形成し、これをパターニングすることにより、前記第１半導体層に接するソース電極およびドレイン電極を含むソース配線層を形成する工程と、（ｆ）前記ソース配線層が形成された前記基板の表面に第１絶縁膜を形成し、前記第１絶縁膜、前記ゲート絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層のうち前記第２半導体層上に位置する部分を除去し、かつ、前記第２半導体層をエッチングマスクとして、前記第１絶縁膜および前記ゲート絶縁層を除去して前記下部導電層を露出させる工程を含み、これにより、前記第２半導体層および前記ゲート絶縁層にコンタクトホールを形成する、工程と、（ｇ）前記コンタクトホール内および前記第２半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、（ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程とを包含する。【００２３】
ある実施形態において、前記工程（ｇ）は、前記コンタクトホール内および前記第２半導体層上に透明導電膜を形成する工程と、前記透明導電膜および前記第２半導体層を同時にエッチングする工程を含む。【００２４】
ある実施形態において、前記工程（ｇ）と前記工程（ｆ）との間に、前記下部透明導電層の一部上に誘電体層を形成する工程をさらに含み、前記工程（ｆ）において、前記上部透明接続層は、前記下部透明導電層および前記誘電体層と接するように形成される。【００２５】
本発明による他の実施形態の半導体装置は、基板と、前記基板に支持された端子部とを備える半導体装置であって、前記端子部は、前記基板上に形成された下部導電層と、前記下部導電層を覆う絶縁層と、前記絶縁層上に形成された酸化物半導体を含む半導体層と、前記下部透明接続層と、前記下部透明接続層上に配置された透明な上部透明接続層とを備え、前記絶縁層および前記半導体層はコンタクトホールを有し、前記絶縁層の前記コンタクトホール側の側面と、前記半導体層の前記コンタクトホール側の側面とは整合しており、前記下部透明接続層は、前記コンタクトホール内および前記半導体層上に形成され、前記コンタクトホール内で前記下部導電層と接しており、前記上部透明接続層は、前記コンタクトホールの底面および側壁において、前記下部透明接続層と接している。【００２６】
ある実施形態において、前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。【００２７】
本発明による他の実施形態の半導体装置の製造方法は、端子部を備える半導体装置を製造する方法であって、（Ａ）基板上に下部導電層を形成する工程と、（Ｂ）前記下部導電層を覆う絶縁層を形成する工程と、（Ｃ）前記絶縁層上に、前記下部導電層の上方に第１開口部を有する、酸化物半導体を含む半導体層を形成する工程と、（Ｄ）前記半導体層を覆う保護層を形成する工程と、（Ｅ）前記保護層上および前記第１開口部内に第１絶縁膜を形成する工程と、（Ｆ）前記第１絶縁膜、前記絶縁層および前記保護層のエッチングを同時に行う工程であって、前記保護層を除去し、かつ、前記半導体層をエッチングマスクとして、前記第１絶縁膜および前記絶縁層を除去して、前記下部導電層の一部を露出させる工程を含み、これにより、前記絶縁層および前記半導体層にコンタクトホールを形成する、工程と、（Ｇ）前記コンタクトホール内および前記半導体層上に、前記コンタクトホール内で前記下部導電層と接する下部透明接続層を形成する工程と、（Ｈ）前記下部透明接続層上に、前記コンタクトホールの底面および側面において前記下部透明接続層と接するように上部透明接続層を形成する工程とを包含する。【００２８】
ある実施形態において、前記酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む。
【発明の効果】
【００２９】
本発明の実施形態によれば、ＴＦＴと、ＴＦＴの上に形成された第１透明導電層と、第１透明導電層上に誘電体層を介して形成された第２透明導電層とを備えた半導体装置において、第１および第２透明導電層を利用して、冗長構造を有する端子を形成する。従って、端子部の信頼性を高めることができる。【００３０】
また、本発明の実施形態によれば、上記のような端子部を有する半導体装置を、マスク枚数を増大させることなく、効率よく製造することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明による実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。
【図２】（ａ）および（ｂ）は、それぞれ、本発明による実施形態１のＴＦＴ基板の周辺領域に形成された端子部１０２を示す平面図および断面図である。（ｃ）は、端子部１０２の他の例を示す断面図である。
【図３】（ａ）および（ｂ）は、それぞれ、本発明による実施形態１におけるＴＦＴ１０１およびコンタクト部１０５（１）の平面図および断面図である。
【図４】（ａ）および（ｂ）は、それぞれ、本発明の実施形態１における他のコンタクト部１０５（２）を示す平面図および断面図である。
【図５Ａ】本発明の実施形態１におけるさらに他のコンタクト部１０５（３）を示す平面図である。
【図５Ｂ】本発明の実施形態１におけるさらに他のコンタクト部１０５（３）を示す断面図である。
【図６Ａ】本発明による実施形態１におけるＳ−Ｇ接続部形成領域１０３Ｒの一部を示す平面図である。
【図６Ｂ】本発明による実施形態１におけるＳ−Ｇ接続部形成領域１０３Ｒの一部を示す断面図である。
【図７】本発明による実施形態１の液晶表示装置１０００を例示する図である。
【図８】半導体装置１００の製造方法のフローを示す図である。
【図９Ａ】（ａ）〜（ｃ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程平面図である。
【図９Ｂ】（ａ）〜（ｃ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程断面図である。
【図１０Ａ】（ｄ）〜（ｆ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程平面図である。
【図１０Ｂ】（ｄ）〜（ｆ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程断面図である。
【図１１Ａ】（ｇ）および（ｈ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程平面図である。
【図１１Ｂ】（ｇ）および（ｈ）は、それぞれ、本発明による実施形態１の半導体装置の製造方法を説明するための工程断面図である。
【図１２】（ａ）〜（ｅ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。
【図１３】（ｆ）〜（ｉ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。
【図１４】（ｊ）〜（ｍ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。
【図１５】（ｎ）〜（ｐ）は、それぞれ、本発明による実施形態２の半導体装置の製造方法を説明するための工程断面図である。
【図１６】（ａ）および（ｂ）は、それぞれ、本発明による実施形態３のＴＦＴ基板の周辺領域に形成された端子部２０２を示す平面図および断面図である。
【図１７】（ａ）および（ｂ）は、それぞれ、本発明による実施形態３の半導体装置の製造方法を説明するための工程断面図である。
【図１８】（ａ）〜（ｃ）は、それぞれ、本発明による実施形態４の半導体装置の製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、および半導体装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
【００３３】
（実施形態１）
本発明による半導体装置の実施形態１は、アクティブマトリクス型の液晶表示装置に使用されるＴＦＴ基板である。以下では、ＦＦＳモードの表示装置に使用されるＴＦＴ基板を例に説明する。なお、本実施形態の半導体装置は、ＴＦＴと２層の透明導電層とを基板上に有していればよく、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含むものとする。
【００３４】
図１は、本実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。半導体装置１００は、表示に寄与する表示領域（アクティブ領域）１２０と、アクティブ領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。
【００３５】
表示領域１２０には、複数のゲート配線Ｇと複数のソース配線Ｓとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。図示するように、複数の画素はマトリクス状に配置されている。各画素には画素電極（図示せず）が形成されている。図示しないが、各画素において、複数のソース配線Ｓと複数のゲート配線Ｇとの各交点の付近には、能動素子である薄膜トランジスタ（ＴＦＴ）が形成されている。各ＴＦＴは、コンタクト部により、画素電極と電気的に接続されている。本明細書では、ＴＦＴおよびコンタクト部が形成される領域を「トランジスタ形成領域１０１Ｒ」と称する。また、本実施形態では、画素電極の下方には、誘電体層（絶縁層）を介して画素電極と対向する共通電極（図示せず）が設けられている。共通電極には、共通信号（ＣＯＭ信号）が印加される。
【００３６】
周辺領域１１０には、ゲート配線Ｇまたはソース配線Ｓと外部配線とを電気的に接続するための端子部１０２が形成されている。また、各ソース配線Ｓと端子部１０２との間に、ゲート配線Ｇと同じ導電膜から形成された接続配線に接続するためのＳ−Ｇ接続部（ソース配線Ｓからゲート配線Ｇへのつなぎ換え部）１０３が形成されていてもよい。その場合、この接続配線は、端子部１０２において外部配線と接続される。本明細書では、複数の端子部１０２が形成される領域を「端子部形成領域１０２Ｒ」、Ｓ−Ｇ接続部１０３が形成される領域を「Ｓ−Ｇ接続部形成領域１０３Ｒ」とそれぞれ称する。
【００３７】
また、図示する例では、周辺領域１１０に、共通電極にＣＯＭ信号を印加するためのＣＯＭ信号用配線ＳCOM、ＧCOMと、共通電極とＣＯＭ信号用配線ＧCOMとを接続するＣＯＭ−Ｇ接続部（図示せず）、共通電極とＣＯＭ信号用配線ＳCOMとを接続するＣＯＭ−Ｓ接続部（図示せず）、とが形成されている。ここでは、ＣＯＭ信号用配線ＳCOM、ＧCOMは、表示領域１２０を包囲するようにリング状に設けられているが、ＣＯＭ信号用配線ＳCOM、ＧCOMの平面形状は特に限定されない。
【００３８】
この例では、ソース配線Ｓに平行に延びるＣＯＭ信号用配線ＳCOMは、ソース配線Ｓと同じ導電膜から形成され、ゲート配線Ｇに平行に延びるＣＯＭ信号用配線ＧCOMは、ゲート配線Ｇと同じ導電膜から形成されている。これらのＣＯＭ信号用配線ＳCOM、ＧCOMは、例えば周辺領域１１０において、表示領域１２０の各角部の近傍で、互いに電気的に接続されている。なお、ＣＯＭ信号用配線を形成するための導電膜は上記に限定されない。ＣＯＭ信号用配線全体がゲート配線Ｇと同じ導電膜、またはソース配線Ｓと同じ導電膜から形成されていてもよい。
【００３９】
ＣＯＭ信号用配線ＧCOMと共通電極とを接続するためのＣＯＭ−Ｇ接続部は、周辺領域１１０において、隣接するソース配線Ｓの間に、Ｓ−Ｇ接続部１０３と重ならないように配置されていてもよい。本明細書では、ＣＯＭ−Ｇ接続部が形成される領域を「ＣＯＭ−Ｇ接続部形成領域１０４Ｒ」と称する。
【００４０】
図示しないが、周辺領域１１０において、ＣＯＭ信号用配線ＳCOMと共通電極とを接続するためのＣＯＭ−Ｓ接続部が配置されていてもよい。
【００４１】
なお、半導体装置１００を適用する表示装置の動作モードによっては、対向電極は共通電極でなくてもよい。その場合には、周辺領域１１０に、ＣＯＭ信号用配線およびＣＯＭ−Ｇ接続部が形成されていなくてもよい。また、半導体装置１００を縦電界駆動方式の動作モードの表示装置に適用する場合などには、誘電体層を介して画素電極に対向して配置される透明導電層を電極として機能させなくてもよい。
【００４２】
＜端子部形成領域１０２Ｒ＞
まず、本実施形態のＴＦＴ基板における端子部の構造を説明する。図２（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板の周辺領域に形成された端子部を示す平面図および断面図である。なお、図２（ｂ）では、隣接する２つの端子を図示しているが、端子の個数は特に限定されない。
【００４３】
端子部１０２は、基板１上に配置された下部導電層３ｔと、下部導電層３ｔを覆うように延設されたゲート絶縁層５と、ゲート絶縁層５の上に形成された、酸化物半導体からなる半導体層７ｔとを有している。ゲート絶縁層５および半導体層７ｔには、下部導電層３ｔの一部を露出する（下部導電層３ｔに達する）コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、ゲート絶縁層５の開口部５ｑと、半導体層７ｔの開口部７ｑとによって構成されている。コンタクトホールＣＨの側壁において、ゲート絶縁層５の開口部５ｑの側面（コンタクトホールＣＨ側の側面）と、半導体層７ｔの開口部７ｑの側面（コンタクトホールＣＨ側の側面）とは整合している。
【００４４】
半導体層７ｔ上およびコンタクトホールＣＨ内には、下部透明接続層１５ｔが形成されている。下部透明接続層１５ｔは、コンタクトホールＣＨ内で下部導電層３ｔと接している。下部透明接続層１５ｔ上には、上部透明接続層１９ｔが形成されている。上部透明接続層１９ｔは、コンタクトホールＣＨの底面および側面において、下部透明接続層１５ｔと接している。端子部１０２では、下部透明接続層１５ｔを介して、上部透明接続層１９ｔと下部導電層３ｔとの電気的な接続が確保される。
【００４５】
図示する例では、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。下部導電層３ｔは、ゲート配線３と接続されていてもよい（ゲート端子部）。あるいは、Ｓ−Ｇ接続部を介してソース配線１１と接続されていてもよい（ソース端子部）。
【００４６】
本実施形態の端子部１０２は、下部透明接続層１５ｔおよび上部透明接続層１９ｔによる冗長構造を有している。このため、ゲート絶縁層５および半導体層７ｔからなる凹部に形成される導電膜の段切れによる抵抗の増大を抑制できるので、従来よりも信頼性を向上できる。また、本実施形態によると、後述するように、ゲート絶縁層５に開口部５ｑを形成する工程において半導体層７ｔをエッチングマスクとして利用できるので、製造プロセスを複雑化させずに、冗長構造を有する端子部１０２を製造できる。
【００４７】
本実施形態をＦＦＳモードの表示装置に使用されるＴＦＴ基板に適用する場合、下部透明接続層１５ｔを共通電極と同じ透明導電膜から形成し、上部透明接続層１９ｔを画素電極と同じ導電膜から形成することが好ましい。このように、共通電極および画素電極となる一対の電極層を利用することにより、製造工程数やマスク枚数の増加を抑えつつ、冗長構造を有する端子部１０２を形成できる。
【００４８】
基板１の法線方向から見たとき、半導体層７ｔ、上部透明接続層１９ｔおよび下部透明接続層１５ｔは重なっていることが好ましい。すなわち、上部透明接続層１９ｔは、下部透明接続層１５ｔのうち半導体層７ｔの上に位置する部分も覆っていることが好ましい。これにより、段切れによる抵抗の増大をより確実に抑制できる。なお、図２（ａ）に示す例では、上部透明接続層１９ｔの端部１９ｅは、下部透明接続層１５ｔの上にあるが、上部透明接続層１９ｔは、下部透明接続層１５ｔの上面全体を覆っていてもよい。例えば、図２（ｃ）に示すように、上部透明接続層１９ｔは、下部透明接続層１５ｔの上面全体を覆うだけでなく、下部透明接続層１５ｔおよび半導体層７ｔの開口部７ｑと反対側の側面まで覆っていてもよい。
【００４９】
本実施形態では、半導体層７ｔの開口部７ｑ側の側面は、ゲート絶縁層５の開口部５ｑ側の側面と整合している。このような構成は、後述するように、半導体層７ｔをエッチングマスクとして、ゲート絶縁層５に開口部５ｑを形成することによって得られる。また、半導体層７ｔの開口部７ｑと反対側の側面は、下部透明接続層１５ｔの側面と整合していてもよい。このような構成は、半導体層７ｔと下部透明接続層１５ｔとを同時にエッチングすることによって得られる。
【００５０】
なお、本明細書において、異なる２以上の層の「側面が整合する」とは、これらの層の側面が垂直方向に面一である場合のみでなく、これらの層の側面が連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、同一のマスクを用いて、これらの層をエッチングすること等によって得られる。
【００５１】
＜トランジスタ形成領域１０１Ｒ＞
本実施形態の半導体装置１００は画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５（１）とを有している。本実施形態では、コンタクト部１０５（１）もトランジスタ形成領域１０１Ｒに設けられる。
【００５２】
図３（ａ）および（ｂ）は、それぞれ、本実施形態におけるＴＦＴ１０１およびコンタクト部１０５（１）の平面図および断面図である。なお、図３（ｂ）に示す断面図では、基板１に対して傾斜した面（テーパー部など）が階段状の線で示されているが、実際には、なめらかな傾斜面である。本願の他の断面図についても同様である。
【００５３】
本実施形態の半導体装置１００は画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５（１）とを有している。本実施形態では、コンタクト部１０５（１）もトランジスタ形成領域１０１Ｒに設けられる。
【００５４】
トランジスタ形成領域１０１Ｒには、ＴＦＴ１０１、ＴＦＴ１０１を覆う絶縁層１４、絶縁層１４の上方に配置された、第１透明導電層１５に電気的に接続されていないドレイン接続透明導電層１５ａ、ならびに第１透明導電層１５の上に誘電体層（絶縁層）１７を介して配置された第２透明導電層１９ａが形成されている。また、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとは、層間絶縁層１４および誘電体層１７に形成された第１コンタクトホールＣＨ１内において、電気的に接続されている。本明細書では、第１透明導電層１５とＴＦＴ１０１との間に形成された絶縁層１４を「層間絶縁層」、第１透明導電層１５と第２透明導電層１９ａとの間に形成され、これらの導電層１５、１９ａと容量を形成する絶縁層を「誘電体層」と称する。本実施形態における層間絶縁層１４は、ＴＦＴ１０１のドレイン電極１１ｄに接して形成された第１絶縁層１２と、その上に形成された第２絶縁層１３とを含んでいる。
【００５５】
ＴＦＴ１０１は、ゲート電極３ａと、ゲート電極３ａの上に形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された半導体層７ａと、半導体層７ａに接するように形成されたソース電極１１ｓ及びドレイン電極１１ｄとを備えている。基板１の法線方向から見たとき、半導体層７ａのうち少なくともチャネル領域となる部分は、ゲート絶縁層５を介してゲート電極３ａと重なるように配置されている。また、半導体層７ａのうち少なくともチャネル領域となる領域を覆うように保護層９が形成されている。ソースおよびドレイン電極１１ｓ、１１ｄは、それぞれ、保護層９に設けられた開口部内で半導体層７ａと接していてもよい。
【００５６】
ゲート電極３ａは、ゲート配線３と同じ導電膜を用いて、ゲート配線３と一体的に形成されている。本明細書では、ゲート配線３と同じ導電膜を用いて形成された層をまとめて「ゲート配線層」と称する。従って、ゲート配線層は、ゲート配線３およびゲート電極３ａを含む。ゲート配線３は、ＴＦＴ１０１のゲートとして機能する部分を含んでおり、この部分が上述したゲート電極３ａとなる。また、本明細書では、ゲート電極３ａとゲート配線３とが一体的に形成されたパターンを「ゲート配線３」と呼ぶこともある。ゲート配線３を基板１の法線方向から見たとき、ゲート配線３は所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がゲート電極３ａとして機能してもよい。あるいは、基板１の法線方向から見たとき、ゲート配線３は、一定の幅で所定の方向に延びる複数の直線部分を有し、各直線部分の一部がＴＦＴ１０１のチャネル領域と重なって、ゲート電極３ａとして機能していてもよい。
【００５７】
ソース電極１１ｓ及びドレイン電極１１ｄは、ソース配線１１と同じ導電膜から形成されている。本明細書では、ソース配線１１と同じ導電膜を用いて形成された層をまとめて「ソース配線層」と称する。従って、ソース配線層は、ソース配線１１、ソース電極１１ｓおよびドレイン電極１１ｄを含む。ソース電極１１ｓはソース配線１１と電気的に接続されている。ソース配線１１は、所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がソース電極１１ｓとして機能してもよい。
【００５８】
層間絶縁層１４および誘電体層１７は、ＴＦＴ１０１のドレイン電極１１ｄの表面に達する（ドレイン電極１１ｄを露出する）第１コンタクトホールＣＨ１を有している。第１コンタクトホールＣＨ１内において、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとが電気的に接続されている。この例では、第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄの表面の一部は、ドレイン接続透明導電層１５ａと接し、他の部分は第２透明導電層１９ａと接している。なお、後述するように、第２透明導電層１９ａとドレイン電極１１ｄとは、ドレイン接続透明導電層１５ａを介して接続されていてもよい。本明細書では、ＴＦＴ１０１のドレイン電極１１ｄと、その上方に形成された透明導電層（この例ではドレイン接続透明導電層１５ａおよび第２透明導電層１９ａ）とが接する部分を「コンタクト部」と称する。
【００５９】
図示するように、ゲート絶縁層５は、第１ゲート絶縁層５Ａと、その上に形成された第２ゲート絶縁層５Ｂとの積層構造を有していてもよい。
【００６０】
層間絶縁層１４のうちＴＦＴ１０１側に位置する第１絶縁層１２は、例えば無機絶縁層であり、ドレイン電極１１ｄの一部と接するように形成されている。第１絶縁層１２は、パッシベーション層として機能する。第１絶縁層１２の上に形成された第２絶縁層１３は、有機絶縁膜であってもよい。なお、図示する例では、層間絶縁層１４は２層構造を有するが、第１絶縁層１２のみからなる単層構造であってもよいし、３層以上の積層構造を有してもよい。
【００６１】
第１透明導電層１５は、例えば共通電極として機能する。第１透明導電層１５は、開口部１５ｐを有している。ドレイン接続透明導電層１５ａは、第１透明導電層１５と同一の導電膜から形成されているが、第１透明導電層１５とは電気的に接続されていない。
【００６２】
第２透明導電層１９ａは、例えば画素電極として機能する。この例では、第２透明導電層１９ａは、画素毎に分離されている。また、スリット状の複数の開口部を有している。
【００６３】
基板１の法線方向から見たとき、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置されている。このため、これらの導電層１５、１９ａの重なる部分には容量が形成される。この容量は、表示装置における補助容量としての機能を有することが可能である。
【００６４】
基板１の法線方向から見たとき、コンタクト部１０５（１）の少なくとも一部はゲート配線層（ここではゲート配線３またはゲート電極３ａ）と重なるように配置されている。
【００６５】
ここで、図３（ａ）を用いて、コンタクト部１０５（１）および第１コンタクトホールＣＨ１の形状を説明する。第１コンタクトホールＣＨ１は、第１透明導電層１５、誘電体層１７、第２絶縁層１３および第１絶縁層１２の開口部によって構成されている。図３（ａ）には、第１透明導電層１５、誘電体層１７、第２絶縁層１３、第１絶縁層１２の開口部の輪郭の一例を、それぞれ線１５ｐ、１７ｐ、１３ｐ、１２ｐで示している。
【００６６】
なお、本明細書では、各層に形成された開口部の側面が基板１に垂直ではなく、開口部の大きさが深さに応じて変化する場合（例えばテーパー形状を有する場合）には、開口部が最も小さくなる深さにおける輪郭を「開口部の輪郭」としている。従って、図３（ａ）において、例えば第２絶縁層１３の開口部１３ｐの輪郭は、第２絶縁層１３の底面（第２絶縁層１３と第１絶縁層１２との界面）における輪郭である。
【００６７】
開口部１７ｐ、１３ｐは、何れも、第１透明導電層１５の開口部１５ｐの内部に配置されている。このため、第１コンタクトホールＣＨ１の側壁には、第１透明導電層１５は露出されない。第１絶縁層１２の開口部１２ｐは第２絶縁層１３の開口部１３ｐと整合していてもよい。また、開口部１７ｐと開口部１３ｐとは、少なくとも一部が重なるように配置されている。これらの開口部１７ｐ、１３ｐの重なる部分が、ドレイン電極１１ｄと接する第１絶縁層１２の開口部１２ｐに相当する。本実施形態では、第２絶縁層１３の開口部１３ｐの少なくとも一部は、誘電体層１７の開口部１７ｐの輪郭の内部に位置するように、開口部１７ｐ、１３ｐが配置される。図示する例では、誘電体層１７の開口部１７ｐの輪郭の内部に、第２絶縁層１３の開口部１３ｐ全体が配置されている。
【００６８】
開口部１５ｐの内部には、第１透明導電層１５と電気的に分離されたドレイン接続透明導電層１５ａが形成されている。この例では、ドレイン接続透明導電層１５ａは、開口部１３ｐの側面の一部、開口部１２ｐの側面の一部、および、これらの開口部によって露出されたドレイン電極１１ｄの表面の一部を覆っている。第２透明導電層１９ａは、コンタクトホールＣＨ１内において、ドレイン接続透明導電層１５ａ、ドレイン電極１１ｄの表面および開口部１２ｐ、１３ｐの側面のうちドレイン接続透明導電層１５ａで覆われていない部分、および誘電体層１７の開口部１７ｐの側面を覆っている。
【００６９】
後述するように、第１コンタクトホールＣＨ１は、誘電体層１７のエッチングと第１絶縁層１２のエッチングと第２絶縁層１３のパターニングとにより形成されている。本実施形態においては、第２絶縁層１３として有機絶縁膜を用いているので、第２絶縁層１３に開口部１３ｐを形成した後、第２絶縁層１３をエッチングマスクとして、第１絶縁層１２のエッチングを行なっている。これにより、第１絶縁層１２の開口部１２ｐ側の側面は、第２絶縁層１３の開口部１３ｐ側の側面の一部と整合する（図３（ｂ）に示す第１コンタクトホールＣＨ１内）。なお、本明細書において、異なる２以上の層の「側面が整合する」とは、これらの層の側面が垂直方向に面一である場合のみでなく、これらの層の側面が連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、同一のマスクを用いて、これらの層をエッチングすること等によって得られる。
【００７０】
このようなコンタクト部１０５（１）は、例えば次のような方法で形成される。まず、基板１上に、ＴＦＴ１０１を形成する。次いで、ＴＦＴ１０１を覆うように、少なくともＴＦＴ１０１のドレイン電極１１ｄと接する第１絶縁層１２を形成する。次いで、第１絶縁層１２の上に、開口部１３ｐを有する第２絶縁層１３を形成する。この後、第２絶縁層１３をマスクとして、第１絶縁層１２をエッチングして開口部１２ｐを設ける。第１絶縁層１２のエッチングによりドレイン電極１１ｄの表面が露出する。この後、第２絶縁層１３上に、開口部１５ｐを有する第１透明導電層１５と、開口部１５ｐの内側にドレイン接続透明導電層１５ａとを形成する。このとき、ドレイン接続透明導電層１５ａは開口部１２ｐ内でドレイン電極１１ｄの表面の一部と接し、ドレイン電極１１ｄの表面の他の部分は露出している。この後、第１透明導電層１５の上に、開口部１７ｐを有する誘電体層１７を形成する。開口部１２ｐ、１３ｐ、１７ｐは第１コンタクトホールＣＨ１を構成する。次いで、誘電体層１７の上および第１コンタクトホールＣＨ１内に、ドレイン電極１１ｄの表面の他の部分と接するように、第２透明導電層１９ａを形成する。コンタクト部１０５（１）のより具体的な製造工程については後述する。
【００７１】
なお、本実施形態では、第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄと第２透明導電層１９ａとが直接接していなくてもよい。
【００７２】
図４（ａ）および（ｂ）は、本実施形態における他のＴＦＴおよびコンタクト部を例示する断面図および平面図である。図４（ｂ）は、図４（ａ）のＡ−Ａ’線に沿った断面を示している。図３に示すＴＦＴ１０１およびコンタクト部１０５（１）と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
【００７３】
コンタクト部１０５（２）では、第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄはドレイン接続透明導電層１５ａのみと接触し、第２透明導電層１９ａとは接触していない。すなわち、ドレイン電極１１ｄは、ドレイン接続透明導電層１５ａを介して第２透明導電層１９ａに電気的に接続されている。この例では、ドレイン電極１１ｄとドレイン接続透明導電層１５ａとが接触している部分がコンタクト部１０５（２）となる。コンタクト部１０５（２）は、基板１の法線方向から見たとき、ゲート配線層（ここではゲート配線３またはゲート電極３ａ）と重なるように配置されている。さらに、誘電体層１７の開口部１７ｐと、層間絶縁層１４（第１および第２絶縁層１２、１３）の開口部１２ｐ、１３ｐとは、部分的に重なるように配置されている。このため、層間絶縁層１４の開口部側の側面において、ドレイン接続透明導電層１５ａの一部を覆うように誘電体層１７が形成されている。誘電体層１７と、ドレイン接続透明導電層１５ａのうち誘電体層１７で覆われていない部分とを覆うように第２透明導電層１９ａが形成されている。
【００７４】
コンタクト部１０５（２）は、例えば次のようにして形成され得る。まず、上述したコンタクト部１０５（１）の形成方法と同様の方法で、第２絶縁層１３をマスクとして、第１絶縁層１２をエッチングして、ドレイン電極１１ｄの表面を露出する開口部１２ｐを設ける。この後、第２絶縁層１３上に、開口部１５ｐを有する第１透明導電層１５と、開口部１５ｐの内側にドレイン接続透明導電層１５ａとを形成する。このとき、ドレイン接続透明導電層１５ａを開口部１２ｐ内でドレイン電極１１ｄの表面全体と接するように配置する。この後、第１透明導電層１５の上に、開口部１７ｐを有する誘電体層１７を形成する。開口部１２ｐ、１３ｐ、１７ｐは第１コンタクトホールＣＨ１を構成する。開口部１７ｐの輪郭の一部は、開口部１３ｐの輪郭の内部に位置するので、誘電体層１７は、開口部１２ｐ、１３ｐの側面の一部（図４では左側の側面）を覆うように形成される。次いで、誘電体層１７の上および第１コンタクトホールＣＨ１内に、ドレイン接続透明導電層１５ａと接するように、第２透明導電層１９ａを形成する。
【００７５】
図５Ａおよび図５Ｂは、それぞれ本実施形態におけるさらに他のコンタクト部１０５（３）を例示する平面図および断面図である。
【００７６】
コンタクト部１０５（３）は、ゲート配線３と同じ導電膜から形成され、かつ、ゲート配線３とは電気的に分離された下部導電層３ｃ上に配置されている。下部導電層３ｃは、例えば補助容量配線であってもよい。下部導電層３ｃの上には、ゲート絶縁層５を介して、上部導電層１１ｃが形成されている。上部導電層１１ｃは、ソース配線１１と同じ導電膜から形成され、ドレイン電極１１ｄと電気的に接続されている。上部導電層１１ｃはドレイン電極１１ｄと一体的に形成されていてもよい。上部導電層１１ｃの上には、上部導電層１１ｃを露出する開口部１４ｐを有する層間絶縁層１４が形成されている。層間絶縁層１４の開口部１４ｐ内には、ドレイン接続透明導電層１５ａ、誘電体層１７および第２透明導電層１９ａがこの順で形成されている。誘電体層１７には開口部１７ｐが形成されている。この例では、開口部１７ｐは、開口部１４ｐの輪郭の内部に配置されている。第２透明導電層１９ａは、誘電体層１７に形成された開口部１７ｐ内で、ドレイン接続透明導電層１５ａと接している。
【００７７】
このように、コンタクト部１０５（３）では、画素電極である第２透明導電層１９ａは、ドレイン接続透明導電層１５ａを介して上部導電層１１ｃに電気的に接続されている。このコンタクト部１０５（３）は、下部導電層３ｃを下部電極、上部導電層１１ｃを上部電極とする補助容量としても機能する。
【００７８】
本実施形態におけるコンタクト部１０５（１）〜１０５（３）（以下、単に「コンタクト部１０５」とする。）は上記の構成を有するので、本実施形態によると、次のような利点が得られる。
【００７９】
（１）コンタクト部１０５の縮小化
従来の構成（例えば特許文献２に開示された構成）によると、ドレイン電極と共通電極とを接続するコンタクト部と、共通電極と画素電極とを接続するコンタクト部とを別個に形成する必要があり、コンタクト部に要する面積を小さくできないという問題がある。
【００８０】
これに対し、本実施形態によると、１つの第１コンタクトホールＣＨ１内で、ドレイン電極１１ｄと第２透明導電層１９ａ（画素電極）とを電気的に接続できるので、コンタクトホールに要する面積を低減できる。
【００８１】
また、コンタクト部１０５（１）および１０５（２）によると、第１コンタクトホールＣＨ１の側面の一部のみを覆うようにドレイン接続透明導電層１５ａを設けるので、コンタクトホール全体に２層の透明導電層を配置する構成よりも、効率的なレイアウトが可能となり、第１コンタクトホールＣＨ１およびコンタクト部１０５を縮小化できる。従って、より高精細なＴＦＴ基板を実現できる。さらに、第１コンタクトホールＣＨ１内において、第２透明導電層１９ａとドレイン電極１１ｄとによる冗長構造が部分的に形成されているので、コンタクト部１０５の信頼性を向上できる。
【００８２】
（２）ドレイン電極１１ｄの表面保護
コンタクト部１０５（１）〜１０５（３）を形成する際には、ドレイン電極１１ｄの表面の一部または全部をドレイン接続透明導電層１５ａで覆った状態で誘電体層１７の形成までを行うことができる。このようなプロセスを用いると、第１コンタクトホールＣＨ１の底面全体にドレイン電極１１ｄを露出した状態で誘電体層１７を形成する場合と比べて、ドレイン電極１１ｄの露出面積を小さくできるので、ドレイン電極１１ｄの表面に生じるプロセスダメージを低減できる。この結果、より低抵抗で安定したコンタクト部１０５を形成できる。特に、コンタクト部１０５（２）および１０５（３）の構成によると、ドレイン接続透明導電層１５ａでドレイン電極１１ｄの露出表面全体を覆った状態で誘電体層１７の形成までを行うことができる。このため、ドレイン電極１１ｄの表面に生じるプロセスダメージをより効果的に低減できる。
【００８３】
（３）コンタクト部１０５の配置による高透過率化
コンタクト部１０５（１）〜１０５（３）では、基板１の法線方向から見たとき、ＴＦＴ１０１のドレイン電極１１ｄとドレイン接続透明導電層１５ａまたは第２透明導電層１９ａとが接するコンタクト部１０５は、ゲート配線層（ゲート配線３や下部導電層３ｃ）と重なるように配置されていることが好ましい。これにより、コンタクト部１０５による開口率の低下を従来よりも抑えることが可能となり、高透過率化を実現できる。
【００８４】
特に、コンタクト部１０５（１）および１０５（２）のように、コンタクト部１０５の少なくとも一部がゲート配線３またはゲート電極３ａと重なっていれば、より高精細なＴＦＴ基板を得ることができる。より好ましくは、コンタクト部１０５全体がゲート配線３またはゲート電極３ａと重なるように配置される。
【００８５】
本実施形態では、上記（１）で説明したように、コンタクト部１０５の面積を小さくできるので、ゲート配線３の幅を増大させることなく、コンタクト部１０５全体をゲート配線３と重なるように配置させることが可能である。これにより、より効果的に透過率を高めることができ、さらなる高精細化を図ることができる。
【００８６】
さらに、コンタクト部１０５を形成しようとする領域において、ドレイン電極１１ｄの幅をゲート配線３の幅よりも十分に小さく設定し、ゲート配線３と重なるようにドレイン電極１１ｄ全体を配置することが好ましい。例えば、図３（ａ）に示す平面図において、ゲート電極３ａのエッジとドレイン電極１１ｄのエッジとの距離が２μｍ以上となるように、それぞれの電極パターンを設定してもよい。これにより、ドレイン電極１１ｄによる透過率の低下を抑制できる。その上、アライメントずれによるＣｇｄの変動を小さく抑えることができるので、液晶表示装置の信頼性を高めることが可能である。
【００８７】
（４）透明補助容量による高透過率化
本実施形態では、補助容量配線を設けてその上に補助容量を形成してもよいが、補助容量配線自体を設けなくてもよい。その場合、第２透明導電層１９ａの少なくとも一部を、誘電体層１７を介して第１透明導電層１５と重なるように配置することにより、容量を形成できる。この容量は補助容量として機能できる。誘電体層１７の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このように、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がないので有利である。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。
【００８８】
本実施形態において、ＴＦＴ１０１の活性層として用いる半導体層７ａは特に限定しないが、例えば酸化物半導体層である。酸化物半導体層は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「ＩＧＺＯ系半導体」と略する。）を含む。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。酸化物半導体はアモルファスシリコン半導体よりも高い移動度を有するので、ＴＦＴ１０１のサイズを低減できる。これに加えて、本実施形態の半導体装置に酸化物半導体ＴＦＴを適用すると、次のような利点がある。
【００８９】
前述したように、コンタクト部１０５をゲート配線３と重なるように配置し、画素の開口率を高めることが好ましい。これにより、従来よりもＣｇｄが大きくなる。通常、Ｃｇｄの画素容量に対する比：Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］は、所定の値未満に抑えるように設計されるため、Ｃｇｄが大きくなる分だけ、画素容量（ＣLC＋ＣCS）も増加させる必要が生じる。しかしながら、画素容量を大きくできたとしても、アモルファスシリコンＴＦＴでは、従来のフレーム周波数で書き込みできないという問題が生じる。このように、従来のアモルファスシリコンＴＦＴを用いた半導体装置では、コンタクト部をゲート配線と重なるように配置する構成は、表示装置に要求される他の特性と両立できないので実用的ではなく、そのような構成を採用することはなかった。
【００９０】
これに対し、本実施形態では、上述した第１および第２透明導電層１５、１９ａと誘電体層１７とによって構成される補助容量を利用してＣCSを大きくすることが可能である。なお、導電層１５、１９ａは何れも透明なので、そのような補助容量を形成しても透過率は低下しない。従って、画素容量を増加させることができるので、Ｃｇｄの画素容量に対する上記比を十分に小さく抑えることができる。さらに、実施形態に酸化物半導体ＴＦＴを適用すると、画素容量が増加しても、酸化物半導体の移動度は高いので、従来と同等のフレーム周波数で書き込み可能である。従って、書き込み速度を維持し、Ｃｇｄ／［Ｃｇｄ＋（ＣLC＋ＣCS）］を十分小さく抑えつつ、コンタクト部１０５の面積に相当する分だけ開口率を高めることができる。
【００９１】
本実施形態の半導体装置１００をＦＦＳモードの表示装置に適用する場合には、第２透明導電層１９ａは、画素毎に分離され、画素電極として機能する。各第２透明導電層１９ａ（画素電極）は、複数のスリット状の開口部を有することが好ましい。一方、第１透明導電層１５は、少なくとも、画素電極のスリット状の開口部の下に配置されていれば、画素電極の対向電極として機能し、液晶分子に横電界を印加させることができる。好ましくは、第１透明導電層１５は、各画素において、ゲート配線３やソース配線１１などの金属膜が形成されていない領域（光を透過する領域）の略全体を占めるように形成されている。本実施形態では、第１透明導電層１５は、画素の略全体（コンタクト部１０５を形成するための開口部１５ｐ以外）を占めている。これにより、第１透明導電層１５のうち第２透明導電層１９ａと重なる部分の面積を大きくできるので、補助容量の面積を増加させることができる。また、第１透明導電層１５が画素の略全体を占めていると、第１透明導電層１５よりも下に形成されている電極（または配線）からの電界が第１透明導電層１５によってシールドできるという利点が得られる。画素に対する第１透明導電層１５の占有面積は、例えば８０％以上であることが好ましい。
【００９２】
なお、本実施形態の半導体装置１００は、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡモードなどの縦電界駆動方式の表示装置に適用し、第２透明導電層１９ａを画素電極として機能させ、画素内に透明な補助容量を形成するために、画素電極とＴＦＴ１０１との間に、誘電体層１７および第１透明導電層１５を形成してもよい。
【００９３】
＜Ｓ−Ｇ接続部形成領域１０３Ｒ＞
図６Ａおよび図６Ｂは、それぞれ本実施形態におけるＳ−Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。
【００９４】
Ｓ−Ｇ接続部形成領域１０３Ｒに形成される各Ｓ−Ｇ接続部１０３では、ゲート配線３と同じ導電膜から形成された下部導電層３ｓｇと、ソース配線１１と同じ導電膜から形成された上部導電層１１ｓｇとを、下部透明導電層１５ｓｇによって接続している。図示する例では、Ｓ−Ｇ接続部１０３は、下部導電層３ｓｇと下部透明導電層１５ｓｇとを接続する第１接続部１０３Ａと、上部導電層１１ｓｇと下部透明導電層１５ｓｇとを接続する第２接続部１０３Ｂとを有している。下部透明導電層１５ｓｇは、例えば第１透明導電層１５と同じ導電膜から形成されている。
【００９５】
第１接続部１０３Ａは、下部導電層３ｓｇと、下部導電層３ｓｇを覆うように延設されたゲート絶縁層５、保護層９および層間絶縁層１４と、ゲート絶縁層５、保護層９および層間絶縁層１４に形成された開口部１４ｒＡ内で下部導電層３ｓｇと接する下部透明導電層１５ｓｇと、開口部１４ｒＡ内において、下部透明導電層１５ｓｇ上に形成された上部透明導電層１９ｓｇとを備えている。上部透明導電層１９ｓｇは、例えば第２透明導電層（画素電極）１９ａと同じ導電膜から形成されている。
【００９６】
一方、第２接続部１０３Ｂは、ゲート絶縁層５上に形成された上部導電層１１ｓｇと、上部導電層１１ｓｇを覆うように延設された層間絶縁層１４と、層間絶縁層１４に形成された開口部１４ｒＢ内で上部導電層１１ｓｇと接する下部透明導電層１５ｓｇと、開口部１４ｒＢ内において、下部透明導電層１５ｓｇ上に形成された上部透明導電層１９ｓｇとを備えている。
【００９７】
図示する例では、第１および第２接続部１０３Ａ、１０３Ｂの開口部１４ｒＡ、１４ｒＢを含む１つの開口部が形成されているが、これらの開口部１４ｒＡ、１４ｒＢは互いに分離した２つの開口であってもよい。
【００９８】
本実施形態におけるＳ−Ｇ接続部１０３では、開口部１４ｒＡ、１４ｒＢ内において、下部透明導電層１５ｓｇと上部透明導電層１９ｓｇとが積層されて冗長構造を形成している。これにより、Ｓ−Ｇ接続部１０３の信頼性を高めることができる。
【００９９】
本実施形態では、上部導電層１１ｓｇがソース配線１１に接続され、かつ、下部導電層３ｓｇが端子部（ソース端子部）１０２の下部導電層３ｔと接続されている。これにより、ソース配線１１を、Ｓ−Ｇ接続部１０３を介して端子部１０２と接続できる。
【０１００】
＜液晶表示装置の構成＞
ここで、本実施形態の半導体装置１００を用いた液晶表示装置の構成を説明する。図７は、本実施形態の液晶表示装置１０００を例示する図である。
【０１０１】
図７に示すように、液晶表示装置１０００は、液晶層９３０と、液晶層９３０を挟んで互いに対向するＴＦＴ基板１００（実施形態１の半導体装置１００に対応）および対向基板９００と、ＴＦＴ基板１００および対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット９４０とを備えている。ＴＦＴ基板１００には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路、および複数の信号線（データバスライン）を駆動する信号線駆動回路が配置されている。走査線駆動回路及び信号線駆動回路は、ＴＦＴ基板１００の外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン−オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路から表示信号（画素電極である第２透明導電層１９ａへの印加電圧）が、複数の信号線に供給される。また、図示していないが、図１を参照しながら前述したように、共通電極である第１透明導電層１５には、ＣＯＭ信号用配線を介してＣＯＭ信号が供給される。
【０１０２】
対向基板９００は、カラーフィルタを備えている。カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。
【０１０３】
液晶表示装置１０００では、ＴＦＴ基板１００の共通電極である第１透明導電層１５と画素電極である第２透明導電層１９ａとの間に与えられる電位差に応じて、液晶層の液晶分子が画素毎に配向し、表示がなされる。
【０１０４】
＜半導体装置１００の製造方法＞
以下、図面を参照しながら、本実施形態の半導体装置１００の製造方法の一例を説明する。
【０１０５】
ここでは、図５Ａおよび図５Ｂに示すＴＦＴ１０１およびコンタクト部１０５（３）、図２（ａ）および（ｂ）に示す端子部１０２（１）、図６Ａおよび図６Ｂに示すＳ−Ｇ接続部１０３を基板１上に同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２およびＳ−Ｇ接続部１０３のそれぞれの構成も、適宜変更可能である。
【０１０６】
図８は、本実施形態の半導体装置１００の製造方法のフローを示す図である。この例では、ＳＴＥＰ１〜８でそれぞれマスクを使用しており、合計８枚のマスクを用いる。
【０１０７】
図９Ａ〜図１１Ａの（ａ）〜（ｈ）は、それぞれ、同一基板上にＴＦＴ１０１、コンタクト部１０５、Ｓ−Ｇ接続部１０３および端子部１０２を形成する工程を示す平面図である。また、図９Ｂ〜図１１Ｂの（ａ）〜（ｈ）は、それぞれ、図９Ａ〜図１１Ａの（ａ）〜（ｈ）に対応する断面図である。
【０１０８】
ＳＴＥＰ１：ゲート配線形成工程（図９Ａ（ａ）、図９Ｂ（ａ））
まず、基板１上に、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ〜５００ｎｍ）を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。
【０１０９】
次いで、ゲート配線用金属膜をパターニングすることにより、ゲート配線層を形成する。このとき、図９Ａ（ａ）および図９Ｂ（ａ）に示すように、トランジスタ形成領域１０１Ｒには、ゲート配線用金属膜のパターニングによりＴＦＴ１０１のゲート電極３ａおよび下部導電層３ｃをゲート配線３と一体的に形成する。同様に、端子部形成領域１０２Ｒには端子部１０２の下部導電層３ｔ、Ｓ−Ｇ接続部形成領域１０３ＲにはＳ−Ｇ接続部１０３の下部導電層３ｓｇを形成する。
【０１１０】
基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【０１１１】
ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、Ｃｕ（銅）／Ｔｉ（チタン）からなる積層膜を用いる。上層であるＣｕ層の厚さは例えば３００ｎｍ、下層であるＴｉ層の厚さは例えば３０ｎｍである。パターニングには、公知のフォトリソグラフィ法によって、レジストマスク（図示せず）を形成した後、レジストマスクで覆われていない部分のゲート配線用金属膜を除去することによって行われる。パターニングの後、レジストマスクは除去される。
【０１１２】
ＳＴＥＰ２：ゲート絶縁層・半導体層形成工程（図９Ａ（ｂ）、図９Ｂ（ｂ））
次に、図９Ａ（ｂ）および図９Ｂ（ｂ）に示すように、基板１上に、ゲート電極３ａ、下部導電層３ｃ、下部導電層３ｔ、３ｓｇを覆うように、ゲート絶縁層５を形成する。この後、ゲート絶縁層５の上に半導体膜を形成し、これをパターニングする。これにより、トランジスタ形成領域１０１Ｒに半導体層７ａを形成し、端子部形成領域１０２Ｒに半導体層７ｔを形成する。半導体層７ａは、少なくとも一部がゲート電極３ａと重なるように配置される。また、半導体層７ｔは下部導電層３ｔの上に開口部７ｑを有している。基板１の法線方向から見たとき、半導体層７ｔの開口部７ｑは、下部導電層３ｔの輪郭の内部に位置することが好ましい。図示するように、Ｓ−Ｇ接続部形成領域１０３Ｒでは、半導体膜は除去されてもよい。
【０１１３】
ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、２層構造のゲート絶縁層５を形成する。ゲート絶縁層５の下層は、例えば厚さが３００ｎｍのＳｉＮｘ膜であり、上層は、例えば厚さが５０ｎｍのＳｉＯ2膜であってもよい。これらの絶縁層は、例えばＣＶＤ法を用いて形成される。
【０１１４】
なお、半導体層７ａとして酸化物半導体層を用いる場合、積層膜を用いてゲート絶縁層５を形成するときには、ゲート絶縁層５の最上層（すなわち半導体層に接する層）は、酸素を含む層（例えばＳｉＯ2などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。
【０１１５】
本実施形態では、半導体層７ａとして酸化物半導体層を形成する。例えばスパッタ法を用いて、厚さが３０ｎｍ以上２００ｎｍ以下の酸化物半導体膜（図示せず）をゲート絶縁層５上に形成する。酸化物半導体膜は、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ系半導体膜）である。ここでは、酸化物半導体膜として、厚さが例えば５０ｎｍのＩＧＺＯ系半導体膜を形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、半導体層７ａを得る。半導体層７ａは、ゲート絶縁層５を介してゲート電極３ａと重なるように配置される。
【０１１６】
なお、ＩＧＺＯ系半導体膜におけるＩｎ、ＧおよびＺｎの割合は上記に限定されず適宜選択され得る。また、ＩＧＺＯ系半導体膜の代わりに、他の酸化物半導体膜を用いて半導体層７ａを形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）又は酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。
【０１１７】
ＳＴＥＰ３：保護層およびゲート絶縁層のエッチング工程（図９Ａ（ｃ）、図９Ｂ（ｃ））
次に、半導体層７ａ、７ｔおよびゲート絶縁層５の上に、保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）９を形成する。続いて、レジストマスク（図示せず）を用いて、保護層９のエッチングを行う。このとき、保護層９がエッチングされ、かつ、半導体層７ａ、７ｔおよびゲート絶縁層５がエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。
【０１１８】
これにより、図９Ａ（ｃ）および図９Ｂ（ｃ）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのうちチャネル領域となる領域の両側をそれぞれ露出する開口部９ｐが形成される。このエッチングでは、半導体層７ａはエッチストッパとして機能する。なお、保護層９は少なくともチャネル領域となる領域を覆うようにパターニングされればよい。保護層９のうちチャネル領域上に位置する部分はチャネル保護膜として機能する。例えば、後のソース・ドレイン分離工程において、半導体層７ａに生じるエッチングダメージを低減できるので、ＴＦＴ特性の劣化を抑制できる。
【０１１９】
一方、端子部形成領域１０２Ｒにおいては、保護層９は半導体層７ｔの上面を覆うように形成される。保護層９は、下部導電層３ｃ上に位置する開口部９ｑを有している。図９Ａ（ｃ）および図９Ｂ（ｃ）では、保護層９の開口部９ｑの側面と半導体層７ｔの開口部７ｑの側面とが整合しているように示されているが、保護層９の端部は半導体層７ｔの端部よりも外側（開口部側）に位置していることが好ましい。すなわち、基板１の法線方向から見たとき、保護層９の開口部９ｑは、半導体層７ｔの開口部７ｑの内部にあることが好ましい。これにより、半導体層７ｔの上面全体を、より確実に保護層９で覆うことができるので、後のソース・ドレイン電極を形成するためのエッチング工程において、半導体層７ｔの受けるダメージを低減できる。半導体層７ｔをより効果的に保護するためには、保護層９は、半導体層７ｔの側面も覆っていてもよい。
【０１２０】
コンタクト部１０５を形成する領域およびＳ−Ｇ接続部形成領域１０３Ｒでは、保護層９に、下部導電層３ｃ上に位置する開口部９ｗ、下部導電層３ｓｇ上に位置する開口部９ｒが形成される。
【０１２１】
保護層９は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。ここでは、ＣＶＤ法により、保護層９として、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ2膜）を形成する。
【０１２２】
半導体層７ａ、７ｔ上に保護層９を形成すると、酸化物半導体層に生じるプロセスダメージを低減できる。保護層９として、ＳｉＯｘ膜（ＳｉＯ2膜を含む）などの酸化物膜を用いることが好ましい。酸化物半導体層に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸化欠損をより効果的に低減できる。ここでは、保護層９として、厚さが例えば１００ｎｍのＳｉＯ2膜を用いる。
【０１２３】
ＳＴＥＰ４：ソース・ドレイン形成工程（図１０Ａ（ｄ）、図１０Ｂ（ｄ））
次に、保護層９の上、および開口部９ｐ、９ｗ、９ｒ、９ｑ内に、ソース配線用金属膜（厚さ：例えば５０ｎｍ〜５００ｎｍ）を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。
【０１２４】
続いて、ソース配線用金属膜をパターニングすることにより、ソース配線層を形成する。このとき、図１０Ａ（ｄ）および図１０Ｂ（ｄ）に示すように、トランジスタ形成領域１０１Ｒには、ソース配線用金属膜からソース電極１１ｓ、ドレイン電極１１ｄおよび上部導電層１１ｃを形成する。ソース電極１１ｓおよびドレイン電極１１ｄは、それぞれ、開口部９ｐ内で半導体層７ａに接続される。また、上部導電層１１ｃは開口部９ｗ内に形成される。
【０１２５】
Ｓ−Ｇ接続部形成領域１０３Ｒでは、開口部９ｒによって露出されたゲート絶縁層５の一部に上部導電層１１ｓｇが形成される。ゲート絶縁層５のうち上部導電層１１ｓｇで覆われていない部分は露出した状態で残る。
【０１２６】
端子部形成領域１０２Ｒにおいては、ソース配線用金属膜は除去される。
【０１２７】
このエッチング工程（ソース・ドレイン分離工程）では、保護層９が半導体層７ａ、７ｔをそれぞれ覆っており、バリアレイヤとして機能するので、エッチング時に半導体層７ａ、７ｔが受けるダメージを低減できる。
【０１２８】
ソース配線用金属膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、例えば、厚さが３０ｎｍのＴｉ層を下層とし、厚さが３００ｎｍのＣｕ層を上層とする積層膜を用いる。
【０１２９】
ＳＴＥＰ５：層間絶縁層形成工程（図１０Ａ（ｅ）、図１０Ｂ（ｅ））
次に、図１０Ａ（ｅ）および図１０Ｂ（ｅ）に示すように、基板１の上に、第１絶縁層１２および第２絶縁層１３をこの順で形成する。これらの絶縁層１２、１３は層間絶縁層１４を構成する。本実施形態では、第１絶縁層１２として、例えばＣＶＤ法により、無機絶縁層（パッシベーション膜）を形成する。次いで、第１絶縁層１２の上に、第２絶縁層１３として、例えば有機絶縁層を形成する。この後、第２絶縁層１３のパターニングを行い、第２絶縁層１３のうち上部導電層１１ｃ上に位置する部分と、上部導電層１１ｓｇおよび下部導電層３ｓｇ上に位置する部分とに開口部を設ける。また、端子部形成領域１０２Ｒでは、第２絶縁層１３を除去する。
【０１３０】
続いて、パターニングされた第２絶縁層１３をマスクとして、第１絶縁層１２、ゲート絶縁層５および保護層９のエッチングを行う。これにより、トランジスタ形成領域１０１Ｒでは、第１絶縁層１２のうち第２絶縁層１３で覆われていない部分が除去される。この結果、第１および第２絶縁層１２、１３には、上部導電層１１ｃの一部を露出する第１コンタクトホールＣＨ１が形成される。
【０１３１】
Ｓ−Ｇ接続部形成領域１０３Ｒでは、第１絶縁層１２のうち第２絶縁層１３で覆われていない部分と、ゲート絶縁層５のうち上部導電層１１ｓｇで覆われていない部分とが除去される（第１絶縁層１２およびゲート絶縁層５の同時エッチング）。この結果、第１および第２絶縁層１２、１３には、下部導電層３ｓｇの一部を露出する開口部１４ｒＡおよび上部導電層１１ｓｇの一部を露出する開口部１４ｒＢが形成される。この例では、これらの開口部１４ｒＡ、１４ｒＢは接続されている。
【０１３２】
端子部形成領域１０２Ｒでは、保護層９と、第１絶縁層１２のうち半導体層７ｔの開口部内に位置する部分と、ゲート絶縁層５のうち半導体層７ｔで覆われていない部分とが除去される（第１絶縁層１２、ゲート絶縁層５および保護層９の同時エッチング）。すなわち、半導体層７ｔは、保護層９のエッチングにおいてエッチングストッパとして機能し、かつ、ゲート絶縁層５のエッチングにおいてはエッチングマスクとして機能する。このように、半導体層７ｔをエッチングマスクとして利用できるので、開口部を形成するために別個のマスクを形成する必要がなく有利である。この工程により、ゲート絶縁層５に、下部導電層３ｔの一部を露出する開口部５ｑが形成される。開口部５ｑおよび７ｑは第２コンタクトホールＣＨ２を構成する。第２コンタクトホールＣＨ２の側壁において、半導体層７ｔの側面は、ゲート絶縁層５の側面と整合する。
【０１３３】
第１絶縁層１２としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いてもよい。第２絶縁層１３は有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。本実施形態では、第１絶縁層１２として、厚さが例えば２００ｎｍのＳｉＯ2膜、第２絶縁層１３として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。
【０１３４】
なお、これらの絶縁層１２、１３の材料は上記材料に限定されない。第２絶縁層１３のパターニングの際には、第１絶縁層１２をエッチングすることなく、第２絶縁層１３をエッチングできるように、各絶縁層１２、１３の材料及びエッチング条件を選択すればよい。従って、第２絶縁層１３は例えば無機絶縁層であっても構わない。また、第１絶縁層１２、ゲート絶縁層５および保護層９のエッチング工程では、これらの層をエッチングでき、かつ、半導体層７ｔおよび上部導電層１１ｓｇがエッチングされないような材料およびエッチング条件を選択すればよい。
【０１３５】
ＳＴＥＰ６：第１透明導電層形成工程（図１０Ａ（ｆ）、図１０Ｂ（ｆ））
次に、第２絶縁層１３上、コンタクトホールＣＨ１、ＣＨ２内、および開口部１４ｒＡ、１４ｒＢ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
【０１３６】
図１０Ａ（ｆ）および図１０Ｂ（ｆ）に示すように、トランジスタ形成領域１０１Ｒにおいて、透明導電膜のパターニングにより、第２絶縁層１３上に第１透明導電層１５を形成する。また、第１コンタクトホールＣＨ１内に、第１透明導電層１５と電気的に分離されたドレイン接続透明導電層１５ａを形成する。ドレイン接続透明導電層１５ａは、第１コンタクトホールＣＨ１内で上部導電層１１ｃと接する。ドレイン接続透明導電層１５ａの端部は、第２絶縁層１３上に位置していてもよい。
【０１３７】
Ｓ−Ｇ接続部形成領域１０３Ｒでは、透明導電膜のパターニングにより、開口部１４ｒＡ、１４ｒＢ内に、下部透明導電層１５ｓｇを形成する。下部透明導電層１５ｓｇは開口部１４ｒＡ内で下部導電層３ｓｇと接し、開口部１４ｒＢ内で上部導電層１１ｓｇと接する。下部透明導電層１５ｓｇの端部は、第２絶縁層１３上に位置していてもよい。
【０１３８】
端子部形成領域１０２Ｒでは、透明導電膜のパターニングにより、第２コンタクトホールＣＨ２内および半導体層７ｔの一部上に下部透明接続層１５ｔを形成する。下部透明接続層１５ｔは、第２コンタクトホールＣＨ２内で下部導電層３ｔと接する。
【０１３９】
本実施形態では、下部透明接続層１５ｔのパターニングの際に、半導体層７ｔも同時にパターニングしている。基板１上に複数の端子部を形成する場合に、隣接する端子部の下部透明接続層１５ｔに接する半導体層７ｔ同士が接続されていると、端子部同士が導通するおそれがある。本実施形態のように、下部透明接続層１５ｔとともに半導体層７ｔのパターニングを行うと、各端子部の半導体層７ｔのパターンを互いに分離させることができるので好ましい。ドライエッチングにより、下部透明接続層１５ｔおよび半導体層７ｔのパターニングを行う場合、基板１の法線方向から見たとき、下部透明接続層１５ｔの端部と半導体層７ｔの端部（第２コンタクトホールＣＨ２とは反対側の端部）とは整合する。ウェットエッチングを用いてパターニングを行う場合、基板１に垂直な断面において、半導体層７ｔの上記端部の側面が下部透明接続層１５ｔの端部から第２コンタクトホールＣＨ２側に傾斜する逆テーパー形状を有することもある。このように、下部透明接続層１５ｔおよび半導体層７ｔを同時にパターニングすると、製造工程数を増大させることなく、第２コンタクトホールＣＨ２の周辺（周囲、フリンジ部分）においてのみ、下部透明接続層１５ｔとゲート絶縁層５との間に半導体層７ｔを残すことができる。従って、端子部の信頼性を確保しつつ、端子部同士の導通を抑制できる。
【０１４０】
なお、第１透明導電層１５は、画素内のコンタクト部１０５以外の部分の略全体を占めるように形成されていてもよい。
【０１４１】
第１透明導電層１５、ドレイン接続透明導電層１５ａ、下部透明導電層１５ｓｇおよび下部透明接続層１５ｔを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０〜２００ｎｍ）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
【０１４２】
ＳＴＥＰ７：誘電体層形成工程（図１１Ａ（ｇ）、図１１Ｂ（ｇ））
次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体層１７を形成する。次いで、誘電体層１７の上にレジストマスク（図示せず）を形成し、誘電体層１７のエッチングを行う。
【０１４３】
これにより、図１１Ａ（ｇ）および図１１Ｂ（ｇ）に示すように、トランジスタ形成領域１０１Ｒでは、誘電体層１７に、ドレイン接続透明導電層１５ａを露出する開口部１７ｐが形成される。この例では、開口部１７ｐは、第１コンタクトホールＣＨ１の底面の一部においてドレイン接続透明導電層１５ａが露出されるように配置されているが、開口部１７ｐの位置は特に限定されない。
【０１４４】
Ｓ−Ｇ接続部形成領域１０３Ｒでは、誘電体層１７に、下部透明導電層１５ｓｇを露出する開口部１７ｒが形成される。この例では、下部透明導電層１５ｓｇのうち開口部１４ｒＡ、１４ｒＢ内に位置する部分全体が露出するように開口部１７ｒが形成されている。
【０１４５】
端子部形成領域１０２Ｒでは、誘電体層１７は除去される。
【０１４６】
誘電体層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、誘電体層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量ＣCSが得られるように、誘電体層１７の材料や厚さを適宜選択することが好ましい。誘電体層１７の材料としては、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。１５０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、４００ｎｍ以下であれば、より確実に所望の容量が得られる。本実施形態では、誘電体層１７として、例えば厚さが３００ｎｍのＳｉＮｘ膜を用いる。
【０１４７】
ＳＴＥＰ８：第２透明導電層形成工程（図１１Ａ（ｈ）、図１１Ｂ（ｈ））
続いて、誘電体層１７の上、開口部１７ｐ、１７ｒ内、および第２コンタクトホールＣＨ２内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。
【０１４８】
これにより、図１１Ａ（ｈ）および図１１Ｂ（ｈ）に示すように、トランジスタ形成領域１０１Ｒには、第２透明導電層１９ａが形成される。第２透明導電層１９ａは、開口部１７ｐ内でドレイン接続透明導電層１５ａと接している。これにより、第２透明導電層１９ａとドレイン電極１１ｄとを、ドレイン接続透明導電層１５ａおよび上部導電層１１ｃを介して電気的に接続させることが可能になる。また、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置される。なお、本実施形態では、第２透明導電層１９ａは、ＦＦＳモードの表示装置において画素電極として機能する。この場合、各画素において、第２透明導電層１９ａのうちゲート配線３と重なっていない部分に、複数のスリットが形成されてもよい。
【０１４９】
Ｓ−Ｇ接続部形成領域１０３Ｒでは、透明導電膜から、開口部１７ｒ内で下部透明導電層１５ｓｇと接する上部透明導電層１９ｓｇが得られる。これにより、下部導電層３ｓｇと上部導電層１１ｓｇとを、下部透明導電層１５ｓｇおよび上部透明導電層１９ｓｇを介して接続させることが可能となる。また、開口部１４ｒＡ、１４ｒＢ内で下部透明導電層１５ｓｇと上部透明導電層１９ｓｇとが積層し、冗長構造が得られるので、信頼性の高い接続部を実現できる。
【０１５０】
端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の上部透明接続層１９ｔが形成される。上部透明接続層１９ｔは、第２コンタクトホールＣＨ２内において、下部透明接続層１５ｔと接している。これにより、下部導電層３ｔと上部透明接続層１９ｔとを、下部透明接続層１５ｔを介して接続させることが可能となる。また、下部透明接続層１５ｔと上部透明接続層１９ｔとを積層させており、冗長構造が得られるので、信頼性の高い端子部を実現できる。
【０１５１】
第２透明導電層１９ａ、上部透明接続層１９ｓｇおよび上部透明接続層１９ｔを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０〜１５０ｎｍ）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
【０１５２】
なお、本実施形態では、表示領域の略全体において、ゲート絶縁層５と層間絶縁層１４との間に保護層が設けられるが、端子部形成領域１０２Ｒでは保護層は除去されている。しかしながら、端子部の形成工程において、半導体層７ｔのプロセスダメージを抑制するために保護層が利用される。
【０１５３】
上記では、図２（ｂ）に示す端子部１０２、図４に示すＴＦＴ１０１およびコンタクト部１０５（３）を製造する方法を説明したが、代わりに、図２（ｃ）に示す端子部１０２（２）、図３に示すコンタクト部１０５（１）、図４に示すコンタクト部１０５（２）を製造する場合も、上記と同様に、図８に示すフローに沿って製造することができる。
【０１５４】
（実施形態２）
以下、本発明による半導体装置の実施形態２を説明する。
【０１５５】
前述の実施形態１では、Ｓ−Ｇ接続部１０３において、透明導電層１５、１９ａを利用してソース配線用金属から形成された上部導電層１１ｓｇと、ゲート配線用金属から形成された下部導電層３ｓｇとを電気的に接続しているが、本実施形態では、上部導電層１１ｓｇと下部導電層３ｓｇとを直接接触させる構造を採用している。また、本実施形態では、コンタクト部１０５にドレイン接続透明導電層１５ａを形成せず、第２透明導電層１９ａと上部導電層１１ｃとを直接接触させている点で、実施形態１と異なっている。コンタクト部１０５は、補助容量配線として機能する下部導電層３ｃの上に設けられている。さらに、端子部を形成する際に、保護層９をエッチングマスクとして半導体層７ｔに開口部７ｑを形成する点で、実施形態１で説明した製造方法と異なっている。
【０１５６】
図１２〜図１５の（ａ）〜（ｐ）は、それぞれ、本実施形態の半導体装置の製造方法の一例を示す工程断面図である。図９Ｂ〜図１１Ｂと同様の構成要素には同じ参照符号を付している。以下の説明では、実施形態１と同様の工程（各構成要素の材料や、製膜方法、エッチング方法、膜の厚さなどを含む）については、説明を省略する。
【０１５７】
まず、図１２（ａ）に示すように、基板１上にゲート配線用金属３’を形成する。次いで、図１２（ｂ）に示すように、ゲート配線用金属３’のパターニングを行い、ゲート配線層を得る。具体的には、トランジスタ形成領域１０１Ｒには、ゲート電極３ａおよび下部導電層３ｃを形成する。下部導電層３ｃは、補助容量配線であってもよい。Ｓ−Ｇ接続部形成領域１０３Ｒ、端子部形成領域１０２Ｒには、それぞれ、下部導電層３ｓｇおよび下部導電層３ｔを形成する。
【０１５８】
次に、図１２（ｃ）に示すように、ゲート電極３ａ、下部導電層３ｃ、下部導電層３ｓｇおよび下部導電層３ｔを覆うようにゲート絶縁層５を形成する。
【０１５９】
この後、図１２（ｄ）に示すように、ゲート絶縁層５の上に半導体膜７’を形成する。続いて、半導体膜７’のパターニングを行う。これにより、図１２（ｅ）に示すように、トランジスタ形成領域１０１Ｒに半導体層７ａおよび半導体層７ｃ、端子部形成領域１０２Ｒには半導体層７ｔを形成する。半導体層７ａは、その一部がゲート電極３ａと重なるように配置される。半導体層７ｃは、コンタクト部および補助容量を形成しようとする領域に、下部導電層３ｃと重なるように配置される。半導体層７ｔは、その一部が下部導電層３ｔと重なるように配置される。
【０１６０】
次いで、図１３（ｆ）に示すように、ゲート絶縁層５、半導体層７ａ、７ｃ、７ｔを覆うように保護層９を形成する。続いて、図１３（ｇ）に示すように、保護層９の上に、所定の開口を有するマスク層３１を形成する。このマスク層３１をエッチングマスクとして、保護層９のパターニングを行う。このとき、ゲート絶縁層５のうちマスク層３１にも半導体層７ａ、７ｃ、７ｔにも覆われていない部分も除去される（保護層９とゲート絶縁層５との同時エッチング）。これにより、図１３（ｈ）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのチャネル領域となる部分の両側を露出する開口部９ｐが形成される。Ｓ−Ｇ接続部形成領域１０３Ｒでは、保護層９およびゲート絶縁層５がエッチングされて、下部導電層３ｓｇの一部を露出する開口部９ｒが形成される。端子部形成領域１０２Ｒでは、半導体層７ｔの一部を露出する開口部９ｑが形成される。
【０１６１】
次に、図１３（ｉ）に示すように、基板１の表面全体を覆うようにソース配線用金属膜１１’を形成する。この後、ソース配線用金属膜１１’のパターニングを行う。これにより、図１４（ｊ）に示すように、トランジスタ形成領域１０１Ｒで、開口部９ｐ内で半導体層７ａと接するソース電極１１ｓおよびドレイン電極１１ｄが形成され、ＴＦＴ１０１が得られる。また、下部導電層３ｃ上には、ゲート絶縁層５および半導体層７ｃを介して上部導電層１１ｃが形成される。Ｓ−Ｇ接続部形成領域１０３Ｒでは、開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇが形成される。このようにして、Ｓ−Ｇ接続部１０３（２）が得られる。端子部形成領域１０２Ｒでは、ソース配線用金属膜１１’とともに半導体層７ｔもエッチングされる。このとき、保護層９は、ソース配線用金属膜１１’のエッチングに対するエッチストップとして機能し、かつ、半導体層７ｔのエッチングに対してエッチングマスクとして機能する。従って、半導体層７ｔのうち保護層９で覆われていない部分のみが除去され、保護層９で覆われている部分は残る。
【０１６２】
続いて、図１４（ｋ）に示すように、基板１の表面全体に第１絶縁層１２を形成し、第１絶縁層１２および保護層９のパターニングを行う。これにより、第１絶縁層１２および保護層９のうち、端子部形成領域１０２Ｒに位置する部分を除去する。次いで、第２絶縁層１３を形成し、パターニングを行う。これにより、第２絶縁層１３に、上部導電層１１ｃ上に位置する開口部１３ｐを形成するとともに、第２絶縁層１３のうち端子部形成領域１０２Ｒに位置する部分を除去する。
【０１６３】
次いで、基板１の表面全体に透明導電膜を形成し、これをパターニングする。これにより、トランジスタ形成領域１０１ＲおよびＳ−Ｇ接続部形成領域１０３Ｒでは、第２絶縁層１３上に第１透明導電層１５が形成される。第１透明導電層１５は、コンタクト部となる部分に開口部１５ｐを有している。基板１の法線方向から見たとき、第１透明導電層１５の開口部１５ｐの内部に、第２絶縁層１３の開口部１３ｐが位置する。また、端子部形成領域１０２Ｒでは、透明導電膜のパターニングの際に、半導体層７ｔも同時にエッチングされる。この結果、開口部５ｑ内で下部導電層３ｔと接する下部透明接続層１５ｔが形成されるとともに、半導体層７ｔは端子部ごとに分離される。各端子部では、半導体層７ｔは、下部透明接続層１５ｔとゲート絶縁層５との間に位置し、その開口部と反対側の端部は、下部透明接続層１５ｔの端部と整合する。
【０１６４】
この後、図１４（ｍ）に示すように、基板１の表面全体（開口部１３ｐ内も含む）に誘電体層１７を形成する。続いて、誘電体層１７のパターニングを行う。これにより、図１５（ｎ）に示すように、誘電体層１７のうち端子部形成領域１０２Ｒに位置する部分が除去される。また、第２絶縁層１３の開口部１３ｐ内において、誘電体層１７および第１絶縁層１２に、上部導電層１１ｃに達する開口部１７ｐが形成される（誘電体層１７と第１絶縁層１２との同時エッチング）。
【０１６５】
続いて、図１５（ｏ）に示すように、基板１の表面全体（開口部１７ｐ内も含む）に透明導電膜１９’を形成し、パターニングを行う。これにより、図１５（ｐ）に示すように、トランジスタ形成領域１０１ＲおよびＳ−Ｇ接続部形成領域１０３Ｒには、画素電極となる第２透明導電層１９ａが形成される。第２透明導電層１９ａは、開口部１７ｐ内で上部導電層１１ｃと接し、コンタクト部１０５（４）を形成する。端子部形成領域１０２Ｒには、下部透明接続層１５ｔと接する上部透明接続層１９ｔが形成される。このようにして、端子部１０２（２）が得られる。
【０１６６】
本実施形態によると、実施形態１と同様に、信頼性の高い端子部１０２を簡便に形成できる。また、本実施形態では、コンタクト部および補助容量の形成工程において、上部導電層１１ｃの表面を第１絶縁層１２で保護した状態で誘電体層１７の形成を行うことができるので、上部導電層１１ｃのプロセスダメージを低減できる。また、Ｓ−Ｇ接続部１０３（２）は、ソース配線層とゲート配線層とが直接接する構造を有するので、縮小化および低抵抗化が可能になる。
【０１６７】
（実施形態３）
以下、本発明による半導体装置の実施形態３を説明する。実施形態３は、前述した実施形態１と、端子部のコンタクトホールの周辺（周囲）に誘電体層を有する点で異なっている。ＴＦＴおよびＳ−Ｇ接続部の構造は実施形態１と同様であるので、説明を省略する。
【０１６８】
図１６（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板の周辺領域に形成された端子部２０２を示す平面図および断面図である。図１６では、図２と同様の構成要素には同じ参照符号を付している。また、図１６（ｂ）では、隣接する２つの端子を図示しているが、端子の個数は特に限定されない。
【０１６９】
端子部２０２は、コンタクトホールＣＨの周囲において、下部透明接続層１５ｔと上部透明接続層１９ｔとの間には誘電体層１７ｔが形成されている点で、図２に示す端子部１０２と異なっている。端子部２０２では、下部透明接続層１５ｔを介して、上部透明接続層１９ｔと下部導電層３ｔとの電気的な接続が確保される。
【０１７０】
本実施形態でも、実施形態１と同様に、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。また、半導体層７ｔは、ＴＦＴ１０１の活性層である半導体層７ａと同じ半導体膜から形成されている。さらに、誘電体層１７ｔは、誘電体層１７と同じ誘電体膜から形成されている。
【０１７１】
端子部２０２も、実施形態１の端子部１０２と同様に、下部透明接続層１５ｔおよび上部透明接続層１９ｔによる冗長構造を有しているので、高い信頼性を確保できる。また、本実施形態をＦＦＳモードの表示装置に使用されるＴＦＴ基板に適用する場合、下部透明接続層１５ｔを共通電極と同じ透明導電膜から形成し、上部透明接続層１９ｔを画素電極と同じ導電膜から形成することが好ましい。このように、共通電極および画素電極となる一対の電極層を利用することにより、製造工程数やマスク枚数の増加を抑えつつ、冗長構造を有する端子部２０２を形成できる。
【０１７２】
基板１の法線方向から見たとき、半導体層７ｔ、誘電体層１７ｔ、上部透明接続層１９ｔおよび下部透明接続層１５ｔは重なっていることが好ましい。また、誘電体層１７ｔは、下部透明接続層１５ｔの上面のみでなく、ゲート絶縁層５の上面とも接していることが好ましい。これにより、誘電体層１７ｔは、下部透明接続層１５ｔの側面および半導体層７ｔのコンタクトホールＣＨと反対側の端部の側面を覆うように配置されるので、半導体層７ｔへのプロセスダメージを低減できる。
【０１７３】
図示するように、半導体層７ｔの開口部７ｑ側の端部は、ゲート絶縁層５の開口部５ｑ側の側面と整合していてもよい。このような構成は、後述する製造方法において、半導体層７ｔをエッチングマスクとして、ゲート絶縁層５に開口部５ｑを形成することによって得られる。また、半導体層７ｔの開口部７ｑと反対側の側面は、下部透明接続層１５ｔの側面と整合していてもよい。このような構成は、後述する製造方法において、半導体層７ｔと下部透明接続層１５ｔとを同時にエッチングすることによって得られる。
【０１７４】
次いで、本実施形態の半導体装置の製造方法の一例を説明する。ここでは、図５Ａおよび図５Ｂに示すＴＦＴ１０１およびコンタクト部１０５（３）、図１６に示す端子部２０２および図６Ａおよび図６Ｂに示すＳ−Ｇ接続部１０３を基板１上に同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２およびＳ−Ｇ接続部１０３のそれぞれの構成も、適宜変更可能である。
【０１７５】
本実施形態の半導体装置も、図８に示すフローに沿って製造され得る。ＳＴＥＰ１〜ＳＴＥＰ６までの工程は、図９Ａ、図９Ｂおよび図１０Ａ、図１０Ｂを参照しながら前述した工程と同様であるので、ここでは説明を省略する。図１７（ａ）は、ＳＴＥＰ７の工程を説明するための工程断面図、図１７（ｂ）は、ＳＴＥＰ８の工程を説明するための工程断面図である。
【０１７６】
ＳＴＥＰ１〜ＳＴＥＰ６：トランジスタ形成工程（図示せず）
まず、図９Ａ、図９Ｂおよび図１０Ａ、図１０Ｂに示す工程と同様に、基板１上に、ゲート配線、半導体層、保護層、ソース・ドレイン、層間絶縁層および第１透明導電層の形成を行う。
【０１７７】
ＳＴＥＰ７：誘電体層形成工程（図１７（ａ））
次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体層１７を形成する。この後、誘電体層１７の上にレジストマスク（図示せず）を形成し、誘電体層１７のエッチングを行う。これにより、図１７（ａ）に示すように、トランジスタ形成領域１０１Ｒでは、誘電体層１７に、ドレイン接続透明導電層１５ａを露出する開口部１７ｐが形成される。Ｓ−Ｇ接続部形成領域１０３Ｒでは、誘電体層１７に、下部透明導電層１５ｓｇを露出する開口部１７ｒが形成される。この例では、下部透明導電層１５ｓｇのうち開口部１４ｒＡ、１４ｒＢ内に位置する部分全体が露出するように開口部１７ｒが形成されている。また、端子部形成領域１０２Ｒでは、第２コンタクトホールＣＨ２の周辺（周囲）において、下部透明接続層１５ｔの上に誘電体層１７ｔが形成される。誘電体層１７ｔは、基板１の法線方向から見たとき、半導体層７ｔの少なくとも一部と重なるように配置される。
【０１７８】
ＳＴＥＰ８：第２透明導電層形成工程（図１７（ｂ））
続いて、誘電体層１７の上、開口部１７ｐ、１７ｒ内、および第２コンタクトホールＣＨ２内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。これにより、図１７（ｂ）に示すように、トランジスタ形成領域１０１Ｒでは、第２透明導電層１９ａが形成される。Ｓ−Ｇ接続部形成領域１０３Ｒでは、開口部１７ｒ内で下部透明導電層１５ｓｇと接する上部透明導電層１９ｓｇが得られる。端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の上部透明接続層１９ｔが形成される。上部透明接続層１９ｔは、第２コンタクトホールＣＨ２内において、下部透明接続層１５ｔと接している。また、誘電体層１７ｔの少なくとも一部は、上部透明接続層１９ｔと下部透明接続層１５ｔとの間に位置している。なお、上部透明接続層１９ｔの端部は、図１７（ｂ）に示すように、誘電体層１７ｔ上に位置してもよい。あるいは、図１６（ｂ）に示すように、ゲート絶縁層５上に位置し、誘電体層１７ｔの上面全体、および誘電体層１７ｔの第２コンタクトホールＣＨ２と反対側の側面を覆っていてもよい。
【０１７９】
（実施形態４）
以下、本発明による半導体装置の実施形態４を説明する。実施形態４におけるＴＦＴおよびＳ−Ｇ接続部は、前述した実施形態２におけるＴＦＴおよびＳ−Ｇ接続部と同様の構成を有するが、端子部は実施形態３における端子部と同様の構造を有する。従って、本実施形態の半導体装置の構成の説明を省略する。
【０１８０】
本実施形態の半導体装置の製造方法の一例を説明する。図１８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
【０１８１】
まず、図１３〜図１５を参照しながら前述した方法と同様の方法で、誘電体層１７の形成工程までを行う。
【０１８２】
次いで、図１８（ａ）に示すように、誘電体層１７のパターニングを行う。これにより、トランジスタ形成領域１０１Ｒでは、誘電体層１７および第１絶縁層１２に、上部導電層１１ｃに達する開口部１７ｐが形成される。また、端子部形成領域１０２Ｒでは、第２コンタクトホールＣＨ２の周辺において、下部透明接続層１５ｔの一部を覆うように誘電体層１７ｔが形成される。誘電体層１７ｔは、基板１の法線方向から見たとき、半導体層７ｔの少なくとも一部と重なるように配置される。
【０１８３】
この後、図１８（ｂ）に示すように、基板１の表面全体に透明導電膜１９’を形成し、透明導電膜１９’のパターニングを行う。これにより、図１８（ｃ）に示すように、トランジスタ形成領域１０１Ｒでは、第２透明導電層１９ａが形成される。また、端子部形成領域１０２Ｒでは、透明導電膜１９’から、端子部１０２の上部透明接続層１９ｔが形成される。上部透明接続層１９ｔは、第２コンタクトホールＣＨ２内において、下部透明接続層１５ｔと接している。また、第２コンタクトホールＣＨ２の周辺において、誘電体層１７ｔと接している。この例では、上部透明接続層１９ｔは、誘電体層１７ｔ全体を覆うように形成されており、端部でゲート絶縁層５と接している。なお、上部透明接続層１９ｔの端部は、誘電体層１７ｔ上に位置してもよい。
【産業上の利用可能性】
【０１８４】
本発明の実施形態は、基板上に薄膜トランジスタおよび２層の透明導電層を備えた半導体装置に広く適用され得る。特に、アクティブマトリクス基板などの薄膜トランジスタを有する半導体装置、およびそのような半導体装置を備えた表示装置に好適に用いられる。
【符号の説明】
【０１８５】
１    基板
３、Ｇ    ゲート配線
３ａ  ゲート電極
３ｃ  下部導電層
３ｔ、３ｓｇ  下部導電層
５  ゲート絶縁層
７ａ、７ｃ、７ｔ  半導体層
９  保護層
１１、Ｓ  ソース配線
１１ｓ  ソース電極
１１ｄ  ドレイン電極
１１ｔ、１１ｓｇ  上部導電層
１２  第１絶縁層
１３  第２絶縁層
１４  層間絶縁層
１５  第１透明導電層
１５ａ  ドレイン接続透明導電層
１５ｔ  下部透明接続層
１７、１７ｔ  誘電体層
１９ａ  第２透明導電層
１９ｔ  上部透明接続層
１００  半導体装置
１０１  ＴＦＴ
１０２、２０２  端子部
１０３  Ｓ−Ｇ接続部
１０５  コンタクト部
１０００    液晶表示装置
【図１】
0006026433.tif 000002
【図２】
0006026433.tif 000003
【図３】
0006026433.tif 000004
【図４】
0006026433.tif 000005
【図５Ａ】
0006026433.tif 000006
【図５Ｂ】
0006026433.tif 000007
【図６Ａ】
0006026433.tif 000008
【図６Ｂ】
0006026433.tif 000009
【図７】
0006026433.tif 000010
【図８】
0006026433.tif 000011
【図９Ａ】
0006026433.tif 000012
【図９Ｂ】
0006026433.tif 000013
【図１０Ａ】
0006026433.tif 000014
【図１０Ｂ】
0006026433.tif 000015
【図１１Ａ】
0006026433.tif 000016
【図１１Ｂ】
0006026433.tif 000017
【図１２】
0006026433.tif 000018
【図１３】
0006026433.tif 000019
【図１４】
0006026433.tif 000020
【図１５】
0006026433.tif 000021
【図１６】
0006026433.tif 000022
【図１７】
0006026433.tif 000023
【図１８】
0006026433.tif 000024