(57)【特許請求の範囲】
【請求項１】
第１内部回路を有する第１半導体素子と、
前記第１内部回路に電気的に接続された連結部と前記第１内部回路から電気的に絶縁された補助部とを有し、前記第１半導体素子の第１面の上に位置する複数の第１連結構造体と、
前記第１半導体素子の第２面側に配置される第２半導体素子と、
前記第１半導体素子と前記第２半導体素子との間に配置され、前記第１内部回路と前記第２半導体素子が有する第２内部回路とに電気的に接続される連結部、及び、前記第２内部回路から電気的に絶縁された補助部を有する複数の第２連結構造体と、
を備え、
前記第２連結構造体の数は、前記第１連結構造体の数より少なく、
前記第２連結構造体が有する補助部の数は、前記第１連結構造体が有する補助部の数より少ないことを特徴とする半導体装置。
【請求項２】
前記第２連結構造体の前記連結部の数は、前記第１連結構造体の前記連結部の数と同じであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体素子及び前記第２半導体素子の少なくとも１つは、中央部に前記連結部が配置されるＤＲＡＭメモリーチップであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体素子及び前記第２半導体素子の少なくとも１つは、端部に前記連結部が配置されるフラッシュメモリーチップであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１半導体素子は、半導体基板及び前記半導体基板を貫通する貫通ビアを有し、前記連結部は前記貫通ビアに電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１連結構造体及び前記第２連結構造体は、それぞれ第１導電手段及び第２導電手段を有し、
前記第２導電手段は、前記第１導電手段より低い融点を有する金属を含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２連結構造体の数は、前記第１連結構造体の数の５０％から９０％であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２連結構造体の前記補助部の数は、前記第１連結構造体の前記補助部の数の５０％から９０％であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１半導体素子と前記第２半導体素子とは、同じ種類の半導体素子であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
下部構造体と、
前記下部構造体上に順に積層された複数の半導体素子層と、
を備え、
複数の前記半導体素子層は、下面に内部回路を有する半導体素子及び前記半導体素子の下面に配置される連結構造体を有し、
前記半導体素子層の連結構造体の面積は、当該半導体素子層より前記下部構造体に近い前記半導体素子層のいずれか１つの連結構造体の面積より狭く、
複数の前記半導体素子層の連結構造体のそれぞれは、当該半導体素子が有する内部回路から電気的に絶縁された少なくとも一つの補助部を有し、
一の連結構造体が有する補助部の数は、前記一の連結構造体より前記下部構造体に近い連結構造体が有する補助部の数より少ないことを特徴とする半導体装置。
【請求項１１】
前記半導体素子は同じ種類であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記連結構造体は、前記半導体素子が有する内部回路に電気的に接続される複数の連結部を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
少なくとも２つの前記連結構造体は、同じ数の連結部を有することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記下部構造体は前記半導体素子とは異なる半導体素子を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記下部構造体は回路基板を有することを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高性能電子システムに広く使用されている半導体装置は、その容量及び速度が増加している。したがって、さらに小さい半導体装置内に多様な機能を果たす回路を集積し、半導体装置をさらに速く動作させるための多様な検討がなされている。半導体装置の高集積及び高性能動作のために、半導体素子を積層させる方法が提示されている。
【０００３】
例えば、１つの半導体パッケージ内に複数個のチップが実装されるマルチチップパッケージ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ）、積層された異種チップが１つのシステムに動作するシステムインパッケージ（Ｓｙｓｔｅｍ−Ｉｎ  Ｐａｃｋａｇｅ）等がある。複数個の半導体素子が積層される場合、積層された半導体素子を安定的に連結できる方法が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００７−００４０８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、半導体素子間の接続不良の発生を低減可能な半導体装置を提供することである。
【０００６】
また、本発明の目的は、半導体素子間の接続信頼性を向上可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、連結構造体が有する構成部の数が異なる半導体装置が提供される。半導体装置は、第１連結構造体、第２連結構造体、第１連結構造体の一方の側に配置される第１半導体素子、及び第２半導体素子を備える。第１半導体素子は、第１連結構造体及び第２連結構造体の間に配置され、第１半導体素子及び第２半導体素子は、それぞれ内部回路を備える。第１連結構造体及び第２連結構造体には、それぞれ内部回路に電気的に接続される少なくとも１つの連結部及び内部回路から電気的に絶縁された少なくとも１つの補助部を有する。第２連結構造体の連結部及び補助部の数の合計は、第１連結構造体の連結部及び補助部の数の合計より少なく、第２連結構造体の補助部の数は、第１連結構造体の数より少ない。
【０００８】
本発明の半導体装置が備える第１半導体素子は、連結構造体によって他の半導体素子と接続する。第１半導体素子は、第１面側に第１連結構造体を有し、第２半導体素子が配置される第２面側には、その数が第１連結構造体の数より小さい第２連結構造体を有している。本発明の半導体装置の製造段階において、第１半導体素子は、第２半導体素子と接続する前に他の半導体素子と第１連結構造体を介して接続しており、第２半導体素子は、他の半導体素子に接続する第１半導体素子に対して第２連結構造体を介して接続する。第２連結構造体によって第１半導体素子と第２半導体素子とを接続するとき、一定の熱または圧力を加える必要があるが、この熱または圧力によりすでに第１半導体素子と他の半導体素子とを接続する第１連結構造体が変形または変性するおそれがある。そこで、本発明の半導体装置では、第２連結構造体の数を第１連結構造体の数に比べて小さくすることにより、第２連結構造体を第１半導体素子および第２半導体素子に接続するときに加える熱を少なく、または圧力を小さくすることができる。これにより、第１連結構造体が変形または変性することを防止することができる。したがって、半導体素子間の接続不良の発生を低減することができる。
【０００９】
また、本発明によれば、第２連結構造体の補助部の数は、第１連結構造体の補助部の数より少ない。
【００１０】
また、本発明によれば、第２連結構造体の数は、第１連結構造体の数の５０％から９０％であり得る。また、第２連結構造体を構成する補助部の数は、第１連結構造体を構成する補助部の数の５０％から９０％であり得る。
【００１１】
また、本発明によれば、連結構造体の断面積が異なる半導体装置が提供される。半導体装置は、下部構造体及び下部構造体の上に実装された複数の半導体素子層を備える。半導体素子層は、それぞれ半導体素子及び半導体素子の一面に配置される連結構造体を有し、半導体素子層が下部構造体から遠く配置されるほど、当該半導体素子層の連結構造体の断面積は減少する。
【００１２】
本発明の半導体装置では、半導体装置が備える複数の半導体素子を接続する連結構造体の面積比率が層毎に異なり、連結構造体の面積比率は後に積層される半導体素子であるほど減少する。これにより、後に積層される半導体素子は、小さいボンディング力でボンディングされるので、既に形成された連結構造体の変形または変性を防止することができるしたがって、半導体素子間の接続不良を防止することできる。また、複数の半導体素子を安定的に接続できるため、半導体装置の接続信頼性および動作信頼性を向上することができる。
【００１３】
また、本発明によれば、複数の半導体素子を積層する場合、後続のボンディング工程であるほど、加えるボンディング力が小さくなる。これにより、後続のボンディング力は、すでに半導体素子を接続する連結構造体を形成する際に加えられたボンディング力の範囲内となるので、すでに形成されている連結構造体の変形または変性によって発生する接続不良を少なくすることができる。したがって、積層される半導体素子の接続信頼性および動作信頼性を改善することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の実施形態による半導体装置を例示的に説明するための概略図である。
【図１Ｂ】本発明の第１方式による連結構造体の形成方法を説明するための図面である。
【図１Ｃ】本発明の第２方式による連結構造体の形成方法を説明するための図面である。
【図２Ａ】本発明の一実施形態による半導体装置を説明するための断面図である。
【図２Ｂ】本発明の一実施形態による半導体装置を説明するための断面図である。
【図２Ｃ】本発明の一実施形態による半導体装置を説明するための断面図である。
【図２Ｄ】本発明の一実施形態による半導体装置を説明するための断面図である。
【図３Ａ】本発明の他の実施形態による半導体装置を説明するための断面図である。
【図３Ｂ】本発明の他の実施形態による半導体装置を説明するための断面図である。
【図４】本発明のその他の実施形態による半導体装置を説明するための断面図である。
【図５Ａ】本発明による半導体装置の一側面を例示的に説明するための斜視図である。
【図５Ｂ】図５Ａの点線に沿って示される半導体装置平面図である。
【図６Ａ】図５Ａの点線に沿って示される半導体装置平面図である。
【図６Ｂ】図５Ａの点線に沿って示される半導体装置平面図である。
【図７Ａ】図５Ａの点線に沿って示される半導体装置平面図である。
【図７Ｂ】図５Ａの点線に沿って示される半導体装置平面図である。
【図８】本発明のその他の実施形態による半導体装置を示す断面図である。
【図９Ａ】図８の点線に沿って示される連結構造体を例示的に示す平面図である。
【図９Ｂ】図８の点線に沿って示される連結構造体を例示的に示す平面図である。
【図１０】図８の点線に沿って示される連結構造体を例示的に示す平面図である。
【図１１】図８の点線に沿って示される連結構造体を例示的に示す平面図である。
【図１２Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２Ｃ】本発明の一実施形態による半導体装置の製造方法を説明するための断面図である。
【図１３Ａ】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１３Ｂ】本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１４Ａ】本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１４Ｂ】本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１４Ｃ】本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の変形された実施形態による半導体装置の製造方法を説明するための断面図である。
【図１６Ａ】チップスタックを形成する本発明の一実施形態による製造方法を例示的に示す図面である。
【図１６Ｂ】チップスタックを形成する本発明の一実施形態による製造方法を例示的に示す図面である。
【図１６Ｃ】チップスタックを形成する本発明の一実施形態による製造方法を例示的に示す図面である。
【図１７】本発明の一実施形態によるパッケージモジュールを例示的に示す平面図である。
【図１８】本発明の一実施形態によるメモリーカードを例示的に示す概略図である。
【図１９】本発明の一実施形態による電子システムを例示的に示すブロック図である。
【発明を実施するための形態】
【００１５】
本発明の構成及び効果を十分に理解できるように、添付した図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されることではなく、様々な形態で具現され、多様な変更を加えることができる。本実施形態に対する説明は本発明の開示が完全になるようにし、本発明が属する技術分野の通常の知識を有する者に発明の範疇を完全に開示するために提供される。添付された図面で構成要素は説明を簡単にするためにその大きさが実際より拡大して示したことであり、各構成要素の比率は誇張されるか、或いは縮小され得る。
【００１６】
ある構成要素が他の構成要素に「上にある」と記載される場合、または「連結されている」と記載される場合、他の構成要素の上に直接接しているか、または連結されていることであるが、中間にその他の構成要素が存在することができると理解しなければならない。また、ある構成要素が他の構成要素の「真上に」あると記載される場合、「直接連結されて」いると記載される場合には、中間にその他の構成要素が存在しないことを意味する。構成要素の間の関係を説明する他の表現、例えば、「〜間に」と「直接〜間に」等も同様に解釈される。
【００１７】
「第１」、「第２」等の用語は多様な構成要素を説明するために使用されるが、構成要素は用語によって限定されない。用語は１つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の権利範囲を逸脱しない範囲において、第１構成要素は第２構成要素と類似である場合や、類似に第２構成要素も第１構成要素と称される場合がある。
【００１８】
単数の表現は文脈の上に明確に異なることと表現しない限り、複数の表現を含む。「包含する」又は「有する」等の用語は、明細書の上に記載された特徴、数字、段階、動作、構成要素、部分品又はこれらを組合したことが存在することを指定するためのことであって、１つ又はその以上の他の特徴や数字、段階、動作、構成要素、部分品又はこれらを組合したことが付加され得ることと解釈できる。
【００１９】
「又は」は言及されたアイテムのそれぞれ及び１つ以上の全ての組合を含む。例えば、「Ａ又はＢ」は、「Ａのみ、Ｂのみ、またはＡとＢ」を意味する。
【００２０】
本明細書で記述する実施形態は、本発明の理想的な概略図である平面図及び断面図を参考して説明される。したがって、製造技術又は許容誤差等によって図の形態が変形される。本発明の実施形態は図示された特定形態に制限されることなく、製造工程によって生成される形態の変化も含む。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するものではない。
本発明の実施形態で使用される用語は明確に定義されない限り、該当技術分野で通常の知識を有する者に通常的に公知された意味として解釈される。
【００２１】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同一な参照符号は同一な部材を示し、同一な用語に説明される構成要素は同一又は類似な構造を有することができる。
【００２２】
図１Ａは本発明の実施形態による半導体装置を例示的に説明するための概略図である。
図１Ａを参照すれば、本実施形態による半導体装置１００は、下部構造体１０の上に実装されるチップスタック２０を備える。チップスタック２０は、複数の半導体素子２２、２４、及び複数の連結構造体２１、２３を備える。例えば、チップスタック２０は、図２Ａに図示したように、下部構造体１１０ｃの上部面の上に順に積層された第１連結構造体１４０ａ、第１半導体素子１１０ａ、第２連結構造体１４０ｂ、及び第２半導体素子１１０ｂを包含する。
【００２３】
下部構造体１０は、他の半導体素子、他のチップスタック、又は印刷回路基板であり得る。しかし、本発明の技術的思想は下部構造体１０に対するこのような例示に限定されない。即ち、その上部にチップスタック２０を実装することができれば、全てのものが本発明の技術的思想を具現するための下部構造体１０として利用される。
【００２４】
半導体素子２２、２４は、半導体基板の上に集積された内部回路（ＩＣ）、又は微細電子部（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  ｅｌｅｍｅｎｔｓ）を含む素子であり得る。例えば、内部回路（ＩＣ）は、ランダムアクセスメモリー（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＲＡＭ）、不揮発性メモリー（Ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）、メモリー制御回路、アプリケーションプロセッサー（Ａｐｐｌｉｃａｔｉｏｎ  ｐｒｏｃｅｓｓｏｒ）回路、パワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｉｅｒ）回路、モデム又はＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）回路の中の少なくとも１つを含む。
【００２５】
一方、一実施形態によれば、１つのチップスタック２０を構成する半導体素子２２、２４は、同一な構造を有しながら同一な機能を実行するように製作された、同種の半導体素子であり得る。例えば、固相ディスク（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ）のように、積層された同種の不揮発性メモリーチップが１つのチップスタック２０を構成することができる。他の実施形態によれば、１つのチップスタック２０を構成する半導体素子２２、２４は、互に異なる構造を有しながら互に異なる機能を実行するように製作された、異種の半導体素子であり得る。例えば、少なくとも１つの半導体メモリーチップと少なくとも１つのロジックチップが１つのチップスタック２０を構成することができる。しかし、本技術的思想がこのような例示された組合に限定されない。例えば、１つのチップスタック２０は、メモリーチップ、ロジックチップ及びインターポーザー等の半導体素子の中で選択される、互に異なる種類のものを包含できる。
【００２６】
連結構造体２１、２３は、それぞれ半導体素子２２、２４の内部回路に接続する複数の連結部ＣＥを具備することができる。複数の連結部ＣＥは、半導体素子２２、２４の間の電気的接続経路として、又は半導体素子２２と下部構造体１０と間の電気的接続経路として使用される。これに加えて、連結構造体２１、２３の少なくとも１つには、半導体素子２２、２４に付着されるが内部回路に電気的に連結されない複数の補助部ＡＥをさらに包含できる。連結部ＣＥ及び補助部ＡＥの構造及び配置等と関連された技術的特徴は、以下の図２Ａから図２Ｄを参照してより詳細に説明される。
【００２７】
一部の実施形態によれば、１つの連結構造体２１、又は他の連結構造体２３の内に含まれる連結部ＣＥと補助部ＡＥとは同じ製造工程を利用して形成され得る。この場合、１つの連結構造体２１又は他の連結構造体２３の内に含まれる連結部ＣＥと補助部ＡＥとは少なくとも物質の種類において実質的に同一であり得る。他の実施形態によれば、連結部ＣＥと補助部ＡＥとは互に異なる製造工程を利用して独立的に形成され得る。
【００２８】
製造方法において、図１２から図１６を参照してより詳細に説明するように、連結構造体２１、２３を形成する工程は複数の連結部ＣＥに熱及び／又は圧力を印加する段階を有する。例えば、熱圧着段階又はリフロ段階が実施できる。この場合、連結構造体２１、２３を形成する工程は下式１によって記述される条件（以下、形成条件）を充足させるように実施できる。
［式１］
Ｐ１＜Ｐ  ａｎｄ  Ｔ１＜Ｔ，
ここで、Ｐ及びＴは連結構造体を形成する段階で１つの連結部ＣＥに印加される圧力及び温度であり、Ｐ１及びＴ１は１つの連結部ＣＥを形成するために要求される最小の圧力及び最小の温度である。
【００２９】
一方、熱及び／又は圧力の印加によって、連結構造体２１、２３は少なくとも１回の熱的又は物理的ストレスを経験する。しかし、このような熱的又は物理的ストレスは、既に形成されている連結部の構造的変形、又は金属間化合物（Ｉｎｔｅｒ−Ｍｅｔａｌｉｃ  Ｃｏｍｐｏｕｎｄ；ＩＭＣ）が過度に生成するような変性が発生する。すなわち、先に形成される連結構造体（ｐｒｅｖｉｏｕｓ  ｃｏｎｎｅｃｔｉｎｇ  ｓｔｒｕｃｔｕｒｅ）は後に形成される連結構造体（ｆｏｌｌｏｗｉｎｇ  ｃｏｎｎｅｃｔｉｎｇ  ｓｔｒｕｃｔｕｒｅ）に比べて、熱的又は物理的ストレスをより多く経験することになるので、先に形成された連結構造体の方が、不良が発生しやすい。
【００３０】
本発明の技術的思想によれば、先に形成される連結構造体でこのような問題を予防するために、後に形成される連結構造体を形成する工程は、少なくとも下式２によって記述される条件（以下、「予防条件」という）を満足する必要がある。
［式２］
Ｐ＜Ｐ２  ａｎｄ  Ｔ＜Ｔ２，
ここで、Ｐ２及びＴ２は後に形成される連結構造体を形成する段階で先に形成される連結構造体に含まれる連結部の変形又は変性が発生する最小の圧力及び最小の温度である。
【００３１】
式１の形成条件は、さらに後に形成される連結構造体を形成する段階でも満足されなければならないので、後に形成される連結構造体を形成する段階は下式３によって与えられた条件を充足させるように実施できる。
［式３］
Ｐ１＜Ｐ＜Ｐ２  ａｎｄ  Ｔ１＜Ｔ＜Ｔ２，
これにより、連結部ＣＥの形成はその変形又は変性を利用することができる。例えば、連結部ＣＥとしてソルダが使用される場合、ソルダは、変形又は変性の過程として溶融過程を通じて形成される。即ち、形成条件の閾値であるＰ１及びＴ１と予防条件の閾値Ｐ２及びＴ２との間の差は小さいことがあり得る。したがって、後に形成される連結構造体の形成工程で先に形成される連結構造体の変形又は変性を予防できる工程マージンを十分に確保するのが難しい。しかし、以下で説明する本発明の実施形態によれば、このような工程マージンを確保することが可能である。
【００３２】
一方、上述した閾値Ｐ１、Ｐ２、Ｔ１及びＴ２は、（１）独立的なことではなく相互関連がある物理量（ｃｏｒｒｅｌａｔｅｄ  ｐｈｙｓｉｃａｌ  ｑｕａｎｔｉｔｉｅｓ）であり、（２）半導体装置のために使用される物質及び／又は半導体装置の構造に依存的な値であることは、この分野で通常の知識を有する者に明確である。このような理由で、下で説明される様々な実施形態は本技術的思想を例示的に説明するために提供されることとして理解されなければならない。即ち、本発明の技術的思想は上述した該当製品に依存的な要素、例えば、物質及び構造などを考慮して多様に変形できる。これに加えて、この分野で通常の知識を有する者であれば、この明細書で説明される内容に基づいて、このような変形を容易に具現できるので、このような変形に対する説明は省略される。
【００３３】
図１Ｂは本発明の第１方式による連結構造体の形成方法を説明するための図面である。
図１Ｂを参照すれば、下部構造体１０の上に先に形成される連結構造体ＰＣＳを形成し、その結果物Ｒ１の上に後に形成される連結構造体ＦＣＳを形成する。後に形成される連結構造体ＦＣＳに含まれる連結部ＣＥの数ｎ２（ＣＥ）及び補助部ＡＥの数ｎ２（ＡＥ）の合計ｎ２は先に形成される連結構造体ＰＣＳに含まれる連結部ＣＥの数ｎ１（ＣＥ）及び補助部ＡＥの数ｎ１（ＡＥ）の合計ｎ１より小さい。即ち、ｎ２＜ｎ１又はｎ２（ＣＥ）＋ｎ２（ＡＥ）＜ｎ１（ＣＥ）＋ｎ１（ＡＥ）である。
【００３４】
一方、所定の外力が連結構造体の上部面に印加される場合、連結部のそれぞれに印加される圧力は、当該連結構造体の構成部の総数に半比例する。即ち、連結部ＣＥ又は補助部ＡＥの個数増加は外部圧力を分散させる。したがって、上述したようにｎ２＜ｎ１の要件を満足する場合、後に形成される連結構造体ＦＣＳを形成する段階の間に先に形成される連結構造体ＰＣＳの連結部ＣＥのそれぞれに印加される圧力はｎ１＝ｎ２である場合に比べて減少され得る。即ち、ｎ２＜ｎ１の要件を満足する場合、先に形成される連結構造体ＰＣＳを構成する連結部ＣＥに対する予防条件（即ち、Ｐ＞Ｐ２）を満足しながら、後に形成される連結構造体ＦＣＳを形成する段階で印加できる外部圧力は増加され得る。
【００３５】
表１に例示的に図示したように、ｎ１＞ｎ２の要件は多様な方式に具現され得る。
【表１】
0006026734.tif 000002
【００３６】
図１Ａを参照して説明したように、チップスタック２０が同種チップで構成される場合、これらを連結する連結構造体２１、２３の連結部の数は同一であり得る。したがって、表１の方式１ａは、同種チップで構成されるチップスタックに適用される。チップスタックが同種チップで構成される半導体装置であっても、先に形成される連結構造体が下部構造体１０とこれに隣接する半導体素子２２とを連結するための連結構造体２１として選択される場合、表１の４つの方式の全てが可能である。異種チップで構成されるチップスタックの場合、表１の４つの方式の全てが可能である。本発明の実施形態によれば、補助部の数ｎ１（ＡＥ）又はｎ２（ＡＥ）は０であることもあり得る。
【００３７】
一方、図１Ｂ及び表１を参照して説明された方式は、連結部ＣＥ及び補助部ＡＥの大きさが同一な場合に有効に適用され得る。即ち、構成部の大きさが異なる場合、以下で図１Ｃを参照して説明されるように、本発明の技術的思想は他の方式を通じて具現され得る。
【００３８】
図１Ｃは本発明の第２方式による連結構造体の形成方法を説明するための図面である。
図１Ｃを参照すれば、下部構造体１０の上に先に形成される連結構造体ＰＣＳを形成し、その結果物Ｒ１の上に後に形成される連結構造体ＦＣＳを形成する。この実施形態によれば、後に形成される連結構造体ＦＣＳと先に形成される連結構造体ＰＣＳとの間には下の関係が成立できる。
［式４］
Ａ２＜Ａ１又はＡ２（ＣＥ）＋Ａ２（ＡＥ）＜Ａ１（ＣＥ）＋Ａ１（ＡＥ）
ここで、Ａ１（ＣＥ）及びＡ１（ＡＥ）は、それぞれ先に形成される連結構造体ＰＣＳに含まれる連結部ＣＥの総面積及び補助部ＡＥの総面積であり、Ａ２（ＣＥ）及びＡ２（ＡＥ）は、それぞれ後に形成される連結構造体ＦＣＳに含まれる連結部ＣＥの総面積及び補助部ＡＥの総面積であり、Ａ１及びＡ２は、それぞれＡ１（ＣＥ）＋Ａ１（ＡＥ）及びＡ２（ＣＥ）＋Ａ２（ＡＥ）である。この時、連結部ＣＥの総面積Ａ１（ＣＥ）又はＡ２（ＣＥ）は下部構造体１０の上部面に平行な平面と交差する連結部ＣＥの断面の面積の合計である。補助部ＡＥの総面積Ａ１（ＡＥ）又はＡ２（ＡＥ）も同一な方式に定義される。
【００３９】
一方、圧力は［外力／面積］で定義される。したがって、所定の外力が連結構造体の上部面に印加される場合、連結部ＣＥのそれぞれに印加される圧力は該当連結構造体の連結部ＣＥ、及び補助部ＡＥの総面積に半比例する。したがって、上述したようにＡ２＜Ａ１の要件を満足する場合、後に形成される連結構造体ＦＣＳを形成する段階の間に、先に形成される連結構造体ＰＣＳの連結部ＣＥのそれぞれに印加される圧力はＡ１＝Ａ２である場合に比べて減少する。即ち、Ａ２＜Ａ１の要件を満足する場合、先に形成される連結構造体ＰＣＳを構成する連結部ＣＥに対する上述した予防条件（即ち、Ｐ＞Ｐ２）を満足しながら、後に形成される連結構造体ＦＣＳを形成する段階で印加できる外力は増加され得る。
【００４０】
上述した表１と同様に表２に例示的に図示したように、Ａ１＞Ａ２の要件は多様な方式に具現され得る。
【表２】
0006026734.tif 000003
【００４１】
一方、本発明の変形された実施形態によれば、先に形成される連結構造体ＰＣＳと後に形成される連結構造体ＦＣＳとは互に異なる物質で形成される。例えば、先に形成される連結構造体ＰＣＳは、後に形成される連結構造体ＦＣＳに比べて溶融点が高い物質で形成される。このような変形された実施形態の場合、式２の予防条件に対する考慮を通じて、上述した方式１又は方式２に対する変形が必要とすることがあり得る。このような変形は、上述した本発明の技術的思想の一側面及び以下でより具体的に説明される本発明の様々な実施形態に基づいて、この分野の通常の知識を有する者によって容易に具現できる。したがって、このような変形に対する説明は省略する。
【００４２】
図２Ａ及び図２Ｂは本発明の一実施形態による半導体装置を示す断面図であり、図２Ｃ及び図２Ｄは図２ＡのＡ部分の拡大図である。
【００４３】
図２Ａを参照すれば、半導体装置１００ａは下部構造体１１０ｃの上に実装されるチップスタックを包含する。チップスタックは、下部構造体１１０ｃの上部面の上に順に積層された、第１連結構造体１４０ａ、第１半導体素子１１０ａ、第２連結構造体１４０ｂ、及び第２半導体素子１１０ｂを包含する。
【００４４】
先ず、図２Ｃを参照して半導体素子と関連された技術的特徴の一部を説明する。説明を簡単にするために、第１半導体素子１１０ａを例示的に説明するが、第２半導体素子１１０ｂは第１半導体素子１１０ａと同一又は類似な技術的特徴を包含するように構成され得る。図２Ｃを参照すれば、第１半導体素子１１０ａは、半導体基板１１４ａ、半導体基板１１４ａの一面の上に集積される内部回路１１６ａ、内部回路１１６ａに接続する内部配線１１７ａ、及び内部配線１１７ａに接続するチップパッド１２０ａ（図２Ａ参照）を包含する。内部回路１１６ａは、内部配線１１７ａ及びチップパッド１２０ａを通じて外部電子素子に電気的に接続される。
【００４５】
半導体基板１１４ａは、内部回路１１６ａが集積される上部面（又は活性面、ａｃｔｉｖｅ  ｓｕｒｆａｃｅ）及びこれと対向する下部面（又は後面、ｂａｃｋ  ｓｉｄｅ）を包含できる。一方、半導体基板１１４ａの上部面及び下部面は全てが不均一である高さを有することができる。これにも関わらず、内部回路１１６ａが集積されるので、半導体基板１１４ａの上部面での不均一であることは意図されたことであり得る。素子分離のためのトレンチ等はこのような意図した不均一であることの一例である。これと異なりに、半導体基板１１４ａの下部面での不均一であることは後面練磨工程（ｂａｃｋ−ｓｉｄｅ  ｇｒｉｎｄｉｎｇ  ｐｒｏｃｅｓｓ）等の結果として表れることがある。これに加えて、半導体基板１１４ａの上部面は、内部回路１１６ａの形成工程で発生される平面積位置に従う不純物濃度での意図した不均一として表れることがある。このような差異点に基づいて、半導体基板１１４ａの上部面と下部面とは明確に区別できる。第１半導体素子１１０ａは半導体基板１１４ａの上部面と下部面とのそれぞれ隣接する第１面１１１ａ及び第２面１１２ａを有する。
【００４６】
第１半導体素子１１０ａは、パッシベーション膜１１９ａ又は層間絶縁膜１１８ａをさらに包含できる。パッシベーション膜１１９ａは、図２Ｃに図示したように、チップパッド１２１ａを露出させながら半導体基板１１０ａの上部面の上部に配置される。層間絶縁膜１１８ａは、パッシベーション膜１１９ａと半導体基板１１４ａとの間に介在し、内部配線１１７ａを構造的に支持し、これらを電気的に絶縁させる複数の絶縁膜を包含できる。一実施形態によれば、第１半導体素子１１０ａは図２Ｃに図示したように、半導体基板１１０ａの下部面を覆う後面絶縁膜１２９をさらに包含できる。他の実施形態によれば、第１半導体素子１１０ａは、後面絶縁膜１２９無しで、半導体基板１１０ａの下部面を露出するように形成され得る。
【００４７】
一方、一実施形態によれば、第１半導体素子１１０ａは、第２面１１２ａの上に配置されて、他の半導体素子、例えば、第２半導体素子１１０ｂとの連結のために使用されるビアパッド１２６ａをさらに包含できる。これに加えて、第１半導体素子１１０ａはチップパッド１２０ａ及びビアパッド１２６ａに電気的に連結される第１貫通ビア１２４ａをさらに包含できる。
【００４８】
第１貫通ビア１２４ａは、第２面１１２ａと実質的に垂直になる長軸を有しながら、第１半導体素子１１０ａの少なくとも一部分を貫通するように形成される。例えば、第１貫通ビア１２４ａは図２Ｃに示したように、内部配線１１７ａとビアパッド１２６ａとの間で、半導体基板１１４ａ及び層間絶縁膜１１８ａの一部を貫通するビア中間（ｖｉａ  ｍｉｄｄｌｅ）構造で形成される。しかし、他の実施形態によれば、第１貫通ビア１２４ａは半導体基板１１４ａを貫通する貫通シリコンビア（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）構造でありる。この場合、第１貫通ビア１２４ａは第１半導体素子１１０ａを貫通してチップパッド１２０ａ及びビアパッド１２６ａを連結する電気的経路として使用される。一方、第１貫通ビア１２４ａの構造は例示された構造に限定されなく、多様に変形できる。例えば、第１貫通ビア１２４ａは層間絶縁膜１１８ａを貫通しないビアファースト（ｖｉａ  ｆｉｒｓｔ）構造又は層間絶縁膜１１８ａを貫通してチップパッド１２０ａと直接接続するビアラスト（ｖｉａ  ｌａｓｔ）構造でありうる。
【００４９】
再び図２Ａを参照すれば、第１連結構造体１４０ａは、第１面１１１ａの上に配置されてチップパッド１２０ａに連結され、第２連結構造体１４０ｂは第２面１１２ａの上に配置されてビアパッド１２６ａに連結される。第２半導体素子１１０ｂは第２連結構造体１４０ｂを通じて第１半導体素子１１０ａの内部回路１１６ａ又は第１貫通ビア１２４ａに電気的に連結される。第１半導体素子１１０ａは第１連結構造体１４０ａを通じて下部構造体１１０ｃに電気的に連結され得る。一実施形態によれば、第１連結構造体１４０ａ、チップパッド１２０ａ、第１貫通ビア１２４ａ、ビアパッド１２６ａ及び第２連結構造体１４０ｂは第１面１１１ａを垂直に通る線の上に配置されるように整列される。しかし、本技術的思想がこのような実施形態に限定されることではない。
【００５０】
第１連結構造体１４０ａの面積比率と第２連結構造体１４０ｂの面積比率とは互に異なる。ここで、面積比率とは、連結構造体と接続する下部構造体又は半導体素子の一面の面積に対して、連結構造体と下部構造体又は半導体素子の接触面積が占める比率である。例えば、第２連結構造体１４０ｂが第１連結構造体１４０ａより後に形成される場合、第２連結構造体１４０ｂの面積比率は、第１連結構造体１４０ａの面積比率より小さい。
【００５１】
連結構造体の面積比率と連結構造体のボンディングに必要であるボンディング力は比例するので、第２連結構造体１４０ｂのボンディングに必要であるボンディング力は、第１連結構造体１４０ａのボンディングに必要であるボンディング力より小さい。例えば、連結構造体のボンディング工程は、熱圧着（ｔｈｅｒｍｏ−ｃｏｍｐｒｅｓｓｉｏｎ）方式又はリフロ（ｒｅｆｌｏｗ）方式で実行され得る。この場合、ボンディング力は熱又は圧力の形態に連結構造体に加える。したがって、第１連結構造体１４０ａは第１半導体素子１１０ａ及び第２半導体素子１１０ｂの積層過程で２回の熱又は圧力を受けることになる。そのため、第１連結構造体１４０ａの構造が変形するか、或いは過度な金属間化合物（Ｉｎｔｅｒ−Ｍｅｔａｌｉｃ  Ｃｏｍｐｏｕｎｄ；ＩＭＣ）が生成されて第１半導体素子１１０ａと下部構造体１１０ｃとの間に接続不良が発生する。本実施形態によれば、第２連結構造体１４０ｂのボンディング力を先に形成された第１連結構造体１４０ａの変形を生じる力の臨界値より小さくして第１連結構造体１４０ａの変形による接続不良を改善することができる。
【００５２】
第１連結構造体１４０ａ及び第２連結構造体１４０ｂの面積比率は多様な方法で異なることとすることができる。例えば、第１連結構造体１４０ａ及び第２連結構造体１４０ｂが同一又は類似な大きさに形成される場合、第１連結構造体１４０ａ及び第２連結構造体１４０ｂの個数を異ならせることによって、面積比率を異ならせることができる。他の例として、第１連結構造体１４０ａ及び第２連結構造体１４０ｂの大きさを異なりにすることによって、面積比率を異ならせることができる。
【００５３】
図２Ａは第１連結構造体１４０ａの個数と第２連結構造体１４０ｂの個数と異なる例を図示する。例えば、第１連結構造体１４０ａを通じて第１半導体素子１１０ａと下部構造体１１０ｃとを連結し、続いて第２連結構造体１４０ｂを通じて第２半導体素子１１０ｂと第１半導体素子１１０ａとを連結する場合、第２連結構造体１４０ｂの個数は第１連結構造体１４０ａの個数より少ないことができる。したがって、第２連結構造体１４０ｂをボンディングするためのボンディング力は第１連結構造体１４０ａの変形を生じない範囲内で定まれることができる。
【００５４】
第２連結構造体１４０ｂの個数は、第１連結構造体１４０ａを変形させないボンディング力にボンディング工程を進行できる範囲内で決定される。第２連結構造体１４０ｂの個数が減少するほど、第２連結構造体１４０ｂのボンディングを形成するためのボンディング力を小さくなり、第１連結構造体１４０ａの変形を減少させることができる。例えば、第２連結構造体１４０ｂの個数は、第１連結構造体１４０ａの個数の５０％から９０％である。
【００５５】
第１連結構造体１４０ａは、連結部１４１及び補助部１４２を有する。連結部１４１及び補助部１４２は構造的に同一であるか、或いは類似であるが、半導体素子との電気的な接続は異なる。連結部１４１及び補助部１４２は第１チップパッド１２１ａ及び第２チップパッド１２２ａにそれぞれ配置され得る。第１チップパッド１２１ａ及び第２チップパッド１２２ａは同一又は類似な構造に形成できるが、内部回路１１６ａとの接続関係は異なる。例えば、第１チップパッド１２１ａは内部回路１１６ａ又は第１貫通ビア１２４ａと接続し、第２チップパッド１２２ａは内部回路１１６ａ又は第１貫通ビア１２４ａと電気的に絶縁されている。即ち、連結部１４１は、第１半導体素子１１０ａと電気的に接続され、補助部１４２は第１半導体素子１１０ａと電気的に絶縁されている。したがって、補助部１４２はダミー連結構造体であり得る。他の例として、連結部１４１は信号を伝達し、補助部１４２は電源を伝達することができる。この場合、第２チップパッド１２２ａは内部配線１１７ａを通じて内部回路１１６ａと電気的に連結される。連結部１４１は、第２連結構造体１４０ｂと垂直方向に整列されて配置でき、連結部１４１の個数は第２連結構造体の個数と同一であり得る。第２連結構造体１４０ｂは連結部及び補助部を有する。第２連結構造体１４０ｂの連結部及び補助部は、第１連結構造体１４０ａの連結部１４１及び補助部１４２とそれぞれ同一であるか、或いは類似であり得る。
【００５６】
図２Ｂは第１連結構造体１４０ａの大きさと第２連結構造体１４０ｂの大きさが異なる例を図示する。連結構造体の大きさは、連結構造体と半導体素子とが接触する面積、又は連結構造体の断面積を示す。例えば、第１連結構造体１４０ａを通じて第１半導体素子１１０ａと下部構造体１１０ｃとを連結し、続いて第２連結構造体１４０ｂを通じて第２半導体素子１１０ｂと第１半導体素子１１０ａとを連結する場合、第２連結構造体１４０ｂは第１連結構造体１４０ａより小さい。この場合、第１連結構造体１４０ａの個数は第２連結構造体１４０ｂと同一であり、第１連結構造体１４０ａは補助部１４２を包含しないことがあり得る。
【００５７】
第１連結構造体１４０ａ及び第２連結構造体１４０ｂは、導電性バンプ（ｃｏｎｄｕｃｔｉｖｅ  ｂｕｍｐ）、導電性スペーサー（ｃｏｎｄｕｃｔｉｖｅ  ｓｐａｃｅｒ）、ソルダボール（ｓｏｌｄｅｒ  ｂａｌｌ）、マイクロソルダバンプ（ｍｉｃｒｏ  ｓｏｌｄｅｒ  ｂｕｍｐ）等を包含できる。例えば、第２連結構造体１４０ｂは図２Ｃに示したように第１導電手段１５１及び第２導電手段１５２を有する。第１導電手段１５１ａ、１５１ｂはチップパッド１２０ｂ又はビアパッド１２６ａに付着され、第２導電手段１５２は第１導電手段１５１ａ、１５１ｂとの間に配置され得る。第１貫通ビア１２４ａは、第１半導体素子１１０ａの第２面１１２ａから突出され、ビアパッド１２６ａが形成されないことがあり得る。この場合、ビアパッド１２６ａに付着される第１導電手段１５１ａは形成されなく、第１貫通ビア１２４ａと第２半導体素子１１０ｂとに付着された第１導電手段１５１ｂが第２導電手段１５２を利用して連結され得る。
【００５８】
第２導電手段１５２は、第１導電手段１５１より低い融点を有する金属を包含できる。例えば、第１導電手段１５１は、Ｃｕを含むＵＢＭ（Ｕｎｄｅｒ  Ｂａｒｒｉｅｒ  Ｍｅｔａｌ）であり、第２導電手段１５２はＳｎ、ＳｎＡｇ、ＳｎＰｂ、ＳｎＢｃ、及びＳｎＡｇＣｕを含むグループで選択された少なくとも１つを含むソルダであり得る。したがって、第２導電手段１５２は第２連結構造体１４０ｂのボンディング過程で形態が多様に変形できる。第１連結構造体１４０ａは第２連結構造体１４０ｂと同一又は類似な構造で形成され得る。
【００５９】
図２Ｄを参照すれば、第１半導体素子１１０ａの少なくとも一部を貫通する第２貫通ビア１２５ａが形成され得る。第２貫通ビア１２５ａは第１貫通ビア１２４ａと電気的に絶縁されながら、電源電圧又は接地電圧を伝達することができる。補助部１４２は第２貫通ビア１２５ａと電気的に連結でき、電源電圧又は接地電圧を伝達することができる。
【００６０】
図３Ａは、本発明の他の実施形態による半導体装置を示す断面図である。半導体装置２００は下部構造体２１０ｃ、下部構造体２１０ｃの上に積層された第１半導体素子２１０ａ及び第２半導体素子２１０ｂ、下部構造体２１０ｃと第１半導体素子２１０ａとの間に配置される第１連結構造体２４０ａ及び第１半導体素子２１０ａと第２半導体素子２１０ｂとの間に配置される第２連結構造体２４０ｂを含み、それぞれは図２Ａの半導体装置２００の下部構造体１１０ｃ、第１及び第２半導体素子２１０ａ、２１０ｂ、第１及び第２連結構造体２４０ａ、２４０ｂと対応する。説明を簡単にするために、以下では、図２Ａと重複されない技術的特徴が主に説明される。
【００６１】
図３Ａを参照すれば、第１半導体素子２１０ａ又は第２半導体素子２１０ｂは再配線２６０を有する。例えば、第１半導体素子２１０ａ及び第２半導体素子２１０ｂが異種の半導体素子である場合、第１連結構造体２４０ａと第２連結構造体２４０ｂとが垂直方向に整列されないおそれがある。例えば、再配線２６０は図３Ａに示したように第２半導体素子２１０ｂと対向する第１半導体素子２１０ａの一面に形成され、再配線２６０を通じて第２連結構造体２４０ｂと第１半導体素子２１０ａとが連結される。他の例として、再配線２６０が第１半導体素子２１０ａと対向する第２半導体素子２１０ｂの一面に形成され、第２連結構造体２４０ｂは再配線２６０を通じて第２半導体素子２１０ｂと連結される。この場合、連結部１４１と第２連結構造体２４０ｂは垂直方向に整列されて配置される。
【００６２】
図３Ｂは本発明のその他の実施形態による半導体装置を示す断面図である。本実施形態による半導体装置は下部構造体、下部構造体の上に積層される複数個の半導体素子層を含む。各半導体素子層は半導体素子及び半導体素子の一面に配置される連結構造体を有する。以下で複数個の半導体素子層は３層である場合を例として説明するが、これに限定されなく２層、又は４層以上であり得る。
【００６３】
図３Ｂを参照すれば、半導体装置３００は下部構造体３１０ｄの上に積層された第１半導体素子層３００ａ、第２半導体素子３００ｂ、及び第３半導体素子層３００ｃを有する。第１半導体素子層３００ａ、第２半導体素子３００ｂ、及び第３半導体素子層３００ｃの積層順序が、本実施形態のような順に限定されることはないが、以下で便宜上に下部構造体３１０ｄの上に順に積層される場合を例として説明する。第３半導体素子層３００ｃは、積層される複数個の半導体素子層の中で最も後に積層される最上部の半導体素子層であり、下部構造体３１０ｄから最も遠くに配置される半導体素子層である。
【００６４】
第１半導体素子層３００ａは、第１連結構造体３４０ａ及び第１連結構造体３４０ａの一側に配置される第１半導体素子３１０ａを有する。例えば、第１半導体素子３１０ａは、第１面３１１ａが下部構造体３１０ｄと対向するように配置され、下部構造体３１０ｄと第１半導体素子３１０ａとの間に配置される第１連結構造体３４０ａを通じて下部構造体３１０ｄと連結される。第１連結構造体３４０ａは、第１連結部３４１ａ及び第１補助部３４２ａを包含できる。例えば、第１連結部３４１ａは第１半導体素子３１０ａと電気的に接続され、第１補助部３４２ａは第１半導体素子３１０ａと電気的に絶縁される。即ち、第１補助部３４２ａは第１半導体素子３１０ａの内部回路又は貫通ビアと電気的に連結されないダミー連結構造体である。
【００６５】
第２半導体素子層３００ｂは、第１半導体素子層３００ａの上に配置される。第２半導体素子層３００ｂは第２半導体素子３１０ｂ及び第２半導体素子３１０ｂの一側に配置される第２連結構造体３４０ｂを有する。第２連結構造体３４０ｂは、第１半導体素子３１０ａと第２半導体素子３１０ｂとの間に配置され、第２半導体素子３１０ｂは第２連結構造体３４０ｂを通じて第１半導体素子３１０ａと接続される。第２連結構造体３４０ｂは第２半導体素子３１０ｂと電気的に連結される第２連結部３４１ｂ及び第２半導体素子３１０ｂと電気的に絶縁された第２補助部３４２ｂを有する。即ち、第２補助部３４２ｂは第２半導体素子３１０ｂの内部回路又は貫通ビアと電気的に接続しないダミー連結構造体である。例えば、第２連結部３４１ｂ及び第２補助部３４２ｂは、それぞれ第１連結部３４１ａ及び第１補助部３４２ａと同一又は類似な構造を有することができる。図３Ｂでは第２連結部３４２ａが第１連結部３４１ａと垂直方向に整列される例を図示したが、これに限定されなく図３Ａのように再配線を通じて接続される。
【００６６】
第３半導体素子層３００ｃは、第２半導体素子層３００ｂの上に配置される。第３半導体素子層３００ｃは第３半導体素子３１０ｃ及び第３半導体素子３１０ｃの一側に配置される第３連結構造体３４０ｃを有する。第３連結構造体３４０ｃは、第２半導体素子３１０ｂと第３半導体素子３１０ｃとの間に配置され、第２半導体素子３１０ｂと第３半導体素子３１０ｃを互に連結することができる。第３半導体素子層３００ｃが最上部半導体素子層である場合、第３連結構造体３４０ｃは補助部を有しないことがある。この場合、第３連結構造体３４０ｃは、図３Ｂに示したように第２連結部３４１ｂ及び第１連結部３４１ａと垂直方向に整列されて配置される。又は、第３連結構造体３４０ｃは、補助部を有することができ、補助部はダミー連結構造体となる。
【００６７】
下部構造３１０ｄに近づくほど、連結構造体の面積比率は増加するか、或いは減少することができる。例えば、下部半導体素子層に行くほど、連結構造体の大きさ又は個数が増加又は減少する。例えば、下部構造体３１０ｄの上に第１半導体素子層３００ａ、第２半導体素子３００ｂ、及び第３半導体素子層３００ｃが順に積層される場合、下部構造体３１０ｄから遠く配置される半導体素子層であるほど、連結構造体の個数が減少する。図３Ｂに示したように、第１連結構造体３４０ａの個数は第２連結構造体３４０ｂの個数より多く、第２連結構造体３４０ｂの個数は第３連結構造体３４０ｃの個数より多い。
【００６８】
下部構造体３１０ｄに近づくほど、補助部の個数が増加することができる。例えば、第１連結部３４１ａの個数は第２連結部３４１ｂの個数と同一でありが、第１補助部３４１ｂの個数は第２補助部３４２ｂの個数より多い。第３連結構造体３４０ｃが補助部を含む場合、第３連結構造体３４０ｃの補助部の個数は第２補助部３４２ｂの個数より少ない。
【００６９】
本実施形態によれば、下部構造体３１０ｄから離れるほど、連結構造体の個数が減少するので、連結構造体のボンディング過程でのボンディング力が減少する。したがって、下部構造体３１０ｄに近い半導体素子層の連結構造体の変形による接続不良を減少させて、接続信頼性を向上させることができる。
【００７０】
半導体装置が４個以上の複数の半導体素子層を含む場合、一部の半導体素子層に本実施形態のような構造が適用され得る。即ち、半導体装置は連結構造体の面積比率が同一又は類似な半導体素子層を包含するか、或いは連結構造体の面積比率が上部又は下部半導体素子層に行くほど、増加した後減少するか、或いは減少した後に増加することができる。
図４は本発明のその他の実施形態による半導体装置を示す断面図である。
【００７１】
図４を参照すれば、半導体装置４００は積層された複数の半導体素子及び各半導体素子の間に配置される連結構造体を有する。例えば、半導体装置４００は順に積層された第１半導体素子４１０ａ、第２半導体素子４１０ｂ、第３半導体素子４１０ｃ、及び第４半導体素子４１０ｄ、第１半導体素子４１０ａ及び第２半導体素子４１０ｂとの間に配置される第１連結構造体４４０ａ、第２半導体素子４１０ｂ及び第３半導体素子４１０ｃとの間に配置される第２連結構造体４４０ｂ、第３半導体素子４１０ｃ及び第４半導体素子４１０ｄとの間に配置される第３連結構造体４４０ｃを有する。
【００７２】
第２連結構造体４４０ｂの面積比率は第１連結構造体４４０ａ又は第３連結構造体４４０ｃの面積比率より小さい。例えば、第２連結構造体４４０ｂの個数は第１連結構造体４４０ａ又は第３連結構造体４４０ｃの個数より少ない。例えば、第１連結構造体４４０ａは第１連結部４４１ａ及び補助部４４２ａを含み、第３連結構造体４４０ｃは第３連結部４４１ｃ及び補助部４４２ｃを有する。第１連結部４４２ａ及び第３連結部４４２ｃは、半導体素子と電気的に接続されることができ、第１補助部４４２ａ及び第３補助部４４２ｃは、半導体素子と電気的に絶縁されたダミー連結構造体である。第２連結構造体４４０ｂはダミー連結構造体を包含しないし、この場合、第２連結構造体４４０ｂの個数は第１連結部４４１ａ又は第３連結部４４１ｃの個数と同一である。第２連結構造体４４０ｂはダミー連結構造体を包含できる。この場合、ダミー連結構造体の個数は第１補助部４４２ａ又は第２補助部４４２ｂの個数より少ない。
【００７３】
図５Ａは、本発明による半導体装置の一側面を例示的に説明するための斜視図である。図５Ｂは図５Ａの点線Ｉ−Ｉ’に沿って示す半導体装置の断面図であり、図６Ａ及び図６Ｂは図５Ｂの点線ＩＩ−ＩＩ’に沿って示す半導体装置の平面図であり、図７Ａ及び図７Ｂは図５Ｂの点線ＩＩＩ−ＩＩＩ’に沿って示す半導体装置の平面図である。
【００７４】
本実施形態による半導体装置は下部構造体５１０ｄの上に配置される第１半導体素子５１０ａ、第２半導体素子５１０ｂ、第３半導体素子５１０ｃ、第１連結構造体５４０ａ、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃを含む。下部構造体５１０ｄ、第１半導体素子５１０ａ、第２半導体素子５１０ｂ、及び第３半導体素子５１０ｃの配置、第１結構造体５４０ａ、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃの構造は、図３Ｂを参照して説明された半導体装置の下部構造体３１０ｄ、第１半導体素子３１０ａ、第２半導体素子３１０ｂ、及び第３半導体素子３１０ｃの配置、第１結構造体３４０ａ、第２連結構造体３４０ｂ、及び第３連結構造体３４０ｃの構造と同一、または類似である。説明を簡単にするために、以下では、図３Ｂを参照して説明された半導体装置と重複されない技術的特徴が主に説明される。
【００７５】
図５Ａから図７Ｂを参照すれば、第１連結構造体５４０ａは第１連結部５４１ａ及び第１補助部５４２ａを有する。第１連結部５４１ａは、第１半導体素子５１０ａのセンター領域に配置され、第１補助部５４２ａは第１半導体素子５１０ａのエッジ領域に配置される。例えば、第１半導体素子５１０ａは、センターパッド（ｃｅｎｔｅｒ  ｐａｄ）配置を有するＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ；ＤＲＡＭ）であり、センターパッドは第１半導体素子５１０ａのセンター領域に配置されることができる。
【００７６】
図５Ｂに示したように、センターパッドは、第１半導体素子５１０ａの内部回路又は貫通ビアと電気的に連結される第１チップパッド５２１ａを具備することができる。第２連結構造体５４０ｂは第２連結部５４１ｂ及び補助部５４２ｂを含み、第３連結構造体５４０ｃは第３連結部５４１ｃ及び補助部５４２ｃを有する。第２連結部５４１ｂ及び第３連結部５４１ｃは、それぞれ第２半導体素子５１０ｂ及び第３半導体素子５１０ｃのセンター領域に配置され、第２補助部５４２ｂ及び第３補助部５４２ｃは、それぞれ第２半導体素子５１０ｂ及び第３半導体素子５１０ｃのエッジ領域に配置される。例えば、第２連結部５４１ｂ又は第３連結部５４１ｃは、第１連結部５４１ａと垂直方向に整列されるように配置でき、第２連結部５４１ｂ又は第３連結部５４１ｃの個数は、第１連結部５４１ａの個数とそれぞれ同じである。第２補助部５４２ｂ及び第３補助部５４２ｃの個数は、第１補助部５４１ａの個数より少ない。例えば、第２補助部５４２ｂの個数は第１補助部５４２ａの個数より少なく、第３補助部５４２ｃの個数は第２補助部５４２ｂの個数より少ない。第２補助部５４２ｂ及び第３補助部５４２ｃは第２半導体素子５１０ｂ及び第３半導体素子５１０ｃとそれぞれ電気的に連結され、第２補助部５４２ｂ及び第３補助部５４２ｃは、それぞれ第２半導体素子５１０ｂ及び第３半導体素子５１０ｃと電気的に絶縁される。
【００７７】
第１結構造体５４０ａ、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃの配置は、以後に遂行される連結構造体のボンディング過程で与えられるボンディング力が既に形成された連結構造体に変形を与えない範囲内で多様に変形できる。
例えば、第１補助部５４２ａは図６Ａに示すように第１連結部５４１ａと同一な方式に配置されるか、或いは図６Ｂのように第１半導体素子５１０ａのエッジに沿って配置され得る。図７Ａ及び図７Ｂを参照すれば、第２補助部５４２ｂは第１連結部５４１ａの少なくとも一部と垂直方向に重畳されるように配置され得る。
【００７８】
図８は本発明のその他の実施形態による半導体装置を示す断面図である。図９Ａ及び図９Ｂは、図８の点線ＩＶ−ＩＶ’に沿って示す連結構造体の多様な構造を例示的に示す平面図である。図１０及び図１１は図８の点線Ｖ−Ｖ’及び点線ＶＩ−ＶＩ’に沿って示す連結構造体を例示的に示す平面図である。
【００７９】
本実施形態による半導体装置６００は、下部構造体６１０ｄ、下部構造体６１０ｄの上に配置される第１半導体素子６１０ａ、第２半導体素子６１０ｂ、第３半導体素子６１０ｃ、第１連結構造体６４０ａ、第２連結構造体６４０ｂ、及び第３連結構造体６４０ｃを有する。下部構造体６１０ｄ、第１半導体素子６１０ａ、第２半導体素子６１０ｂ、及び第３半導体素子６１０ｃの配置、第１連結構造体６４０ａ、第２連結構造体６４０ｂ、及び第３連結構造体６４０ｃの構造は、図３Ｂの半導体装置３００の下部構造体３００ｄ、第１半導体素子３１０ａ、第２半導体素子３１０ｂ、及び第３半導体素子３１０ａ、３１０ｂ、３１０ｃの配置、第１連結構造体３４０ａ、第２連結構造体３４０ｂ、及び第３連結構造体３４０ｃの構造と同一、または類似であり得る。説明を簡単にするために、以下では、図３Ｂを参照して説明された半導体装置と重複されない技術的特徴が主に説明される。
【００８０】
図８から図９Ｂを参照すれば、第１連結構造体６４０ａは第１連結部６４１ａ及び第１補助部６４２ａを有する。第１連結部６４１ａは第１半導体素子６１０ａの第１エッジに配置され、第１補助部６４２ａは第１半導体素子６１０ａの第１エッジを除外した残り領域に配置され得る。例えば、第１半導体素子６１０ａは、エッジパッド配置を有するフラッシュメモリーチップであり、第１エッジはエッジパッドが配置される領域である。
【００８１】
図８及び図１０を参照すれば、第２連結構造体６４０ｂは第２連結部６４１ｂ及び第２補助部６４２ｂを有する。第２連結部６４１ｂは第２半導体素子６１０ｂの第１エッジに配置され、第２補助部６４２ｂは第２半導体素子６１０ｂの第１エッジを除外した残りの領域に配置される。第２補助部６４２ｂは第１補助部６４１ａの一部と垂直方向に整列される。
【００８２】
図８及び図１１を参照すれば、第３連結構造体６４０ｃは第３連結部６４１ｃ及び第３補助部６４２ｃを有する。第３連結部６４１ｃは第３半導体素子６１０ｃの第１エッジに配置され、第３補助部６４２ｃは第３半導体素子６１０ｃの第１エッジを除外した残り領域に配置され得る。第３補助部６４２ｃは第１補助部６４２ａ又は第２補助部６４２ｂの少なくとも一部と垂直方向に整列され得る。
【００８３】
第１連結構造体６４０ａ、第２連結構造体６４０ｂ、及び第３連結構造体６４０ｃの配置は以上で説明した例に限定されなく多様な変形が可能する。
【００８４】
図１２Ａから図１２Ｃは本発明の一実施形態による半導体装置の製造方法を示す断面図である。以下で、説明を簡単にするために、図２Ａの半導体装置１００ａを形成する方法を例示的に説明する。
【００８５】
本実施形態による半導体装置の製造方法は、下部構造体１１０ｃを提供する段階、第１ボンディング力Ｆ１で第１半導体素子１１０ａを下部構造体１１０ｃにボンディングする段階、及び第２ボンディング力Ｆ２で第２半導体素子１１０ｂを第１半導体素子１１０ａにボンディングする段階を含む。第２ボンディング力Ｆ２は、第１ボンディング力Ｆ１より小さいことがあり得る。例えば、各ボンディング工程が熱圧着方式に実行される場合、第１ボンディング力Ｆ１、及び第２ボンディング力Ｆ２は、それぞれ第１圧力及び第２圧力であり得る。図１２Ａを参照すれば、下部構造体１１０ｃの一面に第１半導体素子１１０ａを実装することができる。下部構造体１１０ｃは他の半導体素子、回路パターンを有する基板又はフィルム等であるが、以下で基板である場合を例として説明する。
【００８６】
下部構造体１１０ｃと第１半導体素子１１０ａとは第１連結構造体１４０ａによって連結される。下部構造体１１０ｃと第１半導体素子１１０ａとの間に第１連結構造体１４０ａが配置され、第１ボンディング力Ｆ１を加えて第１半導体素子１１０ａと下部構造体１１０ｃとを連結することができる。図１２Ａでは第１連結構造体１４０ａが第１半導体素子１１０ａに付着されて提供されることで図示したが、これに限定されない。例えば、第１連結構造体１４０ａは下部構造体１１０ｃに付着されて提供される。又は、下部構造体１１０ｃと第１半導体素子１１０ａとのそれぞれに第１導電手段１５１ａ、１５１ｂ（図２Ｃ参照）が付着され、第１導電手段１５１ａ、１５１ｂの中で少なくとも１つに第２導電手段１５２が付着されて提供される。
【００８７】
第１連結構造体１４０ａが占める面積比率が増加するほど、第１ボンディング力Ｆ１も増加する。即ち、各連結構造体が同一又は類似な大きさを有する場合、第１連結構造体１４０ａの個数が増加するほど、第１ボンディング力Ｆ１も増加する。例えば、同一温度でボンディング工程を実施する場合、１つの連結構造体のボンディング形成に必要である臨界圧力をＦとすれば、ｎ個の連結構造体をボンディングするためではｎＦの圧力が必要である。図１２Ａに示したように第１連結構造体１４０ａの個数が１３個である場合、第１連結構造体１４０ａを利用して第１半導体素子１１０ａを下部構造体１１０ｃにボンディングするためには１３Ｆの力が必要である。
【００８８】
図１２Ｂを参照すれば、第１半導体素子１１０ａの上に第２半導体素子１１０ｂを積層できる。第１半導体素子１１０ａと第２半導体素子１１０ｂとの間に第２連結構造体１４０ｂを配置し、第２ボンディング力Ｆ２を加えて第１半導体素子１１０ａと第２半導体素子１１０ｂとを連結することができる。図１２Ｂでは第２連結構造体１４０ｂが第２半導体素子１１０ｂに付着されて提供されることで図示されたが、これに限定されなく第１連結構造体１４０ａのように多様な方法で提供される。
【００８９】
第２ボンディング力Ｆ２は第１ボンディング力Ｆ１より小さいことがあり得る。例えば、図１２Ｂのように第１連結構造体１４０ａ、及び第２連結構造体１４０ｂの大きさが同一又は類似な場合、第２連結構造体１４０ｂの個数が第１連結構造体１４０ａの個数より少ないことがある。第２連結構造体１４０ｂの個数が７個である場合、第２連結構造体１４０ｂを利用して第２半導体素子１１０ｂと第１半導体素子１１０ａとを連結するためには７Ｆの力が必要である。これは第１連結構造体１４０ａをボンディングするための１３Ｆより小さく、第１連結構造体１４０ａは変形しない。したがって、第１連結構造体１４０ａは第２連結構造体１４０ｂのボンディング過程で変形されないことがあり得る。第１ボンディング力Ｆ１と第２ボンディング力Ｆ２との差異は以上で説明した例に限定されなく、第１連結構造体１４０ａの変形を生じない範囲内で決定され得る。
【００９０】
図１２Ｃを参照すれば、下部構造体１１０ｃ、第１半導体素子１１０ａ又は第２半導体素子１１０ｂの少なくとも一部を覆うモールディング部１７０が形成される。モールディング部１７０は第１連結構造体１４０ａ、及び第２連結構造体１４０ｂを外部の衝撃等から保護して変形しないようにすることができる。例えば、モールディング部１７０はエポキシモールディング混合物（Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ；ＥＭＣ）を包含できる。
【００９１】
図１３Ａ及び図１３Ｂは本発明の他の実施形態による半導体装置の製造方法を示す断面図である。説明を簡単にするために、以下では、図２Ｂを参照して説明された半導体装置１００ｂを形成する実施形態を例示的に説明し、図１２Ａ及び図１２Ｂと重複されない技術的特徴が主に説明される。
【００９２】
図１３Ａ及び図１３Ｂを参照すれば、第１連結構造体１４０ａは第２連結構造体１４０ｂより断面積又は体積で大きくなり得る。ここで、断面積は下部構造体１１０ｃの上部面に平行な平面と交差する第１連結構造体１４０ａ、又は第２連結構造体１４０ｂの断面積である。
【００９３】
一実施形態によれば、第１連結構造体１４０ａと第２連結構造体１４０ｂの個数が同一であっても、第２連結構造体１４０ｂのそれぞれは第１連結構造体１４０ａのそれぞれに比べて面積比率又は断面積で小さい。例えば、第１半導体素子１１０ａ、及び第２半導体素子１１０ｂが同種のチップであり、第１連結構造体１４０ａが第２連結構造体１４０ｂに比べて２倍の断面積を有する場合、第２連結構造体１４０ｂは第１連結構造体１４０ａに比べて半分である面積比率を有することができる。したがって第２連結構造体１４０ｂのボンディング工程は第１ボンディング力Ｆ１より小さい大きさの第２ボンディング力Ｆ２で実施され、その結果として、第１連結構造体１４０ａの変形は予防できる。
【００９４】
図１４Ａから図１４Ｃは本発明のその他の実施形態による半導体装置の製造方法を示す図面である。
本実施形態による半導体装置の製造方法は、複数個の半導体素子を含むチップスタックを形成する段階、チップスタックの少なくとも一部を覆う第１モールディング部を形成する段階、チップスタックを基板に実装する段階及び基板とチップスタックの少なくとも一部を覆う第２モールディング部を形成する段階を含む。以下で、便宜上図５Ａの半導体装置の製造方法を例として説明する。
【００９５】
図１４Ａを参照すれば、複数の半導体素子を積層してチップスタックを形成する。複数の半導体素子は、各半導体素子の間に配置される連結構造体のボンディング工程を通じて互に連結される。例えば、下部構造体５１０ｄが第４半導体素子である場合、チップスタックは第１半導体素子５１０ａ、第２半導体素子５１０ｂ、第３半導体素子５１０ｃ、第４半導体素子５１０ｄ、第４半導体素子５１０ｄと第１半導体素子５１０ａとの間に配置される第１連結構造体５４０ａ、第１半導体素子５１０ａと第２半導体素子５１０ｂとの間に配置される第２連結構造体５４０ｂ、及び第２半導体素子５１０ｂと第３半導体素子５１０ｃとの間に配置される第３連結構造体５４０ｃを有する。
【００９６】
第４半導体素子５１０ｄの上に第１半導体素子５１０ａ、第２半導体素子５１０ｂ、及び第３半導体素子５１０ｃが順に積層される場合、半導体素子を連結するために連結構造体に加えるボンディング力は後続の工程で行くほど、減少する。即ち、第２半導体素子５１０ｂを第１半導体素子５１０ａに連結するための第２ボンディング力Ｆ２は、第１半導体素子５１０ａを第４半導体素子５１０ｄに連結するための第１ボンディング力Ｆ１より小さい。また、第３半導体素子５１０ｃを第２半導体素子５１０ｂと連結するための第３ボンディング力Ｆ３は第２ボンディング力Ｆ２より小さい。したがって後続のボンディング工程で加えるボンディング力によって既に形成された連結構造体が変形することを抑制するか、或いは防止することができる。
【００９７】
図１４Ｂを参照すれば、チップスタックの少なくとも一部を覆う第１モールディング部５７０ａを形成し、チップスタックを基板５８０に実装することができる。第１モールディング部５７０ａは各半導体素子の間に配置されて連結構造体を覆うか、又は基板５８０に実装するための領域を除外した残り領域を覆うことができる。例えば、第１モールディング部５７０ａはアンダーフィル物質又はＥＭＣをから構成される。第１モールディング部５７０ａが基板５８０に実装される前に形成される場合、基板実装過程で加える熱又は圧力は第１モールディング部５７０ａによって吸収されることによって、第１連結構造体５４０ａ、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃでの変形は予防できる。したがって、チップスタックを基板５８０に実装するために第４ボンディング力Ｆ４は第１ボンディング力Ｆ１、第２ボンディング力Ｆ２、及び第３ボンディング力Ｆ３と関係無く決定することができる。例えば、第４ボンディング力Ｆ４は第１ボンディング力Ｆ１、第２ボンディング力Ｆ２、及び第３ボンディング力Ｆ３の中でいずれか１つと同一であるか、或いはさらに大きくすることができる。即ち、各連結構造体が同一な大きさを有する場合、第４連結構造体５４０ｄの個数は第１連結構造体５４０ａ、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃの中でいずれか１つの個数と同一であるか、或いはより大きいことがあり得る。第４ボンディング力Ｆ４が第１ボンディング力Ｆ１、第２ボンディング力Ｆ２、又は第３ボンディング力Ｆ３より大きい場合でも、第１連結構造体５４０ａ、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃは、第１モールディング部５７０ａによって保護されるので、チップスタックを基板５８０に実装する過程で変形されない。
【００９８】
図１４Ｃを参照すれば、基板５８０及びチップスタックの少なくとも一部を覆う第２モールディング部５７０ｂが形成され得る。第２モールディング部５７０ｂはチップスタックと基板との間５８０に配置されて第４連結構造体５４０ｄを保護することができる。又は、図１４Ｃのように第１モールディング部５７０ａ及び基板５８０の一面を覆うように形成され得る。
【００９９】
図１５は本発明の変形された実施形態による半導体装置の製造方法を示す図面である。本実施形態によれば、複数個のチップを含む第１チップスタック及び第２チップスタックを形成した後、第１チップスタック及び第２チップスタックを連結して半導体装置を形成できる。本実施形態による製造方法は、図４の半導体装置の製造方法に適用され得る。
【０１００】
図１５を参照すれば、第１連結構造体４４０ａを利用して第１半導体素子４１０ａ、及び第２半導体素子４１０ｂを連結して第１チップスタックを形成し、第３連結構造体４４０ｃを利用して第３半導体素子４１０ｃ、及び第４半導体素子４１０ｄが連結された第２チップスタックを形成できる。以後に、第２連結構造体４４０ｂを利用して第１チップスタック及び第２チップスタックを連結することができる。この場合、第２連結構造体４４０ｂをボンディングするためのボンディング力Ｆ１は第１連結構造体４４０ａ、又は第３連結構造体４４０ｃのボンディング工程で加えたボンディング力より小さい。したがって第２連結構造体４４０ｂのボンディング過程で加えたボンディング力Ｆ１によって、第１連結構造体４４０ａ、又は第３連結構造体４４０ｃの変形は発生しない。
【０１０１】
図１６Ａから図１６Ｃはチップスタックを形成する本発明の一実施形態による製造方法を例示的に示す図面である。
【０１０２】
図１６Ａを参照すれば、チップスタックは少なくとも２層以上の半導体ウエハーを積層して形成され得る。積層される半導体ウエハーの個数は、１つのチップスタックに含まれる、半導体素子の個数と同一であり得る。
【０１０３】
例えば、集積回路、内部配線等を含む半導体素子が形成されている第１半導体ウエハー７００ａ、及び第２半導体ウエハー７００ｂが提供される。一実施形態によれば、第１半導体ウエハー７００ａ、及び第２半導体ウエハー７００ｂに形成された半導体素子は、それぞれ図２Ａの第１半導体素子１１０ａ、及び第２半導体素子１１０ｂに対応する。第１半導体ウエハー７００ａ、及び第２半導体ウエハー７００ｂはこれらの間に配置される図示しない連結構造体を利用して連結される。
【０１０４】
１つのチップスタックはこのように積層された第１半導体ウエハー７００ａ、及び第２半導体ウエハー７００ｂを切断することによって完成できる。例えば、図１５の第１チップスタック又は第２チップスタックは図１６Ａに図示された方法を通じて準備できる。切断はカッタ７０２又はレーザーを利用して遂行できる。
【０１０５】
図１６Ｂを参照すれば、第１半導体ウエハー７００ａの上に、少なくとも１つの図示しない他の半導体ウエハーから準備される、半導体素子７１０ａ、７１０ｂ、７１０ｃを順に積層してチップスタックを形成できる。例えば、この方法は図１４Ａ及び図１４Ｂを参照して説明された実施形態を具現するために使用され得る。
【０１０６】
より具体的に、図１４Ａを再び参照すれば、第１半導体ウエハー７００ａは切断されない第４半導体素子５１０ｄを含み、第１半導体素子５１０ａ、第２半導体素子５１０ｂ、及び第３半導体素子５１０ｃは、他の半導体ウエハーを切断することによって準備された後、第１半導体ウエハー７００ａの上に順に積層され得る。第１半導体ウエハー７００ａと第１半導体素子５１０ａとは、これらの間に配置される、第１連結構造体５４０ａを通じて連結され得る。第２半導体素子５１０ｂ、及び第３半導体素子５１０ｃは、第２連結構造体５４０ｂ、及び第３連結構造体５４０ｃを利用して、第１半導体素子５１０ａの上に順に積層され得る。
【０１０７】
又は、図１４Ａを参照して説明されたように、第１半導体素子５１０ａ、第２半導体素子５１０ｂ、及び第３半導体素子５１０ｃが積層されたチップスタックが第１半導体ウエハー７００ａに積層される。
【０１０８】
図１６Ｃを参照すれば、少なくとも１つのウエハーから準備された、半導体素子７１０ａ、７１０ｂを順に積層してチップスタックを形成する。図１５の第１チップスタックを例として説明すれば、第１半導体素子４１０ａと第２半導体素子４１０ｂとは連結構造体４４０ａを利用して連結される。第１半導体素子４１０ａ及び第２半導体素子４１０ｂは図１６ｃに図示したように、それぞれ第１支持基板７２０ａ及び第２支持基板７２０ｂに付着されて運搬できる。第１支持基板７２０ａ及び第２支持基板７２０ｂは、それぞれテープ又はカラス等であり、複数の半導体素子を運搬するように構成され得る。
【０１０９】
図１７は本発明の一実施形態によるパッケージモジュールを例示的に示す平面図である。
【０１１０】
図１７を参照すれば、パッケージモジュール１２００は、外部連結端子１２０２が具備されたモジュール基板１２０４と、モジュール基板１２０４に実装された少なくとも１つの半導体素子１２０６及びＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）された半導体パッケージ１２０８とを有する。半導体素子１２０６、又は半導体パッケージ１２０８は上述した本発明の実施形態の中の１つによる半導体装置を有する。例えば、半導体パッケージ１２０８は、図４の半導体装置を含むマルチチップパッケージ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ；ＭＣＰ）である。パッケージモジュール１２００は外部連結端子１２０２を通じて外部電子装置と連結される。  
【０１１１】
図１８は本発明の一実施形態によるメモリーカードを例示的に示す概略図である。
図１８を参照すれば、メモリーカード８０００は制御器８１００とメモリー８２００を有する。制御器８１００とメモリー８２００とは電気的な信号を交換することができる。例えば、制御器８１００の命令にしたがってメモリー８２００と制御器８１００とはデータ送受信できる。これに加えて、メモリーカード８０００はメモリー８２００にデータを格納するか、或いは又はメモリー８２００からのデータを外部に出力することができる。
【０１１２】
制御器８１００及び／又はメモリー８２００は、本発明の実施形態の中の１つによる半導体装置に包含されている。例えば、制御器８１００及びメモリー８２００は１つのパッケージに含まれてシステムインパッケージ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ；ＳｉＰ）として提供され得る。より具体的に、制御器８１００を含むロジックチップとメモリー８２００を含むメモリーチップがシステムインパッケージとして具現され、このようなシステムインパッケージは図３Ａを参照して説明された半導体装置を包含できる。この場合、図３Ａの下部構造体２１０ｃ、第１半導体素子２１０ａ及び第２半導体素子２１０ｂは、それぞれパッケージ基板、ロジックチップ、及びメモリーチップであり得る。他の例として、メモリーカード８０００は複数のメモリーチップが積層されたマルチチップパッケージ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ；ＭＣＰ）の形態に提供される。この場合、メモリーカード８０００は増加されたメモリー容量を有することができる。このようなマルチチップパッケージは、図８を参照して例示的に説明された半導体装置を有する。
【０１１３】
本発明によるメモリーカード８０００は、多様な携帯用機器でデータ格納媒体に利用される。例えば、本発明によるメモリーカード８０００はマルチメディアカード（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ；ＭＭＣ、登録商標）又は保安デジタル（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ；ＳＤ）カードを包含できる。
【０１１４】
図１９は本発明の一実施形態による電子システムを例示的に示すブロック図である。このような実施形態による電子システムは上述した本発明の実施形態の中の１つによる少なくとも１つの半導体装置を包含できる。
【０１１５】
図１９を参照すれば、電子システム１４００はメモリーシステム１４０２、プロセッサー１４０４、ＲＡＭ１４０６、及びユーザーインターフェイス１４０８の中の少なくとも１つを包含でき、これらはバス１４１０を利用して互にデータを通信できる。
【０１１６】
プロセッサー１４０４はプログラムを実行し電子システム１４００を制御するように構成され、ＲＡＭ１４０６はプロセッサー１４０４の動作メモリーとして使用され得る。ユーザーインターフェイス１４０８は電子システム１４００にデータを入力又は出力するのに使用でき、メモリーシステム１４０２はプロセッサー１４０４を動作させるためのコード、プロセッサー１４０４によって処理されたデータ又は外部で入力されたデータを格納できる。これに加えて、メモリーシステム１４０２は制御器及びメモリーを別に具備でき、一実施形態によれば、図１８を参照して説明されたメモリーカード８００の中の１つと実質的に同様に又は類似に構成される。
【０１１７】
一方、一実施形態によれば、プロセッサー１４０４及びＲＡＭ１４０６は、複数のチップが１つのパッケージに含まれる、システムインパッケージの形態にも提供される。例えば、プロセッサー１４０４及びＲＡＭ１４０６は、それぞれのために提供された、ロジックチップ及びメモリーチップを共に具備するシステムインパッケージを構成でき、このようなシステムインパッケージは図３Ａを参照して説明された半導体装置を包含できる。この場合、図３Ａの下部構造体１１０ｃ、第１半導体素子及び第２半導体素子は、それぞれシステムインパッケージのパッケージ基板、ロジックチップ、及びメモリーチップである。
【０１１８】
電子システム１４００は電子機器を含む多様な産業製品に適用される。例えば、本発明による電子システム１４００はモバイルフォン、携帯用ゲーム機、携帯用ノートブック型コンピューター、ＭＰ３(登録商標)プレーヤー、ナビゲーション、固相ディスク（Ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ；ＳＳＤ）、自動車又は家電製品の一部として使用され得る。
【０１１９】
発明の特定実施形態に対する上記の説明は、例示及び説明を目的として記載された。したがって、本発明は実施形態に限定されなく、本発明の技術的思想内で該当分野に属する通常の知識を有する者によって実施形態を組み合わせて実施する等の様々な多い修正及び変更ができるのは明確である。
【符号の説明】
【０１２０】
１０、１１０ｃ・・・下部構造体、
１００        ・・・半導体装置、
２０          ・・・チップスタック、
２２、２４    ・・・半導体素子、
２１、２３    ・・・連結構造体、
１１０ａ      ・・・第１半導体素子、
１１０ｂ      ・・・第２半導体素子、
１４０ａ      ・・・第１連結構造体、
１４０ｂ      ・・・第２連結構造体。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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【図１８】
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【図１９】
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