(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、選択的に形成されたセレクトゲートと、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、選択的に形成されたフローティングゲートと、
前記フローティングゲートの一部に対向するように、かつ、前記セレクトゲートに対して自己整合的に前記半導体基板の表層部に形成されたトンネル拡散層と、
前記ゲート絶縁膜よりも薄い厚さを有し、前記フローティングゲートと前記トンネル拡散層との間に一部が介在するように前記ゲート絶縁膜と一体的に形成され、かつ、前記セレクトゲートに対して自己整合的に形成されたトンネルウィンドウとを含む、半導体装置。
【請求項２】
前記フローティングゲートは、前記セレクトゲートよりも薄い、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタを選択的にさらに備え、
前記ゲート絶縁膜上において前記ＭＯＳトランジスタ用の領域に選択的に形成され、前記セレクトゲートと同じ厚さのＭＯＳゲートを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記セレクトゲートおよび前記ＭＯＳゲートの厚さは、５０００Å〜６０００Åである、請求項３に記載の半導体装置。
【請求項５】
不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、セレクトゲートを選択的に形成する工程と、
前記半導体基板において前記不揮発性メモリセル用の領域に、不純物を前記セレクトゲートに対して自己整合的に導入することによって、前記半導体基板の表層部にトンネル拡散層を形成する工程と、
前記ゲート絶縁膜において前記トンネル拡散層上の部分を前記セレクトゲートに対して自己整合的に除去し、その後、露出した前記半導体基板を熱酸化することにより、前記ゲート絶縁膜の他の部分よりも薄くされたトンネルウィンドウを形成する工程と、
前記トンネルウィンドウを挟んで前記トンネル拡散層に対向するように、前記ゲート絶縁膜上にフローティングゲートを選択的に形成する工程とを含む、半導体装置の製造方法。
【請求項６】
前記トンネルウィンドウを形成する工程は、
前記ゲート絶縁膜上に、前記セレクトゲートを被覆するようにレジスト膜を形成する工程と、
前記レジスト膜において、前記トンネル拡散層を形成すべき領域を露出させる開口を形成する工程であって、前記開口の周縁が、前記セレクトゲートにおける前記トンネル拡散層を形成すべき領域側の端部に対して前記セレクトゲートの内側に後退した位置に画成されるように前記開口を形成する工程と、
前記レジスト膜をマスクとして用いて前記ゲート絶縁膜の一部を除去する工程とを含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記フローティングゲートを形成する工程は、前記セレクトゲートを形成する工程とは別工程において、前記セレクトゲートよりも薄いフローティングゲートで形成する工程を含む、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタを選択的に形成する工程をさらに含み、
前記ＭＯＳトランジスタを形成する工程は、
前記セレクトゲートを形成する工程と同一工程で実行され、前記ゲート絶縁膜上において前記ＭＯＳトランジスタ用の領域に、前記セレクトゲートと同じ厚さのＭＯＳゲートを選択的に形成する工程と、
前記半導体基板において前記ＭＯＳトランジスタ用の領域に、前記ＭＯＳゲートの上から不純物を導入することによって前記低濃度層を形成する工程と、
前記半導体基板において前記ＭＯＳトランジスタ用の領域に、前記ＭＯＳゲートの上から不純物を導入することによって、前記低濃度層内に前記ソース領域および前記ドレイン領域を形成する工程とを含む、請求項５〜７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル拡散層を有する不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＦＬＯＴＯＸ（Floating Gate Tunnel Oxide）型ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）は、スタックド・ゲート型メモリセルトランジスタと、これに直列に接続された選択トランジスタとで不揮発性メモリセルを構成した半導体メモリである。
ＥＥＰＲＯＭは、半導体基板上に形成されたゲート絶縁膜において、データの書込み／消去時に電子の通り道となる部分に、その周囲のゲート絶縁膜に比べて薄く形成されたトンネルウィンドウを有している。このトンネルウィンドウ上にはフローティングゲートが形成されており、ゲート絶縁膜においてトンネルウィンドウから間隔を空けた部分にはセレクト（選択）ゲートが形成されている。そして、トンネルウィンドウ、フローティングゲートおよびセレクトゲートは、たとえば、特許文献１の方法により形成することができる。
【０００３】
特許文献１の方法では、シリコンからなる基材（ウエハ）の表面に複数の素子形成領域を形成し、各素子形成領域を酸化することによりゲート酸化膜を形成する。次に、或る素子形成領域のゲート酸化膜を部分的にエッチングすることにより、厚さを減じたトンネル酸化膜を形成する。さらに基材の内部側に、イオン注入してチャネルを生成し、ｎ−化した第１および第２のメモリセル拡散層を形成する。次に、ゲート酸化膜上にポリシリコン層を成長させる。そして、このポリシリコン層をレジストパターンでマスキングし、エッチングして所定パターンのポリシリコン層とする。これにより、残ったポリシリコン層からなるフローティングゲートおよびセレクトゲートが、ゲート酸化膜上に同時に形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−７１３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＥＰＲＯＭにおいてセレクトゲートがトンネル酸化膜（トンネルウィンドウ）を覆うように形成されていると、データの書込み／消去時にセレクトゲートに高電圧（たとえば１５Ｖ以上）が印加されるため、薄いトンネル酸化膜が破壊され、動作不良を引き起こすおそれがある。
そのため、従来は、トンネル酸化膜やセレクトゲートの加工寸法のばらつき、セレクトゲートを形成するときのトンネル酸化膜に対するアライメント精度等を考慮して、トンネル酸化膜とセレクトゲートとの間に比較的大きなマージンができるようにセルを設計していた。加工寸法のばらつきに関して、たとえば、トンネル酸化膜は、ゲート絶縁膜の一部をウエットエッチングし、それにより露出した半導体基板を再度熱酸化して形成するが、ウエットエッチングは等方性エッチングなので、開口のサイズが設計通りにすることが難しい。その結果、そのマージン分、セルサイズが大きくなり、チップコストが増加するという問題があった。
【０００６】
そこで、本発明の目的は、トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置であって、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、選択的に形成されたセレクトゲートと、前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、選択的に形成されたフローティングゲートと、前記フローティングゲートの一部に対向するように、かつ、前記セレクトゲートに対して自己整合的に前記半導体基板の表層部に形成されたトンネル拡散層と、前記ゲート絶縁膜よりも薄い厚さを有し、前記フローティングゲートと前記トンネル拡散層との間に一部が介在するように前記ゲート絶縁膜と一体的に形成され、かつ、前記セレクトゲートに対して自己整合的に形成されたトンネルウィンドウとを含む（請求項１）。
【０００８】
本発明の半導体装置は、不揮発性メモリセルを半導体基板上に選択的に備える半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上において前記不揮発性メモリセル用の領域に、セレクトゲートを選択的に形成する工程と、前記半導体基板において前記不揮発性メモリセル用の領域に、不純物を前記セレクトゲートに対して自己整合的に導入することによって、前記半導体基板の表層部にトンネル拡散層を形成する工程と、前記ゲート絶縁膜において前記トンネル拡散層上の部分を前記セレクトゲートに対して自己整合的に除去し、その後、露出した前記半導体基板を熱酸化することにより、前記ゲート絶縁膜の他の部分よりも薄くされたトンネルウィンドウを形成する工程と、前記トンネルウィンドウを挟んで前記トンネル拡散層に対向するように、前記ゲート絶縁膜上にフローティングゲートを選択的に形成する工程とを含む、本発明の半導体装置の製造方法（請求項５）により製造することができる。
【０００９】
この方法によれば、トンネルウィンドウの形成に先立ってセレクトゲートを形成し、そのセレクトゲートに対して自己整合的（セルフアライン）にトンネル拡散層およびトンネルウィンドウを形成するので、トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度による影響を無視することができる。そのため、不揮発性メモリセルを設計するにあたり、トンネルウィンドウに対するセレクトゲートのマージンをなくして、セルサイズを小さくすることができる。
【００１０】
また、本発明の半導体装置の製造方法では、前記トンネルウィンドウを形成する工程は、前記ゲート絶縁膜上に、前記セレクトゲートを被覆するようにレジスト膜を形成する工程と、前記レジスト膜において、前記トンネル拡散層を形成すべき領域を露出させる開口を形成する工程であって、前記開口の周縁が、前記セレクトゲートにおける前記トンネル拡散層を形成すべき領域側の端部に対して前記セレクトゲートの内側に後退した位置に画成されるように前記開口を形成する工程と、前記レジスト膜をマスクとして用いて前記ゲート絶縁膜の一部を除去する工程とを含むことが好ましい（請求項６）。
【００１１】
この方法によれば、開口の周縁とセレクトゲートの端部との間にマージンができるように、周縁がセレクトゲートの内側に後退（セットバック）して画成されるように開口を形成する。これにより、レジスト膜を露光・現像する際に露光ずれが生じ、当該開口がセットバック位置よりもセレクトゲートの外側に前進した位置に形成されても、開口の周縁がセレクトゲートよりも外側に画成されて、セレクトゲートがレジスト膜で完全に覆われることを防止することができる。すなわち、レジスト膜の開口にセレクトゲートの一部を確実に露出させることができるので、効率よくトンネルウィンドウをセレクトゲートに対して自己整合的に形成することができる。
【００１２】
また、本発明の半導体装置では、前記フローティングゲートは、前記セレクトゲートよりも薄いことが好ましい（請求項２）。
この構成の半導体装置は、前記フローティングゲートを形成する工程が、前記セレクトゲートを形成する工程とは別工程において、前記セレクトゲートよりも薄いフローティングゲートで形成する工程を含む、本発明の半導体装置の製造方法（請求項７）により製造することができる。
【００１３】
この方法によれば、フローティングゲート上に層間絶縁膜を形成する際に、層間絶縁膜に発生する段差を小さくすることができる。
また、本発明の半導体装置は、前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタを選択的にさらに備え、前記ゲート絶縁膜上において前記ＭＯＳトランジスタ用の領域に選択的に形成され、前記セレクトゲートと同じ厚さのＭＯＳゲートを含むことが好ましい（請求項３）。そして、前記セレクトゲートおよび前記ＭＯＳゲートの厚さは、具体的には、５０００Å〜６０００Åであることが好ましい（請求項４）。
【００１４】
この構成の半導体装置は、前記半導体基板上に、ソース領域およびドレイン領域よりも深い領域まで広がり、前記ソース領域および前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタを選択的に形成する工程をさらに含み、前記ＭＯＳトランジスタを形成する工程は、前記セレクトゲートを形成する工程と同一工程で実行され、前記ゲート絶縁膜上において前記ＭＯＳトランジスタ用の領域に、前記セレクトゲートと同じ厚さのＭＯＳゲートを選択的に形成する工程と、前記半導体基板において前記ＭＯＳトランジスタ用の領域に、前記ＭＯＳゲートの上から不純物を導入することによって前記低濃度層を形成する工程と、前記半導体基板において前記ＭＯＳトランジスタ用の領域に、前記ＭＯＳゲートの上から不純物を導入することによって、前記低濃度層内に前記ソース領域および前記ドレイン領域を形成する工程とを含む、本発明の半導体装置の製造方法（請求項８）により製造することができる。
【００１５】
この方法により、ＭＯＳトランジスタ用の領域において、いわゆるＤＤＤ（Double Diffused Drain）構造を形成できる。ＭＯＳトランジスタを高耐圧仕様とする場合には、このＤＤＤ構造とするとよい。また、この方法によれば、ＭＯＳゲートの厚さをセレクトゲートの厚さとともに適当な大きさにすることにより、低濃度層、ソース領域およびドレイン領域を形成する際に、不純物がＭＯＳゲートを突き抜けることを防止することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る半導体装置の構成を説明するための模式図である。
【図２Ａ】図２Ａは、図１の半導体装置の製造工程の一部を説明するための模式図である。
【図２Ｂ】図２Ｂは、図２Ａの次の工程を示す図である。
【図２Ｃ】図２Ｃは、図２Ｂの次の工程を示す図である。
【図２Ｄ】図２Ｄは、図２Ｃの次の工程を示す図である。
【図２Ｅ】図２Ｅは、図２Ｄの次の工程を示す図である。
【図２Ｆ】図２Ｆは、図２Ｅの次の工程を示す図である。
【図２Ｇ】図２Ｇは、図２Ｆの次の工程を示す図である。
【図２Ｈ】図２Ｈは、図２Ｇの次の工程を示す図である。
【図２Ｉ】図２Ｉは、図２Ｈの次の工程を示す図である。
【図２Ｊ】図２Ｊは、図２Ｉの次の工程を示す図である。
【図２Ｋ】図２Ｋは、図２Ｊの次の工程を示す図である。
【図２Ｌ】図２Ｌは、図２Ｋの次の工程を示す図である。
【図２Ｍ】図２Ｍは、図２Ｌの次の工程を示す図である。
【図２Ｎ】図２Ｎは、図２Ｍの次の工程を示す図である。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の構成を説明するための模式図であって、紙面左から順に不揮発性メモリセル７の平面図、当該平面図のＡ−Ａ断面、当該平面図のＢ−Ｂ断面および高耐圧ＤＤＤ−ＭＯＳトランジスタ２６の断面図をそれぞれ示している。
【００１８】
半導体装置１は、たとえばシリコンからなるｐ型の半導体基板２と、この半導体基板２に設定されたメモリセル領域３と、このメモリセル領域３の周辺に配置された周辺回路領域４とを含む。なお、これらの領域３，４の配置形態は、適宜変更することができる。
メモリセル領域３には、互いに間隔を空けて配置（たとえば、行列状に配置）された複数のアクティブ領域５と、当該アクティブ領域５以外の部分に素子分離部６が設定されている。素子分離部６は、図１に示すように、半導体基板２の表面から比較的浅く掘り下がった溝に絶縁体が埋設されたＳＴＩ（Shallow Trench Isolation）構造を有するものであってもよいし、たとえば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により半導体基板２の表面に選択的に形成されたシリコン酸化膜であってもよい。
【００１９】
素子分離部６により区画された複数のアクティブ領域５には、それぞれ不揮発性メモリセル７（ＥＥＰＲＯＭ）が１つずつ設けられている。これにより、メモリセル領域３には、複数の不揮発性メモリセル７が行列状に配列されている。
各不揮発性メモリセル７は、スタックド・ゲート型のメモリセルトランジスタ８と、選択トランジスタ９とを直列接続した構成を有している。
【００２０】
より具体的には、メモリセルトランジスタ８は、半導体基板２の表層部に間隔を開けて形成されたｎ型ソース領域１０およびｎ型トンネル拡散層１１と、これらの間のチャネル領域１２に対向するように配置されたフローティングゲート１３と、このフローティングゲート１３に積層されたコントロールゲート１４とを備えている。フローティングゲート１３の厚さは、１０００Å〜１５００Åであり、コントロールゲート１４の厚さは、１０００Å〜１５００Åである。
【００２１】
フローティングゲート１３は、各アクティブ領域５に１つずつ設けられている。一方、コントロールゲート１４は、アクティブ領域５の長手方向に交差する方向（この実施形態では、直交方向）に延びるライン状に形成され、複数のアクティブ領域５に跨っていて、全てのフローティングゲート１３を一括して覆っている。つまり、コントロールゲート１４は、複数の不揮発性メモリセル７の共通の電極となっている。フローティングゲート１３およびコントロールゲート１４の両側面は、酸化シリコン等の絶縁物からなるサイドウォール１５で一括して覆われている。
【００２２】
ｎ型ソース領域１０の内方には、ｎ型不純物を高濃度に拡散して形成したコンタクト領域１６が形成されている。
ｎ型トンネル拡散層１１は、フローティングゲート１３の一部に対向する領域に形成されており、また、メモリセルトランジスタ８のドレイン領域として機能する。
一方、選択トランジスタ９は、ｎ型トンネル拡散層１１をそのソース領域とし、これに対して所定間隔だけ隔てて半導体基板２に形成されたｎ型ドレイン領域１７と、ｎ型トンネル拡散層１１とｎ型ドレイン領域１７との間のチャネル領域１８に対向するよう配置されたセレクトゲート１９（選択ゲート）とを備えている。セレクトゲート１９の厚さは、フローティングゲート１３およびコントロールゲート１４よりも厚く、５０００Å〜６０００Åである。
【００２３】
セレクトゲート１９は、アクティブ領域５の長手方向に交差する方向（この実施形態では、直交方向）に延びるライン状に形成され、複数のアクティブ領域５に跨っている。つまり、セレクトゲート１９は、複数の不揮発性メモリセル７の共通の電極となっている。また、セレクトゲート１９の上面には、後述するトンネルウィンドウ２５と同じ厚さの薄膜状の絶縁膜２０が形成されている。
【００２４】
そして、この実施形態では、ｎ型トンネル拡散層１１は、セレクトゲート１９に対して自己整合的に形成されている。
また、選択トランジスタ９のセレクトゲート１９の両側面も、フローティングゲート１３およびコントロールゲート１４と同様に、酸化シリコン等の絶縁物からなるサイドウォール２１で覆われている。
【００２５】
また、選択トランジスタ９のｎ型ドレイン領域１７には、ｎ型不純物を高濃度に拡散して形成したコンタクト領域２２が形成されている。
半導体基板２とフローティングゲート１３およびセレクトゲート１９との間には、たとえば酸化シリコンからなるゲート絶縁膜２３が介在されている。また、フローティングゲート１３とコントロールゲート１４との間は、絶縁膜２４によって絶縁されている。この絶縁膜２４は、たとえば、窒化シリコン膜を一対の酸化シリコン膜で挟み込んだＯＮＯ（酸化膜-窒化膜-酸化膜）構造の膜からなる。
【００２６】
ゲート絶縁膜２３において、ｎ型トンネル拡散層１１と、フローティングゲート１３との間の部分には、たとえば、膜厚５０Å〜１００Åの薄膜部が形成されている。
この薄膜部は、ｎ型トンネル拡散層１１とフローティングゲート１３との間で、ＦＮ（ファウラー・ノルドハイム）トンネリングによって電子を通過させるためのトンネルウィンドウ２５である。この実施形態では、トンネルウィンドウ２５もｎ型トンネル拡散層１１と同様に、セレクトゲート１９に対して自己整合的に形成されている。つまり、トンネルウィンドウ２５は、ゲート絶縁膜２３よりも薄い厚さを有しており、フローティングゲート１３とｎ型トンネル拡散層１１との間に一部が介在するようにゲート絶縁膜２３と一体的に形成され、かつ、セレクトゲート１９に対して自己整合的に形成されている。
【００２７】
フローティングゲート１３に対する電子の注入は、たとえば、ソースをオープンとするとともに、セレクトゲート１９に高電圧を印加して選択トランジスタ９をオン状態として行われる。この状態で、コントロールゲート１４に高電圧を印加し、ドレインをグランド電位とすると、ｎ型トンネル拡散層１１からトンネルウィンドウ２５を介するＦＮトンネリングによって、フローティングゲート１３に電子が注入される。
【００２８】
フローティングゲート１３からの電子の引き抜きは、たとえば、ソースをオープンとするとともに、セレクトゲート１９に高電圧を印加して選択トランジスタ９をオン状態として行われる。この状態で、コントロールゲート１４をグランド電位とし、ドレインに高電圧を印加すると、フローティングゲート１３からトンネルウィンドウ２５を介するＦＮトンネリングによって、ｎ型トンネル拡散層１１へと電子が引き抜かれる。
【００２９】
フローティングゲート１３に電子が注入されると、このフローティングゲート１３が帯電している状態では、メモリセルトランジスタ８を導通させるためにコントロールゲート１４に印加すべき閾値電圧が高くなる。そこで、コントロールゲート１４に与えるべき読出電圧を、フローティングゲート１３が非帯電状態（電子が引き抜かれた状態）のときにｎ型ソース領域１０−ｎ型トンネル拡散層１１間を導通させることができ、かつ、フローティングゲート１３が帯電状態（電子が注入された状態）のときにｎ型ソース領域１０−ｎ型トンネル拡散層１１間が遮断状態に保持される値に設定しておく。そして、選択トランジスタ９のセレクトゲート１９をハイレベルとし、ドレインをハイレベルとし、コントロールゲート１４に前記読出電圧を印加する。このとき、ソース側に電流が流れるか否かを調べることにより、フローティングゲート１３に電子が注入されているかどうかを区別できる。
【００３０】
こうして、不揮発性メモリセル７に対する情報の書き込み、消去および読み出しの各動作を行うことができる。
周辺回路領域４は、たとえば、メモリセル領域３内の不揮発性メモリセル７に対して、選択的に、書き込み、読み出しおよび消去の各動作を行うためのデコーダ回路である。不揮発性メモリセル７は高耐圧仕様であるため、周辺回路領域４には、デコーダを構成する高耐圧仕様のＭＯＳトランジスタ２６が配置されている。この高耐圧仕様のＭＯＳトランジスタはＤＤＤ構造を有している。
【００３１】
ＤＤＤ−ＭＯＳトランジスタ２６は、メモリセル領域３と同様の素子分離部２８により区画されたアクティブ領域２７に形成されている。ＤＤＤ−ＭＯＳトランジスタ２６は、ｐ型ウェル２９と、ｐ型ウェル２９内の半導体基板２の表層領域に間隔を開けて形成されたｎ型ソース領域３０およびｎ型ドレイン領域３１を備えている。ｎ型ソース領域３０およびｎ型ドレイン領域３１の間のチャネル領域３２に対向するように、ゲート絶縁膜２３を挟んでＭＯＳゲート３３が形成されている。ＭＯＳゲート３３の厚さは、セレクトゲート１９と同じ厚さ（５０００Å〜６０００Å）である。ＭＯＳゲート３３の両側面は、酸化シリコン等の絶縁物からなるサイドウォール３４で覆われている。また、ＭＯＳゲート３３の上面には、トンネルウィンドウ２５と同じ厚さの薄膜状の絶縁膜３５が形成されている。
【００３２】
ｎ型ソース領域３０およびｎ型ドレイン領域３１は、サイドウォール３４の直下から広がるｎ型低濃度層３６，３７内にそれぞれ形成されており、こうして、二重拡散ドレイン（ＤＤＤ）構造が形成されている。ｎ型低濃度層３６，３７は、ソース・ドレイン領域３０，３１よりも低濃度に形成され、かつ、これらよりも深く不純物イオンを注入して形成した領域である。ｎ型低濃度層３６，３７は、ＭＯＳゲート３３に対して自己整合的に形成されている。また、ソース・ドレイン領域３０，３１は、サイドウォール３４に対して自己整合的に形成されている。ｎ型低濃度層３６，３７は、ｎ型ドレイン領域３１の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００３３】
半導体基板２上には、酸化シリコン等の絶縁物からなる層間絶縁膜３８が積層されている。層間絶縁膜３８により、セレクトゲート１９、フローティングゲート１３、コントロールゲート１４およびＭＯＳゲート３３が一括して被覆されている。
層間絶縁膜３８上には、アルミニウム等の導電材からなるソース電極３９，４１およびドレイン電極４０，４２が形成されており、さらにソース電極３９，４１およびドレイン電極４０，４２を被覆するように、窒化シリコン等の絶縁物からなる表面保護膜４３が形成されている。層間絶縁膜３８には、ソース電極３９，４１およびドレイン電極４０，４２と、コンタクト領域１６，２２およびソース・ドレイン領域３０，３１とをそれぞれ接続するためのコンタクトプラグ４４〜４７が埋設されている。
【００３４】
図２Ａ〜図２Ｎは、図１の半導体装置１の製造工程の一部を工程順に説明するための模式図である。
まず、図２Ａに示すように、ＬＯＣＯＳ法またはＳＴＩ法により、半導体基板２に素子分離部６，２８が形成される。これにより、個々の不揮発性メモリセル７用のアクティブ領域５、個々のＤＤＤ−ＭＯＳトランジスタ２６用のアクティブ領域２７がそれぞれ確保される。次に、周辺回路領域４に選択的にＢ＋（ボロン）を注入することにより、ｐ型ウェル２９が形成される。
【００３５】
次に、図２Ｂに示すように、半導体基板２の表面を熱酸化することによって、たとえば、膜厚２００Å〜４００Åの酸化シリコン膜が形成され、これがゲート絶縁膜２３となる。このゲート絶縁膜２３は、ＤＤＤ−ＭＯＳトランジスタ２６のゲート絶縁膜２３としてそのまま使用される。
次に、図２Ｃに示すように、セレクトゲート１９およびＭＯＳゲート３３形成工程が行われる。すなわち、メモリセル領域３において、ゲート絶縁膜２３上に選択トランジスタ９のセレクトゲート１９が選択的に形成され、同時に、周辺回路領域４において、ゲート絶縁膜２３上にＤＤＤ−ＭＯＳトランジスタ２６のＭＯＳゲート３３が形成される。
【００３６】
セレクトゲート１９およびＭＯＳゲート３３の形成は、たとえば、導電化のための不純物（たとえばリン）を添加したポリシリコン膜を半導体基板２の全面に形成し、これをフォトリソグラフィでパターニングすることによって行える。すなわち、全面に形成されたポリシリコン膜上に、レジスト膜のパターンを形成する。このレジスト膜のパターンは、セレクトゲート１９およびＭＯＳゲート３３を形成すべき領域を選択的に被覆し、その他の領域を露出させるパターンである。このレジスト膜をマスクとしてエッチングを行うことにより、導電化されたポリシリコン膜からなるセレクトゲート１９およびＭＯＳゲート３３を同じ厚さで同時に形成することができる。
【００３７】
次に、図２Ｄに示すように、ｎ型トンネル拡散層１１を形成するためのイオン注入（トンネル接合）が行われる。具体的には、半導体基板２上に所定のパターンのレジスト膜４８が形成され、このレジスト膜４８をマスクとして、ｎ型不純物イオンが半導体基板２に注入される。
レジスト膜４８は、不揮発性メモリセル７用のアクティブ領域５においてｎ型トンネル拡散層１１を形成すべき領域に開口４９を有している。この開口４９は、その周縁５０が、セレクトゲート１９の幅方向（長手方向に直交する方向）においてセレクトゲート１９のｎ型トンネル拡散層１１を形成すべき領域側の端部５１に対して、セレクトゲート１９の内側に後退した位置（セレクトゲート１９の上面上）に画成されるように形成される。
【００３８】
これにより、レジスト膜４８を露光・現像する際に露光ずれが生じ、当該開口４９がセットバック位置よりもセレクトゲート１９の外側に前進した位置に形成されても、開口４９の周縁５０がセレクトゲート１９よりも外側に画成されて、セレクトゲート１９がレジスト膜４８で完全に覆われること（図２Ｄの破線４８参照）を防止することができる。すなわち、レジスト膜４８の開口４９にセレクトゲート１９の一部（上面および側面）を確実に露出させることができる。そのため、次の図２Ｅの工程で、ゲート絶縁膜２３におけるトンネルウィンドウ２５を形成すべき領域を除去するときに、当該領域をセレクトゲート１９に対して確実に自己整合的に除去することができる。その結果、効率よくトンネルウィンドウ２５をセレクトゲート１９に対して自己整合的に形成することができる。
【００３９】
そして、このようにセレクトゲート１９の一部が露出した状態でイオンを注入するので、注入により半導体基板２に現れるｎ型トンネル拡散層１１は、セレクトゲート１９に対して自己整合的に形成される。また、たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は１×１０１４〜１×１０１５/cm２とされ、その注入エネルギーは１００ｋｅＶ〜２００ｋｅＶとされる。
【００４０】
次の工程は、図２Ｅおよび図２Ｆに示すように、トンネルウィンドウ２５の形成である。レジスト膜４８を残した状態で、このレジスト膜４８をマスクとしたウエットエッチングによって、開口４９から露出するゲート絶縁膜２３が、セレクトゲート１９に対して自己整合的に除去される。レジスト膜４８を除去した後、熱酸化法によって、電子をＦＮトンネリングさせることができる所定膜厚（５０Å〜１００Å）だけ酸化膜を成長させる。これにより、当該膜厚からなる薄膜のトンネルウィンドウ２５が、セレクトゲート１９に対して自己整合的に形成され、ゲート絶縁膜２３も同じ膜厚だけ厚膜化される。トンネルウィンドウ２５以外の領域における最終的なゲート絶縁膜２３の膜厚は、たとえば、２００Å〜３００Åである。また、熱酸化の際に露出しているポリシリコンからなるセレクトゲート１９およびＭＯＳゲート３３も熱酸化され、これらのゲートの表面（上面および側面）にトンネルウィンドウ２５と同じ膜厚だけの絶縁膜２０，３５が同時に形成される。こうして、局所的な薄膜部（残余の部分よりも膜厚の小さい部分）であるトンネルウィンドウ２５を有するゲート絶縁膜２３が、メモリセル領域３および周辺回路領域４の半導体基板２表面に形成される。
【００４１】
次に、図２Ｇ〜図２Ｉに示すように、フローティングゲート１３およびコントロールゲート１４形成工程が行われる。すなわち、メモリセル領域３において、ゲート絶縁膜２３上に、セレクトゲート１９とは間隔を開けて、フローティングゲート１３、ＯＮＯ構造の絶縁膜２４およびコントロールゲート１４の積層構造が形成される。フローティングゲート１３は、ｎ型トンネル拡散層１１と重なり合う領域を有し、この領域において、トンネルウィンドウ２５を挟んでｎ型トンネル拡散層１１に対向するように形成される。
【００４２】
フローティングゲート１３およびコントロールゲート１４の形成は、まず、図２Ｇに示すように、導電化のための不純物（たとえばリン）を添加したポリシリコン膜５２を半導体基板２の全面に形成し、これをフォトリソグラフィでパターニングすることによって行える。すなわち、全面に形成されたポリシリコン膜５２上に、レジスト膜５３のパターンを形成する。このレジスト膜５３のパターンは、互いに隣り合う不揮発性メモリセル７用のアクティブ領域５の間の領域を選択的に露出させ、その他の領域を被覆するパターンである。このレジスト膜５３をマスクとしてエッチングを行うことにより、ポリシリコン膜５２において隣り合う不揮発性メモリセル７用のアクティブ領域５の間にスペース５４を形成することができる。また、ポリシリコン膜５２は、セレクトゲート１９の形成時に成膜したポリシリコン膜よりも薄くなるように成膜する。
【００４３】
次に、図２Ｈに示すように、たとえば、ＣＶＤ（化学的気相成長）法によって、半導体基板２の全面に絶縁膜が形成される。具体的には、まず、膜厚１００Å程度の酸化シリコン膜が形成され、次いで、膜厚１００Å程度の窒化シリコン膜が形成され、引き続き、膜厚１００Å程度の酸化シリコン膜が形成される。こうして、酸化膜／窒化膜／酸化膜構造（ＯＮＯ構造）の絶縁膜２４が形成される。
【００４４】
次の工程は、コントロールゲート１４形成工程である。具体的には、導電化のための不純物（たとえばリン）を添加したポリシリコン膜５５が半導体基板２の全面に形成される。
そして、図２Ｉに示すように、コントロールゲート１４用のポリシリコン膜５５、ＯＮＯ構造の絶縁膜２４およびフローティングゲート１３用のポリシリコン膜５２を一括でパターニングする。一括パターニングは、フォトリソグラフィによって行われる。すなわち、コントロールゲート１４用のポリシリコン膜５５上に、レジスト膜５６を形成する。このレジスト膜５６のパターンは、コントロールゲート１４を形成すべき領域（フローティングゲート１３はこの領域内に収まる）を選択的に被覆し、その他の領域を露出させるパターンである。このレジスト膜５６をマスクとしてエッチングを行うことにより、フローティングゲート１３、ＯＮＯ構造の絶縁膜２４およびコントロールゲート１４の積層構造を一括して形成することができる。この際、セレクトゲート１９およびＭＯＳゲート３３はレジスト膜５６から露出しているが、これらのゲート１９，３３の表面はトンネルウィンドウ２５と同時に形成された絶縁膜２０，３５に覆われているので、ポリシリコン膜５２，５５とのエッチング選択比を大きくすることによりエッチングされることを防止することができる。
【００４５】
次の工程は、図２Ｊに示すように、ｎ型ソース領域１０、ｎ型ドレイン領域１７およびｎ型低濃度層３６，３７の形成である。すなわち、レジスト膜５７をマスクとして、半導体基板２の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜５７は、不揮発性メモリセル７用のアクティブ領域５においてｎ型ソース領域１０およびｎ型ドレイン領域１７に対応する領域を露出させ、ＤＤＤ−ＭＯＳトランジスタ２６用のアクティブ領域２７においてｎ型低濃度層３６，３７に対応する部分を露出させるパターンである。このレジスト膜５７をマスクとしてｎ型不純物イオンを注入することによって、不揮発性メモリセル７用のアクティブ領域５にｎ型ソース領域１０およびｎ型ドレイン領域１７が形成され、ＤＤＤ−ＭＯＳトランジスタ２６用のアクティブ領域２７では、ＭＯＳゲート３３の両側にｎ型低濃度層３６，３７がそれぞれ形成される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は１×１０１２〜１×１０１３/cm２とされ、その注入エネルギーは５０ｋｅＶ〜１００ｋｅＶとされる。こうして、選択トランジスタ９のｎ型ソース領域１０およびｎ型ドレイン領域１７の形成のためのイオン注入と同工程で、ＤＤＤ−ＭＯＳトランジスタ２６のｎ型低濃度層３６，３７が形成される。この際、ＭＯＳゲート３３をセレクトゲート１９と同工程で比較的厚く形成したので、ｎ型不純物がＭＯＳゲート３３を突き抜けることを防止することができる。
【００４６】
レジスト膜５７を剥離した後、図２Ｋに示すように、サイドウォール１５，２１，３４形成工程が行われる。すなわち、たとえば、ＣＶＤ法によって、半導体基板２の全面に酸化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、セレクトゲート１９、コントロールゲート１４およびＭＯＳゲート３３が露出するまで行うと、それらの各両側面にサイドウォール１５，２１，３４が形成される。
【００４７】
次に、図２Ｌに示すように、ソース−ドレイン注入工程が行われる。すなわち、レジスト膜５８をマスクとして、半導体基板２の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜５８は、不揮発性メモリセル７用のアクティブ領域５においてｎ型ソース領域１０およびｎ型ドレイン領域１７の内方の一部を露出させ、ＤＤＤ−ＭＯＳトランジスタ２６用のアクティブ領域２７において低濃度層３６，３７の内方の一部の領域（ソース・ドレイン領域３０，３１の対応領域）をそれぞれ露出させるパターンである。したがって、レジスト膜５８をマスクとしてｎ型不純物イオンを注入することによって、不揮発性メモリセル７のコンタクト領域１６，２２が形成され、ＤＤＤトランジスタのソース・ドレイン領域３０，３１が形成される。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンが用いられ、そのドーズ量は、ｎ型トンネル拡散層１１のためのイオン注入（図２Ｄ）のときよりも多く、たとえば、１×１０１５〜１×１０１６/cm２とされる。または、注入エネルギーは、ｎ型トンネル拡散層１１のための注入（図２Ｄ）およびＤＤＤ注入（図２Ｊ）のときよりも小さく、たとえば、４０ｋｅＶ〜７０ｋｅＶとされる。この際も、ＭＯＳゲート３３をセレクトゲート１９と同工程で比較的厚く形成したので、ｎ型不純物がＭＯＳゲート３３を突き抜けることを防止することができる。
【００４８】
この後は、レジスト膜５８を剥離し、図２Ｍに示すように、全面を覆う層間絶縁膜３８が形成され、当該層間絶縁膜３８に、コンタクト領域１６，２２およびソース・ドレイン領域３０，３１をそれぞれ露出させる複数のコンタクトホール５９〜６２がレジスト膜６３をマスクとしたエッチングにより形成され、図２Ｎに示すように、これらのコンタクトホール５９〜６２を介して各領域１６，２２，３０，３１にそれぞれ接触する複数のコンタクトプラグ４４〜４７および電極３９〜４２が形成される。
【００４９】
なお、層間絶縁膜３８は複数積層されてもよい。層間絶縁膜３８を複数形成する場合でも、図２Ｇ〜図２Ｉの工程でフローティングゲート１３およびコントロールゲート１４を比較的薄く形成したので、層間絶縁膜３８において、コントロールゲート１４上に盛り上がった部分と他の部分との間に発生する段差を小さくすることができる。
そして、最上層の層間絶縁膜３８上に、表面保護膜４３が形成され、表面保護膜４３に各電極をワイヤボンディング用のパッドとして露出させる開口（図示せず）が形成される。以上の工程を経て、図１の半導体装置１が得られる。
【００５０】
以上のように、この実施形態によれば、トンネルウィンドウ２５の形成（図２Ｆ）に先立ってセレクトゲート１９を形成し（図２Ｃ）、そのセレクトゲート１９に対して自己整合的（セルフアライン）にｎ型トンネル拡散層１１およびトンネルウィンドウ２５を形成するので、トンネルウィンドウ２５やセレクトゲート１９の加工寸法のばらつき、およびセレクトゲート１９のアライメント精度による影響を無視することができる。そのため、不揮発性メモリセル７を設計するにあたり、トンネルウィンドウ２５に対するセレクトゲート１９のマージンをなくして、セルサイズを小さくすることができる。
【００５１】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００５２】
また、たとえば、前述の実施形態では、ＤＤＤ−ＭＯＳトランジスタ２６が半導体基板２上に形成される構成について説明したが、たとえば、半導体基板２上にＬＤＤ−ＭＯＳトランジスタ形成される構成に対しても本発明を適用することができる。また、前述の実施形態で示したドーズ量等の数値は一例であり、必要とされる仕様に応じて別の値が適用されてもよい。
【００５３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５４】
１    半導体装置
２    半導体基板
３    メモリセル領域
４    周辺回路領域
５    （不揮発性メモリセル用の）アクティブ領域
６    素子分離部
７    不揮発性メモリセル
８    メモリセルトランジスタ
９    選択トランジスタ
１０  ｎ型ソース領域
１１  ｎ型トンネル拡散層
１２  チャネル領域
１３  フローティングゲート
１４  コントロールゲート
１５  サイドウォール
１６  （ソース）コンタクト領域
１７  ｎ型ドレイン領域
１８  チャネル領域
１９  セレクトゲート
２０  （セレクトゲート上面の）絶縁膜
２１  サイドウォール
２２  （ドレイン）コンタクト領域
２３  ゲート絶縁膜
２４  （ＯＮＯ構造の）絶縁膜
２５  トンネルウィンドウ
２６  ＤＤＤ−ＭＯＳトランジスタ
２７  （ＤＤＤ−ＭＯＳトランジスタ用の）アクティブ領域
２８  素子分離部
２９  ｐ型ウェル
３０  ｎ型ソース領域
３１  ｎ型ドレイン領域
３２  チャネル領域
３３  ＭＯＳゲート
３４  サイドウォール
３５  （ＭＯＳゲート上面の）絶縁膜
３６  ｎ型低濃度層
３７  ｎ型低濃度層
３８  層間絶縁膜
３９  （不揮発性メモリセル用の）ソース電極
４０  （不揮発性メモリセル用の）ドレイン電極
４１  （ＤＤＤ−ＭＯＳトランジスタ用の）ソース電極
４２  （ＤＤＤ−ＭＯＳトランジスタ用の）ドレイン電極
４３  表面保護膜
４４  （ソース用）コンタクトプラグ
４５  （ドレイン用）コンタクトプラグ
４６  （ソース用）コンタクトプラグ
４７  （ドレイン用）コンタクトプラグ
４８  レジスト膜
４９  （レジスト膜の）開口
５０  （レジスト膜の）周縁
５１  （セレクトゲートの）端部
５２  ポリシリコン膜
５３  レジスト膜
５４  スペース
５５  ポリシリコン膜
５６  レジスト膜
５７  レジスト膜
５８  レジスト膜
５９  コンタクトホール
６０  コンタクトホール
６１  コンタクトホール
６２  コンタクトホール
６３  レジスト膜
【図１】
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【図２Ａ】
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【図２Ｂ】
0005982701.tif 000004
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
0005982701.tif 000008
【図２Ｇ】
0005982701.tif 000009
【図２Ｈ】
0005982701.tif 000010
【図２Ｉ】
0005982701.tif 000011
【図２Ｊ】
0005982701.tif 000012
【図２Ｋ】
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【図２Ｌ】
0005982701.tif 000014
【図２Ｍ】
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【図２Ｎ】
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