(57)【特許請求の範囲】
【請求項１】
ヒューズトリミングを行うためのトリミング回路であって、
トリミングヒューズと、
前記トリミングヒューズに接続されるトリミング用のパッド端子と、
仮想切断時に制御信号を入力するテスト端子と、
入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、
前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がＧＮＤレベルへプルダウンする手段を備え、
前記プルダウンする手段は、前記制御回路の他方の入力端子とＧＮＤ間に抵抗とスイッチ回路からなる直列回路によって構成され、
前記制御回路から出力される制御信号に応じて前記スイッチ回路をオン／ オフ制御することにより行うことを特徴とするトリミング回路。
【請求項２】
複数の被調整素子のそれぞれに並列接続された複数のスイッチ回路と、
前記複数のスイッチ回路のそれぞれに対応して設けられた請求項１に記載の複数のトリミング回路と、を備えたことを特徴とする調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の特性調整等の目的のために、電気的に切断される素子を備えたトリミング回路に関するものである。
【背景技術】
【０００２】
半導体装置などの電子回路の特性を調整するため、トランジスタのスイッチ動作等により抵抗値を調整させるトリミング回路が用いられており、この調整は、ヒューズ素子を切断することにより行われる。
【０００３】
トリミング回路において、ヒューズ素子を切断した後の半導体集積回路の特性が、ヒューズ素子の切断前にあらかじめ確認することができない場合、誤ったヒューズを切断すると、その製品は不良品となってしまう。そのため、ヒューズ素子を切断する際は細心の注意を払う必要がある。
【０００４】
従って、トリミング回路には、ヒューズ素子の切断前に半導体集積回路の特性を容易に確認することを可能にする要望がある。それは、ヒューズ素子の仮想切断により実現される。仮想切断は、ヒューズ素子にトランジスタを直列に接続し、そのトランジスタをオン／オフ制御することで、ヒューズ素子を実質的な未切断状態／切断状態を実現する。これにより、実質的な切断状態における半導体集積回路の特性を確認することができる（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１４１０４１号公報
【特許文献２】特許第４２６７６６４号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ヒューズ素子の切断を確実に行うために、外部から高電圧を印加するが、ヒューズ素子に直列接続されたトランジスタには、他のヒューズ素子を切断するための高電圧又は大電流が加わる。そのため、これを満たす電流規格又は安全動作領域を持つ大きなトランジスタを用いる必要があった。
【０００７】
本発明は、上記問題点に鑑み、従来技術の問題を解決しつつ、ヒューズ素子の仮想切断を可能にすると共に、高電圧又は大電流によるヒューズ素子の溶断の際に、周辺回路を破損する確率も低減できる信頼性の高いトリミング回路を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、トリミングヒューズと、前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力され
た制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がＧＮＤレベルへプルダウンする手段を備え、前記プルダウンする手段は、前記制御回路の他方の入力端子とＧＮＤ間に抵抗とスイッチ回路からなる直列回路によって構成され、前記制御回路から出力される制御信号に応じて前記スイッチ回路をオン／ オフ制御することにより行うことを特徴とするトリミング回路が提供される。
【発明の効果】
【０００９】
ヒューズ素子の仮想切断を可能にすると共に、周辺回路の破損を防止するトリミング回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明による実施形態１の調整回路の構成図である。
【図２】本発明による実施形態１のトリミング回路の構成図である。
【図３】本発明による実施形態２のトリミング回路の構成図である。
【発明を実施するための形態】
【００１１】
次に、本発明の実施形態を、図１及び図２に従って説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（実施形態１）
図１は、本実施形態の調整回路１の回路図である。調整回路１は、4ビットのトリミングを行うため、出力端子ＯＵＴとＧＮＤ間の抵抗値を調整する抵抗調整回路である。調整回路１は、出力端子ＯＵＴとＧＮＤ間に直列接続された複数の被調整素子としての抵抗Ｒ１３，Ｒ１４，Ｒ１５、Ｒ１６の両端を適宜短絡させ、実質的な抵抗値を調整する。出力端子ＯＵＴは、例えば、半導体集積回路装置の基準電圧を生成する回路に接続されており、基準電圧は、出力端子ＯＵＴとＧＮＤ間の調整された抵抗値に対応する。これにより、半導体集積回路装置の電気的特性が調整される。
【００１３】
尚、出力端子ＯＵＴとＧＮＤ間に接続する抵抗の抵抗値，素子数は、出力端子ＯＵＴとＧＮＤ間の実質的な抵抗値等に基づいて適宜変更することができる。
【００１４】
調整回路１は、被調整素子の数に対応する４つのスイッチ回路としての電界効果トランジスタＭ２〜Ｍ５、及びその数に対応する４つのトリミング回路１１，１２，１３、１４を含む。
【００１５】
電界効果トランジスタＭ２〜Ｍ５はＮチャネルの電界効果トランジスタよりなり、抵抗Ｒ１３〜Ｒ１６に並列に接続されている。各トランジスタＭ２〜Ｍ５は、それぞれのゲートに供給されるトリミング回路１１〜１４の出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３、ＯＵＴ４に応答してオン又はオフする。
【００１６】
各トリミング回路１１、１２，１３，１４には、ＶＨ端子、ＶＬ端子、ＴＥＳＴ端子、ＳＥＴ端子、ＧＮＤ端子が設けられ、それぞれが対応する外部端子と接続されている。また、ＶＨ端子には、逆流防止ダイオードＤ１を介して定電圧源に接続されるＲＥＧ端子と接続される。
【００１７】
オペアンプＯＰ１の出力端子は出力端子ＯＵＴに接続される。この出力電圧は、抵抗Ｒ１１と抵抗Ｒ１２〜１６により分割され、分圧された電圧がオペアンプＯＰ１の反転入力端子にフィードバックされる。なお、オペアンプの非反転入力には、任意の基準電圧が入力される。
【００１８】
図２は、本実施形態の第１トリミング回路１１の回路図である。尚、第２〜第４トリミング回路１２，１３，１４の構成は、第１トリミング回路１１の構成と実質的に同じであるため説明を省略する。
【００１９】
トリミング回路１１は、トリミング用のパッド端子として、高電位が印加されるパッド端子ＶＨ及び低電位が印加されるパッド端子ＶＬを備え、両端子間にヒューズ素子Ｆ１と抵抗Ｒ１が直列接続される。ＴＥＳＴ端子には、仮想切断を行う際に所定の制御信号が入力され、この制御信号とヒューズ素子Ｆ１を介して定電圧源が供給されるＲＥＧ端子からの制御信号とを否定論理積演算を行う制御回路２０を有し、制御回路２０の出力信号はＯＵＴ１端子に出力され、ＯＵＴ１端子はスイッチ回路Ｍ２のゲート端子へと接続されることで、スイッチ回路Ｍ２をオン／オフ制御する。制御回路２０はＮＡＮＤ回路Ｎ１及びインバータ回路Ｉ２からなり、ＮＡＮＤ回路Ｎ１の出力側にインバータ回路Ｉ２が接続されている。
ＮＡＮＤ回路Ｎ１の一方の入力端子には、ＴＥＳＴ端子からの制御信号が、インバータ回路Ｉ１を介して入力される。また、ＮＡＮＤ回路Ｎ１の他方の入力側（ＴＥＳＴ端子と接続されない側）とヒューズ素子Ｆ１が接続された接続点とＧＮＤ間には、抵抗Ｒ２とＮチャネルのＭＯＳトランジスタからなるスイッチ回路Ｍ１が直列接続される。スイッチ回路Ｍ１のゲート端子には、ＮＡＮＤ回路Ｎ２からの出力信号が入力され、この信号によりスイッチ回路Ｍ１はオン／オフ制御される。さらに、ＮＡＮＤ回路Ｎ２の入力端子の一方には、ＮＡＮＤ回路Ｎ１からの出力信号がインバータ回路Ｉ２を介して入力されるように接続され、他方の入力端子には、所定の信号が入力されるＳＥＴ端子へ接続される。このようにして、ＮＡＮＤ回路Ｎ１とＮＡＮＤ回路Ｎ２により、ラッチ回路が構成される。
【００２０】
上記のようにして構成されるトリミング回路において、通常時はＴＥＳＴ端子にＬレベルの信号が入力される。この制御信号は、インバータ回路Ｉ１を介するため、ＮＡＮＤ回路Ｎ１の一方の入力端子には、Ｈレベルが入力される。ＮＡＮＤ回路Ｎ１の他方の入力端子は、ヒューズ素子Ｆ１及びダイオードＤ１を介して定電圧源が接続されるＲＥＧ端子と接続されているため、Ｈレベルが入力される。そのため、ＮＡＮＤ回路Ｎ１の出力はＬレベルの信号が出力され、インバータ回路Ｉ２を介することでＨレベルの信号が出力される。このＨレベルの信号が出力端子ＯＵＴ１へ出力され、さらにスイッチ回路Ｍ２のゲート端子へ入力されるため、スイッチ回路Ｍ２はオン状態を保つ。スイッチ回路Ｍ２がオンすることで、抵抗Ｒ１３の両端が短絡されるため、出力端子ＯＵＴとＧＮＤ間の抵抗値は、実質的にＲ１２とＲ１４が直列接続された合成抵抗値となる。
【００２１】
出力端子ＯＵＴとＧＮＤ間の抵抗値の調整は、ヒューズ素子Ｆ１を溶断することにより行われる。ヒューズ素子Ｆ１の溶断により、ＮＡＮＤ回路Ｎ１の他方の入力端子と定電圧源が接続されるＲＥＧ端子との接続が切り離されるため、ＮＡＮＤ回路Ｎ１の他方の入力端子に入力される信号は、ＨレベルからＬレベルとなる。これにより、ＮＡＮＤ回路Ｎ１からの出力は、ヒューズ素子Ｆ１を溶断する前の状態と反転するため、スイッチ回路Ｍ２のゲート端子にはＬレベルの信号が入力されることになり、スイッチ回路Ｍ２をオフする。スイッチ回路Ｍ２がオフすることで、出力端子ＯＵＴとＧＮＤ間の抵抗値は、Ｒ１２〜Ｒ１４が直列接続された合成抵抗値となる。
【００２２】
仮想切断時では、Ｈレベルの制御信号をＴＥＳＴ端子へ入力する。ＴＥＳＴ端子は通常はＬレベルであるが、仮想切断時のみＨレベルの制御信号を入力する。ＴＥＳＴ端子へ入力されたＨレベルの信号は、インバータ回路Ｉ１へ入力され、Ｌレベルの信号が出力される。その信号はＮＡＮＤ回路Ｎ１の一方の端子へ入力されるため、ＮＡＮＤ回路Ｎ１の出力はＬレベルからＨレベルへと変化する。この信号がインバータ回路Ｉ２を介することで、インバータ回路Ｉ２からの出力はＬレベルの信号が出力される。このＬレベルの信号が出力端子ＯＵＴ１と接続されるスイッチ回路Ｍ２のゲート端子へ入力され、スイッチ回路Ｍ２がオフする。このようにすることで、ヒューズ素子Ｆ１を切断した時の状態と実質的に同一とする仮想切断を行うことができる。
【００２３】
実際のトリミングは、トリミング用のパッド端子ＶＨ端子とＶＬ端子間に電圧を印加することにより行われる。ＶＨ端子に高電位を印加し、ＶＬ端子を低電位（例えばＧＮＤ）に接続することで、ヒューズ素子Ｆ１の両端に高電圧が印加され、ヒューズ素子Ｆ１を切断することができる。この際、逆流防止ダイオードＤ１により、ＲＥＧ端子側への電流経路は遮断される。また、高電位を印加するＶＨ端子と低電位と接続するＶＬ端子間は、ヒューズ素子Ｆ１と抵抗Ｒ１の直列回路の構成であるから、ヒューズ素子Ｆ１の溶断の際の高電圧印加による周辺回路への影響を回避でき、破損等を防止することができる。抵抗Ｒ１は、サージ電圧や内部回路容量による瞬間的な貫通電流により、ヒューズ素子Ｆ１が劣化もしくは破損することを防止する役割がある。
【００２４】
トリミング後の出来栄え検査は、VH端子とVL端子間に任意の電圧を印加し、VL端子のリーク電流を測定することで行うこともできるが、図２の回路では、ＮＡＮＤ回路Ｎ１とＮＡＮＤ回路Ｎ２により構成されるラッチ回路により、全てのビットを同時に検査することが可能となり、トリミングのビット数増加に対応でき、かつ、検査精度を向上することができる。ＮＡＮＤ回路Ｎ２のＳＥＴ端子にHレベルの信号を入力すると、ＮＡＮＤ回路Ｎ２の出力が、ヒューズ素子Ｆ１のショート／オープンの状態により、ＬレベルかＨレベルかに分けることができる。ＮＡＮＤ回路Ｎ２の出力は、ヒューズ素子Ｆ１がショート（切断されていない状態）の時はＬレベルとなり、ヒューズ素子Ｆ１がオープン（切断された状態）となった時はＨレベルとなる。これにより、ヒューズ素子Ｆ１が切断されていない時は、スイッチ回路Ｍ１はオフ状態となり、ヒューズ素子Ｆ１が切断されている端子のみがオン状態となるため、ＶＨ端子からヒューズ素子Ｆ１を介してスイッチ回路Ｍ１に流れ込むリーク電流を測定することにより、全てのビットを一度に出来栄え検査をすることができる。このときVL端子はオープン状態である。VH端子に高電圧を印加しても回路的な電流の回り込みが発生しないため、REG端子よりも高い電圧を印加してリーク電流を測定することにより、検査精度を向上させることが可能となる。
【００２５】
定常時においては、トリミングの有無にかかわらず、初期（起動時）は、ＮＡＮＤ回路Ｎ２の他方の端子と接続されるＳＥＴ端子にLレベルの信号を入力する。ＮＡＮＤ回路Ｎ２の出力はＨレベルの信号が出力され、スイッチ回路Ｍ１はオン状態となる。そのため、定電圧源と接続されるＲＥＧ端子からヒューズ素子Ｆ１、抵抗Ｒ２、スイッチ回路Ｍ１を介してＧＮＤへ電流が流れるが、抵抗Ｒ２をこの電流を制限できるだけの高抵抗のものを用いる。ヒューズ素子Ｆ１がショート（切断していない状態）の時は、ヒューズ素子Ｆ１の下の電位すなわちＮＡＮＤ回路Ｎ１の他方の入力端子の電位がＨレベルとなるため、ＮＡＮＤ回路N１の出力がLレベルとなり、インバータ回路Ｉ２の出力がＨレベルとなっている。ヒューズ素子Ｆ１がオープン（切断した状態）の時は、ヒューズ素子Ｆ１の下の電位すなわちＮＡＮＤ回路Ｎ１の他方の入力端子の電位がＬレベルとなるため、ＮＡＮＤ回路Ｎ１の出力がＨレベルとなり、インバータ回路Ｉ２の出力がＬレベルとなる。（なお、抵抗値としては切断していない状態でF1＜＜R2であり、切断した状態でF1＞＞R2である。）この状態で、ＳＥＴ端子の信号をＬレベルからＨレベルにすることで、現在の状態を保持し、かつ、消費電流をリーク電流レベルまで下げることができる。すなわち、ヒューズ素子Ｆ１がショートの時は、スイッチ回路Ｍ１はオフとなり、ヒューズ素子Ｆ１がオープンの時は、スイッチ回路Ｍ１はオンとなる。これにより起動後は安定した状態を維持することができる。オープンとなったヒューズ素子Ｆ１の下の電位すなわちＮＡＮＤ回路Ｎ１の他方の入力端子の電位が電気的にフローティング（スイッチ回路Ｍ１がオフ）となると、容量結合などで電位が安定しない可能性があるが、上記方法により、プルダウンを維持することができる。
【００２６】
（実施形態１の変形例）
図２のスイッチ回路Ｍ１の電流レベルを制御できる場合は、トリミング時には大電流を供給し、起動時には微小の一定電流を供給し、起動後にラッチ動作をさせることにより、抵抗R1、R2、及びVL端子が不要となり、回路規模の縮小が可能となる。
例えば、ヒューズ素子Ｆ１の切断時にはTEST端子に入力する信号とSET端子に入力する信号を組み合わせることにより、ヒューズ素子Ｆ１の切断ビットを選択し、起動時にはSET端子の信号レベルをH（完全なHighではなく、中間電位）→L→H/L（最後の信号はヒューズ素子Ｆ１の切断状態に依存する）のソフトスタートとすることで、実施形態１と同様な動作を実現できる。
【００２７】
起動時には、ソフトスタートなどでSET信号にHとLの中間電位程度を入力する。これにより、ヒューズ素子F1からスイッチ回路M1を介して流れる電流量をヒューズ素子F1を切断する時の電流量よりもかなり抑えることができる。ヒューズ素子Ｆ１がショートしている状態では、ヒューズ素子Ｆ１の下の電位すなわちＮＡＮＤ回路Ｎ１の他方の入力端子の電位がＨレベルであるから、ＮＡＮＤ回路Ｎ１の出力はＬレベルとなる。この信号が、インバータ回路Ｉ２を介してＮＡＮＤ回路Ｎ２の一方の端子に入力される。ＮＡＮＤ回路Ｎ２の他方の入力端子であるＳＥＴ端子には、上述した通りＨレベルの信号が入力されるため、ＮＡＮＤ回路Ｎ２の出力はＬレベルとなり、この信号がスイッチ回路Ｍ１のゲート端子に入力され、スイッチ回路Ｍ１はオフした状態となる。ヒューズ素子Ｆ１が切断され、オープンとなると、ヒューズ素子Ｆ１の下の電位すなわちＮＡＮＤ回路Ｎ１の他方の入力端子の電位がＬレベルとなるため、ＮＡＮＤ回路Ｎ１の出力がＨレベルとなり、インバータ回路Ｉ２の出力がＬレベルとなる。このＬレベルの信号がＮＡＮＤ回路Ｎ２の一方の入力端子へ入力されるため、ＮＡＮＤ回路Ｎ２からの出力はＬレベルからＨレベルとなり、スイッチ回路Ｍ１がオンすることで、ＮＡＮＤ回路Ｎ１の他方の入力端子の電位をＧＮＤレベルへ安定させることができる。この状態で、SET端子の信号レベルをH（中間電位）→L→H/Lとすると、現在の状態を保持させることができる。ヒューズ素子F1を切断する時は、SET信号を完全にHとし、ヒューズ素子F1からスイッチ回路M1を介して流す電流量を大きくすることで切断が容易となる。
【００２８】
（実施形態２）
図２の実施形態１のトリミング回路に対して、起動時の電流低減、及び回路動作の安定性を実現した応用回路を実施形態２として図３に示す。実施形態２の回路は図３に示す通り、実施形態１のトリミング回路に、さらに保護回路３０や、カレントミラー回路４０等を追加した構成となっている。
実施形態１のトリミング回路では、抵抗R2で起動電流を決定する場合、ビット数が増加すると低電流を実現するために大きな面積を占有することになる。そこで実施形態２の回路においては、抵抗R2は突入電流を防止できる程度のサイズに抑えておき、図３に示すように抵抗R3とスイッチ回路M６により決定される電流をカレントミラー回路４０により制御することで、レイアウト面積の縮小が可能となる。また、抵抗R4とダイオードD2は、起動時若しくはトリミング時に、ヒューズ素子Ｆ１の下の電位が持ち上がる場合にＮＡＮＤ回路Ｎ１のゲートを保護するための保護回路３０を構成する。スイッチ回路M７、M８、M９及びインバータI3は、カレントミラー回路４０等の起動時における電流制御部を定常時にオフさせるための素子である。SET信号が入力されるまではインバータI3の信号を受けてスイッチ回路M７、M８がオンするため、カレントミラー回路４０が動作し、SET信号が入力されるとスイッチ回路M７とM８がオフし、M９がオンするためラッチ回路として動作する。
【００２９】
SET端子に入力する信号としては、UVLO（Under
Voltage Lock Out）やスタートアップの信号、もしくはタイマーなどで設定する起動時の安定化信号を利用することが望ましい。また、このラッチ動作を発生させる回路は、カレントミラーをオフさせる回路の他、起動時にヒューズ素子Ｆ１の接続状態を判定できる回路であれば何でも良い。
【００３０】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
既に述べた実施形態の説明においては、電圧トリミングである例を示したが、電流トリミングにも対応可能である。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３１】
１  調整回路
１１，１２，１３，１４  トリミング回路
２０  制御回路
３０  保護回路
４０  カレントミラー回路
Ｄ１、Ｄ２  ダイオード
ＯＰ１  オペアンプ
Ｆ１  ヒューズ素子
Ｒ１〜Ｒ４、Ｒ１１〜Ｒ１６  抵抗
Ｉ１、Ｉ２、Ｉ３  インバータ回路
Ｎ１、Ｎ２  ＮＡＮＤ回路
Ｍ１〜Ｍ９  スイッチ回路
【図２】
0005880826.tif 000002
【図１】
0005880826.tif 000003
【図３】
0005880826.tif 000004