(57)【特許請求の範囲】
【請求項１】
電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央継電装置と各需要家端に配置されてそれぞれリレー部を有する端末装置との間に１系と２系のループ伝送路で接続し、変電所側の中央継電装置と各端末装置で計測した系統信号を時分割で多重化してループ伝送し、中央継電装置は各端末装置からの系統信号を分離し、これら系統信号と変電所端での系統信号から保護演算を行い、必要に応じて各需要家端の機器操作信号を各端末装置にループ伝送する環線系統の保護継電システムにおいて、
前記系統信号および機器操作信号を多重分離する多重分離装置（１００）と、前記リレー部（２００）との間で各系統情報の授受を行うＩＯ部（５２）、ＨＤＬＣ（５３）の外部インタフェース、及び多重・分離処理の制御と通信制御を行うＣＰＵ（５１）を通信ボード（３００）に実装すると共に、
多重分離装置（１００）と各端末装置または中央継電装置のリレー部との間で授受する保護継電情報は外部インタフェース（５２，５３）経由で入出力し、
リレー部ＲＹに外部インタフェース経由で実現するＨＤＬＣ（５５）は、複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路をＣＰＵからバッファリング回路（ｂｕｆｆ）で分離して複数のＨＤＬＣ送信回路（ＴＸ）とＨＤＬＣ受信回路（ＲＸ）が並列処理し、ＨＤＬＣへのコマンド、ステータス、エラー計測カウンタで構成されているＨＤＬＣ機能をＩＣ化して多重分離装置（１００）と共に通信ボード（３００）に接続し、リレー部ＲＹ内に実装した構成を特徴とする環線系統保護継電システムのＨＤＬＣ伝送回路。
【請求項２】
前記ＨＤＬＣ送信回路とＨＤＬＣ受信回路は、前記ＨＤＬＣ機能がもつバッファリング機能を利用し、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込みを発生する構成を特徴とする請求項１に記載の環線系統保護継電システムのＨＤＬＣ伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、環線系統を保護する環線系統の保護継電システムに係り、特に中央通信装置および複数の端末装置間で伝送する保護継電情報（系統情報および機器操作情報）をＨＤＬＣ（ハイレベル・データ・リンク・コントロール）伝送処理するＨＤＬＣ伝送回路に関する。
【背景技術】
【０００２】
一般に、電力系統の保護継電システムは、コンピュータ資源を利用してシステムを構築し、保護対象となる電力系統から収集した系統電圧や系統電流などのディジタル情報を基にディジタル保護演算を行い、事故検出とその事故区間が特定されたときは事故区間に繋がる系統しゃ断器などを開放して事故区間を系統から切り離し、健全区間のみによる電力系統の円滑な運用を図る。
【０００３】
環線系統のディジタル保護継電システムの例を、図７に電力系統と保護継電システムの概略構成で示す。同図において、電力系統は変電所ＳＳから各需要家Ｄ１〜Ｄ３までの線路接続を環線構成とし、線路に系統事故などが発生した場合にその区間を切り離し、残りの健全区間には迂回路（変電所からみて時計方向と反時計方向の線路）を通して需要家への給電路を確保可能とする。
【０００４】
保護継電システムは、変電所側に設けた中央通信装置ＭＳと、各需要家側に設けた複数の端末装置ＲＳ１、ＲＳ２、ＲＳ３との間を１系と２系の二重化ループ伝送路で結合し、需要家側の各端末装置ＲＳ１〜ＲＳ３が同時刻サンプリングで収集したデータを時分割で多重化して１系伝送路と２系伝送路を通して中央通信装置ＭＳに伝送し、中央通信装置ＭＳは受信した多重化データを需要家別に分離し、この情報と変電所ＳＳ側で同時刻サンプリングで収集したデータを利用して中央継電装置ＭＲが保護演算を行い、この保護演算で事故発生を検出したときには事故発生した需要家を環線系統から切り離す制御情報を含めた多重情報を中央通信装置ＭＳが伝送し、各需要家の各端末装置ＲＳ１〜ＲＳ３は中央通信装置ＭＳから伝送されてくる多重情報から自局宛の機器制御情報を分離抽出し、当該端末装置では当該需要家をそのしゃ断器のトリップで環線系統から取り除き、電力系統の運用を継続可能にする。
【０００５】
この保護継電システムにおける中央通信装置ＭＳと各端末装置ＲＳ１〜ＲＳ３間の情報伝送には、複数の情報を時分割で多重化して送受信する多重情報伝送が行われる。また、保護継電システムの性質から、多重情報伝送処理を実現するため、実時間処理、サイクリック伝送、同時サンプリングのための同期化等が施される。
【０００６】
上記の中央通信装置ＭＳと各端末装置ＲＳ１〜ＲＳ３間の多重情報伝送処理は、図８にフレーム構成の例を示すように、所定のサイクル構成，フレーム構成及びワード構成の伝送フォーマット化処理と、伝送速度等に基づいた送受信処理と、各種インタフェースによる多重分離を行うが、これら信号処理が保護系統構成に応じて個別に設計，製作されるため系統構成の変更や新設の都度装置の設計等が必要となる。
【０００７】
これら課題を解決するため、中央通信装置ＭＳと複数の端末装置ＲＳ１〜ＲＳ３間での情報の多重伝送に、送受信情報の多重分離をバス上の送受信タイミング信号により行うことにより、多重情報伝送処理のための装置設計，変更を容易にした多重情報伝送処理装置がある（例えば、特許文献１参照）。
【０００８】
この装置では、中央通信装置及び各端末装置は、自局の系統信号及び機器操作信号の入出力をその種別及び特性別にモジュール化してバス結合し、分離処理及び多重処理する複数の分離・多重ロジックと、受信情報からフレーム単位、チャネル単位及びビット単位の受信タイミング信号を得て前記バスを通して前記各分離・多重ロジックに情報分離処理を行わせ、かつ該分離・多重ロジック側から他局への送信情報から送信した時点の送信タイミング信号を得て該バスを通して該分離・多重ロジック側から他局への送信情報の多重処理を行う多重分離化ロジック部によって構成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許２６８９５０８「ディジタル保護継電システムの多重情報伝送処理装置」
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の環線系統の保護継電システムにおいて、端末装置ＲＳから中央通信装置ＭＳへの個別回線でのデータ伝送制御にＨＤＬＣ回線を使用する場合は、システム規模によって決まるが、最低でも１０回線程度必要であり、これまでは複数回線毎のプリント板の実装枚数が増加で対応していたため、装置が大型化する問題があった。
【００１１】
本発明の目的は、端末装置と中央継電装置との間は保護継電情報の伝送効率を高め、さらにＨＤＬＣ伝送処理によって装置の小型化およびパフォーマンス向上を図ることができる環線系統保護継電システムのＨＤＬＣ伝送回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、前記の課題を解決するため、端末装置および中央継電装置による保護継電情報の伝送には、多重分離装置による伝送で伝送効率を高め、多重分離装置と端末装置または中央継電装置のリレー部との保護継電情報の入出力にはＨＤＬＣ伝送回路で送受信し、このＨＤＬＣ伝送回路は、複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路をＣＰＵからバッファリング回路（ｂｕｆｆ）で分離して複数のＨＤＬＣ送信回路（ＴＸ）とＨＤＬＣ受信回路（ＲＸ）が並列処理し、ＨＤＬＣへのコマンド、ステータス、エラー計測カウンタで構成されているＨＤＬＣ機能をＩＣ化して多重分離装置を搭載する通信ボードに一体に実装したもので、以下の構成を特徴とする。
【００１３】
電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央継電装置と各需要家端に配置されてそれぞれリレー部を有する端末装置との間に１系と２系のループ伝送路で接続し、変電所側の中央継電装置と各端末装置で計測した系統信号を時分割で多重化してループ伝送し、中央継電装置は各端末装置からの系統信号を分離し、これら系統信号と変電所端での系統信号から保護演算を行い、必要に応じて各需要家端の機器操作信号を各端末装置にループ伝送する環線系統の保護継電システムにおいて、
前記系統信号および機器操作信号を多重分離する多重分離装置（１００）と、前記リレー部（２００）との間で各系統情報の授受を行うＩＯ部（５２）、ＨＤＬＣ（５３）の外部インタフェース、及びＣＰＵ（５１）を１つの通信ボード（３００）に実装する共に、
多重分離装置（１００）と各端末装置または中央継電装置のリレー部との間で授受する保護継電情報は外部インタフェース（５２，５３）経由で入出力し、
リレー部ＲＹに外部インタフェース経由で実現するＨＤＬＣ（５５）は、複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路をＣＰＵからバッファリング回路（ｂｕｆｆ）で分離して複数のＨＤＬＣ送信回路（ＴＸ）とＨＤＬＣ受信回路（ＲＸ）が並列処理し、ＨＤＬＣへのコマンド、ステータス、エラー計測カウンタで構成されているＨＤＬＣ機能をＩＣ化して多重分離装置（１００）と共に通信ボード（３００）に接続し、リレー部ＲＹ内に実装した構成を特徴とする。
【００１４】
（２）前記ＨＤＬＣ送信回路とＨＤＬＣ受信回路は、前記ＨＤＬＣ機能がもつバッファリング機能を利用し、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込みを発生する構成を特徴とする。
【発明の効果】
【００１５】
以上のとおり、本発明によれば、端末装置および中央継電装置による保護継電情報の伝送には、多重分離装置による伝送で伝送効率を高め、多重分離装置と端末装置または中央継電装置のリレー部との保護継電情報の入出力にはＨＤＬＣ伝送回路で送受信し、このＨＤＬＣ伝送回路は、複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路をＣＰＵからバッファリング回路（ｂｕｆｆ）で分離して複数のＨＤＬＣ送信回路（ＴＸ）とＨＤＬＣ受信回路（ＲＸ）が並列処理し、ＨＤＬＣへのコマンド、ステータス、エラー計測カウンタで構成されているＨＤＬＣ機能をＩＣ化して多重分離装置を搭載する通信ボードに接続して使用するため、端末装置と中央継電装置との間は保護継電情報の伝送効率を高め、さらにＨＤＬＣ伝送処理によって装置の小型化およびパフォーマンス向上を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】ＨＤＬＣ伝送回路を多重分離装置に接続したブロック図。
【図２】実施形態の電力系統と保護継電システムの概略構成図。
【図３】従来のＨＤＬＣの回路例。
【図４】実施形態のＨＤＬＣ部の構成図。
【図５】実施形態における親局側のＨＤＬＣ機能の処理タイミング図。
【図６】実施形態の割り込み処理手順図。
【図７】従来の電力系統と保護継電システムの概略構成図。
【図８】多重情報伝送におけるフレームの構成例。
【発明を実施するための形態】
【００１７】
（１）ＨＤＬＣ伝送回路の概略説明
図１は、本発明に係るＨＤＬＣ伝送回路を多重分離装置に接続したブロック図である。本発明に係るＨＤＬＣ伝送回路は図１中のＨＤＬＣ部５５であるが、この部分と接続する多重分離装置について説明する。
【００１８】
多重分離装置１００は、図７の従来の中央通信装置ＭＳを中央継電装置ＭＲと一体構成とし、図２のように、中央継電装置ＭＲ、または端末装置ＲＳ（ＲＳ１〜ＲＳ３）の通信部ＴＲに搭載され、図２の１系と２系のループ伝送路を通した多重情報伝送機能と、中央継電装置ＭＲまたはリレー部ＲＹになる継電装置２００との間で回線情報や監視情報などを多重／分離して授受する機能を集約して高集積化する。
【００１９】
多重分離装置１００の基本構成としては、
（ａ）従来、複数のプリント板で構成していた各回線の多重分離機能をＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）などのような集積化ＩＣで論理設計をする。
【００２０】
（ｂ）従来、複数のプリント板間で分割して成り立っていた多重分離の機能をワンチップ化したＩＣの中で展開する。これにより複数のボードで構成していた多重分離機能を上記の（ａ）のＩＣ化した機能と各回線の電気的なインタフェースＩＣにより構成することでワンボード化を実現する。
【００２１】
（ｃ）１系と２系の光伝送路との入出力は、６．３１２ＭＨｚのＤＡＴＡと、１２．６２４ＭＨｚのＥＣＬＫ（エンコードクロック）信号によるインタフェース機能をもつ。
【００２２】
（ｄ）各多重分離回線用の個別の入出力信号は、個別インタフェースによる論理信号とする。各回線毎の個別の電気信号インタフェースは、ＩＣの外での光と電気の変換器（Ｅ／Ｏ，Ｏ／Ｅ）ＩＣにより入出力するものとする。
【００２３】
上記の多重分離装置１００と外部装置との接続手段として、伝送路との情報入出力手段として、１系の光−電気変換器（Ｏ／Ｅ）と２系の光−電気変換器（Ｏ／Ｅ）が接続され、これら光−電気変換器からの電気信号（１系のＤＡＴＡ１，ＥＣＬＫ１，２系のＤＡＴＡ２，ＥＣＬＫ２）が多重分離装置１００に入力される。同様に、１系の電気−光変換器（Ｅ／Ｏ）と２系の電気−光変換器（Ｅ／Ｏ）が接続され、これら電気−光変換器からの光信号（１系のＤＡＴＡ１，ＥＣＬＫ１，２系のＤＡＴＡ２，ＥＣＬＫ２）が光伝送路に出力される。
【００２４】
また、多重分離装置１００には、中央継電装置ＭＲまたはリレー部ＲＹとの間で多重・分離した各個別の情報の入出力手段を備える。例えば、試験用の同期信号、電話情報などの各種個別ＩＮＦ系で各種ＩＯに接続して入出力を行う。また、リレー部ＲＹが使用するＨＤＬＣコントローラと接続するインタフェース（１２ｃｈ−ＨＤＬＣ−ＩＮＦ）を備えている。
【００２５】
また、多重分離装置１００を搭載する通信ボード３００には、通信ＣＰＵ５１と各情報の外部インタフェースとしてのＩＯ部５２及びＨＤＬＣ部５３を搭載し、これらによって多重分離装置１００とリレー部ＲＹ２００との間の情報授受を管理する。
【００２６】
（１）情報の分離化ロジック
多重分離装置１００における多重情報の分離について説明する。図１のＯ／Ｅからの信号は、多重分離装置１００中の１系受信インタフェース１で、ＤＡＴＡ、ＥＣＬＫ（エンコードクロック：データクロックの２倍）から、１／２のデータクロックＤＣＬＫを抽出する。データの変化点がＤＣＬＫのＬレベルから動作することで、ＤＡＴＡ１、ＤＣＬＫ１、ＥＣＬＫ１の位相を揃えておく。同様に２系受信インタフェース２からＤＡＴＡ２、ＤＣＬＫ２、ＥＣＬＫ２を抽出する。
【００２７】
監視・設定回路３は、１系受信インタフェース１と２系受信インタフェース２におけるフレーム同期の連続監視を行い、前方保護、後方保護結果の同期判定を信号Ａで行う。この監視回路・設定回路３は、装置２００との間で通信ＣＰＵ５１による入出力が可能であり、その通信ＣＰＵ５１からの指令で、受信回路選択部４の回線選択を信号Ｂで行う。選択された受信回路（回線選択信号Ｃが１系なら、ＤＡＴＡ１、ＤＣＬＫ１、ＥＣＬＫ１、２系ならＤＡＴＡ２、ＤＣＬＫ２、ＥＣＬＫ２）で、受信タイミング回路５が受信タイミングを生成する。その各個別情報にあったタイミング信号Ｄで、各情報の分離を行う。例えば、Ａ情報（受信回路選択部４で選択した１系または２系の情報）についてはＡ情報分離インタフェース（Ｓ／Ｐ：シリアル／パラレル変換、Ｐ／Ｓ：パラレル／シリアル変換）６で分離し、Ｎ情報（受信回路選択部４で選択した２系または１系の情報）についてはＮ情報分離インタフェース（Ｓ／Ｐ、ラッチ）７で分離する。
【００２８】
多重分離装置１００を端末装置ＲＳの通信部ＴＲとして機能構成する場合、インタフェース６，７では、端末装置のリレー部ＲＹとは、通信ボード３００のＩＯ部５２およびＨＤＬＣ部５３を介して計測器や遮断器などのリレー機器の情報授受を、例えばＡ情報、Ａ’情報は１０ｃｈのＨＤＬＣ回線を使用し、ビット同期型の回線でＳ／Ｐ、Ｐ／Ｓで速度変換を行ってインタフェースする。
【００２９】
（２）情報の多重化ロジック
装置２００を中央継電装置内のリレー部ＲＹとし、多重分離装置１００を中央通信装置ＭＳとし、多重分離装置１００は親局動作をする場合、クロック選択回路８で水晶発振器が選択され、送信タイミング回路９で送信タイミングが生成され、この送信タイミングで、例えばＡ’情報についてはＡ’情報多重インタフェース（Ｓ／Ｐ、Ｐ／Ｓ）１０で多重し、Ｎ’情報についてはＮ’情報多重インタフェース（ラッチ，Ｐ／Ｓ）１１でリレー部ＲＹからの各種情報を多重化する。フレーム作成回路１２は図８のようなフレームを作成し、１系送信選択回路１３、２系送信選択回路１４はインタフェース１０，１１からの多重化送信信号を選択する。各送信選択回路１３，１４で選択された多重化情報は、１系送信インタフェース１５、２系送信インタフェース１６を経て、１系の電気−光変換器（Ｅ／Ｏ）および２系の電気−光変換器（Ｅ／Ｏ）で電気信号を光信号に変換して伝送される。
【００３０】
装置２００を端末装置ＲＳのリレー部ＲＹとする場合、端末装置ＲＳでは伝送路を通した受信クロックで多重化動作をするため、クロック選択回路８では、受信回路選択部４からの受信クロックを使用して、同様の多重化と選択送信動作をする。
【００３１】
以上のように、環線系統保護継電システムにおいて、保護継電装置または端末装置に搭載する多重分離装置１００は、回線毎の多重化・分離の機能を集約して高集積化した構成とする。すなわち、多重分離装置１００は、システムが取り扱う多重・分離機能、および、各個別情報のインタフェース回路をＩＣに集約した構成とする。さらに、多重分離装置１００は、各情報の外部インタフェース（５２，５３）と、それらの多重・分離処理の制御と通信制御を行う通信ＣＰＵ５１を搭載した通信ボード３００に接続して使用する構成とする。
【００３２】
（３）ＨＤＬＣ伝送回路
前記のように、多重分離装置１００に一体に構成したＨＤＬＣ部外部インタフェース５３に接続したリレー部ＲＹ内ＨＤＬＣ外部インタフェース５４を経由して接続するＨＤＬＣ部５５として、本実施形態ではＨＤＬＣ伝送回路で構成するものであり、このＨＤＬＣ伝送回路の詳細を説明する。
【００３３】
図１のＨＤＬＣ部５５の構成は、従来は、１２ｃｈ分のＨＤＬＣ機能を搭載するのにＨＤＬＣコントローラとＣＰＵの組み合わせで複数枚のボードで実現してきた。例えば、図３に従来の回路例を示すように、（ａ）では回線毎のＨＤＬＣコントローラとＣＰＵを１ｃｈ／枚ずつ構成し、１２枚使用した構成とし、（ｂ）では高機能化するために、１ＣＰＵでＨＤＬＣコントローラ４ｃｈ分／枚を実装して、３枚で構成する。
【００３４】
本実施形態は、これまでのＨＤＬＣ機能を汎用ＩＣで設計していたのに対し、これらをＶＨＤＬ（ハードウェア論理設計言語）等の利用でＩＰ化を行い、ＦＰＧＡの中に必要なＨＤＬＣ回線の機能を集約する。その際、パフォーマンスが最適になるようにＦＰＧＡ内部にＨＤＬＣ部５５を構成する。
【００３５】
図４は本実施形態におけるＨＤＬＣ部５５の構成を示し、１台の高速処理機能をもつＣＰＵ４１と、ｎ個のＨＤＬＣ部４２1〜４２nとにより１枚のボードで実現し、リレー部ＲＹ２００内に実装する。同図において、ＨＤＬＣボードの入出力インタフェース（ＩＦ）４３で外部と接続するが、このＨＤＬＣボード内は、ＣＰＵバスに直接接続したＨＤＬＣコントローラ（ＨＤＬＣ＿ＴＸ（４４）、ＨＤＬＣ＿ＲＸ（４７1〜４７n-1））用の送信・受信バッファ（ｂｕｆｆ（４５1〜４５n））と各ＨＤＬＣ用の制御用レジスタ（ｒｅｇ（４６1〜４６n））の必要な機能をＦＰＧＡ化し、送信、受信処理が同時にできるように送信バッファ、受信バッファは、並列構造で配置する。
【００３６】
そして、ＣＰＵ４１側とＨＤＬＣ部のバッファ（ｂｕｆｆ）（４５1〜４５n）側とは分離して処理できる構成（例えば、ＦＩＦＯ構造、または、２ポートメモリ構造）で配置する。レジスタ（ｒｅｇ）（４６1〜４６n）は、ＨＤＬＣ＿ＴＸ（４４）やＨＤＬＣ＿ＲＸ（４７1〜４７n-1）への設定、送信、受信時のコマンド、ステータス、エラー計測カウンタで構成する。
【００３７】
また、ＣＰＵ４１に対する受信処理の割り込みは、ＨＤＬＣ＿ＲＸ１（４７1）からＲＸ１０（４７n-1）までの論理和による取り込みとするが、割り込み処理で要因分析をして、該当の割り込み要因から処理する。但し、本システムでは、中央継電装置と同期を保証して端末装置側は動作するので、最初の割り込みが完了した時点で他の受信状況はどうか、確認して、全端末の応答処理を確実に行う。
【００３８】
以上のように、本実施形態になるＨＤＬＣ伝送回路（ＨＤＬＣ部５５）は、回線毎のＨＤＬＣ機能を集約し、リレー部ＲＹ２００内に多重分離装置１００を実装した通信ボード３００に接続できるようにＩＣ化した構成とする。これにより、多重分離装置１００と接続して使用することで、複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路を最適な構成でＣＰＵ４１からバッファリング（ｂｕｆｆ）４５1〜４５n回路で分離して複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路が並列処理し、ＨＤＬＣへのコマンド、ステータス、エラー計測カウンタで構成されている機能をも一体にＩＣ化可能となる。
【００３９】
これにより、ＨＤＬＣ機能は、最大限の回路を最適化して搭載し１ＣＰＵで処理ができることから、ソフトウェアを効率的に設計可能となる。また、一義的に「ノードアドレス」で親局の機能（送信１回路、受信１０回路）、端末の機能（受信１回路、送信１回路）を切り替えられるように設計されることで、親局と子局兼用の基板設計ができる。例えば、親局機能の場合、最大１０回路の受信をバッファ回路を搭載してハードウェアでバッファリングする機構なので、ソフトのオーバヘッドが少なくて済む。
【００４０】
（４）ＨＤＬＣ機能のパフォーマンス向上
前記のように、複数のＨＤＬＣ機能をＩＣ化した図４の構成において、パフォーマンス向上のために、ＨＤＬＣ部５５がもつバッファリング機能を利用し、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込み発生する機能を提案するものである。また、送信エラー時、受信エラーには、エラー状況をエラーレジスタで確認できる機能を設ける。
【００４１】
これにより、一定周期毎の受信処理のパフォーマンス向上を図る。エラーレジスタは、受信フレーム数、送信フレーム数、ショートフレーム数、ロングフレーム数、ＣＲＣエラーフレーム数、アドレス不一致フレーム数の各計測値を保存し、これらを必要に応じて参照可能とする。
【００４２】
親局側のＨＤＬＣ機能（送信１回路、受信１０回路）の処理タイミングを図５に示す。周期処理であるので、受信処理のタイミングはほぼ同時であるので、最初の受信割り込みを受け付けた時、図６のように割り込み要因を送信の割り込みか受信の割り込みかを分析して、割り込みの発生した受信チャンネル（例えばＲＸ１）のバッファの読み出しをして、次の受信に備えておく。続いて、次の受信チャンネルを確認して、同様にバッファ読み出しをして次の受信に備えておく。同様にして、１回の最初の割り込み処理で、すべての受信処理と送信処理を完了させて、割り込み終了時に、正常送受信処理をする。受信チャンネル要因分析時に、タイムアウト時間経っても受信割り込みがない場合は、そのチャンネルはエラー（ショートフレーム、ＣＲＣエラー、アドレス不一致）が合ったと判別した処理とする。
【００４３】
以上のように、本実施形態は、これまでの多重分離装置に接続したＨＤＬＣ機能の構成において、前記のように複数のＨＤＬＣ送信回路とＨＤＬＣ受信回路において、処理するＣＰＵのパフォーマンス向上を実現できる。
【００４４】
すなわち、ＨＤＬＣ伝送回路がもつバッファリング機能を利用して、フレーム受信正常完了で割り込み発生およびフレーム送信正常で割り込み発生するようにしたため、１つのフレーム受信による割り込み処理内で、一定時間内で受信処理を完了していることで順次受信処理を行うことができ、パフォーマンスよく最適化処理が可能となる。
【００４５】
また、エラー処理などを送受信処理の中で処理するのではなく、送信、受信処理優先処理として、タイムアウト処理で、エラー処理をエラー計測レジスタで評価すれば、ソフトが効率化設計可能となる。
【符号の説明】
【００４６】
１００  多重分離装置
２００  リレー部
３００  通信ボード
３  監視・設定回路
４  受信回路選択部
５  受信タイミング回路
６、７  分離インタフェース（Ｓ／Ｐ、Ｐ／Ｓ）
８  クロック選択回路
９  送信タイミング回路
１０、１１  多重インタフェース
１２  フレーム作成回路
１３，１４  送信選択回路
１５，１６  送信インタフェース
４１  ＣＰＵ
４２1〜４２n  ＨＤＬＣ部
４３  入出力インタフェース
４４  ＨＤＬＣ＿ＴＸ
４５1〜４５n  ｂｕｆｆ
４６1〜４６n  ｒｅｇ
４７1〜４７n-1  ＨＤＬＣ＿ＲＸ
５１  通信ＣＰＵ
５２  ＩＯ部外部インタフェース
５３  ＨＤＬＣ部外部インタフェース
５４  ＨＤＬＣ部外部インタフェース
５５  ＨＤＬＣ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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