(57)【特許請求の範囲】
【請求項１】
中央演算処理装置のレジスタ、キャッシュ又はメインメモリを有し、
前記中央演算処理装置のレジスタ、前記キャッシュ又は前記メインメモリは、第１のトランジスタ乃至第８のトランジスタと、第１の容量素子及び第２の容量素子と、を有し、
前記第１のトランジスタ乃至前記第６のトランジスタは、それぞれ、シリコンに形成されるチャネル形成領域を有し、
前記第７のトランジスタ及び前記第８のトランジスタは、それぞれ、酸化物半導体に形成されるチャネル形成領域を有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのゲートは、前記第５のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第５の配線と電気的に接続され、
前記第６のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第７のトランジスタのゲートは、第６の配線と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第１の容量素子の電極と電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第８のトランジスタのゲートは、第７の配線と電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、前記第２の容量素子の電極と電気的に接続され、
前記第２のトランジスタをオン状態として、前記第４の配線の第１の電位を出力する際、前記第７のトランジスタをオン状態として、前記第１の容量素子に、前記第１の電位に応じた電荷を保持させて、その後、前記第７のトランジスタをオフ状態とすると、前記第７のトランジスタと電気的に接続された前記第１の容量素子の電極の第１のノードは、浮遊状態となることができ、
前記第４のトランジスタをオン状態として、前記第４の配線の第２の電位を出力する際、前記第８のトランジスタをオン状態として、前記第２の容量素子に、前記第２の電位に応じた電荷を保持させて、その後、前記第８のトランジスタをオフ状態とすると、前記第８のトランジスタと電気的に接続された前記第２の容量素子の電極の第２のノードは、浮遊状態となることができ、
一定期間経過後、前記第１のノードを介して前記第１の容量素子に蓄積された電荷を削除する、又は前記第２のノードを介して前記第２の容量素子に蓄積された電荷を削除する手段を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一定期間経過後、前記第１のノードを介して前記第１の容量素子に蓄積された電荷を削除する手段は、前記第７のトランジスタのゲートに消去信号を供給する手段を有し、
前記一定期間経過後、前記第２のノードを介して前記第２の容量素子に蓄積された電荷を削除する手段は、前記第８のトランジスタのゲートに消去信号を供給する手段を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第７のトランジスタは、前記ゲートと、バックゲートと、を有し、
前記第８のトランジスタは、前記ゲートと、バックゲートと、を有し、
前記一定期間経過後、前記第１のノードを介して前記第１の容量素子に蓄積された電荷を削除する手段は、前記第７のトランジスタのバックゲートに消去信号を供給する手段を有し、
前記一定期間経過後、前記第２のノードを介して前記第２の容量素子に蓄積された電荷を削除する手段は、前記第８のトランジスタのバックゲートに消去信号を供給する手段を有することを特徴とする半導体装置。
【請求項４】
請求項１において、
前記一定期間経過後、前記第１のノードを介して前記第１の容量素子に蓄積された電荷を削除する手段は、前記第７のトランジスタが有する酸化物半導体に光を照射する手段を有し、
前記一定期間経過後、前記第２のノードを介して前記第２の容量素子に蓄積された電荷を削除する手段は、前記第８のトランジスタが有する酸化物半導体に光を照射する手段を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を有するトランジスタを備えた論理回路、又は半導体装置に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）は、その用途によって多種多様な構成を有している。ＣＰＵの記憶手段には、不揮発性メモリや揮発性メモリを用いることができる。揮発性メモリには、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いることができる。
【０００３】
ＤＲＡＭの回路構成は、ビット線と、ワート線とに電気的に接続されたスイッチング素子と記憶素子を有する。スイッチング素子には、シリコンを有するトランジスタが用いられ、記憶素子には容量素子が用いられている。
【０００４】
このようなＤＲＡＭは、ＳＲＡＭと比較すると単純な構成となるが、容量素子に蓄積されていた電荷が時間にともなってゼロまで低下してしまうため、一定期間ごとに新たに電荷を与えるリフレッシュ動作が必要となる。リフレッシュ動作は、通常、１行のアドレスにつき１５マイクロ秒〜６０マイクロ秒程度に一回行われている。
【０００５】
このような揮発性メモリは、電源を落とすとデータが消去されるため、消去信号を供給することはなかった。
【０００６】
ところで近年、トランジスタを構成する材料にシリコンではなく、酸化物半導体を用いる研究が行われている。酸化物半導体にはＩｎと、Ｇａと、Ｚｎとを有する酸化物材料（ＩＧＺＯ系材料）がある。酸化物半導体はイオン結合で構成され、共有結合で構成されるシリコンとは異なる点が多い。このような酸化物半導体をラッチ保持部に用いて、ラッチ部のデータを保持する不揮発性のラッチ回路が研究されている（特許文献１参照）。不揮発性のラッチ回路はＣＰＵのレジスタとして使用されることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１４２６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では酸化物半導体を用いたトランジスタをデータ保持部のスイッチング素子に用いているため、電源をオフにしても論理状態を記憶することができると記載されている。また電源をオンにした時のシステム起動を高速かつ低電力で行うことが可能であると記載されている。
【０００９】
このような論理回路をＣＰＵのレジスタに搭載する場合、当該データが削除されない状態が一定期間続くこととなる。すると、セキュリティー上の問題が浮上してくることがある。すなわち、使用者によっては、一定時間後に当該データを強制的に削除したい状況が生じる。
【００１０】
そこで、本発明は、セキュリティー上、問題となるデータを強制的に削除することができる論理回路を備えた半導体装置を提供する。
【課題を解決するための手段】
【００１１】
本発明は、論理回路に蓄積されたデータを強制的に削除する手段を備えた半導体装置である。論理回路は、データを記録することができ、かつ記録されたデータを一定期間保持することができる回路を含む。一定期間保持することができる回路は、酸化物半導体を有するトランジスタ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下ＯＳトランジスタと記す）を有する。ＯＳトランジスタのＶｇ＝０のときの電流、つまりオフ電流は非常に小さいため、ＯＳトランジスタをオフとすると、ソース又はドレインと電気的に接続されている端子（ノード）を、一定期間以上、電源やグラント等に接続されていない状態、つまり浮遊状態とすることができ、データを当該期間保持することができる。
【００１２】
論理回路に蓄積されたデータを強制的に削除する手段は、たとえば、ＯＳトランジスタのゲートに消去信号を入力する手段を有する。当該手段により、当該トランジスタをオン状態とさせることで、蓄積された電荷を放出し、データを削除することができる。すなわち、浮遊状態となっていたノードを電源などと電気的に接続された状態として、電荷を放出させる。
【００１３】
また論理回路に蓄積されたデータを強制的に削除する手段は、たとえばＯＳトランジスタに光を照射することができる手段を有する。ＯＳトランジスタは、光を照射すると、Ｖｇ＝０のときの電流、つまりオフ電流が増加することがある。オフ電流を増加させることで、蓄積された電荷を放出し、データを削除することができる。すなわち、浮遊状態となっていたノードを電源などと電気的に接続された状態として、電荷を放出させる。
【００１４】
ＣＰＵの記憶手段であるレジスタやキャッシュは、このような論理回路を有することができる。Ｓｉトランジスタで構成されてきたレジスタやキャッシュは揮発性メモリであったが、上述した論理回路を用いることによって、不揮発性メモリとなる。
【００１５】
本発明の一態様に係る構成は、酸化物半導体と、酸化物半導体上の第１のゲートとを有するトランジスタと、トランジスタのソース又はドレインと電気的に接続された記憶素子とを有するメモリセルを有し、トランジスタがオフ状態のとき、トランジスタと電気的に接続された記憶素子の一方の電極のノードは浮遊状態となることができ、一定期間経過後、ノードを介して記憶素子に蓄積された電荷を削除する手段を有する半導体装置である。
【００１６】
本発明の一態様に係る構成は、酸化物半導体と、酸化物半導体上の第１のゲートとを有するトランジスタと、トランジスタのソース又はドレインと電気的に接続された記憶素子とを有するメモリセルを有し、トランジスタがオフ状態のとき、トランジスタと電気的に接続された記憶素子の一方の電極のノードは浮遊状態となることができ、第１のゲートへ消去信号を入力して、ノードを介して記憶素子に蓄積された電荷を削除する手段を有する半導体装置である。
【００１７】
本発明の一態様に係る構成は、酸化物半導体と、酸化物半導体上の第１のゲートと、酸化物半導体下の第２のゲートとを有するトランジスタと、トランジスタのソース又はドレインと電気的に接続された記憶素子とを有するメモリセルを有し、トランジスタがオフ状態のとき、トランジスタと電気的に接続された記憶素子の一方の電極のノードは浮遊状態となることができ、第１又は第２のゲートへ消去信号を入力して、ノードを介して記憶素子に蓄積された電荷を削除する手段を有する半導体装置である。
【００１８】
本発明の一態様に係る構成は、酸化物半導体と、酸化物半導体上の第１のゲートとを有するトランジスタと、トランジスタのソース又はドレインと電気的に接続された記憶素子とを有するメモリセルを有し、トランジスタがオフ状態のとき、トランジスタと電気的に接続された記憶素子の一方の電極のノードは浮遊状態となることができ、酸化物半導体に光を照射して、ノードを介して記憶素子に蓄積された電荷を削除する手段を有する半導体装置である。
【００１９】
本発明の一態様に係る構成において、メモリセルを有するＣＰＵを備え、記憶素子に蓄積された電荷を削除するときは、ＣＰＵへの電力供給が停止していてもよい。
【発明の効果】
【００２０】
このような本発明により、セキュリティー上問題となるデータが論理回路に残っていた場合であっても、当該データを強制的に削除することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の論理回路（半導体装置）を示す図である。
【図２】本発明の論理回路（半導体装置）を示す回路図である。
【図３】本発明の論理回路（半導体装置）を示す回路図である。
【図４】本発明の論理回路（半導体装置）の動作手順を示すフローチャートである。
【図５】本発明の論理回路（半導体装置）の動作手順を示すフローチャートである。
【図６】本発明の論理回路（半導体装置）を示す図である。
【図７】本発明の論理回路（半導体装置）を示す回路図である。
【図８】本発明の論理回路（半導体装置）を示す回路図である。
【図９】本発明の論理回路（半導体装置）を示す回路図である。
【図１０】本発明の論理回路（半導体装置）を示す回路図である。
【図１１】本発明の論理回路（半導体装置）を含むＣＰＵを示す図である。
【図１２】本発明の論理回路（半導体装置）を含むパーソナルコンピュータを示す図である。
【図１３】本発明の論理回路（半導体装置）の構成を示す図である。
【図１４】本発明の論理回路（半導体装置）の構成を示す図である。
【図１５】本発明の論理回路（半導体装置）の構成を示す図である。
【図１６】本発明の論理回路（半導体装置）の構成を示す図である。
【図１７】本発明の論理回路（半導体装置）を含むＩＣカードの使用例を示す図である。
【図１８】本発明の実験結果を示す図である。
【図１９】本発明の論理回路（半導体装置）の構成を示す図である。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
（実施の形態１）
本実施の形態では、キャッシュ、レジスタやメインメモリのような記憶機能を備えた論理回路を例に説明する。図１（Ａ）には、上記記憶機能を備えたメモリセル１０２と、データ消去手段１０３とを有する論理回路を示す。当該論理回路は半導体素子を用いているため半導体装置ともいう。データ消去手段１０３はメモリセル１０２へ消去信号（Ｅｒａｓｉｎｇ  Ｓｉｇｎａｌ）を出力することができ、メモリセル１０２のデータを消去させることができる。
【００２４】
上記データ消去手段１０３は、メモリセル１０２と近接して配置されると好ましい。そのため、データ消去手段１０３の一部及び全部はＣＰＵ内に設けるとよい。
【００２５】
図１（Ｂ）には図１（Ａ）と異なる形態について示す。データ消去手段１０３の電源系統と、論理回路１０１全体の電源系統とは異なるものとするとよい。たとえば、メモリセル１０２を含む論理回路にはＡＣ／ＤＣコンバータやＤＣ／ＤＣコンバータ等を含む第１の電源１０８ａから電源が供給される。一方、データ消去手段１０３は、ＡＣ／ＤＣコンバータやＤＣ／ＤＣコンバータ等を含む第２の電源１０８ｂから電源が供給される。データを消去するための消去信号を供給する際は、第２の電源１０８ｂのみを起動させておけばよい。もちろん、第１及び第２の電源を起動した状態であっても、消去信号を供給することができる。
【００２６】
このように電源系統を別にすることにより、論理回路を有するＣＰＵへの電力供給が停止していても、蓄積されたデータを強制的に削除することができる。たとえば、当該ＣＰＵを有するプロセッサがシャットダウンしていても、強制的にデータを削除することができる。また、当該ＣＰＵを有するプロセッサの状態がスリープ状態となっているときに、強制的にデータを削除することができる。また、当該ＣＰＵを有するプロセッサによって、ディスプレイがスクリーンセーバ状態となっているときに、強制的にデータを削除することができる。
【００２７】
図１（Ｃ）には、論理回路がさらにデータ消去手段１０３を制御する制御回路１０４を有する形態を示す。制御回路１０４は、データ消去手段１０３を実行させるタイミングを指示することができる。たとえば、タイマー機能を有する制御回路１０４を配置させる。タイマー機能によって、一定時間後に消去信号を出力するようにデータ消去手段１０３を制御して、メモリセル１０２のデータを消去させる。
【００２８】
また制御回路１０４は、データを消去すべき状況を信号で指示することができる回路を有する。たとえば、メモリセル１０２への不正アクセスなどが確認されて、データを消去すべき信号を受信することができる回路である。当該制御回路１０４により、データ消去手段１０３を制御して、データ消去手段１０３から消去信号を出力して、メモリセル１０２のデータを消去させる。
【００２９】
上記制御回路１０４はその機能面から判断して、データ消去手段１０３とメモリセル１０２との間ほど近接する必要はない。そのため、制御回路１０４はＣＰＵの外部に設けることができる。もちろん制御回路１０４の一部及び全部はＣＰＵ内に設けてもよい。
【００３０】
図１（Ｃ）に示すように、データ消去手段１０３の電源系統と、論理回路１０１全体の電源系統と、制御回路１０４の電源系統とは異ならせることができる。メモリセル１０２を含む論理回路への電源系統やデータ消去手段１０３への電源系統は図１（Ｂ）と同様にすることができる。制御回路１０４にも、ＡＣ／ＤＣコンバータやＤＣ／ＤＣコンバータ等を含む別の電源から電力を供給すればよいが、たとえば、バッテリー１０９から電源を供給してもよい。
【００３１】
図１（Ａ）〜（Ｃ）において、メモリセル１０２は、ＯＳトランジスタをスイッチング素子として有することができる。たとえば、メモリセル１０２がＤＲＡＭのように１つのＯＳトランジスタと、１つの容量素子で構成される場合の回路図を図２に示す。
【００３２】
図２（Ａ）に示すように、ビット線１１１と、ワード線１１２を有し、それらの交差領域にはメモリユニット１１０を有する。メモリユニット１１０の数に応じて、ビット線１１１を複数本有する。メモリユニット１１０は、ＯＳトランジスタ１１３と、記憶素子１１４とを有する。記憶素子１１４は、容量素子や半導体素子のゲート容量を用いることができる。ＯＳトランジスタ１１３のソース又はドレインは、記憶素子１１４の一方の電極と電気的に接続される。接続された端子をノード（Ｎ）とする。
【００３３】
ＯＳトランジスタ１１３のチャネル形成領域には、Ｉｎと、Ｇａと、Ｚｎとを有する酸化物半導体を用いる。このような酸化物半導体は、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料と記すことができ、金属元素Ｍは酸素との結合エネルギーがＩｎ及びＺｎよりも高い元素であればよい。具体的には、金属元素Ｍは、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択することができる。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いることもできる。
【００３４】
ＯＳトランジスタ１１３のチャネル形成領域には、その他の酸化物半導体を用いてもよい。Ｍ−Ｚｎ−Ｏ系材料又はＭ−Ｏ系材料（金属元素Ｍは前段の金属元素から選択することができる）、Ｚｎ−Ｏ系材料などがある。
【００３５】
このようなＯＳトランジスタ１１３は、ゲートの電位が０Ｖ（Ｖｇ＝０）のときのオフ電流が、Ｓｉトランジスタと比較して非常に小さくなる。またＮ型を示す酸化物半導体において、ゲートの電位が負となる（Ｖｇ＜０）ときのリーク電流が、Ｓｉトランジスタと比較して非常に小さくなる。すなわちＯＳトランジスタ１１３がスイッチング素子として機能しているメモリユニットでは、記憶素子１１４からの電荷のリークが非常に小さくなる。また、ＯＳトランジスタ１１３のソース又はドレインと電気的に接続されている記憶素子１１４の一方の電極の端子（ノード：Ｎ）を浮遊状態とすることができる。このため、ＯＳトランジスタを有する論理回路を不揮発性として見なすことができる。
【００３６】
なお、上記論理回路は、ＯＳトランジスタ以外であっても、Ｓｉトランジスタと比較してオフ電流及びリーク電流が低いトランジスタを用いることができる。
【００３７】
このような論理回路をＣＰＵのレジスタ、キャッシュやメインメモリに用いると、記憶素子１１４のデータは一定期間消去されずに残ってしまうため、セキュリティー上、削除する必要が生じる。その際、ワード線１１２から入力される消去信号（Ｅｒａｓｉｎｇ  Ｓｉｇｎａｌ）によって、強制的にデータを削除させる。ワード線１１２に入力される消去信号は、ＯＳトランジスタがＮ型を示すものであれば、Ｖｇ＞０以上の値を有するパルス信号でよい。また、ＣＰＵのクロックに制約されないため、書き込みや読み出しの際にワード線１１２へ供給する電位よりも消去信号の電位は小さくすることができる。このような消去信号は、データ消去手段１０３から供給することができる。また消去の際、書き込みも読み出しも行われないため、ビット線１１１へ信号を供給しなくともよい。
【００３８】
図２（Ｂ）には消去信号を入力する際の、好ましい形態を示す。上述したとおり、ワード線１１２から消去信号を供給する際、ビット線１１１の電位（Ｖｂ）は、記憶素子１１４の電位（Ｖａ）より低い方が、「１」のデータを「０」とする場合のデータの消去に適している。たとえば、Ｖｂは０Ｖするとよい。この場合、書き込みや読み出しを行う際に、ビット線１１１がＶｂと電気的に接続されると、当該書き込みや読み出しがうまくできないことがある。そのため、スイッチング素子としてトランジスタ１１９をビット線１１１と電気的に接続させる。トランジスタ１１９はＳｉトランジスタであっても、ＯＳトランジスタであってもよい。トランジスタ１１９は、消去信号でＯＳトランジスタ１１３がオンするときに、オンとなっていればよい。当該オンとなるための信号を配線１１８から供給することができる。このように、ビット線１１１には信号を供給するのではなく、ビット線１１１の電位をＶｂという低電位とし、ワード線１１２に消去信号を入力すればよい。
【００３９】
図３（Ａ）には、図２（Ａ）とは異なるＤＲＡＭの回路図を示す。図３（Ａ）のＯＳトランジスタ１１３は、いわゆるバックゲートを有しており、これに信号を供給するための配線１１５を有する。
【００４０】
論理回路が動作しているとき、バックゲートに与えられる信号は、しきい値電圧を制御するための信号を有する。たとえば、ＯＳトランジスタがノーマリーオン型の場合にしきい値電圧を制御するのであれば、当該信号は負の値に固定して供給することができる。すなわち、配線１１５は固定電位とすることができる。
【００４１】
そして、論理回路の情報を削除するとき、当該配線１１５を利用して、消去信号を入力することができる。すなわち、データ消去手段１０３から配線１１５に消去信号を供給することができる。ＯＳトランジスタがＮ型を示す場合、消去信号は正の値を有すればよい。
【００４２】
図３（Ａ）に示される論理回路においても、消去信号をワード線１１２を経由してＯＳトランジスタ１１３のゲート（コントロールゲート）に入力して、データを強制的に消去してもよい。
【００４３】
図３（Ａ）に示される論理回路をＣＰＵのレジスタ、キャッシュやメインメモリに用いた場合、セキュリティー上、データを削除する必要が生じたときに、配線１１５に消去信号を入力して、強制的にデータを削除することができる。
【００４４】
図３（Ｂ）には、消去信号を入力する際の、好ましい形態を示す。上述したとおり、ワード線１１２から消去信号を供給する際、ビット線１１１の電位（Ｖｂ）は、記憶素子１１４電位（Ｖａ）より低い方が、「１」のデータを「０」とする場合のデータの消去に適している。たとえば、Ｖｂは０Ｖするとよい。この場合、書き込みや読み出しを行う際に、ビット線１１１がＶｂと電気的に接続されると、当該書き込みや読み出しがうまくできないことがある。そのため、スイッチング素子としてトランジスタ１１９をビット線１１１と電気的に接続させる。トランジスタ１１９はＳｉトランジスタであっても、ＯＳトランジスタであってもよい。トランジスタ１１９は、消去信号でＯＳトランジスタ１１３がオンするときに、オンとなっていればよい。当該オンとなる信号を配線１１８から供給すればよい。このように、ビット線１１１には信号を供給するのではなく、ビット線１１１の電位をＶｂという低電位とし、ワード線１１２に消去信号を入力すればよい。
【００４５】
このように本発明の論理回路は、セキュリティー上、問題となるデータを強制的に削除することができる。
【００４６】
（実施の形態２）
本実施の形態では、ＯＳトランジスタを有する別の論理回路を示し、当該回路に消去信号を入力する形態を説明する。
【００４７】
図７に示すように、６つのＳｉトランジスタ７０１〜７０６を有し、Ｓｉトランジスタ７０２、７０４はＰ型を示し、それ以外のトランジスタはＮ型を示す。Ｓｉトランジスタ７０１、７０６のゲートには、ワード線（ＷＬ）が電気的に接続されている。Ｓｉトランジスタ７０１のソース又はドレインには、第１のビット線（ＢＴ１）が電気的に接続されている。Ｓｉトランジスタ７０６のソース又はドレインには、第２のビット線（ＢＴ２）が電気的に接続されている。第１のビット線の電位と、第２のビット線の電位は反転関係を有することができる。Ｓｉトランジスタ７０２、７０４のソース又はドレインは第１の電源線（Ｖｄｄ）と電気的に接続されている。Ｓｉトランジスタ７０３、７０５のソース又はドレインは第２の電源線（Ｖｓｓ）と電気的に接続されている。第１の電源線の電位は、第２の電源線の電位より高くすることができる。以上より、いわゆるＳＲＡＭの回路を有する論理回路であることがわかる。
【００４８】
図７において、さらに２つのＯＳトランジスタ７１１、７１２と、各ＯＳトランジスタと電気的に接続された第１の容量素子Ｃ１、第２の容量素子Ｃ２とを有する。ＯＳトランジスタ７１１はソース又はドレインの一方が、Ｓｉトランジスタ７０１のソース又はドレインと電気的に接続され、Ｓｉトランジスタ７０２と７０３とが電気的に接続されている入力端子部と電気的に接続され、Ｓｉトランジスタ７０４と７０５とが電気的に接続されている出力端子部と電気的に接続されている。ＯＳトランジスタ７１１のソース又はドレインの他方は、第１の容量素子Ｃ１の第１の電極と電気的に接続されている。第１の容量素子Ｃ１の第２の電極は一定の電位Ｖｃ１を有する。Ｖｃ１は接地電位とすることができる。
【００４９】
ＯＳトランジスタ７１２は、ソース又はドレインの一方が、Ｓｉトランジスタ７０６のソース又はドレインと電気的に接続され、Ｓｉトランジスタ７０４と７０５とが電気的に接続されている入力端子部と電気的に接続され、Ｓｉトランジスタ７０２と７０３とが電気的に接続されている出力端子部と電気的に接続されている。ＯＳトランジスタ７１２のソース又はドレインの他方は、第２の容量素子Ｃ２の第１の電極と電気的に接続されている。第２の容量素子Ｃ２の第２の電極は一定の電位Ｖｃ２を有する。Ｖｃ２は接地電位とすることができる。
【００５０】
このような論理回路に対して書き込みや読み出しを、ＳＲＡＭのように行うことができる。その際、たとえばＳｉトランジスタ７０２がオンとなり、Ｖｄｄの電位を出力端子に供給するときに、ＯＳトランジスタ７１１もオンとして、第１の容量素子Ｃ１にＶｄｄをためることができる。同様に、Ｓｉトランジスタ７０３がオンとなり、Ｖｓｓの電位を出力端子に供給するときに、ＯＳトランジスタ７１１もオンとして、第１の容量素子Ｃ１にＶｓｓをためることができる。蓄積されたＶｄｄやＶｓｓを保持するために、ＯＳトランジスタ７１１をオフとする。
【００５１】
このように第１の容量素子Ｃ１は、ＯＳトランジスタ７１１を介して、出力されてくるＶｄｄ又はＶｓｓの電位を保持することができる。ＯＳトランジスタ７１１をオフとすれば、オフ電流及びリーク電流がＳｉトランジスタと比較して非常に小さいため、上記Ｖｄｄ又はＶｓｓの電位を一定期間保持することができる。第１の容量素子Ｃ１の端子Ｎ１を浮遊状態とすることができる。
【００５２】
同様に、Ｓｉトランジスタ７０４がオンとなり出力端子にＶｄｄを供給する際、ＯＳトランジスタ７１２をオンとして、第２の容量素子Ｃ２にＶｄｄをため、出力端子にＶｓｓを供給する際、ＯＳトランジスタ７１２をオンとして、第２の容量素子にＶｓｓをためることができる。蓄積されたＶｄｄやＶｓｓを保持するために、ＯＳトランジスタ７１２をオフとする。
【００５３】
このように第２の容量素子Ｃ２はＯＳトランジスタ７１２を介して、出力されているＶｄｄ又はＶｓｓの電位を保持することができる。ＯＳトランジスタ７１２をオフとすれば、オフ電流及びリーク電流がＳｉトランジスタと比較して非常に小さいため、上記Ｖｄｄ又はＶｓｓの電位を一定期間保持することができる。第２の容量素子Ｃ２の端子Ｎ２を浮遊状態とすることができる。
【００５４】
このように第１の容量素子Ｃ１又は第２の容量素子Ｃ２に電荷を保持した状態で、電源を切ってしまっても、当該電荷を保持することができる。すなわち、このような論理回路は、Ｓｉトランジスタ７０１〜７０６からなる回路と比較して、不揮発性を備えることができる。
【００５５】
その後、電源を立ち上げる際、図７に示される論理回路は、ＯＳトランジスタ７１１又は７１２をオンすれば、第１の容量素子Ｃ１又は第２の容量素子Ｃ２に蓄積された電荷を読み出すことができる。たとえばＯＳトランジスタ７１１をオンとすれば、Ｓｉトランジスタ７０２、７０３で構成するＣＭＯＳ回路の出力端子の電位を、第１の容量素子Ｃ１に相当する電位とすることができる。この動作は、Ｓｉトランジスタ７０１をオンしなくとも、つまり書き込みを行わなくとも、実行することができる。またＯＳトランジスタ７１２をオンとすれば、Ｓｉトランジスタ７０２、７０３で構成するＣＭＯＳ回路の出力端子の電位を、第２の容量素子Ｃ２に相当する電位とすることができる。この動作は、Ｓｉトランジスタ７０６をオンしなくとも、つまり書き込みを行わなくとも、実行することができる。
【００５６】
上記動作を鑑みると、第１の容量素子Ｃ１、第２の容量素子Ｃ２は、容量値が大きいほど好ましい。
【００５７】
なお、上記論理回路において、ＯＳトランジスタ７１１、７１２以外であっても、Ｓｉトランジスタと比較してオフ電流及びリーク電流が低いトランジスタを用いることができる。
【００５８】
このような論理回路を、ＣＰＵのレジスタ、キャッシュやメインメモリに用いると、第１の容量素子Ｃ１及び第２の容量素子Ｃ２に蓄積されたデータは一定期間消去されずに残ってしまうため、セキュリティー上、削除する必要が生じる。その際、ＯＳトランジスタ７１１、７１２のゲート（Ｖｇ１、Ｖｇ２）に消去信号（Ｅｒａｓｉｎｇ  Ｓｉｇｎａｌ）を入力して、強制的にデータを削除させる。消去信号は、ＯＳトランジスタがＮ型を示すものであれば、Ｖｇ＞０以上の値を有するパルス信号でよい。消去信号は、データ消去手段１０３から供給することができる。消去信号は、電荷が蓄積されている容量素子に電気的に接続されているＯＳトランジスタ７１１又は７１２の一方、又は両方に入力することができる。データを消去しさえすればよい。
【００５９】
消去信号がＯＳトランジスタ７１１のゲートに入力されるとき、Ｓｉトランジスタ７０１をオンとする。すると、第１の容量素子Ｃ１から電荷がビット線（ＢＴ１）へ放電される。
【００６０】
当該消去信号を入力する際、図２（Ｂ）のように、ビット線（ＢＴ１）と電気的に接続されたスイッチング素子を配置してもよい。スイッチング素子にはトランジスタを用いることができ、消去信号がＯＳトランジスタ７１１のゲートに入力される際、同時に当該トランジスタをオンさせることで、第１の容量素子Ｃ１に蓄積された電荷を放電しやすくする。「１」のデータを「０」とする場合のデータの消去に適している。
【００６１】
また消去信号がＯＳトランジスタ７１２のゲートに入力されるとき、Ｓｉトランジスタ７０６をオンとする。すると、第２の容量素子Ｃ２から電荷がビット線（ＢＴ２）へ放電される。
【００６２】
当該消去信号を入力する際、図２（Ｂ）のように、ビット線（ＢＴ２）と電気的に接続されたスイッチング素子を配置してもよい。スイッチング素子にはトランジスタを用いることができ、消去信号がＯＳトランジスタ７１２のゲートに入力される際、同時に当該トランジスタをオンさせることで、第２の容量素子Ｃ２に蓄積された電荷を放電しやすくする。「１」のデータを「０」とする場合のデータの消去に適している。
【００６３】
図８には、図７と異なる回路図を示す。図８のＯＳトランジスタ７１１、７１２は、いわゆるバックゲートを有している。図８では省略するが、バックゲートに信号を供給するための配線も有する。
【００６４】
論理回路が動作しているとき、バックゲートに与えられる信号は、しきい値電圧を制御するための信号を有する。たとえば、ＯＳトランジスタ７１１、７１２がノーマリーオン型の場合にしきい値電圧を制御するのであれば、当該信号は負の値に固定して供給することができる。
【００６５】
そして、論理回路の情報を削除するとき、消去信号（Ｅｒａｓｉｎｇ  Ｓｉｇｎａｌ）を入力することができる。ＯＳトランジスタ７１１、７１２がＮ型を示す場合、消去信号は正の値を有すればよい。
【００６６】
図８に示される論理回路をＣＰＵのレジスタ、キャッシュやメインメモリに用いた場合、セキュリティー上、データを削除する必要が生じたときに、バックゲートに消去信号を入力して、強制的にデータを削除することができる。
【００６７】
図８に示される論理回路においても、消去信号をＯＳトランジスタ７１１、または７１２のゲート（コントロールゲート）に入力して、データを強制的に消去してもよい。
【００６８】
消去信号を入力する際、図３（Ｂ）のように、ビット線（ＢＴ１）と電気的に接続されたスイッチング素子を配置してもよい。スイッチング素子にはトランジスタを用いることができ、消去信号がＯＳトランジスタ７１１のバックゲートに入力される際、同時に当該トランジスタをオンさせることで、第１の容量素子Ｃ１に蓄積された電荷を放電しやすくする。「１」のデータを「０」とする場合のデータの消去に適している。
【００６９】
同様に消去信号を入力する際、図２（Ｂ）のように、ビット線（ＢＴ２）と電気的に接続されたスイッチング素子を配置してもよい。スイッチング素子にはトランジスタを用いることができ、消去信号がＯＳトランジスタ７１２のバックゲートに入力される際、同時に当該トランジスタをオンさせることで、第２の容量素子Ｃ２に蓄積された電荷を放電しやすくする。「１」のデータを「０」とする場合のデータの消去に適している。
【００７０】
このように本発明の論理回路は、セキュリティー上、問題となるデータを強制的に削除することができる。
【００７１】
（実施の形態３）
本実施の形態では、ＯＳトランジスタを有する別の論理回路を示し、当該回路に消去信号を入力する形態を説明する。
【００７２】
図９（Ａ）に示すように、１つのＳｉトランジスタ９０１と、１つのＯＳトランジスタ９１１と、容量素子Ｃ１とを有し、各トランジスタはＮ型を示す場合で説明する。容量素子Ｃ１の第１の電極は、ＯＳトランジスタ９１１のソース又はドレインの一方と、Ｓｉトランジスタ９０１のゲートと電気的に接続されている。
【００７３】
容量素子Ｃ１の第２の電極の電位（Ｖｃ）と、Ｓｉトランジスタ９０１を流れる電流（Ｉｄ）の関係を図９（Ｂ）に示す。容量素子Ｃ１の第１の電極のノードがＨｉｇｈとなったとき、Ｓｉトランジスタ９０１を流れる電流Ｉｄ１は図９（Ｂ）に示すＩｄ１となり、当該ノードがＬｏｗとなったとき、Ｓｉトランジスタ９０２を流れる電流Ｉｄは図９（Ｂ）に示すＩｄ２となり、端子Ｖｃからみると電流Ｉｄが２つの状態を示す。これを利用して、２値のメモリ素子とすることができる。
【００７４】
上記Ｉｄ１のときに、ＯＳトランジスタ９１１をオフとすると、ノードＮは浮遊状態となり、Ｓｉトランジスタ９０１を流れる電流Ｉｄ１を一定期間以上保持することができる。また上記Ｉｄ２のときに、ＯＳトランジスタ９１１をオフとすると、ノードＮは浮遊状態となり、Ｓｉトランジスタ９０１を流れる電流Ｉｄ２を一定期間以上保持することができる。
【００７５】
このような論理回路を、ＣＰＵのレジスタ、キャッシュやメインメモリに用いると、Ｓｉトランジスタ９０１を流れる電流Ｉｄ１、又はＩｄ２として蓄積されたデータは一定期間消去されずに残ってしまうため、セキュリティー上、削除する必要が生じる。その際、ＯＳトランジスタ９１１のゲート（Ｓ２）に消去信号（Ｅｒａｓｉｎｇ  Ｓｉｇｎａｌ）を入力して、強制的にデータを削除させる。消去信号は、ＯＳトランジスタがＮ型を示すものであれば、Ｖｇ＞０以上の値を有するパルス信号でよい。消去信号は、データ消去手段１０３から供給することができる。消去信号がＯＳトランジスタ９１１に入力されると、ノード（Ｎ）がＬＯＷとなるため、電流Ｉｄ１がＩｄ２となることで、データの消去が成立する。
【００７６】
図１０には、図９と異なる回路図を示す。図１０のＯＳトランジスタ９１１は、いわゆるバックゲートを有している。図１０では省略するが、バックゲートに信号を供給するための配線も有する。
【００７７】
論理回路が動作しているとき、バックゲートに与えられる信号は、しきい値電圧を制御するための信号を有する。たとえば、ＯＳトランジスタ９１１がノーマリーオン型の場合にしきい値電圧を制御するのであれば、当該信号は負の値に固定して供給することができる。
【００７８】
そして、論理回路の情報を削除するとき、消去信号（Ｅｒａｓｉｎｇ  Ｓｉｇｎａｌ）を入力することができる。ＯＳトランジスタ９１１がＮ型を示す場合、消去信号は正の値を有すればよい。当該消去信号がＯＳトランジスタ９１１のバックゲート側に入力されると、ノード（Ｎ）がＬＯＷとなるため、電流Ｉｄ１がＩｄ２となることで、データの消去が成立する。
【００７９】
図１０に示される論理回路においても、消去信号をＯＳトランジスタ９１１のゲート（コントロールゲート）に入力して、データを強制的に消去してもよい。
【００８０】
図１０に示される論理回路をＣＰＵのレジスタ、キャッシュやメインメモリに用いた場合、セキュリティー上、データを削除する必要が生じたときに、バックゲートに消去信号を入力して、強制的にデータを削除することができる。
【００８１】
このように本発明の論理回路は、セキュリティー上、問題となるデータを強制的に削除することができる。
【００８２】
（実施の形態４）
本実施の形態では、データ消去手段の構成例について図６を用いて例示する。
【００８３】
図６（Ａ）に示すデータ消去手段１０３は、検出部２０１と、判定部２０２と、消去信号生成部２０３を有する。検出部２０１は、メモリセル１０２にデータが保持されているか、そして当該データを消去する必要が生じているかを検出する。たとえば、検出部２０１はカウンタ回路などを有し、メモリセル１０２へのアクセス回数、つまりワード線１１２又はビット線１１１などに対して信号が入力された回数をカウントすることができる。検出部２０１は、カウンタ回路のカウント数をリセットするリセット回路を有する。上記回数が一定以上となった際に、メモリセル１０２のデータを消去することができる。消去するにあたり、タッチパネル、キーボード、マウス、音声入力装置といった外部入力装置のアクセスが行われていても問題はないが、当該アクセスが行われていない方がＣＰＵにとっては好ましい。
【００８４】
そこで判定部２０２は、タッチパネル、キーボード、マウス、音声入力装置といった外部入力装置のアクセスがないことを判定することができる。検出部２０１によって、一定以上の回数となったことが検出され、かつ外部入力装置へのアクセスがなければ、消去信号生成部２０３によって、データ消去信号を生成し、ワード線１１２へデータ消去信号を出力することができる。
【００８５】
このような検出部２０１や消去信号生成部２０３は、ＣＰＵ内に設けることができ、判定部２０２はＣＰＵ外に設けることができる。このようにデータ消去手段の一部は、ＣＰＵ内部に設けることができる。もちろんデータ消去手段の全部をＣＰＵの内部に設けてもよい。
【００８６】
またデータ消去信号は、ＯＳトランジスタがオンとなる電位を有すればよい。たとえば、ＯＳトランジスタがＮ型トランジスタであれば、ゲートの電位：Ｖｇ＞０が与えられれば、オン状態となり、オン状態となったＯＳトランジスタに電気的に接続されている記憶素子１１４の電荷は放電され、データは消去される。つまり、浮遊状態であったノード（Ｎ）を電源などと電気的に接続させる。
【００８７】
なお、データ消去手段１０３は、カウンタ回路などの検出部を有することなく、セキュリティー上、消去すべきデータであること命令から把握して、データを消去してもよい。当該命令を割り当てておけばよい。データを消去する際、好ましくは外部入力装置へのアクセスがない方がよい。
【００８８】
図６（Ｂ）に示すデータ消去手段１０３は、図６（Ａ）の消去信号生成部２０３に換えて、光照射手段２１３を有する。光照射手段２１３は、光源２１３ａと、光源を制御する駆動回路２１３ｂを有する。
【００８９】
まず図６（Ａ）と同様に、検出部２０１によって、メモリセル１０２にデータが保持されているか、そして当該データを消去する必要が生じているかを検出する。たとえば、カウンタ回路によって検出することができる。
【００９０】
次に、判定部２０２が外部入力装置にアクセスがないことを判定する。検出部２０１によって、一定以上の回数となったことが検出され、かつ外部入力装置へのアクセスがなければ、光照射手段２１３が有する駆動回路２１３ｂに信号を出力し、光源２１３ａを動作させて、メモリセル１０２に光を照射する。
【００９１】
光源２１３ａには、ハロゲンランプを用いることができる。またハロゲンランプに換えて自発光素子をもちいることができる。光源２１３ａの波長は、ＯＳトランジスタを構成する酸化物半導体のバンドギャップから決定することができる。
【００９２】
当該光があたったＯＳトランジスタは、オフ電流が増大するため、ＯＳトランジスタに電気的に接続されている記憶素子１１４の電荷を放電することができる。
【００９３】
このような検出部２０１や光照射手段２１３は、ＣＰＵ内に設けることができる。光照射手段２１３をＣＰＵ内に設けると、ワンチップ化することができ好ましい。また、判定部２０２はＣＰＵ外に設けることができる。このようにデータ消去手段１０３の一部は、ＣＰＵ内部に設けることができる。もちろんデータ消去手段１０３の全部をＣＰＵの内部に設けてもよい。
【００９４】
なお、データ消去手段１０３は、カウンタ回路などの検出部を有することなく、セキュリティー上、消去すべきデータであること命令から把握して、データを消去してもよい。当該命令を割り当てておけばよい。データを消去する際、好ましくは外部入力装置へのアクセスがない方がよい。
【００９５】
このようにデータ消去手段によって、メモリセルのデータを消去させることができる。
【００９６】
（実施の形態５）
本実施の形態では、図４に示すフローチャートを用いて、データ消去を実施するまでの手順を説明する。
【００９７】
最初、データが保持されているか否かを確認する（Ｓ１）。保持されている場合、次の手順として、データを削除する状態かを確認する（Ｓ２）。データを削除する状態とは、論理回路が動作していない状態又はメモリセルへの書き込み及び読み出しが行われていない状態である。その後、タッチパネル、キーボード、マウス、音声入力装置などの外部入力装置へのアクセス状況を確認する（Ｓ３）。外部入力装置へのアクセスがあるのであれば、メモリセル以外に対するデータの書き込み又は読み出しが続いている可能性がある。その際、メモリセルのデータであれば消去してもよいが、ＣＰＵとって好ましくない。さらに、外部装置へのアクセスが確認されるのであれば、使用者が使い続けている状況であり、セキュリティー上データを消去する必要性が低い。そのため、外部入力装置へのアクセスが一定期間以上ないときに、データ消去を実施するとよい（Ｓ４）。
【００９８】
使用者は、あらかじめ外部入力装置へのアクセスがない期間を設定することができる。またアクセス頻度を考慮することもでき、たとえば直近の使用時間の統計を作成し、当該統計から導き出された値から外れ値となる時間の場合、アクセスが一定期間以上ないと判断することができる。
【００９９】
図５には、図４に示したフローチャートと異なる場合の手順を示す。異なる点は、外部入力装置へのアクセス状況を確認するステップ（Ｓ３）の後、ＣＰＵへの電源供給を停止するステップ（Ｓ３’）を設けたことである。低消費電力化を図ることができる。電源供給を停止するとは、スタートパルスやクロック信号などを停止させることを含み、ＣＰＵ系統の電源をオフすることができる。
【０１００】
このようなとき、スリープ状態となることができる。スリープ状態であっても、データ消去信号手段によってデータの削除を実施することができる（Ｓ４）。
【０１０１】
ＣＰＵ系統の電源をオフとしても、ＯＳトランジスタはオフ電流がＳｉトランジスタと比較して非常に小さいため、一定期間データを保持することができる。当該データがセキュリティー上問題となる場合、データ消去手段によって、データを消去するのであるが、ＣＰＵ系統の電源とは別の電源を要しておけばよい。
【０１０２】
このような手順に従って、メモリセルのデータを消去させることができる。
【０１０３】
（実施の形態６）
本実施の形態では、ＣＰＵの内部回路、及びＣＰＵの外部回路の例について説明する。
【０１０４】
図１１にはＣＰＵの内部回路となる、割り込みコントローラ１１、インストラクションレジスタ／デコーダ１２、プログラムカウンタ１３、算術論理演算器（ＡＬＵ）１４、複数のレジスタ１５、データ入出力レジスタ１６、アドレス出力レジスタ１７を示す。
【０１０５】
ＣＰＵは、プログラムカウンタ１３に設定された命令アドレスの命令をインストラクションレジスタにフェッチし、フェッチした命令をインストラクションデコーダで解読する。これらはバス２０ａを介して行われる。
【０１０６】
インストラクションデコーダはその結果に従って、当該命令を実行するための内部制御信号を生成する。それら制御信号によって、ＡＬＵ１４などのなどの演算回路の動作やレジスタ１５に対するオペランドのリード・ライトなどが制御されて、命令が実行される。実行された結果はレジスタ１５に出力することができる。これらはバス２０ｃを介して行われる。
【０１０７】
１次キャッシュメモリ３１は、プログラムカウンタ１３等と同等な速度を有するため、プログラムカウンタ１３やインストラクションレジスタ／デコーダ１２等とバス２０ａを介して、やりとりされる。１キャッシュメモリ３１は、その他のメモリとプログラムカウンタとに転送遅延がある場合、当該転送遅延を極力遮蔽化させて、転送効率を向上させるために設けられている。
【０１０８】
その他のメモリとして、二次キャッシュメモリ３２やメインメモリ３３がある。これらは各コントローラを介してバス２０ｂを介してやりとりすることができる。１次キャッシュメモリ３１が２次キャッシュメモリ３２やメインメモリ３３とやりとりする場合も、コントローラを介してバス２０ｂを用いて情報の転送が行われる。
【０１０９】
これらメモリである記憶機能を有する領域は、ＣＰＵによって任意にアクセス可能にされている。ＯＳトランジスタは、レジスタ１５、１次キャッシュ３１、２次キャッシュ３２、メインメモリ３３のスイッチング素子に用いることができる。
【０１１０】
また割り込みコントローラ１１は、割り込みや例外処理などの命令実行手順を制御する論理などを有する。
【０１１１】
バス２０ａは、バス２０ｂやバス２０ｃと比べて、転送速度が速いバスである。
【０１１２】
ＣＰＵはアドレス出力レジスタ１７を介してアドレスバス２１に命令アドレスのアドレスを出力し、データ入出力レジスタ１６を介してデータバス２２との間でデータの入出力を行う。
【０１１３】
ＣＰＵの内部回路として、データ消去手段の一部３５ａを有することができる。バス２０ｂ及び１次キャッシュメモリ３１を介して、プログラムカウンタ１３、ＡＬＵ１４、レジスタ１５などとやりとりすることができる。データ消去手段の一部３５ａは、データバス２１ｂを介して、２次キャッシュ３２やメインメモリ３３とやりとりすることができる。データ消去手段の一部３５ａは、アドレスバス２２からアドレスを得ることができる。
【０１１４】
制御レジスタ４１は、データバス２１、及びデータ入出力レジスタ１６を介して１次キャッシュメモリ３１、２次キャッシュメモリ３２、メインメモリ３３などとやりとりすることができる。制御レジスタ４１はアドレスバス２２からアドレスを得ることができる。制御レジスタ４１は、外部のコントローラ（ディスプレイコントローラなどを含む）４２、外部のメモリ（ＨＤＤなどの不揮発性メモリを含む）４３とやりとりすることができる。データ消去手段の他の一部３５ｂは、外部コントローラ４２とやりとりすることができ、外部コントローラ４２へのアクセス状況を把握することができる。その情報を制御レジスタ４１へ出力し、データバス２１を介して、データ消去手段の一部３５ａへ出力し、１次キャッシュメモリ３１、２次キャッシュメモリ３２、メインメモリ３３、レジスタ１５などの情報を強制的に削除する状況か否かを指定することができる。
【０１１５】
図１２には、ＣＰＵを備えたパーソナルコンピュータの全体図を示す。図１１に基づくＣＰＵ５０と、外部に設けられたメインメモリ５１を中心に示す。外部コントローラ４２として、電源コントローラ５２、クロックコントローラ５３、サウンドコントローラ５４、Ｉ／Ｏコントローラ５５、ディスプレイコントローラ５６を有する。サウンドコントローラ５４は、スピーカ６２を制御することができる。Ｉ／Ｏコントローラ５５は、スイッチ６４により制御される。ディスプレイコントローラ５６は、ディスプレイ６３を制御することができる。
【０１１６】
外部メモリとしてＨＤＤとなるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）６１を有する。またＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６０を有していてもよい。
【０１１７】
このようなパーソナルコンピュータは、ＣＵＰ内部のレジスタ、１次キャッシュ、２次キャッシュ、メインメモリのいずれか一または全部にＯＳトランジスタを用いることができる。ＯＳトランジスタは、オフ電流又はリーク電流がＳｉトランジスタと比べて非常に小さいため、消費電力を押さえることができる。またＯＳトランジスタと電気的に接続された記憶素子の情報を一定期間保持することができる。つまり、レジスタ、１次キャッシュ、２次キャッシュ、メインメモリのいずれか一または全部を、不揮発性のメモリとして機能させることができる。
【０１１８】
そして、一定期間保持された情報は、セキュリティー上削除したのであれば、強制的に削除することができる。
【０１１９】
（実施の形態７）
本実施の形態では、論理回路の構成について説明する。
【０１２０】
図１３に示すように、絶縁表面１３０上にＯＳトランジスタ１３１と容量素子１３２を有する。このような構成は、たとえば図２を用いて説明した論理回路に適用することができ、図２の記憶素子１１４が、図１３の容量素子１３２に対応する。
【０１２１】
ＯＳトランジスタ１３１は、酸化物半導体層１３４を有する。酸化物半導体層１３４における、トランジスタのチャネル形成領域には、Ｉｎと、Ｇａと、Ｚｎとを有する酸化物半導体を用いる。このような酸化物半導体は、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料と記すことができ、金属元素Ｍは酸素との結合エネルギーがＩｎ及びＺｎよりも高い元素であればよい。具体的には、金属元素Ｍは、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択することができる。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いることもできる。
【０１２２】
チャネル形成領域には、その他の酸化物半導体を用いてもよい。Ｍ−Ｚｎ−Ｏ系材料又はＭ−Ｏ系材料（金属元素Ｍは前段の金属元素から選択することができる）、Ｚｎ−Ｏ系材料などがある。
【０１２３】
酸化物半導体層１３４は、アモルファスでも結晶性を有していてもよく、アモルファスと結晶が混在した状態を有してもよい。すなわち、酸化物半導体層は結晶領域を有することができる。酸化物半導体層が有する結晶領域は、ａｂ面（または上面または被形成面）において、ａ軸またはｂ軸の向きが異なる二種以上の結晶部分を含んでいる。１つの結晶部分と他の結晶部分の境界を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では明確に判別できない。当該結晶のうち少なくとも一は、ｃ軸配向し、ａｂ面、上面または被形成面に垂直な方向から見て少なくとも三角形状または六角形状の原子配列を有する。ｃ軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列している領域を有する。これをＣＡＡＣ酸化物：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅともいう。すなわち、ＣＡＡＣ酸化物とは、広義に、非単結晶であって、非晶質のみから形成されているものでもない。
【０１２４】
次に、ＣＡＡＣ酸化物膜の形成方法の一例について説明する。
【０１２５】
まず、平坦性を有する絶縁表面に酸化物膜をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などによって成膜する。成膜された酸化物膜がＣＡＡＣ酸化物膜となるために以下のような加熱処理をいずれか一又は複数行う。
（１）絶縁表面を加熱しながら、酸化物膜を成膜する。
（２）酸化物膜成膜後、当該酸化物膜を加熱する。
【０１２６】
＜絶縁表面を加熱しながら、酸化物膜を成膜する場合＞
絶縁表面を基板として説明する。基板を加熱しながら酸化物膜を成膜することで、非晶質部分より結晶部分の占める割合が多い酸化物膜を得ることができる。例えば、基板温度が１５０℃以上４５０℃以下、好ましくは、２００℃以上３５０℃以下となるように加熱を行う。
【０１２７】
＜酸化物膜成膜後、当該酸化物膜を加熱する場合＞
成膜された酸化物膜に対して、例えば２００℃以上基板の歪み点未満、好ましくは、２５０℃以上４５０℃以下の加熱処理を行う。当該加熱温度で基板を加熱することで、酸化物膜を輻射加熱してもよい。加熱雰囲気は、酸化性雰囲気、不活性雰囲気または減圧雰囲気（１０Ｐａ以下）でよい。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。加熱処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質部分に対して結晶部分の割合の多い酸化物膜を形成することができる。
【０１２８】
加熱処理時間が短い場合、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。
【０１２９】
なお、上述のとおり、本加熱処理は（１）の処理の後に行ってもよい。
【０１３０】
以上の方法で、ＣＡＡＣ酸化物膜を形成することができる。
【０１３１】
酸化物半導体層１３４は、第１の酸化物膜上に第２の酸化物膜を成膜して得られた、酸化物積層体を形成してもよい。第１の酸化物膜と、第２の酸化物膜の組成比と異ならせてもよい。２層に限らず、多層構造を用いてもよい。
【０１３２】
次に、酸化物半導体層１３４と電気的に接続されたソース１３５及びドレイン１３６として機能する導電膜を形成する。ソース及びドレインには、抵抗の低いＣｕを用いることができる。Ｃｕに換えてＷを用いてもよい。ＣｕやＷ以外にＡｌ、Ｔｉ、Ｍｏ、Ｔａなどを用いることができる。列挙した材料の窒化物を用いることができる。列挙した材料を積層してもよい。
【０１３３】
容量素子１３２は、ソース及びドレインと同材料を有する導電膜１３７を有する。導電膜１３７は、容量素子１３２の一方の電極として機能することができる。ソース及びドレインの一方と、容量素子１３２の一方の電極１３７とは電気的に接続することができる。
【０１３４】
これらを覆って、ゲート絶縁膜として機能する絶縁膜１３８を形成する。容量素子１３２も、絶縁膜１３８の一部を有することができ、誘電体として機能することができる。絶縁膜１３８を薄膜化することで、容量素子１３２の容量値を高めることができる。
【０１３５】
絶縁膜１３８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等を用いることができる。
【０１３６】
ＯＳトランジスタ１３１において、絶縁膜１３８を介して、酸化物半導体層１３４と重なるゲート電極として機能する導電膜１３９を形成する。導電膜１３９には、光透性を有する材料を用いる。上記消去手段の一として、酸化物半導体層１３４を構成する酸化物半導体のバンドギャップに対応する波長を有する光を照射する場合、当該光に対して透光性を有すると好ましい。また、透光性が低い場合であれば、ゲート電極の膜厚を酸化物半導体層１３４の膜厚より薄くするとよい。透光性を有する材料は、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【０１３７】
光を照射してデータを消去しない場合、導電膜１３９の材料の選択肢は広がり、たとえばＷを用いることができる。Ｗに換えて、抵抗の低いＣｕを用いることができる。ＷやＣｕ以外にＡｌ、Ｔｉ、Ｍｏ、Ｔａなどを用いることができる。列挙した材料の窒化物を用いることができる。列挙した材料を積層してもよい。たとえば、窒化タンタルとタングステンとの積層構造があり、多様な組み合わせから選択することができる。
【０１３８】
ゲート電極１３９が酸化物半導体層１３４と重なる領域はチャネル形成領域となる。ゲート電極１３９と、ソース１３５及びドレイン１３６とは、重ならないように配置されている。酸化物半導体層１３４における重ならない領域１４１、１４２には、ゲート電極１３９をマスクとして、不純物を注入することができる。たとえば、リンを注入する。すると、領域１４１、１４２の抵抗を下げることができる。
【０１３９】
酸化物半導体層１３４に、強制的にデータを消去するための光照射を行う場合、領域１４１、１４２から当該光が酸化物半導体層へ照射されることができる。
【０１４０】
容量素子１３２も、ゲート電極と同一材料を有する導電膜１４０を有する。導電膜１３７を第１の電極とすると、導電膜１４０は第２の電極として機能する。容量素子１３２は、これらの間に絶縁膜１３８を有する。
【０１４１】
ＯＳトランジスタ１３１、容量素子１３２に渡って、パッシべーション膜１４５を形成する。パッシべーション膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等を用いることができる。パッシべーション膜は、列挙した材料を積層して用いてもよい。
【０１４２】
このようにしてＯＳトランジスタ１３１と、容量素子１３２を同一絶縁表面上に形成することができる。
【０１４３】
ＯＳトランジスタ１３１のゲート電極１３９には消去信号を入力することができる。その結果、容量素子１３２に蓄積されたデータを強制的に消去することができる。
【０１４４】
（実施の形態８）
本実施の形態では、論理回路の別構成であって、ＯＳトランジスタがいわゆるボトムゲートを有する構成について説明する。
【０１４５】
図１４に示すように、酸化物半導体層１３４の下側に導電膜１５１を有する。ＯＳトランジスタ１３１のいわゆるバックゲートとして機能することができる。導電膜１５１は絶縁表面１３０上に形成することができる。導電膜１５１は、Ｗを用いることができる。Ｗに換えて、抵抗の低いＣｕを用いることができる。ＷやＣｕ以外にＡｌ、Ｔｉ、Ｍｏ、Ｔａなどを用いることができる。列挙した材料の窒化物を用いることができる。列挙した材料を積層してもよい。たとえば、窒化タンタルとタングステンとの積層構造があり、多様な組み合わせから選択することができる。
【０１４６】
バックゲートとして機能する導電膜１５１は、酸化物半導体層１３４と重なる領域が多い方が好ましい。ＯＳトランジスタ１３１のしきい値を確実に制御することができるからである。また当該導電膜１５１は、酸化物半導体層１３４を超えて設けられる領域がない方がよい。酸化物半導体層１３４を超えて導電膜１５１が設けられると、ソース１３５やドレイン１３６と導電膜１５１が重なり、不要な容量を形成してしまう可能性があるためである。すなわち、図１４でみると、導電膜１５１の幅ｄ１は、酸化物半導体層１３４の幅ｄ３よりも小さい方がよく、この関係は、ｄ１＜ｄ３と示すことができる。
【０１４７】
またゲート電極１３９の幅をｄ２とすると、ｄ１＞ｄ２となる。ＯＳトランジスタ１３１のしきい値を確実に制御することができるからである。
【０１４８】
酸化物半導体層１３４上方から、強制的にデータを消去するために光照射を行う場合、当該光は領域１４１、１４２から回り込んで酸化物半導体層１３４に照射される。また導電膜１５１に反射することで、当該光が酸化物半導体層１３４の裏から照射することもできる。
【０１４９】
導電膜１５１を覆って、絶縁膜１５２を形成する。絶縁膜１５２は酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等を用いることができる。絶縁膜１５２は、その表面を導電膜１５１の表面と同じとなるように平坦化処理が行われる。
【０１５０】
絶縁膜１５２上に絶縁膜１５３を形成する。絶縁膜１５３は酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等を用いることができる。酸化物半導体１３４に近づくにつれ酸化アルミニウムを適用すると好ましいため、絶縁膜１５２に酸化シリコン、絶縁膜１５３に酸化アルミニウムを用いるとよい。
【０１５１】
バックゲートとして機能する導電膜１５１にはしきい値を制御する信号を入力することができ、さらに消去信号を入力することができる。しきい値を制御する信号を入力すると、たとえばノーマリーオン型のＯＳトランジスタをノーマリーオフ型のＯＳトランジスタとすることができる。また消去信号を入力すると、容量素子１３２に蓄積されたデータを強制的に消去することができる。
【０１５２】
（実施の形態９）
本実施の形態では、論理回路の別構成であって、ＯＳトランジスタとＳｉトランジスタをともに有する構成について説明する。
【０１５３】
図１５（Ａ）に示すようにＳｉトランジスタ１６０上に絶縁表面１３０を構成する絶縁物を介して、ＯＳトランジスタ１３１、容量素子１３２が設けられている。このような構成は、たとえば図７を用いて説明した論理回路に適用することができる。図７のＳｉトランジスタ７０１〜７０６に図１５のＳｉトランジスタ１６０を適用することができる。また図７のＯＳトランジスタ７１１、７１２に図１５のＯＳトランジスタ１３１を適用することができる。また図７の第１の容量素子Ｃ１、第２の容量素子Ｃ２に図１５の容量素子１３２を適用することができる。図１５（Ａ）で示すように容量素子１３２は、Ｓｉトランジスタとは別層に設けることができ、面積上の制約があまりないため、その容量値を大きくすることができる。つまり、図７の第１の容量素子Ｃ１、第２の容量素子Ｃ２の容量値を大きくすることができる。
【０１５４】
半導体基板１６１を用意する。半導体基板１６１に素子分離のための絶縁物を形成する。いわゆる絶縁分離を行う。その後、半導体基板１６１の表面を熱酸化してゲート絶縁膜として機能する絶縁膜１６３を形成する。絶縁膜１６３上にゲート電極として機能する導電膜１６４を形成する。導電膜１６４は多結晶シリコンを用いることができる。多結晶シリコンのほか、Ｗ、Ｍｏなど耐熱性の高い材料を用いることができる。これら列挙した材料を積層してもよい。
【０１５５】
ゲート電極を用いて、選択的なゲート絶縁膜となるように絶縁膜１６３をエッチングする。すると、ゲート電極の端部と，ゲート絶縁膜の端部とが一致することができる。
【０１５６】
ゲート電極を用いて半導体基板１６１に不純物を添加して、第１の不純物領域１６５を形成する。Ｎ型不純物又はＰ型不純物を用いることができる。ゲート電極を用いて不純物を添加したため、第１の不純物領域１６５の端部と、ゲート電極の端部とは一致することができる。第１の不純物領域１６５は、ゲート電極の端部と一致する箇所から、当該箇所から離れるに従って、深さが徐々に増すように設けることができる。
【０１５７】
ゲート電極の側面にサイドウォールとして機能する絶縁物１６６を形成する。ゲート電極を覆って絶縁膜を形成し、エッチング処理を行うことによって、サイドウォールとして機能する絶縁物１６６を得ることができる。その後、サイドウォールを用いて、半導体基板１６１に不純物を添加して第２の不純物領域１６７を形成する。Ｎ型不純物又はＰ型不純物を用いることができる。第２の不純物領域１６７の端部は、サイドウォールの端部とほぼ一致するが、不純物が拡散するため、第１の不純物領域１６５の端部と、ゲート電極の端部との組み合わせほど、端部が一致しない。
【０１５８】
またゲート電極の抵抗をさげるため、シリサイド処理を行ってもよい。ゲート電極が多結晶シリコンで形成される場合、ニッケル又はチタンを用いて、シリサイド処理を行う。これらに白金などを添加して、シリサイド処理を効率化してもよい。シリサイド処理が行われると、少なくともゲート電極の上面にシリサイド領域を形成することができる。
【０１５９】
その後、パッシべーション膜１７０を形成する。パッシべーション膜１７０は窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜を用いることができる。このような材料は無機材料を含む膜であり、表面が凹凸を有したままとなる。当該凹凸の平坦性を保つため、さらに絶縁膜１７１形成することができる。絶縁膜１７１は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜を用いることができ、パッシべーション膜１７０よりも厚く形成すればよい。
【０１６０】
第２の不純物領域１６７と電気的に接続する配線１７２を形成する。配線１７２は、ＷやＭｏなどの耐熱性の高い材料を用いることができる。配線１７２を形成するため、パッシべーション膜１７０、絶縁膜１７１にはコンタクトホールを形成する。
【０１６１】
その後、配線１７２と絶縁膜１７１の表面をそろえるため、平坦化処理を行う。平坦化処理された面に、第１の接続配線１７３を形成する。第１の接続配線１７３が形成しやすくなる。第１の接続配線１７３はＣｕなどの抵抗の低い材料を用いるとよい。Ｃｕは熱拡散しやすい。熱拡散する場合、第１の接続配線１７３を囲ってタンタル、窒化タンタルなどのバリア膜を設けるとよい。
【０１６２】
その後、図１３、又は図１４で説明したとおり、絶縁表面１３０を構成する絶縁膜を形成する。その後、絶縁表面上にＯＳトランジスタ１３１や容量素子１３２を形成する。またＯＳトランジスタ１３１などと、Ｓｉトランジスタ１６０とを電気的に接続するため、第２の接続配線１７４を形成する。第２の接続配線１７４を形成するために、絶縁表面１３０を構成する絶縁膜にコンタクトホールを形成する。当該コンタクトホールは、底面の幅（Ｗ）が高さ（ｈ）よりも大きくなるようにする。すなわち、充分広い底面を形成し、当該底面に、第２の接続配線１７４を形成することができる。当該底面において、第１の接続配線１７３との接触面積を高めることができ、接続を確実なものとすることができる。
【０１６３】
第２の接続配線１７４は、ソース１３５、ドレイン１３６と同じ材料で形成することができる。第２の接続配線１７４にはＣｕなどの抵抗の低い材料を用いてもよい。熱拡散する場合は、タンタル、窒化タンタルなどのバリア膜を設ければよい。バリア膜を設ける場合、第２の接続配線１７４を覆い、一部がゲート絶縁膜として機能する絶縁膜１３８を、タンタル、窒化タンタルなどから形成してもよい。ゲート絶縁膜としての機能を付加させるのであれば、タンタル、窒化タンタルなどのバリア膜と、酸化シリコン、窒化シリコン、酸化ガリウムなどの上述した材料とを積層すればよい。
【０１６４】
このようにしてＯＳトランジスタとＳｉトランジスタをともに有する構成を得ることができる。
【０１６５】
上記実施の形態と同様に、ＯＳトランジスタ１３１のゲート電極１３９には消去信号を入力することができる。その結果、容量素子１３２に蓄積されたデータを強制的に消去することができる。
【０１６６】
図１５（Ｂ）は、図１５（Ａ）と異なり、遮光膜１８０を有する。遮光膜１８０により、酸化物半導体層１３４に光が照射される際、Ｓｉトランジスタ１６０への光照射を防ぐことができる。
【０１６７】
遮光膜１８０がＴｉなどの導電性を有する場合、当該遮光膜１８０は絶縁膜１８１上に形成されている。遮光膜１８０が黒色樹脂などの導電性が低い場合は、絶縁膜１８１は省略することができる。なお、絶縁膜１８１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等を用いることができる。
【０１６８】
Ｓｉトランジスタ１６０への光照射を防ぐための遮光膜の機能は、パッシべーション膜１７０に持たせてもよい。
【０１６９】
図１５（Ｂ）は、さらに図１５（Ａ）と異なり、サイドウォールが２層構造となっている。また第２の不純物領域が濃度の異なる２つの領域を有している。
このようにＳｉトランジスタ１６０は多様な構成をとることができる。
【０１７０】
図１５（Ｂ）においても、ＯＳトランジスタ１３１のゲート電極１３９には消去信号を入力することができる。その結果、容量素子１３２に蓄積されたデータを強制的に消去することができる。
【０１７１】
（実施の形態１０）
本実施の形態では、論理回路の別構成であって、ＯＳトランジスタとＳｉトランジスタをともに有する別構成であって、ＯＳトランジスタがいわゆるバックゲートを有する構成について説明する。
【０１７２】
図１６（Ａ）に示されるＯＳトランジスタ１３１が有するバックゲートは、図１４等を参考にして設ければよい。
【０１７３】
バックゲートとして機能する導電膜１５１にはしきい値を制御する信号を入力することができ、さらに消去信号を入力することができる。しきい値を制御する信号を入力すると、たとえばノーマリーオン型のＯＳトランジスタをノーマリーオフ型のＯＳトランジスタとすることができる。また消去信号を入力すると、容量素子１３２に蓄積されたデータを強制的に消去することができる。
【０１７４】
図１６（Ａ）に示す構成は、図１５（Ａ）に示す構成と、第２の接続配線１７４を形成するためのコンタクトホールの形状が異なる。コンタクトホールの底面の幅（Ｗ）を、深さ（ｈ）よりも小さくなるようする。すると、第１の接続配線１７３の内側に、当該コンタクトホールを形成することができる。このようなコンタクトホールに第２の接続配線１７４を形成しても、電気的な接続をとることができる。このようなコンタクトホールによって、集積度を高めることができる。当該コンタクトホールの形状は、図１５（Ａ）、（Ｂ）に示した第２の接続配線１７４のコンタクトホールに適用することができる。また、図１５（Ａ）、（Ｂ）に示した底面の幅画充分広いコンタクトホールを、図１６（Ａ）のコンタクトホールに適用することができる。
【０１７５】
図１６（Ｂ）は、図１６（Ａ）と異なり、遮光膜１８０を有する。遮光膜１８０により、酸化物半導体層１３４に光が照射される際、Ｓｉトランジスタ１６０への光照射を防ぐことができる。遮光膜１８０が導電性を有する場合、当該遮光膜１８０は絶縁膜１８１上に形成される。
【０１７６】
遮光膜の機能は、パッシべーション膜１７０に持たせることもできる。
遮光膜の機能をバックゲートとして機能する導電膜１５１に持たせることもできる。その場合、ソース１３５、ドレイン１３６も併せて、遮光膜として用いるとよい。導電膜１５１とソース１３５、ドレイン１３６とは、互いに重なるように配置させることができるため、光がとおる経路を遮断することができる。
このように既存の膜で遮光膜の機能を果たせるのであれば、遮光膜１８０、絶縁膜１８１を省略することができる。
【０１７７】
図１６（Ｂ）は、さらに図１６（Ａ）と異なり、サイドウォールが２層構造となっている。また第２の不純物領域が濃度の異なる２つの領域を有している。
このようにＳｉトランジスタ１６０は多様な構成をとることができる。
【０１７８】
図１６（Ｂ）においても、ＯＳトランジスタ１３１のゲート電極１３９には消去信号を入力することができる。その結果、容量素子１３２に蓄積されたデータを強制的に消去することができる。
【０１７９】
（実施の形態１１）
本実施の形態では、論理回路の構成であって、光照射手段の光源として自発光素子を用いる場合の構成を説明する。
【０１８０】
図１９に示すように、Ｓｉトランジスタ１６０上に、バックゲートを有するＯＳトランジスタ１３１を有し、ＯＳトランジスタ１３１上に発光素子１９０を有する。発光素子１９０は、絶縁膜１９１上に設けられる。絶縁膜１９１は平坦性を有するとよく、有機材料を含む膜で構成するとよい。たとえば、アクリルやポリイミドを含む膜が挙げられる。
【０１８１】
絶縁膜１９１上に発光素子１９０の第１の電極となる導電膜１９３を形成する。第１の電極は陽極又は陰極として機能することができる。第１の電極側から光を取り出すため、導電膜１９３は透光性を有する。たとえば、透明導電膜１９３は、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いて形成することができる。
【０１８２】
第１の電極上に選択的にバンクとして機能する絶縁物１９２を形成する。絶縁物１９２の側面には逆テーパを持たせるとよい。絶縁物１９２は、酸化シリコン、酸化窒化シリコンなどの無機材料を有する層から形成することができる。
【０１８３】
第１の電極上に有機化合物層１９４を形成する。有機化合物層１９４は、発光素子の発光層を有すればよい。また有機化合物層１９４は、正孔注入層や正孔輸送層を有してもよい。また有機化合物層１９４は、電子注入層や電子輸送層を有していてもよい。有機化合物層１９４は、逆テーパを有する絶縁物１９２によって、分断される。
【０１８４】
有機化合物層１９４上に、発光素子１９０の第２の電極となる導電膜１９５を形成する。第２の電極は、陰極又は陽極として機能することができる。第２の電極は反射性が高いと好ましく、たとえば、ＡｌやＡｇを有する膜から形成することができる。たとえば、ＭｇとＡｌと有するＭｇ−Ａｇ膜を用いればよい。
【０１８５】
このような状態で、パッケージを行う。封止基板１９８を用いて、Ｓｉトランジスタ、ＯＳトランジスタ、発光素子までをワンチップ化することができる。
発光素子の劣化を防ぐために、封止基板１９８で囲まれた雰囲気中は不活性ガスを充填するとよい。
【０１８６】
このようにして、ＯＳトランジスタに光を照射し、容量素子に蓄積されたデータを強制的に削除することができる。
【０１８７】
（実施の形態１２）
本実施の形態では、論理回路が搭載されたＩＣカードの使用例について説明する。
【０１８８】
ＩＣカード３５０にはチップが搭載されており、メモリ機能を備えることができる。当該メモリ機能に、本発明の論理回路の構成を適用することができる。
【０１８９】
図１７（Ａ）に示すように、メモリ機能を搭載したＩＣカード３５０には、持ち主の個人情報や買い物履歴などのデータが記録されている。当該データは、ＯＳトランジスタを有する論理回路によって蓄積されているため、一定期間保持することができる。
【０１９０】
ＩＣカード３５０を紛失・盗難される場合で，第三者に不正使用される可能性がある。その際、持ち主がカード会社に紛失又は盗難された申し出を行うと、カード会社からその情報が読み取り端末に送信される。このよう状態で第三者が読み取り装置３５１にＩＣカードを通すと、図１７（Ｂ）に示すように、読み取り装置に送信されていた情報が認識され（Ｓ１１）、ＩＣカードに上記データが保持されているか確認され（Ｓ１２）、データ画確認された場合は、データの消去が実施される（Ｓ１３）。緊急性が高い場合は、ＩＣカードにデータが保持されているか確認するステップ（Ｓ１２）を解することなく、データの消去を実施してもよい。
【０１９１】
データの消去とともに、ＩＣカード３５０は使用できない状態となる。
【０１９２】
このように、本願発明の論理回路を搭載したＩＣカードであれば、一定期間の情報保持ができ、第三者に不正使用された場合、当該情報を強制的に削除することができる。
【実施例１】
【０１９３】
本実施例では、ＯＳトランジスタ用いられるＩＧＺＯ系の酸化物半導体の光導電率を測定した。その結果を図１８に示す。図１８のＸ軸は光の光子エネルギーを示し、Ｙ軸は導電率を示す。下記条件１〜条件４として、ＩＧＺＯ系酸化物半導体をスパッタリング法を用いて作製した。共通条件として、ターゲットは、Ｉｎ：Ｇａ：Ｚｎの比が１：１：１のものを用いた。膜厚は５０ｎｍとした。
条件１：基板温度：室温、成膜雰囲気中の酸素：３３％
条件２：基板温度：４００℃、成膜雰囲気中の酸素：３３％
条件３：基板温度：室温、成膜雰囲気中の酸素：１００％
条件４：基板温度：４００℃、成膜雰囲気中の酸素：１００％
【０１９４】
ＩＧＺＯ系の酸化物半導体が有するバンドギャップは３．１［ｅＶ］であるため、光の光子エネルギーが３［ｅＶ］以上の光を照射した。図１８のＸ軸に示す。３．１［ｅＶ］は、光の波長にすると４００ｎｍに相当し、４００ｎｍ以下の波長の光を照射したこととなる。
【０１９５】
いずれの条件で成膜したＩＧＺＯ系酸化物半導体においても、導電率［Ω−１ｃｍ−１］が増加していることがわかる。すなわち、ＩＧＺＯ系酸化物半導体を有するトランジスタは、光を照射すると、導電率が増加することがわかる。導電率が増加した状態であれば、当該トランジスタに電気的に接続された容量素子に蓄積された電荷を放出することができる。このような光は１秒以上照射すればよい。光は、ゲートを透過して、酸化物半導体に照射することができる。また当該光は、ゲートとソース、又はゲートとドレインとの間から酸化物半導体に照射することができる。
【０１９６】
また図１８は、ＩＧＺＯ系酸化物半導体に関する実験結果であるが、酸化物半導体は、ワイドギャップ半導体であることは知られている。すなわち、上記のような光導電率の特性は、酸化物半導体であれば備えていると考えられ、酸化物半導体のバンドギャップ以上の光を照射すればよいことがわかる。たとえばＺｎＯを有するトランジスタであれば、ＺｎＯのバンドギャップが３．３［ｅＶ］であるため、波長３７０ｎｍ以下の光を照射すれば、上記のような光導電率特性を発現することはわかる。
【０１９７】
そこで、このような酸化物半導体トランジスタをメモリセルに用いることにより、ＣＰＵへ供給する電源を停止した状態でも、蓄積された電荷の保持を可能にすることができる。さらに、たとえ当該電源を切ったときであっても、必要に応じて、光照射を行うことで、蓄積された電荷を放出することができ、情報を削除することができる。
【符号の説明】
【０１９８】
Ｃ１  第１の容量素子
Ｃ２  第２の容量素子
１０１  論理回路
１０２  メモリセル
１０３  データ消去手段
１０４  制御回路
１０８ａ  第１の電源
１０８ｂ  第２の電源
１０９  バッテリー
１１０  メモリユニット
１１１  ビット線
１１２  ワード線
１１３  ＯＳトランジスタ
１１４  記憶素子
１１５  配線
１１８  配線
１１９  トランジスタ
１３０  絶縁表面
１３１  ＯＳトランジスタ
１３２  容量素子
１３４  酸化物半導体
１３５  ソース（又はドレイン）
１３６  ドレイン（又はソース）
１３７  導電膜
１３８  絶縁膜
１３９  導電膜
１４０  導電膜
１４１  領域
１４２  領域
１４５  パッシべーション膜
１５１  導電膜
１５２  絶縁膜
１５３  絶縁膜
１６０  Ｓｉトランジスタ
１６１  半導体基板
１６３  絶縁膜
１６４  導電膜
１６５  第１の不純物領域
１６６  絶縁物
１６７  第２の不純物領域
１７０  パッシべーション膜
１７１  絶縁膜
１７２  配線
１７３  第１の接続配線
１７４  第２の接続配線
１８０  遮光膜
１８１  絶縁膜
１９０  発光素子
１９１  絶縁膜
１９２  絶縁物
１９３  導電膜
１９４  有機化合物層
１９５  導電膜
１９８  封止基板
２０１  検出部
２０２  判定部
２０３  消去信号生成部
２１３  光照射手段
２１３ａ  光源
２１３ｂ  駆動回路
７０１  Ｓｉトランジスタ
７０２  Ｓｉトランジスタ
７０３  Ｓｉトランジスタ
７０４  Ｓｉトランジスタ
７０５  Ｓｉトランジスタ
７０６  Ｓｉトランジスタ
７１１  ＯＳトランジスタ
７１２  ＯＳトランジスタ
９０１  Ｓｉトランジスタ
９０２  Ｓｉトランジスタ
９１１  ＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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