(57)【特許請求の範囲】
【請求項１】
複数の通信装置がネットワークを介して接続されたＦＡシステムで使用され、複数のプロトコルでネットワーク層以上の通信処理が可能な前記通信装置に搭載される１チップで構成されるＦＡネットワーク用ＬＳＩであって、
前記ネットワークとの間で通信される制御データについて、データリンク層での処理を行うデータリンク層処理手段と、
前記制御データについてネットワーク層以上での処理を行うプロトコル処理手段と、
相手側通信装置に割り当てられた通信装置識別情報およびＭＡＣアドレスと、前記相手側通信装置で使用されるプロトコルの種類と、を対応付けたプロトコル設定情報を記憶するプロトコル設定情報記憶手段と、
を備え、
前記データリンク層処理手段は、
高速処理が要求されるプロトコルに対応して専用に規定される前記データリンク層での第１データリンク層処理を行う第１データリンク層処理部と、
前記高速処理が要求されるプロトコル以外のプロトコルについて標準的なデータリンク層での第２データリンク層処理を行う第２データリンク層処理部と、
送信する制御データについて所定の基準に従って前記第１データリンク層処理部と前記第２データリンク層処理部の一方を選択し、前記プロトコル処理手段側に配置される第１セレクタ、および受信される制御データについて所定の基準に従って前記第１データリンク層処理部と前記第２データリンク層処理部の一方を選択し、前記ネットワーク側に配置される第２セレクタを有するデータリンク層処理選択部と、
前記制御データに含まれる前記相手側通信装置の通信装置識別情報またはＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得する第１プロトコル情報取得部と、
を有し、
前記データリンク層処理手段は、ハードウェアによって構成され、
前記第１プロトコル情報取得部は、制御データが送信される場合には、送信される制御データの送信先の前記通信装置識別情報に対応するプロトコルを前記プロトコル設定情報から取得し、制御データが受信される場合には、受信された制御データの送信元ＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得し、
前記第１セレクタおよび前記第２セレクタは、前記第１プロトコル情報取得部で取得した前記プロトコルにしたがって前記第１データリンク層処理部および前記第２データリンク層処理部のうちの一方を選択することを特徴とするＦＡネットワーク用ＬＳＩ。
【請求項２】
前記データリンク層処理手段は、当該ＦＡネットワーク用ＬＳＩが搭載される前記通信装置の起動時に、前記第１データリンク層処理部および前記第２データリンク層処理部のうちいずれを実行するかを規定する選択情報を取得する選択情報確認部をさらに有し、
前記データリンク層処理選択部は、取得した前記選択情報に基づいて前記第１データリンク層処理部と前記第２データリンク層処理部のうちの一方を選択することを特徴とする請求項１に記載のＦＡネットワーク用ＬＳＩ。
【請求項３】
前記データリンク層処理選択部は、前記ネットワーク側と前記プロトコル処理手段側にセレクタが設けられることを特徴とする請求項２に記載のＦＡネットワーク用ＬＳＩ。
【請求項４】
前記プロトコル処理手段は、
前記高速処理が要求されるプロトコルで前記制御データに対して処理を行う第１プロトコル処理部と、
前記高速処理が要求されるプロトコル以外の前記プロトコルで前記制御データに対して処理を行う第２プロトコル処理部と、
前記制御データに含まれる前記相手側通信装置の通信装置識別情報またはＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得する第２プロトコル情報取得部と、
送信する制御データまたは受信される制御データごとに、前記第２プロトコル情報取得部で取得した前記プロトコルに従って前記第１プロトコル処理部および前記第２プロトコル処理部のうちの一方を選択するプロトコル処理選択部と、
を備える
ことを特徴とする請求項１に記載のＦＡネットワーク用ＬＳＩ。
【請求項５】
前記プロトコル処理選択部は、前記データリンク層処理手段側に設けられる第１セレクタ、および当該ＦＡネットワーク用ＬＳＩが設けられる前記通信装置で行われる所定の機能処理を行う機能処理手段側に設けられる第２セレクタであり、
前記データリンク層処理選択部は、前記ネットワーク側に設けられる第３セレクタ、および前記プロトコル処理手段側に設けられる第４セレクタであることを特徴とする請求項４に記載のＦＡネットワーク用ＬＳＩ。
【請求項６】
前記プロトコル処理手段は、
前記高速処理が要求されるプロトコルで前記制御データに対して処理を行う第１プロトコル処理部と、
前記高速処理が要求されるプロトコル以外のプロトコルで前記制御データに対して処理を行う第２プロトコル処理部と、
を備え、
前記データリンク層処理手段は、当該ＦＡネットワーク用ＬＳＩが搭載される前記通信装置が前記ネットワークに接続された後に最初に相手側通信装置から前記制御データを受信したときに、相手側通信装置から受信した制御データに含まれるプロトコルを指定するプロトコル指定情報を取得するプロトコル指定情報取得部をさらに有し、
前記第１データリンク層処理部は、前記第１プロトコル処理部と関連付けされ、
前記第２データリンク層処理部は、前記第２プロトコル処理部と関連付けされ、
前記データリンク層処理選択部は、取得した前記プロトコル指定情報に基づいて前記第１データリンク層処理部と前記第２データリンク層処理部のうちの一方を選択することを特徴とする請求項１に記載のＦＡネットワーク用ＬＳＩ。
【請求項７】
前記データリンク層処理選択部は、前記ネットワーク側にのみ設けられるセレクタであることを特徴とする請求項６に記載のＦＡネットワーク用ＬＳＩ。
【請求項８】
複数の通信装置がネットワークを介して接続されたＦＡシステムで使用され、複数のプロトコルでネットワーク層以上の通信処理が可能な前記通信装置であって、
前記ネットワークとの間で、制御データの物理層での処理を行う物理層処理手段と、
前記制御データを用いて所定の処理を行う機能処理手段と、
前記物理層処理手段と前記機能処理手段との間に設けられ、前記制御データに対するデータリンク層での処理とネットワーク層以上での処理を行う１チップで構成されるＦＡネットワーク用ＬＳＩと、
を備え、
前記ＦＡネットワーク用ＬＳＩは、
前記制御データについて前記データリンク層での処理を行うデータリンク層処理手段と、
前記制御データについて前記ネットワーク層以上での処理を行うプロトコル処理手段と、
相手側通信装置に割り当てられた通信装置識別情報およびＭＡＣアドレスと、前記相手側通信装置で使用されるプロトコルの種類と、を対応付けたプロトコル設定情報を記憶するプロトコル設定情報記憶手段と、
を有し、
前記データリンク層処理手段は、
高速処理が要求されるプロトコルに対応して専用に規定される前記データリンク層での第１データリンク層処理を行う第１データリンク層処理部と、
前記高速処理が要求されるプロトコル以外のプロトコルについて標準的なデータリンク層での第２データリンク層処理を行う第２データリンク層処理部と、
送信する制御データについて所定の基準に従って前記第１データリンク層処理部と前記第２データリンク層処理部の一方を選択し、前記プロトコル処理手段側に配置される第１セレクタ、および受信される制御データについて所定の基準に従って前記第１データリンク層処理部と前記第２データリンク層処理部の一方を選択し、前記ネットワーク側に配置される第２セレクタを有するデータリンク層処理選択部と、
前記制御データに含まれる前記相手側通信装置の通信装置識別情報またはＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得する第１プロトコル情報取得部と、
を具備し、
前記データリンク層処理手段は、ハードウェアによって構成され、
前記第１プロトコル情報取得部は、制御データが送信される場合には、送信される制御データの送信先の前記通信装置識別情報に対応するプロトコルを前記プロトコル設定情報から取得し、制御データが受信される場合には、受信された制御データの送信元ＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得し、
前記第１セレクタおよび前記第２セレクタは、前記第１プロトコル情報取得部で取得した前記プロトコルにしたがって前記第１データリンク層処理部および前記第２データリンク層処理部のうちの一方を選択することを特徴とする通信装置。
【請求項９】
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理手段は、当該ＦＡネットワーク用ＬＳＩが搭載される前記通信装置の起動時に、前記第１データリンク層処理部および前記第２データリンク層処理部のうちいずれを実行するかを規定する選択情報を取得する選択情報確認部をさらに有し、
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理選択部は、取得した前記選択情報に基づいて前記第１データリンク層処理部と前記第２データリンク層処理部のうちの一方を選択することを特徴とする請求項８に記載の通信装置。
【請求項１０】
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理選択部は、前記ネットワーク側と前記プロトコル処理手段側にセレクタが設けられることを特徴とする請求項９に記載の通信装置。
【請求項１１】
前記ＦＡネットワーク用ＬＳＩの前記プロトコル処理手段は、
前記高速処理が要求されるプロトコルで前記制御データに対して処理を行う第１プロトコル処理部と、
前記高速処理が要求されるプロトコル以外の前記プロトコルで前記制御データに対して処理を行う第２プロトコル処理部と、
前記制御データに含まれる前記相手側通信装置の通信装置識別情報またはＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得する第２プロトコル情報取得部と、
送信する制御データまたは受信される制御データごとに、前記第２プロトコル情報取得部で取得した前記プロトコルに従って前記第１プロトコル処理部および前記第２プロトコル処理部のうちの一方を選択するプロトコル処理選択部と、
を備えることを特徴とする請求項８に記載の通信装置。
【請求項１２】
前記ＦＡネットワーク用ＬＳＩの前記プロトコル処理選択部は、前記データリンク層処理手段側に設けられる第１セレクタ、および前記ＦＡネットワーク用ＬＳＩが設けられる前記通信装置で行われる所定の機能処理を行う機能処理手段側に設けられる第２セレクタであり、
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理選択部は、前記ネットワーク側に設けられる第３セレクタ、および前記プロトコル処理手段側に設けられる第４セレクタであることを特徴とする請求項１１に記載の通信装置。
【請求項１３】
前記ＦＡネットワーク用ＬＳＩの前記プロトコル処理手段は、
前記高速処理が要求されるプロトコルで前記制御データに対して処理を行う第１プロトコル処理部と、
前記高速処理が要求されるプロトコル以外のプロトコルで前記制御データに対して処理を行う第２プロトコル処理部と、
を備え、
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理手段は、当該ＦＡネットワーク用ＬＳＩが搭載される前記通信装置が前記ネットワークに接続された後に最初に相手側通信装置から前記制御データを受信したときに、相手側通信装置から受信した制御データに含まれるプロトコルを指定するプロトコル指定情報を取得するプロトコル指定情報取得部をさらに有し、
前記ＦＡネットワーク用ＬＳＩの前記第１データリンク層処理部は、前記第１プロトコル処理部と関連付けされ、
前記ＦＡネットワーク用ＬＳＩの前記第２データリンク層処理部は、前記第２プロトコル処理部と関連付けされ、
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理選択部は、取得した前記プロトコル指定情報に基づいて前記第１データリンク層処理部と前記第２データリンク層処理部のうちの一方を選択することを特徴とする請求項８に記載の通信装置。
【請求項１４】
前記ＦＡネットワーク用ＬＳＩの前記データリンク層処理選択部は、前記ネットワーク側にのみ設けられるセレクタであることを特徴とする請求項１３に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＡ（Factory  Automation）ネットワーク用ＬＳＩ（Large  Scale  Integrated  circuit）および通信装置に関するものである。
【背景技術】
【０００２】
ＦＡ機器メーカからは同一のハードウェア（以下、Ｈ／Ｗという）で複数のＦＡネットワーク用プロトコルに対応したいという要求があり、Ethernet（登録商標）ベースのマルチプロトコル対応ＬＳＩが製品化されつつある。ＦＡ機器用ではないが、デジタル複合機において、マルチプロトコル対応ＬＳＩについての発明が提案されている（たとえば、特許文献１参照）。この特許文献１には、高速コネクションと低速コネクションでの処理を切り分けるネットワークＬＳＩを有する複合機が開示されている。この複合機では、アプリケーションが高速コネクションを要求する場合には、ネットワークＬＳＩの高速コネクションに処理を振り分け、ＴＣＰ（Transmission  Control  Protocol）／ＩＰ（Internet  Protocol）プロトコルをＨ／Ｗ処理により実行する。一方、アプリケーションが低速コネクションを要求する場合には、低速コネクションに処理を振り分け、ネットワークＬＳＩではないＴＣＰ／ＩＰ処理部で、ＴＣＰ／ＩＰプロトコルのソフトウェア（以下、Ｓ／Ｗという）処理を行い、ネットワークＬＳＩではＴＣＰ／ＩＰ処理を行わない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２０１７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載したように、従来のネットワーク用ＬＳＩでは、ネットワーク層以上の処理で高速コネクションにするか低速コネクションにするかを分けており、データリンク層以下で処理を切り分けることに関しては従来提案されていなかった。また、特許文献１は、通常のネットワークを対象としたものであり、ＦＡネットワークのようにリアルタイム性が要求される通信機器に関するものではない。
【０００５】
この発明は上記に鑑みてなされたもので、データリンク層で複数のプロトコルが使用される可能性があるＦＡネットワークの環境下において、ＦＡネットワーク用ＬＳＩを変更しなくてもいずれのプロトコルでも通信可能なＦＡネットワーク用ＬＳＩおよび通信装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、この発明にかかるＦＡネットワーク用ＬＳＩは、複数の通信装置がネットワークを介して接続されたＦＡシステムで使用され、複数のプロトコルでネットワーク層以上の通信処理が可能な前記通信装置に搭載される１チップで構成されるＦＡネットワーク用ＬＳＩであって、前記ネットワークとの間で通信される制御データについて、データリンク層での処理を行うデータリンク層処理手段と、前記制御データについてネットワーク層以上での処理を行うプロトコル処理手段と、相手側通信装置に割り当てられた通信装置識別情報およびＭＡＣアドレスと、前記相手側通信装置で使用されるプロトコルの種類と、を対応付けたプロトコル設定情報を記憶するプロトコル設定情報記憶手段と、を備え、前記データリンク層処理手段は、高速処理が要求されるプロトコルに対応して専用に規定される前記データリンク層での第１データリンク層処理を行う第１データリンク層処理部と、前記高速処理が要求されるプロトコル以外のプロトコルについて標準的なデータリンク層での第２データリンク層処理を行う第２データリンク層処理部と、送信する制御データについて所定の基準に従って前記第１データリンク層処理部と前記第２データリンク層処理部の一方を選択し、前記プロトコル処理手段側に配置される第１セレクタ、および受信される制御データについて所定の基準に従って前記第１データリンク層処理部と前記第２データリンク層処理部の一方を選択し、前記ネットワーク側に配置される第２セレクタを有するデータリンク層処理選択部と、前記制御データに含まれる前記相手側通信装置の通信装置識別情報またはＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得する第１プロトコル情報取得部と、を有し、前記データリンク層処理手段は、ハードウェアによって構成され、前記第１プロトコル情報取得部は、制御データが送信される場合には、送信される制御データの送信先の前記通信装置識別情報に対応するプロトコルを前記プロトコル設定情報から取得し、制御データが受信される場合には、受信された制御データの送信元ＭＡＣアドレスに対応するプロトコルを前記プロトコル設定情報から取得し、前記第１セレクタおよび前記第２セレクタは、前記第１プロトコル情報取得部で取得した前記プロトコルにしたがって前記第１データリンク層処理部および前記第２データリンク層処理部のうちの一方を選択することを特徴とする。
【発明の効果】
【０００７】
この発明によれば、ＦＡネットワーク用ＬＳＩのＭＡＣ処理部に、Ｈ／Ｗで構成した専用ＭＡＣ処理部と標準ＭＡＣ処理部を設け、予め選択された一方を使用するようにしたので、高速プロトコルと低速プロトコルが使用可能なＦＡネットワークで実際に使用されるプロトコルが高速プロトコルであっても低速プロトコルであっても１つのＦＡネットワーク用ＬＳＩで静的に対応することができるという効果を有する。また、高速プロトコルを含む複数のＦＡネットワーク用プロトコルに対応するＦＡネットワーク対応機器のコストを削減することができるという効果を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態１によるＦＡネットワークシステムの構成の一例を模式的に示す図である。
【図２】図２は、実施の形態１によるマスタおよびスレーブの構成を模式的に示すブロック図である。
【図３】図３は、実施の形態２によるＦＡネットワークシステムの構成の一例を模式的に示す図である。
【図４】図４は、実施の形態２によるマスタの構成を模式的に示すブロック図である。
【図５】図５は、プロトコル設定情報の一例を示す図である。
【図６】図６は、実施の形態３によるＦＡネットワークシステムの構成の一例を模式的に示す図である。
【図７】図７は、実施の形態３によるスレーブの構成を模式的に示すブロック図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、この発明にかかるＦＡネットワーク用ＬＳＩおよび通信装置の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。なお、以下では、一般的なＦＡネットワーク用ＬＳＩの構成とその問題点を説明した後、実施の形態についての説明を行う。
【００１０】
これまでのマルチプロトコル対応ＬＳＩは、１チップの中にネットワーク層以上のプロトコル処理を行うＳ／Ｗを実行するためのＣＰＵ（Central  Processing  Unit）と、データリンク層の処理を行うEthernet（登録商標）規格に沿った標準ＭＡＣ（Media  Access  Control）処理部と、を内蔵し（物理層の処理を行うＰＨＹ処理部を内蔵するものもある）、ネットワーク層以上のプロトコル処理を行うＳ／Ｗを交換することによりマルチプロトコルに対応していた。
【００１１】
ＦＡネットワークでは、リアルタイム性が要求される処理とそうでない処理とに分けることができる。前者のような処理の場合には、リアルタイム性を満たすために速い処理が必要となるが、後者のような処理の場合には、リアルタイム性を満たすことが要求されないため、遅い処理でもかまわない。そこで、リアルタイム性が要求される処理に対して、リアルタイム性を実現する高速での処理を行うための高速プロトコルを規定し、リアルタイム性が要求されない処理に対して、高速プロトコルでの処理ほど速くない低速で処理を行うための低速プロトコルを規定することができる。
【００１２】
ところで、標準ＭＡＣでは、標準ＭＡＣの規格上高速プロトコル処理の一部を外部で実行する必要があるため、Ｈ／Ｗでプロトコル処理の一部を実行してもオーバーヘッド等により処理が遅くなってしまう。このため標準ＭＡＣを使用する従来のマルチプロトコル対応ＬＳＩでは高速プロトコルを実現することができない。そこで、ネットワーク層以上が高速プロトコルの場合に、データリンク層で標準的に使用されているプロトコルである標準ＭＡＣではなく、標準ＭＡＣに比べてプロトコル処理の一部を高速に行うことが可能なデータリンク層のプロトコル（以下、専用ＭＡＣという）を設けることで、さらに高速性を実現することが可能になる。この専用ＭＡＣでは、上記した標準ＭＡＣでのプロトコル処理の一部を外部で実行する部分を省略することで、標準ＭＡＣに比して高速な処理を実現している。
【００１３】
しかし、高速プロトコルを含む複数のプロトコルに対応するには、標準ＭＡＣで動作可能な複数のプロトコル（低速プロトコル）用ＬＳＩと高速プロトコル用ＬＳＩが必要になってしまう。つまり、２以上のＬＳＩが必要となるため、高速プロトコルを含む複数のＦＡネットワーク用プロトコルに対応するＦＡネットワーク対応機器のコストが高くなってしまうという問題点があった。
【００１４】
以下の実施の形態では、高速プロトコルと低速プロトコルに１台で対応することができるネットワーク用ＬＳＩおよび通信装置について説明する。
【００１５】
実施の形態１．
図１は、実施の形態１によるＦＡネットワークシステムの構成の一例を模式的に示す図である。ＦＡネットワークシステムは、プログラマブルコントローラなどが保持する通信装置であるマスタ１０と、Ｉ／Ｏ（Input/Output）装置などが保持する通信装置であるスレーブ２０−１〜２０−Ｎと、が伝送路（ネットワーク）３０を介して接続されている。なお、以下の実施の形態では、伝送路３０として、Ethernet（登録商標）を用いる場合を例に挙げる。
【００１６】
ＦＡネットワークシステムでは、マスタ１０は伝送路３０を通してスレーブ２０−１〜２０−Ｎに制御指令を送り、スレーブ２０−１〜２０−Ｎはこの制御指令に対応した処理を実行し、結果をマスタ１０に返す。このやり取りは、周期的に繰り返し実行され、リアルタイム性が要求される。また、このＦＡネットワークシステムでは、マスタ１０とスレーブ２０−１〜２０−Ｎのやり取りは単一のプロトコルで行われるものとする。
【００１７】
図２は、実施の形態１によるマスタおよびスレーブの構成を模式的に示すブロック図である。マスタ１０およびスレーブ２０は、伝送路３０（Ethernet（登録商標））の物理層での標準的な処理を実現する物理層処理手段であるＰＨＹ処理部１１０と、複数のＦＡネットワーク用プロトコルに対応するＦＡネットワーク用ＬＳＩであるマルチプロトコル対応ＬＳＩ１２０と、マスタ１０またはスレーブ２０の通信装置としての機能を実行する機能処理手段である機能処理部１５０と、を有する。機能処理部１５０で実行される機能は、たとえばマスタ１０がコントローラの場合には、制御プログラムによるスレーブ２０の制御であり、スレーブ２０がＩ／Ｏ装置の場合には、外部出力回路による外部との入出力などである。なお、ここで挙げた例ではマスタ１０の機能処理部１５０はＳ／Ｗによって処理され、スレーブ２０の機能処理部１５０はＨ／Ｗによって処理されているが、マスタ１０／スレーブ２０に関係なく機能処理部１５０がＳ／ＷまたはＨ／Ｗのいずれで処理されるようにしてもよい。
【００１８】
マルチプロトコル対応ＬＳＩ１２０は、伝送路３０のデータリンク層での処理を実現するデータリンク層処理手段であるＭＡＣ処理部１３０と、プロトコル処理手段である内蔵ＣＰＵ１４０と、を有する。
【００１９】
ＭＡＣ処理部１３０は、高速プロトコルを実現するための高速化機能を内蔵した専用ＭＡＣでデータリンク層での処理を行う第１データリンク層処理部である専用ＭＡＣ処理部１３１と、低速プロトコルで使用される標準ＭＡＣでデータリンク層での処理を行う第２データリンク層処理部である標準ＭＡＣ処理部１３２と、専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２のどちらを使用するかを選択するデータリンク層処理選択部であるＭＡＣセレクタ１３３と、を有する。
【００２０】
専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２は、それぞれ専用ＭＡＣと標準ＭＡＣに対応した通信処理をＨ／Ｗで行うことが可能な構成を有している。また、ＭＡＣセレクタ１３３は、ＰＨＹ処理部１１０側に配置されるセレクタ１３３ａおよび内蔵ＣＰＵ１４０側に配置されるセレクタ１３３ｂと、専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２のどちらを使用するかを選択する選択情報をマスタ１０またはスレーブ２０の起動時に確認し、確認した選択情報に基づいてセレクタ１３３ａ，１３３ｂを設定する選択情報確認部１３４と、を有する。
【００２１】
内蔵ＣＰＵ１４０は、ネットワーク層以上のプロトコル処理を行うプロトコル処理プログラムを読み込んで、プロトコル処理を実行するプロトコル処理部１４１を有する。このプロトコル処理プログラムを変更することによって、高速プロトコルおよび複数の低速プロトコルに対応することが可能になる。
【００２２】
また、実施の形態１では、ＭＡＣ処理部１３０のインタフェース（ＰＨＹ処理部１１０側と内蔵ＣＰＵ１４０側のそれぞれ）を１系統のみとしている。これによって、外部の回路数を減らすことができ、装置のコスト削減を実現することができる。
【００２３】
このように、実施の形態１によるマルチプロトコル対応ＬＳＩ１２０では、高速プロトコルを実現するために、標準ＭＡＣでの処理を高速化させた専用ＭＡＣを定義し、この専用ＭＡＣを処理する専用ＭＡＣ処理部１３１と、高速プロトコル以外の低速プロトコルで使用される標準ＭＡＣを処理する標準ＭＡＣ処理部１３２と、を設け、これらをＭＡＣセレクタ１３３で切り替える。その結果、専用ＭＡＣと標準ＭＡＣとの間の選択処理の高速化が可能になる。
【００２４】
つぎに、このような構成の通信装置における制御データの送受信処理について、図２を参照しながら説明する。
【００２５】
（１）制御データの送信処理の場合
まず、マスタ１０／スレーブ２０の起動時に、マスタ１０／スレーブ２０のＭＡＣセレクタ１３３の選択情報確認部１３４は、ＦＡネットワークのプロトコルに応じて設定された設定スイッチ、設定ファイルまたは製品出荷時の設定などの選択情報を確認し、セレクタ１３３ａ，１３３ｂを選択情報に基づいて切り替える。なお、最初にセレクタ１３３ａ，１３３ｂの設定が行われると、以後選択の変更は発生しない。
【００２６】
ついで、機能処理部１５０で実行された結果である制御データが、プロトコル処理プログラムに基づいて、内蔵ＣＰＵ１４０のプロトコル処理部１４１によって処理される。プロトコル処理部１４１は、プロトコル処理プログラムで規定されるプロトコルに従って制御データをＭＡＣ処理部１３０に送る。
【００２７】
その後、ＭＡＣ処理部１３０では、ＭＡＣセレクタ１３３によって最初に設定された選択内容に従って、専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２を使用して制御データをEthernet（登録商標）の規格に従い処理を行った後、ＰＨＹ処理部１１０に送る。そして、ＰＨＹ処理部１１０はEthernet（登録商標）の規格に従って制御データを伝送路３０に送信する。
【００２８】
（２）制御データの受信処理の場合
受信処理の場合も送信処理の場合と同様に、マスタ１０／スレーブ２０の起動時に、マスタ１０／スレーブ２０のＭＡＣセレクタ１３３の選択情報確認部１３４は、選択情報を確認し、セレクタ１３３ａ，１３３ｂを選択情報に基づいて切り替える処理を行う。なお、最初にセレクタ１３３ａ，１３３ｂの設定が行われると、以後選択の変更は発生しない。
【００２９】
ついで、ＰＨＹ処理部１１０は、伝送路３０から制御データを受信すると、ＭＡＣ処理部１３０に受信した制御データを送る。ＭＡＣ処理部１３０では、ＭＡＣセレクタ１３３によって起動時に選択された専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２に制御データが送られる。
【００３０】
選択されたＭＡＣが標準ＭＡＣ処理部１３２の場合には、標準ＭＡＣ処理部１３２は、制御データのＭＡＣアドレスをチェックする。ＭＡＣアドレスが自局のものであれば制御データを内蔵ＣＰＵ１４０へと送り、自局のものでない場合には制御データを破棄する。また、ＭＡＣアドレスがブロードキャストアドレスまたはマルチキャストアドレスである場合には、制御データを内蔵ＣＰＵ１４０に送る。
【００３１】
一方、選択されたＭＡＣが専用ＭＡＣ処理部１３１の場合には、専用ＭＡＣ処理部１３１は、制御データのＭＡＣアドレスをチェックする。ＭＡＣアドレスが自局のものであれば制御データをチェックし、高速プロトコルに必要な処理を行い、自局に必要な制御データである場合には内蔵ＣＰＵ１４０に制御データを送る。また、自局に必要な制御データでない場合には制御データを破棄する。また、ＭＡＣアドレスが自局のものでない場合にも制御データを破棄する。
【００３２】
その後、内蔵ＣＰＵ１４０のプロトコル処理部１４１は、専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２から制御データを受け取ると、プロトコル処理プログラムに従って必要なプロトコル処理を行う。プロトコル処理部１４１は、制御データを機能処理部１５０に送り、機能処理部１５０は、制御データを用いて所定の処理を行う。
【００３３】
実施の形態１では、マルチプロトコル対応ＬＳＩ１２０のＭＡＣ処理部１３０に、Ｈ／Ｗで構成した専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２を設け、予め選択された一方を使用するようにした。これによって、高速プロトコルと低速プロトコルが使用可能なＦＡネットワークで実際に使用されるプロトコルが高速プロトコルであっても低速プロトコルであっても１つのマルチプロトコル対応ＬＳＩ１２０で静的に対応することができる。また、専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２を有するＭＡＣ処理部１３０のＰＨＹ処理部１１０側のインタフェースと、内蔵ＣＰＵ１４０側のインタフェースをともに１系統としたので、部品点数も抑制することができ、ＦＡネットワーク対応機器のコストを削減することができる。
【００３４】
実施の形態２．
図３は、実施の形態２によるＦＡネットワークシステムの構成の一例を模式的に示す図である。このＦＡネットワークシステムも、実施の形態１と同様に、マスタ１０と、スレーブ２０−１〜２０−Ｎと、が伝送路（たとえばEthernet（登録商標））３０を介して接続されている。ただし、スレーブ２０−１，・・・とマスタ１０との間で高速プロトコルで通信が行われ、スレーブ２０−２，・・・，２０−Ｎとマスタ１０との間で低速プロトコルで通信が行われている。すなわち、実施の形態２では、マスタ１０と複数のスレーブ２０−１〜２０−Ｎとの間のやり取りにおいて、高速プロトコルと低速プロトコルが共存している点が実施の形態１とは異なる。
【００３５】
図４は、実施の形態２によるマスタの構成を模式的に示すブロック図である。このマスタ１０は、マルチプロトコル対応ＬＳＩ１２０内の内蔵ＣＰＵ１４０Ａの構成が実施の形態１のものとは異なっている。すなわち、内蔵ＣＰＵ１４０Ａは、高速プロトコル処理プログラムに従ってネットワーク層以上の高速プロトコル処理を行う第１プロトコル処理部である高速プロトコル処理部１４２と、低速プロトコル処理プログラムに従ってネットワーク層以上の低速プロトコル処理を行う第２プロトコル処理部である低速プロトコル処理部１４３と、高速プロトコル処理部１４２と低速プロトコル処理部１４３のどちらを使用するかを選択するプロトコル処理選択部であるプロトコルセレクタ１４４と、制御データの送受信時におけるプロトコルの切り替え処理の設定に関するプロトコル設定情報を記憶するプロトコル設定情報記憶部１４５と、を有する。
【００３６】
図５は、プロトコル設定情報の一例を示す図である。プロトコル設定情報は、送信先ＩＤ、送信先ＭＡＣアドレスおよびプロトコルを含む。送信先ＩＤは、機能処理部１５０で送信先のスレーブ２０を指定する際に使われる識別子であり、番号でもよいし、名称でもよい。送信先ＭＡＣアドレスは、受信時に使用するプロトコルを判断する際に使用される。プロトコルは、送信先ＩＤまたは送信先ＭＡＣアドレスで特定されるスレーブ２０で使用されるプロトコル（たとえば、ネットワーク層以上で使用するプロトコル）を指定するものである。
【００３７】
また、プロトコルセレクタ１４４は、ＭＡＣ処理部１３０側に配置されるセレクタ１４４ａおよび機能処理部１５０側に配置されるセレクタ１４４ｂと、送受信される制御データごとに、プロトコル設定情報からプロトコルを取得するプロトコル情報取得部１４４ｃと、を有する。具体的には、機能処理部１５０から渡される制御データに対しては、プロトコル情報取得部１４４ｃは、制御データに含まれる送信先ＩＤに一致するプロトコルをプロトコル設定情報から取得し、セレクタ１４４ｂは、取得したプロトコルに基づいて選択を行う。また、ＭＡＣ処理部１３０から渡される制御データに対しては、プロトコル情報取得部１４４ｃは、制御データの送信元ＭＡＣアドレスに一致する送信先ＭＡＣアドレスをプロトコル設定情報中で検索して一致するプロトコルを取得し、セレクタ１４４ａは、取得したプロトコルに基づいて選択を行う。
【００３８】
さらに、ＭＡＣ処理部１３０のＭＡＣセレクタ１３３は、送受信される制御データごとに、プロトコル設定情報からプロトコルを取得するプロトコル情報取得部１３３ｄをさらに有する。なお、ＭＡＣセレクタ１３３の専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２のいずれかの選択処理は、プロトコルセレクタ１４４での処理と同様である。ただし、取得したプロトコルが高速プロトコルの場合には専用ＭＡＣ処理部１３１が選択され、低速プロトコルの場合には標準ＭＡＣ処理部１３２が選択される。
【００３９】
なお、実施の形態１と同一の構成要素には同一の符号を付して、その説明を省略している。また、スレーブ２０−１〜２０−Ｎの構成は、実施の形態１と同じである。
【００４０】
つぎに、このような構成の通信装置における制御データの送受信処理について、図４を参照しながら説明する。
【００４１】
（１）制御データの送信処理の場合
まず、機能処理部１５０で実行された結果である制御データが、内蔵ＣＰＵ１４０Ａのプロトコルセレクタ１４４に送られる。このとき、機能処理部１５０は、プロトコル設定情報記憶部１４５中のプロトコル設定情報に基づいて、送信先のスレーブ２０の送信先ＩＤを指定する。
【００４２】
ついで、プロトコルセレクタ１４４のプロトコル情報取得部１４４ｃは、送信先ＩＤに対応するプロトコルをプロトコル設定情報記憶部１４５のプロトコル設定情報から取得し、セレクタ１４４ａ，１４４ｂは、取得したプロトコルの種類に応じて切り替えを行う。そして、プロトコルセレクタ１４４は、制御データを高速プロトコル処理部１４２または低速プロトコル処理部１４３に渡す。
【００４３】
その後、高速プロトコル処理部１４２または低速プロトコル処理部１４３は、各プロトコルに従って制御データの処理を行った後、制御データをＭＡＣ処理部１３０に送る。ついで、ＭＡＣ処理部１３０のプロトコル情報取得部１３３ｄは、送信先ＩＤに対応するプロトコルをプロトコル設定情報記憶部１４５のプロトコル設定情報から取得し、セレクタ１３３ａ，１３３ｂは、取得したプロトコルの種類に応じて切り替えを行う。ここでは、プロトコル設定情報のプロトコルが「高速プロトコル」の場合には「専用ＭＡＣ処理部１３１」であると判定し、「低速プロトコル」の場合には「標準ＭＡＣ処理部１３２」であると判定する。
【００４４】
そして、ＭＡＣセレクタ１３３は、制御データを専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２に送る。専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２での制御データの処理は、実施の形態１と同様であり、それぞれ専用ＭＡＣまたは標準ＭＡＣで規定されるEthernet（登録商標）の規格に従って制御データを処理し、ＰＨＹ処理部１１０に送る。最後にＰＨＹ処理部１１０は、Ethernet（登録商標）の規格に従って制御データを伝送路３０に送信する。
【００４５】
（２）制御データの受信処理の場合
まず、ＰＨＹ処理部１１０は、伝送路３０から制御データを受信すると、ＭＡＣ処理部１３０に受信した制御データを送る。ＭＡＣ処理部１３０のプロトコル情報取得部１３３ｄは、受信した制御データの送信元ＭＡＣアドレスと、プロトコル設定情報中の送信先ＭＡＣアドレスと、を比較し、一致したレコードのプロトコルを取得する。そして、セレクタ１３３ａ，１３３ｂは、取得したプロトコルの種類に応じて切り替えを行う。ここでは、プロトコル設定情報のプロトコルが「高速プロトコル」の場合には「専用ＭＡＣ処理部１３１」であると判定し、「低速プロトコル」の場合には「標準ＭＡＣ処理部１３２」であると判定する。そして、ＭＡＣセレクタ１３３は、制御データを専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２に送る。
【００４６】
選択されたＭＡＣが標準ＭＡＣ処理部１３２の場合には、標準ＭＡＣ処理部１３２は、制御データのＭＡＣアドレスをチェックする。ＭＡＣアドレスが自局のものであれば制御データを内蔵ＣＰＵ１４０Ａの低速プロトコル処理部１４３へと送り、自局のものでない場合には制御データを破棄する。また、ＭＡＣアドレスがブロードキャストアドレスまたはマルチキャストアドレスである場合には、制御データを内蔵ＣＰＵ１４０Ａの低速プロトコル処理部１４３に送る。
【００４７】
一方、選択されたＭＡＣが専用ＭＡＣ処理部１３１の場合には、専用ＭＡＣ処理部１３１は、制御データのＭＡＣアドレスをチェックする。ＭＡＣアドレスが自局のものであれば制御データをチェックし、高速プロトコルに必要な処理を行い、自局に必要な制御データである場合には内蔵ＣＰＵ１４０Ａの高速プロトコル処理部１４２に制御データを送る。また、自局に必要な制御データでない場合には制御データを破棄する。さらに、ＭＡＣアドレスが自局のものでない場合にも制御データを破棄する。
【００４８】
ＭＡＣ処理部１３０から内蔵ＣＰＵ１４０Ａに制御データが渡されると、プロトコルセレクタ１４４のプロトコル情報取得部１４４ｃは、受信した制御データの送信元ＭＡＣアドレスと、プロトコル設定情報中の送信先ＭＡＣアドレスと、を比較し、一致したレコードのプロトコルを取得する。そして、セレクタ１４４ａ，１４４ｂは、取得したプロトコルの種類に応じて切り替えを行う。そして、プロトコルセレクタ１４４は、制御データを高速プロトコル処理部１４２または低速プロトコル処理部１４３に送る。
【００４９】
その後、高速プロトコル処理部１４２または低速プロトコル処理部１４３は、各プロトコルに従って制御データの処理を行った後、制御データを機能処理部１５０に送る。そして、機能処理部１５０は、制御データを用いて所定の処理を行う。
【００５０】
実施の形態２では、データリンク層でのプロトコル処理を行うＨ／Ｗからなる専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２とを設け、処理する制御データの通信相手のＭＡＣアドレスに応じて、ＭＡＣセレクタ１３３でいずれかのＭＡＣ処理部が選択されるようにした。また、ネットワーク層以上でのプロトコル処理を行うＳ／Ｗからなる高速プロトコル処理部１４２と低速プロトコル処理部１４３とを設け、処理する制御データの通信相手に応じて、プロトコルセレクタ１４４でいずれかのプロトコル処理部（プロトコル処理プログラム）が選択されるようにした。これによって、使用するプロトコルが異なるスレーブ２０が伝送路３０中に混在する状況下でも、マスタ１０については、１台のマルチプロトコル対応ＬＳＩ１２０でそれぞれのプロトコルに対応する処理に動的に対応することができる。
【００５１】
また、同一の伝送路３０に複数のプロトコル（高速プロトコルと低速プロトコル）を共存させることができるので、それぞれのプロトコルに対応した通信装置をそのまま使用することができる。すなわち、伝送路３０に様々な種類の機器を接続できる。さらに、高速プロトコル内に低速プロトコルを通すためにプロトコルを変換するゲートウェイ、または一方のデータをカプセル化して通すような機器を省くことが可能になる。さらにまた、専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２の切り替えが制御データの送受信処理時に常に発生するので、ＭＡＣセレクタ１３３をＭＡＣ処理部１３０に内蔵することによる切り替え速度の高速化が可能になる。
【００５２】
実施の形態３．
図６は、実施の形態３によるＦＡネットワークシステムの構成の一例を模式的に示す図である。この図６では、高速プロトコルで通信を行うマスタ１０−１とスレーブ２０とが伝送路３１（たとえばEthernet（登録商標））で接続された第１ネットワークと、低速プロトコルで通信を行うマスタ１０−２とスレーブ２０とが伝送路３２（たとえばEthernet（登録商標））で接続された第２ネットワークと、が切り離されて配置されている場合を示している。なお、第１ネットワークと第２ネットワークには、他のスレーブも接続されている。
【００５３】
この実施の形態３では、たとえば第１ネットワークに接続されているスレーブ２０を第２ネットワークに移動させる場合のように、異なるプロトコルで通信が行われているネットワークにスレーブ２０を移動させる場合に、プロトコルの変更の設定を不要とするスレーブ２０について説明する。
【００５４】
図７は、実施の形態３によるスレーブの構成を模式的に示すブロック図である。このスレーブ２０は、マルチプロトコル対応ＬＳＩ１２０内のＭＡＣ処理部１３０Ｂと内蔵ＣＰＵ１４０Ｂの構成が実施の形態１のものとは異なっている。
【００５５】
内蔵ＣＰＵ１４０Ｂは、高速プロトコル処理プログラムに従ってネットワーク層以上の高速プロトコル処理を行う第１プロトコル処理部である高速プロトコル処理部１４６と、低速プロトコル処理プログラムに従ってネットワーク層以上の低速プロトコル処理を行う第２プロトコル処理部である低速プロトコル処理部１４７と、を有する。
【００５６】
ＭＡＣ処理部１３０ＢのＭＡＣセレクタ１３３は、ＰＨＹ処理部１１０側のセレクタ１３３ａのみ配置され、内蔵ＣＰＵ１４０Ｂ側には配置されていない。そのため、専用ＭＡＣ処理部１３１は、内蔵ＣＰＵ１４０Ｂの高速プロトコル処理部１４６と対応付けられ（接続され）、標準ＭＡＣ処理部１３２は、内蔵ＣＰＵ１４０Ｂの低速プロトコル処理部１４７と対応付けられる（接続される）。
【００５７】
また、ＭＡＣセレクタ１３３は、スレーブ２０が現在のネットワークに接続されて初めて制御データをマスタ１０から受信した場合に、その制御データに含まれるEtherTypeを調べ、プロトコルのタイプを取得するプロトコル指定情報取得部であるプロトコル情報取得部１３３ｄをさらに有する。
【００５８】
なお、ＭＡＣセレクタ１３３のセレクタ１３３ａは、プロトコル情報取得部１３３ｄで取得されたプロトコルのタイプに従って切り替えを行う。たとえば、取得されたプロトコルのタイプが０ｘ０８００（ＩＰｖ４）または低速プロトコルのタイプである場合には、セレクタ１３３ａは標準ＭＡＣ処理部１３２側に切り替え、取得されたプロトコルのタイプが高速プロトコルのタイプである場合には、セレクタ１３３ａは専用ＭＡＣ処理部１３１側に切り替える。なお、この切り替えは最初の制御データ受信時のみ実施され、以後、制御データを受信してもＭＡＣセレクタ１３３の切り替えは行われない。
【００５９】
なお、実施の形態１と同一の構成要素には同一の符号を付して、その説明を省略している。また、マスタ１０の構成は、実施の形態１または実施の形態２と同じである。
【００６０】
つぎに、このような構成の通信装置における制御データの送受信処理について、図７を参照しながら説明する。
【００６１】
（１）制御データの受信処理の場合
まず、スレーブ２０が高速プロトコルまたは低速プロトコルで処理が行われるネットワークに接続された後、ＰＨＹ処理部１１０で伝送路３１，３２から初めて制御データを受信すると、ＭＡＣ処理部１３０Ｂに受信した制御データが送られる。ＭＡＣ処理部１３０Ｂのプロトコル情報取得部１３３ｄは、低速プロトコルのタイプであるか高速プロトコルのタイプであるかを制御データのEtherTypeから取得し、セレクタ１３３ａは、取得したプロトコルのタイプの結果に基づいて切り替えを行う。セレクタ１３３ａは、高速プロトコルの場合には専用ＭＡＣ処理部１３１側に切り替え、低速プロトコルの場合には標準ＭＡＣ処理部１３２側に切り替える。ついで、ＭＡＣセレクタ１３３は、制御データを選択された専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２に送る。
【００６２】
選択されたＭＡＣが標準ＭＡＣ処理部１３２の場合には、標準ＭＡＣ処理部１３２は、制御データのＭＡＣアドレスをチェックする。ＭＡＣアドレスが自局のものであれば制御データを、標準ＭＡＣ処理部１３２に予め関連付けられていた低速プロトコル処理部１４７へと送り、自局のものでない場合には制御データを破棄する。また、ＭＡＣアドレスがブロードキャストアドレスまたはマルチキャストアドレスである場合にも、制御データを低速プロトコル処理部１４７に送る。低速プロトコル処理部１４７は、低速プロトコル処理プログラムに基づいて必要なプロトコル処理を行い、制御データを機能処理部１５０に送る。
【００６３】
一方、選択されたＭＡＣが専用ＭＡＣ処理部１３１の場合には、専用ＭＡＣ処理部１３１は、制御データのＭＡＣアドレスをチェックする。ＭＡＣアドレスが自局のものであれば制御データをチェックし、高速プロトコルに必要な処理を行い、自局に必要な制御データである場合には、専用ＭＡＣ処理部１３１に予め関連付けられていた高速プロトコル処理部１４６へと送る。また、自局に必要な制御データでない場合には制御データを破棄する。さらに、ＭＡＣアドレスが自局のものでない場合にも制御データを破棄する。高速プロトコル処理部１４６は、高速プロトコル処理プログラムに基づいて必要なプロトコル処理を行い、制御データを機能処理部１５０に送る。
【００６４】
なお、セレクタ１３３ａの切り替え処理については、スレーブ２０が最初に伝送路に接続される際に行われ、その後は固定となる。そのため、２回目以降に制御データを受信した際には、上記したセレクタ１３３ａの切り替え処理は行われず、ＭＡＣセレクタ１３３のセレクタ１３３ａで設定された方向に送られる。
【００６５】
（２）制御データの送信処理の場合
機能処理部１５０は、受信した制御データに基づいて所定の機能を実行し、その結果である制御データを、制御データを送ってきた高速プロトコル処理部１４６または低速プロトコル処理部１４７に送る。
【００６６】
高速プロトコル処理部１４６または低速プロトコル処理部１４７は、高速プロトコル処理プログラムまたは低速プロトコル処理プログラムに従って制御データのプロトコル処理を行う。その後、高速プロトコル処理部１４６または低速プロトコル処理部１４７は、自身に関連付けられたＭＡＣ処理部１３０Ｂの専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２に制御データを送る。
【００６７】
その後、専用ＭＡＣ処理部１３１または標準ＭＡＣ処理部１３２では、それぞれ専用ＭＡＣまたは標準ＭＡＣで規定されるEthernet（登録商標）の規格に従って制御データを処理し、ＰＨＹ処理部１１０に送る。最後にＰＨＹ処理部１１０は、Ethernet（登録商標）の規格に従って制御データを伝送路３１，３２に送信する。
【００６８】
実施の形態３では、データリンク層でのプロトコル処理を行うＨ／Ｗからなる専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２とをＭＡＣ処理部１３０Ｂに設け、伝送路３１，３２に接続された後に初めてマスタ１０から受信した制御データに含まれるプロトコルタイプを示す情報に基づいて、いずれかのＭＡＣ処理部が選択されるようにした。また、ネットワーク層以上でのプロトコル処理を行うＳ／Ｗからなる高速プロトコル処理部１４６と低速プロトコル処理部１４７とを、それぞれ専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２とに関連付けして設けた。これによって、専用ＭＡＣ処理部１３１と標準ＭＡＣ処理部１３２は、最初に受信した制御データで自動的に選択され、また選択されたＭＡＣ処理部とプロトコル処理部（プロトコル処理プログラム）とは予め関連付けられているので、自動的に選択される。その結果、スレーブ２０についてはユーザが何ら設定することなしに、１つのマルチプロトコル対応ＬＳＩ１２０で高速プロトコルにも低速プロトコルにも静的に対応できるようになる。
【００６９】
なお、上記した説明では、データリンク層としてEthernet（登録商標）を用いる場合を例に挙げたが、これに限定されるものではない。
【産業上の利用可能性】
【００７０】
以上のように、この発明にかかるＦＡネットワーク用ＬＳＩは、複数のプロトコルが使用されうる状況にあるＦＡネットワークで使用される通信装置に有用である。
【符号の説明】
【００７１】
１０  マスタ、２０  スレーブ、３０〜３２  伝送路、１１０  ＰＨＹ処理部、１２０  マルチプロトコル対応ＬＳＩ、１３０，１３０Ｂ  ＭＡＣ処理部、１３１  専用ＭＡＣ処理部、１３２  標準ＭＡＣ処理部、１３３  ＭＡＣセレクタ、１３３ａ，１３３ｂ，１４４ａ，１４４ｂ  セレクタ、１３３ｄ，１４４ｃ  プロトコル情報取得部、１３４  選択情報確認部、１４０，１４０Ａ，１４０Ｂ  内蔵ＣＰＵ、１４１  プロトコル処理部、１４２，１４６  高速プロトコル処理部、１４３，１４７  低速プロトコル処理部、１４４  プロトコルセレクタ、１４５  プロトコル設定情報記憶部、１５０  機能処理部。
【図１】
0005893216.tif 000002
【図２】
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【図３】
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【図４】
0005893216.tif 000005
【図５】
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【図６】
0005893216.tif 000007
【図７】
0005893216.tif 000008