(57)【特許請求の範囲】
【請求項１】
第１のトランジスタ及び第２のトランジスタを有するメモリセルと、
前記メモリセルを駆動させることができる機能を有する駆動回路と、
複数の第１の信号線を介して前記駆動回路へ供給される電位を生成することができる機能を有する電位生成回路と、を有し、
前記第１のトランジスタは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層を有し、
前記酸化物半導体層は、前記酸化物半導体層の表面に対して垂直となるようにｃ軸配向した結晶を有し、
前記第２のトランジスタは、酸化物半導体以外の材料を有し、
前記駆動回路は、データバッファ、書き込み回路、読み出し回路、及びベリファイ回路を有し、
前記書き込み回路は、第２の信号線を介して前記メモリセルと電気的に接続されており、
前記読み出し回路は、第３の信号線を介して前記メモリセルと電気的に接続されており、
前記ベリファイ回路は、前記読み出し回路、前記データバッファ、及び前記書き込み回路と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１のトランジスタ及び第２のトランジスタを有するメモリセルと、
前記メモリセルを駆動させることができる機能を有する駆動回路と、
複数の第１の信号線を介して前記駆動回路へ供給される電位を生成することができる機能を有する電位生成回路と、を有し、
前記第１のトランジスタは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層を有し、
前記酸化物半導体層は、前記酸化物半導体層の表面に対して垂直となるようにｃ軸配向した結晶を有し、
前記第２のトランジスタは、酸化物半導体以外の材料を有し、
前記駆動回路は、データバッファ、書き込み回路、読み出し回路、及びベリファイ回路を有し、
前記書き込み回路は、第２の信号線を介して前記メモリセルと電気的に接続されており、
前記読み出し回路は、第３の信号線を介して前記メモリセルと電気的に接続されており、
前記ベリファイ回路は、前記読み出し回路、前記データバッファ、及び前記書き込み回路と電気的に接続され、
前記データバッファ及び前記読み出し回路は、データ入出力線と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１のトランジスタは、前記第２のトランジスタの上方に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１のトランジスタのソース又はドレインの一は、前記第２のトランジスタのゲートと電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記書き込み回路は、前記第１のトランジスタのソース又はドレインの一と電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２のトランジスタのチャネル形成領域は、半導体材料を有する基板に設けられていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記基板は、単結晶半導体基板又はＳＯＩ基板であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するもので
ある。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別され
る。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａ
ｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選
択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、
情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するト
ランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によ
って、トランジスタが選択されていない状況でも電荷が流出、または流入するため、デー
タの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）
が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくな
ると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した
別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓ
ｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容
を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利で
ある。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が
高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点
については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、
トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当
該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は
極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという
利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生
じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化す
る手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。
そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つ
まり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フラッシュメモリは、フローティングゲートに電荷を保持させるため、または、
その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要であ
る。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去
の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に加え、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあ
ると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞ
れを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生
じる。メモリセルの動作電圧を決定する際、このメモリセルのしきい値電圧のばらつきを
考慮しないと、動作エラーが生じるおそれがあった。そのため複数のメモリセルそれぞれ
の動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される
。そのためメモリセルの動作電圧の低減には限界があった。
【００１１】
また、メモリセルを多値化する場合にも動作電圧は増大するので、動作電圧を増大させ
ず、かつ、メモリセルの面積を増大させずに記憶容量を増大することは難しかった。
【００１２】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容
の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置およびそ
の駆動方法を提供することを目的の一とする。さらには、書き込み後の半導体装置のメモ
リセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記
憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置
およびその駆動方法を提供することを目的の一とする。
【課題を解決するための手段】
【００１３】
開示する発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純
度化された酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リー
ク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、
高純度化された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期
間にわたって情報を保持することが可能になる。
【００１４】
開示する発明の一態様では、酸化物半導体を用いたトランジスタと、酸化物半導体以外
の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセル
を駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、を有
し、駆動回路は、複数のメモリセルのそれぞれに書き込むデータを保持するデータバッフ
ァと、データバッファに保持されたデータに基づいて複数のメモリセルのそれぞれに複数
の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書
き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに
保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有し、デー
タが一致したメモリセルでは、書き込み電位が上記一の電位に決定され、データが一致し
ないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される半導
体装置である。
【００１５】
開示する発明の一態様では、酸化物半導体を用いたトランジスタと、酸化物半導体以外
の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルを有し、複数のメモリ
セルのそれぞれに書き込むデータを保持し、保持されたデータに基づいて複数のメモリセ
ルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込み、メモリセル
に書き込まれたデータを読み出し、読み出されたデータと、データバッファに保持された
データとが一致するか否かをベリファイし、データが一致したメモリセルでは、書き込み
電位が上記一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複
数の電位のうちの別の一の電位に変更される半導体装置の駆動方法である。
【００１６】
開示する発明の一態様では、酸化物半導体を用いたトランジスタおよび酸化物半導体以
外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルと、データバッファ、
書き込み回路、読み出し回路およびベリファイ回路を有する駆動回路と、複数の電位を生
成する電位生成回路と、を有し、データバッファは、書き込み回路に電気的に接続され、
書き込み回路は、複数の第１の信号線を介して電位生成回路に電気的に接続され、書き込
み回路は、第２の信号線を介して複数のメモリセルのそれぞれに電気的に接続され、読み
出し回路は、第３の信号線を介して複数のメモリセルのそれぞれに電気的に接続され、ベ
リファイ回路は、読み出し回路、データバッファおよび書き込み回路に電気的に接続され
る半導体装置である。
【００１７】
上記構成において、電位生成回路で生成される複数の電位の大きさはそれぞれ異なって
いる。電位生成回路で生成される大きさの異なる複数の電位のそれぞれが、複数の第１の
信号線のいずれかに供給され、書き込み回路に供給される。電位生成回路で生成される複
数の電位には、同じデータを書き込む複数の電位が含まれている。例えば、電位生成回路
で生成される複数の電位には、少なくとも一つの低電位側の電位と、複数の高電位側の電
位とが含まれており、当該複数の高電位側の電位には、同じデータを書き込む複数の電位
が含まれる構成とすることができる。
【００１８】
上記構成において、複数のメモリセルのそれぞれにおいて、酸化物半導体を用いたトラ
ンジスタのソースまたはドレインの一方は、酸化物半導体以外の材料を用いたトランジス
タのゲートに電気的に接続されている。
【００１９】
上記構成において、書き込み回路または第２の信号線は、複数のメモリセルがそれぞれ
有する酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続
されている。読み出し回路または第３の信号線は、複数のメモリセルがそれぞれ有する酸
化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接
続されている。
【００２０】
上記構成において、データバッファは、複数のメモリセルのそれぞれに書き込むデータ
を保持する機能を有する。書き込み回路は、データバッファに保持されたデータに基づい
て、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書
き込む機能を有する。読み出し回路は、メモリセルに書き込まれたデータを読み出す機能
を有する。ベリファイ回路は、読み出されたデータと、データバッファに保持されたデー
タとが一致するか否かをベリファイする機能を有する。
【００２１】
上記構成において、読み出されたデータと、データバッファに保持されたデータとが一
致したメモリセルでは、書き込み電位が上記一の電位に決定される。読み出されたデータ
と、データバッファに保持されたデータとが一致しないメモリセルでは、書き込み電位が
複数の電位のうちの別の一の電位に変更される。
【００２２】
上記構成において、データが一致しないメモリセルの書き込み電位が別の一の電位に変
更された後、再度書き込み、読み出し、ベリファイが行われる。このベリファイ後に、デ
ータが一致したメモリセルでは、書き込み電位が上記別の一の電位に決定され、データが
一致しないメモリセルでは、書き込み電位が複数の電位のうちのさらに別の一の電位に変
更される。このようにして、書き込み電位が順次別の電位に変更され、書き込み、読み出
し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。
【００２３】
上記構成において、ベリファイ回路にて複数のメモリセルの全てのデータが、データバ
ッファに保持されたデータと一致すると、書き込み動作が終了する。または、書き込み、
読み出し、ベリファイを所定の回数行うことで、書き込み動作を終了させてもよい。
【００２４】
上記構成において、複数のメモリセルのしきい値電圧は、ばらつき（分布幅）を有する
場合がある。その場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしき
い値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、書き込み電位として決定さ
れる電位が異なる場合がある。
【００２５】
しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込み電位として決定
される電位は、電位生成回路にて生成される複数の電位のなかで、同じデータを書き込む
複数の電位のうち最小の電位以上の大きさであることが好ましい。また、しきい値電圧が
最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込み電位として決定される電位は、電
位生成回路にて生成される複数の電位のうち最大の電位以下の大きさであることが好まし
い。
【００２６】
逆に言うと、電位生成回路にて生成される複数の電位のなかで、同じデータを書き込む
複数の電位のうち最小の電位は、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセ
ルへの書き込み電位として決定される電位以下の大きさであることが好ましい。また、電
位生成回路にて生成される複数の電位のうち最大の電位は、しきい値電圧が最大（Ｖｔｈ
＿ｍａｘ）であるメモリセルへの書き込み電位として決定される電位以上の大きさである
ことが好ましい。
【００２７】
上記構成において、酸化物半導体以外の材料を用いたトランジスタは、半導体材料を含
む基板に設けられたチャネル形成領域を有することが好ましい。
【００２８】
なお、半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ま
しい。また、半導体材料を含む基板の半導体材料はシリコンであることが好ましい。また
、酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有すること
が好ましい。
【００２９】
なお、上記において、酸化物半導体を用いてトランジスタを構成する場合を示したが、
開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材
料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば
、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００３０】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上
」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲー
ト電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを
除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない
。
【００３１】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能
的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることが
あり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電
極」や「配線」が一体となって形成されている場合なども含む。
【００３２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いるこ
とができるものとする。
【００３３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
【発明の効果】
【００３４】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、たとえ電力の供給
がない場合であっても、これを用いることにより長期にわたり記憶内容を保持することが
可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【００３５】
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしき
い値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつ
き（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。
または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化す
ることができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または
、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供するこ
とができる。
【００３６】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子やホールの注入や、フローティングゲートからの電子やホールの引き抜きを行
う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示す
る発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回
数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状
態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情
報を消去するための動作が不要であるというメリットもある。
【００３７】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能である
ため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半
導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる
。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各
種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３８】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高
速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、
十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を
有する半導体装置を実現することができる。
【図面の簡単な説明】
【００３９】
【図１】半導体装置のブロック図。
【図２】半導体装置が有するメモリセルのしきい値電圧の分布を示す図。
【図３】半導体装置が有するメモリセルのしきい値電圧の分布を示す図。
【図４】半導体装置が有するメモリセルのしきい値電圧の分布を示す図。
【図５】半導体装置が有するメモリセルの回路図。
【図６】半導体装置の回路図。
【図７】半導体装置が有するメモリセルの断面図および平面図。
【図８】半導体装置の作製工程を示す断面図。
【図９】半導体装置の作製工程を示す断面図。
【図１０】半導体装置の作製工程を示す断面図。
【図１１】半導体装置の作製工程を示す断面図。
【図１２】半導体装置の回路図。
【図１３】半導体装置が有するデータバッファの回路図。
【図１４】半導体装置が有するデータバッファのタイミングチャート。
【図１５】半導体装置が有する電位生成回路の回路図。
【図１６】半導体装置が有する書き込み回路の回路図。
【図１７】半導体装置が有する書き込み回路のタイミングチャート。
【図１８】半導体装置が有する書き込み回路のタイミングチャート。
【図１９】半導体装置が有するメモリセルの回路図。
【図２０】半導体装置が有するメモリセルのタイミングチャート。
【図２１】半導体装置が有する読み出し回路の回路図。
【図２２】半導体装置が有する読み出し回路のタイミングチャート。
【図２３】半導体装置が有するベリファイ回路の回路図。
【図２４】半導体装置が有するベリファイ回路のタイミングチャート。
【図２５】半導体装置が有するベリファイ回路のタイミングチャート。
【図２６】ワード線の駆動回路の回路図。
【図２７】半導体装置が有するトランジスタの断面図。
【図２８】半導体装置の作製工程を示す断面図。
【図２９】半導体装置を用いた電子機器を説明するための図。
【図３０】酸化物材料の構造を説明する図。
【図３１】酸化物材料の構造を説明する図。
【図３２】酸化物材料の構造を説明する図。
【図３３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図３４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３７】計算に用いたトランジスタの断面構造を説明する図。
【図３８】トランジスタの特性を示す図。
【図３９】トランジスタの特性を示す図。
【図４０】トランジスタの特性を示す図。
【図４１】トランジスタの特性を示す図。
【図４２】トランジスタの特性を示す図。
【図４３】酸化物材料のＸＲＤスペクトルを示す図。
【図４４】トランジスタの特性を示す図。
【図４５】半導体装置の断面図および上面図。
【図４６】半導体装置の断面図および上面図。
【発明を実施するための形態】
【００４０】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発
明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形
態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発
明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするた
め、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明
は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の
混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００４３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について
、図１乃至図４を参照して説明する。
【００４４】
図１は、メモリセルを有する半導体装置のブロック図の一例である。
【００４５】
半導体装置は、複数のメモリセル２０２と、駆動回路２０１と、電位生成回路２０３と
、を有する。駆動回路２０１は、データバッファ２１２と、書き込み回路２１１と、読み
出し回路２１４と、ベリファイ回路２１３と、を有する。複数のメモリセル２０２はそれ
ぞれ、酸化物半導体を用いたトランジスタ（図示せず）と、酸化物半導体以外の材料を用
いたトランジスタ（図示せず）とを有する。また、半導体装置は、入出力信号（Ｉ／Ｏ）
を与える配線（データ入出力線ともいう）、読み出し信号（ＲＥＡＤ）を与える配線、書
き込み信号（ＷＲＩＴＥ）を与える配線を有する。駆動回路２０１は、複数のメモリセル
２０２の各列に設けられている。
【００４６】
データバッファ２１２は、書き込み回路２１１に電気的に接続されている。書き込み回
路２１１は、複数の第１の信号線２２１を介して電位生成回路２０３に電気的に接続され
ている。書き込み回路２１１は、第２の信号線２２２を介して複数のメモリセル２０２の
それぞれに電気的に接続されている。読み出し回路２１４は、第３の信号線２２３を介し
て複数のメモリセル２０２のそれぞれに電気的に接続されている。ベリファイ回路２１３
は、読み出し回路２１４、データバッファ２１２および書き込み回路２１１に電気的に接
続されている。
【００４７】
駆動回路２０１は、複数のメモリセルを駆動する機能を有する。電位生成回路２０３は
、複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）（ｊは２以上の整数）を生成する機能を有す
る。
【００４８】
電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）の大きさは
それぞれ異なっている。電位生成回路２０３で生成される大きさの異なる複数の電位（Ｖ
０、Ｖ１、Ｖ２、…Ｖｊ）のそれぞれが、複数の第１の信号線２２１のいずれかに供給さ
れ、書き込み回路２１１に供給される。
【００４９】
データバッファ２１２は、複数のメモリセル２０２のそれぞれに書き込むデータを保持
する機能を有する。書き込み回路２１１は、データバッファ２１２に保持されたデータに
基づいて、複数のメモリセル２０２のそれぞれに、電位生成回路２０３で生成される複数
の電位のうちいずれか一の電位（例えば、Ｖ１）をデータとして書き込む機能を有する。
読み出し回路２１４は、メモリセル２０２に書き込まれたデータを読み出す機能を有する
。ベリファイ回路２１３は、読み出し回路２１４で読み出されたデータと、データバッフ
ァ２１２に保持されたデータとが一致するか否かをベリファイする機能を有する。
【００５０】
読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデー
タとが一致したメモリセル２０２では、書き込み電位が上記一の電位（例えば、Ｖ１）に
決定される。読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持
されたデータとが一致しないメモリセル２０２では、書き込み電位が電位生成回路２０３
で生成される複数の電位のうちの別の一の電位（例えば、Ｖ２）に変更される。
【００５１】
読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデー
タとが一致しないメモリセル２０２では、書き込み電位が別の一の電位（例えば、Ｖ２）
に変更された後、再度書き込み、読み出し、ベリファイが行われる。このベリファイ後に
、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデー
タとが一致したメモリセル２０２では、書き込み電位が上記別の一の電位（例えば、Ｖ２
）に決定される。また、読み出し回路２１４で読み出されたデータと、データバッファ２
１２に保持されたデータとが一致しないメモリセル２０２では、書き込み電位が複数の電
位のうちのさらに別の一の電位（例えば、Ｖｊ）に変更される。このようにして、書き込
み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメ
モリセルの書き込み電位が決定される。
【００５２】
ベリファイ回路２１３にて複数のメモリセル２０２の全てのデータが、データバッファ
２１２に保持されたデータと一致すると、書き込み動作が終了する。または、書き込み、
読み出し、ベリファイを所定の回数（例えば、ｊ回）行うことで、書き込み動作を終了さ
せてもよい。
【００５３】
上記において、メモリセル２０２を構成するトランジスタのしきい値電圧のばらつきな
どに起因して、複数のメモリセル２０２それぞれを動作するために必要な電位（メモリセ
ルのしきい値電圧ともいう）は、ばらつき（分布幅）を有する場合がある。
【００５４】
複数のメモリセル２０２のしきい値電圧がばらつき（分布幅）を有する場合に、複数の
データ”０”のメモリセル２０２にデータ”１”を書き込む手順の一例を図２（Ａ）乃至
図２（Ｄ）、図３（Ａ）乃至図３（Ｄ）に示す。なお、電位生成回路２０３で生成される
複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち、電位Ｖ０（例えば、接地電位）はデー
タ”０”を書き込む電位であり、電位Ｖ１、Ｖ２、…Ｖｊはデータ”１”を書き込む電位
である。
【００５５】
図２（Ａ）は、メモリセル数Ｎを横軸にとり、メモリセル２０２のしきい値電圧Ｖｔｈ
を縦軸にとり、複数のメモリセル２０２のしきい値電圧Ｖｔｈの分布を示したグラフであ
る。図２（Ａ）には、書き込み前（データ”０”）の分布と書き込み後のしきい値電圧Ｖ
ｔｈの分布とを示している。矢印の前が書き込み前（データ”０”）のしきい値電圧Ｖｔ
ｈの分布であり、矢印の後が書き込み後のしきい値電圧Ｖｔｈの分布である。また、書き
込みに用いた電位の大きさ（Ｖ＝Ｖ１）を矢印の横に示している。
【００５６】
図２（Ａ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、
Ｖ２、…Ｖｊ）のうち一の電位（ここではＶ１）を書き込み電位として用いて複数のメモ
リセル２０２に書き込み（書き込み−１とする）を行う。すると、書き込み前（データ”
０”）のしきい値電圧Ｖｔｈの分布から書き込み後のしきい値電圧Ｖｔｈの分布に変化す
る。
【００５７】
次に、図２（Ｂ）に示すように、書き込み−１を行ったメモリセル２０２に書き込まれ
たデータを読み出し回路２１４で読み出し、読み出し回路２１４で読み出されたデータと
、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ
）とが一致するか否かをベリファイ（ベリファイ−１とする）する。
【００５８】
ベリファイ−１において、読み出し回路２１４で読み出されるデータは、メモリセル２
０２のしきい値電圧Ｖｔｈが、ある電圧Ｖａより上であればデータ”０”となり、メモリ
セル２０２のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
【００５９】
つまり、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持さ
れたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致する（ベリファイＯＫ
ともいう）範囲は、図２（Ｂ）のＤ１で示す範囲となる。図２（Ｂ）のＤ１で示す範囲に
ある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位として電位Ｖ
１を用いたときに、データ”１”を得ることができる。したがって、図２（Ｂ）のＤ１で
示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位が
上記一の電位（Ｖ１）に決定される。
【００６０】
また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持され
たデータ（即ち、メモリセル２０２に書き込むデータ）とが一致しない（ベリファイＮＧ
ともいう）範囲は、図２（Ｂ）のＤ２で示す範囲となる。この図２（Ｂ）のＤ２で示す範
囲にある（即ち、ベリファイＮＧとなる）メモリセル２０２では、書き込み電位として電
位Ｖ１を用いたときに、データ”１”を得ることができず、データ”０”が検出される。
【００６１】
図２（Ｂ）のＤ２で示す範囲にある（即ち、データ”０”が検出され、ベリファイＮＧ
となった）メモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数
の電位のうちの別の一の電位（ここではＶ２）に変更される。その後、再度書き込み、読
み出し、ベリファイが行われる。
【００６２】
図２（Ｃ）には、図２（Ｂ）のＤ２で示す範囲にあるメモリセル２０２について、書き
込み電位が電位生成回路２０３で生成される複数の電位のうちの別の一の電位Ｖ２を書き
込み電位として用いて書き込み（書き込み−２とする）を行うときの、しきい値電圧Ｖｔ
ｈの分布を示している。なお、ここでは便宜上、図２（Ｂ）のＤ２で示す範囲にあるメモ
リセル２０２だけを抜き出して記載しているが、書き込み−２のステップで、同時に他の
メモリセル２０２に書き込みを行ってもよい。即ち、書き込み−２のステップで、同時に
、図２（Ｂ）のＤ１で示す範囲にあるメモリセル２０２に、電位Ｖ１の書き込みを行って
もよい。
【００６３】
また、図２（Ｃ）では、便宜上、電位Ｖ２の書き込み前（データ”０”）のしきい値電
圧が、電位Ｖ１の書き込み前（図２（Ａ）のデータ”０”）のしきい値電圧と同様の大き
さを有するように記載しているが、電位Ｖ２の書き込み前（データ”０”）のしきい値電
圧が、電位Ｖ１の書き込み後（図２（Ｂ）のデータ”０”）のしきい値電圧と同様の大き
さを有していてもよい。
【００６４】
図２（Ｃ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、
Ｖ２、…Ｖｊ）のうち電位Ｖ２を書き込み電位として用いて書き込み（書き込み−２とす
る）を行うと、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後
のしきい値電圧Ｖｔｈの分布に変化する。
【００６５】
次に、図２（Ｄ）に示すように、メモリセル２０２に書き込まれたデータを読み出し回
路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１
２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否か
をベリファイ（ベリファイ−２とする）する。ここでも便宜上、図２（Ｂ）のＤ２で示す
範囲にあるメモリセル２０２だけを抜き出して記載している。
【００６６】
ベリファイ−２において、読み出し回路２１４で読み出されるデータは、メモリセル２
０２のしきい値電圧ＶｔｈがＶａより上であればデータ”０”となり、メモリセル２０２
のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
【００６７】
つまり、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持さ
れたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致する（ベリファイＯＫ
ともいう）範囲は、図２（Ｄ）のＤ３で示す範囲となる。図２（Ｄ）のＤ３で示す範囲に
ある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位として電位Ｖ
２を用いたときに、データ”１”を得ることができる。したがって、図２（Ｄ）のＤ３で
示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位が
上記別の一の電位（Ｖ２）に決定される。
【００６８】
また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持され
たデータ（即ち、メモリセル２０２に書き込むデータ）とが一致しない（ベリファイＮＧ
ともいう）範囲は、図２（Ｄ）のＤ４で示す範囲となる。この図２（Ｄ）のＤ４で示す範
囲にある（即ち、ベリファイＮＧとなる）メモリセル２０２では、書き込み電位として電
位Ｖ２を用いたときに、データ”１”を得ることができず、データ”０”が検出される。
【００６９】
図２（Ｄ）のＤ４で示す範囲にある（即ち、データ”０”が検出され、ベリファイＮＧ
となった）メモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数
の電位のうちのさらに別の一の電位（ここではＶ３）に変更される。その後、再度書き込
み、読み出し、ベリファイが行われる。
【００７０】
図３（Ａ）には、図２（Ｄ）のＤ４で示す範囲にあるメモリセル２０２について、書き
込み電位が電位生成回路２０３で生成される複数の電位のうちのさらに別の一の電位Ｖ３
を書き込み電位として用いて書き込み（書き込み−３とする）を行うときの、しきい値電
圧Ｖｔｈの分布を示している。なお、ここでは便宜上、図２（Ｄ）のＤ４で示す範囲にあ
るメモリセル２０２だけを抜き出して記載しているが、書き込み−３のステップで、同時
に他のメモリセル２０２に書き込みを行ってもよい。即ち、書き込み−３のステップで、
同時に、図２（Ｂ）のＤ１で示す範囲にあるメモリセル２０２に電位Ｖ１の書き込みを行
い、図２（Ｄ）のＤ３で示す範囲にあるメモリセル２０２に電位Ｖ２の書き込みを行って
もよい。
【００７１】
また、図３（Ａ）では、便宜上、電位Ｖ３の書き込み前（データ”０”）のしきい値電
圧が、電位Ｖ１の書き込み前（図２（Ａ）のデータ”０”）のしきい値電圧と同様の大き
さを有するように記載しているが、電位Ｖ３の書き込み前（データ”０”）のしきい値電
圧が、電位Ｖ２の書き込み後（図２（Ｄ）のデータ”０”）のしきい値電圧と同様の大き
さを有していてもよい。
【００７２】
図３（Ａ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、
Ｖ２、…Ｖｊ）のうち電位Ｖ３を書き込み電位として用いて書き込み（書き込み−３とす
る）を行うと、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後
のしきい値電圧Ｖｔｈの分布に変化する。
【００７３】
次に、図３（Ｂ）に示すように、メモリセル２０２に書き込まれたデータを読み出し回
路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１
２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否か
をベリファイ（ベリファイ−３とする）する。ここでも便宜上、図２（Ｄ）のＤ４で示す
範囲にあるメモリセル２０２だけを抜き出して記載している。
【００７４】
ベリファイ−３において、読み出し回路２１４で読み出されるデータは、メモリセル２
０２のしきい値電圧ＶｔｈがＶａより上であればデータ”０”となり、メモリセル２０２
のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
【００７５】
つまり、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持さ
れたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致する（ベリファイＯＫ
ともいう）範囲は、図３（Ｂ）のＤ５で示す範囲となる。図３（Ｂ）のＤ５で示す範囲に
ある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位として電位Ｖ
３を用いたときに、データ”１”を得ることができる。したがって、図３（Ｂ）のＤ５で
示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位が
上記さらに別の一の電位（Ｖ３）に決定される。
【００７６】
また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持され
たデータ（即ち、メモリセル２０２に書き込むデータ）とが一致しない（ベリファイＮＧ
ともいう）範囲は、図３（Ｂ）のＤ６で示す範囲となる。この図３（Ｂ）のＤ６で示す範
囲にある（即ち、ベリファイＮＧとなる）メモリセル２０２では、書き込み電位として電
位Ｖ３を用いたときに、データ”１”を得ることができず、データ”０”が検出される。
【００７７】
図３（Ｂ）のＤ６で示す範囲にある（即ち、データ”０”が検出され、ベリファイＮＧ
となった）メモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数
の電位のうちのさらに別の一の電位（ここではＶ４）に変更される。その後、再度書き込
み、読み出し、ベリファイが行われる。
【００７８】
図３（Ｃ）には、図３（Ｂ）のＤ６で示す範囲にあるメモリセル２０２について、書き
込み電位が電位生成回路２０３で生成される複数の電位のうちのさらに別の一の電位Ｖ４
を書き込み電位として用いて書き込み（書き込み−４とする）を行うときの、しきい値電
圧Ｖｔｈの分布を示している。なお、ここでは便宜上、図３（Ｂ）のＤ６で示す範囲にあ
るメモリセル２０２だけを抜き出して記載しているが、書き込み−４のステップで、同時
に他のメモリセル２０２に書き込みを行ってもよい。即ち、書き込み−４のステップで、
同時に、図２（Ｂ）のＤ１で示す範囲にあるメモリセル２０２に電位Ｖ１の書き込みを行
い、図２（Ｄ）のＤ３で示す範囲にあるメモリセル２０２に電位Ｖ２の書き込みを行い、
図３（Ｂ）のＤ５で示す範囲にあるメモリセル２０２に電位Ｖ３の書き込みを行ってもよ
い。
【００７９】
また、図３（Ｃ）では、便宜上、電位Ｖ４の書き込み前（データ”０”）のしきい値電
圧が、電位Ｖ１の書き込み前（図２（Ａ）のデータ”０”）のしきい値電圧と同様の大き
さを有するように記載しているが、電位Ｖ４の書き込み前（データ”０”）のしきい値電
圧が、電位Ｖ３の書き込み後（図２（Ｄ）のデータ”０”）のしきい値電圧と同様の大き
さを有していてもよい。
【００８０】
図３（Ｃ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、
Ｖ２、…Ｖｊ）のうち電位Ｖ４を書き込み電位として用いて書き込み（書き込み−４とす
る）を行うと、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後
（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
【００８１】
次に、図３（Ｄ）に示すように、メモリセル２０２に書き込まれたデータを読み出し回
路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１
２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否か
をベリファイ（ベリファイ−４とする）する。ここでも便宜上、図３（Ｂ）のＤ６で示す
範囲にあるメモリセル２０２だけを抜き出して記載している。
【００８２】
ベリファイ−４において、読み出し回路２１４で読み出されるデータは、メモリセル２
０２のしきい値電圧ＶｔｈがＶａより上であればデータ”０”となり、メモリセル２０２
のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
【００８３】
ここでは、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持
されたデータ（即ち、メモリセル２０２に書き込むデータ）とが全て一致する（ベリファ
イＯＫともいう）。その範囲は、図３（Ｄ）のＤ７で示す範囲となる。この段階で、複数
のメモリセル２０２の全ての書き込み電位（ここでは、Ｖ１、Ｖ２、Ｖ３、Ｖ４のいずれ
かの電位）が決定される。なお、図３（Ｄ）のＤ７で示すメモリセルのしきい値電圧Ｖｔ
ｈの範囲と図２（Ｂ）のＤ１で示すメモリセルのしきい値電圧Ｖｔｈの範囲とは一致して
いる。
【００８４】
複数のメモリセル２０２全てでベリファイＯＫとなると、書き込み動作が終了する。ま
たは、書き込み、読み出し、ベリファイを所定の回数（例えば、ｊ回）行うことで、書き
込み動作を終了させてもよい。書き込み動作が終了すると、例えば、図４（Ａ）に示すよ
うに、書き込み前（データ”０”）のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書
き込み後（データ”１”）のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすること
ができる。その結果、動作電圧を低減することができる。
【００８５】
上記では、メモリセル２０２が有するデータが”０”および”１”の２値である例を説
明したが、メモリセル２０２が有するデータが３値以上（多値）である場合にも上記構成
を適用することができる。書き込み前のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも
書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができるので、
メモリを多値化する場合にも有利である。例えば、図４（Ｂ）に示すように、書き込み前
（データ”０”）のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後（データ
”１”、”２”および”３”）のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくする
ことができる。その結果、動作電圧を増大させず、かつ、メモリセルの面積を増大させず
に記憶容量を増大することができる。
【００８６】
書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）は、同じデータを書き込む複数
の電位のうち隣り合う電位間の電位幅程度に抑えることが可能となる。同じデータを書き
込む複数の電位を狭い間隔で生成することで、書き込み後のメモリセルのしきい値電圧Ｖ
ｔｈのばらつき（分布幅）を小さくすることが可能である。
【００８７】
図２、図３に示したように、複数のメモリセル２０２のしきい値電圧は、ばらつき（分
布幅）を有する場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい
値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、同じデータを書き込む場合で
あっても、書き込み電位として決定される電位が異なる場合がある。
【００８８】
例えば、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセル２０２へデータ”１
”を書き込む書き込み電位として決定される電位は、図２（Ａ）、図２（Ｂ）に示すよう
に電位Ｖ１となり、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセル２０２へデ
ータ”１”を書き込む書き込み電位として決定される電位は、図３（Ｃ）、図３（Ｄ）に
示すように電位Ｖ４となる。
【００８９】
ここで、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセル２０２への書き込み
電位として決定される電位（ここではＶ１）は、電位生成回路にて生成される複数の電位
（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のなかで、データ”１”を書き込む電位（即ち、Ｖ１、Ｖ
２、…Ｖｊ）のうち最小の電位またはそれ以上の大きさの電位であることが好ましい。ま
た、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセル２０２への書き込み電位と
して決定される電位（ここではＶ４）は、電位生成回路にて生成される複数の電位（Ｖ０
、Ｖ１、Ｖ２、…Ｖｊ）のうち最大の電位またはそれ以下の大きさの電位であることが好
ましい。
【００９０】
逆に言うと、電位生成回路にて生成される複数の電位のなかで、データ”１”を書き込
む電位（即ち、Ｖ１、Ｖ２、…Ｖｊ）のうち最小の電位は、しきい値電圧が最小（Ｖｔｈ
＿ｍｉｎ）であるメモリセルへの書き込み電位として決定される電位（ここではＶ１）と
同じまたはそれ以下の大きさであることが好ましい。また、電位生成回路にて生成される
複数の電位のうち最大の電位は、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセ
ルへの書き込み電位として決定される電位（ここではＶ４）と同じまたはそれ以上の大き
さであることが好ましい。
【００９１】
上記において、複数のメモリセル２０２のそれぞれにおいて、酸化物半導体を用いたト
ランジスタ（図示せず）のソースまたはドレインの一方は、酸化物半導体以外の材料を用
いたトランジスタ（図示せず）のゲートに電気的に接続されている構成とすることができ
る。
【００９２】
上記において、書き込み回路２１１と複数のメモリセル２０２のそれぞれとを電気的に
接続する第２の信号線２２２は、複数のメモリセル２０２がそれぞれ有する酸化物半導体
を用いたトランジスタ（図示せず）のソースまたはドレインの他方に電気的に接続されて
いる構成とすることができる。
【００９３】
上記において、読み出し回路２１４と複数のメモリセル２０２のそれぞれとを電気的に
接続する第３の信号線２２３は、複数のメモリセル２０２がそれぞれ有する酸化物半導体
以外の材料を用いたトランジスタ（図示せず）のソースまたはドレインの一方に電気的に
接続されている構成とすることができる。
【００９４】
上記において、酸化物半導体以外の材料を用いたトランジスタ（図示せず）は、半導体
材料を含む基板に設けられたチャネル形成領域を有することが好ましい。
【００９５】
本実施の形態に係る半導体装置では、メモリセル２０２を構成するトランジスタのしき
い値電圧にばらつきがあっても、書き込み後の複数のメモリセル２０２のしきい値電圧の
ばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することがで
きる。または、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに、メモリ
を多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができ
る。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供するこ
とができる。
【００９６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【００９７】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの回路
構成およびその動作について、図５を参照して説明する。なお、回路図においては、酸化
物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合が
ある。
【００９８】
＜メモリセルの基本構成＞
図５（Ａ−１）に示すメモリセルにおいて、第１の配線（１ｓｔ  Ｌｉｎｅ）とトラン
ジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線
（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、
電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２
のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ  Ｌ
ｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、
トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース
電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉ
ｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００９９】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用
される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０
のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量
素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保
持が容易になり、また、保持された情報の読み出しが容易になる。
【０１００】
トランジスタ１６０については、酸化物半導体以外の材料を用いたトランジスタが適用
される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを
用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適であ
る。
【０１０１】
また、図５（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能であ
る。
【０１０２】
図５（Ａ−１）に示すメモリセルでは、トランジスタ１６０のゲート電極の電位が保持
可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
【０１０３】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、
トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする
。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子
１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与
えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与え
る電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるもの
とする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向
上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電
位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲー
ト電極に与えられた電荷が保持される（保持）。
【０１０４】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極
の電荷は長時間にわたって保持される。
【０１０５】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた
状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲ
ート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラン
ジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えら
れている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬ
が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、
見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配
線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの
中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を
判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位が
Ｖ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与え
られた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１
６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持され
ている情報を読み出すことができる。
【０１０６】
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ１６０）の
しきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因し
て、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧
ともいう）にもばらつきが生じる。例えば、トランジスタ１６０のしきい値電圧にばらつ
きがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。その
ため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考
慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった
。
【０１０７】
開示する発明の一態様に係る半導体装置では、図１乃至図４に示したように、書き込み
電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモ
リセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセル
のしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量
を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体
装置およびその駆動方法を提供することができる。
【０１０８】
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報
のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、
それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセ
ルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状
態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲ
ート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つま
り、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１０９】
次に、情報の書き換え（再度の書き込みともいう）について説明する。情報の書き換え
は、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲー
ト電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ
１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、
トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１１０】
このように、開示する発明に係る半導体装置が有するメモリセルは、再度の情報の書き
込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリな
どにおいて必要とされる高電圧を用いてのフローティングゲートからの電子やホールの引
き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つま
り、メモリセルを有する半導体装置の高速動作が実現される。
【０１１１】
なお、図５（Ａ−１）および図５（Ｂ）に示す第３の配線は、図１に示す第２の信号線
２２２に相当する。図５（Ａ−１）および図５（Ｂ）に示す第２の配線は、図１に示す第
３の信号線２２３に相当する。
【０１１２】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６
０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられる
フローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以
下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１
６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジス
タ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノー
ドＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、
シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ
１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である
。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報
の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１１３】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプ
トアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度
である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時
間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０１１４】
また、開示する発明の半導体装置が有するメモリセルにおいては、従来のフローティン
グゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁膜）の劣化
という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲート
に注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的
な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティ
ングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要であ
る。
【０１１５】
図５（Ａ−１）に示すメモリセルは、当該メモリセルを構成するトランジスタなどの要
素が抵抗および容量を含むものとして、図５（Ａ−２）のように考えることが可能である
。つまり、図５（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ
、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それ
ぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構
成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジス
タ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時
のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と
、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネ
ル形成領域との間に形成される容量）の容量値に相当する。
【０１１６】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（
実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に
小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には
、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６
２のオフ電流によって決定されることになる。
【０１１７】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さく
とも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外
のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間におい
て生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示
するメモリセルは、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが
望ましいといえる。
【０１１８】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくする
ことで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率
よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、
読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０１１９】
このように、上述の関係を満たすことで、より好適なメモリセルを有する半導体装置を
実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁
層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である
。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにする
ことが望ましい。
【０１２０】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロ
ーティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施
の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特
徴を有している。
【０１２１】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が
、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔を
ある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つで
ある。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュ
メモリの根本的な原理に起因するものである。
【０１２２】
一方、本実施の形態に係る半導体装置が有するメモリセルは、酸化物半導体を用いたト
ランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の
原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が
不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を
考慮する必要がないため、高集積化が容易になる。
【０１２３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラ
ッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに
印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のもの
の差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおい
て、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０１２４】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を
構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶
縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２
とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現するこ
とが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸
化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−
ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ま
しくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して
、εｒ２＝３〜４とすることができる。
【０１２５】
このような構成を併せて用いることで、開示する発明に係る半導体装置が有するメモリ
セルの、より一層の高集積化が可能である。
【０１２６】
なお、半導体装置が有するメモリセルの記憶容量を大きくするためには、高集積化以外
に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書
き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量
を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を
与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与
えることで、多値化を実現することができる。
【０１２７】
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタ１６２はオフ
電流が極めて小さいため、これを用いることにより、たとえ電力の供給がない場合（ただ
し、電位は固定されていることが望ましい）であっても、極めて長期にわたり記憶内容を
保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレ
ッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減するこ
とができる。
【０１２８】
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしき
い値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつ
き（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。
または、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに、メモリを多値
化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。ま
たは、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することがで
きる。
【０１２９】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１３０】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能である
ため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半
導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる
。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各
種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１３１】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高
速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、
十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を
有する半導体装置を実現することができる。
【０１３２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【０１３３】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図６を
用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては
、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す
場合がある。
【０１３４】
図６（Ａ）、図６（Ｂ）および図６（Ｃ）は、図５（Ａ−１）に示す半導体装置（以下
、メモリセルとも記載する。）を複数用いて形成される、記憶装置として用いることがで
きる半導体装置の回路図である。図６（Ａ）および図６（Ｂ）は、メモリセルが直列に接
続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図６（Ｃ）は、メモリセル
が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１３５】
図６（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本
の第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセルを有する。図６（Ａ）では、
ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られる
ことなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０１３６】
各メモリセル（代表として、メモリセル５５０（ｉ）を考える。ここで、ｉは１以上ｍ
以下の整数）において、トランジスタ５００（ｉ）のゲート電極と、トランジスタ５１０
（ｉ）のドレイン電極（またはソース電極）と、容量素子５２０（ｉ）の電極の一方とは
、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ５１０（ｉ）のソース
電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トラン
ジスタ５１０（ｉ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ
（ｉ）と、容量素子５２０（ｉ）の電極の他方は電気的に接続されている。
【０１３７】
また、メモリセル５５０（ｉ）が有するトランジスタ５００（ｉ）のドレイン電極は、
隣接するメモリセル５５０（ｉ−１）が有するトランジスタ５００（ｉ−１）のソース電
極と電気的に接続され、メモリセル５５０（ｉ）が有するトランジスタ５００（ｉ）のソ
ース電極は、隣接するメモリセル５５０（ｉ＋１）が有するトランジスタ５００（ｉ＋１
）のドレイン電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルの
うち、メモリセル５５０（１）が有するトランジスタ５００（１）のドレイン電極は、ビ
ット線ＢＬと電気的に接続される。また、直列に接続されたｍ個のメモリセルのうち、メ
モリセル５５０（ｍ）が有するトランジスタ５００（ｍ）のソース電極は、ソース線ＳＬ
と電気的に接続される。
【０１３８】
メモリセル５５０（１）が有するトランジスタ５００（１）は、選択トランジスタを介
してビット線ＢＬと電気的に接続されていてもよい（図示せず）。この場合、選択トラン
ジスタのゲート電極には、選択線Ｇ（１）が接続される。また、メモリセル５５０（ｍ）
が有するトランジスタ５００（ｍ）も、選択トランジスタを介してソース線ＳＬと電気的
に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、
選択線Ｇ（２）が接続される。
【０１３９】
図６（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は次のように行われる。書き込みを行う行（例えば第ｉ行）の第２の信号線
Ｓ２（ｉ）にトランジスタ５１０（ｉ）がオン状態となる電位を与え、書き込みを行う行
のトランジスタ５１０（ｉ）をオン状態にする。これにより、指定した行のトランジスタ
５００（ｉ）のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の
電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことが
できる。
【０１４０】
また、読み出し動作は次のように行われる。読み出しを行う行（例えば、第ｉ行）以外
のワード線ＷＬに、トランジスタ５００（ｉ）のゲート電極に与えられた電荷によらず、
読み出しを行う行以外のトランジスタ５００がオン状態となるような電位を与え、読み出
しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行の
ワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ）のゲート電極が有する電荷がどのデー
タに対応するかによって、トランジスタ５００（ｉ）のオン状態またはオフ状態が選択さ
れるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット
線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース
線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００（１）〜トランジスタ５００（ｍ）
のうち、読み出しを行う行のトランジスタ５００（ｉ）を除いてオン状態となっているた
め、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトラ
ンジスタ５００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出し
を行う行のトランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応する
かによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じ
て、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回
路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１４１】
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ５００（ｉ
））のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに
起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい
値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ５００（ｉ）のしきい値
電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが
生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧の
ばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には
限界があった。
【０１４２】
開示する発明の一態様に係る半導体装置では、図１乃至図４に示したように、書き込み
電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモ
リセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセル
のしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量
を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体
装置およびその駆動方法を提供することができる。
【０１４３】
なお、図６（Ａ）に示す第１信号線Ｓ１は、図１に示す第２の信号線２２２に相当する
。図６（Ａ）に示すビット線ＢＬは、図１に示す第３の信号線２２３に相当する。
【０１４４】
図６（Ｂ）に示す半導体装置は、図６（Ａ）と一部構成が異なる半導体装置である。
【０１４５】
図６（Ｂ）に示す半導体装置と図６（Ａ）に示す半導体装置との相違点の一として、図
６（Ｂ）に示す半導体装置では、ビット線ＢＬと、メモリセル５５０（１）が有するトラ
ンジスタ５００（１）のドレイン電極とが、選択トランジスタ５３０を介して電気的に接
続されている点が挙げられる。選択トランジスタ５３０はゲート電極において、選択トラ
ンジスタ５３０のオンオフを切り替えるための選択線Ｇ（１）と電気的に接続されている
。
【０１４６】
また、図６（Ｂ）に示す半導体装置と図６（Ａ）に示す半導体装置との相違点の一とし
て、図６（Ａ）に示す半導体装置においては、各メモリセルのトランジスタ５１０はソー
ス電極（またはドレイン電極）が第１信号線Ｓ１に接続されているのに対して、図６（Ｂ
）に示す半導体装置においては、各メモリセルのトランジスタ５１０は直列に接続されて
いる点が挙げられる。つまり、メモリセル５５０（ｉ）が有するトランジスタ５１０（ｉ
）のソース電極は、隣接するメモリセル５５０（ｉ−１）が有するトランジスタ５１０（
ｉ−１）のドレイン電極と電気的に接続され、メモリセル５５０（ｉ）が有するトランジ
スタ５１０（ｉ）のドレイン電極は、隣接するメモリセル５５０（ｉ＋１）が有するトラ
ンジスタ５１０（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続され
たｍ個のメモリセルのうち、メモリセル５５０（１）が有するトランジスタ５１０（１）
のソース電極は、第１信号線Ｓ１と電気的に接続される。また、直列に接続された各メモ
リセルにおいて、トランジスタ５１０のドレイン電極（またはソース電極）は、図６（Ａ
）に示す半導体装置と同様に、トランジスタ５００のゲート電極と、容量素子５２０の電
極の一方と電気的に接続される。
【０１４７】
図６（Ｂ）に示す半導体装置の他の部分の構成については、図６（Ａ）に示す半導体装
置と同様なので、詳細については上述の記載を参照することができる。
【０１４８】
なお、図６（Ｂ）に示す半導体装置において、第１信号線Ｓ１とビット線ＢＬは別々に
設けられているが、開示する発明はこれに限られるものではなく、第１信号線Ｓ１とビッ
ト線ＢＬを同一の配線とする構成としても良い。
【０１４９】
図６（Ｂ）に示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は次のように行われる。
【０１５０】
書き込み動作は、行ごとに第ｍ行から順番に行われる。第ｉ行（ｉ＝１〜ｍ）の書き込
みを行う場合には、書き込みを行う行（第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ
５１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ５１０（ｉ
）をオン状態にする。ここで、トランジスタ５１０（ｉ）と第１信号線Ｓ１との間にトラ
ンジスタ５１０（１）乃至トランジスタ５１０（ｉ−１）が存在する場合には、書き込み
を行う行までのトランジスタ５１０（１）乃至５１０（ｉ−１）もオン状態として、書き
込みを行う行のメモリセル５５０（ｉ）に第１信号線Ｓ１の電位が与えられるようにする
。これにより、指定した行のトランジスタ５００（ｉ）のゲート電極に第１信号線Ｓ１の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、第２信号線Ｓ２（
ｉ）の電位をＧＮＤに固定すると、トランジスタ５００（ｉ）のゲート電極に蓄積された
電荷が保持される。このようにして、指定した行（第ｉ行）のメモリセルにデータを書き
込むことができる。
【０１５１】
なお、図６（Ｂ）に示す半導体装置では、各メモリセル５５０を構成するトランジスタ
５１０を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そ
のため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第１
行から第ｍ行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブ
ロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第ｍ行か
ら順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合
には、消去動作は不要である。
【０１５２】
また、読み出し動作は次のように行われる。まず、選択線Ｇ（１）に電位を与えること
により、選択トランジスタをオンにする。なお、選択線Ｇ（１）に接続される選択トラン
ジスタと、選択線Ｇ（２）に接続される選択トランジスタがある場合には、２つのトラン
ジスタをオン状態とする。また、読み出しを行う行（例えば、第ｉ行）以外のワード線Ｗ
Ｌに、トランジスタ５００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行
う行以外のトランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以
外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ
（ｉ）に、トランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応する
かによって、トランジスタ５００（ｉ）のオン状態またはオフ状態が選択されるような電
位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続
されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビッ
ト線ＢＬ間の複数のトランジスタ５００（１）〜５００（ｍ）のうち、読み出しを行う行
のトランジスタ５００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット
線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ）の状
態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５
００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ
の状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は
異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指
定した行のメモリセルから情報を読み出すことができる。
【０１５３】
図６（Ｂ）に示す半導体装置においても、図１乃至図４に示したように、書き込み電位
が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセ
ルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのし
きい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増
大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置
およびその駆動方法を提供することができる。
【０１５４】
なお、図６（Ｂ）に示す第１信号線Ｓ１は、図１に示す第２の信号線２２２に相当する
。図６（Ｂ）に示すビット線ＢＬは、図１に示す第３の信号線２２３に相当する。
【０１５５】
図６（Ｃ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１を
それぞれｎ本有し、第２信号線Ｓ２およびワード線ＷＬをそれぞれｍ数本有し、複数のメ
モリセル５５０（１，１）〜メモリセル５５０（ｍ，ｎ）を有する。
【０１５６】
各メモリセル（代表として、メモリセル５５０（ｉ，ｊ）を考える。ここで、ｉは１以
上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、トランジスタ５００（ｉ，ｊ）のゲート
電極と、トランジスタ５１０（ｉ，ｊ）のドレイン電極（またはソース電極）と、容量素
子５２０（ｉ，ｊ）の電極の一方とは、電気的に接続されている。また、ソース線ＳＬ（
ｊ）とトランジスタ５００（ｉ，ｊ）のソース電極とは、電気的に接続され、ビット線Ｂ
Ｌ（ｊ）とトランジスタ５００（ｉ，ｊ）のドレイン電極とは、電気的に接続されている
。また、第１信号線Ｓ１（ｊ）とトランジスタ５１０（ｉ，ｊ）のソース電極（またはド
レイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ５１０（
ｉ，ｊ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、
容量素子５２０（ｉ，ｊ）の電極の他方は電気的に接続されている。
【０１５７】
図６（Ｃ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。
書き込み動作は、上述の図６（Ａ）に示す半導体装置と同様の方法で行われる。読み出し
動作は次のように行われる。まず、読み出しを行う行（例えば、第ｉ行のメモリセル５５
０（ｉ，１）〜メモリセル５５０（ｉ，ｎ））以外のワード線ＷＬに、トランジスタ５０
０（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のゲート電極に与えられた電荷がどのデー
タに対応するかによらず、読み出しを行う行以外のトランジスタ５００がオフ状態となる
ような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それ
から、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ，１）〜トラ
ンジスタ５００（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによって
トランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のオン状態またはオフ状
態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬ（ｊ）に定電
位を与え、ビット線ＢＬ（ｊ）に接続されている読み出し回路（図示しない）を動作状態
とする。ここで、ソース線ＳＬ（ｊ）−ビット線ＢＬ（ｊ）間のコンダクタンスの大小は
、読み出しを行う行のトランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）の
状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトラ
ンジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のゲート電極が有する電荷が
どのデータに対応するかによって、ビット線ＢＬ（ｊ）の電位は異なる値をとることにな
る。ビット線ＢＬ（ｊ）の電位を読み出し回路によって読み出すことで、指定した行のメ
モリセルから情報を読み出すことができる。
【０１５８】
図６（Ｃ）に示す半導体装置においても、図１乃至図４に示したように、書き込み電位
が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセ
ルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのし
きい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増
大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその
駆動方法を提供することができる。
【０１５９】
なお、図６（Ｃ）に示す第１信号線Ｓ１（ｊ）は、図１に示す第２の信号線２２２に相
当する。図６（Ｃ）に示すビット線ＢＬ（ｊ）は、図１に示す第３の信号線２２３に相当
する。
【０１６０】
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、
本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ
５００のゲート電極に与える電位を３種類以上用意して、各メモリセル５５０が保持する
情報量を増加させても良い。例えば、書き込み時に各トランジスタ５００のゲート電極に
あたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させること
ができる。
【０１６１】
図６において、第１信号線Ｓ１（ｊ）とビット線ＢＬ（ｊ）は、兼用してもよい。第１
信号線Ｓ１（ｊ）とビット線ＢＬ（ｊ）を兼用することにより、配線数を低減することが
できる。
【０１６２】
開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電
圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分
布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または
、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化すること
ができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き
込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することがで
きる。
【０１６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【０１６４】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの構成
およびその作製方法について、図７乃至図１１を参照して説明する。
【０１６５】
＜メモリセルの断面構成および平面図＞
図７は、半導体装置が有するメモリセルの構成の一例である。図７（Ａ）には半導体装
置が有するメモリセルの断面を、図７（Ｂ）には半導体装置が有するメモリセルの平面を
、それぞれ示す。図７（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に
垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図であ
る。図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有
し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。また、図７に示す半
導体装置は、トランジスタ１６０とトランジスタ１６２と容量素子１６４とを、一つずつ
有する構成として示しているが、それぞれ複数有する構成も含む。
【０１６６】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。
例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸
化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリ
コン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用
いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用
いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一
方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能と
する。
【０１６７】
トランジスタ１６０およびトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャ
ネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０およ
びトランジスタ１６２は、いずれもｎチャネル型トランジスタとして説明する。また、本
発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオ
フ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にある
から、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成
をここで示すものに限定する必要はない。
【０１６８】
トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設け
られたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純
物領域１２０（ソース領域またはドレイン領域とも記す）と、不純物領域１２０に接する
金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と
、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図７におい
て、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような
状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係
を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現
することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含
まれうる。
【０１６９】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている
。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能す
る。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設
けられており、トランジスタ１６０に接して絶縁層１２８が設けられている。なお、高集
積化を実現するためには、図７に示すように、トランジスタ１６０がサイドウォール絶縁
層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する
場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール
絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を
設けても良い。
【０１７０】
トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、
酸化物半導体層１４４と電気的に接続されているソース電極またはドレイン電極１４２ａ
、およびソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極
またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、を覆うゲ
ート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設
けられたゲート電極１４８ａと、を有する。
【０１７１】
ここで、トランジスタ１６２に用いられる酸化物半導体層１４４は水素などの不純物が
十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが
望ましい。例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あた
りの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましく
は１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化
物半導体層１４４を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得
ることができる。
【０１７２】
なお、トランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するた
めに、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物
半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層の汚染を防止できる。
【０１７３】
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、お
よび導電層１４８ｂ、とで構成される。すなわち、ソース電極またはドレイン電極１４２
ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の
他方の電極として機能することになる。このような構成とすることにより、十分な容量を
確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させ
る場合には、ソース電極またはドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十
分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構
成とすることもできる。
【０１７４】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン
電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状で
あることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイ
ン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を
向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上
６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電
極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向
から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１７５】
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が
設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成
された開口には、電極１５４が設けられ、絶縁層１５２上には、電極１５４と接続する配
線１５６が形成される。なお、図７（Ｂ）では電極１２６および電極１５４を用いて、金
属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続
しているが、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン
電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を
直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【０１７６】
また、図７において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂ
を接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続す
る電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極や
ドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレ
イン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン
電極１４２ｂと、電極１５４と、が接する領域と重なっている。このような平面レイアウ
トを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することがで
きる。つまり、半導体装置の集積度を高めることができる。
【０１７７】
また、図７において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一
部が重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、ト
ランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の導電層１
４８ｂは、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられ
ている。このような、平面レイアウトを採用することにより、高集積化を図ることができ
る。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２と
することが可能である。
【０１７８】
＜半導体装置が有するメモリセルの作製方法＞
次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下で
は、はじめに下部のトランジスタ１６０の作製方法について図８および図９を参照して説
明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１
０および図１１を参照して説明する。
【０１７９】
＜下部のトランジスタの作製方法＞
下部のトランジスタ１６０の作製方法について、図８および図９を参照して説明する。
【０１８０】
まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板としては、シリ
コンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム
などの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材
料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものと
する。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成
の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導
体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁
基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１８１】
半導体材料を含む基板１００として、シリコンなどの単結晶半導体基板を用いる場合に
は、半導体装置の読み出し動作を高速化することができるため好適である。
【０１８２】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成
する（図８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを
用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素
、アルミニウム、ガリウムなどを用いることができる。
【０１８３】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われて
いない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導
体領域と分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
【０１８４】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領
域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｃ）参
照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、
または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１８５】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・
機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研
磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステ
ージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物
表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の
表面を研磨する方法である。
【０１８６】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、
酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【０１８７】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を
形成する。
【０１８８】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理
（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密
度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合
ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁
層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケ
ート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい
。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上
５０ｎｍ以下とすることができる。
【０１８９】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材
料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導
電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパ
ッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施
の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すも
のとする。
【０１９０】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０
８、ゲート電極１１０を形成する（図８（Ｃ）参照）。
【０１９１】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領
域１１６および不純物領域１２０を形成する（図８（Ｄ）参照）。なお、ここではｎ型ト
ランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する
場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここ
で、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化さ
れる場合には、その濃度を高くすることが望ましい。
【０１９２】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異な
る濃度で添加された不純物領域を形成しても良い。
【０１９３】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（
図９（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
【０１９４】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、
不純物領域１２０に接する金属化合物領域１２４が形成される（図９（Ａ）参照）。なお
、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金
属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１９５】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることがで
きる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが
望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成さ
れるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成する
ことで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合
物領域１２４を形成した後には、金属層１２２は除去する。
【０１９６】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図９（Ｂ
）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的に
エッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タ
ンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコ
ンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定
されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用
いることができる。
【０１９７】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図
９（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、
これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用
いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが
、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造と
する場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層
の積層構造とすることができる。
【０１９８】
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１
２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１９９】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成
面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４
）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、
導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによる
バリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２００】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（
図９（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴
を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで
、情報の読み出しを高速に行うことができる。
【０２０１】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２
８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図９
（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、Ｃ
ＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２
の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ま
しい。
【０２０２】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する
工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造で
なる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である
。
【０２０３】
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１６２および容量素子１６４の作製方法について、図１０お
よび図１１を参照して説明する。
【０２０４】
まず、ゲート電極１１０、電極１２６、絶縁層１２８などの上に酸化物半導体層を形成
し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１０（Ａ）参
照）。なお、酸化物半導体層を形成する前に、ゲート電極１１０、電極１２６、絶縁層１
２８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング
法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成すること
ができる。
【０２０５】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を
含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓ
ｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有する
ことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ま
しい。
【０２０６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２０７】
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系
の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、
Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ
系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や
、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−
Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓ
ｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料
、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−
Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙ
ｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ
−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−
Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材
料や、単元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料
などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例
えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜
鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、Ｉ
ｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０２０８】
また、酸化物半導体として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数
でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、Ｍｎおよ
びＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａおよ
びＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。また、酸化
物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される
材料を用いてもよい。
【０２０９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−
Ｏ系の材料やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚ
ｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／
３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／
８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いるとよ
い。
【０２１０】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
【０２１１】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しか
しながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより
移動度を上げることができる。
【０２１２】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
【０２１３】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結
晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファ
スでもよい。
【０２１４】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
【０２１５】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２１６】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
【０２１７】
【数１】
0005960871.tif 000002
【０２１８】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ
１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０
は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０２１９】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ［ｍｏｌ比］（ｘは０以上、ｙは
０．５以上５以下）を用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：１：２［ｍｏｌ比］の組成比を有するターゲットなどを用いることができる。また
、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の組成比を有するターゲッ
トや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するター
ゲットの組成比を有するターゲットを用いることもできる。
【０２２０】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ比に換算するとＩｎ２Ｏ
３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ比
に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝
１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体の形成に用いるターゲットは、原子数比
がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０２２１】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、ＩＴＺＯと呼ぶことができ、用いるターゲッ
トの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１
：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５など
となる酸化物ターゲットを用いる。
【０２２２】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物
半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリー
オンとなってしまうおそれがあるためである。
【０２２３】
酸化物半導体層は、水素、水、水酸基または水素化物などの不純物が混入しにくい方法
で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる
。
【０２２４】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用
ターゲットを用いたスパッタリング法により形成する。
【０２２５】
酸化物半導体成膜用ターゲットの充填率は、９０％以上１００％以下、好ましくは９５
％以上９９．９％以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いること
により、成膜した酸化物半導体層は緻密な膜とすることができるためである。
【０２２６】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希
ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸
基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分
に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０２２７】
例えば、酸化物半導体層は、次のように形成することができる。
【０２２８】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて
５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上
４５０℃以下となるように加熱する。
【０２２９】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が
十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層
を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いること
が望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであって
もよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水
素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているた
め、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物な
どの不純物の濃度を低減することができる。
【０２３０】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を
含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基
板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温と
なるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込
まれにくくなる。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の
成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を十分に低減することができる。また、スパッタリングによる酸化物半導
体層の損傷を軽減することができる。
【０２３１】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ
、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比
率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物
質（パーティクル、ごみともいう）が軽減でき、膜厚分布も小さくなるため好ましい。
【０２３２】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している
粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、
基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法であ
る。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０２３３】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該
酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォ
トリソグラフィなどの方法を用いて形成することができる。または、インクジェット法な
どの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドラ
イエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いて
もよい。
【０２３４】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱
処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさら
に除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減
することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、
好ましくは４５０℃以上６００℃以下である。なお、基板の歪み点未満とすることが好ま
しい。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２３５】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下
、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に
触れさせず、水や水素の混入が生じないようにする。
【０２３６】
熱処理を行うことによって不純物を低減し、ｉ型（真性）半導体またはｉ型に限りなく
近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現すること
ができる。
【０２３７】
ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、
脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半
導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも
可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行って
も良い。
【０２３８】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ
層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、
ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成
する（図１０（Ｂ）参照）。
【０２３９】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料
としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンか
ら選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、
マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、または
これらを複数組み合わせた材料を用いてもよい。
【０２４０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チ
タン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニ
ウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層
構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有
するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４
２ｂへの加工が容易であるというメリットがある。
【０２４１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物と
しては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸
化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化イ
ンジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン
若しくは酸化シリコンを含有させたものを用いることができる。
【０２４２】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソ
ース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好
ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。
ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部
をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１
４６の被覆性を向上し、段切れを防止することができる。
【０２４３】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、
およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお
、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の
露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔ
ｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深
度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上
１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可
能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０２４４】
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形
成する（図１０（Ｃ）参照）。
【０２４５】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる
。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材
料を用いて形成する。また、ゲート絶縁層１４６は、１３族元素および酸素を含む材料を
用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化
ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さ
らに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層１４６は、単層
構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さ
は特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保す
るために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１
００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２４６】
ゲート絶縁層１４６は、水素、水などの不純物を混入させない方法を用いて成膜するこ
とが好ましい。ゲート絶縁層１４６に水素、水などの不純物が含まれると、酸化物半導体
層に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸
素の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）して
しまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１４
６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例え
ば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガス
としては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０２４７】
なお、酸化物半導体層１４４に用いられる酸化物半導体材料には、１３族元素を含むも
のが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１４４
と接するゲート絶縁層１４６を形成する場合には、酸化物半導体層１４４との界面の状態
を良好に保つことができる。これは、１３族元素および酸素を含む材料と、酸化物半導体
材料との相性が良いことによる。例えば、酸化物半導体層１４４と酸化ガリウムを用いた
ゲート絶縁層１４６を接して設けることにより、酸化物半導体層１４４とゲート絶縁層１
４６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層
１４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有し
ているため、当該材料を用いることは、酸化物半導体層１４４の水の浸入防止という点に
おいても好ましい。
【０２４８】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリーク
が問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニ
ウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞
０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ
＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０
））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート
絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために
膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン
、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれ
かを含む膜との積層構造としてもよい。
【０２４９】
また、ゲート絶縁層１４６は、酸素が化学量論的組成比よりも多く含むことが好ましい
。例えば、ゲート絶縁層１４６として酸化ガリウムを用いた場合、化学量論的組成比はＧ
ａ２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合
は、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニ
ウムを用いた場合は、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すこと
ができる。
【０２５０】
なお、酸化物半導体層の成膜後、酸化物半導体層１４４の形成後、またはゲート絶縁層
１４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、
酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルク
に添加することを言う。なお、当該「バルク」という用語は、酸素を、薄膜表面のみでな
く薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、
プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ
処理を行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組
成比より多くすることができる。
【０２５１】
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ
：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）に
より励起された酸素プラズマを用いて行うことが好ましい。
【０２５２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の
熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２
５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行
えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽
減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４
４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体
またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２５３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが
、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２
の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、
第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ね
させても良い。
【０２５４】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化
物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化すること
ができる。
【０２５５】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を
形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（
図１０（Ｄ）参照）。
【０２５６】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分
とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層
１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２５７】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層
１５０および絶縁層１５２を形成する（図１１（Ａ）参照）。絶縁層１５０および絶縁層
１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン
、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、
酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
なお、絶縁層１５０および絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（
多孔性の構造など）を用いることが望ましい。絶縁層１５０および絶縁層１５２の誘電率
を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図る
ことができるためである。なお、本実施の形態では、絶縁層１５０および絶縁層１５２の
単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造として
も良い。
【０２５８】
次に、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に、ソース電極またはド
レイン電極１４２ｂにまで達する開口１５３を形成する。その後、開口１５３にソース電
極またはドレイン電極１４２ｂと接する電極１５４を形成し、絶縁層１５２上に電極１５
４に接する配線１５６を形成する（図１１（Ｂ）参照）。なお、当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。
【０２５９】
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電
層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部
を除去することにより形成することができる。
【０２６０】
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成
し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタン
グステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成される
チタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソ
ース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、
その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。
また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形
成してもよい。
【０２６１】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦にな
るように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタ
ン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合に
は、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去
すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含
む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体
層などを形成することが可能となる。
【０２６２】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ
法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される
。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブ
デン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いること
ができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウ
ムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなどと同様であ
る。
【０２６３】
以上により、トランジスタ１６０、トランジスタ１６２、および容量素子１６４を含む
半導体装置が完成する（図１１（Ｂ）参照）。
【０２６４】
また、酸化物半導体層１４４とソース電極またはドレイン電極１４２ａ、ソース電極ま
たはドレイン電極１４２ｂとの間に、ソース領域およびドレイン領域として機能する酸化
物導電層をバッファ層として設けてもよい。図１１（Ｂ）のトランジスタ１６２に酸化物
導電層を設けたトランジスタ４４１、トランジスタ４４２を図２７（Ａ）、図２７（Ｂ）
に示す。
【０２６５】
図２７（Ａ）、図２７（Ｂ）のトランジスタ４４１、トランジスタ４４２は、酸化物半
導体層１４４とソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極
１４２ｂとの間に、ソース領域およびドレイン領域として機能する酸化物導電層４０４ａ
、酸化物導電層４０４ｂが形成されている。図２７（Ａ）、図２７（Ｂ）のトランジスタ
４４１、トランジスタ４４２は作製工程により酸化物導電層４０４ａ、酸化物導電層４０
４ｂの形状が異なる例である。
【０２６６】
図２７（Ａ）のトランジスタ４４１では、酸化物半導体層と酸化物導電膜の積層を形成
し、酸化物半導体層と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状
を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層およ
び酸化物導電膜上にソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂを形成した後、ソース電極またはドレイン電極１４２ａ、ソース電極または
ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域
およびドレイン領域となる酸化物導電層４０４ａ、酸化物導電層４０４ｂを形成する。
【０２６７】
図２７（Ｂ）のトランジスタ４４２では、酸化物半導体層１４４上に酸化物導電膜を形
成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグ
ラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４
ａ、酸化物導電層４０４ｂ、ソース電極またはドレイン電極１４２ａ、ソース電極または
ドレイン電極１４２ｂを形成する。
【０２６８】
なお、酸化物導電膜の形状を加工するためのエッチング処理の際、酸化物半導体層が過
剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチン
グ時間等）を適宜調整する。
【０２６９】
酸化物導電層４０４ａ、酸化物導電層４０４ｂの成膜方法は、スパッタリング法や真空
蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法
を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛
アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、な
どを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２７０】
ソース領域およびドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂとの間に設け
ることで、ソース領域およびドレイン領域の低抵抗化を図ることができ、トランジスタ４
４１、トランジスタ４４２が高速動作をすることができる。
【０２７１】
また、酸化物半導体層１４４、酸化物導電層４０４ｂ、ソース電極またはドレイン電極
１４２ｂの構成とすることによって、トランジスタ４４１、トランジスタ４４２の耐圧を
向上させることができる。
【０２７２】
酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のト
ランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸
化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例え
ば、シリコン）を用いたトランジスタに比べて作製工程が少ない。
【０２７３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【０２７４】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作につ
いて、図１２乃至図２５を参照して説明する。なお、回路図においては、酸化物半導体を
用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２７５】
（駆動回路の説明）
図１２は半導体装置のブロック図である。
【０２７６】
駆動回路２０１は、データバッファ２１２、書き込み回路２１１、ベリファイ回路２１
３、読み出し回路２１４で構成されており、データの書き込み、読み出し、ベリファイを
行なう機能を有する。また、駆動回路２０１は各列に設けられている。
【０２７７】
電位生成回路２０３は、ｉ×ｊ（ｉ、ｊは２以上の整数）本の書き込み電位供給線（図
１の第１の信号線２２１に相当する）に電気的に接続しており、それぞれの書込み電位供
給線Ｖ（１，１）〜（ｉ，ｊ）が駆動回路２０１の書き込み回路２１１（１）〜（ｎ）に
電気的に接続され、複数の書き込み電位を書き込み回路２１１（１）〜（ｎ）に供給する
。なお、ｉはメモリセル２０２に格納することができるデータ（値）の数であり、ｊはベ
リファイを実施する最大の数である。
【０２７８】
メモリセル２０２は、ｎ行×ｍ列で構成されており、各行ごとに駆動回路２０１とビッ
ト線ＢＬ（１）〜（ｎ）（図１の第２の信号線２２２または第３の信号線２２３に相当す
る）を介して電気的に接続されている。メモリセル２０２は、書き込みが実行された場合
にビット線ＢＬ（１）〜（ｎ）に供給された電位を記憶し、読み出しが実行されたときに
記憶しているデータをビット線ＢＬ（１）〜（ｎ）に出力する。なお、図１２では、書き
込み用の信号線と読み出し用の信号線とをビット線ＢＬ（１）〜（ｎ）で兼用する例を示
したが、書き込み用の信号線と読み出し用の信号線とを別々に設けてもよい。
【０２７９】
データバッファ２１２（１）〜（ｎ）は、書き込み回路２１１（１）〜（ｎ）、ベリフ
ァイ回路２１３（１）〜（ｎ）、読み出し回路２１４（１）〜（ｎ）に電気的に接続され
ている。また、データバッファ２１２（１）〜（ｎ）は、データ入出力線Ｉ／Ｏ（１）〜
（ｋ）（ｋは２以上の整数）、アドレス選択信号線ＣＡ（１）〜（ｎ）、書き込みデータ
転送信号線ＴＷ、読み出しデータ転送信号線ＴＲに電気的に接続されている。データバッ
ファ２１２（１）〜（ｎ）は、書き込みを行う場合にアドレス選択信号線ＣＡ（１）〜（
ｎ）によって選択されたデータバッファ２１２とデータ入出力線Ｉ／Ｏ（１）〜（ｋ）を
電気的に接続することで、データ入出力線Ｉ／Ｏ（１）〜（ｋ）から入力されたデータを
データバッファ２１２（１）〜（ｎ）のいずれかに保持する。そして、書き込みデータ転
送信号線ＴＷから書き込みデータ転送信号が入力されると、データバッファ２１２（１）
〜（ｎ）に保持していたデータを書き込み回路２１１（１）〜（ｎ）およびベリファイ回
路２１３（１）〜（ｎ）に出力する。また、読み出しを行う場合に読み出しデータ転送信
号線ＴＲより読み出しデータ転送信号が入力されると、読み出し回路２１４（１）〜（ｎ
）から出力されたデータがデータバッファ２１２（１）〜（ｎ）に保持される。そして、
アドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ２１２（１）
〜（ｎ）のいずれかがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）と電気的に接続され、データ
バッファ２１２（１）〜（ｎ）に保持されているデータがデータ入出力線Ｉ／Ｏ（１）〜
（ｋ）に出力される。なお、ｋは書き込みデータの情報量を示しており、１つのメモリセ
ルに４値までのデータを格納できる場合をｋ＝２、１つのメモリセルに８値までのデータ
を格納できる場合をｋ＝３とすることができる。
【０２８０】
書き込み回路２１１（１）〜（ｎ）は、書き込み電位供給線Ｖ（１，１）〜（ｉ，ｊ）
を介して電位生成回路２０３に電気的に接続されている。また、書き込み回路２１１（１
）〜（ｎ）は、データバッファ２１２（１）〜（ｎ）、ベリファイ回路２１３（１）〜（
ｎ）、メモリセル２０２（１，１）〜（ｍ，ｎ）に電気的に接続されている。また、書き
込み回路２１１（１）〜（ｎ）には、信号線ＳＰ、信号線ＲＳＴ、書き込み信号線ＷＲＩ
ＴＥが電気的に接続されている。書き込み回路２１１（１）〜（ｎ）は、データバッファ
２１２から入力されたデータとベリファイ回路２１３から入力されたベリファイ信号ＶＥ
ＲＩ（１）〜（ｎ）に応じて書き込み電位供給線Ｖ（１，１）〜（ｉ，ｊ）の１本を選択
してビット線ＢＬ（１）〜（ｎ）と電気的に接続する。
【０２８１】
ベリファイ回路２１３（１）〜（ｎ）は、書き込み回路２１１（１）〜（ｎ）、データ
バッファ２１２（１）〜（ｎ）、読み出し回路２１４（１）〜（ｎ）に電気的に接続され
ている。また、ベリファイ回路２１３（１）〜（ｎ）は、ベリファイ出力信号線ＴＶＥに
電気的に接続される。ベリファイ回路２１３（１）〜（ｎ）は、データバッファ２１２か
ら入力される書き込みデータと読み出し回路２１４から入力される読み出しデータを比較
する。また、ベリファイ出力信号線ＴＶＥにベリファイ出力信号が入力されるとデータを
比較した結果を書き込み回路２１１に出力する。
【０２８２】
読み出し回路２１４（１）〜（ｎ）は、データバッファ２１２（１）〜（ｎ）、ベリフ
ァイ回路２１３（１）〜（ｎ）、メモリセル２０２（１，１）〜メモリセル２０２（ｍ，
ｎ）に電気的に接続されている。また、読み出し回路２１４（１）〜（ｎ）には、信号線
ＰＲＥ、信号線ＴＲＤ、信号線ＰＵＬＳＥ、信号線ＲＳＴ２、読み出し信号線ＲＥＡＤが
電気的に接続されている。読み出し回路２１４（１）〜（ｎ）は、読み出し信号線ＲＥＡ
Ｄから読み出し信号が入力されると、メモリセル２０２（１，１）〜（ｍ，ｎ）のデータ
を読み出す。また、信号線ＴＲＤにパルスが入力されると、読み出したデータをデータバ
ッファ２１２（１）〜（ｎ）、ベリファイ回路２１３（１）〜（ｎ）に出力する。
【０２８３】
デコーダ２３０は、アドレス信号線ＣＡｄｄｒおよび、駆動回路２０１のデータバッフ
ァ２１２（１）〜（ｎ）（ｎは２以上の整数）に電気的に接続されており、アドレス信号
ＣＡｄｄｒに応じてデータの書き込み、読み出しを行なう駆動回路２０１を選択する。
【０２８４】
データバッファ２１２、電位生成回路２０３、書き込み回路２１１、ベリファイ回路２
１３、読み出し回路２１４、メモリセル２０２の具体的な回路や動作については後に説明
する。
【０２８５】
（データバッファの説明）
図１３は、図１２のデータバッファ２１２の回路の一例を示している。図１４はデータ
バッファ２１２の書き込みデータの入力のタイミングチャートを示している。
【０２８６】
はじめに、データバッファ２１２の構成について、図１３を参照して説明する。データ
入出力線Ｉ／Ｏ（１）〜（ｋ）は、それぞれトランジスタ１５０１の各ドレイン電極と電
気的に接続され、アドレス選択信号線ＣＡ（ｘ）（ｘは１以上ｎ以下の整数）は、トラン
ジスタ１５０１のゲート電極と電気的に接続され、トランジスタ１５０１の各ソース電極
はラッチ回路ＬＡＴ１５０５（ｘ，１）〜ラッチ回路ＬＡＴ１５０５（ｘ，ｋ）の一端と
それぞれが電気的に接続されている。また、ラッチ回路ＬＡＴ１５０５（ｘ，１）〜ラッ
チ回路ＬＡＴ１５０５（ｘ，ｋ）のもう一端はトランジスタ１５０３およびトランジスタ
１５０４の各ドレイン電極にそれぞれ電気的に接続され、トランジスタ１５０３の各ゲー
ト電極は書き込みデータ転送信号線ＴＷと電気的に接続され、トランジスタ１５０３の各
ソース電極は信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）と電気的に接続され、ト
ランジスタ１５０４の各ゲート電極は読み出しデータ転送信号線ＴＲと電気的に接続され
、トランジスタ１５０４の各ソース電極は信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，
ｋ）と電気的に接続される。
【０２８７】
次に、データバッファ２１２の書き込みデータの入力動作について、図１４を参照して
説明する。はじめに、期間３０１にて、書き込みデータの入力が以下のようにして行われ
る。データ入出力線Ｉ／Ｏ（１）〜（ｋ）より任意の書き込みデータが順次送られる。そ
のタイミングと同期してアドレス選択信号線ＣＡ（ｘ）に高電位ＶＨ（例えば５Ｖ）が印
加されトランジスタ１５０１がオン状態となり、ラッチ回路ＬＡＴ１５０５（ｘ，１）〜
ラッチ回路ＬＡＴ１５０５（ｘ，ｋ）にデータ入出力線Ｉ／Ｏ（１）〜（ｋ）の情報が保
持される。その後、高電位ＶＨが印加されていたアドレス選択信号線ＣＡ（ｘ）は低電位
ＶＬ（例えば０Ｖ）が印加され、トランジスタ１５０１はオフ状態となる。前記の手順で
１〜ｎ行全てのラッチ回路ＬＡＴ１５０５にデータを保持、または書き込みに必要な行の
ラッチ回路ＬＡＴ１５０５にデータを保持した後、期間３０２にて、入力した任意の書き
込みデータが以下のようにして書き込み回路２１１に転送される。書き込みデータ転送信
号線ＴＷに高電位ＶＨが印加されてトランジスタ１５０３がオン状態となり、ラッチ回路
ＬＡＴ１５０５（１，１）〜ラッチ回路ＬＡＴ１５０５（ｎ，ｋ）に保持されていた任意
のデータが、信号線ＷＤＡ（１，１）〜信号線ＷＤＡ（ｎ，ｋ）に伝達される。なお、図
中の斜線部分は任意のデータを示している。
【０２８８】
（電位生成回路の説明）
図１５は図１２の電位生成回路２０３の構成の一例を示している。電位生成回路２０３
は、メモリセル２０２のビット線ＢＬ（ｎ）に印加するための電位を生成する機能を有す
る。
【０２８９】
はじめに電位生成回路２０３の構成について、図１５を参照して説明する。電位生成回
路２０３は、電源電位Ｖｄｄ（例えば５Ｖ）と抵抗１７０１の一方は電気的に接続され、
抵抗１７０１の他方と抵抗１７１１の一方は電気的に接続され、抵抗１７１１の他方と抵
抗１７２１の一方は電気的に接続され、抵抗１７２１の他方は接地され（または低電位が
与えられ）、各抵抗間にボルテージフォロア１７０２、ボルテージフォロア１７１２の入
力端が電気的に接続される。また、ボルテージフォロア１７０２、ボルテージフォロア１
７１２の出力端と接地電位（または低電位）の間には、抵抗１７０３、抵抗１７０５およ
び抵抗１７１３、抵抗１７１５が電気的に接続され、ボルテージフォロア１７０２、ボル
テージフォロア１７１２の出力端、および各抵抗１７０３、抵抗１７０５および抵抗１７
１３、抵抗１７１５の間には、ボルテージフォロア１７０４、ボルテージフォロア１７０
６、およびボルテージフォロア１７１４、ボルテージフォロア１７１６が電気的に接続さ
れ、ボルテージフォロア１７０４、ボルテージフォロア１７０６およびボルテージフォロ
ア１７１４、ボルテージフォロア１７１６の出力端は、書き込み電位供給線Ｖ（１，１）
〜、書き込み電位供給線Ｖ（ｉ，ｊ）に電気的に接続される。
【０２９０】
次に、電位生成回路２０３の動作について説明する。電源電位Ｖｄｄが供給されるとボ
ルテージフォロア１７０２、ボルテージフォロア１７１２の入力端には、抵抗１７０１、
抵抗１７１１、抵抗１７２１の総和に対して電源電位Ｖｄｄからそれぞれのボルテージフ
ォロアまでに電気的に接続されている抵抗の比が電圧降下して入力される。そして、ボル
テージフォロア１７０２およびボルテージフォロア１７１２の出力電位もボルテージフォ
ロア１７０２およびボルテージフォロア１７１２の入力電位と同一の電位となる。ボルテ
ージフォロア１７０２およびボルテージフォロア１７１２の出力電位は、それぞれボルテ
ージフォロア１７０４、およびボルテージフォロア１７１４に入力され、ボルテージフォ
ロア１７０４、およびボルテージフォロア１７１４の出力電位はそれぞれ、ボルテージフ
ォロア１７０４、およびボルテージフォロア１７１４の入力電位と等しい電位がＶ（１，
ｊ）およびＶ（ｉ，ｊ）として書き込み電位供給線に出力される。一方、ボルテージフォ
ロア１７０２およびボルテージフォロア１７１２の出力端と接地電位（または低電位）の
間には抵抗１７０３、抵抗１７０５および抵抗１７１３、抵抗１７１５が電気的に直列接
続され、抵抗１７０３と抵抗１７０５の間にはボルテージフォロア１７０６の入力端が電
気的に接続されている。そのため、ボルテージフォロア１７０６の入力電位は、抵抗１７
０３、抵抗１７０５の総和に対してボルテージフォロア１７０２の出力端からボルテージ
フォロア１７０６までに電気的に接続されている抵抗の比だけボルテージフォロア１７０
２の出力電位から電圧降下した電位が入力される。そして、ボルテージフォロア１７０６
の出力端にはボルテージフォロア１７０６の入力電位と等しい電位がＶ（ｉ，１）として
書き込み電位供給線に出力される。同様の構成で、ボルテージフォロア１７１６の出力端
にもボルテージフォロア１７１６の入力電位と等しい電位がＶ（１，１）として書き込み
電位供給線に出力される。
【０２９１】
なお、データ”０”（メモリセル２０２に書き込む電位が０Ｖ）を書き込む場合にのみ
書き込み電位供給線を１本とすることで、電位生成回路２０３が有する書き込み電位供給
線の数を（ｉ−１）×ｊ＋１本とすることができる。これにより、書き込み電位供給線の
数が減少するため、配線を減らせる分、メモリセル２０２の占有面積を大きくすることが
できる。また、データ”ｉ”（メモリセル２０２に書き込む電位が最大）を書き込む場合
にのみ書き込み電位供給線を１本とすることで、前記と同様の効果を得ることができる。
さらに、データ”０”とデータ”ｉ”を書き込む場合に書き込み電位供給線を１本とする
ことで、電位生成回路２０３が有する書き込み電位供給線の数を（ｉ−２）×ｊ＋２本と
することもでき、配線を減らせる分、メモリセル２０２の占有面積をより大きくすること
ができる。
【０２９２】
電位生成回路２０３は図１５の回路以外でも公知の回路を用いることで、複数の異なる
電位供給線を有する回路を作ることができる。そのため、図１５の回路に限定されること
はない。
【０２９３】
（書き込み回路の説明）
図１６は、図１２の書き込み回路２１１の構成の一例を示している。また、図１７は、
データ”０”を書き込み、ベリファイ読み出しの結果、書き込みデータと読み出しデータ
が一致せず、その後、書き込み、ベリファイ読み出しがｊ−１回繰り返された場合の書き
込み回路２１１の動作のタイミングチャートを示しており、図１８は、データ”ｉ”を書
き込み、ベリファイ読み出しの結果、書き込みデータと読み出しデータが一致せず、その
後、書き込み、ベリファイ読み出しがｊ−１回繰り返された場合の書き込み回路２１１の
動作のタイミングチャートを示している。書き込み回路２１１は複数の書き込み電位供給
線のうち１本をビット線と電気的に接続し、ビット線に書き込み電位を供給する機能を有
する。
【０２９４】
はじめに、書き込み回路２１１の構成について、図１６を参照して説明する。データバ
ッファ２１２と電気的に接続される信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）は
、デコーダ８１０（ｘ）の入力端と電気的に接続され、デコーダ８１０（ｘ）の各信号線
ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）は、トランジスタ８０１の各ドレイン電極と
電気的に接続され、トランジスタ８０１の各ゲート電極は、信号線ＳＰと電気的に接続さ
れ、トランジスタ８０１の各ソース電極はシフトレジスタ８１１（ｘ，１）〜シフトレジ
スタ８１１（ｘ，ｉ）のいずれかに電気的に接続され、信号線ＲＳＴおよびベリファイ信
号線ＶＥＲＩ（ｘ）は、シフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，
ｉ）と電気的に接続される（ｘは１以上ｎ以下の整数である）。また、シフトレジスタ８
１１の信号線ＷＤＣ（ｘ，１，１）〜信号線ＷＤＣ（ｘ，ｉ，ｊ）はそれぞれトランジス
タ８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５
のゲート電極に電気的に接続され、トランジスタ８０２、…、トランジスタ８０３、…、
トランジスタ８０４、…、トランジスタ８０５のドレイン電極は、書き込み電位供給線Ｖ
（１，１）〜書き込み電位供給線Ｖ（ｉ，ｊ）と電気的に接続され、トランジスタ８０２
、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５のソース
電極は、トランジスタ８０６のドレイン電極に電気的に接続され、トランジスタ８０６の
ゲート電極は書き込み信号線ＷＲＩＴＥと電気的に接続され、トランジスタ８０６のソー
ス電極はビット線ＢＬ（ｘ）と電気的に接続される。
【０２９５】
次に、書き込み回路２１１の動作について、図１７、図１８を参照して説明する。はじ
めに信号線ＲＳＴに高電位ＶＨが印加され、シフトレジスタ８１１（ｘ，１）〜シフトレ
ジスタ８１１（ｘ，ｉ）がリセット状態となり、信号線ＷＤＣ（ｘ，１，１）〜信号線Ｗ
ＤＣ（ｘ，ｉ，ｊ）はすべて低電位ＶＬが出力される。そのため、トランジスタ８０２、
…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５はすべてオ
フ状態となる。また、書き込み信号線ＷＲＩＴＥには低電位ＶＬが印加され、トランジス
タ８０６もオフ状態となり、信号線ＷＢＬ（ｘ）はフローティングの状態となる。その後
、信号線ＲＳＴに低電位ＶＬが印加され、シフトレジスタ８１１のリセット動作が終了す
る。
【０２９６】
シフトレジスタ８１１のリセット動作が終了すると、期間３１１において第１の書き込
みが以下のようにして行われる。書き込みデータ転送信号線ＴＷに高電位ＶＨが印加され
、データバッファ２１２より出力される書き込みデータが信号線ＷＤＡ（ｘ，１）〜信号
線ＷＤＡ（ｘ，ｋ）を通してデコーダ８１０に入力される。デコーダ８１０は書き込みデ
ータをデコードして信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）に結果を出力する
。表１には、デコーダ８１０の入力と出力の関係を示す。
【０２９７】
【表１】
0005960871.tif 000003
【０２９８】
例えば、８値（ｉ＝８、ｋ＝３）のメモリセルに対してデータ”０”を書き込む場合、
信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，３）は低電位ＶＬとなり、デコーダ８１０
に入力される。デコーダ８１０の出力結果として信号線ＷＤＢ（ｘ，１）は高電位ＶＨ、
信号線ＷＤＢ（ｘ，２）〜信号線ＷＤＢ（ｘ，８）には低電位ＶＬが出力される。例えば
、図１７では、信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）は低電位ＶＬとなり、
デコーダ８１０に入力される。デコーダ８１０の出力結果として信号線ＷＤＢ（ｘ，１）
は高電位ＶＨ、信号線ＷＤＢ（ｘ，２）〜信号線ＷＤＢ（ｘ，ｉ）には低電位ＶＬが出力
される。
【０２９９】
書き込みデータ転送信号線ＴＷに高電位ＶＨが印加されると同時に信号線ＳＰに高電位
ＶＨが印加されて、トランジスタ８０１がオン状態となり、デコーダ８１０の出力結果が
信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）を通してシフトレジスタ８１１（ｘ，
１）〜シフトレジスタ８１１（ｘ，ｉ）に入力される。シフトレジスタ８１１にデコーダ
８１０の出力結果が入力されると、高電位ＶＨが入力されたシフトレジスタ８１１のみ動
作する。シフトレジスタ８１１が動作すると、出力の最下位の信号線ＷＤＣ（ｘ，ｙ，１
）（ｙは１以上ｉ以下の整数）（即ち、出力電位のなかで最も低い電位が供給される信号
線）には高電位ＶＨが印加され、信号線ＷＤＣ（ｘ，ｙ，１）を含まない全てのシフトレ
ジスタ８１１の出力の信号線ＷＤＣには低電位ＶＬが印加される。そして、トランジスタ
８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５の
うち信号線ＷＤＣ（ｘ，ｙ，１）がゲート電極に電気的に接続されているトランジスタが
オン状態となり、信号線ＷＢＬ（ｘ）には、オン状態となったトランジスタのドレイン電
極と電気的に接続されている書き込み電位供給線Ｖ（ｙ，１）の電位が供給される。例え
ば、図１７では、信号線ＷＤＣ（ｘ、１、１）には高電位ＶＨが印加され、それ以外の信
号線ＷＤＣには低電位ＶＬが出力される。そして、信号線ＷＤＣ（ｘ、１、１）がゲート
電極に電気的に接続されているトランジスタ８０２がオン状態となり、信号線ＷＢＬ（ｘ
）には、オン状態となったトランジスタ８０２のドレイン電極と電気的に接続されている
書き込み電位供給線Ｖ（１，１）の電位が供給される。
【０３００】
信号線ＷＢＬ（ｘ）に書き込み電位が供給された後、信号線ＳＰに低電位ＶＬが印加さ
れてデコーダ８１０の出力の信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）とシフト
レジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）の入力端は絶縁状態（非導
通状態ともいう）となるが、シフトレジスタ８１１の出力は動作開始時の状態を維持する
。また、信号線ＳＰに低電位ＶＬが印加されるタイミングに同期して、書き込み信号線Ｗ
ＲＩＴＥに高電位ＶＨが印加されトランジスタ８０６がオン状態となり、ビット線ＢＬ（
ｘ）には、信号線ＷＢＬ（ｘ）の電位が供給され、メモリセル２０２に書き込みが行なわ
れる。書き込みが終了すると、書き込み信号線ＷＲＩＴＥの電位はＶＬとなりトランジス
タ８０６がオフ状態となり、ビット線ＢＬ（ｘ）は電気的にフローティングの状態（浮遊
状態ともいう）となる。
【０３０１】
ビット線ＢＬ（ｘ）はフローティングの状態となると、期間３１２において、第１のベ
リファイ読み出しが行われる（ベリファイ読み出しを行うことをベリファイするともいう
）。ベリファイ読み出しの結果、メモリセル２０２に書き込むデータ（即ち、データバッ
ファ２１２に保持されたデータ）とベリファイ読み出ししたデータとが一致する場合、ベ
リファイ信号ＶＥＲＩ（ｘ）は低電位ＶＬの状態を維持して、シフトレジスタ８１１（ｘ
，１）〜（ｘ，ｉ）の出力の信号線ＷＤＣ（ｘ，１，１）〜（ｘ，ｉ，ｊ）の電位も維持
され、信号線ＷＢＬ（ｘ）の電位も書き込み電位Ｖ（ｙ，１）に維持される。このように
、信号線ＷＢＬ（ｘ）の電位が電位Ｖ（ｙ，１）に維持されることを、書き込み電位が電
位Ｖ（ｙ，１）に決定される、または書き込み電位として電位Ｖ（ｙ，１）を採用すると
もいう。
【０３０２】
一方、メモリセル２０２に書き込むデータ（即ち、データバッファに保持されたデータ
）とベリファイ読み出ししたデータとが一致しない場合、ベリファイ信号ＶＥＲＩ（ｘ）
は高電位ＶＨが印加される。シフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（
ｘ，ｉ）は、ベリファイ信号ＶＥＲＩ（ｘ）に高電位ＶＨが入力されると最下位の信号線
ＷＤＣ（ｘ，ｙ，１）に高電位ＶＨを出力しているシフトレジスタ８１１のみ、別の信号
線、例えば１つ上位の信号線ＷＤＣ（ｘ，ｙ，２）（即ち、出力電位のなかで次に低い電
位が供給される信号線）に高電位ＶＨを出力する。信号線ＷＤＣ（ｘ，ｙ，２）を含まな
い全ての信号線ＷＤＣ（ｘ，１，１）〜信号線ＷＤＣ（ｘ，ｉ，ｊ）には低電位ＶＬが出
力される。そして、トランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８
０４，…、トランジスタ８０５のうち信号線ＷＤＣ（ｘ，ｙ，２）がゲート電極に電気的
に接続されているトランジスタがオン状態となり、信号線ＷＢＬ（ｘ）には、オン状態と
なったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線Ｖ（ｙ
，２）の電位が供給される。このとき、書き込み電位供給線Ｖ（ｙ，１）より書き込み電
位供給線Ｖ（ｙ，２）は大きい電位とする。例えば、信号線ＷＤＣ（ｘ，１，２）には高
電位ＶＨが印加され、それ以外の信号線ＷＤＣには低電位ＶＬが出力される。そして、信
号線ＷＤＣ（ｘ，１，２）がゲート電極に電気的に接続されているトランジスタがオン状
態となり、信号線ＷＢＬ（ｘ）には、オン状態となったトランジスタのドレイン電極と電
気的に接続されている書き込み電位供給線Ｖ（１，２）の電位が供給される。
【０３０３】
その後、ベリファイ信号ＶＥＲＩ（ｘ）の電位は低電位ＶＬとなるが、シフトレジスタ
８１１の出力は変わらず維持される。そして、期間３１３において第２の書き込みが行わ
れる。即ち、書き込み信号線ＷＲＩＴＥに高電位ＶＨが印加されトランジスタ８０６がオ
ン状態となり、ビット線ＢＬ（ｘ）には、信号線ＷＢＬ（ｘ）の電位が供給され、メモリ
セル２０２に再度書き込みが行なわれる。図中の斜線部分は、読み出したデータによって
、ビット線ＢＬ（ｘ）が高電位ＶＨに上昇するタイミングが異なるため、斜線で示してい
る。
【０３０４】
上述の書き込み、ベリファイ読み出しをそれぞれ最大ｊ回繰り返し、書き込むデータと
ベリファイ読み出しした結果が一致するまでビット線ＢＬ（ｘ）に印加する電位の変更を
繰り返し行うことで、書き込み電位を決定することができ、メモリセル２０２のしきい値
ばらつきを小さくすることができる。図１７、図１８には、上述の書き込み、ベリファイ
読み出しをｊ回繰り返した例を示している。即ち、期間３１４において第ｊの書き込みが
行われ、期間３１５にて第ｊのベリファイ読み出しが行われる。
【０３０５】
図１８に示すデータ”ｉ”の書き込みを行う場合も、図１７に示すデータ”０”を書き
込む場合と同様に行うことができる。
【０３０６】
（メモリセルの説明）
図１９は、図１２のメモリセル２０２（１，１）〜メモリセル２０２（ｍ，ｎ）を示し
ている。また、図２０は書き込み時のメモリセル２０２のタイミングチャートを示してい
る。
【０３０７】
はじめに、メモリセル２０２の構成について説明する。メモリセル２０２（１，１）は
、ビット線ＢＬ（１）とトランジスタ１１０１のドレイン電極が電気的に接続され、トラ
ンジスタ１１０１のゲート電極とワード線ＷＬ＿ＯＳ（１）が電気的に接続され、トラン
ジスタ１１０１のソース電極とトランジスタ１１０３のゲート電極は、容量素子１１０４
の電極の一方と電気的に接続され、容量素子１１０４の電極の他方はワード線ＷＬ（１）
に接続される。また、ビット線ＢＬ（１）とトランジスタ１１０３のソース電極が電気的
に接続され、トランジスタ１１０３と信号線ＳＬが電気的に接続されて、１つのメモリセ
ル２０２が構成される。
【０３０８】
次に書き込み動作について、図２０を参照して説明する。メモリセル２０２にデータが
書き込まれるときは、書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨまで上昇し、ビット
線ＢＬ（１）〜（ｎ）には書き込み電位が印加される。書き込み信号線ＷＲＩＴＥの電位
が高電位ＶＨに上昇すると同時に、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）のいずれかのワー
ド線の電位も高電位ＶＨまで上昇する。例えば、ワード線ＷＬ＿ＯＳ（１）の電位が高電
位ＶＨまで上昇すると、トランジスタ１１０１のゲート電極およびワード線ＷＬ＿ＯＳ（
１）と電気的に接続される１行目の全てのトランジスタのゲート電極に高電位ＶＨが印加
され、各トランジスタがオン状態となる。そして、メモリセル２０２のフローティングノ
ード１１０２は、ビット線ＢＬ（１）に印加された書き込み電位と同等の電位となる電荷
が蓄えられる。その後、書き込み信号線ＷＲＩＴＥおよびワード線ＷＬ＿ＯＳ（１）はそ
れぞれ電位ＶＬまで電位が下がり、トランジスタ１１０１およびワード線ＷＬ＿ＯＳ（１
）とトランジスタのゲート電極が電気的に接続される１行目のトランジスタ全てがオフ状
態となり書き込みが終了する。トランジスタ１１０１は、オフ電流が極めて小さいという
特徴を有しているため、フローティングノード１１０２に蓄えられた電荷の保持が容易に
なり、また保持された情報の読み出しが容易になる。なお、図中の斜線部分は任意のデー
タである。
【０３０９】
また、信号線ＳＬには、読み出しおよびベリファイ読み出しの動作時に高電位ＶＨが供
給され、読み出しとベリファイ読み出し以外の動作時に低電位ＶＬが供給される。
【０３１０】
（読み出し回路の説明）
図２１は、図１２の読み出し回路２１４の一例を示している。また、図２２は、読み出
しおよびベリファイ読み出し時のタイミングチャートを示している。読み出し回路２１４
はメモリセル２０２に書き込まれた情報を読み出す機能を有する。
【０３１１】
はじめに、読み出し回路２１４の構成について、図２１を参照して説明する。読み出し
回路２１４においてトランジスタ９０１のドレイン電極には、低電位ＶＬが印加され、ト
ランジスタ９０１のゲート電極は、信号線ＰＲＥと電気的に接続され、トランジスタ９０
１のソース電極とトランジスタ９０２のドレイン電極は、インバータの入力端と電気的に
接続され、インバータの出力端は信号線ＲＢＬ（ｘ）と接続され、信号線ＲＢＬ（ｘ）は
、トランジスタ９０３の各ゲート電極と電気的に接続される。また、トランジスタ９０２
のゲート電極は、読み出し信号線ＲＥＡＤと電気的に接続され、トランジスタ９０２のソ
ース電極は、ビット線ＢＬ（ｘ）と電気的に接続される。そして、トランジスタ９０３の
各ドレイン電極は信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）と電気的に接続
され、信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）はカウンタ９１１（ｘ）の
出力端と電気的に接続され、カウンタ９１１（ｘ）の入力端は、信号線ＰＵＬＳＥおよび
信号線ＲＳＴ２がそれぞれ電気的に接続される。さらに、トランジスタ９０３の各ソース
電極は、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）の各入力端とそれぞ
れ対となって電気的に接続され、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，
ｋ）の各出力端は、トランジスタ９０４の各ドレイン電極とそれぞれ対となって電気的に
接続され、トランジスタ９０４の各ゲート電極は、信号線ＴＲＤとそれぞれ電気的に接続
され、トランジスタ９０４の各ソース電極とトランジスタ９０５の各ドレイン電極は、信
号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）とそれぞれ対となって電気的に接続され
、トランジスタ９０５の各ゲート電極は信号線／ＴＲＤとそれぞれ電気的に接続され、ト
ランジスタ９０５の各ソース電極は接地される（または低電位が与えられる）。
【０３１２】
次に、読み出し回路２１４の動作について、図２２を参照して説明する。読み出しまた
はベリファイ読み出しが行われると、読み出し信号線ＲＥＡＤおよび信号線ＰＲＥは高電
位ＶＨまで上昇し、トランジスタ９０１およびトランジスタ９０２がオン状態となる。そ
して、ビット線ＢＬ（ｘ）は低電位ＶＬと等しくなる。このとき、信号線ＲＢＬ（ｘ）は
高電位ＶＨまで上昇し、トランジスタ９０３のゲート電極には高電位ＶＨが印加され、ト
ランジスタ９０３はオン状態となる。また、同時に図１９のメモリセル２０２の信号線Ｓ
Ｌおよびワード線ＷＬ（１）〜（ｍ）にも高電位ＶＨが印加され、信号線ＳＬおよびワー
ド線ＷＬ（１）〜（ｍ）の電位は高電位ＶＨまで上昇する。なお、図２２においてＷＬ（
１）は電位の変化を強調するため縦軸を大きくしているが、ＷＬ（１）に印加される最大
の電位は高電位ＶＨに等しい。
【０３１３】
その後、信号線ＰＲＥが低電位ＶＬまで減少し、トランジスタ９０１はオフ状態となり
、ビット線ＢＬ（ｘ）は低電位ＶＬのままフローティングの状態となる。このとき、メモ
リセル２０２にデータ”０”が書き込まれている場合のメモリセル２０２のしきい値電圧
をＶｔｈ＿Ｌ０（＜０Ｖ）とし、メモリセル２０２にデータ”１”〜”ｉ”が書き込まれ
ている場合のメモリセル２０２のしきい値電圧をそれぞれＶｔｈ＿Ｌ１〜Ｖｔｈ＿Ｌｉと
すると、データ”０”と比べてデータ”１”〜”ｉ”が書き込まれている場合の方が、ト
ランジスタ１１０３のゲート電極に蓄えられている電荷量が多いため、メモリセル２０２
のしきい値電圧Ｖｔｈ＿Ｌ０に比べてしきい値電圧Ｖｔｈ＿Ｌ１〜Ｖｔｈ＿Ｌｉは小さく
なる。そして、メモリセル２０２のトランジスタ１１０３のドレイン電極には低電位ＶＬ
が印加され、ソース電極には高電位ＶＨが印加され、読み出しをしているメモリセル２０
２のワード線ＷＬ（ｚ）（ｚは１以上ｍ以下の整数）には高電位ＶＨが印加されるため、
メモリセル２０２はオフ状態となり、ビット線ＢＬ（ｘ）は低電位ＶＬの状態を維持する
。
【０３１４】
そして、図２２の信号線ＲＳＴ２にパルスが入力されるとカウンタ９１１がリセットさ
れ、信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）にはそれぞれ低電位ＶＬが出
力され、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に信号線ＣＯＵＴ（
ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータがそれぞれ対となって保持される。また、
信号線ＲＳＴ２のパルスが立ち下がると同時に、読み出しをしているメモリセル２０２の
ワード線ＷＬ（ｚ）に印加される電位が、高電位ＶＨからデータ”０”を読み出すことが
できる電位、つまり、高電位ＶＨ＋Ｖｔｈ＿Ｌ０（Ｖｔｈ＿Ｌ０＜０Ｖ）の電位に減少し
、メモリセル２０２に書き込まれているデータが”０”またはデータ”１”〜”ｉ”の判
定が行われる。仮にデータが”０”だった場合、メモリセル２０２のトランジスタ１１０
３はオン状態となるため、ビット線ＢＬ（ｘ）の電位は低電位ＶＬから高電位ＶＨまで上
昇し、信号線ＲＢＬ（ｘ）の電位は低電位ＶＬに減少し、トランジスタ９０３の各ゲート
電極には低電位ＶＬが印加され、トランジスタ９０３がオフ状態となる。一方、データが
”０”以外の場合、メモリセル２０２のトランジスタ１１０３はオフ状態となるため、ビ
ット線ＢＬ（ｘ）の電位は低電位ＶＬを、信号線ＲＢＬ（ｘ）は高電位ＶＨを維持し、ト
ランジスタ９０３にオン状態を維持し続ける。
【０３１５】
その後、信号線ＰＵＬＳＥにパルスが入力されカウンタ９１１（ｘ）のデータが”１”
増加すると同時に信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータも変化
する。このとき、トランジスタ９０３がオフ状態、つまりデータが”０”の場合、ラッチ
回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に信号線ＣＯＵＴ（ｘ，１）〜信号
線ＣＯＵＴ（ｘ，ｋ）のデータが入力されず、ラッチ回路９１２（ｘ，１）〜ラッチ回路
９１２（ｘ，ｋ）はデータ”０”の状態を保持する。一方、トランジスタ９０３がオン状
態、つまりデータが”０”以外の場合、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２
（ｘ，ｋ）に信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータが入力され
、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）はデータ”１”の状態に変
化する。また、信号線ＰＵＬＳＥが入力されると同時に、読み出しをしているメモリセル
２０２のワード線ＷＬ（ｚ）に印加される電位が、高電位ＶＨ＋Ｖｔｈ＿Ｌ０からデータ
”１”を読み出すことができる電位、つまり、高電位ＶＨ＋Ｖｔｈ＿Ｌ１（Ｖｔｈ＿Ｌ１
＜Ｖｔｈ＿Ｌ０＜０Ｖ）の電位に減少し、メモリセル２０２に書き込まれているデータが
”０”〜”１”またはデータが”２”〜”ｉ”の判定が行われる。
【０３１６】
前記手順を繰り返すことで、読み出したメモリセル２０２のデータがラッチ回路９１２
（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に保持される。データが”０”〜”ｉ−１”ま
たはデータが”ｉ”の判定が終わると、読み出し信号線ＲＥＡＤの電位が低電位ＶＬに減
少してトランジスタ９０２はオフ状態となり、メモリセル２０２の信号線ＳＬの電位も低
電位ＶＬに減少する。また、信号線ＴＲＤが高電位ＶＨまで上昇し、トランジスタ９０４
はそれぞれオン状態となる。そして、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（
ｘ，ｋ）に保持されている読み出しデータが信号線ＲＤＢ（ｘ，１）〜信号線ＲＤＢ（ｘ
，ｋ）を通して、信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）にそれぞれ対となっ
て出力される。読み出しデータの出力後は信号線ＴＲＤが低電位ＶＬまで減少し、トラン
ジスタ９０４はそれぞれオフ状態となる。一方、信号線／ＴＲＤの電位は高電位ＶＨまで
上昇し、トランジスタ９０５はそれぞれオン状態となり、信号線ＲＤＡ（ｘ，１）〜信号
線ＲＤＡ（ｘ，ｋ）はそれぞれ接地される（または低電位が与えられる）。
【０３１７】
（ベリファイ回路の説明）
図２３は、ベリファイ回路２１３の一例を示している。また、図２４および図２５は、
ベリファイ回路２１３の動作のタイミングチャートを示している。ベリファイ回路２１３
は書き込みデータとベリファイ読み出しのデータを比較し、書き込みが正常に終了したか
否かを判定する機能を有する。
【０３１８】
はじめに、ベリファイ回路２１３の構成について、図２３を参照して説明する。ベリフ
ァイ回路２１３において、信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）および信号
線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）は、２入力１出力ＸＯＲ回路１００１の入
力端に信号線ＷＤＡ（ｘ，１）と信号線ＲＤＡ（ｘ，１）、…、信号線ＷＤＡ（ｘ，ｋ）
と信号線ＲＤＡ（ｘ，ｋ）がそれぞれ対になって電気的に接続され、２入力１出力ＸＯＲ
回路１００１の各出力端はｋ入力１出力ＯＲ回路１００２の入力端にそれぞれ電気的に接
続され、ｋ入力１出力ＯＲ回路１００２の出力端はトランジスタ１００３のドレイン電極
に電気的に接続され、トランジスタ１００３のゲート電極は信号線ＴＶＥに電気的に接続
され、トランジスタ１００３のソース電極とトランジスタ１００４のドレイン電極は信号
線ＶＥＲＩ（ｘ）に電気的に接続され、トランジスタ１００４のゲート電極は信号線／Ｔ
ＶＥに電気的に接続され、トランジスタ１００４のソース電極は接地される（または低電
位が与えられる）。
【０３１９】
次に、ベリファイ回路２１３の動作について、図２４、図２５を参照して説明する。書
き込みが行われると、書き込みデータ転送信号線ＴＷが高電位ＶＨまで上昇し、信号線Ｗ
ＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）には書き込みデータが入力される。そして、メ
モリセル２０２に書き込みが行われ、書き込みが終了するとベリファイ読み出しが行われ
る。ベリファイ読み出しが行われると、読み出し回路２１４の信号線ＴＲＤにパルスが入
力され、信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）にはベリファイ読み出しのデ
ータが入力される。信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）に書き込みデータ
が入力され、かつ信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）にベリファイ読み出
しのデータが入力されるとＸＯＲ回路１００１の出力電位は、信号線ＷＤＡ（ｘ，１）と
信号線ＲＤＡ（ｘ，１）の電位が共に低電位ＶＬまたは高電位ＶＨの場合に低電位ＶＬと
なる。一方、信号線ＷＤＡ（ｘ，１）と信号線ＲＤＡ（ｘ，１）の一方の入力電位が低電
位ＶＬかつ他方の入力電位が高電位ＶＨの場合、ＸＯＲ回路１００１の出力電位は高電位
ＶＨとなる。前記と同様に、信号線ＷＤＡ（ｘ，２）と信号線ＲＤＡ（ｘ，２）、…、信
号線ＷＤＡ（ｘ，ｋ）と信号線ＲＤＡ（ｘ，ｋ）もそれぞれＸＯＲ回路１００１によって
比較され、ＸＯＲ回路１００１の各出力電位は低電位ＶＬまたは高電位ＶＨとなる。
【０３２０】
ＸＯＲ回路１００１の各出力はＯＲ回路１００２に入力され、ＸＯＲ回路１００１の各
出力電位の中で、１つでも高電位ＶＨが出力されていた場合、ＯＲ回路１００２の出力電
位は、高電位ＶＨとなる。一方、ＸＯＲ回路１００１の各出力電位が全て低電位ＶＬの場
合、ＯＲ回路１００２の出力電位は、低電位ＶＬとなる。そして、信号線ＴＶＥが高電位
ＶＨまで上昇し、トランジスタ１００３がオン状態となり、信号線ＶＥＲＩ（ｘ）は、図
２５に示すように、ＯＲ回路１００２の出力が高電位ＶＨの場合（即ち、ベリファイＮＧ
の場合）、高電位ＶＨまで上昇する。また、図２４に示すように、ＯＲ回路１００２の出
力が低電位ＶＬの場合（即ち、ベリファイＯＫの場合）、信号線ＶＥＲＩ（ｘ）は低電位
ＶＬとなる。書き込みデータとベリファイ読み出しデータの比較をしていない期間は信号
線／ＴＶＥが高電位ＶＨとなり、トランジスタ１００４がオン状態になる。そのため、信
号線ＶＥＲＩ（ｘ）は接地される（または低電位が与えられる）。なお、図２４中の斜線
部分は任意のデータとなるが、ＷＤＡ（ｘ）［１：ｋ］とＲＤＡ（ｘ）［１：ｋ］は同じ
データとなる。また、図２５中の斜線部分は任意のデータとなるが、ＷＤＡ（ｘ）［１：
ｋ］とＲＤＡ（ｘ）［１：ｋ］のデータは異なる。
【０３２１】
なお、ベリファイ回路２１３は、図２３の回路以外にも一般的に知られている回路を組
み合わせることで構成することができる。ベリファイ回路２１３は、書き込みデータとベ
リファイ読み出しデータの比較を行い、書き込みデータとベリファイ読み出しデータが異
なる場合に信号線ＶＥＲＩ（ｘ）にパルスを出力する回路であればよい。
【０３２２】
開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電
圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分
布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または
、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化すること
ができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き
込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することがで
きる。
【０３２３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【０３２４】
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作につ
いて、図２６を参照して説明する。
【０３２５】
図２６は、図１９に示したメモリセル２０２を駆動するワード線側の駆動回路の一例を
示している。ワード線側の駆動回路は書き込み、読み出し、およびベリファイ読み出し時
に、図１９に示したワード線ＷＬ（１）〜（ｍ）およびワード線ＷＬ＿ＯＳ（１）〜（ｍ
）の電位を制御する機能を有する。
【０３２６】
はじめに、ワード線側の駆動回路の構成について、図２６を参照して説明する。ワード
線側の駆動回路において、信号線ＲＡｄｄｒは、デコーダ１３１２の入力端と電気的に接
続され、信号線ＲＡ（１）〜（ｍ）とデコーダ１３１２の各出力端は、それぞれが対とな
って電気的に接続され、信号線ＲＡ（１）〜（ｍ）とトランジスタ１３０１の各ドレイン
電極とトランジスタ１３１０の各ドレイン電極は、トランジスタ１３０３の各ドレイン電
極と対となって電気的に接続され、トランジスタ１３０１の各ゲート電極は、書き込み信
号線ＷＲＩＴＥと電気的に接続され、トランジスタ１３０１の各ソース電極とトランジス
タ１３０２の各ドレイン電極とインバータ１３０８の各入力端は、ワード線ＷＬ＿ＯＳ（
１）〜（ｍ）とそれぞれが対となって電気的に接続され、トランジスタ１３０２の各ゲー
ト電極は、書き込み信号の反転信号線／ＷＲＩＴＥと電気的に接続され、トランジスタ１
３０２の各ソース電極は、接地される（または低電位が与えられる）。また、インバータ
１３０８の各出力端は、トランジスタ１３０９のドレイン電極とそれぞれが対となって電
気的に接続され、トランジスタ１３０９の各ゲート電極は、書き込み信号線ＷＲＩＴＥと
電気的に接続され、トランジスタ１３０９の各ソース電極は、ワード線ＷＬ（１）〜（ｍ
）それぞれが対となって電気的に接続される。そして、トランジスタ１３０３の各ゲート
電極とトランジスタ１３１０の各ゲート電極は、読み出し信号線ＲＥＡＤと電気的に接続
され、トランジスタ１３１０の各ソース電極は、トランジスタ１３０６の各ゲート電極と
それぞれが対となって電気的に接続され、トランジスタ１３０３の各ソース電極は、トラ
ンジスタ１３０４の各ゲート電極とそれぞれ対となって電気的に接続され、トランジスタ
１３０４の各ソース電極には、電源電位Ｖｄｄが印加され、トランジスタ１３０４の各ド
レイン電極とトランジスタ１３０５の各ドレイン電極とトランジスタ１３０６の各ソース
電極は、ワード線ＷＬ（１）〜（ｍ）とそれぞれ対となって電気的に接続され、トランジ
スタ１３０５の各ゲート電極は、読み出し信号の反転信号線／ＲＥＡＤと電気的に接続さ
れ、トランジスタ１３０５の各ソース電極は、トランジスタ１３１１の各ドレイン電極と
それぞれ対となって電気的に接続され、トランジスタ１３１１の各ゲート電極は、書き込
み信号の反転信号線／ＷＲＩＴＥと電気的に接続され、トランジスタ１３１１の各ソース
電極は接地される（または低電位が与えられる）。さらにトランジスタ１３０６の各ドレ
イン電極は、信号線ＶＲと電気的に接続され、信号線ＶＲは、抵抗選択回路１３０７の出
力端と電気的に接続され、信号線ＰＵＬＳＥは、抵抗選択回路１３０７の入力端と電気的
に接続され、信号線ＲＳＴ２は、抵抗選択回路１３０７の入力端と電気的に接続され、抵
抗選択回路の入力端には、電源電位Ｖｄｄが印加される。
【０３２７】
次に、ワード線側の駆動回路の動作について説明する。書き込み動作において、信号線
ＲＡｄｄｒから書き込みを行うロウアドレスを指定する信号が、デコーダ１３１２に入力
される。デコーダ１３１２は、信号線ＲＡｄｄｒの信号に基づいて、信号線ＲＡ（１）〜
（ｍ）の信号線の中から１本の信号線にのみ高電位ＶＨを出力し、その他の信号線には低
電位ＶＬを出力する。そして、書き込み信号線ＷＲＩＴＥが高電位ＶＨまで上昇し、トラ
ンジスタ１３０１がそれぞれオン状態となり、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）には、
それぞれ対となる信号線ＲＡ（１）〜（ｍ）の電位が出力される。また、トランジスタ１
３０１がそれぞれオン状態となると、インバータ１３０８の各入力端に、信号線ＲＡ（１
）〜（ｍ）の電位がそれぞれ対となって入力される。そして、書き込み信号線ＷＲＩＴＥ
は高電位ＶＨまで上昇しているため、トランジスタ１３０９がオン状態となり、ワード線
ＷＬ（１）〜（ｍ）には、インバータ１３０８の各出力端の電位、つまり信号線ＲＡ（１
）〜（ｍ）の反転信号がそれぞれ対となって出力される。一方、書き込み動作以外におい
ては、書き込み信号線ＷＲＩＴＥの反転信号線／ＷＲＩＴＥの電位が高電位ＶＨとなるた
め、トランジスタ１３０２がオン状態となりワード線ＷＬ＿ＯＳ（１）〜（ｍ）はそれぞ
れ接地される（または低電位が与えられる）。また、書き込み信号線ＷＲＩＴＥは低電位
ＶＬとなるため、トランジスタ１３０９はオフ状態となりＷＬ（１）〜（ｍ）はインバー
タ１３０８の各出力端とは絶縁状態となる。
【０３２８】
また、読み出しおよびベリファイ読み出し動作においては、信号線ＲＡｄｄｒからデー
タの読み出しを行うロウアドレスを指定する信号が、デコーダ１３１２に入力される。デ
コーダ１３１２は、信号線ＲＡｄｄｒの信号に基づいて、信号線ＲＡ（１）〜（ｍ）の信
号線の中から１本の信号線にのみ高電位ＶＨを出力し、その他の信号線には低電位ＶＬを
出力する。そして、読み出し信号線ＲＥＡＤが高電位ＶＨとなるため、トランジスタ１３
０３およびトランジスタ１３１０がオン状態となり、トランジスタ１３０４の各ゲート電
極とトランジスタ１３０６の各ゲート電極にそれぞれ対となる信号線ＲＡ（１）〜（ｍ）
の電位が印加される。信号線ＲＡ（１）〜（ｍ）の中で、選択された１本の信号線以外の
信号線の電位はすべて低電位ＶＬとなるため、非選択となるロウアドレスに電気的に接続
されるトランジスタ１３０４のゲート電極には低電位ＶＬが印加され、トランジスタ１３
０４はオン状態となり、非選択のロウアドレスに接続されるワード線ＷＬ（１）〜（ｍ）
（ただし、選択されるロウアドレスに接続されるワード線ＷＬ（ｚ）を除く）は高電位Ｖ
Ｈまで上昇する。一方、選択されたロウアドレスの信号線ＲＡ（ｚ）は高電位ＶＨとなる
ため、信号線ＲＡ（ｚ）とゲート電極が電気的に接続されるトランジスタ１３０４はオフ
状態となる。また、読み出しおよびベリファイ読み出し動作ではトランジスタ１３１０が
オン状態となり、信号線ＲＡ（１）〜（ｍ）の電位がトランジスタ１３０６のそれぞれ対
となるゲート電極に印加される。ゲート電極に低電位ＶＬが印加されたトランジスタはオ
フ状態となるが、ゲート電極に高電位ＶＨが印加されたトランジスタはオン状態となり、
選択されたワード線ＷＬ（ｚ）は電位ＶＲとなる。このとき、ＶＲの電位は抵抗選択回路
によって制御される。抵抗選択回路は信号線ＲＳＴ２にパルスが入力されることで電位Ｖ
Ｒ＝高電位ＶＨとなる電位ＶＲを出力し、信号線ＰＵＬＳＥにパルスが入力されるごとに
電位ＶＲが減少する機能を有する。
【０３２９】
書き込み、読み出し、ベリファイ読み出しのいずれの動作もしていない場合は、読み出
し信号の反転信号線／ＲＥＡＤの電位、および書き込み信号の反転信号線／ＷＲＩＴＥの
電位は、いずれも高電位ＶＨとなり、トランジスタ１３０５およびトランジスタ１３１１
はともにオン状態となりワード線ＷＬ（１）〜（ｍ）は接地される（または低電位が与え
られる）。
【０３３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【０３３１】
（実施の形態７）
上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体
層の一形態を、図２８を用いて説明する。
【０３３２】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化
物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０３３３】
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、
ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化
物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、
窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコ
ン膜から選ばれた一層またはこれらの積層を用いることができる。
【０３３４】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成す
る。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法に
よる成膜時における基板温度は２００℃以上４００℃以下とする。
【０３３５】
本実施の形態では、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半
導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］））
を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４
Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、またはアルゴンおよび酸
素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
【０３３６】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処
理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理
によって第１の結晶性酸化物半導体層４５０ａを形成する（図２８（Ａ）参照）。
【０３３７】
成膜時の基板温度や第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表
面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得
られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形を
なす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成
され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から
内部、そして内部から底部と結晶成長が進行する。
【０３３８】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸
化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散
させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として
用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと
絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在する
ことが好ましい。
【０３３９】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半
導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜
時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２０
０℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して
成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができ
る。
【０３４０】
本実施の形態では、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半
導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］））
を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４
Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、またはアルゴンおよび酸
素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
【０３４１】
次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素
と酸素の混合雰囲気下とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃
以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂ
を形成する（図２８（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或
いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度
化および欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４
５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物
半導体層４５０ｂが形成される。
【０３４２】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続
的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素お
よび水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）
下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露
点−５０℃以下の乾燥窒素雰囲気とする。
【０３４３】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂ
からなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４
５３を形成する（図２８（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと
第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明して
いるが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図
示している。
【０３４４】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、
当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは
、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェッ
ト法などの方法を用いてマスクを形成しても良い。
【０３４５】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングで
もよい。もちろん、これらを組み合わせて用いてもよい。
【０３４６】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層および第２の結晶性
酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の
結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶
質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃ
ｒｙｓｔａｌ；  ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物
半導体層および第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０３４７】
なお、第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、四元系金属
の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ
−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料
（ＩＴＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ
−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、
Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ
系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ
−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、
Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ
系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ
系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料
、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料、一元
系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などがあ
る。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化
物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元
素を含んでいてもよい。
【０３４８】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構
造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を
形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造として
もよい。
【０３４９】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細
書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１における酸化
物半導体を用いたトランジスタ、実施の形態２および実施の形態４におけるトランジスタ
１６２、実施の形態３におけるトランジスタ５１０）に、適宜用いることができる。
【０３５０】
また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いたトランジスタに
おいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また
、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、例えば図１
１（Ｂ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の
界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴ
ストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０３５１】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導
体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の
高いトランジスタを実現できる。
【０３５２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
【０３５３】
（実施の形態８）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状
または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素
原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を
中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌとも
いう。）を含む酸化物について説明する。
【０３５４】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から
見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直
な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む
酸化物をいう。
【０３５５】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、Ｃ
ＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を
明確に判別できないこともある。
【０３５６】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡ
Ｃを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個
々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡ
Ｃの表面などに垂直な方向）を向いていてもよい。
【０３５７】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であ
ったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であっ
たりする。
【０３５８】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直
な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察
すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められ
る結晶を挙げることもできる。
【０３５９】
ＣＡＡＣに含まれる結晶構造の一例について図３０乃至図３２を用いて詳細に説明する
。なお、特に断りがない限り、図３０乃至図３２は上方向をｃ軸方向とし、ｃ軸方向と直
交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合
の上半分、下半分をいう。また、図３０において丸で囲まれたＯは４配位のＯを示し、二
重丸で囲まれたＯは３配位のＯを示す。
【０３６０】
図３０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図３０（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図３０（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図３０（Ａ）に示す小グループは電荷が０である。
【０３６１】
図３０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは
、いずれもａｂ面に存在する。図３０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ
４配位のＯがある。また、Ｉｎも５配位をとるため、図３０（Ｂ）に示す構造をとりうる
。図３０（Ｂ）に示す小グループは電荷が０である。
【０３６２】
図３０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図３０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図３０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図３０（Ｃ）に示す小グループは電荷が０である。
【０３６３】
図３０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図３０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図３０（Ｄ）に示す小グループは電荷が＋１となる。
【０３６４】
図３０（Ｅ）に、２個のＺｎを含む小グループを示す。図３０（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図３０（Ｅ）に示す小グルー
プは電荷が−１となる。
【０３６５】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
【０３６６】
ここで、これらの小グループ同士が結合する規則について説明する。図３０（Ａ）に示
す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分
の３個のＯは、上方向に３個のそれぞれ近接Ｉｎを有する。５配位のＧａの上半分の１個
のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａ
を有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分
の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方
向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原
子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは
４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は
４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向に
ある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合
することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯ
を介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩ
ｎ）、または４配位の金属原子（Ｚｎ）いずれかと結合することになる。
【０３６７】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
【０３６８】
図３１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を
示す。図３１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図３１
（Ｃ）は、図３１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３６９】
図３１（Ａ）においては、理解を容易にするため、３配位のＯは省略し、４配位のＯは
個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあ
ることを丸枠の３として示している。同様に、図３１（Ａ）において、Ｉｎの上半分およ
び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同
様に、図３１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４
配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位の
ＯがあるＺｎとを示している。
【０３７０】
図３１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがある
Ｚｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半
分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ
２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して
４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
【０３７１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
３０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。
【０３７２】
具体的には、図３１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。
）とする組成式で表すことができる。
【０３７３】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料
や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。
）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ
−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ
−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の
材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚ
ｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ
−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の
材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚ
ｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ
系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料
、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
【０３７４】
例えば、図３２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモ
デル図を示す。
【０３７５】
図３２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
【０３７６】
図３２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図３２（Ｃ）
は、図３２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３７７】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。
【０３７８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図３２（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
【０３７９】
（実施の形態９）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
【０３８０】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。
【０３８１】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３８２】
【数２】
0005960871.tif 000004
【０３８３】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度であ
る。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルで
は、以下の式で表される。
【０３８４】
【数３】
0005960871.tif 000005
【０３８５】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当た
りの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０３８６】
【数４】
0005960871.tif 000006
【０３８７】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである
。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３８８】
【数５】
0005960871.tif 000007
【０３８９】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）
、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度
Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる
。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、
Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である
。
【０３９０】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖ
ｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／
Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物
半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３９１】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離
れた場所における移動度μ１は、以下の式で表される。
【０３９２】
【数６】
0005960871.tif 000008
【０３９３】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果
より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１
０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる
）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０３９４】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ２を計算した結果を図３３に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト
、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
【０３９５】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６
電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電
率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは
０．１Ｖである。
【０３９６】
図３３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａ
ｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３９７】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図３４乃至図３６に示す。なお、計算に用いたトランジスタの断面
構造を図３７に示す。図３７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈す
る半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａお
よび半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３９８】
図３７（Ａ）に示すトランジスタは、下地絶縁層２１０１と、下地絶縁層２１０１に埋
め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形
成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟
まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート電極２１０５を有
する。ゲート電極２１０５の幅を３３ｎｍとする。
【０３９９】
ゲート電極２１０５と半導体領域２１０３ｂの間には、ゲート絶縁層２１０４を有し、
また、ゲート電極２１０５の両側面には側壁絶縁物２１０６ａおよび側壁絶縁物２１０６
ｂ、ゲート電極２１０５の上部には、ゲート電極２１０５と他の配線との短絡を防止する
ための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１
０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８
ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０４００】
図３７（Ｂ）に示すトランジスタは、下地絶縁層２１０１と、酸化アルミニウムよりな
る埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３
ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート電極２１０
５とゲート絶縁層２１０４と側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂと絶縁物
２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図３７（Ａ）に示す
トランジスタと同じである。
【０４０１】
図３７（Ａ）に示すトランジスタと図３７（Ｂ）に示すトランジスタの相違点は、側壁
絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図３７
（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下
の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃ
であるが、図３７（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。
すなわち、図３７（Ｂ）に示す半導体層において、半導体領域２１０３ａ（半導体領域２
１０３ｃ）とゲート電極２１０５がＬｏｆｆだけ重ならない領域ができている。この領域
をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように
、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。
【０４０２】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図３４は
、図３７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン
電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレ
イン電圧を＋０．１Ｖとして計算したものである。
【０４０３】
図３４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３４（Ｂ）は１０
ｎｍとしたものであり、図３４（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えるこ
とが示された。
【０４０４】
図３５は、図３７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図３５（Ａ）はゲート絶縁層の厚さを１５ｎｍ
としたものであり、図３５（Ｂ）は１０ｎｍとしたものであり、図３５（Ｃ）は５ｎｍと
したものである。
【０４０５】
また、図３６は、図３７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆ
ｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図３６（Ａ）はゲート絶縁層の厚さを１５
ｎｍとしたものであり、図３６（Ｂ）は１０ｎｍとしたものであり、図３６（Ｃ）は５ｎ
ｍとしたものである。
【０４０６】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
【０４０７】
なお、移動度μのピークは、図３４では８０ｃｍ２／Ｖｓ程度であるが、図３５では６
０ｃｍ２／Ｖｓ程度、図３６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加
するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長
Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる
１０μＡを超えることが示された。
【０４０８】
（実施の形態１０）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体
を用いたトランジスタについて説明する。
【０４０９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタ
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０４１０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０４１１】
例えば、図３８（Ａ）乃至図３８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル
長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲー
ト絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０４１２】
図３８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、
Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図３８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．
２ｃｍ２／Ｖｓｅｃが得られている。
【０４１３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。図３８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚ
ｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／
Ｖｓｅｃが得られている。
【０４１４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよ
うに電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱
水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるた
めとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化
を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１
００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される
。
【０４１５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時にまた
はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは
再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０４１６】
基板を意図的に加熱して成膜することおよび／または成膜後に熱処理することの効果は
、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄
与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸
化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフト
してしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用
いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧は
トランジスタがノーマリ・オフとなる方向に動き、このような傾向は図３８（Ａ）と図３
８（Ｂ）の対比からも確認することができる。
【０４１７】
なお、しきい値電圧はＩｎ、ＳｎおよびＺｎの比率を変えることによっても制御するこ
とが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタ
のノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：
Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０４１８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上
、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトラン
ジスタのノーマリ・オフ化を図ることが可能となる。
【０４１９】
また、意図的に基板を加熱した成膜および／または成膜後に熱処理をすることで、ゲー
トバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１
５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１
．０Ｖ未満を得ることができる。
【０４２０】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処
理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０４２１】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−Ｖｇ特性の測定
を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板
温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度
が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ
ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−
Ｖｇ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０４２２】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−Ｖｇ特
性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲー
ト絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、
そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを
１０Ｖとし、トランジスタのＩｄ−Ｖｇ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０４２３】
試料１のプラスＢＴ試験の結果を図３９（Ａ）に、マイナスＢＴ試験の結果を図３９（
Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図４０（Ａ）に、マイナスＢＴ試験
の結果を図４０（Ｂ）に示す。
【０４２４】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞ
れ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナ
スＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった
。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
【０４２５】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
【０４２６】
酸化物半導体中および該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が
生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることによ
り、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰
酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×
１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませ
ることができる。
【０４２７】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすること
で、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝
１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸
化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパ
タンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ
線回折により明確な回折ピークを観測することができる。
【０４２８】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅ
ｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法
で測定した。
【０４２９】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび
試料Ｂの作製方法を説明する。
【０４３０】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜し
た。
【０４３１】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ
（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１の
Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とし
た。このようにして作製した試料を試料Ａとした。
【０４３２】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０４３３】
図４３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピー
クが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄ
ｅｇに結晶由来のピークが観測された。
【０４３４】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱す
ることおよび／または成膜後に熱処理することによりトランジスタの特性を向上させるこ
とができる。
【０４３５】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜
中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物
半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅１μｍあたりの電流値を示す。
【０４３６】
図４４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。
【０４３７】
具体的には、図４４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×
１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にす
ることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／
μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温
において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０４３８】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０４３９】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジス
タにおいて、基板温度と電気的特性の関係について評価した。
【０４４０】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏ
ｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０
℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジス
タにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをｄＷと呼ぶ。
【０４４１】
図４１に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図
４２（Ａ）に基板温度としきい値電圧の関係を、図４２（Ｂ）に基板温度と電界効果移動
度の関係を示す。
【０４４２】
図４２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、
その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０４４３】
また、図４２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０４４４】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とする
トランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０
ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ
２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば
、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖ
のとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められ
る温度範囲においても、十分な電気的特性を確保することができる。このような特性であ
れば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混
載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することが
できる。
【０４４５】
以下に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例につい
て説明する。
【０４４６】
図４５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの
上面図および断面図である。図４５（Ａ）にトランジスタの上面図を示す。また、図４５
（Ｂ）に図４５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０４４７】
図４５（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下
地絶縁層１２０２と、下地絶縁層１２０２の周辺に設けられた保護絶縁膜１２０４と、下
地絶縁層１２０２および保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａおよび
低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に
設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２
０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設
けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一
対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０および一
対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設け
られた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１
２１８と、を有する。
【０４４８】
なお、図示しないが、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護
膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に
起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減す
ることができる。
【０４４９】
また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタ
の他の一例について示す。
【０４５０】
図４６は、トランジスタの構造を示す上面図および断面図である。図４６（Ａ）はトラ
ンジスタの上面図である。また、図４６（Ｂ）は図４６（Ａ）の一点鎖線Ａ−Ｂに対応す
る断面図である。
【０４５１】
図４６（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下
地絶縁層１６０２と、下地絶縁層１６０２上に設けられた酸化物半導体膜１６０６と、酸
化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一
対の電極１６１４上に設けられたゲート絶縁層１６０８と、ゲート絶縁層１６０８を介し
て酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁層１
６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜
１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層
間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０４５２】
基板１６００としてはガラス基板を、下地絶縁層１６０２としては酸化シリコン膜を、
酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４として
はタングステン膜を、ゲート絶縁層１６０８としては酸化シリコン膜を、ゲート電極１６
１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６とし
ては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜
、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としては
ポリイミド膜を、それぞれ用いた。
【０４５３】
なお、図４６（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の
電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する
一対の電極１６１４のはみ出しをｄＷと呼ぶ。
【０４５４】
（実施の形態１１）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合
について、図２９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携
帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども
含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テ
レビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用
する場合について説明する。
【０４５５】
図２９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２
、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０
２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、
情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十
分に低減されたノート型のパーソナルコンピュータが実現される。
【０４５６】
図２９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、
外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報
端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態
に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で
、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現され
る。
【０４５７】
図２９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７
２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部
７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７に
より接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体
７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２
１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている
。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ
消費電力が十分に低減された電子書籍が実現される。
【０４５８】
図２９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成され
ている。さらに、筐体７４０と筐体７４１は、スライドし、図２９（Ｄ）のように展開し
ている状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操
作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７
４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４
９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵
されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体
装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記
憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０４５９】
図２９（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、
操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本
体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたデジタルカメラが実現される。
【０４６０】
図２９（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７
５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッ
チや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機
７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き
込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減さ
れたテレビジョン装置が実現される。
【０４６１】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が
搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０４６２】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２２    金属層
１２４    金属化合物領域
１２６    電極
１２８    絶縁層
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極
１４８ａ    ゲート電極
１４８ｂ    導電層
１５０    絶縁層
１５２    絶縁層
１５３    開口
１５４    電極
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６３    トランジスタ
１６４    容量素子
２０１    駆動回路
２０２    メモリセル
２０３    電位生成回路
２１１    書き込み回路
２１２    データバッファ
２１３    ベリファイ回路
２１４    読み出し回路
２２１    第１の信号線
２２２    第２の信号線
２２３    第３の信号線
２３０    デコーダ
３０１    期間
３０２    期間
３１１    期間
３１２    期間
３１３    期間
３１４    期間
３１５    期間
４００    絶縁層
４０４ａ    酸化物導電層
４０４ｂ    酸化物導電層
４３７    絶縁層
４４１    トランジスタ
４４２    トランジスタ
４５０ａ    第１の結晶性酸化物半導体層
４５０ｂ    第２の結晶性酸化物半導体層
４５３    酸化物半導体層
５００    トランジスタ
５１０    トランジスタ
５２０    容量素子
５３０    選択トランジスタ
５５０    メモリセル
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８１０    デコーダ
８１１    シフトレジスタ
９０１    トランジスタ
９０２    トランジスタ
９０３    トランジスタ
９０４    トランジスタ
９０５    トランジスタ
９１１    カウンタ
９１２    ラッチ回路
１００１    ＸＯＲ回路
１００２    ＯＲ回路
１００３    トランジスタ
１００４    トランジスタ
１１０１    トランジスタ
１１０２    フローティングノード
１１０３    トランジスタ
１１０４    容量素子
１２００    基板
１２０２    下地絶縁層
１２０４    保護絶縁膜
１２０６    酸化物半導体膜
１２０６ａ    高抵抗領域
１２０６ｂ    低抵抗領域
１２０８    ゲート絶縁層
１２１０    ゲート電極
１２１２    側壁絶縁膜
１２１４    電極
１２１６    層間絶縁膜
１２１８    配線
１３０１    トランジスタ
１３０２    トランジスタ
１３０３    トランジスタ
１３０４    トランジスタ
１３０５    トランジスタ
１３０６    トランジスタ
１３０７    抵抗選択回路
１３０８    インバータ
１３０９    トランジスタ
１３１０    トランジスタ
１３１１    トランジスタ
１３１２    デコーダ
１５０１    トランジスタ
１５０３    トランジスタ
１５０４    トランジスタ
１５０５    ラッチ回路ＬＡＴ
１６００    基板
１６０２    下地絶縁層
１６０６    酸化物半導体膜
１６０８    ゲート絶縁層
１６１０    ゲート電極
１６１４    電極
１６１６    層間絶縁膜
１６１８    配線
１６２０    保護膜
１７０１    抵抗
１７０２    ボルテージフォロア
１７０３    抵抗
１７０４    ボルテージフォロア
１７０５    抵抗
１７０６    ボルテージフォロア
１７１１    抵抗
１７１２    ボルテージフォロア
１７１３    抵抗
１７１４    ボルテージフォロア
１７１５    抵抗
１７１６    ボルテージフォロア
１７２１    抵抗
２１０１    下地絶縁層
２１０２    埋め込み絶縁物
２１０３ａ    半導体領域
２１０３ｂ    半導体領域
２１０３ｃ    半導体領域
２１０４    ゲート絶縁層
２１０５    ゲート電極
２１０６ａ    側壁絶縁物
２１０６ｂ    側壁絶縁物
２１０７    絶縁物
２１０８ａ    ソース
２１０８ｂ    ドレイン
【図１】
0005960871.tif 000009
【図２】
0005960871.tif 000010
【図３】
0005960871.tif 000011
【図４】
0005960871.tif 000012
【図５】
0005960871.tif 000013
【図６】
0005960871.tif 000014
【図７】
0005960871.tif 000015
【図８】
0005960871.tif 000016
【図９】
0005960871.tif 000017
【図１０】
0005960871.tif 000018
【図１１】
0005960871.tif 000019
【図１２】
0005960871.tif 000020
【図１３】
0005960871.tif 000021
【図１４】
0005960871.tif 000022
【図１５】
0005960871.tif 000023
【図１６】
0005960871.tif 000024
【図１７】
0005960871.tif 000025
【図１８】
0005960871.tif 000026
【図１９】
0005960871.tif 000027
【図２０】
0005960871.tif 000028
【図２１】
0005960871.tif 000029
【図２２】
0005960871.tif 000030
【図２３】
0005960871.tif 000031
【図２４】
0005960871.tif 000032
【図２５】
0005960871.tif 000033
【図２６】
0005960871.tif 000034
【図２７】
0005960871.tif 000035
【図２８】
0005960871.tif 000036
【図２９】
0005960871.tif 000037
【図３０】
0005960871.tif 000038
【図３３】
0005960871.tif 000039
【図３４】
0005960871.tif 000040
【図３５】
0005960871.tif 000041
【図３６】
0005960871.tif 000042
【図３７】
0005960871.tif 000043
【図３８】
0005960871.tif 000044
【図３９】
0005960871.tif 000045
【図４０】
0005960871.tif 000046
【図４１】
0005960871.tif 000047
【図４２】
0005960871.tif 000048
【図４３】
0005960871.tif 000049
【図４４】
0005960871.tif 000050
【図４５】
0005960871.tif 000051
【図４６】
0005960871.tif 000052
【図３１】
0005960871.tif 000053
【図３２】
0005960871.tif 000054