(57)【特許請求の範囲】
【請求項１】
基材の一方の主面上に第１導電層を形成して、前記基材の他方の主面上に第２導電層を形成する工程と、
前記第１導電層および前記第２導電層の上にマスク層を一括して形成する工程と、
前記第１導電層および前記第２導電層を一括してエッチング液に接触させて、前記第１導電層および前記第２導電層の一部領域を除去することにより、前記基材の一方の主面上にソース電極とドレイン電極を形成し、前記基材の他方の主面上にゲート電極を形成する工程と、
前記第１導電層が除去された前記基材の一方の主面上に有機物半導体層を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記第１導電層および前記第２導電層が、Ｃｕから構成されている請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記マスク層がドライフィルムレジストで形成されている請求項１または２に記載の薄膜トランジスタの製造方法。
【請求項４】
基材の一方の主面上に形成されている第１ゲート電極と、
前記基材の他方の主面上に形成されている第１ソース電極、第１ドレイン電極、および第１有機物半導体層とを有する第１トランジスタと；
前記基材の他方の主面上に形成されている第２ゲート電極と、
前記基材の一方の主面上に形成されている第２ソース電極、第２ドレイン電極、および第２有機物半導体層とを有する第２トランジスタと；を含むことを特徴とする薄膜トランジスタ。
【請求項５】
前記第１ソース電極または前記第１ドレイン電極と、前記第２ソース電極または前記第２ドレイン電極が重なって配置されている請求項４に記載の薄膜トランジスタ。
【請求項６】
前記第１有機物半導体層の導電型と前記第２有機物半導体層の導電型とは反対極性であり、前記第１トランジスタと前記第２トランジスタは相補型に構成されている請求項４または５のいずれか一項に記載の薄膜トランジスタ。
【請求項７】
前記第１ドレイン電極と前記第２ドレイン電極が重なって配置され、前記第１ドレイン電極と前記第２ドレイン電極が重なる領域において、前記基材に貫通孔が形成されており、該貫通孔を通じて前記第１ドレイン電極と前記第２ドレイン電極が接続されている請求項６に記載の薄膜トランジスタ。
【請求項８】
前記基材が高分子フィルムから形成されており、前記基材の厚みが０．１μｍ以上１０μｍ以下である請求項４または５のいずれか一項に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層に有機物半導体を用いた薄膜トランジスタに関するものである。
【背景技術】
【０００２】
近年、トランジスタの薄型化、フレキシブル化、軽量化等の要望が高まるにつれて、基材材料としてはポリエチレンナフタレート（ＰＥＮ）やポリイミド（ＰＩ）等の高分子フィルムが使用されている。これに伴い、半導体層としては、当該フィルムの耐熱温度以下で成膜が可能な有機物半導体が用いられている。また、薄膜トランジスタを構成するソース電極、ドレイン電極、ゲート電極の作製には、フォトリソグラフィ法や印刷法が用いられている。
【０００３】
特許文献１には、ゲート絶縁膜を基板（基材）として用い、各電極や半導体層を印刷法によって形成した薄膜トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８６２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタの製造では成膜や熱処理などの熱プロセスが繰り返し行われる。例えば、スパッタや蒸着などの真空成膜や塗布プロセス後の乾燥などである。このような熱プロセスに伴い、基材が延伸或いは収縮して、基材の寸法が変化することがある。フォトリソグラフィ法でトランジスタを製造するときには、各層の成膜やマスク層を形成するための露光処理等を層ごとに行うため、各層の形成時にそれぞれ熱処理がなされて、基材の寸法が工程毎に変化することがあった。このため、ゲート電極に対するソース電極およびドレイン電極の形成位置を制御するのが困難であった。その結果、設計通りのトランジスタが作製できず、トランジスタの性能にバラツキが生じて製品の歩留まりが悪化することがあった。
【０００６】
そこで、本発明は、性能の低下およびバラツキを抑えることができる薄膜トランジスタの製造方法と、薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成し得た本発明の薄膜トランジスタの製造方法は、基材の一方の主面上に第１導電層を形成して、基材の他方の主面上に第２導電層を形成する工程と、第１導電層および第２導電層の上にマスク層を一括して形成する工程と、第１導電層および第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、基材の一方の主面上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程と、第１導電層が除去された基材の一方の主面上に有機物半導体層を形成する工程と、を含む点に要旨を有するものである。本発明の薄膜トランジスタの製造方法は、第１導電層および第２導電層の上にマスク層を一括して形成する工程を含んでいるため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法は、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。さらに、本発明の薄膜トランジスタの製造方法ではフォトリソグラフィ法によってソース電極、ドレイン電極、ゲート電極を形成するため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
【０００８】
本発明の薄膜トランジスタの製造方法において、第１導電層および第２導電層が、Ｃｕから構成されていることが好ましい。Ｃｕは高い電気伝導性を有しているとともに、安価であり、耐熱性にも優れているからである。
【０００９】
本発明の薄膜トランジスタの製造方法において、マスク層がドライフィルムレジストで形成されていることが好ましい。マスク層が液体レジストで形成されている場合と比較して、マスク層がドライフィルムレジストで形成されている場合にはレジストを塗布した後の溶剤乾燥が不要なため、生産性を高めることができる。
【００１０】
また、上記目的を達成し得た本発明の薄膜トランジスタは、基材の一方の主面上に形成されている第１ゲート電極と、基材の他方の主面上に形成されている第１ソース電極、第１ドレイン電極、および第１有機物半導体層とを有する第１トランジスタと；基材の他方の主面上に形成されている第２ゲート電極と、基材の一方の主面上に形成されている第２ソース電極、第２ドレイン電極、および第２有機物半導体層とを有する第２トランジスタと；を含む点を要旨とする。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。本発明の薄膜トランジスタは、基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
【００１１】
第１ゲート電極、第１ソース電極、第１ドレイン電極と、第２ゲート電極、第２ソース電極、第２ドレイン電極が、一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されていることが好ましい。本発明の薄膜トランジスタではフォトリソグラフィ法によって各電極が形成されているため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。また、各電極が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されているため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。
【００１２】
第１ソース電極または第１ドレイン電極と、第２ソース電極または第２ドレイン電極が重なって配置されていることが好ましい。隣り合うトランジスタ同士の配置間隔をさらに狭めることができるため、回路の集積度をより一層高められる。
【００１３】
第１有機物半導体層の導電型と第２有機物半導体層の導電型とは反対極性であり、第１トランジスタと第２トランジスタは相補型に構成されていることが好ましい。これにより、第１トランジスタと第２トランジスタを、金属酸化物半導体（ＭＯＳ）でいうところのＣＭＯＳ構造に配置することが可能である。
【００１４】
第１ドレイン電極と第２ドレイン電極が重なって配置され、第１ドレイン電極と第２ドレイン電極が重なる領域において、基材に貫通孔が形成されており、貫通孔を通じて第１ドレイン電極と第２ドレイン電極が接続されていることが好ましい。第１ドレイン電極と第２ドレイン電極が貫通孔と重なって配置されているため、隣り合うトランジスタ同士の配置間隔をさらに狭めることができ、回路の集積度をより一層高められる。また、貫通孔において、第１ドレイン電極と第２ドレイン電極が接続されているため、第１ドレイン電極と第２ドレイン電極の接続に必要な配線長を短くできるとともに、配線のための空間を別途確保する必要がない。
【００１５】
基材が高分子フィルムから形成されており、基材の厚みが０．１μｍ以上１０μｍ以下であることが好ましい。基材が膜厚０．１μｍ以上１０μｍ以下の高分子フィルムであれば、単位時間当たりにチャネル領域を移動するキャリア数を確保しつつ、製造時に基材を取り扱いやすくなる。
【発明の効果】
【００１６】
本発明の薄膜トランジスタの製造方法では、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法は、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
本発明の薄膜トランジスタの製造方法および薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
さらに、第１トランジスタおよび第２トランジスタを含む本発明の薄膜トランジスタは基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図２】図２は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図３】図３は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図４】図４は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図５】図５は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図６】図６は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図７】図７は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。
【図８】図８は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。
【図９】図９は、ＣＭＯＳ回路の構成を示す模式図である。
【図１０】図１０は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。
【図１１】図１１は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１２】図１２は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１３】図１３は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１４】図１４は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１５】図１５は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１６】図１６は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１７】図１７は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【発明を実施するための形態】
【００１８】
以下、実施の形態に基づき本発明をより具体的に説明するが、本発明はもとより下記実施の形態によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。また、図面における種々部材の寸法比は、本発明の特徴を理解に資することを優先しているため、実際の寸法比とは異なる場合がある。
【００１９】
本発明の薄膜トランジスタの製造方法は、（１）基材の一方の主面上に第１導電層を形成して、基材の他方の主面上に第２導電層を形成する工程と、（２）第１導電層および第２導電層の上にマスク層を一括して形成する工程と、（３）第１導電層および第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、基材の一方の主面上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程と、（４）第１導電層が除去された基材の一方の主面上に有機物半導体層を形成する工程と、を含むものである。本発明の薄膜トランジスタの製造方法は、第１導電層および第２導電層の上にマスク層を一括して形成する工程を含んでいるため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法は、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。さらに、本発明の薄膜トランジスタの製造方法ではフォトリソグラフィ法によってソース電極、ドレイン電極、ゲート電極を形成するため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
【００２０】
また、本発明の薄膜トランジスタは、基材の一方の主面上に形成されている第１ゲート電極と、基材の他方の主面上に形成されている第１ソース電極、第１ドレイン電極、および第１有機物半導体層とを有する第１トランジスタと；基材の他方の主面上に形成されている第２ゲート電極と、基材の一方の主面上に形成されている第２ソース電極、第２ドレイン電極、および第２有機物半導体層とを有する第２トランジスタと；を含むものである。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。さらに、本発明の薄膜トランジスタは、基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
【００２１】
本発明において、薄膜トランジスタは厚み方向と面方向を有する。薄膜トランジスタの厚み方向は、基材上に有機物半導体層や導電層が積層される方向であり、本願の図の上下方向に相当する。薄膜トランジスタの面方向は、厚み方向と直交する方向であり、縦方向と横方向を有している。なお、本願の図の左右方向は、薄膜トランジスタの面方向のうち、横方向に相当する。
【００２２】
基材は、ゲート絶縁膜を兼ねている。基材は、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリイミド（ＰＩ）等の高分子フィルムから形成されることが好ましい。有機物半導体の移動度は１〜１０ｃｍ２／Ｖ・ｓｅｃ程度であることから、基材の膜厚が大きすぎると単位時間当たりにソース電極とドレイン電極の間を移動するキャリア数が減少する。他方、基材の膜厚が小さすぎると、トランジスタの製造時に基材が折れたり、壊れたりするなどして、基材が取り扱いにくくなる。このため、基材の厚みは０．１μｍ以上１０μｍ以下であることが好ましく、１μｍ以上７μｍ以下であることがより好ましく、３μｍ以上５μｍ以下であることがさらに好ましい。
【００２３】
有機物半導体層は、トランジスタのチャネル領域として機能する。有機物半導体層の材料としては、例えば、ペンタセン、アントラセン、テトラセン、ルブレン、ポリアセチレン、ポリチオフェン、フラーレン、カーボンナノチューブ等を用いることができる。
【００２４】
第１導電層と第２導電層は、トランジスタを構成するゲート電極、ソース電極、ドレイン電極、端子電極、ビア電極等の各電極を形成するためのものである。詳細は製造方法の例を挙げて後述するが、第１導電層および第２導電層の一部の領域をマスク層によって覆い、第１導電層および第２導電層をエッチング液に接触させることにより、各電極を形成することができる。
【００２５】
第１導電層と第２導電層は、例えば、Ａｌ、Ａｇ、Ｃ、Ｎｉ、Ａｕ、Ｃｕ等の導電性材料を用いることができる。中でも、第１導電層および第２導電層は、Ｃｕから構成されていることが好ましい。Ｃｕは高い電気伝導性を有しているとともに、安価であり、耐熱性にも優れているからである。
【００２６】
以下、本実施の形態に係る薄膜トランジスタの製造方法の好ましい例について、図面を用いて詳細に説明する。図１〜図６は、本実施の形態に係る薄膜トランジスタの製造方法の一部を示す工程断面図である。
【００２７】
（１）基材の一方の主面上に第１導電層を形成して、基材の他方の主面上に第２導電層を形成する工程
膜厚３μｍのポリイミドフィルムを基材２として準備する。図１に示すように、端子電極やビア電極を形成するために、基材２を厚み方向ｚに貫通する貫通孔１１ａを形成してもよい。貫通孔１１ａの形成には、パンチング、レーザー加工等を用いることができる。
【００２８】
図２に示すように、基材２の一方の主面上に第１導電層４ａを形成して、基材２の他方の主面上に第２導電層４ｂを形成する。図２においては、基材２の厚み方向ｚの上側の面上に第１導電層４ａが形成され、基材２の下側の面上に第２導電層４ｂが形成されている。第１導電層４ａおよび第２導電層４ｂを成膜する方法は特に限定されず、例えば、真空蒸着法やスパッタリング法を用いることができる。また、基材２に厚み方向ｚに貫通する貫通孔１１ａが形成されない場合には、箔状に形成された導電性材料を貼り付けることにより第１導電層４ａおよび第２導電層４ｂを成膜することもできる。
【００２９】
（２）第１導電層および第２導電層の上にマスク層を一括して形成する工程
図３に示すように、ゲート電極、ソース電極、ドレイン電極の各電極の形成位置を決めるためのマスク層１０ａ、１０ｂをそれぞれ第１導電層４ａ、第２導電層４ｂの上に一括して形成する。
【００３０】
具体的には、マスク層１０ａ、１０ｂの形成は次のように行う。第１導電層４ａおよび第２導電層４ｂの上に、ドライフィルムレジストや液体レジスト等の感光性樹脂を塗布する。感光性樹脂には、露光部分が現像液に対して不溶性となるネガ型と、露光部分が現像液に対して可溶性となるポジ型があるが、以下ではネガ型の感光性樹脂を例にして説明する。第１導電層４ａの上には第１レジストが塗布され、第２導電層４ｂの上には第２レジストが塗布される。第１レジスト、第２レジストの上から電子ビームや光（紫外線）を照射して、第１レジストおよび第２レジストに所定の回路形状を描画する。第１レジストには、少なくともソース電極とドレイン電極の形状が描画され、第２レジストには少なくともゲート電極の形状が描画される。
【００３１】
トランジスタの性能低下を抑止するために、図３に示すように、マスク層１０ｂが形成するゲート電極の左右方向ｘにおける中心線Ｃが、マスク層１０ａが形成するソース電極とドレイン電極の間の領域（チャネル長ＬＣ）を左右方向ｘに三等分割した場合の中央領域ＡＣに位置していることが好ましい。
【００３２】
チャネル長ＬＣは２０μｍ以下であることが好ましく、１５μｍ以下であることがより好ましく、１０μｍ以下であることがさらに好ましい。チャネル長ＬＣが短いほど、トランジスタの処理速度を高めることができる。
【００３３】
基材２の両面から一括して露光可能な露光装置（図示していない）を用いて、第１レジストと、第２レジストの両方を一括して露光することによって、第１レジストと第２レジストに対して回路形状の転写、焼き付けを行う。
【００３４】
第１レジストと第２レジストに現像液を接触させることによって、各レジストの未露光部分は現像液に対して溶解する。その結果、第１レジストと第２レジストの露光部分がマスク層１０ａ、１０ｂとして第１導電層４ａおよび第２導電層４ｂ上に残る。
【００３５】
マスク層１０（１０ａ、１０ｂ）は、ドライフィルムレジストや液体レジストで形成することができるが、ドライフィルムレジストで形成されていることが好ましい。マスク層１０が液体レジストで形成されている場合と比較して、レジストを塗布した後の溶剤乾燥が不要なため、生産性を高めることができる。
【００３６】
（３）第１導電層および第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、基材の一方の主面上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程
次に、マスク層１０ａが形成された第１導電層４ａと、マスク層１０ｂが形成された第２導電層４ｂを一括してエッチング液に接触させる。この操作によって、図４に示すように、第１導電層４ａおよび第２導電層４ｂの一部領域が除去される。
【００３７】
マスク層１０ａ、１０ｂを剥離液に接触させて溶解することにより、マスク層１０ａ、１０ｂを除去する。その結果、図５に示すように、基材２の一方の主面上にソース電極６とドレイン電極７が形成され、基材２の他方の主面上にはゲート電極５が形成される。また、マスク層１０ａ、１０ｂを除去することにより、基材２の一方の主面上には端子電極１２ａが形成され、基材２の他方の主面上には端子電極１２ｂが形成される。なお、端子電極１２ａ、１２ｂは導通している。
【００３８】
図５に示すように、本発明の薄膜トランジスタは、ソース電極６と、ドレイン電極７と、ゲート電極５が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されている。このため、基材２が熱延伸或いは熱収縮しても、ソース電極６、ドレイン電極７、ゲート電極５の位置関係を維持しやすくなる。その結果、ソース電極６およびドレイン電極７に対するゲート電極５の位置ズレに起因する薄膜トランジスタの性能低下を抑えることができる。
【００３９】
（４）第１導電層が除去された基材の一方の主面上に有機物半導体層を形成する工程
図６に示すように、第１導電層４ａが除去された基材２の一方の主面上に有機物半導体層３を形成する。図６においては、第１導電層４ａが除去された基材２の一方の主面上と、ソース電極６の少なくとも一部の主面上と、ドレイン電極７の少なくとも一部の主面上に有機物半導体層３が形成されている。有機物半導体層３を形成する方法は、例えば、蒸着、インクジェット、ディスペンサーを用いることができる。以上の操作により、薄膜トランジスタ１（１Ａ）が製造される。
【００４０】
次に、図６に示した薄膜トランジスタとは異なる態様の薄膜トランジスタについて、図７〜図１０を参照しながら説明する。なお図７〜図１０の説明において、上記の説明と重複する部分は説明を省略する。図７、図８、図１０は、薄膜トランジスタの厚み方向ｚの断面図を表す。
【００４１】
図７に示すように、本発明の薄膜トランジスタ１（１Ｂ）は、基材２の一方の主面上に形成されている第１ゲート電極５ａと、基材２の他方の主面上に形成されている第１ソース電極６ａ、第１ドレイン電極７ａ、および第１有機物半導体層３ａとを有する第１トランジスタ２０と；基材２の他方の主面上に形成されている第２ゲート電極５ｂと、基材２の一方の主面上に形成されている第２ソース電極６ｂ、第２ドレイン電極７ｂ、および第２有機物半導体層３ｂとを有する第２トランジスタ２１と；を含むものである。
【００４２】
第１トランジスタ２０の第１ゲート電極５ａは、第１ソース電極６ａと第１ドレイン電極７ａの間に形成されており、第２トランジスタ２１の第２ゲート電極５ｂは、第２ソース電極６ｂと第２ドレイン電極７ｂの間に形成されている。
【００４３】
このように、本発明の薄膜トランジスタ１Ｂは、基材２を挟んで互いに異なる向きに第１トランジスタ２０と第２トランジスタ２１が配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められるものである。
【００４４】
第１ゲート電極５ａ、第１ソース電極６ａ、第１ドレイン電極７ａと、第２ゲート電極５ｂ、第２ソース電極６ｂ、第２ドレイン電極７ｂが、一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されていることが好ましい。基材２が熱延伸或いは熱収縮しても、第１ゲート電極５ａ、第１ソース電極６ａ、第１ドレイン電極７ａ；第２ゲート電極５ｂ、第２ソース電極６ｂ、第２ドレイン電極７ｂ；の位置関係をそれぞれ維持しやすくなる。その結果、第１ソース電極６ａおよび第１ドレイン電極７ａに対する第１ゲート電極５ａの位置ズレや、第２ソース電極６ｂおよび第２ドレイン電極７ｂに対する第２ゲート電極５ｂの位置ズレに起因するトランジスタの性能低下を抑えることができる。
【００４５】
本発明では、フォトリソグラフィ法でマスク層１０に描画される回路形状を変更することによって、１つのトランジスタを作製する場合と同様に複数のトランジスタを作製することができるため、生産性を高めることができる。
【００４６】
回路の集積度をより一層高めるために、第１ソース電極６ａまたは第１ドレイン電極７ａと、第２ソース電極６ｂまたは第２ドレイン電極７ｂが重なって配置されていることが好ましい。このように第１トランジスタ２０と第２トランジスタ２１を構成することにより、隣り合うトランジスタ同士の配置間隔をさらに狭めることができる。図８に示す薄膜トランジスタ１（１Ｃ）では、第１ドレイン電極７ａと第２ソース電極６ｂが重なって配置されているが、半導体の導電型や回路の種類に応じて、第１ソース電極６ａと第２ソース電極６ｂが重なって配置されていてもよいし、第１ソース電極６ａと第２ドレイン電極７ｂが重なって配置されていてもよいし、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置されていてもよい。
【００４７】
第１有機物半導体層３ａの導電型と第２有機物半導体層３ｂの導電型とは反対極性であり、第１トランジスタ２０と第２トランジスタ２１は相補型に構成されていることが好ましい。これにより、第１トランジスタ２０と第２トランジスタ２１を、金属酸化物半導体（ＭＯＳ）でいうところのＣＭＯＳ構造に配置することが可能である。
【００４８】
図９はＣＭＯＳ回路の構成を示す模式図である。ＣＭＯＳはＰＭＯＳとＮＭＯＳを一対とし、ＰＭＯＳとＮＭＯＳの動作特性を相補的に組み合わせた回路構成であり、低電圧で動作が可能であることから消費電力を抑制できるという特徴を有している。図９において、Ｇはゲート、Ｓはソース、Ｄはドレイン、ＩＮは入力、ＯＵＴは出力を示している。
【００４９】
第１有機物半導体層３ａの導電型と第２有機物半導体層３ｂの導電型は反対極性であればよく、第１有機物半導体層３ａをｐ型にして第２有機物半導体層３ｂをｎ型にしてもよいし、第１有機物半導体層３ａをｎ型にして第２有機物半導体層３ｂをｐ型にしてもよい。
【００５０】
第１有機物半導体層３ａおよび第２有機物半導体層は、上述した有機物半導体層と同様に、例えば、テトラセン、ペンタセン、アントラセン、ルブレン、ポリアセチレン、ポリチオフェン、フラーレン、カーボンナノチューブ等を用いることができる。
【００５１】
第１有機物半導体層３ａの導電型と第２有機物半導体層３ｂの導電型とは反対極性であり、第１トランジスタ２０と第２トランジスタ２１が相補型に構成されている場合、次のように薄膜トランジスタを構成することもできる。すなわち、図１０に示すように、薄膜トランジスタ１（１Ｄ）は、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置され、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なる領域において、基材２の厚み方向に貫通孔１１ｂが形成されており、貫通孔１１ｂを通じて第１ドレイン電極７ａと第２ドレイン電極７ｂが接続されていることが好ましい。なお、貫通孔１１ｂは、端子電極１２ａ、１２ｂを導通するための貫通孔１１ａとは別に設けられる。第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置されることによって、図１０の左右方向ｘにおける第１トランジスタ２０と第２トランジスタ２１の配置間隔を狭めることができる。また、貫通孔１１ｂにおいて、第１ドレイン電極５ａと第２ドレイン電極５ｂが接続されているため、第１ドレイン電極５ａと第２ドレイン電極５ｂを接続するための配線長を短くすることができ、配線のための空間を別途確保する必要もない。なお、端子電極１２ａ、１２ｂやビア電極を形成するための貫通孔１１ａと同様に、貫通孔１１ｂは、パンチング、レーザー加工等により形成することができる。
【００５２】
（参考例）
参考として、マスク層を片面ずつ形成する場合の薄膜トランジスタの製造方法について、図１１〜図１７を用いて説明する。図１１〜図１７は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【００５３】
図１１には、基材２の一方の主面上に有機物半導体層３が形成され、有機物半導体層３上に第１導電層４ａが形成され、基材２の他方の主面上に第２導電層４ｂが形成されている。有機物半導体層３の形成は、真空蒸着法によって行われる。また、第１導電層４ａ、第２導電層４ｂの形成は、真空蒸着法やスパッタリング法によって行われる。第１導電層４ａ上と、第２導電層４ｂ上には、マスク層１０（１０ａ、１０ｂ）がそれぞれ形成されている。マスク層１０は、電極を形成するためのものであり、例えば、第１導電層４ａ上にフォトレジストを塗布・乾燥後に、露光装置を用いてフォトレジストに回路形状を転写し、最後に不要なレジストを現像液で溶解して除去することによって形成される。また、第２導電層４ｂがエッチングされないようにマスク層１０ｂは第２導電層４ｂ全面を覆うように形成される。
【００５４】
第１導電層４ａ上にマスク層１０ａが配された状態で、エッチング液を用いて、有機物半導体層３と第１導電層４ａのエッチングを行う。これにより、図１２に示すように、ソース・ドレイン電極８（すなわち、ソース電極とドレイン電極が繋がった状態の電極）と端子電極１２ａが形成される。
【００５５】
次に、図１３に示すように、ソース・ドレイン電極８、端子電極１２ａ、基材２の一方の主面上にマスク層１０ｃを形成する。露光装置を用いてマスク層１０ｂ（フォトレジスト）に回路形状を転写し、最後に不要なレジストを現像液で溶解して除去する（図１３参照）。
【００５６】
第２導電層４ｂ上にパターン化されたマスク層１０ｂが配された状態で、エッチング液を用いて、第２導電層４ｂのエッチングを行う。これにより、図１４に示すように、ゲート電極５と端子電極１２ｂが形成される。ソース・ドレイン電極８、端子電極１２ａ上にはマスク層１０ｃが形成されているため、これらの電極はエッチングされない。
【００５７】
図１５に示すように、マスク層１０ｂ、１０ｃを剥離液に接触させて溶解することにより、マスク層１０ｂ、１０ｃを剥離して除去する。
【００５８】
図１６に示すように、ソース電極とドレイン電極を形成するために、ソース・ドレイン電極８上（第１導電層４ａ上）にマスク層１０ｄを形成する。このとき、端子電極１２ａがエッチングされないようにマスク層１０ｄは端子電極１２ａを覆うように形成する。また、ゲート電極５と端子電極１２ｂがエッチングされないようにマスク層１０ｅはゲート電極５と端子電極１２ｂを覆うように形成される。
【００５９】
ソース・ドレイン電極８のエッチングを行った結果、図１７に示すように、有機物半導体層３上に、ソース電極６とドレイン電極７が形成される。図示はしていないが、マスク層１０ｄ、１０ｅを剥離液に接触させて溶解し、マスク層１０ｄ、１０ｅを剥離して除去することにより、薄膜トランジスタが形成される。
【００６０】
本発明の実施の形態と比べて、参考例にかかる薄膜トランジスタの製造方法は、ゲート電極５を形成するためのマスク層１０ｂと、ソース電極６およびドレイン電極７を形成するためのマスク層１０ｄの形成に際して、露光処理等が片面ずつ行われるため、アライメントマークを基準として露光するが、装置の合わせ精度のずれが蓄積されやすく、また基材２が熱延伸或いは熱収縮した場合に、ゲート電極５に対するソース電極６およびドレイン電極７の形成位置を制御するのが困難である。
【符号の説明】
【００６１】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ：薄膜トランジスタ
２：基材
３：有機物半導体層
３ａ：第１有機物半導体層
３ｂ：第２有機物半導体層
４ａ：第１導電層
４ｂ：第２導電層
５：ゲート電極
５ａ：第１ゲート電極
５ｂ：第２ゲート電極
６：ソース電極
６ａ：第１ソース電極
６ｂ：第２ソース電極
７：ドレイン電極
７ａ：第１ドレイン電極
７ｂ：第２ドレイン電極
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ：マスク層
１１ａ、１１ｂ：貫通孔
１２ａ、１２ｂ：端子電極
２０：第１トランジスタ
２１：第２トランジスタ
【要約】
【課題】性能の低下およびバラツキを抑えることができる薄膜トランジスタの製造方法と、薄膜トランジスタを提供する。
【解決手段】本発明の薄膜トランジスタ１（１Ａ）の製造方法は、基材２の一方の主面上に第１導電層を形成して、基材２の他方の主面上に第２導電層を形成する工程と、第１導電層および第２導電層の上にマスク層を一括して形成する工程と、第１導電層および第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、基材２の一方の主面上にソース電極６とドレイン電極７を形成し、基材２の他方の主面上にゲート電極５を形成する工程と、第１導電層が除去された基材２の一方の主面上に有機物半導体層３を形成する工程と、を含む。
【選択図】図６【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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