(57)【特許請求の範囲】
【請求項１】
半導体基体のガードリング領域に複数のガードリングが形成された半導体装置を製造する半導体装置の製造方法であって、
前記半導体基体の前記ガードリング領域に、第１マスクを介して第１導電型不純物を選択的に導入した後、前記第１マスクを残した状態で第１導電型不純物を前記半導体基体内部に熱拡散させて第１導電型不純物拡散領域を形成する第１工程と、
前記半導体基体の前記ガードリング領域に、第１導電型不純物拡散領域の上方から第２マスクを介して、前記第１工程において導入した第１導電型不純物よりも多量の第２導電型不純物を選択的に導入した後、第２導電型不純物を前記半導体基体内部に熱拡散させることにより、前記ガードリングとして、平面で見れば前記第１導電型不純物拡散領域内に、かつ、断面で見れば前記第１導電型不純物拡散領域の下面よりも深く第２導電型不純物拡散領域が形成された構造を有するガードリングを形成する第２工程とをこの順序で含み、
前記半導体装置は、前記ガードリング領域に囲まれた能動領域に形成されたトランジスタを備える半導体装置であり、
前記トランジスタは、
第１導電型不純物を第１基準濃度で含む基準濃度層及び当該基準濃度層の下面に設けられ前記第１基準濃度よりも低い濃度で前記第１導電型不純物を含む低濃度層から構成されるドリフト層と、
前記基準濃度層の上面にゲート絶縁膜を介して形成されたゲート電極と、
前記基準濃度層の表面において、該ゲート電極のそれぞれの端部の近傍に設けられ、前記第１基準濃度よりも高い濃度の第１導電型不純物を含む一対の第１導電型半導体領域と、
当該第１導電型半導体領域各々を囲み、第２導電型不純物を第２基準濃度で含む一対のベース領域と、
前記第１導電型半導体領域及び前記ベース領域に電気的に接続された第１電極と、
該ベース領域の下部における前記基準濃度層内に設けられ、前記第２基準濃度より低い濃度の第２導電型不純物を含む空乏層伸長領域とを有し、
前記空乏層伸長領域が、当該空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、かつ、前記低濃度層に入り込んで形成されている半導体装置であって、
前記トランジスタは、
前記第１導電型の不純物を含む低濃度層から構成される半導体基板を準備する半導体基板準備工程と、
前記低濃度層の不純物濃度より高い第１基準濃度により、第１導電型の不純物を前記低濃度層へ注入し、熱拡散して基準濃度層とすることで、該基準濃度層及び前記低濃度層からなるドリフト層を形成するドリフト層形成工程と、
第２導電型の不純物を、前記基準濃度層における一定間隔離れた領域に注入し、空乏層伸長領域を形成する空乏層伸長領域形成工程と、
前記空乏層伸長領域に注入された第２導電型の不純物を活性化するための熱拡散を行う熱拡散工程と、
前記半導体基板上に酸化膜を形成した後にポリシリコン層を堆積し、前記空乏層伸長領域間にゲートパターンを形成するゲートパターン形成工程と、
前記ゲートパターンをベース領域を形成するためのマスクとし、前記空乏層伸長領域より高い濃度の第２基準濃度により、第２導電型の不純物を注入し、熱拡散を行いベース領域を形成するベース領域形成工程と、
前記ゲートパターンを第１導電型半導体領域を形成するためのマスクとして用い、第１導電型の不純物を前記第１基準濃度より高い濃度により、前記ベース領域内へ注入し、熱拡散を行い第１導電型半導体領域を形成する第１導電型半導体領域形成工程とを実施することにより製造されるトランジスタであり、
前記ドリフト層形成工程において前記第１工程を実施することにより、前記基準濃度層と前記第１導電型不純物拡散領域とを形成し、
前記空乏層伸長領域形成工程及び熱拡散工程において前記第２工程を実施することにより、前記空乏層伸長領域と前記第２導電型不純物拡散領域とを形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１工程において導入する第１導電型不純物の量をＡ１とし、前記第２工程において導入する第２導電型不純物の量をＡ２としたとき、「２×Ａ１≦Ａ２≦１０×Ａ１」の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第１導電型不純物拡散領域の深さｄ１とし、前記第２導電型不純物拡散領域の深さｄ２としたとき、「１．２×ｄ１≦ｄ２≦２．０×ｄ１」の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置の製造方法において、
前記第１導電型不純物の拡散係数Ｄ１及び前記第２導電型不純物の拡散係数Ｄ２は、第２工程の熱拡散を実施する温度において、「Ｄ１＜Ｄ２」の関係を満たすことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置の製造方法において、
前記第２マスクとして、前記第１工程で用いた前記第１マスクをそのまま用いることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記トランジスタが、ＭＯＳＦＥＴであり、
前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第１導電型の不純物を所定濃度で含むドレイン層と、該ドレイン層の上面に設けられ、前記所定濃度よりも低い濃度で前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記トランジスタが、ＩＧＢＴであり、
前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第２導電型の不純物を含むコレクタ層と、該コレクタ層の上面に設けられ、前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記トランジスタが、ＩＧＢＴであり、
前記第１導電型の不純物を含む低濃度層を含む半導体基板が、前記低濃度層から構成される半導体基板であり、
前記低濃度層の下面にバリアメタル層を形成する工程をさらに有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ、ＩＧＢＴなどの電力用の半導体装置においては、能動領域を囲むガードリング領域に複数のガードリングが形成されている（例えば、特許文献１参照。）。
図８は、従来の半導体装置の製造方法を説明するために示す図である。図８（ａ）〜図８（ｃ）は各工程図である。なお、図８中、符号９２０’は、半導体基体９１０の表面にｐ型不純物が導入された領域を示す。
【０００３】
従来の半導体装置の製造方法は、図８に示すように、半導体基体９１０のガードリング領域ＧＲに、開口部Ｏを有するマスクＭを形成する第１工程（図８（ａ）参照。）と、当該開口部Ｏからｐ型不純物を導入した後、ｐ型不純物を半導体基体９１０中に熱拡散させて複数のガードリング９２０を形成する第２工程（図８（ｂ）及び図８（ｃ）参照。）とをこの順序で含む。従来の半導体装置の製造方法によれば、開口部Ｏからｐ型不純物を導入した後、ｐ型不純物を半導体基体９１０中に熱拡散させるという比較的簡単な工程で、ガードリング領域ＧＲに複数のガードリング９２０が形成された半導体装置９００を製造することが可能となる。
【０００４】
ところで、産業界においては、電力用の半導体装置の性能をできるだけ高くするため、能動領域の面積比率をできるだけ高くしたいという要求がある。そこで、このような要求に応えるため、ガードリング領域の幅を狭くすることにより、能動領域の面積比率を高くすることが考えられる。しかしながら、このような場合であっても、ガードリングの数を減らしたりガードリングの深さを浅くしたりすると耐圧が低下してしまうため、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなく、ガードリング領域の幅を狭くする必要がある。
【０００５】
このようなことを実現するための技術として、ガードリング領域に幅の狭い溝を形成し、その溝の中にｐ型不純物を含有する半導体材料を埋め込む方法がある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１３３５５６号公報
【特許文献２】特開２００４−３９６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に記載の方法によれば、ガードリング領域に幅の狭い溝を形成する工程と、溝の中にｐ型不純物を含有する半導体材料を埋め込む工程という複雑で時間のかかる工程が必要となるという問題がある。
【０００８】
そこで、本発明は、上記した問題を解決するためになされたもので、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能で、かつ、ガードリングを形成するために複雑で時間のかかる工程を必要とすることのない半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
［１］本発明の半導体装置の製造方法は、半導体基体のガードリング領域に複数のガードリングが形成された半導体装置を製造する半導体装置の製造方法であって、前記半導体基体の前記ガードリング領域に、第１マスクを介して第１導電型不純物を選択的に導入した後、第１導電型不純物を前記半導体基体内部に熱拡散させて第１導電型不純物拡散領域を形成する第１工程と、前記半導体基体の前記ガードリング領域に、第１導電型不純物拡散領域の上方から第２マスクを介して、前記第１工程において導入した第１導電型不純物よりも多量の第２導電型不純物を選択的に導入した後、第２導電型不純物を前記半導体基体内部に熱拡散させることにより、前記ガードリングとして、平面で見れば前記第１導電型不純物拡散領域内に、かつ、断面で見れば前記第１導電型不純物拡散領域の下面よりも深く第２導電型不純物拡散領域が形成された構造を有するガードリングを形成する第２工程とをこの順序で含むことを特徴とする。
【００１０】
このため、本発明の半導体装置の製造方法によれば、第２工程においては、半導体基体のガードリング領域に、第１導電型不純物拡散領域の上方から第２導電型不純物を選択的に導入し、これを熱拡散させることとしているため、平面で見れば第１導電型不純物拡散領域内に、かつ、断面で見れば第１導電型不純物拡散領域の下面よりも深く第２導電型不純物拡散領域が形成された構造を有するガードリングを形成することが可能となる。これは、第１導電型不純物拡散領域内における第１導電型不純物の濃度プロファイルに起因して、第２導電体不純物の縦方向の拡散よりも第２導電体不純物の横方向の拡散が強く抑制されることによる。このことは、発明者の実験によっても確かめられている。その結果、同一深さのガードリングを形成したとしても、従来の半導体装置の製造方法（図８参照。）の場合よりもガードリングの幅を狭くすることが可能となる。また、本発明の半導体装置の製造方法によれば、ガードリングを形成するために複雑で時間のかかる工程を必要とすることもない。
【００１１】
従って、本発明の半導体装置の製造方法は、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能で、かつ、ガードリングを形成するために複雑で時間のかかる工程を必要とすることのない半導体装置の製造方法となる。
【００１２】
［２］本発明の半導体装置の製造方法においては、前記第１工程において導入する第１導電型不純物の量をＡ１とし、前記第２工程において導入する第２導電型不純物の量をＡ２としたとき、「２×Ａ１≦Ａ２≦１０×Ａ１」の関係を満たすことが好ましい。
【００１３】
「２×Ａ１≦Ａ２≦１０×Ａ１」の関係を満たすことが好ましい理由は、「Ａ２＜２×Ａ１」の関係を満たす場合には、第２導電型不純物の量が少なすぎて、安定してガードリングを形成することができない場合があるからである。一方、「Ａ２＞１０×Ａ１」の関係を満たす場合には、第２導電型不純物の量が多すぎて、幅の狭いガードリングを形成することが困難となる場合があるからである。この観点から言えば、「３×Ａ１≦Ａ２≦７×Ａ１」の関係を満たすことがより一層好ましい。
【００１４】
［３］本発明の半導体装置の製造方法においては、前記第１導電型不純物拡散領域の深さｄ１とし、前記第２導電型不純物拡散領域の深さｄ２としたとき、「１．２×ｄ１≦ｄ２≦２．０×ｄ１」の関係を満たすことが好ましい。
【００１５】
「１．２×ｄ１≦ｄ２≦２．０×ｄ１」の関係を満たすことが好ましい理由は、「ｄ２＜１．２×ｄ１」の関係を満たす場合には、安定してガードリングを形成することができない場合があるからである。一方、「ｄ２＞２．０×ｄ１」の関係を満たす場合には、第１導電体不純物拡散領域の大きさに比べて第２導電体不純物の拡散距離が長くなるため、第１導電型不純物拡散領域によって第２導電体不純物の横方向の拡散を抑制する効果が得られなくなる場合があるからである。
【００１６】
［４］本発明の半導体装置の製造方法においては、前記第１導電型不純物の拡散係数Ｄ１及び前記第２導電型不純物の拡散係数Ｄ２は、第２工程の熱拡散を実施する温度において、「Ｄ１＜Ｄ２」の関係を満たすことが好ましい。
【００１７】
このような方法とすることにより、第２工程を実施することで、平面で見れば第１導電型不純物拡散領域１２０内に、かつ、断面で見れば第１導電型不純物拡散領域１２０の下面よりも深く第２導電型不純物拡散領域１２２が形成された構造を有するガードリング１２４を形成することが可能となる。
【００１８】
［５］本発明の半導体装置の製造方法においては、前記第２マスクとして、前記第１工程で用いた前記第１マスクをそのまま用いることが好ましい。
【００１９】
このような方法とすることにより、高い生産性でガードリングを形成することが可能となる。
【００２０】
［６］本発明の半導体装置の製造方法においては、前記半導体装置は、前記ガードリング領域に囲まれた能動領域に形成されたトランジスタを備える半導体装置であり、前記トランジスタは、第１導電型不純物を第１基準濃度で含む基準濃度層及び当該基準濃度層の下面に設けられ前記第１基準濃度よりも低い濃度で前記第１導電型不純物を含む低濃度層から構成されるドリフト層と、前記基準濃度層の上面にゲート絶縁膜を介して形成されたゲート電極と、前記基準濃度層の表面において、該ゲート電極のそれぞれの端部の近傍に設けられ、前記第１基準濃度よりも高い濃度の第１導電型不純物を含む一対の第１導電型半導体領域と、当該第１導電型半導体領域各々を囲み、第２導電型不純物を第２基準濃度で含む一対のベース領域と、前記第１導電型半導体領域及び前記ベース領域に電気的に接続された第１電極と、該ベース領域の下部における前記基準濃度層内に設けられ、前記第２基準濃度より低い濃度の第２導電型不純物を含む空乏層伸長領域とを有し、前記空乏層伸長領域が、当該空乏層伸長領域の下面が前記低濃度層及び前記基準濃度層の界面位置より深く、かつ、前記低濃度層に入り込んで形成されている半導体装置であって、前記トランジスタは、前記第１導電型の不純物を含む低濃度層とから構成される半導体基板を準備する半導体基板準備工程と、前記低濃度層の不純物濃度より高い第１基準濃度により、第１導電型の不純物を前記低濃度層へ注入し、熱拡散して基準濃度層とすることで、該基準濃度層及び前記低濃度層からなるドリフト層を形成するドリフト層形成工程と、第２導電型の不純物を、前記基準濃度層における一定間隔離れた領域に注入し、空乏層伸長領域を形成する空乏層伸長領域形成工程と、前記空乏層伸長領域に注入された第２導電型の不純物を活性化するための熱拡散を行う熱拡散工程と、前記半導体基板上に酸化膜を形成した後にポリシリコン層を堆積し、前記空乏層伸長領域間にゲートパターンを形成するゲートパターン形成工程と、前記ゲートパターンをベース領域を形成するためのマスクとし、前記空乏層伸長領域より高い濃度の第２基準濃度により、第２導電型の不純物を注入し、熱拡散を行いベース領域を形成するベース領域形成工程と、前記ゲートパターンを第１導電型半導体領域を形成するためのマスクとして用い、第１導電型の不純物を前記第１基準濃度より高い濃度により、前記ベース領域内へ注入し、熱拡散を行い第１導電型半導体領域を形成する第１導電型半導体領域形成工程とを実施することにより製造されるトランジスタであり、前記ドリフト層形成工程において、前記第１工程を実施し、前記空乏層伸長領域形成工程において、前記第２工程を実施することが好ましい。
【００２１】
上記のような構造を有するトランジスタ（この場合ＭＯＳＦＥＴ）を備える半導体装置は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置である（国際公開第ＷＯ２００８／０６９３０９号パンフレット参照。）。
【００２２】
このように優れた半導体装置を製造する際に、上記のような方法を採用することによって、ドリフト領域形成工程で第１導電型不純物拡散領域を形成し、その後の空乏層伸長領域形成工程で、第１導電型不純物拡散領域の上方から第２導電型不純物を選択的に導入し、これを熱拡散させることが可能となるため、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能な本発明のガードリング構造を特別な工程を付加することなく作り込むことができる。
【００２３】
なお、上記のような半導体装置は、上記のような優れた特徴を有する反面、空乏層伸長領域を比較的深く形成する必要が生じるため、従来の半導体装置の製造方法（図８参照。）を参照して、この空乏層伸長領域を形成する空乏層伸長領域形成工程でガードリング層を作り込むこととした場合には、深いガードリングを形成できる反面、それに応じてガードリングの幅が広くなるため、ガードリング領域の幅を狭くすることが困難となる。これに対して、本発明の半導体装置の製造方法によれば、上記のような方法とすることにより、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能となるため、特に大きな効果が得られる。
【００２４】
［７］本発明の半導体装置の製造方法においては、前記トランジスタが、ＭＯＳＦＥＴであり、前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第１導電型の不純物を所定濃度で含むドレイン層と、該ドレイン層の上面に設けられ、前記所定濃度よりも低い濃度で前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であってもよい。
【００２５】
［８］本発明の半導体装置の製造方法においては、前記トランジスタが、ＩＧＢＴであり、前記第１導電型の不純物を含む低濃度層を含む半導体基板が、第２導電型の不純物を含むコレクタ層と、該コレクタ層の上面に設けられ、前記第１導電型の不純物を含む低濃度層とから構成される半導体基板であってもよい。
【００２６】
［９］本発明の半導体装置の製造方法においては、前記トランジスタが、ＩＧＢＴであり、前記第１導電型の不純物を含む低濃度層を含む半導体基板が、前記低濃度層から構成される半導体基板であり、前記低濃度層の下面にバリアメタル層を形成する工程をさらに有してもよい。
【図面の簡単な説明】
【００２７】
【図１】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図２】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図３】実施形態２における半導体装置２００の断面図である。
【図４Ａ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｂ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｃ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｄ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｅ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｆ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｇ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｈ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｉ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｊ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｋ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｌ】実施形態２に係る半導体装置の製造方法における工程図である。
【図４Ｍ】実施形態２に係る半導体装置の製造方法における工程図である。
【図５】半導体装置２００の特性を示す図である。
【図６】変形例１における半導体装置２００ａの断面図である。
【図７】変形例２における半導体装置２００ｂの断面図である。
【図８】従来の半導体装置の製造方法を説明するために示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。
【００２９】
［実施形態１］
１．実施形態１に係る半導体装置の製造方法
図１及び図２は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図１（ａ）〜図１（ｃ）及び図２（ａ）〜図２（ｃ）は各工程図である。なお、図１（ｂ）中、符号１２０’はｎ型不純物導入領域を示し、図１（ｃ）中、符号１２１は酸化膜を示し、図２（ａ）中、符号１２２’はｐ型不純物導入領域を示す。
【００３０】
実施形態１に係る半導体装置の製造方法は、図１及び図２に示すように、半導体基体１１０における能動領域ＡＲに形成された複数のＭＯＳＦＥＴ（図示せず。）と、能動領域ＡＲを囲むガードリング領域ＧＲに形成された複数のガードリング１２４とを備える半導体装置１００を製造する半導体装置の製造方法であり、以下の工程をこの順序で含む。以下、工程に沿って実施形態１に係る半導体装置の製造方法を詳細に説明する。能動領域ＡＲには、例えばパワーＭＯＳＦＥＴが形成されている。
【００３１】
１．第１工程
まず、半導体基体１１０のガードリング領域ＧＲに、第１開口部Ｏを有する第１マスクＭ１を形成する（図１（ａ）参照。）。
【００３２】
半導体基体１１０としては、例えば、ｎ＋型シリコン単結晶基板（厚さ：１００〜４００μｍ、不純物濃度：１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３）上にｎ−型エピタキシャル層（厚さ：５〜５０μｍ、不純物濃度：１×１０１４ｃｍ−３〜１０×１０１６ｃｍ−３）が積層体された半導体基体を用いる。第１マスクＭ１としては例えば、幅５μｍの第１開口部Ｏがガードリング領域ＧＲにおいて配列ピッチ２６μｍで３列配列され、厚さ０．８μｍの酸化膜からなるマスクを用いる。
【００３３】
次に、第１マスクＭ１を介してｎ型不純物（第１導電型不純物）としてのリン（Ｐ）を、イオン注入法により、ドーズ量５×１０１２ｃｍ−２の条件で導入して、ｎ型不純物導入領域１２０’を形成する（図１（ｂ）参照。）。
その後、半導体基体１１０を１１５０℃で１０時間熱処理することにより、ｎ型不純物を半導体基体１１０中に熱拡散させてｎ型不純物拡散領域（第１導電型不純物拡散領域）１２０を形成する（図１（ｃ）参照。）。
【００３４】
形成されたｎ型不純物拡散領域１２０は例えば、幅１１μｍ、深さ２〜８μｍ、表面不純物濃度３×１０１５ｃｍ−３〜３×１０１６ｃｍ−３である。
【００３５】
２．第２工程
次に、ｎ型不純物拡散領域１２０の上方から第１マスクＭ１を介して、第１工程において導入したｎ型不純物よりも多量のｐ型不純物（第２導電型不純物（ホウ素イオン）、ドーズ量２．５×１０１３ｃｍ−２）を、イオン注入法により導入する（図２（ａ）参照。）。
その後、半導体基体１１０を１２００℃で８時間熱処理することにより、ｐ型不純物を半導体基体１１０中に熱拡散させることにより、ガードリング１２４を形成する（図２（ｂ）及び図２（ｃ）参照。）。ガードリング１２４は、平面で見ればｎ型不純物拡散領域１２０内に、かつ、断面で見ればｎ型不純物拡散領域１２０の下面よりも深くｐ型不純物拡散領域１２２が形成された構造を有する。ｐ型不純物拡散領域１２２は例えば、深さ４〜１２μｍ、幅８μｍ、表面不純物濃度１×１０１６ｃｍ−３〜３×１０１７ｃｍ−３である。
【００３６】
２．実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置の製造方法によれば、第２工程においては、半導体基体１１０のガードリング領域ＧＲに、第１導電型不純物拡散領域１２０の上方から第２導電型不純物を選択的に導入し、これを熱拡散させることとしているため、平面で見れば第１導電型不純物拡散領域１２０内に、かつ、断面で見れば第１導電型不純物拡散領域１２０の下面よりも深く第２導電型不純物拡散領域１２２が形成された構造を有するガードリング１２４を形成することが可能となる。その結果、同一深さのガードリングを形成したとしても、従来の半導体装置の製造方法（図８参照。）の場合よりもガードリングの幅を狭くすることが可能となる。また、実施形態１に係る半導体装置の製造方法によれば、ガードリングを形成するために複雑で時間のかかる工程を必要とすることもない。
【００３７】
従って、本発明の半導体装置の製造方法は、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能で、かつ、ガードリングを形成するために複雑で時間のかかる工程を必要とすることのない半導体装置の製造方法となる。
【００３８】
また、実施形態１に係る半導体装置の製造方法によれば、第１工程において導入するｎ型不純物のドーズ量Ａ１と、第２工程において導入するｐ型不純物のドーズ量Ａ２とが「２×Ａ１≦Ａ２≦１０×Ａ１」の関係を満たすため、幅の狭いガードリングを安定して形成することが可能となる。
【００３９】
また、実施形態１に係る半導体装置の製造方法によれば、ｎ型不純物拡散領域１２０の深さｄ１とし、ｐ型不純物拡散領域１２２の深さｄ２としたとき、「１．２×ｄ１≦ｄ２≦２．０×ｄ１」の関係を満たすため、幅の狭いガードリングを安定して形成することが可能となる。
【００４０】
また、実施形態１に係る半導体装置の製造方法によれば、ｎ型不純物の拡散係数Ｄ１及びｐ型不純物の拡散係数Ｄ２は、第２工程の熱拡散を実施する温度において、「Ｄ１＜Ｄ２」の関係を満たすため、第２工程を実施することで、平面で見ればｎ型不純物拡散領域１２０内に、かつ、断面で見ればｎ型不純物拡散領域１２０の下面よりも深くｐ型不純物拡散領域１２２が形成された構造を有するガードリング１２４を形成することが可能となる。
【００４１】
また、実施形態１に係る半導体装置の製造方法においては、ｐ型不純物拡散領域１２２を形成するための第２マスクとして、第１工程で用いた第１マスクＭ１をそのまま用いるため、高い生産性でガードリングを形成することが可能となる。
【００４２】
［実施形態２］
１．半導体装置２００の構成
図３は、実施形態２に係る半導体装置２００の断面図である。
実施形態２に係る半導体装置２００は、図３に示すように、能動領域ＡＲに形成された複数のＭＯＳＦＥＴ（電界効果型トランジスタ）１０と、ガードリング領域ＧＲに形成された複数（この場合３列）のガードリング４４とを備える。
【００４３】
ＭＯＳＦＥＴ１０は、図３に示すように第１導電型不純物としてのｎ型不純物を所定の第１基準濃度で含む基準濃度層４及び当該基準濃度層４に比較して低濃度のｎ型不純物を含む低濃度層３からなるドリフト層５と、基準濃度層４の表面上に形成されるゲート電極構造２０とを有している。また、このゲート電極構造２０の形成された基準濃度層４の表面近傍に、所定の離間間隔を有してゲート電極構造２０の対向する端部近傍の半導体基板表面に、それぞれ設けられた一対の拡散領域であり、第１基準濃度より高い濃度のｎ型不純物を含むソース領域（第１導電型半導体領域）８ａ，８ｂが形成されている。そして、このソース領域８ａ，８ｂそれぞれと低濃度層３との間には、このソース領域８ａ，８ｂ各々を覆う拡散層として、第２導電型不純物としてのｐ型不純物を第２基準濃度にて含んだベース領域７ａ、７ｂそれぞれが形成されている。
【００４４】
さらに、ＭＯＳＦＥＴ１０は、上記ベース領域７ａ、７ｂ各々の拡散層の底面領域にｐ型不純物を第２基準濃度より低濃度で含んだ空乏層伸張領域６ａ、６ｂがそれぞれ設けられている。ここで、底面領域とは、例えば、ベース領域７ａ，７ｂの拡散層の場合、半導体基板表面に対して平行となる、ベース領域７ａ，７ｂにおける拡散層底部の平面領域の面を示している。上記空乏層伸張領域６は、拡散層の下面が基準濃度層４と低濃度層３との界面に対して、低濃度層３側に食い込む形状、すなわち、上記拡散層下面（空防伸張領域６及び低濃度層３の界面）が低濃度層３と基準濃度層４との界面位置より深く形成されている。
【００４５】
ソース電極（第１電極）１４は、それぞれ上記ソース領域８ａ、８ｂ及びベース領域７ａ，７ｂに電気的に接続されている。ドレイン電極１は、上記ソース電極１４との間で電圧が印加される電極であり、半導体装置における半導体基板の裏面側に設けられている。また、上記ドレイン電極１と低濃度層３との間には、第１基準濃度より高い濃度でｎ型不純物を含むドレイン層２が設けられている。
【００４６】
上述した構成のＭＯＳＦＥＴ１００においては、上記ソース電極１４及びドレイン電極１との間に電圧が印加され、ゲート電極（ゲート絶縁構造２０のポリシリコン層１１）に制御電圧を印加することにより、ソース領域８に隣接するソース領域８を覆うベース領域７にチャネル（反転層）が形成され、ソース電極１４とドレイン電極１との間にドリフト層５及びドレイン層２を介して電流が流れる。
【００４７】
また、上記ドリフト層５の基準濃度層４は、ｎ型不純物として例えばリンを１×１０１６ｃｍ−３の表面濃度で含み、層の厚さが約５〜７μｍで形成されている。また、低濃度層３は、ｎ型不純物として例えばリンを３×１０１４ｃｍ−３の濃度で含み、層の厚さが約４０μｍで形成されている。また、ドレイン層２は、ｎ型不純物として、例えばリン又はアンチモンを１×１０２０ｃｍ−３の濃度で含み、層の厚さが約２００〜３００μｍで形成されている。
【００４８】
ソース電極１４各々は、位置Ａにおいて、アルミニウムを主とする材料により形成されており、例えば４μｍの厚さ寸法を有して形成されている。また、ドレイン電極１は、Ｔｉ−Ｎｉ−Ａｇなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍを有するように形成されている。
【００４９】
ゲート電極構造２０は、図３に示すように、基準濃度層４の表面上に形成されており、その形成位置が、基準濃度層４の表面近傍に形成された一対のソース領域８において離間する位置に対応する基準濃度層４の表面上に形成されている。
【００５０】
ゲート電極構造２０は、順に積層されたゲート酸化膜９及びポリシリコン層１１を有し、さらに積層するこれらの表面を覆う酸化膜１２を有している。積層するゲート酸化膜９及びポリシリコン層１１の表面を覆う酸化膜１２は、ソース領域８上の一部に渡って延在しており、当該酸化膜１２上には絶縁性を有する層間絶縁膜としてのＰＳＧ１３が形成されている。ＰＳＧ１３を形成することで、後述するソース電極１４及びゲート電極構造２０のポリシリコン層１１が電気的に接続することを防止することができる。
【００５１】
ところで、ゲート電極構造２０のゲート酸化膜９は例えば０．１μｍの厚さ寸法、ポリシリコン層１１は例えば０．５μｍの厚さ寸法で形成されている。また酸化膜１２は例えば０．０５μｍの厚さ寸法、ＰＳＧ１３は例えば１μｍの厚さ寸法を有して形成されている。
【００５２】
ゲート電極構造２０直下の基準濃度層４の表面近傍において離間して対向するソース領域８ａ，８ｂは、約４〜６μｍの離間間隔を有して形成されており、該ソース領域８ａ，８ｂは、ｎ型不純物として例えば砒素（Ａｓ）を、２×１０２０ｃｍ−３の表面濃度で含んでおり、約０．３μｍの深さ寸法を有して形成されている。
【００５３】
ソース領域８ａ，８ｂを覆うベース領域７ａ，７ｂは、ドリフト層５の基準濃度層４を介して対向しており、当該ベース領域７ａ，７ｂはｐ型不純物として例えばホウ素（Ｂ）を３×１０１７ｃｍ−３の表面濃度で含み、約２〜２．５μｍの深さ寸法を有して形成されている。
【００５４】
ベース領域７ａ，７ｂ及び該ベース領域７ａ，７ｂの底面下に形成される空乏層伸長領域６ａ，６ｂは、ゲート電極構造２０直下のドリフト層５を介して対向するように形成されている。ベース領域７ａと７ｂとの間隔、すなわちベース領域７ａ，７ｂ間に挟まれたドリフト層５の横幅寸法を、離間間隔（対向距離）とし、以下の説明を行う。
【００５５】
ところで、対向する空乏層伸長領域６ａの一方の端部、すなわちドリフト層５を介して空乏層伸長領域６ｂと対向する側の端部は、離間間隔の中点（中間位置Ｂ）と当該空乏層伸長領域６のドリフト層５を介して対向してない他方の空乏層伸長領域６ｂの端部Ｅとの中点（基準位置Ｃ）付近に位置するように形成されている。この端部Ｅは、図３に示す複数のＭＯＳＦＥＴが連続して形成されている折り返し点である。すなわち、端部Ｅは、図３のＭＯＳＦＥＴと、このＭＯＳＦＥＴの左側に連続して形成されている他のＭＯＳＦＥＴと共通のベース領域７ａの中心点となる。同様に、図３のＭＯＳＦＥＴの右側に隣接する他のＭＯＳＦＥＴも、ベース領域７ｂを共通に使用している。より具体的には図３に示すように、当該ゲート電極構造２０の横幅寸法の１／２の中点Ｂから当該半導体装置１０の端までの距離を１とするとき、その距離の１／２となる位置Ｃ（基準位置）付近に空乏層伸長領域６の一方の端部が形成されている。
【００５６】
さらに詳細に説明すると、位置Ｃ付近に形成される空乏層伸長領域６ａ，６ｂは、半導体装置の断面を示す図３において、ベース領域７ａ，７ｂ底面下の上面側が位置Ｃより当該半導体装置の内側（位置Ｂ側の方向）に位置するように形成され、当該空乏層伸長領域６ａの下面側が、位置Ｃより当該半導体装置１０の外側（位置Ｄの方向）に位置するよう湾曲を有して形成されている。すなわち、ソース電極１４及びドレイン電極１間に電圧が印加され、ＭＯＳＦＥＴがオフ状態の場合、ベース領域７ａ及び基準濃度層４の界面と、ベース領域７ｂ及び基準濃度層４の界面とから各々延びる空乏層が双方の中間位置Ｂにて接合し、空乏層伸長領域６ａ及び基準濃度層４の界面と、空乏層伸長領域６ｂ及び基準濃度層４の界面とから各々延びる空乏層が双方の中間位置Ｂにて接合するように構成されている。
【００５７】
また、湾曲形状を有する空乏層伸長領域６ａ，６ｂの端部は、緩やかな湾曲形状より、できるだけ急峻な湾曲形状を有するように形成することが好ましく、より好ましくは上面側と下面側を除いては図３の位置Ｃに示す垂線に出来るだけ沿い、上面側で僅に位置Ｃより当該半導体装置の内側（位置Ｂ側）に位置し、かつ下面側で僅に位置Ｃより当該半導体装置の外側（位置Ｃ側）に位置する、いわゆる和菜切り包丁の切先に似た形状とし、対向する面を平行とすることが好ましい。上述のように、空乏層伸長領域６ａ，６ｂを形成することにより、従来の構造に比較して、空乏層伸長領域６ａ，６ｂの対向距離を広く確保することができ、半導体装置のオン状態の場合、電子（キャリア）が移動する領域を広くすることができ、半導体装置のオン抵抗を低下させることができる。
【００５８】
前記した形状により、ドリフト層５を介して互いに対向する空乏層伸長領域６ａ，６ｂの離間間隔は、図３に示すように、空乏層伸長領域６ａ，６ｂを形成する拡散層の湾曲部に対応し、上面側から下面側に向かうに従い、次第に離間間隔が増加する。
【００５９】
また、空乏層伸長領域６ａ，６ｂは、ｐ型不純物として例えばホウ素を約７×１０１６〜１０×１０１６ｃｍ−３の表面濃度で含み、約７〜８μｍの深さ寸法を有している。また、該空乏層伸長領域６ａ，６ｂは、下面までの深さ寸法（基準濃度層４表面から空乏層伸長領域６の底面までの深さ寸法）は、図３に示すように、ベース領域７の底面までの深さ寸法（基準濃度層４表面からベース領域７の底面までの深さ寸法ｄ）の２倍以上（２ｄ以上）を有するように設計されている。このため、空乏層伸長領域６ａ，６ｂは、対向する低濃度層３との間に逆バイアスが印加された際、低濃度層３との界面から、ベース領域７ａ，７ｂと、低濃度領域３との双方に十分な厚さの空乏層が延び、上記界面における耐圧が向上するように、十分な層厚寸法を有している。
【００６０】
ガードリング領域ＧＲには、複数（３列）のガードリング４４が形成されている。ガードリング４４は、平面で見ればｎ型不純物拡散領域１２０内に、かつ、断面で見ればｎ型不純物拡散領域１２０の下面よりも深くｐ型不純物拡散領域１２２が形成された構造を有する。ｎ型不純物拡散領域１２０は、ドリフト層を形成する工程（基準濃度層４を形成する工程）と同一の工程で形成され、例えば、幅１１μｍ、深さ６〜７μｍ、表面不純物濃度１×１０１６ｃｍ−３である。また、ｐ型不純物拡散領域１２２は、空乏層伸長領域６ａ，６ｂを形成する工程と同一の工程で形成され、例えば、幅８μｍ、深さ７〜８μｍ、表面不純物濃度７×１０１６ｃｍ−３〜１０×１０１６ｃｍ−３である。
【００６１】
２．半導体装置の製造方法
次に、本発明の半導体装置１０の製造方法を図４Ａ〜図４Ｍを用いて説明する。
【００６２】
先ず、ｎ型不純物として例えばアンチモン又はリンを１×１０２０ｃｍ−３の濃度で含む層と、層上にｎ型不純物として例えばリンを３×１０１４ｃｍ−３の濃度で含む層とが積層された半導体基板を用意する。用意した半導体基板の下層はドレイン層２のための層であり、上層はドリフト層５のための層である。尚、現段階において、ドリフト層５の基準濃度層４は未だ形成されていない（図４Ａ）。
【００６３】
用意した上記半導体基板の表面に対し、基準濃度領域４を形成するためのｎ型不純物の燐（Ｐ）を１００ｋｅＶのエネルギーにより、ドーズ量４×１０１２〜８×１０１２ｃｍ−２の条件にてイオン注入する。このとき、ガードリング領域ＧＲにはｎ型不純物拡散領域４０を形成するための酸化膜（第１マスクＭ２）を形成しておく（図４Ｂ）。その後、イオン注入した上記燐の事前拡散を行い、所定の深さの拡散領域及びｎ型不純物拡散領域４０を形成しておく（図４Ｃ）。
【００６４】
下地の酸化膜上にレジストを塗布し、フォトリソグラフィを行い、イオン注入を行うマスクパターンを形成する。上記マスクパターンは空乏層伸長領域６ａ，６ｂを形成するためのものである。なお、ガードリング領域ＧＲにおいては、上記した酸化膜（第１マスクＭ”）をそのまま残しておく。その後、上記したマスクパターンにおける開口部及び酸化膜（第１マスクＭ２）における開口部から不純物（ホウ素イオン）をイオン注入する（図４Ｄ）。
【００６５】
ところで、当該マスクパターンにおけるイオン注入のための開口は、その開口寸法が所定値以下になるように形成されており、具体的には、図３を参照して、ゲート電極構造２０の横幅寸法の１／２の位置Ｂ（中間位置）から当該半導体装置１０の端部Ｅまでの距離を１とするとき、その１／４以下になるように形成されており、本実施例では、０．５〜２μｍ（なお、実際の製造では図３に示す半導体装置をすでに述べたように連続してつなげて配置するので、この部分の窓空けは１〜４μｍとなる）の開口寸法を有するようにマスクパターンが形成されている。
【００６６】
なお、前記したマスクパターンにおけるイオン注入のための開口を１／４以下とする条件は、発明者が実験を繰り返すことで見出したものである。すなわち、このマスクパターンにおける開口部は、位置Ｂと基準位置Ｃとの距離の１／２以上、基準位置Ｃからポリシリコン層１１の方向と逆方向に形成することにより、後述する熱拡散等による不純物拡散面の横方向の端部を、ベース領域７の拡散層の湾曲部に達しない位置に形成することができる。これにより、後に形成される空乏層伸長領域６ａ，６ｂの対向距離が必要以上に狭くなることを抑制し、オン抵抗を維持することができる。
【００６７】
上述したように、空乏層伸長領域６のためのｐ型不純物のホウ素（Ｂ）は、ドーズ量１×１０１３〜４×１０１３ｃｍ−２の条件により、上記マスクパターンをマスクとし、上記基準濃度領域４において一定間隔離にて離れた領域に対してイオン注入される。
【００６８】
なお、前記した開口寸法が１／４以下となるようにパターン加工を施し、前記した注入条件でイオン注入することにより、その後の熱拡散によって形成される空乏層伸長領域６が所望形状に形成され、良好な特性を得ることができることが度重なる実験で確認されている。
【００６９】
後述するｐ層である空乏層伸長領域６ａ，６ｂにおける不純物のホウ素（Ｂ）を活性化させる熱工程において、事前にある程度の深さのｎ型不純物の拡散領域を形成しておくことにより、半導体装置面に平行な方向（横方向）に対するｐ型不純物の拡散を抑制させることができる。これにより、一方の空乏層伸長領域６ａが対向する他方の空乏層伸長領域６ｂとの間隔を、広く、設計値の幅にて形成することができるため、基準濃度領域４の幅が従来例に比較して広く取れ、ＭＯＳＦＥＴのオン抵抗を増加させることがない。また、燐（Ｐ）のイオン注入量とホウ素（Ｂ）のイオン注入量とにおいて、ホウ素（Ｂ）の注入量がイオンの注入量に対して約１桁ほど多いため、燐に比較してホウ素（Ｂ）の拡散速度が速く、空乏層伸長領域６ａ，６ｂをｎ型の基準濃度層４より深く拡散することができる。
【００７０】
その後、注入した不純物を活性化すべく、長時間拡散が行なわれる。これによって、半導体基板に基準濃度層４及び空乏層伸長領域６ａ，６ｂのための領域並びにｎ型不純物拡散領域４０及びｐ型不純物拡散領域４２からなるガードリング４４が形成される（図４Ｅ）。上記基準濃度層４（ｎ層）は、低濃度層３（ｎ−層）より不純物濃度が高く設定されている。また、低濃度層３及び基準濃度層４は、オン状態の場合に、電子が電界により移動するドリフト層５を形成している。なお、この工程の後、半導体基板の表面全面を酸化してフィールド酸化物４６を形成する。
【００７１】
その後、能動領域から当該フィールド酸化膜を除去した後、新たに、ゲート酸化膜９となる酸化膜を形成し、当該酸化膜上に、さらにゲート電極を形成するためのポリシリコン層を形成する。なお、ガードリング領域においては、この工程以降もフィールド酸化膜を除去せずに残しておき、ガードリング領域に各種イオンが導入されないようにする。
【００７２】
その後、所定の位置にゲート電極を形成すべく、レジストを塗布し、ゲート電極のパターンを形成するマスクによるフォトリソグラフィ（写真工程）を行い、ポリシリコンをエッチングするためのレジストパターンを形成する（図４Ｆ）。上記ポリシリコン層のエッチングを、上記レジストパターンをマスクとして、異方性エッチングまたは等方性エッチング等により行う。これにより、所定位置に所定形状のゲート酸化膜９及びゲート電極としてのポリシリコン層１１が形成される（図４Ｇ）。その後、形成に用いた上記レジストを取除く。
【００７３】
その後、上記ポリシリコン層１１をマスクとしてベース領域７ａ，７ｂの拡散層を形成するためのホウ素（Ｂ）を、８０ｋｅＶのエネルギーにより、ドーズ量４×１０１３〜５×１０１３ｃｍ−２の条件にてイオン注入する（図４Ｈ）。
【００７４】
その後、ポリシリコン層１１のゲートパターンが上部に形成されていない領域のゲート酸化膜９、すなわち露出しているゲート酸化膜９を除去し、新たに露出したシリコン表面に新たに酸化膜１２を形成した後、拡散処理（チャネル拡散）を行ないベース領域７ａ，７ｂのための拡散層を形成する（図４Ｉ）。これにより、能動領域ＡＲには、ゲート酸化膜９、ポリシリコン層１１及び酸化膜１２から或るゲート電極構造２０が形成される。
【００７５】
その後、ソース領域８ａ，８ｂを形成するため、レジストを塗布し、ソース領域形成のマスクによりフォトリソグラフィを行いレジストパターンを形成する。そして、上記ゲート電極構造２０及び形成したレジストパターンを、マスクとして、ソース領域８ａ，８ｂの拡散層を形成するための砥素（Ａｓ）を、１００ｋｅＶのエネルギーにより、ドーズ量８×１０１５〜１０×１０１５ｃｍ−２の条件にてイオン注入した後（図４Ｊ）、マスクに用いたレジストパターンを除去する。
【００７６】
次に、半導体基板の表面一面に層間絶縁膜の層として、ＰＳＧ（Phosphorus Silicon Glass）１３をＣＶＤ（Chemical Vapor Deposition）で積層形成する。その後、熱処理により、ソース領域８ａ，８ｂの拡散層を形成する拡散処理と、ＰＳＧ１３の焼き締め（膜表面を平坦化させるreflow処理）とを同時に行う（図４Ｋ）。
【００７７】
その後、ベース領域７ａ，７ｂ及びソース領域８ａ，８ｂに対するコンタクトを形成するため、レジストを半導体基板全面に塗布し、コンタクト形成のためのマスクにより、フォトリソグラフィを行い、コンタクトのレジストパターンを形成する。そして、一面に形成したＰＳＧ１３及び酸化膜１２を上記コンタクトのレジストパターンを用いてエッチングし、ベース領域７ａ，７ｂ及びソース領域８ａ，８ｂの一部が露出するようにコンタクトホール２１を、ＰＳＧ１３及び酸化膜１２に対して形成し、その後レジストを除去する（図４Ｌ）。
【００７８】
次に、ＰＳＧ１３が形成された半導体基板の表面に対し、スパッタ法（又は蒸着法）によりＡl（アルミニウム）を堆積し、ソース電極１４（表面電極）を形成する。このソース電極１４は、ソース領域８ａ，８ｂ及びベース領域７ａ，７ｂに対し、コンタクトホール２１内に堆積させたアルミニウムにより電気的に接続されており、かつ層間絶縁層のＰＳＧ１３により、ゲート電極構造２０のポリシリコン層１１と絶縁されている。なお、ゲート電極構造２０のポリシリコン層１１は、ソース電極１４との間で短絡することのないように加工が施された図示されないコンタクトホール内に埋設された導電物を介しで外部と電気的に接続される。
【００７９】
また、ゲート電極構造２０等が形成されていない半導体基板の裏面に対し、スパッタ法（又は蒸着法）により、Ｔｉ−Ｎｉ−Ａｇの多層金属膜を堆積し、ドレイン層２と電気的に接続されたドレイン電極１（裏面電極）を形成する（図４Ｍ）。
【００８０】
以上の工程を経て、実施形態２に係る半導体装置２００を形成することができる（図３参照。）。
【００８１】
３．半導体装置２００の効果
図５は、半導体装置２００の特性を示す図である。図５中、ＶＤＳＳはゲート・ソース間を短絡した状態でドレイン・ソース間に印加できる最大の電圧を示し、ＲｏｎＡは、単位活性領域当りのオン抵抗を示す。なお、比較例１のデータは、特許第３４８４６９０号公報に記載の半導体装置におけるデータである。
【００８２】
上記した構成を備えた半導体装置２００は、ソース電極１４及びドレイン電極１間に電圧を印加し、ゲート電極（ゲート電極構造２０のポリシリコン層１１）にオンの制御電圧を印加したとき、すなわちソース電極１４に負極の電圧（負電位）を印加し、ドレイン電極１に正極の電圧（正電位）を印加し、ソース電極１４及びゲート電極間においてゲート電極に正極の電圧を印加し、負極の電圧をソース電極１４に接続したとき、バックゲートとなるベース領域７ａ，７ｂにおいて、ゲート電極との界面に反転層が形成される。
【００８３】
ソース電極１４及びドレイン電極１間に電圧が印加された状態で、反転層が形成されると、ソース電極１４から供給される電子は、ソース領域８ａ，８ｂ、ベース領域７ａ，７ｂの反転層、基準濃度層４、低濃度層３及びドレイン層２を介してドレイン電極１へと順に移勤し、当該電子の移動により、ドレイン電極１からソース電極１４に電流が流れる。
【００８４】
一方、ソース電極１４及びドレイン電極１間に電圧を印加し、ゲート電極にオフ制御電圧を印加したとき、すなわちソース電極１４に負極の電圧及びドレイン電極１に正極の電圧を印加し、ソース電極１４及びゲート電極間に電圧が印加されないようにソース電極１４及びゲート電極間の電圧を０Ｖにした時、ゲート電極に電圧が印加されないことにより、ベース領域７におけるゲート電極との界面に反転層が形成されない。
【００８５】
これにより、ソース電極１４及びドレイン電極１間に印加される電圧により、上述したように、ｐ型のベース領域７ａ，７ｂ及び空乏層伸長領域６ａ，６ｂと、ｎ型のドリフト層５との接合部より空乏層が形成される。空乏層はソース電極１４及びドレイン電極１間に印加される電圧に応じて次第に広がり、所定以上の電圧が印加されると、対向する空乏層伸長領域６ａ，６ｂ及びベース領域７ａ，７ｂ間に設けられたドリフト層５の基準濃度層４は広がる空乏層で満たされる。また、空乏層はドリフト層５の低濃度層３においても広がる。
【００８６】
ところで、半導体装置１０は、ｐ型不純物を低濃度で含み、かつ十分な層厚寸法を有する空乏層伸長領域６ａ，６ｂを備えている。これにより、実施形態２に係る半導体装置１０は、ソース電極１４及びドレイン電極１に対して、逆バイアスが印加された際、従来の半導体装置に比較して耐圧を向上させるため、空乏層伸長領域６ａ，６ｂ及び低濃度層３間の電界強度、また空乏層伸長領域６ａ，６ｂ及び基準濃度層４間の電界強度の増加を抑制させるように、空乏層伸長領域６ａ，６ｂ内に空乏層の伸長を促すことを目的としている。上述したように、半導体装置２００においては、特許第３４８４６９０号公報に記載の半導体装置のように空乏層の広がりを抑制することを目的としておらず、逆に空乏層の広がる距離を伸ばすことにより、空乏層内の電界強度を緩和させる構造を用いている。
【００８７】
すなわち、実施形態２における空乏層伸長領域６ａ，６ｂは、拡散層が十分伸長するように、ｐ型不純物を低濃度で含み、かつ拡散層の厚さが従来例に比較して、より半導体装置表面からの距離、例えばベース領域７ａ，７ｂの深さの２倍以上の十分な深さ寸法を有している。これにより、実施形態２においては、上記空乏層伸長領域６ａ，６ｂに広がる空乏層を、電界強度を緩和させるために十分に伸長させることができ、伸長する空乏層により電界を緩和することができる。これにより、実施形態２に係る半導体装置１０によれば、電界集中によって起こる耐圧の低下を改善することができ、良好な耐圧特性を得ることができる。
【００８８】
そのため、ソース電極１４及びドレイン電極１間に対し、逆バイアスが印加された場合、空乏層伸長領域６ａ，６ｂ及び低濃度層３の界面から、空乏層伸長領域６ａ，６ｂ及び低濃度層３双方に対して空乏層（空乏層Ｃ）が延びる。この空乏層は、印加される逆バイアスの電圧が増加するにつれて延びる距離も増加する。このとき、同様に、ベース領域７ａ及び基準濃度層４の界面と、ベース領域７ｂ及び基準濃度層４の界面とから、双方に対して空乏層（空乏層Ａ）が伸び、また、空乏層伸長領域６ａ及び基準濃度層４の界面と、空乏層伸長領域６ｂ及び基準濃度層４の界面とから、双方に対して空乏層（空乏層Ｂ）が伸び、中間位置Ｂにて接合する。したがって、従来のように極端に電界が集中する部分を無くすことにより、すなわち、上記空乏層Ａ、空乏層Ｂ及び空乏層Ｃ各々における電界強度を同様の数値にて増加させていくことにより、半導体装置１０全体の耐圧を増加させることができる。そのため、半導体装置１０によれば、各ＰＮ接合部分の電界の上昇をほぼ同様とすることができ、半導体装置全体の耐圧を、オン抵抗を増加させずに向上させることができる。
【００８９】
なお、上述した半導体装置の構造における各種の設定条件は、発明者が実際のデバイスを作成し、デザインルール及び濃度をパラメータとして、実験を繰り返すことで見出したものである。上記設定条件に基づいて製造された半導体装置は、ベース領域７ａ，７ｂの側面を空乏層伸長領域６ａ，６ｂで覆わなくとも、ゲート・ソース間を短絡した状態でドレイン・ソース間に印加できる最大の電圧（以降、ＶＤＳＳと略称する）を高くすることができ、かつ単位活性領域当りのオン抵抗（以降、ＲｏｎＡと略称する）を低く、図５に示すような良好な特性を得ることができる。
【００９０】
上述したように、半導体装置２００は、空乏層伸長領域６ａ，６ｂをベース領域７ａ，７ｂの対向する端部（拡散層の湾曲領域を含む）に設けないことにより、従来の半導体装置のベース領域の側面に空乏層伸長領域（特許文献２の電界緩和層）を形成する場合と異なり、ソース領域８ａ，８ｂを覆うベース領域７ａ，７ｂ間の離間間隔を狭めることができ、これによりオン抵抗を増加させずに維持したままで微細化を図ることができる。すなわち、実施形態２に係る半導体装置１０は、ゲート電圧が０Ｖで、ソース電極１４とドレイン電極１との間に印加された逆バイアスの電圧が増加する過程において、ベース領域７ａ，７ｂと基準濃度領域４との界面から空乏層Ａが伸び、空乏層伸長領域６ａ，６ｂと基準濃度領域４との界面から空乏層Ｂが伸び、空乏層伸長領域６ａ，６ｂと低濃度層３との界面から空乏層Ｃが伸びる際、各空乏層Ａ、Ｂ及びＣのそれぞれ対応するＰＮ接合が絶縁破壊を起こす電界強度に達するまで、各空乏層内の電界を同様の強度とするよう空乏層を伸張させる厚さ及び不純物濃度により、ベース領域、空乏層伸張領域、基準濃度層及び低濃度層の各拡散領域が形成されている。
【００９１】
４．半導体装置の製造方法の効果
上記のような構造を有するＭＯＳＦＥＴを備える半導体装置は、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置である（国際公開第ＷＯ２００８／０６９３０９号パンフレット参照。）。
【００９２】
実施形態２に係る半導体装置の製造方法によれば、このように優れた半導体装置を製造する際に、上記のような方法を採用することによって、ドリフト層形成工程で第１導電型不純物拡散領域を形成し、その後の空乏層伸長領域形成工程で、第１導電型不純物拡散領域の上方から第２導電型不純物を選択的に導入し、これを熱拡散させることが可能となるため、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能な本発明のガードリング構造を特別な工程を付加することなく作り込むことができる。
【００９３】
すなわち、実施形態２に係る半導体装置の製造方法によれば、ガードリング領域ＧＲに、ｎ型不純物拡散領域４０の上方からｐ型不純物（ホウ素イオン）を選択的に導入し、これを熱拡散させることとしているため、平面で見ればｎ型不純物拡散領域４０内に、かつ、断面で見ればｎ型不純物拡散領域４０の下面よりも深くｐ型不純物拡散領域４２が形成された構造を有するガードリング４４を形成することが可能となる。その結果、同一深さのガードリングを形成したとしても、従来の半導体装置の製造方法（図８参照。）の場合よりもガードリングの幅を狭くすることが可能となる。また、実施形態２に係る半導体装置の製造方法によれば、ガードリングを形成するために複雑で時間のかかる工程を必要とすることもない。
【００９４】
なお、上記のような半導体装置は、上記のような優れた特徴を有する反面、空乏層伸長領域を比較的深く形成する必要が生じるため、従来の半導体装置の製造方法（図８参照。）を参照して、この空乏層伸長領域を形成する空乏層伸長領域形成工程でガードリング層を作り込むこととした場合には、深いガードリングを形成できる反面、それに応じてガードリングの幅が広くなるため、ガードリング領域の幅を狭くすることが困難となる。これに対して、本発明の半導体装置の製造方法によれば、上記のような方法とすることにより、ガードリングの数を減らしたりガードリングの深さを浅くしたりすることなくガードリング領域の幅を狭くすることが可能となるため、特に大きな効果が得られる。
【００９５】
以上、本発明を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の様態において実施することが可能であり、例えば、次のような変形も可能である。
【００９６】
（１）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型として本発明を説明したが、本発明はこれに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【００９７】
（２）上記実施形態においては、ＭＯＳＦＥＴからなる半導体装置２００を用いて本発明を説明したが、本発明はこれに限定されるものではない。図６は、変形例１に係る半導体装置２００ａの断面図である。図７は、変形例２に係る半導体装置２００ｂの断面図である。なお、図６及び図７中、符号８ｃ，８ｄはエミッタ領域を示し、符号１４ａはエミッタ電極を示す。また、図６中、符号１ａはコレクタ電極を示し、符号２ａはコレクタ層を示す。また、図７中、符号１ｂはバリアメタル層を示す。図６及び図７に示すように、低濃度層３の下面側にコレクタ層２ａやバリアメタル層１ｂを有する半導体装置２００ａ，２００ｂ（ＩＧＢＴ又はショットキー接合を有するＩＧＢＴ）に本発明を適用することもできる。
【符号の説明】
【００９８】
１…ドレイン電極、、１ａ…コレクタ電極、１ｂ…バリアメタル層、２…ドレイン層、２ａ…コレクタ層、３…低濃度層、４…基準濃度層、５…ドリフト層、６ａ，６ｂ…空乏層伸長領域、７ａ，７ｂ…ベース領域、８ａ，８ｂ…ソース領域、８ｃ，８ｄ…エミッタ領域、９…ゲート酸化膜、１０…ＭＯＳＦＥＴ、１１…ポリシリコン層、１２…酸化膜、１３…ＰＳＧ、１４…ソース電極、１４ａ…エミッタ電極、２０…ゲート電極構造、４０’…型不純物導入領域、４０…ｎ型不純物拡散領域、４２’…ｐ型不純物導入領域、４２…ｐ型不純物拡散領域、４４…ガードリング、４６…フィールド酸化膜、１００，２００，２００ａ，２００ｂ，９００…半導体装置、１１０、９１０…半導体基体、１１２，９１２…Ｎ＋型半導体基板，１１４，９１４…Ｎ−型エピタキシャル層、１２０’…ｎ型不純物導入領域、１２０…ｎ型不純物拡散領域、、１２２’…ｐ型不純物導入領域、１２２…ｐ型不純物拡散領域、１２４…ガードリング、ＡＲ…能動領域、ＧＲ…ガードリング領域、Ｍ…マスク、Ｍ１…第１マスク、Ｏ…開口部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図５】
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【図６】
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【図７】
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【図８】
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