(57)【特許請求の範囲】
【請求項１】
光を受光して電荷に変換する光電変換部を有する画素と、
前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部と、
前記信号を出力する前記画素として選択されたときに、前記増幅部と前記増幅部が信号を出力する信号線とを接続する選択部と、
前記光電変換部で発生した電荷をリセットするリセット部と
を備え、
前記増幅部、前記選択部、および前記リセット部は４つの前記画素により共有されており、それらの４つの前記画素が、前記信号線の延びる第１の方向に沿って配置され、
前記第１の方向に沿って、１番目の前記画素および２番目の前記画素が隣接して配置されるとともに、３番目の前記画素および４番目の前記画素が隣接して配置され、
２番目の前記画素と３番目の前記画素との間に、前記増幅部、前記選択部、および前記リセット部が、それぞれのゲート長の方向が前記第１の方向に略直交する第２の方向に沿って、一列に配置され、
前記増幅部、前記選択部、および前記リセット部それぞれのゲート長を合計した長さが、前記画素の１画素分の前記第２の方向の長さ以上、かつ、前記画素の２画素分の前記第２の方向の長さ未満に設定される中で、前記増幅部のゲート長を前記画素の前記第２の方向の１画素分以上に設定し、
前記第１の方向に沿って配置される４つの前記画素を有する画素共有単位について、前記増幅部、前記選択部、および前記リセット部が一列に配置される領域が４つの前記画素に対して突出する方向が、全ての前記画素共有単位において同一方向である
固体撮像素子。
【請求項２】
前記第１の方向に沿って配置される４つの前記画素を有する画素共有単位と、前記画素共有単位に隣接して前記第１の方向に沿って配置される他の画素共有単位とが、前記第１の方向に前記画素の２画素分のピッチに応じて位置をずらして配置される
請求項１に記載の固体撮像素子。
【請求項３】
前記選択部および前記リセット部のゲート長を、素子バラツキが抑制できる最低限の長さにそれぞれ調整することで前記増幅部のゲート長を最大限に設定する
請求項１に記載の固体撮像素子。
【請求項４】
前記光電変換部で発生した電荷が転送されるフローティングディフュージョン部をさらに備え、
前記増幅部を共有する前記画素であって、同色の光を受光する前記画素で発生した電荷が前記フローティングディフュージョン部において加算される
請求項１に記載の固体撮像素子。
【請求項５】
前記増幅部が信号を出力する前記信号線が２本以上配設される
請求項１に記載の固体撮像素子。
【請求項６】
前記信号線どうしの間隔が、前記信号線の幅の２倍以上に設定される
請求項５に記載の固体撮像素子。
【請求項７】
前記光電変換部が形成される半導体基板に前記信号線が形成される配線層が積層される面に対して反対側となる面に、前記光電変換部が電荷に変換する光が入射するように構成される
請求項１に記載の固体撮像素子。
【請求項８】
光を受光して電荷に変換する光電変換部を有する画素と、
前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部と、
前記信号を出力する前記画素として選択されたときに、前記増幅部と前記増幅部が信号を出力する信号線とを接続する選択部と、
前記光電変換部で発生した電荷をリセットするリセット部と
を有し、
前記増幅部、前記選択部、および前記リセット部は４つの前記画素により共有されており、それらの４つの前記画素が、前記信号線の延びる第１の方向に沿って配置され、
前記第１の方向に沿って、１番目の前記画素および２番目の前記画素が隣接して配置されるとともに、３番目の前記画素および４番目の前記画素が隣接して配置され、
２番目の前記画素と３番目の前記画素との間に、前記増幅部、前記選択部、および前記リセット部が、それぞれのゲート長の方向が前記第１の方向に略直交する第２の方向に沿って、一列に配置され、
前記増幅部、前記選択部、および前記リセット部それぞれのゲート長を合計した長さが、前記画素の１画素分の前記第２の方向の長さ以上、かつ、前記画素の２画素分の前記第２の方向の長さ未満に設定される中で、前記増幅部のゲート長を前記画素の前記第２の方向の１画素分以上に設定し、
前記第１の方向に沿って配置される４つの前記画素を有する画素共有単位について、前記増幅部、前記選択部、および前記リセット部が一列に配置される領域が４つの前記画素に対して突出する方向が、全ての前記画素共有単位において同一方向である
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、低ノイズと高フレームレートとを両立することができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
近年、撮像機能を備えた携帯電話機器や、デジタルスチルカメラ、カムコーダ、監視用カメラなどの撮像素子として、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサの採用が増加している。CMOSイメージセンサには、画素部および周辺回路部を同一の半導体基板に形成することができるという特徴がある。
【０００３】
画素部には、複数の画素がアレイ状に形成される。一般的に、画素は、転送トランジスタ、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタを有して構成される４トランジスタ型の画素アーキテクチャが採用されることが多い。
【０００４】
転送トランジスタは、光電変換部および電荷蓄積部であるＰＤ（Photodiode：フォトダイオード）に蓄積された電荷を、ＰＤで発生した電荷を検知するＦＤ（Floating Diffusion：フローティングディフュージョン）に転送する。増幅トランジスタは、ＦＤに蓄積されている電荷を増幅して、その電荷に応じたレベルの信号を出力する。選択トランジスタは、信号の読み出しの対象となった画素を選択し、リセットトランジスタは、ＦＤに蓄積されている電荷をリセットする。
【０００５】
また、画素を微細化するために、選択トランジスタを搭載せずに、転送トランジスタ、増幅トランジスタ、およびリセットトランジスタを有する構造の３トランジスタ型の画素アーキテクチャが採用されることがある。
【０００６】
ところで、近年、撮像装置に対する多画素化や小型化などの要求に応じて、撮像素子に搭載される画素のサイズを微細化することが行われている。例えば、CMOSイメージセンサでは、画素共有構造を採用することにより微細化に対応することができる。
【０００７】
画素共有構造は、共有単位となる所定数の画素（例えば、２画素や４画素など）で、ＦＤ、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタを共通で使用し、それぞれの画素がＰＤおよび転送トランジスタを有する画素アーキテクチャである。例えば、２画素共有構造では、２つの画素で、ＦＤ、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタを共通で使用し、２つの画素が、ＰＤおよび転送トランジスタをそれぞれ有して構成される。
【０００８】
従って、画素共有構造を採用しない場合には、２つの画素で８個のトランジスタ（１画素あたり４個のトランジスタ）を有するのに対し、２画素共有構造では、２つの画素で５個のトランジスタを有することになる。つまり、２画素共有構造では、１画素あたり２．５個のトランジスタを備えるだけでよく、トランジスタが占有する面積を削減することができるのに応じて、ＰＤの面積を拡大することができる。
【０００９】
例えば、特許文献１には、画素共有構造を採用することにより、高開口率を維持しつつ、画素間の感度ずれをより低減することができる固体撮像素子が開示されている。
【００１０】
しかしながら、特許文献１で開示されている固体撮像素子では、赤色の画素が配置される行の緑色の画素と、青色の画素が配置されている行の緑色の画素との感度バラツキを抑制するために、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタが、画素ピッチ内に収まることが望ましいとされている。このため、増幅トランジスタのゲートの長さが画素ピッチで制限されることになる。従って、画素が微細化されて、増幅トランジスタのゲートの長さが短く設定されるのに伴い、増幅トランジスタのランダムノイズが増大してしまい、低ノイズを実現することが困難であった。これにより、撮像特性が劣化することが想定される。
【００１１】
ここで、CMOSイメージセンサの画質性能を決定する特性の一つとして、信号とノイズとの比であるＳ／Ｎ比（signal/noise ratio）が知られている。信号は、撮像素子の感度と変換効率の積で求められ、ノイズには、ランダムノイズやショットノイズなどが該当する。ランダムノイズは、画素に起因するものと、周辺トランジスタに起因するものとが知られており、画素に起因するランダムノイズには、ＰＤで発生するノイズと、増幅トランジスタで発生するノイズとが含まれる。近年、CMOSイメージセンサでは、埋め込み型フォトダイオード構造が採用されることが多く、ＰＤで発生するノイズは非常に低減される一方、増幅トランジスタで発生するノイズの影響が大きくなる傾向がある。
【００１２】
また、増幅トランジスタで発生するランダムノイズの一種である１／ｆノイズは、増幅トランジスタのゲートの長さとゲートの幅との積に反比例することが知られている。即ち、Ｓ／Ｎ特性を向上させるためには、増幅トランジスタのサイズ（ゲート長Ｌ×ゲート幅Ｗ）を拡大することが有効である。
【００１３】
そこで、特許文献２には、縦方向に２画素、かつ、横方向に４×ｎ画素（ｎは正の整数）のフォトダイオードの配列を１共有単位としたレイアウトを有する構造により、増幅トランジスタのサイズを拡大した固体撮像装置が開示されている。
【００１４】
しかしながら、特許文献２で開示されている固体撮像素子では、増幅トランジスタのサイズを拡大することで１／ｆノイズを低減することには有効であるが、フレームレートの高速化に対応することが困難であると想定される。即ち、画素から信号を読み出す信号線に直交する横方向に配置されている画素を共有する画素共有構造では、画素を共有する複数列から信号の読み出しが終わるまで、後段の信号処理を行うことができないため、画素信号を読み出す速度が制限される。従って、横方向に画素を共有する画素共有構造では、高フレームレートを実現することが困難とされている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２６９８４号公報
【特許文献２】特開２０１０−１６５８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述したように、特許文献１および２に開示されている従来の固体撮像素子では、低ノイズと高フレームレートとを両立することは困難であった。
【００１７】
本開示は、このような状況に鑑みてなされたものであり、低ノイズと高フレームレートとを両立することができるようにするものである。
【課題を解決するための手段】
【００１８】
本開示の一側面の固体撮像素子は、光を受光して電荷に変換する光電変換部を有する画素と、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部と、前記信号を出力する前記画素として選択されたときに、前記増幅部と前記増幅部が信号を出力する信号線とを接続する選択部と、前記光電変換部で発生した電荷をリセットするリセット部とを備え、前記増幅部、前記選択部、および前記リセット部は４つの前記画素により共有されており、それらの４つの前記画素が、前記信号線の延びる第１の方向に沿って配置され、前記第１の方向に沿って、１番目の前記画素および２番目の前記画素が隣接して配置されるとともに、３番目の前記画素および４番目の前記画素が隣接して配置され、２番目の前記画素と３番目の前記画素との間に、前記増幅部、前記選択部、および前記リセット部が、それぞれのゲート長の方向が前記第１の方向に略直交する第２の方向に沿って、一列に配置され、前記増幅部、前記選択部、および前記リセット部それぞれのゲート長を合計した長さが、前記画素の１画素分の前記第２の方向の長さ以上、かつ、前記画素の２画素分の前記第２の方向の長さ未満に設定される中で、前記増幅部のゲート長を前記画素の前記第２の方向の１画素分以上に設定し、前記第１の方向に沿って配置される４つの前記画素を有する画素共有単位について、前記増幅部、前記選択部、および前記リセット部が一列に配置される領域が４つの前記画素に対して突出する方向が、全ての前記画素共有単位において同一方向である。
【００１９】
本開示の一側面の電子機器は、光を受光して電荷に変換する光電変換部を有する画素と、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部と、前記信号を出力する前記画素として選択されたときに、前記増幅部と前記増幅部が信号を出力する信号線とを接続する選択部と、前記光電変換部で発生した電荷をリセットするリセット部とを有し、前記増幅部、前記選択部、および前記リセット部は４つの前記画素により共有されており、それらの４つの前記画素が、前記信号線の延びる第１の方向に沿って配置され、前記第１の方向に沿って、１番目の前記画素および２番目の前記画素が隣接して配置されるとともに、３番目の前記画素および４番目の前記画素が隣接して配置され、２番目の前記画素と３番目の前記画素との間に、前記増幅部、前記選択部、および前記リセット部が、それぞれのゲート長の方向が前記第１の方向に略直交する第２の方向に沿って、一列に配置され、前記増幅部、前記選択部、および前記リセット部それぞれのゲート長を合計した長さが、前記画素の１画素分の前記第２の方向の長さ以上、かつ、前記画素の２画素分の前記第２の方向の長さ未満に設定される中で、前記増幅部のゲート長を前記画素の前記第２の方向の１画素分以上に設定し、前記第１の方向に沿って配置される４つの前記画素を有する画素共有単位について、前記増幅部、前記選択部、および前記リセット部が一列に配置される領域が４つの前記画素に対して突出する方向が、全ての前記画素共有単位において同一方向である固体撮像素子を備える。
【００２０】
本開示の一側面においては、増幅部、選択部、およびリセット部は４つの画素により共有されており、それらの４つの画素が、増幅部が信号を出力する信号線の延びる第１の方向に沿って配置され、第１の方向に沿って、１番目の画素および２番目の画素が隣接して配置されるとともに、３番目の画素および４番目の画素が隣接して配置され、２番目の画素と３番目の画素との間に、増幅部、選択部、およびリセット部が、それぞれのゲート長の方向が第１の方向に略直交する第２の方向に沿って、一列に配置される。そして、増幅部、選択部、およびリセット部それぞれのゲート長を合計した長さが、画素の１画素分の第２の方向の長さ以上、かつ、画素の２画素分の第２の方向の長さ未満に設定される中で、増幅部のゲート長が画素の第２の方向の１画素分以上に設定される。さらに、第１の方向に沿って配置される４つの画素を有する画素共有単位について、増幅部、選択部、およびリセット部が一列に配置される領域が４つの画素に対して突出する方向が、全ての画素共有単位において同一方向とされる。
【発明の効果】
【００２１】
本開示の一側面によれば、低ノイズかつ高フレームレートを両立することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素共有単位の構成例を示す回路図である。
【図３】画素共有単位の平面的なレイアウトを示す図である。
【図４】画素共有単位が敷き詰められた画素アレイ部の一部を示す図である。
【図５】ＦＤにおける電荷の加算について説明する図である。
【図６】画素の断面構造の構成例を示す図である。
【図７】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００２４】
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００２５】
固体撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。
【００２６】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、互いに略直交する水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００２７】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号ＴＧや、選択信号ＳＥＬ、リセット信号ＲＳＴなど）を、水平信号線２２を介して順次供給する。
【００２８】
カラム処理部１４は、それぞれの画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２９】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００３０】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００３１】
駆動制御部１７は、固体撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００３２】
このように固体撮像素子１１は構成されており、画素アレイ部１２に配置されている複数の画素２１から得られる画素データに対して画像処理が施されることで、画像が取得される。また、画素２１は、画素信号を出力するために複数のトランジスタを有して構成されており、所定数の画素２１を共有単位として一部のトランジスタを共有する構造を採用することができる。
【００３３】
図２は、４つの画素２１により構成される画素共有単位の構成例を示す回路図である。
【００３４】
図２に示すように、画素共有単位２４は、ＰＤ３１ａおよび転送トランジスタ３２ａを有する画素２１ａ、ＰＤ３１ｂおよび転送トランジスタ３２ｂを有する画素２１ｂ、ＰＤ３１ｃおよび転送トランジスタ３２ｃを有する画素２１ｃ、並びに、ＰＤ３１ｄおよび転送トランジスタ３２ｄを有する画素２１ｄが、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５、およびリセットトランジスタ３６を共有する共有構造によって構成されている。
【００３５】
ＰＤ３１ａ乃至３１ｄは、光電変換部および電荷蓄積部であり、それぞれ受光した光の光量に応じた電荷を発生して蓄積する。
【００３６】
転送トランジスタ３２ａ乃至３２ｄは、ＰＤ３１ａ乃至３１ｄとＦＤ３３とをそれぞれ接続し、垂直駆動部１３から水平信号線２２を介して供給される転送信号ＴＧ１乃至ＴＧ４に従って駆動する。例えば、転送信号ＴＧ１に従って転送トランジスタ３２ａがオンになると、ＰＤ３１ａに蓄積されている電荷がＦＤ３３に転送され、転送信号ＴＧ２に従って転送トランジスタ３２ｂがオンになると、ＰＤ３１ｂに蓄積されている電荷がＦＤ３３に転送される。また、転送信号ＴＧ３に従って転送トランジスタ３２ｃがオンになると、ＰＤ３１ｃに蓄積されている電荷がＦＤ３３に転送され、転送信号ＴＧ４に従って転送トランジスタ３２ｄがオンになると、ＰＤ３１ｄに蓄積されている電荷がＦＤ３３に転送される。
【００３７】
ＦＤ３３は、転送トランジスタ３２ａ乃至３２ｄと増幅トランジスタ３４との接続点に形成される浮遊拡散領域であり、ＰＤ３１ａ乃至３１ｄで発生した電荷がそれぞれ転送され、電荷を蓄積する。なお、ＦＤ３３は、図３を参照して後述するように、ＰＤ３１ａおよび転送トランジスタ３２ａとＰＤ３１ｂおよび転送トランジスタ３２ｂとで共有されるＦＤ３３ａと、ＰＤ３１ｃおよび転送トランジスタ３２ｃとＰＤ３１ｄおよび転送トランジスタ３２ｄとで共有されるＦＤ３３ｂとが接続されて構成される。
【００３８】
増幅トランジスタ３４は、ゲート電極がＦＤ３３に接続されており、ドレイン端子が電源電位ＶＤＤに接続されるとともに、ソース端子が選択トランジスタ３５を介して垂直信号線２３に接続されている。そして、増幅トランジスタ３４は、ＦＤ３３に蓄積されている電荷を増幅して、その電荷の応じたレベルの画素信号を、垂直信号線２３に出力する。例えば、増幅トランジスタ３４は、ＦＤ３３がリセットされたときにはリセットレベルの画素信号を出力し、ＦＤ３３にＰＤ３１ａ乃至３１ｄで発生した電荷がそれぞれ蓄積されているときには、それらの電荷に応じたレベルの画素信号を出力する。
【００３９】
選択トランジスタ３５は、増幅トランジスタ３４と垂直信号線２３とを接続し、垂直駆動部１３から水平信号線２２を介して供給される選択信号ＳＥＬに従って駆動する。選択トランジスタ３５がオンになると、増幅トランジスタ３４から出力される画素信号が選択トランジスタ３５を介して垂直信号線２３に出力可能な状態となる。
【００４０】
リセットトランジスタ３６は、ＦＤ３３と電源電位ＶＤＤとを接続し、垂直駆動部１３から水平信号線２２を介して供給されるリセット信号ＲＳＴに従って駆動する。リセットトランジスタ３６がオンになると、ＦＤ３３に蓄積されている電荷が電源電位ＶＤＤに排出されて、ＦＤ３３がリセットされる。
【００４１】
このように構成されている画素共有単位２４は、例えば、画素２１ａ、画素２１ｂ、画素２１ｃ、および画素２１ｄの順番で、それぞれの画素信号を垂直信号線２３に出力する。
【００４２】
ところで、複数の画素２１で増幅トランジスタ３４などを共有する画素共有構造では、それらの画素２１が横方向（図１の水平信号線２２に沿った方向）に配置されている場合、横方向に共有する複数列の読み出しが終わるまで、後段の信号処理を行うことができない。このため、横方向に配置された画素２１を共有する場合には、画素信号を読み出す速度が制限されてしまう。後段の信号処理とは、アナログデジタルコンバータなどによる変換処理などであり、後段の信号処理に時間がかかると、１画面を１秒間に何回描画できるかの指標であるフレームレートを高速化することができなくなる。
【００４３】
これに対し、複数の画素２１が縦方向（図１の垂直信号線２３に沿った方向）に配置された画素共有構造では、他の列の読み出しが終わるのを待つ必要なく後段の信号処理を行うことができる。このため、横方向に配置された画素２１を共有する画素共有構造よりも、画素信号を高速に読み出すことができ、フレームレートを高速化することができる。
【００４４】
そこで、固体撮像素子１１では、画素信号の高速な読み出しを可能にするために、画素共有単位２４を構成する画素２１ａ乃至２１ｄを縦方向に一列に配置するレイアウトが採用される。
【００４５】
次に、図３を参照して、画素共有単位２４の平面的なレイアウトについて説明する。
【００４６】
図３に示すように、画素共有単位２４は、画素２１ａ、画素２１ｂ、画素２１ｃ、および画素２１ｄが縦方向に一列に並んだレイアウトで配置される。また、画素２１ａおよび画素２１ｂが隣接して配置され、画素２１ｃおよび画素２１ｄが隣接して配置されるとともに、画素２１ｂおよび画素２１ｃの間には一定の間隔が設けられている。
【００４７】
画素２１ａ−１および画素２１ｂ−１が接する部分には、横方向に細長い形状のＦＤ３３ａが形成されている。また、ＦＤ３３ａに隣接して画素２１ａ側には、転送トランジスタ３２ａを構成するゲート電極４１ａが配置され、ＦＤ３３ａに隣接して画素２１ｂ側には、転送トランジスタ３２ｂを構成するゲート電極４１ｂが配置されている。同様に、画素２１ｃおよび画素２１ｄが接する部分に形成されるＦＤ３３ｂの画素２１ｃ側に転送トランジスタ３２ｃを構成するゲート電極４１ｃが配置され、ＦＤ３３ｂの画素２１ｄ側に転送トランジスタ３２ｄを構成するゲート電極４１ｄが配置されている。
【００４８】
また、画素共有単位２４では、画素２１ｂおよび画素２１ｃの間に、増幅トランジスタ３４を構成するゲート電極４２、選択トランジスタ３５を構成するゲート電極４３、および、リセットトランジスタ３６を構成するゲート電極４４が配置されている。
【００４９】
そして、増幅トランジスタ３４のゲート電極４２、選択トランジスタ３５のゲート電極４３、および、リセットトランジスタ３６のゲート電極４４は、横方向に一列に配置されている。つまり、増幅トランジスタ３４のゲート電極４２の横方向の左側に、選択トランジスタ３５のゲート電極４３が配置され、増幅トランジスタ３４のゲート電極４２の横方向の右側に、リセットトランジスタ３６のゲート電極４４が配置される。また、ＦＤ３３ａおよび３３ｂ、増幅トランジスタ３４のゲート電極４２、並びに、リセットトランジスタ３６のソース端子が、配線４５を介して接続される。
【００５０】
このように画素共有単位２４では、ＦＤ３３ａおよび３３ｂを接続する構成とされており、増幅トランジスタ３４を画素共有単位２４の中央に配置することにより、ＦＤ３３ａおよび３３ｂを接続する配線４５の長さを最短で構成することができる。このように、配線４５の長さを短くすることによって、ＦＤ３３ａおよび３３ｂに蓄積されている電荷を画素信号に変換する際の変換効率の低下を抑制することができる。
【００５１】
そして、画素共有単位２４では、ゲート電極４２乃至４４が形成される領域（図３で破線で示された領域）の横方向の長さＬが、画素２１ａ乃至２１ｄの横方向の長さであるピッチＰよりも長くなるように設定される。例えば、図３の構成例では、ゲート電極４２乃至４４が形成される領域が、画素２１ａ乃至２１ｄよりも右方向に突出するように設定され、画素共有単位２４が右方向に凸形状となるように形成されている。なお、ゲート電極４２乃至４４が形成される領域が突出する方向は、画素２１ａ乃至２１ｄよりも左方向でもよく、この場合、画素共有単位２４が左方向に凸形状となるように形成される。
【００５２】
さらに、ゲート電極４２乃至４４が形成される領域の横方向の長さＬは、右側に隣接する画素２１ａ乃至２１ｄ（図示せず）よりも右側には突出しないように、即ち、画素２１ａ乃至２１ｄの横方向のピッチＰの２倍未満となるように設定される。つまり、ゲート電極４２乃至４４が形成される領域の横方向の長さＬは、１画素ピッチ以上、かつ、２画素ピッチ未満となるように設定される。
【００５３】
また、画素共有単位２４では、増幅トランジスタ３４のゲート電極４２のゲート長が最大限の長さとなるように設定される。
【００５４】
例えば、選択トランジスタ３５のゲート電極４３およびリセットトランジスタ３６のゲート電極４４のゲート長は、素子バラツキが抑制できる最低限の長さにそれぞれ調整し、残りの長さＬを、増幅トランジスタ３４のゲート電極４２のゲート長に割り当てることで、増幅トランジスタ３４のゲート電極４２のゲート長を最大限の長さに設定することができる。また、これらのゲート長は、画素分離領域や、隣接するゲート電極どうし間の距離、ゲートとコンタクトとの間の距離、コンタクトとアクティブ部とのオーバーラップなど、デザインルールにより規定されるサイズで設定される。
【００５５】
例えば、増幅トランジスタ３４のゲート電極４２のゲート長は、図３に示すように、画素２１ａ乃至２１ｄの横方向のピッチＰとほぼ同じ長さに設定することができる。なお、増幅トランジスタ３４のゲート電極４２のゲート長を、画素２１ａ乃至２１ｄの横方向のピッチＰ以上に設定してもよい。
【００５６】
このように構成される画素共有単位２４では、増幅トランジスタ３４のゲート電極４２のゲート長を設定可能な最大限の長さにすることで、増幅トランジスタ３４のサイズを拡大することができる。これにより、画素２１ａ乃至２１ｄの１／ｆノイズを大幅に低減することができ、画素２１ａ乃至２１ｄのランダムノイズを低減することができる。
【００５７】
また、上述したように、画素共有単位２４は、画素２１ａ乃至２１ｄが縦方向に配置される構造を採用することにより、画素信号の読み出しを高速化することができる。
【００５８】
従って、画素共有単位２４が敷き詰められた画素アレイ部１２を有する固体撮像素子１１では、ノイズを削減することにより画質を向上させることができるとともに、高フレームレートを実現することができる。つまり、固体撮像素子１１は、低ノイズと高フレームレートとを両立することができる。
【００５９】
図４は、画素共有単位２４が敷き詰められた画素アレイ部１２の一部を示す図である。
【００６０】
図４において、行列状に配置されている正方形は、画素２１を表している。画素アレイ部１２には、いわゆるベイヤー配列で三原色（青色、赤色、および緑色）が配置されたカラーフィルタが積層されており、画素２１は、それぞれ対応する色の光を受光する。つまり、図４では、アルファベット「Ｒ」が表示されている画素２１は赤色（Red）の光を受光し、アルファベット「Ｂ」が表示されている画素２１は青色（Blue）の光を受光し、アルファベット「Ｇｒ」または「Ｇｂ」が表示されている画素２１は緑色の光（Green）を受光することを示している。
【００６１】
また、ベイヤー配列では、青色および緑色の光を受光する画素２１が配置される列と、赤色および緑色の光を受光する画素２１が配置される列とが、１列ずつ交互に配置される。図３を参照して説明したように、画素共有単位２４は、画素２１ａ乃至２１ｄが一列に配置されるレイアウトを採用している。従って、画素アレイ部１２では、青色および緑色の光を受光する画素共有単位２４−１と、赤色および緑色の光を受光する画素共有単位２４−２とが１列ずつ交互に配置される。
【００６２】
つまり、画素共有単位２４−１では、画素２１ａ−１および画素２１ｃ−１が青色の光を受光し、画素２１ｂ−１および画素２１ｄ−１が緑色の光を受光する。一方、画素共有単位２４−２では、画素２１ａ−２および画素２１ｃ−２が緑色の光を受光し、画素２１ｂ−２および画素２１ｄ−２が赤色の光を受光する。
【００６３】
そして、画素共有単位２４−１と画素共有単位２４−２とは、２画素分のピッチに応じて縦方向に位置をずらして画素アレイ部１２に配置される。例えば、画素共有単位２４−１の画素２１ａ−１と画素共有単位２４−２の画素２１ｃ−２とが横方向に一列となり、画素共有単位２４−１の画素２１ｂ−１と画素共有単位２４−２の画素２１ｄ−２とが横方向に一列となるように配置される。同様に、画素共有単位２４−１の画素２１ｃ−１と画素共有単位２４−２の画素２１ａ−２とが横方向に一列となり、画素共有単位２４−１の画素２１ｄ−１と画素共有単位２４−２の画素２１ｂ−２とが横方向に一列となるように配置される。
【００６４】
このように配置することにより、右方向に凸形状となる画素共有単位２４を画素アレイ部１２に敷き詰める際に、その突出する部分が、隣接する画素共有単位２４と重なることを回避して配置することができる。
【００６５】
即ち、画素共有単位２４−１のゲート電極４２乃至４４が形成される領域の右側に突出する部分は、画素共有単位２４−１の右側に隣接する２つの画素共有単位２４−２の縦方向の間となる領域に配置される。同様に、画素共有単位２４−２のゲート電極４２乃至４４が形成される領域の右側に突出する部分は、画素共有単位２４−２の右側に隣接する２つの画素共有単位２４−１の縦方向の間となる領域に配置される。
【００６６】
また、画素共有単位２４では、縦方向に並ぶ４つの画素２１による画素共有構造を採用することにより、同色の光を受光する画素２１で発生した電荷をＦＤ３３で加算することができる。
【００６７】
図５を参照して、ＦＤ３３における電荷の加算について説明する。
【００６８】
図５に示すように、画素共有単位２４−１では、青色の光を受光する画素２１ａ−１と、緑色の光を受光する画素２１ｂ−１とがＦＤ３３ａ−１を共有し、青色の光を受光する画素２１ｃ−１と、緑色の光を受光する画素２１ｄ−１とがＦＤ３３ｂ−１を共有している。そして、ＦＤ３３ａ−１とＦＤ３３ｂ−１とが配線４５−１により接続されている。
【００６９】
つまり、画素共有単位２４−１では、配線４５−１を介して、画素２１ａ−１が青色の光を受光して発生した電荷が転送されるＦＤ３３ａ−１と、画素２１ｃ−１が青色の光を受光して発生した電荷が転送されるＦＤ３３ｂ−１とが接続されている。同様に、画素共有単位２４−１では、配線４５−１を介して、画素２１ｂ−１が緑色の光を受光して発生した電荷が転送されるＦＤ３３ａ−１と、画素２１ｄ−１が緑色の光を受光して発生した電荷が転送されるＦＤ３３ｂ−１とが接続されている。
【００７０】
従って、画素２１ａ−１に蓄積されている電荷をＦＤ３３ａ−１に転送するタイミングと、画素２１ｃ−１に蓄積されている電荷をＦＤ３３ｂ−１に転送するタイミングとを一致させることによって、配線４５−１を介して接続されたＦＤ３３ａ−１およびＦＤ３３ｂ−１により、それぞれの電荷が加算されて、増幅トランジスタ３４−１のゲート電極４２−１に印加される。これにより、増幅トランジスタ３４−１は、画素２１ａ−１と画素２１ｃ−１とで発生した電荷を加算したレベルに応じた画素信号（即ち、青色の画素信号を加算した信号）を出力する。
【００７１】
同様に、画素２１ｂ−１に蓄積されている電荷をＦＤ３３ａ−１に転送するタイミングと、画素２１ｄ−１に蓄積されている電荷をＦＤ３３ｂ−１に転送するタイミングとを一致させる。これにより、増幅トランジスタ３４−１は、画素２１ｂ−１と画素２１ｄ−１とで発生した電荷を加算したレベルに応じた画素信号（即ち、緑色の画素信号を加算した信号）を出力する。
【００７２】
また、画素共有単位２４−２においても、画素共有単位２４−１と同様に、同色の光により発生した電荷をＦＤ３３において加算し、増幅トランジスタ３４−１から出力することができる。
【００７３】
即ち、画素共有単位２４−２において、画素２１ａ−２に蓄積されている電荷をＦＤ３３ａ−２に転送するタイミングと、画素２１ｃ−２に蓄積されている電荷をＦＤ３３ｂ−２に転送するタイミングとを一致させる。これにより、増幅トランジスタ３４−２は、画素２１ａ−２と画素２１ｃ−２とで発生した電荷を加算したレベルに応じた画素信号（即ち、緑色の画素信号を加算した信号）を出力する。
【００７４】
同様に、画素共有単位２４−２において、画素２１ｂ−２に蓄積されている電荷をＦＤ３３ａ−２に転送するタイミングと、画素２１ｄ−２に蓄積されている電荷をＦＤ３３ｂ−２に転送するタイミングとを一致させる。これにより、増幅トランジスタ３４−２は、画素２１ｂ−２と画素２１ｄ−２とで発生した電荷を加算したレベルに応じた画素信号（即ち、赤色の画素信号を加算した信号）を出力する。
【００７５】
このように、画素共有単位２４では、同色の光を受光する画素２１でＦＤ３３を共有することで、同色の画素信号をＦＤ３３で加算することができる。これにより、例えば、低照度の状況において感度を向上させることや、高フレームレート時における感度を向上させることができる。
【００７６】
ここで、固体撮像素子１１では、ＰＤ３１が形成される半導体基板に配線層が積層される表面側に対して反対側となる裏面側に、入射光が入射する裏面照射構造を採用することができる。
【００７７】
図６には、固体撮像素子１１が有する画素２１の断面構造の構成例が示されている。
【００７８】
図６に示すように、固体撮像素子１１は、ＰＤ３１が形成される半導体基板５１の表面（図６において下側を向く面）に配線層５２が積層され、半導体基板５１の裏面にフィルター５３およびオンチップレンズ５４が積層されて構成される。固体撮像素子１１の裏面側から照射される入射光は、画素２１ごとに小型のレンズが配置されたオンチップレンズ５４により集光され、フィルター５３を所定の波長域の光が透過して、ＰＤ３１に入射する。
【００７９】
半導体基板５１には、ＰＤ３１から所定の間隔で離れた位置に、半導体基板５１の表面に接するようにＦＤ３３が形成されている。また、半導体基板５１の表面には、図示しない絶縁膜を介して、ＰＤ３１とＦＤ３３との間に対応する位置に転送トランジスタ３２を構成するゲート電極４１が形成される。
【００８０】
配線層５２には、図３に示したように、増幅トランジスタ３４を構成するゲート電極４２とＦＤ３３とを接続する配線４５が形成されており、貫通電極５５を介して、ＦＤ３３および配線４５が接続されている。また、配線層５２には、画素２１に駆動信号を供給するための水平信号線２２が形成されている。
【００８１】
そして、図６の構成例では、配線層５２に、２本の垂直信号線２３−１および２３−２が形成されている。垂直信号線２３−１および２３−２は、画素２１から画素信号を出力するための信号線である。例えば、垂直信号線２３−１は、縦方向に奇数番目に配置されている画素共有単位２４の画素信号を読み出し、垂直信号線２３−２は、縦方向に偶数番目に配置されている画素共有単位２４の画素信号を読み出すように配線することができる。
【００８２】
これにより、固体撮像素子１１では、縦方向に並ぶ２つの画素共有単位２４で画素信号の読み出しを並列的に行うことができる。つまり、固体撮像素子１１では、２本の垂直信号線２３−１および２３−２を利用することで、画素信号の読み出しを２倍の速度で行うことができ、フレームレートを２倍にすることができる。
【００８３】
例えば、半導体基板５１に配線層５２が積層される表面側から入射光が照射される表面照射構造を採用した固体撮像素子では、垂直信号線２３の本数を増加させた場合には、垂直信号線２３による入射光のケラレが発生し、感度が低下する懸念がある。これに対し、固体撮像素子１１では、垂直信号線２３の本数を増加させても感度が低下することなく、読み出し速度を高速化することが可能となる。また、水平信号線２２の本数が増加しても、感度に影響が及ぶことは回避される。
【００８４】
また、垂直信号線２３の本数を増加させることにより、垂直信号線２３どうし間でのカップリングが懸念される。そこで、固体撮像素子１１では、裏面照射構造を採用することで垂直信号線２３どうしの間隔を大きく設定することができ、例えば、垂直信号線２３の線幅Ｗの２倍となるように垂直信号線２３どうしの間隔Ｄを設定し、カップリングの影響を抑制することができる。これにより、縦筋などの画質劣化を抑制することができる。さらに、垂直信号線２３の本数を２本以上としてもよく、例えば、垂直信号線２３を４本にすることで、フレームレートを４倍にすることができる。
【００８５】
例えば、近年、ＨＤ（High Definition）画像を撮像可能な家庭用カムコーダが実現されているが、今後、さらに高解像度の画像を、映画館や、スタジアム、家庭などで視聴することができる環境になると想定されている。例えば、ＨＤ画像の４倍の解像度を有する画像では、撮像素子の画素数もＨＤ画像の４倍になることが必須であり、ＨＤ画像と同一のフレームレートを維持するには、画素信号の読み出し速度を４倍に高速化することが要求される。さらに、スポーツ中継などにおいてスローモーションを多用する状況では、さらなるフレームレートの向上が求められ、撮像素子からの高速な画素信号の読み出しが要求される。
【００８６】
そこで、固体撮像素子１１のように、高フレームレートを実現することにより、このような要求にも対応することができるようになる。
【００８７】
なお、上述の特許文献１で開示されている固体撮像素子では、感度ずれを低減するために、例えば、縦方向に２画素を共有する共有構造では１行ずらして配置し、縦方向に４画素を共有する共有構造では１行または３行ずらして配置することが望ましいとされている。これに対し、固体撮像素子１１では、裏面照射構造を採用することにより、このような感度ずれが発生することが回避される。従って、図４を参照したように、画素共有単位２４−１と画素共有単位２４−２とを、２画素分のピッチに応じて縦方向に位置をずらして画素アレイ部１２に配置することができる。
【００８８】
また、上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００８９】
図７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００９０】
図７に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００９１】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００９２】
撮像素子１０３としては、上述した固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【００９３】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００９４】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述した固体撮像素子１１を適用することにより、ノイズが低減された高画質の画像を得ることができるとともに、高フレームレートの動画像を得ることができる。
【００９５】
また、本技術における固体撮像素子の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD（Charge Coupled Device）型固体撮像素子に採用することができる。
【００９６】
なお、本技術は以下のような構成も取ることができる。
（１）
光を受光して電荷に変換する光電変換部を有する画素と、
所定数の前記画素により共有され、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部と
を備え、
前記増幅部を共有する所定数の前記画素が、前記増幅部が信号を出力する信号線の延びる第１の方向に沿って配置され、
前記増幅部が形成される領域の前記第１の方向に略直交する第２の方向に沿った長さが、前記画素の１画素分の前記第２の方向の長さ以上、かつ、前記画素の２画素分の前記第２の方向の長さ未満に設定される
固体撮像素子。
（２）
４つの前記画素が前記増幅部を共有し、前記第１の方向に沿って、１番目の前記画素および２番目の前記画素が隣接して配置されるとともに、３番目の前記画素および４番目の前記画素が隣接して配置され、２番目の前記画素と３番目の前記画素との間に、前記増幅部が配置される
上記（１）に記載の固体撮像素子。
（３）
前記第１の方向に沿って配置される４つの前記画素を有する画素共有単位と、前記画素共有単位に隣接して前記第１の方向に沿って配置される他の画素共有単位とが、前記第１の方向に前記画素の２画素分のピッチに応じて位置をずらして配置される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記信号を出力する前記画素として選択されたときに、前記増幅部と前記信号線とを接続する選択部と、
前記光電変換部で発生した電荷をリセットするリセット部と
をさらに備え、
前記増幅部、前記選択部、および前記リセット部が前記第２の方向に一列に配置される領域の前記第２の方向の長さが、前記画素の２画素分の前記第２の方向の長さ未満に限定される中で、前記増幅部の長さを最大限に設定する
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記光電変換部で発生した電荷が転送されるフローティングディフュージョン部をさらに備え、
前記増幅部を共有する前記画素であって、同色の光を受光する前記画素で発生した電荷が前記フローティングディフュージョン部において加算される
上記（１）から（４）までのいずれかに記載の
固体撮像素子。
（６）
前記増幅部が信号を出力する前記信号線が２本以上配設される
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記信号線どうしの間隔が、前記信号線の幅の２倍以上に設定される
上記（６）に記載の固体撮像素子。
（８）
前記光電変換部が形成される半導体基板に前記信号線が形成される配線層が積層される面に対して反対側となる面に、前記光電変換部が電荷に変換する光が入射するように構成される
上記（１）から（７）までのいずれかに記載の固体撮像素子。
【００９７】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００９８】
１１  固体撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  ＦＤ，  ３４  増幅トランジスタ，  ３５  選択トランジスタ，  ３６  リセットトランジスタ，  ４１乃至４４  ゲート電極，  ４５  配線，  ５１  半導体基板，  ５２  配線層，  ５３  フィルター，  ５４  オンチップレンズ，  ５５  貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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