(57)【特許請求の範囲】
【請求項１】
プロセッサと、
前記プロセッサによって動作が制御されるゲートドライバと、
前記プロセッサによって動作が制御されるソースドライバと、
前記ゲートドライバ及び前記ソースドライバと電気的に接続された画素部と、
バックライトと、を有し、
前記プロセッサは、
第１の画像及び第２の画像を、外部から入力される画像信号を基に形成する機能と、
前記第１の画像及び前記第２の画像を比較して動きベクトルを検出する機能と、
前記第１の画像と前記第２の画像との間の動きを補間する第３の画像を前記動きベクトルを基に生成する機能と、
前記第３の画像の中で動きの大きな領域を前記動きベクトルを基に選択する機能と、
前記選択された領域を第４の画像として、前記第１の画像、前記第４の画像、前記第２の画像の順に、前記画素部のそれぞれに該当する領域に出力する機能と、を有し、
前記第１乃至第３の画像は、前記画素部と同じ大きさの画像であり、
前記第４の画像は、前記画素部の前記ソースドライバ側の長さが同じで前記ゲートドライバ側の長さが短い画像であり、
前記ゲートドライバは、前記第４の画像を前記画素部に出力する場合は、前記プロセッサからの制御信号により前記第４の画像に該当する領域のみ駆動する機能を有し、
前記バックライトは、前記第１の画像及び前記第２の画像を前記画素部に出力する場合は前記画素部全面で画像の切り替わりに合わせてバックライトスキャンを行い、前記第４の画像を前記画素部に出力する場合は前記第４の画像に該当する領域のみ画像の切り替わりに合わせてバックライトスキャンをする機能を有することを特徴とする液晶表示装置。
【請求項２】
プロセッサと、
前記プロセッサによって動作が制御されるゲートドライバと、
前記プロセッサによって動作が制御されるソースドライバと、
前記ゲートドライバ及び前記ソースドライバと電気的に接続された画素部と、
バックライトと、を有し、
前記プロセッサは、
第１の画像及び第２の画像を、外部から入力される画像信号を基に形成する機能と、
前記第１の画像及び前記第２の画像を比較して動きベクトルを検出する機能と、
前記第１の画像と前記第２の画像との間の動きの大きな領域を補間する第３の画像を前記動きベクトルを基に生成する機能と、
前記第１の画像、前記第３の画像、前記第２の画像の順に、前記画素部のそれぞれに該当する領域に出力する機能と、を有し、
前記第１乃至第２の画像は、前記画素部と同じ大きさの画像であり、
前記第３の画像は、前記画素部の前記ソースドライバ側の長さが同じで前記ゲートドライバ側の長さが短い画像であり、
前記ゲートドライバは、前記第３の画像を前記画素部に出力する場合は、前記プロセッサからの制御信号により前記第３の画像に該当する領域のみ駆動する機能を有し、
前記バックライトは、前記第１の画像及び前記第２の画像を前記画素部に出力する場合は前記画素部全面で画像の切り替わりに合わせてバックライトスキャンを行い、前記第３の画像を前記画素部に出力する場合は前記第３の画像に該当する領域のみ画像の切り替わりに合わせてバックライトスキャンをする機能を有することを特徴とする液晶表示装置。
【請求項３】
請求項１または２において、
前記ソースドライバから出力される画像信号は、前記第１の画像の出力と前記第２の画像の出力の間の出力においては、個々の画素における極性を反転させないことを特徴とする液晶表示装置。
【請求項４】
請求項１または２において、
前記ソースドライバから出力される画像信号は、前記第１の画像の出力と前記第２の画像の出力の間の出力においては、個々の画素における極性を反転させることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記ソースドライバから出力される画像信号は、前記第１の画像の出力の極性と前記第２の画像の出力の極性は異なることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。特に、倍速駆動が可能な液晶表示装置に関する。ま
た、当該液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置をはじめとする表示装置は、外部から入力される画像信号を基に画像（静
止画）を形成し、当該画像を順次表示することによって動画の表示を行っている。
【０００３】
ただし、当該動画は、多数の静止画によって構成される。つまり、当該動画は、厳密な
意味では連続しない。そのため、動きの速い動画を表示する場合は、表示に残像などが生
じる蓋然性が高くなる。特に、液晶表示装置は、各画素に画像信号が入力されてから次の
画像信号が入力されるまで各画素が表示を維持する。そのため、残像が顕在化しやすい。
【０００４】
特許文献１では、上述した残像を低減する技術（一般に「倍速駆動」と呼ばれる技術）
が開示されている。具体的には、特許文献１では、続けて表示される２つの画像を補間す
る画像を作成し、当該画像を、続けて表示される２つの画像の間に挿入することによって
残像を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−３０２２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
多くの液晶表示装置は、液晶素子に印加される電圧を保持するために各画素に容量素子
が設けられ、且つ液晶素子の劣化を抑制するために反転駆動が行われる。つまり、各画素
に入力される画像信号数に応じて消費電力が大きく変化することになる。一方、上述した
技術は、液晶表示装置が有する各画素に対して単位時間あたりに入力される画像信号数を
増加させる技術であるといえる。そのため、当該技術が用いられる液晶表示装置では、消
費電力の増加が伴うことになる。
【０００７】
上述した課題に鑑み、本発明の一態様は、残像の低減及び消費電力の低減の両者を実現
することが可能な液晶表示装置を提供することを目的の一とする。
【課題を解決するための手段】
【０００８】
上述した課題は、補間用画像を形成するための画像信号を画素部に対して選択的に入力
することによって解決できる。
【０００９】
すなわち、本発明の一態様は、画素部を複数の領域に分割し、前記複数の領域毎に画像
信号の入力を選択することを特徴とする液晶表示装置である。
【００１０】
上述した液晶表示装置の具体例としては、下記の液晶表示装置が挙げられる。
【００１１】
すなわち、本発明の一態様は、外部から入力される画像信号を基に形成される第１の画
像及び第２の画像を比較し、前記第１の画像及び前記第２の画像を補間するための第３の
画像を形成するための画像信号を生成するプロセッサと、前記プロセッサの出力信号によ
って動作が制御されるゲートドライバ及びソースドライバと、前記ゲートドライバ及び前
記ソースドライバの出力信号によって表示が行われる画素部と、を有し、前記画素部を複
数の領域に分割し、前記複数の領域毎に前記第３の画像を形成するための画像信号の入力
を選択することを特徴とする液晶表示装置である。
【００１２】
また、本発明の一態様の液晶表示装置では、補間用画像は１枚に限定されない。
【００１３】
すなわち、外部から入力される画像信号を基に形成される第１の画像及び第２の画像を
比較し、前記第１の画像及び前記第２の画像を補間するための第３の画像を形成するため
の画像信号乃至第ｎの画像（ｎは、４以上の自然数）を形成するための画像信号を生成す
るプロセッサと、前記プロセッサの出力信号によって動作が制御されるゲートドライバ及
びソースドライバと、前記ゲートドライバ及び前記ソースドライバの出力信号によって表
示が行われる画素部と、を有し、前記画素部を複数の領域に分割し、前記複数の領域毎に
前記第３の画像を形成するための画像信号乃至前記第ｎの画像を形成するための画像信号
のそれぞれの入力を画像毎に選択することを特徴とする液晶表示装置も本発明の一態様で
ある。
【００１４】
また、本発明の一態様の液晶表示装置は、外部から入力される画像信号を選択的に画素
部に入力することが可能である。
【００１５】
すなわち、外部から入力される画像信号を基に形成される第１の画像乃至第ｎの画像（
ｎは、２以上の自然数）を比較するプロセッサと、前記プロセッサの出力信号によって動
作が制御されるゲートドライバ及びソースドライバと、前記ゲートドライバ及び前記ソー
スドライバの出力信号によって表示が行われる画素部と、を有し、前記画素部を複数の領
域に分割し、前記複数の領域毎に前記第１の画像を形成するための画像信号乃至前記第ｎ
の画像を形成するための画像信号のそれぞれの入力を画像毎に選択することを特徴とする
液晶表示装置も本発明の一態様である。
【００１６】
また、本発明の一態様の液晶表示装置は、補間用画像を形成するための画像信号を画素
部に対して選択的に入力すること、及び外部から入力される画像信号を選択的に画素部に
入力することを並行して行うことが可能である。
【００１７】
すなわち、外部から入力される画像信号を基に形成される第１の画像乃至第ｎの画像（
ｎは、２以上の自然数）を比較し、且つ、第ｋの画像（ｋは、１以上ｎ未満の自然数）及
び第ｋ＋１の画像を比較し、前記第ｋの画像及び前記第ｋ＋１の画像を補間するための第
ｎ＋１の画像を形成するための画像信号乃至第ｍの画像（ｍは、ｎ＋２以上の自然数）を
形成するための画像信号を生成するプロセッサと、前記プロセッサの出力信号によって動
作が制御されるゲートドライバ及びソースドライバと、前記ゲートドライバ及び前記ソー
スドライバの出力信号によって表示が行われる画素部と、を有し、前記画素部を複数の領
域に分割し、前記複数の領域毎に前記第１の画像を形成するための画像信号乃至前記第ｍ
の画像を形成するための画像信号のそれぞれの入力を画像毎に選択することを特徴とする
液晶表示装置も本発明の一態様である。
【発明の効果】
【００１８】
本発明の一態様は、画像信号を画素部に対して選択的に入力することが可能である。つ
まり、動きの速い領域に対してのみ当該画像信号を入力することが可能である。これによ
り、動画表示を行った際の残像を低減することができる。また、動きの遅い領域に対して
は当該画像信号を入力しないことが可能である。これにより、消費電力を低減することが
できる。
【図面の簡単な説明】
【００１９】
【図１】（Ａ）、（Ｂ）実施の形態１に係る液晶表示装置を説明する図。
【図２】（Ａ）、（Ｂ）実施の形態１に係る液晶表示装置を説明する図。
【図３】（Ａ）、（Ｂ）実施の形態１に係る液晶表示装置を説明する図。
【図４】実施の形態１に係る液晶表示装置を説明する図。
【図５】（Ａ）〜（Ｄ）実施の形態１に係る液晶表示装置を説明する図。
【図６】実施の形態１に係る液晶表示装置を説明する図。
【図７】（Ａ）、（Ｂ）実施の形態２に係る液晶表示装置を説明する図。
【図８】酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。
【図９】図８に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。
【図１０】（Ａ）ゲート電極層（ＧＥ１）に正の電位（＋ＶＧ）が印加された状態を示す図、（Ｂ）ゲート電極層（ＧＥ１）に負の電位（−ＶＧ）が印加された状態を示す図。
【図１１】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
【図１２】（Ａ）〜（Ｄ）薄膜トランジスタの作製工程を説明する図。
【図１３】（Ａ）〜（Ｄ）実施の形態２に係る液晶表示装置を説明する図。
【図１４】（Ａ）〜（Ｃ）実施の形態３に係る液晶表示装置を説明する図。
【図１５】（Ａ）、（Ｂ）実施の形態３に係る液晶表示装置を説明する図。
【図１６】（Ａ）〜（Ｃ）実施の形態３に係る液晶表示装置を説明する図。
【図１７】実施の形態３に係る液晶表示装置を説明する図。
【図１８】実施の形態４に係る電子機器を説明する図。
【発明を実施するための形態】
【００２０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
なお、トランジスタのソース端子及びドレイン端子は、トランジスタの構造や動作条件
等によって替わるため、いずれがソース端子又はドレイン端子であるかを特定することが
困難である。そこで、本書類においては、ソース端子及びドレイン端子の一方を第１端子
、ソース端子及びドレイン端子の他方を第２端子と表記し、区別することとする。
【００２２】
また、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、
明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限
定されない。また、本明細書にて用いる「第１」、「第２」、「第３」などの序数は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
【００２３】
（実施の形態１）
本実施の形態では、アクティブマトリクス型の液晶表示装置の一例について示す。具体
的には、画素部を構成する複数の領域毎に倍速駆動を行うか否かを選択することが可能な
アクティブマトリクス型の液晶表示装置について図１〜図６を参照して説明する。
【００２４】
本実施の形態の液晶表示装置は、外部から入力される画像信号を基に形成される画像の
情報を一定期間保持することが可能である。加えて、当該液晶表示装置は、複数の画像の
情報を保持することが可能であり、且つ続いて表示される２枚の画像を比較して動きベク
トルを検出することが可能である。この際、当該動きベクトルを基に、続いて表示される
２枚の画像を補間用画像を生成する。なお、補間用画像数は、１枚に限定されず、動きベ
クトルの大きさに応じて当該画像数を変化させることが可能である。さらに、当該補間用
画像を表示するための画像信号は、動きベクトルの大きさに応じて選択的に画素部の各領
域に入力することが可能である。
【００２５】
本実施の形態の液晶表示装置の構成例及び動作例について図１を参照して以下に説明す
る。図１（Ａ）に示す液晶表示装置は、外部から画像信号が入力されるプロセッサ１０と
、プロセッサ１０の出力信号によって動作が制御されるゲートドライバ１１及びソースド
ライバ１２と、マトリクス状に配列された複数の画素を有する画素部１３とを有する。な
お、ゲートドライバ１１は、当該複数の画素を行毎に画像信号の入力が可能な状態に制御
し、ソースドライバ１２は、当該複数の画素に対して画像信号を出力する。
【００２６】
＜Ｏｒｉｇｉｎａｌ  ＤＡＴＡ＞
ここでは、図１（Ｂ）に示す画像ａ（左上部領域に四角形、中央下部領域に円が描かれ
た画像）を形成するための画像信号が入力され、画像ａを形成するための画像信号に続い
て画像ｂ（右上部領域に四角形、中央下部領域に円が描かれた画像）を形成するための画
像信号が外部からプロセッサ１０に入力されることとする。なお、画像ａ及び画像ｂにお
いて、円の位置は同じである。
【００２７】
＜Ｐｒｏｄｕｃｔｉｏｎ  ＤＡＴＡ＞
プロセッサ１０では、画像ａ及び画像ｂを比較して動きベクトルを検出する。当該動き
ベクトルを基に画像ｃ、画像ｄ、及び画像ｅを形成するための画像信号が生成される。画
像ｃ乃至画像ｅは、画像ａ及び画像ｂを補間する画像である。すなわち、画像に描かれた
四角形の位置が、画像ｃは画像ａの位置から画像ｂの位置に向けて１／４移動した位置、
画像ｄは画像ａの位置と画像ｂの位置の中間の位置、画像ｅは画像ａの位置から画像ｂの
位置に向けて３／４移動した位置となる。なお、画像ａ乃至画像ｅにおいて、円の位置は
同じである。
【００２８】
＜Ｉｎｐｕｔ  ＤＡＴＡ＞
画像ｃ乃至画像ｅを形成するための画像信号の生成後、画像ａ、画像ｃ乃至画像ｅ、画
像ｂが画素部１３において順次表示される。具体的には、ソースドライバ１２から画素部
１３が有する複数の画素に画像ａ、画像ｃ乃至画像ｅ、画像ｂを表示するための画像信号
が入力される。ただし、画像ｃ乃至画像ｅを表示するための画像信号は、領域１４に含ま
れる画素群（画素１４１、１４２、１４３、１４４など）には入力されるが、領域１５に
含まれる画素群（画素１５１、１５２、１５３、１５４など）には入力されない（図１（
Ａ）参照）。すなわち、図１（Ｂ）に示すように、画像ａ及び画像ｂは、画像ｆ、画像ｇ
、及び画像ｈによって補間されることになる。なお、画像ｆは画像ｃの上部領域に対応す
る画像であり、画像ｇは画像ｄの上部領域に対応する画像であり、画像ｈは画像ｅの上部
領域に対応する画像である。また、画像ｆ乃至画像ｈの画像信号が入力されている際には
、画素部１３の下部領域では画像信号の入力が行われずに画像ａの下部領域の画像を保持
していることを付記する。さらに、本実施の形態の液晶表示装置においては、補間用画像
を形成するための画像信号を画素部１３のどの領域に含まれる画素群に入力するかは、プ
ロセッサ１０によって決定される。具体的には、画像ａ及び画像ｂを比較して検出された
動きベクトルの大きさを基に当該領域を決定している。
【００２９】
本実施の形態の液晶表示装置は、外部から入力される画像信号（Ｏｒｉｇｉｎａｌ  Ｄ
ＡＴＡ）を基に補間する画像を形成するための画像信号（Ｐｒｏｄｕｃｔｉｏｎ  ＤＡＴ
Ａ）を生成する。さらに、補間する画像を形成するための画像信号（Ｐｒｏｄｕｃｔｉｏ
ｎ  ＤＡＴＡ）は、画素部が有する全ての画素に入力されるのではなく、特定の領域に含
まれる画素群に入力される。当該領域は、外部から入力される画像信号（Ｏｒｉｇｉｎａ
ｌ  ＤＡＴＡ）から検出される動きベクトルが大きい領域である。つまり、残像が顕在化
する領域である。上述した内容を別言すると、残像が顕在化しない領域に含まれる画素群
には、補間用画像を形成するための画像信号（Ｐｒｏｄｕｃｔｉｏｎ  ＤＡＴＡ）は入力
されない。これにより、動画表示を行った際の残像を低減すると共に消費電力の増加を抑
制することが可能になる。
【００３０】
＜具体例＞
以下に、上述した液晶表示装置の具体例について図２を参照して説明する。図２（Ａ）
は、ゲートドライバ１１の構成をより詳細に示した図である。図１（Ａ）に示すゲートド
ライバ１１は、プロセッサ１０から信号が入力されるシフトレジスタ２０と、プロセッサ
１０及びシフトレジスタ２０から信号が入力される出力制御回路２１とを有する。なお、
プロセッサ１０は、シフトレジスタ２０に対してスタートパルス信号（ＳＰ）及びクロッ
ク信号（ＣＫ）などを出力し、出力制御回路２１に対して出力制御信号（ＣＳ）などを出
力する。
【００３１】
シフトレジスタ２０は、画素部１３を構成するマトリクス状に配列された複数の画素が
有するスイッチのスイッチングを制御する信号を出力する。具体的には、シフトレジスタ
２０は、直列に接続された複数のフリップフロップ（図示しない）を有し、各フリップフ
ロップの出力信号を次段のフリップフロップへと順次シフトしていくとともに出力制御回
路２１へと出力する。
【００３２】
出力制御回路２１は、シフトレジスタ２０から入力された信号を画素部１３に対して出
力するか否かを選択する回路である。具体的には、図２（Ｂ）に示すように、出力制御回
路２１は、複数のＡＮＤゲート２２、２３、２４を有し、各ＡＮＤゲートの第１の入力端
子がプロセッサ１０から出力される制御信号（ＣＳ）を供給する配線（以下、制御信号線
ともいう）に電気的に接続され、第２の入力端子がシフトレジスタ２０が有するフリップ
フロップのいずれかの出力信号を供給する配線に電気的に接続される。すなわち、ＡＮＤ
ゲート２２は、第１の入力端子が制御信号線に電気的に接続され、第２の入力端子がシフ
トレジスタ２０が有する１段目のフリップフロップの出力信号（ＦＦ１ｏｕｔ）を供給す
る配線に電気的に接続される。同様に、ＡＮＤゲート２３及びＡＮＤゲート２４は、第１
の入力端子が制御信号線に電気的に接続され、第２の入力端子がシフトレジスタ２０が有
する２段目のフリップフロップの出力信号（ＦＦ２ｏｕｔ）又は３段目のフリップフロッ
プの出力信号（ＦＦ３ｏｕｔ）を供給する配線に電気的に接続される。また、ＡＮＤゲー
ト２２の出力信号は、画素部１３を構成するマトリクス状に配列された複数の画素のうち
、１行目に配列した複数の画素に入力される。同様に、ＡＮＤゲート２３の出力信号は、
２行目に配列した複数の画素に入力され、ＡＮＤゲート２４の出力信号は、３行目に配列
した複数の画素に入力される。
【００３３】
上記構成のゲートドライバ１１を有する液晶表示装置においては、プロセッサ１０から
出力される制御信号（ＣＳ）によって、画素部１３を構成するマトリクス状に配列された
複数の画素の画像信号の入力を行毎に選択することができる。具体的には、特定の行に配
列した複数の画素に画像信号を入力する場合は、制御信号（ＣＳ）をフリップフロップの
出力信号と同期させ、画像信号を入力しない場合は、制御信号（ＣＳ）をフリップフロッ
プの出力信号と非同期とすればよい。なお、特定の行に配列した複数の画素に画像信号を
入力する場合であっても、制御信号（ＣＳ）とフリップフロップの出力信号と完全に同期
させる必要はない。例えば、制御信号（ＣＳ）のパルス幅をフリップフロップの出力信号
のパルス幅より狭くすることができる。これにより、画像信号が目的とする画素以外に入
力されるなどの不具合を低減することができる。また、上述した液晶表示装置において、
出力制御回路２１の出力信号がバッファ回路などを介して画素部１３に入力される構成で
あってもよい。
【００３４】
さらに上述した液晶表示装置において、補間用画像を形成する画像信号を基にローカル
ディミングを行うことが好ましい。なお、ローカルディミングとは、液晶表示装置が有す
るバックライトの局所制御を行う処理のことである。ローカルディミングを行うことによ
って、当該液晶表示装置が表示する動画のコントラストを向上させることが可能である。
【００３５】
また、上述した液晶表示装置において、バックライトスキャンを行うことが好ましい。
なお、バックライトスキャンとは、液晶表示装置において表示される画像が切り替わる際
に、バックライトを瞬間的に消灯させる処理のことである。バックライトスキャンを行う
ことによって、当該液晶表示装置の動画表示における残像をさらに低減することが可能で
ある。なお、バックライトスキャンは、画素部全面に対して行うことが可能であるし、画
素部の一部の領域に対して行うことも可能である。例えば、図１（Ｂ）に示したように、
画素部１３の上部領域（領域１４）においてのみ補間を行うための画像信号の入力が行わ
れる場合、当該画像信号が入力される前に当該上部領域のみに対してバックライトスキャ
ンを行うことなどが可能である。
【００３６】
また、上述した液晶表示装置において、プロセッサ１０からソースドライバ１２への信
号の供給を停止することなどでソースドライバ１２の動作を停止させる構成、又はソース
ドライバ１２から画素部１３への画像信号の入力を選択する構成とすることも可能である
。
【００３７】
後者の構成の具体例について図３を参照して説明する。図３（Ａ）は、ソースドライバ
１２の構成をより詳細に示した図である。図３（Ａ）に示すソースドライバ１２は、プロ
セッサ１０から信号が入力されるシフトレジスタ３０と、プロセッサ１０及びシフトレジ
スタ３０から信号が入力される出力制御回路３１と、プロセッサ１０からの画像信号及び
出力制御回路３１からの信号が入力されるサンプリング回路３２とを有する。なお、プロ
セッサ１０は、シフトレジスタ３０に対してスタートパルス信号（ＳＰ）及びクロック信
号（ＣＫ）などを出力し、出力制御回路３１に対して出力制御信号（ＣＳ）などを出力し
、サンプリング回路３２に対して画像信号（ＤＡＴＡ）などを出力する。
【００３８】
シフトレジスタ３０は、サンプリング回路３２を制御する信号を出力する。具体的には
、シフトレジスタ３０は、直列に接続された複数のフリップフロップ（図示しない）を有
し、各フリップフロップの出力信号を次段のフリップフロップへと順次シフトしていくと
ともに出力制御回路３１へと出力する。
【００３９】
出力制御回路３１は、シフトレジスタ３０から入力された信号をサンプリング回路３２
に対して出力するか否かを選択する回路である。具体的には、図３（Ｂ）に示すように、
出力制御回路３１は、複数のＡＮＤゲート３３、３４、３５を有し、各ＡＮＤゲートの第
１の入力端子がプロセッサ１０から出力されるソースドライバ用制御信号（ＣＳ（ＳＤ）
）を供給する配線（以下、ソースドライバ制御信号線ともいう）に電気的に接続され、第
２の入力端子がシフトレジスタ３０が有するフリップフロップのいずれかの出力信号を供
給する配線に電気的に接続される。すなわち、ＡＮＤゲート３３は、第１の入力端子がソ
ースドライバ制御信号線に電気的に接続され、第２の入力端子がシフトレジスタ３０が有
する１段目のフリップフロップの出力信号（ＦＦ１ｏｕｔ（ＳＤ））を供給する配線に電
気的に接続される。同様に、ＡＮＤゲート３４及びＡＮＤゲート３５は、第１の入力端子
が制御信号線に電気的に接続され、第２の入力端子がシフトレジスタ３０が有する２段目
のフリップフロップの出力信号（ＦＦ２ｏｕｔ（ＳＤ））又は３段目のフリップフロップ
の出力信号（ＦＦ３ｏｕｔ（ＳＤ））を供給する配線に電気的に接続される。
【００４０】
サンプリング回路３２は、複数のアナログスイッチ（図示しない）を有する。複数のア
ナログスイッチは、シフトレジスタ３０が有する複数のフリップフロップのいずれかの出
力信号によってスイッチングが制御される。また、各アナログスイッチは、画像信号を供
給する配線と、画素部との間に電気的に接続される。つまり、複数のアナログスイッチの
スイッチングが順次行われることで、画素部が有する複数の画素への画像信号の入力が行
われる。
【００４１】
上述したようにソースドライバ１２から画素部１３への画像信号の入力を選択する構成
とすることで、画像信号の入力が行われる領域を二次元において選択することが可能にな
る。
【００４２】
＜変形例＞
なお、上述した液晶表示装置は、本実施の形態の液晶表示装置の一例であり、上述した
液晶表示装置と異なる点を有する液晶表示装置も本実施の形態には含まれる。
【００４３】
例えば、上述した液晶表示装置においては、単位時間当たりに入力される画像信号数が
異なる領域として画素部１３を２分割する例について示したが、当該分割数を３以上とす
ることが可能である。
【００４４】
また、上述した液晶表示装置においては、外部から入力される画像信号によって形成さ
れる画像の間に３枚の画像を補間する例について示したが、当該画像数は続いて表示され
る２枚の画像から検出される動きベクトルを基に決定すればよく、特定の枚数に限定され
ない。
【００４５】
また、上述した液晶表示装置においては、画素部１３が補間用に生成された画像信号が
入力される領域と、当該画像信号が入力されない領域とに分割される例について示したが
、画素部１３がそれらの領域に加えて、補間用に生成された画像信号の一部が入力される
領域を含む構成とすることができる。以下に、図４を参照して、外部から画像ａを形成す
るための画像信号が入力され、画像ａを形成するための画像信号に続いて画像ｉ（右上部
領域に四角形、右下部領域に円が描かれた画像）を形成するための画像信号が入力される
場合を例として前述の内容を詳細に説明する。なお、画像ｉと画像ｂ（図１（Ｂ）参照）
との違いは、円の位置であり、画像ｂにおいて中央下部領域に描かれていた円が画像ｉに
おいては右下部領域に描かれている。まず、画像ａ及び画像ｉを比較して動きベクトルを
検出する。当該動きベクトルを基に画像ｊ、画像ｋ、及び画像ｌを形成するための画像信
号が生成される。なお、画像ｊ乃至画像ｌは、画像ａ及び画像ｉを補間する画像である。
すなわち、画像に描かれた四角形及び円の位置が、画像ｊは画像ａの位置から画像ｉの位
置に向けて１／４移動した位置、画像ｋは画像ａの位置と画像ｉの位置の中間の位置、画
像ｌは画像ａの位置から画像ｉの位置に向けて３／４移動した位置となる。これらの画像
を形成するための画像信号が画素部に対して入力される。ただし、画素部の上部領域は動
きベクトルが大きいのに対し、下部領域は動きベクトルが小さい。このような場合、画像
ｊ及び画像ｌを生成するための画像信号は画素部の上部領域に対してのみ入力し、画像ｋ
を生成するための画像信号は画素部１３全面に対して入力することが可能である。すなわ
ち、図４に示すように、画像ａ及び画像ｉは、画像ｍ、画像ｋ及び画像ｎによって補間さ
れることになる。なお、画像ｍは画像ｊの上部領域に対応する画像であり、画像ｎは画像
ｌの上部領域に対応する画像である。
【００４６】
また、上述した液晶表示装置においては、外部から入力される画像信号が画素部１３に
そのまま入力される構成について示したが、当該画像信号を選択的に画素部１３に入力す
ることが可能である。例えば、図５（Ａ）に示すように、外部から画像ａを形成するため
の画像信号が入力され、画像ａを形成するための画像信号に続いて画像ｂを形成するため
の画像信号が入力され、画像ｂを形成するための画像信号に続いて画像ｏ（左上部領域に
四角形、中央下部領域に円が描かれた画像）を形成するための画像信号が入力される場合
、画像ａを形成するための画像信号及び画像ｏを形成するための画像信号については、外
部から入力される画像信号をそのまま画素部１３に入力し、画像ｂを形成するための画像
信号については、選択的に画素部１３に入力することが可能である。すなわち、画像ｂに
ついては、画像ｂを形成するための画像信号を画素部１３に入力するのではなく、画像ｐ
を形成するための画像信号を画素部１３に入力することが可能である。なお、画像ｐは、
画像ｂの上部領域に対応する画像である。これにより、さらに消費電力を低減することが
可能になる。
【００４７】
また、図５（Ｂ）に示すように、外部から画像ａを形成するための画像信号が入力され
、画像ａを形成するための画像信号に続いて画像ｑ（左上部領域に四角形、中央下部領域
に円が描かれた画像）を形成するための画像信号が入力され、画像ｑを形成するための画
像信号に続いて画像ｒ（左上部領域に四角形、中央下部領域に円が描かれた画像）を形成
するための画像信号が入力される場合、画像ｑを形成するための画像信号を画素部１３に
入力しないことが可能である。
【００４８】
なお、図５（Ｃ）、（Ｄ）に示すように、外部から入力される画像信号によって形成さ
れる複数の画像の動きベクトルが小さい領域又は小さい画像については、複数の画像に渡
って画像信号を画素部の一部又は全部に入力しないことが可能である。
【００４９】
また、上述した液晶表示装置においては、補間用画像を形成するための画像信号（画素
部１３全面に対する画像信号）を生成し、当該画像信号を選択的に画素部１３に入力する
構成について示したが、本実施の形態の液晶表示装置は当該構成に限定されない。すなわ
ち、補間用画像の一部を形成するための画像信号を生成し、当該画像信号を画素部１３に
入力する構成とすることが可能である。例えば、図６に示すように、外部から画像ａ及び
画像ｂを形成するための画像信号が入力される場合、画素部１３の上部領域（領域１４）
のみを補間するための画像ｓ、画像ｔ、及び画像ｕを形成するための画像信号を生成し、
当該画像信号を画素部１３に対して入力することが可能である。
【００５０】
また、上述した液晶表示装置においては、ゲートドライバ１１（又はソースドライバ１
２）がシフトレジスタ及び出力制御回路を有する構成について示したが、当該構成をデコ
ーダに置換することが可能である。これにより、効率的に画素部１３の特定領域に対して
画像信号を入力することが可能になる。
【００５１】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一
部と自由に組み合わせることが可能である。
【００５２】
（実施の形態２）
本実施の形態では、実施の形態１で述べたアクティブマトリクス型の液晶表示装置の一
例についてより詳細に示す。具体的には、液晶表示装置が有する画素部の構成について図
７〜図１３を参照して説明する。
【００５３】
＜液晶表示装置の構成例＞
本実施の形態の液晶表示装置の構成ブロック図を図７（Ａ）に示す。図７（Ａ）に示す
液晶表示装置は、プロセッサ７０と、ゲートドライバ７１と、ソースドライバ７２と、画
素部７３と、各々が平行に配列した複数のゲート線７４と、各々が平行に配列した複数の
ソース線７５とを有する。なお、ゲートドライバ７１は、複数のゲート線７４を介して、
画素部７３に電気的に接続され、ソースドライバ７２は、複数のソース線７５を介して画
素部７３に電気的に接続される。
【００５４】
さらに、画素部７３は、複数の画素７６を有する。なお、画素７６は、マトリクス状に
配列している。また、複数のゲート線７４のそれぞれは、各行に配列した複数の画素７６
に電気的に接続され、複数のソース線７５のそれぞれは、各列に配列した複数の画素７６
に電気的に接続される。
【００５５】
なお、実施の形態１で述べたように本実施の形態の液晶表示装置では、外部から入力さ
れた画像信号及び当該画像信号によって形成される画像を補間するための画像信号は、ソ
ース線７５を介して、画素に対して入力される。そのため、ソース線７５は、信号の遅延
が生じないように低抵抗導電性材料によって構成することが好ましい。例えば、ソース線
７５は、銅（Ｃｕ）又は銅（Ｃｕ）を主構成元素とする合金などの低抵抗導電性材料によ
って構成することが好ましい。また、銅（Ｃｕ）又は銅を主構成元素とする合金からなる
層を含む積層構造とすることで信号の遅延を抑制することも可能である。なお、ゲート線
７４についても同様に、銅（Ｃｕ）又は銅（Ｃｕ）を主成分とする合金などの低抵抗導電
性材料の単層又は当該層を含む積層構造とすることが好ましい。
【００５６】
画素７６の回路図を図７（Ｂ）に示す。画素７６は、ゲート端子がゲート線７４に電気
的に接続され、第１端子がソース線７５に電気的に接続されたトランジスタ７７と、一方
の端子がトランジスタ７７の第２端子に電気的に接続され、他方の端子が共通電位（Ｖｃ
ｏｍ）を与える配線（共通電位線ともいう）に電気的に接続された容量素子７８と、一方
の端子がトランジスタ７７の第２端子及び容量素子７８の一方の端子に電気的に接続され
、他方の端子が共通電位線に電気的に接続された液晶素子７９とを有する。なお、本実施
の形態において、共通電位（Ｖｃｏｍ）として、接地電位又は０Ｖなどが挙げられる。
【００５７】
＜トランジスタの構成例＞
本実施の形態においてはトランジスタ７７として、チャネル形成領域が酸化物半導体に
よって構成される薄膜トランジスタを適用する。該酸化物半導体としては、四元系金属酸
化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−
Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ系、若しくはＳｎ−Ａｌ−Ｚｎ−Ｏ系、又は二元系金属酸化物である
Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍ
ｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、若しくはＺｎ−Ｏ系などの酸化
物半導体を用いることができる。また、上記酸化物半導体にＳｉＯ２を添加した酸化物半
導体でもよい。
【００５８】
また、酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される物質を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ酸化物
半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系膜ともよぶこととする。
【００５９】
図８は、チャネル形成領域が酸化物半導体によって構成された逆スタガ型の薄膜トラン
ジスタの縦断面図を示す。ゲート電極層（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸
化物半導体層（ＯＳ）が設けられ、その上にソース電極層（Ｓ）及びドレイン電極層（Ｄ
）が設けられている。
【００６０】
図９は、図８に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図９
（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図９（
Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
【００６１】
図１０は、図８におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である
。図１０（Ａ）はゲート電極層（ＧＥ１）に正の電位（＋ＶＧ）が印加された状態であり
、ソース、ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１０
（Ｂ）は、ゲート電極層（ＧＥ１）に負の電位（−ＶＧ）が印加された状態であり、オフ
状態（少数キャリアは流れない）である場合を示す。
【００６２】
図１１は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関
係を示す。
【００６３】
図１１において、金属は縮退しているため、伝導子帯とフェルミ準位とは一致する。一
方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バン
ドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置して
いる。なお、酸化物半導体において水素はドナーでありｎ型化する一つの要因であること
が知られている。
【００６４】
これに対してここで述べる酸化物半導体は、ｎ型不純物である水素を酸化物半導体から
除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することに
より真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加し
てｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化された
ｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フ
ェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【００６５】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）
は４．３ｅＶと言われている。ソース電極層及びドレイン電極層を構成するチタン（Ｔｉ
）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化
物半導体界面において、電子に対してショットキー型の障壁は形成されない。
【００６６】
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、
両者が接触すると図９（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【００６７】
図９（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体層に注入され、ドレインに向かって流れる。この
場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のド
レイン電圧が印加された場合には、電圧印加のない図９（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
【００６８】
このとき電子は、図１０（Ａ）で示すようにゲート絶縁層と高純度化された酸化物半導
体層との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
【００６９】
また、図１０（Ｂ）において、ゲート電極層（ＧＥ１）に負の電位（逆バイアス）が印
加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロ
に近い値となる。
【００７０】
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素
子であっても、オフ電流が１０−１３Ａ以下であり、０．１Ｖ／ｄｅｃ．（ゲート絶縁層
膜厚１００ｎｍ）のサブスレッショルドスイング値（Ｓ値）が得られる。
【００７１】
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化する
ことにより、薄膜トランジスタの動作を良好なものとすることができる。
【００７２】
上述した酸化物半導体は、電気的特性変動を抑止するため、変動要因となる水素、水分
、水酸基又は水素化物（水素化合物ともいう）などの不純物を意図的に排除し、かつ不純
物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料である酸
素を供給することによって、高純度化及び電気的にＩ型（真性）化された酸化物半導体で
ある。
【００７３】
よって酸化物半導体中の水素は少なければ少ないほどよく、酸化物半導体に含まれる水
素が好ましくは１×１０１６／ｃｍ３以下として、酸化物半導体に含まれる水素をゼロに
近いほど極力除去する。なお、酸化物半導体の水素濃度測定は、二次イオン質量分析法（
ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行え
ばよい。
【００７４】
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キ
ャリア密度は１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満である。
即ち、酸化物半導体層のキャリア密度は、限りなくゼロにする。酸化物半導体層中にキャ
リアが極めて少ないため、薄膜トランジスタでは、オフ電流を少なくすることができる。
オフ電流は少なければ少ないほど好ましい。上述した薄膜トランジスタにおいては、チャ
ネル幅（ｗ）が１μｍあたりの電流値を１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下
にすること、さらには１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下にすることが可能で
ある。なお、一般に、アモルファスシリコンを具備する薄膜トランジスタでは、当該電流
値は１×１０−１３Ａ／μｍ以上となる。さらに、ｐｎ接合がなく、ホットキャリア劣化
がないため、これらに薄膜トランジスタの電気的特性が影響を受けない。
【００７５】
このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化され
た酸化物半導体を薄膜トランジスタのチャネル形成領域に用いた薄膜トランジスタは、オ
フ電流を極めて小さくすることができる。つまり、薄膜トランジスタの非導通状態におい
て、酸化物半導体層は絶縁体とみなせて回路設計を行うことができる。一方で、酸化物半
導体層は、薄膜トランジスタの導通状態においては、非晶質シリコンで形成される半導体
層よりも高い電流供給能力を見込むことができる。
【００７６】
また、低温ポリシリコンを具備する薄膜トランジスタでは、酸化物半導体を用いて作製
された薄膜トランジスタと比べて、オフ電流が１００００倍程度大きい値であると見積も
って設計等行っている。そのため、酸化物半導体を有する薄膜トランジスタでは、低温ポ
リシリコンを具備する薄膜トランジスタに比べて、電圧の保持期間を１００００倍程度に
引き延ばすことができる。一例として、動画表示を毎秒６０フレームで行う場合、１回の
信号書き込みによる保持期間を１００００倍の１６０秒程度とすることができる。そして
、少ない画像信号の書き込み回数でも、表示部での静止画の表示を行うことができる。
【００７７】
保持期間を長くすることで、画素への画像信号の供給を行う頻度を低減することができ
る。特に、実施の形態１で述べたような、外部から入力される画像信号を選択的に画素部
に入力することが可能な液晶表示装置（図５参照）に対しては、上述した薄膜トランジス
タを適用する効果が大きい。すなわち、当該液晶表示装置においては、長期間に渡って画
像信号が入力されない画素が生じ、当該画素において表示品質が劣化する可能性があるが
、上述した薄膜トランジスタを画素への画像信号の入力を制御するスイッチとして適用す
ることによって、当該画素の表示を長期間に渡って保持することが可能になる。
【００７８】
また、当該薄膜トランジスタを画素への画像信号の入力を制御するスイッチとして適用
することによって、画素に設けられる容量素子のサイズを縮小することが可能になる。こ
れにより、当該画素の開口率を向上させること及び当該画素への画像信号の入力を高速に
行うことなどが可能になる。
【００７９】
＜トランジスタの作製工程例＞
上述した薄膜トランジスタの作製方法の一形態を、図１２を参照して説明する。
【００８０】
図１２（Ａ）乃至（Ｄ）は、薄膜トランジスタの断面構造の一例を示す図である。図１
２（Ａ）乃至（Ｄ）に示す薄膜トランジスタ４１０は、チャネルエッチ型と呼ばれるボト
ムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
【００８１】
また、図１２（Ａ）乃至（Ｄ）には、シングルゲート構造の薄膜トランジスタを示すが
、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタと
することができる。
【００８２】
以下、図１２（Ａ）乃至（Ｄ）を用い、基板４００上に薄膜トランジスタ４１０を作製
する工程を説明する。
【００８３】
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフ
ィ工程によりゲート電極層４１１を形成する。なお、当該工程において用いられるレジス
トマスクは、インクジェット法によって形成してもよい。レジストマスクをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減することができる。
【００８４】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少な
くとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、
バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることが
できる。また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３
０℃以上のものを用いると良い。
【００８５】
下地膜となる絶縁膜を基板４００とゲート電極層４１１の間に設けてもよい。下地膜は
、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
【００８６】
また、ゲート電極層４１１の材料は、モリブデン、チタン、クロム、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分と
する合金材料を用いて、単層で又は積層して形成することができる。
【００８７】
例えば、ゲート電極層４１１の２層の積層構造としては、アルミニウム層上にモリブデ
ン層を積層した２層構造、銅層上にモリブデン層を積層した２層構造、銅層上に窒化チタ
ン層若しくは窒化タンタルを積層した２層構造、窒化チタン層とモリブデン層を積層した
２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タ
ングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層
と、窒化チタン層またはチタン層とを積層した３層構造とすることが好ましい。
【００８８】
次いで、ゲート電極層４１１上にゲート絶縁層４０２を形成する。
【００８９】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリ
コン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、若しくは酸化アル
ミニウム層を単層で又は積層して形成することができる。例えば、成膜ガスとして、シラ
ン（ＳｉＨ４）、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化シリコン層を形
成すればよい。また、ゲート絶縁層として酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（
ＴａＯｘ）等のＨｉｇｈ−ｋ材料を用いることもできる。ゲート絶縁層４０２の膜厚は、
１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２００ｎ
ｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下
の第２のゲート絶縁層の積層とする。
【００９０】
本実施の形態では、ゲート絶縁層４０２としてプラズマＣＶＤ法により膜厚１００ｎｍ
以下の酸化窒化シリコン層を形成する。
【００９１】
また、ゲート絶縁層４０２として、高密度プラズマ装置を用い、酸化窒化シリコン膜の
形成を行ってもよい。ここで高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズ
マ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加
してプラズマを発生させて、絶縁膜の成膜を行う。
【００９２】
チャンバーに材料ガスとしてシラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）、及び希ガス
を導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁表
面を有する基板上に絶縁膜を形成する。その後、シラン（ＳｉＨ４）の供給を停止し、大
気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスを導入して絶縁膜表面にプラズマ処理を
行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスを導入して絶縁膜表面に行われ
るプラズマ処理は、絶縁膜の成膜より後に行う。上記プロセス順序を経た絶縁膜は、膜厚
が薄く、例えば１００ｎｍ未満であっても信頼性を確保することができる絶縁膜である。
【００９３】
ゲート絶縁層４０２の形成の際、チャンバーに導入するシラン（ＳｉＨ４）と亜酸化窒
素（Ｎ２Ｏ）の流量比は、１：１０から１：２００の範囲とする。また、チャンバーに導
入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用いることが
できるが、中でも安価であるアルゴンを用いることが好ましい。
【００９４】
また、高密度プラズマ装置により得られた絶縁膜は、一定した厚さの膜形成ができるた
め段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁膜は、薄い膜
の厚みを精密に制御することができる。
【００９５】
上記プロセス順序を経た絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜
とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合にお
いて、平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２０％以上遅く、
高密度プラズマ装置で得られる絶縁膜は緻密な膜と言える。
【００９６】
なお、後の工程でｉ型化又は実質的にｉ型化される酸化物半導体（高純度化された酸化
物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面
は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層（ＧＩ）は、
高品質化が要求される。従ってμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは
、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化
物半導体と高品質ゲート絶縁層が密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。ゲート絶縁層としての膜質が良好であることは
勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できることが重
要である。
【００９７】
次いで、ゲート絶縁層４０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４
３０を形成する。なお、酸化物半導体膜４３０をスパッタ法により成膜する前に、アルゴ
ンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層４０２の表面に
付着している粉状物質（パーティクル、ゴミともいう）を除去することが好ましい。逆ス
パッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を
用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アル
ゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００９８】
酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−
Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ
系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、
酸化物半導体膜４３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてス
パッタ法により成膜する。この段階での断面図が図１２（Ａ）に相当する。また、酸化物
半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス
（代表的にはアルゴン）及び酸素の混合雰囲気下においてスパッタ法により形成すること
ができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含む
ターゲットを用いて成膜を行い、酸化物半導体膜４３０に結晶化を阻害するＳｉＯｘ（Ｘ
＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化し
てしまうのを抑制することが好ましい。
【００９９】
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ］）
を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．２Ｐａ、直流（ＤＣ）
電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：２０ｓｃｃｍ、酸
素流量比率４０％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成
膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系膜の膜厚は、５ｎｍ以上２００ｎｍ以下とする。本実施の形態では、酸化物
半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法によ
り膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を成膜する。また、Ｉｎ、Ｇａ、及びＺｎを
含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、又は
Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用いること
もできる。
【０１００】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法とＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
【０１０１】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッ
タ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数
種類の材料を同時に放電させて成膜することもできる。
【０１０２】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装
置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッ
タ法を用いるスパッタ装置がある。
【０１０３】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成
分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中
に基板にも電圧をかけるバイアススパッタ法もある。
【０１０４】
次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半
導体層に加工する。また、当該工程において用いられるレジストマスクは、インクジェッ
ト法によって形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
【０１０５】
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う
第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪
み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半
導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れ
ることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層４３１を得る
（図１２（Ｂ）参照）。
【０１０６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または
熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａ
ｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉ
ｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａ
ｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハラ
イドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高
圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装
置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
【０１０７】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に
基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス
中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能
となる。
【０１０８】
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガ
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１０９】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化
物半導体膜４３０に対して行うこともできる。その場合には、第１の加熱処理後に、加熱
装置から基板を取り出し、第２のフォトリソグラフィ工程を行う。
【０１１０】
酸化物半導体層に対する脱水化、脱水素化の加熱処理は、酸化物半導体層の形成後、酸
化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及びド
レイン電極層上に保護絶縁膜を形成した後、のいずれで行っても良い。
【０１１１】
また、ゲート絶縁層４０２に開口部を形成する場合、その工程は酸化物半導体膜４３０
に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
【０１１２】
なお、ここでの酸化物半導体膜４３０のエッチングは、ウェットエッチングに限定され
ずドライエッチングを用いてもよい。
【０１１３】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例
えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化シリコン（ＳｉＣｌ４）、四塩化炭素
（ＣＣｌ４）など）が好ましい。
【０１１４】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（Ｓ
Ｆ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢ
ｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガス
を添加したガス、などを用いることができる。
【０１１５】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等）を適宜調節する。
【０１１６】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１１７】
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によ
って除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料
を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム
等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができ
る。
【０１１８】
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチン
グ液、エッチング時間、温度等）を適宜調節する。
【０１１９】
次いで、ゲート絶縁層４０２、及び酸化物半導体層４３１上に、金属導電膜を形成する
。金属導電膜をスパッタ法や真空蒸着法で形成すればよい。金属導電膜の材料としては、
アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ
）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、上述した元素を成分と
する合金、又は上述した元素を組み合わせた合金等が挙げられる。また、マンガン（Ｍｎ
）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、イットリウム
（Ｙ）のいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は
、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウ
ム膜の単層構造、銅又は銅を主成分とする膜の単層構造、アルミニウム膜上にチタン膜を
積層する２層構造、窒化タンタル膜又は窒化銅膜上に銅膜を積層する２層構造、チタン膜
上のアルミニウム膜を積層し、さらにアルミニウム膜上のチタン膜を積層する３層構造な
どが挙げられる。また、アルミニウム（Ａｌ）に、チタン（Ｔｉ）、タンタル（Ｔａ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカン
ジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒
化膜を用いてもよい。
【０１２０】
金属導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属導電
膜に持たせることが好ましい。
【０１２１】
第３のフォトリソグラフィ工程により金属導電膜上にレジストマスクを形成し、選択的
にエッチングを行ってソース電極層４１５ａ、ドレイン電極層４１５ｂを形成した後、レ
ジストマスクを除去する（図１２（Ｃ）参照）。
【０１２２】
なお、金属導電膜のエッチングの際に、酸化物半導体層４３１は除去されないようにそ
れぞれの材料及びエッチング条件を適宜調節する。
【０１２３】
本実施の形態では、金属導電膜としてチタン膜を用いて、酸化物半導体層４３１にはＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アンモニ
ア、水、過酸化水素水の混合液）を用いる。
【０１２４】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４３１は一部のみがエッチ
ングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、当該工程にお
いて用いるレジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１２５】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジスト
マスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジスト
マスクは複数の膜厚を有する形状となり、アッシングを行うことでさらに形状を変形する
ことができるため、異なるパターンに加工する複数のエッチング工程に用いることができ
る。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対
応するレジストマスクを形成することができる。よって露光マスク数を削減することがで
き、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１２６】
次いで、亜酸化窒素（Ｎ２Ｏ）、窒素（Ｎ２）、またはアルゴン（Ａｒ）などのガスを
用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表
面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ
処理を行ってもよい。
【０１２７】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護
絶縁膜となる酸化物絶縁層４１６を形成する。
【０１２８】
酸化物絶縁層４１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶
縁層４１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる
。酸化物絶縁層４１６に水素が含まれると、その水素の酸化物半導体層への侵入が生じ酸
化物半導体層４３１のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが
形成される。よって、酸化物絶縁層４１６はできるだけ水素を含まない膜になるように、
成膜方法に水素を用いないことが重要である。
【０１２９】
本実施の形態では、酸化物絶縁層４１６として膜厚２００ｎｍの酸化シリコン膜をスパ
ッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本
実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代
表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び
酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲッ
トまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用い
て、酸素、及び窒素雰囲気下でスパッタ法により酸化シリコン膜を形成することができる
。
【０１３０】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰
囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半
導体層の一部（チャネル形成領域）が酸化物絶縁層４１６と接した状態で加熱される。こ
れにより、酸化物半導体層の一部（チャネル形成領域）に酸素が供給される。
【０１３１】
以上の工程を経ることによって、酸化物半導体層に対して脱水化または脱水素化のため
の加熱処理を行った後、酸化物半導体層の一部（チャネル形成領域）を選択的に酸素過剰
な状態とする。その結果、ゲート電極層４１１と重なるチャネル形成領域４１３はＩ型と
なり、ソース電極層４１５ａに重なるソース領域４１４ａと、ドレイン電極層４１５ｂに
重なるドレイン領域４１４ｂとが自己整合的に形成される。以上の工程で薄膜トランジス
タ４１０が形成される。
【０１３２】
８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験
）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成
分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成され
た不対結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対して
、酸化物半導体の不純物、特に水素や水等を極力除去し、上述の高密度プラズマＣＶＤを
用いて緻密で絶縁耐圧の高い高品質な絶縁膜とし、酸化物半導体との界面特性を良好にす
ることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることができる。
【０１３３】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行
ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定
の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この
加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行う
と、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化
物絶縁層中に水素をとりこむことができる。
【０１３４】
なお、ドレイン電極層４１５ｂと重畳した酸化物半導体層においてドレイン領域４１４
ｂを形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的
には、ドレイン領域４１４ｂを形成することで、ドレイン電極層４１５ｂからドレイン領
域４１４ｂ、チャネル形成領域４１３にかけて、導電性を段階的に変化させうるような構
造とすることができる。そのため、ゲート電極層４１１とドレイン電極層４１５ｂとの間
に高電界が印加されてもドレイン領域４１４ｂがバッファとなり局所的な高電界が印加さ
れず、トランジスタの耐圧を向上させた構成とすることができる。
【０１３５】
また、酸化物半導体層におけるソース領域又はドレイン領域は、酸化物半導体層の膜厚
が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半導体層の膜
厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソース電極層
又はドレイン電極層と接する領域及びその近傍が低抵抗化しソース領域又はドレイン領域
が形成され、酸化物半導体層においてゲート絶縁層に近い領域はＩ型とすることもできる
。
【０１３６】
酸化物絶縁層４１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法
を用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層
の成膜方法として好ましい。保護絶縁層４０３は、水分や、水素イオンや、ＯＨ−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、酸化窒化アルミニウムなどを用
いる。本実施の形態では、保護絶縁層として保護絶縁層４０３を、窒化シリコン膜を用い
て形成する（図１２（Ｄ）参照）。
【０１３７】
＜変形例＞
上述した液晶表示装置は、本実施の形態の液晶表示装置の一例であり、上述した液晶表
示装置と異なる点を有する液晶表示装置も本実施の形態には含まれる。
【０１３８】
例えば、上述した液晶表示装置においては、画素が図７（Ｂ）に示した回路によって構
成される例について示したが、当該画素は図１３に示す画素構成とすることが可能である
。
【０１３９】
図１３（Ａ）に示す回路は、容量素子７８の他方の端子と、液晶素子７９の他方の端子
とがそれぞれ異なる配線に電気的に接続されている点が図７（Ｂ）に示した回路と異なる
。図７（Ｂ）に示した回路においては、容量素子７８の他方の端子に電気的に接続された
配線の電位を制御することで液晶素子７９に印加する電圧を制御することなどが可能にな
る。
【０１４０】
図１３（Ｂ）に示す回路は、容量素子７８が設けられない点が図７（Ｂ）に示した回路
と異なる。上述した薄膜トランジスタ（図１２参照）は、極めてオフ電流が低い。つまり
、容量素子７８が設けられない場合であっても、液晶素子７９に印加される電圧値の変動
を抑制することができる。そのため、容量素子７８が設けられない場合であっても、画素
７６は表示を保持し得る。ただし、当該構成においては、液晶素子７９を介した電荷のリ
ークが、液晶素子７９自身に印加される電圧値に与える影響が大きくなるため、液晶素子
７９に用いる液晶材料は、固有抵抗率の高い材料であることが好ましい。具体的には、当
該液晶材料の固有抵抗率が、１×１０１１Ω・ｃｍ以上であることが好ましく、１×１０
１２Ω・ｃｍ以上であることがより好ましい。また、図１３（Ｂ）に示す画素では、開口
率を向上させること及び画像信号の入力を高速に行うことなどが可能になる。
【０１４１】
図１３（Ｃ）に示す回路は、図１３（Ｂ）に示した回路にトランジスタ１３０を付加し
た回路である。当該構成により、液晶素子７９に印加される電圧値の変動をさらに低減す
ることが可能になる。
【０１４２】
図１３（Ｄ）に示す回路は、図７（Ｂ）に示した回路にトランジスタ１３０を付加した
回路である。当該構成により、液晶素子７９に印加される電圧値の変動をさらに低減する
ことが可能になる。
【０１４３】
また、上述した液晶表示装置においては、チャネルエッチ型と呼ばれるボトムゲート構
造の一つである薄膜トランジスタについて示したが、当該薄膜トランジスタの構造は特定
の構造に限定されない。例えば、チャネルストップ型と呼ばれるボトムゲート構造の一種
、又はトップゲート構造の薄膜トランジスタとすることなどができる。また、チャネル形
成領域の上下にゲート電極層が設けられる構成とすることもできる。
【０１４４】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一
部と自由に組み合わせることが可能である。
【０１４５】
（実施の形態３）
本実施の形態では、実施の形態１で述べたアクティブマトリクス型の液晶表示装置の一
例についてより詳細に示す。具体的には、液晶表示装置において行う反転駆動の一例につ
いて図１４〜図１７を参照して説明する。なお、ここでは、図１（Ａ）に示したように、
領域１４に含まれる画素群（画素１４１、１４２、１４３、１４４など）に対して単位時
間あたりに４回の画像信号が入力され、領域１５に含まれる画素群（画素１５１、１５２
、１５３、１５４など）に対して単位時間あたりに１回の画像信号が入力されることとす
る。また、各画素は、図７（Ｂ）に示した回路構成を有することとする。
【０１４６】
図１４（Ａ）〜（Ｃ）は、図１（Ａ）に示した領域１４に含まれる画素に入力される画
像信号（ＤＡＴＡ（１４））及び領域１５に含まれる画素に入力される画像信号（ＤＡＴ
Ａ（１５））の極性の一例を示す図である。なお、図１４（Ａ）〜（Ｃ）においては、図
７（Ｂ）に示した液晶素子７９の一方の端子に入力される画像信号が、共通電位（Ｖｃｏ
ｍ）よりも高電位である場合を「Ｐ」と表現し、共通電位（Ｖｃｏｍ）よりも低電位であ
る場合を「Ｎ」と表現している。また、「Ｔ１」〜「Ｔ８」は、それぞれ同じ長さを有し
、且つ連続する期間である。
【０１４７】
図１４（Ａ）〜（Ｃ）に示すように、特定の期間内（ここでは、「Ｔ１」〜「Ｔ８」）
において「Ｐ」及び「Ｎ」が同数となるように制御することで、液晶素子７９の劣化を抑
制することが可能になる。また、単位時間（ここでは、「Ｔ１」〜「Ｔ４」又は「Ｔ５」
〜「Ｔ８」）あたりに入力される画像信号数が異なる領域に対して画像情報の入力が行わ
れる際（ここでは、「Ｔ１」又は「Ｔ５」）には、両者に入力される画像信号の極性が同
じであることが好ましい。すなわち、画素部全面に対して画像信号の入力が行われる際に
は、当該画像信号の極性は統一しておくことが好ましい。これにより、当該期間（ここで
は、「Ｔ１」又は「Ｔ５」）において、画像信号が共通電位（Ｖｃｏｍ）をまたいで変化
することがない。すなわち、当該画像信号の入力に伴う消費電力の増加を最低限に留める
ことができる。
【０１４８】
また、反転駆動を行う際には、図１４（Ａ）〜（Ｃ）に示すように、特定の期間内にお
いて「Ｐ」及び「Ｎ」が同数となればよく、当該「Ｐ」及び「Ｎ」の順序は、任意に設計
することができる。例えば、消費電力を低減することに主眼を置く場合は、可能な限り画
像信号の極性を反転させないように設計することが好ましい。具体的には、図１４（Ａ）
に示すように設計することが好ましい。反対に、表示される画像（又は動画）の品質を向
上させることに主眼を置く場合は、可能な限り画像信号の極性を反転させるように設計す
ることが好ましい。具体的には、図１４（Ｂ）に示すように設計することが好ましい。
【０１４９】
また、上述した反転駆動（特定の期間内において、複数の画像信号を画素に対して入力
し、当該複数の画像信号は、共通電位（Ｖｃｏｍ）より高電位である画像信号及び共通電
位（Ｖｃｏｍ）より低電位である画像信号によって構成され、且つ、前者と後者が同数と
なる反転駆動）に加えて、画素部の特定の領域毎に画像情報の極性を反転させる反転駆動
を行うことが好ましい。まず、マトリクス状に配列した複数の画素に対して、列毎に反転
駆動を行う場合について図１５を参照して説明する。
【０１５０】
図１５（Ａ）、（Ｂ）は、図１（Ａ）に示した画素１４１に入力される画像信号（ＤＡ
ＴＡ（１４１））乃至画素１４４に入力される画像信号（ＤＡＴＡ（１４４））、及び画
素１５１に入力される画像信号（ＤＡＴＡ（１５１））乃至画素１５４に入力される画像
信号（ＤＡＴＡ（１５４））の極性の一例を示す図である。図１５（Ａ）、（Ｂ）に示す
ように、隣接する画素に対して入力する画像信号の極性を反転させることで、表示される
画像（又は動画）の品質を向上させることができる。
【０１５１】
次いで、上述した反転駆動（特定の期間内において、複数の画像信号を画素に対して入
力し、当該複数の画像信号は、共通電位（Ｖｃｏｍ）よりも高電位である画像信号及び共
通電位（Ｖｃｏｍ）より低電位である画像信号によって構成され、且つ、前者と後者が同
数となる反転駆動）に加えて、マトリクス状に配列した複数の画素に対して、画素毎に反
転駆動を行う場合について図１６及び図１７を参照して説明する。
【０１５２】
図１６（Ａ）は、画素部の一部の具体的な構成を示す図である。具体的には、図１６（
Ａ）では、９個の画素及び当該画素に電気的に接続する配線を示している。画素１６１１
は、ゲート線１６１及びソース線１６４に電気的に接続される。画素１６１２は、ゲート
線１６１及びソース線１６５に電気的に接続される。画素１６１３は、ゲート線１６１及
びソース線１６６に電気的に接続される。画素１６２１は、ゲート線１６２及びソース線
１６５に電気的に接続される。画素１６２２は、ゲート線１６２及びソース線１６６に電
気的に接続される。画素１６２３は、ゲート線１６２及びソース線１６７に電気的に接続
される。画素１６３１は、ゲート線１６３及びソース線１６４に電気的に接続される。画
素１６３２は、ゲート線１６３及びソース線１６５に電気的に接続される。画素１６３３
は、ゲート線１６３及びソース線１６６に電気的に接続される。
【０１５３】
さらに、図１６（Ａ）に示したソース線１６４乃至ソース線１６７毎に、ソース線を介
して入力される画像信号の極性を反転させる。すなわち、図１６（Ａ）に示した画素群が
、図１（Ａ）に示した領域１４に含まれる画素群であるとすると、図１６（Ｂ）に示すよ
うに画像信号が入力され、図１（Ａ）に示した領域１５に含まれる画素群であるとすると
、図１６（Ｃ）に示すように画像信号が入力される。なお、図中において、ＤＡＴＡ（１
６４）は、ソース線１６４を介して画素に入力される画像信号を意味しており、ＤＡＴＡ
（１６５）乃至ＤＡＴＡ（１６７）についても同様である。
【０１５４】
図１６（Ａ）に示した画素構成において、図１６（Ｂ）又は（Ｃ）に示したように画像
信号を入力することで図１７に示すように各画素に対して画像信号が入力される。つまり
、画素毎に反転駆動を行うことが可能になる。当該反転駆動を行うことで、表示される画
像（又は動画）の品質を向上させることができる。
【０１５５】
なお、本実施の形態の内容又は該内容の一部は、他の実施の形態の内容又は該内容の一
部と自由に組み合わせることが可能である。
【０１５６】
（実施の形態４）
本実施の形態では、上記実施の形態で得られる液晶表示装置を搭載した電子機器の例に
ついて図１８を参照して説明する。なお、上記実施の形態に係る液晶表示装置は、電子機
器において表示部として利用される。
【０１５７】
図１８（Ａ）は、ノート型のパーソナルコンピュータを示す図であり、本体２２０１、
筐体２２０２、表示部２２０３、キーボード２２０４などによって構成されている。
【０１５８】
図１８（Ｂ）は、携帯情報端末（ＰＤＡ）を示す図であり、本体２２１１には表示部２
２１３と、外部インターフェイス２２１５と、操作ボタン２２１４等が設けられている。
また、操作用の付属品としてスタイラス２２１２がある。
【０１５９】
図１８（Ｃ）は、電子ペーパーの一例として、電子書籍２２２０を示す図である。電子
書籍２２２０は、筐体２２２１および筐体２２２３の２つの筐体で構成されている。筐体
２２２１および筐体２２２３は、軸部２２３７により一体とされており、該軸部２２３７
を軸として開閉動作を行うことができる。このような構成により、電子書籍２２２０は、
紙の書籍のように用いることが可能である。
【０１６０】
筐体２２２１には表示部２２２５が組み込まれ、筐体２２２３には表示部２２２７が組
み込まれている。表示部２２２５および表示部２２２７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図１８（Ｃ）では表示部２２２５）に文章を表示し、左側
の表示部（図１８（Ｃ）では表示部２２２７）に画像を表示することができる。
【０１６１】
また、図１８（Ｃ）では、筐体２２２１に操作部などを備えた例を示している。例えば
、筐体２２２１は、電源２２３１、操作キー２２３３、スピーカー２２３５などを備えて
いる。操作キー２２３３により、頁を送ることができる。なお、筐体の表示部と同一面に
キーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面
や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成としてもよい。さらに、電子書籍２２２０は、電子辞書としての機能を持たせた構成と
してもよい。
【０１６２】
また、電子書籍２２２０は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。
【０１６３】
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可
能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジ
ットカード等の各種カードにおける表示などに適用することができる。
【０１６４】
図１８（Ｄ）は、携帯電話機を示す図である。当該携帯電話機は、筐体２２４０および
筐体２２４１の二つの筐体で構成されている。筐体２２４１は、表示パネル２２４２、ス
ピーカー２２４３、マイクロフォン２２４４、ポインティングデバイス２２４６、カメラ
用レンズ２２４７、外部接続端子２２４８などを備えている。また、筐体２２４０は、当
該携帯電話機の充電を行う太陽電池セル２２４９、外部メモリスロット２２５０などを備
えている。また、アンテナは筐体２２４１内部に内蔵されている。
【０１６５】
表示パネル２２４２はタッチパネル機能を備えており、図１８（Ｄ）には映像表示され
ている複数の操作キー２２４５を点線で示している。なお、当該携帯電話は、太陽電池セ
ル２２４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装して
いる。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成と
することもできる。
【０１６６】
表示パネル２２４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２２４２と同一面上にカメラ用レンズ２２４７を備えているため、テレビ電話が可能で
ある。スピーカー２２４３およびマイクロフォン２２４４は音声通話に限らず、テレビ電
話、録音、再生などが可能である。さらに、筐体２２４０と筐体２２４１はスライドし、
図１８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
【０１６７】
外部接続端子２２４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電やデータ通信が可能になっている。また、外部メモリスロット２２５０に記
録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加
えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０１６８】
図１８（Ｅ）は、デジタルカメラを示す図である。当該デジタルカメラは、本体２２６
１、表示部（Ａ）２２６７、接眼部２２６３、操作スイッチ２２６４、表示部（Ｂ）２２
６５、バッテリー２２６６などによって構成されている。
【０１６９】
図１８（Ｆ）は、テレビジョン装置を示す図である。テレビジョン装置２２７０では、
筐体２２７１に表示部２２７３が組み込まれている。表示部２２７３により、映像を表示
することが可能である。なお、ここでは、スタンド２２７５により筐体２２７１を支持し
た構成を示している。
【０１７０】
テレビジョン装置２２７０の操作は、筐体２２７１が備える操作スイッチや、別体のリ
モコン操作機２２８０により行うことができる。リモコン操作機２２８０が備える操作キ
ー２２７９により、チャンネルや音量の操作を行うことができ、表示部２２７３に表示さ
れる映像を操作することができる。また、リモコン操作機２２８０に、当該リモコン操作
機２２８０から出力する情報を表示する表示部２２７７を設ける構成としてもよい。
【０１７１】
なお、テレビジョン装置２２７０は、受信機やモデムなどを備えた構成とするのが好適
である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介
して有線または無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことが可能である。
【符号の説明】
【０１７２】
１０        プロセッサ
１１        ゲートドライバ
１２        ソースドライバ
１３        画素部
１４        領域
１５        領域
２０        シフトレジスタ
２１        出力制御回路
２２        ＡＮＤゲート
２３        ＡＮＤゲート
２４        ＡＮＤゲート
３０        シフトレジスタ
３１        出力制御回路
３２        サンプリング回路
３３        ＡＮＤゲート
３４        ＡＮＤゲート
３５        ＡＮＤゲート
７０        プロセッサ
７１        ゲートドライバ
７２        ソースドライバ
７３        画素部
７４        ゲート線
７５        ソース線
７６        画素
７７        トランジスタ
７８        容量素子
７９        液晶素子
１３０      トランジスタ
１４１      画素
１４２      画素
１４３      画素
１４４      画素
１５１      画素
１５２      画素
１５３      画素
１５４      画素
１６１      ゲート線
１６２      ゲート線
１６３      ゲート線
１６４      ソース線
１６５      ソース線
１６６      ソース線
１６７      ソース線
４００      基板
４０２      ゲート絶縁層
４０３      保護絶縁層
４１０      薄膜トランジスタ
４１１      ゲート電極層
４１３      チャネル形成領域
４１４ａ    ソース領域
４１４ｂ    ドレイン領域
４１５ａ    ソース電極層
４１５ｂ    ドレイン電極層
４１６      酸化物絶縁層
４３０      酸化物半導体膜
４３１      酸化物半導体層
１６１１    画素
１６１２    画素
１６１３    画素
１６２１    画素
１６２２    画素
１６２３    画素
１６３１    画素
１６３２    画素
１６３３    画素
２２０１    本体
２２０２    筐体
２２０３    表示部
２２０４    キーボード
２２１１    本体
２２１２    スタイラス
２２１３    表示部
２２１４    操作ボタン
２２１５    外部インターフェイス
２２２０    電子書籍
２２２１    筐体
２２２３    筐体
２２２５    表示部
２２２７    表示部
２２３１    電源
２２３３    操作キー
２２３５    スピーカー
２２３７    軸部
２２４０    筐体
２２４１    筐体
２２４２    表示パネル
２２４３    スピーカー
２２４４    マイクロフォン
２２４５    操作キー
２２４６    ポインティングデバイス
２２４７    カメラ用レンズ
２２４８    外部接続端子
２２４９    太陽電池セル
２２５０    外部メモリスロット
２２６１    本体
２２６３    接眼部
２２６４    操作スイッチ
２２６５    表示部（Ｂ）
２２６６    バッテリー
２２６７    表示部（Ａ）
２２７０    テレビジョン装置
２２７１    筐体
２２７３    表示部
２２７５    スタンド
２２７７    表示部
２２７９    操作キー
２２８０    リモコン操作機
【図１】
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【図２】
0005960779.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005960779.tif 000013
【図１３】
0005960779.tif 000014
【図１４】
0005960779.tif 000015
【図１５】
0005960779.tif 000016
【図１６】
0005960779.tif 000017
【図１７】
0005960779.tif 000018
【図１８】
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