(57)【特許請求の範囲】
【請求項１】
プログラマブルバッファにおいて入力クロック信号を受信することと、電圧レベルを有するフィルタされた信号を生成するために前記プログラマブルバッファからの出力信号をフィルタすることと、前記電圧レベルが前記出力信号のデューティサイクルを示す、
比較信号を生成するために前記フィルタされた信号の前記電圧レベルを基準電圧と比較することと、
較正有限状態機械におけるイネーブル信号の値に応答して、前記比較信号に基づいて、および前記プログラマブルバッファに提供された少なくとも１つの較正デジタルコードに基づいて、前記較正有限状態機械における第１のデジタルコードを生成することと、ここにおいて、前記イネーブル信号は、前記入力クロック信号に同期して発生される、と、
ノードの充電速度を変えて前記プログラマブルバッファの前記出力信号の前記デューティサイクルを調整するために、前記入力クロック信号の論理レベルに基づいて、および前記較正有限状態機械からの前記第１のデジタルコードに基づいて、前記プログラマブルバッファのデジタル論理の第１のセットを選択的にアクティブにし、それにより前記出力信号の前記デューティサイクルを調整することと、
を備える、方法。
【請求項２】
前記イネーブル信号の前記値に応答して、前記比較信号に基づいて、および前記プログラマブルバッファに提供された前記少なくとも１つの較正デジタルコードに基づいて、前記較正有限状態機械における第２のデジタルコードを生成することと、
前記ノードの放電速度を変えて前記プログラマブルバッファの前記出力信号の前記デューティサイクルを調整するために、前記入力クロック信号の前記論理レベルに基づいて、および前記較正有限状態機械からの前記第２のデジタルコードに基づいて、前記プログラマブルバッファのデジタル論理の第２のセットを選択的にアクティブにすることと、
をさらに備える、請求項１に記載の方法。
【請求項３】
較正有限状態機械から１つまたは複数の追加のプログラマブルバッファに前記第１のデジタルコードと前記第２のデジタルコードを送ることをさらに備え、ここにおいて、前記１つまたは複数の追加のプログラマブルバッファの各々が出力クロック信号を生成する、請求項２に記載の方法。
【請求項４】
デジタル論理の前記第１のセットを選択的にアクティブにすることが、前記ノードと電源との間に並列接続されている複数のｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタのうちの少なくとも１つのＰＭＯＳトランジスタを選択的にアクティブにすることを含み、ここにおいて、前記出力信号の論理レベルが、前記ノードの充電に基づいて前記ノードにおいて生成され、ここにおいて、前記少なくとも１つのＰＭＯＳトランジスタを選択的にアクティブにすることが、前記第１のデジタルコードに基づく、請求項１に記載の方法。
【請求項５】
デジタル論理の第２のセットを選択的にアクティブにすることが、前記ノードと接地ノードとの間に並列接続されている複数のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタのうちの少なくとも１つのＮＭＯＳトランジスタを選択的にアクティブにすることを含み、ここにおいて、前記少なくとも１つのＮＭＯＳトランジスタが、前記ＮＭＯＳトランジスタに接続されている否定ＯＲ（ＮＯＲ）デジタル論理ゲートによって選択的にアクティブにされる、請求項１に記載の方法。
【請求項６】
前記出力信号が出力クロック信号である、請求項１に記載の方法。
【請求項７】
前記出力信号が５０パーセントのデューティサイクルを有する、請求項１に記載の方法。
【請求項８】
前記入力クロック信号のデューティサイクルが５０パーセントでない、請求項７に記載の方法。
【請求項９】
前記基準電圧が、５０パーセントデューティサイクルを示す直流（ＤＣ）電圧レベルに対応する、請求項１に記載の方法。
【請求項１０】
前記フィルタされた信号の前記電圧レベルが前記出力信号のＤＣ電圧レベルに対応する、請求項９に記載の方法。
【請求項１１】
フィルタされた信号の電圧レベルと基準電圧とに基づいて比較信号を生成するように構成された比較器と、
較正有限状態機械であって、イネーブル信号の値に応答して、前記比較信号に基づいて、および前記較正有限状態機械の少なくとも１つの較正デジタルコードに基づいて、第１のデジタルコードを生成するように構成された較正有限状態機械と、
受信された入力クロック信号に基づいて出力信号を生成するように構成されたプログラマブルバッファと、ここにおいて、前記イネーブル信号は、前記入力クロック信号に同期して発生され、前記プログラマブルバッファが、ノードの充電速度を変えて前記プログラマブルバッファの前記出力信号のデューティサイクルを調整するために、前記入力クロック信号の論理レベルに基づいて、および前記較正有限状態機械からの前記第１のデジタルコードに基づいて、前記プログラマブルバッファのデジタル論理の第１のセットを選択的にアクティブにし、それにより前記出力信号の前記デューティサイクルを調整するように構成されている、
を備える装置。
【請求項１２】
前記較正有限状態機械が前記比較信号に基づいて、および前記少なくとも１つの較正デジタルコードに基づいて第２のデジタルコードを生成し、ここにおいて、前記プログラマブルバッファが、前記ノードの放電速度を変えて前記プログラマブルバッファの前記出力信号の前記デューティサイクルを調整するために、前記入力クロックの前記論理レベルに基づいて、および前記較正有限状態機械からの前記第２のデジタルコードに基づいて、前記プログラマブルバッファのデジタル論理の第２のセットを選択的にアクティブにするように構成されている、請求項１１に記載の装置。
【請求項１３】
前記プログラマブルバッファに前記第１のデジタルコードを提供するように構成された第１のマルチプレクサと、
前記プログラマブルバッファに前記第２のデジタルコードを提供するように構成された第２のマルチプレクサと、
をさらに備える、請求項１２に記載の装置。
【請求項１４】
前記出力信号をフィルタすることによって前記フィルタされた信号を生成するように構成されたローパスフィルタ回路をさらに備え、ここにおいて、前記フィルタされた信号が、前記出力信号の前記デューティサイクルを示す電圧レベルを有する、請求項１１に記載の装置。
【請求項１５】
少なくとも１つの半導体ダイ中に統合される、請求項１１に記載の装置。
【請求項１６】
前記プログラマブルバッファがその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、請求項１１に記載の装置。
【請求項１７】
電圧レベルを有するフィルタされた信号を生成するためにプログラマブルバッファの出力信号をフィルタするための手段と、前記電圧レベルが出力信号のデューティサイクルを示す、
比較信号を生成するために前記フィルタされた信号の前記電圧レベルを基準電圧と比較するための手段と、
イネーブル信号の値に応答して第１のデジタルコードを生成するための手段と、ここにおいて、前記第１のデジタルコードが前記比較信号と前記プログラマブルバッファに提供された少なくとも１つの較正デジタルコードとに基づいて生成される、
ノードの充電速度を変えるために、入力クロック信号の論理レベルに基づいて、および前記第１のデジタルコードに基づいて、前記プログラマブルバッファのデジタル論理の第１のセットを選択的にアクティブにし、それにより前記出力信号の前記デューティサイクルを調整するための手段と、ここにおいて、前記イネーブル信号は、前記入力クロック信号に同期して発生される、と、
を備える、装置。
【請求項１８】
前記イネーブル信号の前記値に応答して第２のデジタルコードを生成するための手段と、ここにおいて、前記第２のデジタルコードが、前記比較信号と前記プログラマブルバッファに提供された前記少なくとも１つの較正デジタルコードとに基づいて生成される、
前記ノードの充電速度を変えるために、前記入力クロック信号の前記論理レベルと前記第２のデジタルコードとに基づいて前記プログラマブルバッファのデジタル論理の第２のセットを選択的にアクティブにするための手段と、
をさらに備える、請求項１７に記載の装置。
【請求項１９】
デジタル論理の前記第１のセットを選択的にアクティブにするための前記手段が、１つまたは複数のプログラマブルバッファに前記第１のデジタルコードを送るための手段を含み、ここにおいて、デジタル論理の前記第２のセットを選択的にアクティブにするための前記手段が、前記１つまたは複数のプログラマブルバッファに前記第２のデジタルコードを送るための手段を含み、ここにおいて、前記１つまたは複数のプログラマブルバッファの各々が、出力クロック信号を生成する、請求項１８に記載の装置。
【請求項２０】
デジタル論理の前記第１のセットを選択的にアクティブにするための前記手段が、前記第１のデジタルコードまたは前記第２のデジタルコードに基づいて、前記ノードと電源との間に並列接続されている複数のｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタのうちの少なくとも１つのＰＭＯＳトランジスタを選択的にアクティブにするための、前記ノードと接地との間に並列接続されている複数のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタのうちの少なくとも１つのＮＭＯＳトランジスタを選択的にアクティブにするための手段、またはそれらの任意の組合せ、を備え、ここにおいて、前記ノードに結合されている前記複数のＰＭＯＳトランジスタの各々と、前記ノードに結合されている前記複数のＮＭＯＳトランジスタの各々が、前記第１のデジタルコードまたは前記第２のデジタルコードによって独立して制御される、請求項１８に記載の装置。
【請求項２１】
プロセッサによって実行されたとき、前記プロセッサに、
較正有限状態機械におけるイネーブル信号の値に応答して、比較信号に基づいて、およびプログラマブルバッファに提供された少なくとも１つの較正デジタルコードに基づいて、前記較正有限状態機械における第１のデジタルコードを生成することと、
プログラマブルバッファに前記第１のデジタルコードを出力することと、ここにおいて、前記イネーブル信号は、入力クロック信号に同期して発生され、前記プログラマブルバッファが、ノードの充電速度を変えて前記プログラマブルバッファの出力信号のデューティサイクルを調整するために、入力クロック信号の論理レベルと前記第１のデジタルコードとに基づいてデジタル論理の第１のセットを選択的にアクティブにし、それにより前記出力信号の前記デューティサイクルを調整するように構成されている、
を行わせる命令を備える、非一時的コンピュータ可読媒体。
【請求項２２】
前記命令が、前記プロセッサによって実行されたとき、前記プロセッサに、前記イネーブル信号に応答して、前記比較信号と前記少なくとも１つの較正デジタルコードとに基づいて、前記較正有限状態機械における第２のデジタルコードを生成すること、ここにおいて、前記プログラマブルバッファが、前記ノードの放電速度を変えるために、前記入力クロックの前記論理レベルと前記較正有限状態機械からの前記第２のデジタルコードとに基づいて前記プログラマブルバッファのデジタル論理の第２のセットを選択的にアクティブにするように構成されている、をさらに行わせる、請求項２１に記載の非一時的コンピュータ可読媒体。
【請求項２３】
前記命令が、前記プロセッサによって実行されたとき、前記プロセッサに、１つまたは複数の追加のプログラマブルバッファに前記第１のデジタルコードと前記第２のデジタルコードを送ること、ここにおいて、前記１つまたは複数の追加のプログラマブルバッファの各々が出力クロック信号を生成する、をさらに行わせる、請求項２２に記載の非一時的コンピュータ可読媒体。
【請求項２４】
プログラマブルバッファにおいて入力クロック信号を受信するためのステップと、ここにおいて、前記プログラマブルバッファが、第１のデジタルコードに基づいて前記プログラマブルバッファのノードを選択的に充電し、第２のデジタルコードに基づいて前記ノードを選択的に放電するように構成されている、
電圧レベルを有するフィルタされた信号を生成するために前記プログラマブルバッファからの出力信号をフィルタするためのステップと、前記電圧レベルが前記出力信号のデューティサイクルを示す、
比較信号を生成するために前記フィルタされた信号の前記電圧レベルを基準電圧と比較するためのステップと、
イネーブル信号の値に応答して、前記比較信号と前記プログラマブルバッファに提供された少なくとも１つの較正デジタルコードとに基づいて、第１のデジタルコードを生成するためのステップと、ここにおいて、前記イネーブル信号は、前記入力クロック信号に同期して発生される、と、
前記イネーブル信号に応答して、前記比較信号と前記プログラマブルバッファに提供された前記少なくとも１つの較正デジタルコードとに基づいて、第１のデジタルコードおよび第２のデジタルコードを生成するためのステップと、
前記ノードの充電速度を変えるために、前記入力クロック信号の論理レベルと前記第１のデジタルコードとに基づいて前記プログラマブルバッファのデジタル論理の第１のセットを選択的にアクティブにすることによって、前記プログラマブルバッファの前記出力信号のデューティサイクルを調整するためのステップと、
前記ノードの放電速度を変えるために前記入力クロック信号の前記論理レベルと前記第２のデジタルコードとに基づいて前記プログラマブルバッファのデジタル論理の第２のセットを選択的にアクティブにすることによって、前記プログラマブルバッファの前記出力信号の前記デューティサイクルを調整するためのステップと、
を備える、方法。
【請求項２５】
１つまたは複数の追加のプログラマブルバッファに前記第１のデジタルコードおよび前記第２のデジタルコードを送るためのステップをさらに備え、ここにおいて、前記１つまたは複数の追加のプログラマブルバッファの各々が出力クロック信号を生成する、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本開示は、一般にクロック信号を調整することに関する。
【背景技術】
【０００２】
[0002]  技術の進歩により、コンピューティングデバイスは、より小型でより強力になった。たとえば、現在、小型で軽量な、ユーザが容易に持ち運べるポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、セルラー電話およびインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれた他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含むことができる。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得る、ウェブブラウザアプリケーションなど、ソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。したがって、これらのワイヤレス電話はかなりの計算能力を含むことができる。
【０００３】
[0003]  ワイヤレス電話および他の電子デバイス内の回路は複数のデータレーン高速インターフェースを含み得る。複数のデータレーン高速インターフェースは、異なるクロック位相をもつクロック信号の生成および分配を必要とし得る。適用例は、複数の電圧制御発振器（ＶＣＯ）と複数のクロック分配とを生じ得るクロック信号の多くの異なる位相変動を必要とし得る。さらに、複数のクロック分配の使用は、ひずませられ得る独立したデューティサイクルをもつクロック信号をもたらし得る。デューティサイクルひずみは、高速インターフェースにおいてクロックとデータレーンとの間に不要なスキューを引き起こし、その結果、高速インターフェースにおいて帯域幅が低減され、性能が低下することがある。
【発明の概要】
【０００４】
[0004]  クロック信号のデューティサイクルおよび／または位相を調整するためのシステムおよび方法が開示される。プログラマブル回路（たとえば、プログラマブルバッファまたはプログラマブル遅延要素）が、クロック信号の位相またはデューティサイクルを調整するように較正される。較正中に、非平衡デューティサイクルを有する入力クロック信号がプログラマブルバッファに与えられ得、プログラマブルバッファは出力信号を生成し得る。出力信号は、非平衡デューティサイクルに関する情報を直流（ＤＣ）レベルに変換するためにフィルタ（filter）され得る。ＤＣレベルは、所望のデューティサイクルに対応するＤＣレベルを有する基準信号と比較され得る。プログラマブルバッファは、出力信号を所望のデューティサイクルに同調させるように比較の結果に基づいてプログラムされ得る。
【０００５】
[0005]  入力クロック信号はデジタル論理ゲートとプログラマブル遅延要素とに与えられ得る。プログラマブル遅延要素は、入力クロック信号に基づいて遅延クロック信号を生成し得る。遅延クロック信号もデジタル論理ゲートに与えられ得る。デジタル論理ゲートは、入力クロック信号と遅延クロック信号の両方がデジタル高論理レベルを有するときに、インスタンスを表すパルス（たとえば、周期パルス）を作成し得る。周期パルスは、入力クロック信号と遅延クロック信号との間の位相遅延に関する情報をＤＣレベルに変換するためにフィルタされ得る。ＤＣレベルは、所望の位相遅延に対応するＤＣレベルを有する基準信号と比較され得る。比較に応答して、プログラマブル遅延要素は、遅延クロック信号の位相遅延を所望の位相遅延に同調させるようにプログラムされ得る。
【０００６】
[0006]  特定の実施形態では、方法は、プログラマブルバッファにおいて入力クロック信号を受信することを含む。本方法は、電圧レベルを有するフィルタされた信号を生成するためにプログラマブルバッファからの出力信号をフィルタすることをさらに含み、ここで、電圧レベルは出力信号のデューティサイクルを示す。本方法は、電圧レベルを基準電圧と比較することをさらに含む。本方法は、出力信号のデューティサイクルを調整するためにプログラマブルバッファの少なくとも１つの動作パラメータを修正（modify）することをさらに含む。
【０００７】
[0007]  別の特定の実施形態では、装置は、受信された入力クロック信号に基づいて出力信号を生成するように構成されたプログラマブルバッファを含む。出力信号のデューティサイクルが、プログラマブルバッファの少なくとも１つの動作パラメータに基づいて調整される。
【０００８】
[0008]  別の特定の実施形態では、方法は、入力クロック信号を受信することと、プログラマブル遅延要素において遅延クロック信号を生成することとを含む。本方法は、入力クロック信号と遅延クロック信号とに基づいて重複信号を生成することを含む。本方法はまた、電圧レベルを有するフィルタされた信号を生成するために重複信号をフィルタすることと、電圧レベルを基準電圧と比較することによって制御信号を生成することとを含む。本方法は、制御信号に応答してプログラマブル遅延要素の遅延を調整することをさらに含む。
【０００９】
[0009]  別の特定の実施形態では、装置は、入力クロック信号を受信したことに応答して遅延クロック信号を生成するように構成されたプログラマブル遅延要素を含む。遅延クロック信号の遅延は、制御信号に基づいて調整可能である。
【００１０】
[0010]  開示する実施形態のうちの少なくとも１つによって与えられる１つの具体的な利点は、クロックソースと複数のデータレーンとの間のスキューを低減するようにクロック信号のデューティサイクルを調整する能力である。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討の後に明らかになろう。
【図面の簡単な説明】
【００１１】
【図１】[0011]  クロック信号のデューティサイクルおよび／または位相を調整するように動作可能なシステムの特定の例示的な実施形態のブロック図。
【図２】[0012]  クロック信号のデューティサイクルを調整するように動作可能な回路の特定の例示的な実施形態の図。
【図３】[0013]  送信機においてクロック信号のデューティサイクルを調整するように動作可能なシステムの特定の例示的な実施形態のブロック図。
【図４】[0014]  クロック信号の位相を調整するように動作可能な回路の特定の例示的な実施形態の図。
【図５】[0015]  クロック信号のデューティサイクルを調整する方法の特定の実施形態のフローチャート。
【図６】[0016]  クロック信号の位相を調整する方法の特定の実施形態のフローチャート。
【図７】[0017]  クロック信号のデューティサイクルおよび位相を調整するように動作可能な構成要素を含むワイヤレスデバイスのブロック図。
【図８】[0018]  クロック信号のデューティサイクルと位相とを調整するように動作可能な構成要素を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図。
【発明を実施するための形態】
【００１２】
[0019]  図１を参照すると、クロック信号のデューティサイクルおよび／または位相を調整するように動作可能なシステム１００の特定の例示的な実施形態が示されている。システム１００は、プログラマブル回路１０２と、ローパスフィルタ１０４と、比較器１０６と、較正有限状態機械（ＦＳＭ：finite state machine）など、制御回路１０８とを含む。プログラマブル回路１０２の出力はローパスフィルタ１０４の入力に結合され、ローパスフィルタ１０４の出力は比較器１０６の第１の入力に結合される。比較器１０６の出力１１７は制御回路１０８の入力に結合され、制御回路１０８の出力１２２はプログラマブル回路１０２の入力に結合される。
【００１３】
[0020]  プログラマブル回路１０２は、入力クロック信号１１０を受信するように構成される。入力クロック信号１１０は、非平衡デューティサイクル（たとえば、５０パーセントに等しくないデューティサイクル）を有し得る。特定の実施形態では、プログラマブル回路１０２は、図２および図３に関して説明するものなど、受信された入力クロック信号１１０に基づいて出力信号を生成するように構成されたプログラマブルバッファを含み得る。出力信号のデューティサイクルが、プログラマブルバッファの少なくとも１つの動作パラメータに基づいて調整され得る。出力信号は出力クロック信号であり得る。代替実施形態では、プログラマブル回路１０２は、図４に関して説明するものなど、入力クロック信号１０２を受信したことに応答して遅延クロック信号を生成するように構成されたプログラマブル遅延要素を含み得る。遅延クロック信号の遅延（たとえば位相）は、制御回路１０８の出力１２２に基づいて調整可能であり得る。
【００１４】
[0021]  ローパスフィルタ１０４は、プログラマブル回路１０２の出力信号１１２を受信するように構成される。ローパスフィルタ１０４は、プログラマブル回路１０２の出力信号１１２をフィルタすることによって、フィルタされた信号１１４を生成するようにさらに構成される。フィルタされた信号１１４は比較器１０６の第１の入力に与えられる。
【００１５】
[0022]  比較器１０６は、第１の入力においてフィルタされた信号１１４を受信し、第２の入力において基準信号１１６を受信するように構成される。比較器１０６は、フィルタされた信号１１４の電圧レベルを基準信号１１６の電圧レベルと比較し、比較に基づいて比較信号１１７を生成するように構成される。たとえば、基準信号１１６の電圧レベルは電源電圧の一部分に対応し得、ここで、電源電圧は１００パーセントデューティサイクル（すなわち、完全デューティサイクル）を表し、基準信号１１２の電圧レベルは完全デューティサイクルの対応する部分を表す。フィルタされた信号１１４の電圧レベルは直流（ＤＣ）電圧レベルに対応し、基準信号１１６の電圧レベルは基準ＤＣ電圧レベルに対応し得る。比較信号１１７は、フィルタされた信号の電圧レベルと基準信号１１６の電圧レベルとの間の差分に関する情報に対応し得る。比較信号１１７は制御回路１０８の入力に与えられる。
【００１６】
[0023]  制御回路１０８は、比較信号１１７を受信するように構成される。制御回路１０８は、比較信号１１７から受信した情報に基づいて制御信号１２２を生成するように構成される。制御信号１２２はプログラマブル回路１０２に与えられる。特定の実施形態では、制御回路１０８は、出力信号１１２のデューティサイクルを調整するためにプログラマブル回路１０２内のプログラマブルバッファの少なくとも１つの動作パラメータを修正し得る。たとえば、制御回路１０８は、図２に関してさらに詳細に説明するように、１つまたは複数のプルアップトランジスタまたはプルダウントランジスタが出力信号１１２の充電速度または放電速度を調整することを選択的に可能にし得る。代替実施形態では、制御回路１０８はプログラマブル回路１０２内のプログラマブル遅延要素の遅延を調整し得る。いくつかの実施形態では、制御回路１０８は、図２〜図４に関して説明するものなど、直近に選択されたデジタルコードに基づいて、および比較信号１１７の値に基づいて、デジタルコードのセットを選択し、デジタルコードの選択されたセットをプログラマブルバッファまたはプログラマブル遅延要素に与えるように構成された、有限状態機械として実装され得る。デジタルコードの選択されたセットは、プログラマブルバッファおよびプログラマブル遅延要素の動作パラメータを修正し得る。他の実施形態では、制御回路１０８は、直近に選択されたデジタルコードに基づいて、および比較信号１１７の値に基づいて、デジタルコードのセットを選択するための命令を実行するプロセッサとして実装され得る。
【００１７】
[0024]  第１の特定の実施形態の動作中、システム１００は出力信号のデューティサイクルを調整する。プログラマブル回路１０２は、非平衡デューティサイクルを有する入力クロック信号１１０を受信する。プログラマブル回路１０２は、入力クロック信号１１０を受信したことに応答して出力信号１１２を生成し、出力信号１１２をローパスフィルタ１０４に与える。ローパスフィルタ１０４は、（たとえば、高周波成分を除去し、低周波成分の時間平均化された電圧を表す電圧までキャパシタを充電することによって）出力信号１１２をフィルタし、非平衡デューティサイクルに対応する電圧レベルを有するフィルタされた信号１１４を生成する。ローパスフィルタ１０４は、フィルタされた信号１１４を比較器１０６の第１の入力に与える。電圧レベルを有する基準信号１１６は、比較器１０６の第２の入力に与えられる。基準信号１１６の電圧レベルは所望のデューティサイクルを示し得る。たとえば、基準信号１１６の電圧レベルは５０パーセントデューティサイクル（すなわち、平衡デューティサイクル）を示し得る。基準信号１１６の電圧レベルは電源電圧の一部分に対応し得、ここで、電源電圧は１００パーセントデューティサイクル（すなわち、完全デューティサイクル）を表し、基準信号１１２の電圧レベルは完全デューティサイクルの対応する部分を表す。
【００１８】
[0025]  比較器１０６は、フィルタされた信号１１４の電圧レベルを基準信号１１６の電圧レベルと比較し、比較に基づいて比較信号１１７を生成する。制御回路１０８は、比較信号１１７を受信し、比較信号１１７に基づいてプログラマブル回路１０２内のプログラマブルバッファの少なくとも１つの動作パラメータを修正する。プログラマブルバッファの動作パラメータを修正することは、出力信号１１２の非平衡デューティサイクルを所望のデューティサイクルに近づくように調整し得る。たとえば、プログラマブルバッファの動作パラメータを修正することは、出力信号１１２の非平衡デューティサイクルを５０パーセントデューティサイクルに近づくように調整し（すなわち、増加または減少させ）得る。たとえば、制御回路１２２は、１つまたは複数のプルアップトランジスタまたはプルダウントランジスタを選択的に使用可能にするように構成されたデジタルコードを修正することによって、出力信号１１２の充電速度または放電速度を調整し得る。出力信号１１２のデューティサイクルを調整する例示的な方法について、図５を参照しながらさらに説明する。
【００１９】
[0026]  第２の特定の実施形態の動作中に、システム１００は入力クロック信号１１０の位相シフトバージョンを生成する。第２の特定の実施形態に関して、プログラマブル回路１０２の出力信号１１２は重複信号１１２に対応し得る。たとえば、プログラマブル回路１０２は、第１の位相を有する入力クロック信号１１０を受信する。プログラマブル回路１０２内のプログラマブル遅延要素（図示せず）が、入力クロック信号１１０を受信したことに応答して遅延クロック信号（図示せず）を生成する。重複信号１１２は、入力クロック信号１１０と遅延クロック信号とに基づいて生成され得る。たとえば、重複信号１１２は、入力クロック信号１１０と遅延クロック信号の両方が同じデジタル値（たとえば、高い値または低い値）を有するとき、インスタンスに対応する周期パルスを含み得る。重複信号１１２はローパスフィルタ１０４に与えられる。ローパスフィルタ１０４は、重複信号１１２の低周波成分の時間平均化された電圧を表す電圧を有するフィルタされた信号１１４を生成するために、重複信号１１２をフィルタする。重複信号１１２のパルス幅が入力クロック信号１１０と遅延データ信号との間の重複の量に対応するので、重複信号１１２のデューティサイクルは入力クロック信号１１０と遅延クロック信号との間の位相差に対応する。ローパスフィルタ１０４は、重複信号１１２のデューティサイクルに対応する（したがって入力クロック信号１１０と比較した遅延クロック信号の位相に対応する）電圧レベルを有するフィルタされた信号１１４を生成する。ローパスフィルタ１０４は、フィルタされた信号１１４を比較器１０６の第１の入力に与える。基準信号１１６は比較器１０６の第２の入力に与えられる。基準信号１１６の電圧レベルは、所望の位相シフト（たとえば、３０°位相シフト、６０°位相シフト、９０°位相シフトなど）を示し得る。
【００２０】
[0027]  比較器１０６は、フィルタされた信号１１４の電圧レベルを基準信号１１６の電圧レベルと比較し、比較に基づいて比較信号１１７を生成する。制御回路１０８は、比較信号１１７を受信し、受信した比較信号１１７に基づいて制御信号１２２を生成する。制御信号１２２は、（たとえば、遅延クロック信号の位相を調整する）プログラマブル遅延要素の遅延を調整するためにプログラマブル回路１０２内のプログラマブル遅延要素に与えられるデジタルコードに対応し得る。たとえば、デジタルコードの各値は、プログラマブル遅延要素の異なる遅延時間に対応し得る。遅延クロック信号の位相を調整する例示的な方法について、図６を参照しながらさらに説明する。
【００２１】
[0028]  デジタルコードを調整した後、出力信号１１２の得られたデューティサイクルは、出力信号１１２のデューティサイクルが所望のデューティサイクルに実質的に等しくなるか近似するまで繰り返すプロセスにおいて、フィルタされ、基準信号１１６と比較され得る。フィルタされた信号１１４と基準信号１１６とを繰り返し比較し、比較に応答して出力信号のデューティサイクルを調整することによって、図１のシステム１００は、したがって、デューティサイクルを調整するために差分クロックを使用することから生じ得る電力消費を低減しながら、高速インターフェースにおける帯域幅およびスループットを改善するために、所望のデューティサイクル（たとえば、５０パーセントデューティサイクル）に近づくように出力信号１１２のデューティサイクルを調整し得る。図１のシステム１００は、デジタルコードによってプログラム可能である単一の遅延要素を使用して遅延クロック信号の位相を調整し得、これにより、固定数の非プログラマブル遅延要素を使用して位相を調整するシステムに比較してフレキシビリティが改善され得る。
【００２２】
[0029]   図２を参照すると、クロック信号のデューティサイクルを調整するように動作可能な回路２００の特定の例示的な実施形態の図が示されている。回路は、プログラマブルバッファ２０２と、ローパスフィルタ２０４と、比較器２０６と、較正ＦＳＭ２０８とを含む。プログラマブルバッファ２０２は図１のプログラマブル回路１０２に対応し得る。ローパスフィルタ２０４は図１のローパスフィルタ１０４に対応し得、比較器２０６は図１の比較器１０６に対応し得、較正ＦＳＭ２０８は図１の制御回路１０８に対応し得る。
【００２３】
[0030]  プログラマブルバッファ２０２は、出力信号２１２の論理レベル（すなわち、電圧）を生成するノード２２５を充電するようにプルアップ回路として構成されたデジタル論理の第１のセットを含み得る。デジタル論理の第１のセットは、第１のＮＡＮＤデジタル論理ゲート２３０と、第２のＮＡＮＤデジタル論理ゲート２３２と、第ＮのＮＡＮＤデジタル論理ゲート２３４とを含む。デジタル論理の第１のセットは、第１のｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタ２３１と、第２のＰＭＯＳトランジスタ２３３と、．．．、第ＮのＰＭＯＳトランジスタ２３５とをさらに含み、ここで、Ｎは２よりも大きい任意の整数値であり得る。たとえば、Ｎ＝５である実装形態では、デジタル論理の第１のセットは、５つのＰＭＯＳトランジスタに結合された５つのＮＡＮＤデジタル論理ゲートを含み得る。プログラマブルバッファ２０２は、出力信号２１２の論理レベルを生成するノード２２５を放電するようにプルダウン回路として構成されたデジタル論理の第２のセットをも含み得る。デジタル論理の第２のセットは、第１のＮＯＲデジタル論理ゲート２４０と、第２のＮＯＲデジタル論理ゲート２４２と、第ＮのＮＯＲデジタル論理ゲート２４４とを含む。デジタル論理の第２のセットは、第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタ２４１と、第２のＮＭＯＳトランジスタ２４３と、．．．、第ＮのＮＭＯＳトランジスタ２４５とをさらに含む。
【００２４】
[0031]  プログラマブルバッファ２０２は、入力クロック信号１１０を受信するように構成される。プログラマブルバッファ２０２は、入力クロック信号１１０を第１のＮＡＮＤデジタル論理ゲート２３０の第１の入力、第２のＮＡＮＤデジタル論理ゲート２３２の第１の入力、および第ＮのＮＡＮＤデジタル論理ゲート２３４の第１の入力に与えるように構成される。第１のＮＡＮＤデジタル論理ゲート２３０は、入力クロック信号１１０の論理レベルに基づいて、および較正ＦＳＭ２０８から第１のＮＡＮＤデジタル論理ゲート２３０の第２の入力に与えられたデジタルコードＳｅｌ＿ｐ（１）に基づいて、第１のＰＭＯＳトランジスタ２３１を選択的にアクティブにするように構成される。たとえば、第１のＮＡＮＤデジタル論理ゲート２３０は、入力クロック信号１１０が論理高レベルを有し、デジタルコードＳｅｌ＿ｐ（１）が論理高レベルに対応するとき、第１のＰＭＯＳトランジスタ２３１をアクティブにし得る。第１のＰＭＯＳトランジスタ２３１は、第１のＮＡＮＤデジタル論理ゲート２３０の出力に基づいてノード２２５を選択的に充電するように構成される。たとえば、第１のＰＭＯＳトランジスタ２３１は、アクティブになるとバッファ電源電圧（Ｖｓ）に基づいてノード２２５を充電するプルアップトランジスタとして機能し得る。
【００２５】
[0032]  第２のＮＡＮＤデジタル論理ゲート２３２は、入力クロック信号１１０の論理レベルに基づいて、および較正ＦＳＭ２０８から第２のＮＡＮＤデジタル論理ゲート２３２の第２の入力に与えられたデジタルコードＳｅｌ＿ｐ（２）に基づいて、第２のＰＭＯＳトランジスタ２３３を選択的にアクティブにするように構成される。たとえば、第２のＮＡＮＤデジタル論理ゲート２３２は、入力クロック信号１１０が論理高レベルを有し、デジタルコードＳｅｌ＿ｐ（２）が論理高レベルに対応するとき、第２のＰＭＯＳトランジスタ２３３をアクティブにし得る。第２のＰＭＯＳトランジスタ２３３は、第２のＮＡＮＤデジタル論理ゲート２３２の出力に基づいてノード２２５を選択的に充電するように構成される。たとえば、第２のＰＭＯＳトランジスタ２３３は、アクティブになるとバッファ電源電圧（Ｖｓ）に基づいてノード２２５を充電するプルアップトランジスタとして機能し得る。
【００２６】
[0033]  第ＮのＮＡＮＤデジタル論理ゲート２３４は、入力クロック信号１１０のデジタル論理レベルに基づいて、および較正ＦＳＭ２０８から第ＮのＮＡＮＤデジタル論理ゲート２３４の第２の入力に与えられたデジタルコードＳｅｌ＿ｐ（ｎ）に基づいて、第ＮのＰＭＯＳトランジスタ２３５を選択的にアクティブにするように構成される。たとえば、第ＮのＮＡＮＤデジタル論理ゲート２３４は、入力クロック信号１１０が論理高レベルを有し、デジタルコードＳｅｌ＿ｐ（ｎ）が論理高レベルに対応するとき、第ＮのＰＭＯＳトランジスタ２３５をアクティブにし得る。第ＮのＰＭＯＳトランジスタ２３５は、第ＮのＮＡＮＤデジタル論理ゲート２３４の出力に基づいてノード２２５を選択的に充電するように構成される。たとえば、第ＮのＰＭＯＳトランジスタ２３５は、アクティブになるとバッファ電源電圧（Ｖｓ）に基づいてノード２２５を充電するプルアップトランジスタとして機能し得る。
【００２７】
[0034]  プログラマブルバッファ２０２は、入力クロック信号１１０を第１のＮＯＲデジタル論理ゲート２４０の第１の入力、第２のＮＯＲデジタル論理ゲート２４２の第１の入力、および第ＮのＮＯＲデジタル論理ゲート２４４の第１の入力に与えるようにさらに構成される。第１のＮＯＲデジタル論理ゲート２４０は、入力クロック信号１１０のデジタル論理レベルに基づいて、および較正ＦＳＭ２０８から第１のＮＯＲデジタル論理ゲート２４０の第２の入力に与えられたデジタルコードＳｅｌ＿ｎ（１）に基づいて、第１のＮＭＯＳトランジスタ２４１を選択的にアクティブにするように構成される。たとえば、第１のＮＯＲデジタル論理ゲート２４０は、入力クロック信号１１０が論理低レベルを有し、デジタルコードＳｅｌ＿ｎ（１）が論理低レベルに対応するとき、第１のＮＭＯＳトランジスタ２４１をアクティブにし得る。第１のＮＭＯＳトランジスタ２４１は、第１のＮＯＲデジタル論理ゲート２４０の出力に基づいてノード２２５を選択的に放電するように構成される。たとえば、第１のＮＭＯＳトランジスタ２４１は、アクティブになるとノード２２５を接地に放電するプルダウントランジスタとして機能し得る。
【００２８】
[0035]  第２のＮＯＲデジタル論理ゲート２４２は、入力クロック信号１１０のデジタル論理レベルに基づいて、および較正ＦＳＭ２０８から第２のＮＯＲデジタル論理ゲート２４２の第２の入力に与えられたデジタルコードＳｅｌ＿ｎ（２）に基づいて、第２のＮＭＯＳトランジスタ２４３を選択的にアクティブにするように構成される。たとえば、第２のＮＯＲデジタル論理ゲート２４２は、入力クロック信号１１０が論理低レベルを有し、デジタルコードＳｅｌ＿ｎ（２）が論理低レベルに対応するとき、第２のＮＭＯＳトランジスタ２４３をアクティブにし得る。第２のＮＭＯＳトランジスタ２４３は、第２のＮＯＲデジタル論理ゲート２４２の出力に基づいてノード２２５を選択的に放電するように構成される。たとえば、第２のＮＭＯＳトランジスタ２４３は、アクティブになるとノード２２５を接地に放電するプルダウントランジスタとして機能し得る。
【００２９】
[0036]  第ＮのＮＯＲデジタル論理ゲート２４４は、入力クロック信号１１０のデジタル論理レベルに基づいて、および較正ＦＳＭ２０８から第ＮのＮＯＲデジタル論理ゲート２４４の第２の入力に与えられたデジタルコードＳｅｌ＿ｎ（ｎ）に基づいて、第ＮのＮＭＯＳトランジスタ２４５を選択的にアクティブにするように構成される。たとえば、第ＮのＮＯＲデジタル論理ゲート２４４は、入力クロック信号１１０が論理低レベルを有し、デジタルコードＳｅｌ＿ｎ（ｎ）が論理低レベルに対応するとき、第ＮのＮＭＯＳトランジスタ２４５をアクティブにし得る。第ＮのＮＭＯＳトランジスタ２４５は、第ＮのＮＯＲデジタル論理ゲート２４４の出力に基づいてノード２２５を選択的に放電するように構成される。たとえば、第ＮのＮＭＯＳトランジスタ２４５は、アクティブになるとノード２２５を接地に放電するプルダウントランジスタとして機能し得る。
【００３０】
[0037]  図２の特定の例示的な実施形態では、インバータ２４８のペアが、ノード２２５の電圧をバッファし、バッファされた電圧に基づいて出力信号２１２を生成するように構成される。ローパスフィルタ２０４は、出力信号２１２を受信するように構成される。ローパスフィルタ２０４は、出力信号２１２に対応するＤＣレベルを生成するために、（たとえば、出力信号２１２の高周波成分をショートさせ、負荷と並列なキャパシタンスのインピーダンスが減少する結果として直列抵抗の両端間の電圧を低減することによって）出力信号２１２をフィルタするように動作可能な抵抗器とキャパシタとを含み得る。たとえば、ローパスフィルタ２０４は、出力信号２１２をフィルタすることによって、フィルタされた信号２１４を生成し得る。フィルタされた信号２１４は比較器２０６の第１の入力に与えられる。
【００３１】
[0038]  比較器２０６は、第１の入力においてフィルタされた信号２１４を受信し、第２の入力において基準信号２１６を受信するように構成される。比較器２０６は、フィルタされた信号２１４の電圧レベルを基準信号２１６の電圧レベルと比較し、比較に基づいて比較信号２１７を生成するように構成される。基準信号２１６の電圧レベルは所望のデューティサイクルを示し得る。たとえば、基準信号２１６の電圧レベルが１／２ＶＤＤに等しいとき、所望のデューティサイクルは５０パーセントに対応し得る。比較信号２１７は較正ＦＳＭ２０８の入力に与えられる。
【００３２】
[0039]  較正ＦＳＭ２０８は、比較信号２１７を受信し、較正イネーブル信号（Ｃａｌ＿ｅｎａｂｌｅ）２６２を受信したことに応答して出力信号２１２のデューティサイクルを調整するように構成される。たとえば、較正ＦＳＭ２０８は、比較シグナリング２１７に基づいて、出力信号２１２のデューティサイクルが（基準信号２１６と比較して）高すぎるか低すぎるかを監視するように構成される。較正ＦＳＭ２０８は、較正デジタルコード（Ｃａｌ＿ｐ（１：ｎ））２５２の第１のセットを第１のマルチプレクサ２２２に与え、較正デジタルコード（Ｃａｌ＿ｎ（１：ｎ））２５４の第２のセットをマルチプレクサ２２４の第２のセットに与えるようにさらに構成される。
【００３３】
[0040]  動作中、入力クロック信号１１０は、第１のＮＡＮＤデジタル論理ゲート２３０の第１の入力、第２のＮＡＮＤデジタル論理ゲート２３２の第１の入力、および第ＮのＮＡＮＤデジタル論理ゲート２３４の第１の入力に与えられる。入力クロック信号１１０は、５０のパーセントでないデューティサイクルを有し得る（すなわち、入力クロック信号１１０は、各クロックサイクル中の等しい量の時間の間、論理高レベルと論理低レベルとを有し得ない）。第１のマルチプレクサ２２２は、デジタルコードＳｅｌ＿ｐ（１）を第１のＮＡＮＤデジタル論理ゲート２３０の第２の入力に与え、デジタルコードＳｅｌ＿ｐ（２）を第２のＮＡＮＤデジタル論理ゲート２３２の第２の入力に与え、デジタルコードＳｅｌ＿ｐ（ｎ）を第ＮのＮＡＮＤデジタル論理ゲート２３４の第２の入力に与える。第１のマルチプレクサ２２２によって与えられたデジタルコード（すなわち、Ｓｅｌ＿ｐ（１）、Ｓｅｌ＿ｐ（２）、およびＳｅｌ＿ｐ（ｎ））は、所定のデフォルト値または（以下で説明するように）較正ＦＳＭ２０８の出力に応答する値であり得る。第１のマルチプレクサ２２２によって与えられたデジタルコードは、ＮＡＮＤデジタル論理ゲート２３１、２３３、２３５を介してＰＭＯＳトランジスタ２３０、２３２、２３４のうちのいくつかのトランジスタを選択的にアクティブおよび非アクティブにすることによって、ノード２２５が充電する速度（すなわち、充電速度）を制御し得る。
【００３４】
[0041]  プログラマブルバッファ２０２は、入力クロック信号１１０のデジタル電圧レベルに基づいて、および少なくとも１つの動作パラメータ（すなわち、第１のマルチプレクサ２２２によって与えられたデジタルコード（すなわち、Ｓｅｌ＿ｐ（１）、Ｓｅｌ＿ｐ（２）、およびＳｅｌ＿ｐ（ｎ）））に基づいて、ノード２２５を選択的に充電する。たとえば、入力クロック信号１１０が論理高レベル状態にあり、デジタルコードＳｅｌ＿ｐ（１）が論理高レベルに対応するとき、第１のＮＡＮＤ論理ゲート２３０は第１のＰＭＯＳトランジスタ２３１をアクティブにする。アクティブになると、第１のＰＭＯＳトランジスタ２３１は、プルアップトランジスタとして機能し、バッファ電源電圧（Ｖｓ）に基づいてノード２２５を充電する。入力クロック信号１１０が論理高レベル状態にあり、デジタルコードＳｅｌ＿ｐ（２）が論理高レベルに対応するとき、第２のＮＡＮＤ論理ゲート２３２は第２のＰＭＯＳトランジスタ２３３をアクティブにする。アクティブになると、第２のＰＭＯＳトランジスタ２３３は、プルアップトランジスタとして機能し、バッファ電源電圧（Ｖｓ）に基づいてノード２２５を充電する。入力クロック信号１１０が論理高レベル状態にあり、デジタルコードＳｅｌ＿ｐ（ｎ）が論理高レベルに対応するとき、第ＮのＮＡＮＤ論理ゲート２３４は第ＮのＰＭＯＳトランジスタ２３５をアクティブにする。アクティブになると、第ＮのＰＭＯＳトランジスタ２３５は、プルアップトランジスタとして機能し、バッファ電源電圧（Ｖｓ）に基づいてノード２２５を充電する。ノード２２５は、ただ１つのＰＭＯＳトランジスタがアクティブにされるときと比較して、複数のＰＭＯＳトランジスタがアクティブにされるとき、より速い速度で充電する。たとえば、ノード２２５は、第１のＰＭＯＳトランジスタ２３１のみがアクティブにされるときと比較して、第１のＰＭＯＳトランジスタ２３１および第２のＰＭＯＳトランジスタ２３３がアクティブにされるとき、より速い速度で充電し得る。さらに、ノード２２５は、第１のＰＭＯＳトランジスタ２３１および第２のＰＭＯＳトランジスタ２３３のみがアクティブにされるときと比較して、第１のＰＭＯＳトランジスタ２３１、第２のＰＭＯＳトランジスタ２３３、および第ＮのＰＭＯＳトランジスタ２３５がアクティブにされるとき、より速い速度で充電し得る。
【００３５】
[0042]  入力クロック信号１１０はまた、第１のＮＯＲデジタル論理ゲート２４０の第１の入力、第２のＮＯＲデジタル論理ゲート２４２の第１の入力、および第ＮのＮＯＲデジタル論理ゲート２４４の第１の入力に与えられる。第２のマルチプレクサ２２４は、デジタルコードＳｅｌ＿ｎ（１）を第１のＮＯＲデジタル論理ゲート２４０の第２の入力に与え、デジタルコードＳｅｌ＿ｎ（２）を第２のＮＯＲデジタル論理ゲート２４２の第２の入力に与え、デジタルコードＳｅｌ＿ｎ（ｎ）を第ＮのＮＯＲデジタル論理ゲート２４４の第２の入力に与える。第２のマルチプレクサ２２４によって与えられたデジタルコード（すなわち、Ｓｅｌ＿ｎ（１）、Ｓｅｌ＿ｎ（２）、およびＳｅｌ＿ｎ（ｎ））は、（たとえば、すべての論理低レベル、すべての論理高レベル、または論理レベルの別の組合せに対応する）所定のデフォルト値、または（以下で説明するように）較正ＦＳＭ２０８の出力に応答する値であり得る。第２のマルチプレクサ２２４によって与えられたデジタルコードは、ＮＯＲデジタル論理ゲート２４０、２４２、２４４を介してＮＭＯＳトランジスタ２４１、２４３、２４５を選択的にアクティブおよび非アクティブにすることによって、ノード２２５が放電する速度（すなわち、放電速度）を制御し得る。
【００３６】
[0043]  出力信号２１２の低高間信号遷移は、アクティブＰＭＯＳトランジスタ２３１、２３３、２３５の数を減らすことによって、入力クロック信号１１０に対して遅延させられ得る。出力信号２１２の高低間信号遷移は、アクティブＮＭＯＳトランジスタ２４１、２４３、２４５の数を減らすことによって、入力クロック信号１１０に対して遅延させられ得る。出力信号２１２のデューティサイクルは、低高間信号遷移の遅延を調整すること、高低間信号遷移の遅延を調整すること、またはそれらの任意の組合せによって調整され得る。デジタル論理（すなわち、プルアップ回路）の第１のセットおよびデジタル論理（すなわち、プルダウン回路）の第２のセットは独立して調整可能であり得る。
【００３７】
[0044]  出力信号２１２はローパスフィルタ２０４に与えられる。ローパスフィルタ２０４は、出力信号２１２をフィルタし（たとえば、出力信号２１２の高周波成分をショートさせ、負荷と並列なキャパシタンスのインピーダンスが減少する結果として直列抵抗の両端間の電圧を低減し）、出力信号２１２のデューティサイクルを示す電圧レベルを有する、フィルタされた信号２１４を生成する。フィルタされた信号２１４の電圧レベルはＤＣ電圧レベルに対応し得る。フィルタされた信号２１４は比較器２０６の第１の入力に与えられ、電圧レベルを有する基準信号２１６は比較器２０６の第２の入力に与えられる。基準信号２１６の電圧レベルは、ＤＣ電圧レベルに対応し得、所望のデューティサイクル（すなわち、平衡／５０パーセントデューティサイクル）を示し得る。
【００３８】
[0045]  基準信号２１６の電圧レベルは、電源電圧の半分（Ｖｄｄ／２）に等しくまたはほぼ等しくなり得る。たとえば、第１の抵抗器２１８および第２の抵抗器２２０は、直列に接続され得、分圧器を形成するために等しい抵抗を有し得る。基準信号２１６は、第１の抵抗器２１８と第２の抵抗器２２０とを接続するノード２１９において生成される。第１の抵抗器２１８と第２の抵抗器２２０とを接続するノード２１９は、電源電圧（Ｖｄｄ）と接地との和の半分（すなわち、Ｖｄｄ／２）に等しいまたはほぼ等しい電圧レベルを有し得る。Ｖｄｄ／２の電圧レベルは、５０パーセントのデューティサイクル（たとえば、所望のデューティサイクル）を示し得る。
【００３９】
[0046]  比較器２０６は、フィルタされた信号２１４の電圧レベルを基準信号２１６の電圧レベル（たとえば、Ｖｄｄ／２）と比較し、比較信号２１７を介して比較の結果を制御回路１０８に与える。
【００４０】
[0047]  較正ＦＳＭ２０８は、比較の結果に基づいてプログラマブルバッファ２０２の動作パラメータを修正する。たとえば、較正ＦＳＭは、イネーブル信号２６２の値に応答して比較信号２１７を定期的に検査すること（たとえば、比較信号２１７をマイクロ秒ごとにほぼ１回検査すること）によって比較の結果を監視する。比較信号２１７を検査することに応答して、較正ＦＳＭ２０８は、出力信号２１２のデューティサイクルが、基準信号２１６によって示された所望のデューティサイクル（すなわち５０パーセントデューティサイクル）と比較して高すぎるか低すぎるかを判断し得る。出力信号２１２のデューティサイクルが低すぎるとき、較正ＦＳＭ２０８は、第１のマルチプレクサ２２２および第２のマルチプレクサ２２４にデジタルコードを与えることによって、選択的に少なくとも１つのＮＭＯＳトランジスタ２４０、２４２、２４４を非アクティブにすること（すなわち、高低間遷移を遅延させること）、少なくとも１つのＰＭＯＳトランジスタ２３０、２３２、２３４をアクティブにすること（すなわち、低高間遷移を加速すること）、またはそれらの任意の組合せを行い得る。出力信号２１２のデューティサイクルが高すぎるとき、較正ＦＳＭ２０８は、第１のマルチプレクサ２２２および第２のマルチプレクサ２２４にデジタルコードを与えることによって、選択的に少なくとも１つの以前の非アクティブＮＭＯＳトランジスタ２４０、２４２、２４４をアクティブにすること、少なくとも１つの以前のアクティブＰＭＯＳトランジスタ２３０、２３２、２３４を非アクティブにすること、またはそれらの任意の組合せを行い得る。
【００４１】
[0048]  たとえば、較正ＦＳＭ２０８は、ＮＭＯＳトランジスタ２４０、２４２、２４４を選択的にアクティブにし、ＰＭＯＳトランジスタ２３０、２３２、２３４を選択的に非アクティブにするために、較正デジタルコード（Ｃａｌ＿ｐ（１：ｎ））２５２の第１のセットを第１のマルチプレクサ２２２に与え得る。デフォルトコード（Ｄｅｆａｕｌｔ＿ｐ（１：ｎ））２５１の第１のセットも第１のマルチプレクサ２２２に与えられ得る。第１のマルチプレクサ２２２は、バイパス信号（Ｃａｌ＿ｂｙｐａｓｓ）２５０に基づいて、較正デジタルコード（Ｃａｌ＿ｐ（１：ｎ））２５２の第１のセットを与えるべきかデフォルトコード（Ｄｅｆａｕｌｔ＿ｐ（１：ｎ））２５１の第１のセットを与えるべきかを選択する。第１のマルチプレクサ２２２が較正デジタルコード２５２の第１のセットを選択したとき、プログラマブルバッファ２０２は、ノード２２５が充電する速度を調整するために、較正デジタルコード２５２の第１のセットに基づいて少なくとも１つのＰＭＯＳトランジスタ２３０、２３２、２３４を選択的にアクティブまたは非アクティブにし得る。
【００４２】
[0049]  別の例として、較正ＦＳＭ２０８は較正デジタルコード（Ｃａｌ＿ｎ（１：ｎ））２５４の第２のセットを第２のマルチプレクサ２２４に与え得る。デフォルトコード（Ｄｅｆａｕｌｔ＿ｎ（１：ｎ））２５３の第２のセットも第２のマルチプレクサ２２４に与えられ得る。第２のマルチプレクサ２２４は、較正デジタルコード（Ｃａｌ＿ｎ（１：ｎ））２５４の第２のセットを与えるべきか、デフォルトコード（Ｄｅｆａｕｌｔ＿ｎ（１：ｎ））２５３の第２のセットを与えるかを選択する。第２のマルチプレクサ２２４が較正デジタルコード２５４の第２のセットを選択したとき、プログラマブルバッファ２０２は、ノード２２５が放電する速度を調整するために較正デジタルコード２５４の第２のセットに基づいて、少なくとも１つのＮＭＯＳトランジスタ２４０、２４２、２４４を選択的にアクティブまたは非アクティブにし得る。したがって、プログラマブルバッファ２０２の動作パラメータ（たとえば、プルアップトランジスタまたはプルダウントランジスタのアクティブ化または非アクティブ化）は、出力信号２１２のデューティサイクルを所望のデューティサイクルに調整するために修正され得る。
【００４３】
[0050]  図２の回路２００は、したがって、デジタルコードを使用して、出力信号２１２のデューティサイクルを５０パーセント（または別の所望のデューティサイクル）に実質的に等しくなるように調整し得る。デジタルコードは、マルチレーン適用例のために複数のデータ経路に与えられ得る。たとえば、図２の回路２００は、デジタルコードのセットをプログラマブルバッファ２０２に与えることによって１つのデータレーンのためのクロック信号として出力信号２１２のデューティサイクルを較正し得、他のデータレーンを通して伝搬するクロック信号のデューティサイクルを調整するために、デジタルコードの同等のセットを他のデータレーンに関連する他のプログラマブルバッファ（たとえば、デューティサイクル補正バッファ）に分配し得る。
【００４４】
[0051]  図３を参照すると、送信機においてクロック信号のデューティサイクルを調整するように動作可能なシステム３００の特定の例示的な実施形態のブロック図が示されている。システム３００は、プログラマブルバッファ２０２と、ローパスフィルタ２０４と、比較器２０６と、図２の回路２００に関して説明したのと同様の方法で動作する較正ＦＳＭ２０８とを含む。プログラマブルバッファ２０２、プリエンファシス（pre-emphasis）ドライバ３５０、および高速送信機がアナログデータレーン３０３中にある。ローパスフィルタ２０４および比較器２０６はトップレベルアナログ領域３０５中にある。較正ＦＳＭ２０８はトップレベルデジタル領域３０７中にある。アナログデータレーン３０３とトップレベルアナログ領域３０５とトップレベルデジタル領域３０７との各々は異なる電圧領域に対応し得る。第１のレベルシフタ３４０、第２のレベルシフタ３４２、および第３のレベルシフタ３４６は、アナログデータレーン３０３とトップレベルアナログ領域３０５とトップレベルデジタル領域３０７との間でのシグナリングを可能にする。
【００４５】
[0052]  プログラマブルバッファ２０２、プリエンファシスドライバ３５０、および高速送信機３５２は第１のアナログデータレーン３０３中に含まれる。１つまたは複数の他のアナログデータレーン（たとえば、図示されない４つの他のアナログデータレーン）が、類似するデバイスを含み得る。較正ＦＳＭ２０８からのフィードバック（たとえば、デジタルコード）は、各プログラマブルバッファ（たとえば、プログラマブルバッファ２０２および４つの他のデータレーンに関連するプログラマブルバッファ）が、図２に関して説明したように、第１のアナログデータレーン３０３のデューティサイクルフィードバックに基づいて出力信号の対応するデューティサイクルを調整し得るように、アナログデータレーン（たとえば、第１のアナログデータレーン３０３および４つの他のアナログデータレーン）の各々の中に含まれるプログラマブルバッファに与えられる。
【００４６】
[0053]  第１のレベルシフタ３４０は、入力クロック信号１１０を受信し、入力クロック信号１１０の電圧レベルをデジタル領域からアナログ領域における対応する電圧レベルにシフトするように構成される。たとえば、第１のレベルシフタ３４０は、デジタル領域における電圧を有する入力クロック信号１１０をアナログ領域における電圧を有する信号にシフトし得る。シフトは、１．８アナログボルト当たり０．９デジタルボルトの比に基づいて入力クロック信号１１０の電圧レベルをアップコンバートすることを含み得る。第１のレベルシフタ３４０は、入力クロック信号１１０をプログラマブルバッファ２０２に与えるようにさらに構成される。
【００４７】
[0054]  第２のレベルシフタ３４２は、比較信号２１７を受信し、比較信号２１７の電圧レベルをアナログ領域からデジタル領域における対応する電圧レベルにシフトするように構成される。たとえば、第２のレベルシフタ３４２は、アナログ領域における電圧を有する比較信号２１７をデジタル領域における電圧を有する信号にシフトし得る。シフトは、０．９デジタルボルト当たり１．８アナログボルトの比に基づいて比較信号２１７の電圧レベルをダウンコンバートすることを含み得る。第２のレベルシフタ３４２は、比較信号２１７を較正ＦＳＭ２０８に与えるようにさらに構成される。
【００４８】
[0055]  第３のレベルシフタ３４６は、プログラマブルバッファ２０２の動作パラメータを修正するために利用されるデジタルコードに対応する制御信号３２２を受信するように構成される。第３のレベルシフタ３４６は、制御信号３２２の電圧レベルをデジタル領域からアナログ領域における対応する電圧レベルにシフトするようにさらに構成される。第３のレベルシフタは、制御信号３２２を第１のデータレーンのプログラマブルバッファ２０２と他の４つのアナログデータレーン（図示せず）のためのプログラマブルバッファとに与え得る。
【００４９】
[0056]  動作中、プログラマブルバッファ２０２は、入力クロック信号１１０を受信し、出力信号２１２を生成する。出力信号２１２は、ローパスフィルタ２０４に与えられる前にパスゲート３４８に与えられる。ローパスフィルタ２０４は、図２で説明したように、出力信号２１２のデューティサイクルを示す電圧レベルを有するフィルタされた信号２１４を生成するために、出力信号２１２をフィルタする。図２で説明したように、フィルタされた信号２１４は比較器２０６の第１の入力に与えられ、基準信号２１６は比較器２０６の第２の入力に与えられる。比較器２０６の比較信号２１７（すなわち、フィルタされた信号２１４の電圧レベルと基準信号２１６の電圧レベルとの間の比較の結果）は、較正ＦＳＭ２０８に与えられる前にレベルシフタ３４２に与えられる。較正ＦＳＭ２０８の出力３２２が、動作パラメータを修正するために第３のレベルシフタ３４６を介してプログラマブルバッファ２０２に与えられる。較正ＦＳＭ２０８の出力３２２は、図２に関して説明したように、較正デジタルコード（Ｃａｌ＿ｐ（１：ｎ））２５２の第１のセットと較正デジタルコード（Ｃａｌ＿ｎ（１：ｎ））２５４の第２のセットに対応し得る。プログラマブルバッファ２０２は第１のアナログデータレーン３０３に対応し得、プログラマブルバッファ２０２の動作パラメータを修正することは、結果として、第１のアナログデータレーン３０３の出力信号２１２のデューティサイクルを５０パーセントになるように調整することになり得る。出力信号２１２のデューティサイクルを５０パーセントに調整することは、プログラマブルバッファ２０２の解像度に応じて（たとえば、より多い選択可能なトランジスタをもつプログラマブルバッファは、より少ない選択可能なトランジスタをもつプログラマブルバッファよりも高い解像度を有し、高い精度を可能にし得る）、５０パーセントにほぼ等しいデューティサイクルを達成するために較正ＦＳＭ２０８のデジタルコードを調整する複数のサイクルを必要とし得る。較正ＦＳＭ２０８の出力３２２はまた、４つの他のアナログデータレーン（図示せず）の出力信号（図示せず）のデューティサイクルを５０パーセントに調整するために４つの他のプログラマブルバッファ（図示せず）に与えられる。
【００５０】
[0057]  出力信号２１２はさらにプリエンファシスドライバ３５０に与えられる。プリエンファシスドライバ３５０は出力信号２１２中の遷移エッジをブーストし得る。プリエンファシスドライバ３５０の出力は高速送信機３５２に与えられる。高速送信機３５２の出力は、通信チャネル（図示せず）上で送信されるべき差分信号として第１のパッド３５４と第２のパッド３５６とに与えられる。
【００５１】
[0058]  図３のシステム３００は、したがって、デジタルコードを使用して出力信号２１２のデューティサイクルを５０パーセントに実質的に等しくなるように調整し得、これにより、マルチレーン適用例においてあらゆるデータレーンのためのデューティサイクルを調整するように構成されたハードウェア構成要素を複製することと比較して、マルチレーン適用例のための拡張効率が改善され得る。たとえば、図３のシステム３００は、プログラマブルバッファ２０２にデジタルコードのセットを与えることによって第１のアナログデータレーン３０３の出力信号２１２のデューティサイクルを調整し、デジタルコードの同等のセットを４つの他のアナログデータレーンのプログラマブルバッファに分配し得る。
【００５２】
[0059]  図４を参照すると、クロック信号の位相を調整するように動作可能な回路４００特定の例示的な実施形態の図が示されている。回路４００は、クロック位相発生器４０１と、ローパスフィルタ４０４と、比較器４０６と、較正有限状態機械（ＦＳＭ）４０８とを含む。ローパスフィルタ４０４は図１のローパスフィルタ１０４に対応し得、比較器４０６は図１の比較器１０６に対応し得、較正ＦＳＭ４０８は図１の制御回路１０８に対応し得る。
【００５３】
[0060]  クロック位相発生器４０１は、プログラマブル遅延要素４０２と、ＡＮＤデジタル論理ゲート４０３とを含む。クロック位相発生器４０１は図１のプログラマブル回路１０２内にあり得る。プログラマブル遅延要素４０２は、入力クロック信号４１０と制御信号４２２とを受信するように構成される。プログラマブル遅延要素４０２はさらに、遅延クロック信号４１１を生成し、遅延クロック信号４１１をＡＮＤデジタル論理ゲートの第２の入力に与えるように構成される。プログラマブル遅延要素４０２の遅延（すなわち、遅延クロック信号４１１の位相）は、制御信号４２２に基づいて調整可能であり得る。ＡＮＤデジタル論理ゲート４０２は、第１の入力において入力クロック信号４１０を受信し、第２の入力において遅延クロック信号４１１を受信するように構成される。ＡＮＤデジタル論理ゲート４０３はさらに、入力クロック信号４１０と遅延クロック信号４１１とに基づいて重複信号４１２を生成するように構成される。
【００５４】
[0061]  ローパスフィルタ４０４は、重複信号４１２を受信するように構成される。ローパスフィルタ４０４は、重複信号４１２をフィルタするように動作可能な抵抗器とキャパシタとを含み得る。たとえば、ローパスフィルタ４０４は、重複信号４１２をフィルタすることを介して（たとえば、重複信号４１２の高周波成分をショートさせ、負荷と並列なキャパシタンスのインピーダンスが減少することの結果として直列抵抗の両端間の電圧を低減することによって）、電圧レベルを有するフィルタされた信号４１４を生成するために得る。フィルタされた信号４１４の電圧レベルは遅延クロック信号４１１の位相を示し得る。フィルタされた信号４１４は比較器４０６の第１の入力に与えられる。
【００５５】
[0062]  比較器４０６は、第１の入力においてフィルタされた信号４１４を受信し、第２の入力において基準信号４１６を受信するように構成される。比較器４０６は、フィルタされた信号４１４の電圧レベルを基準信号４１６の電圧レベルと比較し、比較に基づいて比較信号４１７を生成するように構成される。比較信号４１７は遅延クロック信号４１１の位相に対応し得る。比較信号４１７は較正ＦＳＭ４０８の入力に与えられる。
【００５６】
[0063]  較正ＦＳＭ４０８は、比較信号４１７を受信し、較正イネーブル信号（Ｃａｌ＿ｅｎａｂｌｅ）４６２を受信したことに応答してプログラマブル遅延要素４０２の遅延を調整するように構成されたデジタル回路を含み得る。たとえば、較正ＦＳＭ４０８は、較正デジタルコードの直近に選択されたセットに基づく遅延クロック信号４１１の位相が入力クロック信号４１０と比較して大きすぎるのか小さすぎるのかを監視するように構成される。較正ＦＳＭ４０８は、プログラマブル遅延要素４０２に較正デジタルコードの更新されたセットを与えるために、比較信号４１７を介して遅延クロック信号４１１の位相を監視するように構成される。較正デジタルコードのセットはプログラマブル遅延要素４０２の遅延を調整し得る。
【００５７】
[0064]  動作中、第１の位相を有する入力クロック信号４１０は、プログラマブル遅延要素４０２の入力およびＡＮＤデジタル論理ゲート４０３の第１の入力に与えられる。プログラマブル遅延要素４０２は、第２の位相を有する遅延クロック信号４１１を生成し、遅延クロック信号４１１をＡＮＤデジタル論理ゲート４０３の第２の入力に与える。
【００５８】
[0065]  ＡＮＤデジタル論理ゲート４０３は、入力クロック信号４１０の第１の位相および遅延クロック信号４１１の第２の位相に基づいて重複信号４１２を生成する。たとえば、入力クロック信号４１０と遅延クロック信号４１１の両方が論理高レベルにある期間中、ＡＮＤデジタル論理ゲート４０３は、論理高レベルを有する重複信号４１２を生成する。入力クロック信号４１０または遅延クロック信号４１１のいずれか（または両方）が論理低レベルにある期間中、重複信号４１２は論理低レベルを有する。したがって、重複信号４１２は、入力クロック信号４１０と遅延クロック信号４１１の両方がデジタル高論理レベルを有するとき、時間期間を表す幅を有するパルス（すなわち、周期パルス）に対応し得る。重複信号４１２はローパスフィルタ４０４に与えられる。ローパスフィルタ４０４は、フィルタされた信号４１４を生成するために重複信号４１２をフィルタする。フィルタされた信号４１４の電圧レベルは、遅延クロック信号４１１の第２の位相を示す（すなわち、電圧レベルは重複信号４１２のデューティサイクルに対応し、重複信号４１２のデューティサイクルは、入力クロック信号４１０と比較した遅延クロック信号４１１の位相遅延に対応する）。フィルタされた信号４１４は比較器４０６の第１の入力に与えられ、基準信号４１６は比較器４０６の第２の入力に与えられる。
【００５９】
[0066]  基準信号４１６の電圧レベルは遅延クロック信号４１１の所望の位相遅延を表す。たとえば、遅延クロック信号４１１の所望の位相遅延が９０度である場合、基準信号４１６の電圧レベルは９０／３６０ＶＤＤまたは１／４ＶＤＤになる。遅延クロック信号４１１の所望の位相遅延が６０度である場合、基準信号４１６の電圧レベルは６０／３６０ＶＤＤまたは１／６ＶＤＤになる。基準信号４１６の電圧レベルは、第１の抵抗器４１８の抵抗値および第２の抵抗器４２０の抵抗値に応答して変わり得る。たとえば、第１の抵抗器４１８が第２の抵抗器４２０の抵抗よりも３倍大きい抵抗を有する場合、ノード４１９（および基準信号４１６の電圧レベル）は１／４ＶＤＤのＤＣ電圧レベルを有することになる。代替的に、第１の抵抗器４１８と第２の抵抗器４２０とが等しい抵抗値を有する場合、ノード４１９は１／２ＶＤＤの電圧レベルを有することになる。
【００６０】
[0067]  比較器４０６は、フィルタされた信号４１４の電圧レベルを基準信号４１６の電圧レベルと比較し、比較の結果を較正ＦＳＭ４０８に与える。較正ＦＳＭ４０８は、プログラマブル遅延要素４０２の遅延を調整するために、デジタルコードを生成し、（デジタルコードに対応する）制御信号４２２をプログラマブル遅延要素４０２に与える。デジタルコードは、遅延クロック信号４１１の第２の位相を調整するためにプログラマブル遅延要素４０２の動作パラメータを調整し得る。例示のために、プログラマブル遅延要素４０２は図２のプログラマブルバッファ２０２を含み得、コードは、入力クロック信号４１０の遷移を選択的に遅延させるために使用され得る。別の例として、プログラマブル遅延要素４０２は、直列に結合されたインバータのチェーンなどの複数の遅延要素を含み得、各デジタルコードは、チェーン中の対応するインバータの出力を選択し得る。たとえば、プログラマブル遅延要素４０２の遅延を調整することは、結果として、遅延クロック信号４１１の第２の位相（すなわち、入力クロック信号４１０に対する遅延クロック信号４１１の位相）を所望の位相に調整することになり得る。
【００６１】
[0068]  図４の回路４００は、したがって、複数のクロック位相のために必要とされる遅延要素の数を減らしながら、遅延クロック信号４１１の位相を調整し得る。たとえば、図４の回路４００は、プログラマブル遅延要素４０２に与えられたデジタルコードを使用して遅延クロック信号４１１の位相を調整し、複数の遅延要素または複数のクロック分配を使用する従来のシステムに関連する面積および電力使用量の増加を回避し得る。
【００６２】
[0069]  図５を参照すると、クロック信号のデューティサイクルを調整する方法５００の特定の実施形態のフローチャートが示されている。例示的な一実施形態では、方法５００は、図１のシステム１００、図２の回路２００、または図３のシステム３００を使用して実行され得る。
【００６３】
[0070]  方法５００は、５０２において、プログラマブルバッファにおいて入力クロック信号を受信することを含む。たとえば、図１では、プログラマブル回路１０２は入力クロック信号１１０を受信し得る。別の例として、図２では、プログラマブルバッファ２０２は入力クロック信号１１０を受信し得る。
【００６４】
[0071]  ５０４において、電圧レベルを有するフィルタされた信号を生成するために、プログラマブルバッファからの出力信号をフィルタする。たとえば、図２では、ローパスフィルタ２０４は、電圧レベルを有するフィルタされた信号２１４を生成するために、プログラマブルバッファ２０２からの出力信号２１２をフィルタし得る。電圧レベルは出力信号のデューティサイクルを示し得る。たとえば、図２では、フィルタされた信号２１４の電圧レベルは出力信号２１２のデューティサイクルを示し得る。５０６において、電圧レベルを基準電圧と比較する。たとえば、図２では、比較器２０６は、フィルタされた信号２１４の電圧レベルを基準信号２１６の電圧レベル（すなわち、基準電圧）と比較し得る。
【００６５】
[0072]  ５０８において、出力信号のデューティサイクルを調整するためにプログラマブルバッファの少なくとも１つの動作パラメータを修正する。たとえば、図２では、較正ＦＳＭ２０８は、出力信号２１２のデューティサイクルを調整するためにプログラマブルバッファ２０２の動作パラメータを修正し得る。較正ＦＳＭ２０８は、ＰＭＯＳトランジスタ２３０、２３２、２３４の個体トランジスタを選択的にアクティブにするために較正デジタルコード（Ｃａｌ＿ｐ（１：ｎ））２５２の第１のセットを第１のマルチプレクサ２２２に与え得る。デフォルトコード（Ｄｅｆａｕｌｔ＿ｐ（１：ｎ））２５１の第１のセットも第１のマルチプレクサ２２２に与えられ得る。第１のマルチプレクサ２２２は、バイパス信号（Ｃａｌ＿ｂｙｐａｓｓ）２５０に基づいて、較正デジタルコード（Ｃａｌ＿ｐ（１：ｎ））２５２の第１のセットを与えるべきかデフォルトコード（Ｄｅｆａｕｌｔ＿ｐ（１：ｎ））２５１の第１のセットを与えるべきかを選択する。第１のマルチプレクサ２２２が較正デジタルコード２５２（すなわち、（Ｃａｌ＿ｐ（１：ｎ））に対応する（Ｓｅｌ＿ｐ（１：ｎ）））の第１のセットを選択したとき、プログラマブルバッファ２０２は、ノード２２５が充電する速度を調整するために、較正デジタルコード２５２の第１のセットに基づいて少なくとも１つのＰＭＯＳトランジスタ２３０、２３２、２３４を選択的にアクティブまたは非アクティブにし得る。較正ＦＳＭ２０８はまた、較正デジタルコード（Ｃａｌ＿ｎ（１：ｎ））２５４の第２のセットを第２のマルチプレクサ２２４に与え得る。デフォルトコード（Ｄｅｆａｕｌｔ＿ｎ（１：ｎ））２５３の第２のセットも第２のマルチプレクサ２２４に与えられ得る。第２のマルチプレクサ２２４は、較正デジタルコード（Ｃａｌ＿ｎ（１：ｎ））２５４の第２のセットを与えるべきか、デフォルトコード（Ｄｅｆａｕｌｔ＿ｎ（１：ｎ））２５３の第２のセットを与えるべきかを選択する。第２のマルチプレクサ２２４が較正デジタルコード２５４（すなわち、（（Ｃａｌ＿ｎ（１：ｎ））に対応するＳｅｌ＿ｎ（１：ｎ）））の第２のセットを選択したとき、プログラマブルバッファ２０２は、ノード２２５が放電する速度を調整するために、較正デジタルコード２５４の第２のセットに基づいて少なくとも１つのＰＭＯＳトランジスタ２４０、２４２、２４４を選択的にアクティブまたは非アクティブにし得る。別の例として、プロセッサは、出力信号２１２のデューティサイクルを調整するためにプログラマブルバッファ２０２の動作パラメータを修正するために、デジタルコードのセットを選択するようにプログラムされ得る。プロセッサは、出力２１２のデューティサイクルと所望のデューティサイクルとの間の比較に対応する信号（たとえば、比較信号２１７）を受信することに応答して、デジタルコードのセットを選択し得る。したがって、プログラマブルバッファ２０２の動作パラメータは、出力信号２１２のデューティサイクルを調整するために修正され得る。
【００６６】
[0073]  方法５００は、マルチレーン適用例のために使用され得るデジタルコードを使用して、出力信号２１２のデューティサイクルを５０パーセントに実質的に等しくなるように調整し得る。プログラマブルバッファ２０２にデジタルコードのセットを与えることによって１つのデータレーンが較正され得、マルチレーン適用例のためのデューティサイクル補正バッファをもつ他のデータレーンにデジタルコードの同等のセットが分配され得る。
【００６７】
[0074]  図５の方法５００は、出力信号２１２のデューティサイクルがほぼ所望のデューティサイクルになるまで出力信号２１２のデューティサイクルを調整するために、デジタルコードを使用して出力信号２１２のデューティサイクルを５０パーセント（または別の所望のデューティサイクル）に実質的に等しくなるように調整し得ることを諒解されよう。デジタルコードは、マルチレーン適用例のために複数のデータ経路に与えられ得る。たとえば、図５の方法５００は、プログラマブルバッファ２０２にデジタルコードのセットを与えることによって１つのデータレーンのためのクロック信号として使用されるべき出力信号２１２のデューティサイクルを較正するために使用され得、他のデータレーンを通して伝搬するクロック信号のデューティサイクルを調整するために、デジタルコードの同等のセットを他のデータレーンに関連する他のプログラマブルバッファ（たとえば、デューティサイクル補正バッファ）に分配し得る。
【００６８】
[0075]  図６を参照すると、クロック信号の位相を調整する方法６００特定の実施形態のフローチャートが示されている。例示的な一実施形態では、方法６００は、図１のシステム１００または図４の回路４００によって実行され得る。
【００６９】
[0076]  方法６００は、６０２において、入力クロック信号を受信することを含む。たとえば、図１では、プログラマブル回路１０２は入力クロック信号１１０を受信し得る。別の例として、図４では、プログラマブル遅延要素４０２は入力クロック信号４１０を受信し得る。
【００７０】
[0077]  ６０４において、プログラマブル遅延要素において遅延クロック信号を生成する。たとえば、図４では、プログラマブル遅延要素４０２は遅延クロック信号４１１を生成し得る。６０６において、入力クロック信号と遅延クロック信号とに基づいて重複信号を生成する。たとえば、図４では、ＡＮＤデジタル論理ゲート４０３は、入力クロック信号４１０と遅延クロック信号４１１とに基づいて重複信号４１２を生成し得る。入力クロック信号４１０と遅延クロック信号４１１の両方が論理高レベルにある期間中、重複信号４１２は論理高レベルを有し得る。入力クロック信号４１０または遅延クロック信号４１１のいずれかまたは両方が論理低レベルにある期間中、重複信号４１２は論理低レベルを有し得る。
【００７１】
[0078]  ６０８において、電圧レベルを有するフィルタされた信号を生成するために重複信号をフィルタする。たとえば、図４では、ローパスフィルタ４０４は、電圧レベルを有するフィルタされた信号４１４を生成するために重複信号４１２をフィルタし得る。電圧レベルは、入力クロック信号４１０と比較した遅延クロック信号４１１の位相を示し得る。６１０において、制御信号を生成するために電圧レベルを基準電圧と比較する。たとえば、比較器４０６は、フィルタされた信号４１４の電圧レベルを基準信号４１６の基準電圧と比較し得る。比較器４０６はさらに、制御信号４２２を生成するために比較の結果を較正ＦＳＭ４０８に与え得る。
【００７２】
[0079]  制御信号に応答してプログラマブル遅延要素の遅延が調整され得る。たとえば、図４では、較正ＦＳＭ４０８は、プログラマブル遅延要素４０２の遅延を調整するために制御信号４２２をプログラマブル遅延要素４０２に与える。制御信号４２２は、プログラマブル遅延要素４０２を遅延クロック信号４１１の第２の位相（すなわち、遅延）を調整するように構成する、デジタルコードに対応し得る。たとえば、プログラマブル遅延要素４０２の遅延を調整することは、結果として、遅延クロック信号４１１の第２の位相（すなわち、入力クロック信号４１０に対する遅延クロック信号の位相）を所望の位相に調整することになり得る。
【００７３】
[0080]  方法６００は、複数のクロック位相のために必要とされる遅延要素の数を減らしながら、遅延クロック信号４１１の位相を調整し得る。たとえば、遅延クロック信号４１１の位相は、面積および電力使用量を増加させ得る複数の遅延要素または複数のクロック分配を利用するのではなく、プログラマブル遅延要素４０２に与えられたデジタルコードを使用して調整され得る。
【００７４】
[0081]  図７を参照すると、クロック信号のデューティサイクルおよび位相を調整するように動作可能な構成要素を含むワイヤレスデバイス７００のブロック図が示されている。デバイス７００は、メモリ７３２に結合されたデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ７１０を含む。
【００７５】
[0082]  図７はまた、プロセッサ７１０とディスプレイ７２８とに結合されたディスプレイコントローラ７２６を示す。ディスプレイコントローラ７２６は、較正ＦＳＭ（ＦＳＭ）およびプログラマブル回路７７２に結合された電圧制御発振器（ＶＣＯ）７７０をもつ位相ロックループ（ＰＬＬ：phase-locked loop）を含み得る。例示的な実施形態では、較正ＦＳＭおよびプログラマブル回路７７２は、図１のプログラマブル回路１０２および制御回路１０８、図２のプログラマブルバッファ２０２および制御回路１０８、図３のプログラマブルバッファ２０２および制御回路１０８、または図４のクロック位相発生器４０１および較正ＦＳＭ４０８を含み得る。較正ＦＳＭおよびプログラマブル回路７７２は、図２の出力信号２１２および図４の遅延クロック信号４１１に関して説明したように、ＰＬＬ７７０によって生成され得るクロック信号のデューティサイクルおよび／または位相を調整し得る。特定の実施形態では、較正ＦＳＭおよびプログラマブル回路７７２は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ：serializer/deserializer）インターフェースまたは複数のデータレーンを使用する別の高速インターフェースなど、ディスプレイ７２８の高速インターフェースにおいて使用するためのクロック信号を生成するために、図５の方法５００および／または図６の方法６００を実行し得る。
【００７６】
[0083]  コーダ／デコーダ（コーデック）７３４もプロセッサ７１０に結合され得る。スピーカー７３６およびマイクロフォン７３８はコーデック７３４に結合され得る。図７はまた、ワイヤレスコントローラ７４０がプロセッサ７１０とワイヤレスアンテナ７４２とに結合され得ることを示す。
【００７７】
[0084]  特定の実施形態では、ワイヤレスコントローラ７４０とワイヤレスアンテナ７４２との間に配設された無線周波数（ＲＦ）インターフェース７８０が、較正有限状態機械（ＦＳＭ）およびプログラマブル回路７９２に結合された電圧制御発振器（ＶＣＯ）７９０をもつ位相ロックループ（ＰＬＬ）を含む。例示的な実施形態では、較正ＦＳＭおよびプログラマブル回路７９２は、図１のプログラマブル回路１０２および制御回路１０８、図２のプログラマブルバッファ２０２および制御回路１０８、図３のプログラマブルバッファ２０２および制御回路１０８、または図４のクロック位相発生器４０１および較正ＦＳＭ４０８を含み得る。較正ＦＳＭおよびプログラマブル回路７９２は、図２の出力信号２１２および図４の遅延クロック信号４１１に関して説明したように、ＰＬＬ７７０によって生成され得るクロック信号のデューティサイクルおよび／または位相を調整し得る。特定の実施形態では、較正ＦＳＭおよびプログラマブル回路７９２は、図５の方法５００および／または図６の方法６００を実行し得る。
【００７８】
[0085]  メモリ７３２は、実行可能命令７５６を含む有形の非一時的プロセッサ可読記憶媒体であり得る。命令７５６は、プログラマブル回路７７２、７９２中に含まれ得るプログラマブルバッファの少なくとも１つの動作パラメータを修正するために、プロセッサ７１０または較正有限機械７７２、７９２内のプロセッサなど、プロセッサによって実行され得る。プログラマブルバッファの少なくとも１つの動作パラメータが修正されるとき、プログラマブルバッファは、少なくとも１つの動作パラメータに基づいて出力信号のデューティサイクルを調整し得る。命令７５６はまた、制御信号を生成し、制御信号をプログラマブル回路７７２、７９２中に含まれ得るプログラマブル遅延要素に与えるように実行可能であり得る。制御信号がプログラマブル遅延要素に与えられるとき、プログラマブル遅延要素は、制御信号に基づいて遅延クロック信号の遅延を調整し得る。
【００７９】
[0086]  特定の実施形態では、プロセッサ７１０、ディスプレイコントローラ７２６、メモリ７３２、コーデック７３４、およびワイヤレスコントローラ７４０は、システムインパッケージまたはシステムオンチップデバイス７２２中に含まれる。特定の実施形態では、入力デバイス７３０および電源７４４はシステムオンチップデバイス７２２に結合される。その上、特定の実施形態では、図７に示すように、ディスプレイ７２８、入力デバイス７３０、スピーカー７３６、マイクロフォン７３８、ワイヤレスアンテナ７４２、および電源７４４は、システムオンチップデバイス７２２の外部にある。ただし、ディスプレイ７２８、入力デバイス７３０、スピーカー７３６、マイクロフォン７３８、ワイヤレスアンテナ７４２、および電源７４４の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス７２２の構成要素に結合され得る。
【００８０】
[0087]  説明した実施形態に関連して、装置は、出力信号を生成し、出力信号のデューティサイクルを調整するための手段を含む。たとえば、出力信号を生成し、出力信号のデューティサイクルを調整するための手段は、図１のプログラマブル回路１０２、図２のプログラマブルバッファ２０２、図３のプログラマブルバッファ２０２、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、出力信号を生成し、出力信号のデューティサイクルを調整するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８１】
[0088]  本装置はまた、電圧レベルを有するフィルタされた信号を生成するために出力信号をフィルタする手段を含み得る。電圧レベルは出力信号のデューティサイクルを示し得る。たとえば、出力信号をフィルタするための手段は、図１のローパスフィルタ１０４、図２のローパスフィルタ２０４、図３のローパスフィルタ２０４、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、電圧レベルを有するフィルタされた信号を生成するために出力信号をフィルタするための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８２】
[0089]  本装置はさらに、電圧レベルを基準電圧と比較するための手段を含み得る。たとえば、電圧レベルを基準電圧と比較するための手段は、図１の比較器１０６、図２の比較器２０６、図３の比較器２０６、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、電圧レベルを基準電圧と比較するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８３】
[0090]  本装置はまた、出力信号のデューティサイクルを調整するために、生成するための手段の少なくとも１つの動作パラメータを修正するための手段を含み得る。たとえば、少なくとも１つの動作パラメータを修正するための手段は、図１の制御回路１０８、図２の較正ＦＳＭ２０８、図３の較正ＦＳＭ２０８、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、出力信号のデューティサイクルを調整するために少なくとも１つ動作パラメータを修正するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８４】
[0091]  説明した実施形態と併せて、装置は、入力クロック信号を受信したことに応答して遅延クロック信号を生成するための手段を含む。たとえば、遅延クロック信号を生成するための手段は、図１のプログラマブル回路１０２、図４のプログラマブル遅延要素４０２を含むクロック位相発生器４０１、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、遅延クロック信号を生成するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８５】
[0092]  装置はまた、入力クロック信号と遅延クロック信号とに基づいて重複信号を生成するための手段を含み得る。たとえば、重複信号を生成するための手段は、図１のプログラマブル回路１０２、図４のＡＮＤデジタル論理ゲート４０３を含むクロック位相発生器４０１、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、重複クロック信号を生成するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８６】
[0093]  装置はまた、電圧レベルを有するフィルタされた信号を生成するために重複信号をフィルタするための手段を含み得る。たとえば、重複信号をフィルタするための手段は、図１のローパスフィルタ１０４、図４のローパスフィルタ４０４、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、電圧レベルを有するフィルタされた信号を生成するために重複信号をフィルタするための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８７】
[0094]  装置はまた、制御信号を生成するために電圧レベルを基準電圧と比較するための手段を含み得る。たとえば、電圧レベルを基準電圧と比較するための手段は、図１の比較器１０６、図４の比較器４０６、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、電圧レベルを基準電圧と比較するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。制御信号を生成するための手段は、図１の制御回路１０８、図４の較正ＦＳＭ４０８、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、制御信号を生成するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８８】
[0095]  装置はまた、制御信号に応答してプログラマブル遅延要素の遅延を調整するための手段を含み得る。たとえば、プログラマブル遅延要素の遅延を調整するための手段は、図１の制御回路１０８、図４の較正ＦＳＭ４０８、図７のプログラマブル回路および較正ＦＳＭ７７２、図７のプログラマブル回路および較正ＦＳＭ７９２、図７の命令７５６を実行するようにプログラムされたプロセッサ７１０、プログラマブル遅延要素の遅延を調整するための１つまたは複数の他のデバイス、回路、モジュール、または命令、あるいはそれらの任意の組合せを含み得る。
【００８９】
[0096]  上記の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）中に設計され、構成され得る。一部または全部のそのようなファイルは、そのようなファイルに基づいてデバイスを作製する作製ハンドラに与えられ得る。得られた製品は、次いで半導体ダイに切断され、半導体チップにパッケージングされる半導体ウエハを含む。次いでこれらのチップは、上記で説明したデバイス内で採用される。図８に、電子デバイス製造プロセス８００の特定の例示的な実施形態を示す。
【００９０】
[0097]  物理デバイス情報８０２は、調査コンピュータ８０６においてなど、製造プロセス８００において受信される。物理デバイス情報８０２は、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含むデバイスなど、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、半導体デバイスは、図１のプログラマブル回路１０２、図１〜図４のローパスフィルタ１０４〜４０４、図１〜図４の比較器１０６〜４０６、図１〜図４の較正ＦＳＭ１０８〜４０８、図２および図３のプログラマブルバッファ２０２〜３０２、図３のプリエンファシスドライバ３５０、図３の送信機３５２、図３のパスゲート３４８、図３のレベルシフタ３４０、３４２、３４６、図４のプログラマブル遅延要素４０２、図４のＡＮＤデジタル論理ゲート４０３、図７の較正有限状態機械およびプログラマブル回路７７２、７９２、あるいはそれらの任意の組合せを含み得る。たとえば、物理デバイス情報８０２は、調査コンピュータ８０６に結合されたユーザインターフェース８０４を介して入力される物理パラメータと、材料特性と、構造情報とを含み得る。調査コンピュータ８０６は、メモリ８１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ８０８を含む。メモリ８１０は、ファイルフォーマットに準拠し、ライブラリファイル８１２を生成するために、プロセッサ８０８に物理デバイス情報８０２を変換させるように実行可能であるコンピュータ可読命令を記憶し得る。
【００９１】
[0098]  特定の実施形態では、ライブラリファイル８１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル８１２は、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含む半導体デバイスのライブラリを含み得る。たとえば、半導体デバイスは、図１のプログラマブル回路１０２、図１〜図４のローパスフィルタ１０４〜４０４、図１〜図４の比較器１０６〜４０６、図１〜図４の較正ＦＳＭ１０８〜４０８、図２および図３のプログラマブルバッファ２０２〜３０２、図３のプリエンファシスドライバ３５０、図３の送信機３５２、図３のパスゲート３４８、図３のレベルシフタ３４０、３４２、３４６、図４のプログラマブル遅延要素４０２、図４のＡＮＤデジタル論理ゲート４０３、図７の較正有限状態機械およびプログラマブル回路７７２、７９２、または、電子設計オートメーション（ＥＤＡ）ツール８２０とともに使用するために与えられる、それらの任意の組合せを含み得る。
【００９２】
[0099]  ライブラリファイル８１２は、メモリ８１８に結合された、１つまたは複数の処理コアなどのプロセッサ８１６を含む設計コンピュータ８１４においてＥＤＡツール８２０と連携して使用され得る。ＥＤＡツール８２０は、設計コンピュータ８１４のユーザが、ライブラリファイル８１２の図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、または、それらの任意の組合せを含むデバイスを設計することを可能にするために、メモリ８１８にプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ８１４のユーザは、設計コンピュータ８１４に結合されたユーザインターフェース８２４を介して回路設計情報８２２を入力し得る。回路設計情報８２２は、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含む半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。例示のために、回路設計特性は、回路設計中の特定の回路および他の要素との関係の識別情報、配置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
【００９３】
[00100]  設計コンピュータ８１４は、ファイルフォーマットに準拠するために、回路設計情報８２２を含む設計情報を変換するように構成され得る。例示のために、ファイル構成は、グラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなど、平面幾何学的形状、テキストラベル、および階層フォーマットにおける回路レイアウトに関する他の情報を表すデータベースバイナリファイルフォーマットを含み得る。設計コンピュータ８１４は、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含むデバイスを記述する情報を含むＧＤＳＩＩファイル８２６など、変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含み、システムオンチップ（ＳＯＣ）内の追加の電子回路および構成要素をも含む、ＳＯＣに対応する情報を含み得る。
【００９４】
[00101]  ＧＤＳＩＩファイル８２６は、ＧＤＳＩＩファイル８２６中の変換された情報に従って、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含む半導体デバイスを製造するために、作製プロセス８２８において受信され得る。たとえば、デバイス製造プロセスは、代表的なマスク８３２として示される、フォトリソグラフィ処理とともに使用されるべきマスクなど、１つまたは複数のマスクを作成するためにＧＤＳＩＩファイル８２６をマスク製造業者８３０に与えることを含み得る。マスク８３２は、テストされ、代表的なダイ８３６などのダイに分離され得る１つまたは複数のウエハ８３４を生成するために作製プロセス中に使用され得る。ダイ８３６は、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含む回路を含み得る。
【００９５】
[00102]  ダイ８３６は、ダイ８３６が代表的なパッケージ８４０に組み込まれるパッケージングプロセス８３８に与えられ得る。たとえば、パッケージ８４０は、システムインパッケージ（ＳｉＰ）構成など、単一のダイ８３６または複数のダイを含み得る。パッケージ８４０は、電子デバイス技術合同協議会（ＪＥＤＥＣ：Joint Electron Device Engineering Council）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
【００９６】
[00103]  パッケージ８４０に関する情報は、コンピュータ８４６に記憶された構成要素ライブラリを介してなど、様々な製品設計者に配信され得る。コンピュータ８４６は、メモリ８５０に結合された、１つまたは複数の処理コアなどのプロセッサ８４８を含み得る。プリント回路板（ＰＣＢ：printed circuit board）ツールは、ユーザインターフェース８４４を介してコンピュータ８４６のユーザから受信したＰＣＢ設計情報８４２を処理するために、メモリ８５０にプロセッサ実行可能命令として記憶され得る。ＰＣＢ設計情報８４２は、回路板上のパッケージングされた半導体デバイスの物理配置情報を含み、パッケージングされた半導体デバイスは、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含むデバイスを含むパッケージ８４０に対応し得る。
【００９７】
[00104]  コンピュータ８４６は、回路板上のパッケージングされた半導体デバイスの物理配置情報ならびにトレースおよびビアなどの電気接続のレイアウトを含むデータをもつＧＥＲＢＥＲファイル８５２などのデータファイルを生成するためにＰＣＢ設計情報８４２を変換するように構成され得、パッケージングされた半導体デバイスは、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含むパッケージ８４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されるデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
【００９８】
[00105]  ＧＥＲＢＥＲファイル８５２は、ボードアセンブリプロセス８５４において受信され、代表的なＰＣＢ８５６などのＰＣＢを作成するために使用され、ＧＥＲＢＥＲファイル８５２内に記憶された設計情報に従って製造され得る。たとえば、ＧＥＲＢＥＲファイル８５２は、ＰＣＢ製造プロセスの様々なステップを実行するために１つまたは複数の機械にアップロードされ得る。ＰＣＢ８５６は、代表的なプリント回路アセンブリ（ＰＣＡ：printed circuit assembly）８５８を形成するために、パッケージ８４０を含む電子構成要素でポピュレートされ得る。
【００９９】
[00106]  ＰＣＡ８５８は、製品製造プロセス８６０において受信され、第１の代表的な電子デバイス８６２および第２の代表的な電子デバイス８６４など、１つまたは複数の電子デバイス中に統合され得る。例示的な、非限定的な例として、第１の代表的な電子デバイス８６２、第２の代表的な電子デバイス８６４、または両方は、図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せがその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータのグループから選択され得る。別の例示的な、非限定的な例として、電子デバイス８６２および電子デバイス８６４のうちの１つまたは複数は、モバイルフォンなどのリモートユニット、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、個人情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メーター読取り機器などの固定ロケーションデータユニット、あるいはデータまたはコンピュータ命令を記憶するかまたは取り出す任意の他のデバイス、あるいはそれらの任意の組合せであり得る。本開示の教示によるリモートユニットに加えて、本開示の実施形態は、メモリとオンチップ回路とを含むアクティブ集積回路を含む任意のデバイスにおいて適切に採用され得る。
【０１００】
[00107]  図１のシステム１００、図２の回路２００、図３のシステム３００、図４の回路４００、またはそれらの任意の組合せを含むデバイス。たとえば、デバイスは、図１のプログラマブル回路１０２、図１〜図４のローパスフィルタ１０４〜４０４、図１〜図４の比較器１０６〜４０６、図１〜図４の較正ＦＳＭ１０８〜４０８、図２および図３のプログラマブルバッファ２０２〜３０２、図３のプリエンファシスドライバ３５０、図３の送信機３５２、図３のパスゲート３４８、図３のレベルシフタ３４０、３４２、３４６、図４のプログラマブル遅延要素４０２、図４のＡＮＤデジタル論理ゲート４０３、図７の較正有限状態機械およびプログラマブル回路７７２、７９２、またはそれらの任意の組合せを含み得、例示的なプロセス８００で説明したように、作製され、処理され、電子デバイスに組み込まれ得る。図１〜図７に関して開示した実施形態の１つまたは複数の態様は、ライブラリファイル８１２、ＧＤＳＩＩファイル８２６、ＧＥＲＢＥＲファイル８５２内など、様々な処理段階において含まれ、ならびに調査コンピュータ８０６のメモリ８１０、設計コンピュータ８１４のメモリ８１８、コンピュータ８４６のメモリ８５０、ボードアセンブリプロセス８５４においてなど、様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサのメモリ（図示せず）に記憶され、さらに、マスク８３２、ダイ８３６、パッケージ８４０、ＰＣＡ８５８、プロトタイプ回路またはデバイスなどの他の製品（図示せず）、あるいはそれらの任意の組合せなど、１つまたは複数の他の物理的実施形態に組み込まれ得る。物理デバイス設計から最終製品までの製造の様々な代表的な段階が示されているが、他の実施形態では、より少ない段階が使用されるか、または追加の段階が含まれ得る。同様に、プロセス８００は、プロセス８００の様々な段階を実行する単一のエンティティによってあるいは１つまたは複数のエンティティによって実行され得る。
【０１０１】
[00108]  さらに、本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、上記では概して、それらの機能に関して説明した。そのような機能をハードウェアとして実装するか、プロセッサ実行可能命令として実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【０１０２】
[00109]  本明細書で開示した実施形態に関して説明した方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体は特定用途向け集積回路（ＡＳＩＣ）中に常駐し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末中に個別構成要素として常駐し得る。
【０１０３】
[00110]  開示した実施形態の上記の説明は、開示した実施形態を当業者が作成または使用できるように行ったものである。これらの実施形態への様々な変更は当業者にはすぐに明らかになり、本明細書で定義された原理は本開示の範囲から逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書に示した実施形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致することが可能な最も広い範囲が与えられるべきものである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  プログラマブルバッファにおいて入力クロック信号を受信することと、
電圧レベルを有するフィルタされた信号を生成するために前記プログラマブルバッファからの出力信号をフィルタすることと、前記電圧レベルが前記出力信号のデューティサイクルを示す、
前記電圧レベルを基準電圧と比較することと、
前記出力信号の前記デューティサイクルを調整するために前記プログラマブルバッファの少なくとも１つの動作パラメータを修正することと
を備える、方法。
［Ｃ２］  前記プログラマブルバッファが、前記入力クロック信号のデジタル電圧レベルに基づいておよび前記少なくとも１つの動作パラメータに基づいてノードを選択的に充電および放電するように構成され、ここにおいて、前記出力信号の前記デューティサイクルが前記ノードの充電速度および放電速度に応答する、Ｃ１に記載の方法。
［Ｃ３］  前記ノードを充電することが、前記少なくとも１つの動作パラメータに基づいて少なくとも１つのｐ形金属酸化物半導体（ＰＭＯＳ）トランジスタを選択的にアクティブにすることを含む、Ｃ２に記載の方法。
［Ｃ４］  前記ノードを放電することが、前記少なくとも１つの動作パラメータに基づいて少なくとも１つのｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタを選択的にアクティブにすることを含む、Ｃ２に記載の方法。
［Ｃ５］  前記出力信号が出力クロック信号である、Ｃ１に記載の方法。
［Ｃ６］  前記出力信号が、前記少なくとも１つの動作パラメータを修正したことに応答して５０パーセントのデューティサイクルを有する、Ｃ１に記載の方法。
［Ｃ７］  前記入力クロック信号のデューティサイクルが５０パーセントでない、Ｃ６に記載の方法。
［Ｃ８］  前記基準電圧が、５０パーセントデューティサイクルを示す直流（ＤＣ）電圧レベルに対応する、Ｃ１に記載の方法。
［Ｃ９］  前記フィルタされた信号の前記電圧レベルが前記出力信号のＤＣ電圧レベルに対応する、Ｃ８に記載の方法。
［Ｃ１０］  前記少なくとも１つの動作パラメータを修正することが、電子デバイス中に統合されたプロセッサにおいて実行される、Ｃ１に記載の方法。
［Ｃ１１］  受信された入力クロック信号に基づいて出力信号を生成するように構成されたプログラマブルバッファを備え、ここにおいて、前記出力信号のデューティサイクルが、前記プログラマブルバッファの少なくとも１つの動作パラメータに基づいて調整される、装置。
［Ｃ１２］  前記プログラマブルバッファの前記少なくとも１つの動作パラメータを修正するように構成された較正機械をさらに備える、Ｃ１１に記載の装置。
［Ｃ１３］  前記出力信号をフィルタすることによってフィルタされた信号を生成するように構成されたローパスフィルタ回路をさらに備え、ここにおいて、前記フィルタされた信号が、前記出力信号の前記デューティサイクルを示す電圧レベルを有する、Ｃ１１に記載の装置。
［Ｃ１４］  前記プログラマブルバッファが、前記入力クロック信号のデジタル電圧レベルに基づいておよび前記少なくとも１つの動作パラメータに基づいてノードを選択的に充電および放電することを介して前記出力信号の前記デューティサイクルを調整するように構成された、Ｃ１１に記載の装置。
［Ｃ１５］  少なくとも１つの半導体ダイ中に統合される、Ｃ１１に記載の装置。
［Ｃ１６］  前記プログラマブルバッファがその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、Ｃ１０に記載の装置。
［Ｃ１７］  出力信号を生成し、前記出力信号のデューティサイクルを調整するための手段と、
電圧レベルを有するフィルタされた信号を生成するために前記出力信号をフィルタするための手段と、前記電圧レベルが前記出力信号の前記デューティサイクルを示す、
前記電圧レベルを基準電圧と比較するための手段と、
前記出力信号の前記デューティサイクルを調整するために、生成するための前記手段の少なくとも１つの動作パラメータを修正するための手段と
を備える、装置。
［Ｃ１８］  生成するための前記手段がプログラマブルバッファを含む、Ｃ１７に記載の装置。
［Ｃ１９］  少なくとも１つの半導体ダイ中に統合される、Ｃ１７に記載の装置。
［Ｃ２０］  生成するための前記手段と、フィルタするための前記手段と、比較するための前記手段と、修正するための前記手段とがその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、Ｃ１７に記載の装置。
［Ｃ２１］  プロセッサによって実行されたとき、前記プロセッサに、
プログラマブルバッファの少なくとも１つの動作パラメータを修正すること、ここにおいて、前記プログラマブルバッファが、前記少なくとも１つの動作パラメータに基づいて出力信号のデューティサイクルを調整するように構成される、
を行わせる命令を備える、非一時的コンピュータ可読媒体。
［Ｃ２２］  前記プログラマブルバッファが、入力クロック信号のデジタル電圧レベルに基づいておよび前記少なくとも１つの動作パラメータに基づいてノードを選択的に充電および放電するように構成され、ここにおいて、前記出力信号の前記デューティサイクルが前記ノードの充電速度および放電速度に応答する、Ｃ２１に記載の非一時的コンピュータ可読媒体。
［Ｃ２３］  前記命令が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイス中に統合されたプロセッサによって実行可能である、Ｃ２１に記載の非一時的コンピュータ可読媒体。
［Ｃ２４］  入力クロック信号を受信することと、
プログラマブル遅延要素において遅延クロック信号を生成することと、
前記入力クロック信号と前記遅延クロック信号とに基づいて重複信号を生成することと、
電圧レベルを有するフィルタされた信号を生成するために前記重複信号をフィルタすることと、
制御信号を生成するために前記電圧レベルを基準電圧と比較することと、
前記制御信号に応答して前記プログラマブル遅延要素の遅延を調整することと
を備える、方法。
［Ｃ２５］  前記制御信号を生成することが、電子デバイス中に統合されたプロセッサにおいて実行される、Ｃ２４に記載の方法。
［Ｃ２６］  入力クロック信号を受信したことに応答して遅延クロック信号を生成するための手段と、
前記入力クロック信号と前記遅延クロック信号とに基づいて重複信号を生成するための手段と、
電圧レベルを有するフィルタされた信号を生成するために前記重複信号をフィルタするための手段と、
制御信号を生成するために前記電圧レベルを基準電圧と比較するための手段と、
前記制御信号に応答して、生成するための前記手段の遅延を調整するための手段と
を備える、装置。
［Ｃ２７］  少なくとも１つの半導体ダイ中に統合される、Ｃ２６に記載の装置。
［Ｃ２８］  前記遅延クロック信号を生成するための前記手段と、前記重複信号を生成するための前記手段と、フィルタするための前記手段と、比較するための前記手段と、調整するための前記手段とがその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、Ｃ２６に記載の装置。
［Ｃ２９］  入力クロック信号を受信したことに応答して遅延クロック信号を生成するように構成されたプログラマブル遅延要素を備え、ここにおいて、前記遅延クロック信号の遅延が、制御信号に基づいて調整可能である、
装置。
［Ｃ３０］  前記制御信号を生成するように構成された較正有限状態機械をさらに備える、Ｃ２９に記載の装置。
［Ｃ３１］  少なくとも１つの半導体ダイ中に統合される、Ｃ２９に記載の装置。
［Ｃ３２］  前記プログラマブル遅延要素がその中に統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、Ｃ２９に記載の装置。
［Ｃ３３］  プロセッサによって実行されたとき、前記プロセッサに、
制御信号を生成することと、
プログラマブル遅延要素に前記制御信号を与えることと、ここにおいて、前記プログラマブル遅延要素が、前記制御信号に基づいて遅延クロック信号の遅延を調整するように構成される、
を行わせる命令を備える、非一時的コンピュータ可読媒体。
［Ｃ３４］  前記遅延クロック信号が、前記制御信号および入力クロック信号を受信したことに応答して前記プログラマブル遅延要素を生成される、Ｃ３３に記載の非一時的コンピュータ可読媒体。
［Ｃ３５］  前記命令が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイス中に統合されたプロセッサによって実行可能である、Ｃ３３に記載の非一時的コンピュータ可読媒体。
［Ｃ３６］  プログラマブルバッファにおいて入力クロック信号を受信するためのステップと、
電圧レベルを有するフィルタされた信号を生成するために前記プログラマブルバッファからの出力信号をフィルタするためのステップと、前記電圧レベルが前記出力信号のデューティサイクルを示す、
前記電圧レベルを基準電圧と比較するためのステップと
前記出力信号の前記デューティサイクルを調整するために前記プログラマブルバッファの少なくとも１つの動作パラメータを修正するためのステップと
を備える、方法。
［Ｃ３７］  修正するための前記ステップが、電子デバイス中に統合されたプロセッサにおいて実行される、Ｃ３６に記載の方法。
［Ｃ３８］  半導体デバイスの少なくとも１つの物理的性質を表す設計情報を受信することと、前記半導体デバイスが、
受信された入力クロック信号に基づいて出力信号を生成するように構成されたプログラマブルバッファを備え、ここにおいて、前記出力信号のデューティサイクルが、前記プログラマブルバッファの少なくとも１つの動作パラメータに基づいて調整される、
ファイルフォーマットに準拠するように前記設計情報を変換することと、
前記変換された設計情報を含むデータファイルを生成することと
を備える、方法。
［Ｃ３９］  前記データファイルがＧＤＳＩＩフォーマットを備える、Ｃ３８に記載の方法。
［Ｃ４０］  前記データファイルがＧＥＲＢＥＲフォーマットを備える、Ｃ３８に記載の方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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