(57)【特許請求の範囲】
【請求項１】
基板の一方の主面に、電極膜と誘電体膜とを順に積層してなる積層構造体の製造方法であって、
前記基板の一方の主面に前記電極膜を成膜する工程Ａと、
前記工程Ａを経た前記基板および前記電極膜に対して熱処理を行う工程Ｂと、
前記工程Ｂを経た前記電極膜の表面に前記誘電体膜を、ＭＯＣＶＤ法により成膜する工程Ｃとを備え、
前記工程Ａにおいて成膜される前記電極膜はルテニウム酸ストロンチウムであり、
前記工程Ｂの熱処理の温度範囲は６５２℃以上６６０℃以下であり、
前記工程Ｃにおいて成膜される前記誘電体膜はチタン酸ジルコン鉛であり、
前記工程Ｃは、前記誘電体膜の表面が、該誘電体膜と前記電極膜との接合面と同等の平坦性を有するように、基板の温度を制御することを特徴とする積層構造体の製造方法。
【請求項２】
前記工程Ｃは、前記誘電体膜の成膜温度を６３０［℃］に制御して、前記誘電体膜を成
膜することを特徴とする請求項１に記載の積層構造体の製造方法。
【請求項３】
前記誘電体膜を成膜する前記工程Ｃの前に、前記基板と該基板の一方の主面に積層された電極膜とを、前記成膜温度となるまで、１９０［℃／ｍｉｎ］以上２２０［℃／ｍｉｎ］以下の範囲の加熱速度にて昇温させることを特徴とする請求項１又は２に記載の積層構造体の製造方法。
【請求項４】
前記誘電体膜を成膜する前記工程Ｃの後に、前記積層構造体を、３００℃となるまで５［℃／ｍｉｎ］の冷却速度にて降温させることを特徴とする請求項１乃至３のいずれか一項に記載の積層構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層構造体の製造方法に関するものである。
【背景技術】
【０００２】
デジタルカメラ等の電子機器を構成する、データを記憶する媒体の一つとして、強誘電体が有する分極の保持（ヒステリシス）特性を利用した、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）デバイスが注目されている。ＦｅＲＡＭデバイスは、電源を切ってもデータを保持する不揮発性のメモリデバイスであって、低電圧による高速書き込み動作が可能であるという特徴を有する。
【０００３】
ＦｅＲＡＭデバイスは、強誘電体膜を二つの電極で挟むように構成される。強誘電体膜は、下地膜をなす一方の電極膜（下部電極膜）上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、エピタキシャル成長させることにより形成することができる。誘電体膜としては、ペロブスカイト構造を有し、チタン酸ジルコン酸鉛を主成分とする膜（ＰＺＴ膜）が用いられる。ＰＺＴ膜は、チタン鉛とジルコン酸鉛との固溶体であり、優れた分極特性を得るためには、両者がほぼ１：１のモル比で固溶したものであることが、好ましいとされている。
【０００４】
ところで、強誘電体膜の表面は、外部に存在するイオン等の荷電粒子にシールドされることが多く、強誘電体膜の全分極のうち、表面における分極を正しく測定することが難しい。そのため、分極として記録された情報を完全に読み出すことができず、記録密度が低下してしまうことが問題となっている。そこで、強誘電体膜の分極を、圧電方式によって、高分解能にて測定可能な走査型非線形誘電率顕微鏡（Ｓｃａｎｎｉｎｇ  Ｎｏｎｌｉｎｅａｒ  Ｄｉｅｌｅｃｔｒｉｃ  Ｍｉｃｒｏｓｃｏｐｙ、ＳＮＤＭ）の技術を適用した、強誘電体プローブメモリの開発が行われている（非特許文献１）。強誘電体プローブメモリを用いる場合、プローブが上部電極としての機能を兼ねるため、誘電体膜には下部電極膜のみ形成された二層構造となっている。強誘電体プローブメモリを用いることにより、外部のイオン等の荷電粒子の存在によらない、強誘電体膜の表面の分極を測定することができる（非特許文献２）。
【０００５】
しかしながら、強誘電体プローブメモリは接触方式であるため、プローブと強誘電体膜との接触面の状態が、測定結果に対して大きく影響する。例えば、プローブを凹凸のある接触面に接触させた場合、プローブが強誘電体膜の表面に加える圧力の大きさは、接触位置に応じてばらついてしまう。したがって、強誘電体膜の表面は平坦であることが望ましいが、強誘電体プローブメモリに用いる程度の大きな領域を、プローブ測定する際のプローブの接触状態に影響を与えないレベルで、平坦に形成することは難しいとされている。
【０００６】
また、従来のＦｅＲＡＭデバイスの製造方法によれば、誘電体膜を形成する際に行う加熱処理が、下地膜となる電極膜の変質を誘発し、変質した電極膜と、この電極膜上に成長させる誘電体膜の格子整合性が崩れてしまうことが問題となっている。格子整合性の崩れは、誘電体膜の表面の平坦性に影響して分極を妨げる傾向にあり、ＦｅＲＡＭデバイスとして動作させた際の記録密度を増加させて、誘電体膜の記憶媒体としての機能をさらに高める上での支障となっている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｙ．Ｃｈｏ  ｅｔ．ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７５（１９９９）２８３３−２８３５．
【非特許文献２】Ｋ．Ｆｕｊｉｍｏｔｏ  ｅｔ．ａｌ．，ＰＩＯＮＥＥＲ  Ｒ＆Ｄ  Ｖｏｌ．１５  Ｎｏ．２．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、以上のような点を考慮してなされたものであり、基板の一方の主面に、電極膜、誘電体膜の順に積層してなり、誘電体膜の表面が、プローブ測定用のプローブを接触させた状態に影響を与えないレベルの平坦性を有する積層構造体を提供するための製造方法である。
【０００９】
また、本発明は、誘電体膜の表面が、誘電体膜と電極膜との接合面と同等の平坦性を有するように制御することを可能とする、積層構造体の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係る積層構造体の製造方法は、基板の一方の主面に、電極膜と誘電体膜とを順に積層してなる積層構造体の製造方法であって、前記基板の一方の主面に前記電極膜を成膜する工程Ａと、前記工程Ａにより成膜された後、前記電極膜に熱処理を施す工程Ｂと、前記工程Ｂの熱処理を経た前記電極膜の表面に前記誘電体膜を、ＭＯＣＶＤ法により成膜する工程Ｃとを備え、前記工程Ａにおいて成膜される前記電極膜はルテニウム酸ストロンチウムであり、前記工程Ｂの熱処理の温度範囲は６５２℃以上６６０℃以下であり、前記工程Ｃにおいて成膜される前記誘電体膜はチタン酸ジルコン鉛であり、前記工程Ｃは、前記誘電体膜の表面が、該誘電体膜と前記電極膜との接合面と同等の平坦性を有するように、基板の温度を制御することを特徴とする。
【００１１】
本発明の請求項２に係る積層構造体の製造方法は、請求項１において、前記工程Ｃは、前記誘電体膜の成膜温度を６３０［℃］に制御して、前記誘電体膜を成膜することを特徴とする。
【００１２】
本発明の請求項３に係る積層構造体の製造方法は、請求項１又は２において、前記誘電体膜を成膜する前記工程Ｃの前に、前記基板と該基板の一方の主面に積層された電極膜とを、前記成膜温度となるまで、１９０［℃／ｍｉｎ］以上２２０［℃／ｍｉｎ］以下の範囲の加熱速度にて昇温させることを特徴とする。
【００１３】
本発明の請求項４に係る積層構造体の製造方法は、請求項１乃至３のいずれか一項において、前記誘電体膜を成膜する前記工程Ｃの後に、前記積層構造体を、３００℃となるまで５［℃／ｍｉｎ］の冷却速度にて降温させることを特徴とする。
【発明の効果】
【００１７】
本発明に係る積層構造体の構成によれば、誘電体膜の表面は、ＰＦＭ測定する際に用いるプローブが接触させた際に、接触状態に影響を与えないレベルの平坦性を有する。したがって、プローブ測定を行う際に、プローブを誘電体の表面に接触させて加える圧力の大きさが、接触位置に応じてばらつく虞がないため、誘電体膜の表面全体において、分極を正確に測定することができる。
【００１８】
また、本発明に係る積層構造体の製造方法によれば、電極膜上に誘電体膜を成膜する際の温度条件を制御することにより、成膜後の誘電体膜と電極膜との接合面において、格子整合性の崩れが生じるのを防ぎ、平坦性を維持することができる。
そして、誘電体の表面も、接合面と同等の平坦性を有するように形成されるため、誘電体膜の平坦性に敏感な分極測定の精度を高く維持することができる。
さらに、接合面における格子整合性の崩れが生じるのを防ぐことができるため、誘電体膜の膜質に敏感な分極状態を正常に維持することができる。したがって、ＦｅＲＡＭデバイスとして動作させた際の記憶密度を増加させて、誘電体膜の記憶媒体としての機能をさらに高めることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】第一実施形態に係る、積層構造体の断面図である。
【図２】誘電体膜の形成に用いる、成膜装置の断面図である。
【図３】誘電体膜を形成する前に行う、熱処理の温度履歴を示すグラフである。
【図４】ＰＦＭ測定系の構成について説明する図である。
【図５】熱処理の影響による、分極領域の半径の変化を示すグラフである。
【図６】（ａ）、（ｂ）誘電体膜の表面状態を示すＡＦＭ画像である。
【図７】（ａ）分極反転ドットのＰＦＭ画像である。（ｂ）誘電体膜の分極反転ドットの配列を模式的に示した図である。
【発明を実施するための形態】
【００２０】
以下、好適な実施形態に基づき、図面を参照して本発明を説明する。
【００２１】
＜第一実施形態＞
【００２２】
［積層構造体の構成］
図１（ａ）は、第一実施形態に係る積層構造体１００の構成について、説明する図である。積層構造体１００は、基板１０１の一方の主面１０１ａに、電極膜１０２と誘電体膜１０３とを順に積層してなる。
【００２３】
基板１０１は、チタン酸ストロンチウム（ＳｒＴｉＯ３、ＳＴＯ）やシリコン（Ｓｉ）等によって構成された単結晶基板である。
【００２４】
電極膜１０２は、例えばルテニウム酸ストロンチウム（ＳｒＲｕＯ３、ＳＲＯ）からなる薄膜であり、積層構造体１００をＦｅＲＡＭデバイスとして動作させる際に、片方の電極として機能する。また、電極膜１０２は、基板１０１と誘電体膜１０３とのバッファ層としても機能する。なお、電極膜１０２の表面の二乗平均粗さＲＭＳは、０．０５［ｎｍ］以上０．３［ｎｍ］以下となっていることが望ましい。
【００２５】
誘電体膜１０３は、ペロブスカイト構造を有する強誘電体であり、チタン酸ジルコン酸鉛（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、ＰＺＴ）等からなる。ＰＺＴ膜は、チタン亜鉛とジルコン酸亜鉛との固溶体であり、優れた分極特性を得るためには、両者がほぼ１：１のモル比で固溶したものであることが、好ましいとされている。
【００２６】
誘電体膜１０３は、後述するＭＯＣＶＤ法により、電極膜１０２上にエピタキシャル成長（層状成長）したものである。そのため、電極膜１０２を構成する分極電荷は、いずれも誘電体膜１０３の厚み方向（ｃ軸方向）に配向している。
【００２７】
誘電体膜の表面１０３ａは、電極膜１０２と誘電体膜１０３との接合面１０２ａ（１０３ｂ）と同等の平坦性、すなわち二乗平均粗さＲＭＳを有するように形成されている。同等の平坦性（二乗平均粗さＲＭＳ）を有する形状は、誘電体膜の表面１０３ａの表面の二乗平均粗さＲＭＳが、電極膜１０２と誘電体膜１０３との接合面１０２ａ（１０３ｂ）の二乗平均粗さＲＭＳの２倍以下である形状として、定義されるものとする。また、誘電体膜の表面１０３ａは、誘電体膜１０３の分極について、誘電体膜の表面１０３ａにプローブを接触させて、ＰＦＭ（Ｐｉｅｚｏｒｅｓｐｏｎｓｅ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）測定を行う際に、プローブの接触状態に影響を与えないレベルの平坦性を有するように形成されている。ＰＦＭ測定については、後述する実施例２を用いて説明する。
【００２８】
以上説明したように、第一実施形態に係る積層構造体１００の構成によれば、誘電体膜の表面１０３ａは、ＰＦＭ測定する際に用いるプローブを接触させた際に、接触状態に影響を与えないレベルの平坦性を有する。したがって、プローブ測定を行う際に、プローブを誘電体膜の表面１０３ａに接触させて加える圧力の大きさが、接触位置に応じてばらつく虞がないため、誘電体膜の表面１０３ａａ全体において、分極を正確に測定することができる。
【００２９】
［積層構造体の製造方法］
図１に示した積層構造体１００の製造方法について説明する。まず、減圧下の成膜室内において、基板の一方の主面１０１ａに対して、例えば基板温度を６５０［℃］、成膜室内の圧力を１．０［Ｐａ］として、スパッタリング処理を行い、電極膜１０２を形成する（工程Ａ）。
【００３０】
次に、工程Ａを経た、基板１０１および基板の一方の主面１０１ａに形成された電極膜１０２に対して、図２に示す成膜装置２００を用いて、熱処理、ＭＯＣＶＤ処理を順に行う。成膜装置２００は、成膜処理用のチャンバ２０１と、チャンバ２０１内を減圧する排気手段２０２と、チャンバ２０１内に反応ガスを供給する手段２０３と、チャンバ２０１内に配された被処理体を載置するステージ２０４と、ステージ２０４に付設され、ステージ２０４の温度を制御する手段（温度制御手段）２０５と、を少なくとも備えている。
【００３１】
工程Ａを経た基板１０１および電極膜１０２に対して熱処理を行う（工程Ｂ）。工程Ｂは、次に述べる二つのステップからなる。すなわち、一つ目のステップとして、温度制御手段２０５を用いて、ステージ２０４とともに基板１０１および電極膜１０２を加熱する。より詳細には、次に述べる誘電体膜１０３の成膜温度６００〜７００［℃］となるまで、１９０［℃／ｍｉｎ］以上２２０［℃／ｍｉｎ］以下の加熱速度にて、基板１０１および電極膜１０２を昇温させる。
【００３２】
続いて二つ目のステップとして、温度制御手段２０５による加熱を止めた状態にて、約１６３０秒間保持する。この間、基板１０１および電極膜１０２の温度は、ピーク時の温度より若干下降するが、成膜温度の範囲内にあるように制御する。
【００３３】
次に、減圧下のチャンバ内において、工程Ｂを経た電極膜１０２の表面１０２ａに、例えば基板温度６３０［℃］、圧力６６７［Ｐａ］、成膜時間を４分３０秒として、ＭＯＣＶＤ処理を行い、誘電体膜１０３を成膜する（工程Ｃ）。
【００３４】
そして、温度制御手段２０５を用いて、ステージ２０４とともに、成膜後の基板１０１、電極膜１０２、および誘電体膜１０３を冷却する。より詳細には、３００［℃］となるまで、約５［℃／ｍｉｎ］の冷却速度にて、基板１０１および電極膜１０２を降温させる（工程Ｄ）。工程Ｄを経ることにより、第一実施形態に係る積層構造体１００を得ることができる。
【００３５】
なお、被処理基板の搬送中あるいは待機中における温度や圧力の微小変動は、誘電体膜１０３や電極膜１０２の膜質に大きく影響する可能性があるため、電極膜１０２と誘電体膜１０３とは同じ減圧下で成膜処理することが望ましく、連続成膜処理することがより望ましい。
【００３６】
以上説明したように、第一実施形態に係る積層構造体１００の製造方法によれば、電極膜上に誘電体膜を成膜する際の温度条件を制御することにより、成膜後の誘電体膜と電極膜との接合面において、格子整合性の崩れが生じるのを防ぎ、平坦性を維持することができる。
【００３７】
そして、誘電体の表面も、接合面と同等の平坦性を有するように形成されるため、誘電体膜の平坦性に敏感な分極測定の精度を高く維持することができる。
【００３８】
さらに、接合面における格子整合性の崩れが生じるのを防ぐことができるため、誘電体膜の膜質に敏感な分極状態を正常に維持することができる。したがって、ＦｅＲＡＭデバイスとして動作させた際の記憶密度を増加させて、誘電体膜の記憶媒体としての機能をさらに高めることが可能となる。
【００３９】
第一実施形態に係る、積層構造体１００の製造方法を用いた実施例１〜４について、以下に説明する。
【００４０】
［実施例１］
図３は、工程Ｂの熱処理中に、温度制御手段２０５によって制御された、ステージ２０４を介して、４通り（ａ１、ａ２、ｂ１、ｂ２）の処理を行った際の温度履歴を示す、２本の曲線（ａ、ｂ）を比較したグラフである。グラフの横軸は基板の熱処理に要する時間を示し、縦軸は熱処理を行った際の基板の温度を示している。
【００４１】
曲線ａは、上述した工程Ｂにおいて、基板１０１および電極膜１０２に対して、短時間にて加熱処理（昇温処理）を行った上で、誘電体膜（ここではＰＺＴ膜）の成膜処理を行った場合（ａ１）に対応する。
また、曲線ａは、工程Ｂにおいて、基板１０１および電極膜１０２に対して、短時間にて加熱処理（昇温処理）を行った上で、誘電体膜の成膜処理を行わなかった場合（ａ２）にも対応する。
【００４２】
曲線ｂは、工程Ｂにおいて、基板１０１および電極膜１０２に対して、加熱処理（昇温処理）を行わず、誘電体膜の成膜処理を行った場合（ｂ１）に対応する。
また、曲線ｂは、工程Ｂにおいて、基板１０１および電極膜１０２に対して、加熱処理（昇温処理）を行わず、誘電体膜の成膜処理を行わなかった場合（ｂ２）にも対応する。
【００４３】
工程Ｂの熱処理の温度を、曲線ａの温度履歴となるように制御した場合、あるいは曲線ｂの温度履歴となるように制御した場合、誘電体膜１０３の表面の二乗平均粗さＲＭＳ（以下、粗さと呼ぶ）は、それぞれ０．５［ｎｍ］以下、数［ｎｍ］となる。すなわち、グラフａに示すように温度を制御して、基板１０１および電極膜１０２に対して熱処理を行うことにより、結果として、成膜処理された誘電体膜１０３の表面の粗さが小さく抑えられることが分かる。
【００４４】
一方、工程Ｂの熱処理の温度を、曲線ａの温度履歴となるように制御した場合、熱処理の前後における電極膜１０２の表面の粗さに変化は表れない。これに対し、工程Ｂの熱処理の温度を、曲線ｂの温度履歴となるように制御した場合には、熱処理を経ることにより、電極膜１０２の表面の粗さが増大する傾向がある。すなわち、誘電体膜１０３の表面に粗さが生じる原因の一つに、下地膜をなす電極膜１０２の表面に生じる粗さが挙げられる。したがって、曲線ａに示すように温度を制御して熱処理を行うことにより、電極膜１０２とともに誘電体膜１０３の表面の粗さを抑えられることが分かる。
【００４５】
［実施例２］
工程Dを経て形成された積層構造体１００について、メモリデバイスとして動作させた際の記憶密度を評価する方法について説明する。記憶密度は、PFM（Ｐｉｅｚｏｒｅｓｐｏｎｓｅ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）測定を行うことにより得られる。図４は、ＰＦＭ測定系２００の構成について説明する図である。
【００４６】
ＰＦＭ測定系３００は、電極膜１０２に対して電気信号を与えるファンクションジェネレーター３０１と、誘電体膜の表面１０３ａの状態を観察する原子間力顕微鏡（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ、ＡＦＭ）（不図示）と、を備えている。原子間力顕微鏡は、片持ちレバー（カンチレバー）状のプローブ３０２を備え、さらに、プローブ３０２の先端に、積層構造体１００をメモリデバイスとして動作させる際に、誘電体膜１０３に接し、一方の電極（電極膜）１０２と対になる他方の電極として機能する、ＡＦＭ探針３０３を備えている。
【００４７】
また、ＰＦＭ測定系３００は、プローブ３０２に向けて照射するレーザー光の光源３０３と、プローブ３０２において、測定情報を含んで反射する光を検出するディテクター３０４と、ディテクター３０４に電気的に接続され、検出された光による信号を正常に増幅する増幅回路３０５および負帰還回路３０６とを備えている。
【００４８】
また、ＰＦＭ測定系３００は、増幅回路３０５および負帰還回路３０６を制御する手段（制御手段）３０８と、制御手段による制御状態を表示する手段（表示手段）３０９と、プローブ３０２によって測定結果を、画像データに変換して出力するスキャナー３０７と、を備えている。
【００４９】
上述したＰＦＭ測定系３００において、ＡＦＭ探新針３０３を誘電体膜１０３の所定の部位のみに接触させ、電圧を印加した際に生じる圧電応答を検知することにより、誘電体膜１０３の分極状態に関する情報を取得することができる。
【００５０】
ＰＦＭ測定系３００を用いて得られた測定結果について、図５のグラフに示す。図５のグラフは、基板１０１および電極膜１０２に対して、工程Ｂの処理を行った場合（図３のグラフの曲線ａに対応）のサンプルａと、行わなかった場合（図３のグラフの曲線ｂに対応）のサンプルｂとで、誘電体膜１０３を分極させ、反転した領域の最小半径について比較したものである。横軸は測定に用いたサンプル名を示し、縦軸は分極反転の半径を示している。
【００５１】
図５によれば、工程Ｂの処理を行わなかった場合に、分極反転の半径が約１００［ｎｍ］に広がっており、高密度記憶媒体として利用することは難しい。これに対して、工程Ｂの処理を行った場合には分極反転の半径は約２５［ｎｍ］に狭められる。すなわち、工程Ｂの熱処理を行うことにより、分極反転する領域を、半径にして約２５％、面積にして約６％に縮小できており、高密度記録媒体として好適な状態となっていることが分かる。
【００５２】
［実施例３］
工程Ｃにおいて形成する誘電体膜１０３の膜厚を変化させた場合、その表面状態もまた変化することについて、サンプルｃとサンプルｄに関する表１および図６（ａ）、（ｂ）を用いて説明する。
【００５３】
【表１】
0005934015.tif 000002
【００５４】
表１に示すように、成膜時間を２７５［ｓ］、５５０［ｓ］とした場合、成膜される誘電体膜１０３の厚さは、それぞれ１７［ｎｍ］、３３［ｎｍ］となる。そして、膜厚を１７［ｎｍ］とした場合には、粗さが０．２８６［ｎｍ］に抑えられているのに対し、膜厚を３３［ｎｍ］とした場合には、膜表面の粗さが約２倍の０．５８９［ｎｍ］に増加している。
【００５５】
図６（ａ）、（ｂ）は、それぞれ膜厚を１７［ｎｍ］、３３［ｎｍ］とした場合の誘電体膜１０３の表面状態を示すＡＦＭ画像である。膜厚を１７［ｎｍ］とした場合の膜表面には、一様な間隔で並ぶステップ構造が見られる。これに対し、膜厚を３３［ｎｍ］に増加させた場合の膜表面は、結晶性が悪化しており、ステップ構造が見えなくなっている。これは、誘電体膜１０２を、ＭＯＣＶＤ法を用いてエピタキシャル成長（層状成長）させようとしても、膜厚の増加とともに層状を維持して成長させるのが難しくなるためと考えられる。したがって、誘電体膜の厚さは、層状成長が維持できる程度の厚さであることが好ましい。
【００５６】
［実施例４］
誘電体膜１０３の表面の粗さによって、積層構造体１００をメモリデバイスとして動作させた際の記録密度が変化することについて、図７（ａ）、（ｂ）および表２を用いて説明する。
【００５７】
図７（ａ）は、誘電体膜１０３の厚さ方向に対して、印加する電圧について五水準（４Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖ）、電圧を印加する時間について七水準（１ｍｓ、５ｍｓ、１０ｍｓ、３０ｍｓ、５０ｍｓ、７０ｍｓ、１００ｍｓ）設定し、各水準に対応する分極領域を、誘電体１０３膜上に配列するように形成させた状態を、ＰＦＭ画像にて示したものである。分極領域は、図７（ｂ）に示すように、横方向Ｔにおいては、左側から右側へ印加電圧の低い順に、縦方向Ｌにおいては、上側から下側へ印加時間の短い順に配列されている。
【００５８】
図７（ａ）において、丸で囲んだ領域に含まれるドットは、印加電圧５［Ｖ］、印加時間１［ｍｓ］として形成された、最小径の分極領域を示している。図７（ａ）によれば、印加電圧あるいは印加時間を増加させるにつれて分極領域の径（直径）が大きくなる傾向にある。また、印加電圧を５［Ｖ］より小さくした場合、あるいは印加時間を１［ｍｓ］より短くした場合には、分極領域と見なせる大きさのドットは生じない。
【００５９】
【表２】
0005934015.tif 000003
【００６０】
表２は、サンプルｅとサンプルｆについて、誘電体膜１０３の成膜条件および成膜後の特性をまとめたものである。サンプルＢ１は図２に示した最小径の分極領域に対応するものである。サンプルＢ２は、誘電体膜１０３の表面の粗さを、サンプルＢ１の約２倍に高めたものである。
【００６１】
表２によれば、サンプルｅを構成する誘電体膜の表面１０２ａの粗さ、誘電体膜に形成される分極領域の直径ともに、サンプルｆの半分以下に抑えられている。このことから、誘電体膜の表面の粗さを低く抑えることにより、分極領域の直径を小さくすることができ、その結果として、記憶密度の増加を実現できることが分かる。
【産業上の利用可能性】
【００６２】
本発明は、強誘電体膜の分極状態を、PFM測定を行って求める場合に対し、広く適用することが出来る。
【符号の説明】
【００６３】
１００・・・積層構造体、１０１・・・基板、１０１ａ・・・主面、１０２・・・電極膜、１０２ａ・・・接合面、１０３ａ・・・表面。
【図１】
0005934015.tif 000004
【図２】
0005934015.tif 000005
【図３】
0005934015.tif 000006
【図４】
0005934015.tif 000007
【図５】
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【図６】
0005934015.tif 000009
【図７】
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