(57)【特許請求の範囲】
【請求項１】
複数の絶縁層が積層された積層体と、
前記積層体における第１の絶縁層の表面を実装面として実装された１または複数の発光素子と、
前記積層体における第２の絶縁層の表面を実装面として実装された、前記発光素子を駆動するドライバＩＣと、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と
を備え、
前記第１の絶縁層および前記第２の絶縁層は、前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置された１または複数の前記絶縁層は、前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光層である
画素チップ。
【請求項２】
前記遮光層は、樹脂に、光吸収性の材料を添加して構成されたものである
請求項１に記載の画素チップ。
【請求項３】
前記接続部と電気的に接続され、かつ前記ドライバＩＣの周縁に配置された柱状導電体と、
前記柱状導電体に電気的に接続され、かつ当該画素チップの入出力端子として機能するパッド電極と
を備えた
請求項１に記載の画素チップ。
【請求項４】
前記発光素子側の表面に光射出面を備えるとともに、前記ドライバＩＣ側の表面に入出力端子面を備え、
前記パッド電極は、前記入出力端子面に配置されている
請求項３に記載の画素チップ。
【請求項５】
前記１または複数の発光素子は、１画素を構成しており、
前記ドライバＩＣは、当該画素チップの中央に配置され、
前記発光素子は、前記ドライバＩＣの上面と対向する領域内に配置されている
請求項１に記載の画素チップ。
【請求項６】
前記複数の発光素子は、複数画素を構成しており、
前記ドライバＩＣは、当該画素チップの中央に配置され、
前記発光素子は、前記ドライバＩＣの上面と非対向の領域内であって、かつ当該画素チップの外縁に配置されている
請求項１に記載の画素チップ。
【請求項７】
配線基板に２次元配置された複数の画素チップを表示領域に備え、
前記画素チップは、
複数の絶縁層が積層された積層体と、
前記積層体における第１の絶縁層の表面を実装面として実装された１または複数の発光素子と、
前記積層体における第２の絶縁層の表面を実装面として実装された、前記発光素子を駆動するドライバＩＣと、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する第１接続部と
を有し、
前記第１の絶縁層および前記第２の絶縁層は、前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置された１または複数の前記絶縁層は、前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記第１接続部とともに遮る遮光層である
表示パネル。
【請求項８】
前記配線基板と前記画素チップとを電気的に接続する第２接続部と、
前記第２接続部を覆う遮光部と
を備えた
請求項７に記載の表示パネル。
【請求項９】
配線基板に２次元配置された複数の画素チップを照明領域に備え、
前記画素チップは、
複数の絶縁層が積層された積層体と、
前記積層体における第１の絶縁層の表面を実装面として実装された１または複数の発光素子と、
前記積層体における第２の絶縁層の表面を実装面として実装された、前記発光素子を駆動するドライバＩＣと、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と
を有し、
前記第１の絶縁層および前記第２の絶縁層は、前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置された１または複数の前記絶縁層は、前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光層である
照明パネル。
【請求項１０】
配線基板に２次元配置された複数の画素チップを表示領域に有する表示パネルと、
前記画素チップを駆動する駆動回路と
を備え、
前記画素チップは、
複数の絶縁層が積層された積層体と、
前記積層体における第１の絶縁層の表面を実装面として実装された１または複数の発光素子と、
前記積層体における第２の絶縁層の表面を実装面として実装された、前記発光素子を駆動するドライバＩＣと、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と
を有し、
前記第１の絶縁層および前記第２の絶縁層は、前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置された１または複数の前記絶縁層は、前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光層である
表示装置。
【請求項１１】
配線基板に２次元配置された複数の画素チップを照明領域に有する照明パネルと、
前記画素チップを駆動する駆動回路と
を備え、
前記画素チップは、
複数の絶縁層が積層された積層体と、
前記積層体における第１の絶縁層の表面を実装面として実装された１または複数の発光素子と、
前記積層体における第２の絶縁層の表面を実装面として実装された、前記発光素子を駆動するドライバＩＣと、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と
を有し、
前記第１の絶縁層および前記第２の絶縁層は、前記積層体における前記発光素子と前記ドライバＩＣとの間に配置され、
前記積層体における前記発光素子と前記ドライバＩＣとの間に配置された１または複数の前記絶縁層は、前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光層である
照明装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アクティブマトリックス駆動用の画素チップ、およびそれを備えた表示パネルおよび照明パネルに関する。本技術は、また、上記の表示パネルを備えた表示装置、および上記の照明パネルを備えた照明装置に関する。
【背景技術】
【０００２】
近年、軽量で薄型のディスプレイとして、発光ダイオード（ＬＥＤ）を表示画素に用いたＬＥＤディスプレイが注目を集めている（特許文献１参照）。ＬＥＤディスプレイでは、見る角度によってコントラストや色合いが変化する視野角依存性がなく、色を変化させる場合の反応速度が速いとった特徴がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２７２５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＥＤディスプレイでは、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者では、構造が単純であるものの、大型ディスプレイの場合には、配線抵抗による電圧低下により高輝度を得ることが容易ではないという問題がある。一方、後者では、画素ごとに、ＬＥＤに流れる電流が能動素子（一般にはＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御されるので、配線抵抗による電圧低下がなく、容易に高輝度を得ることができる。
【０００５】
上記のＴＦＴは、画素ごとに設けられたドライバＩＣに内蔵されている。ドライバＩＣは、ＬＥＤとともに画素チップに内蔵されており、例えば、ＬＥＤと同一面内に配置されている。このように、画素チップは、ＬＥＤから発せられた光がドライバＩＣに入射し易い構造となっている。そのため、ＬＥＤから発せられた光がドライバＩＣに入射して、ドライバＩＣ内のＴＦＴが誤動作し、意図しない時にＬＥＤをオンする電流が流れてしまうことがある、という問題があった。
【０００６】
本技術はかかる問題点に鑑みてなされたもので、その目的は、発光素子の誤点灯を防止することの可能な画素チップと、そのような画素チップを画素として備えた表示パネルおよび照明パネルと、そのような表示パネルを備えた表示装置と、そのような照明パネルを備えた照明装置とを提供することにある。
【課題を解決するための手段】
【０００７】
本技術の画素チップは、複数の絶縁層が積層された積層体と、積層体における第１の絶縁層の表面を実装面として実装された１または複数の発光素子と、積層体における第２の絶縁層の表面を実装面として実装された、発光素子を駆動するドライバＩＣと、積層体における発光素子とドライバＩＣとの間に配置され、かつ発光素子とドライバＩＣとを互いに電気的に接続する接続部とを備えたものである。本技術の画素チップにおいて、第１の絶縁層および第２の絶縁層は、積層体における発光素子とドライバＩＣとの間に配置されている。積層体における発光素子とドライバＩＣとの間に配置された１または複数の絶縁層は、発光素子から発せられた光が直接にドライバＩＣに入射するのを接続部とともに遮る遮光層である。
【０００８】
本技術の表示パネルは、配線基板に２次元配置された複数の画素チップを表示領域に備えたものである。この表示パネルに含まれる画素チップは、上記の画素チップと同一の構成要素を有している。
【０００９】
本技術の照明パネルは、配線基板に２次元配置された複数の画素チップを照明領域に備えたものである。この照明パネルに含まれる画素チップは、上記の画素チップと同一の構成要素を有している。
【００１０】
本技術の表示装置は、配線基板に２次元配置された複数の画素チップを表示領域に有する表示パネルと、画素チップを駆動する駆動回路とを備えたものである。この表示装置に含まれる表示パネルは、上記の表示パネルと同一の構成要素を有している。
【００１１】
本技術の照明装置は、配線基板に２次元配置された複数の画素チップを照明領域に有する照明パネルと、画素チップを駆動する駆動回路とを備えたものである。この照明装置に含まれる照明パネルは、上記の照明パネルと同一の構成要素を有している。
【００１２】
本技術の画素チップ、表示パネル、照明パネル、表示装置および照明装置では、発光素子から発せられた光が直接にドライバＩＣに入射するのを遮る遮光部が、発光素子とドライバＩＣとの間に設けられている。これにより、発光素子から発せられた光に起因するドライバＩＣの誤動作の発生を低減することができる。
【００１３】
ところで、本技術において、遮光部は、例えば、樹脂に、光吸収性の材料を添加して構成されている。また、本技術において、接続部と電気的に接続された柱状導電体が画素チップ内に設けられていてもよい。この場合に、柱状導電体がドライバＩＣの周縁に配置されていることが好ましい。
【発明の効果】
【００１４】
本技術の画素チップ、表示パネル、照明パネル、表示装置および照明装置によれば、発光素子から発せられた光に起因するドライバＩＣの誤動作の発生を低減することができるようにしたので、ドライバＩＣの誤動作に起因する発光素子の誤点灯を防止することができる。
【００１５】
また、本技術において、ドライバＩＣの周縁に柱状導電体が設けられている場合には、発光素子から発せられた光を、この柱状導電体によって反射することができる。これにより、発光素子から発せられた光がドライバＩＣに入射するのを妨げることができるので、ドライバＩＣの誤動作に起因する発光素子の誤点灯を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本技術の第１の実施形態に係る画素チップの構成の一例を表す上面図および断面図である。
【図２】図１の画素チップの製造過程の一例について説明するための断面図である。
【図３】図２に続く工程を説明する断面図である。
【図４】図３に続く工程を説明する断面図である。
【図５】図４に続く工程を説明する断面図である。
【図６】図５に続く工程を説明する断面図である。
【図７】図６に続く工程を説明する断面図である。
【図８】図７に続く工程を説明する断面図である。
【図９】図８に続く工程を説明する断面図である。
【図１０】図９に続く工程を説明する断面図である。
【図１１】図１０に続く工程を説明する断面図である。
【図１２】図１の画素チップの構成の一変形例を表す断面図である。
【図１３】図１の画素チップの構成の他の変形例を表す断面図である。
【図１４】図１の画素チップの製造過程の他の例について説明するための断面図である。
【図１５】図１４に続く工程を説明する断面図である。
【図１６】図１５に続く工程を説明する断面図である。
【図１７】図１６に続く工程を説明する断面図である。
【図１８】図１７に続く工程を説明する断面図である。
【図１９】図１８に続く工程を説明する断面図である。
【図２０】図１９に続く工程を説明する断面図である。
【図２１】図２０に続く工程を説明する断面図である。
【図２２】図２１に続く工程を説明する断面図である。
【図２３】図１の画素チップの構成の一変形例を表す上面図および下面図である。
【図２４】本技術の第２の実施形態に係る表示装置の構成の一例を表す斜視図である。
【図２５】図２４の実装基板の表面のレイアウトの一例を表す平面図である。
【図２６】図２４の実装基板の表面のレイアウトの他の例を表す平面図である。
【図２７】図２４の表示装置の構成の一例を表す機能ブロック図である。
【図２８】図２４の表示装置の構成の他の例を表す機能ブロック図である。
【図２９】図２５、図２６の画素チップと配線基板との接続態様の一例を表す断面図である。
【図３０】本技術の第３の実施形態に係る照明装置の構成の一例を表す斜視図である。
【図３１】図３０の実装基板の表面のレイアウトの一例を表す平面図である。
【図３２】図３０の実装基板の表面のレイアウトの他の例を表す平面図である。
【図３３】図３０の照明装置の構成の一例を表す機能ブロック図である。
【図３４】図３０の照明装置の構成の他の例を表す機能ブロック図である。
【図３５】図３１、図３２の画素チップと配線基板との接続態様の一例を表す断面図である。
【図３６】図１、図２３の画素チップの構成の他の変形例を表す断面図である。
【図３７】図１２、図２３の画素チップの構成の他の変形例を表す断面図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（画素チップ）
２．変形例（画素チップ）
３．第２の実施の形態（表示装置）
４．第３の実施の形態（照明装置）
【００１８】
＜１．第１の実施の形態＞
[構成]
まず、本技術の第１の実施の形態に係る画素チップ１について説明する。図１（Ａ）は、画素チップ１の上面構成の一例を表したものである。図１（Ｂ）は、図１（Ａ）のＡ−Ａ矢視方向の断面構成の一例を表したものである。画素チップ１は、いわゆるＬＥＤディスプレイと呼ばれる表示装置の表示画素として好適に適用可能なものである。
【００１９】
画素チップ１は、例えば、図１（Ａ），（Ｂ）に示したように、チップ状の１つの発光素子１０を備えている。画素チップ１は、さらに、発光素子１０を駆動するチップ状の１つのドライバＩＣ２０を備えている。発光素子１０は、１つのチャンネル（１画素）を構成している。従って、画素チップ１は、単チャンネルタイプのチップである。発光素子１０は、例えば、図１（Ｂ）に示したように、３種類の発光素子１１Ｒ，１１Ｇ，１１Ｂを有している。以下では、発光素子１１Ｒ，１１Ｇ，１１Ｂの総称として発光素子１１を用いるものとする。
【００２０】
発光素子１０に含まれる発光素子１１の種類は、３種類に限られるものではなく、１種類または２種類であってもよいし、４種類以上であってもよい。また、発光素子１０に含まれる発光素子１１の数は、３つに限られるものではなく、１つまたは２つであってもよいし、４つ以上であってもよい。
【００２１】
発光素子１０に複数の発光素子１１が含まれている場合に、各発光素子１１は、共通の面（実装面Ｓ１）上に実装されている。各発光素子１１は、画素チップ１内に配置されており、例えば、他の発光素子１１と所定の間隙を介して配置されている。発光素子１０に含まれる各発光素子１１は、ドライバＩＣ２０の上方に配置されている。各発光素子１１とドライバＩＣ２０とを互いに電気的に接続する配線をできるだけ短くする観点からは、発光素子１０に含まれる各発光素子１１は、ドライバＩＣ２０の上面と対向する領域内に配置されていることが好ましい。
【００２２】
発光素子１１Ｒは、赤色帯の光を発するものであり、発光素子１１Ｇは、緑色帯の光を発するものであり、発光素子１１Ｂは、青色帯の光を発するものである。発光素子１１は、所定の波長帯の光を上面から発する固体発光素子であり、具体的には、ＬＥＤチップである。従って、発光素子１１の上方、すなわち、画素チップ１の上面が光射出面となる。
【００２３】
ここで、ＬＥＤチップとは、結晶成長に用いたウェハから切り出した状態のものを指しており、成形した樹脂などで被われたパッケージタイプのものではないことを指している。ＬＥＤチップは、例えば、５μｍ以上、１００ｍｍ以下のサイズとなっており、いわゆるマイクロＬＥＤと呼ばれるものである。ＬＥＤチップの平面形状は、例えば、ほぼ正方形となっている。ＬＥＤチップは、薄片状となっており、ＬＥＤチップのアスペクト比（高さ／幅）は、例えば、０．１以上、１未満となっている。
【００２４】
各発光素子１１は、例えば、図示しないが、第１導電型層、活性層および第２導電型層を順に積層してなる半導体層を有している。発光素子１１Ｇ，１１Ｂにおいては、第１導電型層、活性層および第２導電型層は、例えば、ＩｎＧａＮ系の半導体材料によって構成されている。一方、発光素子１１Ｒにおいては、第１導電型層、活性層および第２導電型層は、例えば、ＡｌＧａＩｎＰ系の半導体材料によって構成されている。
【００２５】
各発光素子１１は、第２導電型層の上面に、第１電極１２（図１（Ｂ）参照）を有している。第１電極１２は、第２導電型層に接するとともに第２導電型層に電気的に接続されている。各発光素子１１は、第１導電型層の下面に、第２電極１３（図１（Ｂ）参照）を有している。第２電極１３は、第１導電型層に接するとともに第１導電型層に電気的に接続されている。第１電極１２および第２電極１３はともに、単一の電極によって構成されていてもよいし、複数の電極によって構成されていてもよい。第１電極１２および第２電極１３は、例えば、Ａｇ（銀）などの高反射性の金属材料を含んで構成されている。なお、各発光素子１１は、図示しないが、側面と、上面のうち第１電極１２の未形成領域と、下面のうち第２電極１３の未形成領域とを被う薄い絶縁膜を有していてもよい。
【００２６】
画素チップ１は、また、各発光素子１１の電極（第１電極１２，第２電極１３）と、ドライバＩＣ２０とを互いに電気的に接続する配線（接続部）を備えている。その配線は、図１（Ｂ）に示したように、画素チップ１内に形成された多数の絶縁層（絶縁層３１〜３５，３７）を貫通して形成されている。各発光素子１１の第２電極１３は、例えば、図１（Ｂ）に示したように、半田層４８、配線層４７、配線層４６、ビア４５、配線層４４、ビア４３、配線層４２および半田層４１を介して、ドライバＩＣ２０と電気的に接続されている。一方、各発光素子１１の第１電極１２は、例えば、図１（Ｂ）に示したように、配線層５１、ビア５２、配線層４７、配線層４６、ビア４５、配線層４４、ビア４３、配線層４２および半田層４１を介して、ドライバＩＣ２０と電気的に接続されている。
【００２７】
配線層４２，４４，４６，４７，５１は、所定の面内でパターニングされた導電性の配線であり、例えば、銅などの金属材料によって構成されている。なお、配線層５１は、透明な導電性材料（例えばＩＴＯなど）によって構成されていてもよい。ビア４３，４５，５２は、画素チップ１内に形成された配線層４２，４４，４６，４７，５１を積層方向において電気的に接続するためのものであり、実装面Ｓ１と交差する方向に延在する柱状導電体である。ビア４３，４５，５２は、例えば、銅などの金属材料によって構成されている。半田層４１は、製造過程でドライバＩＣ２０を配線層４２上に実装する際に、ドライバＩＣ２０と配線層４２を電気的に接続するためのものであり、例えば、スズなどの金属材料によって構成されている。絶縁層３１〜３７は、樹脂などの絶縁材料によって構成されている。絶縁層３１〜３３、３５〜３７は、例えば、光透過性を有する材料によって構成されている。絶縁層３４は、遮光性を有する材料を含んで構成されており、例えば、樹脂に、光吸収性の材料を添加して構成されている。
【００２８】
画素チップ１は、例えば、図１（Ｂ）に示したように、発光素子１０およびドライバＩＣ２０に電力や制御信号を入力するための複数のパッド電極５４を当該画素チップ１の下面に備えている。つまり、画素チップ１の下面が、当該画素チップ１の入出力端子面となっている。複数のパッド電極５４は、例えば、図１（Ａ），（Ｂ）に示したように、ドライバＩＣ２０と非対向の領域（具体的には画素チップ１の下面のうち外縁）に、配置されている。画素チップ１は、例えば、図１（Ｂ）に示したように、各パッド電極５４の表面（画素チップ１の下面に露出している面）に半田ボール５５を備えている。各パッド電極５４の表面のうち画素チップ１の下面に露出している面とは反対側の面には、ビア５３が１つずつ接している。従って、各ビア５３は、ドライバＩＣ２０の周縁に配置されている。
【００２９】
ドライバＩＣ２０は、例えば、図１（Ｂ）に示したように、発光素子１０と対向する領域に配置されている。ドライバＩＣ２０は、例えば、半田層４１、配線層４２、ビア４３、配線層４４およびビア５３を介して、パッド電極５４と電気的に接続されている。また、各発光素子１１の第１電極１２は、例えば、図１（Ｂ）に示したように、配線層５１、ビア５２、配線層４７、配線層４６、ビア４５、配線層４４およびビア５３を介して、パッド電極５４と電気的に接続されている。パッド電極５４および半田ボール５５は、例えば、金属材料によって構成されている。
【００３０】
ところで、本実施の形態では、絶縁層３４の上面が各発光素子１１の実装面Ｓ１となっており、各発光素子１１は、例えば半田層４８を介して実装面Ｓ１上に配置されている。絶縁層３４は、各発光素子１１（または各半田層４８）の直下に開口を有しており、その開口には、配線層４７が設けられている。半田層４８は、配線層４７の上面全てを覆っていてもよいし、配線層４７の上面の一部だけを覆っていてもよい。配線層４７は、少なくとも絶縁層３４の開口内に充填されており、場合によっては、絶縁層３４の開口からはみ出していてもよい。
【００３１】
また、本実施の形態では、ドライバＩＣ２０が、各発光素子１１の実装面Ｓ１と対向する領域であって、かつ実装面Ｓ１の下方（つまり各発光素子１１の下方）に配置されている。各発光素子１１と、ドライバＩＣ２０とを電気的に接続する配線が、各発光素子１１と、ドライバＩＣ２０との間に配置されており、その配線の一部である半田層４８および配線層４７が絶縁層３４の開口を覆っている。
【００３２】
さらに、本実施の形態では、絶縁層３４は、配線層４７および半田層４８と共に、各発光素子１１から発せられた光が直接にドライバＩＣ２０に入射するのを遮る機能を有している。例えば、画素チップ１を上面から見たときに、例えば、図１（Ｂ）に示したように、絶縁層３４が画素チップ１全体に形成されており、配線層４７および半田層４８が絶縁層３４の開口を完全に覆っている。絶縁層３４、配線層４７および半田層４８が上で例示したような構成となっている場合には、各発光素子１１から発せられた光が面Ｓ１よりも下層に伝播する経路が画素チップ１内に存在しない。なお、各発光素子１１から発せられた光が直接にドライバＩＣ２０に入射するのを遮るだけであれば、絶縁層３４が画素チップ１全体に形成されている必要はなく、絶縁層３４のうちドライバＩＣ２０と非対向の部分については光透過性を有していてもよい。
【００３３】
［製造方法］
次に、画素チップ１の製造方法の一例について説明する。
【００３４】
図２〜図１１は、画素チップ１の製造方法の一例を表したものである。まず、剥離層１０１を表面に有する支持基板１００を用意する（図２（Ａ））。次に、剥離層１０１の表面に、配線層４６および絶縁層３３を形成する（図２（Ｂ））。このとき、絶縁層３３のうち配線層４６の直上に開口を形成しておく。次に、絶縁層３３の開口にビア４５を形成すると共に、絶縁層３３の表面に、配線層４４および絶縁層３２を形成する（図２（Ｃ））。このとき、絶縁層３２のうち配線層４４の直上に開口を形成しておく。次に、絶縁層３２の開口にビア４３を形成すると共に、絶縁層３２の表面に、配線層４２を形成する（図２（Ｄ））。さらに、配線層４２の表面に、半田層４１を介してドライバＩＣ２０を配置する（図２（Ｄ））。
【００３５】
次に、ドライバＩＣ２０の側面が一部、埋まる程度の厚さの絶縁層３１Ａを形成する（図３（Ａ））。次に、例えばスパッタにより、ドライバＩＣ２０の表面全体に、例えば銅などからなるエッチングストップ層１０２を形成する（図３（Ｂ））。続いて、例えばラッピングにより、ドライバＩＣ２０を所定の厚さにまで研磨する（図３（Ｃ））。例えば、図３（Ｃ）に示したように、ドライバＩＣ２０の上面がドライバＩＣ２０の周囲に形成されたエッチングストップ層１０２の上面と同一面内となるまで、ドライバＩＣ２０を研磨する。
【００３６】
その後、エッチングストップ層１０２を除去し（図４（Ａ））、ドライバＩＣ２０全体が埋まる程度の厚さの絶縁層３１Ｂを形成する（図４（Ｂ））。なお、絶縁層３１Ａ，３１Ｂが絶縁層３１に相当する。次に、例えば、レーザ加工により、絶縁層３１，３２を貫通するビアホール３１Ｄを形成する（図４（Ｃ））。
【００３７】
次に、例えば、銅電解めっきにより、ビアホール３１Ｄにビア５３を形成する（図５（Ａ））。次に、ビア５３上に開口を有する絶縁層３７を形成したのち、例えば、ニッケル電解めっきにより、パッド電極５４を形成する（図５（Ｂ））。さらに、例えば、スズ電解めっき、リフローを行うことにより、パッド電極５４上に半田ボール５５を形成する（図５（Ｃ））。
【００３８】
次に、半田ボール５５を埋め込む絶縁層１０３を形成したのち（図６（Ａ））、絶縁層１０３上に、剥離層１０４を介して支持基板１０５を貼り合わせる（図６（Ｂ））。その後、支持基板１００を剥離し（図６（Ｃ））、剥離層１０１を除去する（図７（Ａ））。次に、剥離層１０１を除去した側の表面に、遮光性を有する絶縁層３４を形成するとともに、絶縁層３４の開口を配線層４７で埋める（図７（Ｂ））。さらに、配線層４７の表面のうち、後に発光素子１１を実装することとなる部分にだけ半田層４８Ａを形成する（図７（Ｃ））。
【００３９】
次に、半田層４８Ａ上に発光素子１１Ｒ、１１Ｇ、１１Ｂを転写する（図８（Ａ））。このとき、発光素子１１Ｒ、１１Ｇ、１１Ｂは、半田層４８Ａ上に、所定の位置からわずかにずれた状態で転写される場合があるが、例えば、リフローなどを行うことにより、発光素子１１Ｒ、１１Ｇ、１１Ｂを所定の位置に移動させることが可能である（図８（Ｂ））。
【００４０】
次に、各発光素子１１の上面（第１電極１２）を露出させた状態で各発光素子１１を埋め込む絶縁層３５を形成したのち（図９（Ａ））、例えば、レーザ加工により、絶縁層３５にビアホール３５Ｄを形成する（図９（Ｂ））。次に、例えば、チタン、銅のスパッタにより、ビアホール３５Ｄにビア５２を形成するとともに、ビア５２と各発光素子１１の第１電極１２を接続する配線層５１を形成する（図１０（Ａ））。次に、配線層５１を埋め込む絶縁層３６を形成したのち、所定の位置に剥離層１０４にまで達するスリットＳＬを形成する（図１０（Ｂ））。これにより、発光素子１０ごとに樹脂分離がなされ、画素チップ１が形成される。
【００４１】
次に、絶縁層３６側の表面に、剥離層１０６を介して支持基板１０７を貼り合わせたのち、支持基板１０５および剥離層１０４を除去する（図１１（Ａ））。さらに、絶縁層１０３も除去し、半田ボール５５を露出させる（図１１（Ｂ））。これにより、樹脂分離のなされたチップ状の画素チップ１を、例えば回路基板等の所定の位置に転写することが可能となる。このようにして、画素チップ１が製造される。
【００４２】
［効果］
次に、本実施の形態の画素チップ１の効果について説明する。本実施の形態では、発光素子１０から発せられた光が直接にドライバＩＣ２０に入射するのを遮る機能を有する絶縁層３４、配線層４６および半田層４８が、発光素子１０とドライバＩＣ２０との間に設けられている。これにより、発光素子１０から発せられた光に起因するドライバＩＣ２０の誤動作の発生を低減することができ、ドライバＩＣ２０の誤動作に起因する発光素子１０の誤点灯を防止することができる。
【００４３】
また、本実施の形態では、複数のビア５３がドライバＩＣ２０の周縁に配置されている。これにより、発光素子１０から発せられた光がドライバＩＣ２０側に漏れ出た場合であっても、その漏れ光の一部をビア５３で反射させることができる。つまり、ドライバＩＣ２０の誤動作に起因する発光素子１０の誤点灯を防止する役割をビア５３にも持たせることができる。
【００４４】
＜２．変形例＞
[変形例１]
上記実施の形態では、絶縁層３４が遮光機能を有していたが、他の絶縁層３１〜３３，３５が遮光機能を有していてもよい。例えば、図１２に示したように、絶縁層３４の代わりに絶縁層３３が遮光機能を有していてもよいし、図１３に示したように、絶縁層３４だけでなく、絶縁層３１も遮光機能を有していてもよい。また、絶縁層３４の代わりに、または絶縁層３４とともに、絶縁層３５が、発光素子１０の発光を邪魔しない部位に遮光機能を有していてもよい。
【００４５】
[変形例２]
上記実施の形態の製造方法では、ドライバＩＣ２０を実装してから発光素子１０を実装していたが、逆に、発光素子１０を実装してからドライバＩＣ２０を実装してもよい。以下に、発光素子１０を実装してからドライバＩＣ２０を実装する場合の製造方法の一例について説明する。
【００４６】
図１４〜図２２は、画素チップ１の製造方法の他の例を表したものである。まず、剥離層１０９を表面に有する支持基板１０８を用意したのち、剥離層１０９の表面に、遮光性を有する絶縁層３４を形成する（図１４（Ａ））。次に、絶縁層３４の開口を配線層４７で埋めると共に、配線層４７の表面のうち、後に発光素子１１を実装することとなる部分にだけ半田層４８Ａを形成する（図１４（Ｂ））。
【００４７】
次に、半田層４８Ａ上に発光素子１１Ｒ、１１Ｇ、１１Ｂを転写する（図１４（Ｃ））。このとき、発光素子１１Ｒ、１１Ｇ、１１Ｂは、半田層４８Ａ上に、所定の位置からわずかにずれた状態で転写される場合があるが、例えば、リフローなどを行うことにより、発光素子１１Ｒ、１１Ｇ、１１Ｂを所定の位置に移動させることが可能である（図１４（Ｄ））。
【００４８】
次に、各発光素子１１の上面（第１電極１２）を露出させた状態で各発光素子１１を埋め込む絶縁層３５を形成したのち（図１５（Ａ））、例えば、レーザ加工により、絶縁層３５にビアホール３５Ｄを形成する（図１５（Ｂ））。次に、例えば、チタン、銅のスパッタにより、ビアホール３５Ｄにビア５２を形成するとともに、ビア５２と各発光素子１１の第１電極１２を接続する配線層５１を形成する（図１５（Ｃ））。
【００４９】
次に、配線層５１を埋め込む絶縁層３６を形成したのち、絶縁層３６側の表面に、剥離層１１０を介して支持基板１１１を貼り合わせる（図１６（Ａ））。続いて、支持基板１０８および剥離層１０９を除去する（図１６（Ｂ））。
【００５０】
次に、絶縁層３４の表面に、配線層４６および絶縁層３３を形成する（図１７（Ａ））。このとき、絶縁層３３のうち配線層４６の直上に開口を形成しておく。次に、絶縁層３３の開口にビア４５を形成すると共に、絶縁層３３の表面に、配線層４４および絶縁層３２を形成する（図１７（Ｂ））。このとき、絶縁層３２のうち配線層４４の直上に開口を形成しておく。
【００５１】
次に、絶縁層３２の開口にビア４３を形成すると共に、絶縁層３２の表面に、配線層４２を形成し、さらに、配線層４２の表面に、半田層４１を介してドライバＩＣ２０を配置する（図１８（Ａ））。次に、ドライバＩＣ２０の側面が一部、埋まる程度の厚さの絶縁層３１Ａを形成する（図１８（Ｂ））。
【００５２】
次に、例えばスパッタにより、ドライバＩＣ２０の表面全体に、例えば銅などからなるエッチングストップ層１０２を形成する（図１９（Ａ））。続いて、例えばラッピングにより、ドライバＩＣ２０を所定の厚さにまで研磨する（図１９（Ｂ））。例えば、図１９（Ｂ）に示したように、ドライバＩＣ２０の上面がドライバＩＣ２０の周囲に形成されたエッチングストップ層１０２の上面と同一面内となるまで、ドライバＩＣ２０を研磨する。
【００５３】
その後、エッチングストップ層１０２を除去し（図２０（Ａ））、ドライバＩＣ２０全体が埋まる程度の厚さの絶縁層３１Ｂを形成する（図２０（Ｂ））。なお、絶縁層３１Ａ，３１Ｂが絶縁層３１に相当する。
【００５４】
次に、例えば、レーザ加工により、絶縁層３１，３２を貫通するビアホール３１Ｄを形成したのち（図２１（Ａ））、例えば、銅電解めっきにより、ビアホール３１Ｄにビア５３を形成する（図２１（Ｂ））。
【００５５】
次に、ビア５３上に開口を有する絶縁層３７を形成したのち、例えば、ニッケル電解めっきにより、パッド電極５４を形成する（図２２（Ａ））。さらに、例えば、スズ電解めっき、リフローを行うことにより、パッド電極５４上に半田ボール５５を形成する（図２２（Ｂ））。その後、上記と同様の方法で、発光素子１０ごとに樹脂分離を行う。このようにして、画素チップ１が製造される。
【００５６】
[変形例３]
上記実施の形態およびその変形例では、画素チップ１は、１つの発光素子１０を備えていたが、２つ以上の発光素子１０を備えていてもよい。以下、便宜的に、２つ以上の発光素子１０を備えた画素チップを画素チップ４と称するものとする。ここで、１つの発光素子１０は、１つのチャンネル（１画素）を構成していることから、画素チップ４は、複数チャンネル（複数画素）タイプのチップである。画素チップ４は、当該画素チップ４に含まれる全ての発光素子１０を駆動する１つのドライバＩＣ２０を備えていてもよいし、発光素子１０ごとに１つずつドライバＩＣ２０を備えていてもよい。ここで、画素チップ４が、当該画素チップ４に含まれる全ての発光素子１０を駆動する１つのドライバＩＣ２０を備えている場合、画素チップ４内の配線が過密になるのを避ける観点から、各発光素子１０は、画素チップ４のうちドライバＩＣ２０の上面と非対向の領域内に配置されていることが好ましい。さらに、ドライバＩＣ２０が画素チップ４の中央に配置されている場合、各発光素子１０は、画素チップ４のうちドライバＩＣ２０の上面と非対向の領域内であって、かつ画素チップ４の外縁に配置されていることが好ましい。また、画素チップ４が、発光素子１０ごとに１つずつドライバＩＣ２０を備えている場合、画素チップ４内の配線が過密になるのを避ける観点から、各発光素子１０は、それぞれに割り当てられたドライバＩＣ２０の上面と対向する領域内に配置されていることが好ましい。
【００５７】
図２３（Ａ）は、画素チップ４の上面構成の一例を表したものである。図２３（Ｂ）は、画素チップ４の裏面の構成の一例を表したものである。なお、発光素子１０およびドライバＩＣ２０は、画素チップ４内に設けられていることから、図２３（Ａ）では、発光素子１０およびドライバＩＣ２０が、破線で示されている。同様に、ドライバＩＣ２０および配線層４２は、画素チップ４内に設けられていることから、図２３（Ｂ）では、ドライバＩＣ２０および配線層４２が、破線で示されている。画素チップ４は、例えば、図２３（Ａ）に示したように、４つの発光素子１０と、４つの発光素子１０を駆動する１つのドライバＩＣ２０とを備えている。各発光素子１０は、例えば、３種類の発光素子１１Ｒ，１１Ｇ，１１Ｂを有している。各発光素子１０は、例えば、画素チップ４の四隅に配置されており、ドライバＩＣ２０は、画素チップ４の中央（つまり、発光素子１０の直下以外の場所）に配置されている。
【００５８】
本変形例では、発光素子１０から発せられた光が直接にドライバＩＣ２０に入射するのを遮る機能を有する絶縁層３４、配線層４６および半田層４８が、４つの発光素子１０とドライバＩＣ２０との間に設けられている。これにより、発光素子１０から発せられた光に起因するドライバＩＣ２０の誤動作の発生を低減することができ、ドライバＩＣ２０の誤動作に起因する発光素子１０の誤点灯を防止することができる。
【００５９】
＜３．第２の実施の形態＞
[構成]
次に、本技術の第２の実施の形態に係る表示装置２について説明する。表示装置２は、上記実施の形態およびその変形例に係る画素チップ１，４を表示画素として備えたものである。図２４は、表示装置２の概略構成の一例を斜視的に表したものである。表示装置２は、いわゆるＬＥＤディスプレイと呼ばれるものであり、表示画素としてＬＥＤが用いられたものである。表示装置２は、例えば、図２４に示したように、表示パネル２１０と、表示パネル２１０を駆動する駆動ＩＣ２２０とを備えている。
【００６０】
（表示パネル２１０）
表示パネル２１０は、実装基板２１０−１と、透明基板２１０−２とを互いに重ね合わせたものである。透明基板２１０−２の表面が映像表示面となっており、中央部分に表示領域２１０Ａを有し、その周囲に、非表示領域であるフレーム領域を有している。
【００６１】
（実装基板２１０−１）
図２５は、実装基板２１０−１の透明基板２１０−２側の表面のうち表示領域２１０Ａに対応する領域のレイアウトの一例を表したものである。実装基板２１０−１は、表示領域２１０Ａに対応する領域に、例えば、図２５に示したように、所定の方向に延在する配線２１１，２１２を有している。配線２１１は、ゲート線などを含んで構成されており、配線２１２は、データ線などを含んで構成されている。配線２１１および配線２１２は互いに交差しており、１本の配線２１１と１本の配線２１２とが互いに交差する部分に、表示画素として機能する画素チップ１が設けられている。このとき、複数の画素チップ１が実装基板２１０−１のうち表示領域２１０Ａに対応する領域に２次元配置されている。画素チップ１は、配線２１１，２１２と電気的に接続されている。なお、表示画素として、画素チップ４が設けられている場合には、複数本の配線２１１と複数本の配線２１２とが互いに交差する部分に、表示画素として機能する画素チップ４が設けられている。このとき、複数の画素チップ４が実装基板２１０−１のうち表示領域２１０Ａに対応する領域に２次元配置されている。ここで、画素チップ４が、ｍ×ｎの行列状に配置されたｍ×ｎ個の発光素子１０を有している場合には、ｍ本の配線２１１とｎ本の配線２１２とが互いに交差する部分に、画素チップ４が設けられ、かつ、画素チップ４内の行ごとに１本の配線２１１が割り当てられると共に画素チップ４内の列ごとに１本の配線２１２が割り当てられる。なお、図２６では、画素チップ４が、２×２の行列状に配置された４つの発光素子１０を有しており、２本の配線２１１と２本の配線２１２とが互いに交差する部分に、画素チップ４が設けられる場合が例示されている。
【００６２】
（透明基板２１０−２）
透明基板２１０−２は、例えば、ガラス基板、または樹脂基板などからなる。透明基板２１０−２において、画素チップ１側の表面は平坦となっていてもよいが、粗面となっていてもよい。
【００６３】
（駆動ＩＣ２２０）
駆動ＩＣ２２０は、外部から入力される映像信号に基づいて複数の画素チップ１を駆動するものである。駆動ＩＣ２２０は、例えば、図２７、図２８に示したように、配線２１２に接続されたデータ線駆動回路２２１と、配線２１１に接続されたゲート線駆動回路２２２とを有している。ゲート線駆動回路２２２は、例えば、画素チップ１，４内の発光素子１０をラインごとに選択するようになっている。データ線駆動回路２２１は、例えば、ゲート線駆動回路２２２で選択された画素チップ１，４内の発光素子１０に対して、配線２１２を介して信号電圧を印加するようになっている。
【００６４】
［表示パネル２１０の製造方法］
次に、表示パネル２１０の製造方法の一例について説明する。
【００６５】
まず、例えば、基材上に、複数の配線２１１，２１２と、配線２１１，２１２に接続されると共に画素チップ１，４を実装するためのパッド電極を備えた回路基板（配線基板）を用意する。次に、回路基板の各パッド電極上に画素チップ１，４を実装する。その後、回路基板をリフローし、画素チップ１，４のパッド電極５４を、半田ボール５５（第２接続部）を介して、回路基板のパッド電極に接合させる。これにより、画素チップ１，４と回路基板とが半田ボール５５によって電気的に接続され、実装基板２１０−１が形成される。その後、例えば、図２９に示したように、回路基板２１３と画素チップ１，４との隙間や、画素チップ１，４の側面を遮光部材２１４（第２遮光部）で覆うようにしてもよい。次に、実装基板２１０−１と透明基板２１０−２とを互いに向かい合わせ、貼り合わせる。このようにして、表示パネル２１０が製造される。
【００６６】
［表示装置２の動作・効果］
本実施の形態では、画素チップ１，４が駆動ＩＣ２２０によって、配線２１１，２１２を介して駆動される。これにより、画素チップ１，４内の発光素子１０に順次、電流が供給され、表示領域２１０Ａに画像が表示される。
【００６７】
ところで、本実施の形態では、表示画素として画素チップ１，４が使用される。これにより、誤点灯の無い、表示品質に優れた表示装置を実現することができる。
【００６８】
＜４．第３の実施の形態＞
[構成]
次に、第３の実施の形態に係る照明装置３について説明する。照明装置３は、上記実施の形態およびその変形例に係る画素チップ１を光源として備えたものである。図３０は、照明装置３の概略構成の一例を斜視的に表したものである。照明装置３は、いわゆるＬＥＤ照明と呼ばれるものであり、光源としてＬＥＤが用いられたものである。この照明装置３は、例えば、図３０に示したように、照明パネル３１０と、照明パネル３１０を駆動する駆動ＩＣ３２０とを備えている。
【００６９】
（照明パネル３１０）
照明パネル３１０は、実装基板３１０−１と、透明基板３１０−２とを互いに重ね合わせたものである。透明基板３１０−２の表面が、照明光が出力される面となっており、中央部分に照明領域３１０Ａを有している。
【００７０】
（実装基板３１０−１）
図３１は、実装基板３１０−１の透明基板３１０−２側の表面のうち照明領域３１０Ａに対応する領域のレイアウトの一例を表したものである。実装基板３１０−１は、照明領域３１０Ａに対応する領域に、例えば、図３１に示したように、所定の方向に延在する配線３１１，３１２を有している。配線３１１は、ゲート線などを含んで構成されており、配線３１２は、データ線などを含んで構成されている。配線３１１および配線３１２は互いに交差しており、１本の配線３１１と１本の配線３１２とが互いに交差する部分に、照明画素として機能する画素チップ１が設けられている。このとき、複数の画素チップ１が実装基板３１０−１のうち照明領域３１０Ａに対応する領域に２次元配置されている。画素チップ１は、配線３１１，３１２と電気的に接続されている。なお、照明画素として、画素チップ４が設けられている場合には、複数本の配線３１１と複数本の配線３１２とが互いに交差する部分に、照明画素として機能する画素チップ４が設けられている。このとき、複数の画素チップ４が実装基板３１０−１のうち照明領域３１０Ａに対応する領域に２次元配置されている。ここで、画素チップ４が、ｍ×ｎの行列状に配置されたｍ×ｎ個の発光素子１０を有している場合には、ｍ本の配線３１１とｎ本の配線３１２とが互いに交差する部分に、画素チップ４が設けられ、かつ、画素チップ４内の行ごとに１本の配線３１１が割り当てられると共に画素チップ４内の列ごとに１本の配線３１２が割り当てられる。なお、図３２では、画素チップ４が、２×２の行列状に配置された４つの発光素子１０を有しており、２本の配線３１１と２本の配線３１２とが互いに交差する部分に、画素チップ４が設けられる場合が例示されている。
【００７１】
（透明基板３１０−２）
透明基板３１０−２は、例えば、ガラス基板、または樹脂基板などからなる。透明基板３１０−２において、画素チップ１側の表面は平坦となっていてもよいが、粗面となっていてもよい。
【００７２】
（駆動ＩＣ３２０）
駆動ＩＣ３２０は、外部から入力される制御信号に基づいて複数の画素チップ１を駆動するものである。駆動ＩＣ３２０は、例えば、図３３、図３４に示したように、配線３１２に接続されたデータ線駆動回路３２１と、配線３１１に接続されたゲート線駆動回路３２２とを有している。ゲート線駆動回路３２２は、例えば、画素チップ１，４内の発光素子１０をラインごとに選択するようになっている。データ線駆動回路３２１は、例えば、ゲート線駆動回路３２２で選択された画素チップ１，４内の発光素子１０に対して、配線３１２を介して信号電圧を印加するようになっている。
【００７３】
［照明パネル３１０の製造方法］
次に、照明パネル３１０の製造方法の一例について説明する。
【００７４】
まず、例えば、基材上に、複数の配線３１１，３１２と、配線３１１，３１２に接続されると共に画素チップ１，４を実装するためのパッド電極を備えた回路基板（配線基板）を用意する。次に、回路基板の各パッド電極上に画素チップ１，４を実装する。その後、回路基板をリフローし、画素チップ１，４のパッド電極５４を、半田ボール５５を介して、回路基板のパッド電極に接合させる。これにより、画素チップ１，４と回路基板とが半田ボール５５によって電気的に接続され、実装基板３１０−１が形成される。その後、例えば、図３５に示したように、回路基板３１３と画素チップ１，４との隙間や、画素チップ１，４の側面を遮光部材３１４で覆うようにしてもよい。次に、実装基板３１０−１と透明基板３１０−２とを互いに向かい合わせ、貼り合わせる。このようにして、照明パネル３１０が製造される。
【００７５】
［照明装置３の動作・効果］
本実施の形態では、画素チップ１，４が駆動ＩＣ３２０によって、配線３１１，３１２を介して駆動される。これにより、画素チップ１，４に順次、電流が供給され、照明領域３１０Ａから照明光が出力される。
【００７６】
ところで、本実施の形態では、照明画素として画素チップ１，４が使用される。これにより、誤点灯の無い、照明品質に優れた照明装置を実現することができる。
【００７７】
以上、複数の実施の形態およびそれらの変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００７８】
例えば、上記実施の形態等では、実装基板２１０−１，３１０−１には、複数の画素チップ１，４がマトリクス状に実装されていたが、ライン状に実装されていてもよい。また、上記実施の形態等では、実装基板２１０−１，３１０−１には、画素チップ１，４を駆動する配線として、単純マトリクス配置された配線２１１，２１２または配線３１１，３１２が用いられていたが、他の配線パターンが用いられてもよい。
【００７９】
また、例えば、上記実施の形態等では、ドライバＩＣ２０が絶縁層３１，３７に覆われていたが、例えば、図３６、図３７に示したように、ドライバＩＣ２０の全体または一部が画素チップ１，４の外部に露出していてもよい。このとき、絶縁層３１，３７が省略され、ビア５３は絶縁層３２内にだけ形成され、パッド電極５４が絶縁層３２の下面に接して形成され、半田ボール５５がドライバＩＣ２０よりも背が高くなる程度に大きく形成されている。
【００８０】
また、例えば、本技術は以下のような構成を取ることができる。
（１）
１または複数の発光素子と、
前記発光素子を駆動するドライバＩＣと、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光部と
を備えた
画素チップ。
（２）
前記遮光部は、樹脂に、光吸収性の材料を添加して構成されたものである
（１）に記載の画素チップ。
（３）
前記接続部と電気的に接続され、かつ前記ドライバＩＣの周縁に配置された柱状導電体と、
前記柱状導電体に電気的に接続され、かつ当該画素チップの入出力端子として機能するパッド電極と
を備えた
（１）または（２）に記載の画素チップ。
（４）
前記発光素子側の表面に光射出面を備えるとともに、前記ドライバＩＣ側の表面に入出力端子面を備え、
前記パッド電極は、前記入出力端子面に配置されている
（３）に記載の画素チップ。
（５）
前記１または複数の発光素子は、１画素を構成しており、
前記ドライバＩＣは、当該画素チップの中央に配置され、
前記発光素子は、前記ドライバＩＣの上面と対向する領域内に配置されている
（１）ないし（４）のいずれか１つに記載の画素チップ。
（６）
前記複数の発光素子は、複数画素を構成しており、
前記ドライバＩＣは、当該画素チップの中央に配置され、
前記発光素子は、前記ドライバＩＣの上面と非対向の領域内であって、かつ当該画素チップの外縁に配置されている
（１）ないし（４）のいずれか１つに記載の画素チップ。
（７）
配線基板に２次元配置された複数の画素チップを表示領域に備え、
前記画素チップは、
１または複数の発光素子と、
前記発光素子を駆動するドライバＩＣと、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する第１接続部と、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記第１接続部とともに遮る第１遮光部と
を有する
表示パネル。
（８）
前記配線基板と前記画素チップとを電気的に接続する第２接続部と、
前記第２接続部を覆う第２遮光部と
を備えた
（７）に記載の表示パネル。
（９）
配線基板に２次元配置された複数の画素チップを照明領域に備え、
前記画素チップは、
１または複数の発光素子と、
前記発光素子を駆動するドライバＩＣと、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光部と
を有する
照明パネル。
（１０）
配線基板に２次元配置された複数の画素チップを表示領域に有する表示パネルと、
前記画素チップを駆動する駆動回路と
を備え、
前記画素チップは、
１または複数の発光素子と、
前記発光素子を駆動するドライバＩＣと、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光部と
を有する
表示装置。
（１１）
配線基板に２次元配置された複数の画素チップを照明領域に有する照明パネルと、
前記画素チップを駆動する駆動回路と
を備え、
前記画素チップは、
１または複数の発光素子と、
前記発光素子を駆動するドライバＩＣと、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子と前記ドライバＩＣとを互いに電気的に接続する接続部と、
前記発光素子と前記ドライバＩＣとの間に配置され、かつ前記発光素子から発せられた光が直接に前記ドライバＩＣに入射するのを前記接続部とともに遮る遮光部と
を有する
照明装置。
【符号の説明】
【００８１】
１，４…画素チップ、２…表示装置、３…照明装置、１０，１１，１１Ｒ，１１Ｇ，１１Ｂ…発光素子、１２…第１電極、１３…第２電極、２０…ドライバＩＣ、３１〜３７…絶縁層、４１，４８…半田層、４２，４４，４６，４７，５１…配線層、４３，４４，５２，５３…ビア、５４…パッド電極、５５…半田ボール、２１０…表示パネル、２１０−１，３３０−１…実装基板、２１０−２，３１０−２…透明基板、２１０Ａ…表示領域、２１１，２１２，３１１，３１２…配線、２１３，３１３…回路基板、２１４，３１４…遮光部材、２２０，３２０…駆動ＩＣ、２１１，３１１…データ線駆動回路、２１２，３１２…ゲート線駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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