(57)【特許請求の範囲】
【請求項１】
複数のＩＣを含む基板をダイシングする方法であって、
基板の上にＩＣを覆い保護する多層マスクを形成する工程であって、多層マスクは、
ＩＣの上面の上に配置された第１マスク材料層と、
第１マスク材料層の上に配置された第２マスク材料層を含み、第２マスク材料層は、非水溶性ポリイミドポリマー層である工程と、
レーザスクライビングプロセスによって多層マスクをパターニングし、これによってＩＣ間の基板の領域を露出させるギャップをパターニングされたマスクに提供する工程と、
パターニングされたマスク内でギャップを貫通して基板をプラズマエッチングして、これによってＩＣを個片化する工程であって、第２マスク材料層は、エッチングプロセスの少なくとも一部に対して、プラズマへの曝露から第１マスク材料層を保護する工程と、
第１マスク材料層を溶解し、ＩＣの上面から第２マスク材料層をリフトオフする工程を含む方法。
【請求項２】
第１マスク材料層を溶解する工程は、第１マスク材料層が可溶で、第２マスク材料層が実質的に不溶である溶媒に多層マスクを曝す工程を含む請求項１記載の方法。
【請求項３】
溶媒は水溶液である請求項２記載の方法。
【請求項４】
溶媒は水である請求項３記載の方法。
【請求項５】
第１マスク材料層は水溶性ポリマーを含み、半導体基板をエッチングする工程は、第１
マスク材料層を１００℃未満に維持するディープトレンチエッチングプロセスによってトレンチをエッチングする工程を含む請求項１記載の方法。
【請求項６】
多層マスクを形成する工程は、ポリ（ビニルアルコール）、ポリ（アクリル酸）、ポリ（メタクリル酸）、ポリ（アクリルアミド）、又はポリ（エチレンオキシド）のうちの少なくとも１つをＩＣの上面に接触する第１マスク材料層として塗布する工程を含む請求項５記載の方法。
【請求項７】
マスクを形成する工程は、ＩＣ間のストリートの上に２０μｍ以下、ＩＣの上部バンプ面の上に少なくとも１０μｍの厚さで多層マスクを形成する工程を含む請求項１記載の方法。
【請求項８】
マスクをパターニングする工程は、５４０ナノメートル以下の波長と４００フェムト秒以下のレーザパルス幅を有するフェムト秒レーザによってパターンを直接描画する工程を含む請求項１記載の方法。
【請求項９】
多層マスクを形成する工程は、
ＩＣの上面の上に第１マスク材料の溶液をスピンコーティングする工程と、
第１マスク材料層の上に、第２マスク材料層の溶液をスピンコーティングする工程、又は第２マスク材料を蒸着する工程を含む請求項１記載の方法。
【請求項１０】
裏面研削プロセスによって基板を薄化する工程を含み、第１マスク材料のスピンコーティングは、裏面研削後に実行される請求項９記載の方法。
【請求項１１】
複数のＩＣを含む半導体基板をダイシングする方法であって、
シリコン基板上に水溶性マスク材料層を形成する工程であって、水溶性マスク材料層はシリコン基板上に配置されたＩＣを覆い、ＩＣは二酸化ケイ素、低κ材料層及び銅層を含む薄膜スタックを含む工程と、
水溶性マスク材料層の上に非水溶性マスク材料層を形成する工程であって、非水溶性マスク材料層は、非水溶性ポリイミドポリマー層である工程と、
非水溶性マスク材料層、水溶性マスク材料層、低κ材料層及び銅層をフェムト秒レーザでパターニングして、ＩＣ間のシリコン基板の領域を露出させる工程と、
シリコン基板の露出した領域をエッチングして、ＩＣを個片化する工程であって、非水溶性マスク材料層は、シリコン基板エッチングの少なくとも一部からプラズマへの曝露から水溶性マスク材料層を保護する工程と、
水溶性マスク材料層を溶解し、非水溶性マスク材料層をリフトオフする工程とを含む方法。
【請求項１２】
二酸化ケイ素層、低κ材料層及び銅層をフェムト秒レーザでパターニングする工程は、低κ材料層及び銅層ををアブレーション加工する工程の前に、二酸化ケイ素層をアブレーション加工する工程を含み、シリコン基板をエッチングする工程は、水溶性マスク材料層を１００℃未満の温度に維持しながら、ＳＦ６と、Ｃ４Ｆ８及びＣ４Ｆ６のうちの少なくとも１つとのプラズマに基板を曝露する工程を含む請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体処理の分野に関し、特に、各基板が集積回路（ＩＣ）を上に有する基板をダイシングするためのマスキング方法に関する。
【関連技術の背景説明】
【０００２】
半導体基板の処理において、典型的にはシリコン又は他の半導体材料からなる基板（ウェハとも呼ばれる）上にＩＣが形成される。一般的には、半導体、導体又は絶縁体のうちのいずれかである種々の材料の薄膜層が、ＩＣを形成するために使用される。これらの材料は、様々な周知のプロセスを用いてドープされ、蒸着（堆積）され、エッチングされ、これによって同時に複数のＩＣ（例えば、メモリデバイス、論理デバイス、光起電デバイスなど）を同一基板上に同時に形成する。
【０００３】
デバイス形成に続いて、基板は、支持部材（例えば、フィルムフレーム全域に亘って引き伸ばされた接着フィルム）に載置され、基板は梱包等のために互いに各々個々のデバイス又は「ダイ」を分離するために「ダイシング」される。現在、最も人気のある２つのダイシング技術は、スクライビングとソーイングである。スクライビングの場合、ダイヤモンドを先端に付けたスクライブが、予め形成されたスクライブラインに沿って基板表面を横切って移動する。例えば、ローラによって圧力を印加すると、基板はスクライブラインに沿って分離する。ソーイングの場合は、ダイヤモンドを先端に付けたのこぎりがストリートに沿って基板を切断する。１５０μｍ厚未満のバルクシリコンの個片化などの薄い基板の個片化の場合、従来のアプローチでは、悪いプロセス品質しか得られていない。薄い基板からダイを個片化する際に直面する可能性のある課題のいくつかは、異なる層間における微小亀裂の形成又は層間剥離、無機誘電体層のチッピング、厳密なカーフ幅（切り口幅）制御の保持、又は正確なアブレーション深さの制御を含めることができる。
【０００４】
プラズマダイシングも考えられるが、レジストのパターニングのための標準的なリソグラフィ操作は、実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は、一般的に遭遇する金属（例えば、銅）のプラズマ処理は、ストリートに沿ってダイシングする際に、製品の問題又はスループットの限界を作る可能性があることである。最終的に、プラズマダイシングプロセスのマスキングは、とりわけ、基板の厚さ及び上面のトポグラフィ、プラズマエッチングの選択性、及び基板の上面上に存在する材料からの選択的なマスクの除去に応じて、問題となる可能性がある。
【概要】
【０００５】
本発明の実施形態は、レーザスクライビング及びプラズマエッチングの両方を含むハイブリッドダイシングプロセスのために半導体基板をマスキングする方法を含む。
【０００６】
一実施形態では、複数のＩＣを有する半導体基板をダイシングする方法は、ＩＣを覆い、保護する複数の異なる材料層を含むマスクを、半導体基板上に形成することを含む。マスクは、レーザスクライビングプロセスによってパターニングされ、これによってＩＣ間の基板の領域を露出させるギャップをパターニングされたマスクに提供する。その後、基板はパターニングされたマスク内のギャップを貫通してプラズマエッチングされ、これによってＩＣをチップに個片化する。
【０００７】
別の一実施形態では、半導体基板をダイシングするシステムは、同一プラットフォームに結合されたフェムト秒レーザと、プラズマエッチングチャンバと、マスク堆積（蒸着）モジュールを含む。複数のＩＣを有する基板をダイシングするシステムは、多層マスクをパターニングし、ＩＣ間の基板の領域を露出させるレーザスクライブモジュールと、レーザスクライブモジュールに物理的に結合され、基板のプラズマエッチングによってＩＣを個片化するプラズマエッチングモジュールと、レーザスクライビングされた基板をレーザスクライブモジュールからプラズマエッチングモジュールまで搬送するロボット搬送チャンバと、スピンコーター又は化学蒸着（ＣＶＤ）チャンバのいずれかを含むマスク形成モジュール又は溶媒湿式洗浄モジュールの少なくとも一方とを含むことができる。更なる一実施形態では、レーザスクライブは、５４０ナノメートル以下の波長と４００フェムト秒以下のパルス幅を有するフェムト秒レーザを含む。更なる一実施形態では、マスク形成モジュールは、ＣＶＤカーボン層を堆積する化学蒸着（ＣＶＤ）チャンバである。更なる一実施形態では、プラズマエッチングチャンバは、ＳＦ６と、Ｃ４Ｆ８とＣ４Ｆ６のうちの少なくとも一方とに結合されている。
【０００８】
別の一実施形態では、複数のＩＣを有する基板をダイシングする方法は、シリコン基板の表側の上に可溶性材料層（例えば、ポリ（ビニルアルコール））を含む二層マスクを形成することを含む。可溶性材料層の上には、不溶性材料層（例えば、フォトレジスト又はポリイミド（ＰＩ））がある。二層マスクは、基板の表側に配置されたＩＣを覆い、保護する。ＩＣは、パッシベーション層（例えば、ポリイミド（ＰＩ））によって囲まれたバンプを有する銅バンプ形成された上面を含む。バンプ及びパッシベーションの下の表面下の薄膜は、低κ層間誘電体（ＩＬＤ）層と銅配線の層を含む。二層マスク、パッシベーション層、及び表面下の薄膜は、フェムト秒レーザスクライビングプロセスでパターニングされ、これによってＩＣ間のシリコン基板の領域を露出させる。シリコン基板は、ディープシリコンプラズマエッチングプロセスによってギャップを通してエッチングされ、これによってＩＣを個片化し、その後、二層マスクは湿式処理され、可溶性層を溶解し、不溶性層をリフトオフする。
【０００９】
特定の一実施形態では、複数のＩＣを含む半導体基板をダイシングする方法は、シリコン基板の上に配置されたＩＣを覆う水溶性マスク材料層をシリコン基板の上に形成する工程であって、ＩＣは二酸化ケイ素層、低κ材料層、及び銅層を含む薄膜スタックを含む工程と、水溶性マスク材料層の上に非水溶性マスク材料層を形成する工程と、フォトレジスト層、低κ材料層及び銅層をフェムト秒レーザでパターニングし、これによってＩＣ間のシリコン基板の領域を露出させる工程と、ギャップを貫通してシリコン基板をエッチングし、これによってＩＣを個片化する工程であって、非水溶性マスク材料層は、シリコン基板エッチングの少なくとも一部に対して、水溶性マスク材料層をプラズマへの曝露から保護する工程を含む。更なる一実施形態では、二酸化ケイ素層、低κ材料層、及び銅層をフェムト秒レーザでパターニングする工程は、低κ材料層及び銅層をアブレーション加工する前に、二酸化ケイ素層をアブレーション加工する工程を含み、シリコン基板をエッチングする工程は、水溶性マスク材料層を１００℃未満の温度に維持しながら、ＳＦ６と、Ｃ４Ｆ８及びＣ４Ｆ６の少なくとも一方とのプラズマに基板を曝露する工程を含む。
【図面の簡単な説明】
【００１０】
本発明の実施形態は、添付図面の図において、限定ではなく例として示されている。
【図１】本発明の一実施形態に係る、ハイブリッドレーザアブレーション・プラズマエッチング個片化法を示すフロー図である。
【図２Ａ】本発明の一実施形態に係る、ダイシングされる基板上に多層マスクをスピンコーティングする方法を示すフロー図である。
【図２Ｂ】本発明の一実施形態に係る、ダイシングされる基板に多層マスクを蒸着する方法を示すフロー図である。
【図３Ａ】本発明の一実施形態に係る、ウェハの薄化前に基板に多層マスクを塗布する方法を示すフロー図である。
【図３Ｂ】本発明の一実施形態に係る、ウェハの薄化後に基板に多層マスクを塗布する方法を示すフロー図である。
【図４Ａ】本発明の一実施形態に係る、図１に示されるダイシング法の操作１０２Ａ及び操作１０２Ｂに対応する複数のＩＣを含む半導体基板の断面図を示す。
【図４Ｂ】本発明の一実施形態に係る、図１に示されるダイシング法の操作１０３に対応する複数のＩＣを含む半導体基板の断面図を示す。
【図４Ｃ】本発明の一実施形態に係る、図１に示されるダイシング法の操作１０５に対応する複数のＩＣを含む半導体基板の断面図を示す。
【図４Ｄ】本発明の一実施形態に係る、図１に示されるダイシング法の操作１０７に対応する複数のＩＣを含む半導体基板の断面図を示す。
【図５】本発明の実施形態に係る、複数のＩＣを含む基板の上面及び表面下の薄膜の上に塗布される水溶性マスクの断面図を示す。
【図６】本発明の一実施形態に係る、多層マスクのインサイチュー塗布用の統合堆積モジュールを備えた基板のレーザ・プラズマダイシングのためのツールレイアウトのブロック図を示す。
【図７】本発明の一実施形態に係る、本明細書に記載のマスキング、レーザスクライビング、プラズマダイシング法のうちの１以上の操作の自動実行を制御する例示的なコンピュータシステムのブロック図を示す。
【詳細な説明】
【００１１】
各基板が複数のＩＣを上に有する基板をダイシングするための方法及び装置を説明する。以下の説明では、本発明の例示的な実施形態を説明するために、多数の特定の詳細（例えば、フェムト秒レーザスクライビング条件及びディープシリコンプラズマエッチング条件）が記載されている。しかしながら、本発明の実施形態は、これらの特定の詳細なしに実施できることは当業者には明らかであろう。他の例において、周知の態様（例えば、ＩＣ製造、基板薄化、テーピング等）は、本発明の実施形態を不必要に不明瞭にすることを避けるために、詳細には説明されない。本明細書全体を通して、「一実施形態」への参照は、その実施形態に関連して記載された特定の構成、構造、材料、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な箇所で「一実施形態では」というフレーズが出現するが、必ずしも本発明の同じ実施形態に言及しているわけではない。更に、特定の構成、構造、材料、又は特性は、１以上の実施形態において任意の適切な方法で組み合わせることができる。また、図に示される様々な例示的実施形態は単なる例示表現であり、必ずしも一定の縮尺で描かれていないことを理解すべきである。
【００１２】
用語「結合される」、「接続される」及びそれらの派生語は、本明細書内では構成要素間の構造的関係を記述するために使用される場合がある。これらの用語は互いに同義語として意図されるものではないことを理解すべきである。むしろ、特定の実施形態では、「接続される」は、２以上の要素が互いに直接物理的又は電気的に接触していることを示すために使用される場合がある。「結合される」は、２以上の要素が互いに直接的又は間接的に（それらの間に他の介在要素を有して）物理的又は電気的に接触していること、及び／又は２以上の要素が（例えば、因果関係のように）互いに協働又は相互作用することを示すために使用される場合がある。
【００１３】
本明細書内で使用されるように用語「上に」、「下に」、「間に」、「表面に」は、１つの材料層の他の材料層に対する相対位置を表す。このように、例えば、１つの層が別の層の上に又は下に配置されるというのは、直接別の層に接触していてもよく、又は１以上の介在層を有していてもよい。更に、２つの層の間に配置された１つの層は、２つの層と直接接触していてもよく、又は１以上の介在層を有していてもよい。対照的に、第１層が第２層の「表面に」ある場合は、第１層は第２層に接触している。また、１つの層の他の層に対する相対位置は、基板の絶対的な姿勢を考慮することなく、基板に対して操作が相対的に行われると仮定して設けられている。
【００１４】
一般的に、初めにレーザスクライブ、その後にプラズマエッチングを伴うハイブリッド基板又は基板のダイシングプロセスが、ダイの個片化のために、多層マスクを用いて実施される。レーザスクライブプロセスは、少なくとも２つの層、パッシベーション層、及び表面下の薄膜デバイス層を含むパターニングされていない（すなわち、ブランケット）マスクを隣接するＩＣ間のストリートに沿ってきれいに除去するために使用することができる。その後、レーザアブレーションプロセスは、基板の露出又は基板の部分的なアブレーションによって終了することができる。ハイブリッドダイシングプロセスのプラズマエッチング部分は、その後、チップを個片化又はダイシングするために、基板のバルクを貫通して（例えば、バルクの単結晶シリコンを貫通して）エッチングする。
【００１５】
本発明の一実施形態によると、フェムト秒レーザスクライビングとプラズマエッチングの組み合わせを使用して、半導体基板を個別化又は個片化されたＩＣにダイシングする。一実施形態では、フェムト秒レーザスクライビングは、もしも完全でないならば、本質的に非平衡プロセスである。例えば、フェムト秒ベースのレーザスクライビングは、無視できる程度の熱損傷領域に局所化することができる。一実施形態では、レーザスクライビングは、超低κ膜を有する（すなわち、３．０未満の誘電率を有する）ＩＣを個片化するのに使用される。一実施形態では、レーザによる直接描画は、リソグラフィのパターニング操作を削減し、マスキング材料をフォトリソグラフィーで使用されるようなフォトレジスト以外のものにでき、基板のバルクを貫通するプラズマエッチングを可能にする。一実施形態では、エッチングされたトレンチの側壁の表面にエッチングポリマーを堆積させることによって、基板内への高い指向性を実現する実質的に異方性のエッチングが使用され、これによってプラズマエッチングチャンバ内でダイシングプロセスを完了する。
【００１６】
図１は、本発明の一実施形態に係る、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス１００を示すフロー図である。図４Ａ〜図４Ｄは、本発明の一実施形態に係る方法１００の操作に対応する第１及び第２のＩＣ４２５、４２６を含む基板４０６の断面図を示す。
【００１７】
図１の操作１０２Ａ及び対応する図４Ａを参照すると、多層マスク４０２の第１マスク材料４０２Ａが、基板４０６の上に形成される。一般的に、基板４０６は、その上に形成される薄膜デバイス層の製造プロセスに耐えるのに適した任意の材料から構成される。例えば、一実施形態では、基板４０６は、ＩＶ族系材料（例えば、単結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムが挙げられるが、これらに限定されない）である。別の一実施形態では、基板４０６は、ＩＩＩ−Ｖ族材料（例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＩＩＩ−Ｖ族材料基板など）である。デバイス製造中に、基板４０６は、典型的には６００μｍ〜８００μｍの厚さであるが、図４Ａに示されるように、キャリア（例えば、ダイシングフレーム（図示せず）の支持構造全域に亘って引き伸ばされ、ダイ取り付け膜（ＤＡＦ）４０８によって基板の裏面に付けられたバッキングテープ４１０）によって薄化された基板を今支持しながら、１００μｍまで、ときには５０μｍまで薄化される場合もある。
【００１８】
実施形態では、第１及び第２のＩＣ４２５、４２６は、シリコン基板４０６内に製造され、誘電体スタック内に入れられたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含む。複数の金属相互接続をデバイス又はトランジスタの上方、及び取り囲む誘電体層内に形成することができ、ＩＣ４２５、４２６を形成するためにデバイス又はトランジスタを電気的に結合するために使用することができる。ストリート４２７を構成する材料は、ＩＣ４２５、４２６を形成するために用いるそれらの材料と類似又は同一であることができる。例えば、ストリート４２７は、誘電材料、半導体材料、及びメタライゼーションの薄膜層を含むことができる。一実施形態では、ストリート４２７は、ＩＣ４２５、４２６と同様のテストデバイスを含む。ストリート４２７の幅は、薄膜デバイス層スタック／基板界面で測定して、どこでも１０μｍ〜２００μｍの間であることが可能である。
【００１９】
実施形態では、多層マスク４０２は、第１マスク材料層４０２ＡをＩＣ４２５、４２６の上面と接触するように操作１０２Ａで形成された二層である。多層マスク４０２は、ＩＣ４２５、４２６の間で介在するストリート４２７も覆っている。操作１０２Ｂでは、第２マスク材料層４０２Ｂが、第１マスク材料層４０２Ａの上に配置される。更なる実施形態では、追加の多層マスクを塗布することができる。第１マスク材料層４０２Ａは、ＩＣ４２５、４２６の上面から第２マスク材料層４０２Ｂを除去するための手段を提供し、一方、第２マスク材料層４０２Ｂは、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス１００（図１）の間、ＩＣ４２５、４２６の上面に（及び第１マスク材料層４０２Ａに）追加の保護を提供する。多層マスク４０２は、レーザスクライブによるレーザスクライビング操作１０３の前にはパターニングされていないので、ストリート４２７の上に配置された多層マスク４０２の部分をアブレーション加工することによって、スクライブラインの直接描画を行う。
【００２０】
図５は、ＩＣ４２６及びストリート４２７の上面と接触している第１マスク材料層４０２Ａを含む例示的一実施形態の拡大断面図５００を示す。図５に示されるように、基板４０６は、薄膜デバイス層が上に配置され、ＤＡＦ４０８（図４Ａ）と界面接続する底面５０２の反対側にある上面５０３を有する。一般的に、薄膜デバイス層材料としては、有機材料（例えば、ポリマー）、金属、又は無機誘電体（例えば、二酸化ケイ素、窒化ケイ素）を含むことができるが、これらに限定されない。図５に示される例示的な薄膜デバイス層は、二酸化ケイ素層５０４、窒化ケイ素層５０５、銅配線層５０８と共に、それらの間に配置される低κ（例えば、３．５未満）又は超低κ（例えば、３．０未満）の層間誘電体層（ＩＬＤ）５０７（例えば、炭素ドープ酸化物（ＣＤＯ））を含む。ＩＣ４２６の上面は、パッシベーション層５１１（典型的には、ポリイミド（ＰＩ）又は類似のポリマー）によって囲まれたバンプ５１２（典型的には、銅）を含む。したがって、バンプ５１２及びパッシベーション層５１１は、表面下のＩＣ層を形成する薄膜デバイス層と共にＩＣの上面を構成している。バンプ５１２は、パッシベーション層５１１の上面からバンプ高さＨＢ延びており、例示的な実施形態では１０μｍ〜５０μｍの間の範囲である。
【００２１】
第１マスク材料層４０２Ａが第２マスク材料層４０２Ｂによって覆われているので、第１マスク材料層４０２Ａは、第２マスク材料層４０２Ｂをアンダーカットして、下地のパッシベーション層５１１、バンプ５１２からリフトオフされることができる手段として、又は第２マスク材料層４０２Ｂを剥離するために使用されるプロセスからパッシベーション層５１１及び／又はバンプ５１２を保護するバリアとして機能することができる。第１マスク材料層４０２Ａは、バンプ４１２を覆っているので、リフトオフは完全に多層マスクを除去するだろう。そのため、第２材料の組成及び厚さは、（銅でできており、プラズマへ曝露すると、損傷を受け、酸化され、又はそうでなくとも汚染される可能性のある）非常に高いバンプ５１２の上でさえ、マスクの剥離によって制限されることなく、プラズマエッチングプロセスに耐えるように自由に設計することができる。
【００２２】
図５を参照して、ストリート内では、ストリート４２７内の多層マスク４０２の最大厚さＴｍａｘは、一般的にアブレーションによってレーザがマスクを通してパターニングできる能力によって制限される。多層マスク４０２は、ＩＣ４２５、４２６及び／又は全くストリートパターンが形成されていないストリート４２７の縁部の上でははるかに厚くなる可能性がある。このように、Ｔｍａｘは、レーザ出力と、レーザ波長に関連する光変換効率との関数である。Ｔｍａｘがストリート４２７と関連しているので、ストリートの構造トポグラフィ、ストリート幅、及び多層マスク４０２を塗布する方法は、スループット要件に応じて、１以上のレーザパス内で下地の薄膜デバイス層と共にアブレーション可能である厚さにＴｍａｘを制限するように設計される場合がある。特定の実施形態では、多層マスク４０２は、複数のレーザパスを要求する厚いマスクと共に、３０μｍ未満、有利には２０μｍ未満のストリートマスク厚さＴｍａｘを有する。特定の実施形態では、第１マスク材料層４０２Ａは、第２マスク材料層４０２Ｂよりも薄い。例示的な実施形態では、第１マスク材料層４０２Ａは、第２マスク材料層４０２Ｂの厚さの半分を超えない（例えば、第１マスク材料層４０２Ａは、ストリートマスク厚さＴｍａｘの半分しか占めない）。
【００２３】
図５に更に示されるように、（最も極端なトポグラフィを有する）バンプ５１２の上面の上に見られる多層マスク４０２の最小厚みＴｍｉｎは、第２マスク材料層４０２Ｂの上で後続のプラズマエッチング（例えば、図１の操作１０５）によって達成される選択性の関数である。プラズマエッチングの選択性は、少なくとも、第２マスク材料層４０２Ｂの材料／組成及び用いられるエッチングプロセスの両方に依存している。
【００２４】
酸化プラズマ洗浄、酸性エッチング液、及び他の多くの従来のマスク剥離プロセスは、バンプ５１２及び／又はパッシベーション層５１１との相性が良くない場合があるので、一実施形態では、第１マスク材料層４０２Ａは、下地のパッシベーション層５１１及び／又はバンプ５１２に選択的である溶媒内で可溶なポリマーである。更なる一実施形態では、第１マスク材料層４０２Ａは、少なくとも６０℃で熱的に安定、好ましくは１００℃で安定、理想的には１２０℃で安定でもあり、これによって（例えば、プラズマ電力の印加を介して）材料温度が上昇した場合に、後続の第２マスク層の形成又はプラズマエッチングプロセス中に過度の架橋を避ける。一般的に、過剰な架橋は、材料の溶解性に悪影響を与え、多層マスク４０２の除去をより困難にする。
【００２５】
一実施形態では、第１マスク材料層４０２Ａは、水溶性材料である。このような一実施形態では、水溶性材料は、水溶性ポリマーを含む。本発明用の水溶性材料の選択は、熱安定性の要件、基板へ／から材料を塗布／除去する機構、及びＩＣ汚染の問題によって複雑になる。十分な熱安定性を有する例示的な水溶性材料は、ポリ（ビニルアルコール）、ポリ（アクリル酸）、ポリ（メタクリル酸）、ポリ（アクリルアミド）、ポリ（エチレンオキサイド）等の何れかを含む。ＰＶＡを用いた例示的な実施形態では、熱安定性は、６０℃に対して確認され、温度が１５０℃に近付くにつれて溶解度は減少した。このように、ＰＶＡの実施形態では、多層マスク４０２が除去されるまでの操作１０２Ａ後の処理（すなわち、ストリート４２７のプラズマエッチング）は、第１マスク層４０２Ａを、有利には１５０℃未満、望ましくは１００℃未満、理想的には８０℃未満の温度に維持する。
【００２６】
別の一実施形態では、第１マスク材料層４０２Ａは、パッシベーション層５１１及びバンプ５１２に対して使用される材料と相性の良い任意の市販の水性又は炭化水素系湿式清浄剤に可溶である。典型的なマスク材料は、十分な架橋が起こり、溶媒（例えば、イソプロピルアルコール（ＩＰＡ）、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）など）を必要とする場合、非感光性の有機ポリマー材料（例えば、上記のものの何れか）を含む。
【００２７】
実施形態に応じて、第１マスク材料層４０２Ａは、蒸着又はドライフィルムラミネートとして塗布されるパッシベーション層５１１及びバンプ５１２を覆うように、基板４０６上に湿式塗布される。第１実施形態では、第１マスク材料層４０２Ａは、単に基板上にスプレーされる。更なる一実施形態では、第１マスク材料層４０２Ａは、基板上にスピンコーティングされる。
【００２８】
図２Ａは、本発明の一実施形態に係る、ダイシングされる基板上に第１マスク材料層４０２Ａをスピンコーティングするためのマスキング法２００を示すフロー図である。操作２０２では、基板をスピンコートシステム上にロードするか、又は統合プラットフォームのスピンコートモジュール内に搬送する。操作２０４では、ポリマー前駆体溶液が、パッシベーション層５１１及びバンプ５１２上で回転する。例示的な水溶性の第１マスク材料層に対して、ポリマー前駆体溶液は、水溶液である。スピンオンＰＶＡ溶液によって実施された実験は、５０μｍの高さ（ＨＢ）でバンプを覆うことを証明した。
【００２９】
操作２０８では、湿ったコーティングが、例えば、ホットプレート上で乾燥又は焼成（ベーク）され、基板は、レーザスクライブのためにアンロードされるか、又はレーザスクライブモジュールに真空中で搬送される。第１マスク材料層４０２Ａが吸湿性である特定の実施形態では、真空中の搬送は有利である。スピン及びディスペンスパラメータは、材料、基板のトポグラフィ及び所望の第１マスク材料層の厚さに応じた選択事項である。ベーク温度及び時間は、除去を困難にする過度の架橋を回避するように選択されるべきである。例示的な乾燥温度は、材料に応じて、６０℃〜１５０℃の範囲である。
【００３０】
第１マスク材料層４０２Ａが（図２Ａに示されるように）スピンコーティングされる例示的な実施形態では、第２マスク材料層４０２Ｂもまた（操作２１０で）スピンコーティングされる。このような実施形態では、第２マスク材料層４０２Ｂは、プラズマエッチングに適切な耐性を提供する任意の従来のポリマー材料（例えば、任意の公知のフォトレジスト、ポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）などが挙げられるが、これらに限定されない）が可能である。スピン及びディスペンスパラメータは再び、材料、基板のトポグラフィ及び第２マスク材料層の所望の厚さに応じた選択事項（エッチング耐性などの関数のようなもの）である。操作２１２では、第１マスク材料層４０２Ａの過剰な架橋を回避するベーク温度及びベーク時間によって、第２マスク材料層４０２Ｂを乾燥させる。例示的な乾燥温度は、材料に応じて、６０℃〜１５０℃の範囲である。その後、操作２２０は、その後のスクライビングのために基板をアンロードすることによって、又は統合プラットフォームのレーザスクライブ装置へ真空中で基板を搬送することによって、マスキング法２００を完了する。
【００３１】
別の一実施形態では、第１及び第２マスク材料層４０２Ａ、４０２Ｂのうちの少なくとも一方が、蒸着によって形成される。図２Ｂは、本発明の一実施形態に係る、第２マスク材料層４０２Ｂを塗布するための例示的なマスキング法２Ｂを示すフロー図である。操作２０５では、第１マスク材料層４０２Ａが、本明細書の他の箇所に記載された任意の方法（例えば、スピンコート、スプレー、蒸着、ドライラミネート）によって形成される。操作２１１では、第２マスク材料層４０２Ｂが、化学蒸着によって第１マスク材料層４０２Ａの上に形成される。例示的な実施形態では、低温化学蒸着プロセスが、ＣＶＤカーボン層を形成するために用いられる。ＣＶＤカーボン層は、様々な割合で複数の結合状態を含むことができるので、長期にわたる秩序に欠き、ゆえに一般的に「アモルファスカーボン（非晶質炭素）」と呼ばれている。アモルファスカーボン材料は、米国カリフォルニア州のアプラドマテリアルズ社（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ  Ｉｎｃ．）から商号Ａｄｖａｎｃｅｄ  Ｐａｔｔｅｒｎｉｎｇ  Ｆｉｌｍ（商標名）（ＡＰＦ）の下、市販されている。特定の実施形態では、アモルファスカーボン層は、炭化水素系前駆体（例えば、メタン（ＣＨ４）、プロピレン（Ｃ３Ｈ６）、プロピン（Ｃ３Ｈ４）、プロパン（Ｃ３Ｈ８）、ブタン（Ｃ４Ｈ１０）、ブチレン（Ｃ４Ｈ８）、ブタジエン（Ｃ４Ｈ６）、アセチレン（Ｃ２Ｈ２）及びそれらの混合物が挙げられるが、これらに限定されない）を用いてＰＥＣＶＤプロセスによって形成される。ＣＶＤカーボン材料は、窒素又は他の添加剤も含むこともできる。第１マスク材料層４０２Ａを架橋させる危険性がある場合には、低温ＣＶＤ法が好ましい。例えば、ＣＶＤカーボン層の堆積中に、第１マスク材料に応じて、ウェハ温度は１５０℃未満に維持してもよいし、必要に応じて、更に１００℃未満に維持してもよい。適度なプラズマイオン密度があれば、第１マスク材料層４０２Ａを増強し、後続のプラズマストリートエッチングの間、１：２０〜１：３０の間のエッチング耐性を提供するのに十分な品質のＣＶＤ膜に対して、基板の加熱はほとんど必要ない。第１マスク材料４０２Ａが水溶性（例えば、ＰＶＡ）である例示的な実施形態では、第２のマスク材料４０２Ｂは、１００℃未満の温度で炭素前駆体ガスによって堆積されたアモルファスカーボンである。その後、操作２２０は、後続のスクライビングのために基板をアンロードする、又は統合プラットフォームのレーザスクライブ装置へ真空中で基板を搬送することによって、マスキング法２００を完了する。
【００３２】
実施形態に応じて、マスキング法２００又はマスキング法２５０のいずれかを、裏面研削（ＢＳＧ）プロセスの前に、又は裏面研削（ＢＳＧ）プロセスに続けて実行することができる。スピンコーティングは、一般的に、従来の７５０μｍの厚さを有する基板に対しては完成した技術であるので、マスキング法２００を裏面研削の前に有利に実行することができる。しかしながら、代替的に、マスキング法２００は、例えば、回転可能なチャック上に薄化基板及びテープ付されたフレームの両方を支持することによって、裏面研削の後に有利に実行することができる。
【００３３】
図３Ａは、ウェハを薄化する前のダイシングされる基板に多層マスク４０２を塗布するための方法３００を示すフロー図である。方法３００は、操作３５５で、バンプ形成され、パッシベーションされた基板を受け取ることから始まる。操作３０４で、少なくとも第１マスク材料層４０２Ａが形成される。更なる一実施形態では、第１マスク材料層４０２Ａ及び第２マスク材料層４０２Ｂの両方が形成される。したがって、操作３０４は、本明細書の他の箇所に記載されるように、第１マスク材料層及び／又は第２マスク材料層のために説明された形成法のいずれかを伴うことができる。操作３６０では、前面（表側）テープが多層マスク４０２の少なくとも第１層の上に塗布される。任意の従来の前面テープ（例えば、ＵＶテープが挙げられるが、これに限定されない。）を多層マスク４０２の第１層の上に塗布することができる。操作３７０において、基板は、例えば、基板４０６（図５）の下面５０２を研削することによって、裏面から薄化される。操作３７５において、裏面支持体４１１が薄化された基板に追加される。例えば、裏面テープ４１０が塗布され、その後、多層マスク４０２の少なくとも第１層が残留する基板から前面テープを取り除くことができる。その後、方法３００は、多層マスキングプロセスを完了するために、又は本発明の一実施形態に係るハイブリッドレーザアブレーション・プラズマエッチング個片化法３００を継続するために操作１０３（図１）に戻る。
【００３４】
図３Ｂは、ウェハ薄化後にダイシングされる基板に多層マスク４０２を塗布するための方法３５０を示すフロー図である。方法３５０は、操作３５５で、バンプ形成され、パッシベーションされた基板を受け取ることから始まる。操作３６０において、任意の従来の前面テープ（例えば、ＵＶテープが挙げられるが、これに限定されない。）がＩＣの上に塗布される。操作３７０において、基板は、例えば、図５に図示された基板４０６の下面５０２を研削することによって、裏面から薄化される。操作３７５において、裏面支持体４１１が薄化された基板に追加される。例えば、裏面テープ４１０が塗布され、その後、水溶性マスク層から前面テープを取り除くことができる。その後、操作３０４で、少なくとも第２マスク材料層４０２Ｂが（例えば、スピンコート、ＣＶＤ、ドライフィルムラミネーションなどによって）形成される。更なる一実施形態では、第１マスク材料層４０２Ａ及び第２マスク材料層４０２Ｂの両者が形成される。操作３０４は、本明細書の他の箇所に説明されるように、第２マスク材料層及び／又は第１マスク材料層のために説明された形成法のいずれかを再び伴うことができる。その後、方法３５０は、ハイブリッドレーザアブレーション・プラズマエッチング個片化法３００を継続するために、図１に戻る。
【００３５】
更なる一実施形態では、方法３００及び３５０は共に、第１マスク材料層４０２Ａを（図３Ａによって示されるように）裏面研削前に形成し、第２マスク材料層４０２Ｂを（図３Ａによって示されるように）裏面研削後に形成して、実施される。そのような一実施形態では、基板は全厚みでありながら、スピンコート法によって第１マスク材料層４０２Ａが塗布され、第２マスク材料層４０２Ｂは非スピンコート法（例えば、蒸着）によって薄化された基板に塗布される。例えば、図３Ａを参照すると、ＰＶＡの第１マスク材料層４０２Ａは、操作３６０での前面テープ付けの前に操作３０４で塗布することができ、一方、ＣＶＤカーボン第２マスク材料層４０２Ｂは、前面テープの除去操作３７５に続いて操作３０４で塗布することができる。
【００３６】
ここで、方法１００の操作１０３及び対応する図４Ｂに戻ると、多層マスク４０２は、レーザスクライビングプロセスのアブレーションによってパターニングされ、表面下の薄膜デバイス層へと延びるトレンチ４１２を形成し、ＩＣ４２５、４２６間の基板の領域を露出させる。このように、もともとＩＣ４２５、４２６間に形成されていたストリート４２７の薄膜材料をアブレーション加工するためにレーザスクライビングプロセスが用いられる。本発明の一実施形態によると、レーザベースのスクライビングプロセスによって多層マスク４０２をパターニングすることは、図４Ｂに示されるように、ＩＣ４２５、４２６間の基板４０６の領域内に部分的にトレンチ４１４を形成することを含む。
【００３７】
図５に示される例示的な実施形態では、レーザスクライビングの深さＤＬは、パッシベーション５１１及び表面下の薄膜デバイス層の厚さＴＦ及び多層マスク４０２の厚さＴｍａｘに応じて、約５μｍ〜５０μｍの深さの範囲内にあり、有利には１０μｍ〜２０μｍの深さの範囲内にある。
【００３８】
一実施形態では、多層マスク４０２は、本明細書内でフェムト秒レーザと呼ばれるフェムト秒範囲（つまり、１０−１５秒）のパルス幅（持続時間）を有するレーザによってパターニングされる。パルス幅などのレーザパラメータの選択は、クリーンなレーザスクライブによる切り口を達成するために、チッピング、微小亀裂、及び層間剥離を最小限にする成功したレーザスクライビング及びダイシングプロセスの開発には重要である可能性がある。フェムト秒域のレーザ周波数は、有利なことに、より長いパルス幅（例えば、ピコ秒又はナノ秒）に対して熱損傷の問題を軽減する。理論に縛られないが、現在理解されているように、フェムト秒エネルギー源は、ピコ秒光源に対して存在する低エネルギー再結合メカニズムを回避し、ナノ秒光源よりも大きな熱非平衡性を提供する。ナノ秒又はピコ秒レーザ光源を使用すると、ストリート４２７内に存在する様々な薄膜デバイス層材料は、光学吸収及びアブレーションメカニズムの面で、かなり異なって振る舞う。例えば、二酸化ケイ素などの誘電体層は、通常の条件下では市販されているレーザのすべての波長に対して基本的に透明である。対照的に、金属、有機物（例えば、低κ材料）及びシリコンは、非常に容易に光子に結合可能である（特に、ナノ秒ベース又はピコ秒ベースのレーザ照射）。最適でないレーザパラメータが選択されると、無機誘電体、有機誘電体、半導体、又は金属のうちの２以上を含む積層構造において、ストリート４２７のレーザ照射は、不利なことに層間剥離を生ずる可能性がある。例えば、測定可能な吸収がない、高バンドギャップエネルギーの誘電体（例えば、約９ｅＶのバンドギャップを有する二酸化ケイ素）を貫通するレーザは、下地の金属又はシリコン層に吸収され、金属層又はシリコン層のかなりの蒸発を引き起こす可能性がある。蒸発は高い圧力を発生させ、潜在的に深刻な層間剥離及び微小亀裂を引き起こす可能性がある。フェムト秒ベースのレーザ照射プロセスは、このような材料スタックのこのような微小亀裂又は層間剥離を回避又は軽減することが実証されている。
【００３９】
フェムト秒レーザベースのプロセスのためのパラメータは、無機・有機誘電体、金属、及び半導体に対して実質的に同一のアブレーション特性を有するように選択することができる。例えば、二酸化ケイ素の吸収係数／吸収率は非線形であり、有機誘電体、半導体、及び金属の吸収係数／吸収率によって、より直線的になる場合がある。一実施形態では、高強度及び短パルス幅フェムト秒ベースのレーザプロセスが、二酸化ケイ素層及び１以上の有機誘電体、半導体、又は金属を含む薄膜層のスタックをアブレーション加工するために使用される。本発明の一実施形態によると、適切なフェムト秒ベースのレーザプロセスは、通常、様々な材料の非線形相互作用をもたらす高いピーク強度（照度）によって特徴付けられる。このような一実施形態では、フェムト秒レーザ光源は、約１０フェムト秒〜４５０フェムト秒の範囲内のパルス幅を有するが、好ましくは、５０フェムト秒〜４００フェムト秒の範囲内である。
【００４０】
特定の実施形態では、レーザ照射は、広い又は狭い帯域の発光スペクトル用に、可視スペクトル、紫外線（ＵＶ）スペクトル、及び／又は赤外線（ＩＲ）スペクトルの任意の組み合わせに及ぶ。更にフェムト秒レーザアブレーションに対しては、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒レーザベースのプロセスよりもクリーンなアブレーションプロセスを提供する。特定の一実施形態では、半導体基板又は基板のスクライビングに適したフェムト秒レーザは、約５４０ナノメートル以下の波長を有するレーザに基づくが、好ましくは、２５０ナノメートル〜５４０ナノメートルの範囲内である。特定の一実施形態では、５４０ナノメートル以下の波長を有するレーザに対して、パルス幅は４００フェムト秒以下である。しかしながら、代替の一実施形態では、デュアルレーザ波長（例えば、赤外線レーザと紫外線レーザの組み合わせ）が使用される。
【００４１】
一実施形態では、レーザ及び関連する光経路は、作業面で約３μｍ〜１５μｍの範囲内の焦点を提供するが、有利には、５μｍ〜１０μｍの範囲内である。作業面での空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又はトップハットプロファイルの形をしたビームを有することができる。一実施形態では、レーザ光源は、約３００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返しレートを有するが、好ましくは、約５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では、レーザ光源は、作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが、好ましくは、約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
【００４２】
スクライビングプロセスは、単一のパスのみ、又は複数のパスで実行可能であるが、有利なことには２パスを超えない。レーザは、特定のパルス繰り返しレートの単一パルス列又はパルスバーストの列のいずれかで印加することができる。一実施形態では、生成されたレーザ光のカーフ幅は、約２μｍ〜１５μｍの範囲内であるが、シリコン基板のスクライビング／ダイシングでは、デバイス／シリコン界面で測定されたときに、好ましくは約６μｍ〜１０μｍの範囲内である。
【００４３】
図１及び図４Ｃに戻って、基板４０６は、パターニングされた多層マスク４０２内のトレンチ４１２を通してエッチングされ、ＩＣ４２５、４２６を個片化する。本発明の一実施形態によると、基板４０６をエッチングすることは、図４Ｃに示されるように、フェムト秒ベースのレーザスクライビングプロセスによって形成されたトレンチ４１２をエッチングして、最終的に基板４０６を完全に貫通してエッチングすることを含む。
【００４４】
一実施形態では、基板４０６をエッチングすることは、異方性プラズマエッチングプロセス４１６を使用することを含む。一実施形態では、プラズマエッチングの全期間にわたってプラズマ曝露から第１マスク材料層４０２Ａを保護する第２マスク材料層４０２Ｂと共にスルー基板エッチングプロセスが使用される。代替の一実施形態では、エッチングが完了する前に第１の多層マスク４０２Ａがプラズマに曝露されるという点において、第２マスク材料層４０２Ｂは、プラズマエッチング中に消費される。高出力で動作する高密度プラズマ源をプラズマエッチング操作１０５に使用してもよい。典型的な出力は、３ｋＷ〜６ｋＷの間の範囲又はそれ以上であり、これによって毎分２５μｍよりも大きい基板４０６のエッチングレートを達成する。
【００４５】
例示的な一実施形態では、基本的に正確なプロファイル制御と事実上スカラップの無い側壁を維持しながら、従来のシリコンのエッチングレートを約４０％上回るエッチングレートで単結晶シリコン基板又は基板４０６をエッチングするのに、ディープ異方性シリコンエッチング（例えば、スルーシリコンビアエッチング）が使用される。多層マスク（特に、第１マスク材料層４０２Ａ）上での高出力の効果は、−１０℃〜−１５℃に冷却された静電チャック（ＥＳＣ）を介して冷却電力を印加することを通して制御され、これによって第１マスク材料層４０２Ａをプラズマエッチングプロセスの全期間を通して１００℃未満、好ましくは、７０℃〜８０℃の温度に維持する。このような温度では、第１マスク材料層４０２Ａの可溶性は有利に維持することができる。
【００４６】
特定の一実施形態では、プラズマエッチングは、複数のエッチングサイクルと時間の経過と共に交互に配置された複数の保護ポリマー堆積サイクルを伴う。堆積：エッチングのデューティサイクルは、例示的なデューティサイクルを約１：１として、変えることができる。例えば、エッチングプロセスは、２５０ｍｓ〜７５０ｍｓの持続時間を有する堆積サイクルと、２５０ｍｓ〜７５０ｍｓのエッチングサイクルを有することができる。堆積サイクルとエッチングサイクルの間に、エッチングプロセスの化学物質（例えば、例示的なシリコンエッチングの実施形態用にＳＦ６を用いる）を、堆積プロセスの化学物質（重合ＣｘＦｙガス（例えば、Ｃ４Ｆ６又はＣ４Ｆ８が挙げられるが、これらに限定されない）を用いる）と入れ替える。当該技術分野で知られているように、更にプロセス圧力を、エッチングサイクルと堆積サイクルの間に、特定のサイクルで各々が有利に働くように変更することができる。
【００４７】
その後、ハイブリッドレーザアブレーション・プラズマエッチング個片化法３００は、操作１０７で、マスク層４０２の除去によって完了する。図４Ｄに示される例示的一実施形態では、マスク除去操作１０７は、ＩＣ４２５、４２６に対して選択的に（例えば、パッシベーション層５１１、バンプ５１２に対して選択的に）、及び第２マスク材料層４０２Ｂに対して選択的に、第１マスク材料層４０２Ａを溶解する工程を伴う。これによって、第２マスク材料層４０２Ｂは、リフトオフされる。第１マスク材料層４０２Ａが水溶性である一実施形態では、脱イオン水の加圧されたジェットによって、又は周囲温度又は加熱された水浴中への基板の浸漬を介して、水溶性多層マスクは洗い流される。代替の実施形態では、多層マスク４０２は、第１マスク材料層４０２Ａ用に使用される特定の材料を溶解させるための当該技術分野で公知の水溶液又は炭化水素溶媒溶液でリフトオフしてもよい。更に、図４Ｄに示されるように、個片化プロセス又はマスク除去プロセスのいずれも、ダイ取り付け膜９０８をパターニングする工程と、バッキングテープ９１０の上部を露出させる工程を更に含むことができる。
【００４８】
単一の統合プラットフォーム６００は、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス１００内の多くの又はすべての操作を実行するように構成することができる。例えば、図６は、本発明の一実施形態に係る、基板のレーザ・プラズマダイシング用レーザスクライブ装置６１０と結合されたクラスタツール６０６のブロック図を示す。図６を参照すると、クラスタツール６０６は、複数のロードロック６０４を有するファクトリインターフェース６０２（ＦＩ）に結合される。ファクトリインターフェース６０２は、レーザスクライブ装置６１０を有する外部製造施設とクラスタツール６０６との間をインタフェース接続するのに適した大気ポートであることが可能である。ファクトリインターフェース６０２は、基板（又はそのキャリア）を格納ユニット（例えば、正面開口式カセット一体型搬送・保管箱（ＦＯＵＰ））からクラスタツール６０６又はレーザスクライブ装置６１０のいずれか又はその両方へ搬送するためのアーム又はブレードを備えたロボットを含むことができる。
【００４９】
レーザスクライブ装置６１０はまた、ＦＩ６０２に結合される。一実施形態では、レーザスクライブ装置６１０は、フェムト秒レーザを含む。フェムト秒レーザは、ハイブリッドレーザ・エッチング個片化プロセス１００のレーザアブレーション部を実行する。一実施形態では、可動ステージもまた、レーザスクライブ装置６１０に含まれ、可動ステージは、フェムト秒ベースのレーザに対して基板又は基板（又はそのキャリア）を移動させるために構成されている。特定の実施形態では、フェムト秒レーザも移動可能である。
【００５０】
クラスタツール６０６は、基板の真空中での搬送のためのロボットアームを収容したロボット搬送チャンバ６５０によってＦＩに結合された１以上のプラズマエッチングチャンバ６０８を含む。プラズマエッチングチャンバ６０８は、ハイブリッドレーザ・エッチング個片化プロセス１００のプラズマエッチング部分を実行するのに適している。例示的な一実施形態では、プラズマエッチングチャンバ６０８は更に、ＳＦ６ガス源と、Ｃ４Ｆ８とＣ４Ｆ６源の少なくとも一方とに結合される。特定の一実施形態では、１以上のプラズマエッチングチャンバ６０８は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ  Ｃｅｎｔｕｒａ（商標名）  Ｓｉｌｖｉａ（商標名）  Ｅｔｃｈシステムであるが、他の適当なエッチングシステムも市販されている。一実施形態では、複数のプラズマエッチングチャンバ６０８が統合プラットフォーム６００のクラスタツール６０６部に含まれ、これによって個片化又はダイシングプロセスの高い製造スループットを可能にする。
【００５１】
クラスタツール６０６は、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス１００内の機能を実行するのに適した他のチャンバを含むことができる。図６に示される例示的な実施形態では、クラスタツール６０６は、マスク形成モジュール６１２と溶媒ウェットステーション６１４の両方を含むが、一方が他方無しで提供されてもよい。実施形態に応じて、マスク形成モジュール６１２は、スピンコーティングモジュール又は化学蒸着（ＣＶＤ）チャンバであることができる。スピンコーティングモジュールとして、回転可能なチャックは、キャリア（例えば、フレーム上に取り付けられたバッキングテープ）上に取り付けられた薄化基板を、真空又は他の方法によってクランプするように構成される。更なる実施形態では、スピンコーティングモジュールは、水性溶液源に流体結合される。ＣＶＤチャンバの実施形態では、マスク形成モジュール６１２は、ＣＶＤカーボン層を堆積するように構成される。低温膜堆積用に構成された任意の市販のＣＶＤチャンバを、炭素源ガスに結合することができる。
【００５２】
ウェットステーション６１４の実施形態は、基板をプラズマエッチングした後に、少なくとも第１マスク材料層（例えば、４０２Ａ）を溶解する。ウェットステーション６１４は、水、他の溶媒を分配するために、例えば加圧スプレージェットを含むことができる。
【００５３】
図７は、例えば、少なくとも１つのマイクロマシンアーチファクトを識別するタグからの反射光を分析するために、本明細書内で議論された１以上のスクライビング法をマシンに実行させるための命令セットを内部で実行することができるコンピュータシステム７００を示す。例示的なコンピュータシステム７００は、プロセッサ７０２、メインメモリ７０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）又はラムバスＤＲＡＭ（ＲＤＲＡＭ）など）、スタティックメモリ７０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及び二次メモリ７１８（例えば、データ記憶装置）を含み、これらはバス７３０を介して互いに通信する。
【００５４】
プロセッサ７０２は、１以上の汎用処理装置（例えば、マイクロプロセッサ、中央処理装置など）を表す。より具体的には、プロセッサ７０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ等であることができる。プロセッサ７０２は、１以上の特殊目的処理装置（例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなど）であることも可能である。プロセッサ７０２は、本明細書に記載の操作及び手順を実行するための処理ロジック７２６を実行するように構成される。
【００５５】
コンピュータシステム７００は更に、ネットワークインターフェースデバイス７０８を含むことができる。コンピュータシステム７００は、ビデオディスプレイユニット７１０（例えば、液晶ディスプレイ（ＬＣＤ）又は陰極線管（ＣＲＴ））、英数字入力装置７１２（例えば、キーボード）、カーソル制御装置７１４（例えば、マウス）、及び信号生成装置７１６（例えば、スピーカ）も含むことができる。
【００５６】
二次メモリ７１８は、本明細書に記載の１以上の方法又は機能の何れかを具現化する１以上の命令セット（例えば、ソフトウェア７２２）を格納するマシンアクセス可能な記憶媒体（又は、より具体的には、コンピュータ可読記憶媒体）７３１を含むことができる。ソフトウェア７２２はまた、コンピュータシステム７００、メインメモリ７０４及びプロセッサ７０２（これらもまたマシン可読記憶媒体を構成している）によるその実行中に、メインメモリ７０４内及び／又はプロセッサ７０２内に、完全に又は少なくとも部分的に常駐することもできる。ソフトウェア７２２は更に、ネットワークインターフェースデバイス７０８を介してネットワーク７２０上で送信又は受信されることができる。
【００５７】
マシンアクセス可能な記憶媒体７３１は、パターン認識アルゴリズム、アーチファクト形状データ、アーチファクト位置データ、又は粒子の輝きデータを格納するためにも使用することができる。マシンアクセス可能な記憶媒体７３１は、例示的な一実施形態では単一の媒体であることが示されているが、用語「マシン可読記憶媒体」は、１以上の命令セットを格納する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むように解釈されるべきである。用語「マシン可読記憶媒体」はまた、マシンによる実行用命令セットを格納又はエンコードすることができ、本発明の１以上の方法の何れかをマシンに実行させる任意の媒体を含むようにも解釈されるべきである。したがって、用語「マシン可読記憶媒体」は、固体メモリ、光・磁気メディアを含むが、これらに限定されないように解釈されるべきである。
【００５８】
このように、各基板が複数のＩＣを有する半導体基板をダイシングする方法が開示された。要約書に記載されていることを含む本発明の例示的な実施形態の上記説明は、網羅的であること又は開示された正確な形態に本発明を限定することを意図していない。本発明の特定の実施及び本発明に対する実施例は、例示の目的で本明細書内に記載されているが、当業者が認識すると思われるように、様々な等価な修正形態が本発明の範囲内で可能である。したがって、本発明の範囲は、請求項解釈の確立された原則に従って解釈されるべきである以下の特許請求の範囲によって完全に決定されるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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