(57)【特許請求の範囲】
【請求項１】
Ｃｕを主材料とする導電性サポート体と、
該導電性サポート体上に設けられたメッキシード層と、
該メッキシード層上に設けられたIII族窒化物半導体層と、を有し、
前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であり、
前記導電性サポート体は、前記III族窒化物半導体層とは反対側の面の外周部に丸みを有し、
前記メッキシード層は、厚み１μｍ以上の、Ｎｉ−Ｃｏ合金層、Ｆｅ−Ｎｉ合金層またはＦｅ−Ｎｉ−Ｃｏ合金層を含むことを特徴とするIII族窒化物半導体素子。
【請求項２】
前記Ｎｉ−Ｃｏ合金層、前記Ｆｅ−Ｎｉ合金層または前記Ｆｅ−Ｎｉ−Ｃｏ合金層の厚みが２０μｍ以上である、請求項１に記載のIII族窒化物半導体素子。
【請求項３】
Ｃｕを主材料とする導電性サポート体と、
該導電性サポート体上に設けられたメッキシード層と、
該メッキシード層上に設けられたIII族窒化物半導体層と、を有し、
前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であり、
前記導電性サポート体は、前記III族窒化物半導体層とは反対側の面の外周部に丸みを有し、
前記メッキシード層は、厚み５μｍ以上のＮｉ層を含むことを特徴とするIII族窒化物半導体素子。
【請求項４】
前記Ｎｉ層の厚みが１０μｍ以上である、請求項３に記載のIII族窒化物半導体素子。
【請求項５】
前記Ｌｓが１６０μｍ以上であり、かつ、前記Ｌが６μｍ以上である請求項１〜４のいずれか１項に記載のIII族窒化物半導体素子。
【請求項６】
成長用基板上にリフトオフ層およびIII族窒化物半導体層をこの順に形成する第１工程と、
前記III族窒化物半導体層上に、Ｃｕを主材料とする導電性サポート体をメッキ法により形成する第２工程と、
前記リフトオフ層を除去することで、前記成長用基板を前記III族窒化物半導体層から剥離する第３工程と、を有し、
前記第２工程は、
前記III族窒化物半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで、前記III族窒化物半導体層からなる半導体構造部を複数個形成する工程と、
前記溝を充填剤で塞ぐ工程と、
前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する前記導電性サポート体を形成するにあたり、前記導電性サポート体が前記レジストの上方で凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、を含み、
前記第３工程は、ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程であり、
さらに、前記凹みに沿って前記導電性サポート体を切断することにより、各々が切断された導電性サポート体に支持された前記半導体構造部を有する複数個のIII族窒化物半導体素子に個片化する第４工程を有し、
前記導電性サポート体の厚みＬｓを１４０μｍ以上とし、かつ、前記III族窒化物半導体層の厚みＬを６μｍ以上とすることを特徴とするIII族窒化物半導体素子の製造方法。
【請求項７】
前記Ｌｓを１６０μｍ以上とし、かつ、前記Ｌを６μｍ以上とする請求項６に記載のIII族窒化物半導体素子の製造方法。
【請求項８】
成長用基板上にリフトオフ層およびIII族窒化物半導体層をこの順に形成する第１工程と、
前記III族窒化物半導体層上に、Ｃｕを主材料とする導電性サポート体をメッキ法により形成する第２工程と、
前記リフトオフ層を除去することで、前記成長用基板を前記III族窒化物半導体層から剥離する第３工程と、を有し、
前記第２工程は、
前記III族窒化物半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで、前記III族窒化物半導体層からなる半導体構造部を複数個形成する工程と、
前記溝の少なくとも一部を充填剤で塞ぐ工程と、
前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する前記導電性サポート体を形成するにあたり、前記導電性サポート体が前記レジストの上方で凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、を含み、
前記第３工程は、ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程であり、
さらに、前記凹みに沿って前記導電性サポート体を切断することにより、各々が切断された導電性サポート体に支持された前記半導体構造部を有する複数個のIII族窒化物半導体素子に個片化する第４工程を有し、
前記導電性サポート体の厚みＬｓを１４０μｍ以上とし、かつ、前記III族窒化物半導体層の厚みＬを６μｍ以上とすることを特徴とするIII族窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子には、電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などの各種デバイスがある。これらには、例えば、III族元素とＶ族元素との化合物からなるIII−Ｖ族半導体が用いられる。【０００３】
III族元素としてＡｌ，Ｇａ，Ｉｎ等を用い、Ｖ族元素として主にＮを用いたIII族窒化物半導体は、高融点で窒素の解離圧が高くバルク単結晶成長が困難であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させることにより形成するのが一般的である。【０００４】
しかしながら、サファイア基板は絶縁性であって電流が流れないため、発光ダイオードは従来、サファイア基板上に順に成長させたｎ型のIII族窒化物半導体層、活性層（発光層）およびｐ型のIII族窒化物半導体層からなる半導体積層体の一部を除去してｎ型のIII族窒化物半導体層を露出させ、この露出させたｎ型のIII族窒化物半導体層およびｐ型のIII族窒化物半導体層の上にｎ型電極およびｐ型電極をそれぞれ配置して、電流を横方向に流す横型構造を採用するのが通常であった。【０００５】
これに対し、近年、サファイア基板などの成長用基板上にリフトオフ層を形成後、発光層を含むIII族窒化物半導体積層体を形成し、この半導体積層体を導電性のサポート体で支持した後、リフトオフ層を化学的なエッチングにより選択的に溶解してサファイア基板を剥離（リフトオフ）し、これらサポート体と半導体積層体を一対の電極で挟むことで、ＬＥＤチップを得る技術が実用に向けて研究されている。【０００６】
このような縦型構造のIII族窒化物半導体ＬＥＤチップを作製するには、例えば、III族以外の金属や金属窒化物からなるリフトオフ層をエッチングすることでエピタキシャル層から成長用基板を剥離する一般的なケミカルリフトオフ法や、エッチング中に紫外光等の光を照射し、リフトオフ層を活性化させながらエッチングを行うフォトケミカルリフトオフ法がある。これらは、特定のエッチング溶液に浸漬して、リフトオフ層をエッチングによって溶解することによりエピタキシャル層から成長用基板をリフトオフする方法であり、本明細書において「ケミカルリフトオフ法」と総称される。【０００７】
特許文献１には、上記のようなケミカルリフトオフ法を用いた、発光層にクラックのないIII族窒化物半導体縦型構造ＬＥＤチップの製造方法が記載されている。この文献では、III族窒化物半導体積層体上にＣｕメッキを成長させて、Ｃｕを主材料とする導電性サポート体を形成する例が記載されている（実施例２３〜２５参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１１／０５５４６２号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の、Ｃｕを主材料とする導電性サポート体上にIII族窒化物半導体層が形成されたIII族窒化物半導体縦型構造ＬＥＤチップにおいて、このＬＥＤチップをランプ・モジュール基板に加熱ハンダ実装すると、III族窒化物半導体層にクラックが発生するという問題があることが判明した。この課題は、III族窒化物半導体縦型構造ＬＥＤチップにかかわらず、その他のIII族窒化物半導体素子にもあてはまる。【００１０】
そこで本発明は、上記課題に鑑み、任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の要旨構成は以下のとおりである。
（１）Ｃｕを主材料とする導電性サポート体と、
該導電性サポート体上に設けられたメッキシード層と、
該メッキシード層上に設けられたIII族窒化物半導体層と、を有し、
前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であり、
前記導電性サポート体は、前記III族窒化物半導体層とは反対側の面の外周部に丸みを有し、
前記メッキシード層は、厚み１μｍ以上の、Ｎｉ−Ｃｏ合金層、Ｆｅ−Ｎｉ合金層またはＦｅ−Ｎｉ−Ｃｏ合金層を含むことを特徴とするIII族窒化物半導体素子。
（２）前記Ｎｉ−Ｃｏ合金層、前記Ｆｅ−Ｎｉ合金層または前記Ｆｅ−Ｎｉ−Ｃｏ合金層の厚みが２０μｍ以上である、上記（１）に記載のIII族窒化物半導体素子。
（３）Ｃｕを主材料とする導電性サポート体と、
該導電性サポート体上に設けられたメッキシード層と、
該メッキシード層上に設けられたIII族窒化物半導体層と、を有し、
前記導電性サポート体の厚みＬｓが１４０μｍ以上であり、かつ、前記III族窒化物半導体層の厚みＬが６μｍ以上であり、
前記導電性サポート体は、前記III族窒化物半導体層とは反対側の面の外周部に丸みを有し、
前記メッキシード層は、厚み５μｍ以上のＮｉ層を含むことを特徴とするIII族窒化物半導体素子。
（４）
前記Ｎｉ層の厚みが１０μｍ以上である、上記（１）に記載のIII族窒化物半導体素子。
【００１２】
（５）前記Ｌｓが１６０μｍ以上であり、かつ、前記Ｌが６μｍ以上である上記（１）
〜（４）のいずれかに記載のIII族窒化物半導体素子。
【００１７】
（６）成長用基板上にリフトオフ層およびIII族窒化物半導体層をこの順に形成する第
１工程と、
前記III族窒化物半導体層上に、Ｃｕを主材料とする導電性サポート体をメッキ法によ
り形成する第２工程と、
前記リフトオフ層を除去することで、前記成長用基板を前記III族窒化物半導体層から
剥離する第３工程と、を有し、
前記第２工程は、
前記III族窒化物半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで、前記III族窒化物半導体層からなる半導体構造部を複数個形成する工程と、
前記溝を充填剤で塞ぐ工程と、
前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する前記導電性サポート体を形成するにあたり、前記導電性サポート体が前記レジストの上方で凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、を含み、
前記第３工程は、ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程であり、
さらに、前記凹みに沿って前記導電性サポート体を切断することにより、各々が切断された導電性サポート体に支持された前記半導体構造部を有する複数個のIII族窒化物半導体素子に個片化する第４工程を有し、
前記導電性サポート体の厚みＬｓを１４０μｍ以上とし、かつ、前記III族窒化物半導
体層の厚みＬを６μｍ以上とすることを特徴とするIII族窒化物半導体素子の製造方法。
【００１８】
（７）前記Ｌｓを１６０μｍ以上とし、かつ、前記Ｌを６μｍ以上とする上記（６）に
記載のIII族窒化物半導体素子の製造方法。
【００１９】
（８）成長用基板上にリフトオフ層およびIII族窒化物半導体層をこの順に形成する第１工程と、
前記III族窒化物半導体層上に、Ｃｕを主材料とする導電性サポート体をメッキ法により形成する第２工程と、
前記リフトオフ層を除去することで、前記成長用基板を前記III族窒化物半導体層から剥離する第３工程と、を有し、
前記第２工程は、
前記III族窒化物半導体層の一部を除去して、前記成長用基板または前記リフトオフ層の一部が露出する溝を形成することで、前記III族窒化物半導体層からなる半導体構造部を複数個形成する工程と、
前記溝の少なくとも一部を充填剤で塞ぐ工程と、
前記半導体構造部および前記充填材の上にメッキシード層を形成するシード形成工程と、
該シード形成工程後に、前記溝の上方に、網目状のレジストを形成する工程と、
前記レジストに覆われず露出した前記メッキシード層からメッキ層を成膜して、複数個の前記半導体構造部を一体支持する前記導電性サポート体を形成するにあたり、前記導電性サポート体が前記レジストの上方で凹みを有し、かつ、前記レジストの交差部位上に孔を有するように前記メッキ層を成膜する工程と、
前記充填材および前記レジストの、少なくとも一部を除去して、前記孔から前記リフトオフ層に通じる空隙を形成する工程と、を含み、
前記第３工程は、ケミカルリフトオフ法を用いて、前記孔を介して前記空隙に供給するエッチング液により前記リフトオフ層を除去する工程であり、
さらに、前記凹みに沿って前記導電性サポート体を切断することにより、各々が切断された導電性サポート体に支持された前記半導体構造部を有する複数個のIII族窒化物半導体素子に個片化する第４工程を有し、
前記導電性サポート体の厚みＬｓを１４０μｍ以上とし、かつ、前記III族窒化物半導体層の厚みＬを６μｍ以上とすることを特徴とするIII族窒化物半導体素子の製造方法。
【発明の効果】
【００２０】
本発明によれば、任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態にかかる、個片化した１つのIII族窒化物半導体素子１００の模式斜視図である。
【図２】（Ａ）〜（Ｉ）は、本発明の一実施形態にかかるIII族窒化物半導体素子１００の製造方法の各工程を模式側面断面図で示したものである。
【図３】（Ａ）〜（Ｄ）は、図２に示した、本発明の一実施形態にかかる半導体素子１００の製造方法の一部の工程を模式上面図で示したものである。
【図４】（Ａ）〜（Ｄ）は、第２レジスト１１６の塗布態様を変更した以外は図２と同様の模式上面図である。
【図５】本発明の一実施形態における、個片化前のIII族窒化物半導体素子結合体２００の模式斜視図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、図面では、説明の便宜上、導電性サポート体に対してリフトオフ層および半導体積層体を実状とは異なる比率で誇張して示す。
【００２３】
本発明の一実施形態にかかるIII族窒化物半導体素子１００（以下、単に「素子１００」という。）を、図１により説明する。素子１００は、Ｃｕ（銅）を主材料とする導電性サポート体１２２Ａと、この導電性サポート体１２２Ａ上に設けられたIII族窒化物半導体層としての半導体構造部１１０と、を有する。
【００２４】
本実施形態において、導電性サポート体１２２Ａは、後述するように、湿式メッキまたは乾式メッキなどのメッキ法により形成されるため、メッキシード層１１４と、このメッキシード層上にメッキ成長させたＣｕとからなる。Ｃｕからなるメッキにはメッキ法による不可避的不純物が含まれていてもよい。Ｃｕの電気メッキでは、メッキシード層１１４の表面（メッキ成長させる面）は、Ｃｕ，Ｎｉ，Ａｕなどとする。一方、メッキシード層１１４の半導体構造部１１０側は、の半導体構造部１１０との密着性が十分な金属、例えばＴｉまたはＮｉを用いるのが好ましい。なお、Ｃｕを主材料とするとは、導電性サポート体１２２Ａを構成するＣｕからなるメッキの厚さが７割以上を占め、メッキシード層およびＣｕからなるメッキを含めてＣｕ成分が少なくとも７割以上を占めることをいう。
【００２５】
半導体構造部１１０は、III族窒化物半導体層であれば層構成は特に限定されず、１層でもよいし、２層以上の積層体であってもよい。半導体構造部１１０が発光層を含めばＬＥＤとなり、含まない場合は他の半導体素子となる。半導体構造部１１０は、例えばＭＯＣＶＤ法により、図２で後述するリフトオフ層１０２上にエピタキシャル成長させることができる。例えば、リフトオフ層１０２上に、第１伝導型のIII族窒化物半導体層、III族窒化物半導体により多重量子井戸（ＭＱＷ）構造を形成した発光層、および第１伝導型とは異なる第２伝導型のIII族窒化物半導体層を順次積層して半導体構造部１１０として、本発明の素子１００をIII族窒化物半導体縦型構造ＬＥＤチップとすることができる。この場合、第１伝導型をｎ型とし、第２伝導型をｐ型としてもよいし、この逆であってもよい。
【００２６】
本発明者らによれば、実装後にクラックが発生するのは以下の理由によるものと推測される。すなわち、素子１００を実装基板に接合・固定するためには、ハンダなどの接合材料を加熱・溶融する必要がある。用いる接合材料にも依るが、一般的に実装温度は１００〜３００℃となる。実装後、素子１００は使用温度（一般的には−４０〜８５℃）まで下がる。ここで、Ｃｕを主材料とする導電性サポート体１２２Ａと半導体構造部１１０のIII族窒化物半導体層とは、熱膨張係数が異なるため、上記の実装時の熱処理によって、両者の間に残留応力が発生し、III族窒化物半導体層にクラックが生じてしまうものと思われる。
【００２７】
ここで、本発明の特徴的構成は、導電性サポート体１２２Ａの厚みＬｓが１４０μｍ以上であり、かつ、III族窒化物半導体層としての半導体構造部１１０の厚みＬが６μｍ以上であることである。この構成を採用することにより、素子１００を任意の基板に実装しても、III族窒化物半導体層にクラックが生じにくいという顕著な効果を奏するものである。このような効果を奏する作用は必ずしも明らかではないが、導電性サポート体１２２Ａを所定厚みよりも厚くすることによって、その反りを抑制し、III族窒化物半導体層を所定厚みよりも厚くすることによって、その強度を高めることによるものと推測される。導電性サポート体およびIII族窒化物半導体層を厚くすることは、それぞれメッキ成長およびエピタキシャル成長に要する時間の増加につながり、スループットを下げることになるため、当業者が通常着想する手法ではない。しかしながら、本発明者らが鋭意検討した結果、Ｌｓ≧１４０μｍかつＬ≧６μｍとすることで、クラックの発生を著しく抑制できることを見出し、本発明を完成するに至ったのである。なお、素子１００を実装する基板の材質は問わない。
【００２８】
クラック抑制の効果をより高める観点から、Ｌｓ≧１６０μｍかつＬ≧６μｍであることが好ましい。
【００２９】
また、スループットを大きく悪化させない観点から、Ｌｓは４００μｍ以下、Ｌは２０μｍ以下とすることが好ましい。
【００３０】
さらに、メッキシード層１１４は、Ｎｉ，Ｃｏ，Ｎｉ−Ｃｏ合金、Ｆｅ−Ｎｉ合金、Ｆｅ−Ｎｉ−Ｃｏ合金といった金属の層を含んでいることが好ましい。これらはメッキ法での形成が容易であると共に、熱膨張係数がＣｕよりも小さいため、これらの層が導電性サポート体１２２ＡのＣｕとIII族窒化物半導体層（半導体構造部１１０）との間に位置して、両者の熱膨張差を緩衝し、クラックをより抑制できるからである。なかでも、メッキシード層１１４が厚み５μｍ以上のＮｉ層を含む場合に、クラック抑制の効果を顕著に得ることができた。また、Ｆｅ−Ｎｉ合金やＦｅ−Ｎｉ−Ｃｏ合金は低熱膨張係数を有するいわゆるインバー型合金であり、インバー曲線からIII族窒化物系に合う適当な熱膨張係数を選択できる。これらの合金は厚みが１μｍ以上あれば熱膨張差を緩衝する効果を発することができる。
【００３１】
素子１００は、例えば以下のような方法で製造することができる。すなわち、本発明の一実施形態にかかる素子１００の製造方法は、成長用基板１０２上にリフトオフ層１０４およびIII族窒化物半導体層１０６をこの順に形成する第１工程（図２（Ａ））と、このIII族窒化物半導体層１０６上に、Ｃｕを主材料とする導電性サポート体１２２をメッキ法により形成する第２工程（図２（Ｂ）〜（Ｇ））と、リフトオフ層１０４を除去することで、成長用基板１０２をIII族窒化物半導体層としての半導体構造部１１０から剥離する第３工程（図２（Ｈ））と、個片化工程（図２（Ｉ））と、を有し、このとき、図２（Ｉ）に示すように、導電性サポート体１２２Ａの厚みＬｓを１４０μｍ以上とし、かつ、III族窒化物半導体層としての半導体構造部１１０の厚みＬを６μｍ以上とする。
【００３２】
この製造方法の一例を、図２および図３によって以下詳細に説明する。まず、図２と図３との対応関係を先に説明する。図３（Ａ）は、図２（Ｂ）に示した状態の模式上面図であり、図３（Ａ）のＩ−Ｉ断面が図２（Ｂ）に相当する。なお、図２（Ｂ）以外の図２の断面図も同様の位置でのものである。図３（Ｂ）は、図２（Ｃ）に示した状態の上面図である。図３（Ｃ）は、図２（Ｅ）に示した状態の上面図である。図３（Ｄ）は、図２（Ｆ）に示した状態の横断面図である。
【００３３】
まず、図２（Ａ）に示すように、成長用基板１０２の上にリフトオフ層１０４を介して、III族窒化物半導体層１０６を形成する。
【００３４】
次に、図２（Ｂ）および図３（Ａ）に示すように、III族窒化物半導体層１０６の一部を除去して、成長用基板１０２の一部が底部で露出する溝１０８を網目状、本実施形態では格子状に形成することで、横断面形状が四角形の縦横に整列したIII族窒化物半導体層からなる半導体構造部１１０を複数個形成する。
【００３５】
次に、図２（Ｃ）および図３（Ｂ）に示すように、全ての溝１０８を充填材としての第１レジスト１１２で塞ぐ。
【００３６】
次に、図２（Ｄ）に示すように、半導体構造部１１０および第１レジスト１１２の上にメッキシード層１１４を形成する。
【００３７】
次に、図２（Ｅ）および図３（Ｃ）に示すように、溝１０８の上方かつメッキシード層１１４上に、格子状の薄膜の第２レジスト１１６を形成する。ここで、第２レジスト１１６に覆われず露出した部位１１８が形成される。
【００３８】
次に、図２（Ｆ）および図３（Ｄ）に示すように、露出部位１１８からＣｕメッキ層を成膜させる。これにより、複数個の半導体構造部１１０を一体支持する導電性サポート体１２２を形成する。ここで、Ｃｕメッキ層は、第２レジスト１１６の上に凹み１２０を有し、かつ、第２レジスト１１６の交差部位上に孔１２４を有するように成膜させるが、詳細は後述する。
【００３９】
次に、図２（Ｇ）に示すように、第２レジスト１１６および第１レジスト１１２を除去して、孔１２４からリフトオフ層１０４に通じる空隙１２６を形成する。具体的には、アセトンなどのレジストを溶解する液体を孔１２４から供給することにより、第２レジスト１１６を溶解する。本実施形態では、孔１２４の下の第２レジスト１１６と第１レジスト１１２とに挟まれたメッキシード層部分は、第２レジスト１１６の除去の後に続いて、機械的または化学的に除去される。その後、第１レジスト１１２にもアセトンなどの液体が達することにより、第１レジスト１１２も除去できる。
【００４０】
次に、エッチング液を孔１２４および空隙１２６を介して供給することにより、リフトオフ層１０４をエッチングにより除去する。この結果、成長用基板１０２は半導体構造部１１０から剥離される（図２（Ｈ））。
【００４１】
最後に、図２（Ｉ）に示すように、半導体構造部１１０の間で凹み１２０に沿って導電性サポート体１２２を切断することにより、各々が切断された導電性サポート体１２２Ａに支持された半導体構造部１１０を有する複数個の素子１００に個片化する。図３（Ｄ）の破線が切断ラインであり、凹み１２０に沿っていることがわかる。また、上部電極１２８を半導体構造部１１０の剥離面側に形成する。下部電極は導電性サポート体１２２Ａが兼ねる。
【００４２】
ここで、導電性サポート体１２２Ａの厚みＬｓはメッキの成長時間により調整し、半導体構造部１１０の厚みＬは、エピタキシャル成長時間により調整することができ、いずれの厚みもＳＥＭにより素子１００の断面を観察することにより、測定することができる。ＬｓおよびＬはいずれも、素子１００の中央部での厚みとする。
【００４３】
図２および図３に示した製造方法は、ケミカルリフトオフ法に用いるエッチング液を供給する孔を導電性サポート体に容易に形成でき、かつ、導電性サポート体の切断（すなわち個片化）を容易に行える点でも好ましい。すなわち、露出部位１１８から成膜するＣｕメッキ層は、まず、第２レジスト１１６の壁に阻まれ、縦方向にのみ伸張する。第２レジストの上面に達した後には縦方向および横方向に伸張する。さらにメッキを続けると、第２レジスト１１６上で隣接して成膜するメッキ層同士が結合する。これにより、複数の半導体構造部１１０を導電性サポート体１１２が一体支持することが可能となる。その際、第２レジスト１１６の上にて成膜するメッキ層の縦方向への伸長は、半導体構造部１１０上にて成膜するメッキ層の縦方向への伸長よりも遅く、第２レジスト１１６の中央部ほど遅れる。そのため、第２レジスト１１６上におけるメッキ厚みが半導体構造部１１０上におけるメッキ厚みよりも小さくなり、図２（Ｆ）のような凹み１２０が形成される。ダイシング装置により凹み１２０に沿って切断することにより、凹みを有しない導電性サポート体よりも容易に切断することができる。
【００４４】
また、第２レジスト１１６は、格子状に形成している（図２（Ｃ）参照）。ここで、第２レジスト１１６の直線部位上に成膜するメッキ層の伸長よりも、第２レジスト１１６の交差部位上に成膜するメッキ層の伸長はさらに遅れが生じる。このため、直線部位上ではメッキ層が結合しているが、交差部位上ではメッキ層が結合していない状態が実現できる。その状態でメッキ層の成膜を止めることにより、第２レジスト１１６の交差部位上に孔１２４を形成することができる。従来は、メッキシード層上に予め柱状のピラーを形成した後に、メッキ層を成長させ、その後ピラーを除去することで、孔を形成していた。しかし、本実施形態の方法では、メッキ層を成膜させるのみで孔１２４を形成することができる。また、第２レジスト１１６は薄いため、柱状のピラーよりも製造が簡単であり、残渣が残ることもなく確実に除去可能である。なお、メッキ層の伸長速度および形状は、メッキ浴の種類、温度、電流により制御できる。
【００４５】
なお、第２レジスト１１６は網目状に形成すれば、その塗布態様は特に限定されない。図４（Ａ）〜（Ｄ）は、第２レジスト１１６の塗布態様を変更した以外は図３と同様の模式上面図である。メッキシードの露出部位の形状は、図３（Ｃ）のように正方形ではなく、図４（Ｃ）に示すように正方形の角部に丸みや面取り、へこみ等がついていてもよい。この場合、図３（Ｄ）に示すように、メッキ後の孔１２４の径を図２（Ｄ）よりも大きくすることができる。
【００４６】
図１は、上記製造方法で得ることができる、本発明に従う素子１００の模式斜視図である。素子１００において、導電性サポート体１２２Ａは、横断面形状がコーナー１２２Ｂに丸みを有する四角形であり、かつ、半導体構造部１１０とは反対側の面の外周部１２２Ｃにも丸みを有する。コーナー１２２Ｂの丸みは、孔１２４に由来する。また、導電性サポート体１２２Ａの側面は切断面と非切断面とからなる。個片化前に各々の導電性サポート体１２２Ａが結合していた部分が平面の切断面であり、メッキ層成膜後の形状のまま丸みを有する箇所が非切断面である。切断面での導電性サポート体１２２Ａの最大厚みは、半導体構造部１１０上での導電性サポート体１２２Ａの厚みＬｓの２０〜８０％であることが好ましい。素子１００では、導電性サポート体１２２Ａが下部電極として働き、半導体構造部１１０上に設けられた上部電極１２８と対になる。
【００４７】
図５は、上記製造方法で得ることができる、個片化前の半導体素子結合体２００の模式斜視図である。半導体素子結合体２００は、成長用基板１０２と、該成長用基板１０２上のリフトオフ層１０４と、該リフトオフ層１０４上で溝１０８を介して互いに独立した複数の半導体構造部１１０と、前記複数個の半導体構造部１１０を一体支持する導電性サポート体１２２と、を有し、該導電性サポート体１２２は、溝１０８の上方の位置に凹み１２０を有し、溝１０８の交差部位上に、溝１０８に通じる孔１２４を有する。なお、半導体構造部１００上にはメッキシード層１１４がある。半導体素子結合体２００は、図２（Ｇ）に示す状態のウェハである。すなわち、本明細書において「半導体素子結合体」とは、複数の半導体構造部が成長用基板と導電性サポート体で挟まれかつ一体支持された、リフトオフ前の状態のウェハを意味する。
【００４８】
半導体素子結合体２００では、孔１２４を介して溝１０８にエッチング液を供給して、リフトオフ層１０４を除去することができる。また、凹み１２０に沿ってより容易にサポート体１２２を切断することができる。
【００４９】
（半導体層形成工程）
成長用基板１０２は、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いるのが好ましい。形成するリフトオフ層の種類やIII族窒化物半導体層のＡｌ，Ｇａ，Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
【００５０】
リフトオフ層１０４としては、ケミカルリフトオフ法ではＣｒＮやＳｃＮなどのIII族以外の金属や金属窒化物バッファ層が化学選択エッチングで溶解できるので好ましい。スパッタリング法、真空蒸着法、イオンプレーティング法やＭＯＣＶＤ法で成膜するのが好ましい。通常、リフトオフ層１０４の膜厚は２〜１００ｎｍ程度とする。
【００５１】
（溝形成工程）
III族窒化物半導体層１０６の一部の除去には、ドライエッチング法を用いるのが好ましい。これは、III族窒化物半導体層１０６のエッチングの終点を再現性良く制御できるからである。また、III族窒化物半導体層１０６が繋がった状態であると、後工程においてエッチング液でリフトオフ層１０４をエッチングすることができないため、この除去は、少なくとも成長用基板またはリフトオフ層が露出するまで行うものとする。上記の本実施形態では、溝１０８の底部ではリフトオフ層１０４は除去され、成長用基板１０２が完全に露出する例を示した。
【００５２】
本実施形態において半導体構造部１１０の横断面形状は四角形で示したが、半導体構造部１１０の横断面形状は特に限定されず、円形でも、三角形や六角形などの多角形でもよい。半導体構造部１１０の横断面形状を多角形とする場合は、多角形の半導体構造部１１０の周囲の溝１０８に沿って網目状にレジスト１１６を形成することにより、レジスト１１６の交差部位上に、溝１０８に通じる孔１２４を形成するとともに、溝１０８の上方の位置の導電性サポート体１２２に凹み１２０を形成することができる。なお、半導体素子を個片化する工程において、レーザーダイシング装置により溝１０８を直線で切断しやすいように、半導体構造部１１０は整列していることが好ましい。
【００５３】
半導体構造部１１０の横断面が四角形の場合、１辺は通常２５０〜３０００μｍとする。また、溝１０８の直線部位における幅は、４０〜２００μｍの範囲内とすることが好ましく、６０〜１００μｍとすることがより好ましい。４０μｍ以上とすることにより、溝１０８へのエッチング液の供給を十分に円滑に行うことができ、２００μｍ以下とすることにより、発光面積のロスを最小限に抑えることができるからである。
【００５４】
（溝部充填・メッキシード層形成工程）
図１の実施形態では、溝１０８の充填剤として第１レジスト１１２を用い、その後全ての第１レジスト１１２を格子状のレジスト１１６とともに除去して空隙１２６を形成したが、本発明はこれに限らず、充填剤の一部を除去して、エッチング供給用の空隙を形成するものでもよい。例えば、半導体構造部１１０の横断面の形状が四角形の場合、ＰＣＴ／ＪＰ２０１１／００５４８５に記載するように、各半導体構造部１１０の１つの側面のみを充填剤としてのレジストで塞ぎ、残りの３つの側面は充填剤としての金属で塞ぐこともできる。そして、充填剤除去工程では、金属は除去せずレジストのみを除去し、レジストで埋められた溝のみにエッチング供給用の空隙を形成することができる。この場合、図１（Ｈ）のリフトオフ工程では、レジストで塞いだ溝側からその反対側の溝側に向かってエッチングが進行する。
【００５５】
溝１０８の充填剤としては、第１レジスト１１２などのレジストに替えて、任意の材料を用いてもよい。例えば、導電性サポート体１２２やメッキシード層１１４に使用されない金属、またはＳｉＯ２などの絶縁物を用いることができる。充填剤を除去する場合は、材料に応じたエッチング液を選択すればよい。
【００５６】
（レジスト形成・メッキ形成工程）
第２レジストの幅や厚み、および第２レジストの交差部位における形状を適宜調整することで、凹み位置１２０での導電性サポート体１２２の厚み、半導体構造部１１０上の導電性サポート体１２２の厚みＬｓ、および孔１２４の寸法を適宜設定することができる。また、網目状のレジストを形成する工程と、導電性サポート体を形成する工程とを複数回繰り返す多段階メッキ工程を採用してもよい。
【００５７】
凹み１２０位置での導電性サポート体１２２の厚みは特に限定されないが、ダイシング装置により切断し易い厚みであることが好ましく、例えば１２０μｍ以下とする。
【００５８】
なお、本実施形態では、メッキシード層１１４の上に第２レジスト１１６を形成した。しかし、孔を形成する位置にあたるメッキシード層は予め除去し、第１レジスト１１２に接して第２レジスト１１６を形成してもよい。
【００５９】
図には示されないが、複数個の半導体構造部１１０の主表面とメッキシード層１１４との間に、複数個の半導体層１０６の各々と接するオーミック電極層を形成するのが好ましい。また、本発明をＬＥＤチップの製造に使用する場合には、オーミック電極層とメッキシード層１１４との間にさらに反射層を形成するか、オーミック電極層が反射層の機能を兼ねることがより好ましい。これらの層形成には、真空蒸着法、イオンプレーティング法、スパッタリング法などの乾式成膜法を用いることができる。
【００６０】
上記オーミック電極層は、仕事関数の大きな金属、例えばＰｄ，Ｐｔ，Ｒｈ，Ａｕ，Ａｇなどの貴金属やＣｏ，Ｎｉにより形成することができる。また、反射層としては、Ｒｈ等の反射率が高いため、上記オーミック電極層との兼用も可能だが、発光領域が可視光の場合にはＡｇやＡｌ層等を、紫外線領域の場合にはＲｈやＲｕ層等を用いるのがより好ましい。なお、オーミック電極層および反射層は合計しても高々０．２μｍと薄いので、これらは導電性サポート体の一部として扱っても本発明の効果に影響はない。
【００６１】
（リフトオフ工程）
本発明におけるケミカルリフトオフ法に使用可能なエッチング液としては、リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液やフェリシアンカリウム系の溶液など、リフトオフ層がＳｃＮの場合、塩酸、硝酸、有機酸など選択性のある公知のエッチング液を挙げることができる。
【００６２】
また、リフトオフ後に露呈した半導体構造部１１０の面は、ウエット洗浄で清浄化されるのが好ましい。次いで、ドライエッチングおよび／またはウエットエッチングで所定量削ることにより、Ｌｓを調整してもよい。
【００６３】
さらに、レジストをマスクとしたリフトオフ法により上部電極としてのｎ型オーミック電極およびボンディングパッド電極を形成する。電極材としてはＡｌ，Ｃｒ，Ｔｉ，Ｎｉ，Ｐｔ，Ａｕなどが用いられ、オーミック電極、ボンディングパッドにはＴｉ，Ｐｔ，Ａｕなどをカバー層として成膜して、配線抵抗の低減とワイヤーボンドの密着性を向上させる。なお、半導体構造部１１０の露出している側面ならびに表面（ボンディングパッド表面を除く）には、ＳｉＯ２やＳｉＮなどの保護膜（絶縁膜）を付与してもよい。
【００６４】
（個片化工程）
個片化工程では、半導体構造部１１０間を例えばブレードダイサーやレーザーダイシング装置を用いて切断する。
【００６５】
以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
【実施例】
【００６６】
（実験例１）
（実施例１）
図２および図３に示す製造方法で、図１に示す半導体素子を作製した。具体的には、まず、成長用のサファイア基板上に、スパッタ法により金属Ｃｒ層を形成しアンモニア雰囲気中で熱処理することによりリフトオフ層（ＣｒＮ層、厚み：１８ｎｍ）を形成した。その後、リフトオフ層上にIII族窒化物半導体層として、バッファ層（組成：ＧａＮ、厚み：４μｍ）、ｎ−ＧａＮ層（厚み：６μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚み：０．１μｍ）、ｐ−ＧａＮ層（厚み：０．２μｍ）を順次積層した。この段階でのIII族窒化物半導体層の厚みは、１０．３μｍとなる。【００６７】
その後、サファイア基板の一部が露出するよう、半導体層の一部をドライエッチングにより除去して格子状の溝を形成することで、横断面の形状が正方形の互いに独立した複数個の半導体構造部を形成した。半導体構造部の幅Ｗは１３５０μｍであり、個々の素子の配置は碁盤の目状とした。素子間のピッチは１５００μｍ、すなわち溝幅は１５０μｍである。【００６８】
次に、半導体構造部の上に、ＥＢ蒸着法によりオーミック電極層（Ａｇ、厚さ：０．１μｍ）を形成した。次に、図２（Ｃ）および図３（Ｂ）に示すように、全ての溝を第１レジスト（フォトレジスト）で塞ぎ、個々の半導体構造部上の領域は開口させた。その後、スパッタ法により、半導体構造部の表面、ｐ−オーミック電極層上および第１レジストの表面にメッキシード層（Ｔｉ／Ｎｉ／Ｃｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）を形成した。【００６９】
次に、高さ１０μｍ、幅１６０μｍの、図３（Ｃ）に示すような格子状の第２レジスト（フォトレジスト）を形成した。その後、露出したメッキシード層上からメッキ法によりＣｕを成膜し、導電性サポート体を完成させた。半導体構造部の中央部でのオーミック電極層およびメッキシード層を含めた導電性サポート体の厚みＬｓを１４０μｍとした。メッキは硫酸銅系の電解液を用いた電気メッキであり、液温は２５〜３０℃の範囲で、電流は６７．４Ａ、メッキ成長時間は４時間、析出速度は３５μｍ／ｈｒであった。このとき、メッキ層はレジスト上で結合し、導電性サポート体は複数の半導体構造部を一体支持する状態となった。【００７０】
形成された導電性サポート体には、図２（Ｆ）および図３（Ｄ）に示すような凹みと孔が形成されていた。凹みの最も薄い部位の厚みは３０〜５０μｍ、すなわち孔近傍の位置で約３０μｍ、孔から離れた最も厚い位置で約５０μｍとなった。孔の寸法は、対向する頂点間の距離が約７７μｍとなった。このように、メッキ層を成膜するのみでエッチング液を供給するための孔を容易に形成することができた。【００７１】
次に、孔内にアセトンを供給して、レジストを除去した。この際、孔直下のメッキシード層は塩化第２鉄の希薄溶液、Ｎｉ選択エッチング液で溶解除去した。そして、孔を介して、引き続きアセトンにより溝に充填していたレジストを取り除き、空隙を形成した。このとき、レジストの残渣が残るようなことはなかった。【００７２】
次に、ＣｒＮ選択エッチング液を用いて、ケミカルリフトオフ法によりリフトオフ層を除去し、サファイア基板を剥離した。【００７３】
その後、バッファ層全部とｎ−ＧａＮ層の一部の計４．３μｍを、ＩＰＣ−ＲＩＥ装置を用いてドライエッチングを行い、III族窒化物半導体層の厚みＬを６．０μｍとした。【００７４】
その後、６ｍｏｌ／ＬのＫＯＨ溶液を用いて６０℃で１０分間の処理を行いｎ−ＧａＮ層の表面を荒らした後、レジストを塗布して、ｎ電極のパターニングを形成した後、ＥＢ蒸着法により（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、各厚み：０．０２μｍ／１．５μｍ／０．０２μｍ／２μｍ）を形成し、アセトンにてリフトオフを行うことでレジストを除去した。【００７５】
導電性サポート体の裏面側に支持テープ（紫外線硬化テープ）を貼り付けて、導電性サポート体をレーザーダイシング装置のテーブルに固定し、凹みに沿って導電性サポート体を半導体構造部側からレーザー切断し、１００個のIII族窒化物半導体素子を得た。各素子の結合部分となる凹み位置での厚みが３０〜５０μｍであったため、全ての溝は各々一度の走査で切断できた。【００７６】
個片化後の半導体素子の導電性サポート体の側面は、切断面と非切断面とを有し、切断面での導電性サポート体の最大厚みは５０μｍであり、半導体構造部上での導電性サポート体の厚みに対して３６％の厚みであった。また、半導体構造部とは反対側の面の外周部に丸みを有していた。また、切断後の導電性サポート体の、半導体構造部とは反対側の面のコーナーには、孔の形状に対応した丸みがあった。【００７７】
＜評価＞
このようにして得た１００個のIII族窒化物半導体素子を３５０℃のホットプレート上に５分間静置後、III族窒化物半導体層の表面を観察し、クラックが発生しているか否かを判定した。本実施例（Ｌｓ＝１４０μｍ，Ｌ＝６．０μｍ）では、１００個のうち１５個にクラックが発生しており、クラック発生率は１５％であった。【００７８】
（実施例２〜４）
Ｌｓ，Ｌを、Ｌｓ＝１４０μｍかつＬ＝７．０μｍ（実施例２）、Ｌｓ＝１６０μｍかつＬ＝６．０μｍ（実施例３）、Ｌｓ＝２００μｍかつＬ＝６．０μｍ（実施例４）とした以外は、上記実施例１と同様の方法でIII族窒化物半導体素子を得た。III族窒化物半導体層の厚みＬは、除去するｎ−ＧａＮ層の厚みによって調整した。また、導電性サポート体の厚みＬｓは、メッキ成長時間によって調整した。そして、上記実施例１と同様の方法でクラック発生率を評価した。その結果、クラック発生率は実施例２，３で５％、実施例４で０％となった。【００７９】
（比較例１，２）
Ｌｓ，Ｌを、Ｌｓ＝１４０μｍかつＬ＝５．０μｍ（比較例１）、Ｌｓ＝１２０μｍかつＬ＝６．０μｍ（比較例２）とした以外は、上記実施例１と同様の方法でIII族窒化物半導体素子を得た。クラック発生率は比較例１で１００％、比較例２で８０％となった。【００８０】
このように、Ｌｓ≧１４０μｍ、Ｌ≧６μｍの２つの条件を満たす場合、クラック発生率は１５％以下と良好であったのに対し、２つのうちいずれかを満たさない場合には、クラック発生率が顕著に大きくなってしまった。このことから、Ｌｓ≧１４０μｍかつＬ≧６μｍであることにより、クラック発生率を大きく低下させるという顕著な効果があることがわかった。また、Ｌｓ≧１６０μｍかつＬ≧６μｍとすることにより、クラック発生率５％以下というさらに良好な結果が得られることもわかった。【００８１】
（実験例２）
上記のように、ＬｓおよびＬを厚くすることにより、クラックの発生を抑制することができた。しかしながら、クラック発生率を０％にするためには、Ｌｓを２００μｍとかなり厚くせざるを得なかった。そこで、メッキシード層に着目して以下の実験を行った。【００８２】
実施例３のＬｓ＝１６０μｍかつＬ＝６．０μｍという条件は維持し、１６０μｍの導電性サポート体のうち、メッキシード層（実施例３ではＴｉ／Ｎｉ／Ｃｕ、各厚さ：０．０２μｍ／０．２μｍ／０．６μｍ）の構成を変更して、III族窒化物半導体素子を作製し、クラック発生率を評価した。【００８３】
メッキシード層のＮｉ層（実施例３で０．２μｍ）を、１０μｍ、２０μｍ、および３０μｍにそれぞれ変更した場合、これらのいずれでもクラック発生率は０％となった。【００８４】
さらに、実施例３のＴｉ層（０．０２μｍ）とＮｉ（０．２μｍ）の間に、厚み２０μｍのＮｉ−Ｃｏ層（Ｃｏ：３０％）を挿入した場合も、クラック発生率は０％となった。Ｎｉ−Ｃｏ層を３０μｍとしてもクラック発生率は０％となった。【００８５】
また、Ｎｉ−Ｃｏ層に替えて、厚み２０μｍのＦｅ−Ｎｉ層（Ｎｉ：３６％）を挿入しても、クラック発生率は０％となった。【００８６】
（考察）
熱膨張係数（１０−６／Ｋ）は、Ｃｕ：１６．５であるのに対し、Ｎｉ：１３．４、Ｃｏ：１３．０である。Ｆｅ−Ｎｉ合金やＦｅ−Ｎｉ−Ｃｏ合金のようなインバー型合金の熱膨張係数はさらに小さい。このため、メッキシード層のＮｉ層を厚くする、または、Ｎｉ−Ｃｏ層やＦｅ−Ｎｉ層を追加することにより、クラックの発生をさらに低減することができた。
【産業上の利用可能性】
【００８７】
本発明によれば、任意の基板に実装後にIII族窒化物半導体層にクラックが生じにくいIII族窒化物半導体素子およびその製造方法を提供することができる。
【符号の説明】
【００８８】
１００  III族窒化物半導体素子
１０２  成長用基板
１０４  リフトオフ層
１０６  III族窒化物半導体層
１０８  溝
１１０  半導体構造部
１１２  第１レジスト（充填材）
１１４  メッキシード層
１１６  レジスト（第２レジスト）
１１７  レジスト（第３レジスト）
１１８  メッキシード層の露出部位
１２０  凹み
１２２  導電性サポート体（第１の導電性サポート体）
１２２Ａ  切断された導電性サポート体
１２２Ｂ  導電性サポート体のコーナー
１２２Ｃ  半導体構造部と反対側の外周部
１２３  第２の導電性サポート体
１２４  孔
１２５  凹み（第２の凹み）
１２６  空隙
１２８  上部電極
２００  半導体素子結合体
【図１】
0005934720.tif 000002
【図２】
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【図３】
0005934720.tif 000004
【図４】
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【図５】
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