(57)【特許請求の範囲】
【請求項１】
複数の基板貫通ビアを有する基板と、
前記複数の基板貫通ビアに結合された前記基板の第1の外面上の第1の複数のトレースと、
前記第1の外面の反対側の前記基板の第2の外面上の第2の複数のトレースであって、前記第2の複数のトレースは、前記複数の基板貫通ビアの反対の端に結合され、前記複数の基板貫通ビアならびに前記第1および第2の複数のトレースが3Dインダクタとして動作する第2の複数のトレースと、
前記基板の前記第1の外面によって直接支持され、前記3Dインダクタに直接結合された階層金属絶縁体金属キャパシタ構造と、
を備えるダイプレクサ。
【請求項２】
前記階層金属絶縁体金属キャパシタ構造は前記基板の一方の側のみによって支持される、請求項1に記載のダイプレクサ。
【請求項３】
前記基板は、ガラス、空気、水晶、サファイア、または高抵抗シリコンを含む、請求項1に記載のダイプレクサ。
【請求項４】
前記階層金属絶縁体金属キャパシタ構造は両側に導電層を備え、前記導電層の厚さが約200nm〜5μmである、請求項1に記載のダイプレクサ。
【請求項５】
前記ダイプレクサは、周波数が5.5GHzのときにリジェクションが30dBを超える、請求項1に記載のダイプレクサ。
【請求項６】
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合される、請求項1に記載のダイプレクサ。
【請求項７】
ダイプレクサを作製する方法であって、
基板内に複数の基板貫通ビアを形成するステップと、
前記基板の第1の外面上に第1の複数のトレースを堆積させるステップと、
前記基板の第2の外面上に第2の複数のトレースを堆積させるステップと、
前記複数の基板貫通ビアの第1の側に前記第1の複数のトレースを結合するステップと、
前記複数の基板貫通ビアの第2の側に前記第2の複数のトレースを結合して蛇行状3Dインダクタを形成するステップと、
階層金属絶縁体金属キャパシタ構造を前記基板の前記第1の外面に直接形成するステップとを含む方法。
【請求項８】
前記ダイプレクサを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに統合するステップをさらに含む、請求項7に記載の方法。
【請求項９】
複数の基板貫通ビアを有する基板と、
前記基板の第1の外面上に前記複数の基板貫通ビアを結合するための第1の複数の手段と、
前記第1の外面の反対側の前記基板の第2の外面上に前記複数の基板貫通ビアの反対の端を結合するための第2の複数の手段であって、前記複数の基板貫通ビア、前記第1の複数の手段、および前記第2の複数の手段が、3Dインダクタとして動作する第2の手段と、
前記基板の前記第1の外面によって直接支持され、前記3Dインダクタに直接結合された、電荷を貯留するための手段とを備えるダイプレクサ。
【請求項１０】
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合される、請求項9に記載のダイプレクサ。
【請求項１１】
ダイプレクサを作製する方法であって、
基板内に複数の基板貫通ビアを形成するステップと、
前記基板の第1の外面上に第1の複数のトレースを堆積させるステップと、
前記基板の第2の外面上に第2の複数のトレースを堆積させるステップと、
前記複数の基板貫通ビアの第1の側に前記第1の複数のトレースを結合するステップと、
前記複数の基板貫通ビアの第2の側に前記第2の複数のトレースを結合して蛇行状3Dインダクタを形成するステップと、
階層金属絶縁体金属キャパシタ構造を前記基板の前記第1の外面に直接形成するステップとを含む方法。
【請求項１２】
前記ダイプレクサを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定位置データユニットに統合するステップをさらに含む、請求項11に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、2013年1月11日に出願された「DIPLEXER DESIGN USING THROUGH GLASS VIA TECHNOLOGY」という名称の米国仮特許出願第61/751,539号に対する利益を米国特許法第119条(e)の下に主張するものであり、この仮特許出願の全体は参照により本明細書に明示的に組み込まれる。
【０００２】
本開示は全般に、集積回路(IC)に関する。より詳細には、本開示は、ガラス貫通ビア技術または基板貫通ビア技術を使用するダイプレクサ構成に関する。
【背景技術】
【０００３】
ワイヤレス通信では、ダイプレクサは、キャリアアグリゲーションシステムにおいて搬送される信号を処理するのを助けることができる。キャリアアグリゲーションシステムでは、信号はハイバンド周波数とローバンド周波数の両方によって伝達される。チップセットでは、ダイプレクサは通常、アンテナとチューナ(またはRFスイッチ)との間に挿入され、高い性能を確保する。通常、ダイプレクサ構成はインダクタとキャパシタとを含む。ダイプレクサは、高いQ値(またはQ)を有するインダクタおよびキャパシタを使用することによって高い性能を実現することができる。各構成要素の形状および方向を調整することによって実現することができる各構成要素間の電磁結合の低減によって、高性能ダイプレクサを実現することもできる。ダイプレクサの性能は、特定の周波数での挿入損失および拒絶（リジェクション、rejection）(たとえば、デシベル(dB)単位で表される数量)を測定することによって数量化することができる。
【０００４】
ダイプレクサ製造プロセスは、電圧制御キャパシタ(バラクタ)、スイッチトアレイキャパシタ、または他の同様のキャパシタを製造するためのプロセスなどの標準的な半導体プロセスに適合する。ダイプレクサ構成の構成要素を単一の基板上に製造すると有利である。単一の基板上での製造は、様々な異なるパラメータによって調整される調整可能なダイプレクサを有効化することもできる。
【０００５】
高性能ダイプレクサを効率的にかつコスト効果が高くなるように製造することが課題となっている。ダイプレクサ内のインダクタおよびキャパシタのQを向上させることも課題となっている。ダイプレクサ内の様々な構成要素間の電磁結合を低減させ、一方、ダイプレクサを小型化し、リソースを最も経済的に利用すると有利である。
【発明の概要】
【課題を解決するための手段】
【０００６】
本開示の一態様では、ダイプレクサは、1組の基板貫通ビアを有する基板を含む。ダイプレクサは、基板の第1の表面上にトレースの第1の組を含む。第1のトレースは、基板貫通ビアに結合される。ダイプレクサは、第1の表面と反対側の基板の第2の表面上にトレースの第2の組をさらに含む。第2のトレースは、基板貫通ビアの両端に結合される。基板貫通ビアおよびトレースは3Dインダクタとして動作する。ダイプレクサは、基板によって支持されたキャパシタも含む。
【０００７】
本開示の別の態様は、第1のポートと、第2のポートと、第3のポートとを含むダイプレクサを対象とする。ダイプレクサは、第1のポート、第2のポート、および第3のポートのうちの2つのポート間にローパスフィルタも含む。ダイプレクサは、第1のポート、第2のポート、および第3のポートのうちの他の2つのポート間に第2のパスフィルタをさらに含む。第2のパスフィルタはバンドパスフィルタまたはハイパスフィルタである。
【０００８】
本開示の別の態様によれば、ダイプレクサを作製するための方法が記載されている。本方法は、基板内に1組の基板貫通ビアを形成することを含む。基板の第1の表面上にトレースの第1の組を堆積させる。基板の第2の表面上にトレースの第2の組を堆積させる。基板貫通ビアの第1の側に第1のトレースを結合する。基板貫通ビアの組の第2の表面に第2のトレースを結合して蛇行状3Dインダクタを形成する。基板上にキャパシタを形成する。
【０００９】
本開示の別の態様は、1組の基板貫通ビアを有する基板を含むダイプレクサを対象とする。ダイプレクサは、基板の第1の表面上にトレースの第1の組を含む。ダイプレクサは、基板貫通ビアを基板の第1の表面上に結合するための第1の手段をさらに含む。ダイプレクサは、基板貫通ビアの両端を第1の表面と反対側の基板の第2の表面上に結合するための第2の手段をさらに含む。第1のトレースおよび第1の結合手段および第2の結合手段は、3Dインダクタとしても動作する。ダイプレクサは、基板によって支持された電荷を貯留するための手段も含む。
【００１０】
上記は、続く詳細な説明がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり広く概説したものである。本開示のさらなる特徴および利点について以下で説明する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。本開示の特色をなすと思われる新規の特徴は、その組成と動作方法の両方について、さらなる目的および利点とともに、後続の記述を添付の図との関連で考慮したときによりよく理解されるであろう。しかしながら、図の各々は、例示および説明のみを目的として提供され、本開示の限定を定義するものとして意図されないことを明白に理解されたい。
【００１１】
本開示におけるより十分な理解のために、次に添付図面に関して行われる以下の説明に言及する。
【図面の簡単な説明】
【００１２】
【図１】本開示の一態様による、ダイプレクサを使用するチップセットの概略図である。
【図２Ａ】本開示の一態様による、ダイプレクサ構成の概略図である。
【図２Ｂ】本開示の一態様による、ダイプレクサ構成のレイアウトの上面図である。
【図２Ｃ】本開示の態様による、ダイプレクサ構成のレイアウトの3Dビューである。
【図３】本開示の一態様による、ダイプレクサ構成の性能を示すグラフである。
【図４Ａ】本開示の一態様による、ダイプレクサ構成の概略図である。
【図４Ｂ】本開示の一態様による、ダイプレクサ構成のレイアウトの上面図である。
【図４Ｃ】本開示の態様による、ダイプレクサ構成のレイアウトの3Dビューである。
【図４Ｄ】本開示の一態様による、ダイプレクサ構成のレイアウトの上面図である。
【図４Ｅ】本開示の態様による、ダイプレクサ構成のレイアウトの3Dビューである。
【図５】本開示の一態様による、ダイプレクサ構成の性能を示すグラフである。
【図６】本開示の一態様によるダイプレクサ構成を作製するための方法を示すプロセスフロー図である。
【図７】本開示の一構成が有利に採用され得る例示的なワイヤレス通信システムを示すブロック図である。
【図８】一構成による、半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される、設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１３】
添付の図面に関して下記に記載される発明を実施するための形態は、様々な構成の説明として意図されており、本明細書に記載される概念が実践され得る唯一の構成を表すことは意図されていない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細がなくても実行され得ることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避する目的で、周知の構造および構成要素がブロック図の形式で示される。本明細書の説明では、「および/または」という用語の使用は、「包含的論理和」を表すことを意図し、「または」という用語の使用は、「排他的論理和」を表すことを意図する。
【００１４】
図1は、本開示の一態様による、ダイプレクサ114を使用するチップセット100の概略図である。チップセット100は、電力増幅器102と、デュプレクサ/フィルタ104と、無線周波数(RF)スイッチモジュール106と、パッシブコンバイナ108と、受信機110と、チューナ回路112(たとえば、第1のチューナ回路112Aおよび第2のチューナ回路112B)と、ダイプレクサ114と、キャパシタ116と、インダクタ118と、接地端子115と、アンテナ120とを含む。電力増幅器102は、信号を伝送できるように特定の電力レベルに増幅する。デュプレクサ/フィルタ104は、周波数、挿入損失、拒絶、または他の同様のパラメータを含む様々な異なるパラメータに応じて入出力信号をフィルタリングする。RFスイッチモジュール106は、チップセット100の残りの部分に渡す入力信号の特定の部分を選択する。パッシブコンバイナ108は、第1のチューナ回路112Aおよび第2のチューナ回路112Bからの検出された電力を組み合わせる。受信機110は、パッシブコンバイナ108からの情報を処理し、この情報を使用してチップセット100をさらに動作させる。チューナ回路112(たとえば、第1のチューナ回路112Aおよび第2のチューナ回路112B)は、チューナ、ポータブルデータ入力端末(PDET)、およびハウスキーピングアナログデジタル変換器(HKADC)などの構成要素を含む。チューナ回路112は、アンテナ120のインピーダンス同調(たとえば、電圧定在波比(VSWR)最適化)を実行してよい。
【００１５】
図1に示すように、ダイプレクサ114は、チューナ回路112のチューナ構成要素とキャパシタ116、インダクタ118、およびアンテナ120との間に位置する。ダイプレクサ114は、チップセット100の高いシステム性能を実現するようにアンテナ120とチューナ回路112との間に配置されてよい。ダイプレクサ114は、ハイバンド周波数とローバンド周波数の両方に対して周波数ドメイン多重化も実行する。ダイプレクサ114が入力信号に対してダイプレクサ114の周波数多重化機能を実行した後、ダイプレクサ114の出力が、キャパシタ116とインダクタ118とを含む任意のLC(インダクタ/キャパシタ)ネットワークに送られる。LCネットワークは、必要に応じて、アンテナ120の追加のインピーダンス整合構成要素を構成してよい。その場合、特定の周波数を有する信号がアンテナ120によって送受信される。
【００１６】
図2Aは、本開示の一態様による、ダイプレクサ構成200の概略図である。ダイプレクサ構成200は、第1の入力ポート204と、第2の入力ポート222と、ハイパスフィルタ整合ブロック202と、ローパスフィルタ整合ブロック220と、接地端子216と、アンテナポート218とを含む。ハイパスフィルタ整合ブロック202は、第1のキャパシタ210(C11)と、第2のキャパシタ212(C12)と、第1のインダクタ206(L11)と、第3のキャパシタ214(C13)とを含む。ローパスフィルタ整合ブロック220は、第2のインダクタ224(L21)と、第4のキャパシタ230(C21)と、第3のインダクタ226(L22)と、第4のインダクタ228(L23)とを含む。この構成では、ダイプレクサ構成200のトポロジは、ハイパスフィルタ整合ブロック202を使用して第2の入力ポート222からの周波数をトラップし、ローパスフィルタ整合ブロック220を使用して第1の入力ポート204からの周波数をトラップする。一実装形態では、ハイパスフィルタ整合ブロック202はローパスフィルタまたはバンドパスフィルタとして動作してよい。別の実装形態では、ローパスフィルタ整合ブロック220はハイパスフィルタまたはバンドパスフィルタとして動作してよい。さらなる実装形態では、ハイパスフィルタ整合ブロック202とローパスフィルタ整合ブロック220は異なる種類のフィルタである。ハイパスフィルタ整合ブロック202とローパスフィルタ整合ブロック220は同じ種類のフィルタであってもよい。
【００１７】
図2Bは、本開示の一態様による、ダイプレクサ構成240のレイアウトの上面図である。ダイプレクサ構成240のレイアウトは、図2Aのダイプレクサ構成200の概略図に対応する。さらに、各構成要素は半導体基板242内(または半導体基板242上)に実装される。本明細書で説明されるように、「半導体基板」という用語は、ダイシングされたウェハの基板を指すことがあり、または、ダイシングされていないウェハの基板を指すことがある。一構成では、半導体基板は、ガラス、空気、水晶、サファイア、高抵抗シリコン、またはその他の半導体材料で構成される。
【００１８】
図2Bからわかるように、第1の入力パッド204、第2の入力パッド222、接地端子パッド216、およびアンテナパッド218は、ウェハレベルチップスケールパッケージ(WLCSP)ボールとして実装されてよい。キャパシタ(たとえば、第1のキャパシタ210(C11)、第2のキャパシタ212(C12)、第3のキャパシタ214(C13)、および第4のキャパシタ230(C21))は、導電層の階層構造(たとえば、階層金属絶縁体金属構造)として実装されてよいが、図2Bに示す構造に限定されない。さらに、ダイプレクサ構成240における様々なインダクタ構成要素およびキャパシタ構成要素の形状および配置によって、各構成要素間の電磁結合が低減する。
【００１９】
図示の構成では、インダクタ(たとえば、第1のインダクタ206(L11)、第2のインダクタ224(L21)、第3のインダクタ226(L22)、および第4のインダクタ228(L23))は、図2Cの3Dビューにおいてさらに示す一連のトレースおよび基板貫通ビアとして実装されてよい。インダクタについて、以下に図2Cを参照してより詳しく説明する。この場合も、図2Bに示すインダクタ(たとえば、第1のインダクタ206(L11)、第2のインダクタ224(L21)、第3のインダクタ226(L22)、および第4のインダクタ228(L23))は、図示の構造に限定されず、任意の構造をとってよい。ダイプレクサ構成240のレイアウトは、図2Aのダイプレクサ構成200の一実装形態である。さらに、図2Bに示すように、ハイパスフィルタ整合ブロック202およびローパスフィルタ整合ブロック220は、点線の境界に囲まれた領域に示されている。
【００２０】
図2Cは、本開示の態様による、ダイプレクサ構成240のレイアウトの3Dビューである。図2Cは、図2Bの同じダイプレクサ構成240の3Dビューであり、したがって、図2Bに示すのと同じ構成要素を有する。図2Cでは、インダクタ(たとえば、第1のインダクタ206(L11)、第2のインダクタ224(L21)、第3のインダクタ226(L22)、および第4のインダクタ228(L23))は、基板貫通ビアインダクタ(たとえば、半導体基板242がガラスである場合はガラス貫通ビアインダクタ)として示されている。典型的には、インダクタ(たとえば、第1のインダクタ206(L11)、第2のインダクタ224(L21)、第3のインダクタ226(L22)、および第4のインダクタ228(L23))は、半導体基板242の頂面上のトレースの第1の組および第1の表面と反対側の半導体基板242の第2の表面上のトレースの第2の組から配置される。この構成では、トレースの各組は、半導体基板242の対向する第1の表面と第2の表面の上に位置し、基板貫通ビアによって蛇行状に結合される。図2Cでは、半導体基板242は透明であり、トレースの両方の組ならびに第1のインダクタ206(L11)、第2のインダクタ224(L21)、第3のインダクタ226(L22)、および第4のインダクタ228(L23)の基板貫通ビアを見るのは容易である。
【００２１】
図2Cに示すように、キャパシタ(たとえば、第1のキャパシタ210(C11)、第2のキャパシタ212(C12)、第3のキャパシタ214(C13)、および第4のキャパシタ230(C21))は、半導体基板242の第1の表面上に堆積される。さらに、第1の入力パッド204、第2の入力パッド222、接地端子パッド216、およびアンテナパッド218は、半導体基板242の第1の表面上に堆積されてよい。第1の入力パッド204、第2の入力パッド222、接地端子パッド216、およびアンテナパッド218は、電圧/電流の他の供給源に電気的に結合できるように円筒形ビア(または他の接続部)によってアクセスされてもよい。ハイパスフィルタ整合ブロック202およびローパスフィルタ整合ブロック220は、点線の境界内に示されている。一実装形態では、ダイプレクサ構成240のサイズは、少なくとも、空間を節約する基板貫通ビア/ガラス貫通ビアおよび金属絶縁体金属キャパシタを使用しているので、従来のダイプレクササイズよりも小さい。
【００２２】
図3は、本開示の一態様による、ダイプレクサ構成の性能を示すグラフ300である。グラフ300のx軸は、ギガヘルツ(GHz)単位の周波数を反映し、グラフ300のy軸は、デシベル(dB)定格を反映している。ハイパスフィルタ曲線302は、ハイパスフィルタ整合ブロック(ハイパスフィルタ整合ブロック202)の周波数応答(dB単位の送信)である。ローパスフィルタ曲線304は、ローパスフィルタ整合ブロック(たとえば、ローパスフィルタ整合ブロック220)の周波数応答(dB単位の送信)である。図2A〜図2Cのダイプレクサ構成では、アンテナパッド(たとえば、アンテナパッド218)は、ハイパスフィルタ整合ブロック202とローパスフィルタ整合ブロック220の両方の出力であり、入力パッド(たとえば、第1の入力パッド204、第2の入力パッド222)は分離されている。
【００２３】
再び図3を参照すると、ハイパスフィルタ曲線302上の点m15によってわかるように、710.0MHzのより低い周波数において、拒絶は47dBである(たとえば、ハイパスフィルタ整合ブロックがより低い周波数の信号を拒絶する)。ローパスフィルタ曲線304上の点m17によってわかるように、拒絶は2.13GHzにおいて50dBである。対照的に、従来の多層セラミックチップ(MLCC)ダイプレクサは、特に2GHzを超える高周波数の場合、拒絶が40dB未満に限定されることがある。ローパスフィルタ分岐とハイパスフィルタ分岐の両方について、挿入損失は0.3dBの範囲内になり得、この範囲は、特に周波数が2GHzを超える場合従来のMLCCダイプレクサでは実現できない。
【００２４】
したがって、基板貫通ビア/ガラス貫通ビアダイプレクサ(たとえば、図2A〜図2Cのダイプレクサ構成)は、従来のMLCCダイプレクサで実現できる拒絶と比較して向上した拒絶、ならびに挿入損失の低減および小型化を実現する。たとえば、ハイパスフィルタ曲線302は、周波数が1.7GHzなどであるときに挿入損失が0.4dB未満であり、710MHzのときに拒絶が47dBであることを示す。さらに、ローパスフィルタ曲線304は、周波数が1.04GHzなどのときに挿入損失が0.4dB未満であり、2.13GHzのときに拒絶が50dBであること示す。
【００２５】
図4Aは、本開示の別の態様による、ダイプレクサ構成400の概略図である。ダイプレクサ構成400は、ローパスフィルタ整合ブロック402と、バンドパスフィルタ整合ブロック420と、アンテナポート418と、接地端子416とを含む。ローパスフィルタ整合ブロック402は、ローパス入力ポート404と、第1のインダクタ406(L11)と、第2のインダクタ408(L12)とを含む。ローパスフィルタ整合ブロック402は、第1のキャパシタ410(C11)と、第2のキャパシタ412(C12)と、第3のキャパシタ414(C13)と、接地端子416とを含む。バンドパスフィルタ整合ブロック420は、バンドパス入力ポート422と、第3のインダクタ424(L21)と、第4のインダクタ426(L22)とを含む。バンドパスフィルタ整合ブロック420は、第4のキャパシタ430(C21)と、第5のキャパシタ432(C22)と、第6のキャパシタ434(C23)と、第7のキャパシタ436(C24)と、第8のキャパシタ438(C25)と、接地端子416とを含む。ローパスフィルタ整合ブロック402はハイパスフィルタまたはバンドパスフィルタであってよい。バンドパスフィルタ整合ブロック420はハイパスフィルタまたはローパスフィルタであってよい。バンドパスフィルタ整合ブロック420とローパスフィルタ整合ブロック402は異なる種類のフィルタであってよい。バンドパスフィルタ整合ブロック420とローパスフィルタ整合ブロック402は同じ種類のフィルタであってもよい。
【００２６】
一実装形態では、ローパス入力ポート404は低周波数信号を入力する。バンドパス入力ポート422は、特定の帯域周波数で信号を入力する。ダイプレクサ構成400のトポロジは、ハイパスフィルタ整合ブロック402を使用してバンドパス入力ポート422からの周波数をトラップすることができる。ダイプレクサ構成400は、バンドパスフィルタ整合ブロック420を使用してローパス入力ポート404からの周波数をトラップすることもできる。
【００２７】
図4Bは、本開示の一態様による、ダイプレクサ構成440のレイアウトの上面図である。ダイプレクサ構成440のレイアウトは、図4Aのダイプレクサ構成400の概略図に対応する。さらに、各構成要素は半導体基板442内(または半導体基板442上)に実装される。図4Bに示すように、ローパス入力パッド404、バンドパス入力パッド422、接地端子パッド416、およびアンテナパッド418は、WLCSPボールとして実装されてよい。ただし、任意の適切な実装形態が代わりに使用されてよい。
【００２８】
キャパシタ(たとえば、第1のキャパシタ410(C11)、第2のキャパシタ412(C12)、第3のキャパシタ414(C13)、第4のキャパシタ430(C21)、第5のキャパシタ432(C22)、第6のキャパシタ434(C23)、第7のキャパシタ436(C24)、第8のキャパシタ438(C25))は、階層構造(たとえば、階層金属絶縁体金属キャパシタ構造)として実装されてよいが、図4Bに示す構造に限定されない。一実装形態では、キャパシタは、空間および材料を節約するために基板の一方の側のみに配設される。さらに、ダイプレクサ構成440における様々なインダクタ構成要素およびキャパシタ構成要素の形状および配置によって、各構成要素間の電磁結合が低減する。
【００２９】
この構成では、インダクタ(たとえば、第1のインダクタ406(L11)、第2のインダクタ408(L12)、第3のインダクタ424(L21)、および第4のインダクタ426(L22))は、図4Cの3Dビューにおいてさらに示す一連のトレースおよび基板貫通ビアとして実装されてよい。インダクタについて、図4Cにおいてより詳しく説明する。この場合も、図4Bに示すインダクタの構造は、図示の構造に限定されず、任意の構造をとってよい。ダイプレクサ構成440のレイアウトは、図4Aに示すダイプレクサ構成400の一実装形態である。さらに、図4Bに示すように、ローパスフィルタ整合ブロック402およびバンドパスフィルタ整合ブロック420は、点線の境界に囲まれた領域に示されている。
【００３０】
図4Cは、本開示の態様による、ダイプレクサ構成440のレイアウトの3Dビューである。図4Cは、図4Bの同じダイプレクサ構成440の3Dビューであり、したがって、図4Bに示すのと同じ構成要素を有する。図4Cでは、インダクタ(たとえば、第1のインダクタ406(L11)、第2のインダクタ408(L12)、第3のインダクタ424(L21)、および第4のインダクタ426(L22))は、基板貫通ビアインダクタ(たとえば、半導体基板442がガラスである場合はガラス貫通ビアインダクタ)として示されている。典型的には、インダクタ(たとえば、第1のインダクタ406(L11)、第2のインダクタ408(L12)、第3のインダクタ424(L21)、および第4のインダクタ426(L22))は、半導体基板442の第1の表面上のトレースの第1の組と半導体基板442の第2の表面上のトレースの第2の組とを有してよい。この構成では、トレースの各組は、半導体基板442の対向する第1の表面と第2の表面の上に位置し、基板貫通ビアによって蛇行状に結合される。図4Cでは、半導体基板442は透明であり、トレースの両方の組およびインダクタの基板貫通ビアを見るのは容易である。
【００３１】
図4Cでは、キャパシタ(たとえば、第1のキャパシタ410(C11)、第2のキャパシタ412(C12)、第3のキャパシタ414(C13)、第4のキャパシタ430(C21)、第5のキャパシタ432(C22)、第6のキャパシタ434(C23)、第7のキャパシタ436(C24)、第8のキャパシタ438(C25))は、半導体基板442の第1の表面上に堆積されてよい。さらに、ローパス入力パッド404、バンドパス入力パッド422、アンテナパッド418、および接地端子パッド416は、半導体基板442の第1の表面上に堆積されてよい。ローパス入力パッド404、バンドパス入力パッド422、アンテナパッド418、および接地端子パッド416は、電圧/電流の他の供給源に電気的に結合できるように円筒形ビア(または他の接続部)によってアクセスされてもよい。ローパスフィルタ整合ブロック402およびバンドパスフィルタ整合ブロック420は、点線の境界内に示されている。一実装形態では、ダイプレクサ構成440のサイズは、たとえば、少なくとも、空間を節約するために基板貫通ビア/ガラス貫通ビアインダクタを使用しているので、従来のダイプレクササイズよりも小さい。
【００３２】
ダイプレクサ構成440は、異なる用途(たとえば、小型セルまたはフェムトセル)のダイプレクサ構成であってよい。(たとえば、小型セル用途の)このダイプレクサ構成は、ローパスフィルタ整合分岐とバンドパスフィルタ整合分岐とを有し、一方、図2Aのダイプレクサ構成がローパスフィルタ分岐とハイパスフィルタ分岐とを有するという点で図2Aのダイプレクサ構成とは異なる。この実装形態では、基本的な違いはまた、より多くの構成要素が追加されてローパスフィルタとバンドパスフィルタが単一のダイプレクサ回路として組み合わされることである。
【００３３】
図4Dは、本開示の一態様による、ダイプレクサ構成450のレイアウトの上面図である。ダイプレクサ構成450のレイアウトは、図4Aのダイプレクサ構成400の概略図に対応する。さらに、各構成要素は半導体基板492内(または半導体基板492上)に実装される。図4Dに示すように、ローパス入力パッド454、バンドパス入力パッド472、接地端子パッド466、およびアンテナパッド468は、WLCSPボールとして実装されてよい。ただし、任意の適切な実装形態が代わりに使用されてよい。図4Dに示す構成要素も、図4Bに示す構成要素と同様であるが、配置およびキャパシタンス/インダクタンス値に関していくつかの違いがある。
【００３４】
キャパシタ(たとえば、第1のキャパシタ460(C11)、第2のキャパシタ462(C12)、第3のキャパシタ464(C13)、第4のキャパシタ480(C21)、第5のキャパシタ482(C22)、第6のキャパシタ484(C23)、第7のキャパシタ486(C24)、第8のキャパシタ488(C25))は、階層構造(たとえば、階層金属絶縁体金属キャパシタ構造)として実装されてよいが、図4Dに示す構造に限定されない。一実装形態では、キャパシタは、空間および材料を節約するために基板の一方の側のみに配設される。さらに、ダイプレクサ構成450における様々なインダクタ構成要素およびキャパシタ構成要素の形状および配置によって、各構成要素間の電磁結合が低減する。図4Dのキャパシタは、図4Bにおけるキャパシタンス値とは異なるキャパシタンス値を有してもよい。
【００３５】
この構成では、インダクタ(たとえば、第1のインダクタ456(L11)、第2のインダクタ458(L12)、第3のインダクタ474(L21)、および第4のインダクタ476(L22))は、図4Eの3Dビューにおいてさらに示す一連のトレースおよび基板貫通ビアとして実装されてよい。インダクタについて、図4Eにおいてより詳しく説明する。この場合も、図4Dに示すインダクタの構造は、図示の構造に限定されず、任意の構造をとってよい。ダイプレクサ構成450のレイアウトは、図4Aに示すダイプレクサ構成400の一実装形態である。
【００３６】
さらに、図4Dに示すように、ローパスフィルタ整合ブロック452およびバンドパスフィルタ整合ブロック470は、点線の境界に囲まれた領域に示されている。さらに、図4Dの第3のインダクタ474(L21)は、水平パターンとして配置された図4Bに示す第3のインダクタ424(L21)とは異なり対角パターンとして配置される。さらに、図4Dの第4のインダクタ476(L22)は、垂直パターンとして配置された図4Bに示す第4のインダクタ426(L22)とは異なり水平パターンとして配置される。さらに、図4Dの第1のインダクタ456(L11)は、4つのトレースを有する図4Bの第1のインダクタ406(L11)とは異なり5つのトレースを有する。さらに、図4Dの第2のインダクタ458(L12)は、5つのトレースを有する図4Bの第2のインダクタ408(L12)とは異なり6つのトレースを有する。図4Dのすべてのインダクタは、図4Bにおけるキャパシタンス値とは異なるキャパシタンス値を有してもよい。
【００３７】
図4Eは、本開示の態様による、ダイプレクサ構成450のレイアウトの3Dビューである。図4Eは、図4Dの同じダイプレクサ構成450の3Dビューであり、したがって、図4Dに示すのと同様の構成要素を有する。図4Eでは、インダクタ(たとえば、第1のインダクタ456(L11)、第2のインダクタ458(L12)、第3のインダクタ474(L21)、および第4のインダクタ476(L22))は、基板貫通ビアインダクタ(たとえば、半導体基板492がガラスである場合はガラス貫通ビアインダクタ)として示されている。典型的には、インダクタ(たとえば、第1のインダクタ456(L11)、第2のインダクタ458(L12)、第3のインダクタ474(L21)、および第4のインダクタ476(L22))は、半導体基板492の第1の表面上のトレースの第1の組と半導体基板492の第2の表面上のトレースの第2の組とを有してよい。この構成では、トレースの各組は、半導体基板492の対向する第1の表面と第2の表面の上に位置し、基板貫通ビアによって蛇行状に結合される。図4Eでは、半導体基板492は透明であり、トレースの両方の組およびインダクタの基板貫通ビアを見るのは容易である。
【００３８】
図4Eに示すように、キャパシタ(たとえば、第1のキャパシタ460(C11)、第2のキャパシタ462(C12)、第3のキャパシタ464(C13)、第4のキャパシタ480(C21)、第5のキャパシタ482(C22)、第6のキャパシタ484(C23)、第7のキャパシタ486(C24)、第8のキャパシタ488(C25))は、半導体基板492の第1の表面上に堆積されてよい。さらに、ローパス入力パッド454、バンドパス入力パッド472、アンテナパッド468、および接地端子パッド466は、半導体基板492の第1の表面上に堆積されてよい。ローパス入力パッド454、バンドパス入力パッド472、アンテナパッド468、および接地端子パッド466は、電圧/電流の他の供給源に電気的に結合できるように円筒形ビア(または他の接続部)によってアクセスされてもよい。ローパスフィルタ整合ブロック452およびバンドパスフィルタ整合ブロック470は、点線の境界内に示されている。一実装形態では、ダイプレクサ構成450のサイズは、たとえば、少なくとも、空間を節約するために基板貫通ビア/ガラス貫通ビアインダクタを使用しているので、従来のダイプレクササイズよりも小さい。
【００３９】
ダイプレクサ構成450は、異なる用途(たとえば、小型セルまたはフェムトセルであり、WLAN 5GHzトラップも有する)のダイプレクサ構成であってよい。(たとえば、小型セル用途の)このダイプレクサ構成は、ローパスフィルタ整合分岐とバンドパスフィルタ整合分岐とを有し、一方、図2Aのダイプレクサ構成がローパスフィルタ分岐とハイパスフィルタ分岐とを有するという点で図2Aのダイプレクサ構成とは異なる。この実装形態では、基本的な違いはまた、より多くの構成要素が追加されてローパスフィルタとバンドパスフィルタが単一のダイプレクサ回路として組み合わされることである。図4Dおよび図4Eに示す特定のダイプレクサ構成450は(図4Bおよび図4Cに示すダイプレクサ構成440と比較したときに)、5.5GHzで30dBを超える拒絶を実現するためのレイアウト構成、キャパシタンス値、およびインダクタンス値を有してもよい。この特定のダイプレクサ構成450は、バンドパスフィルタおよびWLAN 5GHzトラップを帯域拒絶構成要素として有してもよい。
【００４０】
一実装形態では、キャパシタが高いQ(または品質)値を有するようにキャパシタの両側に厚い導電膜(たとえば、金属)が使用されてよい。一例では、底部プレートは、厚さが5μmまでの導電膜を有してよく、頂部プレートは、厚さが3μmまでの導電膜を有してよい。このことは、薄い金属(たとえば、100〜200nm)を使用することが多い従来のCMOSベースのキャパシタでは一般的でない場合がある。この実装形態では、半導体基板(たとえば、半導体基板242、442、492)は、ガラス、空気、水晶、サファイア、高抵抗シリコン、または他の同様の半導体材料を含む低損失材料から作製されてよい。一実装形態では、キャパシタは、半導体基板(たとえば、半導体基板242、442、492)の一方の側のみに配設されてもよい。一実装形態では、インダクタ(たとえば、半導体基板242、442、492がガラスであるとき)はガラス貫通ビアインダクタである。そのようなガラス貫通ビア実装形態では、インダクタでも高いQ(品質)値を実現することができる。
【００４１】
図5は、本開示の一態様による、ダイプレクサ構成の性能を示すグラフ500である。グラフ500は、図3のグラフ300と類似している。すなわち、グラフ500のx軸は、ギガヘルツ(GHz)単位の周波数を反映し、グラフ500のy軸は、デシベル(dB)定格を反映している。曲線502は、ローパスフィルタ分岐のための周波数応答であり、曲線504は、バンドパスフィルタ分岐のための周波数応答である。
【００４２】
グラフには示されていないが、本開示のダイプレクサは、5.5GHzにおいて30dBを超える拒絶(たとえば、約34dB)を実現してWLAN 5GHz帯域をトラップすることもできる。一実装形態では、5.5GHzにおける30dBを超える拒絶を、同じダイプレクサ内の(周波数範囲が698MHz〜960MHzの)ローパスフィルタおよび(周波数範囲が1710MHz〜2690MHzの)バンドパスフィルタによって実現することができる。
【００４３】
図6は、本開示の一態様によるダイプレクサ構成を作製するための方法600を示すプロセスフロー図である。ブロック602において、基板に基板貫通ビアを形成する。ブロック604において、基板の第1の表面上にトレースの第1の組を堆積させ、トレースを基板貫通ビアに結合する。ブロック606において、基板の第2の表面上にトレースの第2の組を堆積させる。基板貫通ビアによって第2の表面上のトレースに第1の表面上のトレースを蛇行状に結合して3D基板貫通ビア/ガラス貫通ビアインダクタを作製する。一実装形態では、基板の第2の表面は基板の第1の表面の反対側である。ブロック608において、キャパシタを基板上に形成する。キャパシタは、空間および材料を節約するために基板の一方の側のみに形成されてよい。
【００４４】
各ブロックは特定のシーケンスで示されているが、本開示はそのように限定されない。たとえば、(基板上にキャパシタを形成する)ブロック608を(基板の第1の表面上にトレースを堆積させる)ブロック604よりも前に実施してよい。別の例では、(基板上にキャパシタを形成する)ブロック608を(基板の第2の表面上にトレースを堆積させる)ブロック606よりも前に実施してよい。最終的に、図2B〜図2Cのダイプレクサ構成240または図4A〜図4Eのダイプレクサ構成400、440、または450などのダイプレクサ構成が得られる。
【００４５】
本開示のさらなる態様による、ガラス貫通ビア技術または基板貫通ビア技術を使用するダイプレクサ構成用の回路について説明する。ダイプレクサは、基板貫通ビアを有する基板を含む。ダイプレクサは、基板貫通ビアを基板の第1の表面上に結合するための第1の手段も含む。ダイプレクサは、基板貫通ビアの両端を第1の表面と反対側の基板の第2の表面上に結合するための第2の手段をさらに含む。この構成では、基板貫通ビアならびに第1の結合手段および第2の結合手段は3Dインダクタとして動作する。第1の結合手段および第2の結合手段は、図2B、図2C、図4B、および図4Cに示すトレースであってよい。
【００４６】
この構成では、ダイプレクサは、基板によって支持された電荷を貯留するための手段も含む。電荷貯留手段は、キャパシタ(たとえば、第1のキャパシタ410(C11)、第2のキャパシタ412(C12)、第3のキャパシタ414(C13)、第4のキャパシタ430(C21)、第5のキャパシタ432(C22)、第6のキャパシタ434(C23)、第7のキャパシタ436(C24)、第8のキャパシタ438(C25))であってよい。別の態様では、前述の手段は、前述の手段によって挙げられる機能を実行するように構成された任意のモジュールまたは任意の装置とすることができる。
【００４７】
図7は、本開示の一態様が有利に採用され得る例示的なワイヤレス通信システム700を示すブロック図である。例示のために、図7は、3つの遠隔ユニット720、730および750ならびに2つの基地局740を示す。ワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることが認識されよう。遠隔ユニット720、730および750は、開示されたダイプレクサデバイスを含むICデバイス725A、725Cおよび725Bを含む。基地局、スイッチングデバイスおよびネットワーク機器など、他のデバイスも開示されたダイプレクサデバイスを含み得ることが認識されよう。図7は、基地局740からリモートユニット720、730および750への順方向リンク信号780、ならびにリモートユニット720、730および750から基地局740への逆方向リンク信号790を示す。
【００４８】
図7では、遠隔ユニット720は携帯電話として示され、遠隔ユニット730はポータブルコンピュータとして示され、かつ遠隔ユニット750は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う他のデバイス、またはそれらの組合せであり得る。図7は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットに限定されない。本開示の態様は、開示されたダイプレクサデバイスを含む多くのデバイスにおいて適切に利用され得る。
【００４９】
図8は、上記で開示したダイプレクサデバイスなど、半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション800は、オペレーティングシステムソフトウェア、支援ファイル、およびCadenceまたはOrCADなどの設計用ソフトウェアを含むハードディスク801を含む。設計用ワークステーション800はまた、回路810の設計または、ダイプレクサデバイスなどの半導体構成要素812の設計を容易にするために、ディスプレイ802を含む。記憶媒体804は、回路設計810または半導体構成要素812を有形に記憶するために提供される。回路設計810または半導体構成要素812は、GDSIIまたはGERBERなどのファイル形式で、記憶媒体804に記憶され得る。記憶媒体804は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション800は、記憶媒体804からの入力を受け入れるか、または記憶媒体804に出力を書き込むための駆動装置803を含む。
【００５０】
記憶媒体804に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続書込みツール用のマスクパターンデータを指定し得る。データは、論理シミュレーションに関連付けられるタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体804にデータを提供すると、半導体ウェハを設計するためのプロセス数を減少させることによって、回路設計810または半導体構成要素812の設計が容易になる。
【００５１】
ファームウェアおよび/またはソフトウェア実装形態の場合、これらの方法論は、本明細書に記載された機能を実行するモジュール(たとえば、手順、機能等)で実施され得る。本明細書で説明する方法を実装する際に、命令を有形に具現化する機械可読記録媒体が使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内、またはプロセッサユニットの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのうちのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが記憶される特定のタイプの媒体に限定されない。
【００５２】
これらの関数は、ファームウェアおよび/またはソフトウェアで実装された場合、コンピュータ可読記録媒体上に1つもしくは複数の命令またはコードとして格納され得る。複数の例に、データ構造によって符号化されたコンピュータ可読記録媒体およびコンピュータプログラムによって符号化されたコンピュータ可読記録媒体が含まれる。コンピュータ可読記録媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の入手可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読記録媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するのに使用することができ、かつコンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書で使用されるディスク(diskおよびdisc)は、コンパクトディスク(disc)(CD)、レーザディスク（登録商標）(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピー（登録商標）ディスク(disk)、およびブルーレイディスク(disc)を含み、ディスク(disk)は通常、データを磁気的に再生するが、ディスク(disc)はデータをレーザによって光学的に再生する。前述の組合せも、コンピュータ可読記録媒体の範囲内に含まれるべきである。
【００５３】
コンピュータ可読記録媒体における記憶に加えて、命令および/またはデータは、通信装置に含まれる送信媒体における信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有する送受信機を含むことができる。これら命令およびデータは、1つまたは複数のプロセッサに、特許請求の範囲で概説される機能を実施させるように構成されている。
【００５４】
本開示およびその利点について詳細に説明してきたが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用、および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書で説明したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の構成に限定されることは意図されない。当業者が本開示から容易に諒解するように、本明細書で説明した対応する構成と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、現存するまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲内に含むことが意図される。
【符号の説明】
【００５５】
100  チップセット
102  電力増幅器
104  デュプレクサ/フィルタ
106  無線周波数(RF)スイッチモジュール
108  パッシブコンバイナ
110  受信機
112  チューナ回路
112A  第1のチューナ回路
112B  第2のチューナ回路
114  ダイプレクサ
115  接地端子
116  キャパシタ
118  インダクタ
120  アンテナ
200  ダイプレクサ構成
202  ハイパスフィルタ整合ブロック
204  第1の入力ポート、第1の入力パッド
206  第1のインダクタ
210  第1のキャパシタ
212  第2のキャパシタ
214  第3のキャパシタ
216  接地端子、接地端子パッド
218  アンテナポート、アンテナパッド
220  ローパスフィルタ整合ブロック
222  第2の入力ポート、第2の入力パッド
224  第2のインダクタ
226  第3のインダクタ
228  第4のインダクタ
230  第4のキャパシタ
240  ダイプレクサ構成
242  半導体基板
300  グラフ
302  ハイパスフィルタ曲線
304  ローパスフィルタ曲線
400  ダイプレクサ構成
402  ハイパスフィルタ整合ブロック
404  ローパス入力ポート、ローパス入力パッド
406  第1のインダクタ
408  第2のインダクタ
410  第1のキャパシタ
412  第2のキャパシタ
414  第3のキャパシタ
416  接地端子、接地端子パッド
418  アンテナポート、アンテナパッド
420  バンドパスフィルタ整合ブロック
422  バンドパス入力ポート、バンドパス入力パッド
424  第3のインダクタ
426  第4のインダクタ
430  第4のキャパシタ
432  第5のキャパシタ
434  第6のキャパシタ
436  第7のキャパシタ
438  第8のキャパシタ
440  ダイプレクサ構成
442  半導体基板
450  ダイプレクサ構成
454  ローパス入力パッド
456  第1のインダクタ
458  第2のインダクタ
460  第1のキャパシタ
462  第2のキャパシタ
464  第3のキャパシタ
466  接地端子パッド
468  アンテナパッド
472  バンドパス入力パッド
474  第3のインダクタ
476  第4のインダクタ
480  第4のキャパシタ
482  第5のキャパシタ
484  第6のキャパシタ
486  第7のキャパシタ
488  第8のキャパシタ
492  半導体基板
500  グラフ
502  曲線
504  曲線
720、730、750  遠隔ユニット
725A、725B、725C  ICデバイス
740  基地局
780  順方向リンク信号
790  逆方向リンク信号
800  設計用ワークステーション
802  ディスプレイ
803  駆動装置
804  記憶媒体
810  回路
812  半導体構成要素
【図１】
0005982585.tif 000002
【図２Ａ】
0005982585.tif 000003
【図２Ｂ】
0005982585.tif 000004
【図２Ｃ】
0005982585.tif 000005
【図３】
0005982585.tif 000006
【図４Ａ】
0005982585.tif 000007
【図４Ｂ】
0005982585.tif 000008
【図４Ｃ】
0005982585.tif 000009
【図４Ｄ】
0005982585.tif 000010
【図４Ｅ】
0005982585.tif 000011
【図５】
0005982585.tif 000012
【図６】
0005982585.tif 000013
【図７】
0005982585.tif 000014
【図８】
0005982585.tif 000015