(57)【特許請求の範囲】
【請求項１】
電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路において、
外部から並列的にモード転換信号を受信する複数の第１パワーゲーティングセルと、
前記第１パワーゲーティングセルのうちの何れか１つと連結される少なくとも１つの第２パワーゲーティングセルと、
前記第２パワーゲーティングセルと直列連結される複数の第３パワーゲーティングセルと、
前記直列連結された複数の第３パワーゲーティングセルのうち、先端の第３パワーゲーティングセルと並列連結される複数の第４パワーゲーティングセルと、を含み、
前記モード転換信号は、前記第１パワーゲーティングセルのうちの何れか１つ、前記第２及び第３パワーゲーティングセルを経て、前記第４パワーゲーティングセルに伝達され、
前記第１ないし第４パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする電力制御回路。
【請求項２】
前記電力制御回路は、
前記第２パワーゲーティングセルと前記第３パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項１に記載の電力制御回路。
【請求項３】
前記電力制御回路は、
前記第３パワーゲーティングセルの間と、前記第３パワーゲーティングセルと前記第４パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項２に記載の電力制御回路。
【請求項４】
前記第２パワーゲーティングセルが、複数である場合、
前記第３パワーゲーティングセルは、
それぞれが、前記複数の第２パワーゲーティングセルのうち対応する第２パワーゲーティングセルと直列連結される複数のグループに分けられる請求項１に記載の電力制御回路。
【請求項５】
前記電力制御回路は、
前記第４パワーゲーティングセルと連結されて、前記第４パワーゲーティングセルのそれぞれの出力信号を受信して演算するテストロジック部をさらに含む請求項１に記載の電力制御回路。
【請求項６】
前記テストロジック部は、
前記第４パワーゲーティングセルのそれぞれの出力信号に対して排他的論理和（ＸＯＲ）演算する論理演算器を含む請求項５に記載の電力制御回路。
【請求項７】
前記電力制御回路は、
前記第１パワーゲーティングセルと前記第２パワーゲーティングセルとの間に連結される電圧センシング回路をさらに含み、
前記電圧センシング回路は、既定の基準値に基づいて、前記第１パワーゲーティングセルと前記第２パワーゲーティングセルとの連結を制御する請求項１に記載の電力制御回路。
【請求項８】
電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路において、
外部から並列的にモード転換信号を受信する複数の第１パワーゲーティングセルと、
前記第１パワーゲーティングセルのうちの何れか１つと直列連結された複数の第２パワーゲーティングセルと、
前記第２パワーゲーティングセルの間に位置する何れか１つの第１ノードで分岐されて連結された少なくとも１つの第３パワーゲーティングセルと、
前記第３パワーゲーティングセルに直列連結された少なくとも１つの第４パワーゲーティングセルと、を含み、
前記第３パワーゲーティングセルと前記第４パワーゲーティングセルは、前記第１ノード以後に直列連結された前記第２パワーゲーティングセルと並列連結され、
前記第１ないし第４パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする電力制御回路。
【請求項９】
前記第１ノード以後に直列連結された前記第２パワーゲーティングセルと前記第４パワーゲーティングセルは、前記受信されたモード転換信号に基づいた出力信号を出力する請求項８に記載の電力制御回路。
【請求項１０】
前記電力制御回路は、
前記第１パワーゲーティングセルと前記第２パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含む請求項９に記載の電力制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の動作方法に係り、より詳細には、スリープモードからアクティブモードへの転換時に、テスト可能性（ｔｅｓｔａｂｉｌｉｔｙ）を保証しながら、スイッチング時間を短縮させうる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法に関する。
【背景技術】
【０００２】
電力制御回路（電力スイッチング回路とも称する）は、集積回路設計において、消費電力を減少させるために広く活用されている。電力制御回路は、待機モードで動作する時、ロジック回路に対する電力供給を遮断することによって、漏れ電流を減少させる。
しかし、電力制御回路は、待機モードから正常動作モードへの転換時に、再び動作させようとするブロックに電源を供給しなければならない。この過程で電流の急な変化が発生し、これにより、システムに不要なノイズを発生させる。このようなノイズは、回路に悪影響を与えて、システムの誤動作を誘発させることがある。
従来の電力制御回路としては、特許文献１乃至３に記載のものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−０３６８９９号公報
【特許文献２】特開２００８−０４２３５７号公報
【特許文献３】特開２００７−２６６０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的な課題は、パワーゲーティングセル（ＰＧＣ）のスイッチングの時間差を調節して、ノイズの発生を減らすことのできる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供することにある。
本発明が解決しようとする他の技術的な課題は、パワーゲーティングセル（ＰＧＣ）の欠陥有無を確認するテスト可能性を高めることのできる電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法を提供することにある。
【課題を解決するための手段】
【０００５】
前述した課題を解決するための実施形態による電力制御回路は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路であって、外部から並列的にモード転換信号を受信する複数の第１パワーゲーティングセルと、前記第１パワーゲーティングセルのうちの何れか１つと連結される少なくとも１つの第２パワーゲーティングセルと、前記第２パワーゲーティングセルと直列連結される複数の第３パワーゲーティングセルと、前記直列連結された複数の第３パワーゲーティングセルのうち、先端の第３パワーゲーティングセルと並列連結される複数の第４パワーゲーティングセルと、を含む。
【０００６】
前記モード転換信号は、前記第１パワーゲーティングセルのうちの何れか１つ、前記第２及び第３パワーゲーティングセルを経て、前記第４パワーゲーティングセルに伝達され、前記第１ないし第４パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする。
【０００７】
前記電力制御回路は、前記第２パワーゲーティングセルと前記第３パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
前記電力制御回路は、前記第３パワーゲーティングセルの間と、前記第３パワーゲーティングセルと前記第４パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
【０００８】
前記第２パワーゲーティングセルが複数である場合、前記第３パワーゲーティングセルは、それぞれが、前記複数の第２パワーゲーティングセルのうち対応する第２パワーゲーティングセルと直列連結される複数のグループに分けられうる。
前記電力制御回路は、前記第４パワーゲーティングセルと連結されて、前記第４パワーゲーティングセルのそれぞれの出力信号を受信して演算するテストロジック部をさらに含みうる。
【０００９】
前述した課題を解決するための他の実施形態による電力制御回路は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングし、外部から並列的にモード転換信号を受信する複数の第１パワーゲーティングセルと、前記第１パワーゲーティングセルのうちの何れか１つと直列連結された複数の第２パワーゲーティングセルと、前記第２パワーゲーティングセルの間に位置する何れか１つの第１ノードで分岐されて連結された少なくとも１つの第３パワーゲーティングセルと、前記第３パワーゲーティングセルに直列連結された少なくとも１つの第４パワーゲーティングセルと、を含む。
【００１０】
前記第３パワーゲーティングセルと前記第４パワーゲーティングセルは、前記第１ノード以後に直列連結された前記第２パワーゲーティングセルと並列連結され、前記第１ないし第４パワーゲーティングセルのそれぞれは、各自のセルに入力されるモード転換信号に応答して、前記電源供給をスイッチングする。
前記第１ノード以後に直列連結された前記第２パワーゲーティングセルと前記第４パワーゲーティングセルは、前記受信されたモード転換信号に基づいた出力信号を出力することができる。
【００１１】
前記電力制御回路は、前記第１パワーゲーティングセルと前記第２パワーゲーティングセルとの間に連結されて、前記モード転換信号の伝達を遅延させるバッファをさらに含みうる。
前述した課題を解決するための実施形態による半導体装置は、ロジック回路と、前記電力制御回路と、を含む。
前述した課題を解決するためのさらに他の実施形態による半導体装置は、ロジック回路と、電源電圧と前記ロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路と、を含む。
【００１２】
前述した課題を解決するための実施形態による電力制御回路の動作方法は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路の動作方法であって、複数の第１パワーゲーティングセルが同時にオン（ｏｎ）にスイッチングする段階と、前記第１パワーゲーティングセルのうちの何れか１つで、外部から入力されたモード転換信号を第２パワーゲーティングセルに伝送する段階と、伝送された前記モード転換信号を直列配列された複数の第３パワーゲーティングセルを通じて伝達する段階と、前記複数の第３パワーゲーティングセルを通じて伝達された前記モード転換信号に基づいて、それぞれ並列連結された複数個の第４パワーゲーティングセルのそれぞれから出力信号を出力する段階と、を含む。
【００１３】
前記電力制御回路の動作方法は、前記第４パワーゲーティングセルから受信された前記出力信号を演算する段階をさらに含みうる。
前記演算は、ＸＯＲ演算であり得る。
前記方法は、既定の遅延値に基づいて、前記モード転換信号の伝達を遅延させる段階をさらに含みうる。
【００１４】
前述した課題を解決するための他の実施形態による電力制御回路の動作方法は、電源電圧とロジック回路との間に連結されて、前記ロジック回路への電源供給をスイッチングする電力制御回路の動作方法であって、複数の第１パワーゲーティングセルが同時にオンにスイッチングする段階と、前記第１パワーゲーティングセルのうちの何れか１つで、外部から入力されたモード転換信号を直列配列された少なくとも１つの第２パワーゲーティングセルに伝送する段階と、前記第２パワーゲーティングセルの間に位置する何れか１つのノードで分岐して第３パワーゲーティングセルを連結し、前記第３パワーゲーティングセルに第４パワーゲーティングセルを直列連結する段階と、伝送された前記モード転換信号を前記第３パワーゲーティングセルと前記第４パワーゲーティングセルとを通じて伝達する段階と、前記第２パワーゲーティングセルと第４パワーゲーティングセルから前記受信されたモード転換信号に基づいた出力信号を出力する段階と、を含む。
【００１５】
前記電力制御回路の動作方法は、前記第２パワーゲーティングセルと前記第４パワーゲーティングセルから受信された前記出力信号を演算する段階をさらに含みうる。
前記第４パワーゲーティングセルの間に位置する何れか１つのノードで分岐して第５パワーゲーティングセルを連結し、前記第５パワーゲーティングセルに第６パワーゲーティングセルを直列連結する段階と、伝送された前記モード転換信号を前記第５パワーゲーティングセルと前記第６パワーゲーティングセルとを通じて伝達する段階と、前記第２パワーゲーティングセル、第４パワーゲーティングセル及び第６パワーゲーティングセルから前記受信されたモード転換信号に基づいた出力信号を出力する段階と、を含みうる。
【発明の効果】
【００１６】
本発明の実施形態によれば、電力制御回路を構成するパワーゲーティングセルの構造を異ならせて、テスト可能性を良くしながら、ノイズを最小化させることができる。また、最初に連結されたパワーゲーティングセルを並列連結することによって、モード転換時間を短縮させることができる。パワーゲーティングセルを並列のみで構成することなく、直列にも構成することによって、テスト可能性を向上させ、テストロジックの構造を単純化させることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図１Ｂ】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図１Ｃ】本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図。
【図２】本発明の一実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図３】本発明の他の実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図４】本発明のさらに他の実施形態による電力制御回路に含まれたパワーゲーティングセルの配置図と信号フローチャート。
【図５】本発明の実施形態によるパワーゲーティングセルの内部回路図。
【図６Ａ】本発明の一実施形態による電力制御回路に含まれたバッファの配置図。
【図６Ｂ】本発明の一実施形態による電力制御回路に含まれたバッファの配置図。
【図６Ｃ】本発明の一実施形態による電力制御回路に含まれた電圧センシング回路を示す回路図。
【図７Ａ】本発明の一実施形態によるパワーゲーティングセルを概略的に示すブロック図。
【図７Ｂ】本発明の一実施形態によるパワーゲーティングセルを概略的に示すブロック図。
【図８】本発明の一実施形態による電力制御回路の動作時に経時的に電流の大きさの変化を示すグラフ。
【図９】本発明の一実施形態による電力制御回路を構成するパワーゲーティングセルとテストロジック部とパワー制御ユニットとの連結関係を示すブロック図。
【図１０】本発明の一実施形態による電力制御回路の動作方法を順次に示すフローチャート。
【図１１】本発明の他の実施形態による電力制御回路の動作方法を示すフローチャート。
【図１２】図１Ａに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【図１３】図１Ａに示された電力制御回路を含む半導体システムのさらに他の実施形態を示す図。
【図１４】図１Ａに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【図１５】図１Ａに示された電力制御回路を含む半導体システムの一実施形態を示す図。
【発明を実施するための形態】
【００１８】
以下、添付した図面を参照して、本発明を詳しく説明する。
図１Ａ乃至図１Ｃは、それぞれ本発明の一実施形態による電力制御回路を備える半導体装置を概略的に示すブロック図である。具体的に、図１Ａは、１つの電力制御回路１０ａを含む半導体装置１００の一例を示し、図１Ｂは、１つの電力制御回路１０ｂを含む半導体装置１００′の他の一例を示し、図１Ｃは、電力制御回路１０ａ、１０ａ′を複数で備える半導体システム１００の一例を示す。
【００１９】
まず、図１Ａを参照すると、本発明の一実施形態による半導体装置１００は、ロジック回路４０、電力制御回路１０ａ、及び電力管理ユニット（ＰＭＵ：ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ｕｎｉｔ））５０を含む。
電力制御回路１０ａは、複数のパワーゲーティングセル（ＰＧＣ）を含むパワーゲーティングブロック２０ａとテストロジック部３０とを含みうる。
パワーゲーティングブロック２０ａを構成する複数のパワーゲーティングセル（ＰＧＣ）は、それぞれ少なくとも１つのパワーゲーティングトランジスタを備えることができる。また、パワーゲーティングトランジスタは、その位置によって、ＮＭＯＳまたはＰＭＯＳであり得る。
【００２０】
具体的に、パワーゲーティングセル（ＰＧＣ）が、電源電圧Ｖｄｄとロジック回路４０との間に位置する場合、パワーゲーティングセル（ＰＧＣ）は、ＰＭＯＳトランジスタを含みうる。一方、パワーゲーティングセル（ＰＧＣ）が、接地電圧とロジック回路４０との間にある場合、パワーゲーティングセル（ＰＧＣ）は、ＮＭＯＳトランジスタを含みうる。
【００２１】
少なくとも１つのＰＭＯＳトランジスタのそれぞれの第１端子は、第１電源電圧Ｖｄｄに連結され、第２端子は、第１仮想電源電圧Ｖｄｄｍに連結される。この際、仮想電源電圧とは、ロジック回路４０に印加される電源電圧をいう。また、ＰＭＯＳトランジスタのそれぞれのゲートは、隣接するトランジスタのゲートと直列連結されうる。
【００２２】
パワーゲーティングセル（ＰＧＣ）に含まれたトランジスタの導通によって、パワーゲーティングセル（ＰＧＣ）は、第１電源電圧Ｖｄｄをロジック回路４０に供給または遮断することができる。すなわち、パワーゲーティングセル（ＰＧＣ）は、パワーゲーティングブロック２０ａに含まれて電流スイッチの役割を果たせる。パワーゲーティングセル（ＰＧＣ）は、回路が動作モード（ａｃｔｉｖｅ  ｍｏｄｅ）にある時、オンになって第１電源電圧Ｖｄｄと第１仮想電源電圧Ｖｄｄｍとを連結し、ロジック回路４０に電流を供給することができる。また、パワーゲーティングセル（ＰＧＣ）は、回路が待機モード（ｓｌｅｅｐ  ｍｏｄｅ）にある時、オフになって第１電源電圧Ｖｄｄと第１仮想電源電圧Ｖｄｄｍとを分離する。
【００２３】
動作モードは、アクティブモードともいい、待機モードは、スリープモードともいう。パワーゲーティングブロック２０ａが、スリープモードからアクティブモードへの転換時に、電流が過度に供給されれば、周辺ブロックにノイズの影響を与えて、他のブロックの動作を妨害しうる。
半導体装置１００が消費する電力を減らすために、ロジック回路４０を使わない場合、パワーゲーティングセル（ＰＧＣ）は、第１電源電圧Ｖｄｄをロジック回路４０に供給しない。
【００２４】
パワーゲーティングセル（ＰＧＣ）から出力された信号は、テストロジック部３０に伝送される。テストロジック部３０は、入力された信号を基にして、これを演算することができる。テストロジック部３０は、ＸＯＲ演算器を含みうる。テストロジック部３０が、ＸＯＲ演算器で構成された場合、スタックフォールト（Ｓｔｕｃｋ  ｆａｕｌｔ）で信号の伝達が切られれば、テストロジック部３０を経た論理値は１であり得る。
【００２５】
但し、テストロジック部３０に入力される信号の個数があまりにも多ければ、テストロジック部３０の具現によるコストが増加する。したがって、このような場合、テストロジック部３０に入力される信号の個数は、テストロジック部３０の具現コスト及び複雑度を考慮して決定される。
【００２６】
電力管理ユニット５０（ＰＭＵ）は、モード転換信号Ｓ＿Ｉｎを電力制御回路１０ａに伝送することができる。モード転換信号Ｓ＿Ｉｎは、待機モードから正常動作モードに、あるいは正常動作モードから待機モードに転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。例えば、Ｓ＿Ｉｎ信号は、モード転換信号である。Ｓ＿Ｉｎ信号は、パワーゲーティングブロック２０ａ内のパワーゲーティングセル（ＰＧＣ）を通じて伝送することができる。モード転換信号Ｓ＿Ｉｎによって、パワーゲーティングセル（ＰＧＣ）の電流スイッチが、オン／オフ（ｏｎ／ｏｆｆ）になりうる。
【００２７】
テストロジック部３０は、最後のパワーゲーティングセル（ＰＧＣ）から伝送される信号に対して演算して、Ｓ＿Ｏｕｔ信号を電力管理ユニット５０に送信する。電力管理ユニット５０は、Ｓ＿Ｉｎ信号とＳ＿Ｏｕｔ信号とを比較して、如何なるパワーゲーティングセル（ＰＧＣ）でスタックフォールトが発生したかに対して判断することができる。
ロジック回路４０は、第１仮想電源電圧Ｖｄｄｍと第２電源電圧Ｖｓｓとの間に連結されて、所定の論理動作を行う。
【００２８】
図１Ｂを参照すると、本発明の一実施形態による半導体装置１００′は、ロジック回路４０′、電力制御回路１０ｂ、及び電力管理ユニット５０を含む。図１Ｂに示された半導体装置１００′は、図１Ａに示された半導体装置１００と類似しているので、説明の重複を避けるために、差異点を中心に記述する。
【００２９】
図１Ｂを参照すると、電力制御回路１０ｂは、図１Ａに示された電力制御回路１０ａの位置と反対に連結される。すなわち、図１Ａに示された電力制御回路１０ａは、第１電源電圧Ｖｄｄと第１仮想電源電圧Ｖｄｄｍとの間に連結される。一方、図１Ｂに示された電力制御回路１０ｂは、第２仮想電源電圧Ｖｓｓｍと第２電源電圧Ｖｓｓとの間に連結される。第２電源電圧Ｖｓｓは、接地電圧であり得る。
【００３０】
パワーゲーティングブロック２０ｂを構成する複数のパワーゲーティングセル（ＰＧＣ）は、それぞれ少なくとも１つのパワーゲーティングトランジスタを備えることができる。この際、パワーゲーティングトランジスタは、ＮＭＯＳトランジスタとして具現可能である。
少なくとも１つのＮＭＯＳトランジスタのそれぞれの第１端子は、第２電源電圧Ｖｓｓに連結され、第２端子は、第２仮想電源電圧Ｖｓｓｍに連結される。
【００３１】
パワーゲーティングセル（ＰＧＣ）に含まれたトランジスタの導通によって、パワーゲーティングセル（ＰＧＣ）は、第２電源電圧Ｖｓｓをロジック回路４０′に供給または遮断することができる。
ロジック回路４０′は、第１電源電圧Ｖｄｄと第２仮想電源電圧Ｖｓｓｍとの間に連結されて、所定の論理動作を行う。
【００３２】
本発明の他の実施形態によれば、ロジック回路４０のために、図１Ａに示された電力制御回路１０ａと図１Ｂに示された電力制御回路１０ｂとが、共に備えられうる。すなわち、本発明の他の実施形態によれば、ロジック回路４０は、第１仮想電源電圧Ｖｄｄｍと第２仮想電源電圧Ｖｓｓｍとの間に連結されうる。
【００３３】
図１Ｃを参照すると、本発明の一実施形態による半導体装置１００′は、複数の電力制御回路１０ａ、１０ａ′、複数のロジック回路４０、４０′、及び電力管理ユニット５０を含む。図１Ｃの電力制御回路１０ａと電力制御回路１０ａ′は、同じ構造を有しうる。しかし、本発明の実施形態が、図面に示した通りに、２つの電力制御回路１０ａ、１０ａ′のみ備えることに限定されるものではない。
【００３４】
図２及び図３は、それぞれ本発明の一実施形態による電力制御回路を示す図である。図２を参照すると、本発明の一実施形態による電力制御回路は、複数のパワーゲーティングセル（Ｐｏｗｅｒ  Ｇａｔｉｎｇ  Ｃｅｌｌ：ＰＧＣ）を含みうる。複数のパワーゲーティングセル（ＰＧＣ）は、互いに直列にも、並列にも連結されうる。
【００３５】
具体的に、複数のパワーゲーティングセル（ＰＧＣ）は、外部から並列的にモード転換信号Ｓ＿Ｉｎを受信する複数の第１パワーゲーティングセル（ＰＧＣ）２１０、第１パワーゲーティングセル（ＰＧＣ）２１０のうちの何れか１つと連結される少なくとも１つの第２パワーゲーティングセル（ＰＧＣ）２２０、第２パワーゲーティングセル（ＰＧＣ）２２０のうちの少なくとも１つと直列連結される複数の第３パワーゲーティングセル（ＰＧＣ）２３０、及び直列連結された複数の第３パワーゲーティングセル（ＰＧＣ）２３０のうち、先端の第３パワーゲーティングセル（ＰＧＣ）２３０と連結されて、受信されたモード転換信号に基づいた複数の出力信号を出力する複数の第４パワーゲーティングセル（ＰＧＣ）２４０を含みうる。
【００３６】
複数の第１パワーゲーティングセル（ＰＧＣ）２１０は、外部からモード転換信号Ｓ＿Ｉｎを同時に受信する。したがって、第１パワーゲーティングセル（ＰＧＣ）２１０を構成する電流スイッチは、同時にオン／オフになりうる。例えば、スリープモードからアクティブモードに転換時に、電流スイッチは同時にオンになって、複数の第１パワーゲーティングセル（ＰＧＣ）２１０は、同時にロジック回路４０に電流を流すことができる。
【００３７】
既存のパワーゲーティングセル（ＰＧＣ）は、直列連結されて、あらゆる電流スイッチが順次にオンになる。したがって、スリープモードからアクティブモードに転換時に、長時間が必要となる短所があった。本発明の実施形態によれば、外部からモード転換信号Ｓ＿Ｉｎを並列的に同時に受信して、同時に電流を供給することによって、モード転換時に消費する時間を短縮することができる。
【００３８】
但し、並列的に連結された第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、モード転換時に発生するウェークアップ電流（ｗａｋｅ−ｕｐ  ｃｕｒｒｅｎｔ）の大きさを適切に保持可能なように調節される。
【００３９】
具体的に、パワーゲーティングセル（ＰＧＣ）にそれぞれ含まれた電流スイッチの飽和電流（ｓａｔｕｒａｔｉｏｎ  ｃｕｒｒｅｎｔ）をＩとし、ウェークアップ電流をＷとする場合、第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、Ｗ／Ｉの値より小さいか、同じである。ウェークアップ電流（Ｗ）は、電力制御回路１０ａの最大許容電流値であり、飽和電流（Ｉ）は、第１パワーゲーティングセル（ＰＧＣ）２１０に流れる最大電流値であり得る。したがって、第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、電力制御回路１０ａの最大許容電流値を第１パワーゲーティングセル（ＰＧＣ）２１０に流れる最大電流値で割った値より小さいか、同じである。
【００４０】
また、複数の第１パワーゲーティングセル（ＰＧＣ）２１０のうちの何れか１つのみ第２パワーゲーティングセル２２０と連結されうる。これは、実質的にあらゆるパワーゲーティングセル（ＰＧＣ）に対してテストを行うことは非効率的であるためである。テストロジック部３０は、何れか１つの第１パワーゲーティングセル（ＰＧＣ）２１０の連結に対してのみ演算結果値を求める。第２パワーゲーティングセル（ＰＧＣ）２２０と連結されていない第１パワーゲーティングセル（ＰＧＣ）２１０は、ロジック回路４０に電流を流す役割を行う。
【００４１】
ウェークアップ電流は、同時にオンになる第１パワーゲーティングセル（ＰＧＣ）２１０の個数が少ないほど小さくなる。したがって、第１パワーゲーティングセル（ＰＧＣ）２１０のうちの第２パワーゲーティングセル（ＰＧＣ）２２０と連結されていない残りの第１パワーゲーティングセル（ＰＧＣ）２１０のうちから問題が発生しても、ウェークアップ電流の制限は保証されうる。
【００４２】
第２パワーゲーティングセル（ＰＧＣ）２２０は、第１パワーゲーティングセル（ＰＧＣ）２１０のうちの何れか１つと連結されて、第１パワーゲーティングセル（ＰＧＣ）２１０を経て入力されたモード転換信号Ｓ＿Ｉｎを受信する。第２パワーゲーティングセル（ＰＧＣ）２２０にモード転換信号Ｓ＿Ｉｎが受信されれば、第２パワーゲーティングセル（ＰＧＣ）２２０を構成する電流スイッチは、オン／オフ動作する。
第３パワーゲーティングセル（ＰＧＣ）２３０は、第２パワーゲーティングセル（ＰＧＣ）２２０のうちの少なくとも１つと直列連結されうる。
【００４３】
第４パワーゲーティングセル（ＰＧＣ）２４０は、直列連結された複数の第３パワーゲーティングセル（ＰＧＣ）２３０のうち、先端に位置した第３パワーゲーティングセル（ＰＧＣ）２３０′と連結される。第４パワーゲーティングセル（ＰＧＣ）２４０は、第１パワーゲーティングセル（ＰＧＣ）２１０、第２パワーゲーティングセル（ＰＧＣ）２２０、及び第３パワーゲーティングセル（ＰＧＣ）２３０を通じて伝達されたモード転換信号Ｓ＿Ｉｎを受信する。第４パワーゲーティングセル（ＰＧＣ）２４０は、受信したモード転換信号Ｓ＿Ｉｎに基づいて複数の出力信号を出力することができる。
複数の第４パワーゲーティングセル（ＰＧＣ）２４０は、並列連結されうる。
【００４４】
図３に示された電力制御回路は、図２に示された電力制御回路と類似しているので、差異点を中心に記述する。図２に示された電力制御回路では、第２パワーゲーティングセル（ＰＧＣ）２２０が１つであるのに対して、図３に示された電力制御回路では、第２パワーゲーティングセル（ＰＧＣ）３２０が複数個である。
【００４５】
すなわち、図３は、第２パワーゲーティングセル（ＰＧＣ）３２０が複数個である場合の一例を示す。複数個の第２パワーゲーティングセル（ＰＧＣ）３２０は、それぞれ第１パワーゲーティングセル（ＰＧＣ）３１０のうちの何れか１つと連結されて、第１パワーゲーティングセル（ＰＧＣ）３１０から同時に信号を伝達されうる。第１パワーゲーティングセル（ＰＧＣ）３１０と同様に、同時に信号を伝達される複数の第２パワーゲーティングセル（ＰＧＣ）３２０を構成する電流スイッチは、同時にオン／オフになりうる。
【００４６】
例えば、複数個の第２パワーゲーティングセル（ＰＧＣ）３２０が、同時にオンになる場合、複数個の電流スイッチを通じてロジック回路４０に同時に比較的多い電流を供給することができる。
【００４７】
第３パワーゲーティングセル（ＰＧＣ）３３０は、第２パワーゲーティングセル（ＰＧＣ）３２０のうちの少なくとも１つと直列連結されうる。第２パワーゲーティングセル（ＰＧＣ）３２０が複数である場合、第３パワーゲーティングセル（ＰＧＣ）３３０は、それぞれの第２パワーゲーティングセル（ＰＧＣ）３２０と直列連結される。したがって、それぞれの第２パワーゲーティングセル（ＰＧＣ）３２０と連結された第３パワーゲーティングセル（ＰＧＣ）３３０は、複数個のグループ３３０′、３３０″・・・に分けられうる。図３では、一例として、２つの第２パワーゲーティングセル（ＰＧＣ）３２０が存在することによって、第３パワーゲーティングセル（ＰＧＣ）３３０は、２つのグループ３３０′、３３０″に分けられたものを示しているが、本発明の実施形態が、これに限定されるものではない。
【００４８】
第４パワーゲーティングセル（ＰＧＣ）３４０は、直列連結された複数の第３パワーゲーティングセル（ＰＧＣ）３３０のうち、先端に位置した第３パワーゲーティングセル（ＰＧＣ）と連結される。第４パワーゲーティングセル（ＰＧＣ）３４０は、第１パワーゲーティングセル（ＰＧＣ）３１０、第２パワーゲーティングセル（ＰＧＣ）３２０、第３パワーゲーティングセル（ＰＧＣ）３３０を通じて伝達されたモード転換信号Ｓ＿Ｉｎを受信する。第４パワーゲーティングセル（ＰＧＣ）３４０は、受信したモード転換信号Ｓ＿Ｉｎに基づいて複数の出力信号を出力することができる。
【００４９】
第４パワーゲーティングセル（ＰＧＣ）３４０は、第３パワーゲーティングセル（ＰＧＣ）３３０と並列連結されうる。また、図３に示されたように、第２パワーゲーティングセル（ＰＧＣ）３２０が複数個である場合、それぞれの第２パワーゲーティングセル（ＰＧＣ）３２０に連結された第３パワーゲーティングセル（ＰＧＣ）３３０のうち、先端に位置した第３パワーゲーティングセル（ＰＧＣ）３３０の個数は、第２パワーゲーティングセル（ＰＧＣ）２２０の個数と同一である。
【００５０】
図３は、２つの第２パワーゲーティングセル（ＰＧＣ）３２０を示し、２つのグループ３３０′、３３０″に第３パワーゲーティングセル（ＰＧＣ）３３０が分けられている。したがって、第４パワーゲーティングセル（ＰＧＣ）３４０と連結される第３パワーゲーティングセル（ＰＧＣ）３３０の個数は、第２パワーゲーティングセル（ＰＧＣ）２２０の個数と同一である。
【００５１】
第２パワーゲーティングセル（ＰＧＣ）３２０が複数個である場合、第４パワーゲーティングセル（ＰＧＣ）３４０は、複数個の第３パワーゲーティングセル（ＰＧＣ）の先端と連結される。このような場合、同じ第３パワーゲーティングセル（ＰＧＣ）３３０に連結された複数の第４パワーゲーティングセル（ＰＧＣ）３４０は、第３パワーゲーティングセル（ＰＧＣ）２３０と並列連結されうる。
【００５２】
すなわち、１つのグループ３３０′を構成する第３パワーゲーティングセル（ＰＧＣ）のうち、先端に位置する第３パワーゲーティングセル（ＰＧＣ）と連結された第４パワーゲーティングセル（ＰＧＣ）３４０′は、それぞれ並列連結される。また他のグループ３３０″を構成する第３パワーゲーティングセル（ＰＧＣ）のうち、先端に位置する第３パワーゲーティングセル（ＰＧＣ）と連結された第４パワーゲーティングセル（ＰＧＣ）３４０″は、それぞれ並列連結される。
【００５３】
複数の第４パワーゲーティングセル（ＰＧＣ）２４０、３４０から出力された信号は、テストロジック部３０に伝送される。テストロジック部３０は、受信された信号を演算して結果値を出力することができる。
ここで、第１パワーゲーティングセル（ＰＧＣ）２１０、３１０を除いた残りのパワーゲーティングセル（ＰＧＣ）の個数は、アクティブモードで回路の適正動作を保持するために必要な最小の電流スイッチの個数によって決定されうる。
【００５４】
第１パワーゲーティングセル（ＰＧＣ）２１０を除いた残りのパワーゲーティングセル（ＰＧＣ）の個数、すなわち、第２パワーゲーティングセル（ＰＧＣ）２２０、第３パワーゲーティングセル（ＰＧＣ）２３０、及び第４パワーゲーティングセル（ＰＧＣ）２４０の個数の総和は、電力制御回路１０ａの動作のために、既定の設定値より大きくすることができる。
【００５５】
具体的に、第１パワーゲーティングセル（ＰＧＣ）２１０を除いた残りのパワーゲーティングセル（ＰＧＣ）の個数をＢとし、電力制御回路１０ａの適正動作のために必要な最小の電流スイッチ個数をＣとする。このような場合、Ｂ＋１は、Ｃより大きくすることができる。
【００５６】
Ｂの個数に１つを加えることは、第１パワーゲーティングセル（ＰＧＣ）のうち２１０、３１０、１つを加えることである。すなわち、第２パワーゲーティングセル（ＰＧＣ）２２０、３２０と連結された第１パワーゲーティングセル（ＰＧＣ）２１０′の個数のみを加える。本発明でのテスト可能性は、Ｂ＋１個数のパワーゲーティングセル（ＰＧＣ）に対して保証される。これは、アクティブモード（ａｃｔｉｖｅ  ｍｏｄｅ）で必要とする電流スイッチをテストするために十分である。
【００５７】
但し、図２及び図３で示したパワーゲーティングセル間の連結関係は、一例であり、これに限定されるものではない。
すなわち、第４パワーゲーティングセル（ＰＧＣ）２４０のそれぞれで、再び直列連結されたパワーゲーティングセル（ＰＧＣ）があり、テストロジック部３０は、このようなパワーゲーティングセル（ＰＧＣ）から受信されたモード転換信号Ｓ＿Ｉｎに対して演算することができる。
【００５８】
また、第２パワーゲーティングセル（ＰＧＣ）２２０、３２０は、第１パワーゲーティングセル（ＰＧＣ）２１０、３１０のうちの何れか１つの第１パワーゲーティングセル（ＰＧＣ）２１０′、３１０′にのみ連結されず、複数の第１パワーゲーティングセル（ＰＧＣ）と連結されうる。このような場合、第３パワーゲーティングセル（ＰＧＣ）２３０は、それぞれの第２パワーゲーティングセル（ＰＧＣ）２２０と直列連結され、再び適正な数の第４パワーゲーティングセル（ＰＧＣ）２４０と連結されうる。
【００５９】
並列連結される第４パワーゲーティングセル（ＰＧＣ）２４０の個数は、テストロジック部３０の具現可能性、具現コスト及び最大許容電流などによって決定されうる。
また、それぞれのパワーゲーティングセル（ＰＧＣ）の間には、バッファあるいは電圧センシング回路が位置しうる。これに関しては後述する。
【００６０】
図４は、本発明のさらに他の実施形態による電力制御回路に含まれたパワーゲーティングセル（ＰＧＣ）の配置図と信号フローチャートとである。
本発明のさらに他の実施形態による電力制御回路は、複数のパワーゲーティングセル（ＰＧＣ）を含みうる。複数のパワーゲーティングセル（ＰＧＣ）は、並列方式と直列方式とが混合されて連結される。
【００６１】
具体的に、複数のパワーゲーティングセル（ＰＧＣ）は、外部から並列的にモード転換信号Ｓ＿Ｉｎを受信する複数の第１パワーゲーティングセル（ＰＧＣ）４１０、第１パワーゲーティングセル（ＰＧＣ）４１０のうちの何れか１つと直列連結された複数の第２パワーゲーティングセル（ＰＧＣ）４２０、第２パワーゲーティングセル（ＰＧＣ）４２０の間に位置する何れか１つの第１ノードＮ１で分岐されて連結された少なくとも１つの第３パワーゲーティングセル（ＰＧＣ）４３０、及び第３パワーゲーティングセル（ＰＧＣ）４３０に直列連結された少なくとも１つの第４パワーゲーティングセル（ＰＧＣ）４４０を含む。第３パワーゲーティングセル（ＰＧＣ）４３０と第４パワーゲーティングセル（ＰＧＣ）４４０は、第２パワーゲーティングセル（ＰＧＣ）４２０のうちの第１ノードＮ１以後に、直列連結された第２パワーゲーティングセル（ＰＧＣ）４２０と並列連結される。
【００６２】
この際、第１ノードＮ１以後に、直列連結された第２パワーゲーティングセル（ＰＧＣ）４２０と第４パワーゲーティングセル（ＰＧＣ）４４０は、受信されたモード転換信号Ｓ＿Ｉｎに基づいた出力信号をテストロジック部３０に出力することができる。
また、電力制御回路１０ａは、第４パワーゲーティングセル（ＰＧＣ）４４０が複数である場合、第４パワーゲーティングセル（ＰＧＣ）４４０の間に位置する何れか１つの第２ノードＮ２で分岐されて連結された少なくとも１つの第５パワーゲーティングセル（ＰＧＣ）４５０をさらに含みうる。
【００６３】
また、電力制御回路１０ａは、第５パワーゲーティングセル（ＰＧＣ）４５０に直列連結された少なくとも１つの第６パワーゲーティングセル（ＰＧＣ）４６０を含みうる。この際、第５パワーゲーティングセル（ＰＧＣ）４５０と第６パワーゲーティングセル（ＰＧＣ）４６０は、第２ノードＮ２以後に、直列連結された第４パワーゲーティングセル（ＰＧＣ）４４０と並列連結される。
【００６４】
この際、第１ノードＮ１以後に、直列連結された第２パワーゲーティングセル（ＰＧＣ）４２０と第２ノードＮ２以後に、直列連結された第４パワーゲーティングセル（ＰＧＣ）４４０と第６パワーゲーティングセル（ＰＧＣ）４６０は、受信されたモード転換信号Ｓ＿Ｉｎに基づいた出力信号をテストロジック部３０に出力することができる。
【００６５】
図４に示された電力制御回路１０ａのパワーゲーティングセル（ＰＧＣ）の構成は、一例であり、これに限定されるものではない。ノードでの分岐は、反復し続けられる。第２パワーゲーティングセル（ＰＧＣ）４２０間の第１ノードＮ１で、そして、第４パワーゲーティングセル（ＰＧＣ）４４０間の第２ノードＮ２で分岐されてパワーゲーティングセル（ＰＧＣ）が連結されるように、ノードでの分岐は、一定回数だけ進行し続けられる。このような分岐の回数は、スリープモードからアクティブモードへの転換時に発生するウェークアップ電流を考慮して決定することができる。
【００６６】
経時的にさらに多い分岐によって、さらに多い電流スイッチがオンになるが、ウェークアップ電流は、最大許容電流以下に調整されうる。これは、電源電圧と仮想電源電圧との差が減って、流れる電流量が減るためである。
第１パワーゲーティングセル（ＰＧＣ）４１０を通じてモード転換時に消費する時間を短縮し、階段式で分離されるカスケード（ｃａｓｃａｄｅ）連結を適切に分配して構成することによって、テスト可能性を高めうる。
【００６７】
テストロジック部３０は、パワーゲーティングセル（ＰＧＣ）から出力される出力信号を演算して、出力値を電力管理ユニット５０に伝送しうる。テストロジック部３０は、ＸＯＲレジスタなどで構成されてＸＯＲ演算などを行うことができる。
例えば、ＸＯＲ演算を行う場合、ある分岐点でのスタックフォールトで信号の伝達が切られる場合、１の論理値が出力される。
【００６８】
図４の実施形態によれば、第２パワーゲーティングセル（ＰＧＣ）４２０、第３パワーゲーティングセル（ＰＧＣ）４３０、第４パワーゲーティングセル（ＰＧＣ）４４０、第５パワーゲーティングセル（ＰＧＣ）４５０、及び第６パワーゲーティングセル（ＰＧＣ）４６０の個数の総和は、電力制御回路１０ａの適正動作のために、既定の設定値より大きい。すなわち、第１パワーゲーティングセル（ＰＧＣ）４１０を除いたパワーゲーティングセル（ＰＧＣ）の個数の和は、既定の値より大きい。
【００６９】
既定の値は、電力制御回路１０ａの適正動作を保持するために必要な最小の電流スイッチの個数によって決定されうる。例えば、第１パワーゲーティングセル（ＰＧＣ）４１０を除いたパワーゲーティングセル（ＰＧＣ）に含まれた電流スイッチの個数をＢとし、アクティブモードで回路の適正動作を保持するために必要な最小の電流スイッチ個数をＣとすれば、Ｂ＋１は、Ｃより大きい。
【００７０】
Ｂの個数で１つを加えることは、第１パワーゲーティングセル（ＰＧＣ）のうち４１０１つを加えることである。すなわち、第２パワーゲーティングセル（ＰＧＣ）４２０と連結された第１パワーゲーティングセル（ＰＧＣ）の個数のみを加える。本発明でのテスト可能性は、Ｂ＋１個数のパワーゲーティングセル（ＰＧＣ）に対して保証される。これは、アクティブモードで必要とする電流スイッチをテストするために十分である。
また、並列的に連結された第１パワーゲーティングセル（ＰＧＣ）４１０の個数は、モード転換時に発生するウェークアップ電流の大きさを適切に保持可能に調節される。
【００７１】
具体的に、パワーゲーティングセル（ＰＧＣ）にそれぞれ含まれた電流スイッチの飽和電流をＩとし、ウェークアップ電流をＷとする場合、第１パワーゲーティングセル（ＰＧＣ）４１０の個数は、Ｗ／Ｉの値より小さくなければならない。すなわち、第１パワーゲーティングセル（ＰＧＣ）４１０の個数は、電力制御回路１０ａの最大許容電流値を第１パワーゲーティングセル（ＰＧＣ）４１０に流れる最大電流値で割った値より小さくなければならない。
また、それぞれのパワーゲーティングセル（ＰＧＣ）の間には、バッファあるいは電圧センシング回路が位置しうる。これに関しては後述する。
【００７２】
図５は、本発明の実施形態によるパワーゲーティングセル（ＰＧＣ）の内部回路図である。
図５を参照すると、パワーゲーティングセル（ＰＧＣ）１〜ｎは、遅延器とパワーゲーティングトランジスタとを備えることができる。遅延器は、バッファ、またはインバータとして具現可能である。パワーゲーティングトランジスタは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタとして具現可能である。
【００７３】
パワーゲーティングトランジスタは、電流スイッチの機能を果たす。すなわち、１つのパワーゲーティングセル（ＰＧＣ）１〜ｎは、図面に限定されず、電流スイッチの役割をする如何なる回路も含みうる。図面によれば、ＰＭＯＳトランジスタのドレインとソースに電源電圧Ｖｄｄと仮想電源電圧Ｖｄｄｍとが連結されうる。ＰＭＯＳトランジスタであるので、モード転換信号Ｓ＿Ｉｎが論理ローである場合、オンになり、論理ハイである場合、オフ（ｏｆｆ）になりうる。
【００７４】
すなわち、モード転換信号Ｓ＿Ｉｎが０である場合、電流スイッチは、オンになって、ドレインからソース側に電流が流れる。待機モードでほとんど接地に近い仮想電源電圧Ｖｄｄｍは、電流の流れによって電源電圧の電圧のように昇圧される。
遅延器は、ＰＭＯＳトランジスタの入力に連結されて、パワーゲーティングセル（ＰＧＣ）１〜ｎの動作を時間差を置いて行わせることによって、ウェークアップ時に発生する電圧ノイズを減らすことができる。
【００７５】
図６Ａないし図６Ｃは、本発明の一実施形態による電力制御回路に含まれた遅延回路６０の配置図である。
パワーゲーティングセル（ＰＧＣ）１〜ｎの間に少なくとも１つの遅延回路６０の配置図である。遅延回路は、バッファ６１であり、電圧センシング回路６２であり得る。遅延回路６０は、信号を遅延させて仮想電源電圧が遅く上昇する場合、流れる電流量を調節することができる。
【００７６】
バッファ６１は、パワーゲーティングセル（ＰＧＣ）１〜ｎ間に位置して、信号の流れを遅延させることができる。信号の流れが遅延されることによって、各パワーゲーティングセル（ＰＧＣ）のオン／オフの時間を調節して、電流の流れを調節することができる。
【００７７】
また、電圧センシング回路６２は、シュミットトリガで構成することができる。仮想電源電圧が電圧センシング回路６２に供給されても、仮想電源電圧Ｖｄｄｍが、ある程度の電圧レベルに上げられない場合、目標の電圧レベルに上がるまでパワーゲーティングセル（ＰＧＣ）間の連結を遮断する。すなわち、予想した仮想電源電圧の増加値より徐々に増加する場合、電流があまりにも多く流れて、これを止めようとするために、電圧センシング回路６２で電流の流れを遅延させることができる。
【００７８】
図面を参照すると、電圧センシング回路６２は、複数個のＮＭＯＳと複数個のＰＭＯＳとを含みうる。また、インバータ２つを含みうる。Ｖｉｎ（仮想電源電圧）に論理値１が入力されれば、Ｍ２トランジスタがオフになり、Ｍ１トランジスタがオンになり、Ｍ３、Ｍ４トランジスタの入力は、論理１になる。したがって、Ｍ４トランジスタは、オフであり、Ｍ３トランジスタが、オンになる。したがって、インバータＩ１に論理値０が入力され、インバータＩ１を経ながら論理値１になり、インバータＩ２を経ながら再び論理値０になる。したがって、Ｖｏｕｔに論理値０が出力されることによって、ＯＲ  ｇａｔｅに論理値０が入力される。
【００７９】
一方、第１パワーゲーティングセル（ＰＧＣ）２１０、３１０、４１０では、論理値０が伝達される。
すなわち、Ｖｉｎ、すなわち、仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ論理値１を出力し、これに対して電圧センシング回路６２は、これを認知して、仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ、第２パワーゲーティングセル（ＰＧＣ）２２０、３２０、４２０に信号を伝達する。それぞれのパワーゲーティングセル（ＰＧＣ）は、ＰＭＯＳで構成されていると仮定した。
【００８０】
すなわち、図面に示した電圧センシング回路６２は、シュミットトリガ回路の一例であって、回路構成には差があり得る。仮想電源電圧の大きさが一定レベル以上に増加した場合にのみ次のパワーゲーティングセル（ＰＧＣ）に信号を伝達する役割を行うように、別に回路を設計することができる。
【００８１】
また、前述した電圧センシング回路あるいはバッファは、第１パワーゲーティングセル（ＰＧＣ）２１０、３１０、４１０と第２パワーゲーティングセル（ＰＧＣ）２２０、３２０、４２０との間に位置することもあり、必要に応じて、如何なるパワーゲーティングセル（ＰＧＣ）の間にも位置しうる。
特に、図４で示したさらに他の実施形態による電力制御回路で、分岐される部分でバッファあるいは電圧センシング回路の役割が大きな意味を有するようになる。
【００８２】
すなわち、電力制御回路１０ａは、第２パワーゲーティングセル（ＰＧＣ）４２０と第３パワーゲーティングセル（ＰＧＣ）４３０との間と第４パワーゲーティングセル（ＰＧＣ）４４０と第５パワーゲーティングセル（ＰＧＣ）４５０との間の第１ノードＮ１、第２ノードＮ２でバッファあるいは電圧センシング回路をさらに含みうる。
【００８３】
図７Ａないし図７Ｂは、本発明の一実施形態によるパワーゲーティングセル（ＰＧＣ）を概略的に示すブロック図である。図７Ａないし図７Ｂを参照すると、パワーゲーティングトランジスタスイッチ７１は、ロジック回路４０と電源電圧Ｖｄｄとの間に位置しうる。この際、パワーゲーティングトランジスタスイッチ７１は、少なくとも１つのＰＭＯＳトランジスタで構成することができる。
【００８４】
ロジック回路４０は、電源電圧Ｖｄｄと所定の電圧Ｖｓｓとの間に位置して、所定の論理動作を行う。パワーゲーティングセル（ＰＧＣ）１〜ｎに含まれたパワーゲーティングトランジスタスイッチ７１、７２は、ロジック回路４０のアクティブモード／スリープモードによって、電源電圧の印加をスイッチングすることができる。
パワーゲーティングセル（ＰＧＣ）１〜ｎに含まれたパワーゲーティングトランジスタスイッチ７１、７２は、その位置によって、他種のトランジスタを備えることができる。
【００８５】
具体的に、パワーゲーティングトランジスタスイッチ７１が、電源電圧Ｖｄｄとロジック回路４０との間に位置する場合、パワーゲーティングトランジスタスイッチ７１は、ＰＭＯＳトランジスタを備える。一方、パワーゲーティングトランジスタスイッチ７２が、所定の電圧Ｖｓｓとロジック回路４０との間に位置する場合、パワーゲーティングトランジスタスイッチ７２は、ＮＭＯＳトランジスタを備える。
【００８６】
ロジック回路４０が、アクティブモードである場合、パワーゲーティングイネーブル信号Ｓ＿Ｉｎが論理ロー（ｌｏｗ）で印加されれば、ＰＭＯＳトランジスタがターンオン（ｔｕｒｎ−ｏｎ）になる。したがって、電源電圧Ｖｄｄがロジック回路４０に印加される。
【００８７】
図８は、本発明のさらに他の実施形態による電力制御回路の動作時に経時的に電流の大きさの変化を示すグラフである。
図８を参照すると、外部の信号を並列入力される第１パワーゲーティングセル（ＰＧＣ）４１０が、同時にモード転換信号Ｓ＿Ｉｎを受けてターンオンになれば、急激に電流が流れて、ほとんど許容可能な電流に到逹する。
【００８８】
ｔ０までは、仮想電源電圧の大きさが上昇しながら、電源電圧とのポテンシャル差が減少して、電流の大きさが減る。ｔ０を経ながら第２パワーゲーティングセル（ＰＧＣ）４２０及び第３パワーゲーティングセル（ＰＧＣ）４３０がターンオンになり、これにより、電流の流れが増加して、ウェークアップ電流の大きさが増加する。
【００８９】
一定レベルの電流が流れば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。ｔ１時間では、第２パワーゲーティングセル（ＰＧＣ）４２０間の第１ノードＮ１で第３パワーゲーティングセル（ＰＧＣ）４３０が分岐する。そして、第４パワーゲーティングセル（ＰＧＣ）４４０が、第３パワーゲーティングセル（ＰＧＣ）４３０と直列連結される。ｔ１時間を経ながら、第３パワーゲーティングセル（ＰＧＣ）４３０と第４パワーゲーティングセル（ＰＧＣ）４４０が、ターンオンになることによって、再び電流の流れが増加して、全体的なウェークアップ電流の大きさが増加する。
【００９０】
一定レベルの電流が流れれば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。
ｔ２時間では、第４パワーゲーティングセル（ＰＧＣ）４４０間の第２ノードＮ２で第５パワーゲーティングセル（ＰＧＣ）４５０が分岐する。そして、第６パワーゲーティングセル（ＰＧＣ）４６０が、第５パワーゲーティングセル（ＰＧＣ）４５０と直列連結される。したがって、ｔ２時間を経ながら、第５パワーゲーティングセル（ＰＧＣ）４５０と第６パワーゲーティングセル（ＰＧＣ）４６０が、ターンオンになることによって、再び電流の流れが増加して、全体的なウェークアップ電流の大きさが増加する。
【００９１】
一定レベルの電流が流れば、再び仮想電源電圧と電源電圧とのポテンシャル差が減って、電流の流れが減少する。
このような過程が持続されて、ｔｎ時間では、ウェークアップ電流が０になる。すなわち、仮想電源電圧と電源電圧とのポテンシャル差が０に収斂する。ウェークアップ電流が０になるまでパワーゲーティングセル（ＰＧＣ）は数えきれないほど分岐して連結されうる。ｔｎ時間は、場合によって、ｔ１、ｔ２、ｔ３、・・・になりうる。ウェークアップ電流が０になるということは、ノイズを減少させることができるということを意味する。
【００９２】
すなわち、並列的にパワーゲーティングセル（ＰＧＣ）を連結することによって、電流を同時に多量に流れるようにでき、したがって、仮想電源電圧と電源電圧とのポテンシャル差を減らすことができる。したがって、スリープモードからアクティブモードに、あるいはアクティブモードからスリープモードへの転換時に発生するノイズを早い時間内に減少させることができるという長所がある。
【００９３】
図９は、本発明の一実施形態による電力制御回路を構成するパワーゲーティングセル（ＰＧＣ）とテストロジック部とパワー制御ユニットとの連結関係を示すブロック図である。
図９は、第３パワーゲーティングセル（ＰＧＣ）２３０、３３０の最後の端から出力される信号が、テストロジック部３０に伝送されることを示したものである。図９では、テストロジック部３０の一例としてＸＯＲレジスタを示した。
【００９４】
また、テストロジック部３０に信号を出力するパワーゲーティングセル（ＰＧＣ）として、図面では、第３パワーゲーティングセル（ＰＧＣ）２３０、３３０を示したが、これは、一例に過ぎない。ロジック回路４０によって、異なるように連結されるパワーゲーティングセル（ＰＧＣ）間の関係によって、テストロジック部３０に信号を出力するパワーゲーティングセル（ＰＧＣ）は、異なるように構成することができる。
テストロジック部３０は、パワーゲーティングセル（ＰＧＣ）から出力される出力信号を受信して、これに対して演算動作を行う。
【００９５】
図１０は、本発明の一実施形態による電力制御回路の動作方法を順次に示すフローチャートである。
図面を参照して説明すれば、第１パワーゲーティングセル（ＰＧＣ）２１０を構成する第１パワーゲーティングトランジスタ（ＰＧ  ＴＲ）が、同時にターンオンになる（ステップＳ１０１）。これは、第１パワーゲーティングセル（ＰＧＣ）２１０が、外部からモード転換信号Ｓ＿Ｉｎを並列的に同時に受信するためである。
【００９６】
以後、第１パワーゲーティングセル（ＰＧＣ）２１０のうちの何れか１つでモード転換信号Ｓ＿Ｉｎを第２パワーゲーティングセル（ＰＧＣ）２２０に伝送する（ステップＳ１０３）。第２パワーゲーティングセル（ＰＧＣ）２２０から伝送されたモード転換信号Ｓ＿Ｉｎを第３パワーゲーティングセル（ＰＧＣ）２３０に伝達する（ステップＳ１０５）。また、第４パワーゲーティングセル（ＰＧＣ）２４０は、第３パワーゲーティングセル（ＰＧＣ）２３０から伝達されたモード転換信号Ｓ＿Ｉｎに基づいて出力信号を出力する（ステップＳ１０７）。テストロジック部３０は、出力信号を演算して電力管理ユニット５０に伝送する（ステップＳ１０９）。
【００９７】
ここで、第１パワーゲーティングセル（ＰＧＣ）２１０は、複数個が外部からモード転換信号Ｓ＿Ｉｎを同時に受信する。したがって、第１パワーゲーティングセル（ＰＧＣ）２１０を構成する電流スイッチは、同時にオン／オフになりうる。例えば、スリープモードからアクティブモードに転換時に、電流スイッチは同時にオンになって、同時にロジック回路４０に電流を流すことができる。
【００９８】
既存のパワーゲーティングセル（ＰＧＣ）は、直列連結されて、あらゆる電流スイッチが順次にオンになる。したがって、スリープモードからアクティブモードに転換時に、長時間が必要な短所があった。本発明によれば、外部からモード転換信号Ｓ＿Ｉｎを並列的に受信して、同時に電流を供給することによって、モード転換時に消費する時間を短縮することができる。
【００９９】
但し、並列的に連結された第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、モード転換時に発生するウェークアップ電流の大きさを適切に保持可能に調節される。
具体的に、パワーゲーティングセル（ＰＧＣ）にそれぞれ含まれた電流スイッチの飽和電流をＩとし、ウェークアップ電流をＷとする場合、第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、Ｗ／Ｉの値より小さくなければならない。すなわち、第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、電力制御回路１０ａの最大許容電流値を第１パワーゲーティングセル（ＰＧＣ）２１０に流れる最大電流値で割った値より小さくなければならない。
【０１００】
また、複数の第１パワーゲーティングセル（ＰＧＣ）２１０のうちの何れか１つのみ第２パワーゲーティングセル２２０と連結されうる。何れか１つの第１パワーゲーティングセル（ＰＧＣ）２１０の連結に対してのみテストロジック部３０で演算結果値を求めても良い。
同時にオンになる第１パワーゲーティングセル（ＰＧＣ）２１０の個数は、少ないほどウェークアップ電流が小さくなる。何れか１つの第１パワーゲーティングセル（ＰＧＣ）２１０のうちの第２パワーゲーティングセル（ＰＧＣ）２２０と連結されていない残りの第１パワーゲーティングセル（ＰＧＣ）２１０のうちから問題が発生しても、ウェークアップ電流の制限は保証されうる。
【０１０１】
第２パワーゲーティングセル（ＰＧＣ）２２０は、第１パワーゲーティングセル（ＰＧＣ）２１０のうちの何れか１つと連結されて、第１パワーゲーティングセル（ＰＧＣ）２１０に入力されたモード転換信号Ｓ＿Ｉｎを受信する。第２パワーゲーティングセル（ＰＧＣ）２２０にモード転換信号Ｓ＿Ｉｎが受信されれば、第２パワーゲーティングセル（ＰＧＣ）２２０を構成する電流スイッチは、オン／オフ動作することができる。
【０１０２】
第２パワーゲーティングセル（ＰＧＣ）３２０は、複数個であり得る。複数個の第２パワーゲーティングセル（ＰＧＣ）３２０は、それぞれ第１パワーゲーティングセル（ＰＧＣ）３１０のうちの何れか１つと連結されて、第１パワーゲーティングセル（ＰＧＣ）３１０から同時に信号を伝達されうる。第１パワーゲーティングセル（ＰＧＣ）３１０と同様に、同時に信号を伝達される複数の第２パワーゲーティングセル（ＰＧＣ）３２０を構成する電流スイッチは、同時にオン／オフになりうる。例えば、複数個の第２パワーゲーティングセル（ＰＧＣ）３２０が同時にオンになる場合、複数個の電流スイッチを通じてロジック回路４０に同時に電流を供給することができる。
【０１０３】
第３パワーゲーティングセル（ＰＧＣ）３３０は、第２パワーゲーティングセル（ＰＧＣ）３２０のうちの少なくとも１つと直列連結されうる。第２パワーゲーティングセル（ＰＧＣ）３２０が複数である場合、第３パワーゲーティングセル（ＰＧＣ）３３０は、それぞれの第２パワーゲーティングセル（ＰＧＣ）３２０と直列連結される。
【０１０４】
第４パワーゲーティングセル（ＰＧＣ）３４０は、直列連結された複数の第３パワーゲーティングセル（ＰＧＣ）３３０のうち、先端に位置した第３パワーゲーティングセル（ＰＧＣ）と連結される。第４パワーゲーティングセル（ＰＧＣ）３４０は、第１パワーゲーティングセル（ＰＧＣ）３１０、第２パワーゲーティングセル（ＰＧＣ）３２０、第３パワーゲーティングセル（ＰＧＣ）３３０を通じて伝達されたモード転換信号Ｓ＿Ｉｎを受信する。第４パワーゲーティングセル（ＰＧＣ）３４０は、受信したモード転換信号Ｓ＿Ｉｎに基づいて複数の出力信号を出力することができる。
また、実施形態による電力制御回路の動作方法は、既定の遅延値に基づいて、前記モード転換信号Ｓ＿Ｉｎの伝達を遅延させる段階をさらに含みうる。
【０１０５】
図１１は、本発明の他の実施形態による電力制御回路の動作方法を示すフローチャートである。
図面を参照して説明すれば、第１パワーゲーティングセル（ＰＧＣ）４１０を構成する第１パワーゲーティングトランジスタ（ＰＧ  ＴＲ）が、同時にターンオンになる（ステップＳ２０１）。これは、第１パワーゲーティングセル（ＰＧＣ）４１０が、外部からモード転換信号Ｓ＿Ｉｎを並列的に同時に受信するためである。
【０１０６】
以後、第１パワーゲーティングセル（ＰＧＣ）４１０のうちの何れか１つでモード転換信号Ｓ＿Ｉｎを第２パワーゲーティングセル（ＰＧＣ）４２０に伝送する（ステップＳ２０３）。直列配列された少なくとも１つの第２パワーゲーティングセル（ＰＧＣ）４２０を通じてモード転換信号Ｓ＿Ｉｎが伝達される（ステップＳ２０５）。第２パワーゲーティングセル（ＰＧＣ）４２０の間に位置する何れか１つのノードで分岐して、第３パワーゲーティングセル（ＰＧＣ）４３０を連結し（ステップＳ２０７）、第３パワーゲーティングセル（ＰＧＣ）４３０に第４パワーゲーティングセル（ＰＧＣ）４４０を直列連結する（ステップＳ２０９）。順に伝達されたモード転換信号Ｓ＿Ｉｎを第３パワーゲーティングセル（ＰＧＣ）４３０と第４パワーゲーティングセル（ＰＧＣ）４４０とを通じて伝達する（ステップＳ２１１）。伝達された信号は、第２パワーゲーティングセル（ＰＧＣ）と第４パワーゲーティングセル（ＰＧＣ）とのうち、先端から出力信号に出力される（ステップＳ２１３）。出力された出力信号は、テストロジック部３０に伝送される。テストロジック部３０は、出力信号に対してＸＯＲ演算し、これにより、パワーゲーティングセル（ＰＧＣ）の連結関係をテストすることができる（ステップＳ２１５）。
【０１０７】
また、第４パワーゲーティングセル（ＰＧＣ）４４０の間に位置する何れか１つのノードで分岐して、第５パワーゲーティングセル（ＰＧＣ）４５０をさらに連結し、第５パワーゲーティングセル（ＰＧＣ）４５０に第６パワーゲーティングセル（ＰＧＣ）４６０を直列連結することができる。すなわち、このように、直列連結されたパワーゲーティングセル（ＰＧＣ）の間の何れか１つのノードで継続的に分岐して連結されうる。
【０１０８】
そして、このようにさらに分岐する場合、分岐されて連結された第６パワーゲーティングセル（ＰＧＣ）４６０と第４パワーゲーティングセル（ＰＧＣ）４４０、第２パワーゲーティングセル（ＰＧＣ）４２０の先端は、テストロジック部３０と連結される。したがって、第２パワーゲーティングセル（ＰＧＣ）４２０、第４パワーゲーティングセル（ＰＧＣ）４４０、及び第６パワーゲーティングセル（ＰＧＣ）４６０の先端に位置したパワーゲーティングセル（ＰＧＣ）は、伝達されたモード転換信号Ｓ＿Ｉｎに基づいて出力信号をテストロジック部３０に出力することができる。
テストロジック部３０は、出力信号に対してＸＯＲ演算し、これにより、パワーゲーティングセル（ＰＧＣ）の連結関係をテストすることができる。
【０１０９】
また、本発明の実施形態による電力制御回路の動作方法は、多様なコンピュータ手段を通じて行われるプログラム命令形態で具現されてコンピュータ判読可能な媒体に記録されうる。前記コンピュータ判読可能な媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて構成しうる。前記媒体に記録されるプログラム命令は、本発明のために特別に設計されて構成されたものであるか、コンピュータソフトウェア当業者に公知の使用可能なものでもあり得る。コンピュータ判読可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク、及び磁気テープのような磁気媒体（ｍａｇｎｅｔｉｃ  ｍｅｄｉａ）、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体（ｏｐｔｉｃａｌ  ｍｅｄｉａ）、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ  ｄｉｓｋ）のような磁気−光媒体（ｍａｇｎｅｔｏ−ｏｐｔｉｃａｌ  ｍｅｄｉａ）、及びＲＯＭ、ＲＡＭ、フラッシュメモリのようなプログラム命令を保存して行うように特別に構成されたハードウェア装置が含まれる。プログラム命令の例としては、コンパイラによって作られるような機械語コードだけではなく、インタプリタなどを使ってコンピュータによって実行可能な高級言語コードを含む。前記ハードウェア装置は、本発明の動作を行うために、１つ以上のソフトウェアモジュールとして作動するように構成され、その逆も同様である。
【０１１０】
図１２は、図１Ａに示された電力制御回路を含む半導体システムの一実施形態を示す。
図１２を参照すると、半導体システム５００は、携帯電話（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、または無線通信装置として具現可能である。
【０１１１】
半導体システム５００は、メモリ装置５６０とメモリ装置５６０の動作を制御することができるメモリコントローラ５５０とを含む。メモリコントローラ５５０は、プロセッサ５１０の制御によって、メモリ装置５６０のデータ（ＤＡＴＡ）アクセス動作、例えば、プログラム（ｐｒｏｇｒａｍ）動作、イレーズ（ｅｒａｓｅ）動作、またはリード（ｒｅａｄ）動作を制御することができる。プログラム検証動作は、プログラム動作の一部として含まれる。
【０１１２】
メモリ装置５６０にプログラムされたページデータは、プロセッサ５１０とメモリコントローラ５５０の制御によって、ディスプレイ５２０を通じてディスプレイされうる。
無線送受信器５３０は、アンテナ（ＡＮＴ）を通じて無線信号を送受信することができる。例えば、無線送受信器５３０は、アンテナ（ＡＮＴ）を通じて受信された無線信号をプロセッサ５１０で処理される信号に変更することができる。
【０１１３】
したがって、プロセッサ５１０は、無線送受信器５３０から出力された信号を処理し、該処理された信号をメモリコントローラ５５０またはディスプレイ５２０に伝送しうる。メモリコントローラ５５０は、プロセッサ５１０によって処理された信号をメモリ装置５６０にプログラムすることができる。
また、無線送受信器５３０は、プロセッサ５１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナ（ＡＮＴ）を通じて外部装置に出力することができる。
【０１１４】
入力装置５４０は、プロセッサ５１０の動作を制御するための制御信号またはプロセッサ５１０によって処理されるデータ（ＤＡＴＡ）を入力することができる装置であって、タッチパッド（ｔｏｕｃｈ  ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
【０１１５】
プロセッサ５１０は、メモリコントローラ５５０から出力されたデータ（ＤＡＴＡ）、無線送受信器５３０から出力されたデータ（ＤＡＴＡ）、または入力装置５４０から出力されたデータ（ＤＡＴＡ）が、ディスプレイ５２０を通じてディスプレイされるように、ディスプレイ５２０の動作を制御することができる。実施形態によって、メモリ装置５６０の動作を制御することができるメモリコントローラ５５０は、プロセッサ５１０の一部として具現され、またプロセッサ５１０と別途のチップとして具現可能である。
【０１１６】
電力管理ユニット５０は、モード転換信号Ｓ＿Ｉｎを電力制御回路１０ａに伝送しうる。モード転換信号Ｓ＿Ｉｎは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号Ｓ＿Ｉｎによって、パワーゲーティングセル（ＰＧＣ）のオン／オフが決定される。
【０１１７】
図１Ａを参照すると、電力制御回路１０ａは、パワーゲーティングブロック２０ａとテストロジック部３０とを含みうる。テストロジック部３０は、パワーゲーティングセル（ＰＧＣ）を通じて伝送される信号に対して演算を行う。
電力管理ユニット５０は、Ｓ＿Ｉｎ信号とＳ＿Ｏｕｔ信号とを比較して、如何なるパワーゲーティングセル（ＰＧＣ）でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット５０は、出力信号Ｓ＿Ｏｕｔを通じて、パワーゲーティングセル（ＰＧＣ）の連結状態をテストすることができる。
【０１１８】
本発明の実施形態によれば、半導体システム５００を構成する電力消費素子は、ロジック回路４０を構成する素子であり得る。したがって、電力制御回路１０ａを通じて半導体システム５００の消費電力を最小化することができる。
例えば、ディスプレイ５２０を使わない場合、電力制御回路１０ａを構成するパワーゲーティングセル（ＰＧＣ）は、外部の電源電圧をディスプレイ５２０に供給しない。また、スリープモードからアクティブモードに転換時に、モード転換を迅速に行うことができる。
【０１１９】
図１３は、図１Ａに示された電力制御回路を含む半導体システムのさらに他の実施形態を示す。
図１３を参照すると、半導体システム６００は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＭＰ３プレーヤ、またはＭＰ４プレーヤとして具現可能である。
【０１２０】
半導体システム６００は、メモリ装置５６０と、メモリ装置５６０のデータ処理動作を制御することができるメモリコントローラ５５０とを含む。
プロセッサ６１０は、入力装置６２０を通じて入力されたデータによって、メモリ装置５６０に保存されたデータをディスプレイ６３０を通じてディスプレイすることができる。例えば、入力装置６２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。
【０１２１】
プロセッサ６１０は、半導体システム６００の全般的な動作を制御し、メモリコントローラ５５０の動作を制御することができる。
実施形態によって、メモリ装置５６０の動作を制御することができるメモリコントローラ５５０は、プロセッサ６１０の一部として具現され、またプロセッサ６１０と別途のチップとして具現可能である。
【０１２２】
電力管理ユニット５０は、モード転換信号Ｓ＿Ｉｎを電力制御回路１０ａに伝送しうる。モード転換信号Ｓ＿Ｉｎは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号Ｓ＿Ｉｎによって、パワーゲーティングセル（ＰＧＣ）のオン／オフが決定される。
【０１２３】
図１Ａを参照すると、電力制御回路１０ａは、パワーゲーティングブロック２０ａとテストロジック部３０とを含みうる。テストロジック部３０は、パワーゲーティングセル（ＰＧＣ）を通じて伝送される信号に対して演算を行う。
電力管理ユニット５０は、Ｓ＿Ｉｎ信号とＳ＿Ｏｕｔ信号とを比較して、如何なるパワーゲーティングセル（ＰＧＣ）でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット５０は、出力信号Ｓ＿Ｏｕｔを通じて、パワーゲーティングセル（ＰＧＣ）の連結状態をテストすることができる。
【０１２４】
図１４は、図１Ａに示された電力制御回路を含む半導体システムの一実施形態を示す。
図１４を参照すると、半導体システム７００は、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）またはスマートカード（ｓｍａｒｔ  ｃａｒｄ）として具現可能である。半導体システム７００は、メモリ装置５６０、メモリコントローラ５５０、及びカードインターフェース７２０を含む。
【０１２５】
メモリコントローラ５５０は、メモリ装置５６０とカードインターフェース７２０との間でデータの交換を制御することができる。実施形態によって、カードインターフェース７２０は、ＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ  Ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。
【０１２６】
カードインターフェース７２０は、ホスト（ＨＯＳＴ）のプロトコルによって、ホスト（ＨＯＳＴ）とメモリコントローラ５５０との間でデータ交換をインターフェースすることができる。実施形態によって、カードインターフェース７２０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＩＣ（ＩｎｔｅｒＣｈｉｐ）−ＵＳＢプロトコルを支援することができる。ここで、カードインターフェースとは、ホスト（ＨＯＳＴ）が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
【０１２７】
半導体システム７００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤ、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホスト（ＨＯＳＴ）と接続される時、ホスト（ＨＯＳＴ）は、カードインターフェース７２０とメモリコントローラ５５０とを通じてメモリ装置５６０とデータ通信を行うことができる。
【０１２８】
電力管理ユニット５０は、モード転換信号Ｓ＿Ｉｎを電力制御回路１０ａに伝送しうる。モード転換信号Ｓ＿Ｉｎは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号によって、パワーゲーティングセル（ＰＧＣ）のオン／オフが決定される。
【０１２９】
図１Ａを参照すると、電力制御回路１０ａは、パワーゲーティングブロック２０ａとテストロジック部３０とを含みうる。テストロジック部３０は、パワーゲーティングセル（ＰＧＣ）を通じて伝送される信号に対して演算を行う。
電力管理ユニット５０は、Ｓ＿Ｉｎ信号とＳ＿Ｏｕｔ信号とを比較して、パワーゲーティングセル（ＰＧＣ）でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット５０は、出力信号Ｓ＿Ｏｕｔを通じて、パワーゲーティングセル（ＰＧＣ）の連結状態をテストすることができる。
【０１３０】
図１５は、図１Ａに示された電力制御回路を含む半導体システムの一実施形態を示す。
図１５を参照すると、半導体システム８００は、イメージ処理装置、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話として具現可能である。
半導体システム８００は、メモリ装置５６０とメモリ装置５６０のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ５５０とを含む。
【０１３１】
半導体システム８００のイメージセンサ８２０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ８１０またはメモリコントローラ５５０に伝送される。プロセッサ８１０の制御によって、前記変換されたデジタル信号は、ディスプレイ８３０を通じてディスプレイされるか、またはメモリコントローラ５５０を通じてメモリ装置５６０に保存することができる。
【０１３２】
また、メモリ装置５６０に保存されたデータは、プロセッサ８１０またはメモリコントローラ５５０の制御によって、ディスプレイ８３０を通じてディスプレイされる。実施形態によって、メモリ装置５６０の動作を制御することができるメモリコントローラ５５０は、プロセッサ８１０の一部として具現され、またプロセッサ８１０と別個のチップとして具現可能である。
【０１３３】
電力管理ユニット５０は、モード転換信号Ｓ＿Ｉｎを電力制御回路１０ａに伝送しうる。モード転換信号Ｓ＿Ｉｎは、スリープモードからアクティブモードまたはアクティブモードからスリープモードへの転換を命令する信号であって、パワーゲーティングイネーブル信号であり得る。モード転換信号Ｓ＿Ｉｎによって、パワーゲーティングセル（ＰＧＣ）のオン／オフが決定される。
【０１３４】
図１Ａを参照すると、電力制御回路１０ａは、パワーゲーティングブロック２０ａとテストロジック部３０とを含みうる。テストロジック部３０は、パワーゲーティングセル（ＰＧＣ）を通じて伝送される信号に対して演算を行う。
電力管理ユニット５０は、Ｓ＿Ｉｎ信号とＳ＿Ｏｕｔ信号とを比較して、如何なるパワーゲーティングセル（ＰＧＣ）でスタックフォールトが発生したか否かに対して判断することができる。すなわち、電力管理ユニット５０は、出力信号Ｓ＿Ｏｕｔを通じて、パワーゲーティングセル（ＰＧＣ）の連結状態をテストすることができる。
【０１３５】
以上、望ましい実施形態を示して説明したが、本発明は、前述した特定の実施形態に限定されず、請求範囲で請求する本発明の要旨を外れずに、当業者によって多様な変形実施が可能であるということはいうまでもなく、このような変形実施は、本発明の技術的思想や展望から個別的に理解されてはならない。
【産業上の利用可能性】
【０１３６】
本発明は、電力制御回路、それを含む半導体装置及び該電力制御回路の動作方法関連の技術分野に適用可能である。
【図１Ａ】
0006026191.tif 000002
【図１Ｂ】
0006026191.tif 000003
【図１Ｃ】
0006026191.tif 000004
【図２】
0006026191.tif 000005
【図３】
0006026191.tif 000006
【図４】
0006026191.tif 000007
【図５】
0006026191.tif 000008
【図６Ａ】
0006026191.tif 000009
【図６Ｂ】
0006026191.tif 000010
【図６Ｃ】
0006026191.tif 000011
【図７Ａ】
0006026191.tif 000012
【図７Ｂ】
0006026191.tif 000013
【図８】
0006026191.tif 000014
【図９】
0006026191.tif 000015
【図１０】
0006026191.tif 000016
【図１１】
0006026191.tif 000017
【図１２】
0006026191.tif 000018
【図１３】
0006026191.tif 000019
【図１４】
0006026191.tif 000020
【図１５】
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