(57)【特許請求の範囲】
【請求項１】
設計対象の半導体集積回路の論理接続情報および前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成する第１の生成部と、
前記第１の情報を記憶する記憶部と、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、前記記憶部に記憶されている前記第１の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第２の情報を生成する第２の生成部と、
を有する
ことを特徴とする設計支援装置。
【請求項２】
前記テスト回路の挿入が困難であることを示す論理接続情報に関する第３の情報を表示装置に表示する表示部をさらに有する
ことを特徴とする請求項１記載の設計支援装置。
【請求項３】
前記表示部は、前記第２の情報と前記第３の情報とを区別し得る態様で前記第３の情報を前記表示装置に表示する
ことを特徴とする請求項２記載の設計支援装置。
【請求項４】
コンピュータが、
設計対象の半導体集積回路の論理接続情報および前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、生成された前記第１の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第２の情報を生成する
ことを特徴とする設計支援方法。
【請求項５】
コンピュータに、
設計対象の半導体集積回路の論理接続情報および前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている前記第１の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第２の情報を生成する、
処理を実行させる
ことを特徴とする設計支援プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は設計支援装置、設計支援方法および設計支援プログラムに関する。
【背景技術】
【０００２】
設計対象の半導体集積回路が備える論理回路の動作機能を図形、表または文字等により表現する機能図を作成する技術が知られている。例えば、機能図上のデータパスに可制御性、可観測性等を示す数値を表示し、データパスの信号の制御および観測の容易性を確認する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２４４６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
設計者は、例えば可制御性、可観測性等を示す数値が悪いと判断したデータパスに論理回路の動作をテストするため、制御を容易にするテスト回路を挿入することで、論理回路の動作検証を容易にすることができる。
【０００５】
しかしながら、データパスを構成するネットがクロックラインやスキャンネットである等、データパスを構成するネットの種類によってはテスト回路を挿入することができない。また、テスト回路を挿入したデータパスの信号伝達時間がクリティカルパスの遅延時間を超える場合があるという問題がある。クリティカルパスの遅延時間を超えると、後の設計工程で手戻りが発生する可能性がある。
【０００６】
１つの側面では、本発明は、テスト回路を挿入するネットを特定可能とすることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、開示の設計支援装置が提供される。この設計支援装置は、第１の生成部と、記憶部と、第２の生成部とを有している。
第１の生成部は、設計対象の半導体集積回路の論理接続情報を用いて、半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成する。
【０００８】
記憶部は、第１の情報を記憶する。
第２の生成部は、半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている第１の情報により示される論理接続情報を除外して、テスト回路を挿入する論理接続情報を示す第２の情報を生成する。
【発明の効果】
【０００９】
１態様では、テスト回路を挿入するネットを特定することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の設計支援装置を示す図である。
【図２】第２の実施の形態の設計支援装置のハードウェア構成を示す図である。
【図３】第２の実施の形態の設計支援装置の機能を示すブロック図である。
【図４】テスタビリティ情報記憶部に記憶されるテスタビリティ情報の一例を示す図である。
【図５】可制御性および可観測性を算出した結果の一例を示す図である。
【図６】ＴＣ挿入不可情報記憶部およびＴＣ挿入困難情報記憶部に記憶される情報の一例を示す図である。
【図７】第２の実施の形態の設計支援装置の全体処理を示すフローチャートである。
【図８】テスタビリティ情報生成処理を示すフローチャートである。
【図９】論理接続情報解析部の処理を示すフローチャートである。
【図１０】実装情報解析部の処理を示すフローチャートである。
【図１１】ディレイ情報解析部の処理を示すフローチャートである。
【図１２】表示データ生成処理を示すフローチャートである。
【図１３】論理回路図作成処理を示すフローチャートである。
【図１４】バブル作成処理を示すフローチャートである。
【図１５】モニタに表示される論理回路図の一例を示す図である。
【図１６】テスト回路の挿入例を示す図である。
【図１７】テスト回路の挿入例を示す図である。
【図１８】第３の実施の形態の設計支援装置の機能を示すブロック図である。
【図１９】第３の実施の形態のテスト回路の挿入例を示す図である。
【図２０】第３の実施の形態の設計支援装置の全体処理を示すフローチャートである。
【図２１】第３の実施の形態のテスタビリティ情報生成処理を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下、実施の形態の設計支援装置を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は、第１の実施の形態の設計支援装置を示す図である。
【００１２】
第１の実施の形態の設計支援装置（コンピュータ）１は、第１の生成部１ａと、テスト困難情報生成部１ｂと、第２の生成部１ｃと、表示部１ｄとを有している。なお、第１の生成部１ａ、テスト困難情報生成部１ｂ、第２の生成部１ｃおよび表示部１ｄは、設計支援装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。
【００１３】
第１の生成部１ａは、論理接続情報記憶部２に記憶されている設計対象の半導体集積回路の論理接続情報（回路における端子間の結線情報）を用いて半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報の識別名を有する第１の情報３を生成する。例えば第１の生成部１ａは、論理接続情報に含まれる配線の種別がクロックラインである論理接続情報を、テスト回路を挿入しない論理接続情報であると判断する。そして、第１の生成部１ａは、テスト回路を挿入しないと判断した論理接続情報の識別名「ネットＡ」を有する第１の情報３を生成する。
【００１４】
また、第１の生成部１ａは、配線レイアウト情報記憶部４に記憶されている設計対象の半導体集積回路の配線レイアウト情報を用いてテスト回路を挿入しない論理接続情報を特定する。例えば、第１の生成部１ａは、配線レイアウト情報を解析し、隣接する配線との幅が所定値以下の論理接続情報を、テスト回路を挿入しない論理接続情報であると判断する。そして、第１の生成部１ａは、テスト回路を挿入しないと判断した論理接続情報の識別名「ネットＢ」を第１の情報３に追加する。
【００１５】
また、第１の生成部１ａは、配線遅延情報記憶部５に記憶されている設計対象の半導体集積回路の配線遅延情報を用いてテスト回路を挿入しない論理接続情報を特定する。例えば、第１の生成部１ａは、配線遅延情報を解析し、ある配線を通過するラッチ間の遅延時間が最も長いパスをトレースする。そして、トレースしたパスの遅延時間を配線遅延情報から算出する。そして、算出した遅延時間が、テスト回路を挿入するゲートをパスに追加するとクリティカルパスの遅延時間よりも大きくなる場合、そのパスを構成する論理接続情報を、テスト回路を挿入しない論理接続情報であると判断する。そして、第１の生成部１ａは、テスト回路を挿入しないと判断した論理接続情報の識別名「ネットＣ」を第１の情報３に追加する。なお、第１の情報３は、図示しない記憶部に記憶する。
【００１６】
なお、論理接続情報記憶部２、配線レイアウト情報記憶部４、配線遅延情報記憶部５および第１の情報３を記憶する記憶部は、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）等で構成することができる。
【００１７】
テスト困難情報生成部１ｂは、各論理接続情報の可制御性および可観測性を示す数値を算出する。なお、可制御性および可観測性を示す数値の算出方法の一例を第２の実施の形態にて説明する。設計支援装置１は、可制御性、可観測性等を示す数値を、半導体集積回路の動作をテストするテストデータを作成する際にそれぞれの論理接続情報におけるテストデータを容易に作成できるか否かを判断する情報として用いる。一例では、テスト困難情報生成部１ｂは、論理接続情報記憶部２に記憶されている設計対象の半導体集積回路の論理接続情報を用いて半導体集積回路の信号の可制御性と可観測性のうち少なくとも一方が所定の値以下である論理接続情報を特定したテスト困難情報６を生成する。テスト困難情報６には、特定した論理接続情報の識別名「ネットＡ」、「ネットＢ」、「ネットＣ」、「ネットＤ」、および「ネットＥ」が含まれている。なお、所定の値は、設計者が制御または観測が困難であると判断した値に予め設定することができる。
【００１８】
テスト困難情報６に含まれる論理接続情報は、テストデータの生成が困難な論理接続情報であることを示している。言い換えると、テスト困難情報６に含まれる論理接続情報は、テスト回路を挿入する必要性が高い情報であることを示している。
【００１９】
第２の生成部１ｃは、テスト困難情報６に含まれる論理接続情報から、第１の生成部１ａが生成した第１の情報３に含まれる論理接続情報を除外してテスト回路を挿入する論理接続情報を示す第２の情報７を生成する。第２の情報７には、テスト回路を挿入する論理接続情報の識別名「ネットＤ」、「ネットＥ」が含まれている。
【００２０】
表示部１ｄは、設計対象の半導体集積回路の論理回路図を作成し、作成した論理回路図上で、特定した「ネットＤ」、「ネットＥ」の論理接続情報を、他の論理接続情報と区別し得る態様で表示装置８に表示する。表示装置８としては、ＣＲＴ（Cathode Ray Tube）を用いた装置や、液晶表示装置等が挙げられる。
【００２１】
設計支援装置１によれば、第１の生成部１ａが第１の情報３を生成した。そして、第２の生成部１ｃが、テスト困難情報６に含まれる論理接続情報から、第１の生成部１ａが生成した第１の情報３に含まれる論理接続情報を除外してテスト回路を挿入可能な論理接続情報の識別名「ネットＤ」、「ネットＥ」を特定した。これにより、テスト回路が配置可能な論理接続情報を特定することができる。
【００２２】
また、表示部１ｄが作成した論理回路図上で、「ネットＤ」、「ネットＥ」の論理接続情報を、他の論理接続情報と区別し得る態様で表示装置８に表示した。従って、例えば設計者は、表示装置８に表示された「ネットＤ」、「ネットＥ」の論理接続情報にテスト回路を挿入し、これ以外の論理接続情報にテスト回路を挿入しないようにすることで、テスト回路を挿入可能な論理接続情報以外にテスト回路を挿入することを抑制することができる。
【００２３】
なお、本実施の形態では、設計者がテスト回路を挿入する例を説明したが、設計支援装置１が、第２の生成部１ｃが特定した論理接続情報にテスト回路を挿入する構成であってもよい。
【００２４】
また、本実施の形態では、テスト回路を挿入しない論理接続情報としてクロックラインを例示したが、これに限らず、スキャン（Scan）ネット、０や１等の値を固定するＦｉｘライン等もテスト回路を挿入しない論理接続情報として例示することができる。
【００２５】
また、本実施の形態では、第１の生成部１ａは、配線レイアウト情報および配線遅延情報を用いてテスト回路を挿入しない論理接続情報を特定したが、配線レイアウト情報および配線遅延情報を用いるか否かは、設計者が任意に決定することができる。
【００２６】
以下、第２の実施の形態において、開示の設計支援装置をより具体的に説明する。
＜第２の実施の形態＞
図２は、第２の実施の形態の設計支援装置のハードウェア構成を示す図である。
【００２７】
設計支援装置１０は、ＣＰＵ１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０８を介してＲＡＭ（Random Access Memory）１０２と複数の周辺機器が接続されている。
【００２８】
ＲＡＭ１０２は、設計支援装置１０の主記憶装置として使用される。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に使用する各種データが格納される。
【００２９】
バス１０８には、ハードディスクドライブ１０３、グラフィック処理装置１０４、入力インタフェース１０５、ドライブ装置１０６、および通信インタフェース１０７が接続されている。
【００３０】
ハードディスクドライブ１０３は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。ハードディスクドライブ１０３は、設計支援装置１０の二次記憶装置として使用される。ハードディスクドライブ１０３には、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
【００３１】
グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴを用いた表示装置や、液晶表示装置等が挙げられる。
【００３２】
入力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をＣＰＵ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、例えばタッチパネル、タブレット、タッチパッド、トラックボール等が挙げられる。
【００３３】
ドライブ装置１０６は、例えば、光の反射によって読み取り可能なようにデータが記録された光ディスクや、ＵＳＢ（Universal Serial Bus）メモリ等の持ち運び可能な記録媒体に記録されたデータの読み取りを行う。例えば、ドライブ装置１０６が光学ドライブ装置である場合、レーザ光等を利用して、光ディスク２００に記録されたデータの読み取りを行う。光ディスク２００には、Ｂｌｕ−ｒａｙ（登録商標）、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。
【００３４】
通信インタフェース１０７は、ネットワーク５０に接続されている。通信インタフェース１０７は、ネットワーク５０を介して、他のコンピュータまたは通信機器との間でデータを送受信する。
【００３５】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
図２に示すようなハードウェア構成の設計支援装置１０内には、以下のような機能が設けられる。
【００３６】
図３は、第２の実施の形態の設計支援装置の機能を示すブロック図である。
設計支援装置１０は、設計対象のＬＳＩ（Large Scale Integration）の設計時に、ＬＳＩ内の診断が困難な箇所等を条件により絞り込み、絞り込んだ箇所にＬＳＩの動作テストを行うテスト回路を挿入する。ＬＳＩのテスト時には、このテスト回路に所定の信号を与えることで、ＬＳＩの動作テストを行う。
【００３７】
設計支援装置１０は、テスタビリティ解析部１１と、テスタビリティ情報記憶部１２と、解析部１３と、ＴＣ挿入不可情報記憶部１４と、ＴＣ挿入困難情報記憶部１５と、表示データ生成部１６とを有している。解析部１３は、第１の生成部の一例であり、表示データ生成部１６は、第２の生成部および表示部の一例である。
【００３８】
テスタビリティ解析部１１は、論理接続情報記憶部３０１に記憶されている論理接続情報からテスタビリティ情報を作成し、テスタビリティ情報記憶部１２に記憶する。ここで論理接続情報には設計対象のＬＳＩのネットの接続関係とネットの属性とが含まれる。ネットの属性としては、クロックラインやスキャン（Scan）ネット、０や１等の値を固定するＦｉｘラインが挙げられる。また、論理接続情報には、ネット毎に故障が設定できるか否か（ネットに故障が起こり得るか）を示す情報が含まれる。
【００３９】
図４は、テスタビリティ情報記憶部に記憶されるテスタビリティ情報の一例を示す図である。
テスタビリティ情報記憶部１２には、情報がテーブル化されて記憶されている。テスタビリティ情報テーブル１２１には、ネット番号、論理段数、０可制御性、１可制御性、可観測性、およびテストコストの欄が設けられている。横方向に並べられた情報同士が互いに関連づけられている。
【００４０】
ネット番号の欄には、ネットを識別する番号が設定されている。
論理段数の欄には、論理接続情報から計算された論理段数が設定されている。論理段数の計算は、ＬＳＩテスタで論理設定値を自由に制御することが可能な箇所であるＬＳＩの外部入力ピン（プライマリインプット（Primary Input））や、スキャンラッチ（Scan Latch）を初期値０に設定し、ゲートを通過する毎に論理段数をプラス１することで行う。
【００４１】
０可制御性の欄には、ネットの０可制御性を示す値が設定されている。可制御性の算出は、ＣＯＰ（Controllability Observability Program）等の従来から知られている手法を用いて計算を行う。ＣＯＰでは０可制御性はネットの論理が０に設定される確率を算出している。１可制御性はネットの論理が１に設定される確率を算出している。プライマリインプットやスキャンラッチの０可制御性と１可制御性に初期値０．５を設定することで、５０％の確率でネットの論理を０、１にできる。例えば、２入力ＡＮＤゲートの１可制御性がどちらも０．５の場合、そのＡＮＤゲートの出力部の１可制御性は０．２５となる。また、そのＡＮＤゲートの出力部の０可制御性は０．７５となる。
【００４２】
１可制御性の欄には、ネットの１可制御性を示す値が設定されている。
可観測性の欄には、ネットの可観測性を示す値が設定されている。
可観測性は、ＬＳＩの外部出力ピン（プライマリアウトプット（Primary Output））の初期値を１に設定し、出力ゲートの可観測性と故障を伝搬させるために必要な可制御性とを乗算することで、順々に求めていく。
【００４３】
図５は、可制御性および可観測性を算出した結果の一例を示す図である。
ＡＮＤ回路２１、ＯＲ回路２２、およびＯＲ回路２３それぞれの入出力端子に関連づけられた各括弧内の数字は、左から、０可制御性、１可制御性、可観測性を示している。例えば、ＡＮＤ回路２１の出力端子の可観測性（０．７５）は、ＯＲ回路２２の出力端子の可観測性（１）×ＯＲ回路２２の入力端子の１可制御性（０．７５）で求めることができる。また、ＡＮＤ回路２１の入力端子の可観測性（０．３７）は、ＡＮＤ回路２１の出力端子の可観測性（０．７５）×ＡＮＤ回路２１の入力端子の１可制御性（０．５）で求めることができる。再び図４に戻って説明する。
【００４４】
テストコストの欄には、テストデータを生成することの困難性を示す指標であるテストコストが設定されている。テストコストの値が大きいネットほどテストデータの生成が困難な箇所であることを示している。言い換えると、テストコストの値が大きいネットほどテスト回路を挿入する必要性が高いネットであることを示している。
【００４５】
テストコストの算出は、前述した論理段数、可制御性、可観測性等の情報を用いて行う。例えば、可観測性の逆数と０可制御性とを掛け合わせることで０故障の診断困難性を求める。また、可観測性の逆数と１可制御性とを掛け合わせることで１故障の診断困難性を求める。そして、０故障の診断困難性と１故障の診断困難性と論理段数との和をテストコストとする。例えば、ネット番号「１」のテストコストは、１２＋（１×０．７５＋１×０．２５）で求めることができる。また、ネット番号「２」のテストコストは、８＋（４×０．２５＋４×０．７５）で求めることができる。
【００４６】
再び図３に戻って説明する。
解析部１３は、論理接続情報解析部１３１と、実装情報解析部１３２と、ディレイ情報解析部１３３とを有している。
【００４７】
論理接続情報解析部１３１は、論理接続情報記憶部３０１に記憶されている論理接続情報を解析し、テスト回路を挿入しないネットを特定する。具体的には、論理接続情報解析部１３１は、配線種別がクロックライン、スキャンネット、Ｆｉｘラインであるネットは、テスト回路を挿入しない（テスト回路が挿入できない）ネットであると判断する。これは、これらの配線種別にテスト回路を挿入すると、設計者が意図したとおりにＬＳＩが動作しなくなる等の理由によるものである。
【００４８】
そして、論理接続情報解析部１３１は、テスト回路を挿入しないと判断したネットのネット番号をＴＣ（Test Circuit）挿入不可情報記憶部１４に記憶する。
また、論理接続情報解析部１３１は、テスト回路の挿入時には考慮しない代表故障以外のネットのネット番号をＴＣ挿入不可情報記憶部１４に記憶する。ここで、代表故障は、等価故障のグループから選択された１つの故障である。
【００４９】
実装情報解析部１３２は、実装情報記憶部３０２に記憶されている実装情報を解析し、テスト回路を挿入しないネットを特定する。ここで、実装情報は、レイアウト後の配置配線情報である。例えば実装情報は、設計対象のＬＳＩのネットと当該ネットに隣接するネット間の幅とを関連づけた情報を有している。また、実装情報は、当該ＬＳＩのゲート密度の情報も有している。
【００５０】
例えば、実装情報解析部１３２は、実装情報から１つのネットを選択する。そして、選択したネットの両サイドの近傍に別のネットが配線されている場合、ネット間の幅を測定する。そして、測定したネット間の幅の値が、テスト回路を余裕を持って挿入できる幅（以下、余裕幅と言う）の値より小さい値である場合、選択したネットは、テスト回路が挿入できないネットであると判断し、選択したネットのネット番号をＴＣ挿入不可情報記憶部１４に記憶する。なお、余裕幅の下限値はＬＳＩのテクノロジによって決定することができる。例えば、４５ｎｍテクノロジ（ＬＳＩの配線の幅が４５ｎｍ）であれば、余裕幅の下限値は、１００ｎｍ（５０ｎｍ×２）に決定することができる。
【００５１】
また、実装情報解析部１３２は、実装情報に含まれるＬＳＩのゲート密度を参照し、ネットにテスト回路を挿入するゲートが配置できるか否かを判断する。そして、ゲートが配置できないと判断したネットのネット番号をＴＣ挿入不可情報記憶部１４に記憶する。
【００５２】
ディレイ情報解析部１３３は、ディレイ情報記憶部３０３に記憶されているディレイ情報を解析し、テスト回路を挿入しないネットおよびテスト回路の挿入が困難であるネットを判断する。ディレイ情報は、設計対象のＬＳＩのネットと、ネットを通過するパス毎の遅延時間が含まれている。
【００５３】
具体的には、ディレイ情報解析部１３３は、ディレイ情報から１つのネットを選択する。そして、ディレイ情報解析部１３３は、選択したネットを通過するラッチからラッチの遅延時間が最大となるパスをトレースする。そして、トレースしたパスの遅延時間を、ディレイ情報を用いて算出する。そして、トレースしたパスにテスト回路を挿入した（ゲートを追加した）場合の遅延時間を算出する。そして、ディレイ情報解析部１３３は、テスト回路を挿入した場合の遅延時間が、パスの遅延時間の制限値以上になるか否かを判断する。テスト回路を挿入した場合の遅延時間が、パスの遅延時間の制限値以上になる場合、選択したネットのネット番号をＴＣ挿入不可情報記憶部１４に記憶する。ここで、ＴＣ挿入不可情報記憶部１４に記憶されるネット番号は、第１の情報の一例である。また、テスト回路を挿入した場合の遅延時間が、パスの遅延時間の制限値未満であっても、遅延時間に余裕がない場合には、テスト回路の挿入が困難であると判断し、選択したネットのネット番号をＴＣ挿入困難情報記憶部１５に記憶する。ここで、ＴＣ挿入困難情報記憶部１５に記憶されるネット番号は、第３の情報の一例である。遅延時間に余裕がないネットをテスト回路の挿入が困難であると判断する理由は、遅延時間に余裕がないネットにテスト回路を挿入した場合、配置配線のレイアウトによってはパスの遅延時間の制限値を超える場合があるためである。
【００５４】
例えばクロック周波数が２ＧＨｚのＬＳＩにおいて、テスト回路を挿入することによるゲート遅延が１５ｐｓであった場合、設計者はパスの遅延時間の制限値を４８５ｐｓ（＝１／（２ＧＨｚ）−１５ｐｓ）に決定する。この場合、ディレイ情報解析部１３３は、パスの遅延時間が４８５ｐｓ以上であれば、テスト回路が挿入できないと判断し、選択したネットのネット番号をＴＣ挿入不可情報記憶部１４に記憶する。また、パスの遅延時間が制限値を超えなくても、テスト回路を挿入した場合にパスの遅延時間に余裕がなくなり、配置配線の結果によっては、エラーが発生する可能性があるパスの遅延時間を設計者は決定する。例えば、設計者は、４７０ｐｓ≦パスの遅延時間＜４８５ｐｓに決定する。この場合、ディレイ情報解析部１３３は、４７０ｐｓ≦パスの遅延時間＜４８５ｐｓであれば、テスト回路の挿入が困難であると判断する。そして、ディレイ情報解析部１３３は、選択したネットのネット番号をＴＣ挿入困難情報記憶部１５に記憶する。
【００５５】
図６は、ＴＣ挿入不可情報記憶部およびＴＣ挿入困難情報記憶部に記憶される情報の一例を示す図である。
図６に示すＴＣ挿入不可情報テーブル１４１は、ＴＣ挿入不可情報記憶部１４に記憶されるテーブルの一例である。
【００５６】
図６（ａ）に示すＴＣ挿入不可情報テーブル１４１には、テスト回路が挿入できないと判断されたネットのネット番号が格納される。図６（ｂ）に示すＴＣ挿入困難情報テーブル１５１には、テスト回路の挿入が困難であると判断されたネットのネット番号が格納される。
【００５７】
再び図３に戻って説明する。
次に表示データ生成部１６は、モニタ１０４ａに表示する論理回路図を生成する。また、表示データ生成部１６は、生成した論理回路図のネット上にテストコストの数値の大きさに応じて表示するバブルの半径と色とを決定する。バブルの決定に際し、表示データ生成部１６は、ＴＣ挿入不可情報記憶部１４に記憶しているネット番号のネット上には、バブルを作成しない。また、表示データ生成部１６は、ＴＣ挿入困難情報記憶部１５に記憶しているネット番号のネット上のバブルには、テスト回路の挿入が困難であることを識別する色を着色する。表示データ生成部１６は、バブルが表示された論理回路図をモニタ１０４ａに出力する。なお、バブルが表示された論理回路図は、第２の情報の一例である。
【００５８】
次に、設計支援装置１０の全体処理を説明する。
図７は、第２の実施の形態の設計支援装置の全体処理を示すフローチャートである。
［ステップＳ１］  テスタビリティ解析部１１は、論理接続情報記憶部３０１に記憶されている論理接続情報に基づいてテスタビリティ情報を生成するテスタビリティ情報生成処理を実行する。そして、テスタビリティ解析部１１は、生成したテスタビリティ情報をテスタビリティ情報記憶部１２に記憶する。その後、ステップＳ２に遷移する。なお、テスタビリティ情報生成処理については、後に詳述する。
【００５９】
［ステップＳ２］  解析部１３は、ＴＣ挿入不可情報テーブル１４１およびＴＣ挿入困難情報テーブル１５１を作成する。具体的には、論理接続情報解析部１３１は、論理接続情報記憶部３０１に記憶されている論理接続情報を解析し、テスト回路が挿入できないネットを特定する。実装情報解析部１３２は、実装情報記憶部３０２に記憶されている実装情報を解析し、テスト回路が挿入できないネットを特定する。ディレイ情報解析部１３３は、ディレイ情報記憶部３０３に記憶されているディレイ情報を解析し、テスト回路が挿入できないネットとテスト回路の挿入が困難なネットを特定する。そして解析部１３は、テスト回路が挿入できないと判断したネットのネット番号を含むＴＣ挿入不可情報テーブル１４１を生成し、ＴＣ挿入不可情報記憶部１４に記憶する。また、解析部１３は、テスト回路の挿入が困難であると判断したネットのネット番号を含むＴＣ挿入困難情報テーブル１５１を生成し、ＴＣ挿入困難情報記憶部１５に記憶する。その後、ステップＳ３に遷移する。なお、ステップＳ１の処理とステップＳ２の処理の順序は、特に限定されない。
【００６０】
［ステップＳ３］  表示データ生成部１６は、表示データ生成処理を実行する。具体的には、表示データ生成部１６は、ステップＳ１にて生成されたテスタビリティ情報テーブル１２１とステップＳ２にて生成されたＴＣ挿入不可情報テーブル１４１およびＴＣ挿入困難情報テーブル１５１とを用いて、バブルが表示された論理回路図を生成する。そして、表示データ生成部１６は生成したバブルが表示された論理回路図をモニタ１０４ａに出力する。その後、図７の処理を終了する。なお、表示データ生成処理については、後にさらに詳述する。
【００６１】
次に、図７のステップＳ１のテスタビリティ情報生成処理を説明する。
図８は、テスタビリティ情報生成処理を示すフローチャートである。
［ステップＳ１ａ］  テスタビリティ解析部１１は、論理接続情報記憶部３０１からネットを１つ選択し、選択したネットの論理段数を計算する。その後、ステップＳ１ｂに遷移する。
【００６２】
［ステップＳ１ｂ］  テスタビリティ解析部１１は、ステップＳ１ａにて選択したネットの可制御性を算出する。その後、ステップＳ１ｃに遷移する。
［ステップＳ１ｃ］  テスタビリティ解析部１１は、ステップＳ１ａにて選択したネットの可観測性を算出する。その後、ステップＳ１ｄに遷移する。
【００６３】
［ステップＳ１ｄ］  テスタビリティ解析部１１は、ステップＳ１ａ、Ｓ１ｂ、Ｓ１ｃにて得られた論理段数、可制御性、および可観測性の情報を用いてテストコストを計算する。そして、テスタビリティ解析部１１は、ステップＳ１ａ〜Ｓ１ｄの処理によって得られた論理段数、可制御性、可観測性、およびテストコストをステップＳ１ａにて選択したネットのネット番号と関連づけてテスタビリティ情報テーブル１２１に記憶する。
【００６４】
テスタビリティ解析部１１は、論理接続情報記憶部３０１に記憶されている全てのネットについてステップＳ１ａ〜Ｓ１ｄの処理を行った後に図８の処理を終了する。
次に、図７のステップＳ２にて説明した解析部１３の処理を詳しく説明する。
【００６５】
図９は、論理接続情報解析部の処理を示すフローチャートである。
［ステップＳ１１］  論理接続情報解析部１３１は、論理接続情報記憶部３０１に記憶されている未処理のネットを１つ選択する。その後、ステップＳ１２に遷移する。
【００６６】
［ステップＳ１２］  論理接続情報解析部１３１は、ステップＳ１１にて選択したネットの配線種別がクロックラインか否かを判断する。クロックラインである場合（ステップＳ１２のＹｅｓ）、ステップＳ１６に遷移する。クロックラインではない場合（ステップＳ１２のＮｏ）、ステップＳ１３に遷移する。
【００６７】
［ステップＳ１３］  論理接続情報解析部１３１は、ステップＳ１１にて選択したネットの配線種別がスキャンネットか否かを判断する。スキャンネットである場合（ステップＳ１３のＹｅｓ）、ステップＳ１６に遷移する。スキャンネットではない場合（ステップＳ１３のＮｏ）、ステップＳ１４に遷移する。
【００６８】
［ステップＳ１４］  論理接続情報解析部１３１は、ステップＳ１１にて選択したネットの配線種別がＦｉｘラインか否かを判断する。Ｆｉｘラインである場合（ステップＳ１４のＹｅｓ）、ステップＳ１６に遷移する。Ｆｉｘラインではない場合（ステップＳ１４のＮｏ）、ステップＳ１５に遷移する。
【００６９】
［ステップＳ１５］  論理接続情報解析部１３１は、論理接続情報に含まれる、ネット毎に故障が設定できるか否かを示す情報を参照し、ステップＳ１１にて選択したネットに故障が設定できるか否かを判断する。ステップＳ１１にて選択したネットに故障が設定できる場合（ステップＳ１５のＹｅｓ）、ステップＳ１１に遷移し、ステップＳ１１以降の処理を引き続き実行する。ステップＳ１１にて選択したネットに故障が設定できない場合（ステップＳ１５のＮｏ）、ステップＳ１６に遷移する。
【００７０】
［ステップＳ１６］  論理接続情報解析部１３１は、ステップＳ１１にて選択したネットのネット番号を、ＴＣ挿入不可情報テーブル１４１に登録する。その後、ステップＳ１７に遷移する。
【００７１】
［ステップＳ１７］  論理接続情報解析部１３１は、未処理のネットが論理接続情報記憶部３０１に存在するか否かを判断する。未処理のネットが論理接続情報記憶部３０１に存在する場合（ステップＳ１７のＹｅｓ）、ステップＳ１１に遷移し、ステップＳ１１以降の処理を引き続き実行する。未処理のネットが論理接続情報記憶部３０１に存在しない場合（ステップＳ１７のＮｏ）、図９の処理を終了する。
【００７２】
次に、実装情報解析部１３２の処理を、フローチャートを用いて説明する。
図１０は、実装情報解析部の処理を示すフローチャートである。
［ステップＳ２１］  実装情報解析部１３２は、実装情報記憶部３０２に記憶されている未処理のネットを１つ選択する。その後、ステップＳ２２に遷移する。
【００７３】
［ステップＳ２２］  実装情報解析部１３２は、ステップＳ２１にて選択したネットの隣接する配線との幅Ｌが、余裕幅Ｌｘより大きいか否かを判断する。幅Ｌが、余裕幅Ｌｘより大きい場合（ステップＳ２２のＹｅｓ）、ステップＳ２３に遷移する。幅Ｌが、余裕幅Ｌｘ以下である場合（ステップＳ２２のＮｏ）、ステップＳ２４に遷移する。
【００７４】
［ステップＳ２３］  実装情報解析部１３２は、ステップＳ２１にて選択したネットのゲート密度ｃが、実装情報に含まれるＬＳＩのゲート密度Ｃｘ以下か否かを判断する。ゲート密度ｃが、ゲート密度Ｃｘ以下である場合（ステップＳ２３のＹｅｓ）、ステップＳ２４に遷移する。ゲート密度ｃが、ゲート密度Ｃｘより大きい場合（ステップＳ２３のＮｏ）、ステップＳ２１に遷移し、ステップＳ２１以降の処理を引き続き実行する。
【００７５】
［ステップＳ２４］  実装情報解析部１３２は、ステップＳ２１にて選択したネットのネット番号を、ＴＣ挿入不可情報テーブル１４１に登録する。その後、ステップＳ２５に遷移する。
【００７６】
［ステップＳ２５］  実装情報解析部１３２は、未処理のネットが実装情報記憶部３０２に存在するか否かを判断する。未処理のネットが実装情報記憶部３０２に存在する場合（ステップＳ２５のＹｅｓ）、ステップＳ２１に遷移し、ステップＳ２１以降の処理を引き続き実行する。未処理のネットが実装情報記憶部３０２に存在しない場合（ステップＳ２５のＮｏ）、図１０の処理を終了する。
【００７７】
次に、ディレイ情報解析部１３３の処理を、フローチャートを用いて説明する。
図１１は、ディレイ情報解析部の処理を示すフローチャートである。
［ステップＳ３１］  ディレイ情報解析部１３３は、ディレイ情報記憶部３０３に記憶されている未処理のネットを１つ選択する。その後、ステップＳ３２に遷移する。
【００７８】
［ステップＳ３２］  ディレイ情報解析部１３３は、ステップＳ３１にて選択したネットを通過するラッチからラッチの遅延時間が最大となるパスをトレースする。その後、ステップＳ３３に遷移する。
【００７９】
［ステップＳ３３］  ディレイ情報解析部１３３は、ステップＳ３２にてトレースしたパスの遅延時間ｄをディレイ情報記憶部３０３に記憶されているディレイ情報から算出する。その後、ステップＳ３４に遷移する。
【００８０】
［ステップＳ３４］  ディレイ情報解析部１３３は、遅延時間ｄが、パスの遅延時間の困難値ｄｙ以上であるか否かを判断する。ここで困難値ｄｙは、クリティカルパスのディレイ制限値ｄｘよりも小さい値で、設計者が任意に設定することができる。前述した４７０ｐｓは、困難値ｄｙの一例である。遅延時間ｄが、困難値ｄｙ以上である場合（ステップＳ３４のＹｅｓ）、ステップＳ３５に遷移する。遅延時間ｄが、困難値ｄｙ未満である場合（ステップＳ３４のＮｏ）、ステップＳ３１に遷移し、ステップＳ３１以降の処理を引き続き実行する。
【００８１】
［ステップＳ３５］  ディレイ情報解析部１３３は、遅延時間ｄが、パスの遅延時間の制限値ｄｘ以上であるか否かを判断する。前述した４８５ｐｓは、制限値ｄｘの一例である。遅延時間ｄが、制限値ｄｘ以上である場合（ステップＳ３５のＹｅｓ）、ステップＳ３６に遷移する。遅延時間ｄが、制限値ｄｘ未満である場合（ステップＳ３５のＮｏ）、ステップＳ３７に遷移する。
【００８２】
［ステップＳ３６］  ディレイ情報解析部１３３は、ステップＳ３１にて選択したネットのネット番号を、ＴＣ挿入不可情報テーブル１４１に記憶する。その後、ステップＳ３８に遷移する。
【００８３】
［ステップＳ３７］  ディレイ情報解析部１３３は、ステップＳ３１にて選択したネットのネット番号を、ＴＣ挿入困難情報テーブル１５１に記憶する。その後、ステップＳ３８に遷移する。
【００８４】
［ステップＳ３８］  ディレイ情報解析部１３３は、未処理のネットがディレイ情報記憶部３０３に存在するか否かを判断する。未処理のネットがディレイ情報記憶部３０３に存在する場合（ステップＳ３８のＹｅｓ）、ステップＳ３１に遷移し、ステップＳ３１以降の処理を引き続き実行する。未処理のネットがディレイ情報記憶部３０３に存在しない場合（ステップＳ３８のＮｏ）、図１１の処理を終了する。
【００８５】
次に、図７のステップＳ３の表示データ生成処理を詳しく説明する。
図１２は、表示データ生成処理を示すフローチャートである。
［ステップＳ４１］  表示データ生成部１６は、論理回路図を作成する論理回路図作成処理を実行する。論理回路図ができあがると、ステップＳ４２に遷移する。
【００８６】
［ステップＳ４２］  表示データ生成部１６は、ステップＳ４１にて作成した論理回路図にバブルを作成するバブル作成処理を実行する。その後、図１２の処理を終了する。
次に、ステップＳ４１の論理回路図作成処理を説明する。
【００８７】
図１３は、論理回路図作成処理を示すフローチャートである。
［ステップＳ４１ａ］  表示データ生成部１６は、論理接続情報記憶部３０１から未処理のゲートを１つ選択する。その後、ステップＳ４１ｂに遷移する。
【００８８】
［ステップＳ４１ｂ］  表示データ生成部１６は、ステップＳ４１ａにて選択したゲートを配置する論理回路図上でのＸ座標を決定する。例えば、表示データ生成部１６は、論理回路図上に原点（０，０）を設定し、信号の入力側がＸ座標の原点に近く、信号の出力側がＸ座標の原点から遠くなるように、選択したゲートのＸ座標を決定する。その後、ステップＳ４１ｃに遷移する。
【００８９】
［ステップＳ４１ｃ］  表示データ生成部１６は、ステップＳ４１ａにて選択したゲートを配置する論理回路図上でのＹ座標を決定する。その後、ステップＳ４１ｄに遷移する。
【００９０】
［ステップＳ４１ｄ］  表示データ生成部１６は、未処理のゲートが論理接続情報記憶部３０１に存在するか否かを判断する。未処理のゲートが論理接続情報記憶部３０１に存在する場合（ステップＳ４１ｄのＹｅｓ）、ステップＳ４１ａに遷移し、ステップＳ４１ａ以降の処理を引き続き実行する。未処理のゲートが論理接続情報記憶部３０１に存在しない場合（ステップＳ４１ｄのＮｏ）、図１３の処理を終了する。
【００９１】
次に、ステップＳ４２のバブル作成処理を詳しく説明する。
図１４は、バブル作成処理を示すフローチャートである。
［ステップＳ４２ａ］  表示データ生成部１６は、テスタビリティ情報記憶部１２に記憶されているテスタビリティ情報テーブル１２１のテストコストの欄に設定されている値のうち、最も大きな値（以下、ＭＡＸ値と言う）を検索する。その後、ステップＳ４２ｂに遷移する。
【００９２】
［ステップＳ４２ｂ］  表示データ生成部１６は、論理接続情報記憶部３０１に記憶されている未処理のネットを１つ選択する。その後、ステップＳ４２ｃに遷移する。
［ステップＳ４２ｃ］  表示データ生成部１６は、論理回路図の各ネットに表示するバブルを作成する。具体的には、表示データ生成部１６は、ステップＳ４２ａにて検索したＭＡＸ値の大きさを相対値１として、論理回路図上に表示するバブルの最大半径に決定する。次に、各ネットのテストコストをＭＡＸ値で除算することで、各ネットに表示するバブルの半径を決定する。但し、表示データ生成部１６は、ＴＣ挿入不可情報テーブル１４１に設定されているネット番号のネットについては、バブルを作成しない。その後、ステップＳ４２ｄに遷移する。
【００９３】
［ステップＳ４２ｄ］  表示データ生成部１６は、ステップＳ４２ｃにて論理回路上に表示されたバブルの色を決定する。具体的には、ステップＳ４２ｃの除算結果が、０．８以上であれば「赤」、０．２以上０．８未満であれば「青」、０．２未満であれば「黒」をバブルに着色する。その後、表示データ生成部１６は、赤に着色したバブルのネットと、ＴＣ挿入困難情報テーブル１５１に記憶されているネットとを比較する。そして、ＴＣ挿入困難情報テーブル１５１に含まれているネットに一致するネットの赤に着色したバブルの色を黄に変更する。その後、ステップＳ４２ｅに遷移する。
【００９４】
［ステップＳ４２ｅ］  表示データ生成部１６は、ステップＳ４２ｃ、４２ｄの処理を行っていない未処理のネットが論理接続情報記憶部３０１に存在するか否かを判断する。未処理のネットが論理接続情報記憶部３０１に存在する場合（ステップＳ４２ｅのＹｅｓ）、ステップＳ４２ｂに遷移し、ステップＳ４２ｂ以降の処理を引き続き実行する。未処理のネットが論理接続情報記憶部３０１に存在しない場合（ステップＳ４２ｅのＮｏ）、図１４の処理を終了する。
【００９５】
図１５は、モニタに表示される論理回路図の一例を示す図である。
図１５（ａ）は、表示データ生成部１６がモニタ１０４ａに表示した画面４０を示している。論理回路図４１中、バブル４１１は、図１４のステップ４２ｄにて赤に着色したバブルを示している。また、バブル４１２、４１３は、図１４のステップ４２ｄにて黄に着色したバブルを示している。
【００９６】
図１５（ｂ）に示す画面４２は、画面４０に対する比較例であり、ステップＳ４２ｃにてＴＣ挿入不可情報テーブル１４１を用いずにバブルを作成し、ステップＳ４２ｄにてＴＣ挿入困難情報テーブル１５１を用いずにバブルに着色した画面を示している。バブル４３１、４３２、４３３は、それぞれバブル４１１、４１２、４１３に対応するバブルであるが、バブル４３１、４３２、４３３はいずれも「赤」に着色されている。また、バブル４３４は、実際はテスト回路が挿入できないネットに作成されたバブルの一例である。
【００９７】
以上述べたように、設計支援装置１０によれば、画面４０、４２に示したように、バブルがネットに表示された論理回路図４１、４３を作成することにより、設計者は、テスト回路の挿入箇所を容易に把握することができる。さらに、実装情報およびタイミング情報を考慮し、テスト回路が挿入可能な箇所に限定したバブルがネットに表示された論理回路図４１によれば、設計者は、ディレイやノイズの影響を受けにくいテスト回路の挿入箇所を容易に把握することができる。また、設計者は、論理回路図４１に表示された色が黄のバブルの箇所に着目することにより、テスト回路を挿入するか否かの検討が可能となる。また、設計者が、論理回路図４１を用いてバブルが表示された箇所にテスト回路を挿入することで、後工程での手戻りが少ない設計を行うことが可能となる。
【００９８】
なお、設計支援装置１０が論理回路図４１の赤で着色されたバブルが表示されたネットに自動的にテスト回路を挿入し、設計者が論理回路図４１の黄で着色されたバブルが表示されたネットに手動でテスト回路を挿入するようにしてもよい。
【００９９】
図１６および図１７は、テスト回路の挿入例を示す図である。
図１６は、０可制御性を向上させるテスト回路５１をネットＮ１のテスト回路挿入箇所Ｐ１に挿入した例を示している。テスト回路５１は、ＡＮＤゲートで構成されている。ＯＲゲート５２の入力端子の論理が１の部分にテスト回路５１を挿入し、テスト回路５１の入力端子に０を与えることで、ＯＲゲート５２の入力端子の論理を０にすることが可能となる。
【０１００】
図１７は、可観測性を向上させるテスト回路５３をネットＮ２のテスト回路挿入箇所Ｐ２に挿入した例を示している。ＯＲゲート５２の入力端子の論理が１の部分にテスト回路５３を挿入することで、ネットＮ２の論理を観測可能になることを示している。
【０１０１】
＜第３の実施の形態＞
次に、第３の実施の形態の設計支援装置について説明する。
以下、第３の実施の形態の設計支援装置について、前述した第２の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【０１０２】
図１８は、第３の実施の形態の設計支援装置の機能を示すブロック図である。
第３の実施の形態の設計支援装置１０ａは、テスタビリティ解析部１１ａおよび表示データ生成部１６ａの機能が第２の実施の形態と異なっている。また、設計支援装置１０ａは、ＴＣ挿入情報記憶部１７をさらに有している。なお、テスタビリティ解析部１１ａは、第３の生成部の一例である。
【０１０３】
表示データ生成部１６ａは、表示データ生成部１６が備える機能に加え、さらに、生成した論理回路図において、設計者が挿入したテスト回路の種別およびテスト回路を挿入したネットを識別するテスト回路挿入情報を生成する。そして、表示データ生成部１６ａは、生成したテスト回路挿入情報をＴＣ挿入情報記憶部１７に記憶する。
【０１０４】
テスタビリティ解析部１１ａは、テスタビリティ解析部１１が備える機能に加え、さらに、ＴＣ挿入情報記憶部１７から、設計者が指定したテスト回路挿入情報を読み込む。テスタビリティ解析部１１ａは、読み込んだテスト回路挿入情報が示すテスト回路の挿入箇所に基づいて、テスト回路を論理接続情報記憶部３０１に記憶されている論理接続情報に設定する。
【０１０５】
図１９は、第３の実施の形態のテスト回路の挿入例を示す図である。
図１９は、テスト回路６１をネットＮ３のテスト回路挿入箇所Ｐ３に挿入した例を示している。テスト回路６１は、ＮＯＲゲートで構成されている。ＯＲゲート６２の入力端子の論理が１の部分にテスト回路６１を挿入し、テスト回路６１の入力端子に０を与えることで、ＯＲゲート６２の入力端子の論理を１または０にすることが可能となる。また、テスト回路６１の出力端子の論理を観測することで、ネットＮ３の論理を観測可能になる。
【０１０６】
テスタビリティ解析部１１ａは、テスト回路挿入情報が反映された論理接続情報を用いて、第２の実施の形態と同様の方法を用いてテスタビリティ情報を算出する。
次に、第３の実施の形態の設計支援装置１０ａの全体処理を説明する。
【０１０７】
図２０は、第３の実施の形態の設計支援装置の全体処理を示すフローチャートである。
［ステップＳ５１］  テスタビリティ解析部１１ａは、論理接続情報記憶部３０１に記憶されている論理接続情報とＴＣ挿入情報記憶部１７に記憶されているテスト回路挿入情報とに基づいてテスタビリティ情報テーブル１２１を生成するテスタビリティ情報生成処理を実行する。そして、テスタビリティ解析部１１ａは、生成したテスタビリティ情報テーブル１２１をテスタビリティ情報記憶部１２に記憶する。その後、ステップＳ５２に遷移する。なお、テスタビリティ情報生成処理については、後に詳述する。
【０１０８】
［ステップＳ５２］  解析部１３は、図７に示すステップＳ２と同様の処理を実行する。その後、ステップＳ５３に遷移する。
［ステップＳ５３］  表示データ生成部１６ａは、図７に示すステップＳ３と同様の処理を実行する。その後、ステップＳ５４に遷移する。
【０１０９】
［ステップＳ５４］  表示データ生成部１６ａは、テスト回路を挿入したネットを識別するテスト回路挿入情報を生成する。そして、表示データ生成部１６ａは、生成したテスト回路挿入情報をＴＣ挿入情報記憶部１７に記憶する。その後、図２０の処理を終了する。
【０１１０】
次に、図２０のステップＳ５１のテスタビリティ情報生成処理を説明する。
図２１は、第３の実施の形態のテスタビリティ情報生成処理を示すフローチャートである。
【０１１１】
［ステップＳ５１ａ］  テスタビリティ解析部１１ａは、ＴＣ挿入情報記憶部１７に記憶されているテスト回路挿入情報が示すテスト回路の挿入箇所に基づいて、テスト回路を論理接続情報記憶部３０１に記憶されている論理接続情報に設定する。その後、ステップＳ５１ｂに遷移する。
【０１１２】
［ステップＳ５１ｂ］  テスタビリティ解析部１１ａは、テスト回路が挿入された論理接続情報に対し、図８に示すステップＳ１ａと同様の処理を実行する。その後、ステップＳ５１ｃに遷移する。
【０１１３】
［ステップＳ５１ｃ］  テスタビリティ解析部１１ａは、図８に示すステップＳ１ｂと同様の処理を実行する。その後、ステップＳ５１ｄに遷移する。
［ステップＳ５１ｄ］  テスタビリティ解析部１１ａは、図８に示すステップＳ１ｃと同様の処理を実行する。その後、ステップＳ５１ｅに遷移する。
【０１１４】
［ステップＳ５１ｅ］  テスタビリティ解析部１１ａは、図８に示すステップＳ１ｄと同様の処理を実行する。その後、図２１の処理を終了する。
第３の実施の形態の設計支援装置１０ａによれば、第２の実施の形態の設計支援装置と同様の効果が得られる。
【０１１５】
そして、第３の実施の形態の設計支援装置１０ａによれば、さらに、設計のやり直し時に、設計者がテスト回路を挿入しなおす手間を軽減することができる。
なお、設計支援装置１０、１０ａが行った処理が、複数の装置によって分散処理されるようにしてもよい。例えば、１つの装置が、テスタビリティ情報テーブル１２１、ＴＣ挿入不可情報テーブル１４１およびＴＣ挿入困難情報テーブル１５１を生成しておき、他の装置が、これらのテーブルを用いて表示データを生成するようにしてもよい。
【０１１６】
以上、本発明の設計支援装置、設計支援方法および設計支援プログラムを、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【０１１７】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、設計支援装置１、１０、１０ａが有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ／ＲＷ等が挙げられる。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）等が挙げられる。
【０１１８】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【０１１９】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【０１２０】
また、上記の処理機能の少なくとも一部を、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）等の電子回路で実現することもできる。
【０１２１】
以上の第１〜第３の実施の形態に関し、さらに以下の付記を開示する。
（付記１）  設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成する第１の生成部と、
前記第１の情報を記憶する記憶部と、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、前記記憶部に記憶されている前記第１の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第２の情報を生成する第２の生成部と、
を有することを特徴とする設計支援装置。
【０１２２】
（付記２）  前記第１の生成部は、前記半導体集積回路の論理接続情報に含まれる配線の種別に応じて前記第１の情報を生成することを特徴とする付記１記載の設計支援装置。
（付記３）  前記第１の生成部は、さらに、前記半導体集積回路の隣接する配線間の距離情報を含む配線レイアウト情報を用いて前記第１の情報を生成することを特徴とする付記１記載の設計支援装置。
【０１２３】
（付記４）  前記第１の生成部は、さらに、前記半導体集積回路の各配線の遅延時間の情報を含む配線遅延情報を用いて前記第１の情報を生成することを特徴とする付記１記載の設計支援装置。
【０１２４】
（付記５）  前記第１の生成部は、さらに、前記半導体集積回路の各配線の遅延時間の情報を含む配線遅延情報を用いて前記テスト回路の挿入が困難であることを示す論理接続情報に関する第３の情報を生成し、
前記第３の情報を表示装置に表示する表示部をさらに有することを特徴とする付記１記載の設計支援装置。
【０１２５】
（付記６）  前記表示部は、前記第２の情報と前記第３の情報とを区別し得る態様で前記第３の情報を前記表示装置に表示することを特徴とする付記５記載の設計支援装置。
（付記７）  前記第２の生成部が生成した前記第２の情報を表示装置に表示する表示部をさらに有することを特徴とする付記１記載の設計支援装置。
【０１２６】
（付記８）  前記第２の情報を用いて、前記半導体集積回路内を伝達する信号の制御と観測とのうち少なくとも一方が困難である論理接続情報を生成する第３の生成部をさらに有することを特徴とする請求項１記載の設計支援装置。
【０１２７】
（付記９）  コンピュータが、
設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、生成された前記第１の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第２の情報を生成する、
ことを特徴とする設計支援方法。
【０１２８】
（付記１０）  コンピュータに、
設計対象の半導体集積回路の論理接続情報を用いて、前記半導体集積回路の動作試験用のテスト回路を挿入しない論理接続情報を示す第１の情報を生成し、
前記半導体集積回路内を伝達する信号の制御と観測の困難性を示すパラメータが設定された論理接続情報から、記憶部に記憶されている前記第１の情報により示される論理接続情報を除外して、前記テスト回路を挿入する論理接続情報を示す第２の情報を生成する、
処理を実行させることを特徴とする設計支援プログラム。
【符号の説明】
【０１２９】
１、１０、１０ａ  設計支援装置
１ａ  第１の生成部
１ｂ  テスト困難情報生成部
１ｃ  第２の生成部
１ｄ  表示部
２、３０１  論理接続情報記憶部
３  第１の情報
４  配線レイアウト情報記憶部
５  配線遅延情報記憶部
６  テスト困難情報
７  第２の情報
８  表示装置
１１、１１ａ  テスタビリティ解析部
１２  テスタビリティ情報記憶部
１２１  テスタビリティ情報テーブル
１３  解析部
１３１  論理接続情報解析部
１３２  実装情報解析部
１３３  ディレイ情報解析部
１４  ＴＣ挿入不可情報記憶部
１４１  ＴＣ挿入不可情報テーブル
１５  ＴＣ挿入困難情報記憶部
１５１  ＴＣ挿入困難情報テーブル
１６、１６ａ  表示データ生成部
１７  ＴＣ挿入情報記憶部
４１、４３  論理回路図
３０２  実装情報記憶部
３０３  ディレイ情報記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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