(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性のメモリセルを有する半導体記憶装置であって、
第１のビット線に接続された複数の第１のメモリセルと、
前記複数の第１のメモリセルと同じウェルに形成され、前記複数の第１のメモリセルに対応して設けられ、前記第１のビット線と異なる第２のビット線に接続された複数の第２のメモリセルと、
プログラム動作において、入力データを、前記第１のメモリセルと、前記第１のメモリセルに対応する前記第２のメモリセルに書き込む書き込み制御回路と、
選択された前記第１のメモリセルの情報を読み出す際に、選択された前記第１のメモリセルが接続された前記第１のビット線に流れる第１の電流と、前記第２のビット線に流れる電流とリファレンス電流を合成した第２の電流とを比較して出力データを生成するセンス回路と、
を有する半導体記憶装置。
【請求項２】
電気的に書き換え可能な不揮発性のメモリセルを有する半導体記憶装置であって、
マトリックス状に配置された複数の第１のメモリセルを含む第１のセクタと、
第１方向に並ぶ前記第１のメモリセルの列にそれぞれ接続された複数の第１のワード線と、
前記第１方向と交差する第２方向に並ぶ前記第１のメモリセルの列のそれぞれに接続された複数の第１のビット線と、
アドレス信号に応じた前記第１のワード線を駆動する第１の行デコーダと、
前記アドレス信号に応じた前記第１のビット線を選択する第１の列デコーダと、
マトリックス状に配置され、前記第１のメモリセルと同じウェルに形成された複数の第２のメモリセルを含む第２のセクタと、
第１方向に並ぶ前記第２のメモリセルの列にそれぞれ接続された複数の第２のワード線と、
前記第１方向と交差する第２方向に並ぶ前記第２のメモリセルの列のそれぞれに接続された複数の第２のビット線と、
前記アドレス信号に応じた前記第２のワード線を駆動する第２の行デコーダと、
前記アドレス信号に応じた前記第２のビット線を選択する第２の列デコーダと、
前記第１の列デコーダにより選択された前記第１のビット線が接続される第１の端子と、前記第２の列デコーダにより選択された前記第２のビット線が接続される第２の端子とを有するセンス回路と、
プログラム動作において、入力データに応じた信号を前記第１の列デコーダと前記第２の列デコーダに供給する第１の制御回路と、
プログラム動作において、前記第１の行デコーダと前記第２の行デコーダを活性化し、データの読み出しにおいて、前記第１の行デコーダと前記第２の行デコーダの何れか一方の行デコーダを活性化し、前記第１の行デコーダと前記第２の行デコーダの何れか他方の行デコーダのワード線に接続されたメモリセルが接続されたビット線側の前記センス回路の端子にリファレンス電流を供給する第２の制御回路と、
を有し、
前記センス回路は、前記第１の端子に流れる電流と、前記第２の端子に流れる電流とを比較して出力データを生成すること
を特徴とする半導体記憶装置。
【請求項３】
前記第２の制御回路は、制御信号に基づいて、前記データの読み出しにおいて、前記第１の行デコーダと前記第２の行デコーダのうち前記制御信号に応じた行デコーダを活性化することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の制御回路は、制御信号に基づいて、前記プログラム動作のときに、前記第１の行デコーダと前記第２の行デコーダのうち前記制御信号に応じた行デコーダを活性化することを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
電気的に書き換え可能な不揮発性のメモリセルを有する半導体記憶装置の制御方法であって、
第１のビット線に接続された複数の第１のメモリセルと、
前記複数の第１のメモリセルと同じウェルに形成され、前記複数の第１のメモリセルに対応して設けられ、前記第１のビット線と異なる第２のビット線に接続された複数の第２のメモリセルと、
を有し、
プログラム動作において、入力データを、前記第１のメモリセルと、前記第１のメモリセルに対応する前記第２のメモリセルに書き込み、
選択された前記第１のメモリセルの情報を読み出す際に、前記選択された前記第１のメモリセルが接続された前記第１のビット線に流れる第１の電流と、前記第２のビット線に流れる電流とリファレンス電流を合成した第２の電流とを比較して出力データを生成すること、
を特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置、半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性の半導体記憶装置は、マトリックス状に配置されたメモリセルを有する（例えば、特許文献１〜３参照）。各メモリセルは、ワード線とビット線に接続されている。半導体記憶装置は、メモリセルに対する動作（プログラム動作，消去動作）に応じてワード線とビット線を所定の電圧に設定する。また、半導体記憶装置は、メモリセルからデータを読み出す読み出し動作において、ワード線を所定の電圧に設定し、そのワード線に接続されたメモリセルによりビット線に流れる読み出し電流と、参照電流（リファレンス電流）を比較し、メモリセルに記憶されたデータに応じた出力信号を生成する。
【０００３】
不揮発性のメモリセルは、例えば浮遊ゲートを有するトランジスタである。このメモリセルにおけるしきい値電圧は、浮遊ゲートにおける電子量に対応する。例えば、消去状態のメモリセルの浮遊ゲートにおける電子量は、データ「０」が書き込まれたメモリセルのそれと比べて少ない。データ「０」の書き込みは、メモリセルの浮遊ゲートに電子を注入することにより行われる。従って、浮遊ゲートの電子量が少ないメモリセルのしきい値電圧は、浮遊ゲートに電子が注入されたメモリセルのしきい値電圧より低い。
【０００４】
消去状態のメモリセルは、データ「１」を記憶したメモリセルである。読み出し動作においてビット線に流れる電流の量は、メモリセルのしきい値電圧に対応する。データ「０」が書き込まれているメモリセルは、消去状態にあるメモリセルよりも閾値電圧が高い。メモリセルのしき値電圧が高いとき、メモリセルに流れるセル電流はゼロ、又は極めて少ない。半導体装置のセンス回路は、ビット線を介して流れるセルの電流と、リファレンス電流を比較した結果に応じて、データ「０」に対応する出力信号を生成する。一方、メモリセルのしき値電圧が低いとき、メモリセルにセル電流が流れる。半導体装置のセンス回路は、ビット線を介して流れるセルの電流と、リファレンス電流を比較した結果に応じて、データ「１」に対応する出力信号を生成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２４１３８４号公報
【特許文献２】特開２００３−７７２８２号公報
【特許文献３】特開２００４−２１３８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、１つのビット線には複数のメモリセルが接続されている。複数のメモリセルのうちの１つのメモリセルは所定電圧のワード線によって選択される。非選択のメモリセルにおいて、しきい値電圧が低いメモリセルは、ビット線にリーク電流を流す。従って、１つのビット線には、非選択であってしきい値電圧が低いメモリセルの数に応じた量のリーク電流が流れる。メモリセルにおけるリーク電流の量は、半導体記憶装置の温度に対応する。温度が高くなるほど、リーク電流が増大する。
【０００７】
このようなリーク電流は、選択されたメモリセルのデータの判定に影響する。つまり、ビット線は、選択されたメモリセルにより流れる電流と、非選択のメモリセルにおけるリーク電流が流れる。リーク電流の量が多くなると、ビット線に流れる電流の量とリファレンス電流の量に十分な電流差を得ることができなくなるため、センス回路は、データ「１」に対応する出力信号を生成する。つまり、非選択でありしきい値が低いメモリセルは、誤読み出しの要因となる。
【０００８】
この半導体記憶装置で、誤動作を低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、電気的に書き換え可能な不揮発性のメモリセルを有する半導体記憶装置であって、第１のビット線に接続された複数の第１のメモリセルと、前記複数の第１のメモリセルと同じウェルに形成され、前記複数の第１のメモリセルに対応して設けられ、前記第１のビット線と異なる第２のビット線に接続された複数の第２のメモリセルと、プログラム動作において、入力データを、前記第１のメモリセルと、前記第１のメモリセルに対応する前記第２のメモリセルに書き込む書き込み制御回路と、選択された前記第１のメモリセルの情報を読み出す際に、選択された前記第１のメモリセルが接続された前記第１のビット線に流れる第１の電流と、前記第２のビット線に流れる電流とリファレンス電流を合成した第２の電流とを比較して出力データを生成するセンス回路と、を有する。
【発明の効果】
【００１０】
本発明の一観点によれば、誤動作を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】メモリの概略ブロック図である。
【図２】セクタの配置を示す説明図である。
【図３】セクタの一部回路図である。
【図４】ワード線電圧とメモリセル電流の関係を示す特性図である。
【図５】ワード線電圧とメモリセル電流の関係を示す特性図である。
【図６】ワード線電圧とメモリセル電流の関係を示す特性図である。
【図７】半導体装置の概略構成図である。
【図８】別のセクタの配置を示す説明図である。
【発明を実施するための形態】
【００１２】
以下、一実施形態を説明する。
図１に示すように、半導体記憶装置（以下、単にメモリという）１０は、複数（図１において４個）のセクタＳＥＣａ〜ＳＥＣｄを有している。
【００１３】
第１のセクタＳＥＣａは、マトリックス状に配列された複数のメモリセルＭＣａを有している。メモリセルＭＣａの各行に対応して、行方向に延在する複数のワード線ＷＬａが設けられている。行方向に並ぶメモリセルＭＣａのゲート端子は、対応するワード線ＷＬａによって共通接続されている。メモリセルＭＣａの各列に対応して、列方向に延在する複数のローカルビット線ＬＢＬａが設けられている。列方向に並ぶメモリセルＭＣａの第１端子（例えばドレイン端子）は、対応するローカルビット線ＬＢＬａによって共通接続されている。各メモリセルＭＣａの第２端子（例えばソース端子）は、ソース線によって共通接続されている。なお、図１には、１つのメモリセルＭＣａと、そのメモリセルＭＣａが接続された１本のワード線ＷＬａ及び１本のローカルビット線ＬＢＬａを示している。
【００１４】
例えば、図３には、メモリセルＭＣａとして８個のメモリセルＭ００〜Ｍ３１が示されている。また、ワード線ＷＬａとして４本のワード線ＷＬ０〜ＷＬ３が示されている。また、ローカルビット線ＬＢＬａとして２本のローカルビット線ＬＢＬ０，ＬＢＬ１が示されている。
【００１５】
メモリセルＭ００〜Ｍ３１は、浮遊ゲート（フローティングゲート）ＦＧを有する不揮発性のメモリセルである。行方向に並ぶメモリセルＭ００，Ｍ０１のゲート端子は、対応するワード線ＷＬ０に接続されている。同様に、行方向に並ぶメモリセルＭ１０，Ｍ１１のゲート端子は、対応するワード線ＷＬ１に接続されている。行方向に並ぶメモリセルＭ２０，Ｍ２１のゲート端子は、対応するワード線ＷＬ２に接続されている。行方向に並ぶメモリセルＭ３０，Ｍ３１のゲート端子は、対応するワード線ＷＬ３に接続されている。列方向に並ぶメモリセルＭ００，Ｍ１０，Ｍ２０，Ｍ３０の第１端子（ドレイン端子）はローカルビット線ＬＢＬ０に接続されている。同様に、列方向に並ぶメモリセルＭ０１，Ｍ１１，Ｍ２１，Ｍ３１の第１端子（ドレイン端子）はローカルビット線ＬＢＬ１に接続されている。各メモリセルＭ００〜Ｍ３１の第２端子（ソース端子）はソース線ＳＬに接続されている。
【００１６】
第２のセクタＳＥＣｂは、マトリックス状に配列された複数のメモリセルＭＣｂを有している。メモリセルＭＣｂの各行に対応して、行方向に延在する複数のワード線ＷＬｂが設けられ、行方向に並ぶメモリセルＭＣｂのゲート端子は、対応するワード線ＷＬｂによって共通接続されている。メモリセルＭＣｂの各列に対応して、列方向に延在する複数のローカルビット線ＬＢＬｂが設けられ、列方向に並ぶメモリセルＭＣｂの第１端子（例えばドレイン端子）は、対応するローカルビット線ＬＢＬｂによって共通接続されている。各メモリセルＭＣｂの第２端子（例えばソース端子）は、ソース線によって共通接続されている。なお、図１には、第１のセクタＳＥＣａと同様に、１つのメモリセルＭＣｂと、そのメモリセルＭＣｂが接続された１本のワード線ＷＬｂ及び１本のローカルビット線ＬＢＬｂを示している。また、メモリセルＭＣｂは、第１のセクタＳＥＣａに含まれるメモリセルＭＣａと同様に、浮遊ゲートを有する電界効果トランジスタである。メモリセルＭＣｂの各端子とワード線ＷＬｂ、ローカルビット線ＬＢＬｂ、ソース線の接続は、第１のセクタＳＥＣａと同様であるため、図面及び説明を省略する。
【００１７】
第３のセクタＳＥＣｃは、第１のセクタＳＥＣａと同数のメモリセルＭＣｃを有し、複数のメモリセルＭＣｃは、第１のセクタＳＥＣａと同じ行数及び同じ列数によってマトリックス状に配列されている。メモリセルＭＣｃは、第１のセクタＳＥＣａに含まれるメモリセルＭＣａと同様に、浮遊ゲートを有する電界効果トランジスタである。メモリセルＭＣｃの各端子とワード線ＷＬｃ、ローカルビット線ＬＢＬｃ、ソース線の接続は、第１のセクタＳＥＣａと同様であるため、図面及び説明を省略する。
【００１８】
第４のセクタＳＥＣｄは、第２のセクタＳＥＣｂと同数のメモリセルＭＣｄを有し、複数のメモリセルＭＣｄは、第２のセクタＳＥＣｂと同じ行数及び同じ列数によってマトリックス状に配列されている。メモリセルＭＣｄは、第２のセクタＳＥＣｂに含まれるメモリセルＭＣｂと同様に、浮遊ゲートを有する電界効果トランジスタである。メモリセルＭＣｄの各端子とワード線ＷＬｄ、ローカルビット線ＬＢＬｄ、ソース線の接続は、第２のセクタＳＥＣｂと同様であるため、図面及び説明を省略する。
【００１９】
第１のセクタＳＥＣａと第３のセクタＳＥＣｃは、第１のウェル１１ａに形成されている。同様に、第２のセクタＳＥＣｂと第４のセクタＳＥＣｄは、第２のウェル１１ｂに形成されている。各ウェル１１ａ，１１ｂは、例えばホウ素（Ｂ）などのｐ型不純物を添加したＰウェルである。
【００２０】
不揮発性のメモリセルに対する、消去動作、つまりメモリセルに記憶された情報（データ）を消去する際、メモリセルのゲートに所定の電圧（例えば、−１０Ｖ）が印加され、メモリセルが形成されたウェルに所定の電圧（例えば、＋１０Ｖ）が印加される。従って、１つのウェルに形成された複数のメモリセルについて、同時に情報の消去が行われる。また、ウェルに所定の電圧が供給されるため、そのウェルに形成された複数のメモリセルにおける消去後の電気的特性は、互いに同じとなる。
【００２１】
つまり、図１に示すメモリ１０において、第１のセクタＳＥＣａと第３のセクタＳＥＣｃに対して、同時に消去が行われる。そして、第１のセクタＳＥＣａに含まれる複数のメモリセルＭＣａと、第３のセクタＳＥＣｃに含まれる複数のメモリセルＭＣｃは、消去後の電気的特性が互いに同じとなる。同様に、第２のセクタＳＥＣｂと第４のセクタＳＥＣｄに対して、同時に消去が行われる。そして、第２のセクタＳＥＣｂに含まれる複数のメモリセルＭＣｂと、第４のセクタＳＥＣｄに含まれる複数のメモリセルＭＣｄは、消去後の電気的特性が互いに同じとなる。
【００２２】
第１のセクタＳＥＣａのワード線ＷＬａと第２のセクタＳＥＣｂのワード線ＷＬｂは第１の行デコーダ１２ａに接続されている。第３のセクタＳＥＣｃのワード線ＷＬｃと、第４のセクタＳＥＣｄのワード線ＷＬｄは第２の行デコーダ１２ｂに接続されている。
【００２３】
第１の行デコーダ１２ａと第２の行デコーダ１２ｂには、アドレス信号ＡＤＲと、読み出し制御回路１６から出力される制御信号Ｓ１ａ，Ｓ１ｂがそれぞれ供給される。
第１の行デコーダ１２ａは、制御信号Ｓ１ａに応答して活性化又は非活性化する。セクタデコーダ１３０ａは、アドレス信号ＡＤＲに応じた選択信号ＳＳＬ０ａあるいはＳＳＬ１ａを生成する。また、活性化した第１の行デコーダ１２ａは、アドレス信号ＡＤＲに応じて、セクタＳＥＣａの複数のワード線ＷＬａあるいはセクタＳＥＣｂの複数のワード線ＷＬｂのうちの１つを活性化する。
【００２４】
活性化されたワード線ＷＬａ，ＷＬｂに接続されたメモリセルＭＣａ，ＭＣｂが動作の対象である。活性化されたワード線ＷＬａ，ＷＬｂに接続されたメモリセルＭＣａ，ＭＣｂを［選択セル］と呼び、活性化されていないワード線ＷＬａ，ＷＬｂに接続されたメモリセルＭＣａ，ＭＣｂを［非選択セル］と呼ぶ。活性化は、ワード線ＷＬａ，ＷＬｂのレベルを所定レベル（例えば、グランドレベル）から動作に応じた電圧レベルへと変化させることであり、非活性化は、ワード線ＷＬａ，ＷＬｂのレベルを所定レベルへ変化させることである。
【００２５】
同様に、第２の行デコーダ１２ｂは、制御信号Ｓ１ｂに応答して活性化又は非活性化する。セクタデコーダ１３０ｂは、アドレス信号ＡＤＲに応じた選択信号ＳＳＬ０ｂあるいはＳＳＬ１ｂを生成する。また、活性化した第２の行デコーダ１２ｂは、アドレス信号ＡＤＲに応じて、セクタＳＥＣｃの複数のワード線ＷＬｃあるいはセクタＳＥＣｄの複数のワード線ＷＬｄのうちの１つを活性化する。
【００２６】
活性化されたワード線ＷＬｃ，ＷＬｄに接続されたメモリセルＭＣｃ，ＭＣｄが動作の対象である。活性化されたワード線ＷＬｃ，ＷＬｄに接続されたメモリセルＭＣｃ，ＭＣｄを［選択セル］と呼び、活性化されていないワード線ＷＬｃ，ＷＬｄに接続されたメモリセルＭＣｃ，ＭＣｄを［非選択セル］と呼ぶ。活性化は、ワード線ＷＬｃ，ＷＬｄのレベルを所定レベル（例えば、グランドレベル）から動作に応じた電圧レベルへと変化させることであり、非活性化は、ワード線ＷＬｃ，ＷＬｄのレベルを所定レベルへ変化させることである。
【００２７】
第１のセクタＳＥＣａのローカルビット線ＬＢＬａと、第３のセクタＳＥＣｃのローカルビット線ＬＢＬｃは第１のセクタスイッチ１３ａに接続されている。第２のセクタＳＥＣｂのローカルビット線ＬＢＬｂと、第４のセクタＳＥＣｄのローカルビット線ＬＢＬｄは第２のセクタスイッチ１３ｂに接続されている。
【００２８】
図２に示すように、第１のセクタスイッチ１３ａは、第１のセクタＳＥＣａに対応するローカルビット線ＬＢＬａとグローバルビット線ＧＢＬａとの間に接続されたトランジスタＴＲａを含む。また、第１のセクタスイッチ１３ａは、第３のセクタＳＥＣｃに対応するローカルビット線ＬＢＬｃとグローバルビット線ＧＢＬｂとの間に接続されたトランジスタＴＲｂを含む。なお、図示しないが、複数のローカルビット線ＬＢＬａと、複数のローカルビット線ＬＢＬａに対応する複数のグローバルビット線ＧＢＬａの間に同様のトランジスタがそれぞれ接続されている。また、複数のローカルビット線ＬＢＬｃと複数のグローバルビット線ＧＢＬｂの間に同様のトランジスタがそれぞれ接続されている。
【００２９】
トランジスタＴＲａは、セクタデコーダ１３０ａから供給される選択信号ＳＳＬ０ａに応答してオンオフし、トランジスタＴＲｂはセクタデコーダ１３０ｂから供給される選択信号ＳＳＬ０ｂに応答してオンオフする。即ち、第１のセクタスイッチ１３ａは、選択信号ＳＳＬ０ａに応答して、グローバルビット線ＧＢＬａに対して第１のセクタＳＥＣａのローカルビット線ＬＢＬａを接離する。同様に、第１のセクタスイッチ１３ａは、選択信号ＳＳＬ０ｂに応答して、グローバルビット線ＧＢＬｂに対して第３のセクタＳＥＣｃのローカルビット線ＬＢＬｃを接離する。
【００３０】
図１に示す第２のセクタスイッチ１３ｂの構成は、第１のセクタスイッチ１３ａの構成と同様である。第２のセクタスイッチ１３ｂは、選択信号ＳＳＬ１ａに応答して、グローバルビット線ＧＢＬａに対して第２のセクタＳＥＣｂのローカルビット線ＬＢＬｂを接離する。また、第２のセクタスイッチ１３ｂは、選択信号ＳＳＬ１ｂに応答して、グローバルビット線ＧＢＬｂに対して、第４のセクタＳＥＣｄのローカルビット線ＬＢＬｄを接離する。
【００３１】
第１のセクタＳＥＣａと第２のセクタＳＥＣｂに対応する複数のグローバルビット線ＧＢＬａは第１の列デコーダ１４ａに接続されている。第３のセクタＳＥＣｃと第４のセクタＳＥＣｄに対応する複数のグローバルビット線ＧＢＬｂは第２の列デコーダ１４ｂに接続されている。
【００３２】
書き込み制御回路１５は、制御信号ＣＳに基づいて、プログラム動作時に活性化する。活性化した書き込み制御回路１５は、入力データＤＩに応じた信号ＤＩａを列デコーダ１４ａ，１４ｂに出力する。書き込み制御回路１５は、第１の制御回路の一例である。
【００３３】
第１の列デコーダ１４ａは、アドレス信号ＡＤＲに応じて、複数のグローバルビット線ＧＢＬａのうちの１つを選択する。そして、第１の列デコーダ１４ａは、プログラム動作のとき、書き込み制御回路１５から供給される書き込みデータを、選択したグローバルビット線ＧＢＬａに供給する。また、第１の列デコーダ１４ａは、読出動作のとき、選択したグローバルビット線ＧＢＬａを、センス回路１７の第１端子に接続する。
【００３４】
第２の列デコーダ１４ｂは、アドレス信号ＡＤＲに応じて、複数のグローバルビット線ＧＢＬｂのうちの１つを選択する。そして、第２の列デコーダ１４ｂは、プログラム動作のとき、書き込み制御回路１５から供給される書き込みデータを、選択したグローバルビット線ＧＢＬｂに供給する。また、第２の列デコーダ１４ｂは、読出動作のとき、選択したグローバルビット線ＧＢＬｂを、センス回路１７の第２端子に接続する。
【００３５】
読み出し制御回路１６は、制御信号ＣＳとアドレス信号ＡＤＲに基づいて、各動作に応じて制御信号を生成する。読み出し制御回路１６は第２の制御回路の一例である。
読み出し制御回路１６は、第１の行デコーダ１２ａと第２の行デコーダ１２ｂに対する制御信号Ｓ１ａ，Ｓ１ｂを生成する。読み出し制御回路１６は、プログラム動作のとき、第１の行デコーダ１２ａと第２の行デコーダ１２ｂを活性化するように制御信号Ｓ１ａ．Ｓ１ｂを生成する。制御信号Ｓ１ａに応答して活性化した第１の行デコーダ１２ａは、アドレス信号ＡＤＲに応じたワード線を活性化する。制御信号Ｓ１ｂに応答して活性化した第２の行デコーダ１２ｂは、アドレス信号ＡＤＲに応じたワード線を活性化する。つまり、第１のセクタＳＥＣａのワード線ＷＬａと、第３のセクタＳＥＣｃのワード線ＷＬｃが、同時に活性化される。また、第２のセクタＳＥＣｂのワード線ＷＬｂと、第４のセクタＳＥＣｄのワード線ＷＬｄが、同時に活性化される。
【００３６】
また、読み出し制御回路１６は、プログラム動作におけるデータ確認のとき、データ読出セクタのワード線を活性化し、リファレンスセクタのワード線を活性化しないように、制御信号Ｓ１ａ，Ｓ１ｂを生成する。更に、プログラム動作におけるデータ確認のとき、読み出し制御回路１６は、データ読出セクタとリファレンスセクタを交互に設定する。
【００３７】
また、読み出し制御回路１６は、読み出し動作のとき、データ読出セクタのワード線を活性化し、リファレンスセクタのワード線を活性化しないように、制御信号Ｓ１ａ，Ｓ１ｂを生成する。
【００３８】
メモリ１０は、１つのウェル１１ａに形成された２つのセクタＳＥＣａ，ＳＥＣｃのうちの何れか一方をデータ読出セクタとし、２つのセクタＳＥＣａ，ＳＥＣｃのうちの何れか他方をリファレンスセクタとする。同様に、メモリ１０は、１つのウェル１１ｂに形成された２つのセクタＳＥＣｂ，ＳＥＣｄのうちの何れか一方をデータ読出セクタとし、２つのセクタＳＥＣｂ，ＳＥＣｄのうちの何れか他方をリファレンスセクタとする。
【００３９】
データ読み出しセクタとリファレンスセクタは、例えば、アドレス信号ＡＤＲの最上位ビットＡｍと制御信号ＣＳに基づいて設定される。制御信号ＣＳは、１つのウェルに形成された２つのセクタのうちの１つのセクタにリファレンスセクタを設定するか否かを示す信号（又は、複数の信号のレベルにより設定されるモード）と、セクタの設定を切替える情報を示す信号（切換信号）を含む。この設定信号がリファレンスセクタを設定する旨を示す場合［第１のモード］、読出動作において、切換信号に応じて、データ読み出しセクタとリファレンスセクタが設定される。例えば、切換信号が「０」の場合、第１及び第２のセクタＳＥＣａ，ＳＥＣｂをデータ読み出しセクタとし、第３及び第４のセクタＳＥＣｃ，ＳＥＣｄをリファレンスセクタとする。また、切換信号が「１」の場合、第１及び第２のセクタＳＥＣａ，ＳＥＣｂをリファレンスセクタとし、第３及び第４のセクタＳＥＣｃ，ＳＥＣｄをデータ読出セクタとする。つまり、この［第１のモード］において、切換信号により、データ読み出しセクタとリファレンスセクタが切換えられる。
【００４０】
データ読出セクタに設定されたセクタのワード線が接続されたデコーダは制御信号に応じて活性化し、リファレンスセクタに設定されたセクタのワード線が接続されたデコーダは、制御信号に応じて非活性となる。
【００４１】
なお、この［第１のモード］において、プログラム動作のとき、上記したように、第１及び第２の行デコーダ１２ａ，１２ｂと第１及び第２の列デコーダ１４ａ，１４ｂはそれぞれ活性化される。つまり、１つのウェルに形成された２つのセクタＳＥＣａ，ＳＥＣｃ（ＳＥＣｂ，ＳＥＣｄ）が同時に選択される。
【００４２】
また、設定信号がリファレンスセクタを設定しない旨を示す場合［第２のモード］、プログラム動作と読出動作において、最上位ビットＡｍは、第１の行デコーダ１２ａ及び第１の列デコーダ１４ａと、第２の行デコーダ１２ｂと第２の列デコーダ１４ｂの組のうちの何れか一方を活性化し、何れか他方を非活性とするために用いられる。例えば、最上位ビットＡｍが「０」の場合、第１の行デコーダ１２ａと第１の列デコーダ１４ａを活性化し、第２の行デコーダ１２ｂと第２の列デコーダ１４ｂを非活性とする。また、最上位ビットＡｍが「１」の場合、逆に、第１の行デコーダ１２ａと第１の列デコーダ１４ａを非活性とし、第２の行デコーダ１２ｂと第２の列デコーダ１４ｂを活性化する。これにより、セクタＳＥＣａ〜ＳＥＣｄのメモリセルに対してアクセスする（データを読み出す）ことが可能となり、［第１のモード］と比べてメモリ容量が２倍になる。
【００４３】
基準電流生成回路１８は、アドレス信号ＡＤＲにより選択されるメモリセルのデータ（状態）を判定し、その判定に基づいて出力データＤＯを生成するために用いられるリファレンス電流ＩＲＥＦを生成する回路である。基準電流生成回路１８は、読み出し制御回路１６が出力する制御信号Ｓ３に応答してリファレンス電流ＩＲＥＦを生成する。このリファレンス電流ＩＲＥＦは、第１のスイッチ１９ａを介してセンス回路１７の第１端子に供給される。また、リファレンス電流ＩＲＥＦは、第２のスイッチ１９ｂを介してセンス回路１７の第２端子に供給される。
【００４４】
センス回路１７は、読み出し制御回路１６から出力される制御信号Ｓ２により活性化し、第１端子に流れる電流と、第２端子に流れる電流を比較し、比較結果（電流差）に応じたレベルの出力データＤＯを出力する。例えば、センス回路１７は、第１の端子にリファレンス電流ＩＲＥＦを含む電流が流れるとき、第１の端子に流れる電流よりも所定電流以上多い電流が第２端子に流れるときにデータ「１」の出力データＤＯを生成する。また、センス回路１７は、同じ条件において、第１の端子に流れる電流よりも所定電流以上少ない電流が第２端子に流れるときにデータ「０」の出力データＤＯを生成する。
【００４５】
次に、このメモリ１０の作用を説明する。
［第１のモード］
例えば、第１のセクタＳＥＣａと第２のセクタＳＥＣｂをデータ読出セクタとし、第３のセクタＳＥＣｃと第４のセクタＳＥＣｄをリファレンスセクタとする。
【００４６】
プログラム動作において、セクタデコーダ１３０ａは、アドレス信号ＡＤＲに応じた選択信号ＳＳＬ０ａあるいはＳＳＬ１ａを生成する。また、セクタデコーダ１３０ｂは、アドレス信号ＡＤＲに応じた選択信号ＳＳＬ０ｂあるいはＳＳＬ１ｂを生成する。例えば、選択信号ＳＳＬ０ａにより、第１のセクタスイッチ１３ａは、第１のセクタＳＥＣａのローカルビット線ＬＢＬａをグローバルビット線ＧＢＬａに接続し、選択信号ＳＳＬ０ｂにより、第３のセクタＳＥＣｃのローカルビット線ＬＢＬｃをグローバルビット線ＧＢＬｂに接続する。また、活性化した第１の行デコーダ１２ａは、アドレス信号ＡＤＲに応じたワード線ＷＬａを活性化する。同様に、活性化した第２の行デコーダ１２ｂは、アドレス信号ＡＤＲに応じたワード線ＷＬｃを活性化する。
【００４７】
第１の列デコーダ１４ａと第２の列デコーダ１４ｂは、それぞれ活性化し、アドレス信号ＡＤＲに応じたグローバルビット線ＧＢＬａ，ＧＢＬｂを選択する。書き込み制御回路１５は、入力データＤＩに応じた信号を第１の列デコーダ１４ａと第２の列デコーダ１４ｂに供給する。
【００４８】
書き込み制御回路から供給される信号は、グローバルビット線ＧＢＬａを介してローカルビット線ＬＢＬａに供給される。そして、ローカルビット線ＬＢＬａに接続された複数のメモリセルＭＣａのうち、活性化したワード線ＷＬａにより選択されたメモリセルＭＣａの浮遊ゲートＦＧに電子が注入される。
【００４９】
同様に、書き込み制御回路から供給される信号は、グローバルビット線ＧＢＬｂを介してローカルビット線ＬＢＬｃに供給される。そして、ローカルビット線ＬＢＬｃに接続された複数のメモリセルＭＣｃのうち、活性化したワード線ＷＬｃにより選択されたメモリセルＭＣｃの浮遊ゲートＦＧに電子が注入される。
【００５０】
メモリセルＭＣａ，ＭＣｃの電気的特性（しきい値）は、浮遊ゲートＦＧに注入される電子の量に応じて変化する。例えば、図４に示す曲線Ｌ（１）は、消去状態のメモリセルにおけるワード線の電圧に対するセル電流Ｉｄの変化を示す。曲線Ｌ（０）は、データ「０」を保持したメモリセルにおけるセル電流Ｉｄの変化を示す。メモリセルの特性は、浮遊ゲートに電子を注入するに従って、曲線Ｌ（１）の状態から曲線Ｌ（０）の状態へと変化する。浮遊ゲートに対する電子の注入度合いを確認するため、プログラムしているメモリセルにおけるセル電流Ｉｄと、リファレンス電流ＩＲＥＦと比較する。例えば、ワード線ＷＬの電圧をＶ１とすると、消去状態のメモリセルにおけるセル電流Ｉｄはリファレンス電流ＩＲＥＦより多く、データ「０」を保持したメモリセルにおけるセル電流Ｉｄはリファレンス電流ＩＲＥＦより少ない。なお、図４において、Ｖ２は、非選択のワード線ＷＬにおける電圧ＶＷＬを示す。従って、プログラムを確認するメモリセルのセル電流Ｉｄがリファレンス電流ＩＲＥＦより少なく、その電流差が所定の電流量以上となるまで、プログラムと確認を繰り返す。電流差が所定の電流以上になると、プログラムを終了する。
【００５１】
このメモリ１０において、１つのウェルに形成された２つのセクタに含まれるメモリセルに対して同時にプログラムを行う。従って、２つのセクタにおけるメモリセルについて、確認を行う必要がある。例えば、第１のセクタＳＥＣａをデータ読出セクタ、第３のセクタＳＥＣｃをリファレンスセクタとし、第１のセクタＳＥＣａのメモリセルＭＣａの書き込み状態を確認する。次いで、第１のセクタＳＥＣａをリファレンスセクタ、第３のセクタＳＥＣｃをデータ読出セクタとし、第３のセクタＳＥＣｃのメモリセルＭＣｃの書き込み状態を確認する。
【００５２】
つまり、メモリセルＭＣａは、データ「０」を保持した状態となる。また、メモリセルＭＣｃは、データ「０」を保持した状態となる。
このように、プログラム動作（書き込み確認）において、第１のセクタＳＥＣａに含まれるメモリセルＭＣａの状態と，第３のセクタＳＥＣｃに含まれるメモリセルＭＣｃの状態は、互いに同じ状態となる。これらのメモリセルＭＣａ，ＭＣｃは、１つのアドレス信号ＡＤＲによりアクセスされる。そして、これらのメモリセルＭＣａ，ＭＣｃが接側されたローカルビット線ＬＢＬａ、ＬＢＬｃに接続された他のメモリセルについても、同様である。つまり、第１のセクタＳＥＣａにおいて各ローカルビット線ＬＢＬａに接続されたメモリセルＭＣａの状態と、第３のセクタＳＥＣｃにおいて各ローカルビット線ＬＢＬｃに接続されたメモリセルＭＣｃの状態は、互いに等しい。つまり、１本のローカルビット線ＬＢＬａにおいて、データ「０」が書き込まれたメモリセルＭＣａの数は、対応する１本のローカルビット線ＬＢＬｃにおいてデータ「０」が書き込まれたメモリセルＭＣｃの数と等しい。言い換えれば、１本のローカルビット線ＬＢＬａにおいて、データ「１」の状態（消去状態）であるメモリセルＭＣａの数は、対応する１本のローカルビット線ＬＢＬｃにおいてデータ「１」の状態（消去状態）であるメモリセルＭＣｃの数と等しい。
【００５３】
データ「１」の状態であるメモリセルのしきい値は、データ「０」の状態であるメモリセルのしきい値より低い。従って、データ「１」の状態であるメモリセルは、データ「０」の状態であるメモリセルよりリーク電流が流れやすい状態である。そして、ローカルビット線には、データ「１」の状態であるメモリセルの数に応じたリーク電流が流れる。従って、第１のセクタＳＥＣａに対応するローカルビット線ＬＢＬａに流れるリーク電流の量は、第３のセクタＳＥＣｃに対応するローカルビット線ＬＢＬｃに流れるリーク電流の量とほぼ等しい。
【００５４】
センス回路１７の第１端子には、書き込みを確認するメモリセルＭＣａに流れるセル電流と、ローカルビット線ＬＢＬａに流れるリーク電流が流れる。一方、センス回路１７の第２端子には、ローカルビット線ＬＢＬｃに流れるリーク電流と、基準電流生成回路１８により生成されたリファレンス電流ＩＲＥＦが流れる。つまり、図５に示すように、リファレンス電流ＩＲＥＦに対して、温度と消去状態のメモリセルの数に応じたリファレンス電流ＩＲ２を生成する。
【００５５】
センス回路１７は、このリファレンス電流ＩＲ２と、書き込みを確認するメモリセルＭＣａが接続されたグローバルビット線ＧＢＬａに流れる電流とを比較する。上記したように、ローカルビット線ＬＢＬａに流れるリーク電流の量と、ローカルビット線ＬＢＬｃに流れるリーク電流の量はほぼ等しい。従って、センス回路１７において、第１端子に流れる電流と第２端子に流れる電流の差は、選択されたメモリセルのセル電流とリファレンス電流ＩＲＥＦの差にほぼ等しい。このため、センス回路１７の第１端子と第２端子のそれぞれに流れる電流量の差により、書き込みを確認するメモリセルＭＣａにおける電子の注入度合いを確認することができる。メモリセルＭＣｃについても同様である。そして、電流差が所定の電流量以上になると、メモリセルＭＣａ，ＭＣｃに対するプログラムを終了する。
【００５６】
上記のリファレンス電流ＩＲ２は、温度と消去状態のメモリセルの数に応じて変化する。例えば、１本のローカルビット線ＬＢＬａに接続された複数のメモリセルＭＣａのうち、多くのメモリセルＭＣａに対してプログラムが行われる、つまりデータ「０」の状態であるメモリセルＭＣａの数が多くなると、図６に示すように、リーク電流は少なくなるため、各メモリセルの特性（セル電流Ｉｄ）も少なくなる。そして、リファレンス電流ＩＲ２の値は、小さくなってリファレンス電流ＩＲＥＦの値に近づく。このような状態のとき、上記と同様に、セル電流とリファレンス電流ＩＲ２を比較することにより、メモリセルの書き込み状態を判定することができる。
【００５７】
読出動作において、第１のセクタＳＥＣａと第２のセクタＳＥＣｂがデータ読出セクタに設定され、第３のセクタＳＥＣｃと第４のセクタＳＥＣｄがリファレンスセクタに設定されている。
【００５８】
第１の行デコーダ１２ａは、制御信号Ｓ１ａに応答して活性化し、第２の行デコーダ１２ｂは、制御信号Ｓ１ｂに応答して非活性となる。
第１のスイッチ１９ａは、制御信号Ｓ１ａに応答してオフし、第２のスイッチ１９ｂは、制御信号Ｓ１ｂに応答してオンする。
【００５９】
第１の列デコーダ１４ａと第２の列デコーダ１４ｂは、それぞれ活性化し、アドレス信号ＡＤＲに応じたグローバルビット線ＧＢＬａ，ＧＢＬｂをセンス回路１７に接続する。
セクタデコーダ１３０ａは、アドレス信号ＡＤＲに応じた選択信号ＳＳＬ０ａあるいはＳＳＬ１ａを生成する。また、セクタデコーダ１３０ｂは、アドレス信号ＡＤＲに応じた選択信号ＳＳＬ０ｂあるいはＳＳＬ１ｂを生成する。例えば、選択信号ＳＳＬ０ａにより、第１のセクタスイッチ１３ａは、第１のセクタＳＥＣａのローカルビット線ＬＢＬａをグローバルビット線ＧＢＬａに接続し、選択信号ＳＳＬ０ｂにより、第３のセクタＳＥＣｃのローカルビット線ＬＢＬｃをグローバルビット線ＧＢＬｂに接続する。また、活性化した第１の行デコーダ１２ａは、アドレス信号ＡＤＲに応じたワード線ＷＬａを活性化する。
【００６０】
センス回路１７の第１端子は、グローバルビット線ＧＢＬａを介してローカルビット線ＬＢＬａに接続される。センス回路１７の第２端子は、グローバルビット線ＧＢＬｂを介してローカルビット線ＬＢＬｃに接続される。
【００６１】
上記したように、第１のセクタＳＥＣａに対応するローカルビット線ＬＢＬａにおいてデータ「１」の状態（消去状態）であるメモリセルＭＣａの数は、第３のセクタＳＥＣｃに対応するローカルビット線ＬＢＬｃにおいてデータ「１」の状態（消去状態）であるメモリセルＭＣｃの数と等しい。データ「１」の状態であるメモリセルのしきい値は、データ「０」の状態であるメモリセルのしきい値より低い。従って、データ「１」の状態であるメモリセルは、データ「０」の状態であるメモリセルよりリーク電流が流れやすい状態である。そして、ローカルビット線には、データ「１」の状態であるメモリセルの数に応じたリーク電流が流れる。従って、第１のセクタＳＥＣａに対応するローカルビット線ＬＢＬａに流れるリーク電流の量は、第３のセクタＳＥＣｃに対応するローカルビット線ＬＢＬｃに流れるリーク電流の量とほぼ等しい。
【００６２】
センス回路１７の第１端子には、選択されたメモリセルＭＣａに流れるセル電流と、ローカルビット線ＬＢＬａに流れるリーク電流が流れる。一方、センス回路１７の第２端子には、ローカルビット線ＬＢＬｃに流れるリーク電流と、基準電流生成回路１８により生成されたリファレンス電流ＩＲＥＦが流れる。
【００６３】
上記したように、ローカルビット線ＬＢＬａに流れるリーク電流の量と、ローカルビット線ＬＢＬｃに流れるリーク電流の量はほぼ等しい。従って、センス回路１７において、第１端子に流れる電流と第２端子に流れる電流の差は、選択されたメモリセルのセル電流とリファレンス電流ＩＲＥＦの差にほぼ等しい。従って、センス回路１７は、セル電流とリファレンス電流ＩＲＥＦの差に応じたレベルの出力データＤＯを生成する。
【００６４】
上記のメモリ１０は、例えば、図７に示す半導体装置３０に搭載される。この半導体装置３０は、ＣＰＵ（主回路）３１、メモリ（半導体メモリ）１０，３２、周辺回路３３を含むシングルチップマイクロコンピュータである。ＣＰＵ３１、メモリ１０，３２、周辺回路３３は、バス３４を介して互いに接続されている。メモリ３２は、例えばＲＡＭ（Random Access Memory）等の揮発性半導体メモリである。周辺回路３３は、タイマ、ＤＭＡＣ、シリアルインタフェース回路等の回路である。メモリ１０，３２のアドレス空間は、ＣＰＵ３１によりアクセス可能なアドレス空間に割り当てられている。半導体装置に複数の周辺回路３３が備えられていても良く、また周辺回路３３が省略されていてもよい。
【００６５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）プログラム動作において、第１の行デコーダ１２ａと第２の行デコーダ１２ｂを活性化する。入力データＤＩは、第１の行デコーダ１２ａにより選択されたメモリセルＭＣａあるいはＭＣｂと、第２の行デコーダ１２ｂにより選択されたメモリセルＭＣｃあるいはＭＣｄに書き込まれる。従って、第１のセクタＳＥＣａにおいて、１つのローカルビット線ＬＢＬａに接続された複数のメモリセルＭＣａそれぞれの状態（書き込み状態、消去状態）と、第３のセクタＳＥＣｃにおいてそのローカルビット線ＬＢＬａと同じアドレス信号ＡＤＲにより選択されるローカルビット線ＬＢＬｃに接続された複数のメモリセルＭＣｃそれぞれの状態（書き込み状態、消去状態）は、互いに等しい。第２のセクタＳＥＣｂと第３のセクタＳＥＣｄにおいても同様である。
【００６６】
データの読み出しにおいて、ローカルビット線ＬＢＬａに接続されたメモリセルＭＣａが選択されるとき、対応する（アドレスが等しい）メモリセルＭＣｃが接続されたローカルビット線ＬＢＬｃが選択される。
【００６７】
センス回路１７は、選択されたメモリセルＭＣａが接続されたローカルビット線ＬＢＬａ（グローバルビット線ＧＢＬａ）に流れるセル電流（第１の電流）と、対応するローカルビット線ＬＢＬｃ（グローバルビット線ＧＢＬｂ）に流れる電流とリファレンス電流ＩＲＥＦを合成した電流（第２の電流）を比較した結果に応じた出力データＤＯを生成する。
【００６８】
ローカルビット線ＬＢＬａに接続された複数のメモリセルＭＣａの状態は、ローカルビット線ＬＢＬｃに接続された複数のメモリセルＭＣｃの状態と等しい。つまり、ローカルビット線ＬＢＬａに接続された消去状態のメモリセルＭＣａの数は、ローカルビット線ＬＢＬｃに接続された消去状態のメモリセルＭＣｃの数と等しい。従って、ローカルビット線ＬＢＬａに流れるリーク電流の量と、ローカルビット線ＬＢＬｃに流れるリーク電流の量は、温度が変化しても互いに等しい。従って、センス回路１７が比較する第１の電流と第２の電流の差は、選択されたメモリセルＭＣａにより流れるセル電流とリファレンス電流ＩＲＥＦの差にほぼ等しい。このため、温度や消去状態のメモリセルの数が変化しても、センス回路１７は選択されたメモリセルＭＣａの状態（書き込み状態又は消去状態）に応じた出力データＤＯを生成することができる。
【００６９】
（２）読み出し制御回路１６は、制御信号ＣＳに基づいて、データ読出セクタとリファレンスセクタを切り換える機能を持つ。例えば、不揮発性メモリは、頻繁な読み出し動作による経時変化により、データの損失が発生する場合がある。データの損失に対応する方法の一つに、パリティビットを用意する方法がある。パリティビットは、１ビット又は２ビット程度のデータの損失に対応することができる。しかし、例えば３ビット以上のデータの損失に対応することは難しい。
【００７０】
このメモリ１０の場合、第１のセクタＳＥＣａと同じデータが第３のセクタＳＥＣｃに書き込まれ、第２のセクタＳＥＣｂと同じデータが第４のセクタＳＥＣｄに書き込まれる。第１のセクタＳＥＣａと第２のセクタＳＥＣｂをデータ読出セクタとした場合、第３のセクタＳＥＣｃのワード線ＷＬｃと第４のセクタＳＥＣｄのワード線ＷＬｄは、データの読み出しにおいて、常に非活性の状態である。このため、第３のセクタＳＥＣｃと第４のセクタＳＥＣｄには、頻繁な読み出し動作による経時変化は生じない。従って、第１のセクタＳＥＣａ又は第２のセクタＳＥＣｂにおいてデータの損失が発生した場合、第３のセクタＳＥＣｃと第４のセクタＳＥＣｄをデータ読出セクタとすることにより、正しい情報を得ることが可能となる。
【００７１】
尚、上記実施形態は、以下の態様で実施してもよい。
・データ読出セクタとリファレンスセクタを、アドレス信号ＡＤＲに基づいて設定するようにしてもよい。設定には、例えば、アドレス信号ＡＤＲの最上位ビットＡｍを用いる。例えば、最上位ビットＡｍが「０」の場合、第１及び第２のセクタＳＥＣａ，ＳＥＣｂをデータ読み出しセクタとし、第３及び第４のセクタＳＥＣｃ，ＳＥＣｄをリファレンスセクタとする。また、最上位ビットＡｍが「１」の場合、第１及び第２のセクタＳＥＣａ，ＳＥＣｂをリファレンスセクタとし、第３及び第４のセクタＳＥＣｃ，ＳＥＣｄをデータ読出セクタとする。
【００７２】
・上記形態では、図２に示すように、１つのウェル１１ａに対し、２つのセクタＳＥＣａ，ＳＥＣｃをワード線ＷＬａ，ＷＬｃの延在方向に配置した。これに対し、図８に示すように、ローカルビット線ＬＢＬａ，ＬＢＬｃの延在方向に配置してもよい。
【００７３】
・上記形態に対し、セクタの数を適宜変更してもよい。また、１つのウェルに形成するセクタの数を適宜変更してもよい。
【符号の説明】
【００７４】
１１ａ，１１ｂ  ウェル
１２ａ，１２ｂ  行デコーダ
１４ａ，１４ｂ  列デコーダ
１５  書き込み制御回路
１６  読み出し制御回路
１７  センス回路
１８  基準電流生成回路
ＭＣａ〜ＭＣｄ  メモリセル
ＬＢＬａ〜ＬＢＬｄ  ローカルビット線（ビット線）
ＡＤＲ  アドレス信号
ＤＩ  入力データ
ＤＯ  出力データ
ＳＥＣａ〜ＳＥＣｄ  セクタ
ＷＬａ〜ＷＬｄ  ワード線
ＩＲＥＦ  リファレンス電流
ＩＲ２  リファレンス電流 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005880242.tif 000006
【図６】
0005880242.tif 000007
【図７】
0005880242.tif 000008
【図８】
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