(57)【特許請求の範囲】
【請求項１】
各々ワード線とビット線の交差に対応させて設けられる複数の不揮発性メモリセルを含む不揮発性メモリセルアレイにおいて、
前記複数の不揮発性メモリセルには、
ビット線およびワード線を介した選択によりデータの書き込みおよび読み出しに使用され、データの読み出し時にビット線を介してセンスアンプに接続されるメインメモリセルと、
前記センスアンプからビット線を介して前記メインメモリセルに流れ込む電流との比較対象となる参照電流を生成するための参照メモリセルであって、予め第１の記憶状態とされた第１の参照メモリセルと前記第１の記憶状態とは異なる第２の記憶状態とされた第２の参照メモリセルと、が含まれ、
前記第１の参照メモリセルと前記第２の参照メモリセルを１つの参照メモリペアとし、前記各ワード線に前記参照メモリペアが１つずつ接続されており、
前記第１の参照メモリセルが列方向に並んだ第１の参照セル領域と、前記メインメモリセルがマトリクス状に配列されたメインセル領域と、前記第２の参照メモリセルが列方向に並んだ第２の参照セル領域とが行方向に当該順序で並ぶように、メインメモリセルおよび参照メモリセルが配列されている
ことを特徴とする不揮発性メモリセルアレイ。
【請求項２】
前記複数の不揮発性メモリセルの各々は、１つの抵抗変化素子と１つの選択用トランジスタとからなる不揮発性メモリセル、または１つの抵抗変化素子と２つの選択用トランジスタとからなる不揮発性メモリセルであり、各不揮発性メモリセルは列毎に配線されたビット線およびソース線の間に直列に介挿されていることを特徴とする請求項１に記載の不揮発性メモリセルアレイ。
【請求項３】
前記複数の不揮発性メモリセルの各々は、１つの抵抗変化素子と１つのダイオードとからなる不揮発性メモリセルであることを特徴とする請求項１に記載の不揮発性メモリセルアレイ。
【請求項４】
請求項１〜３の何れか１項に記載の不揮発性メモリセルアレイと、
前記参照メモリセルの出力電流に基づいて前記参照電流を生成して前記センスアンプへ供給する参照電流生成回路と、を有し、
前記参照電流生成回路は、
データの読み出し先として選択されるメインメモリセルと同一のワード線に接続されている参照メモリセルペアを構成する各参照メモリセルに流れ込む電流の平均を前記参照電流として出力する
ことを特徴とする不揮発性メモリ。
【請求項５】
前記参照電流生成回路は、
一方の電流経路に沿って前記第１の参照メモリセルに電流を流し込む第１のカレントミラー回路と、
一方の電流経路に沿って前記第２の参照メモリセルに電流を流し込む第２のカレントミラー回路と、
前記第１のカレントミラー回路の他方の電流経路に沿って流れる電流を２分流して得られる一方の電流と、前記第２のカレントミラー回路の他方の電流経路に沿って流れる電流を２分流して得られる一方の電流と、を加算して出力する加算回路と、
を有することを特徴とする請求項４に記載の不揮発性メモリ。
【請求項６】
マトリクス状に配列された複数の不揮発性メモリセルアレイであって、各不揮発性メモリセルアレイが、各々ワード線とビット線の交差に対応させて設けられる複数の不揮発性メモリセルを含み、前記複数の不揮発性メモリセルには、ビット線およびワード線を介した選択によりデータの書き込みおよび読み出しに使用され、データの読み出し時にビット線を介してセンスアンプに接続されるメインメモリセルと、前記センスアンプからビット線を介して前記メインメモリセルに流れ込む電流との比較対象となる参照電流を生成するための参照メモリセルと、が含まれる、複数の不揮発性メモリセルアレイと、
前記マトリクス状に配列された複数の不揮発性メモリセルアレイの列毎に設けられる参照電流生成回路であって、前記参照電流を生成する参照電流生成回路と、を有し、
前記各不揮発性メモリセルアレイにおける各ワード線には、予め第１の記憶状態とされた第１の参照メモリセルと前記第１の記憶状態とは異なる第２の記憶状態とされた第２の参照メモリセルとを１ペアとする参照メモリペアが１つ接続されており、
前記各不揮発性メモリセルアレイにおいては、前記第１の参照メモリセルが列方向に並んだ第１の参照セル領域と、メインメモリセルがマトリクス状に配列されたメインセル領域と、前記第２の参照メモリセルが列方向に並んだ第２の参照セル領域とが行方向に当該順序で並ぶように、メインメモリセルおよび参照メモリセルが配列されており、
前記列毎に設けられる参照電流生成回路の各々は、
データの読み出し先として選択されるメインメモリセルと同一のワード線に接続されている参照メモリペアを構成する各参照メモリセルに流れ込む電流の平均を前記参照電流として出力する
ことを特徴とする不揮発性メモリ。
【請求項７】
列方向に並んだ２つの不揮発性メモリセルアレイであって、各不揮発性メモリセルアレイが、各々ワード線とビット線の交差に対応させて設けられる複数の不揮発性メモリセルを含み、前記複数の不揮発性メモリセルには、ビット線およびワード線を介した選択によりデータの書き込みおよび読み出しに使用され、データの読み出し時にビット線を介してセンスアンプに接続されるメインメモリセルと、前記センスアンプからビット線を介して前記メインメモリセルに流れ込む電流との比較対象となる参照電流を生成するための参照メモリセルと、が含まれている、２つの不揮発性メモリセルアレイと、
前記２つの不揮発性メモリセルアレイの間に設けられる参照電流生成回路であって、前記参照電流を生成する参照電流生成回路とを、有し、
前記各不揮発性メモリセルアレイにおける各ワード線には、予め第１の記憶状態とされた第１の参照メモリセルと、前記第１の記憶状態とは異なる第２の記憶状態とされた第２の参照メモリセルとを１ペアとする参照メモリペアが１つ接続されており、
前記各不揮発性メモリセルアレイにおいては、前記第１の参照メモリセルが列方向に並んだ第１の参照セル領域と、メインメモリセルがマトリクス状に配列されたメインセル領域と、前記第２の参照メモリセルが列方向に並んだ第２の参照セル領域とが行方向に当該順序で並ぶように、メインメモリセルおよび参照メモリセルが配列されており、
前記参照電流生成回路は、
データの読み出し先として選択されるメインメモリセルと同一のワード線に接続されている参照メモリペアを構成する各参照メモリセルに流れ込む電流の平均を前記参照電流として出力する
ことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリセルからの出力信号を増幅するセンスアンプに参照電流を供給する手段に関する。
【背景技術】
【０００２】
近年、抵抗変化型素子を記憶素子として用いた抵抗変化型メモリが注目を集めている。抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１に開示されている。
【０００３】
図１３（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した不揮発性メモリセル（以下、単に「メモリセル」と呼ぶ）の構成と動作を示す図である。図１３（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図１３（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１３（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成するには、図１３（ａ）および（ｂ）に例示するように、ビット線ＢＬとソース線ＳＬの間に、ＭＴＪ素子と当該ＭＴＪ素子を選択するためのスイッチの役割を果たすＮチャネルトランジスタＴｓとを直列に介挿してメモリセルを構成すれば良い。以下、図１３（ａ）および（ｂ）に示す構成のメモリセルを、抵抗変化素子を意味する記号として“Ｒ”を、選択用トランジスタを意味する記号として“Ｔ”を用いて「１Ｒ１Ｔ構成のメモリ素子」と呼ぶ。
【０００４】
所望の不揮発性メモリセルのＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルの選択用トランジスタＴＳが接続されたワード線ＷＬに１．２Ｖの選択電圧を与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、上記ワード線ＷＬに１．２Ｖの選択電圧を与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。
【０００５】
一方、所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルの選択用トランジスタのゲートに接続されたワード線ＷＬに１．２Ｖの選択電圧を与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶している場合（低抵抗となっている場合）と同ＭＴＪ素子が“１”を記憶している場合（高抵抗となっている場合）とではＭＴＪ素子に流れ込む電流の大きさが異なる。例えば、低抵抗となっているＭＴＪ素子には１５μＡ程度の電流が流れ込む一方、高抵抗となっているＭＴＪ素子には１０μＡ程度の電流が流れ込む、といった具合である。従って、ＭＴＪ素子に流れ込む電流を検出して所定の参照電流（例えば、１２．５μＡなど、低抵抗となっているＭＴＪ素子に流れる電流と高抵抗となっているＭＴＪ素子に流れる電流の中間の電流値を有する電流）と大小比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。この参照電流の生成方式としては予め“０”または”１”の書き込まれた参照メモリセルを用意しておき、この参照メモリセルから作成する方式が提案されている（例えば、特許文献２、３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９２２７４号公報
【特許文献２】特開２０１０−２６２６９５号公報
【特許文献３】特開２００９−１８７６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２の図３に示された構成では、データの書き込み先および読み出し元となるメモリセル（以下、メインメモリセル）と参照メモリセルとが隣接する異なるメモリセルアレイに配置されている。この場合、ビット線からメインメモリセルを経てソース線に流れる電流の電流経路における配線抵抗と、ビット線から参照メモリセルを経てソース線に流れる電流の電流経路における配線抵抗とは一般に異なる。このため、ＭＴＪ素子の抵抗に比べて配線抵抗が支配的になると、読み出しマージンが減少して読み出し不良が起こる可能性が高くなる、といった不具合がある。また、特許文献２の図３に示された構成では、センスアンプ１個に対して参照メモリセル選択用のワード線を１本以上設けることが必要となる。このため、１６ビットのメモリセルからの読み出しを並列に行うメモリの場合、１６本以上の参照メモリセル選択用のワード線が必要となり、参照メモリセルが配置されたメモリセルアレイ（以下、参照メモリセルアレイ）の面積が大きくなる。参照メモリセルアレイの面積の増大を抑えるために１個の参照メモリセルを使い回して参照電流を生成することも考えられる。しかし、この場合、並列読み出しの対象となる複数のメインメモリセルからセンスアンプまでの配線距離がメインメモリセル間でばらつくのに対して、参照メモリセルからセンスアンプまでの配線距離は一定であるため、読み出しマージンの場所依存性が大きくなるといった問題がある。
【０００８】
また、記憶容量の大容量化にむけてメモリセルアレイを大きくすると、ＭＴＪ素子の抵抗に比べて配線抵抗が支配的になり、さらに読み出しマージンが減少して読み出し不良が起こる可能性がさらに高くなる。したがって、特許文献２或いは３に開示された技術の下で十分な信頼性を確保しつつ記憶容量の大容量化を実現するためには小容量のメモリセルアレイを多数設置する方法が採られる。しかしながら、メモリセルアレイを複数個用いる場合は、メモリセルアレイの周辺回路も必要となり、チップサイズが大きくなるといった問題がある。
【０００９】
本発明は上記課題に鑑みて為されたものであり、不揮発性メモリセルからのデータ読み出しの際に使用する参照電流の生成に参照メモリセルを用いるとともに、読み出し不良の発生を低減させ、かつチップサイズを小さく抑えることを可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、各々ワード線とビット線の交差に対応させて設けられる複数の不揮発性メモリセルを含む不揮発性メモリセルアレイにおいて、前記複数の不揮発性メモリセルには、ビット線およびワード線を介した選択によりデータの書き込みおよび読み出しに使用され、データの読み出し時にビット線を介してセンスアンプに接続されるメインメモリセルと、前記センスアンプからビット線を介して前記メインメモリセルに流れ込む電流との比較対象となる参照電流を生成するための参照メモリセルと、が含まれ、前記参照メモリセルは、列方向に並ぶようにワード線毎に設けられていることを特徴とする不揮発性メモリセルアレイ、を提供する。ここで、当該不揮発性メモリセルアレイを構成する各不揮発性メモリセルの一例としては、前述した１Ｒ１Ｔ構成のものや１Ｒ２Ｔ構成（図８参照）のもの、選択用トランジスタＴｓに替えてダイオードＤを設けた１Ｄ１Ｒ構成（図９、図１０参照）のものを用いることが考えられる。
【００１１】
本発明では、メインメモリセルと参照メモリセルとが同一の不揮発性メモリセルアレイに設けられている。このため、データ読み出し対象として選択されるメインメモリセルと同一のワード線に接続されている参照メモリセルの出力電流に基づいて参照電流を生成するようにすれば、ビット線からメインメモリセルを経てソース線に流れ込む電流の電流経路における抵抗値（ビット線、ソース線およびコンタクト等の抵抗値）と、ビット線から参照メモリセルを経てソース線に流れ込む電流の電流経路における抵抗値はほぼ同じ値となり、両電流経路の抵抗誤差に起因した読み出し不良の発生を抑えることが可能になる。さらに、両電流経路の配線抵抗値がほぼ同じ値であるため、不揮発性メモリセルとして抵抗変化型メモリセルを用いた場合に、高抵抗状態と低抵抗状態の抵抗比に対する電流量を正確に比較することが可能となる。その結果、読み出しマージンが広がり、不揮発性メモリセルの製造歩留まりの改善が期待される。
【００１２】
また、両電流経路の抵抗値がほぼ同じ値となることで、メインメモリセルと参照メモリセルの各々について選択用トランジスタのバックバイアス依存が近似し、抵抗変化素子及び選択用トランジスタを経由した電流によるソース線の浮きもメインメモリセルと参照メモリセルの両者で近似することとなる。さらに、参照メモリセル数を必要最小限に抑え、不揮発性メモリセルアレイの縮小化も可能となる。
【００１３】
また、データの読み出し対象のメインメモリセルの選択と、当該メインメモリセルからのデータ読み出しの際に使用する参照電流を生成するための参照メモリセルの選択とが１つのワード線選択により実現されるため、各々別個のワード線の選択により行う態様に比較して、消費電流を低減させることが可能になる。さらに、メインメモリセルと参照メモリセル間の電流発生開始が同じタイミングとなり、遅い方に合わせるためのタイミング制御等を行う必要がなくなる。これにより、メインメモリセルからのデータ読み出しの高速化、および読み出しマージンの改善が可能となる。
【００１４】
さらに、データ読み出し対象として選択されるメインメモリセルと同一のワード線に接続されている参照メモリセルの出力電流に基づいて参照電流を生成する態様によれば、上記複数のワード線のうちの幾つかを冗長ワード線とし、不良の発生したワード線との置き換えを行う際に、メインメモリセル及び参照メモリセルも同時に置き換え可能となり周辺制御回路を簡素化することが可能になる。また、不良ワード線の置き換えの際に、メインメモリセルと参照メモリセルが同時に置き換えられ、ビット線からメインメモリセルに流れ込む電流の電流経路におけるビット線とソース線の抵抗比とビット線から参照メモリセルに流れ込む電流の電流経路とにおけるビット線とソース線の抵抗比は保存される。また、各ビット線を同一または近似した形状に配線し、かつ各ソース線も同一または近似した形状に配線するようにすれば、クロストーク等(ノイズ)の影響を同等に受ける構成となり、両電流経路の電流差は保存され、ノイズに強くなる。
【００１５】
また、本発明の別の好ましい態様としては、上記各構成の不揮発性メモリセルアレイと、前記参照電流を生成する参照電流生成回路と、を含み、前記各ワード線には、予め第１の記憶状態とされた第１の参照メモリセルと前記第１の記憶状態とは異なる第２の記憶状態とされた第２の参照メモリセルとを１ペアとする１または複数の参照メモリペアが接続されており、前記参照電流生成回路は、データの読み出し先として選択されるメインメモリセルと同一のワード線に接続されている１または複数の参照メモリペアを構成する各参照メモリセルに流れ込む電流の平均を前記参照電流として出力することを特徴とする不揮発性メモリ、を提供する態様が考えられる。
【００１６】
このような態様によれば、第１の記憶状態に応じた電流値と第２の記憶状態に応じた電流値の中間の電流値を有する参照電流を精度よく生成することが可能になる。参照メモリペア個数を複数用いる態様によれば、参照メモリ素子のバラツキを平均化することが可能になり、読み出しマージンが広がる。なお、前記参照メモリセルのペア配置はデータ読み出し対象のメインメモリセルと同一のワード線に接続されていれば、組み合わせに制約はなく、そのメモリセルアレイ(バンク)の面積や素子バラツキで決めるようにすれば良い。
【００１７】
例えば、ワード線毎に前記参照メモリペア１つずつ設ける構成の具体例としては、前記第１の参照メモリセルがビット線方向に並んだ第１の参照セル領域と、メインメモリセルがビット線方向に並んだメインセル領域と、前記第２の参照メモリセルがビット線方向に並んだ第２の参照セル領域とがワード線方向にこの順に並ぶように、メインメモリセルおよび参照メモリセルを不揮発性メモリセルアレイに配列する構成が考えられる。また、ワード線毎に複数の参照メモリペアを設ける構成の具体例としては、参照セル領域とメインル領域とがワード線方向に交互に並び、かつ両端が参照セル領域となるように、メインメモリセルおよび参照メモリセルを不揮発性メモリセルアレイに配列する態様が考えられる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態の不揮発性メモリの構成を概略的に示した図である。
【図２】同不揮発性メモリの参照電流生成回路の構成例を示す図である。
【図３】同不揮発性メモリのセンスアンプ５００の構成例を示す図である。
【図４】参照電流波形の一例を示す図である。
【図５】行選択部２００に近いメインメモリセル、遠いメインメモリおよび中間のメインメモリセルに流れ込む電流と参照電流の大小関係の一例を示す図である。
【図６】変形例（２）の不揮発性メモリセルの一例を示す図である。
【図７】変形例（２）の不揮発性メモリセルの一例を示す図である。
【図８】変形例（３）の不揮発性メモリセルの一例を示す図である。
【図９】変形例（３）の不揮発性メモリセルの一例を示す図である。
【図１０】変形例（３）の不揮発性メモリセルの一例を示す図である。
【図１１】変形例（４）の半導体記憶装置の構成例を示す図である。
【図１２】変形例（４）の半導体記憶装置の構成例を示す図である。
【図１３】ＭＴＪ素子を含む不揮発性メモリセルの構成および動作を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００２０】
図１はこの発明の一実施形態の不揮発性メモリの構成の一部を概略的に示した図である。図１に示すように、本実施形態による不揮発性メモリに含まれる不揮発性メモリセルアレイ１００は、図１３（ａ）および（ｂ）に示す１Ｒ１Ｔ構成の不揮発性メモリセルをマトリクス状（Ｘ方向（行方向）にｎ＋５個、Ｘ方向に直交するＹ方向（列方向）にｎ＋１個）に配列して構成されている。図１に示すように、不揮発性メモリセルアレイ１００では、行方向に延在するｎ＋１本のワード線Ｗｋ（ｋ＝０〜ｎ：図１ではｋ＝０，１，ｎ−１，ｎについてのみ符号を図示）が不揮発性メモリセルの行毎に配線されており、ワード線Ｗｋ（ｋ＝０〜ｎ）の各々は行選択部２００に接続されている。不揮発性メモリセルアレイ１００において第ｋ（ｋ＝０〜ｎ）行の不揮発性メモリセルの選択用トランジスタＴｓ（図１３参照）のゲートはワード線Ｗｋに接続されている。行選択部２００は上位装置（図示略）から与えられる行アドレスをデコードし、当該行アドレスに対応するワード線Ｗｋを選択して上記選択用トランジスタをオン状態とする選択電圧を与える。行選択部２００の構成については既存の不揮発性メモリにおけるものと異なるところはないため詳細な説明を省略する。
【００２１】
図１に示すように、不揮発性メモリセルアレイ１００は、行選択部２００に近いほうから、第１参照セル領域１１０、メインセル領域１２０、および第２参照セル領域１３０の３つに区分けされている。第１参照セル領域１１０および第２参照セル領域１３０の各々には、（ｎ＋１）×２個の不揮発性メモリセルが配列されており、メインセル領域１２０には、（ｎ＋１）×（ｎ＋１）個の不揮発性メモリセルが配列されている。図１に示すように、第１参照セル領域１１０には、第ｍ（ｍ＝０，１）列の不揮発性メモリセルに沿ってビット線ＢＬＬｍ（ｍ＝０，１）とソース線ＳＬＬｍ（ｍ＝０，１）が配線されており、第ｍ列に属するｎ＋１個の不揮発性メモリセルの各々はビット線ＢＬＬｍとソース線ＳＬＬｍの間に介挿されている。第２参照セル領域１３０においても同様に、第ｍ（ｍ＝０，１）列の不揮発性メモリセルに沿ってビット線ＢＬＲｍ（ｍ＝０，１）とソース線ＳＬＲｍ（ｍ＝０，１）が配線されており、第ｍ列に属するｎ＋１個の不揮発性メモリセルの各々はビット線ＢＬＲｍとソース線ＳＬＲｍの間に介挿されている。そして、メインセル領域１２０には、第ｊ（ｍ＝０〜ｎ）列の不揮発性メモリセルに沿ってビット線ＢＬｊ（ｊ＝０〜ｎ）とソース線ＳＬｊ（ｊ＝０〜ｎ）が配線されており、第ｊ列に属するｎ＋１個の不揮発性メモリセルの各々はビット線ＢＬｊとソース線ＳＬｊの間に介挿されている。
【００２２】
メインセル領域１２０に配列されている（ｎ＋１）×（ｎ＋１）個の不揮発性メモリセルの各々は、データの記憶に使用されるメインメモリセルである。これに対して、第１参照セル領域１１０および第２参照セル領域１３０の各々に配列されている各不揮発性メモリセルは、メインメモリセルからのデータ読み出しを行う際に使用する参照電流を生成するための参照メモリセルである。より詳細に説明すると、第１参照セル領域１１０に属する不揮発性メモリセルは予め低抵抗状態にセットされており、第２参照セル領域１３０に属する不揮発性メモリセルは予め高抵抗状態にセットされている。本実施形態では、第１参照セル領域１１０に属する不揮発性メモリセルのうちビット線ＢＬＬ０およびソース線ＳＬＬ０に沿って配列されている不揮発性メモリセルと、第２参照セル領域１３０に属する不揮発性メモリセルのうちビット線ＢＬＲ０およびソース線ＳＬＲ０に沿って配列されている不揮発性メモリセルのうち、データの読み出し対象のメインメモリセルと同一のワード線ＷＬｋに接続されているものが参照電流の生成に使用される。ビット線ＢＬＬ１およびソース線ＳＬＬ１に沿って配列されている不揮発性メモリセルとビット線ＢＬＲ１およびソース線ＳＬＲ１に沿って配列されている不揮発性メモリセルは、ビット線ＢＬＬ０等に不良が発生した場合の冗長参照メモリセルとして利用される。
【００２３】
ビット線ＢＬＬｍ（ｍ＝０，１）、ＢＬＲｍ（ｍ＝０，１）およびＢＬｊ（ｊ＝０〜ｎ）の各々は抵抗値が同一になるように互いに同一の形状（すなわち、同一の長さおよび太さ）で配線されており、ソース線ＳＬＬｍ（ｍ＝０，１）、ＳＬＲｍ（ｍ＝０，１）およびＳＬｊ（ｊ＝０〜ｎ）の各々も抵抗値が同一になるように互いに同一の形状で配線されている。ビット線ＢＬＬｍ（ｍ＝０，１）、ＢＬＲｍ（ｍ＝０，１）およびＢＬｊ（ｊ＝０〜ｎ）と、ソース線ＳＬＬｍ（ｍ＝０，１）、ＳＬＲｍ（ｍ＝０，１）およびＳＬｊ（ｊ＝０〜ｎ）は、列選択部３００に接続されている。
【００２４】
列選択部３００には、参照電流生成回路（図１では、参照電流生成部と表記）４００と、センスアンプ（図１では、ＳＡと略記）５００−ｉ（ｉ＝０〜１５）が接続されている。この列選択部３００の構成についても、既存の不揮発性メモリにおけるものと異なるところはないため詳細な説明を省略する。なお、本実施形態では、１６ビットを並列に読み出すために１６個のセンスアンプが設けられているが、センスアンプの数は並列に読み出すビット数に応じて定まる。
【００２５】
データの書き込みを行う場合、列選択部３００は上位装置から与えられる列アドレスをデコードして当該列アドレスに応じた１６対のビット線ＢＬｊおよびソース線ＳＬｊを選択する。そして、列選択部３００は、書き込み対象のデータの第ｉ（ｉ＝０〜１５）ビットの値が０である場合、当該ビットに対応するビット線ＢＬｋを高電位電源ＶＤＤに接続するとともに同ソース線ＳＬｋを低電位電源ＶＳＳに接続する。逆に、書き込み対象のデータの第ｉ（ｉ＝０〜１５）ビットの値が１である場合には、列選択部３００は、当該ビットに対応するビット線ＢＬｋを低電位電源ＶＳＳに接続するとともに同ソース線ＳＬｋを高電位電源ＶＤＤに接続する。
【００２６】
一方、データの読み出しを行う場合には、列選択部３００は上位装置から与えられる列アドレスをデコードして当該列アドレスに応じた１６対のビット線ＢＬｊおよびソース線ＳＬｊを選択してセンスアンプ５００−ｉの各々に接続するとともに、ビット線ＢＬＬ０およびＢＬＲ０と、ソース線ＳＬＬ０およびＳＬＲ０とを参照電流生成回路４００に接続する。
【００２７】
図２は参照電流生成回路４００の構成例を示すブロック図である。図２に示すように参照電流生成回路４００は、ＰチャネルトランジスタＰ１、Ｐ２、Ｐ３、ＭＰＩＲＥＦ０、およびＭＰＩＲＥＦ１と、ＮチャネルトランジスタＭＩＣＥＬＬ０、ＭＩＣＥＬＬ１、Ｍ１、Ｍ２およびＭ３を含んでいる。ビット線ＢＬＬ０およびＢＬＲ０とソース線ＳＬＬ０およびＳＬＲ０とが参照電流生成回路４００に接続された状態における上記各トランジスタの接続関係は以下の通りである。
【００２８】
ＰチャネルトランジスタＰ１、ＭＰＩＲＥＦ０、およびＮチャネルトランジスタＭＩＣＥＬＬ０は、高電位電源ＶＤＤとビット線ＢＬＬ０との間に直列に介挿される。ＰチャネルトランジスタＰ１のゲートには、リードイネーブル信号Ｅｎａｂｌｅの反転信号／Ｅｎａｂｌｅが与えられ、ＰチャネルトランジスタＰ１はメインメモリセルからのデータ読み出しを行う際にオン状態とされる。ＮチャネルトランジスタＭＩＣＥＬＬ０のゲートにはクランプ信号ＶＣＬＡＭＰが与えられる。このクランプ信号ＶＣＬＡＭＰはバイアス生成回路（図１では、バイアス生成部と表記）６００により生成され、参照電流生成回路４００およびセンスアンプ５００−ｉ（ｉ＝０〜１５）に与えられる。このバイアス生成回路６００についても既存の不揮発性メモリにおけるものと異なるところはないため詳細な説明を省略する。このクランプ信号ＶＣＬＡＭＰの電圧値は、クランプ目標電圧である０．１５Ｖに対してＮチャネルトランジスタＭＩＣＥＬＬ０の閾値電圧を加えた電圧値となっている。このクランプ信号ＶＣＬＡＭＰがＮチャネルトランジスタＭＩＣＥＬＬ０に与えられるため、ビット線ＢＬＬ０の電位は０．１５Ｖ以下に維持される。
【００２９】
ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＭ１はＰチャネルトランジスタＰ１のドレインとＰチャネルトランジスタＭＰＩＲＥＦ０のソースとの共通接続点ＣＮと低電位電源ＶＳＳとの間に直列に介挿されている。ＰチャネルトランジスタＰ２のゲートとＰチャネルトランジスタＭＰＩＲＥＦ０のゲートはＰチャネルトランジスタＭＰＩＲＥＦ０のドレインに共通接続されている。つまり、ＰチャネルトランジスタＰ２とＰチャネルトランジスタＭＰＩＲＥＦ０は第１のカレントミラー回路を形成する。また、ＮチャネルトランジスタＭ１のゲートはＰチャネルトランジスタＰ２のドレインとＮチャネルトランジスタＭ１のドレインの共通接続点に接続されている。
【００３０】
ＰチャネルトランジスタＭＰＩＲＥＦ１およびＮチャネルトランジスタＭＩＣＥＬＬ１は共通接続点ＣＮとビット線ＢＬＲ０との間に直列に介挿され、ＰチャネルトランジスタＰ３およびＮチャネルトランジスタＭ２は共通接続点ＣＮと低電位電源ＶＳＳとの間に直列に介挿されている。ＰチャネルトランジスタＭＰＩＲＥＦ１のゲートとＰチャネルトランジスタＰ３のゲートはＰチャネルトランジスタＭＰＩＲＥＦ１のドレインに共通接続されている。つまり、ＰチャネルトランジスタＰ３とＰチャネルトランジスタＭＰＩＲＥＦ１は第２のカレントミラー回路を形成する。ＮチャネルトランジスタＭ２のゲートはＰチャネルトランジスタＰ３のドレインとＮチャネルトランジスタＭ２のドレインの共通接続点に接続されている。ＮチャネルトランジスタＭＩＣＥＬＬ１のゲートには、前述したクランプ信号ＶＣＬＡＭＰが与えられる。このため、ビット線ＢＬＲ０の電位も０．１５Ｖ以下に維持される。
【００３１】
ＰチャネルトランジスタＰ４およびＮチャネルトランジスタＭ３は共通接続点ＣＮと低電位電源ＶＳＳとの間に直列に介挿されている。ＰチャネルトランジスタＰ４のゲートは同ＰチャネルトランジスタＰ４のドレインに共通接続されており、同共通接続点の電位が参照電流指示信号ＩＲＥＦ＿０またはＩＲＥＦ＿１として各センスアンプ５００−ｉに出力される。ＮチャネルトランジスタＭ３のゲートは、ＮチャネルトランジスタＭ１のゲートとドレインの共通接続点およびＮチャネルトランジスタＭ２のゲートとドレインの共通接続点に共通接続されている。
【００３２】
ワード線ＷＬｋに接続されたメインメモリセルからのデータの読み出しを行う際には、ＰチャネルトランジスタＰ１はオン状態とされ、ビット線ＢＬＬ０およびビット線ＢＬＲ０の電位は各々０．１５Ｖ以下に維持される。その結果、高電位電源ＶＤＤ→ＰチャネルトランジスタＭＰＩＲＥＦ０→ＮチャネルトランジスタＭＩＣＥＬＬ０→ビット線ＢＬＬ０→低抵抗状態の参照メモリセル→ソース線ＳＬＬ０→低電位電源ＶＳＳといった電流経路に沿って電流ＩＲＥＦ０が流れる。同様に、高電位電源ＶＤＤ→ＰチャネルトランジスタＭＰＩＲＥＦ１→ＮチャネルトランジスタＭＩＣＥＬＬ１→ビット線ＢＬＲ０→高抵抗状態の参照メモリセル→ソース線ＳＬＲ０→低電位電源ＶＳＳといった電流経路に沿って電流ＩＲＥＦ１が流れる。電流ＩＲＥＦ０は、ＰチャネルトランジスタＭＰＩＲＥＦ０とともに第１のカレントミラー回路を形成するＰチャネルトランジスタＰ２のドレイン電流としてコピーされ、電流ＩＲＥＦ１はＰチャネルトランジスタＭＰＩＲＥＦ１とともに第２のカレントミラー回路を形成するＰチャネルトランジスタＰ３のドレイン電流としてコピーされる。
【００３３】
ＰチャネルトランジスタＰ２の出力電流（すなわち、電流ＩＲＥＦ０）はＮチャネルトランジスタＭ１およびＭ２に２分流し、ＰチャネルトランジスタＰ３の出力電流（すなわち、電流ＩＲＥＦ１）もＮチャネルトランジスタＭ１およびＭ２に２分流する。その結果、ＮチャネルトランジスタＭ１およびＭ２には、電流（ＩＲＥＦ０＋ＩＲＥＦ１）／２が流れる。ＮチャネルトランジスタＭ１およびＭ２の各々はＮチャネルトランジスタＭ３とともにカレントミラー回路を形成する。このため、高電位電源ＶＤＤ→ＰチャネルトランジスタＰ４→ＮチャネルトランジスタＭ３→低電位電源ＶＳＳといった電流経路に沿って電流（ＩＲＥＦ０＋ＩＲＥＦ１）／２が流れ、ＰチャネルトランジスタＰ４のゲート電圧は当該電流に見合った電圧値となる。参照電流生成回路４００は、当該回路から見て行選択部２００寄りに配置されているセンスアンプ５００−ｉ（ｉ＝０〜７）には当該電圧値を信号ＩＲＥＦ＿Ｌとして与え、遠い側に配置されているセンスアンプ５００−ｉ（ｉ＝８〜１５）には当該電圧値を信号ＩＲＥＦ＿Ｒとして与える。
【００３４】
センスアンプ５００−ｉの構成は従来の不揮発性メモリにおけるものと特段に変わるところはない。センスアンプ５００−ｉの構成例としては図３に示す構成が挙げられる。ただし、図３における電流負荷トランジスタＭＰＩＣＥＬＬおよびＭＰＩＲＥＦＦのＷ／Ｌサイズは、図２電流負荷トランジスタＭＰＩＲＥＦ０およびＭＰＩＲＥＦ１のＷ／Ｌサイズと同じである。また、図３のクランプトランジスタＭＶＣＬＡＭＰおよびＭＶＣＬＡＭＰＲＥＦのＷ／Ｌサイズは、図２のクランプトランジスタＭＩＣＥＬＬ０およびＭＩＣＥＬＬ１のＷ／Ｌサイズと同じである。このセンスアンプ５００−ｉでは、信号ＩＲＥＦ＿Ｌ（或いはＩＲＥＦ＿Ｒ）に見合った電流値（すなわち、電流ＩＲＥＦ＝（ＩＲＥＦ０＋ＩＲＥＦ１）／２）の参照電流ＩＲＥＦが生成され、データの読み出し対象のメインメモリセルに流れ込む電流と当該参照電流との大小比較（すなわち、当該メインメモリセルの記憶状態の判別）が行われる。つまり、本実施形態では、低抵抗状態の参照メモリセルに流れ込む電流と高抵抗状態の参照メモリセルに流れ込む電流とを平均化した電流を参照電流（図４参照）としてメインメモリセルの記憶状態の判別が行われる。
【００３５】
前述したように、メインメモリセルからのデータ読み出し時には、そのメインメモリセルに含まれる抵抗変化素子間にある一定の電圧を加えるためにソース線ＳＬｊに接地電位を印加するとともにビット線ＢＬｊを０．１５Ｖ以下の電圧に維持する。すなわち、ビット線電圧ＢＬｊの電圧レベルを下げて読み出し電流に相当した抵抗素子間Ｂｉａｓ電位を生成する。抵抗素子の低抵抗値と高抵抗値の差、すなわち抵抗比が大きければ電流差も大きくなり、参照電流に対して読み出しマージンが上がる。
【００３６】
しかし、この抵抗素子の抵抗比が小さい場合、ビット線ＢＬｊおよびソース線ＳＬｊの配線抵抗が無視できなくなる。ビット線ＢＬｊおよびソース線ＳＬｊの配線抵抗が支配的になると、センスアンプの電流源からメインメモリセルを経由し接地に至る電流経路全体の抵抗値にそのメインメモリセルの記憶状態に応じた差が現れなくなり、センスアンプ５００−ｉの電流源から参照メモリセルを経由し接地に至る電流経路とセンスアンプ５００の電流源からメインメモリセルを経由し接地に至る電流経路とで配線抵抗値に誤差が生じれば、誤読み出し（すなわち、読み出し不良）の原因となる。
【００３７】
本実施形態では、ビット線ＢＬｊ、ＢＬＬ０およびＢＬＲ０は同一形状に配線されており、ソース線ＳＬｊ、ＳＬＬ０およびＳＬＲ０も同一形状に配線されている。このため、メインメモリセルを介した電流経路と、低抵抗状態および高抵抗状態の各参照メモリセルを介した電流経路の配線抵抗はほぼ同じになり、配線抵抗値の誤差に起因した読み出し不良の発生を抑えることが可能になる。同様に、ソース線の浮きによる選択用トランジスタのバックバイアス効果や、ソース線の浮き、ビット線における電圧降下、ＭＴＪ素子にかかるバイアス状態の誤差を小さくすることも可能になる。また、ビット線ＢＬｊ、ＢＬＬ０およびＢＬＲ０は同一のメモリセルアレイ（すなわち、不揮発性メモリセルアレイ１００）上に配線されているため、クロストーク等(ノイズ)の影響を同等に受ける構成となり、両電流経路の電流差は保存されノイズに強くなる。
【００３８】
また、本実施形態ではデータの読み出し対象のメインメモリセルと同一のワード線ＷＬｋに接続されている参照メモリセルを用いて参照電流の生成が行われる。このため、不良の発生したワード線を他の冗長ワード線に置換する際に、参照メモリセルを介した電流経路の抵抗値が大きく変化することを防ぐことが可能となる。また、ワード線ＷＬｋの行選択部２００から遠い側では、完全に”Ｈ”レベルとなるまでの遅延が生じ、その遅延に起因した電流損失が生じるが、本実施形態では、行選択部２００に近い側と遠い側の参照メモリセルの電流の平均が参照電流となるため、メインメモリセルの場所依存を軽減することも可能である。
【００３９】
例えば、図５に示すように、ワード線ＷＬｋ上で行選択部２００から遠い側の不揮発性メモリセルにおいて同近い側の不揮発性メモリセルに比較して０〜２０％の電流損失が発生し、中間に位置する不揮発性メモリセルでは同遠い側の半分の電流損失が発生する場合であっても、本実施形態の手法により生成される参照電流（図５の参照電流（１））を用いるようにすれば、行選択部に近い側、同遠い側、およびその中間の不揮発性メモリセルの何れについても、上記電流損失に起因したデータ読み出し不良の発生を回避することが可能になる。なお、上記実施形態では、行選択部２００に近い側に低抵抗の参照メモリセルを配置し、同遠い側に高抵抗の参照メモリセルを配置したが、逆に、行選択部２００に近い側に高抵抗の参照メモリセルを配置し、同遠い側に低抵抗の参照メモリセルを配置した場合に得られる参照電流（図５の参照電流（２））を用いても、上記電流損失に起因したデータ読み出し不良の発生を回避することが可能であることは同様である。
【００４０】
（Ｂ：その他の実施形態）
以上本発明の実施形態について説明したが、この発明には他の実施形態も有り得る。具体的には以下の通りである。
（１）上述した実施形態では、ビット線ＢＬＬｍ（ｍ＝０，１）、ＢＬＲｍ（ｍ＝０，１）およびＢＬｊ（ｊ＝１〜ｎ）の各々の配線形状が互いに同一となるように配線されており、ソース線ＳＬＬｍ（ｍ＝０，１）、ＳＬＲｍ（ｍ＝０，１）およびＳＬｊ（ｊ＝１〜ｎ）の各々の配線形状が互いに同一となるように配線されていた。しかし、各ビット線の配線形状が互いに近似するように配線されており、各ソース線の配線形状が互いに近似するように配線されている態様であれば良い。要は、メインメモリセルを介した電流経路の配線抵抗と参照メモリセルを介した電流経路の配線抵抗とがほぼ同等となる態様であれば良い。
【００４１】
（２）上述した実施形態では、データ読み出し対象のメインメモリセルと同一のワード線ＷＬｋに接続された低抵抗状態および高抵抗状態の各１ビットの参照メモリセルの各々に流れ込む電流の平均を参照電流として用いた。しかし、図６に示すように、参照セル領域１１０においてワード線ＷＬｋ方向に並んだ２ビットの参照メモリセルの一方を低抵抗状態、他方を高抵抗状態に各々セットしておくとともに、参照セル領域１３０においてワード線ＷＬｋ方向に並んだ２ビットの参照メモリセルの一方を低抵抗状態、他方を高抵抗状態に各々セットしておき、これら４ビット分の参照メモリセルに流れ込む電流の平均を上記参照電流としても良い。また、図７に示すように、メインセル領域をビット線ＢＬに沿って２分割し、それらメインセル領域の間および両端に、ワード線ＷＬｋ毎に２ビットの参照メモリセル（低抵抗状態１ビット、高抵抗状態１ビット）を配列した参照セル領域を設け、６ビット分の参照メモリセルに流れ込む電流の平均を上記参照電流としても良い。
【００４２】
このように、参照メモリセルを用いた参照電流の生成態様として低抵抗状態の参照メモリセル１つと高抵抗状態の参照メモリセル１つとをペア（以下、参照メモリペア）にして１セットとし、１セット（図１参照）、２セット（図６参照）、３セット（図７参照）〜∞セットの参照メモリペアを用いて参照電流を生成することが考えられる。参照メモリペアとメインメモリセルとが同一バンク（同一のメモリセルアレイ）に設けられている態様であれば、参照メモリペアの配置位置はどの場所にであっても良い。参照電流の生成に用いる参照メモリペアのセット数が多い程、抵抗変化素子のバラツキを平均化することができ、読み出しマージンを向上させることが可能となる。しかし、その反面、メモリセルアレイの占有面積が大きくなり、半導体メモリ全体のチップサイズも大きくなる。メモリセルアレイの大きさや、チップサイズを考慮すると図７に示す３セット構成（左端１ペア、中央１ペア、右端１ペア）程度が最も好ましいと考えられる。
【００４３】
（３）図１では、１Ｒ１Ｔ構成の不揮発性メモリセルをマトリクス状に配列して不揮発性メモリセルアレイを構成したが、図８に示すように１Ｒ２Ｔ構成の不揮発性メモリセルをマトリクス状に配列して不揮発性メモリセルアレイを構成しても良い。また、選択用トランジスタＴＳに換えてダイオードを用いたＮ＋Ｐ-Ｗｅｌｌタイプ（図９参照）の不揮発性メモリセルアレイであっても良く、図１０に示すＰ＋Ｎ−Ｗｅｌｌタイプであっても良い。要は、データの記憶および読み出しを行うメインメモリセルと参照電流を生成するための参照メモリセルとが同一の不揮発性メモリセルアレイに配置されている態様であれば良い。
【００４４】
（４）上記実施形態では１つの不揮発性メモリセルアレイに対して、１組の参照電流生成回路４００およびセンスアンプ５００が設けられていた。しかし、４個の不揮発性メモリセルアレイをマトリクス状に配列して不揮発性メモリを構成する場合には、列方向に並んだ２つの不揮発性メモリセルアレイに参照電流生成回路とセンスアンプとの組を共有させても良い。この場合、図１１に示すように、参照電流生成回路（図１１では、ＲＧと表記）およびセンスアンプ（図１１では、ＳＡと表記）を共有する２つの不揮発性メモリセルアレイの間に参照電流生成回路とセンスアンプとを配置するようにすれば良い。なお、図１１ではバイアス生成回路は“ＢＧ”と表記されている。また、列方向に並んだ２つ以上の不揮発性メモリセルアレイに参照電流生成回路およびセンスアンプを共有させても良く、この場合は図１２に示すように参照電流生成回路およびセンスアンプを列方向の最上段に配置するようにすれば良い。
【符号の説明】
【００４５】
１００…不揮発性メモリセルアレイ、１１０…第１参照セル領域、１２０…メインセル領域、１３０…第２参照セル領域、２００…行選択部、３００…列選択部、４００…参照電流生成回路、５００−ｉ（ｉ＝０〜１５）…センスアンプ、６００…バイアス生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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