(57)【特許請求の範囲】
【請求項１】
交流電力を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間に電流路を形成するダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
前記制御回路は、前記インダクタに流れる電流のゼロ電流を検出して前記スイッチング素子をターンオンさせるゼロ電流検出回路と、
前記出力コンデンサに得られる出力電圧に基づいて生成される比較基準電圧と前記スイッチング素子のターンオンに伴って生成されるランプ電圧とを比較して前記スイッチング素子のオン幅を決定して前記スイッチング素子をターンオフさせるオン幅生成回路と、
このオン幅生成回路の出力と前記ゼロ電流検出回路の出力とから前記スイッチング素子のオフ幅を検出して次の動作サイクルまで保持するオフ幅検出回路と、
前記オン幅生成回路に設けられて前記オフ幅検出回路で検出されたオフ幅に従って次の動作サイクルにおける前記スイッチング素子のオン幅を調整するオン幅調整回路と、
を具備したスイッチング電源装置において、
前記比較基準電圧は、前記出力コンデンサに得られる出力電圧と目標出力電圧との誤差電圧として求められるものであって、
前記オン幅生成回路は、前記ランプ電圧が前記比較基準電圧を超えるまでの期間を前記スイッチング素子のオン幅として決定するものであることを特徴とするスイッチング電源装置。
【請求項２】
交流電力を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間に電流路を形成するダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
前記制御回路は、前記インダクタに流れる電流のゼロ電流を検出して前記スイッチング素子をターンオンさせるゼロ電流検出回路と、
前記出力コンデンサに得られる出力電圧に基づいて生成される比較基準電圧と前記スイッチング素子のターンオンに伴って生成されるランプ電圧とを比較して前記スイッチング素子のオン幅を決定して前記スイッチング素子をターンオフさせるオン幅生成回路と、
このオン幅生成回路の出力と前記ゼロ電流検出回路の出力とから前記スイッチング素子のオフ幅を検出して次の動作サイクルまで保持するオフ幅検出回路と、
前記オン幅生成回路に設けられて前記オフ幅検出回路で検出されたオフ幅に従って次の動作サイクルにおける前記スイッチング素子のオン幅を調整するオン幅調整回路と、
を具備したスイッチング電源装置において、
前記オフ幅検出回路は、前記スイッチング素子のターンオフ時にリセットされ、その後、該スイッチング素子がターンオンするまでの期間に亘って定電流源にて充電されるコンデンサの充電電圧を前記スイッチング素子のオフ幅として検出し、該充電電圧を前記スイッチング素子のオン期間に亘って保持するものであることを特徴とするスイッチング電源装置。
【請求項３】
交流電力を整流する整流回路に接続されたインダクタと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子と、このスイッチング素子のオフ時に前記インダクタと出力コンデンサとの間に電流路を形成するダイオードと、前記スイッチング素子をオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路とを備え、
前記制御回路は、前記インダクタに流れる電流のゼロ電流を検出して前記スイッチング素子をターンオンさせるゼロ電流検出回路と、
前記出力コンデンサに得られる出力電圧に基づいて生成される比較基準電圧と前記スイッチング素子のターンオンに伴って生成されるランプ電圧とを比較して前記スイッチング素子のオン幅を決定して前記スイッチング素子をターンオフさせるオン幅生成回路と、
このオン幅生成回路の出力と前記ゼロ電流検出回路の出力とから前記スイッチング素子のオフ幅を検出して次の動作サイクルまで保持するオフ幅検出回路と、
前記オン幅生成回路に設けられて前記オフ幅検出回路で検出されたオフ幅に従って次の動作サイクルにおける前記スイッチング素子のオン幅を調整するオン幅調整回路と、
を具備したスイッチング電源装置において、
前記オン幅調整回路は、前記オフ幅検出回路にて検出されたオフ幅に応じて前記ランプ電圧の傾きを調整するものであることを特徴とするスイッチング電源装置。
【請求項４】
前記オン幅調整回路は、前記オフ幅検出回路にて検出されたオフ幅が予め定めた一定時間よりも短いとき、該オフ幅に応じて前記ランプ電圧の傾きを低減して前記スイッチング素子のオン幅を長くするものであることを特徴とする請求項２に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流した交流電圧を入力して安定した直流電圧を出力するスイッチング電源装置に係り、特に入力電圧の瞬時値が低くなる位相での力率改善を図ったスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源装置の一種である昇圧チョッパ方式の力率改善コンバータ（ＰＦＣ）は、インダクタの自励発振を利用して入力電圧に比例する入力電流を作りながら、安定な直流出力電圧を生成するもので、小型で高効率であり、しかも低コストである等の優れた特徴を有している。図９はこの種のスイッチング電源装置（力率改善コンバータ）の概略構成を示す図で、ＢＤは交流電源から入力フィルタＦを介して印加される交流電力を整流して該スイッチング電源装置に入力する整流回路である。
【０００３】
このスイッチング電源装置は、前記整流回路ＢＤに接続されたインダクタＬと、オン時に前記整流回路ＢＤとの間で前記インダクタＬを介する電流路を形成するスイッチング素子Ｑを備える。更にスイッチング電源装置は、前記スイッチング素子Ｑのオフ時に前記インダクタＬと出力コンデンサＣ２との間に電流路を形成するダイオードＤと、前記スイッチング素子Ｑをオン・オフ駆動して前記インダクタＬに流れる電流を制御する制御回路ＣＯＮＴとを備える。尚、図中Ｃ１は入力コンデンサである。
【０００４】
前記スイッチング素子Ｑは、オン時に当該スイッチング電源装置に加わる入力電圧に比例した電流を前記インダクタＬに流す役割を担う。このインダクタＬに流れる電流（インダクタ電流）は前記スイッチング素子Ｑのオン期間に亘ってゼロから上昇する。その後、前記スイッチング素子Ｑがオフすると前記インダクタＬの電圧極性が反転し、前記インダクタ電流は前記ダイオードＤを介して出力側（出力コンデンサＣ２）に供給される。そして前記インダクタ電流がゼロとなったときに前記スイッチング素子Ｑを再びオンすることで、次の動作サイクルに移行し、上述した動作を繰り返し実行する。
【０００５】
前記制御回路ＣＯＮＴは、基本的には前記出力コンデンサＣ２に得られる出力電圧Ｖoと、予め設定した目標出力電圧との誤差に応じて前記スイッチング素子Ｑのオン幅Ｔonを決定して前記スイッチング素子Ｑをターンオフすると共に（電圧モード）、前述したように前記インダクタ電流がゼロとなったことを検出して前記スイッチング素子Ｑをターンオンする役割（ゼロ電流スイッチング）を担う。
【０００６】
ところで前記インダクタＬに加わる入力電圧Ｖiは、正弦波の半周期に亘って変化する電圧波形となる。しかし上記電圧モードによる前記スイッチング素子Ｑのオン・オフ制御においては、基本的には前記入力電圧Ｖiの位相に拘わることなく前記スイッチング素子Ｑのオン幅Ｔonは一定である。この為、入力電圧Ｖiの瞬時値が低くなる位相（低電圧位相）においては前記インダクタＬに供給される電流が不足し、いわゆるデッドアングル（無効電圧位相）が増えるので力率が低下することが否めない。
【０００７】
そこで入力電圧Ｖiの瞬時値が低くなる位相のとき、該入力電圧Ｖiの瞬時値が高くなる位相（高電圧位相）のときよりも前記スイッチング素子Ｑのオン幅Ｔonを広くして力率を改善することが提唱されている（例えば特許文献１,２を参照）。ちなみに特許文献１に開示される手法は、前記インダクタ電流のピーク値（入力電圧Ｖiに比例）を検出することで前記入力電圧Ｖiの位相情報を得て前記スイッチング素子Ｑのオン幅Ｔonを調整している。また特許文献２に開示される手法は、前記インダクタ電流の微分値（入力電圧Ｖiに比例）を検出することで前記入力電圧Ｖiの位相情報を得て前記スイッチング素子Ｑのオン幅Ｔonを調整している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６９８４９６３号明細書
【特許文献２】米国特許第７１１６０９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで特許文献１,２に開示される手法は、いずれも前記インダクタＬを含む電流経路にインダクタ電流検出の為の検出抵抗を介装し、該検出抵抗に生じる電圧降下から前記インダクタ電流を検出して前記入力電圧Ｖiの位相情報を得ている。前記検出抵抗の値（抵抗値）は、前記インダクタＬのインダクタンスや出力電圧Ｖo等のスイッチング電源装置の仕様（回路定数）によって決定され、この抵抗値によってオン幅Ｔonの補償量（調整幅）が変化する。しかし前記入力電圧Ｖiの瞬時値が低い位相においては前記インダクタＬに流れる電流が少なくなるので、前記検出抵抗を用いた電流の検出精度が低下し、入力電圧Ｖiの位相情報を高精度に検出することが困難となる。また入力電圧Ｖiに比例してインダクタ電流自体が少なくなっているので、電流検出時にノイズに起因する悪影響も受け易い。
【００１０】
本発明はこのような事情を考慮してなされたもので、その目的は、インダクタ電流の減少に拘わることなく簡易にして高精度に入力電圧の位相情報を検出し、入力電圧Ｖiの瞬時値が低い位相のときにはスイッチング素子のオン幅を広くし、これによって力率の低下を防ぐことのできる簡易な構成のスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するべく本発明は、入力電圧Ｖiの位相とスイッチング素子のオフ幅Ｔoffとが、例えば図１０に示すように互いに密接した関係にあり、特に入力電圧Ｖiの瞬時値が低い位相において前記入力電圧Ｖiと前記スイッチング素子のオフ幅Ｔoffとが近似的に比例することに着目している。即ち、本発明は、前述した昇圧チョッパ方式のスイッチング電源装置において、前記スイッチング素子のオン幅Ｔon、該スイッチング素子のオフ幅Ｔoff、入力電圧Ｖi、および出力電圧Ｖoとの間に
Ｖi＊Ｔon＝（Ｖo−Ｖi）＊Ｔoff
→  Ｔoff＝Ｖi＊Ｔon／（Ｖo−Ｖi）
なる関係があることに着目してなされている。
【００１２】
そこで本発明に係るスイッチング電源装置は、交流電力を整流する整流回路に接続されたインダクタＬと、オン時に前記整流回路との間で前記インダクタを介する電流路を形成するスイッチング素子Ｑと、このスイッチング素子Ｑのオフ時に前記インダクタＬと出力コンデンサＣ２との間に電流路を形成するダイオードＤと、前記スイッチング素子Ｑをオン・オフ駆動して前記インダクタに流れる電流を制御する制御回路ＣＯＮＴとを備え、
前記制御回路は、前記インダクタＬに流れる電流のゼロ電流を検出して前記スイッチング素子Ｑをターンオンさせるゼロ電流検出回路と、
前記出力コンデンサＣ２に得られる出力電圧Ｖoに基づいて生成される比較基準電圧と前記スイッチング素子Ｑのターンオンに伴って生成されるランプ電圧Ｖlampとを比較して前記スイッチング素子Ｑのオン幅Ｔonを決定して前記スイッチング素子Ｑをターンオフさせるオン幅生成回路と、
このオン幅生成回路の出力と前記ゼロ電流検出回路の出力とから前記スイッチング素子Ｑのオフ幅Ｔoffを検出して次の動作サイクルまで保持するオフ幅検出回路と、
前記オン幅生成回路に設けられて前記オフ幅検出回路で検出されたオフ幅Ｔoffに従って次の動作サイクルにおける前記スイッチング素子Ｑのオン幅Ｔonを調整するオン幅調整回路と
を具備したことを特徴としている。
【００１３】
前記比較基準電圧は、例えば前記出力コンデンサＣ２に得られる出力電圧Ｖoと目標出力電圧との誤差電圧として求められる。そして前記オン幅生成回路については、例えば前記ランプ電圧Ｖlampが前記比較基準電圧を超えるまでの期間を前記スイッチング素子Ｑのオン幅Ｔonとして決定するように構成することが好ましい。また前記オフ幅検出回路については、例えば前記スイッチング素子Ｑのターンオフ時にリセットされた後、該スイッチング素子Ｑがターンオンするまでの期間に亘って定電流源にて充電されるコンデンサの充電電圧ｖoffを前記スイッチング素子Ｑのオフ幅Ｔoffを示す情報として検出し、該充電電圧ｖoffを前記スイッチング素子Ｑのオン期間に亘って保持する構成とすることが好ましい。
【００１４】
また前記オン幅調整回路は、好ましくは前記オフ幅検出回路にて検出されたオフ幅Ｔoffに応じて前記ランプ電圧Ｖlampの傾き（電圧上昇率）を調整するものからなる。具体的には前記オン幅調整回路は、前記オフ幅検出回路にて検出されたオフ幅Ｔoffが予め定めた一定時間よりも短いとき、該オフ幅Ｔoffに応じて前記ランプ電圧Ｖlampの傾きを低減して前記スイッチング素子Ｑのオン幅Ｔonを長くするように構成される。
【発明の効果】
【００１５】
このような構成のスイッチング電源装置によれば、スイッチング素子Ｑをオン・オフ制御する制御回路に組み込まれるゼロ電流検出回路の出力を利用して該制御回路内で前記スイッチング素子Ｑのオフ幅Ｔoffを検出し、検出したオフ幅Ｔoffを用いて次の動作サイクルにおける前記スイッチング素子Ｑのオン幅Ｔonを決定する。従って従来提唱されている検出抵抗を用いて検出される電流から入力電圧Ｖiの位相情報を得る場合のように、該検出抵抗の影響を受けることがなく、またノイズの影響も受け難い。故に入力電圧Ｖiの瞬時値が低い位相において、該入力電圧Ｖiに応じて決定される前記スイッチング素子Ｑのオフ幅Ｔoffに基づいて該スイッチング素子Ｑのオン幅Ｔonを高精度に、且つ確実に広くすることができる。従って入力電圧Ｖiの瞬時値が低い位相における力率の低下を効果的に防ぐことが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るスイッチング電源装置の概略構成図。
【図２】図１における制御回路の要部概略構成図。
【図３】オン幅調整回路の機能を説明する為のオフ幅Ｔoffとオン幅Ｔonとの関係を示す図。
【図４】オフ幅検出回路の構成例を示す図。
【図５】図４に示すオフ幅検出回路の動作を示すタイミング図。
【図６】オン幅調整回路を含むオン幅生成回路の構成例を示す図。
【図７】図６に示すオン幅調整回路を含むオン幅生成回路の動作を示すタイミング図。
【図８】オン幅調整回路をなす可変電流源の出力電流Ｉoffとオフ幅Ｔoffを示す電圧ｖoffとの関係を示す図。
【図９】昇圧チョッパ方式のスイッチング電源装置（力率改善コンバータ）の概略構成図。
【図１０】入力電圧Ｖiの位相とオフ幅Ｔoffとの関係を示す図。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。
【００１８】
図１はこの実施形態に係る昇圧チョッパ方式のスイッチング電源装置（力率改善コンバータ）１の概略構成図であり、図２は図１に示すスイッチング電源装置１における制御回路ＣＯＮＴの概略構成を示す図である。尚、図１は、先に図９を参照して説明したスイッチング電源装置と同一部分には同一符号を付して示しており、入力フィルタＦおよび整流回路ＢＤについては省略してある。
【００１９】
前記制御回路ＣＯＮＴは、前記スイッチング素子Ｑとして用いられるＭＯＳ-ＦＥＴを直接駆動する電源駆動用ＩＣとして実現されるものであって、ＭＯＳ-ＦＥＴのゲート電圧を制御する出力端子ＯＵＴを備えると共に、特に電流検出用の端子ＣＳと出力電圧検出用の電圧帰還入力端子ＦＢを備える。更に前記制御回路ＣＯＮＴは、誤差検出補償用の端子ＣＯＭＰや動作基準電圧を規定する接地端子ＧＮＤ、また図示しない電源入力端子ＶＣＣ等を備える。
【００２０】
この実施形態おいては、直列接続された抵抗Ｒ１,Ｒ２が前記出力コンデンサＣ２に並列接続されており、該出力コンデンサＣ２の両端間に得られる出力電圧Ｖoを前記抵抗Ｒ１,Ｒ２により分圧検出して前記電圧帰還入力端子ＦＢに入力している。また前記インダクタＬを含む電流経路、特に負側の電源ラインには電流検出用の抵抗Ｒ３が介装されており、前記インダクタＬを流れる電流（インダクタ電流）に応じて前記抵抗Ｒ３に生じる電圧が前記電流検出用の端子ＣＳに入力されている。そして前記誤差検出補償用の端子ＣＯＭＰと前記負側の電源ラインとの間には、後述する誤差検出器の出力補償用のコンデンサＣ３が接続される。
【００２１】
尚、ここでは前記インダクタＬを流れる電流により前記抵抗Ｒ３に生起される電圧からゼロ電流検出を行う例（マイナス電流検出方式）について示すが、例えばインダクタ電流に応じて前記インダクタＬに設けた補助巻線（図示せず）に誘起される電圧を前記電流検出用端子ＣＳに入力し、これによって前記インダクタ電流のゼロ電流検出を行う（補助巻線検出方式）ことも可能である。
【００２２】
さて前記制御回路ＣＯＮＴは、図２に示すように前記電圧帰還入力端子ＦＢに与えられる前記出力電圧Ｖoに比例した電圧（出力電圧Ｖoを抵抗分圧した電圧）と、予め設定した目標出力電圧に相当する基準電圧との誤差を求める誤差検出器１１を備える。この誤差検出器１１に設定される上記基準電圧は、当該スイッチング電源装置１において得ようとする目標出力電圧を、前記抵抗Ｒ１,Ｒ２による分圧比と同じ分圧比で分圧した電圧からなる。従って前記誤差検出器１１が求める誤差は、前記出力電圧Ｖoと目標出力電圧との誤差に相当したものとなる。前述した補償用コンデンサＣ３は、上記誤差検出器１１の出力特性を位相補償し、前記電圧帰還入力端子ＦＢに現れる入力電源周波数の２倍の周波数のリップル成分を取り除く役割を担う。
【００２３】
オン幅生成回路１２は、基本的には前記誤差検出器１１にて求められた前記目標出力電圧に対する前記出力電圧Ｖoの誤差に基づいて、後述するように前記スイッチング素子（ＭＯＳ-ＦＥＴ）Ｑをオンさせる駆動信号のオン幅Ｔonを規定する信号を生成する。そしてこのオン幅生成回路１２は、上述した如く生成したオン幅Ｔonを規定する出力信号にてフリップフロップ（ＦＦ）１３をリセットすることで、前記スイッチング素子Ｑをターンオフする役割を担う。尚、フリップフロップ１３は、セットによってその出力ｑをハイ（Ｈ）レベルとし、リセットによって上記出力ｑをロー（Ｌ）レベルとするもので、駆動回路１４は上記フリップフロップ１３の出力ｑを受けて前記スイッチング素子Ｑをオン・オフ駆動する。
【００２４】
一方、ゼロ電流検出回路１５は、前記電流検出用端子ＣＳに与えられるインダクタ電流に相当する電圧を、予め設定した比較基準電圧と比較して該インダクタ電流がゼロに戻ったタイミングを検出してゼロ電流検出信号zcdを出力する。前記フリップフロップ１３は、基本的には上記ゼロ電流検出信号zcdを受けてセットされ、前記駆動回路１４は該フリップフロップ１３の出力ｑを受けて前記スイッチング素子Ｑをターンオンする。換言すれば前記ゼロ電流検出回路１５は、前記ゼロ電流検出信号zcdにて前記フリップフロップ１３をセットすることで、前記スイッチング素子Ｑをターンオンする役割を担う。
【００２５】
より詳しくは前記ゼロ電流検出信号zcdは、遅延回路１６を介して所定時間遅延された後、前記フリップフロップ１３のセット端子に入力される。この遅延回路１６に設定される遅延時間Ｔzcdは、前記インダクタ電流がゼロに戻った後、前記スイッチング素子Ｑに加わる電圧が最低となるタイミング（電圧の谷）で該スイッチング素子Ｑをターンオンする為の調整時間である。
【００２６】
即ち、前記スイッチング素子Ｑのオフ時には該スイッチング素子Ｑには前記インダクタＬから高い電圧が加わっており、インダクタ電流が減少してゼロに戻った後、前記インダクタＬと電流路をなす回路上の寄生容量成分との共振によって前記インダクタ電流はマイナス側まで振れる。すると上記電流の共振によって前記スイッチング素子Ｑに加わる電圧も振動する。そして前記インダクタ電流がマイナス（負）からプラス（正）に変化する時点で前記スイッチング素子Ｑに加わる電圧が最も低くなる（電圧の谷）。
【００２７】
前記遅延回路１６は、前述したゼロ電流検出後に前記スイッチング素子Ｑに加わる電圧が最低となるタイミングで該スイッチング素子Ｑをターンオンするために前記ゼロ電流検出信号zcdを遅延する役割を担う。この遅延回路１６における遅延時間Ｔzcdは、当該スイッチング電源装置１の回路定数等に応じて設定される。従って遅延回路１６による前記ゼロ電流検出信号zcdの遅延により、前記スイッチング素子Ｑをターンオンする際のスイッチング損失が最小限に抑えられ、また前記スイッチング素子Ｑのターンオン時に発生するサージ電流が最小限に抑えられる。
【００２８】
このような基本的な機能に加えて前記制御回路ＣＯＮＴは、更にオフ幅検出回路１７を備える。このオフ幅検出回路１７は、前記オン幅生成回路１２が生成したオン幅Ｔonを規定する出力信号resetと、前記ゼロ電流検出回路１５にて検出されたゼロ電流検出信号zcdとに従って、後述するように前記スイッチング素子Ｑのオフ期間を示すオフ幅Ｔoffを検出するものである。そして前記オフ幅検出回路１７は、検出したオフ幅Ｔoffを示す電圧信号ｖoffを前記オン幅生成回路１２に与え、該オン幅生成回路１２が生成するオン幅Ｔonを調整する役割を担う。
【００２９】
尚、前記オン幅生成回路１２には、オフ幅Ｔoffを示す電圧信号ｖoffに従ってオン幅Ｔonを調整する為のオン幅調整回路が組み込まれる。このオン幅調整回路は、例えば図３にその概念を示すように、前記インダクタＬに加わる入力電圧Ｖiの瞬時値が低くなり（低位相）、これに伴って前記スイッチング素子Ｑのオフ幅Ｔoffが予め設定したオフ幅Ｔoff1よりも短くなった時、検出したオフ幅Ｔoffに応じて前記スイッチング素子Ｑのオン幅Ｔonを長く設定（調整）する役割を担う。このオン幅調整回路については、前記オン幅生成回路１２の具体的な構成例と共に後述する。
【００３０】
このオン幅調整回路による前記スイッチング素子Ｑのオン幅Ｔonの調整により、特に入力電圧Ｖiの瞬時値が低い位相であるときのオン幅Ｔonを長くすることにより、前記インダクタＬに供給される電流を確保し、前述したデッドアングル（無効電圧位相）を減少させて前記スイッチング電源装置１の力率低下を阻止する。換言すれば入力電圧Ｖiの低電圧位相時における力率の改善が図られる。
【００３１】
ここで前記オフ幅検出回路１７について具体的には説明する。このオフ幅検出回路１７は、図４にその構成例を示すように前記ゼロ電流検出信号zcdによりセットされ、前記オン幅生成回路１２の出力信号resetによりリセットされるフリップフロップ１７ａを備える。またオフ幅検出回路１７は、第１のスイッチ１７ｂを介して定電流源（Ｉchg1）１７ｃに接続されて該定電流源１７ｃにより充電されてオフ幅Ｔoffを示す電圧信号ｖoffを生成するコンデンサ（Ｃoff）１７ｄを備える。更にオフ幅検出回路１７は、前記定電流源１７ｃによる前記コンデンサ１７ｄの充電を制御すると共に、該コンデンサ１７ｄに充電された電圧信号ｖoffを次の動作サイクルまで保持した後にリセットするための第２のスイッチ１７ｅを備える。
【００３２】
これらの第１および第２のスイッチ１７ｂ,１７ｅは、前記フリップフロップ１７ａの出力vaによってオン・オフ制御される。特に前記第１のスイッチ１７ｂは、前記フリップフロップ１７ａの出力vaをインバータ１７ｆにて反転した信号vcにてオン・オフ制御される。また前記第２のスイッチ１７ｅは、前記フリップフロップ１７ａの出力vaを遅延回路１７ｇを介して遅延した信号vbにてオン・オフ制御される。
【００３３】
尚、遅延回路１７ｇは前記フリップフロップ１７ａの出力vaのリーデングエッジで立ち上がり、該出力vaのトレーリングエッジを一定時間だけ遅延させた信号を、前記第２のスイッチ１７ｅをオン・オフ制御する信号vbとして生成する。この信号vbを生成する遅延時間は、前述した遅延回路１６による前記ゼロ電流検出信号zcdの遅延時間に相当する時間である。
【００３４】
このように構成されたオフ幅検出回路１７によれば、図５にその動作タイミングを示すように前記フリップフロップ１７ａは、前記ゼロ電流検出信号zcdによりセットされ、前記オン幅生成回路１２の出力信号によりリセットされるので、該フリップフロップ１７ａの出力vaは前記スイッチング素子Ｑのオン幅Ｔonに相当したパルス幅の信号となる。そしてこのフリップフロップ１７ａの出力vaを遅延した信号vbにより前記第２のスイッチ１７ｅがオン・オフ制御され、また前記出力vaを反転した前記スイッチング素子Ｑのオフ期間に相当した信号vcにより前記第１のスイッチ１７ｂをオン・オフ制御される。従って前記スイッチング素子Ｑのオン期間においては、第１のスイッチ１７ｂがオフ状態に保たれるので、前記コンデンサ１７ｄに充電された電圧ｖoffは前記スイッチング素子Ｑのオン期間に亘って保持される。
【００３５】
その後、前記オン幅生成回路１２の出力信号による前記スイッチング素子Ｑのターンオフに伴って前記フリップフロップ１７ａがリセットされたとき、前記信号vcによる前記第１のスイッチ１７ｂのオン（導通）と、前記信号vbによる前記第２のスイッチ１７ｅのオン（導通）とが一時的に重なるので、前記コンデンサ１７ｄに充電された電圧ｖoffは前記第１および第２のスイッチ１７ｂ,１７ｅを介して一気に放電される。
【００３６】
そしてこのコンデンサ１７ｄの放電の後、前記信号vbの消滅に伴って前記第２のスイッチ１７ｅがオフとなり、また前記第１のスイッチ１７ｂは前記スイッチング素子Ｑがターンオフするまで再びオンとなるので、前記コンデンサ１７ｄは前記スイッチング素子Ｑのオフ期間に亘って前記定電流源（Ｉchg1）１７ｃにて充電される。この結果、前記コンデンサ１７ｄに、前記スイッチング素子Ｑのオフ幅Ｔoffに相当する電圧ｖoffが充電される。その後、前記スイッチング素子Ｑのターンオンに伴って前記第１のスイッチ１７ｂがオフとなるので、前記コンデンサ１７ｄの充電電圧ｖoffは再び前記スイッチング素子Ｑのオン期間に亘って保持される。
【００３７】
一方、前記オン幅生成回路１２は、例えば図６に示すように構成される。このオン幅生成回路１２は、基本的には定電流源（Ｉchg2）１２ａにより充電されてランプ電圧ｖrampを生成するコンデンサ（Ｃramp）１２ｂを備える。このコンデンサ１２ｂは、該コンデンサ１２ｂに並列に接続されたスイッチ１２ｃがオンのときに放電されてゼロリセット状態に保たれ、前記スイッチ１２ｃがオフのときにだけ前記定電流源（Ｉchg2）１２ａにより充電される。
【００３８】
ちなみに前記スイッチ１２ｃは、前記遅延回路１６の出力を受けてセットされるフリップフロップ１２ｄの出力を、インバータ１２ｅを介して反転した信号vswを受けてオン・オフ制御される。従って前記コンデンサ１２ｂは、図７にその動作タイミングを示すように、前記スイッチ１２ｃがオフしたとき、つまり前記スイッチング素子Ｑがターンオンした時点から充電される。このコンデンサ１２ｂの充電により生成されるランプ電圧ｖrampは、比較器１２ｆに与えられて前記誤差検出器１１にて検出された電圧誤差COMPとの比較に供される。
【００３９】
そして比較器１２ｆは、前記ランプ電圧ｖrampが前記電圧誤差COMPに達したとき、その出力を反転することでワンショット回路１２ｇを付勢し、図７に示すように前記スイッチング素子Ｑのオン幅Ｔonを規定する信号resetを生成する。即ち、比較器１２ｆは、前記コンデンサ１２ｂの充電によって生成される前記ランプ電圧ｖrampが前記電圧誤差COMPに達するまでの時間を前記スイッチング素子Ｑのオン幅Ｔonを規定するタイミングとして検出し、前記ワンショット回路１２ｇを付勢して前記スイッチング素子Ｑをターンオフする為の信号resetを生成する。
【００４０】
このような基本的な機能に加えて前記オン幅生成回路１２は、前記オフ幅検出回路１７にて検出された前記スイッチング素子Ｑのオフ幅Ｔoffに相当する電圧ｖoffに従って前記スイッチング素子Ｑのオン幅Ｔonを調整するオン幅調整回路を備える。このオン幅調整回路は、前記ランプ電圧ｖrampを生成するコンデンサ１２ｂに並列接続されて、前記定電流源１２ａからの電流を減少させる可変電流源（Ｉoff）１２ｈからなる。
【００４１】
この可変電流源１２ｈは、図８にその動作特性を示すように前記電圧ｖoffが予め定められた電圧ｖoff1よりも低いとき、該電圧ｖoffの低下に伴ってその出力電流Ｉoffを増大させる電流出力特性を有する。この可変電流源１２ｈからの出力電流Ｉoffによって前記定電流源１２ａからの出力電流Ｉchg2が減じられるので、前記コンデンサ１２ｂの充電速度が遅くなり、前記ランプ電圧ｖrampの傾き（電圧上昇率）が抑えられる。この結果、前記ランプ電圧ｖrampが前記電圧誤差COMPに達するまでの時間が長くなり、前記スイッチング素子Ｑのオン幅Ｔonを規定するタイミングが遅くなる。換言すれば前記スイッチング素子Ｑのオフ幅Ｔoffに相当する電圧ｖoffが低いとき、前記オン幅Ｔonが調整されて広く設定される。
【００４２】
かくして上述した如く前記オフ幅検出回路１７および前記オン幅生成回路１２に組み込まれたオン幅調整回路（可変電流源１２ｈ）を備えた制御回路ＣＯＮＴによれば、前記インダクタＬに加わる入力電圧Ｖiが低電圧位相であるとき（入力電圧Ｖiの瞬時値が低いとき）、一動作サイクル前の前記スイッチング素子Ｑのオフ幅Ｔoffに応じて該スイッチング素子Ｑのオン幅Ｔonが広くなるように調整される。従って前記入力電圧Ｖiが低電圧位相であるときでも前記インダクタＬに流れる電流を十分大きく確保することができるので、力率の低下を効果的に阻止することができる。
【００４３】
しかも特許文献１,２に開示されるように検出抵抗を用いて検出される電流から入力電圧Ｖiの位相情報を得るものとは異なり、前記制御回路ＣＯＮＴが備えるゼロ電流検出回路１５の出力を利用して該制御回路ＣＯＮＴ内で入力電圧Ｖiの位相情報を前記スイッチング素子Ｑのオフ幅Ｔoffとして得るので、入力電圧Ｖiの位相情報を高精度に検出することができる。しかも電源ラインに重畳するノイズ等の影響を受けることなく、入力電圧Ｖiの位相情報を精度良く求めることができる。
【００４４】
特に前記オフ幅検出回路１７にて前記スイッチング素子Ｑのオフ幅Ｔoffを検出し、このオフ幅Ｔoffを用いて前記オン幅生成回路１２に組み込まれたオン幅調整回路（可変電流源１２ｈ）にて次の動作サイクルにおける前記スイッチング素子Ｑのオン幅Ｔonを調整するので、入力電圧Ｖiが低電圧位相であるときのスイッチング損失を簡易にして効果的に防ぐことができる。換言すれば入力電圧Ｖiの位相情報を高精度に検出してスイッチング素子Ｑのオン幅Ｔonを決定（調整）することができるので、高精度で安定した動作が期待できる。
【００４５】
尚、本発明は上述した実施形態に限定されるものではない。例えば前記オフ幅検出回路１７において、前述したゼロ電流検出回路１５の出力信号zcdに代えて前記遅延回路１６の出力を利用して前記スイッチング素子Ｑのオフ幅Ｔoffを検出することも可能である。但し、この場合、前記スイッチング素子Ｑのターンオンタイミングを利用することになるので、前記スイッチング素子Ｑのスイッチング特性を考慮すると前記オフ幅Ｔoffの検出精度が多少悪くなることが否めない。
【００４６】
またここでは電源ラインに介装した抵抗Ｒ３を用いたゼロ電流検出を例に説明したが、前述したように補助巻線検出方式によりインダクタ電流のゼロ電流を検出する場合にも同様に適用することが可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４７】
Ｌ  インダクタ
Ｑ  スイッチング素子（ＭＯＳ-ＦＥＴ）
Ｄ  ダイオード
ＢＤ  整流回路
Ｒ１,Ｒ２,Ｒ３  抵抗
Ｃ１  入力コンデンサ
Ｃ２  出力コンデンサ
ＣＯＮＴ  制御回路（電源駆動用ＩＣ）
１  スイッチング電源装置（力率改善コンバータ）
１１  誤差検出器
１２  オン幅生成回路
１２ａ  定電流源
１２ｂ  コンデンサ
１２ｃ  スイッチ
１２ｄ  フリップフロップ
１２ｅ  インバータ
１２ｆ  比較器
１２ｇ  ワンショット回路
１２ｈ  可変電流源（オン幅調整回路）
１３  フリップフロップ
１４  駆動回路
１５  ゼロ電流検出回路
１６  遅延回路
１７  オフ幅検出回路
１７ａ  フリップフロップ
１７ｂ  コンデンサ
１７ｃ  定電流源
１７ｄ  第１のスイッチ
１７ｅ  第２のスイッチ
１７ｆ  インバータ
１７ｇ  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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