(57)【特許請求の範囲】
【請求項１】
各ＭＲＡＭセルが、熱アシスト切換（ＴＡＳ）による書き込み操作を用いて書き込まれて、磁気トンネル接合部を所定の高さの閾値温度に加熱した時の書き込み操作の間に抵抗を変えることが可能な磁気トンネル接合部を有する、行と列に配置された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、磁気トンネル接合部と電気接続された選定用トランジスタと、選定用トランジスタのゲートを介して行に沿ってＭＲＡＭセルを接続する複数のワードラインと、列に沿ってＭＲＡＭセルを接続する複数のビットラインと、ビットラインとほぼ直交して配置された、選定用トランジスタのドレインを介して行に沿ってＭＲＡＭセルを接続する複数のソースラインとを備えたメモリ装置の書き込み及び読み出し方法において、
書き込み操作の間に、
ビットラインの中の一つにビットライン電圧を印加するとともに、ワードラインの中の一つにワードライン電圧を印加して、選定したＭＲＡＭセルの磁気トンネル接合部に加熱電流を流す工程と、
磁気トンネル接合部が所定の閾値温度に到達したら、磁気トンネル接合部の抵抗を変える工程と、
磁気トンネル接合部を冷却して、その抵抗を書き込まれた値で固定する工程と、
を有し、
このワードライン電圧は、加熱電流の大きさが磁気トンネル接合部を所定の高さの閾値温度に加熱するのに十分な大きさとなる、ＭＲＡＭセルのコア動作電圧よりも高いワードラインオーバードライブ電圧であり、
読み出し操作の間に、
ソースラインにソースラインオーバードライブ電圧を印加する工程と、
磁気トンネル接合部の抵抗を測定するために、冷却温度において、ソースラインを介して磁気トンネル接合部にセンス電流を流す工程と、
を有する方法。
【請求項２】
ワードラインオーバードライブ電圧は、パルス時間長が約１５ｎｓ以下である電圧パルスである、請求項１に記載の方法。
【請求項３】
電荷ポンプ又は入出力ポートから供給される調節可能な外部電圧によって、ワードラインオーバードライブ電圧を発生する、請求項１に記載の方法。
【請求項４】
メモリ装置が、センス増幅器回路を更に備えており、ワードラインオーバードライブ電圧のパルス時間長が、このセンス増幅器回路によって制御される、請求項１に記載の方法。
【請求項５】
選定用トランジスタは、閾値電圧が低い大電力トランジスタである、請求項１に記載の方法。
【請求項６】
ソースラインオーバードライブ電圧の値が、選定用トランジスタの閾値電圧にほぼ等しい、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力消費量を削減することが可能な複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを備えたメモリ装置の書き込み方法に関する。
【背景技術】
【０００２】
従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルをベースとするメモリ装置が図１に模式的に図示されている。このメモリ装置１０は、典型的には、配列を形成するように交差した、ワードラインＷＬとビットラインＢＬの配列を有する。ＭＲＡＭセル１は、ワードラインＷＬとビットラインＢＬの各交点に接続されている。各ＭＲＡＭセル１は、抵抗で表示されている、一方の端部を選定用ＣＭＯＳトランジスタ３と電気接続された磁気トンネル接合部２を有する。この磁気トンネル接合部２は、典型的には、基準層と記憶層（これらの構成要素は図１に図示されていない）の間に絶縁層を形成するように構成されている。ワードラインＷＬは、各トランジスタ３のゲートを介して、行に沿ってＭＲＡＭセル１を接続する一方、ビットラインＢＬは、各磁気トンネル接合部２の他方の端部を介して、列に沿ってＭＲＡＭセル１を接続している。
【０００３】
ビットラインＢＬとワードラインＷＬの中の一つに対応する交点に位置するＭＲＡＭセル１の中の一つは、それに対応するビットラインとワードラインに所定のバイアス電圧値を供給することによって選定することができる。図１の例では、選定回路４によって、バイアス電圧を供給して、ビットラインＢＬとワードラインＷＬを選定することが可能である。
【０００４】
選定したＭＲＡＭセル１の所謂熱アシスト切換（ＴＡＳ）による書き込み操作の間に、磁気トンネル接合部２に単一の加熱電流パルスＩheatを印加して、それを所定の高さの閾値温度以上に加熱する一方、磁界又はスピン偏極電流を印加して、記憶層の磁化を切り換えることによって、データを書き込んでいる。次に、加熱電流パルスＩheatを停止することによって、ＭＲＡＭセル１を冷却し、それによって、記憶層の磁化を書き込まれた方向で固定している。
【０００５】
そして、周囲温度において、磁気トンネル接合部にセンス電圧を印加して、磁気トンネル接合の抵抗又は磁気抵抗を測定するか、或いは磁気トンネル接合部にセンス電流を流して、その結果生じる電圧を読み取ることによって、データを読み出している。
【０００６】
そのような書き込み手順の大きな欠点の一つは、記憶層の温度を閾値温度以上に上げるために必要な加熱電流Ｉheatである。実際には、書き込み操作の間に、ワードラインＷＬとビットラインＢＬの両方に印加するバイアス電圧によって、加熱電流を制御している。磁気トンネル接合部２を所定の高さの閾値温度以上に加熱するために必要な加熱電流Ｉheatの大きさは、トランジスタ３と直列の磁気トンネル接合部２のサイズに応じた制限を選定用トランジスタ３の導電率に加えている。例えば、３．１４＊１０-2μｍ2 の表面積を有する磁気トンネル接合部２において、１５０°Ｃの閾値温度を達成するためには、加熱電流Ｉheatの値は、（例えば、０．１３μｍの）小さいサイズの選定用トランジスタを使用した場合、約２００μＡとしなければならない。その場合、加熱電流Ｉheatは、次の式１で与えられる。
【０００７】
【数１】
0006005343.tif 000002
【０００８】
ここで、Ａは、磁気トンネル接合部２の表面積であり、Ｐd は、ワットｃｍ-2単位の電流密度であり、ＲＡは、Ωｃｍ2 単位の磁気トンネル接合部（絶縁層）の抵抗面積積である。
【０００９】
ＭＲＡＭセル１のサイズは、一般的に集積及びスケールダウンレベルの上昇に応じて減少するので、選定用トランジスタ３のゲートの長さと酸化物フィルムの厚さは低下する。そのため、電力消費量の削減や選定用トランジスタ３の信頼性の向上などのＭＲＡＭセル１の性能向上のために、低いメモリ配列電圧又はコア電圧を使用している。実際には、高いコア電圧の使用は、選定用トランジスタの酸化物フィルムの耐電圧限界に達する可能性の有る高いチャネル電界を発生させて、それにより選定用トランジスタ３の信頼性を低下させることとなる。
【００１０】
従って、低いコア電圧を使用することによって、大抵のＭＲＡＭセル１内に十分に大きい値の加熱電流を発生させることは難しい。例えば、コア電圧の値が１．２ボルトで、ワードラインＷＬとビットラインＢＬに１．２ボルトの電圧を印加した場合、その結果生じる磁気トンネル接合部２を流れる加熱電流Ｉheatの値は１３０μＡとなる。それは、１５０°Ｃの高い閾値温度を達成するには十分でなく、セル１に書き込むことはできない。
【００１１】
特許文献１は、スピン移行トルク式ＭＲＡＭでのワードライン用トランジスタのワードライン電圧を制御するためのシステム、回路及び方法を開示している。書き込み操作では、ワードライン用トランジスタに第一の電圧を印加することができる。読み取り操作の間には、その第一の電圧よりも低い第二の電圧をワードライン用トランジスタに印加することができる。読み取り操作の間に書き込みが無効となるリスクを最小化している。
【００１２】
特許文献２は、磁気トンネル接合部、選定用トランジスタ及び接合部と電気接続された電流ラインを備えたＴＡＳ−ＭＲＡＭセルを開示しており、電流ラインは、結合部を加熱するための第一の電流部分を流す第一の機能と、ＴＡＳ−ＭＲＡＭセルの抵抗を変化させるための第二の電流部分を流す第二の機能とを有する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】国際特許公開第２００８／１０９７６８号明細書
【特許文献２】欧州特許公開第２１０９１１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、従来技術の少なくとも幾つかの制限を克服した、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを備えたメモリ装置の書き込み方法を提示することである。
【課題を解決するための手段】
【００１５】
本発明の実施形態では、各ＭＲＡＭセルが、磁気トンネル接合部を高い閾値温度に加熱した時の書き込み操作の間に抵抗を変えることが可能な磁気トンネル接合部を有する、行と列に配置された複数のＭＲＡＭセルと、磁気トンネル接合部と電気接続された選定用トランジスタと、行に沿ってＭＲＡＭセルを接続する複数のワードラインと、列に沿ってＭＲＡＭセルを接続する複数のビットラインとを備えたメモリ装置の書き込み方法であって、書き込み操作の間に、ビットラインの中の一つにビットライン電圧を印加するとともに、ワードラインの中の一つにワードライン電圧を印加して、選定したＭＲＡＭセルの磁気トンネル接合部に加熱電流を流す工程を有する方法において、このワードライン電圧は、加熱電流の大きさが磁気トンネル接合部を所定の高さの閾値温度に加熱するのに十分な大きさとなる、ＭＲＡＭセルのコア動作電圧よりも高いワードラインオーバードライブ電圧であることを特徴とする方法である。
【００１６】
一つの実施形態では、ワードラインオーバードライブ電圧をパルス時間長が約１５ｎｓ以下の電圧パルスとすることができる。
【００１７】
別の実施形態では、電荷ポンプ又は入出力ポートから供給される調節可能な外部電圧によって、ワードラインオーバードライブ電圧を発生することができる。
【００１８】
更に別の実施形態では、メモリ装置は、センス増幅器回路を更に備えることができ、そのセンス増幅器回路によって、ワードラインオーバードライブ電圧のパルス時間長を制御することができる。
【００１９】
更に別の実施形態では、選定用トランジスタを閾値電圧が低い大電力トランジスタとすることができる。
【００２０】
更に別の実施形態では、メモリ装置は、各選定用トランジスタのドレインを介して、行に沿ってＭＲＡＭセルを接続する複数のソースラインを更に備えることができ、本方法は、そのソースラインにソースラインオーバードライブ電圧を供給する工程を更に有することができる。
【００２１】
更に別の実施形態では、ソースラインオーバードライブ電圧は、選定用トランジスタの閾値電圧とほぼ等しい値を持つことができる。
【００２２】
更に別の実施形態では、本方法が、磁気トンネル接合部の抵抗を測定する工程と、ソースラインにソースラインオーバードライブ電圧を印加する工程とを有する読み取り操作を更に有することができる。
【００２３】
ここで開示した方法によって、トランジスタのサイズを大きくすること無く、十分な大きさの加熱電流を流して、抵抗を変化させるのに適した高い閾値温度に到達するのに十分な高さの温度に磁気トンネル接合部を加熱することが可能である。実際に、ここで開示した方法によって、トランジスタのサイズを大きくすること無く、トランジスタのドレインに大きな加熱電流密度を実現することが可能である。ここで開示した方法によって、小さいサイズのトランジスタを使用することができ、そのため、メモリ装置は、高い集積度を持つことが可能になるとともに、低い電力消費量で書き込むことが可能となる。
【００２４】
好ましい実施形態は、例として示した、図面に図示された実施形態の記述を用いて、より良く理解される。
【図面の簡単な説明】
【００２５】
【図１】磁気ランダムアクセスメモリ（ＭＲＡＭ）セルをベースとする従来のメモリ装置の模式図
【図２】本発明によるメモリ装置の一つの実施形態の模式図
【図３】本発明によるメモリ装置の別の実施形態の模式図
【発明を実施するための形態】
【００２６】
図２は、メモリ装置１０の好ましい実施形態を模式的に図示している。メモリ装置１０は、行と列に配置された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル１を備えている。そのようなＭＲＡＭセル１の中の四つが図２に図示されている。各ＭＲＡＭセル１は、図１に抵抗として表されている、一方の端部を選定用ＣＭＯＳトランジスタ３と電気接続された磁気トンネル接合部２を備えている。図２には図示されていないが、磁気トンネル接合部２は、磁化が固定された基準層と、セルの書き込み時に磁化方向を第一の安定した方向から第二の安定した方向に切り換えることが可能な記憶層と、記憶層とセンス層の間の絶縁層とから構成することができる。ＭＲＡＭセル１は、熱アシスト切換（ＴＡＳ）による書き込み操作を用いて書き込むことができる。そのようなＴＡＳによる書き込み操作は、磁気トンネル接合部２を高い閾値温度に加熱して、記憶層の磁化を切り換えるとともに、その後高い閾値温度を下回る低い閾値温度に磁気トンネル接合部２を冷却して、記憶層を書き込まれた状態で固定する必要が有る。言い換えると、磁気トンネル接合部２の抵抗値は、磁気トンネル接合部２を高い閾値温度に加熱したＴＡＳによる書き込み操作の間に変えることができる。
【００２７】
メモリ装置１０は、複数のビットラインＢＬと、ビットラインＢＬと交差する、有利には、直交するワードラインＷＬとを備えている。ビットラインＢＬは、磁気トンネル接合部２の他方の端部を介して、列に沿ってＭＲＡＭセル１を接続しており、ワードラインＷＬは、選定用トランジスタ３のゲートを介して、列に沿ってＭＲＡＭセル１を接続している。メモリ装置１０は、ビットラインＢＬとほぼ直交して配置された複数のソースラインＳＬを更に備えており、各ソースラインＳＬは、各選定用トランジスタ３のドレインを介して、行に沿ってＭＲＡＭセル１を接続している。
【００２８】
書き込み操作の間に、ビットラインＢＬの中の一つにビットライン電圧ＶBLを印加するとともに、ワードラインＷＬの中の一つにワードライン電圧ＶWLを印加することによって、ＭＲＡＭセル１の中の一つにデータを書き込む。書き込まれるＭＲＡＭセル１又は選定されたＭＲＡＭセル１は、それぞれビットライン電圧ＶBLとワードライン電圧ＶWLを印加されているビットラインＢＬとワードラインＷＬによってアドレス指定されたセル１である。それらの電圧ＶBLとＶWLの値は、通常選定用トランジスタ３の仕様によって決まる、選定されたＭＲＡＭセル１の磁気トンネル接合部２に加熱電流Ｉheatを流すことが可能な最大供給電圧ＶDD又はコア電圧に相当する。前に考察した通り、選定用トランジスタ３のサイズが０．１３μｍである場合、選定用トランジスタ３のコア電圧又はデート・ソース間電圧ＶGSの値は、典型的には、１．２Ｖである。
【００２９】
図２の実施形態では、書き込み操作の間にワードラインＷＬの中の一つに印加されるワードライン電圧ＶWLは、書き込み操作の書き込み期間の間のＭＲＡＭセル１のコア操作電圧よりも高いワードラインオーバードライブ電圧ＶWLO に相当する。ワードラインオーバードライブ電圧ＶWLO の値は、選定用トランジスタ３が磁気トンネル接合部２を高い閾値温度に加熱するのに十分な大きさの加熱電流Ｉheatを駆動するように決定される。詳しくは、ワードラインオーバードライブ電圧ＶWLO の値は、ＭＲＡＭセル１のサイズ及び集積度と、磁気トンネル接合部２の酸化物の応力に関するプロセス設計規則とを考慮して、メモリ装置１０の信頼性への影響を避けるように決定される。ワードラインオーバードライブ電圧ＶWLO は、（図示されていない）内部の電荷ポンプ又はコア動作電圧よりも高い、（図示されていない）入出力ポートＩＯから供給される調節可能な外部電圧ＶDDによって発生することができる。図２の実施例では、２Ｖの大きさのワードラインオーバードライブ電圧ＶWLO によって、ＭＲＡＭセル１の磁気トンネル接合部２が１００ｎｍの直径と約３０Ωｃｍ2 の抵抗面積積（ＲＡ）を有する場合に、２２０μＡの大きさの加熱電流Ｉheatを流すことが可能である。
【００３０】
磁気トンネル接合部２が高い閾値温度に到達したら、例えば、磁気トンネル接合部２に磁界を加えるか、或いは磁気トンネル接合部２にスピン偏極電流を流すことによって、その抵抗を変えることができる。磁気トンネル接合部２が基準層と記憶層を備えている場合、記憶層の磁化方向を調整することによって、磁気トンネル接合部の抵抗を変えることができる。その場合、例えば、記憶層の磁化方向が基準層の中の一つとほぼ逆向きの場合、高い抵抗が測定され、記憶層と基準層の磁化がそれぞれほぼ同じ方向を向いている場合、低い抵抗が測定される。そして、選定されたＭＲＡＭセル１は、加熱電流パルスＩheatを停止することで冷却され、それによって、磁気トンネル接合部の抵抗が、書き込まれた値で固定される、例えば、記憶層の磁化が、書き込まれた方向で固定される。
【００３１】
この実施形態の変化形では、ワードラインオーバードライブ電圧ＶWLO は、電圧パルスであり、その時間長又は幅は、選定用トランジスタ３のゲート酸化物に応力が加わることを回避するように制御することができる。それは、特に、ユーザーが手動でＭＲＡＭセルに書き込む場合に重要である。電圧パルスの制御は、例えば、（図示されていない）内部タイマーを用いて実現することができる。その場合、ワードラインオーバードライブ電圧ＶWLO の電圧パルスの時間長は、典型的には、約１５ｎｓ以下である。
【００３２】
メモリ装置１０は、ＭＲＡＭセル１の正しい状態を検出して、別のＭＲＡＭセル１の選定に対応して、新しいアドレスが選定されるまで、その状態に入出力ポートＩＯを保持するために使用される（図示されていない）センス増幅器回路を更に備えることができる。その場合、ワードラインオーバードライブ電圧ＶWLO の制御をセンス増幅器回路と同期させるか、或いはワードラインオーバードライブ電圧ＶWLO のパルス時間長をセンス増幅器回路によって制御しなければならない。
【００３３】
図示されていない別の実施形態では、選定用トランジスタ３は、閾値電圧Ｖthが低い大電力ＨＰトランジスタである。そのようなＨＰトランジスタは、所定のゲート電圧に関して標準的なＣＭＯＳトランジスタよりも多くの電流を駆動することができる。しかし、ＨＰトランジスタの欠点は、ゲート・ソース間電圧ＶGSがゼロの場合のＯＦＦ状態の電流Ｉoff が大きいことである。ビットラインＢＬの大きな漏れ電流Ｉoff は、そのような漏れ電流Ｉoff がセンス増幅器回路のマージンを許容不可能なレベルにまで悪化させる可能性が有るので、ビットラインＢＬの一つのセグメントに接続可能なＭＲＡＭセル１の数を制限することとなる。典型的には、漏れ電流が小さい程、より大きなセンシングマージンが得られる。ビットラインＢＬの幾つかの小さいセグメントを使用することは、典型的には、その実現に費用のかかる非常に大きな（図示されていない）幾つかのビットラインのセグメント用トランジスタを使用する必要が有るので、不利である。
【００３４】
この実施形態の変化形では、ＯＦＦ状態の漏れ電流Ｉoff は、ネガティブゲート駆動方式を使用することによって低減される。従って、漏れ電流Ｉoff の低下によって、ビットラインＢＬのセグメント当り、より多くのＭＲＡＭセルを接続することが可能となり、その結果必要なセグメント用トランジスタが少なくなるので、メモリ装置１０の集積度が高くなるとともに、コストが削減される。
【００３５】
図３は、選定用トランジスタ３をＨＰトランジスタとすることができるメモリ装置１０の更に別の実施形態を図示している。図３の実施形態では、漏れ電流Ｉoff の低減のために、ソースラインオーバードライブ電圧ＶSLO がソースラインＳＬに供給されている。その場合、ソースラインオーバードライブ電圧ＶSLO は、選定用トランジスタ３の閾値電圧Ｖthの値と等しいか、或いはそれに近い値を持つことができる。
【００３６】
読み取り操作の間に、セル１の磁気トンネル接合部の抵抗を測定することによって、選定したＭＲＡＭセル１に書き込まれているデータが読み出される。それは、周囲温度において、（図示されていない）センス電圧を磁気トンネル接合部２に印加するか、或いは磁気トンネル接合部２に（同じく図示されていない）センス電流を流して、その結果生じる電圧を読み取ることによって実施することができる。
【００３７】
一つの実施形態では、書き込み操作の間と同じソースラインオーバードライブ電圧ＶSLO を読み取り操作の間にソースラインＳＬに印加することによって、メモリ装置１０の電力消費量を最小化することができる。そして、書き込み操作の間に、ワードラインオーバードライブ電圧ＶWLO をワードラインＷＬに印加して、磁気トンネル接合部２を流れる加熱電流Ｉheatの大きさが磁気トンネル接合部２を所定の高さの閾値温度以上に加熱するのに十分な大きさとなるようにすることによって、選定用トランジスタ３のゲートをオーバードライブすることができる。前述した方法によって、小さいサイズのトランジスタ３を使用することができ、そのため、メモリ装置１０は、大きな集積度を持つことが可能になるとともに、小さい電力消費量で書き込むことが可能となる。
【符号の説明】
【００３８】
１    ＭＲＡＭセル
２    磁気トンネル接合部
３    選定用トランジスタ
４    選定回路
１０    メモリ装置
ＢＬ    ビットライン
ＨＰ    大電力
Ｉheat  加熱電流
Ｉoff   ＯＦＦ状態の電流
ＳＬ    ソースライン
ＶC     コア電圧
ＶDD    ドレイン・ドレイン間電圧
ＶGS    ゲート・ソース間電圧
ＶSLO   ソースラインオーバードライブ電圧
ＶWLO   ワードラインオーバードライブ電圧
Ｖth    閾値電圧
ＷＬ    ワードライン
【図１】
0006005343.tif 000003
【図２】
0006005343.tif 000004
【図３】
0006005343.tif 000005