(57)【特許請求の範囲】
【請求項１】
第１の入力範囲内において第１の量子化ステップでアナログ信号の電圧レベルを量子化して第１のデジタル値を出力する第１のアナログデジタル変換セルと、
第２の入力範囲内において第２の量子化ステップで前記アナログ信号の電圧レベルを量子化して第２のデジタル値を出力する第２のアナログデジタル変換セルと、
モード指定信号が第１のモードを示す場合、前記第１、第２の入力範囲を同一の電圧範囲とし、第１、第２のサンプリングクロックを異なる位相とする制御信号を生成し、前記モード指定信号が第２のモードを示す場合、前記第１、第２の入力範囲を連続した１つの電圧範囲とし、前記第１、第２サンプリングクロックを同一位相とする前記制御信号を生成する制御手段と、
前記制御信号に従って、前記第１、第２の入力範囲の電圧範囲を制御するＡＤＣセル制御手段と、
前記制御信号に従って、前記第１、第２のアナログデジタル変換セルのそれぞれに前記第１、第２のサンプリングクロックを与えるサンプリングクロック生成手段と、
前記第１、第２のデジタル値を合成して出力データを出力する出力データ処理回路と、
を有するアナログデジタル変換回路。
【請求項２】
前記ＡＤＣセル制御手段は、前記第１の入力範囲の上限値を設定する第１の上限参照電圧と、前記第１の入力範囲の下限値を設定する第１の下限参照電圧と、前記第２の入力範囲の上限値を設定する第２の上限参照電圧と、前記第２の入力範囲の下限値を設定する第２の下限参照電圧と、を出力し、前記制御信号に従って前記第１、第２の上限参照電圧及び前記第１、第２の下限参照電圧の電圧値を切り換える請求項１に記載のアナログデジタル変換回路。
【請求項３】
前記アナログ信号の振幅を前記第１、第２のアナログデジタル変換セルが変換可能な電圧範囲に変換して中間アナログ信号を生成する前処理回路を有する請求項１又は２に記載のアナログデジタル変換回路。
【請求項４】
前記前処理回路は、前記中間アナログ信号の信号レベルを、前記第１の入力範囲の電圧範囲に応じた第１のシフト量でレベルシフトした第１の変換入力信号と、前記第２の入力範囲の電圧範囲に応じた第２のシフト量でレベルシフトした第２の変換入力信号とを生成し、前記第１の変換入力信号を前記第１のアナログデジタル変換セルに出力し、前記第２の変換入力信号を前記第２のアナログデジタル変換セルに出力する請求項３に記載のアナログデジタル変換回路。
【請求項５】
前記ＡＤＣセル制御手段は、前記制御信号に従って、前記第１、第２のシフト量の大きさを可変する請求項４に記載のアナログデジタル変換回路。
【請求項６】
前記ＡＤＣセル制御手段は、前記制御信号に従って、前記前処理回路の増幅率を変更する請求項５に記載のアナログデジタル変換回路。
【請求項７】
前記出力データ処理回路は、前記第１のモードに対応して出力された前記制御信号が入力された場合、前記第１のデジタル値及び第２のデジタル値を出力データとして出力し、前記第２のモードに対応して出力された前記制御信号が入力された場合、前記第１、第２のデジタル値を変換テーブルに応じてマージしたデータを前記出力データとして出力する請求項１乃至６のいずれか１項に記載のアナログデジタル変換回路。
【請求項８】
前記制御手段は、前記モード指定信号が第３のモードを示す場合、前記第１、第２の入力範囲を同一の電圧範囲とし、前記第１、第２のサンプリングクロックのいずれか一方を停止状態とする前記制御信号を出力する請求項１乃至７のいずれか１項に記載のアナログデジタル変換回路。
【請求項９】
前記第１、第２のアナログデジタル変換セルが出力したデジタル値と理想値との間の誤差の大きさ解析する出力データ解析部と、
校正信号を生成する校正信号生成回路と、を有し、
前記制御手段は、モード指定信号が第４のモードを示す場合、前記第１、第２のアナログデジタル変換セルの一方が前記アナログ信号に対する変換処理を行い、前記第１、第２のアナログデジタル変換セルの他方が前記校正信号に対する変換処理を行うことを指示する前記制御信号を出力し、
前記出力データ解析部は、前記第４のモードに応じて出力された前記制御信号に基づき前記出力データ処理部から前記校正信号を変換したデジタル値と当該デジタル値の理想値とのずれを補正する補正値を生成し、当該補正値を前記ＡＤＣセル制御手段に与え、
前記ＡＤＣセル制御手段は、前記補正値に基づき前記第１、第２の入力範囲の電圧範囲とアナログデジタル変換セルの入力オフセット電圧との少なくとも一方を補正する請求項１乃至８のいずれか１項に記載のアナログデジタル変換回路。
【請求項１０】
前記ＡＤＣセル制御手段は、前記第２のモードに対応して出力された前記制御信号に基づき前記第１、第２の入力範囲を設定する場合、前記第１の入力範囲の一部と前記第２の入力範囲の一部とが同じ電圧範囲となるオーバーラップ範囲を有し、かつ、前記第１の量子化ステップのステップ境界値と前記第２の量子化ステップのステップ境界値とが異なる値となるように、前記第１、第２の入力範囲を設定する請求項１乃至９のいずれか１項に記載のアナログデジタル変換回路。
【請求項１１】
前記第１の量子化ステップのステップ幅と前記第２の量子化ステップのステップ幅が異なる値に設定される請求項１乃至１０のいずれか１項に記載のアナログデジタル変換回路。
【請求項１２】
前記第１の量子化ステップと前記第２の量子化ステップが異なる請求項１乃至１１のいずれか１項に記載のアナログデジタル変換回路。
【請求項１３】
前記サンプリングクロック生成部は、
前記制御信号に基づき、多相クロックのうち異なる位相のクロックを前記第１、第２のサンプリングクロックとして出力するか、前記多相クロックのうちから選択した一のクロックを前記第１、第２のサンプリングクロックとして出力するか、を切り換える請求項１乃至１２のいずれか１項に記載のアナログデジタル変換回路。
【請求項１４】
前記サンプリングクロック生成部は、前記多相クロックのうち異なる位相のクロックを前記第１、第２のサンプリングクロックとして出力する場合、前記第１のアナログデジタル変換セルのサンプリングタイミングである第１のサンプリングタイミングから前記第２のアナログデジタル変換セルのサンプリングタイミングである第２のサンプリングタイミングまでと、前記第２のサンプリングタイミングから前記第１サンプリングタイミングまでの間隔が異なるように前記多相クロックから前記第１、第２のサンプリングクロックとするクロックを選択する請求項１３に記載のアナログデジタル変換回路。
【請求項１５】
第３の入力範囲内において第３の量子化ステップで前記アナログ信号の電圧レベルを量子化して第３のデジタル値を出力する第３のアナログデジタル変換セルと、
第４の入力範囲内において第４の量子化ステップで前記アナログ信号の電圧レベルを量子化して第４のデジタル値を出力する第４のアナログデジタル変換セルと、を有し、
前記サンプリングクロック生成部は、さらに、前記第３、第４のアナログデジタル変換セルのそれぞれに与える第３、第４のサンプリングクロックを出力し、
前記制御手段は、
前記モード指定信号が前記第１のモードを示す場合、前記第１から第４の入力範囲を同一の電圧範囲とし、且つ、前記第１から第４のサンプリングクロックをそれぞれ異なる位相とする前記制御信号を出力し、
前記モード指定信号が前記第２のモードを示す場合、前記第１から第４の入力範囲を連続した１つの電圧範囲とし、前記第１から第４サンプリングクロックを同一位相とする前記制御信号を出力し、
前記モード指定信号が第５のモードを示す場合、前記第１、第２の入力範囲を連続した１つの電圧範囲とし、前記第３、第４の入力範囲を連続した１つの電圧範囲とし、同一の位相の前記第１、第２のサンプリングクロックを含む第１のサンプリングクロック群と、同一の位相の前記第３、第４のサンプリングクロックを含む第２のサンプリングクロック群と、をそれぞれ異なる位相とする前記制御信号を出力する請求項１乃至１４のいずれか１項に記載のアナログデジタル変換回路。
【請求項１６】
前記第１、第２のアナログデジタル変換セルと同等の機能を有する複数のアナログデジタル変換セルにより構成される変換セルアレイを有し、
前記制御手段は、前記第１、第２のモードに対応する動作を前記複数のアナログデジタル変換セルのいずれを用いて行うかを指示する前記制御信号を出力する請求項１乃至１５のいずれか１項に記載のアナログデジタル変換回路。
【請求項１７】
第１の入力範囲内において第１の量子化ステップでアナログ信号の電圧レベルを量子化して第１のデジタル値を出力するステップと、
第２の入力範囲内において第２の量子化ステップで前記アナログ信号の電圧レベルを量子化して第２のデジタル値を出力するステップと、
モード指定信号が第１のモードを示す場合、第１の入力範囲をもつ第１のアナログデジタル変換セル及び第２の入力範囲をもつ第２のアナログデジタル変換セルを用いて、同一の前記第１及び第２の入力範囲、異なるサンプリングタイミングで、アナログ信号の電圧レベルを量子化して第１のデジタル値及び第２のデジタル値を出力するステップと、
前記モード指定信号が第２のモードを示す場合、前記第１のアナログデジタル変換セル及び前記第２のアナログデジタル変換セルを用いて、前記第１、第２の入力範囲を連続した１つの電圧範囲とし、同一のサンプリングタイミングで、前記第１のデジタル値及び前記第２のデジタル値を出力するステップと、
前記第１、第２のデジタル値を合成して出力データを出力するステップと、
を有するアナログデジタル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるアナログ信号をデジタル信号に変換するアナログデジタル変換回路及びアナログデジタル変換方法に関する。
【背景技術】
【０００２】
アナログデジタル変換器（Analog-to Digital Converter、以下場合に応じてＡＤＣと称す）は、様々な分野で使用されている。このＡＤＣは、要求される変換速度及び量子化ビット数が適用されるシステム毎に異なっている。例えば、通信用途に用いられるＡＤＣにおいては、通信方式によって信号帯域及び要求ＳＮＲ（Signal to Noise Ratio）が異なるため、通信方式毎にＡＤＣに求められる変換速度と量子化ビット数もそれぞれ異なる。なお、ＡＤＣの変換精度（ＳＮＲ）は、入力レンジが同一である場合は量子化ビット数が多くなれば向上する。つまり、ＡＤＣの変換精度は、量子化ビット幅の大きさに依存する指標である。【０００３】
ここで、ＡＤＣに要求される変換速度と変換精度との関係の一例を図３４に示す。図３４では、キャリア信号を位相変調して通信を行うＢＰＳＫ（Binary Phase-Shift Keying）、ＱＰＳＫ（Quaternary Phase-Shift Keying）、１６ＰＳＫ（16 Phase-Shift Keying）の３つの変調方式の信号帯域と、それぞれ通信方式で要求されるＳＮＲとの関係を示す。ＢＰＳＫでは、要求される信号帯域は広いが要求されるＳＮＲは低くてもよい。そのため、ＢＰＳＫに対応するＡＤＣは、高い変換速度と低ＳＮＲなものが用いられる。一方、１６ＰＳＫでは、要求される信号帯域は狭いが高いＳＮＲが要求される。そのため、１６ＰＳＫに対応するＡＤＣでは、低い変換速度であっても高いＳＮＲを実現できるＡＤＣが用いられる。同様に、ＱＰＳＫでは、ＢＰＳＫと１６ＰＳＫの中間の変換速度と、ＢＰＳＫと１６ＰＳＫの中間のＳＮＲのＡＤＣが用いられる。このように、変調方式によって要求されるＡＤＣの性能が異なるため、これまでは変調方式に応じて専用のＡＤＣを用いてシステムを構築していた。【０００４】
しかしながら、様々な変調方式に対して、別々のシステムを用いた場合、開発コストや設備投資が増加するという問題があった。この問題を解決するためには、複数の要求仕様に対応する柔軟性の高いシステムを実現する必要がある。しかし、変換速度と変換精度が固定されている従来のＡＤＣを用いて柔軟性の高いシステムを実現するためには、高速な変換速度と、高い変換精度とを同時に実現する性能のＡＤＣが必要となる。しかし、このような高速高精度のＡＤＣは、近年ますます高速化されつつある通信用途などでは、実現が非常に困難である。たとえ実現できたとしても、変調方式によっては不必要に高精度であったり、或いは不必要に高速な変換であったりするため、非効率的で消費電力も大きくなってしまうという問題があった。【０００５】
この問題を解決するための手段として、特許文献１に示すような従来技術が既に提案されている。特許文献１のＡＤＣは、同一性能を有する複数の基本ＡＤＣを用いる。特許文献１のＡＤＣは、複数の基本ＡＤＣを時間軸方向にタイミングをずらして動作させることにより見かけ上の変換速度を向上させるタイムインターリーブ構成を備える。また、特許文献１のＡＤＣは、複数の基本ＡＤＣを同一タイミングで動作させて、その出力を平均化することで、量子化雑音以外のランダム雑音成分を低減して変換精度を向上させる出力平均化構成を備える。そして、特許文献１のＡＤＣは、タイムインターリーブ構成と出力平均化構成を任意に組み合わせて、変換速度と変換精度を柔軟に切り換えることができる。しかしながら、特許文献１のＡＤＣは変換精度を向上させるための手段として平均化処理を用いているため、ランダム雑音成分は低減できても量子化雑音は除去できない。したがって基本ＡＤＣの量子化ビット数以上の高精度化は不可能である。【０００６】
一方、類似のアプローチで基本ＡＤＣの量子化ビット数以上のＡＤＣを実現する方法として、特許文献２の従来技術がある。特許文献２で開示されているＡＤＣでは、複数の基本ＡＤＣを用いて、それぞれのＡＤＣの量子化閾値を決める参照電圧を可変もしくはシフトさせることで、基本ＡＤＣの持つ量子化ビット数以上のＡＤＣを実現するものである。このように、ＡＤＣの量子化閾値を決める参照電圧を可変もしくはシフトさせることで、基本ＡＤＣの持つ量子化ビット数以上のＡＤＣを実現する構成を以下では振幅インターリーブ構成と称す。しかしながら、特許文献２で開示されている振幅インターリーブ構成は振幅方向の精度向上のみであり、基本ＡＤＣ以上の変換速度を得ることはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−００９９６０号公報
【特許文献２】特開２００９−２６７８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記で説明したように、特許文献１、２では、高い変換速度と、高い変換精度とのいずれか一方を実現するのみであり、２つ性能を同時に満たすことはできない問題がある。そこで、特許文献１のタイムインターリーブ構成と、特許文献２の振幅インターリーブ構成とを組み合わせることで高い変換速度と、高い変換精度と、を実現することも考えられる。しかしながら、これらの構成を組み合わせたＡＤＣでは、変換処理に要求される処理能力に対して過剰な性能を有することで、消費電力が過剰に大きくなる問題がある。例えば、図３４の１６ＰＳＫの通信方式の信号に対して変換処理を行う場合には、高い変換速度は必要無いため、変換処理に必要な変換サイクルと、実際の変換サイクルとの間の差分が本来必要のない変換処理として行われることになり、過大な電力が消費されることになる。また、図３４のＢＰＳＫの通信方式の信号に対して変換処理を行う場合には、高い変換精度は必要無いため、変換処理に必要なＡＤＣの数（量子化ビット数）と、実際の変換処理で利用されるＡＤＣの数との間の差分に相当する数のＡＤＣが本来行う必要のない変換処理を行うことになり、過大な電力が消費されることになる。【０００９】
本発明は、上記課題に鑑みて、消費電力を抑制しながら、より多くの通信方式の信号の変換処理に対応するアナログデジタル変換回路を実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明にかかるアナログデジタル変換回路の一態様は、第１の入力範囲内において第１の量子化ステップでアナログ信号の電圧レベルを量子化して第１のデジタル値を出力する第１のアナログデジタル変換セルと、第２の入力範囲内において第２の量子化ステップで前記アナログ信号の電圧レベルを量子化して第２のデジタル値を出力する第２のアナログデジタル変換セルと、モード指定信号が第１のモードを示す場合、前記第１、第２の入力範囲を同一の電圧範囲とし、第１、第２のサンプリングクロックを異なる位相とする制御信号を生成し、前記モード指定信号が第２のモードを示す場合、前記第１、第２の入力範囲を連続した１つの電圧範囲とし、前記第１、第２サンプリングクロックを同一位相とする前記制御信号を生成する制御部と、前記制御信号に従って、前記第１、第２の入力範囲の電圧範囲を制御するＡＤＣセル制御部と、前記制御信号に従って、前記第１、第２のアナログデジタル変換セルのそれぞれに前記第１、第２のサンプリングクロックを与えるサンプリングクロック生成部と、前記第１、第２のデジタル値を合成して出力データを出力する出力データ処理回路と、を有する。
本発明にかかるアナログデジタル変換方法の一態様は、第１の入力範囲内において第１の量子化ステップでアナログ信号の電圧レベルを量子化して第１のデジタル値を出力するステップと、第２の入力範囲内において第２の量子化ステップで前記アナログ信号の電圧レベルを量子化して第２のデジタル値を出力するステップと、モード指定信号が第１のモードを示す場合、第１の入力範囲をもつ第１のアナログデジタル変換セル及び第２の入力範囲をもつ第２のアナログデジタル変換セルを用いて、同一の前記第１及び前記第２の入力範囲、異なるサンプリングタイミングで、アナログ信号の電圧レベルを量子化して第１のデジタル値及び第２のデジタル値を出力するステップと、前記モード指定信号が第２のモードを示す場合、前記第１のアナログデジタル変換セル及び前記第２のアナログデジタル変換セルを用いて、前記第１、第２の入力範囲を連続した１つの電圧範囲とし、同一のサンプリングタイミングで、前記第１のデジタル値及び前記第２のデジタル値を出力するステップと、前記第１、第２のデジタル値を合成して出力データを出力するステップと、を有する。
【発明の効果】
【００１１】
本発明にかかるアナログデジタル変換回路及びアナログデジタル変換方法は、消費電力を抑制しながら、より多くの通信方式の信号の変換処理に対応するアナログデジタル変換回路を提供する。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかるアナログデジタル変換回路のブロック図である。
【図２】実施の形態１にかかるアナログデジタル変換回路の構成定義テーブルの一例を示す図である。
【図３】実施の形態１にかかるアナログデジタル変換回路の第１のモードにおける動作を示すタイミングチャートである。
【図４】実施の形態１にかかるアナログデジタル変換回路の第２のモードにおける動作を示すタイミングチャートである。
【図５】実施の形態１にかかるアナログデジタル変換回路で扱う信号帯域と変換精度との関係を示すグラフである。
【図６】実施の形態２にかかるアナログデジタル変換回路のブロック図である。
【図７】実施の形態２にかかるアナログデジタル変換回路の構成定義テーブルの一例を示す図である。
【図８】実施の形態２にかかるアナログデジタル変換回路の第１のモードにおける動作を示すタイミングチャートである。
【図９】実施の形態２にかかるアナログデジタル変換回路の第２のモードにおける動作を示すタイミングチャートである。
【図１０】実施の形態２にかかるアナログデジタル変換回路の第５のモードにおける動作を示すタイミングチャートである。
【図１１】実施の形態２にかかるアナログデジタル変換回路で扱う信号帯域と変換精度との関係を示すグラフである。
【図１２】実施の形態３にかかるアナログデジタル変換回路のブロック図である。
【図１３】実施の形態３にかかるアナログデジタル変換回路の前処理回路のブロック図である。
【図１４】実施の形態３にかかるアナログデジタル変換回路の構成定義テーブルの一例を示す図である。
【図１５】実施の形態３にかかるアナログデジタル変換回路の第１のモードにおける動作を示すタイミングチャートである。
【図１６】実施の形態３にかかるアナログデジタル変換回路の第２のモードにおける動作を示すタイミングチャートである。
【図１７】実施の形態３にかかるアナログデジタル変換回路の第２のモードにおける前処理回路の動作を示すタイミングチャートである。
【図１８】実施の形態３にかかるアナログデジタル変換回路の第２のモードにおける入力範囲の割り当て例を示す図である。
【図１９】実施の形態４にかかるアナログデジタル変換回路の前処理回路のブロック図である。
【図２０】実施の形態５にかかるアナログデジタル変換回路の前処理回路のブロック図である。
【図２１】実施の形態５にかかるアナログデジタル変換回路の構成定義テーブルの一例を示す図である。
【図２２】図２１に示す構成定義テーブルに対応した実施の形態５にかかるアナログデジタル変換回路の動作を示すタイミングチャートである。
【図２３】実施の形態５にかかるアナログデジタル変換回路の構成定義テーブルの別の例を示す図である。
【図２４】図２３に示す構成定義テーブルに対応した実施の形態５にかかるアナログデジタル変換回路の動作を示すタイミングチャートである。
【図２５】本発明にかかるアナログデジタル変換回路における構成定義テーブルの変形例を示す図である。
【図２６】図２５に示す第１の変形例により実現される入力範囲の概略図である。
【図２７】図２５に示す第２の変形例により実現される入力範囲の概略図である。
【図２８】図２５に示す第３の変形例により実現される入力範囲の概略図である。
【図２９】図２５に示す第４の変形例により実現される入力範囲の概略図である。
【図３０】図２５に示す第５の変形例により実現される入力範囲の概略図である。
【図３１】不均等なサンプリングタイミングで変換処理を行う動作モードに対応する構成定義テーブルの一例を示す図である。
【図３２】図３１に示す構成定義テーブルに対応する本発明のアナログデジタル変換回路の動作を示すタイミングチャートである。
【図３３】不均等な変換精度で変換処理を行う本発明のアナログデジタル変換回路の動作を示すタイミングチャートである。
【図３４】アナログデジタル変換回路において要求される変換速度と変換精度との関係を示すグラフである。
【発明を実施するための形態】
【００１３】
初めに、本明細書で用いる用語を定義する。一般に、ＡＤＣの性能を示す指標として、「分解能」という用語が用いられる。「分解能」は、アナログ入力電圧を何段階のデジタル値に分解するか、すなわち、アナログ入力電圧を何ビットのデジタル値に変換するかを意味する場合と、同じデジタル値に変換されるアナログ入力電圧の範囲、すなわち、分解可能なアナログ電圧幅を意味する場合がある。本明細書では、前者の意味での分解能と後者の意味での分解能を区別する必要があるため、前者の意味での分解能を「量子化ステップ数」、後者の意味での分解能を「量子化ステップ電圧」と呼ぶ。例えば、アナログ入力電圧の範囲が３Ｖで、リニアに変換する、通常の２ビットのＡＤＣの場合、量子化ステップ数は４、量子化ステップ電圧は１Ｖとなる。なお、「量子化ステップ電圧」は、全アナログ入力電圧範囲において、必ずしも一定である必要はない。
【００１４】
また、一般的に、ＡＤＣの入力電圧範囲は、ＡＤＣに与えられる電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差よりも小さくなるが、本発明に関する説明では、説明を簡略化するため、ＡＤＣの入力電圧範囲の上限値を電源電圧ＶＤＤとし、下限値を接地電圧ＧＮＤとして説明する。
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本発明のアナログデジタル変換器１の全体ブロック図を示す。図１に示すように、実施の形態１にかかるアナログデジタル変換回路１は、アナログデジタル変換セル（以下ＡＤＣセルと称す）１１、１２、回路構成制御部１１０、ＡＤＣセル制御部１１１、サンプリングクロック生成部１１２、出力データ処理回路１１３を有する。
【００１６】
なお、実施の形態１では、アナログデジタル変換回路１が、動作モードとして、高速低精度な変換処理を行う第１のモードと、低速高精度な変換処理を行う第２のモードとを有する例について説明する。また、以下の説明では、変換精度とは、量子化ステップ電圧の大小を意味するものとする。すなわち、量子化ステップ電圧が小さい場合が変換精度が高い状態であり、量子化ステップ電圧が大きい場合が変換精度が低い状態である。また、以下の説明では、変換速度は、ＡＤＣセルのサンプリング周波数の高低を示すものとする。
【００１７】
ＡＤＣセル１１は、第１のアナログデジタル変換セルに対応するブロックである。ＡＤＣセル１１は、第１の入力範囲内において第１の量子化ステップでアナログ信号の電圧レベルを量子化して第１のデジタル値を出力する。ＡＤＣセル１２は、第２のアナログデジタル変換セルに対応するブロックである。ＡＤＣセル１２は、第２の入力範囲内において第２の量子化ステップでアナログ信号の電圧レベルを量子化して第２のデジタル値を出力する。なお、実施の形態１にかかるアナログデジタル変換回路１では、ＡＤＣセル１１とＡＤＣセル１２とが同じ量子化ステップ数を有する例について説明する。
【００１８】
回路構成制御部１１０は、モード指定信号ＭＤに応じて、サンプリングクロック生成部１１２と、ＡＤＣセル制御部１１１と、出力データ処理回路１１３それぞれに、制御信号ＣＮＴ０、ＣＮＴ１、ＣＮＴ２を与える。制御信号ＣＮＴ０、ＣＮＴ１、ＣＮＴ２は、それぞれ、サンプリングクロック生成部１１２、ＡＤＣセル制御部１１１に対して、ＡＤＣセル１１、１２のそれぞれの、入力電圧範囲とサンプリングタイミングとを指定する。また、制御信号ＣＮＴ２は、出力データ処理回路１１３に対して、ＡＤＣセル１１、１２からの変換結果の処理方法を指定する。
【００１９】
制御信号ＣＮＴ０、ＣＮＴ１、ＣＮＴ２とモード指定信号ＭＤとの対応は、例えば、回路構成制御部１１０に備えられた構成定義テーブル等に定義すればよい。そして、モード指定信号ＭＤに応じて、構成定義テーブル中の情報を選択し、制御信号ＣＮＴ０、ＣＮＴ１、ＣＮＴ２を出力すればよい。
【００２０】
ＡＤＣセル制御部１１１は、第１、第２の入力範囲の電圧範囲を制御する。より具体的には、ＡＤＣセル制御部１１１は、ＡＤＣセル１１の入力範囲（例えば、第１の入力範囲）の上限値を設定する第１の上限参照電圧ＲＥＦ１１＋と、第１の入力範囲の下限値を設定する第１の下限参照電圧ＲＥＦ１１−と、ＡＤＣセル１２の入力範囲（例えば、第２の入力範囲）の上限値を設定する第２の上限参照電圧ＲＥＦ１２＋と、第２の入力範囲の下限値を設定する第２の下限参照電圧ＲＥＦ１２−と、を出力する。そして、ＡＤＣセル制御部１１１は、回路構成制御部１１０が出力する制御信号ＣＮＴ０に応じて第１、第２の上限参照電圧及び前記第１、第２の下限参照電圧の電圧値を切り換える。なお、以下の説明では、第１の上限参照電圧を上限参照電圧ＲＥＦ１１＋、第２の上限参照電圧を上限参照電圧ＲＥＦ１２＋、第１の下限参照電圧を下限参照電圧ＲＥＦ１１−、第２の下限参照電圧を下限参照電圧ＲＥＦ１２−と称す。
【００２１】
サンプリングクロック生成部１１２は、制御信号ＣＮＴ１に応じて、ＡＤＣセル１１、１２のそれぞれに第１のサンプリングクロックＣＬＫ１１と第２のサンプリングクロックＣＬＫ１２を与える。ＡＤＣセル１１は、例えば、与えられたサンプリングクロックの立ち上がりエッジに同期してサンプリング処理を行う。
【００２２】
出力データ処理回路１１３は、複数のＡＤＣセルから出力された出力値を用いて出力データを生成する。より具体的には、モード指定信号ＭＤが第１のモードを示す場合、出力データ処理回路１１３には、第１のモードに対応して出力された制御信号ＣＮＴ２が入力される。第１のモードに対応した制御信号ＣＮＴ２が入力された場合、出力データ処理回路１１３は、ＡＤＣセル１１が出力した第１のデジタル値と、ＡＤＣセル１２が出力した第２のデジタル値を出力データとして出力する。なお、第１のデジタル値と第２のデジタル値とは、異なるサンプリングタイミングでサンプリングされた入力電圧に対応する。
【００２３】
また、モード指定信号ＭＤが第２のモードを示す場合、出力データ処理回路１１３には、第２のモードに対応して出力された制御信号ＣＮＴ２が入力される。第２のモードに対応した制御信号ＣＮＴ２が入力された場合、出力データ処理回路１１３は、ＡＤＣセル１１が出力した第１のデジタル値と、ＡＤＣセル１２が出力した第２のデジタル値を所定の規則に基づいて変換し、出力データとして出力する。
【００２４】
第１のデジタル値及び第２のデジタル値と、出力データとの対応は、予め変換テーブル等に定義すれば良い。そして、変換テーブルの定義に従って第１のデジタル値及び第２のデジタル値をマージし、出力データとして出力すればよい。
【００２５】
ここで、構成定義テーブルの詳細について説明する。実施の形態１にかかるアナログデジタル変換回路１では、モード指定信号ＭＤが第１のモードを示す場合には、高速低精度の変換処理を行い、モード指定信号ＭＤが第２のモードを示す場合には、低速高精度の変換処理を行う。そこで、実施の形態１にかかるアナログデジタル変換回路１では、構成定義テーブルに２つの回路構成値を含む。ここでの回路構成値は、制御信号ＣＮＴ０、ＣＮＴ１、ＣＮＴ２に反映され、サンプリングクロック生成部１１２と、変換範囲制御部１１１と、出力データ処理回路１１３へ入力される。実施の形態１にかかる構成定義テーブルの例を図２に示す。
【００２６】
図２に示すように、実施の形態１にかかる構成定義テーブルは、モード指定信号ＭＤが第１のモード（例えば、モード指定信号ＭＤの値０である場合）に対応する回路構成値として、以下のように設定する値を保持する。すなわち、上限参照電圧ＶＲＥＦ１１＋、ＶＲＥＦ１２＋は共に電源電圧ＶＤＤ、下限参照電圧ＲＥＦ１１−、ＲＥＦ１２−は共に接地電圧ＧＮＤに設定される。第１のサンプリングクロックＣＬＫ１１の位相設定値は０ｄｅｇ、第２のサンプリングクロックＣＬＫ１２の位相設定値は−１８０ｄｅｇに設定される。出力データへの変換に関しては、第１、第２のデジタル値をそのまま出力するように定義する出力変換テーブルＴＨＲを選択する値を有する。
【００２７】
また、図２に示すように、実施の形態１にかかる構成定義テーブルは、モード指定信号ＭＤが第２のモード（例えば、モード指定信号ＭＤの値１である場合）に対応する回路構成値として、以下のように設定する値を保持する。すなわち、上限参照電圧ＶＲＥＦ１１＋は電源電圧、下限参照電圧ＶＲＥＦ１１−及び上限参照電圧ＶＲＥＦ１２＋は共に電源電圧ＶＤＤの２分の１（ＶＤＤ／２）、下限参照電圧ＲＥＦ１２−は共に接地電圧ＧＮＤに設定される。第１のサンプリングクロックＣＬＫ１１及び第２のサンプリングクロックＣＬＫ１２の位相設定値は０ｄｅｇに設定される。出力データへの変換に関しては、第１、第２のデジタル値をマージして出力するように定義する出力変換テーブルＭＲＧ１を選択する値を有する。
【００２８】
つまり、実施の形態１にかかる回路構成制御部１１０は、モード指定信号ＭＤが第１のモードを示す場合、第１、第２の入力範囲を同一の電圧範囲とし、第１のサンプリングクロックＣＬＫ１１と第２のサンプリングクロックＣＬＫ１２とを異なる位相とする回路構成値を出力する。一方、回路構成制御部１１０は、モード指定信号ＭＤが第２のモードを示す場合、第１、第２の入力範囲を連続した１つの電圧範囲とし、第１のサンプリングクロックＣＬＫ１１と第２のサンプリングクロックＣＬＫ１２とを同一位相とする回路構成値を出力する。
【００２９】
続いて、実施の形態１にかかるアナログデジタル変換回路１の動作について説明する。図３に、アナログデジタル変換回路１の第１のモードにおける動作を示すタイミングチャートを示す。図３に示すように、第１のモードでは、アナログデジタル変換回路１は、ＡＤＣセル１１とＡＤＣセル１２が交互にサンプリング動作を行う。また、ＡＤＣセル１１とＡＤＣセル１２の入力範囲は、互いに同じ電圧範囲を有する。これにより、実施の形態１にかかるアナログデジタル変換回路１では、１つのＡＤＣセルで実現可能な変換速度の２倍の変換速度で変換処理を行うことができる。つまり、第１のモードでは、アナログデジタル変換回路１は、ＡＤＣセル１１、１２をタイムインターリーブ構成とすることで変換速度の高速化を実現する
【００３０】
また、図４に、アナログデジタル変換回路１の第２のモードにおける動作を示すタイミングチャートを示す。図４に示すように、第２のモードでは、アナログデジタル変換回路１は、ＡＤＣセル１１とＡＤＣセル１２とが同じサンプリングタイミングで変換処理を行う。そして、ＡＤＣセル１１の入力範囲と、ＡＤＣセル１２の入力範囲と、を合わせて１つの入力範囲を実現する。これにより、アナログデジタル変換回路１は、１つのＡＤＣセルの変換精度の２倍の変換精度、すなわち、１つのＡＤＣセルの量子化ステップ電圧の、１／２の量子化ステップ電圧でのアナログデジタル変換を実現することができる。つまり、第２のモードでは、アナログデジタル変換回路１は、ＡＤＣセル１１、１２を振幅インターリーブ構成とすることで変換精度を高精度化する。
【００３１】
ここで、図３で示した第１のモードにより対応可能な通信方式と、図４で示した第２のモードにより対応可能な通信方式との関係を示すグラフを図５に示す。実施の形態１にかかるアナログデジタル変換回路１では、第１のモードにおいてＡＤＣセル１１、１２をタイムインターリーブ構成とすることで、高い変換速度に対応する。しかし、第１のモードでは、１回のサンプリング動作において１つのＡＤＣセルが動作するのみであるため、変換精度としては低くなる。このような動作により、第１のモードで動作するアナログデジタル変換回路１は、図５に示す広い信号帯域と低い変換精度とを要求する第１の通信方式に対応することができる。
【００３２】
また、実施の形態１にかかるアナログデジタル変換回路１では、第２のモードにおいてＡＤＣセル１１、１２を振幅インターリーブ構成とすることで、高い変換精度に対応する。しかし、第２のモードでは、サンプリング速度が１つのＡＤＣセルの変換速度に制限されるため、変換速度としては遅くなる。このような動作により、第２のモードで動作するアナログデジタル変換回路１は、図５に示す狭い信号帯域と高い変換精度とを要求する第２の通信方式に対応することができる。
【００３３】
上記説明より、実施の形態１にかかるアナログデジタル変換回路１は、回路構成制御部１１０がモード指定信号ＭＤに応じて選択した回路構成値に基づきＡＤＣセル制御部１１１がＡＤＣセル１１、１２の入力範囲を切り換え、サンプリングクロック生成部１１２がＡＤＣセル１１、１２のサンプリングタイミングを切り換える。これにより、実施の形態１にかかるアナログデジタル変換回路１は、高速低精度な変換処理が要求される第１の通信方式と、低速高精度な変換処理が要求される第２の通信方式と、の異なる性能が要求される２つの通信方式に対応することができる。
【００３４】
ここで、実施の形態１にかかるアナログデジタル変換回路１は、ＡＤＣセル１１、１２のみで、異なる性能が要求される２つの通信方式に対する変換処理を行う。言い換えると、実施の形態１にかかるアナログデジタル変換回路１は、異なる性能が要求される２つの通信方式のいずれを処理している場合にも変換処理に利用されないＡＤＣセルが存在しない。これにより、実施の形態１にかかるアナログデジタル変換回路１では、いずれの通信方式に対して変換処理を行う場合においても動作しない回路に電力を供給することがない。つまり、実施の形態１にかかるアナログデジタル変換回路１を用いることで、複数の異なる性能が要求される通信方式に対応しながら、消費電力を削減することができる。
【００３５】
また、実施の形態１にかかるアナログデジタル変換回路１では、いずれの通信方式の信号が入力されている場合であっても動作しない回路がないため、回路の利用効率が高く、従来技術を用いて構成した複数の通信方式に対応するアナログデジタル変換回路に比べて回路規模を削減することができる。
【００３６】
実施の形態２
実施の形態２にかかるアナログデジタル変換回路２のブロック図を図６に示す。図６に示すように、実施の形態２にかかるアナログデジタル変換回路２は、実施の形態１にかかるアナログデジタル変換回路１のＡＤＣセルの個数を３以上に拡張したものである。図６に示す例ではｎ個（ｎは、ＡＤＣセルの個数を示す整数）のＡＤＣセルを示した。
【００３７】
実施の形態２にかかるアナログデジタル変換回路２では、実施の形態１にかかるアナログデジタル変換回路１よりも多くのＡＤＣセルを有することで、アナログデジタル変換回路１よりも多くの通信方式に対応することを可能にする。そこで、実施の形態２では、ＡＤＣセル１１〜１ｎの利用方法を定義する構成定義テーブルについて詳細に説明する。なお、実施の形態２にかかるアナログデジタル変換回路２の各ブロックの基本的な機能は、実施の形態１において説明したものと同じであるため、実施の形態２では詳細な説明を省略する。
【００３８】
図７に、実施の形態２にかかるアナログデジタル変換回路２が利用する構成定義テーブルの一例を示す。図７に示す例は、ＡＤＣセルの個数を４個としたものである。つまり、図７に示す例は、アナログデジタル変換回路２がＡＤＣセル１１（例えば、第１のアナログデジタル変換セル）、ＡＤＣセル１２（例えば、第２のアナログデジタル変換セル）、ＡＤＣセル１３（例えば、第３のアナログデジタル変換セル）、ＡＤＣセル１４（例えば、第４のアナログデジタル変換セル）を有する場合に対応したものである。なお、第３のアナログデジタル変換セルは、第３の入力範囲内において第３の量子化ステップでアナログ信号の電圧レベルを量子化して第３のデジタル値を出力する。第４のアナログデジタル変換セルは、第４の入力範囲内において第４の量子化ステップでアナログ信号の電圧レベルを量子化して第４のデジタル値を出力する。
【００３９】
また、図７に示す例に対応するアナログデジタル変換回路２では、サンプリングクロック生成部１１２は、第３、第４のアナログデジタル変換セルのそれぞれに与える第３のサンプリングクロックＣＬＫ１３及び第４のサンプリングクロックＣＬＫ１４を出力する。
【００４０】
図７に示す例では、３つの動作モードに関する回路構成値が定義されている。回路構成制御部１１０は、モード指定信号ＭＤが値００であった場合、第１の動作モードに対応する回路構成値を出力し、モード指定信号ＭＤが値０１であった場合、第２の動作モードに対応する回路構成値を出力し、モード指定信号ＭＤが値１０であった場合、第３の動作モードに対応する回路構成値を出力する。
【００４１】
第１のモードに対応する回路構成値は、ＡＤＣセル１１〜１４の入力範囲がそれぞれ同一の電圧となる上限参照電圧及び下限参照電圧を指定し、９０ｄｅｇずつずれた位相を有する第１のサンプリングクロックＣＬＫ１１から第４のサンプリングクロックＣＬＫ１４を指定し、出力パターンに第１、第２のデジタル値をそのまま出力する出力変換テーブルＴＨＲを選択する値を指定する。つまり、図７に示す例に対応するアナログデジタル変換回路２では、第１のモードにおいて第１から第４の入力範囲を同一の電圧範囲とし、且つ、第１から第４のサンプリングクロックＣＬＫ１１〜ＣＬＫ１４をそれぞれ異なる位相とする。
【００４２】
第２のモードに対応する回路構成値は、ＡＤＣセル１１〜１４の入力範囲を連続した１つの入力範囲とする上限参照電圧及び下限参照電圧を指定し、同位相を有する第１のサンプリングクロックＣＬＫ１１から第４のサンプリングクロックＣＬＫ１４を指定し、出力パターンに第１、第２のデジタル値をマージして出力する出力変換テーブルＭＲＧ１を選択する値を指定する。つまり、図７に示す例に対応するアナログデジタル変換回路２では、第２のモードにおいて第１から第４の入力範囲を連続した１つの電圧範囲とし、前記第１から第４サンプリングクロックＣＬＫ１１〜ＣＬＫ１４を同一位相とする。
【００４３】
第５のモードに対応する回路構成値は、ＡＤＣセル１１、１２の入力範囲及びＡＤＣセル１３、１４の入力範囲を、それぞれ連続した同一の入力範囲とする上限参照電圧及び下限参照電圧を指定する。サンプリングクロックに関しては、同一の位相の第１、第２のサンプリングクロックを含む第１のサンプリングクロック群と、他の同一の位相の第３、第４のサンプリングクロックを含む第２のサンプリングクロック群と、を指定する。出力データデータへの変換に関しては、第１のデジタル値と第２のデジタル値、及び第３のデジタル値と第４のデジタル値をそれぞれマージして出力する出力変換テーブルＭＲＧ２を指定する。つまり、図７に示す例に対応するアナログデジタル変換回路２では、第５のモードにおいて、第１、第２の入力範囲と、第３、第４の入力範囲をそれぞれ連続した共通の電圧範囲とする。そして、同一の位相の第１、第２のサンプリングクロックＣＬＫ１１、ＣＬＫ１２を含む第１のサンプリングクロック群と、同一の位相の第３、第４のサンプリングクロックＣＬＫ１３、ＣＬＫ１４を含む第２のサンプリングクロック群と、がそれぞれ異なる位相となる。
【００４４】
ここで、実施の形態２にかかるアナログデジタル変換回路２の第１のモードから第５のモードのそれぞれの動作についてより詳細に説明する。図８に実施の形態２にかかるアナログデジタル変換回路２の第１のモードにおける動作を示すタイミングチャートを示す。図８に示すように、第１のモードで動作するアナログデジタル変換回路２は、ＡＤＣセル１１からＡＤＣセル１４が順次サンプリング動作を行う。また、ＡＤＣセル１１からＡＤＣセル１４の入力範囲は、互いに同じ電圧範囲を有する。これにより、実施の形態２にかかるアナログデジタル変換回路２では、１つのＡＤＣセルで実現可能な変換速度の４倍の変換速度で変換処理を行うことができる。つまり、アナログデジタル変換回路２は、第１のモードにおいて、ＡＤＣセル１１〜１４をタイムインターリーブ構成とすることで変換速度の高速化を実現する。
【００４５】
図９に実施の形態２にかかるアナログデジタル変換回路２の第２のモードにおける動作を示すタイミングチャートを示す。図９に示すように、第２のモードでは、アナログデジタル変換回路２は、ＡＤＣセル１１からＡＤＣセル１４が同じサンプリングタイミングで変換処理を行う。そして、ＡＤＣセル１１からＡＤＣセル１４の入力範囲を合わせて１つの入力範囲を実現する。これにより、アナログデジタル変換回路２は、１つのＡＤＣセルの変換精度の４倍の変換精度を実現することができる。つまり、アナログデジタル変換回路２は、第２のモードにおいて、ＡＤＣセル１１〜１４を振幅インターリーブ構成とすることで変換精度の高精度化を実現する。
【００４６】
図１０に実施の形態２にかかるアナログデジタル変換回路２の第５のモードにおける動作を示すタイミングチャートを示す。図１０に示すように、第５のモードでは、アナログデジタル変換回路２は、ＡＤＣセル１１とＡＤＣセル１２とによる第１のＡＤＣセル群と、ＡＤＣセル１３とＡＤＣセル１４とによる第２のＡＤＣセル群とが交互にサンプリング動作を行う。そして、第１のＡＤＣセル群の入力範囲を連続した１つの入力範囲とし、かつ、第２のＡＤＣセル群の入力範囲を連続した一の入力範囲とする。これにより、アナログデジタル変換回路２は、１つのＡＤＣセルの変換精度の２倍の変換精度（第１のモードよりも高く、第２のモードよりも低い中程度の変換精度）を実現し、かつ、第１のモードよりも遅く、第２のモードよりも速い中程度の変換速度を実現することができる。つまり、アナログデジタル変換回路２は、第５のモードにおいて、ＡＤＣセル１１〜１４をタイムインターリーブ構成と振幅インターリーブ構成とを組み合わせた構成とすることで、変換速度の高速化と変換精度の高精度化とを実現する。
【００４７】
ここで、図８で示した第１のモードにより対応可能な通信方式と、図９で示した第２のモードにより対応可能な通信方式と、図１０で示した第５のモードにより対応可能な通信方式と、の関係を示すグラフを図１１に示す。実施の形態２にかかるアナログデジタル変換回路２では、第１のモードにおいてＡＤＣセル１１からＡＤＣセル１４を用いて順次サンプリング動作を行うことで、高い変換速度に対応する。しかし、第１のモードで、１回のサンプリング動作において１つのＡＤＣセルが動作するのみであるため、変換精度としては３つのモード中最も低くなる。このような動作により、第１のモードで動作するアナログデジタル変換回路２は、図１１に示す広い信号帯域と低い変換精度とを要求する第１の通信方式に対応することができる。
【００４８】
また、実施の形態２にかかるアナログデジタル変換回路２では、第２のモードにおいてＡＤＣセル１１からＡＤＣセル１４の入力範囲により連続した１つの入力範囲を構成し、かつ、ＡＤＣセル１１からＡＤＣセル１４を同時にサンプリング動作させることで、高い変換精度に対応する。しかし、第２のモードでは、サンプリング速度が１つのＡＤＣセルの変換速度に制限されるため、変換速度としては３つのモード中最も遅くなる。このような動作により、第２のモードで動作するアナログデジタル変換回路２は、図１１に示す狭い信号帯域と高い変換精度とを要求する第２の通信方式に対応することができる。
【００４９】
また、実施の形態２にかかるアナログデジタル変換回路２では、第５のモードにおいて第１のＡＤＣセル群と第２のＡＤＣセル群の入力範囲をそれぞれ連続した１つの入力範囲として構成し、かつ、第１のＡＤＣセル群と第２のＡＤＣセル群を交互にサンプリング動作させることで、中程度の変換精度と中程度の変換速度に対応する。このような動作により、第５のモードで動作するアナログデジタル変換回路２は、図１１に示す中程度の信号帯域と中程度の変換精度とを要求する第３の通信方式に対応することができる。
【００５０】
上記説明より、実施の形態２にかかるアナログデジタル変換回路２は、回路構成制御部１１０がモード指定信号ＭＤに応じて選択した回路構成値に基づきＡＤＣセル制御部１１１がＡＤＣセル１１からＡＤＣセル１ｎの入力範囲を切り換え、サンプリングクロック生成部１１２がＡＤＣセル１１からＡＤＣセル１ｎのサンプリングタイミングを切り換える。このとき、実施の形態２にかかるアナログデジタル変換回路２は、実施の形態１にかかるアナログデジタル変換回路１よりも多くのＡＤＣセルを有しているため、アナログデジタル変換回路１よりも多くのＡＤＣセルの組み合わせを実現することができる。そして、ＡＤＣセルの組み合わせが多いことから、アナログデジタル変換回路２は、アナログデジタル変換回路１よりも多くの通信方式に対応することができる。
【００５１】
ここで、実施の形態２にかかるアナログデジタル変換回路２は、ＡＤＣセル１１からＡＤＣセル１ｎの入力範囲とサンプリングタイミングとを組み替えることにより、各通信方式で利用される信号の特性に合わせた性能を実現する。言い換えると、実施の形態２にかかるアナログデジタル変換回路２は、異なる性能が要求される複数の通信方式のいずれを処理している場合にも変換処理に利用されないＡＤＣセルが存在しない。これにより、実施の形態２にかかるアナログデジタル変換回路２では、いずれの通信方式に対して変換処理を行う場合においても動作しない回路に電力を供給することなない。つまり、実施の形態２にかかるアナログデジタル変換回路２を用いることで、複数の異なる性能が要求される通信方式に対応しながら、消費電力を削減することができる。
【００５２】
また、実施の形態２にかかるアナログデジタル変換回路２では、いずれの通信方式の信号が入力されている場合であっても動作しない回路がないため、回路の利用効率が高く、従来技術を用いて構成した複数の通信方式に対応するアナログデジタル変換回路に比べて回路規模を削減することができる。
【００５３】
実施の形態３
実施の形態３にかかるアナログデジタル変換回路３のブロック図を図１２に示す。図１２に示すように、アナログデジタル変換回路３は、実施の形態２にかかるアナログデジタル変換回路２に前処理回路１１ｐ〜１ｎｐを追加したものである。また、アナログデジタル変換回路３は、同じ電圧の上限参照電圧及び下限参照電圧をＡＤＣセル１１〜１ｎに与える。そのため、図１２では、ＡＤＣセル１１〜１ｎには、いずれに対しても上限参照電圧ＲＥＦ＋及び下限参照電圧ＲＥＦ−が与えられる。そして、アナログデジタル変換回路３へ入力されるアナログ信号の変化範囲として、ＡＤＣセル１１〜１ｎのそれぞれの入力電圧範囲、すなわち上限参照電圧ＲＥＦ＋と下限参照電圧ＲＥＦ−との範囲よりも広い範囲に対応できるようにする。以下に、その方法を説明する。
【００５４】
前処理回路１１ｐ〜１ｎｐは、アナログ信号の振幅を第１〜第ｎのアナログデジタル変換セルが変換可能な電圧範囲に変換して中間アナログ信号として出力する。例えば、ＡＤＣセルの個数ｎを２とした場合、前処理回路１１ｐは、中間アナログ信号の信号レベルを、第１の入力範囲の電圧範囲に応じた第１のシフト量でレベルシフトした第１の変換対象信号ＰｒｅＯＵＴ１を生成し、前処理回路１２ｐは、第２の入力範囲の電圧範囲に応じた第２のシフト量でレベルシフトした第２の変換対象信号ＰｒｅＯＵＴ２とを生成する。そして、前処理回路１１ｐは、第１の変換対象信号をＡＤＣセル１１に出力し、前処理回路１２ｐは、第２の変換対象信号をＡＤＣセル１２に出力する。この場合、第１〜第ｎのアナログデジタル変換セルに入力される変換対象信号ＰｒｅＯＵＴ１〜ｎは、元のアナログ電圧をレベルシフトしたもので、振幅自体は変化していない。そのため、それぞれのアナログデジタル変換セルには、変換可能範囲外の電圧も入力される可能性がある。アナログデジタル変換セルに、変換可能範囲外の電圧が入力されたときの処理については後述する。
【００５５】
なお、図１２で示したアナログデジタル変換回路３では、説明を簡易にするために、ＡＤＣセルの個数に合わせてｎ個の前処理回路を示した。しかし、前処理回路は、１つの回路ブロックとして設けることもできる。この場合、前処理回路は、アナログ信号の振幅を第１〜第ｎのアナログデジタル変換セルが変換可能な電圧範囲に増幅又は減衰させて中間アナログ信号を生成し、中間アナログ信号の信号レベルをシフトして複数の変換対象信号ＰｒｅＯＵＴ１〜ＰｒｅＯＵＴｎを生成する。そして、前処理回路は、複数の変換対象信号ＰｒｅＯＵＴ１〜ＰｒｅＯＵＴｎのそれぞれをＡＤＣセルへ入力する。
【００５６】
ここで、前処理回路１１ｐ〜１ｎｐは、同じ回路構成であるため、前処理回路１１ｐを例に前処理回路の詳細に説明する。そこで、前処理回路１１ｐのブロック図を図１３に示す。図１３に示すように、前処理回路１１ｐは、可変利得増幅器１２０、可変レベルシフト回路１２１を有する。なお、振幅調整を行うことなくレベルシフトを行うのみである場合は、可変利得増幅器１２０は、削除してもかまわない。
【００５７】
可変利得増幅器１２０は、振幅制御信号ＡＣ１１の値に応じて増幅率の大きさを決定する。そして、可変利得増幅器１２０は、決定された増幅率に応じてアナログ信号を増幅して中間アナログ信号ＭＯＵＴを生成する。なお、可変利得増幅器１２０の増幅率は、中間アナログ信号ＭＯＵＴの最大振幅が複数のＡＤＣセルが一のサンプリングタイミングで変換可能な電圧範囲となるように設定される。
【００５８】
可変レベルシフト回路１２１は、直流バイアス制御信号ＳＦＴ１１の値に応じて中間アナログ信号ＭＯＵＴの信号レベルをレベルシフトして第１の変換対象信号ＰｒｅＯＵＴ１を生成する。
【００５９】
また、実施の形態３にかかるアナログデジタル変換回路３では、回路構成制御部１１０の構成定義テーブルの回路構成値に振幅制御信号ＡＣ１１の値を指定する値と、直流バイアス制御信号ＳＦＴ１１の値を指定する値と、を含む。そこで、実施の形態３にかかるアナログデジタル変換回路３で利用される構成定義テーブルの一例を図１４に示す。
【００６０】
図１４に示す例は、ＡＤＣセルの個数を４としたものである。また、図１４に示す例は、アナログデジタル変換回路３が第１のモードと第２のモードとを有する場合についてのものである。図１４に示す第１のモード（モード指定信号ＭＤが値０の場合）は、実施の形態２にかかるアナログデジタル変換回路２の第１のモードと同じ動作を行うためのものである。図１４に示す例では、第１のモードにおける振幅制御信号ＡＣ１１〜ＡＣ１４に対応する回路構成値として０ｄＢが定義され、直流バイアス制御信号ＳＦＴ１１〜ＳＦＴ１４に対応する回路構成値として０Ｖが定義される。
【００６１】
図１４に示す第２のモード（モード指定信号ＭＤが値１の場合）は、実施の形態２にかかるアナログデジタル変換回路２の第２のモードと同じ動作を行うためのものである。図１４に示す例では、第２のモードにおける振幅制御信号ＡＣ１１〜ＡＣ１４に対応する回路構成値として０ｄＢが定義され、直流バイアス制御信号ＳＦＴ１１に対応する回路構成値として−３ＶＤＤ／４が定義され、直流バイアス制御信号ＳＦＴ１２に対応する回路構成値として−ＶＤＤ／２が定義され、直流バイアス制御信号ＳＦＴ１３に対応する回路構成値として−ＶＤＤ／４が定義され、直流バイアス制御信号ＳＦＴ１４に対応する回路構成値として０Ｖが定義される。また、実施の形態３にかかるアナログデジタル変換回路３では、上限参照電圧ＲＥＦ＋を指定する回路構成値としてＶＤＤ／４が定義され、下限参照電圧ＲＥＦ−を指定する回路構成値としてＧＮＤが定義される。つまり、実施の形態３にかかる第２のモードでは、ＡＤＣセル１１からＡＤＣセル１４を用いて接地電圧ＧＮＤから電源電圧ＶＤＤに至るアナログデジタル変換回路３の入力範囲を実現する。
【００６２】
ＡＤＣセル制御部１１１は、上記回路構成値に応じて可変利得増幅器１２０の増幅率を可変し、かつ、可変レベルシフト回路のシフト量の大きさを可変する。
【００６３】
続いて、実施の形態３にかかるアナログデジタル変換回路３の第１、第２のモードのそれぞれの動作についてより詳細に説明する。図１５に実施の形態３にかかるアナログデジタル変換回路３の第１のモードにおける動作を示すタイミングチャートを示す。図１５に示すように、第１のモードで動作するアナログデジタル変換回路３は、ＡＤＣセル１１からＡＤＣセル１４が順次サンプリング動作を行う。また、ＡＤＣセル１１からＡＤＣセル１４の入力範囲は、互いに同じ電圧範囲を有する。これにより、実施の形態３にかかるアナログデジタル変換回路３では、１つのＡＤＣセルで実現可能な変換速度の４倍の変換速度で変換処理を行うことができる。つまり、アナログデジタル変換回路３は、第１のモードにおいて、ＡＤＣセル１１〜１４をタイムインターリーブ構成とすることで変換速度の高速化を実現する。
【００６４】
図１６に実施の形態３にかかるアナログデジタル変換回路３の第２のモードにおける動作を示すタイミングチャートを示す。図１６に示すように、第２のモードでは、アナログデジタル変換回路３は、ＡＤＣセル１１からＡＤＣセル１４が同じサンプリングタイミングで変換処理を行う。そして、アナログデジタル変換回路３は、ＡＤＣセル１１からＡＤＣセル１４の入力範囲はいずれも同じ電圧範囲であるが、変換対象信号の信号レベルを対応するＡＤＣセルに合わせてレベルシフトすることで、変換対象信号の振幅の全範囲を変換処理する。これにより、アナログデジタル変換回路３は、１つのＡＤＣセルの変換精度の４倍の変換精度を実現することができる。つまり、アナログデジタル変換回路３は、第２のモードにおいて、ＡＤＣセル１１〜１４を振幅インターリーブ構成とすることで変換精度の高精度化を実現する。
【００６５】
ここで、前処理回路１１ｐ〜１ｎｐの動作についてより詳細に説明する。ここでは、ＡＤＣセルの個数ｎを４とする例について説明する。図１７にアナログデジタル変換回路の第２のモードにおける前処理回路の動作を示すタイミングチャートを示す。なお、第１のモードにおいては、いずれの前処理回路もシフト量が０Ｖであるためここでは説明を省略する。
【００６６】
図１７に示すように、第２のモードでは、アナログ信号Ｖｉｎが入力される。また、このアナログ信号Ｖｉｎは、振幅中心電圧Ｖｃｍを有する。そして、振幅制御信号ＡＣ１１〜ＡＣ１４が０ｄＢであるため、前処理回路１１ｐ〜１ｎｐは、このアナログ信号をそのまま中間アナログ信号ＭＯＵＴとする。続いて、前処理回路１１ｐ〜１ｎｐは、直流バイアス制御信号ＳＦＴ１１〜ＳＦＴ１４に応じて中間アナログ信号ＭＯＵＴをレベルシフトして変換対象信号ＰｒｅＯＵＴ１〜ＰｒｅＯＵＴ４を生成する。
【００６７】
このとき、直流バイアス制御信号ＳＦＴ１１の値として−３ＶＤＤ／４が指定されているため、変換対象信号ＰｒｅＯＵＴ１は、中間アナログ信号よりも直流バイアスレベルが−３ＶＤＤ／４低い信号となる。直流バイアス制御信号ＳＦＴ１２の値として−ＶＤＤ／２が指定されているため、変換対象信号ＰｒｅＯＵＴ２は、中間アナログ信号よりも直流バイアスレベルが−ＶＤＤ／２低い信号となる。直流バイアス制御信号ＳＦＴ１３の値として−ＶＤＤ／４が指定されているため、変換対象信号ＰｒｅＯＵＴ３は、中間アナログ信号よりも直流バイアスレベルが−ＶＤＤ／４低い信号となる。直流バイアス制御信号ＳＦＴ１４の値として０Ｖが指定されているため、変換対象信号ＰｒｅＯＵＴ１は、中間アナログ信号と同じ信号レベルの信号となる。
【００６８】
続いて、変換対象信号ＰｒｅＯＵＴ１〜ＰｒｅＯＵＴ４とＡＤＣセル１１からＡＤＣセル１４の入力範囲との関係について説明する。そこで、実施の形態３にかかるアナログデジタル変換回路の第２のモードにおける入力範囲の割り当て例を図１８に示す。図１８に示すように、実施の形態３では、中間アナログ信号ＭＯＵＴをレベルシフトした変換対象信号をＡＤＣセル１１〜１４に与える。これにより、ＡＤＣセル１１の入力範囲には、中間アナログ信号の上側４分の１が割り当てられ、ＡＤＣセル１２の入力範囲には、中間アナログ信号の上側４分の１から上側２分の１までが割り当てられ、ＡＤＣセル１３の入力範囲には、中間アナログ信号の下側２分の１から下側４分の１が割り当てられ、ＡＤＣセル１４の入力範囲には、中間アナログ信号の下側４分の１が割り当てられる。
【００６９】
なお、前述のように、各ＡＤＣセルには、変換可能範囲外の電圧も入力される可能性がある。例えば、図１８では、ＡＤＣ１１〜１４に、各々が変換可能な範囲外のアナログ信号が入力される期間が存在する。そのような期間にＡＤＣ１１〜１４が出力するデジタル値は無効である。一般的にＡＤＣセルは、変換可能な範囲の上限を超えるとオーバーレンジ信号、下限を下回るとアンダーレンジ信号を出力する機能を有しているため、これらの信号を用いて有効なデジタル値のみを採用することは容易に実現可能である。あるいは、ＡＤＣ１１〜１４には、デジタル値と共に、デジタル値の有効性を示す信号を出力させてもよい。また、あるいは、ＡＤＣ１１〜１４は、変換可能な範囲外のアナログ信号が入力されたときには、最小値または最大値等、所定のデジタル値にクリッピングさせて、そのクリップ状態を示すクリッピングモニタ信号を出力し、他のＡＤＣが有効なデジタル値を出力しているときには、その有効なデジタル値を採用する等の方法でもよい。
【００７０】
上記説明より、実施の形態３にかかるアナログデジタル変換回路３は、前処理回路によりアナログ信号をレベルシフトすることにより、複数のＡＤＣセルが変換処理を行う信号レベルの範囲の割り当てを制御する。つまり、実施の形態３にかかるアナログデジタル変換回路３は、実施の形態１、２の第２のモードとは別の、ＡＤＣセルが変換処理を行う入力範囲の割り当て制御の形態を示すものである。
【００７１】
なお、上記の説明では、第１のモードにおけるアナログデジタル変換回路３の入力範囲と第２のモードにおけるアナログデジタル変換回路３の入力範囲とを同じにしたが、第２のモードにおけるアナログデジタル変換回路３の入力範囲を第１のモードよりも大きくしてもよい。例えば、第２のモードにおけるアナログデジタル変換回路３の入力範囲を第１のモードの４倍とすることも可能である。この場合、第２のモードに対応する回路構成値は、ＡＣ１１〜ＡＣ１４＝１２ｄＢ、ＳＦＴ１１＝−３ＶＤＤ、ＳＦＴ１２＝−２ＶＤＤ、ＳＦＴ１３＝−ＶＤＤ、ＳＦＴ１４＝０Ｖ、ＶＲＥＦ＋＝ＶＤＤ、ＶＲＥＦ−＝ＧＮＤ、ＣＬＫ１１〜ＣＬＫ１４＝０ｄｅｇとなる。
【００７２】
実施の形態４
実施の形態４にかかるアナログデジタル変換回路４のブロック図を図１９に示す。図１９に示すように、実施の形態４にかかるアナログデジタル変換回路４は、実施の形態２にかかるアナログデジタル変換回路２に出力データ解析部１１４、校正信号生成回路１１５を追加したものである。また、実施の形態４にかかるアナログデジタル変換回路４では、キャリブレーション動作に対応するために、ＡＤＣセル制御部１１１に代えてＡＤＣセル制御部１１６が設けられ、ＡＤＣセル１１〜１ｎに代えてＡＤＣセル１１ａ〜１ｎａが設けられる。以下の説明では、ＡＤＣセルの個数ｎが２であった場合について説明する。
【００７３】
出力データ解析部１１４は、ＡＤＣセル１１ａ、１２ａが出力したデジタル値と理想値との間の誤差の大きさを解析する。実施の形態４にかかる回路構成制御部１１０は、モード指定信号ＭＤが第４のモードを示す場合、ＡＤＣセル１１ａ、１２ａの一方がアナログ信号に対する変換処理を行い、ＡＤＣセル１１ａ、１２ａの他方が校正信号に対する変換処理を行うことを指示する回路構成値を出力する。そして、出力データ解析部１１４は、第４のモードに応じて出力された回路構成値に基づき出力データ処理部１１３から校正信号を変換したデジタル値と当該デジタル値の理想値とのずれを補正する補正値を生成し、当該補正値をＡＤＣセル制御部１１５に与える。
【００７４】
校正信号生成回路１１５は、校正信号を生成する。なお、アナログデジタル変換回路４は、外部から入力されるアナログ信号と校正信号とのいずれをＡＤＣセルに与えるかを切り換えるスイッチ回路を有する。
【００７５】
ＡＤＣセル制御部１１６は、回路構成制御部１１０が出力する回路構成値に基づきスイッチ回路が選択する信号を切り換える。また、ＡＤＣセル制御部１１６は、補正値に基づき第１、第２の入力範囲の電圧範囲とＡＤＣセル１１ａ、１２ａの入力オフセット電圧との少なくとも一方を補正する。
【００７６】
ＡＤＣセル１１ａ、１２ａは、ＡＤＣセル制御部１１６から出力されるオフセット調整信号ＯＦＳ１１、１２の値に基づき入力オフセット電圧を可変する機能を有する。
【００７７】
実施の形態４にかかるアナログデジタル変換回路４では、複数のＡＤＣセルのうちの一部を利用してアナログ信号の変換処理を行う。一方、実施の形態４にかかるアナログデジタル変換回路４では、変換処理に利用されない他のＡＤＣセルに対して校正信号を与えて、キャリブレーション処理を行う。そして、一定の間隔でキャリブレーション処理済みのＡＤＣセルと、変換処理を担っていたＡＤＣセルとを入れ替える。なお、キャリブレーション処理については、本願発明者等が既に出願している特開２０１１−４９７４６号公報に詳しく記載されている。
【００７８】
これにより、実施の形態４にかかるアナログデジタル変換回路４は、誤差の少ない変換処理を継続的に行うことができる。ＡＤＣセルは、変換処理を継続的に行う場合であっても、温度等の環境変化、半導体素子の劣化等の影響により変換誤差が大きくなるため、このようなキャリブレーション処理による変換誤差の補正を行う意味は大きい。
【００７９】
なお、アナログデジタル変換回路４の起動時等の入力されるアナログ信号に対する変換処理を行わない期間がある場合、当該期間においては、全てのＡＤＣセルに校正信号を入力して、キャリブレーション処理を行ってもよい。
【００８０】
実施の形態５
実施の形態５にかかるアナログデジタル変換回路５のブロック図を図２０に示す。図２０に示すように、実施の形態５にかかるアナログデジタル変換回路５は、ＡＤＣセル１１、１２と同等の機能を有する複数のＡＤＣセルをアレイ状に配置したＡＤＣセルアレイを有する。図２０に示す例では、ｎ行ｍ列（ｎは、セルアレイの行数を示す整数であり、ｍはセルアレイの列数を示す整数である）のＡＤＣセルアレイを示した。また、図２０に示す例では、ＡＤＣセル１１〜１ｎを第１のサブＡＤＣセルアレイ１０１、ＡＤＣセル２１〜２ｎを第２のサブＡＤＣセルアレイ１０２、ＡＤＣセルｍ１〜ＡＤＣセルｍｎを第ｍのＡＤＣセルアレイ１０ｍとして定義している。
【００８１】
実施の形態５にかかるアナログデジタル変換回路５は、回路構成制御部１１０、ＡＤＣセル制御部１１１、サンプリングクロック生成部１１２、出力データ処理回路１１３を有するが、これらの回路ブロックの基本的な機能は実施の形態１にかかるアナログデジタル変換回路１のブロックと同じであるためここでは説明を省略する。
【００８２】
そして、実施の形態５にかかる回路構成制御部１１０の構成定義テーブルは、第１、第２のモード（或いは他のモード）に対応する動作を複数のＡＤＣセルのいずれを用いて行うかを規定した回路構成値を含む。そこで、実施の形態５にかかるアナログデジタル変換回路５の構成定義テーブルの一例を図２１に示す。図２１に示す構成定義テーブルの例は、ｎ＝４、ｍ＝４としたものである。図２１に示す構成定義テーブルは、ＡＤＣセルをサブＡＤＣセルアレイ毎に振幅インターリーブ構成とし、複数のサブＡＤＣセルアレイをタイムインターリーブ構成とするものである。
【００８３】
図２１に示した構成定義テーブルに基づく実施の形態５にかかるアナログデジタル変換回路５の動作を示すタイミングチャートを図２２に示す。図２２に示すように、図２１に示した構成定義テーブルに基づき動作するアナログデジタル変換回路５は、サブＡＤＣセルアレイ毎に振幅インターリーブ構成で動作させることで、ＡＤＣセル１つで変換処理を行うよりも高い精度で変換処理を行う。また、図２１に示した構成定義テーブルに基づき動作するアナログデジタル変換回路５は、サブＡＤＣセルアレイをタイムインターリーブ構成で動作させることで、ＡＤＣセル１つで変換処理を行うよりも速い動作速度で変換処理を行う。つまり、図２１に示した構成定義テーブルに基づき動作するアナログデジタル変換回路５は、図１１で示したグラフにおける最高の変換精度かつ最高の変換速度の動作特性を得ることができる。
【００８４】
また、実施の形態５にかかるアナログデジタル変換回路５の構成定義テーブルの別の一例を図２３に示す。図２３に示す構成定義テーブルの例は、ｎ＝４、ｍ＝４としたものである。図２３に示す構成定義テーブルは、第１のサブＡＤＣセルアレイ１０１のＡＤＣセル１１、１２を振幅インターリーブ構成とし、第３のサブＡＤＣセルアレイ１０３のＡＤＣセル３１、３２を振幅インターリーブ構成とし、その他のＡＤＣセルを休止状態とするものである。つまり、ｎ＝２、ｍ＝１である場合、回路構成制御部１１０の構成定義テーブルが、モード指定信号ＭＤが第３のモードに対応する回路構成値に、第１、第２の入力範囲を同一の電圧範囲とし、第１、第２のサンプリングクロックＣＬＫ１１、ＣＬＫ１２のいずれか一方を停止状態とする回路構成値を有することでＡＤＣセルの一部を休止状態とすることができる。
【００８５】
なお、上記のＡＤＣセルの「休止状態」とは、ＡＤＣセルがアナログデジタル変換を停止し、変換動作を行うことができる状態のときよりも消費電力が小さい状態を意味する。ＡＤＣセルをこのような休止状態に設定する方法としては、ＡＤＣセルへの電源やクロック供給の停止や定常的に電流が流れる回路の切断等、種々の方法がある。例えば、一般的に、ＡＤＣセルへのサンプリングクロック供給を止めた場合、ＡＤＣセルの消費電力は減少するが、遮断することはできない。一方、休止状態としてＡＤＣセルの電力を遮断する場合は、回路構成制御部１１０から、ＡＤＣセルに休止信号を与えて、ＡＤＣセルを休止モードへと切替える必要がある。
【００８６】
図２３に示した構成定義テーブルに基づく実施の形態５にかかるアナログデジタル変換回路５の動作を示すタイミングチャートを図２４に示す。図２４に示すように、図２３に示した構成定義テーブルに基づき動作するアナログデジタル変換回路５は、ＡＤＣセル１１、１２を振幅インターリーブ構成で動作させ、かつ、ＡＤＣセル３１、３２を振幅インターリーブ構成で動作させることで、ＡＤＣセル１つで変換処理を行うよりも高い精度で変換処理を行う。このとき、図２４に示すように、アナログデジタル変換回路５は、２つのＡＤＣセルを振幅インターリーブ構成とするため、図１１の第５のモード相当の変換精度となる。また、図２３に示した構成定義テーブルに基づき動作するアナログデジタル変換回路５は、第１のサブＡＤＣセルアレイ１０１と第３のサブＡＤＣセルアレイ１０３とをタイムインターリーブ構成で動作させることで、ＡＤＣセル１つで変換処理を行うよりも速い動作速度で変換処理を行う。このとき、図２４に示すように、アナログデジタル変換回路５は、２つのサブＡＤＣセルアレイをタイムインターリーブ構成とするため、図１１の第５のモード相当の変換速度となる。つまり、図２３に示した構成定義テーブルに基づき動作するアナログデジタル変換回路５は、図１１で示したグラフにおける第５のモードに相当する動作特性を得ることができる。また、アナログデジタル変換回路５は、第５のモードと同等の動作特性を得る場合に、利用しないＡＤＣセルを休止状態とすることで消費電力を削減することができる。
【００８７】
上記説明より、実施の形態５にかかるアナログデジタル変換回路５では、構成定義テーブル中の回路構成値により、ＡＤＣセルの入力範囲と動作タイミングとを定義し、当該定義を動作モードに応じて設定する。これにより、実施の形態５にかかるアナログデジタル変換回路５は、入力されるアナログ信号の変換に必要な動作特性を得られる最小の構成を実現し、利用しないＡＤＣセルを休止状態することができる。つまり、実施の形態５にかかるアナログデジタル変換回路５は、消費電力を必要な動作性能を得るために必要なＡＤＣセルに関するもののみとすることができる。
【００８８】
実施の形態６
上記実施の形態では、複数のＡＤＣセルの入力範囲を連続した１つの入力範囲とすることで、量子化ステップ電圧を小さくする又は量子化ステップ数を増加させる手法を採用した。しかし、量子化ステップ電圧を小さくする又は量子化ステップ数を増加させる手法には、上記で説明した手法以外にも様々な方法が考えられる。そこで、実施の形態６では、複数のＡＤＣセルの組み合わせ方の変形例について説明する。
【００８９】
そこで、本発明にかかるアナログデジタル変換回路におけるアナログデジタル変換セルの入力範囲を設定する構成定義テーブルの変形例を図２５に示す。図２５では、構成定義テーブルの回路構成値のうちアナログデジタル変換セルの入力範囲に関する値のみを示した。また、図２５では、第１の変形例から第５の変形例の５つの変形例についての上限参照電圧及び下限参照電圧の回路構成値を示した。実施の形態６で説明する変形例では、第１の入力範囲の一部と第２の入力範囲の一部とが同じ電圧範囲となるオーバーラップ範囲を有し、かつ、第１の量子化ステップのステップ境界値と第２の量子化ステップのステップ境界値とが異なる値となるように、第１、第２の入力範囲を設定する。ここで、ステップ境界値とは、変換結果として得られるデジタル値の値が変化する閾値を示す値である。
【００９０】
まず、第１の変形例では、電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差に相当する電圧範囲を実施の形態２にかかるアナログデジタル変換回路２の入力範囲とする。そして、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現する。第１の変形例では、ＡＤＣセル１１からＡＤＣセル１４のそれぞれが電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差となる入力範囲を有すると共に、入力範囲の絶対値が１ＬＳＢずつずれるように設定される。なお、第１の変形例における１ＬＳＢの量子化ステップ電圧は、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現される入力範囲（例えば、電源電圧ＶＤＤ）を量子化ステップ数の３２で除した大きさ（ＶＤＤ／３２）に設定される。
【００９１】
このような回路構成値に基づき設定されるＡＤＣセル１１からＡＤＣセル１４のそれぞれの入力範囲と、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現されるアナログデジタル変換回路２の入力範囲との関係を図２６に示す。図２６に示すように、第１の変形例に基づき設定されるＡＤＣセル１１からＡＤＣセル１４は、８階調の量子化ステップ数と、ＶＤＤ／８の量子化ステップ電圧と、を有する。しかし、ＡＤＣセル１１からＡＤＣセル１４の入力範囲の絶対値が１ＬＳＢずつずれように設定されるため、ＡＤＣセル間の量子化ステップ電圧が互いに補完される。そして、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、３２階調の量子化ステップ数と、ＶＤＤ／３２の量子化ステップ電圧を有する。
【００９２】
次いで、第２の変形例では、電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差に相当する電圧範囲を実施の形態２にかかるアナログデジタル変換回路２の入力範囲とする。そして、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現する。第２の変形例では、ＡＤＣセル１１からＡＤＣセル１４のそれぞれが電源電圧ＶＤＤの２分の１の電圧範囲を有する。つまり、第２の変形例では、ＡＤＣセル１１からＡＤＣセル１４は、それぞれＶＤＤ／１６の量子化ステップ電圧を有する。そして、ＡＤＣセル１１、１２によりアナログデジタル変換回路２の入力範囲の上側半分の変換処理を行い、ＡＤＣセル１３、１４によりアナログデジタル変換回路２の入力範囲の下側半分の変換処理を行う。また、第２の変形例では、ＡＤＣセル１１の入力範囲の絶対値とＡＤＣセル１２の入力範囲の絶対値が１ＬＳＢずつずれるように設定され、ＡＤＣセル１３の入力範囲の絶対値とＡＤＣセル１４の入力範囲の絶対値が１ＬＳＢずつずれるように設定される。なお、第２の変形例における１ＬＳＢの量子化ステップ電圧は、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現される入力範囲（例えば、電源電圧ＶＤＤ）を量子化ステップ数の３２で除した大きさ（ＶＤＤ／３２）に設定される。
【００９３】
このような回路構成値に基づき設定されるＡＤＣセル１１からＡＤＣセル１４のそれぞれの入力範囲と、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現されるアナログデジタル変換回路２の入力範囲との関係を図２７に示す。図２７に示すように、第２の変形例に基づき設定されるＡＤＣセル１１からＡＤＣセル１４は、８階調の量子化ステップ数と、ＶＤＤ／１６の量子化ステップ電圧と、を有する。しかし、ＡＤＣセル１１、１２の入力範囲の絶対値が１ＬＳＢずつずれ、ＡＤＣセル１３、１４の入力範囲の絶対値が１ＬＳＢずつずれるように設定されるため、ＡＤＣセル間の量子化ステップ電圧が互いに補完される。また、ＡＤＣセル１１、１２がアナログデジタル変換回路２の入力範囲の上側半分の変換処理を担当し、ＡＤＣセル１３、１４がアナログデジタル変換回路２の入力範囲の下側半分の変換処理を担当する。これにより、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、３２階調の量子化ステップ数と、ＶＤＤ／３２の量子化ステップ電圧を有する。
【００９４】
第１の変形例及び第２の変形例では、複数のＡＤＣセルの入力範囲をオーバーラップさせ、かつ、複数のＡＤＣセルの量子化ステップ電圧を互いに補完するように入力範囲の絶対値を設定する。これにより、複数のＡＤＣセルの量子化ステップ電圧を大きくしながら、アナログデジタル変換回路２から得られるデジタル値の量子化ステップ電圧を小さくすることができる。ＡＤＣセル毎の量子化ステップ電圧を大きくするとで、ＡＤＣセル内においてアナログ信号の信号レベルと参照電圧との大小関係を判別するコンパレータの入力オフセットや、内部で発生するノイズ等のデジタル値への影響を低減することができる。
【００９５】
続いて、第３の変形例から第５の変形例について説明する。第１の変形例及び第２の変形例では、アナログデジタル変換回路２の入力範囲を均等に量子化するものであったが、第３の変形例から第５の変形例は、アナログデジタル変換回路２の入力範囲を不均等に量子化するものである。
【００９６】
第３の変形例では、電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差に相当する電圧範囲を実施の形態２にかかるアナログデジタル変換回路２の入力範囲とする。そして、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現する。第３の変形例では、ＡＤＣセル１１、１４のそれぞれが電源電圧ＶＤＤの３分の１の電圧範囲を有し、ＡＤＣセル１２、１３のそれぞれが電源電圧ＶＤＤの６分の１の電圧範囲を有する。つまり、第３の変形例では、ＡＤＣセル１１、１４がそれぞれＶＤＤ／２４の量子化ステップ電圧を有し、ＡＤＣセル１２、１３がそれぞれＶＤＤ／４８の量子化ステップ電圧を有する。つまり、第３の変形例では、最小量子化ステップ電圧はＶＤＤ／４８に設定される。そして、ＡＤＣセル１１によりアナログデジタル変換回路２の入力範囲の上側３分の１の変換処理を行い、ＡＤＣセル１２、１３によりアナログデジタル変換回路２の入力範囲の中段の３分の１の変換処理を行い、ＡＤＣセル１４によりアナログデジタル変換回路２の入力範囲の下側３分の１の変換処理を行う。また、ＡＤＣセル１２は、アナログデジタル変換回路２の入力範囲の中段の３分の１のうち上側半分の変換処理を行い、ＡＤＣ１３は、アナログデジタル変換回路２の入力範囲の中段の３分の１の下半分の変換処理を行う。
【００９７】
このような回路構成値に基づき設定されるＡＤＣセル１１からＡＤＣセル１４のそれぞれの入力範囲と、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現されるアナログデジタル変換回路２の入力範囲との関係を図２８に示す。図２８に示すように、第３の変形例に基づき設定されるＡＤＣセル１１からＡＤＣセル１４は、それぞれ８階調の量子化ステップ数を有するが、ＡＤＣセル１１、１４の量子化ステップ電圧はＶＤＤ／２４に設定され、ＡＤＣセル１２、１３の量子化ステップ電圧はＶＤＤ／４８に設定される。また、ＡＤＣセル１１からＡＤＣセル１４は、アナログデジタル変換回路２の入力範囲の異なる電圧範囲を入力範囲として割り当てられる。これにより、実施の形態２にかかるアナログデジタル変換回路２は、全体としては３２階調の量子化ステップ数を有しながら、入力範囲の一部の範囲については量子化ステップ電圧を小さく設定することができる。
【００９８】
次いで、第４の変形例について説明する。第４の変形例では、電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差に相当する電圧範囲を実施の形態２にかかるアナログデジタル変換回路２の入力範囲とする。そして、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、ＡＤＣセル１１、１２の組み合わせにより実現する。第４の変形例では、ＡＤＣセル１１、１２の入力範囲の一部がオーバーラップするように設定する。また、第４の変形例では、オーバーラップする入力範囲においてはＡＤＣセル１１の量子化ステップ電圧と、ＡＤＣセル１２の量子化ステップ電圧とが互いに補完するように設定する。ここで、第４の変形例では、最小量子化ステップ電圧（ＬＳＢ）をＶＤＤ／２５とする。そして、ＡＤＣセル１１の上位参照電圧をＶＤＤ、下位参照電圧をＧＮＤ＋９ＬＳＢに設定し、ＡＤＣセル１２の上位参照電圧をＶＤＤ−９ＬＳＢ、下位参照電圧をＧＮＤに設定する。これにより、第４の設定例に基づき設定されるアナログデジタル変換回路２の入力範囲では、入力範囲の中段の９階調は量子化ステップ電圧がＶＤＤ／２５となり、当該９階調の上下の入力範囲は量子ステップ幅が２ＶＤＤ／２５、かつ階調数が４となる。つまり、第４の設定例では、アナログデジタル変換回路２の入力範囲を不均等に１７階調で分割する。
【００９９】
このような回路構成値に基づき設定されるＡＤＣセル１１、１２のそれぞれの入力範囲と、ＡＤＣセル１１、１２の組み合わせにより実現されるアナログデジタル変換回路２の入力範囲との関係を図２９に示す。図２９に示すように、第４の設定例に基づき設定されるアナログデジタル変換回路２の入力範囲では、入力範囲の中段の９階調は量子化ステップ電圧がＶＤＤ／２５となり、当該９階調の上下の入力範囲は量子ステップ幅が２ＶＤＤ・２５、かつ階調数が４となる。これにより、実施の形態２にかかるアナログデジタル変換回路２は、全体としては１７階調の量子化ステップ数を有しながら、入力範囲の一部の範囲については量子化ステップ電圧を小さく設定することができる。
【０１００】
次いで、第５の変形例について説明する。第５の変形例では、電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差に相当する電圧範囲を実施の形態２にかかるアナログデジタル変換回路２の入力範囲とする。そして、実施の形態２にかかるアナログデジタル変換回路２の入力範囲は、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現する。ここで、第５の変形例では、ＡＤＣセル１１、１２の入力範囲の一部がオーバーラップするように設定し、ＡＤＣセル１３、１４の入力範囲の一部がオーバーラップするように設定する。また、第５の変形例では、ＡＤＣセル１１、１２によりアナログデジタル変換回路２の入力範囲の上側の変換処理を行い、ＡＤＣセル１３、１４によりアナログデジタル変換回路２の入力範囲の下側の変換処理を行う。そして、第５の変形例では、オーバーラップする入力範囲においてはＡＤＣセル１１、１２の量子化ステップ電圧が互いにお互いに補完するように設定し、ＡＤＣセル１３、１４の量子化ステップ電圧が互いに補完するように設定する。ここで、第４の変形例では、最小量子化ステップ電圧（ＬＳＢ）をＶＤＤ／４８に設定し、かつ全体の量子化ステップ数を３２階調とする。
【０１０１】
このような回路構成値に基づき設定されるＡＤＣセル１１からＡＤＣセル１４のそれぞれの入力範囲と、ＡＤＣセル１１からＡＤＣセル１４の組み合わせにより実現されるアナログデジタル変換回路２の入力範囲との関係を図３０に示す。図３０に示すように、第５の設定例に基づき設定されるアナログデジタル変換回路２の入力範囲では、量子化ステップ電圧がＶＤＤ／４８となる領域が入力範囲の２箇所に設定される。つまり、実施の形態２にかかるアナログデジタル変換回路２は、全体としては３２階調の量子化ステップ数を有しながら、入力範囲の複数の範囲について量子化ステップ電圧を小さく設定することができる。
【０１０２】
第３の変形例から第５の変形例の回路構成値に基づき不均等な間隔の量子化ステップ電圧を設定することで、同一の量子化ステップ数を有する複数のＡＤＣセルの量子化ステップ数を合計した数で電源電圧を除した結果得られる量子化ステップ電圧よりも小さい量子化ステップ電圧を得ることができる。
【０１０３】
図２８から図３０に示した例のように、振幅方向においてサンプリング精度（例えば、量子化ステップ電圧）を不均一とすることで、性能の劣るＡＤＣセルを利用して信号処理において重要な成分のみを高い精度で量子化できる効果がある。通信システムにおいては、信号に含まれる情報のうち信号処理上重要な情報が偏在することがある。このような場合に、全ての入力範囲を重要な情報に対する変換精度で処理する場合、複数のＡＤＣセルの全てを高性能化しなければならず回路規模が増大する問題がある。しかし、信号の重要な部分のみを高い精度で変換することで、複数のＡＤＣセルのそれぞれを簡易な構成とすることができ、回路規模を小さくすることができる。また、回路規模を小さくすることで消費電力を低減することができる。
【０１０４】
実施の形態７
実施の形態７では、サンプリングタイミングの制御方法の変形例について説明する。実施の形態７では、サンプリング間隔を不均一とすることで、時間軸方向のサンプリング精度を可変する変形例について説明する。
【０１０５】
そこで、サンプリング間隔を不均一とする回路構成値の例を図３１に示す。図３１に示す例は、サンプリングクロック生成部１１２が内部で８相のサンプリングクロックを生成し、第１のサンプリングクロックＣＬＫ１１から第４のサンプリングクロックＣＬＫ１４を８相のサンプリングクロック中から選択する例である。図３１に示すように、この回路構成値では、ＡＤＣセル１１からＡＤＣセル１４の入力範囲の大きさを電源電圧ＶＤＤと接地電圧ＧＮＤとの電圧差とする。そして、この回路構成値では、第１のサンプリングクロックＣＬＫ１１として０ｄｅｇのクロックを選択し、第２のサンプリングクロックＣＬＫ１２として−９０ｄｅｇのクロックを選択し、第３のサンプリングクロックＣＬＫ１３として−１３５ｄｅｇのクロックを選択し、第４のサンプリングクロックＣＬＫ１４として−３１５ｄｅｇのクロックを選択することを指定する。
【０１０６】
ここで、図３１で示した回路構成値に基づくアナログデジタル変換回路２の動作を示すタイミングチャートを図３２に示す。図３２に示すように、図３１の回路構成値に基づき動作するアナログデジタル変換回路２は、サンプリングクロック生成部１１２が多相クロックのうち異なる位相のクロックを第１のサンプリングクロックＣＬＫ１１から第２のサンプリングクロックＣＬＫ１２として出力する場合、ＡＤＣセル１１からＡＤＣセル１４のサンプリングタイミングが不均等になるように多相クロックから第１のサンプリングクロックＣＬＫ１１から第４のサンプリングクロックＣＬＫ１４とするクロックを選択する。そして、サンプリング間隔が密な領域では、時間軸方向の分解能を高く、サンプリング間隔が粗な領域では、時間軸方向の分解能を低くすることができる。
【０１０７】
なお、図３２では、４つのＡＤＣセルを用いてサンプリング動作を行う例について説明したが、このような不均一なサンプリング間隔による動作は、２つＡＤＣセルだけでも実現できる。この場合、サンプリングクロック生成部１１２は、多相クロックのうち異なる位相のクロックを第１、第２のサンプリングクロックとして出力する場合、第１、第２のアナログデジタル変換セルのサンプリングタイミングが不均等になるように多相クロックから第１、第２のサンプリングクロックとするクロックを選択する。
【０１０８】
続いて、時間軸方向のサンプリング精度を可変する別の変形例について説明する。上記説明では、いずれもＡＤＣセル１１〜ＡＤＣセル１４が全て同じ量子化ステップ数（ビット精度）を有する例について説明したが、以下で説明する変形例では、ＡＤＣセル１１、１４とＡＤＣセル１２、１３とが異なる量子化ステップ数を有する。より具体的には、ＡＤＣセル１１、１４が３ビット精度の量子化ステップ数（８階調）を有し、ＡＤＣセル１２、１３が４ビット精度の量子化ステップ数（１６階調）を有する。
【０１０９】
そこで、別の変形例にかかるアナログデジタル変換回路２の第１のモードにおける動作を示すタイミングチャートを図３３に示す。図３３に示すように、別の変形例にかかるアナログデジタル変換回路２は、サンプリングタイミング毎に異なる量子化ステップ数で量子化したデジタル値を出力する。
【０１１０】
図３２、３３に示した例のように、時間軸方向においてサンプリング精度（量子化タイミング又は量子化ステップ電圧）を不均一とすることで、性能の劣るＡＤＣセルを利用して信号処理において重要な成分のみを高い精度で量子化できる効果がある。通信システムにおいては、信号に含まれる情報のうち信号処理上重要な情報が偏在することがある。このような場合に、全ての入力範囲を重要な情報に対する変換精度で処理する場合、複数のＡＤＣセルの全てを高性能化しなければならず回路規模が増大する問題がある。しかし、信号の重要な部分のみを高い精度で変換することで、複数のＡＤＣセルのそれぞれを簡易な構成とすることができ、回路規模を小さくすることができる。また、回路規模を小さくすることで消費電力を低減することができる。
【０１１１】
なお、図３３に示した、変換精度の異なるＡＤＣセルを利用することで、図２８に示した第２のモードにおける入力範囲の設定例を３つのＡＤＣセルにて実現可能である。例えば、図３３で示した、ＡＤＣセル１１、１２、１４の３つを用い、ＡＤＣセル１３を休止状態とすることで、図２８で示した入力範囲を実現することができる。
【０１１２】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【０１１３】
この出願は、２０１１年９月３０日に出願された日本出願特願２０１１−２１６４２７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１１４】
１〜５  アナログデジタル変換回路
１１、１２、１３、１ｎ  ＡＤＣセル
１１ｐ、１２ｐ、１３ｐ、１ｎｐ  前処理回路
１１ａ、１２ａ、１３ａ、１ｎａ  ＡＤＣセル
２１、２２、２３、２ｎ  ＡＤＣセル
ｍ１、ｍ２、ｍ３、ｍｎ  ＡＤＣセル
１０１、１０２、１０ｍ  サブＡＤＣセルアレイ
１１０  回路構成制御部
１１１、１１６  ＡＤＣセル制御部
１１２  サンプリングクロック生成部
１１３  出力データ処理回路
１１４  出力データ解析部
１１５  校正信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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