(57)【特許請求の範囲】
【請求項１】
第１の電源と出力ノードとの間に接続されたＰチャンネルタイプのプルアップトランジスタと、
第２の電源と前記出力ノードとの間に接続されたプルダウントランジスタと、
入力されたデータの論理レベルに応じてプルアップトランジスタのプルアップノードにプルアップ制御信号を供給し、かつプルダウントランジスタのプルダウンノードにプルダウン制御信号を供給する供給回路と、
プルアップトランジスタが前記プルアップ制御信号により導通されるとき、前記プルアップノードの電圧を負電圧に変化させる回路と、を含み、
前記負電圧に変化させる回路は、前記供給回路のプルアップ制御信号の供給ノードと前記プルアップノードとの間に接続されたＰＭＯＳトランジスタと、
前記供給ノードに接続され、前記プルアップ制御信号を遅延する遅延回路とを含み、
前記遅延回路の出力は前記プルアップノードに容量結合される、出力回路。
【請求項２】
前記プルアップ制御信号がハイレベルからローレベルに遷移するとき、前記プルアップノードの電圧が負電圧に変化される、請求項１に記載の出力回路。
【請求項３】
前記ＰＭＯＳトランジスタは、ｐ型半導体領域内に形成されたＮウエルと、当該Ｎウエル内に形成されたｐ型の第１、第２の拡散領域を含み、
第１の拡散領域は前記供給ノードに接続され、第２の拡散領域は前記プルアップノードに接続され、Ｎウエルが正の電源電圧に電気的に結合される、請求項１または２に記載の出力回路。
【請求項４】
前記出力ノードは、半導体チップの出力パッドに電気的に結合される、請求項１ないし３いずれか１つに記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プルアップ用のＰＭＯＳトランジスタとプルダウン用のＮＭＯＳトランジスタを含む出力回路に関し、特に、半導体集積回路や半導体記憶装置などに形成される出力回路に関する。
【背景技術】
【０００２】
半導体装置等の出力回路に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むプッシュプルタイプのＣＭＯＳインバータまたはＣＭＯＳバッファが用いられている。このようなＣＭＯＳインバータを構成するトランジスタを低耐圧で構成しつつ高電圧信号を出力可能な出力回路（特許文献１）、スイッチングノイズを抑制した出力回路（特許文献２）などが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−９０２７８号公報
【特許文献２】特開２０１２−６５２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は、従来の出力回路の一構成例を示す図である。出力回路は、プッシュプルタイプのＣＭＯＳインバータを構成するプルアップ用のＰＭＯＳトランジスタＰ１およびプルダウン用のＮＭＯＳトランジスタＮ１を含む。ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとを結合した出力ノードＯＵＴは、例えば、出力パッド１０に電気的に結合される。ラッチ回路またはプリバッファ回路２０は、データＤＡＴＡを受け取るインバータＩＮ１、ＮＯＲゲート、プルアップノードＰＵにプルアップ制御信号を供給するインバータＩＮ２、ＮＡＮＤゲート、プルダウンノードＰＤにプルダウン制御信号を供給するインバータＩＮ３を含む。ラッチ回路２０は、データＤＡＴＡの論理レベルを反転させたプルアップ制御信号およびプルダウン制御信号を生成し、これらをプルアップノードＰＵおよびプルダウンノードＰＤに供給する。
【０００５】
プルアップ用のＰＭＯＳトランジスタＰ１は、出力ノードＯＵＴ、すなわち出力パッド１０に接続された負荷を駆動するために一定の駆動能力が必要とされる。しかしながら、半導体集積回路の微細化に伴い、内部電源電圧ＶＤＤの低電圧化が進められると、プルアップトランジスタＰ１のゲート／ソース間電圧Ｖｇｓが小さくなり、出力ノードＯＵＴに接続された負荷を高速に駆動することができなくなるおそれがある。例えば、電源電圧ＶＤＤが３．３Ｖから１．８Ｖになると、ＰＭＯＳトランジスタＰ１がオンするときのゲート／ソース間電圧Ｖｇｓが小さくなるため、ＰＭＯＳトランジスタＰ１のドレイン電流Ｉｄが小さくなり、出力パッド１０に接続された負荷を駆動するのに必要以上に時間がかかってしまう。
【０００６】
本発明は、このような従来の課題を解決し、出力ノードに接続された負荷をより高速で駆動することができるプッシュプルタイプの出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の出力回路は、第１の電源と出力ノードとの間に接続されたＰチャンネルタイプのプルアップトランジスタと、第２の電源と前記出力ノードとの間に接続されたプルダウントランジスタと、入力されたデータの論理レベルに応じてプルアップトランジスタのプルアップノードにプルアップ制御信号を供給し、かつプルダウントランジスタのプルダウンノードにプルダウン制御信号を供給する供給回路と、プルアップトランジスタが前記プルアップ制御信号により導通されるとき、前記プルアップノードの電圧を負電圧に変化させる回路とを含む。
【０００８】
好ましい態様では、前記負電圧に変化させる回路は、前記供給回路のプルアップ制御信号の供給ノードと前記プルアップノードとの間に接続されたＰＭＯＳトランジスタと、前記供給ノードに接続され、前記プルアップ制御信号を遅延する遅延回路とを含み、前記遅延回路の出力は前記プルアップノードに容量結合される。好ましくは前記プルアップ制御信号がハイレベルからローレベルに遷移するとき、前記プルアップノードの電圧が負電圧に変化される。好ましくは前記ＰＭＯＳトランジスタは、ｐ型半導体領域内に形成されたＮウエルと、当該Ｎウエル内に形成されたｐ型の第１、第２の拡散領域を含み、第１の拡散領域は前記供給ノードに接続され、第２の拡散領域は前記プルアップノードに接続され、Ｎウエルが正の電源電圧に電気的に結合される。好ましくは前記出力ノードは、半導体チップの出力パッドに電気的に結合される。
【発明の効果】
【０００９】
本発明によれば、プルアップトランジスタが導通されるとき、プルアップノードの電圧を負電圧に変化させる回路を設けたことにより、プルアップトランジスタを流れる電流を増加させ、出力ノードをより高速に駆動することができる。
【図面の簡単な説明】
【００１０】
【図１】従来の出力回路の一例を示す図である。
【図２】本発明の実施例に係る出力回路の構成例を示す図である。
【図３】本発明の実施例に係る出力回路の動作波形を説明する図である。
【図４】本発明の実施例に係る出力回路の具体的な構成例を示す図である。
【図５】図４に示す出力回路のＰＭＯＳトランジスタの概略断面図である。
【図６】図４に示す出力回路の各ノードの電圧波形を示す図である。
【図７】ブートストラップタイプの出力回路を示す図である。
【発明を実施するための形態】
【００１１】
本発明の出力回路は、半導体集積回路、半導体記憶装置などの半導体装置または半導体チップ内に形成される。また、本発明の出力回路は、半導体装置内の回路を駆動したり、半導体装置の出力端子に接続された他の半導体装置や回路を駆動するために使用し得る。
【００１２】
以下、図面を参照して本発明の実施例について説明する。図２は、本発明の実施例に係る出力回路の一構成例を示す図である。本実施例の出力回路１００は、論理回路２００と、プッシュプルタイプのインバータ２４０とを含む。論理回路２００は、入力部２１０においてデータＤＡＴＡを受け取り、データＤＡＴＡの論理レベルに応じて、相補的な関係を有するプルアップ制御信号およびプルダウン制御信号を生成し、これらの制御信号をプルアップノードＰＵおよびプルダウンノードＰＤに供給する。
【００１３】
インバータ２４０は、プルアップ用のＰＭＯＳトランジスタＰ１と、プルダウン用のＮＭＯＳトランジスタＮ１とを含む。ＰＭＯＳトランジスタＰ１のソースは、電源電圧ＶＤＤに接続され、ゲートはプルアップノードＰＵに接続され、ドレインは、出力ノードＯＵＴに接続される。ＮＭＯＳトランジスタＮ１のソースは、基準電位であるＧＮＤに接続され、ゲートはプルダウンノードＰＤに接続され、ドレインは、出力ノードＯＵＴに接続される。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、プルアップ制御信号およびプルダウン制御信号に応じてプッシュプル動作を行う。すなわち、プルアップ制御信号がＬレベルであり、かつプルダウン制御信号がＬレベルのとき、ＰＭＯＳトランジスタＰ１がオンし、ＮＭＯＳトランジスタＮ１がオフし、電源電圧ＶＤＤから出力ノードＯＵＴにドレイン電流Ｉｄが流れる。一方、プルアップ制御信号がＨレベルであり、かつプルダウン制御信号がＨレベルのとき、ＰＭＯＳトランジスタＰ１がオフし、ＮＭＯＳトランジスタＮ１がオンし、出力ノードＯＵＴからＧＮＤにドレイン電流Ｉｄが流れる。出力ノードＯＵＴは、半導体装置の出力パッドあるいは他の集積回路に接続される。
【００１４】
さらに本実施例の論理回路２００は、プルアップ用のＰＭＯＳトランジスタＰ１がオンするときに、プルアップノードＰＵに供給されるＬレベルのプルアップ制御信号を負電圧または負の方向に変化させるための負電圧生成回路２２０を包含する。すなわち、ＰＭＯＳトランジスタＰ１がオンするとき、プルアップノードＰＵが０Ｖよりも低い負の電圧に遷移され、ＰＭＯＳトランジスタＰ１を強くオンさせる。負電圧生成回路２２０は、プルアップノードＰＵの電圧を負の方向に遷移させ得る回路であれば、特にその構成は限定されない。負電圧生成回路２２２０は、例えば、後述するようにプルアップノードＰＵを容量結合を利用して負電圧に変化させる。
【００１５】
図３（Ａ）は、負電圧生成回路２２０を備えていない従来の出力回路の各ノードの電圧波形を模式的に示したものであり、図３（Ｂ）は、本実施例の負電圧生成回路を備えた出力回路の各ノードの電圧波形を示したものである。データＤＡＴＡが、時刻ｔ１からｔ２の期間、ＨレベルからＬレベルに遷移すると、論理回路２００は、プルアップノードＰＵにＬレベルのプルアップ制御信号を供給し、かつプルダウンノードＰＤにＬレベルのプルダウン制御信号を供給する。これにより、プルアップ用のＰＭＯＳトランジスタＰ１がオンし、プルダウン用のＮＭＯＳトランジスタＮ１がオフし、出力ノードＯＵＴは、データＤＡＴＡの論理レベルを反転させたＨレベルの信号を出力する。例えば、電源電圧ＶＤＤが低電圧化（３．３Ｖ→１．８Ｖ）されると、ＰＭＯＳトランジスタＰ１のゲート／ソース間電圧が十分でなくなり、それに応じてドレイン電流Ｉｄも小さくなり、出力ノードＯＵＴに接続される負荷容量を駆動するのに時間がかかってしまう。
【００１６】
一方、本実施例の出力回路１００では、データＤＡＴＡがＨレベルからＬレベルに遷移すると、負電圧生成回路２２０は、図３（Ｂ）に示すように、Ｌレベルのプルアップ制御信号を負電圧（−Ｖ）に遷移させる。このため、プルアップ用のＰＭＯＳトランジスタＰ１のゲート／ソース間電圧を、図３（Ａ）に示すような負電圧に変化させない出力回路と比較して大きくすることができ、その結果、ＰＭＯＳトランジスタＰ１を流れるドレイン電流Ｉｄを大きくすることができる。それ故、出力ノードＯＵＴの負荷容量を高速に駆動することができる。
【００１７】
次に、本実施例の出力回路の具体的な構成例について説明する。図４は、本実施例の出力回路であり、図１の出力回路と同一構成については同一参照番号を附してある。同図に示すように、本実施例の出力回路１００は、ラッチ回路２０、ＣＭＯＳインバータＰ１／Ｎ１の構成に加えて、プルアップノードＰＵの電圧を負の電圧に変化させるための負電圧発生回路２２０を含んでいる。プルアップ用のＰＭＯＳトランジスタＰ１のソースには、例えば、１．８ＶのＶＤＤ電源が接続される。また、出力ノードＯＵＴには、出力パッドなどが接続される。
【００１８】
ラッチ回路２０は、プルアップ制御信号をノードＮＰＵに生成し、プルダウン制御信号をプルダウンノードＰＤに生成する。負電圧生成回路２２０は、ラッチ回路２０のノードＮＰＵとプルアップノードＰＵとの間に接続されたＰＭＯＳトランジスタＰ２と、ノードＮＰＵに接続され、プルアップ制御信号を遅延する遅延回路ＤＬとを含む。遅延回路ＤＬの出力は、プルアップノードＰＵに容量的に結合され、プルアップノードＰＵにＬレベルのプルアップ制御信号が供給されるとき、プルアップノードＰＵの電圧を負電圧に遷移させる。遅延回路ＤＬは、例えば複数のインバータから構成することができる。
【００１９】
図５に、ＰＭＯＳトランジスタＰ２の概略断面を示す。同図に示すように、ＰＭＯＳトランジスタＰ２は、ｐ型シリコン基板３００内に形成されたＮウエル３１０内に形成される。基板３００には、ＧＮＤ（０Ｖ）が供給され、Ｎウエル３１０には、ｎ型の拡散領域３２０を介して、例えば、３．３Ｖの電源Ｖｃｃが供給される。ＰＭＯＳトランジスタＰ２の一方のｐ型の拡散領域３３０は、ラッチ回路２０のノードＮＰＵに接続され、他方のｐ型の拡散領域３４０はプルアップノードＰＵに接続される。ゲートにはＧＮＤが供給され、ＰＭＯＳトランジスタＰ２は、ＶＧＳ＞Ｖｔｈの間、常に導通状態にある。
【００２０】
次に、本実施例の出力回路の動作について説明する。図６は、出力回路の各ノードの電圧波形を模式的に示している。時刻Ｔ１において、ラッチ回路２０へのデータＤＡＴＡがＬレベルからＨレベルに遷移する。これに応答して、ＮＡＮＤゲートの出力がＨレベルに遷移するため、時刻Ｔ２において、プルダウンノードＰＤがＨレベルからＬレベルに遷移し、プルダウン用のＮＭＯＳトランジスタＮ１がオフする。
【００２１】
ＮＯＲゲートは、インバータＩＮ１からのＬレベルの入力とプルダウンノードＰＤのＬレベルの入力によりＨレベルを出力するため、時刻Ｔ３において、ノードＮＰＵがＨレベル（Ｖｃｃ）からＬレベル（０Ｖ）に遷移する。また、時刻Ｔ３において、ＰＭＯＳトランジスタＰ２は導通状態にあるため、ノードＮＰＵに生成されたＬレベルのプルアップ制御信号がプルアップノードＰＵに供給される。このとき、プルアップノードＰＵの電圧は、Ｖｃｃから、Ｖｔｈに降下する（Ｖｔｈは、ＰＭＯＳトランジスタＰ２のしきい値）。プルアップノードがＬレベルに駆動されたことに応答して、プルアップ用のトランジスタＰ１がオンする。
【００２２】
さらに、時刻Ｔ４において、遅延回路ＤＬは、一定時間遅延したプルアップ制御信号をノードＰＵ＿Ｃに出力する。つまり、ノードＰＵ＿ＣがＨレベルからＬレベルに遷移する。ノードＰＵ＿Ｃは、プルアップノードＰＵに容量的に結合されているため、ノードＰＵ＿Ｃの電圧が降下すると、それに応じてプルアップノードＰＵの電圧が負の方向に引かれる。本実施例では、プルアップノードＰＵは、負電圧になるように容量結合比等が調整される。プルアップノードＰＵが負電圧に遷移したとき、拡散領域３４０とＮウエル３１０との間には順方向バイアスが形成されないので、基板３００との間に貫通電流は流れない。
【００２３】
プルアップノードＰＵの負電圧は一定期間継続されるため、その間、ＰＭＯＳトランジスタＰ１のゲート／ソース間電圧が大きくなり、ＰＭＯＳトランジスタＰ１が強くオンされ、大きなドレイン電流Ｉｄが出力ノードＯＵＴに供給される。それ故、出力ノードＯＵＴに接続された負荷を高速に駆動することができる。
【００２４】
図７は、プルアップトランジスタをブートストラップにより駆動する出力回路である。プルアップ用トランジスタＴＲ１は、ＮＭＯＳから構成され、トランジスタＴＲ１のゲートにはＶＤＤへ接続されたＮＭＯＳトランジスタＴＲ２が接続される。ノードＮＰＵにＨレベルのプルアップ制御信号が供給されると、トランジスタＴＲ２を介してプルアップノードＰＵがＶｃｃ−Ｖｔｈになり、トランジスタＴＲ１がオンし、出力ノードＯＵＴがＨレベルに遷移する。プルアップノードＰＵに容量結合されているため、出力ノードＯＵＴの電圧が上昇することに応答して出力ノードＯＵＴの電圧が上昇され、プルアップトランジスタＴＲ１のゲート／ソース間電圧が大きくなり、その分だけプルアップトランジスタＴＲ１が強くオンされる。しかしながら、出力ノードＯＵＴに接続される負荷容量が一定以上であると、出力ノードＯＵＴの電位が直ぐに低下してしまうため、プルアップノードＰＵの電圧をＶＤＤ＋Ｖｔｈに維持することができない。これに対し、本実施例の出力回路は、出力ノードＯＵＴの電圧によりプルアップノードＰＵの電圧を変化させる構成ではないため、プルアップノードＰＵの負電圧を一定期間安定的に継続させることができ、それ故、プルアップトランジスタが強くオンした状態を保つことができる。
【００２５】
上記実施例では、論理回路２００がラッチ回路２０を含む例を示したが、これは一例であってこれに限定されるものではない。論理回路２００は、例えば、入力部２１０に入力されるデータの論理レベルの電圧を他の電圧に変化するレベル変換回路（レベルシフタ）を包含するものであってもよいし、プリバッファ等の他の回路や論理回路以外の回路素子を包含するものであってもよい。さらに上記実施例では、論理回路２００が負電圧生成回路２２０を包含するような例示であるが、負電圧生成回路２２０は、論理回路２００に包含されるのではなく、論理回路２００と別構成であってもよい。さらに論理回路２００に供給される電源Ｖｃｃと、プルアップ用のトランジスタに供給される電源Ｖｄｄとは、同一の電圧値であってもよいし、異なる電圧値であってもよい。さらに論理回路２００は、入力されるデータの論理レベルと同一の論理レベル、あるいは入力されるデータの論理レベルを反転させた論理レベルのプルアップ制御信号およびプルダウン制御信号を生成するものであってもよい。
【００２６】
さらに上記実施例では、プルアップノードの電圧を負電圧に変化させる回路として負電圧生成回路２２０を例示したが、本発明は、負電圧生成回路２２０の名称に拘泥されることなく、プルアップノードの電圧を負の方向に変化させる機能を備えた回路を適用することができる。さらに本実施例では、出力回路の出力ノードを出力パッドに接続する例を示したが、出力ノードは、他の回路あるいは他の装置等の種々の負荷を駆動するものに適用することができる。
【００２７】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００２８】
１０：出力回路                          ２０：ラッチ回路
１００：出力回路                        ２００：論理回路
２１０：入力部                          ２２０：負電圧生成回路
２４０：インバータ                      ３００：ｐ型基板
３１０：Ｎウエル                        ３２０：ｎ型拡散領域
３３０：ｐ型拡散領域                    ３４０：ｐ型拡散領域
Ｐ１、Ｐ２：ＰＭＯＳトランジスタ        Ｎ１：ＮＭＯＳトランジスタ
ＤＬ：遅延回路                          ＰＵ：プルアップノード
ＰＤ：プルダウンノード                  ＯＵＴ：出力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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