(57)【特許請求の範囲】
【請求項１】
第１の導電型を有する第１のトランジスタと、
第２の導電型を有する第２、第３および第４のトランジスタとを有し、
前記第１のトランジスタのソースおよび基板と前記第２のトランジスタのソースおよび基板は、外部入力信号の振幅よりも小さな電圧値の電源電圧が各電源ノード間に与えられる第１および第２の電源ノードに各々接続され、
前記第１および第２のトランジスタの各ドレインは、互いに共通接続されて内部回路に対する信号を出力する出力ノードを形成し、
前記第１のトランジスタのゲートは、前記外部入力信号が与えられる入力ノードに接続され、
前記第２のトランジスタのゲートは、前記第３のトランジスタを介して前記入力ノードに接続され、
前記第３のトランジスタのゲートは前記第１の電源ノードに接続され、
前記第４のトランジスタのドレインは前記第２のトランジスタのゲートと前記第３のトランジスタのソースの共通接続点に接続され、前記第４のトランジスタのゲート、ソースおよび基板は前記第２の電源ノードに接続されている
ことを特徴とする半導体集積回路の入力回路。
【請求項２】
前記第３のトランジスタのチャネル幅は前記第４のトランジスタのチャネル幅よりも小さいことを特徴とする請求項１に記載の入力回路。
【請求項３】
第１の導電型の第１のトランジスタと第２の導電型の第２のトランジスタであって、各々のソースおよび基板は、外部入力信号の振幅よりも小さな電圧値の電源電圧が各電源ノード間に与えられる第１および第２の電源ノードに各々接続され、各々のドレインは共通接続され、当該共通接続点が内部回路に対する信号を出力する出力ノードとなっている第１および第２のトランジスタと、
第２の導電型の第３のトランジスタであって、前記外部入力信号が与えられる入力ノードと前記第２のトランジスタのゲートとの間に介挿され、ゲートには前記第１の電源ノードの電圧が与えられ、基板には前記第２の電源ノードの電圧が与えられる第３のトランジスタと、
第２の導電型の第４のトランジスタであって、前記第２のトランジスタのゲートと前記第３のトランジスタのソースの共通接続点にドレインが接続され、ゲート、ソースおよび基板が前記第２の電源ノードに接続された第４のトランジスタと、
第２の導電型の第５のトランジスタであって、前記入力ノードと前記第１のトランジスタのゲートとの間に介挿され、ゲートには前記第１の電源ノードの電圧が与えられる第５のトランジスタと、
第１の導電型の第６および第７のトランジスタと第２の導電型の第８のトランジスタとからなる回路であって、前記第６、第７および第８のトランジスタは前記第１の電源ノードと前記第２の電源ノードとの間に直列に介挿されているとともに、前記第６のトランジスタのドレインと前記第７のトランジスタのソースは前記第１のトランジスタのゲートに共通接続されており、前記第６および第７のトランジスタの各々のゲートには、前記第１の電源ノードの電圧値から前記第２の電源ノードの電圧値に向けて前記第６のトランジスタの閾値電圧分だけシフトした電圧が与えられ、前記第６および第７のトランジスタの基板には前記外部入力信号の上限電圧または前記第１の電源ノードの電圧が与えられ、前記第８のトランジスタのゲートには前記第１の電源ノードの電圧が与えられ、前記第８のトランジスタの基板には前記第２の電源ノードの電圧が与えられる回路と、
を有することを特徴とする半導体集積回路の入力回路。
【請求項４】
前記第３のトランジスタのチャネル幅は前記第４のトランジスタのチャネル幅よりも小さく、前記第６のトランジスタのチャネル幅は前記第７のトランジスタのチャネル幅よりも小さいことを特徴とする請求項３に記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数系統の電源電圧により動作する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子の加工技術が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、加工技術が１３０ｎｍ、６５ｎｍと微細化するにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は１．８Ｖ、１．２Ｖと下がってきている。
【０００３】
しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は１．２Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インタフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。
【０００４】
また、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられている。しかし、この種の不揮発性メモリは、データの書き込みや消去に高電圧を必要とする。従って、この種の不揮発性メモリでも多電源構成が採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４０２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、高速動作が必要であり、素子数が多いために微細化技術が必要なロジック回路等は、酸化膜の薄い低耐圧トランジスタにより構成し、入出力インタフェース回路や高電圧回路は酸化膜が厚い高耐圧トランジスタにより構成していた。
【０００７】
このように従来技術の下では、微細化に対応した標準トランジスタのほかに、高耐圧のトランジスタを作る必要があった。このため、酸化膜厚を複数種類作り変えてトランジスタを作る必要があり、工程数が多く、高価なプロセスとなっていた。また、複雑な製造工程となるため、歩留まりにも注意を払う必要があった。また、プロセスが高価であり、かつ、歩留まりが低いため、製品の価格が高くなるという問題があった。
【０００８】
また、不揮発性メモリ単体からなる製品を作る場合は、単にメモリの価格が高くなる問題のみが生じるが、不揮発性メモリとロジック回路やアナログ回路とを同一のチップに混載するような、いわゆるエンベデッド（Ｅｍｂｅｄｄｅｄ）製品の場合は、さらに重要な問題が発生する。すなわち、メモリを構成する微細な標準トランジスタに加えて、酸化膜の厚い高耐圧トランジスタを構成するために、プロセスの熱工程が変更となり、メモリを構成する標準トランジスタの特性が変わってしまうという問題も起こる。特にメモリのセンスアンプ等のアナログ回路はトランジスタ特性にセンシティブであり、トランジスタの特性が変わると、その都度、チューニングする必要が生じる。このため、多くのアナログＩＰを保有している半導体メーカーでは、大きなロスとなる問題が生じる。
【０００９】
本発明は上記課題に鑑みて為されたものであり、複数系統の電源により動作する半導体集積回路を標準ＣＭＯＳプロセスにより構成することを可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、第１の導電型を有する第１のトランジスタと、第２の導電型を有する第２、第３および第４のトランジスタとを有し、前記第１のトランジスタのソースおよび基板と前記第２のトランジスタのソースおよび基板は、外部入力信号の振幅よりも小さな電圧値の電源電圧が各電源ノード間に与えられる第１および第２の電源ノードに各々接続され、前記第１および第２のトランジスタの各ドレインは、互いに共通接続されて内部回路に対する信号を出力する出力ノードを形成し、前記第１のトランジスタのゲートは、前記外部入力信号が与えられる入力ノードに接続され、前記第２のトランジスタのゲートは、前記第３のトランジスタを介して前記入力ノードに接続され、前記第３のトランジスタのゲートは前記第１の電源ノードに接続され、前記第４のトランジスタのドレインは前記第２のトランジスタのゲートと前記第３のトランジスタのソースの共通接続点に接続され、前記第４のトランジスタのゲート、ソースおよび基板は前記第２の電源ノードに接続されたことを特徴とする半導体集積回路の入力回路を提供する。
【００１１】
この入力回路において、第２のトランジスタのゲートに与えられる電圧は、第３のトランジスタのゲートに印加される電圧（すなわち、第１の電源ノードの電圧）以内に制限されるので、外部入力信号の印加によって第２のトランジスタに過大なゲート−基板間電圧が与えられるのを回避することができる。また、第１のトランジスタは、ソースおよび基板が第１の電源ノードに接続されているため、外部入力信号の印加によって、過大な電圧がゲート−基板間に印加されることはない。また、第３のトランジスタのゲートは第１の電源ノードに接続されているので、外部入力信号の印加によって、過大な電圧がゲート−基板間に印加されることはない。
【００１２】
なお、特許文献１は、トランジスタに加わるストレスの緩和を図った入力回路として図１に示すものを開示している。図１において、高電位側電源Ｖｐｐおよび接地ＧＮＤ間に直列に介挿されたＰチャネルトランジスタＭ４およびＮチャネルトランジスタＭ２はインバータを構成している。そして、入力信号ＩＮが与えられるノードとＰチャネルトランジスタＭ４のゲートとの間にはＰチャネルトランジスタＭ３が介挿され、入力信号ＩＮが与えられるノードとＮチャネルトランジスタＭ２のゲートとの間にはＮチャネルトランジスタＭ１が介挿されている。そして、ＰチャネルトランジスタＭ３およびＮチャネルトランジスタＭ１の各ゲートには電源電圧Ｖｐｐと接地レベルＧＮＤとの中間の電圧である遮断電圧ＶＳＨＬＤ２およびＶＳＨＬＤ１が与えられる。
【００１３】
ここで、ＮチャネルトランジスタＭ１の閾値電圧がＶｔｈｎである場合において、入力信号ＩＮのレベルを上昇させていくと、理想的にはＮチャネルトランジスタＭ２のゲート電圧がＶＳＨＬＤ１−ＶｔｈｎになったときにＮチャネルトランジスタＭ１がＯＦＦとなり、ＮチャネルトランジスタＭ２のゲート電圧がＶＳＨＬＤ１−Ｖｔｈｎに維持される。また、ＰチャネルトランジスタＭ３の閾値電圧がＶｔｈｐである場合において、入力信号ＩＮのレベルを低下させていくと、理想的にはＰチャネルトランジスタＭ４のゲート電圧がＶＳＨＬＤ２＋ＶｔｈｐになったときにＰチャネルトランジスタＭ３がＯＦＦとなり、ＰチャネルトランジスタＭ４のゲート電圧がＶＳＨＬＤ２＋Ｖｔｈｐに維持される。
【００１４】
しかし、実際にはゲート−ソース間電圧が閾値電圧よりも小さい状況でもＰチャネルトランジスタＭ３およびＮチャネルトランジスタＭ１には微小な電流（オフリーク電流あるいはサブスレシュホルド電流）が流れる。従って、入力信号ＩＮを高電圧に立ち上げて、ＮチャネルトランジスタＭ１がＯＦＦになった後、長時間が経過すると、ＮチャネルトランジスタＭ２のゲート電圧は入力信号ＩＮと同じ高電圧に充電される。従って、入力信号ＩＮが長時間に亙って高電圧を維持する状況では、ＮチャネルトランジスタＭ２に過大なゲート−基板間電圧が与えられるのを回避することができない。入力信号ＩＮを立ち下げた場合も同様である。
【００１５】
これに対し、本発明による入力回路では、第３のトランジスタのオフリーク電流等に起因する第２のトランジスタのゲート電圧の充電が第４のトランジスタによって防止される。この第４のトランジスタはゲートがソースに接続されているため、基本的には常時ＯＦＦとなっているが、やはり、ドレイン−ソース間にオフリーク電流が流れる。本発明の入力回路では、第３のトランジスタのオフリーク電流は第４のトランジスタを介して（すなわち、第４のトランジスタのオフリーク電流となって）低電位側電源ノードに流れるため、第３のトランジスタのオフリーク電流によって第２のトランジスタのゲート電圧が外部入力信号と同じ高電圧まで充電されることはない。なお、一般にドレイン−ソース間のチャネル幅が大きいほど、ゲート−ソース間電圧が閾値電圧よりも小さい状況でトランジスタに流れる微小電流は大きくなるから、本発明の入力回路においては、第３のトランジスタのチャネル幅を第４のトランジスタのチャネル幅よりも小さくしておくことが好ましい。
【図面の簡単な説明】
【００１６】
【図１】各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧を示す図である。
【図２】標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。
【図３】ドレインおよびソースの両方のＬＤＤ領域を広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。
【図４】ドレインのＬＤＤ領域のみを広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。
【図５】この発明の第１実施形態である半導体集積回路の入力回路の構成を示す回路図である。
【図６】この発明の第２実施形態である半導体集積回路の入力回路の構成を示す回路図である。
【図７】この発明の第３実施形態である半導体集積回路の入力回路の構成を示す回路図である。
【図８】この発明の第４実施形態である半導体集積回路の入力回路の構成を示す回路図である。
【図９】この発明の第５実施形態である半導体集積回路の入力回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、この発明の実施形態について説明する。
＜この発明において利用する高耐圧化技術＞
この発明の実施形態では、ＣＭＯＳ回路において一般的に用いられている高耐圧化技術を利用する。そこで、この発明の実施形態の説明に先立ち、このＣＭＯＳ回路の高耐圧化技術について説明する。
【００１８】
図１は各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧（ゲート酸化膜がある時間で破壊する電圧）を示すものである。通常、１０年間の動作保証が可能なＭＯＳ集積回路を実現するためには、酸化膜に印加される電界を５ＭｅＶ（メガエレクトロンボルト）程度に設定するが、酸化膜に印加可能な電界の上限値はおおよそ８ＭｅＶに設定している。
【００１９】
図２は標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。このＣＭＯＳ回路では、ホットエレクトロンの発生を抑えて、トランジスタの信頼性を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ；低濃度ドレイン）構造を採用している。このＬＤＤ構造は、ソース、ドレインとチャネルの間に低濃度の不純物領域を設けて、ここに高電界が集中しないようにした構造である。ＬＤＤ構造のトランジスタを形成するためには、トランジスタのゲートの側壁にサイドウォール（一般的には酸化膜）を付加して、このサイドウォールの付加されたゲートをマスクとして、ｎ−或いはｐ−をインプランテーションにより注入する。この場合、トランジスタをセルフアラインで製造することができ、トランジスタの所要面積の増加はない。図２に示す構成により例えばゲート耐圧が５ＶのＣＭＯＳ回路を実現する場合、酸化膜を約９０Å（オングストローム）くらいの膜厚とし、経時破壊耐圧（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）を６Ｖ程度に設定する。この場合、ドレイン耐圧（Ｂｒｅａｋｄｏｗｎ）は、７Ｖ程度になる。
【００２０】
図３は、図２に示すＣＭＯＳ回路のドレインおよびソースの両方の耐圧を向上させたＨＶＤＭＯＳ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｄｒａｉｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構成例を示す断面図である。この高耐圧ＣＭＯＳ回路では、図２におけるＬＤＤ領域（ｎ−あるいはｐ−の領域）を広く取っている。このようにすることにより、ドレイン耐圧を容易に１０Ｖ以上に向上させることができる。しかしながら、この構成は、ゲートと拡散領域を十分広く取る必要があり、レイアウト面積が大きくなるという欠点はある。この図３に示すように、ドレインおよびソースの両方のＬＤＤ領域を広げたＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、両側高耐圧構造と呼ばれる。
【００２１】
図４は、図２に示すＣＭＯＳ回路の各チャネルのトランジスタのドレイン側のＬＤＤ領域のみを広げた高耐圧構造を採用したＨＶＤＭＯＳトランジスタの構成例を示す断面図である。この構成例は、図３の構成例よりも面積増加が抑えられる利点がある。この図４に示すＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、片側高耐圧構造と呼ばれる。なお、片側高耐圧構造のトランジスタを利用して回路の高耐圧化を図る技術は例えば特許文献１に開示されている。
【００２２】
＜第１実施形態＞
図５はこの発明の第１実施形態であるＣＭＯＳＬＳＩの入力回路の構成を示す回路図である。図５に示すように、この入力回路は、Ｐチャネルトランジスタ１と、Ｎチャネルトランジスタ２、３および４を含んでいる。図５において、Ｐチャネルトランジスタ１およびＮチャネルトランジスタ２は、１．２Ｖ系の標準的なトランジスタであり、インバータを構成する。より詳細に説明すると、Ｐチャネルトランジスタ１のソースは、電圧ＶＣＣ＝１．２Ｖが与えられる高電位側電源ノードに接続され、Ｎチャネルトランジスタ２のソースは、電圧ＶＳＳ＝０Ｖが与えられる低電位側電源ノードに接続されている。そして、トランジスタ１および２の各ドレインは共通接続され、後段の内部回路に対して信号ＯＵＴを出力するための出力ノードとなっている。
【００２３】
外部入力信号ＥＸＩＮは、外部からこのＬＳＩチップへ入力される論理信号であり、下限電圧０Ｖから上限電圧３Ｖまでの電圧振幅を持っている。Ｐチャネルトランジスタ１のゲートは、この外部入力信号ＥＸＩＮが入力される入力ノードに直接接続されている。一方、Ｎチャネルトランジスタ２のゲートは、Ｎチャネルトランジスタ３を介して外部入力信号ＥＸＩＮの入力ノードに接続されている。このＮチャネルトランジスタ３は、外部入力信号ＥＸＩＮの入力ノード側のドレインのＬＤＤ領域のみを広げた片側高耐圧構造のＮチャネルトランジスタであり、ゲートには高電位側電源ノードの電圧ＶＣＣ（本実施形態では、１．２Ｖ）が与えられる。
【００２４】
Ｎチャネルトランジスタ４のドレインは、Ｎチャネルトランジスタ２のゲートとＮチャネルトランジスタ３のソースの共通接続点に接続されている。また、Ｎチャネルトランジスタ４のゲートおよびソースは低電位側電源ノードに接続されている。図５に示す入力回路では、Ｐチャネルトランジスタ１の形成されたＮＷｅｌｌには高電位側電源ノードの電圧ＶＣＣ＝１．２Ｖが与えられ、Ｎチャネルトランジスタ２、３および４が形成されたＰＷｅｌｌには低電位側電源ノードの電圧ＶＳＳ＝０Ｖが与えられる。つまり、Ｐチャネルトランジスタ１の基板は高電位側電源ノードに接続され、Ｎチャネルトランジスタ２、３および４の各々の基板は低電位側電源ノードに接続されている。
【００２５】
本実施形態において、Ｐチャネルトランジスタ１に着目すると、外部入力信号ＥＸＩＮが０Ｖのとき、Ｐチャネルトランジスタ１のゲートと基板（ＮＷｅｌｌ）との間に印加される電圧は１．２Ｖであり、耐圧的には問題ない。また、外部入力信号ＥＸＩＮが３Ｖのときも、Ｐチャネルトランジスタ１のゲートおよび基板間の電圧は３Ｖ−１．２Ｖ＝１．８Ｖであるので問題ない。
【００２６】
次にＮチャネルトランジスタ２に着目すると、外部入力信号ＥＸＩＮが０Ｖのときは、Ｎチャネルトランジスタ２のゲートおよび基板（ＰＷｅｌｌ）間の電圧は０Ｖであるので問題ない。また、外部入力信号ＥＸＩＮが３Ｖのときは、Ｎチャネルトランジスタ２のゲート電圧ＶＧ２は、Ｎチャネルトランジスタ３のゲート電圧１．２ＶからＮチャネルトランジスタ３の閾値電圧Ｖｔｈｎ＝０．４Ｖだけ低下した電圧１．２Ｖ−０．４Ｖ＝０．８Ｖとなる。従って、Ｎチャネルトランジスタ３のゲートおよび基板（ＰＷｅｌｌ）間電圧は０．８Ｖであるので問題ない。
【００２７】
Ｎチャネルトランジスタ３は、ゲートに１．２Ｖが印加されており、酸化膜の耐圧は問題ない。また、外部入力信号ＥＸＩＮが入力されるドレイン側は高耐圧構造になっているので、３Ｖの外部入力信号ＥＸＩＮが印加されても問題ない。
【００２８】
Ｎチャネルトランジスタ４は、Ｎチャネルトランジスタ３のゲート−ソース間電圧が閾値電圧よりも小さい状況でも微小な電流（オフリーク電流あるいはサブスレシュホルド電流）がＮチャネルトランジスタ３に流れることを考慮して設けられている。前述したように、外部入力信号ＥＸＩＮが３Ｖの場合であっても、Ｎチャネルトランジスタ３のゲート電圧は１．２Ｖであるため、Ｎチャネルトランジスタ３のソース電圧（すなわち、Ｎチャネルトランジスタ２のゲートに印加される電圧）は１．２Ｖ−Ｖｔｈｎ＝０．８Ｖとなる。しかし、仮にＮチャネルトランジスタ４が設けられていないとすると、Ｎチャネルトランジスタ２のゲート電圧は、Ｎチャンルトランジスタ３のオフリーク電流により、長時間後には、３Ｖまで上昇してしまい、耐圧に問題が生じる。Ｎチャネルトランジスタ４は、この問題を解決するためのものである。
【００２９】
Ｎチャネルトランジスタ４は、ゲートがソースに接続されているので基本的にはオフとなっているが、オフリーク電流がドレイン−ソース間に流れる。したがって、Ｎチャネルトランジスタ３にオフリーク電流が流れても、そのオフリーク電流はＮチャネルトランジスタ４を介して（Ｎチャネルトランジスタ４のオフリーク電流となって）低電位側電源ノードへ流れる。このため、Ｎチャネルトランジスタ３のオフリーク電流とＮチャネルトランジスタ４のオフリーク電流とが釣り合っていれば（或いは、前者が後者に比べて小さければ）、Ｎチャネルトランジスタ２のゲート電圧を約０．８Ｖに維持することができる。Ｎチャネルトランジスタ２のゲート電圧がＶＣＣ−Ｖｔｈｎ＝０．８Ｖに維持されるか否かは、Ｎチャネルトランジスタ３のオフリーク電流とＮチャネルトランジスタ４のオフリーク電流の大小関係により決定され、一般に、トランジスタのチャネル幅が大きいほどオフリーク電流も大きくなる。したがって、本実施形態の入力回路においては、Ｎチャネルトランジスタ３のチャネル幅Ｗ１をＮチャネルトランジスタ４のチャネル幅Ｗ２よりも小さくしておく（すなわち、Ｗ１＜Ｗ２とする）のが好ましい。
【００３０】
このように本実施形態によれば、１．２Ｖの標準的なトランジスタのみにより３Ｖの振幅を持った外部入力信号ＥＸＩＮを受信することができる。
【００３１】
＜第２実施形態＞
図６はこの発明の第２実施形態であるＣＭＯＳＬＳＩの入力回路の構成を示す回路図である。本実施形態は、上記第１実施形態を変形したものであり、Ｎチャネルトランジスタ５および８と、Ｐチャネルトランジスタ６および７と、を設けた点が上記第１実施形態と異なる。本実施形態では、Ｐチャンルトランジスタ６および７の形成されたＮｗｅｌｌには３Ｖの電圧（外部入力信号ＥＸＩＮの上限電圧）が与えられるが、高電位側電源ノードの電圧ＶＣＣ（１．２Ｖ）が与えられても良い。
【００３２】
上記第１実施形態（図５）において、Ｐチャネルトランジスタ１は、外部入力信号ＥＸＩＮがＨｉｇｈのときに３Ｖがゲートに入力され、ＯＦＦとなる。しかし、Ｐチャネルトランジスタ１のソースには電源電圧ＶＣＣ＝１．２Ｖが与えられているため、外部入力信号ＥＸＩＮがＨｉｇｈからＬｏｗに切り換わる場合、Ｐチャネルトランジスタ１のゲート電圧が３Ｖから１．２Ｖ−Ｖｔｈｐ（０．４Ｖ）に立ち下がるまでＰチャネルトランジスタ１がＯＦＦからＯＮに遷移せず、その遷移時間分だけ伝達遅延時間が遅くなるという欠点がある。
【００３３】
本実施形態では、この点を改良するため、Ｐチャネルトランジスタ１のゲートと外部入力信号ＥＸＩＮの入力ノードとの間にＮチャネルトランジスタ５と、Ｐチャネルトランジスタ６および７とＮチャネルトランジスタ８からなる回路と、が介挿されている。Ｎチャネルトランジスタ５は、外部入力信号ＥＸＩＮの入力ノードとＰチャネルトランジスタ１のゲートの間に介挿されている。このＮチャネルトランジスタ５は、第１実施形態におけるＮチャネルトランジスタ３と同様に、外部入力信号ＥＸＩＮの入力ノード側のＬＤＤ領域のみを広げた片側高耐圧構造のトランジスタである。このＮチャネルトランジスタ５のゲートには高電位電源ノードの電圧ＶＣＣ（１．２Ｖ）が印加される。Ｐチャネルトランジスタ６および７とＮチャネルトランジスタ８は、高電位側電源ノードと低電位側電源ノードの間に直列に介挿されている。Ｐチャネルトランジスタ６のドレインとＰチャネルトランジスタ７のソースは、Ｎチャネルトランジスタ５のソースとＰチャネルトランジスタ１のゲートの共通接続点に共通接続されている。そして、Ｐチャネルトランジスタ６および７の各々のゲートには高電位側電源ノードの電圧ＶＣＣ＝１．２Ｖから低電位側電源ノードの電圧ＶＳＳ＝０Ｖに向けてＰチャネルトランジスタ６の閾値電圧分Ｖｔｈｐ＝０．４Ｖだけシフトした電圧１．２Ｖ−０．４Ｖ＝０．８Ｖが与えられ、Ｎチャネルトランジスタ８のゲートには高電位側電源ノードの電圧ＶＣＣが与えられる。
【００３４】
この構成によれば、外部入力信号ＥＸＩＮが０Ｖから３Ｖに立ち上がる過程において、外部入力信号ＥＸＩＮが０ＶからＶＣＣ−Ｖｔｈｎ＝１．２Ｖ−０．４Ｖ＝０．８Ｖまでの期間は、Ｎチャネルトランジスタ５がオンとなっており、外部入力信号ＥＸＩＮの上昇につれてＰチャネルトランジスタ１のゲート電圧ＶＧ１も上昇する。外部入力信号ＥＸＩＮの電圧値がＶＣＣ−Ｖｔｈｎ＝１．２Ｖ−０．４Ｖ＝０．８Ｖに達すると、Ｎチャネルトランジスタ５がオフになり、以降、Ｐチャネルトランジスタ１のゲート電圧ＶＧ１は、Ｐチャネルトランジスタ６によってＶＣＣまで充電されるとともに、Ｐチャネルトランジスタ７によってＶＣＣにクランプされる。逆に、外部入力信号ＥＸＩＮが３Ｖから０Ｖに立ち下がる過程では、外部入力信号ＥＸＩＮが０．８ＶになるまでＮチャネルトランジスタ５はオフとなっており、Ｐチャネルトランジスタ６および７が外部入力信号ＥＸＩＮの負荷となることはない。このため、本実施形態によれば、第１実施形態に比較してより早く外部入力信号ＥＸＩＮを３Ｖから０．８Ｖまで下降させることができる。したがって、本実施形態によれば、入力回路の伝達遅延時間が上記第１実施形態よりも短くなる。また、外部入力信号ＥＸＩＮが０Ｖのときは、Ｎチャネルトランジスタ５を介してＰチャネルトランジスタ１のゲートの充電電荷の放電が行われる。このため、Ｐチャネルトランジスタ１は、ゲート電圧ＶＧ１が０ＶとなってＯＦＦとなる。従って、本実施形態の入力回路では正常動作が行われる。
【００３５】
Ｐチャネルトランジスタ６は、Ｎチャネルトランジスタ４と同様に、Ｎチャネルトランジスタ５のオフリーク電流を高電位側電源ノードへ逃がし、Ｐチャネルトランジスタ１のゲート電圧ＶＧ１の電圧を一定に維持するためのものである。さらに、本実施形態では、Ｐチャネルトランジスタ７およびＮチャネルトランジスタ８を介してＰチャネルトランジスタ１のゲート電極から低電位側電源へ微小な電流が流れるため、Ｐチャネルトランジスタ１のゲート電圧ＶＧ１は安定的にＶＣＣに保たれる。本実施形態では、Ｐチャネルトランジスタ６のチャネル幅Ｗ３をＰチャネルトランジスタ７のチャネル幅Ｗ４よりも小さくしておくこと（すなわち、Ｗ３＜Ｗ４）が好ましい。つまり、図６に示す入力回路では、Ｗ１＜Ｗ２、かつＷ３＜Ｗ４としておくことが好ましい。なお、本実施形態では、外部入力信号ＥＸＩＮが０Ｖの時に、Ｐチャネルトランジスタ６を経由して高電位側電源から入力ノードへ電流が流れる（すなわち、入力リークが生じる）可能性がある。しかし、Ｐチャネルトランジスタ６のゲート電圧はＶＣＣ−Ｖｔｈｐに設定されているため、リーク電流程度の僅かな電流しか流れず、許容範囲に設定可能である。
【００３６】
このように本実施形態によれば、１．２Ｖの標準的なトランジスタのみにより３Ｖの振幅を持った外部入力信号ＥＸＩＮを受信することができることに加えて、外部入力信号ＥＸＩＮが３Ｖから０Ｖに立ち下がるときの入力回路の伝達遅延時間を上記第１実施形態よりも短くすることができる。
【００３７】
＜第３実施形態＞
図７はこの発明の第３実施形態であるＣＭＯＳＬＳＩの入力回路の構成を示す回路図である。本実施形態の入力回路は、上記第２実施形態を変形したものであり、Ｎチャネルトランジスタ４、５、および８を削除した点が上記第２実施形態の入力回路と異なる。Ｎチャネルトランジスタ８を削除したため、本実施形態の入力回路では、Ｐチャネルトランジスタ７のドレインは低電位側電源ノードに接続されている。また、図７に示すように、本実施形態では、Ｎチャネルトランジスタ３は、外部入力信号ＥＸＩＮの入力ノードとＰチャネルトランジスタ１およびＮチャネルトランジスタ２の各ゲートの共通接続点との間に介挿されている。つまり、本実施形態の入力回路では、Ｐチャネルトランジスタ１のゲートはＮチャネルトランジスタ３を介して上記入力ノードに接続され、Ｎチャネルトランジスタ３は第２実施形態のＮチャネルトランジスタ５の役割を兼ねている。このため、本実施形態では、Ｎチャネルトランジスタ５は省略されている。
【００３８】
本実施形態の入力回路におけるＮチャネルトランジスタ３、Ｐチャネルトランジスタ６および７の動作は第２実施形態におけるものと同様である。したがって、本実施形態においても、外部入力信号ＥＸＩＮが０Ｖから３Ｖに立ち上がる過程において外部入力信号ＥＸＩＮがＶＣＣを上回っても、Ｐチャネルトランジスタ１およびＮチャネルトランジスタ２の各々のゲートに印加される電圧ＶＧ１はＶＣＣに安定的にクランプされる。また、本実施形態では、Ｐチャネルトランジスタ１のゲートとＮチャネルトランジスタ２のゲートとが共通接続されているため、両トランジスタについてのリーク電流対策がＰチャネルトランジスタ６および７によって為される。このため、本実施形態ではＮチャネルトランジスタ４を省略することができるのである。なお、本実施形態においても、Ｐチャネルトランジスタ６のチャネル幅Ｗ３をＰチャネルトランジスタ７のチャネル幅Ｗ４よりも小さくしておくこと（すなわち、Ｗ３＜Ｗ４としておくこと）が好ましいことは第２実施形態と同様である。
【００３９】
このように本実施形態によれば、１．２Ｖの標準的なトランジスタのみにより３Ｖの振幅を持った外部入力信号ＥＸＩＮを受信することができること、および外部入力信号ＥＸＩＮが３Ｖから０Ｖに立ち下がるときの入力回路の伝達遅延時間を上記第１実施形態よりも短くすることができることは上記第２実施形態と同一であり、さらに第２実施形態に比較して素子数を削減できるのでレイアウト面積を第２実施形態よりも小さくすることが可能になる。
【００４０】
＜第４実施形態＞
図８は、この発明の第４実施形態であるＣＭＯＳＬＳＩの入力回路の構成を示す回路図である。本実施形態の入力回路は、上記第３実施形態を変形したものであり、Ｐチャネルトランジスタ７を削除した点と、Ｐチャネルトランジスタ６の形成されているＮｗｅｌｌに与える電圧を高電位側電源ノードの電圧ＶＣＣに限定した点が上記第３実施形態の入力回路と異なる。ここで、Ｐチャネルトランジスタ６の形成されているＮＷｅｌｌに与える電圧を高電位側電源ノードの電圧ＶＣＣに限定した点は特に重要である。何故ならば、第３実施形態と同様にＰチャネルトランジスタ７が設けられているのであれば、Ｐチャネルトランジスタの形成されたＮｗｅｌｌに外部入力信号ＥＸＩＮの上限電圧（３Ｖ）など高電位側電源ノードの電圧ＶＣＣよりも高い電圧を与え、当該ＮＷｅｌｌから接合リーク電流が流れてきたとしても、当該接合リーク電流をＰチャネルトランジスタ７を介して低電位側電源ノードに放電することができるが、Ｐチャネルトランジスタ７が設けられていない場合には当該接合リーク電流を放電するパスがないからである。
【００４１】
このように、本実施形態によれば、１．２Ｖの標準的なトランジスタのみにより３Ｖの振幅を持った外部入力信号ＥＸＩＮを受信することができること、および外部入力信号ＥＸＩＮが３Ｖから０Ｖに立ち下がるときの入力回路の伝達遅延時間を上記第１実施形態よりも短くできることは上記第２実施形態および第３実施形態と同一であり、さらに、第３実施形態よりも素子数を減らし、素子数を最小（インバータを構成するＰチャネルトランジスタ１およびＮチャネルトランジスタ２の他に、Ｎチャネルトランジスタ３とＰチャネルトランジスタ６の２素子）にすることができるので、レイアウト面積を第３実施形態よりも小さくすることが可能になる。
【００４２】
＜第５実施形態＞
図９は、この発明の第５実施形態であるＣＭＯＳＬＳＩの入力回路の構成を示す回路図である。本実施形態の入力回路は、上記第３実施形態を変形したものであり、Ｐチャネルトランジスタ６を削除した点と、Ｐチャネルトランジスタ９をＮチャネルトランジスタ３と並列に接続した点が上記第３実施形態の入力回路と異なる。Ｐチャネルトランジスタ９のＮＷｅｌｌには外部入力信号ＥＸＩＮの上限電圧（本実施形態では、３Ｖ）が与えられ、同ゲートには当該上限電圧から低電位側電源ノードの電圧ＶＳＳ側へ当該Ｐチャネルトランジスタ９の閾値電圧Ｖｔｈｐ分だけシフトした電圧が与えられる。つまり、Ｐチャネルトランジスタ９は、ドレイン−ソース間に微小な電流が流れるように設定されている。
【００４３】
図９に示す入力回路では、外部入力信号ＥＸＩＮが０Ｖから３Ｖへ立ち上がる過程において、外部入力信号ＥＸＩＮが１．２Ｖ−Ｖｔｈｎまで上昇するとＮチャネルトランジスタ３がオフになり、以降、Ｐチャネルトランジスタ１およびＮチャネルトランジスタ２の各々のゲートに印加される電圧ＶＧ１はＰチャネルトランジスタ７によってＶＣＣにクランプされる。このとき、Ｐチャネルトランジスタ１およびＮチャネルトランジスタ２の各々のゲートに印加される電圧ＶＧ１を安定的にＶＣＣに保持するためには、Ｐチャネルトランジスタ９のチャネル幅Ｗ５は、Ｐチャネルトランジスタ７のチャネル幅Ｗ４よりも小さいこと（すなわち、Ｗ５＜Ｗ４であること）が好ましい。
【００４４】
本実施形態によれば、Ｐチャネルトランジスタ１およびＮチャネルトランジスタ２のゲート電圧ＶＧ１が０Ｖから１．２Ｖに立ち上がる期間、すなわち、外部入力信号ＥＸＩＮが比較的低電圧の期間においては、Ｐチャネルトランジスタ９のドレイン−ソース間電流を比較的大きく設定することができ、高速化が可能である。なお、本実施形態では、外部入力信号ＥＸＩＮが３Ｖのときに、入力ノードからＰチャネルトランジスタ９を経由してリーク電流が流れるが、Ｐチャネルトランジスタ９のゲート電圧およびチャネル幅Ｗ５を最適化することで、そのリーク電流を許容範囲に設定することが可能である。
【００４５】
このように、本実施形態によれば、１．２Ｖの標準的なトランジスタのみにより３Ｖの振幅を持った外部入力信号ＥＸＩＮを受信することができること、および外部入力信号ＥＸＩＮが３Ｖから０Ｖに立ち下がるときの入力回路の伝達遅延時間を上記第１実施形態よりも短くできることは上記第２実施形態と同一であり、さらに、外部入力信号ＥＸＩＮが０Ｖから３Ｖへ立ち上がるときの入力回路の動作を高速化することが可能になる。
【００４６】
＜その他の実施形態＞
以上本発明の第１〜第５実施形態について説明したが、これら実施形態に以下の変形を加えても勿論良い。
【００４７】
（１）上記各実施形態では、第１の電源ノードを高電位側電源ノード、第２の電源ノードを低電位側電源ノードとし、第１の導電型のトランジスタをＰチャネルトランジスタ、第２の導電型のトランジスタをＮチャネルトランジスタとした。しかし、そのようにする代わりに、第１の電源ノードを低電位側電源ノード、第２の電源ノードを高電位側電源ノードとし、第１の導電型のトランジスタをＮチャネルトランジスタ、第２の導電型のトランジスタをＰチャネルトランジスタとしてもよい。この態様においても同様な効果が得られる。
【００４８】
（２）上記各実施形態では、高耐圧化のために片側高耐圧構造のトランジスタを用いたが、これに代えて、両側高耐圧構造のトランジスタを用いてもよい。
【符号の説明】
【００４９】
１，６，７，９…Ｐチャネルトランジスタ、２，３，４，５，８…Ｎチャネルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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