(57)【特許請求の範囲】
【請求項１】
直列に接続され、高電位の主電源電位と低電位の主電源電位の間に介挿された高電位側スイッチング素子と低電位側スイッチング素子のうち、高電位側スイッチング素子の駆動制御を行う半導体装置であって、
低電圧の電位系で動作するローサイド領域の入力信号を高電圧の電位系で動作するハイサイド領域の信号として信号レベルを上げて出力する１つのレベルシフト回路と、
ローサイド領域で動作し、１ビットを一組のＨ，Ｌの符号の組み合わせとしたとき、２ビット以上から成り、セット信号またはリセット信号を表すデータシンボルを生成し、前記レベルシフト回路の入力信号として出力するパルス変調回路と、
ハイサイド領域で動作し、前記レベルシフト回路から出力されたデータシンボルを復調し、レベルシフト済みのセット信号またはリセット信号を生成するパルス復調回路と、
前記パルス復調回路から出力されたレベルシフト済みのセット信号／リセット信号をもとに前記高電位側スイッチング素子の導通／非導通を制御する制御回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記パルス変調回路は、
クロック入力によって内部状態が順に遷移する状態マシンと、
前記データシンボルの立ち下がりタイミングを決定する第１のタイマー回路と、
制御入力信号の立ち上がりを検知して、前記状態マシンの状態遷移タイミングを決定する第２のタイマー回路と
を有し、
前記状態マシンは、前記第２のタイマー回路によって少なくとも第１の状態、第２の状態を順に遷移し、第１の状態のときはスタートビットを送出し、第２の状態のときは、セット信号またはリセット信号を表すデータビットを送出することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
さらに、ハイサイド領域の入力信号をローサイド領域の信号として信号レベルを下げて出力するレベルシフト回路を設け、双方向の信号伝達を実現可能なレベルシフト回路群を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジ電源等に用いられ、一次側の系（低電位系）の入力信号を一次側の動作電位とは異なる電位で動作する二次側の系（高電位系）に伝達するレベルシフト回路を有する半導体装置に関する。
【背景技術】
【０００２】
一般に、ハーフブリッジ電源等の回路は、図１５に示すように構成される。この回路は、高電位側スイッチング素子XD1と低電位側スイッチング素子XD2とを直列に接続した出力回路６０を備える。出力回路６０には、高電位側スイッチング素子XD1を駆動するためのハイサイド駆動信号Hdrvと低電位側スイッチング素子XD2を駆動するためのローサイド駆動信号Ldrvを発生する入力バッファ＆保護回路７０が接続される。さらに、この回路は、ローサイド駆動信号Ldrvをもとに、低電位側スイッチング素子XD2を駆動するための駆動信号LOを出力するローサイド駆動回路８０を備える。また、この回路は、入力バッファ＆保護回路７０から出力された低電位系のパルス信号であるハイサイド駆動信号Hdrvを高電位系に伝達して高電位側スイッチング素子XD1を駆動するハイサイド駆動回路９０を有している。
【０００３】
なお、本発明は、ハイサイド駆動回路に関するものであり、ローサイド駆動回路は従来技術を用いるため、以下ローサイド駆動回路の説明は省略する。
【０００４】
次に、図１６を用いてハイサイド駆動回路９０の構成を説明する。ハイサイド駆動回路９０は、パルス発生回路９１と、２つのレベルシフト回路９３，９４と、ラッチ誤動作保護回路９５と、ラッチ回路９６と、ハイサイドドライバ９７と、を備えている。
【０００５】
パルス発生回路９１は、入力バッファ＆保護回路７０から出力された低電位系のパルス信号であるハイサイド駆動信号Hdrvの立ち上がりエッジと立ち下がりエッジに同期した２つの微小パルス信号を出力する。ハイサイド駆動信号Hdrvの立ち上がりエッジに同期した微小パルス信号は、高電位側スイッチング素子XD1をオンするためのセット信号（SET）である。また、ハイサイド駆動信号Hdrvの立ち下がりエッジに同期した微小パルス信号は、高電位側スイッチング素子XD1をオフするためのリセット信号（RESET）である。
【０００６】
レベルシフト回路９３は、パルス発生回路９１から出力されたセット信号（SET）のレベルを高電位系にシフトして、高電位系のセット信号であるレベルシフト済みリセット信号（SETDRN）を出力する。レベルシフト回路９４は、パルス発生回路９１から出力されたリセット信号（RESET）のレベルを高電位系にシフトして、高電位系のリセット信号であるレベルシフト済みリセット信号（RESDRN）を出力する。
【０００７】
ラッチ回路９６は、レベルシフト済みセット信号（SETDRN）とレベルシフト済みリセット信号（RESDRN）をラッチし、ラッチされた信号を出力する。ハイサイドドライバ９７は、ラッチ回路９６によってラッチされた信号をもとに高電位側スイッチング素子XD1を駆動する駆動信号HOを出力する。ラッチ誤動作保護回路９５は、ラッチ回路９６の前段に設けられ、ラッチ回路９６の誤動作を防止する。
【０００８】
図１７は、従来のハイサイド駆動回路９０の動作タイムチャートである。制御入力信号Hdrvの立ち下がりでセット信号（SET）が出力され、Hdrvの立ち上がりでリセット信号（RESET）が出力されている。また、レベルシフト回路９３，９４の出力であるレベルシフト済みセット信号（SETDRN）、レベルシフト済みリセット信号（RESDRN）は、それぞれ負論理の信号として出力される。ラッチ誤動作保護回路９５，ラッチ回路９６，ハイサイドドライバ９７から構成される制御信号出力回路９２は、この信号をもとに、SETDRN信号が負（有効）のときは、駆動信号HOがオンになり、RESDRN信号が負（無効）のときは、駆動信号HOがオフになる。駆動信号HOがオンのときは、高電位側スイッチング素子XD1は導通状態となり、駆動信号HOがオフのときは、高電位側スイッチング素子XD1は非導通状態となる。
【０００９】
スイッチング素子XD1，XD2を駆動し、誘導性負荷L1に電力を供給すると、スイッチング素子の接続点P1の電位Vsが変動してdV/dtノイズを発生させる場合がある。
【００１０】
従来、スイッチング素子の動作による急峻な電圧変化（dV/dt）が発生したときのノイズであるdV/dtノイズによる誤動作を防止するための技術が提案されている。
例えば、特許文献１では、ラッチ回路の出力をレベルシフト回路側にフィードバックすることによって、貫通電流を発生させることなくdv/dtノイズによる誤動作を防止することができる技術が提案されている。
【００１１】
また、特許文献２では、２つのレベルシフト回路のそれぞれに連続パルス（反復パルス）を印加することによって、誤動作を防止する技術が提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１３９４２３号公報
【特許文献２】特許第３７７３８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の特許文献１や特許文献２の技術は、いずれもセット側とリセット側の２つのレベルシフト回路を用いており、スイッチング素子の動作による急峻な電圧変化（dV/dt）が発生したときに半導体装置内のセット側とリセット側のデバイス素子の特性ばらつき（例えば、寄生容量Cds1,Cds2）に起因する動作のずれが生じ、これが誤動作発生の原因となっていた。
【００１４】
本発明は、上述のかかる事情に鑑みてなされたものであり、セット側とリセット側のデバイス素子の特性ばらつきやdV/dtノイズなどの影響による誤動作を対策でき、かつコストダウンを図ることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明の半導体装置においては、直列に接続され、高電位の主電源電位と低電位の主電源電位の間に介挿された高電位側スイッチング素子と低電位側スイッチング素子のうち、高電位側スイッチング素子の駆動制御を行う半導体装置であって、低電圧の電位系で動作するローサイド領域の入力信号を高電圧の電位系で動作するハイサイド領域の信号として信号レベルを上げて出力する１つのレベルシフト回路と、ローサイド領域で動作し、１ビットを一組のＨ，Ｌの符号の組み合わせとしたとき、２ビット以上から成り、セット信号またはリセット信号を表すデータシンボルを生成し、前記レベルシフト回路の入力信号として出力するパルス変調回路と、ハイサイド領域で動作し、前記レベルシフト回路から出力されたデータシンボルを復調し、レベルシフト済みのセット信号またはリセット信号を生成するパルス復調回路と、前記パルス復調回路から出力されたレベルシフト済みのセット信号／リセット信号をもとに前記高電位側スイッチング素子の導通／非導通を制御する制御回路と、を備えたことを特徴とする。
【００１６】
本発明では、高電位側スイッチング素子を動作させるための、セット信号、リセット信号を、それぞれレベルシフト回路を介して高電位系に伝達するのではなく、データシンボルに変換して、一のレベルシフト回路によって、高電位系に伝達するので、半導体デバイスの特性ばらつきによる誤動作を防止することができる。また、１ビットを一組のＨ，Ｌの符号の組み合わせとすることで符号間干渉を少なくすることができ、１ビットをＨレベルまたはＬレベルのいずれかで表すＮＲＺ符号に比べて信号成分帯域が広くなる。このため、半導体装置の高速動作が可能になる。
【００１７】
また、本発明に係る半導体装置のパルス変調回路は、クロック入力によって内部状態が順に遷移する状態マシンと、前記データシンボルの立ち下がりタイミングを決定する第１のタイマー回路と、制御入力信号の立ち上がりを検知して、前記状態マシンの状態遷移タイミングを決定する第２のタイマー回路と、を有し、前記状態マシンは、前記第２のタイマー回路によって少なくとも第１の状態、第２の状態を順に遷移し、第１の状態のときはスタートビットを送出し、第２の状態のときは、セット信号またはリセット信号を表すデータビットを送出することを特徴とする。
【００１８】
本発明では、ローサイド領域で制御入力信号を状態マシンを使ってデータシンボルへ変換し、ハイサイド領域では状態マシンを用いてこのデータシンボルを復調するので、dV/dtノイズなどの影響で発生するデータ誤りによる誤動作を抑制することができる。
【００１９】
また、本発明に係る半導体装置は、さらに、ハイサイド領域の入力信号をローサイド領域の信号として信号レベルを下げて出力するレベルシフト回路を設け、双方向の信号伝達を実現可能なレベルシフト回路群を備えたことを特徴とする。これにより、ローサイド領域からハイサイド領域へ伝達した信号を、再びローサイド領域へ折り返して、照合チェックをするなどのエラー監視が可能になる。
【発明の効果】
【００２０】
以上説明したように、本発明の半導体装置は、１つのレベルシフト回路で変復調によって高電位側スイッチング素子を制御するためのセット信号，リセット信号を伝達するので、dV/dtノイズなどの影響を低減すると共に２組のレベルシフト回路でシステムを構成する際のデバイスの特性ばらつきに起因する誤動作を防止することができる。また、従来は高電位側スイッチング素子を駆動するのに２つのレベルシフト回路を用いていたが、本発明の半導体装置では、１つのレベルシフト回路で高電位側スイッチング素子を駆動することができるので、コストダウンを図ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態による半導体装置（ハイサイド駆動回路１０）のブロック構成図である。
【図２】図１のパルス変調回路１１のブロック構成図である。
【図３】図２の詳細ブロック構成図である。
【図４】図１のパルス変調回路１１の動作タイムチャートである。
【図５】図２の状態マシン（FSM）２３ｂの状態遷移図である。
【図６】図３の第２のタイマー回路２６の回路構成図である。
【図７】図３の第１のタイマー回路２５の回路構成図である。
【図８】図６，図７に示すタイマー回路２５，２６のタイムチャートである。
【図９】図２のパルス変調回路の回路シミュレーション結果を示す図である。
【図１０】図１のパルス復調回路１３のブロック構成図である。
【図１１】図１０のパルス復調回路１３の動作タイムチャートである。
【図１２】図１０のパルス復調回路１３の回路シミュレーション結果を示す図である。
【図１３】図１のハイサイド駆動回路１０の入出力信号（Hdrv，HO）および変調信号（SIG）のタイムチャート（図１３（ａ））、および、従来方式のハイサイド駆動回路９０のタイムチャート（図１３（ｂ））である。
【図１４】本発明の実施の形態によるパルス回数（３回）の場合のデータフォーマット（図１４（ａ）、および、最小パルス回数（２回）の場合のデータフォーマット（図１４（ｂ）である。
【図１５】従来のハーフブリッジ回路のブロック構成図である。
【図１６】図１５のハイサイド駆動回路９０のブロック構成図である。
【図１７】図１６に示す従来のハイサイド駆動回路９０の動作タイムチャートである。
【発明を実施するための形態】
【００２２】
次に、本発明の一実施例に係る半導体装置について、図面を参照しながら説明する。尚、以下に示す実施例は本発明の半導体装置における好適な具体例であり、技術的に好ましい種々の限定を付している場合もあるが、本発明の技術範囲は、特に本発明を限定する記載がない限り、これらの態様に限定されるものではない。また、以下に示す実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、かつ、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下に示す実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２３】
（半導体装置の構成）
図１に本発明の実施の形態による半導体装置の一実施例としてハイサイド駆動回路１０のブロック図を示す。図１６と同一要素には同一符号を付して説明を省略する。
【００２４】
図１において、ハイサイド駆動回路１０は、低電位系の入力信号（Hdrv）のオン／オフタイミングで１つの出力端子から所定のパルスの変調信号（SIG）を発生するパルス変調回路１１と、パルス信号を高電位系にシフトする１つのレベルシフト回路１２と、シフト済みのパルス信号（SIGDRN）を復調してセット信号，リセット信号を発生するパルス復調回路１３と、セット信号，リセット信号を保持するラッチ回路９６と、ラッチ回路９６の出力をもとに高電位側スイッチング素子の駆動信号（HO）を出力するハイサイドドライバ９７とで構成されている。
【００２５】
ハイサイドドライバ９７からの出力信号HOは、高電位側スイッチング素子XD1のゲート端子に入力され、高電位側スイッチング素子XD1をオン／オフする。
【００２６】
一方、低電位側スイッチング素子XD2は、従来のローサイド駆動回路８０のローサイドドライバ８１によって、オン／オフされる。直列に接続された高電位側スイッチング素子XD1と低電位側スイッチング素子XD2は、外部電源PSに接続され、両スイッチの接続点P1から負荷L1の一端に接続される。負荷L1の他端は外部電源PSのアース側に接続されている。
【００２７】
また、図１において、レベルシフト回路１２は、一端がNチャネル型MOSFET（HVN3）のドレインに接続された抵抗素子LSR3との直列回路で構成される。このレベルシフト回路１２は、抵抗素子LSR3の他端が二次側電位系の高電位側電源電位（Vb）に接続される。またMOSFET（HVN3）のソース端子は、一次側電位系および二次側電位系の低電位側電源電位（GND）に接続される。Nチャンネル型のMOSFET（HVN3）のゲート端子には、パルス変調回路１１から出力された変調信号（SIG）が入力され、抵抗素子LSR3とNチャンネル型のMOSFET（HVN3）の接続点P3からシフト済みのパルス信号（SIGDRN）が出力される。
【００２８】
上述したように、本実施例によるハイサイド駆動回路１０は、抵抗素子とNチャンネル型のMOSFETで構成されるレベルシフト回路１２を1つ使用し、レベルシフト回路１２の入力端子（MOSFETのゲート端子）にパルス変調回路１１を接続し、レベルシフト回路１２の出力端子（接続点P3）にパルス復調回路１３を接続していることが特徴である。
【００２９】
また、レベルシフト回路１２の出力端子（接続点P3）とハイサイド側の基準電位（Vs）間には、接続点P3をカソード側にしてダイオードD3が接続される。このダイオードD3は、Vb-Vs間の電位を一定にする役割を担う。
【００３０】
（パルス変調回路の構成）
図２にパルス変調回路１１のブロック構成図を示す。パルス変調回路１１は、変調開始のタイミングを検知する変化点検出回路２０と、状態遷移ロジック回路２３と、状態制御タイマー回路２４の主な３つの構成要素を有している。
【００３１】
変化点検出回路２０は、制御入力信号（Hdrv）を２入力排他的論理和（EX-OR）回路２２の一方の入力端子に接続し、制御入力信号（Hdrv）を遅延回路（DELAY）２１を介して、排他的論理和回路２２の他方の入力端子に接続している。排他的論理和回路２２の出力端子すなわち変化点検出回路２０の出力端子は、状態遷移ロジック回路２３の入力端子に接続され、状態遷移ロジック回路２３からパルス信号（SIG）が出力されている。この状態遷移ロジック回路２３は、状態制御タイマー回路２４によって動作する。
【００３２】
状態遷移ロジック回路２３は、図３に示すように入力クロック信号（CLK）によって状態が遷移する状態マシン（FSM）２３ｂと、状態マシン２３ｂの内部状態によってパルス信号を発生するパルス発生回路（SIGREG）２３ｃとを有している。なお、状態マシン２３ｂに使うクロック信号（CLK）は、変化点検出回路２０の出力信号である１ショットパルス信号（XCHG）と状態制御タイミングを決定する第２のタイマー回路２６の出力信号（UP2）との論理和条件により作られる。
【００３３】
（パルス変調回路の動作）
図４に上記の構成を有するパルス変調回路１１の動作タイムチャートを示す。
パルス変調回路１１は、変化点検出回路２０によって制御入力信号（Hdrv）の立ち上がりエッジを検出し、1ショットパルス信号（XCHG）を生成する。このパルス信号により、状態遷移ロジック回路２３の状態マシン２３ｂが初期状態であるアイドル状態（IDLE）から次の状態（ST1）に変化する。パルス変調回路１１はタイマー回路を２つ備えており、第１のタイマー回路２５は、パルス変調回路１１の出力信号（SIG）の立ち下がりタイミングを決定し、第２のタイマー回路２６は、状態マシン２３ｂの状態遷移タイミングを決定する。
【００３４】
本実施例では、状態マシン２３ｂの内部状態はアイドル状態（IDLE）を含め４つの状態があり、アイドル状態（IDLE）を除いた３つの状態（ST1／ST2／ST3）が変調するデータフォーマットのデータ数となる。本実施例のパルス変調回路１１では３つのデータを作り出す。
【００３５】
（状態マシンの状態遷移）
図５に状態マシン（FSM）２３ｂの状態遷移図を示す。基本的には入力されるクロック信号の立ち上がりでIDLE→ST1→ST2→ST3→IDLEと順に遷移する。夫々の状態ST1，ST2，ST3ごとに、STATE1, STATE2, STATE3の各出力信号がアクティブとなる。また、遷移状態の間は、タイマー回路２５，２６を動作させるための信号であるEN（イネーブル）信号がアクティブとなる。
【００３６】
（状態制御タイマー回路２４の構成）
本実施例のタイマー回路２４はＲＣ時定数を用いたタイマー回路を２つ利用している。第１のタイマー回路２５は、パルス変調回路１１で作られる変調パルス（データシンボル）の立ち下がりタイミングの生成に用いられる。第２のタイマー回路２６は、制御入力信号の立ち上がりを検知して、２３ｂ状態マシンの状態遷移タイミングの決定に用いられる。
【００３７】
図６に第２のタイマー回路２６の回路構成を示す。計時は抵抗２６ａとコンデンサ２６ｃで構成されるＲＣ回路で行われる。このタイマー回路２６は、状態マシン２３ｂの出力であるEN信号がＬレベルからＨベルへ変化することによりコンデンサ２６ｃの充電すなわち計時を開始する。所定の時間が経過して、バッファ２６ｅの入力電圧が閾値を超えるとバッファ２６ｅの出力がＬレベルからＨレベルに変化する。これによって、ＡＮＤ回路２６ｇから１ショットパルス信号が出力さる。すると、ＯＲ回路２６ｂを介してNチャネル型MOSFET２６ｄがオンし、コンデンサ２６ｃに充電されていた電荷を放電させる。第２のタイマー回路２６は、放電後、EN信号がＨレベルであれば、再計時と、規定時間での放電を繰り返す。第２のタイマー回路２６の制御期間中すなわちEN信号がＨレベルである間は、タイマー回路の計時が行われて状態マシン２３ｂの状態が遷移する。
【００３８】
ＲＣ時定数の値は、ロ一サイドからハイサイドに信号が確実に伝達される時間を考慮して設定している。また、ＲＣ時定数×状態遷移数＋α（その他の制御に必要な時間マージン）は、制御入力信号Hdrvの最小パルス幅（tPW）以下となるように設定されている。なお、EN信号のオン時間は、何パルスを生成するかによって予め決められる。
【００３９】
図７に第１のタイマー回路２５の回路構成を示す。計時は抵抗２５ｃ，２５ｄとコンデンサ２５ｆで構成されるＲＣ回路で行う。バッファ２５ｈの閾値に達すると、1ショットパルス信号が生成され、タイマーリセットが行われる。第１のタイマー回路２５はパルス変調回路１１の出力（SIG）の立ち下がりタイミングを決定するため、第２のタイマー回路２６とは異なる制御を行っている。第２のタイマー回路２６はEN信号に従い、同一周期で計時を行っていた。しかし、第１のタイマー回路２５は最初の計時のみ、ＲＣ時定数が以降の周期の１／２倍となるように制御される。そのため、第１のタイマー回路２５には、制御用のラッチ回路２５ａが設けられている。
【００４０】
第１のタイマー回路２５のＲＣ時定数回路の抵抗２５ｃ、２５ｄは、それぞれ第２のタイマー回路２６の抵抗２６ａの１／２の抵抗値となっている。また、第１のタイマー回路２５のＲＣ時定数回路のコンデンサ２５ｆの静電容量は、第２のタイマー回路２６のコンデンサ２６ｃの静電容量と同じである。
【００４１】
第１のタイマー回路２５への入力信号（EN）がＬレベルのとき、ラッチ回路２５ａはセットされ、ラッチ回路２５ａの出力RCCHGはＨレベルとなる。このラッチ出力はＲＣ時定数回路の２直列の一方の抵抗素子２５ｃがMOSFET２５ｂによりショートするように働く。このため、ＲＣ時定数回路の抵抗値は、抵抗２５ｄの抵抗値のみ（すなわち２直列の合計抵抗値の１／２）となる。一度、タイムアップすると、ラッチ回路２５ａの出力はリセットされ、ラッチ出力RCCHGはＬレベルとなる。すると、抵抗素子２５ｃに接続されたMOSFET２５ｂがオフ状態となる。このためＲＣ時定数回路の抵抗値は、出力RCCHGがＨレベルのときと比較して２倍の値にしている。これにより、以降のＲＣ時定数は第２のタイマー回路２６のＲＣ時定数と同じ状態で動作する。このため、タイマー計時時間の間隔は同じになる。
【００４２】
図８に本実施例のタイマー回路２５，２６のタイムチャートを示す。第２のタイマー回路２６のコンデンサ２６ｃの充電電圧波形（TIMER2）は状態マシンの遷移時間の計時を行うため、本実施例では状態数に合せて３回ののこぎり波形となっている。また、第１のタイマー回路２５の出力信号（UP1）は、第２のタイマー回路２６の出力信号（UP2）よりも１／２周期早いタイミングでパルスが発生している。
【００４３】
（パルス変調回路１１のタイミングチャート）
図９にパルス変調回路の回路シミュレーション結果を示す。制御入力信号HdrvがＬレベル→ＨレベルまたはＨレベル→Ｌレベルになると、パルス変調回路１１の出力信号SIGは3つの状態（ST1,ST2,ST3）を順に遷移して、夫々の状態ごとにパルスデータを出力する。本実施例の出力信号SIGのフォーマットはST1：スタートビット、ST2：データビット、ST3:完了ビットで構成されている。セット信号（SET）を示すデータビットはパルス無し、リセット信号（RESET）を示すデータビットはパルス有りで構成している。したがって、制御入力信号HdrvがＨレベルになったときは、出力信号SIGはパルス有り→無し→有りの構成を有するデータフォーマットとなる。また、制御入力信号HdrvがＬレベルになったときは、出力信号SIGはパルス有り→有り→有りの構成を有するデータフォーマットとなる。
【００４４】
（パルス復調回路のブロック構成）
図１０はパルス復調回路１３のブロック構成を示す。復調用変化点検出回路３０と復調用状態遷移ロジック回路３１は、それぞれパルス変調回路１１の変化点検出回路２０と状態遷移ロジック回路２３に対応している。また、復調用状態遷移ロジック回路３１の状態マシン（FSM）１３ｆと状態制御タイマー回路（TIMER）１３ｇは、それぞれ状態遷移ロジック回路２３の状態マシン（FSM）２３ｂ，状態制御タイマー回路２４と同じ機能である。
【００４５】
さらに、パルス復調回路１３では、データビット検出用ロジック回路３２を追加している。なお、復調用変化点検出回路３０は、アイドル状態（IDLE）のときのみに、負論理信号であるシフト済み出力信号（SIGDRN）の変化点を検出して、１ショットパルス信号（XCHG）を出力する。
【００４６】
データビット検出用ロジック回路３２において、ラッチ回路１３ｋは、状態ST2においてシフト済み出力信号（SIGDRN）が正のときにタイマー出力信号（UP1）によってセットされる。そして、ラッチ回路１３ｒは、ラッチ回路１３ｋがオンになった次のタイマー出力信号（UP1）の出力タイミングでオンになる。その後、ラッチ回路１３ｒはタイマー出力信号（UP2）の出力タイミングでオフになる。これにより、ラッチ回路１３ｒから１ショットのセット信号（Ｓ）が出力される。
【００４７】
また、ラッチ回路１３ｍは、状態ST2においてシフト済み出力信号（SIGDRN）が負のときにタイマー出力信号（UP1）によってセットされる。そして、ラッチ回路１３ｓは、ラッチ回路１３ｍがオンになった次のタイマー出力信号（UP1）の出力タイミングでオンになる。その後、ラッチ回路１３ｓは、タイマー出力信号（UP2）の出力タイミングでオフになる。これにより、ラッチ回路１３ｓから１ショットのリセット信号（Ｒ）が出力される。
【００４８】
（パルス復調回路の動作）
図１１にパルス復調回路１３の動作タイムチャートを示す。レベルシフト回路１２から出力されたシフト済み出力信号（SIGDRN）がパルス復調回路１３への入力信号になっている。このシフト済み出力信号（SIGDRN）は、パルス変調回路１１の出力信号（SIG）に対して論理が反転している。
【００４９】
パルス復調回路１３は、最初の状態（IDLE状態）において、シフト済み出力信号（SIGDRN）の立ち下がりを検出することにより、復調開始を識別する１ショットパルス信号（XCHG）を出力する。
【００５０】
パルス復調回路１３の状態マシン（FSM）１３ｆおよび状態制御タイマー回路１３ｇは、パルス変調回路１１の状態マシン（FSM）２３ｂおよび状態制御タイマー回路２４と同様の機能を有している。また、各状態制御タイマー回路１３ｇ，２４の時定数も同じである。
【００５１】
したがって、この１ショットパルス信号（XCHG）の発生により、状態マシン（FSM）１３ｆのEN信号が一定時間オンになる。そして、EN信号がオンの間、状態制御タイマー回路１３ｇの有する２つのタイマー回路（第１のタイマー回路および第２のタイマー回路）が動作する。これにより、１ショットパルス信号（XCHG）の発生時点から、変調時と同じ時間間隔で状態制御タイマー回路１３ｇの出力信号（UP1,UP2）がそれぞれ出力される。
【００５２】
ここで、状態制御タイマー回路１３ｇの出力信号（UP2）は状態マシン（FSM）１３ｆの状態遷移のためのパルス信号である。また、状態制御タイマー回路１３ｇの出力信号（UP1）はST2状態のときのデータビット（SIGDRN）をラッチするためのパルス信号である。
【００５３】
パルス復調回路１３の出力信号であるセット信号（S）とリセット信号（R）は、タイマー出力信号（UP1）によりラッチされたデータビット（SET_READY,RESET_READY）を次のタイマー出力信号（UP1）で取り込むことによって生成される。ラッチ出力（LTO）は、このセット信号（S）／リセット信号（R）のパルス信号をラッチ回路９６でラッチすることによって得られる。
【００５４】
以上の処理により復調処理が完了する。LTO信号はハイサイドドライバ９７を経て、高電位側スイッチング素子XD1のゲートに入力されるHO出力となる。
【００５５】
図１２にパルス復調回路１３の回路シミュレーション結果を示す。SIGDRN信号の３つのパルスをもとに、LTO信号が復調されている。
【００５６】
以上の説明の如く、本発明の実施の形態によるハイサイド駆動回路の特徴は、１つのレベルシフト回路のみを使用し、低電位側のパルス発生回路に代えてパルス変調回路を設け、高電位側のラッチ回路前段に復調機能を追加したことである。
【００５７】
図１の構成によるハイサイド駆動回路１０の入出力信号（Hdrv，HO）および変調信号（SIG）のタイムチャートを図１３（ａ）に示す。また、図１３（ｂ）には比較のために従来方式のタイムチャートを示す。
【００５８】
本発明では図１３（ａ）に示すように、制御入力信号Hdrvの最小パルス幅（tPW）が決まっており、その最小パルス幅（tPW）の時間内にローサイド側からハイサイド側に少なくとも２回以上のパルス信号の伝達が行うことが特徴となる。
【００５９】
本実施例によるパルス回数（３回）のパルス信号のデータフォーマット、最小パルス回数（２回）のパルス信号のデータフォーマットをそれぞれ図１４（ａ）（ｂ）に示す。変調側で生成するデータの最初のパルス信号はスタートビットを示し、必ずパルス信号を出力する。このパルス信号により、復調側でデータ信号の開始を認識する。２回目のデータはデータビットを表す。２値データの値により、パルスの有無を決める。この２値データはセット信号、リセット信号を表すのに利用し、例えばセット状態はパルス有り、リセット状態はパルス無しを表す。このように、本発明では、最小２パルスで変復調を行うことが可能であり、変復調に用いるデータフォーマットを１：スタートビット、２：データビットのみとし、状態遷移ロジック（FSM）の状態をIDLE状態を含めて３状態にすることで、変復調を行うことが可能となる。
【００６０】
一方、本発明が適用可能なパルス数の最小値は２である。また、本発明は、制御入力信号Hdrvの最小パルス幅（tPW）が予め決められていて、その最小パルス幅（tPW）の時間内にローサイド側からハイサイド側に少なくとも２回のパルス信号の伝達が行えることが前提条件となっている。本発明に係るハイサイド駆動回路（半導体装置）は、この前提条件の範囲内であれば複数回数のパルスを用いてデータの変復調を行うことができる。この場合、誤パルスを識別するために簡易的なパリティビットの追加や、誤パルスを訂正するための誤り訂正符号などを付加することも可能である。また、データビット長を増やすことで、誤り訂正や、セット信号／リセット信号以外の情報伝達が可能になる。例えば、図６，図７のＲＣ時定数を温度情報に基づいて微調整するという温度変動に対する遅延保証機能などを設けることも可能になる。
【００６１】
以上、本発明の実施の形態によれば、１つのレベルシフト回路で高電位側スイッチング素子を駆動することができるので、コストダウンを図ることができる。また、本発明の実施の形態では、１つのレベルシフト回路で変復調によって高電位側スイッチング素子を制御するためのセット信号，リセット信号を伝達するので、dV/dtノイズなどの影響を低減すると共に、２組のレベルシフト回路でシステムを構成する際のデバイスの特性ばらつきに起因する誤動作を防止することができる。
【００６２】
なお、本実施例ではローサイドからハイサイド側への信号伝達（レベルアップ）に関して説明したが、ハイサイドからローサイドヘの信号伝達（レベルダウン）に関しても変復調回路をハイサイドとローサイドで入れ替えることにより実現することができる。
【００６３】
また、本発明の半導体装置は、レベルアップ回路群とレベルダウン回路群をそれぞれ設けることで、双方向の信号伝達を行うことが可能である。例えばレベルダウン回路群により、ハイサイドの出力（HO）で駆動する高電位側スイッチング素子XD1の過電流検出や、過熱検出結果をローサイドに伝えることができる。
【符号の説明】
【００６４】
１０・・・ハイサイド駆動回路（半導体装置）
１１・・・パルス変調回路
１２，９３，９４・・・レベルシフト回路
１３・・・パルス復調回路
２０・・・変化点検出回路
２２・・・排他的論理和回路
２３・・・状態遷移ロジック回路
２３ａ、２６ｂ・・・ＯＲ回路
２３ｂ・・・状態マシン
２３ｃ・・・パルス発生回路
２４・・・状態制御タイマー回路
２５，２６・・・タイマー回路
１３ｋ，１３ｍ，１３ｒ，１３ｓ，２５ａ，９６・・・ラッチ回路
２５ｂ，２６ｄ・・・MOSFET
２５ｃ，２５ｄ，２６ａ・・・抵抗
２５ｆ，２６ｃ・・・コンデンサ
２５ｈ，２６ｅ・・・バッファ
２５ｉ・・・遅延回路
２５ｊ，２６ｇ・・・ＡＮＤ回路
３０・・・復調用変化点検出回路
３１・・・復調用状態遷移ロジック回路
３２・・・データビット検出用ロジック回路
６０・・・出力回路
７０・・・入力バッファ＆保護回路
８０・・・ローサイド駆動回路
８１・・・ローサイドドライバ
９０・・・従来のハイサイド駆動回路
９１・・・パルス発生回路
９２・・・制御信号出力回路
９５・・・ラッチ誤動作保護回路
９７・・・ハイサイドドライバ
Ｄ１〜Ｄ３・・・ダイオード
LSR1〜LSR3・・・抵抗素子
PS・・・外部電源
XD1，XD2・・・スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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