(57)【特許請求の範囲】
【請求項１】
デジタル制御発振器であって：
デジタル制御信号（F）に応答して、一定期間にわたって平均化され、制御信号によって決定された分数値（F/M）を有する整数値のパターンを生成するためのモジュール（M）を備えたシグマデルタ変調器（SDM）と；
SDMに接続された第１の入力と、整数値（N）を受信するための第２の入力とを有する加算器と；
加算器の出力に接続された制御入力と、ソースクロックに接続されたクロック入力端子とを有するマルチモジュール分割器（MMD）であって、制御入力に存在する値に基づきクロック入力に存在するクロック信号の整数周波数分割を実行し、分割は、一定期間にわたって平均化された形式１／（N+F/M）をとる、MMDと；
を具備し、
前記Fは、バッファに格納された値であって、前記Fは、基準クロック信号と、MMDの出力から導出されるフィードバッククロック信号との間の差に関し、
前記基準クロック信号が無効である時、ソースクロック信号は、デジタル制御発振器に対する活性化した入力であり、
前記ソースクロックは代替周波数乗算器とマルチプレクサとを含む、ことを特徴とするデジタル制御発振器。
【請求項２】
差は、デジタル位相／周波数検出器（DPFD）によって生成されることを特徴とする請求項１に記載のデジタル制御発振器。
【請求項３】
基準クロック信号が活性化されている時、Fの値は、時間にわたって更新されることを特徴とする請求項１に記載のデジタル制御発振器。
【請求項４】
基準クロック信号が無効である時、Fの値は、バッファに格納された当時の最近の値、または所定期間にわたって格納された値の平均に維持されることを特徴とする請求項１に記載のデジタル制御発振器。
【請求項５】
クロックシステムであって：
基準クロックに対する第１の入力と、フィードバッククロックに対する第２の入力とを有するデジタル位相／周波数検出器（DPFD）であって、基準クロックとフィードバッククロックとの間の差を示す出力を生成するDPFDと；
時間にわたって差信号を格納するためにDPFDに接続されたバッファと；
デジタル制御発振器（DCO）であって、
バッファに接続された制御入力を有するシグマ−デルタ変調器（SDM）と、
SDMと整数制御語のソースとに接続された入力を有する加算器と、
ソースクロック信号に対するクロック入力、および加算器に接続された制御入力を有する第１の周波数分割器であって、DCOは、（N+F/M）によって分割されたソースクロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、F/Mは、SDMの出力によって決定される、第１の周波数分割器と、
を含むDCOと；
DPFDにフィードバッククロックを出力する、DCO出力クロック信号に接続された第２の周波数分割器と；
を具備し、
基準クロックが無効である時でも、ソースクロックは、DCOに対する活性化した入力であり、
前記ソースクロックは代替周波数乗算器とマルチプレクサとを含む、ことを特徴とするクロックシステム。
【請求項６】
DPFDからの出力を低域フィルタ処理するために、DPFDとバッファとの間に提供されたデジタルループフィルタをさらに具備することを特徴とする請求項５に記載のクロックシステム。
【請求項７】
前記第２の周波数分割器は、整数周波数分割器または分数周波数分割器であることを特徴とする請求項５に記載のクロックシステム。
【請求項８】
基準クロックが無効である時を識別するための信号検出器をさらに具備し、バッファは、信号検出器の制御下で、基準クロックが無効である時にDPFDからバッファを解放するスイッチを介してDPFDに接続されることを特徴とする請求項５に記載のクロックシステム。
【請求項９】
スイッチがDPFDからバッファを解放する時、バッファは、バッファに格納された当時の最近の値または一定期間にわたって格納された値の平均を維持することを特徴とする請求項８に記載のクロックシステム。
【請求項１０】
DCO出力クロックの周波数を乗算するためにDCOの出力に接続された位相ロックループをさらに具備することを特徴とする請求項５に記載のクロックシステム。
【請求項１１】
クロックシステムであって：
基準入力クロックに接続された第１の入力と、フィードバック信号に対する第２の入力とを有するデジタル位相／周波数検出器（DPFD）であって、第１および第２の入力間の位相／周波数の差を示す差信号を生成するDPFDと；
差信号をスケール化し、データ格納／平均要素（DSAE）に制御ビットとして、スケール化した差信号を格納するためにDPFDに接続されたコントローラと；
デジタル制御発振器（DCO）であって、
前記コントローラに接続された制御入力を有するシグマデルタ変調器（SDM）と、
SDMと整数制御語のソースとに接続された入力を有する加算器と、
クロック信号に対するクロック入力と加算器に接続された制御入力とを有し、DCOは、（N+F/M）によって分割された入力クロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、F/Mは、SDMの出力によって決定される、第１の周波数分割器と、を含むDCOと；を含む前方信号経路、および
DPFDにフィードバック信号を提供するための第２の周波数分割器を含む、DCO出力に接続されたフィードバック信号経路
を具備し、
前記基準入力クロックが喪失する時でも、DCOへのクロック入力は、第１の周波数分割器に供給し、
前記クロック入力は、代替周波数乗算器とマルチプレクサとを含むソースクロックから供給される、ことを特徴とするクロックシステム。
【請求項１２】
前方信号経路は、基準入力クロックとDPFDの第１の入力端子との間に提供された第１の時間−デジタル変換器（TDC）をさらに含み；
フィードバック信号経路は、周波数分割器とDPFDの第２の入力端子との間に提供された第２のTDCをさらに含む；
請求項１１に記載のクロックシステム。
【請求項１３】
第２の周波数分割器は、整数または分数周波数分割器であり、
前方信号経路は、基準入力クロックとDPFDの第１の入力端子との間に提供された分数周波数分割器をさらに含み、
フィードバック信号経路は、第２の周波数分割器とDPFDの第２の入力端子との間に提供された分数周波数分割器をさらに含むことを特徴とする請求項１２に記載のクロックシステム。
【請求項１４】
前方信号経路は、DPFDの出力端子とコントローラとの間に提供されたデジタルループフィルタをさらに具備することを特徴とする請求項１１に記載のクロックシステム。
【請求項１５】
DCO出力クロックの周波数を乗算してノイズフィルタ処理するために、DCOの出力に接続された位相ロックループをさらに具備することを特徴とする請求項１１に記載のクロックシステム。
【請求項１６】
DCOへのクロック入力は、第１の周波数分割器に供給される前に周波数乗算されることを特徴とする請求項１１に記載のクロックシステム。
【請求項１７】
基準入力クロックが無効である時を識別するための信号検出器をさらに具備し、
コントローラは、信号検出器の制御下で、基準入力クロックが無効である時にDPFDからコントローラを解放するスイッチを介してDPFDに接続されることを特徴とする請求項１１に記載のクロックシステム。
【請求項１８】
スイッチがDPFDからコントローラを解放する時、DSAEは、DSAEに格納された当時の最近の制御ビット、または一定期間にわたって格納された値の平均を維持することを特徴とする請求項１７に記載のクロックシステム。
【請求項１９】
クロック生成方法であって：
出力クロック信号を生成するために時変制御信号に応答して第１のクロック信号を周波数分割する過程であって、制御信号は、時間にわたる、平均N+F/Mによって示される値である整数値をとり、Nは、整数値であり、F/Mは、分数値である、過程と；
基準クロック信号に対して出力クロック信号の表示を時間にわたって比較することによって、時変制御信号を生成する過程と；
時間にわたる比較の結果を格納する過程であって、格納された結果がFの値を決定する、過程と；
格納された結果をシグマデルタ変調器へ出力する過程であって、シグマデルタ変調器が、時間にわたる、平均F/M分数値である整数出力を生成する、過程と；
を具備し、
前記基準クロック信号が非活性化されている間、第１のクロック信号は、第１のクロック信号を周波数分割する前記過程における活性化した入力であり、
前記第１のクロック信号は、代替周波数乗算器とマルチプレクサとを含むソースクロックから供給される、ことを特徴とする方法。
【請求項２０】
基準クロック信号が非活性化されている間、
制御信号は、当時の最近の値または一定期間にわたって格納された値の平均値で維持され、
周波数分割は、維持された制御信号値を使用して実行される
ホールドオーバモードに関与する過程をさらに具備することを特徴とする請求項１９に記載の方法。
【請求項２１】
基準クロックが非活性化の後に活性化される時、
時変制御信号の通常動作が再開される
ホールドオーバモードから離れる過程をさらに具備することを特徴とする請求項２０に記載の方法。
【請求項２２】
クロックシステムであって：
基準クロックに対する第１の入力と、フィードバッククロックに対する第２の入力とを有するデジタル位相／周波数検出器（DPFD）であって、基準クロックおよびフィードバッククロック間の差を示す出力を生成するDPFDと；
時間にわたって差信号を格納するためにDPFDに接続されたバッファと；
基準クロックが喪失する時、DPFDからバッファを解放するスイッチと；
バッファに接続された第１の入力と、ソースクロックに接続された第２の入力とを有するデジタル制御発振器（DCO）であって、出力クロック信号を生成するDCOと；
DPFDにフィードバッククロックを出力する、DCO出力に接続された周波数分割器と；
を具備し、
DCOは：
バッファからの累積値に応答して、時間にわたって平均化され、累積値によって決定された分数値（F/M）を有する整数値のパターンを生成するためのシグマデルタ変調器（SDM）と；
SDMに接続された第１の入力と、整数値（N）を受信するための第２の入力とを有する加算器と；
加算器の出力に接続された制御入力と、ソースクロックに接続されたクロック入力端子とを有するマルチモジュール分割器（MMD）であって、制御入力に存在する値に基づきクロック入力に存在するクロック信号の整数周波数分割を実行し、分割が一定期間にわたって平均化された形式１／（N+F/M）をとる、MMDと；
を具備し、
前記基準クロックが喪失する時でも、ソースクロックは、DCOに対する活性化した入力であり、
前記ソースクロックは代替周波数乗算器とマルチプレクサとを含む、ことを特徴とするクロックシステム。
【請求項２３】
ソースクロックは、クロックシステムとして共通の集積回路内に含まれることを特徴とする請求項２２に記載のクロックシステム。
【請求項２４】
クロックシステムは、共通の集積回路内に含まれることを特徴とする請求項２２に記載のクロックシステム。
【請求項２５】
周波数乗算およびノイズフィルタ処理のためにDCOのクロック出力に接続された周波数乗算PLLをさらに具備することを特徴とする請求項２２に記載のクロックシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、回路システムに対するクロックを生成するのに使用されうるデジタルクロックシステムに向けられる。特に、本発明は、デジタル位相ロックループ（DPLL）回路とデジタル制御発振器（DCO）ベースの分数分割器とを使用して高安定かつ高性能のクロックを生成しうるクロックシステムに向けられる。
【背景技術】
【０００２】
デジタル位相ロックループ（DPLL）回路は、システムクロックを生成するのに使用されうる。DPLLは、基準入力クロックに基づきシステムクロックを生成しうる。DPLLが動作中に基準入力クロックを喪失する時、DPLLは、ホールドオーバイベントで動作する。特定のシステムは、ホールドオーバイベントでも正確に実行するためにそのシステムクロックを必要とする。ホールドオーバの周波数精度は、最大分数周波数オフセットおよび一定時間にわたるドリフトに関して定義されうる。
【０００３】
本発明の譲受人であるAnalog  Devices  Inc.,は、DPLL内でデジタル制御発振器を実装するために、直接デジタルシンセサイザ（DDS）とデジタル−アナログ変換器（DAC）とを含む集積回路を製造する。デジタル制御語は、DDSを調整して、DACによってアナログサイン波に変換されるデジタルクロックを生成しうる。しかし、DDS+DACの実装は、DAC出力で高調波を除去するためのフィルタを必要とする。フィルタは、DPLLが製造される集積回路内で容易に製造することができず、故にクロックシステムのコストおよび複雑性を増加する外部要素として提供される。また、DDS+DACの設計は、矩形波がシステムクロックとして使用できるように、サイン波を矩形波に変換するための比較器を必要とする。これらの外部要素は、追加の空間を占めて、コストを増やす。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、ホールドオーバイベントの間に持続的かつ正確である一方、低い電力消費かつ低コストの、高安定かつ高性能のクロックシステムに対する必要性がある。
【図面の簡単な説明】
【０００５】
【図１】図１は、本発明の例示的な実施形態によるデジタル制御発振器（DCO）を示す。
【図２】図２は、本発明の例示的な実施形態によるクロックシステムを示す。
【図３】図３は、本発明の例示的な実施形態によるもう１つのクロックシステムを示す。
【図４】図４は、本発明の例示的な実施形態による語調整プロセッサを示す。
【発明を実施するための形態】
【０００６】
本発明の実施形態は、モジュール（M）とともにシグマデルタ変調器（SDM）、加算器、およびマルチモジュール分割器（MMD）を含みうるデジタル制御発振器（DCO）を提供しうる。SDMは、一定期間にわたって平均化され、デジタル制御信号（F）によって決定された分数値（F/M）を有する整数値のパターンを生成するための制御信号に応答しうる。加算器は、SDMに接続された第１の入力と、整数値（N）を受信するための第２の入力とを有しうる。MMDは、加算器の出力に接続された制御入力と、安定したソースクロックに接続されたクロック入力とを有することができ、MMDは、制御入力に存在する値に基づき、入力端子に存在するクロック信号の整数周波数分割（integer  frequency  division）を実行し、分割は、一定期間にわたって平均化された形式１／（N＋F/M）をとる。
【０００７】
本発明の実施形態は、デジタル位相／周波数検出器（DPFD）と、バッファと、シグマデルタ変調器および加算器を含むデジタル制御発振器（DCO）と、第１の周波数分割器とを含みうるクロックシステムを提供しうる。DPFDは、基準入力クロックのための第１の入力と、フィードバック信号のための第２の入力とを有することができ、DPFDは、基準入力クロックおよびフィードバック信号間の差を示す出力を生成する。バッファは、時間にわたって差信号を格納するためにDPFDに接続されうる。シグマデルタ変調器（SDM）は、バッファに接続された制御入力を有しうる。加算器は、（SDM）と整数制御語のソースとに接続された入力を有しうる。第１の周波数分割器は、クロック信号のための入力と、加算器に接続された制御入力とを有することができ、DCOは、（N+F/M）によって分割された入力クロック信号の周波数を示す平均周波数を有する出力クロック信号を生成し、Nは、整数制御語によって決定され、F/Mは、SDMの出力によって決定される。システムクロックはまた、DPFDにフィードバック信号を出力する、DCO出力クロック信号に接続された第２の周波数分割器を含みうる。
【０００８】
図１は、本発明の例示的な実施形態に従う、デジタル制御発振器１００（DCO）を示す。DCO１００は、シグマデルタ変調器（SDM）１０２と、加算器１０４と、マルチモジュール分割器（MMD）１０６とを含みうる。SDM１０２は、加算器１０４へのデジタル制御出力を生成しうる。加算器１０４は、MMD１０６への整数制御語を生成するために、SDM１０２からの制御出力に対し、外部供給された整数値Nを追加しうる。制御語は、SDM出力によって決定されたさまざまな整数値の間で変化しうるが、一定期間にわたって、制御語は、N+F/Mの平均値を有することができ、Nは、外部供給された整数であり、F/Mは、SDM出力の平均値である。MMD１０６は、入力クロック信号Finを受信し、加算器１０４から出力された値に従い、周波数分割出力クロック信号FOUTを生成しうる。MMDの瞬間的な動作は、整数分割器の動作であるが、時間にわたって、出力クロックの周波数は、形式FOUT＝Fin/(N＋F/M)をとる。
【０００９】
図１に示す例示的な実施形態では、SDM１０２は、その動作を制御する３０ビットの制御語Fを受信しうる。SDMは、加算器に対し、例えば-1,0,1および2の値をとりうる３ビットの整数値を出力するように図示される。しかし、SDM１０２は、特定の３０−３ビット変換に限定されない。図示の通り、DCO１００によって生成されたFOUTクロックは、システム回路への駆動クロックとしてSDM１０２に入力されうる。
【００１０】
図２は、本発明の実施形態に従う、クロック生成器２００を示す。クロック生成器２００は、信号ループを形成するために、前方信号経路およびフィードバック信号経路を含みうる。前方信号経路に沿って、クロック生成器は、デジタル位相／周波数検出器（DPFD）２０２と、デジタルループフィルタ（DLF）２０４と、バッファ２０７と、デジタル制御発振器（DCO）２０８とを含みうる。フィードバック信号経路に沿って、クロックシステムは、周波数分割器２１６を含みうる。DCOは、シグマデルタ変調器（SDM）２１０と、加算器２１２と、マルチモジュール分割器（MMD）２１４とを含みうる。クロック生成器２００はまた、スイッチ２０６と、スイッチコントローラ２０３とを含みうる。
【００１１】
DPFD２０２は、基準入力クロックを受信する第１の入力端子と、フィードバック信号経路からフィードバック信号を受信する第２の入力端子とを備えた２つの入力端子を含みうる。DPFD２０２は、基準入力クロックとフィードバック信号とを比較して、DFPD２０２の２つの入力信号間における位相および／または周波数の差を示す差信号を計算しうる。DPFD２０２の出力端子に接続されたDLF２０４は通常、差信号を受信し、低域フィルタ処理を実行して、制御ビットを生成しうる。DLF２０４は、スイッチ２０６を介してバッファ２０７に接続されうる。バッファ２０７は、前方信号経路が切断される時でも、制御ビットを持続的に維持することができるデータ格納装置でもよい。バッファ２０７は、DLF２０４からのさまざまな出力を格納しうる。例えば、バッファ２０７は、現在の制御ビットまたは所定期間にわたる制御ビットの平均を格納しうる。
【００１２】
DCO208は、バッファに格納された制御ビットを受信するためにバッファに接続された制御入力端子と、安定したソースクロックFsysに接続されたクロック入力端子とを有しうる。DCO２０８内で、SDM２１０は、制御ビットを受信するために制御入力端子に接続され、デジタル語パターンがF/Mの目標平均値を有しうる供給された制御ビットに基づき、デジタル語パターンを生成しうる。加算器２１２は、時間平均制御ビットを受信するためにSDM２１０に接続され、時間平均制御ビットに定数を追加しうる。MMD２１４は、安定したソースクロックFsysに接続されたクロック入力を有し、制御語を受信するために加算器２１２に接続された制御入力を有しうる。MMD２１４は、制御語が示す数によってFsysを分割するクロック出力を生成しうる。
【００１３】
Fsysは、基準入力クロックが無効になる時、即ち基準入力クロックが喪失するか、または所定の有効な周波数範囲外の時のホールドオーバイベントの間、Fsysが未だ、維持されたクロックFsysをDCO２０８に供給しうるという意味では、安定したソースクロックでもよい。Fsysは、水晶発振器（XO）、温度補償XO（TCXO）、または恒温槽型XO（OCXO）等、高度に安定したソースクロックから供給されうる。特定の状況下では、Fsysは、高い周波数の安定したソースクロックを達成するために、内部周波数乗算器を使用して、高度に安定したソースクロックから合成されうる。そのように、DLF２０４のバッファからの制御ビットは、クロックシステムに対する出力クロックを生成するために、DCO２０８を調整（または周波数調整を提供）しうる。
【００１４】
フィードバック信号経路は、出力クロックとDPFD２０２の第２の入力端子との間に提供された周波数分割器２１６を含みうる。本発明の第１の実施形態では、周波数分割器２１６は、整数N１によって出力クロックの周波数を分割する整数周波数分割器（N1）でもよい。代わりに、周波数分割器２１６は、分数によって出力クロックの周波数を分割しうる分数周波数分割器でもよい。出力クロックは、基準入力クロックと比較するためにDPFD２０２へフィードバック信号経路を介して供給されうるので、基準入力クロックと出力クロックとの間の差は、通常の動作中にDCO２０８を制御するために使用されうる。
【００１５】
スイッチ２０６は、バッファの前の位置に、前方信号経路に沿って提供され、基準入力クロックの状態に基づきスイッチコントローラ２０３によって制御されうる。好ましい実施形態では、スイッチ２０６は、DLF２０４およびバッファ２０７間に接続されうる。しかし、スイッチ２０６は、この特定の位置に限定されず、同じ結果のために回路の他の部分に設置されうる。例えば、１つの実施形態では、スイッチ２０６は、DPFD２０２およびDLF２０４間に設置されうる。
【００１６】
故に、DPFD２０２の第１の入力端子に対する基準入力クロックが活性化されている時、スイッチコントローラ２０３は、通常の動作中にスイッチ２０６をはめ込むことができる。しかし、基準入力クロックが無効になっている時にホールドオーバイベントが生ずる場合、基準入力クロックの欠如により、スイッチコントローラがスイッチ２０６を解放し、それにより前方信号経路を切断しうる。しかし、バッファに格納された制御ビットは未だに、その値を維持し、DCO２０８に制御ビットを供給しうる。バッファに維持された制御ビットがDCO２０８に対して安定した制御ビットの供給を維持しうるので、持続的な出力クロックは、ホールドオーバイベントの間でも維持されうる。
【００１７】
図３は、本発明の実施形態によるもう１つのクロックシステムを示す。クロックシステム３００は、ループを形成するために前方信号経路およびフィードバック信号経路を含みうる。前方およびフィードバック信号経路によって形成されるループの出力は、持続的なデジタルクロック信号（Fdco）でもよい。また、クロックシステム３００は、Fdcoをフィルタ処理するためのアナログPLL（アナログPLL2）を含み、Fdcoに含まれたジッタを除去しうる。
【００１８】
クロックシステムの前方信号経路は、第１の整数周波数分割器３０２、時間−周波数変換器（TDC）３０４、およびデジタル位相／周波数検出器（DPFD）３０８を含みうる。前方信号経路はまた、デジタルループフィルタ（DLF）３０９、スイッチ３１０、語調整プロセッサ（tuning  word  processor）３１２、および図１に示すDCO３１３（参照番号が異なる）を含み、DCO３１３は、シグマデルタ変調器（SDM）３１４、加算器３１６、およびマルチモジュール分割器（MMD）３１８を含みうる。スイッチ３１０は、基準入力クロックが利用可能か否かに基づき、スイッチコントローラ３０３によって制御されうる。スイッチコントローラ３０３はまた、その動作を制御するために語調整プロセッサ３１２に制御信号を供給しうる。フィードバック信号経路は、第２の整数周波数分割器３２６および第２の時間−デジタル変換器（TDC）３２８を含みうる。クロックシステム３００はまた、水晶発振器（XO）３２０、代替周波数（alternative  frequency）乗算器（PCC３）３２２、およびマルチプレクサ３２４を共に含み、安定したソースクロックを提供しうる。クロックシステムはまた、最終的な出力クロックのフィルタ処理および周波数乗算のために、アナログPLL（PLL２）３３４および周波数乗算器３３６を含みうる。
【００１９】
上流から下流への前方信号経路に沿って、第１の整数周波数分割器３０２は、所定の整数値によって基準入力クロックの周波数を分割するために基準入力クロックに接続されうる。第１の整数周波数分割器３０２に接続される第１のTDC３０４は、基準入力クロックをデジタル基準入力クロックに変換しうる。DPFD３０８は、DPFD３０８で比較されるべき２つのデジタル信号を受信するための２つの入力端子を有しうる。DPFD３０８の第１の入力端子は、第１のTDC３０４に接続され、DPFD３０８の第２の入力端子は、フィードバック信号を受信するためにフィードバック信号経路に接続されうる。DPFD３０８は、デジタル基準入力クロックおよびフィードバック信号間の位相／周波数の差を示す差信号を出力端子で出力しうる。DPFD３０８の出力は、DCO３１３への制御ビットとして、調整語（tuning word）を生成するために、異なる信号の低域フィルタ処理を実行しうるDLF３０９に接続されうる。
【００２０】
前方信号経路はまた、DLF３０９の出力端子に接続されたスイッチ３１０を含みうる。スイッチ３１０は、基準入力クロックの状態に基づき、スイッチコントローラ３０３によって制御されうる。基準入力クロックがクロックシステム３００に利用可能な時、スイッチコントローラ３０３は、通常の動作中にスイッチ３１０をはめ込むことができる。しかし、基準入力クロックが無効になる時にホールドオーバイベントが生ずる場合、スイッチコントローラ３０３は、スイッチ３１０により語調整プロセッサ３１２からDLF３０９を解放させうる。語調整プロセッサ３１２は、DLF３０９の出力とは反対のスイッチ３１０に接続されうる。語調整プロセッサ３１２は、機能に応じて設定されうる制御装置でもよい。図４は、本発明の例示的な実施形態による語調整プロセッサの一例を示す。図４を参照すると、語調整プロセッサ３１２は、データ格納／平均要素（DSAE）３４０およびマルチプレクサ３４２を含みうる。一つの実施形態ではDSAE３４０は、DLF３０９からの出力を格納するメモリでもよく、および／または一定期間にわたってDLF出力の平均を計算する。語調整プロセッサのデータ入力は、スイッチ３１０に外部接続され、DSAE３４０の入力とマルチプレクサ３４２の第１の入力とに内部接続されうる。DSAE３４０の出力は、マルチプレクサ３４２の第２の入力に接続されうる。語調整プロセッサ３１２はまた、制御信号を受信するためのスイッチコントローラ３０３に外部接続され、マルチプレクサ３４２の制御ピンに内部接続されうる制御入力を有しうる。故に、通常の動作中に、スイッチコントローラ３０３は、スイッチ３１０をはめ込み、マルチプレクサ３４２の出力をその第１の入力に接続しうる。このように、DLFの出力は、DCOに直接供給され、同時に、DSAE３４０で格納および／または平均化されうる。しかし、ホールドオーバイベントが生ずる場合、スイッチコントローラ３０３は、スイッチ３１０を解放し、ほぼ同時に、マルチプレクサ３４２の出力をその第２の入力に接続しうる。このように、前方信号経路は、解放されたスイッチ３１０によって切断される。しかし、DCOは未だに、格納された、即ちマルチプレクサ３４２の第２の入力を介してDSAE３４０に格納された平均制御ビットを受信しうる。
【００２１】
語調整プロセッサ３１２はまた、フィルタ処理されたエラーに基づきDCO３１３の応答を調整（tailor）するために提供されうる。例えば、さまざまな非線形応答曲線は、所望の応答を与えるために語調整プロセッサ３１２のDSAE３４０に読み込まれうる。これに関連して、DSAE３４０は、DLF３０９からのフィルタ処理されたエラー信号によって索引を付けることができる、１つまたは複数の変換テーブルを格納しうる。また、語調整プロセッサ３１２は、DLF３０９からのフィルタ処理されたエラーから、応答を直接計算するためのアルゴリズムで設定されたプロセッサ（図示せず）を含みうる。
【００２２】
図１に関連して同様に示したDCO３１３は、語調整プロセッサ３１２に接続されうる。DCO３１３のSDM３１４は、制御ビットを受信し、制御ビットを変調し、変調された制御ビット（F/M）を生成し、その制御ビットは、加算器３１６で整数Nが追加され、MMD３１８に対する（F/M＋N）の制御ビットを生成しうる。DCO３１３のMMD３１８はまた、ホールドオーバイベントの間に遮断されない安定したソースクロックを受信しうる。安定したXO３２０は、PLL３  ３２２によって乗算された周波数でもよいクロック信号か、または代わりに、安定したソースクロックFinがMMD３１８に供給されうるマルチプレクサ３２４に直接供給されてもよいクロック信号を生成しうる。DCO３１３の出力Fdcoは（または、前方およびフィードバックループの出力は）、制御ビットによって制御されてもよく、即ち、Fdco＝Fin／（F／M+N）である。
【００２３】
フィードバック信号経路は、DCO３１３の出力端子とDPFD３０８の第２の入力端子との間に接続されうる。フィードバック信号経路に沿って、第２の整数周波数分割器３２６は、整数によってFdcoの周波数を分割するためにDCO３１３の出力に接続されうる。第２のTDC３２８は、デジタルフィードバッククロック信号にクロックFdcoを変換するために第２の整数周波数分割器に接続されうる。
【００２４】
本発明の１つの例示的な実施形態では、任意的な第１の分数周波数分割器３０６は、第１のTDC３０４およびDPFD３０８間に提供され、任意的な第２の分数周波数分割器３３０は、第２のTDC３３０およびDPFD３０８間に提供されうる。
【００２５】
通常の動作時、基準入力クロックは、クロックシステムの前方信号経路に供給されうる。DPFD３０８は、基準入力クロックおよびフィードバック信号間の周波数および／または位相差を比較し、デジタル差信号を生成し、そのデジタル差信号は、DLF３０９によって一連の調整語（TW1）に変換されうる。スイッチ３１０がはめ込まれると、DLF３０９の出力は、語調整プロセッサ３１２に直接供給されうる。語調整プロセッサ３１２は、TW1を正規化し、制御ビット（TW2）を生成しうる。語調整プロセッサ３１２の出力バッファは、差信号に基づき新たな制御ビット（TW2）で周期的に更新されうる。制御ビットは、Fdco＝Fin/(N+F/M)によってFdcoおよびFin間の周波数比を決定しうる。ここで、Fは、制御ビットTW２である。Fdcoは一方では、基準入力クロックとの比較のために、第２の整数周波数分割器３２６と、第２のTDCと、任意に第２のデジタル周波数分数分割器３３０とを介してDPFD３０８にフィードバック信号を供給しうる。Fdcoはまた、アナログPLL２および周波数乗算器３３４を介して、回路システム（図示せず）にシステムクロックを提供しうる。アナログPLL２  ３３４は、比較的高い周波数にDCO出力を高めるために、高周波電圧制御発振器（VCO）を含みうる。アナログPLL２  ３３４はまた、DCO出力にノイズフィルタ処理を提供しうる。
【００２６】
ホールドオーバイベントが生ずる場合、基準入力クロックが喪失することがある。喪失により、スイッチコントローラ３０３がスイッチ３１０を解放し、前方信号経路を切断しうる。しかし、語調整プロセッサ３１２のDSAE３４０は、その現在の制御ビット（または格納された制御ビットの平均）を維持し、安定した制御ビットをDCO３１３に提供し、それによりDCO出力Fdcoは未だに安定し、かつ正確のままでありうる。制御ビットがデジタルで格納されるので、それらの安定性が高く、温度変化に比較的敏感ではない。このように、クロックシステム３００は、ホールドオーバイベントの間でも、持続的で正確なFdcoを提供しうる。
【００２７】
上記実施形態は、さまざまな非整数変換係数で基準クロック信号の周波数変換を実行し、基準クロックが一時的に無効になるホールドオーバイベントの間でも動作可能なクロック生成システムを提供する。また、クロックシステムは、外部フィルタ等の外部要素が少ない共通の集積回路上に製造できる。故に、クロックが他の処理システム（図示せず）に集積される時、クロックシステムは、低い集積コストで正確なクロックを生成する。
【００２８】
当業者であれば、本発明がさまざまな形式で実装され、さまざまな実施形態が単独で、または組み合わせて実装されうることを、上記説明から理解しうる。故に、本発明の実施形態がその特定の例に関連して説明されたが、本発明の実施形態および／または方法の真の範囲は、他の修正が図面、明細書および以下の特許請求の範囲の考察に関して当業者に明らかとなるので、そのように限定されるべきではない。
【符号の説明】
【００２９】
１０２  シグマデルタ変調器
１０６  マルチモジュール分割器
【図１】
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【図３】
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【図４】
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【図２】
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