(57)【特許請求の範囲】
【請求項１】
バイポーラノンパンチスルー電力半導体デバイスを製造する方法であって、
前記バイポーラノンパンチスルー電力半導体デバイスは、
第１の主側部上の第１の電気接点と、
前記第１の主側部と反対側の第２の主側部上の第２の電気接点と、
異なる導電型の複数の層を有する少なくとも２層の構造と、
を具備しており、
前記方法は、少なくとも以下の製造するステップ、即ち、
第１の導電型のウェーハ（２）を与えるステップと、
前記ウェーハの内側領域（２２）をカバーしている第１のマスク（５７）を前記第１の主側部上に加え、前記内側領域（２２）を囲んでいる終端領域（２４）における前記第１の主側部に複数のイオンを加え、前記終端領域（２４）における前記複数のイオンを前記ウェーハの中に第２の層の深さまで拡散させることによって、弱くドープされた第２の層を前記第１の主側部上に生成するステップと、
前記第１のマスク（５７）を取り除くステップと、
前記第１の主側部に複数のイオンを加え、前記ウェーハ（２）の中であって、第２の層の深さよりも浅い、前記第１の主側部から４５μｍ以下の第１の層の深さの中に、前記複数のイオンを拡散させることによって、前記第２の層よりも高度にドープされた第１の層を生成するステップと、
前記第１と第２の電気接点を、前記ウェーハ（２）上であって、前記内側領域（２２）上に加えるステップと、
前記終端領域（２４）における前記第１の主側部からウェーハの材料を部分的に取り除くことによって、前記終端領域（２４）における前記第１の主側部上に、前記ウェーハの負のベベルを生成するステップと、
を含む、方法。
【請求項２】
前記内側領域（２２）をカバーする第２のマスク（６７）を、前記第２の主側部上に加え、前記内側領域（２２）を囲んでいる前記終端領域（２４）における前記第２の主側部に、複数のイオンを加え、前記終端領域（２４）における前記ウェーハ（２）の中に第４の層の深さまで前記複数のイオンを拡散させることによって、第４の層を前記第２の主側部上に生成し、
前記第２のマスク（６７）を取り除き、
前記第２の主側部に複数のイオンを加え、前記ウェーハ（２）の中であって、第４の層の深さよりも浅い第３の層の深さの中に、前記複数のイオンを拡散させることによって、第３の層を前記第２の主側部上に生成し、
前記終端領域（２４）における前記第２の主側部からウェーハの材料を部分的に取り除くことによって、前記終端領域（２４）における前記第２の主側部に、前記ウェーハの負のベベルを生成する、
ことを特徴とする、請求項１に記載の方法。
【請求項３】
前記第２の層、又は、前記第４の層のうちの少なくとも１つが、１４０μｍ未満の深さを有すること、
を特徴とする、請求項２に記載の方法。
【請求項４】
前記第２の層、又は、前記第４の層のうちの少なくとも１つが、５０μｍを超える深さを有すること、
を特徴とする、請求項２又は３に記載の方法。
【請求項５】
前記第１の層の深さが３０μｍ未満である、請求項１乃至４の何れか１項に記載の方法。
【請求項６】
前記終端領域（２４）において、前記ウェーハの厚さ（２３）は、負のベベルで減少し、前記負のベベルは、１つの角度を有する、請求項１乃至５の何れか１項に記載の方法。
【請求項７】
前記終端領域（２４）において、前記ウェーハの厚さ（２３）は、負のベベルで減少し、前記負のベベルは、５°未満である１つの角度を有する、請求項６に記載の方法。
【請求項８】
前記終端領域（２４）において、前記ウェーハの厚さ（２３）は、負のベベルで減少し、５°未満である、前記内側領域（２２）により近い第１の角度と、１５°未満である、前記ウェーハのエッジにより近い第２の角度とを有する、請求項１乃至５の何れか１項に記載の方法。
【請求項９】
前記第１の層の深さが、少なくとも前記第２の層の深さの４分の１である、請求項１乃至８の何れか１項に記載の方法。
【請求項１０】
前記第１の層の深さが、少なくとも前記第２の層の深さの１０分の１である、請求項９に記載の方法。
【請求項１１】
前記第１の層の深さは、少なくとも８μｍである、請求項１乃至１０の何れか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクスの分野、より具体的には、請求項１のプリアンブルに記載のバイポーラノンパンチスルー電力半導体デバイス（bipolar non-punch-through power semiconductor device）と、このような半導体デバイスを製造する方法とに関する。
【背景技術】
【０００２】
ＵＳ５，７１０，４４２号には、位相制御サイリスタ(phase control thyristor, PCT)１０が、ウェーハ２を用いて説明されている。このカソード側(cathode side)３１には、カソード接点(cathode contact)３が配置されている。カソード側３１と反対側の、ウェーハのアノード側(anode side)４１には、アノード接点(anode contact)４が形成されている。ウェーハ２内には、(ｎ−)ドープドリフト層（(n-) doped drift layer）２６が配置されている。このドリフト層２６上に、カソード側３１に面して、ｐドープベース層５を備えている。これはカソード接点３に接触している。(Ｎ＋)ドープカソード層（(n+) doped cathode layer））７と、(Ｐ＋)の短い領域（(p+) short region））８が、ベース層(base layer)５の中に埋め込まれている。これらもカソード電極３に接触している。ゲート接点９５は、カソード接点３の横に、ドリフト層２６によってカソード接点３から離されて配置されている。
【０００３】
アノード側４１には、ｐドープアノード層（p doped anode layer）６が配置されている。これはアノード電極４に接触している。カソード及びアノード側３１、４１は平面であるものとする。ベース層５及びアノード層６の外側は、それぞれカソード及びアノード側３１、４１に置かれており、接点３、４は、カソード及びアノード側３１、４１上に配置されている。
【０００４】
ウェーハ２は、カソード側３１とアノード側４１との間で測定されるウェーハの厚さ２３を有する、内側領域(inner region)２２と、内側領域２２を囲んでいる、終端領域(termination region)２４とを具備している。終端領域２４には、それぞれ、ベース層５とアノード層６よりも低いドーピング濃度を有する、ｐドープされた第１と第２のエッジ層５８、６８が配置されている。更に、エッジ層５８、６８は、ベース層５とアノード層６よりも浅い深さ５９、６９でそれぞれ終端している。
【０００５】
ベース層５は、ベース層の深さ５１まで配置されている。この深さは、カソード側３１に正射影（orthogonal projection）され、カソード側３１から測定される。ベース層５と第１のエッジ層５８は、カソード側３１に配置されており、ベース層の深さ５１と第１のエッジ層の深さ５９を有する。深さ５１、５９は、最大の深さの距離として測定される。層５、５８は、カソード側３１から深さ５１、５９まで延在している。アノード層の深さ６１と第２のエッジ層の深さ６９は、アノード側４１から測定される。その第２のエッジ層６８は、アノード側４１に配置されている。
【０００６】
エッジ層の厚さ５０、６０は、カソード(又はアノード)側３１、４１に正射影された層の最大の厚さとして測定される。エッジ層５８、６８はある厚さを有している。内側領域２２からの距離を増すのに従って、その厚さは減少し続ける。即ち、エッジ層は、負のベベル（negative bevel）５３を有している。そのために、終端領域２４におけるウェーハの表面は、カソード側３１又はアノード側４１の平面とそれぞれ負の角度を形成している。
【０００７】
デバイスの横方向のエッジ（lateral edge）に向かって緩やかに電界を減少するように、エッジ層５０、６０の厚さが減少する角度は小さく（約２°）、且つベース層の深さ５１は、第１のエッジ層の深さ５９よりも深くなるように選択されるので、デバイスの内側領域２２(アクティブエリア)において、高損失（high loss）が生じる。
【０００８】
ＵＳ７１８７，０５８号は、急峻な負のベベルを有する電力ダイオードについて記載している。ｐ＋ドープベース層は、デバイスのエッジに達している。弱くドープされた終端層はデバイスの裏面まで延在しており、その結果、終端層は、裏面においてｎ＋ドープ層に達している。
【０００９】
このようなデバイスは、「接合終端部の拡張部分（Junction Termination Extension (JTE)」を有する。逆バイアスをかけられたｐ−ｎ接合（reverse biased p-n junction）の空間電荷領域（space charge region）は、低ドープ終端層に沿って、裏面のｎ＋層に向かって、エッジにおいて空乏している（deplete）。これは、いわゆるチャネルストップ（Channel Stop）である。
【００１０】
垂直のデバイスと比較して、負のベベルは、終端層をより長くする。これは、より高い降伏電圧（breakdown voltage）を与える。終端層を反対側まで延在させる必要があるのは、ダイオードはｎドープ層を裏面に有するので、終端層のみをダイオードに加えることができることを意味し、これは、裏面に延在させるためにベベルが非常に急峻であることを意味する。
【００１１】
ＥＰ０，４８５，０５９号には、ベベルを有する終端構造を開示することなく、１４−７０μｍのｐ＋型アノード層を有する技術水準（state of the art）のダイオードについて記載されている。更に、ＵＳ２００７／１０８５５８号は、ベベルを有する終端構造のない、３μｍのアノード層を有する別の先行技術のダイオードについて記載している。
【００１２】
米国４，０７９，４０３号には、一方のみの負のベベルを有するサイリスタであって、先と同様に、一方のみの負のベベルがデバイスの他方の主側部まで延在している、即ち、デバイスが終端部の急峻なベベル角度を有している、サイリスタについて記載している。ベース層とアノード層は、デバイスの横方向のエッジまで延在している。これらの層は、第１の主側部から一定の深さで終端している(この第１の主側部は、内側領域におけるウェーハの前側表面（front sided surface）が延在している平面として与えられている)。
【発明の概要】
【００１３】
本発明の目的は、減少した損失（reduced loss）と、低いオン状態の電圧降下(low on-state voltage drop)ＶＴと、逆回復電荷(reverse recovery charge)Ｑｒｒとを有する、バイポーラノンパンチスルー電力半導体デバイスを提供することと、このようなデバイスのための製造する方法を提供することである。
【００１４】
この目的は、請求項１に記載のバイポーラノンパンチスルー電力半導体デバイスと、請求項１２に記載の製造する方法とによって達成される。
【００１５】
本発明のバイポーラノンパンチスルー電力半導体デバイスは、半導体のウェーハと、ウェーハの第１の主側部の上部に形成されている第１の電気接点と、第１の主側部と反対側の、ウェーハの第２の主側部の上部に形成されている第２の電気接点と、を具備している。
【００１６】
前記半導体のウェーハは、異なる導電型の複数の層、即ち、
第１の導電型のドリフト層と、
ドリフト層上の第１の主側部の方向で配置され、ドリフト層に直接に接続されている、第２の導電型の第１の層と、
を有する、少なくとも２層の構造を具備し、第１の層は、第１の層の厚さまで配置され、第１の層の厚さは、最大の深さとして測定され、この層は、第１の主側部に正射影され、第１の主側部から最大の深さまで延在している。
【００１７】
専門家に周知であるように、ノンパンチスルー電力ＰＣＴは、第１の導電型の高度にドープされた層（緩衝層と呼ばれる）を介在させることなく、第１の導電型のドリフト層がアノード層(第３の層)に接触しているデバイスである。ノンパンチスルーデバイスに対する阻止状態（clocking condition）における電界は、三角形（triangular）であり、ドリフト層内で止まる。空間電荷領域は、アノード層に達しない。
【００１８】
このような緩衝層を具備するデバイスは、パンチスルーデバイス（punch-through device）と呼ばれている。より高い阻止電圧では、ドリフト層と緩衝層との間の境界における電界は、ゼロに達しないであろう。高いドーピング濃度のために、これは、緩衝層における短い距離に沿って、急峻にゼロまで下がる。
【００１９】
ウェーハは、内側領域であって、第１と第２の主側部間で測定されるウェーハの厚さを有する内側領域と、終端領域であって、内側領域を囲んでおり、且つ少なくとも第１の主側部において、ウェーハの厚さが負のベベルで減少している終端領域と、を具備している。ウェーハの厚さは、第１の電気接点が載せられているウェーハの外側から減少している。即ち、ウェーハは、例示的に（exemplarily）少なくとも１つの角度を有する、負のベベルを有する。そのために、終端領域におけるウェーハの表面は、第１の主側部の平面と少なくとも１つの負の角度を形成している。
【００２０】
第２の導電型の第２の層は、終端領域において、第１の主側部上に第２の層の深さまで配置されている。第２の層は、第１の主側部から第２の層の深さまで延在しており、第２の層の深さは、第１の主側部に正射影され、第１の主側部からの最大距離として測定される。この第２の層の深さは、第１の層の深さよりも深く、一方で、第２の層のドーピング濃度は、第１の層のドーピング濃度よりも低い。
【００２１】
第１の層の深さは、せいぜい４５μｍ、例示的にせいぜい３０μｍである。例示的な実施形態では、第１の層の深さは、第２の層の深さの少なくとも４分の１、特に１０分の１、又は更に少なくとも１５分の１まであり得る。
【００２２】
このようなデバイスは、少なくとも１０００Ｖ、特に少なくとも１６００Ｖの阻止電圧に使用される。所定のドリフト層の厚さは、このような阻止電圧までのデバイスの動作を保証する。
【００２３】
好ましい実施形態では、第１の導電型のウェーハを与え、ウェーハの内側領域をカバーする第１のマスクを第１の主側部上に加えることによって、弱くドープされた第２の層を第１の主側部上に生成する。内側領域を囲んでいる終端領域における第１の主側部に、イオンを加える。イオンは、終端領域において、ウェーハの中へ、第２の層の深さまで拡散される。その後で、第１のマスクを取り除く。
【００２４】
次に、第１の主側部にイオンを加え、ウェーハの中であって、第１の主側部からせいぜい４５μｍ、特に３０μｍの第１の層の深さの中に、イオンを拡散させることによって、第２の層よりも高度にドープされた第１の層を生成する。従って、第１の層の深さは、第２の層の深さよりも浅い。次に、第１と第２の電気接点を、ウェーハ上であって、内側領域上に付ける。終端領域における第１の主側部からウェーハの材料を部分的に取り除くことによって、終端領域において第１の主側部上にウェーハの負のベベルを生成する。４層の構造を有するデバイス(例えば、サイリスタ)の場合に、例示的に第１の側部上の層と同時に、第２の主側部上に層を生成するために、同じ方法を適用することができる。即ち、終端領域において、第２の層は第４の層と共に生成され、第１の層は、ベース及びアノード層のような第３の層と共に生成される。
【００２５】
多くのマスクを必要としないので、このような製造方法は実行し易い。更に、第１(及び第３の層)は、終端領域の中に延在しているが、そのより高いドーピング濃度は電気的特性にほとんど影響しない。その理由は、（ベベルを付ける前の）平らなウェーハの表面において得ることができる最も高いドーピング濃度は、ベベルを付けるステップにおいて取り除かれ、その結果、横方向（内側領域から離れる方向、即ち第１の主側部に平行する方向）と、横方向に対して垂直の方向、即ち、第１の主側部から直角をなす方向とにおいて、終端領域におけるドーピング濃度は、内側領域におけるドーピング濃度と比較して、急激に下がるからでる。
【００２６】
先行技術のデバイスと比較して第１の層の減少された厚さは、減少されたオン状態の電圧降下ＶＴをもたらす。更に、逆回復電荷Ｑｒｒと、ターンオフ時間ｔｑと、最大サージ電流のような他のパラメータが改善される。この改善は、先行技術と比較して、第１の層を積極的に薄くすることによって達成される。より薄い第１の層によって、全体的なデバイスの厚さを減少することができ、一方で、軽くドープされたＰ型終端層と負のベベルとを有する変形接合終端部によって、逆方向と順方向の阻止能力が維持される。負のベベルを維持すると、接合終端部を通じて周囲にかなりの電流が流れるが、デバイスの表面にまだ近付いていないときに、降伏電圧までロバストに逆方向を阻止するという長所を有する。これは、例えば、逆Ｉ−Ｖ曲線の急激な変化の後に高電流で動作できる、ＨＶＤＣのためのサイリスタにおける高いアバランシェライティングテスト（avalanche lighting test）の能力に必要とされる。
【００２７】
例えば、第２の導電型の層(それぞれ、第２のエッジ層とアノード層、又は第１のエッジ層とベース層)が共通の深さを有するか、或いはエッジ層がより一層浅い深さを有する、既存のサイリスタと比較して、位相制御サイリスタ(ＰＣＴ)は、非常に高い電流まで、非常に低いオン状態の電圧降下ＶＴを有し、非常に高い順方向又は逆方向の阻止能力を同時に備えている。より低いＶＴは、例えば、ＨＶＤＣシステムのより高いエネルギ節約と販売価格とを示唆するが、更に、他の応用における他のパラメータに対して有益であり得る。
【００２８】
本発明に関して、ＰＣＴは、所定の電圧階級に対して、はるかにより薄い開始シリコンウェーハで処理され、従って、より低いＶＴとＱｒｒとをもたらすことができる。ＰＣＴは、対称的な（symmetrical）阻止、即ち、順方向と逆方向の阻止を備えたノンパンチスルーデバイスであるので、より薄いドリフト層をフィールドストップ（field-stop）(緩衝)層と共に加えることは適用できない。従って、所定の電圧階級に対して、ドリフト層の厚さを維持しなければならない。本発明に関して、デバイスは、内側領域におけるウェーハの両主側部上に、第２の導電型の積極的に薄くされた層、即ち、アノード層とベース層とを具備し得る。例えば、アノード層とＰ−ベース層の厚さを、先行技術のデバイスの厚さの約２５％に減少した場合に、ＶＲＲＭ＝８．５ｋＶを有するＰＣＴのウェーハの厚さを、約１０％減少させることができる。
【００２９】
順方向と逆方向との両者の阻止を、厚いアノード層とベース層とを有する先行技術のデバイスのレベルに維持するために、第２の導電型の局部的に深い終端層を終端領域で使用することができる。深い終端層は、１つ又は２つの負のベベルを有する接合終端部を有することができ、これは、原則として、ＨＶＤＣの応用に必要とされる高いアバランシェライティング能力を備えている。
【００３０】
関連のあるデバイスパラメータ(ＶＴと、Ｑｒｒと、ｔｑと、サージ電流の能力)を改善する一方で、本発明は、アバランシェライティング能力のような、ＨＶＤＣに関連のある他のパラメータを、先行技術のデバイスに関するレベルに保つ。
【００３１】
より薄い層の生産は、より短い拡散時間を必要とするので、本発明の更なる長所は、熱の予算（thermal budget）(生産コスト)を減少することである。ドーパントの付着をイオンビームの注入に替えることができるので、必要とされる高温のゲッタリング（gettering）(時間)はより少なく、これによって、熱の予算を更に節約する。
【００３２】
本発明の内容は、添付の図面に参照して以下のテキストでより詳しく説明される。
【図面の簡単な説明】
【００３３】
【図１】先行技術の位相制御サイリスタを示している。
【図２】本発明に従って位相制御サイリスタを示している。
【図３】本発明に従って別の位相制御サイリスタを示している。
【図４】本発明に従ってダイオードを示している。
【図５】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図６】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図７】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図８】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図９】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図１０】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図１１】本発明に従って半導体デバイスを製造する方法のステップを示している。
【図１２】本発明に従って半導体デバイスを製造する方法のステップを示している。
【発明を実施するための形態】
【００３４】
図で使用されている参照符号と、それらの意味は、参照符号のリストにまとめられている。全体的に、同様の又は同様に機能する部分は、同じ参照符号を与えられている。記載されている実施形態は、例として示されており、本発明を限定しないものとする。
【００３５】
図２には、本発明に従って、少なくとも１０００Ｖの阻止電圧を有する位相制御サイリスタ(ＰＣＴ)１の形態のバイポーラノンパンチスルー電力半導体デバイスが示されている。このデバイスは、異なる導電型の層を有する半導体のウェーハ２を具備している。このウェーハ２上には、ウェーハのカソード側３１にカソード接点３が形成され、カソード側３１と反対側のアノード側４１にアノード接点４が形成されている。ウェーハの中に、(ｎ−)ドープドリフト層２６が形成されている。ｐドープベース層５は、ドリフト層２６上にカソード側３１に向かって配置されている。これは、カソード接点３と接触している。ベース層５は、ドリフト層２６に直接に隣接するように配置されている。これは、ベース層５とドリフト層２６との間に、第２の導電型の他の中間層が配置されていないことを意味する。ベース層５とドリフト層２６は、相互に接続されている。即ち、ベース層５とドリフト層２６は、相互に接している。ウェーハ２において、ベース層５は、ベース層の深さ５１まで延在している。ベース層５は、カソード側３１からベース層の深さ５１まで延在しており、ベース層の深さ５１は、カソード側３１に正射影され、最大距離として測定される。例示的に、ベース層５は、一定のベース層の深さを有する連続層として形成されている。ベース層５は、終端領域２４の中に延在していてもよい。即ち、ベース層の深さ５１は、終端領域２４においても維持されている。
【００３６】
何れの場合においても、カソード側３１は、ベース層５の外側、即ち、ドリフト層２６と反対側にあるベース層５の側部が配置されている平面であるものとする。
【００３７】
ウェーハ２は、内側領域２２と、終端領域２４と、を具備しており、内側領域２２は、カソード側３１とアノード側４１との間における正射影で最大の厚さとして測定されるウェーハの厚さ２３を有し、終端領域２４は、内側領域２２を囲んでいて、且つ少なくとも一方の側部３１、４１においてウェーハ厚さ２３が減少している。第１と第２の電気接点３、４は、内側領域２２内において側面で終端している。
【００３８】
終端領域２４におけるカソード側３１には、第１のｐドープ終端層５４が配置されている。第１のｐドープ終端層５４は、第１の終端層の深さ５５まで配置されている。第１の終端層５４は、第１の終端層の深さ５５まで延在しており、第１の終端層の深さ５５は、カソード側３１に正射影され、カソード側３１からの最大距離として測定される。第１の終端層の深さ５５は、ベース層の深さ５１よりも深く、一方で、第１の終端層５４の最大ドーピング濃度は、ベース層５の最大ドーピング濃度よりも低い。ベース層５が終端領域２４の中に延在している場合に、第１の終端層５４は、ベース層５とドリフト層２６との間に配置されている。ベース層５の最大ドーピング濃度は、内側領域内におけるベース層の最大ドーピング濃度として測定され、一方で、第２の層の最大ドーピング濃度は、終端領域における第１の層のドーピング濃度と重ねられる、第２の層の最大ドーピング濃度として推定されるものとする。これは、第２の層の最大ドーピング濃度が、終端領域において、ウェーハの表面及びウェーハの表面の近くと、内側領域及び内側領域の近くとに存在することを意味する。ベベルはそこで始まり、従って、最少の材料が取り除かれる。これは、第１と第２の層を生成するためにイオンを拡散させた後に、最高ドーピング濃度が維持されることを意味する。
【００３９】
終端領域内において、第１の主側部により近いエリアに、第１の層は配置されるが、この層の中のより高いドーピング濃度の部分は、ベベルを付ける（又は、面取りする）ことによって取り除かれ（この部分は、後述の低ドープ部分のイオンと重ねられる。即ち、この部分は二重拡散層である。）、第２の部分は、低ドープ部分（第２の層）に対応する。第２の部分は第１の部分より下に配置されている。即ち、終端領域において、第２の層は、第１の層とドリフト層との間に配置されている。
【００４０】
ベース層の深さ５１は、せいぜい４５μｍであり、例示的に、せいぜい３０μｍ、せいぜい２５μｍ、又は更に２０μｍ未満である。デバイスの望ましい阻止電圧が保証されるように、最小のベース層の深さ(一般に、第１の層の深さ)が選択される。
【００４１】
本発明のデバイスがサイリスタである場合は、終端領域がドリフト層２６内で終端することが重要である。その理由は、さもなければ、アノードがベース層５に接続され、デバイスが、第２の導電型の半導体から作られた抵抗のように動作し、最早サイリスタとして動作しないからである。従って、より深い低ドープ終端層は、ドリフト層で必ず終わり、アノード層と結合できない。例示的に、第１の終端層５４は、ドリフト層の深さのうちのせいぜい２０％の深さまで延在する。
【００４２】
第１の層は第２の層と重なっていてもよく、その結果、第１の層は連続層として形成され、連続層は、終端領域の中に部分的に延在し、更にデバイスの側面のエッジまで延在する（側面は、第１の主側部に直角に交わる平面を意味する）。第１の層は一定の深さまで延在する。深さは、内側領域内において第１の主側部が配置されている平面から測定されるものとする。第２の層は、終端領域のエリアに制限されている。第２の層は、下に、従って、第１の層とドリフト層との間に配置されている。第２の層は、第２の層の打ち込まれたイオン（drive-in ion）のみが存在するが、第１の層からのイオンが存在しないエリアとして理解されるものとする。終端領域内の第１の層の部分では、第１と第２の層の重なり合う部分からのイオンは、両者のイオンの種類として、第１の側部からウェーハの中に拡散される。第２の層の最大ドーピング濃度は、終端領域において第１の主側部に存在する第２の導電型のドーピング濃度の最大値として理解されるものとする。これは、内側領域の中の同じ深さにおける第１の層のドーピング濃度を超えており、即ち、第２の層にイオンを拡散することによって追加されている。この最大値は、ウェーハの表面の近くであって、内側領域への境界の近くで得られる。第２の層は、第１の主側部から、第１の層のよりも深い深さであるが、ドリフト層よりも浅い深さまで延在している。終端領域における層の重なりは、図示されていない。しかしながら、ベース層５の境界をデバイスのエッジまで横方向に延在させ、従って、ベース層５を第１の終端層５４と重ねることによって、終端領域における層の重なりを加えることができる。
【００４３】
繰り返すが、より深い深さは、内側領域内において第１の主側部が配置されている平面からの、より深い深さを意味する。第２の層の最大ドーピング濃度は、(内側領域における)第１の層の最大ドーピング濃度よりも低い。これは、第１の層が、より高度にドープされているが、浅い層であり、一方で、第２の層が、より低くドープされているが、深い層であることを意味する。
【００４４】
例示的な実施形態において、ベース層の深さ５１は、第１の終端部の深さ５５の少なくとも４分の１、特に１０分の１、又は更に少なくとも１５分の１まである。
【００４５】
第１の終端層５４は、１４０μｍ未満の厚さ５６を有し得る。別の実施形態では、第１の終端層は、５０μｍを超える厚さ５６を有する。
【００４６】
ＰＣＴは、カソード側３１の上述の層に加えて、ｎドープカソード層７を有しており、ｎドープカソード層７は、ｐドープベース層５の中に埋め込まれて、その結果、カソード電極３は、ベース層５とカソード層７とに接触している。ベース層５とカソード層７は、ウェーハの外側において同じ平面で終端している。その代わりに、カソード層は、ベース層５の平面から突き出ていてもよい。
【００４７】
一般に、(ｐ＋)ドープ短い領域８は、ｐドープベース層５と同じ平面において、カソード層７の横に配置されている。ゲート接点９５は、カソード接点３の横であるが、ドリフト層２６によってカソード接点３から離されて、カソード側３１に配置されている。
【００４８】
ベース層５がカソード層／カソードの短い領域７、８をドリフト層２６から離すように、ベース層の深さ５１は、カソード層の深さ７１よりも深く、更に、カソードの短い領域が存在する場合は、カソードの短い領域の深さ８１よりも深い。例示的な実施形態において、これは、ベース層の深さ５１が少なくとも８μｍ、別の実施形態では少なくとも１０μｍであることによって保証される。更に、層の最小の深さは、製造工程中のウェーハの表面の粗さによって決まる。
【００４９】
ウェーハの厚さ２３は、カソード側３１の終端領域２４において連続的に減少する。これは、図２に示されている例示的な実施形態において、ウェーハ表面が、カソード側３１の平面から、多くも５°と１５°、別の例示的な実施形態では、３°と１５°、更に別の実施形態では１．５°と１５°の２つの一定の角度で低減することによって達成される。小さい方の角度は、内側領域２２により近い位置の角度であり、一方で、大きい方の角度は、ウェーハのエッジにより近い角度である。このような２つの低減する角度によって、２つの負のベベル（negative bevel）が形成される。
【００５０】
更に、ウェーハの表面が、カソード側３１の平面から、せいぜい５°、別の例示的な実施形態では３°、更に別の実施形態では１．５°の１つの角度で低減し、従って、均一な厚さの減少をもたらすように、終端領域２４においてウェーハの厚さを減少させることができる。
【００５１】
更に、３つ以上の角度を用いて厚さを減少させることも、又は厚さを非線形に減少させることも、当然に可能である。ウェーハの厚さ２３は、終端領域におけるその表面で、内側領域２２までの距離を増すのに従って、例示的には連続的に、増々減少する。
【００５２】
例示的には、終端層が、ウェーハの横方向の側部、即ち、カソード側３１又はアノード側４１に直角に交わる側部まで延在するように、終端層の厚さが選択される。
【００５３】
図２に示されているように、第１の終端層５４は、ベース層５に接続されている。更に、第１の終端層５４は、カソード接点３に直接に接続されていてもよく、又は、図２に示されているように、カソード電極３の横で終端していてもよい。
【００５４】
ＰＣＴは、ｐドープアノード層６をアノード側４１に更に具備している。ｐドープアノード層６は、アノード層の深さ６１まで配置されており、アノード層の深さ６１は、アノード側４１に正射影され、アノード側４１から測定される。このデバイスはノンパンチスルーデバイスであるので、ドリフト層２６はアノード層６に接触している。即ち、第１の導電型の高度にドープされた緩衝層を介在させていない。電界は、三角形としてドリフト層内で阻止状態で止められる。ｐにドープされた第２の終端層６４は、終端領域２４において、アノード側４１で第２の終端層の深さ６５まで配置され得る。第２の終端層の深さ６５は、アノード側４１に正射影され、アノード側４１から測定される。第１の終端層の深さ５５のように、第２の終端層の深さ６５は、アノード層の深さ６１よりも深い。
【００５５】
アノード層の深さ６１は、せいぜい４５μｍ、特に３０μｍであるベース層の深さ５１のように選択され得る。例示的な実施形態では少なくとも８μｍであり、別の実施形態では少なくとも１０μｍである。例示的な実施形態では、アノード層の深さ６１は、第２の終端層の深さ６５の少なくとも４分の１、特に１０分の１、又は更に少なくとも１５分の１まである。第２の終端層６４は、１４０μｍ未満の厚さ６６を有し得る。別の実施形態では、第２の終端層６４は、５０μｍを超える厚さ６６を有する。
【００５６】
図２に示されているように、第２の終端層６４は、アノード層６に接続されていてもよい。更に、第２の終端層６４は、アノード電極３に更に直接に接続されていてもよく、又はアノード電極３の横で終端していてもよい(図２)。
【００５７】
別の例示的な実施形態では、デバイスは、少なくとも２又は３個のガードリング（guard ring）、更に別の実施形態では、２０個又は更に２４個までのガードリングを具備する。高い降伏電圧を達成するように、ガードリングの幅と間隔を最適化することができる。例示的に、ＰＣＴは、上述のように、ｐドープアノード層６をアノード側４１に具備する。少なくとも１つのｐドープガードリング９が、終端領域２４においてアノード層６の横に配置されている。デバイスが複数のガードリング９を具備している場合に、複数のガードリング９は、ドリフト層２６によって相互に離されている（図３）。従って、ガードリング９は互いに閉じている。このようなデバイスの場合に、負のベベル５３は、ウェーハの中で、終端領域２４において、アノード側４１に存在しないが、デバイスの厚さ２３は、アノード側４１において一定に保たれている。更に、この実施形態の場合に、アノード層の深さ６１は、せいぜい３０μｍであるように選択され得る。ドーパントを付着させるステップとマスクの数とを制限するために、ガードリング９は、アノード層６と同じドーピング濃度を有し得る。その代わりに、ガードリング９は、アノード層６のドーピング濃度及び／又は深さと異なるドーピング濃度及び／又は深さを有していてもよい。
【００５８】
カソード側３１に上述で開示したガードリング９を有し、アノード側４１に負のベベルとより深い第２の終端層６４を有する３０μｍ未満の薄いアノード層６を有することも可能である。
【００５９】
別の実施形態では、本発明のＰＣＴデバイスは、カソード側又はアノード側（第１の主側部）のみにおいて、せいぜい３０μｍのベース又はアノード層５、６(第１の層)と、同じ側におけるより深い第１又は第２の終端層５４、６４(第２の層)とを具備する。他方の側部は、先行技術によるデバイスによって知られている任意の構造によって終端され得る。
【００６０】
図４には、本発明のダイオード１´が示されている。ダイオード１´は、既に開示したようなアノード側４１にベース層５を具備している。ベース層５は、第１の終端層５４及びダイオードのためのアノード層として機能する。本発明のＰＣＴの場合に、これらの層の深さとドーピング濃度が選択される。ｐドープ層は、カソード側３１に配置されていない。ドリフト層２６と比較して高いドナー濃度を有するカソード層７を通じて、ドリフト層２６はカソード電極３と接触する。例示的に、カソード層７は、連続層として全ウェーハエリアにわたってカソード側３１に延在している。
【００６１】
本発明は、ＧＣＴ及び逆阻止ＧＣＴのような、複数の他の半導体のタイプにも応用できる。
【００６２】
当然に、全ての層の導電型を逆にすることができる。即ち、この場合に、ドリフト層２６のような第１の導電型の層は、ｐ型であり、ベース層５のような第２の導電型の層は、ｎ型である。
【００６３】
本発明のＰＣＴは、カソード側３１のカソード接点３と、カソード側３１と反対側のアノード側４１のアノード接点４と、異なる導電型の層を有する少なくとも２層の構造とを具備している。本発明のＰＣＴは、少なくとも以下の製造するステップを含む方法によって製造することができる。
【００６４】
カソード側３１と、カソード側３１と反対側のアノード側４１と共に、（ｎ−）ドープウェーハ２を与える（図５）。第１のマスク５７をカソード側３１に加えることによって、第１の終端層５４をカソード側３１に生成する。第１のマスク５７は、ウェーハの内側領域２２をカバーする。例えば、イオン注入又は付着によって、終端領域２４におけるカソード側３１にイオンを加える。終端領域２４は、内側領域２２を囲んでいる（図６）。イオンが終端領域２４においてウェーハ２の中に拡散された後で、第１の終端層５４を生成し(図７)、第１のマスク５７を取り除く。
【００６５】
同じやり方で、第２のマスク６７をアノード側４１に加えることによって、第２の終端層６４がアノード側４１に生成され得る。第２の終端層６４は、内側領域２２をカバーしている。次に、内側領域２２を囲んでいる終端領域２４のアノード側４１に、イオンを、例えば注入又は付着によって加える。終端領域２４においてウェーハ２の中にイオンが拡散され、従って、第２の終端層６４が生成される(図７)。その後で、第２のマスク６７を取り除く。
【００６６】
図に示されているように、第１と第２の終端層５４、６４を順次に生成してもよく、これらを同時に生成してもよい。別々の注入ステップであるが共通の拡散であるような他の製造するステップを適用することも、第１と第２の終端層の生成順を逆にすることも、当然に可能である。
【００６７】
次に、例えば、マスクなしに（図８）イオン注入又は付着によって、カソード側３１にイオンを加え、次に、ウェーハ２の中であって、カソード側３１からせいぜい４５μｍ、例示的にせいぜい３０μｍの深さ５１の中に、イオンを拡散させることによって、ベース層５を生成する。この深さは、第１の終端層の深さ５５（図９）よりも浅い。第１の終端層５４は、１４０μｍ未満の厚さ５６を有し得る。別の実施形態では、第１の終端層５４は、５０μｍを超える深さ５６を有する。
【００６８】
アノード側にイオンを加え、ウェーハ２の中であって、アノード層の深さ６１の中に、イオンを拡散させることによって、アノード層６を第２の主側部４１に生成する。アノード層の深さ６１は、第２の終端層の深さ６５よりも浅い。更に、ベース及びアノード層５、６を順次に生成してもよく、又は、例えば、第１の側部に、その後で他方の側部に、イオンを注入し、次に、イオンをウェーハ２の中に１ステップで拡散させることによって、ベース及びアノード層５、６を完全に又は部分的に同時に生成してもよい。
【００６９】
ｎ＋−ドープカソード層７のような他の層と、ｐ−ドープカソードの短い領域と、ゲート接点９５は、ここで、又は専門家によって周知の任意の方法による任意の他の適切な製造するステップにおいて、カソード側３１に生成され得る。
【００７０】
次に、カソード及びアノード接点３、４を、内側領域２２においてウェーハ２上に生成する（図１０）。その後で、（それぞれ）カソード側３１（又は、アノード側４１）から低減する少なくとも１つの角度を有する負のベベル５３が形成されるように、例えば、エッチング、グラインディング、又はラッピングによって、終端領域２４においてウェーハの一部分をカソード側３１から取り除く。別の例示的な実施形態では、終端領域２４においてウェーハの厚さを減少させるために、ウェーハの材料を連続的に取り除き、その結果、せいぜい５°、別の例示的な実施形態では３°、更に別の実施形態では１．５°の１つの一定の角度で、カソード層３１の平面からウェーハ表面が低減して、均一に厚さを減少させる（図１１）。
【００７１】
別の実施形態では、ウェーハの材料を連続的に取り除いて、終端領域２４においてウェーハの厚さ２３を減少させ、その結果、せいぜい５°と１５°、別の例示的な実施形態では３°と１５°、更に別の実施形態では１．５°と１５°の２つの一定の角度で、（それぞれ）カソード側３１（又は、アノード側４１）の平面から、ウェーハの側部が低減する。このような低減する角度によって、２つの負のベベルが形成される。
【００７２】
例示的に、１つの負のベベルに対する１つの角度は、(例えば、６．５ｋＶまでの)より低い降伏電圧を有するデバイスに対して使用され、例示的に、２つの負のベベルに対する２つの角度は、(例えば、６．５ｋＶを超える)より高い降伏電圧を有するデバイスに対して使用される。非線形のベベルも当然に製造できる。
【００７３】
更に、本発明のＰＣＴデバイスは、一方の側部、即ち、カソード側又はアノード側（第１の主側部）のみにおけるせいぜい４５μｍ、例示的に３０μｍのベース層５又はアノード層６（第１の層）と、同じ側部における負のベベルを有するより深い第１又は第２の終端層５４、６４（第２の層）とを具備していてもよい。これは、上述の製造するステップが、一方の側部のみにおいて行われることを意味する。他方の側部は、専門家によって知られている任意の方法と（ガードリング９のような）任意の構造とによって製造され得る。
【００７４】
本出願において他に定められていないならば、サイリスタ、例示的にＰＣＴ又はＧＣＴ、の４層の構造を有するデバイスの場合に、設計又は製造する方法を考慮して第１と第２の層に関して述べた全ての特性を、第３と第４の層に更に適用してもよい。
【００７５】
更に、本発明は、ゲート転流型トランジスタ（gate commutated thyristor, GCT）のような４層の構造を有する任意の種類のサイリスタに適用され得る。
【００７６】
ダイオードは、ＰＣＴと同様のやり方で製造されるが、ｐドープベース層５（ダイオードのアノード層）がアノード側４１のみに生成されるのに対して、ｐドープ層はダイオードのカソード側３１に生成されない。その代わりに、カソード側３１に良く接触するために、高度にｎドープされたカソード層７が生成される。
以下に、本出願時の特許請求の範囲に記載された発明を付記する。
［付記１］
半導体のウェーハ（２）と、
前記ウェーハの第１の主側部上に形成されている第１の電気接点と、
前記第１の電気接点と反対側の、前記ウェーハの第２の主側部上に形成されている第２の電気接点と、
を具備する、バイポーラノンパンチスルー電力半導体デバイスであって、
前記半導体のウェーハ（２）は、異なる導電型の複数の層を有する少なくとも２層の構造を具備し、
前記少なくとも２層の構造は、
第１の導電型のドリフト層（２６）と、
前記ドリフト層（２６）の前記第１の主側部の方向で直接に接続され、且つ前記第１の電気接点に接触している、第２の導電型の第１の層と、
を具備し、
前記ウェーハ（２）は、
内側領域（２２）であって、前記第１と第２の主側部間で測定される一定のウェーハの厚さ（２３）を有している、前記内側領域（２２）と、
終端領域（２４）であって、前記内側領域（２２）を囲んでおり、且つ少なくとも第１の主側部において、ウェーハの厚さ（２３）が負のベベルで減少している、前記終端領域（２４）と、
を具備し、
前記第１の層は、第１の層の深さまで延在し、
前記第１の層の深さは、前記内側領域（２２）内において前記第１の主側部が配置されている平面から測定され、
前記ドリフト層は、ドリフト層の深さまで延在し、
前記内側領域（２２）内において、前記ドリフト層の深さは、前記内側領域（２２）内において前記第１の主側部が配置されている平面から測定され、
前記第２の導電型の第２の層は、前記第２の終端領域（２４）において、第１の主側部上に配置され、
前記第２の層は、第２の層の深さまで配置され、
前記第２の層の深さは、前記内側領域（２２）内において前記第１の主側部が配置されている平面から測定され、
前記第２の層の深さは、前記第１の層の深さよりも深く、且つ前記ドリフト層の深さよりも浅く、
前記第２の層の最大ドーピング濃度は、前記第１の層の最大ドーピング濃度よりも低く、
前記第１の層の深さは、せいぜい４５μｍ、特にせいぜい３０μｍである、
ことを特徴とする、バイポーラノンパンチスルー電力半導体デバイス。
［付記２］  前記バイポーラノンパンチスルー電力半導体デバイスは、
前記第１の主側部上における前記第１の導電型のカソード層（７）であって、前記第１の電気接点が前記第１の層と前記カソード層（７）とに接触するように配置されている、前記カソード層（７）と、
前記第２の主側部上における前記第２の導電型の第３の層であって、前記第２の主側部から測定される第３の層の深さまで配置されている、前記第３の層と、
を具備し、
前記第２の導電型の第４の層は、前記終端領域（２４）において、前記第２の主側部上に、前記第２の主側部から測定される第４の層の深さまで配置され、
前記第４の層の深さは、前記第３の層の深さよりも大きく、
前記第３の層の深さは、特にせいぜい４５μｍ、特に３０μｍである、
ことを特徴とする、付記１に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記３］  前記終端領域（２４）において、前記ウェーハの厚さ（２３）は、負のベベルで減少し、
前記負のベベルは、特にせいぜい５°である１つの角度を有するか、又は、
特にせいぜい５°である、前記内側領域（２２）により近い第１の角度と、特にせいぜい１５°である、前記ウェーハのエッジにより近い第２の角度とを有する、
ことを特徴とする、付記１又は２に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記４］  前記第１の層の深さのうちの少なくとも１つが、前記第２の層の深さの少なくとも４分の１、特に１０分の１まであることと、
前記第３の層の深さが、前記第４の層の深さの少なくとも４分の１、特に１０分の１まであることと、
を特徴とする、付記１乃至３の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記５］  前記第１の層の深さと前記第３の層の深さとのうちの少なくとも一方は、少なくとも８μｍ、特に少なくとも１０μｍである、
ことを特徴とする、付記１乃至４の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記６］  前記第１の層は、一定の第１の層の深さを有する連続層として形成され、
前記第１の層は、終端領域（２４）の中に横方向に延在し、
前記第２の層は、前記第１の層と前記ドリフト層との間に配置されている、
ことを特徴とする、付記１乃至５の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記７］  前記第２の層のうちの少なくとも１つが、前記第１の層に接続されていることと、
前記第４の層が、前記第３の層に接続されていることと、
を特徴とする、付記１乃至６の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記８］  前記第２の層のうちの少なくとも１つが、前記第１の電気接点に接続されていることと、
前記第４の層が、前記第２の電気接点に接続されていることと、
を特徴とする、付記１乃至７の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記９］  前記第４の層は、前記第３層よりも低い最大ドーピング濃度を有する、
ことを特徴とする、付記１乃至８の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記１０］  バイポーラノンパンチスルー電力半導体デバイスは、カソード層の深さ（７１）を有する前記第１の導電型のカソード層（７）を、前記第１又は第２の主側部のうちの一方の主側部上に具備し、
前記カソード層（７）と同じ主側部に配置されている、前記第１又は第３の層の深さは、前記カソード層の深さ（７１）よりも大きい、
ことを特徴とする、付記１乃至９の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記１１］  前記バイポーラノンパンチスルー電力半導体デバイスは、前記第２の導電型の第３の層を具備し、
前記第２の導電型の前記第３の層は、前記第２の主側部上において、前記第２の主側部から測定される第３の層の深さまで配置され、
前記第２の導電型の複数のガードリング（９）は、前記終端領域（２４）において前記第２の主側部上に配置されている、
ことを特徴とする、付記１又は３乃至１０の何れか１項に記載のバイポーラノンパンチスルー電力半導体デバイス。
［付記１２］  バイポーラノンパンチスルー電力半導体デバイスを製造する方法であって、
前記バイポーラノンパンチスルー電力半導体デバイスは、
第１の主側部上の第１の電気接点と、
前記第１の主側部と反対側の第２の主側部上の第２の電気接点と、
異なる導電型の複数の層を有する少なくとも２層の構造と、
を具備しており、
前記方法は、少なくとも以下の製造するステップ、即ち、
第１の導電型のウェーハ（２）を与えるステップと、
前記ウェーハの内側領域（２２）をカバーしている第１のマスク（５７）を前記第１の主側部上に加え、前記内側領域（２２）を囲んでいる終端領域（２４）における前記第１の主側部に複数のイオンを加え、前記終端領域（２４）における前記複数のイオンを前記ウェーハの中に第２の層の深さまで拡散させることによって、弱くドープされた第２の層を前記第１の主側部上に生成するステップと、
前記第１のマスク（５７）を取り除くステップと、
前記第１の主側部に複数のイオンを加え、前記ウェーハ（２）の中であって、第２の層の深さよりも浅い、前記第１の主側部からせいぜい４５μｍ、特に３０μｍの第１の層の深さの中に、前記複数のイオンを拡散させることによって、前記第２の層よりも高度にドープされた第１の層を生成するステップと、
前記第１と第２の電気接点を、前記ウェーハ（２）上であって、前記内側領域（２２）上に加えるステップと、
前記終端領域（２４）における前記第１の主側部からウェーハの材料を部分的に取り除くことによって、前記終端領域（２４）における前記第１の主側部上に、前記ウェーハの負のベベルを生成するステップと、
を含む、方法。
［付記１３］  前記内側領域（２２）をカバーする第２のマスク（６７）を、前記第２の主側部上に加え、前記内側領域（２２）を囲んでいる前記終端領域（２４）における前記第２の主側部（２２）に、複数のイオンを加え、前記終端領域（２４）における前記ウェーハ（２）の中に第４の層の深さまで前記複数のイオンを拡散させることによって、第４の層を前記第２の主側部上に生成し、
前記第２のマスク（６７）を取り除き、
前記第２の主側部に複数のイオンを加え、前記ウェーハ（２）の中であって、第４の層の深さよりも浅い第３の層の深さの中に、前記複数のイオンを拡散させることによって、第３の層を前記第２の主側部上に生成し、
前記終端領域（２４）における前記第２の側部からウェーハの材料を部分的に取り除くことによって、前記終端領域（２４）における前記第２の主側部に、前記ウェーハの負のベベルを生成する、
ことを特徴とする、付記１２に記載の方法。
［付記１４］  前記第２の層のうちの少なくとも１つが、１４０μｍ未満の深さを有することか、又は、
前記第４の層が、１４０μｍ未満の深さを有すること、
を特徴とする、付記１２又は１３に記載の方法。
［付記１５］  前記第１の終端層のうちの少なくとも１つが、５０μｍを超える深さを有することか、又は、
前記第２の終端層が、５０μｍを超える深さを有すること、
を特徴とする、付記１２乃至１４の何れか１項に記載の方法。
【符号の説明】
【００７７】
１      位相制御サイリスタ
１´    ダイオード
１０    先行技術のＰＣＴ
２      ウェーハ
２２    内側領域
２３    ウェーハの厚さ
２４    終端領域
２６    ドリフト層
３      カソード接点
３１    カソード側
４      アノード接点
４１    アノード側
５      ベース層
５１    ベース層の深さ
５２    ベース層の厚さ
５３    負のベベル
５４    第１の終端層
５５    第１の終端層の深さ
５６    第１の終端層の厚さ
５７    第１のマスク
５８    第１のエッジ層
５９    第１のエッジ層の深さ
５０    第１のエッジ層の厚さ
６      アノード層
６１    アノード層の深さ
６２    アノード層の厚さ
６４    第２の終端層
６５    第２の終端層の深さ
６６    第２の終端層の厚さ
６７    第２のマスク
６８    第２のエッジ層
６９    第２のエッジ層の深さ
６０    第２のエッジ層の厚さ
７      カソード層
７１    カソード層の深さ
８      カソードの短い領域
８１    カソードの短い領域の深さ
９      ガードリング
９１    ガードリングの深さ
９５    ゲート接点
【図１】
0006026418.tif 000002
【図２】
0006026418.tif 000003
【図３】
0006026418.tif 000004
【図４】
0006026418.tif 000005
【図５】
0006026418.tif 000006
【図６】
0006026418.tif 000007
【図７】
0006026418.tif 000008
【図８】
0006026418.tif 000009
【図９】
0006026418.tif 000010
【図１０】
0006026418.tif 000011
【図１１】
0006026418.tif 000012
【図１２】
0006026418.tif 000013