(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された複数の信号線と、
前記基板上に設けられた検査用端子と、
前記複数の信号線の各々に対応して１つずつ配置され、対応する信号線と前記検査用端子との導通及び非導通を切り換える複数の第１薄膜トランジスタと、
前記複数の第１薄膜トランジスタの各々に対応して１つずつ配置され、前記検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、
逆並列に接続された一対のダイオードを含む第１静電保護素子と、
前記複数の選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第２静電保護素子と、
静電気の放電先となる静電気放電線とを備え、
前記複数の第１薄膜トランジスタの各々は、
ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、
ソース電極及びドレイン電極の他方が、前記検査用端子に接続され、かつ、前記第１静電保護素子を介して前記静電気放電線に接続され、
ゲート電極が、対応する前記選択信号入力端子に接続され、かつ、対応する前記第２静電保護素子を介して前記静電気放電線に接続されている
アクティブマトリクス基板。
【請求項２】
前記複数の第２静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第１薄膜トランジスタの各々の閾値電圧よりも大きい
請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１静電保護素子及び前記複数の第２静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されている
請求項１に記載のアクティブマトリクス基板。
【請求項４】
さらに、前記複数の信号線の各々に対応して１つずつ配置され、対応する信号線と前記静電気放電線との導通及び非導通を切り換える複数の第２薄膜トランジスタと、
前記複数の第２薄膜トランジスタの各々に対応して１つずつ配置され、前記対応する信号線と前記静電気放電線とを導通させるための非選択信号が入力される複数の非選択信号入力端子と、
前記複数の非選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む第３静電保護素子とを備え、
前記複数の第２薄膜トランジスタの各々は、
ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、
ソース電極及びドレイン電極の他方が、前記静電気放電線に接続され、
ゲート電極が、対応する前記非選択信号入力端子に接続され、かつ、対応する前記第３静電保護素子を介して固定電位に設定された前記静電気放電線に接続され、
前記選択信号により前記検査用端子と導通している信号線以外の信号線は、前記非選択信号により前記固定電位に設定される
請求項１に記載のアクティブマトリクス基板。
【請求項５】
前記複数の第３静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第２薄膜トランジスタの各々の閾値電圧よりも大きい
請求項４に記載のアクティブマトリクス基板。
【請求項６】
前記複数の第３静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されている
請求項４に記載のアクティブマトリクス基板。
【請求項７】
前記複数の信号線は、ｍ（ｍは２以上の整数）本ごとの信号線ブロックにブロック化されており、
前記検査用端子及び前記第１静電保護素子は、前記信号線ブロックごとに設けられている
請求項１に記載のアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板に関し、特に、静電気保護機能を有するアクティブマトリクス基板を用いた表示パネルの検査回路に関する。
【背景技術】
【０００２】
近年の表示装置の高品位化への需要に伴い、薄型で低消費電力の表示パネルとして、液晶表示パネルや有機エレクトロルミネッセンス（ＥＬ）表示パネルが注目されている。これらの表示パネルは、２次元に配列された複数の画素を備える。
【０００３】
例えば、アクティブマトリクス型の有機ＥＬ表示パネルでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに保持容量素子（コンデンサ）、駆動トランジスタのゲート及び補償回路などが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号等を駆動トランジスタ、保持容量素子及び補償回路に入力し、その駆動トランジスタ及び保持容量素子及び補償回路によって有機ＥＬ素子の発光輝度及び発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機ＥＬ表示パネルでは、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。
【０００４】
しかしながら、アクティブマトリクス型の有機ＥＬ表示パネルは、画素駆動回路構成が複雑になるので、画素駆動回路素子の特性ばらつきや配線の短絡や開放といった電気的な不具合が発生する。このような特性ばらつきを補償し、製造歩留まりを向上させるため、製造工程の途中段階におけるアクティブマトリクス基板のアレイ検査や、完成時における実装部品装着前の表示パネルの表示動作検査を十分に行う必要がある。このような検査時において、例えば、外部測定機器と被測定物であるアクティブマトリクス基板または表示パネルが接続される際、または、各製造工程において外部測定機器などが接続されていない時に、アクティブマトリクス基板に静電気が流入して画素回路が静電気破壊されるケースがある。
【０００５】
特許文献１では、液晶表示パネルを静電気破壊から保護しつつ信号線の断線を検査する構成が開示されている。具体的には、表示領域の周辺であって静電保護回路の外側に配置された検査用回路から検査電圧を全画素に一斉に入力し、液晶素子が形成された各画素の点灯状態を検査する。この点灯状態を検査することにより、静電気破壊することなく信号線の断線検査が実行される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５４１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された表示装置の検査方法は、検査電圧を印加して画素の点灯状態を確認するため、発光素子が未だ形成されておらず駆動回路のみが形成されたアクティブマトリクス基板における信号線、走査線及び駆動回路の検査には適用できない。    
【０００８】
また、アクティブマトリクス基板の各画素には、発光を維持するための容量が形成されており、検査電圧を複数の画素に一斉に印加する上記検査方法では、異常容量を示す画素を特定することは困難である。
【０００９】
上記課題に鑑み、本発明は、簡易的な回路により、静電気保護機能を確保しつつ検査対象の画素を選択することが可能なアクティブマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数の信号線と、前記基板上に設けられた検査用端子と、前記複数の信号線の各々に対応して１つずつ配置され、対応する信号線と前記検査用端子との導通及び非導通を切り換える複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタの各々に対応して１つずつ配置され、前記検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、逆並列に接続された一対のダイオードを含む第１静電保護素子と、前記複数の選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第２静電保護素子と、静電気の放電先となる静電気放電線とを備え、前記複数の第１薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、ソース電極及びドレイン電極の他方が、前記検査用端子に接続され、かつ、前記第１静電保護素子を介して前記静電気放電線に接続され、ゲート電極が、対応する前記選択信号入力端子に接続され、かつ、対応する前記第２静電保護素子を介して前記静電気放電線に接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明のアクティブマトリクス基板によれば、画素ごとに画素回路を検査できるので、欠陥画素の特定が可能となる。また、静電気保護回路が画素選択回路を兼用するので、画素を検査する回路を簡素化及び省面積化できる。
【図面の簡単な説明】
【００１２】
【図１】画素回路の検査が可能な従来のアクティブマトリクス基板の電気的な構成を示すブロック図である。
【図２】本発明の実施の形態１に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。
【図３】本発明の実施の形態１に係るアクティブマトリクス基板に正電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。
【図４】本発明の実施の形態１に係るアクティブマトリクス基板に負電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。
【図５】本発明の実施の形態１に係るアクティブマトリクス基板において検査画素を選択する場合の状態を説明する回路図である。
【図６】本発明の実施の形態２に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。
【図７】本発明における画素容量検査の一実施例による効果の一例を説明するグラフである。
【図８】本発明のアクティブマトリクス基板を内蔵した薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【００１３】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載したアクティブマトリクス基板に関し、以下の問題が生じることを見出した。
【００１４】
特許文献１に記載された表示装置の検査を、画素回路が既に形成されているが発光素子が未だ形成されていないアクティブマトリクス基板の画素回路検査に適用すると、図１のような回路構成となる。
【００１５】
図１は、画素回路の検査が可能な従来のアクティブマトリクス基板の電気的な構成を示すブロック図である。同図に記載されたアクティブマトリクス基板５００は、マトリクス状に配置された複数の画素５０１と、画素行ごとに配置された複数の走査線５１２と、画素列ごとに配置された複数のデータ線５１１とを、表示領域に有する。さらに、アクティブマトリクス基板５００は、ガード線５１３と、データ線ごとに配置されたＥＳＤダイオード５２１及び５２２ならびにパッド５３１と、検査用端子５３２とを、当該表示領域の周辺に有する。
【００１６】
ガード線５１３は、表示領域を囲むように配置された静電気放電線である。
【００１７】
パッド５３１は、製造工程の最終段階で切断線によりアクティブマトリクス基板５００の周辺部が切断された場合に、アクティブマトリクス基板５００と外部測定機器または駆動回路との電気的接続を確保する端子である。
【００１８】
検査用端子５３２は、隣接した複数の画素列ごとに配置され、上記切断までの工程において、上記複数の画素列に対応して配置された複数のデータ線５１１に接続されている。外部測定機器は、検査用端子５３２を介して、当該複数のデータ線５１１に対して一括して検査電圧を出力し、当該出力を停止して所定の期間経過後、当該複数のデータ線５１１から画素容量に対応した画素電圧を測定する。
【００１９】
ＥＳＤダイオード５２１及び５２２は、それぞれ、ゲート電極とソース電極とが短絡接続された薄膜トランジスタで構成されている。
【００２０】
ＥＳＤダイオード５２１は、ドレイン電極とデータ線５１１とが接続され、ゲート電極及びソース電極とガード線５１３とが接続されている。上記接続により、ＥＳＤダイオード５２１は、ガード線５１３を基準としてデータ線５１１にビルトイン電圧以上の電圧が印加された場合に、データ線５１１からガード線５１３の方向に順方向電流を流す（データ線５１１からガード線５１３の方向に正電荷を放出する）。
【００２１】
なお、ビルトイン電圧とは、ダイオードの閾値電圧のことであり、ダイオードの電流−電圧特性において順方向電流が実質的に発生する（指数関数的に増加する）電圧である。
【００２２】
ＥＳＤダイオード５２２は、ドレイン電極とガード線５１３とが接続され、ゲート電極及びソース電極とデータ線５１１とが接続されている。上記接続により、ＥＳＤダイオード５２２は、ガード線５１３を基準としてデータ線５１１に、絶対値がビルトイン電圧以上である負電圧が印加された場合に、ガード線５１３からデータ線５１１の方向に順方向電流を流す（データ線５１１からガード線５１３の方向に負電荷を放出する）。
【００２３】
ＥＳＤダイオード５２１及び５２２の配置により、製造工程途中において、検査用端子５３２から静電気がアクティブマトリクス基板５００内に流入した場合、正電荷は検査用端子５３２→データ線５１１→ＥＳＤダイオード５２１→ガード線５１３という経路で放出される。一方、負電荷は検査用端子５３２→データ線５１１→ＥＳＤダイオード５２２→ガード線５１３という経路で放出される。よって、表示領域には静電気の電荷が流入しないので、画素が破壊されることが防止される。
【００２４】
量産段階では、製造コスト及び量産性の観点から、複数の画素回路を単位とする高速な検査を必要とするため、複数の画素回路を一括して検査する、いわゆる束ね検査が採用される。このため、図１に示すように、検査用端子５３２は、隣接する複数のデータ線５１１に共通して１つ配置されている。
【００２５】
上述した束ね検査によれば、製造工程における検査工数は削減でき、配線の短絡及び画素回路の欠陥を有する表示パネルを選別することが可能である。例えば、複数の画素からなるデータ線ブロックに対して、検査用端子５３２から検査電圧を印加し、当該印加を停止して所定の期間経過後に、当該データ線ブロックからの画素電圧を検査用端子５３２から読み取る。そして、上記検査電圧と上記画素電圧との比較により、上記データ線ブロックの合成容量を算出することにより、上記データ線ブロックの良否判定がなされる。
【００２６】
しかしながら、上記束ね検査では、データ線ブロックの良否判定のみ可能であり、欠陥画素の特定は困難である。
【００２７】
このような問題を解決するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置された複数の信号線と、前記基板上に設けられた検査用端子と、前記複数の信号線の各々に対応して１つずつ配置され、対応する信号線と前記検査用端子との導通及び非導通を切り換える複数の第１薄膜トランジスタと、前記複数の第１薄膜トランジスタの各々に対応して１つずつ配置され、前記検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、逆並列に接続された一対のダイオードを含む第１静電保護素子と、前記複数の選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第２静電保護素子と、静電気の放電先となる静電気放電線とを備え、前記複数の第１薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、ソース電極及びドレイン電極の他方が、前記検査用端子に接続され、かつ、前記第１静電保護素子を介して前記静電気放電線に接続され、ゲート電極が、対応する前記選択信号入力端子に接続され、かつ、対応する前記第２静電保護素子を介して前記静電気放電線に接続されていることを特徴とする。
【００２８】
本態様によると、信号線に接続された基板上の画素回路を、信号線ごとに個別検査できるので、欠陥画素の特定が可能となる。また、信号線に流入した静電気は、信号線の選択が可能な第１薄膜トランジスタと第１静電保護素子と第２静電保護素子とで構成された静電保護回路により、画素回路に流入せずに静電気放電線へ放電される。よって、静電保護回路の一部が選択回路を兼用するので、画素回路を個別に検査するための検査回路を簡素化及び省面積化できる。
【００２９】
また、外部接続端子から信号線に流入した静電気の放電経路は、信号線→第１薄膜トランジスタ→第１静電保護素子→静電気放電線であり、第１薄膜トランジスタと第１静電保護素子とが直列に接続された経路を含んでいる。これにより、放電電流が上記放電経路を流れるためには、静電電圧が、第１薄膜トランジスタの閾値電圧と第１静電保護素子のビルトイン電圧との加算電圧より大きいことが条件となる。逆の観点から、信号線を介して各画素へ電圧を印加する場合には、上記放電経路に電流が漏洩しないための電圧マージンを大きくとることが可能となる。例えば、検査電圧を大きくして画素容量を検査したい場合、または、表示パネル完成後の画像表示段階において、輝度確保のためにデータ電圧を増加させたい場合などにおいて好都合である。
【００３０】
また、例えば、前記複数の第２静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第１薄膜トランジスタの各々の閾値電圧よりも大きくてもよい。
【００３１】
選択信号電圧が第１薄膜トランジスタの閾値電圧以下の場合には、第１薄膜トランジスタが導通状態とはならず、また、第２静電保護素子のビルトイン電圧以上の場合には、選択信号入力端子から第２静電保護素子を介して静電気放電線へ電流が流れてしまい、第１薄膜トランジスタが導通状態とならない。本態様によれば、上記ビルトイン電圧が上記閾値電圧よりも大きいので、選択信号電圧を上記閾値電圧以上で上記ビルトイン電圧以下に設定することにより、確実に第１薄膜トランジスタを導通状態にすることができ、精度良くデータ線を選択することが可能となる。
【００３２】
また、例えば、前記第１静電保護素子及び前記複数の第２静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されていてもよい。
【００３３】
本態様によれば、第１静電保護素子及び第２静電保護素子に含まれるダイオードを、第１薄膜トランジスタ及び画素回路を構成する薄膜トランジスタと同一プロセスで形成することができ、製造工程が簡素化できる。
【００３４】
また、例えば、さらに、前記複数の信号線の各々に対応して１つずつ配置され、対応する信号線と前記静電気放電線との導通及び非導通を切り換える複数の第２薄膜トランジスタと、前記複数の第２薄膜トランジスタの各々に対応して１つずつ配置され、前記対応する信号線と前記静電気放電線とを導通させるための非選択信号が入力される複数の非選択信号入力端子と、前記複数の非選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む第３静電保護素子とを備え、前記複数の第２薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、前記対応する信号線に接続され、ソース電極及びドレイン電極の他方が、前記静電気放電線に接続され、ゲート電極が、対応する前記非選択信号入力端子に接続され、かつ、対応する前記第３静電保護素子を介して固定電位に設定された前記静電気放電線に接続され、前記選択信号により前記検査用端子と導通している信号線以外の信号線は、前記非選択信号により前記固定電位に設定されてもよい。
【００３５】
本態様によれば、信号線に接続された画素回路の検査において、選択された信号線への検査電圧の印加と、印加停止後の画素電圧の測定とを、非選択信号線に固定電位を導入しながら行うことが可能となる。よって、非選択信号線をシールドとして作用させることで選択信号線への誘導ノイズが低減されるので、静電保護機能を確保しつつ検査精度を高めることが可能となる。
【００３６】
また、例えば、前記複数の第３静電保護素子の各々に含まれる前記ダイオードのビルトイン電圧は、前記複数の第２薄膜トランジスタの各々の閾値電圧よりも大きくてもよい。
【００３７】
非選択信号電圧が第２薄膜トランジスタの閾値電圧以下の場合には、第２薄膜トランジスタが導通状態とはならず、また、第３静電保護素子のビルトイン電圧以上の場合には、非選択信号入力端子から第３静電保護素子を介して静電気放電線へ電流が流れてしまい、第２薄膜トランジスタが導通状態とならない。本態様によれば、上記ビルトイン電圧が上記閾値電圧よりも大きいので、非選択信号電圧を上記閾値電圧以上で上記ビルトイン電圧以下に設定することにより、確実に第２薄膜トランジスタを導通状態にすることが可能となる。
【００３８】
また、例えば、前記複数の第３静電保護素子の各々に含まれるダイオードは、ソース電極及びドレイン電極の一方とゲート電極とが短絡された薄膜トランジスタで構成されていてもよい。
【００３９】
本態様によれば、第３静電保護素子に含まれるダイオードを、第１及び第２薄膜トランジスタ及び画素回路を構成する薄膜トランジスタと同一プロセスで形成することができ、製造工程が簡素化できる。
【００４０】
また、例えば、前記複数の信号線は、ｍ（ｍは２以上の整数）本ごとの信号線ブロックにブロック化されており、前記検査用端子及び前記第１静電保護素子は、前記信号線ブロックごとに設けられていてもよい。
【００４１】
量産段階では、製造コスト及び量産性の観点から、複数の画素回路を単位とする高速な検査を必要とするため、複数の画素回路を一括して検査する、いわゆる束ね検査が採用される。本態様によれば、信号線が、ｍ（ｍは２以上の整数）本ごとの信号線ブロックにブロック化されているので、検査用端子から、選択信号線に対して検査電圧を出力し、また、当該信号線から画素電圧を検出する。このとき、第１薄膜トランジスタの導通または非導通により、選択信号線に対してのみ検査電圧を印加することが可能であり、また、信号線ブロックに属する全ての信号線に対して一括して検査電圧を印加することも可能となる。
【００４２】
以下、本発明の一態様に係るアクティブマトリクス基板について、図面を参照しながら説明する。また、以下の図面において同一の構成要素には同一の符号を用いている。
【００４３】
なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
【００４４】
（実施の形態１）
本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数の信号線と、基板上に設けられた検査用端子と、複数の信号線の各々に対応して１つずつ配置され、対応する信号線と検査用端子との導通及び非導通を切り換える複数の第１薄膜トランジスタと、当該複数の第１薄膜トランジスタの各々に対応して１つずつ配置され、検査用端子と導通させる信号線を選択するための選択信号が入力される複数の選択信号入力端子と、逆並列に接続された一対のダイオードを含む第１静電保護素子と、上記複数の選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む複数の第２静電保護素子と、静電気の放電先となる静電気放電線とを備える。上記複数の第１薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、対応する信号線に接続され、ソース電極及びドレイン電極の他方が、検査用端子に接続され、かつ、第１静電保護素子を介して静電気放電線に接続され、ゲート電極が、対応する選択信号入力端子に接続され、かつ、対応する第２静電保護素子を介して静電気放電線に接続されている。
【００４５】
これにより、信号線に接続された基板上の画素回路を、信号線ごとに個別検査できるので、欠陥画素の特定が可能となる。また、信号線に流入した静電気は、第１薄膜トランジスタと第１静電気保護素子と第２静電気保護素子とで構成された静電保護回路により、画素回路に流入せずに静電気放電線へ放電される。よって、静電保護回路の一部が選択回路を兼用するので、画素回路を個別に検査するための検査回路を簡素化及び省面積化できる。                  
【００４６】
以下、本実施の形態１について、図面を参照しながら説明する。
【００４７】
図２は、本発明の実施の形態１に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。同図におけるアクティブマトリクス基板１は、基板上の表示領域内に、マトリクス状に配置された複数の画素１０と、画素列ごとに配置された信号線であるデータ線１１と、画素行ごとに配置された信号線である走査線１２とを備え、表示領域周辺に、ＥＳＤ選択部を備える。
【００４８】
画素１０は、アクティブマトリクス基板１上であって、データ線１１と走査線１２との交差部に配置され、全ての画素１０により、ｍ行×ｎ列のマトリクスを構成している。また、画素１０は、例えば、ゲート電極が走査線１２に接続され、ドレイン電極がデータ線１１に接続された選択トランジスタと、ゲート電極が当該選択トランジスタのソース電極に接続された駆動トランジスタと、駆動トランジスタのゲート電極とソース電極とに接続されたコンデンサとを有する。また、製造工程の最終段階では、上記選択トランジスタと駆動トランジスタとコンデンサとを有するアクティブマトリクス基板１の上に、有機発光層が形成されることにより、駆動トランジスタのソース電極に有機ＥＬ素子が接続される。
【００４９】
上記構成により、例えば、製造工程途中のアクティブマトリクス基板１において、正電圧の走査信号が印加された走査線１２に接続された画素１０に、外部からデータ線１１を介して検査電圧が供給されることにより、コンデンサが充電される。上記検査電圧を停止して所定の期間が経過した後、コンデンサの保持電圧を、データ線１１を介して画素電圧として測定し、上記検査電圧及び上記画素電圧から容量値を算出することにより、コンデンサの良否判定が可能となる。
【００５０】
ＥＳＤ選択部は、ガード線１３と、データ線１１ごとに配置された選択用薄膜トランジスタ２１、ＥＳＤダイオード２２及び２３、パッド３１、ならびに選択信号入力端子３３と、データ線ブロックごとに配置されたＥＳＤダイオード２４及び検査用端子３２とを備える。ここで、データ線ブロックとは、複数の画素回路を単位とする高速な検査を必要とするため、前述した束ね検査を実行するために設定された、複数のデータ線１１群からなる信号線ブロックのことである。
【００５１】
ガード線１３は、表示領域を囲むように配置され、静電気の放電先となる静電気放電線である。ガード線１３は、例えば、金属などの低抵抗体で構成される。
【００５２】
パッド３１は、製造工程の最終段階において、切断線によりアクティブマトリクス基板１の周辺部が切断された場合に、アクティブマトリクス基板１と外部測定機器または外部駆動回路との電気的接続を確保する端子である。
【００５３】
選択用薄膜トランジスタ２１は、複数のデータ線１１の各々に対応して配置され、対応するデータ線１１と検査用端子３２との導通及び非導通を切り換える第１薄膜トランジスタである。選択用薄膜トランジスタ２１は、ソース電極及びドレイン電極の一方が、対応するデータ線１１に接続されている。また、ソース電極及びドレイン電極の他方が、検査用端子３２に接続され、かつ、ＥＳＤダイオード２４を介してガード線１３に接続されている。また、ゲート電極が、選択信号入力端子３３に接続され、かつ、ＥＳＤダイオード２３を介してガード線１３に接続されている。上記接続により、例えば、選択信号入力端子３３に選択信号（Ｈ）が印加されると選択用薄膜トランジスタ２１が導通し、対応するデータ線１１と検査用端子３２とが導通状態となる。同一データ線ブロックに属する複数の選択用薄膜トランジスタ２１は選択信号入力端子３３とともに、対応するデータ線１１と検査用端子３２との導通及び非導通を切り換える選択回路を構成する。
【００５４】
選択信号入力端子３３は、複数のデータ線１１の各々に対応して配置され、対応するデータ線１１と検査用端子３２とを導通させるための選択信号が入力される端子である。
【００５５】
検査用端子３２は、複数の画素列（データ線ブロック）ごとに配置され、切断線における切断までの製造工程において、上記複数のデータ線１１に対応して配置された選択用薄膜トランジスタ２１のソース電極及びドレイン電極の他方に接続されている。データ線１１は、ｍ（ｍは２以上の整数）本ごとのデータ線ブロックにブロック化されている。アレイテスタなどのような外部測定機器は、検査用端子３２及び選択用薄膜トランジスタ２１を介して、選択されたデータ線１１に対して検査電圧を出力し、また、当該検査電圧の出力を停止して所定の期間が経過した後に当該データ線１１から画素電圧を検出する。このとき、外部測定機器は、選択用薄膜トランジスタ２１の導通または非導通により、選択されたデータ線１１に対してのみ検査電圧を印加することが可能であり、また、データ線ブロックに属する全てのデータ線１１に対して一括して検査電圧を印加することも可能である。
【００５６】
ＥＳＤダイオード２４は、データ線ブロックごとに１つ配置され、逆並列に接続された一対のダイオードを含む第１静電保護素子である。ＥＳＤダイオード２４は、ソース電極及びドレイン電極の一方と第１ゲート電極とが短絡され、ソース電極及びドレイン電極の他方と第２ゲート電極とが短絡された薄膜トランジスタで構成されている。これにより、ＥＳＤダイオード２４は、２つのダイオードが互いに逆方向に並列接続された回路構成となっている。ＥＳＤダイオード２４の一方の端子は、対応するデータ線ブロック内の検査用端子３２及び選択用薄膜トランジスタ２１のソース電極及びドレイン電極の他方に接続され、他方の端子は、ガード線１３に接続されている。
【００５７】
ＥＳＤダイオード２３は、データ線１１に対応して配置され、逆並列に接続された一対のダイオードを含む第２静電保護素子である。ＥＳＤダイオード２３は、ソース電極及びドレイン電極の一方と第１ゲート電極とが短絡され、ソース電極及びドレイン電極の他方と第２ゲート電極とが短絡された薄膜トランジスタで構成されている。これにより、ＥＳＤダイオード２３は、２つのダイオードが互いに逆方向に並列接続された回路構成となっている。ＥＳＤダイオード２３は、一方の端子が選択用薄膜トランジスタ２１のゲート電極及び選択信号入力端子３３に接続され、他方の端子がガード線１３に接続されている。
【００５８】
上述した選択用薄膜トランジスタ２１、ＥＳＤダイオード２３及び２４の接続関係により、選択用薄膜トランジスタ２１のソース電極及びドレイン電極の他方とゲート電極とは、ＥＳＤダイオード２４、ガード線１３及びＥＳＤダイオード２３を介して接続されている。よって、選択用薄膜トランジスタ２１のソース電極及びドレイン電極の一方から正電荷を帯びた静電気が印加された場合には、選択用薄膜トランジスタ２１はソース電極及びドレイン電極の他方とゲート電極とが短絡接続されたＥＳＤダイオードとして機能する。
【００５９】
ＥＳＤダイオード２２は、データ線１１に対応して配置され、それぞれ、ソース電極及びドレイン電極の一方とゲート電極とが接続された薄膜トランジスタで構成されている。ＥＳＤダイオード２２は、ソース電極及びドレイン電極の他方とガード線１３とが接続され、ソース電極及びドレイン電極の一方とゲート電極とが、対応するデータ線１１に接続されている。上記接続により、負電荷を帯びた静電気がパッド３１またはデータ線１１に印加された場合には、ＥＳＤダイオード２２が静電気保護素子として機能する。ＥＳＤダイオード２２は、ガード線１３を基準としてデータ線１１に絶対値がビルトイン電圧以上の負電圧が印加された場合に、ガード線１３からデータ線１１の方向に順方向電流を流すことにより、ガード線１３に負電荷を放出する。
【００６０】
次に、上記回路構成のＥＳＤ選択部が、静電気保護機能を有することを説明する。
【００６１】
図３は、本発明の実施の形態１に係るアクティブマトリクス基板に正電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。同図には、正電荷を帯びた静電気が、パッド３１、検査用端子３２または選択信号入力端子３３を介して、アクティブマトリクス基板１に流入した場合の放電経路が示されている。
【００６２】
前述したように、選択用薄膜トランジスタ２１のソース電極及びドレイン電極の他方とゲート電極とが、ＥＳＤダイオード２４、ガード線１３及びＥＳＤダイオード２３を介してダイオード接続されている。上記接続により、パッド３１から正電荷を帯びた静電気が流入した場合、正電荷は、パッド３１→データ線１１→選択用薄膜トランジスタ２１→ＥＳＤダイオード２４→ガード線１３という経路で、表示領域を通らないで放出される。この場合には、正電荷を帯びた静電電圧が、選択用薄膜トランジスタ２１の閾値電圧とＥＳＤダイオード２４のビルトイン電圧との加算電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記加算電圧よりも十分大きいことは明らかである。
【００６３】
また、検査用端子３２から正電荷を帯びた静電気が流入した場合、正電荷は、検査用端子３２→ＥＳＤダイオード２４→ガード線１３という経路で、表示領域を通らないで放出される。この場合には、正電荷を帯びた静電電圧が、ＥＳＤダイオード２４のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記ビルトイン電圧よりも十分大きいことは明らかである。
【００６４】
また、選択信号入力端子３３から正電荷を帯びた静電気が流入した場合、正電荷は、選択信号入力端子３３→ＥＳＤダイオード２３→ガード線１３という経路で、表示領域を通らないで放出される。この場合には、正電荷を帯びた静電電圧が、ＥＳＤダイオード２３のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記ビルトイン電圧よりも十分大きいことは明らかである。
【００６５】
上述したように、正電荷を帯びた静電気が、パッド３１、検査用端子３２または選択信号入力端子３３を介してアクティブマトリクス基板１に流入した場合には、選択用薄膜トランジスタ２１とＥＳＤダイオード２３及び２４とが静電気保護回路として機能する。これにより、上記静電気が表示領域内に流入して画素回路を破壊することを回避できる。
【００６６】
また、パッド３１等をはじめ、データ線１１からの静電気の流入に対する放電経路は、上述したように、パッド３１→データ線１１→選択用薄膜トランジスタ２１→ＥＳＤダイオード２４→ガード線１３であり、選択用薄膜トランジスタ２１とＥＳＤダイオード２４とが直列に接続された経路を含んでいる。これにより、放電電流が上記放電経路を流れるためには、静電電圧が、選択用薄膜トランジスタ２１の閾値電圧とＥＳＤダイオード２４のビルトイン電圧との加算電圧より大きいことが条件となる。静電電圧が上記加算電圧より大きいことは明らかであるが、逆の観点から、パッド３１からデータ線１１を介して各画素１０へ電圧を印加する場合には、上記放電経路に電流が漏洩しないための電圧マージンを大きくとることが可能となる。例えば、検査電圧を大きくして画素検査したい場合、または、表示パネル完成後の画像表示段階において、輝度確保のためにデータ電圧を増加させたい場合などにおいて好都合である。
【００６７】
図４は、本発明の実施の形態１に係るアクティブマトリクス基板に負電荷を帯びた静電気が流入した場合の放電経路を説明する回路図である。同図には、負電荷を帯びた静電気が、パッド３１、検査用端子３２または選択信号入力端子３３を介して、アクティブマトリクス基板１に流入した場合の放電経路が示されている。
【００６８】
パッド３１から負電荷を帯びた静電気が流入した場合、放電電流は、ガード線１３→ＥＳＤダイオード２２→データ線１１→パッド３１という経路で、表示領域を通らないで流れる。この場合には、負電荷を帯びた静電電圧の絶対値が、ＥＳＤダイオード２２のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧の絶対値は、上記ビルトイン電圧よりも十分大きいことは明らかである。
【００６９】
検査用端子３２から負電荷を帯びた静電気が流入した場合、放電電流は、ガード線１３→ＥＳＤダイオード２４→検査用端子３２という経路で、表示領域を通らないで流れる。この場合には、負電荷を帯びた静電電圧の絶対値が、ＥＳＤダイオード２４のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧の絶対値は、上記ビルトイン電圧よりも十分大きいことは明らかである。
【００７０】
選択信号入力端子３３から負電荷を帯びた静電気が流入した場合、放電電流は、ガード線１３→ＥＳＤダイオード２３→選択信号入力端子３３という経路で、表示領域を通らないで流れる。この場合には、負電荷を帯びた静電電圧の絶対値が、ＥＳＤダイオード２３のビルトイン電圧よりも大きいことが条件となる。この点、上記静電電圧は、上記ビルトイン電圧よりも十分大きいことは明らかである。
【００７１】
上述したように、負電荷を帯びた静電気が、パッド３１、検査用端子３２または選択信号入力端子３３を介してアクティブマトリクス基板１に流入した場合には、ＥＳＤダイオード２２、２３及び２４が、静電気保護回路として機能する。これにより、上記静電気が表示領域内に流入して画素回路を破壊することを回避できる。
【００７２】
次に、上記回路構成のＥＳＤ選択部が、画素選択機能を有することを説明する。
【００７３】
図５は、本発明の実施の形態１に係るアクティブマトリクス基板において検査画素を選択する場合の状態を説明する回路図である。
【００７４】
特定画素の容量を検査する場合、外部測定機器からデータ線１１を介して当該画素に検査電圧を印加し、当該印加を停止して所定の期間経過後、当該画素において保持されている画素電圧を、データ線１１を介して検出する必要がある。具体的には、走査線１２により検査対象画素が属する画素行を選択した状態で、検査対象画素が接続されたデータ線１１から検査電圧を印加する必要がある。
【００７５】
但し、検査用端子３２は、データ線ブロック内の全ての選択用薄膜トランジスタ２１に共通に接続されているため、外部測定機器により検査用端子３２を介して検査対象画素が接続されたデータ線１１を選択することは不可能である。これに対して、アクティブマトリクス基板１の有するＥＳＤ選択部は、データ線１１に対応して配置された、選択用薄膜トランジスタ２１のゲート電極に接続された選択信号入力端子３３を備える。この選択信号入力端子３３を介して、外部測定機器から選択信号を印加することにより、検査対象画素が接続されたデータ線１１に配置された選択用薄膜トランジスタ２１のみを導通状態とすることが可能である。よって、走査線１２により検査対象画素の属する画素行が選択された状態で、検査対象画素が接続されたデータ線１１に配置された選択用薄膜トランジスタ２１を導通状態としておき、検査用端子３２から検査電圧を印加することにより、当該印加を停止して所定の期間経過後に検査対象画素の画素電圧を検出することが可能となる。
【００７６】
なお、検査用端子３２から検査対象画素に印加する検査電圧は、ＥＳＤダイオード２４のビルトイン電圧よりも小さいことが条件となる。検査電圧が上記ビルトイン電圧以上の場合には、検査用端子３２からＥＳＤダイオード２４を介してガード線１３へ電流が流れてしまい、正確な検査電圧が検査対象画素に印加されなくなるからである。
【００７７】
また、選択信号入力端子３３から選択用薄膜トランジスタ２１のゲート電極に印加する選択電圧は、選択用薄膜トランジスタ２１の閾値電圧よりも大きく、かつ、ＥＳＤダイオード２３のビルトイン電圧よりも小さいことが条件となる。つまり、ＥＳＤダイオード２３のビルトイン電圧は、選択用薄膜トランジスタ２１の閾値電圧よりも大きいことが条件となる。選択電圧が上記閾値電圧以下の場合には、選択用薄膜トランジスタ２１が導通状態とはならず、また、上記ビルトイン電圧以上の場合には、選択信号入力端子３３からＥＳＤダイオード２３を介してガード線１３へ電流が流れてしまい、選択用薄膜トランジスタ２１が導通状態とならなくなるからである。
【００７８】
以上、図３〜図５に示されるように、本実施の形態に係るアクティブマトリクス基板１の有するＥＳＤ選択部は、データ線に接続された画素回路を、画素ごとに検査できるので、欠陥画素の特定が可能となる。また、データ線１１に流入した静電気は、選択用薄膜トランジスタ２１とＥＳＤダイオード２２、２３及び２４とで構成された静電保護回路により、画素回路に流入せずに、ガード線１３へ放電される。よって、静電保護回路の一部が選択回路を兼用するので、画素回路を個別に検査するための検査回路を簡素化及び省面積化できる。
【００７９】
（実施の形態２）
本実施の形態では、実施の形態１に係るアクティブマトリクス基板の構成に加えて、複数の信号線の各々に対応して１つずつ配置され、対応する信号線と静電気放電線との導通及び非導通を切り換える複数の第２薄膜トランジスタと、当該複数の第２薄膜トランジスタの各々に対応して１つずつ配置され、対応する信号線と静電気放電線とを導通させるための非選択信号が入力される複数の非選択信号入力端子と、当該複数の非選択信号入力端子の各々に対応して１つずつ配置され、逆並列に接続された一対のダイオードを含む第３静電保護素子とを備える。上記複数の第２薄膜トランジスタの各々は、ソース電極及びドレイン電極の一方が、対応する信号線に接続され、ソース電極及びドレイン電極の他方が、静電気放電線に接続され、ゲート電極が、対応する非選択信号入力端子に接続され、かつ、対応する第３静電保護素子を介して固定電位に設定された静電気放電線に接続され、選択信号により検査用端子と導通している信号線以外の信号線は、非選択信号により固定電位に設定される。
【００８０】
これにより、選択された信号線を介して検査電圧を画素に印加し、印加停止後所定の期間経過後に当該信号線を介して画素電圧を検査する場合、当該信号線への検査電圧の印加と、画素電圧の検出とを、非選択の信号線に固定電位を導入しながら行うことができる。よって、非選択信号線をシールドとして作用させて選択信号線への誘導ノイズを低減させ、検査精度を高めることが可能となる。
【００８１】
図６は、本発明の実施の形態２に係るアクティブマトリクス基板の電気的な構成を示すブロック図である。同図におけるアクティブマトリクス基板２は、基板上の表示領域内に、マトリクス状に配置された複数の画素１０と、画素列ごとに配置されたデータ線１１と、画素行ごとに配置された走査線１２とを備え、表示領域周辺にＥＳＤ選択部を備える。
【００８２】
本実施の形態に係るアクティブマトリクス基板２は、実施の形態１に係るアクティブマトリクス基板１と比較して、ＥＳＤ選択部の回路構成のみが異なる。以下、アクティブマトリクス基板１と同じ点は説明を省略し、回路構成の異なる点を中心に説明する。
【００８３】
表示領域内の構成により、例えば、製造工程途中のアクティブマトリクス基板２において、正電圧の走査信号が印加された走査線１２に接続された画素１０に、外部からデータ線１１を介して検査電圧が供給されることにより、コンデンサが充電される。上記検査電圧の印加を停止して所定の期間が経過した後、コンデンサの保持電圧を、データ線１１を介して測定することにより、コンデンサの良否判定が可能となる。
【００８４】
ＥＳＤ選択部は、ガード線１３と、固定電位端子３５と、データ線ごとに配置された選択用薄膜トランジスタ２１及び非選択用薄膜トランジスタ４２、ＥＳＤダイオード２３及び２５、パッド３１、選択信号入力端子３３ならびに非選択信号入力端子３４と、データ線ブロックごとに配置されたＥＳＤダイオード２４及び検査用端子３２とを備える。
【００８５】
ガード線１３は、固定電位端子３５に接続されている。これにより、ガード線１３には、固定電位端子３５を介して固定電位が設定される。
【００８６】
非選択用薄膜トランジスタ４２は、複数のデータ線１１の各々に対応して配置され、対応するデータ線１１とガード線１３との導通及び非導通を切り換える第２薄膜トランジスタである。非選択用薄膜トランジスタ４２は、実施の形態１に係るアクティブマトリクス基板１のＥＳＤダイオード２２の接続関係を変更したものである。非選択用薄膜トランジスタ４２は、ソース電極及びドレイン電極の一方が、対応するデータ線１１に接続されている。また、ソース電極及びドレイン電極の他方が、ガード線１３接続されている。またゲート電極が、非選択信号入力端子３４に接続され、かつ、ＥＳＤダイオード２５を介してガード線１３に接続されている。上記接続により、例えば、非選択信号入力端子３４に非選択信号（Ｈ）が印加されると非選択用薄膜トランジスタ４２が導通し、対応するデータ線１１とガード線１３とが導通状態となる。
【００８７】
非選択信号入力端子３４は、複数のデータ線１１の各々に対応して配置され、アレイテスタなどの外部測定機器から、対応するデータ線１１とガード線１３とを導通させるための非選択信号が入力される端子である。
【００８８】
ＥＳＤダイオード２５は、データ線１１に対応して配置され、逆並列に接続された一対のダイオードを含む第３静電保護素子である。ＥＳＤダイオード２５は、ソース電極及びドレイン電極の一方と第１ゲート電極とが短絡され、ソース電極及びドレイン電極の他方と第２ゲート電極とが短絡された薄膜トランジスタで構成されている。これにより、ＥＳＤダイオード２５は、２つのダイオードが互いに逆方向に並列接続された回路構成となっている。ＥＳＤダイオード２５は、一方の端子が非選択用薄膜トランジスタ４２のゲート電極及び非選択信号入力端子３４に接続され、他方の端子がガード線１３に接続されている。
【００８９】
ここで、図６において、同一データ線ブロックに属する３本のデータ線１１のうち、中央のデータ線１１が、検査対象画素が接続された選択データ線であり、その他のデータ線が非選択データ線であると仮定する。また、太く描かれた選択用薄膜トランジスタ２１及び非選択用薄膜トランジスタ４２は導通状態を表し、破線で描かれた選択用薄膜トランジスタ２１及び非選択用薄膜トランジスタ４２は非導通状態を表す。このとき、画素の容量検査は、例えば次のような手順で実施される。
【００９０】
まず、固定電圧源から固定電位端子３５に固定電位Ｆｉｘを印加する。これにより、ガード線１３の電位が固定電位Ｆｉｘに設定される。
【００９１】
次に、ゲート信号源から、検査対象画素が接続された走査線１２に走査信号を印加する。これにより、検査対象画素の属する画素行の各画素とデータ線１１とが導通状態となる。
【００９２】
次に、選択信号源から非選択信号入力端子３４へ所定の非選択信号を印加する。具体的には、３つの非選択信号入力端子３４のうち、両端のデータ線１１に対応した非選択信号入力端子３４に非選択信号（Ｈ）を印加する。これにより、非選択データ線とガード線１３とを導通させ、非選択データ線の電位を固定電位Ｆｉｘに設定する。
【００９３】
次に、選択信号源から選択信号入力端子３３へ所定の選択信号を印加する。具体的には、３つの選択信号入力端子３３のうち、中央のデータ線１１に対応した選択信号入力端子３３に選択信号（Ｈ）を印加する。これにより、選択データ線と検査用端子３２とが導通状態となる。
【００９４】
次に、外部測定機器から検査用端子３２へ、検査電圧を印加する。
【００９５】
次に、検査電圧の印加を停止し、所定の期間経過後に、外部測定機器により、検査用端子３２から画素電圧を測定し、測定された電圧値から、検査対象画素のコンデンサ容量を算出する。
【００９６】
このようにして実施される画素容量検査では、選択データ線への検査電圧の印加と、印加停止後の画素電圧の測定とを、非選択データ線に固定電位Ｆｉｘを導入しながら行うので、非選択データ線をシールドとして作用させて選択データ線への誘導ノイズを低減させ、静電保護機能を確保しつつ検査精度を高めることができる。なお、固定電圧源、選択信号源及び外部測定機器は、１つの検査装置として構成されていてもよい。
【００９７】
これに対して、非選択データ線が固定電位に設定されていない画素検査では、非選択データ線がハイインピーダンス状態に放置された状態で、選択データ線へ検査電圧を印加し、その後、選択データ線から画素電圧を測定するため、非選択データ線をシールドとして働かせることができず、誘導ノイズによる検査精度の悪化が生じやすい。
【００９８】
図７は、本発明における画素容量検査の一実施例による効果の一例を説明するグラフである。同図のグラフは、本実施の形態２に係るアクティブマトリクス基板２において、非選択データ線に固定電位が印加された状態で画素容量検査をした場合（実施例）の容量算出値の頻度分布と、非選択データ線に固定電位が印加されない状態で画素容量検査をした場合（比較例）の容量算出値の頻度分布とを示している。この頻度分布は、画素容量の設計値が１．５ｐＦであるアクティブマトリクス基板を、実際に測定して得られたものである。
【００９９】
図７のグラフにおける頻度分布の比較結果から、実施例による容量算出値のばらつきが、比較例による容量算出値のばらつきよりも小さいことは明らかである。容量算出値の設計値に対する平均誤差は、比較例では５．８％、実施例では１．３％であった。このことから、アクティブマトリクス基板２の容量検査では、比較例と比べてより高い検査精度が得られることが解る。
【０１００】
以上、実施の形態１及び２について説明してきたが、本発明に係るアクティブマトリクス基板は、上述した実施の形態１及び２に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。
【０１０１】
例えば、実施の形態１及び２では、製造工程中におけるアクティブマトリクス基板として、本発明の一態様を説明したが、有機ＥＬ素子等の発光素子が形成されたアクティブマトリクス基板も、本発明の範囲であり同様の効果を奏する。
【０１０２】
なお、以上述べた実施の形態では、各種ＴＦＴのゲート電極の電圧レベルがＨＩＧＨの場合にオン状態になるｎ型トランジスタとして記述しているが、これらをｐ型トランジスタで形成し、ゲート電極配線の極性を反転させたアクティブマトリクス基板でも、上述した実施の形態と同様の効果を奏する。
【０１０３】
また、実施の形態１及び２では、データ線１１への静電気流入から表示領域を保護しつつデータ線１１を選択する回路構成について説明したが、走査線１２への静電気流入から表示領域を保護しつつ走査線１２を選択する回路構成も、本発明の範囲に含まれる。
【０１０４】
また、例えば、本発明に係るアクティブマトリクス基板は、上記発光素子が形成され、製造工程の最終段階において切断線にて周辺部が切断された状態で、図８に記載されたような薄型フラットＴＶに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、静電気保護機能を持ちつつ広範なデータ電圧値の設定が可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０１０５】
本発明のアクティブマトリクス基板は、特に、静電気保護機能を有しつつ画素回路が個別検査されたアクティブ型の有機ＥＬフラットパネルディスプレイの製造工程段階の基板として有用である。
【符号の説明】
【０１０６】
１、２、５００    アクティブマトリクス基板
１０、５０１    画素
１１、５１１    データ線
１２、５１２    走査線
１３、５１３    ガード線
２１    選択用薄膜トランジスタ
２２、２３、２４、２５、５２１、５２２    ＥＳＤダイオード
３１、５３１    パッド
３２、５３２    検査用端子
３３    選択信号入力端子
３４    非選択信号入力端子
３５    固定電位端子
４２    非選択用薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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