(57)【特許請求の範囲】
【請求項１】
絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記フィン部の上面から、前記絶縁層上での前記メモリゲート電極の底面までの距離である前記フィン部の電極内突出高さをHfinとし、前記第1選択ゲート構造体および前記第2選択ゲート構造体が前記フィン部を跨ぐ方向における前記フィン部の幅をWfinとしたとき、
Hfin＞Wfinであり、
書き込み選択時は、前記メモリゲート電極と前記フィン部との間の電圧差により生じる量子トンネル効果により前記電荷蓄積層内に電荷が注入され、書き込み非選択時は、前記フィン部内に形成された空乏層により前記電荷蓄積層内への電荷注入が阻止される
ことを特徴とするメモリセル。
【請求項２】
絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記メモリゲート電極および前記第1選択ゲート電極間の距離並びに前記メモリゲート電極および前記第2選択ゲート電極間の距離が5[nm]以上40[nm]以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が3［nm］以下である
ことを特徴とするメモリセル。
【請求項３】
絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記メモリゲート構造体は、
前記フィン部の上面を覆うキャップ絶縁膜を備えており、
前記キャップ絶縁膜上に、前記下部メモリゲート絶縁膜、前記電荷蓄積層、前記上部メモリゲート絶縁膜、および前記メモリゲート電極が積層された構成でなる
ことを特徴とするメモリセル。
【請求項４】
絶縁層で覆われた半導体基板と、
前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、
下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、
第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、
第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、
前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、
前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、
前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられており、
前記メモリゲート構造体は、
前記フィン部の上面を覆うキャップ絶縁膜を備えており、
前記キャップ絶縁膜が前記下部メモリゲート絶縁膜として前記フィン部の上面に設けられ、該キャップ絶縁膜上に、前記電荷蓄積層、前記上部メモリゲート絶縁膜、および前記メモリゲート電極が積層された構成でなる
ことを特徴とするメモリセル。
【請求項５】
前記第1選択ゲート構造体および前記第2選択ゲート構造体が前記フィン部を跨ぐ方向における前記フィン部の幅をWfinとし、
前記第1選択ゲート構造体および前記第2選択ゲート構造体が前記フィン部を跨ぐ方向と直交し、かつ前記フィン部が延設されている方向における前記第1選択ゲート電極のゲート長をL1、前記第2選択ゲート電極のゲート長をL2としたとき、
L1≦1.5・Wfin、L2≦1.5・Wfinである
ことを特徴とする請求項１〜４のいずれか１項に記載のメモリセル。
【請求項６】
前記半導体基板から前記メモリゲート電極の下面までの距離が、前記半導体基板から前記第1選択ゲート電極および前記第2選択ゲート電極の各下面までの距離よりも大きく形成されており、前記第1選択ゲート電極および前記第2選択ゲート電極の各下面位置が、前記メモリゲート電極の下面位置よりも前記半導体基板に近い位置に配置されている
ことを特徴すると請求項１〜５のいずれか１項に記載のメモリセル。
【請求項７】
前記メモリゲート電極、前記第1選択ゲート電極および前記第2選択ゲート電極は、金属材料を含む
ことを特徴とする請求項１〜６のいずれか１項に記載のメモリセル。
【請求項８】
前記第1選択ゲート電極は、前記一の側壁スペーサに沿ってサイドウォール状に形成され、前記第2選択ゲート電極は、前記他の側壁スペーサに沿ってサイドウォール状に形成されている
ことを特徴とする請求項１〜６のいずれか１項に記載のメモリセル。
【請求項９】
メモリゲート電極にメモリゲート線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
前記メモリセルが請求項１〜８のいずれか１項に記載のメモリセルであり、行列状に配置された複数の前記メモリセルで前記メモリゲート線を共有している
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
絶縁層で覆われた半導体基板に、前記絶縁層から突き出るフィン部を形成するフィン部形成工程と、
前記半導体基板を覆う前記絶縁層上と、前記絶縁層から突き出たフィン部とに、層状の下部メモリゲート絶縁膜形成層、電荷蓄積層形成層および第1ダミー電極層を順に積層形成する第1ダミー電極層形成工程と、
パターニングされたレジストを利用して、前記第1ダミー電極層、前記電荷蓄積層形成層、および前記下部メモリゲート絶縁膜形成層をパターニングすることにより、下部メモリゲート絶縁膜、電荷蓄積層、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を、前記フィン部を跨ぐように前記絶縁層上に形成するダミーメモリゲート構造体形成工程と、
前記ダミーメモリゲート構造体の対向する側壁に沿って側壁スペーサを形成する側壁スペーサ形成工程と、
前記ダミーメモリゲート構造体を覆うように第2ダミー電極層を形成した後、エッチバックすることにより、前記ダミーメモリゲート構造体の側壁にある一の前記側壁スペーサに沿って前記フィン部を跨ぐようにサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の側壁にある他の前記側壁スペーサに沿って前記フィン部を跨ぐようにサイドウォール状のダミー第2選択ゲート電極を形成するダミー選択ゲート電極形成工程と、
前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極を覆うように層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極の各上面を前記層間絶縁層から外部に露出させるダミー電極露出工程と、
前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極が形成されていた各ダミー電極除去空間に、上部メモリゲート絶縁膜、第1選択ゲート絶縁膜、および第2選択ゲート絶縁膜を構成する層状の絶縁膜を形成した後、各前記ダミー電極除去空間の該絶縁膜に囲まれた空間に、金属材料を含んだメモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を形成するメタルゲート電極形成工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記フィン部形成工程では、前記フィン部を形成する際に用いたハードマスクをキャップ絶縁膜として残し、
前記第1ダミー電極層形成工程では、前記絶縁層上と、前記フィン部の上面を覆う前記キャップ絶縁膜とに、層状の前記下部メモリゲート絶縁膜形成層、前記電荷蓄積層形成層および前記第1ダミー電極層を順に積層形成し、
前記ダミーメモリゲート構造体形成工程では、前記キャップ絶縁膜で上面を覆った前記フィン部を跨ぐように前記絶縁層上に前記ダミーメモリゲート構造体を形成する
ことを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体の間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間の半導体基板上に、第1選択ゲート構造体、メモリゲート構造体および第2選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、絶縁材料で囲まれた電荷蓄積層がメモリゲート構造体に設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去されたりし得る。
【０００３】
実際上、このようなメモリセルでは、電荷蓄積層に電荷を注入する場合、ソース線に接続された第2選択ゲート構造体で電圧を遮断しつつ、ビット線からの低電圧のビット電圧を、第1選択ゲート構造体を介してメモリゲート構造体のチャネル層に印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との大きな電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
【０００４】
このような構成でなる複数のメモリセルが行列状に配置された不揮発性半導体記憶装置では、各メモリゲート電極に電圧を印加するメモリゲート線が、複数のメモリセルで共有されていることから、所定のメモリセルの電荷蓄積層に電荷を注入するために高電圧の電荷蓄積ゲート電圧をメモリゲート線に印加すると、当該メモリゲート線を共有する他のメモリセルのメモリゲート電極にも、高電圧の電荷蓄積ゲート電圧が印加されてしまう。
【０００５】
そこで、電荷蓄積層に電荷を注入させないメモリセルでは、例えばメモリゲート構造体のチャネル層に高電圧のビット電圧を印加して、メモリゲート電極とチャネル層との電圧差を小さくし、高電圧の電荷蓄積ゲート電圧がメモリゲート線に印加されたときでも、電荷蓄積層への電荷の注入を阻止している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2011-129816号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、電荷蓄積層に電荷を注入させないメモリセルでは、高電圧の電荷蓄積ゲート電圧がメモリゲート線に印加されたとき、電荷蓄積層への電荷の注入を単に阻止するだけではなく、その際、電荷蓄積層に意図しない電荷が注入され電荷蓄積層の電荷蓄積状態が変動してしまう現象（以下、これをディスターブと呼ぶ）も生じないよう対策を講じることが望ましい。
【０００８】
また、このような不揮発性半導体記憶装置では、複数のメモリセルが行列状に配置されることから、ディスターブによる不良対策を講じる際でも、限られた面積内に、より多くのメモリセルが配置できるように、メモリセルの小型化を図ることも重要となる。
【０００９】
そこで、本発明は以上の点を考慮してなされたもので、小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法を提案することを目的とする。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため本発明のメモリセルは、絶縁層で覆われた半導体基板と、前記絶縁層から突き出るように前記半導体基板上に形成されたフィン部と、下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびメモリゲート電極が積層され、前記フィン部を跨ぐように前記絶縁層上に形成されたメモリゲート構造体と、第1選択ゲート絶縁膜上に第1選択ゲート電極が設けられ、前記メモリゲート構造体の一方の側壁に形成された一の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第1選択ゲート構造体と、第2選択ゲート絶縁膜上に第2選択ゲート電極が設けられ、前記メモリゲート構造体の他方の側壁に形成された他の側壁スペーサに沿って、前記フィン部を跨ぐように前記絶縁層上に形成された第2選択ゲート構造体と、前記第1選択ゲート構造体と隣接した前記フィン部の表面に前記第1選択ゲート電極と絶縁するように設けられ、ビット線が電気的に接続されたドレイン領域と、前記第2選択ゲート構造体と隣接した前記フィン部の表面に前記第2選択ゲート電極と絶縁するように設けられ、ソース線が電気的に接続されたソース領域とを備え、前記第1選択ゲート構造体、前記メモリゲート構造体、および前記第2選択ゲート構造体は、前記ドレイン領域と前記ソース領域との間に設けられていることを特徴とする。
【００１１】
また、本発明の不揮発性半導体記憶装置は、メモリゲート電極にメモリゲート線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、前記メモリセルが請求項１〜１０のいずれか１項に記載のメモリセルであり、行列状に配置された複数の前記メモリセルで前記メモリゲート線を共有していることを特徴とする。
【００１２】
また、本発明の不揮発性半導体記憶装置の製造方法は、絶縁層で覆われた半導体基板に、前記絶縁層から突き出るフィン部を形成するフィン部形成工程と、前記半導体基板を覆う前記絶縁層上と、前記絶縁層から突き出たフィン部とに、層状の下部メモリゲート絶縁膜形成層、電荷蓄積層形成層および第1ダミー電極層を順に積層形成する第1ダミー電極層形成工程と、パターニングされたレジストを利用して、前記第1ダミー電極層、前記電荷蓄積層形成層、および前記下部メモリゲート絶縁膜形成層をパターニングすることにより、下部メモリゲート絶縁膜、電荷蓄積層、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を、前記フィン部を跨ぐように前記絶縁層上に形成するダミーメモリゲート構造体形成工程と、前記ダミーメモリゲート構造体の対向する側壁に沿って側壁スペーサを形成する側壁スペーサ形成工程と、前記ダミーメモリゲート構造体を覆うように第2ダミー電極層を形成した後、エッチバックすることにより、前記ダミーメモリゲート構造体の側壁にある一の前記側壁スペーサに沿って前記フィン部を跨ぐようにサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の側壁にある他の前記側壁スペーサに沿って前記フィン部を跨ぐようにサイドウォール状のダミー第2選択ゲート電極を形成するダミー選択ゲート電極形成工程と、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極を覆うように層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極の各上面を前記層間絶縁層から外部に露出させるダミー電極露出工程と、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、および前記ダミー第2選択ゲート電極が形成されていた各ダミー電極除去空間に、層状の絶縁膜を形成した後、各前記ダミー電極除去空間の該絶縁膜に囲まれた空間に、金属材料を含んだメモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を形成するメタルゲート電極形成工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明のメモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法では、電荷蓄積層への電荷の注入を阻止する際、第1選択ゲート構造体によって、メモリゲート構造体に囲まれたフィン部内と、ビット線との電気的な接続を遮断し、第2選択ゲート構造体によって、メモリゲート構造体に囲まれたフィン部内と、ソース線との電気的な接続を遮断することで、フィン部の表面に空乏層を形成でき、当該空乏層によってメモリゲート電極とフィン部との間の電位差を小さくできるメモリセルを提供できる。
【００１４】
これにより、本発明では、フィン部内の不純物濃度を高くして、フィン部の表面でドレイン領域およびソース領域を近接させて小型化を図っても、フィン部内全体に空乏層が形成されるようにフィン部の形状を選定することで、メモリゲート電極とフィン部との間の電位差を小さくし、さらに空乏層にかかる電界も小さくしてディスターブの発生を抑制し得る。
【００１５】
また、本発明のメモリセルでは、第1選択ゲート構造体、メモリゲート構造体、および第2選択ゲート構造体の各ゲート幅を、フィン部の高さに置き換えることができるので、フィン部の高さ分だけ高くなるものの、第1選択ゲート構造体、メモリゲート構造体、および第2選択ゲート構造体の各ゲート幅の方向の形成面積を狭くし得、その分、小型化を実現し得る。
【００１６】
因みに、本発明のメモリセルでは、電荷蓄積層への電荷の注入を阻止する際、メモリゲート構造体で囲まれたフィン部内と、ビット線（ソース線）との電気的な接続を遮断できる電圧をビット線およびソース線に印加すればよい。これにより、本発明のメモリセルでは、メモリゲート電極に印加される電荷蓄積ゲート電圧に拘束されずに、ビット線およびソース線の電圧値を低減し得、その分、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の各膜厚を薄くでき、高速動作を実現し得る。
【図面の簡単な説明】
【００１７】
【図１】本発明によるメモリセルの構成を示す斜視図である。
【図２】不揮発性半導体記憶装置の平面レイアウトを示す概略図である。
【図３】図３Ａは、図２のＡ−Ａ´部分における断面構成を示す概略図であり、図３Ｂは、図２のＢ−Ｂ´部分における断面構成を示す概略図である。
【図４】図４Ａは、図２のＣ−Ｃ´部分におけるメモリセルの断面構成を示す概略図であり、図４Ｂは、図２のＤ−Ｄ´部分におけるメモリセルの断面構成を示す概略図である。
【図５】複数のメモリセルが行列状に配置された本発明の不揮発性半導体記憶装置の回路構成を示す概略図である。
【図６】データの書き込み動作時、データの読み出し動作時、およびデータの消去動作時における各部位における電圧値の一例を示す表である。
【図７】書き込み非選択メモリセルにおける電位の説明に供する概略図である。
【図８】不揮発性半導体記憶装置の製造工程（1）を示す概略図である。
【図９】図９Ａは、不揮発性半導体記憶装置の製造工程（2）を示す概略図であり、図９Ｂは、図９ＡにおけるＥ−Ｅ´部分における断面構成を示す概略図であり、図９Ｃは、不揮発性半導体記憶装置の製造工程（3）を示す概略図であり、図９Ｄは、図９ＣにおけるＥ−Ｅ´部分における断面構成を示す概略図である。
【図１０】図１０Ａは、図９Ｄに示した位置での不揮発性半導体記憶装置の製造工程（1）を示す概略図であり、図１０Ｂは、図９Ｄに示した位置での不揮発性半導体記憶装置の製造工程（2）を示す概略図であり、図１０Ｃは、図９Ｄに示した位置での不揮発性半導体記憶装置の製造工程（3）を示す概略図である。
【図１１】図１１Ａは、不揮発性半導体記憶装置の製造工程（4）を示す概略図であり、図１１Ｂは、図１１ＡにおけるＥ−Ｅ´部分における断面構成を示す概略図である。
【図１２】図１２Ａは、図２のＡ−Ａ´部分における他の実施の形態によるメモリセルの断面構成を示す概略図であり、図１２Ｂは、図２のＢ−Ｂ´部分における他の実施の形態によるメモリセルの断面構成を示す概略図である。
【図１３】他の実施の形態によるメモリセルの構成を示す斜視図である。
【図１４】図１４Ａは、図１３のＡ−Ａ´部分における断面構成を示す概略図であり、図１４Ｂは、図１３のＢ−Ｂ´部分における断面構成を示す概略図である。
【図１５】図１５Ａは、図１３のＣ−Ｃ´部分におけるメモリセルの断面構成を示す概略図であり、図１５Ｂは、図１３のＤ−Ｄ´部分におけるメモリセルの断面構成を示す概略図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．フィン構造を有するメモリセルの概略＞
＜２．メモリセルの詳細構成＞
＜３．不揮発性半導体記憶装置の回路構成＞
＜４．不揮発性半導体記憶装置における各種動作時の電圧について＞
４−１．データの書き込み動作
４−２．データの非書き込み動作
４−３．データの読み出し動作
４−４．データの消去動作
＜５．高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおける電位について＞
＜６．不揮発性半導体記憶装置の製造方法＞
＜７．作用および効果＞
＜８．他の実施の形態＞
８−１．メモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を金属材料以外の導電材料で形成したときのメモリセルの構成
８−２．フィン部の上面にキャップ絶縁膜を設けたメモリセルの構成
８−３．その他
【００１９】
（１）フィン構造を有するメモリセルの概略
図１は、不揮発性半導体記憶装置1に設けられた本発明のメモリセルMCのフィン構造を概略的に示した斜視図である。ここでは、先ず始めに、図１に示す斜視図を用いて、メモリセルMCがフィン型FET（Field Effect Transistor）の構成を有している点について簡単に説明する。この場合、メモリセルMCは、例えばシリコン等の半導体材料により形成された半導体基板S1と、当該半導体基板S1と一体形成され、当該半導体基板S1と同じ半導体材料により形成されたフィン部S2とを有しており、フィン部S2が半導体基板S1から突出形成されている。
【００２０】
実際上、このメモリセルMCは、板状に形成された半導体基板S1の表面が絶縁材料でなる絶縁層ISに覆われており、フィン部S2が鉛直方向zに向けて延びるように半導体基板S1上に形成され、当該フィン部S2の一部が絶縁層ISの表面から突き出るように設けられている。フィン部S2は、例えば直方体状に形成されており、長手方向が半導体基板S1の表面に沿ってy方向に延設されている。なお、この実施の形態の場合、半導体基板S1およびフィン部S2には、例えばP型不純物が注入されているものとする。
【００２１】
これに加えて、この実施の形態の場合、メモリセルMCには、N型のメモリトランジスタMTをフィン部S2に形成するメモリゲート構造体2と、N型MOSの第1選択トランジスタT1をフィン部S2に形成する第1選択ゲート構造体3と、同じくN型MOSの第2選択トランジスタT2をフィン部S2に形成する第2選択ゲート構造体4とが、フィン部S2を跨るようにして絶縁層IS上に形成されている。
【００２２】
なお、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4についての詳細構成については、後述する図３および図４にて説明するため、ここではその説明は省略し、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4が、フィン部S2を跨る構成に着目して説明する。
【００２３】
この場合、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4は、フィン部S2が延設するy方向に対し、長手方向が交差するように絶縁層IS上に延設されており、フィン部S2の表面をコ字型に覆うように設けられている。これにより、フィン部S2は、絶縁層ISの表面に露出した表面（対向した側面および上面）がメモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4に覆われた構成となっている。
【００２４】
なお、この実施の形態の場合、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4は、並走するようにして延設されており、フィン部S2をそれぞれ跨ぐx方向が、フィン部S2が延設されたy方向と、鉛直方向のz方向とそれぞれ直交するように配置されている。また、メモリゲート構造体2は、一の側壁に沿って形成された一の側壁スペーサ6により第1選択ゲート構造体3と絶縁されているとともに、他の側壁に沿って形成された他の側壁スペーサ7により第2選択ゲート構造体4と絶縁されている。
【００２５】
フィン部S2には、第1選択ゲート構造体3と隣接した表面に、当該第1選択ゲート構造体3の第1選択ゲート電極DGと絶縁するようにドレイン領域12aが形成されており、このドレイン領域12aにビット線（図示せず）が接続されている。また、フィン部S2には、第2選択ゲート構造体4と隣接した表面に、当該第2選択ゲート構造体4の第2選択ゲート電極SGと絶縁するようにソース領域12bが形成されており、このソース領域12bにソース線（図示せず）が接続されている。
【００２６】
（２）メモリセルの詳細構成
次に、例えば4つのメモリセルMCがx方向に並んで配置された不揮発性半導体記憶装置1の平面レイアウトを示す図２と、図１および図２のＡ−Ａ´部分における断面構成を示す図３Ａと、図１および図２のＢ−Ｂ´部分における断面構成を示す図３Ｂと、図１および図２のＣ−Ｃ´部分における断面構成を示す図４Ａと、図１および図２のＤ−Ｄ´部分における断面構成を示す図４Ｂとを用いてメモリセルMCの詳細構成について説明する。
【００２７】
なお、図２では、主にフィン部S2、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4に着目して図示した構成となっており、図１に示したようなメモリゲート構造体2および第1選択ゲート構造体3間にある側壁スペーサ6や、メモリゲート構造体2および第2選択ゲート構造体4間にある側壁スペーサ7等についての構成は省略している。
【００２８】
この場合、図２に示すように、不揮発性半導体記憶装置1は、複数のフィン部S2がy方向に並走するように配置され、各フィン部S2にメモリセルMCがそれぞれ形成されている。不揮発性半導体記憶装置1は、各フィン部S2の延設しているy方向と交差するように、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4が並走して延設され、これらメモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4が各フィン部S2を跨っている領域に、メモリトランジスタMT、第1選択トランジスタT1、および第2選択トランジスタT2を有するメモリセルMCが形成されている。
【００２９】
不揮発性半導体記憶装置1には、メモリゲート構造体2のメモリゲート電極MGの上面所定位置に、メモリゲート線（図示せず）が接続されたメモリゲートコンタクトMGCが設けられており、複数のメモリセルMCで共有するメモリゲート電極MGに、メモリゲート線に印加されたメモリゲート電圧を、メモリゲートコンタクトMGCを介して印加し得る。
【００３０】
また、不揮発性半導体記憶装置1には、第1選択ゲート構造体3の第1選択ゲート電極DGの上面所定位置に、第1選択ゲート線（図示せず）が接続された第1選択ゲートコンタクトDGCが設けられており、複数のメモリセルMCで共有する第1選択ゲート電極DGに、第1選択ゲート線に印加された電圧を、第1選択ゲートコンタクトDGCを介して印加し得る。
【００３１】
さらに、不揮発性半導体記憶装置1には、第2選択ゲート構造体4の第2選択ゲート電極SGの上面所定位置に、第2選択ゲート線（図示せず）が接続された第2選択ゲートコンタクトSGCが設けられており、複数のメモリセルMCで共有する第2選択ゲート電極SGに、第2選択ゲート線に印加された電圧を、第2選択ゲートコンタクトSGCを介して印加し得る。
【００３２】
フィン部S2の第1選択ゲート構造体3と隣接する表面には、ドレイン領域12aが形成されており、ビット線（図示せず）に接続されたビットコンタクトBCがドレイン領域12aに設けられている。これによりメモリセルMCには、ビット線に印加されたビット電圧がビットコンタクトBCを介してドレイン領域12aに印加され得る。
【００３３】
一方、フィン部S2の第2選択ゲート構造体4と隣接する表面には、ソース領域12bが形成されており、ソース線（図示せず）に接続されたソースコンタクトSCがソース領域12bに設けられている。これによりメモリセルMCには、ソース線に印加されたソース電圧がソースコンタクトSCを介してソース領域12bに印加され得る。
【００３４】
実際上、メモリセルMCには、図１および図２のＡ−Ａ´部分における断面構成を示す図３Ａのように、第1選択ゲート構造体3の側壁に沿って、酸化シリコン（SiO、SiO2）等の絶縁材料でなるサイドウォール部22aが形成されており、このサイドウォール部22aと隣接するフィン部S2の表面にドレイン領域12aが形成されている。ドレイン領域12aは、第1選択ゲート構造体3およびドレイン領域12a間に形成されたサイドウォール部22aにより、第1選択ゲート構造体3の第1選択ゲート電極DGと絶縁されている。
【００３５】
また、メモリセルMCには、第2選択ゲート構造体4の側壁に沿って、酸化シリコン（SiO、SiO2）等の絶縁材料でなるサイドウォール部22bが形成されており、このサイドウォール部22bと隣接するフィン部S2の表面にソース領域12bが形成されている。ソース領域12bは、第2選択ゲート構造体4およびソース領域12b間に形成されたサイドウォール部22bにより、第2選択ゲート構造体4の第2選択ゲート電極SGと絶縁されている。
【００３６】
なお、この実施の形態の場合、所定間隔を設けてフィン部S2の表面に形成されたドレイン領域12aおよびソース領域12bは、例えばSiGe等の半導体材料からなり、エピタキシャル成長法によりフィン部S2の表面に選択的に形成され、所定の膜厚を有している。
【００３７】
メモリゲート構造体2は、ドレイン領域12aおよびソース領域12b間のフィン部S2上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部メモリゲート絶縁膜13を介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、下部メモリゲート絶縁膜13とは異なる絶縁材料（例えば酸化ハフニウム（HfO2）等のHigh-k材料や、窒化ハフニウムシリケート（HfSiON））でなる上部メモリゲート絶縁膜14を介してメモリゲート電極MGを有している。このようにメモリゲート構造体2は、下部メモリゲート絶縁膜13および上部メモリゲート絶縁膜14によって、電荷蓄積層ECがフィン部S2およびメモリゲート電極MGから絶縁された構成を有する。
【００３８】
メモリゲート電極MGは、例えばアルミ（Al）や、チタンアルミ（TiAl）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等の金属材料により形成されており、製造過程において行われたCMP等の平坦化処理によって上面が平坦化されている。また、メモリゲート電極MGには、メモリゲート線MLが接続されており、当該メモリゲート線MLから所定の電圧が印加され得る。
【００３９】
メモリゲート構造体2には、絶縁材料でなる壁状の側壁スペーサ6が一の側壁に沿って形成されており、当該側壁スペーサ6を介して第1選択ゲート構造体3が隣接されている。この実施の形態の場合、メモリゲート構造体2には、メモリゲート電極MGの一の側壁に沿って上部メモリゲート絶縁膜14の一端と一体形成された壁状のメモリゲート側壁絶縁膜15aが設けられており、当該メモリゲート側壁絶縁膜15a、上部メモリゲート絶縁膜14、電荷蓄積層EC、および下部メモリゲート絶縁膜13の各側壁に沿って側壁スペーサ6が形成されている。なお、メモリゲート構造体2内に形成されたメモリゲート側壁絶縁膜15aは、上部メモリゲート絶縁膜14と同じ絶縁材料（例えば、High-k材料）により形成されており、当該上部メモリゲート絶縁膜14と同じ製造工程で形成され得る。
【００４０】
メモリゲート構造体2と第1選択ゲート構造体3との間に形成された側壁スペーサ6は、所定の膜厚により形成されており、メモリゲート構造体2内のメモリゲート側壁絶縁膜15aと、後述する第1選択ゲート構造体3内の第1選択ゲート側壁絶縁膜19aとともに、メモリゲート電極MGと、第1選択ゲート電極DGとを絶縁し得るようになされている。
【００４１】
この場合、側壁スペーサ6は、メモリゲート構造体2内のメモリゲート側壁絶縁膜15aや、第1選択ゲート構造体3内の第1選択ゲート側壁絶縁膜19aの絶縁材料（例えば、High-k材料）とは異なる、酸化シリコン（SiO、SiO2）等の絶縁材料により形成されており、製造過程において行われたCMP等の平坦化処理によって上面が平坦化されている。
【００４２】
ここで、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離が5[nm]未満のときには、メモリゲート電極MGや第1選択ゲート電極DGに、所定電圧が印加された際に、メモリゲート側壁絶縁膜15aや、側壁スペーサ6、第1選択ゲート側壁絶縁膜19aに耐圧不良が生じる恐れがある。
【００４３】
一方、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間でフィン部S2（例えば、表面から50［nm］までの領域（表面領域））での抵抗が上がり、データ読み出し時に、メモリゲート構造体2および第1選択ゲート構造体3間で読み出し電流が流れ難くなる。
【００４４】
よって、この実施の形態の場合、メモリゲート電極MGおよび第1選択ゲート電極DG間の距離は、5[nm]以上40[nm]以下に選定されていることが望ましいことから、メモリゲート側壁絶縁膜15a、側壁スペーサ6、および第1選択ゲート側壁絶縁膜19aを合わせた膜厚も5[nm]以上40[nm]以下に選定されることが望ましい。
【００４５】
さらには、側壁スペーサ6は、メモリゲート側壁絶縁膜15aおよび第1選択ゲート側壁絶縁膜19aより、比誘電率が小さい絶縁材料で形成されることが望ましい。この場合、第1選択ゲート構造体3とメモリゲート構造体2との間の容量は小さくなり、アクセス速度を速めることができる。
【００４６】
第1選択ゲート構造体3には、側壁スペーサ6およびサイドウォール部22a間のフィン部S2上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部の第1選択ゲート絶縁膜17aが形成されており、この第1選択ゲート絶縁膜17aと異なる絶縁部材(例えばHigh-k材料)からなる上部の第1選択ゲート絶縁膜18aが、下部の第1選択ゲート絶縁膜17a上に形成されている。
【００４７】
また、第1選択ゲート構造体3には、側壁スペーサ6に沿って壁状に形成された第1選択ゲート側壁絶縁膜19aと、サイドウォール部22aの側壁に沿って壁状に形成されたるサイドウォール側壁絶縁膜20aとが、上部の第1選択ゲート絶縁膜18aと一体形成されている。なお、第1選択ゲート側壁絶縁膜19aおよびサイドウォール側壁絶縁膜20aも、上部の第1選択ゲート絶縁膜18aと同様に、下部の第1選択ゲート絶縁膜17aや、側壁スペーサ6の絶縁材料とは異なる絶縁材料（例えばHigh-k材料）で形成されており、同じ製造工程で上部の第1選択ゲート絶縁膜18aとともに形成され得る。ここで、下部の第1選択ゲート絶縁膜17aと、上部の第1選択ゲート絶縁膜18aとを合わせた膜厚は、9［nm］以下、好ましくは3［nm］以下に形成されている。
【００４８】
これに加えて、この第1選択ゲート構造体3は、上部の第1選択ゲート絶縁膜18a上に第1選択ゲート電極DGが形成されており、第1選択ゲート側壁絶縁膜19aおよびサイドウォール側壁絶縁膜20aが、当該第1選択ゲート電極DGの側壁に沿って形成されている。
【００４９】
第1選択ゲート電極DGは、メモリゲート電極MGと同じ金属材料（例えば、アルミ（Al）や、チタンアルミ（TiAl）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等）により形成されており、製造過程において行われたCMP等の平坦化処理によって上面が平坦化されている。また、第1選択ゲート電極DGには、第1選択ゲート線DLが接続されており、当該第1選択ゲート線DLから所定の電圧が印加され得る。
【００５０】
一方、メモリゲート構造体2の他の側壁にも、絶縁材料でなる壁状の側壁スペーサ7が形成されており、当該側壁スペーサ7を介して第2選択ゲート構造体4が隣接されている。この実施の形態の場合、メモリゲート構造体2には、メモリゲート電極MGの他の側壁にも、上部メモリゲート絶縁膜14の他端と一体形成された壁状のメモリゲート側壁絶縁膜15bが設けられており、当該メモリゲート側壁絶縁膜15b、上部メモリゲート絶縁膜14、電荷蓄積層EC、および下部メモリゲート絶縁膜13の各側壁に沿って他の側壁スペーサ7が形成されている。なお、メモリゲート構造体2内に形成された他のメモリゲート側壁絶縁膜15bは、上部メモリゲート絶縁膜14および一のメモリゲート側壁絶縁膜15aと同じ絶縁材料（例えば、High-k材料）により形成されており、これら上部メモリゲート絶縁膜14および一のメモリゲート側壁絶縁膜15aと同じ製造工程で形成され得る。
【００５１】
メモリゲート構造体2と第2選択ゲート構造体4との間に形成された側壁スペーサ7は、一の側壁スペーサ6と同じ膜厚に形成されており、メモリゲート構造体2内のメモリゲート側壁絶縁膜15bと、後述する第2選択ゲート構造体4内の第2選択ゲート側壁絶縁膜19bとともに、メモリゲート電極MGと、第2選択ゲート電極SGとを絶縁し得るようになされている。
【００５２】
この場合、側壁スペーサ7は、一の側壁スペーサ6と同じ酸化シリコン（SiO、SiO2）等の絶縁材料により形成されており、製造過程において行われたCMP等の平坦化処理によって上面が平坦化されている。
【００５３】
ここで、メモリゲート電極MGおよび第2選択ゲート電極SG間でも、上述したメモリゲート電極MGおよび第1選択ゲート電極DG間と同様に、メモリゲート側壁絶縁膜15bや、側壁スペーサ7、第2選択ゲート側壁絶縁膜19bにおける耐圧不良の問題や、メモリゲート構造体2および第2選択ゲート構造体4間での読み出し電流低下の不具合が生じる恐れがあるため、5[nm]以上40[nm]以下の距離に選定されていることが望ましい。
【００５４】
従って、ここでも、メモリゲート側壁絶縁膜15b、側壁スペーサ7、および第2選択ゲート側壁絶縁膜19bを合わせた膜厚は、5[nm]以上40[nm]以下に選定されることが望ましい。また、他の側壁スペーサ7も、メモリゲート側壁絶縁膜15bおよび第2選択ゲート側壁絶縁膜19bより、比誘電率が小さい絶縁材料で形成されることが望ましい。この場合、第2選択ゲート構造体4とメモリゲート構造体2との間の容量は小さくなり、アクセス速度を速めることができる。
【００５５】
第2選択ゲート構造体4には、側壁スペーサ7およびサイドウォール部22b間のフィン部S2上に、酸化シリコン（SiO、SiO2）等の絶縁材料からなる下部の第2選択ゲート絶縁膜17bが形成されており、この第2選択ゲート絶縁膜17bと異なる絶縁部材(例えばHigh-k材料)からなる上部の第2選択ゲート絶縁膜18bが、下部の第2選択ゲート絶縁膜17b上に形成されている。
【００５６】
また、第2選択ゲート構造体4には、側壁スペーサ7に沿って壁状に形成された第2選択ゲート側壁絶縁膜19bと、サイドウォール部22bの側壁に沿って壁状に形成されたるサイドウォール側壁絶縁膜20bとが、上部の第2選択ゲート絶縁膜18bに一体形成されている。なお、第2選択ゲート側壁絶縁膜19bおよびサイドウォール側壁絶縁膜20bも、上部の第2選択ゲート絶縁膜18bと同様に、下部の第2選択ゲート絶縁膜17bや、側壁スペーサ7の絶縁材料とは異なる絶縁材料（例えばHigh-k材料）で形成されており、同じ製造工程で上部の第2選択ゲート絶縁膜18bとともに形成され得る。ここで、下部の第2選択ゲート絶縁膜17bと、上部の第2選択ゲート絶縁膜18bとを合わせた膜厚は、9［nm］以下、好ましくは3［nm］以下に形成されている。
【００５７】
これに加えて、この第2選択ゲート構造体4は、上部の第2選択ゲート絶縁膜18b上に第2選択ゲート電極SGが形成されており、第2選択ゲート側壁絶縁膜19bおよびサイドウォール側壁絶縁膜20bが、当該第2選択ゲート電極SGの側壁に沿って形成されている。
【００５８】
第2選択ゲート電極SGは、メモリゲート電極MGと同じ金属材料（例えば、アルミ（Al）や、チタンアルミ（TiAl）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等）により形成されており、製造過程において行われたCMP等の平坦化処理によって上面が平坦化されている。また、第2選択ゲート電極SGには、第2選択ゲート線SGLが接続されており、当該第2選択ゲート線SGLから所定の電圧が印加され得る。
【００５９】
ここで、メモリセルMCでは、メモリゲート構造体2、第1選択ゲート構造体3、第2選択ゲート構造体4、および側壁スペーサ6,7の各上面が平坦化されており、全て同じ高さ位置に揃っていることから、突出した領域が形成されていない分、上層の加工が容易に行い得る。
【００６０】
因みに、このメモリセルMCでは、メモリゲート電極MGと、第1選択ゲート電極DGと、第2選択ゲート電極SGとが所定の金属材料により形成されていることにより、これらメモリゲート電極MG、第1選択ゲート電極DGおよび第2選択ゲート電極SG内が空乏化してしまうことも防止し得る。
【００６１】
なお、この不揮発性半導体記憶装置1は、メモリセルMCや、半導体基板S1上の絶縁層IS、当該絶縁層ISから突出したフィン部S2等の周辺および上面が、酸化シリコン（SiO、SiO2）等の絶縁材料でなる層間絶縁層25や、上層の層間絶縁層（図示せず）により覆われている。
【００６２】
次に、図１および図２のＢ−Ｂ´部分における断面構成を示す図３Ｂについて説明する。図３Ｂに示すように、フィン部S2が形成されていない位置では、図３Ａに示したメモリゲート構造体2、第1選択ゲート構造体3、第2選択ゲート構造体4、側壁スペーサ6,7およびサイドウォール部22a,22bが、半導体基板S1を覆う絶縁層IS上に形成されている。絶縁層IS上での第1選択ゲート構造体3、メモリゲート構造体2、および第2選択ゲート構造体4は、図３Ａに示したフィン部S2上の第1選択ゲート構造体3、メモリゲート構造体2、および第2選択ゲート構造体4と同じ高さ位置で上面が平坦化されている。
【００６３】
ここで、フィン部S2が形成されていない位置では、絶縁層ISの表面がフィン部S2の表面よりも低い位置にあることから、その分、第1選択ゲート構造体3、メモリゲート構造体2、第2選択ゲート構造体4、側壁スペーサ6,7およびサイドウォール部22a,22bが、フィン部S2がある位置よりも縦長に形成され、これにより第1選択ゲート構造体3、メモリゲート構造体2、第2選択ゲート構造体4、側壁スペーサ6,7およびサイドウォール部22a,22bが、フィン部S2がある位置と同じ高さになっている。
【００６４】
また、本発明のメモリセルMCでは、半導体基板S1の表面からメモリゲート電極MGの下面までの距離H1が、半導体基板S1の表面から第1選択ゲート電極DGおよび第2選択ゲート電極SGの各下面までの距離H2よりも、例えば電荷蓄積層ECの膜厚以上大きくなっており、第1選択ゲート電極DGおよび第2選択ゲート電極SGの各下面位置が、メモリゲート電極MGの下面位置よりも低い位置に配置されている。
【００６５】
これにより、本発明のメモリセルMCでは、フィン部S2の側面の領域における、第1選択トランジスタT1および第2選択トランジスタT2のオンオフを、下面位置がメモリゲート電極MGの下面位置よりも低い位置まで形成された第1選択ゲート電極DGおよび第2選択ゲート電極SGにより、十分に制御することができる。したがって、本発明のメモリセルMCでは、データの書き込み動作時およびデータの読み出し時における誤動作を防止し得る。
【００６６】
ここで、本発明のメモリセルMCとの対比説明として、本発明のメモリセルMCとは異なり、フィン部S2が形成されていない位置で、半導体基板S1の表面からメモリゲート電極MGの下面までの距離H1が、半導体基板S1の表面から第1選択ゲート電極DGおよび第2選択ゲート電極SGの各下面までの距離H2よりも小さく、第1選択ゲート電極DGおよび第2選択ゲート電極SGの各下面位置が、メモリゲート電極MGの下面位置よりも高い位置に配置されているメモリセル（以下、比較例と呼ぶ）について以下説明する。
【００６７】
比較例では、第1選択ゲート電極DGおよび第2選択ゲート電極SGの各下面位置が、メモリゲート電極MGの下面位置よりも高い位置に配置されていることから、フィン部S2の側面の領域における、第1選択トランジスタT1および第2選択トランジスタT2のオンオフを、第1選択ゲート電極DGおよび第2選択ゲート電極SGにより、十分に制御することができない。特に、この比較例では、第1選択ゲート電極DGおよび第2選択ゲート電極SGにゲートオフ電圧が印加されても、第1選択ゲート電極DGおよび第2選択ゲート電極SGで覆われていないフィン部S2の側面領域を非導通状態とすることができず、メモリトランジスタMTに書き込まれた情報が低い閾値電圧Vthの場合に、フィン部S2の側面領域に沿って、ドレイン領域12aおよびソース領域12b間にリーク電流が流れてしまい、誤動作が発生する恐れが生じる。
【００６８】
ここで、図１および図２のＣ−Ｃ´部分における断面構成を示す図４Ａに示すように、メモリゲート構造体2は、フィン部S2を跨ぐように絶縁層IS上に形成されていることから、下部メモリゲート絶縁膜13、電荷蓄積層EC、上部メモリゲート絶縁膜14、およびメモリゲート電極MGが、フィン部S2の表面を囲うように設けられ得る。これにより、メモリゲート構造体2は、当該メモリゲート構造体2で囲んだフィン部S2の表面に沿ってメモリトランジスタMTのチャネル層を形成し得る。
【００６９】
このように、メモリゲート構造体2では、メモリトランジスタMTのゲート幅が、メモリゲート構造体2で囲んだフィン部S2の表面に沿った距離となることから、当該ゲート幅の一部を、フィン部S2の側面に沿った高さに置き換え、その分、メモリトランジスタMTの形成面積を狭くし得る。
【００７０】
また、図１および図２のＤ−Ｄ´部分における断面構成を示す図４Ｂに示すように、第1選択ゲート構造体3でも、フィン部S2を跨ぐように絶縁層IS上に形成されていることから、下部の第1選択ゲート絶縁膜17a、上部の選択ゲート絶縁膜18a、および第1選択ゲート電極DGが、フィン部S2の表面を囲うように設けられ得る。これにより、第1選択ゲート構造体3でも、当該第1選択ゲート構造体3で囲んだフィン部S2の表面に沿って第1選択トランジスタT1のチャネル層を形成し得る。
【００７１】
このように、第1選択ゲート構造体3でも、第1選択トランジスタT1のゲート幅が、第1選択ゲート構造体3で囲んだフィン部S2の表面に沿った距離となることから、当該ゲート幅の一部を、フィン部S2の側面に沿った高さに置き換え、その分、第1選択トランジスタT1の形成面積を狭くし得る。なお、第2選択ゲート構造体4についても、フィン部S2を跨ぐ構成が、図４Ｂに示した第1選択ゲート構造体3と同じ構成となるため、ここではその説明は省略する。
【００７２】
ここで、この実施の形態の場合、メモリセルMCは、図４Ａおよび図４Ｂに示すように、フィン部S2の上面から、絶縁層IS上でのメモリゲート電極MGの底面までの距離（フィン部S2の電極内突出高さ）をHfinとし、第1選択ゲート構造体3、メモリゲート構造体2、および第2選択ゲート構造体4がフィン部S2を跨ぐx方向におけるフィン部S2の幅をWfinとすると、Hfin＞Wfinの関係が成立するように形成されている。
【００７３】
また、メモリセルMCは、図３Ａに示すように、フィン部S2が延設されているy方向における第1選択ゲート電極DGのゲート長をL1、第2選択ゲート電極SGのゲート長をL2としたとき、フィン部S2の幅Wfinとの間で、L1≦1.5・Wfinと、L2≦1.5・Wfinとの関係が成立するように形成されている。
【００７４】
（３）不揮発性半導体記憶装置の回路構成
次に、上述したメモリセルMCが行列状に配置された不揮発性半導体記憶装置の回路構成について説明する。図５に示すように、不揮発性半導体記憶装置1は、上述したメモリセルMCと同一構成を有した複数のメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnが行列状に配置された構成を有しており、これらメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnが、同じ半導体基板S1上に形成されている。これらメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnには、共有する半導体基板S1に対して基板電圧印加回路（図示せず）により所定の基板電圧が一律に印加され得る。なお、半導体基板S1には、図１に示すようなフィン部S2が一体形成されているが、ここではフィン部S2の図示は省略する。
【００７５】
不揮発性半導体記憶装置1は、これらメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnのうち、一方向（この場合、列方向）に並ぶメモリセルMC11,MC21,…,MCm1（MC12,MC22,…,MCm2）（MC1n,MC2n,…,MCmn）でそれぞれ1本のビット線BL1（BL2）（BLn）を共有しており、ビット線電圧印加回路（図示せず）によってビット線BL1,BL2,…,BLn毎に所定のビット電圧が一律に印加され得る。また、不揮発性半導体記憶装置1は、一方向と交差する他方向（この場合、行方向）に配置されたメモリセルMC11,MC12,…,MC1n（MC21,MC22,…,MC2n）（MCm1,MCm2,…,MCmn）でそれぞれ1本の第1選択ゲート線DL1（DL2）（DLm）を共有しており、第1選択ゲート電圧印加回路（図示せず）によって第1選択ゲート線DL1,DL2,…,DLm毎に所定の第1選択ゲート電圧が一律に印加され得る。
【００７６】
さらに、この実施の形態の場合、不揮発性半導体記憶装置1では、1本のメモリゲート線MLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを、1つの半導体基板S1上にある全てのメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnで共有しており、メモリゲート電圧印加回路（図示せず）によりメモリゲート線MLに所定のメモリゲート電圧が印加され、第2選択ゲート電圧印加回路（図示せず）により第2選択ゲート線SGLに所定の第2選択ゲート電圧が印加され、ソース線電圧印加回路（図示せず）によりソース線SLに所定のソース電圧が印加され得る。
【００７７】
なお、この実施の形態においては、1本のメモリゲート線MLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセルMC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmnで共有するようにした場合について述べるが、本発明はこれに限らず、他方向（行方向）に配置されたメモリセルMC11,MC12,…,MC1n（MC21,MC22,…,MC2n）（MCm1,MCm2,…,MCmn）毎に、それぞれメモリゲート線と第2選択ゲート線とソース線とを共有させるようにしてもよい。
【００７８】
因みに、メモリセルMC11には、メモリゲート構造体2のメモリゲート電極MGにメモリゲート線MLが接続され、第1選択ゲート構造体3の第1選択ゲート電極DGに第1選択ゲート線DL1が接続され、第2選択ゲート構造体4の第2選択ゲート電極SGに第2選択ゲート線SGLが接続されている。また、メモリセルMC11には、第1選択ゲート構造体3により形成される第1選択トランジスタT1の一端（ドレイン領域）にビット線BL1が接続され、第2選択ゲート構造体4により形成される第2選択トランジスタT2の一端（ソース領域）にソース線SLが接続されている。
【００７９】
（４）不揮発性半導体記憶装置における各種動作時の電圧について
次に、このような不揮発性半導体記憶装置1における各種動作について説明する。図６は、図５に示した不揮発性半導体記憶装置1において、メモリセルMCxy（ここでのxは1,2,…,mのうちいずれかであり、yは1,2,…,nのうちいずれか）の電荷蓄積層ECに電荷を注入するデータ書き込み動作時（「Prog」）と、メモリセルMCxyの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータ読み出し動作時（「Read」）と、メモリセルMCxyの電荷蓄積層EC内の電荷を引き抜くデータ消去動作時（「Erase」）とにおける各部位での電圧値の一例を示す表である。
【００８０】
なお、図６の「Prog」の欄では、電荷蓄積層ECに電荷を注入するメモリセルMCxyが配置された列を「選択列」と表し、電荷蓄積層ECに電荷を注入するメモリセルMCxyが配置された行を「選択行」と表している。また、図６の「Prog」の欄では、電荷蓄積層ECに電荷を注入しないメモリセルMCxyだけが配置された列を「非選択列」と表し、電荷蓄積層ECに電荷を注入しないメモリセルMCxyだけが配置された行を「非選択行」と表している。また、図６の「DLx」は、第1選択ゲート線DL1,DL2,…,DLmを表し、「BLy」は、ビット線BL1,BL2,…,BLnを表している。
【００８１】
（４−１）データの書き込み動作
例えば、メモリセルMC11の電荷蓄積層ECに電荷を注入する場合には、図６の「Prog」の「選択列」欄に示すように、メモリゲート線MLからメモリセルMC11のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、フィン部S2が形成された半導体基板S1（図６中、「Back」と表記）に0[V]の基板電圧が印加され得る。
【００８２】
また、この際、メモリセルMC11の第2選択ゲート電極SGには、第2選択ゲート線SGLから0[V]のゲートオフ電圧が印加され、メモリセルMC11のソース領域には、ソース線SLから0[V]のソースオフ電圧が印加され得る。これにより第2選択ゲート構造体4は、フィン部S2内にソース側非導通領域を形成し、ソース領域と、メモリゲート構造体2に囲まれたフィン部S2内のチャネル層形成キャリア領域（チャネル層を形成する際にキャリアが誘起される領域）との電気的な接続を遮断する。かくして、第2選択ゲート構造体4は、ソース線SLからメモリゲート構造体2のチャネル層形成キャリア領域への電圧印加を阻止し得る。
【００８３】
一方、第1選択ゲート電極DGには、第1選択ゲート線DL1から1.5[V]の第1選択ゲート電圧が印加され、メモリセルMC11のドレイン領域には、ビット線BL1から0［V］の電荷蓄積ビット電圧が印加され得る。これにより第1選択ゲート構造体3は、フィン部S2内にドレイン側導通領域を形成し、ドレイン領域と、メモリゲート構造体2のチャネル層形成キャリア領域とを電気的に接続させ得る。
【００８４】
メモリゲート構造体2では、チャネル層形成キャリア領域がドレイン領域と電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってフィン部S2表面に形成され得る。かくして、データを書き込むメモリセル（以下、書き込み選択メモリセルとも呼ぶ）MC11では、メモリゲート構造体2においてメモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
【００８５】
（４−２）データの非書き込み動作
例えば、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリセルMC12のメモリゲート電極MGに印加された際に、当該メモリセルMC12で電荷蓄積層ECへの電荷の注入を阻止するときには、第1選択ゲート線DL1から第1選択ゲート電極DGに1.5[V]の電圧が印加され、ビット線BL2からドレイン領域に1.5[V]の電圧が印加されることによって、フィン部S2内の第1選択ゲート構造体3が跨いでいる領域に非導通状態のドレイン側非導通領域を形成する。これにより、データを書き込まないメモリセル（以下、書き込み非選択メモリセルとも呼ぶ）MC12は、第1選択ゲート構造体3によって、メモリゲート構造体2で囲まれたフィン部S2内のチャネル層形成キャリア領域と、ドレイン領域との電気的な接続を遮断する。
【００８６】
また、この際、書き込み非選択メモリセルMC12は、第2選択ゲート線SGLから第2選択ゲート電極SGに0［V］の電圧が印加され、ソース線SLからソース領域に0[V]の電圧が印加されることよって、フィン部S2内の第2選択ゲート構造体4が跨いでいる領域に非導通状態のソース側非導通領域を形成する。これにより、書き込み非選択メモリセルMC12は、第2選択ゲート構造体4によって、メモリゲート構造体2で囲まれたフィン部S2内のチャネル層形成キャリア領域と、ソース領域との電気的な接続を遮断する。
【００８７】
かくして、書き込み非選択メモリセルMC12では、メモリゲート構造体2に囲まれたフィン部S2内のチャネル層形成キャリア領域に空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づき、メモリゲート構造体2で囲まれたフィン部S2の表面の電位が上昇してゆき、メモリゲート電極MGおよびフィン部S2表面の電圧差が小さくなる。
【００８８】
特に、この実施の形態の場合、メモリセルMCでは、図４Ａおよび図４Ｂに示したように、フィン部S2の電極内突出高さHfinと、フィン部S2の幅Wfinとが、Hfin＞Wfinの関係が成立するように形成されていることから、メモリゲート構造体2で囲まれたフィン部内S2の両側面および上面に沿って空乏層が形成される際、フィン部内S2の一方の側面に沿って形成された所定厚さの空乏層と、一方の側面と対向配置された他方の側面に沿って形成された所定厚さの空乏層とが一体化し、フィン部S2内全体に空乏層が形成され得る。かくして、書き込み非選択メモリセルMC12では、空乏層によって、メモリゲート電極MGとフィン部S2との間に、量子トンネル効果が発生する電圧差が生じず、電荷蓄積層EC内への電荷注入を阻止できる。
【００８９】
このとき、書き込み非選択メモリセルMC12では、メモリゲート構造体2に囲まれたフィン部S2内に形成された空乏層Dによって、メモリゲート構造体2直下のフィン部S2表面における電位が、第1選択ゲート構造体3の第1選択ゲート絶縁膜17a,18a（図３Ａ）や、第2選択ゲート構造体4の第2選択ゲート絶縁膜17b,18b（図３Ａ）へ到達することを阻止し得る。
【００９０】
これにより、第1選択ゲート構造体3では、ビット線BL2からドレイン領域12a（図３Ａ）に印加される低電圧のビット電圧に合せて、第1選択ゲート絶縁膜17a,18aの膜厚を薄く形成しても、メモリゲート構造体2直下のフィン部S2表面の電位が空乏層で遮断されることから、当該フィン部S2表面の電位による第1選択ゲート絶縁膜17a,18aの絶縁破壊を防止し得る。
【００９１】
また、同様に、第2選択ゲート構造体4でも、ソース線SLからソース領域12b（図３Ａ）に印加される低電圧のソース電圧に合せて、第2選択ゲート絶縁膜17a,18bの膜厚を薄くしても、メモリゲート構造体2直下のフィン部S2表面の電位が空乏層で遮断されることから、当該フィン部S2表面の電位による第2選択ゲート絶縁膜17b,18bの絶縁破壊を防止し得る。
【００９２】
（４−３）データの読み出し動作
また、図６における「Read」の欄で示すデータの読み出し動作では、例えばメモリセルMC11を読み出しの対象とした場合、当該メモリセルMC11に接続されたビット線BL1を例えば1.5[V]にプリチャージし、ソース線SLを0[V]にする。これにより、データを読み出すメモリセルMC11の電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）には、メモリゲート構造体2直下のフィン部S2で非導通状態となり、ドレイン領域とソース領域との電気的な接続が遮断され得る。これにより、データを読み出すメモリセルMC11では、ドレイン領域に接続されたビット線BL1での1.5［V］の読み出し電圧がそのまま維持され得る。
【００９３】
一方、データを読み出すメモリセルMC11の電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体2直下のフィン部S2が導通状態となり、ドレイン領域とソース領域とが電気的に接続され、その結果、メモリセルMC11を介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続する。これにより、不揮発性半導体記憶装置1では、データを読み出すメモリセルMC11に接続されたビット線BL1の読み出し電圧が、0［V］のソース線SLに印加されることにより、当該ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。
【００９４】
かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、メモリセルMC11の電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。なお、データを読み出さないメモリセルMC12,MC22,…MCm2のみが接続されたビット線BL2には0［V］の非読み出し電圧が印加され得る。
【００９５】
（４−４）データの消去動作
因みに、メモリセルMC11の電荷蓄積層EC内の電荷を引き抜くデータの消去動作時（図６中、「Erase」）には、メモリゲート線MLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、半導体基板S1を介して0［V］となっているフィン部S2に向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
【００９６】
（５）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおける電位について
ここで、図７は、データの書き込みが行われないメモリセル（書き込み非選択メモリセル）MCに、高電圧の電荷蓄積ゲート電圧Vgがメモリゲート電極MGに印加されたときのメモリゲート構造体2およびフィン部S2での電位の状態を示した概略図である。なお、図７に示した断面図は、図１および図２のＣ−Ｃ´部分の断面構成を示した図４Ａと同じであり、メモリゲート構造体2を設けたフィン部S2の位置での断面構成を示す。
【００９７】
また、図７中の曲線Vxは、フィン部を設けずに半導体基板の平坦面に、メモリセル構造体、第1選択ゲート構造体、および第2選択ゲート構造体を設けたメモリセル（比較例）の電位の状態を示したものである。比較例となるメモリセルでは、高電圧の電荷蓄積ゲート電圧がメモリゲート電極MGに印加された際、上述と同様に、第1選択ゲート構造体直下の半導体基板と、第2選択ゲート構造体直下の半導体基板とをそれぞれ非導通状態とさせることで、メモリゲート構造体直下の半導体基板に空乏層Dを形成でき、その結果、メモリゲート電極および半導体基板間に生じる電位差Vono1を小さくしてデータの書き込みを阻止できる。
【００９８】
このような比較例のメモリセルでも、メモリゲート構造体に設けた上部メモリゲート絶縁膜、電荷蓄積層、および下部メモリゲート絶縁膜の3層の構成部分ONOにて電圧が下がり、さらに空乏層D中でも基板表面から遠ざかるに従って電圧値が下がってゆき、0[V]の基板電圧となり得る。しかしながら、比較例のメモリセルでは、フィン部S2が形成されていないことから、上部メモリゲート絶縁膜、電荷蓄積層、および下部メモリゲート絶縁膜の3層の構成部分ONOにかかる電圧と、空乏層Dによる電位変化とが、メモリゲート構造体直下における半導体基板内の不純物濃度で決まる。
【００９９】
すなわち、比較例のメモリセルでは、メモリゲート構造体直下における半導体基板の不純物濃度を下げるほど、高電圧の電荷蓄積ゲート電圧Vgがメモリゲート電極MGに印加された際に、より深い空乏層Dを形成できる。これにより比較例のメモリセルでは、空乏層Dが深いほど、上部メモリゲート絶縁膜、電荷蓄積層、および下部メモリゲート絶縁膜の3層の構成部分ONOでの電位変化が緩やかになるので、その分、メモリゲート電極と半導体基板表面との電位差を小さくし得、ディスターブの発生を抑制し得る。
【０１００】
しかしながら、比較例のメモリセルでは、メモリゲート構造体直下における半導体基板内の不純物濃度を下げてゆくと、第1選択ゲート構造体と隣接する半導体基板表面にあるドレイン領域と、第2選択ゲート構造体と隣接する半導体基板表面にあるソース領域との間に、短チャネル効果により、ショートやリークが発生する恐れが生じるため、ドレイン領域およびソース領域間の距離を広げる必要があり、その分、スケーリングによる微細化が図れない。
【０１０１】
このように、メモリセル構造体、第1選択ゲート構造体、および第2選択ゲート構造体を半導体基板の平坦面に設けた比較例のメモリセルでは、メモリゲート構造体直下における半導体基板内の不純物濃度低減によるディスターブ発生の抑制と、ドレイン領域およびソース領域の近接化による小型化とがトレードオフの関係にある。
【０１０２】
ここで、例えば、本発明によるメモリセルMCにおけるドレイン領域12aおよびソース領域12b間の距離と同じ距離に、ドレイン領域およびソース領域間の距離を設計した比較例のメモリセルでは、図７に示すように、高電圧の電荷蓄積ゲート電圧Vgがメモリゲート電極MGに印加された際、上部メモリゲート絶縁膜、電荷蓄積層、および下部メモリゲート絶縁膜の3層の構成部分ONOにて電荷蓄積ゲート電圧Vgが下がるものの、ドレイン領域およびソース領域間の距離が規定されたことにより、半導体基板内の不純物濃度を所定値以下にまで低くできないため、メモリゲート電極および半導体基板間に生じる電位差Vono1を所定値以下に選定することが難しい。そのため、比較例のメモリセルでは、ドレイン領域およびソース領域を近接化させて小型化した際、メモリゲート電極および半導体基板間に大きな電位差Vono1が生じる分、ディスターブの発生を抑制し得ない。
【０１０３】
これに対して本発明のメモリセルMCは、データの書き込みが行われないとき、図７に示すように、電荷蓄積ゲート電圧Vg（例えばVg＝12[V]）がメモリゲート電極MGに印加されると、上部メモリゲート絶縁膜14、電荷蓄積層EC、および下部メモリゲート絶縁膜13の3層の構成部分ONOにて電圧が下がり、メモリゲート電極MGと、フィン部S2の上面とに電位差Vonoが生じるが、この際、メモリゲート構造体2に囲まれたフィン部S2内全体に空乏層が形成され、当該空乏層中でも電圧値が緩やかに下がり、フィン部S2の下端面付近で0[V]の基板電圧となり得る。
【０１０４】
そして、データの書き込みが行われないメモリセルMCでは、上部メモリゲート絶縁膜14、電荷蓄積層EC、および下部メモリゲート絶縁膜13の3層の構成部分ONOにかかる電位差Vonoと、空乏層による電位変化とが、メモリゲート構造体2で囲まれた領域でのフィン部S2の高さ（フィン部S2の上面から下端面までの距離）と、当該フィン部S2の幅（メモリゲート構造体2がフィン部S2を跨るx方向で対向配置したフィン部S2の両側面間の距離）とによって制御し得る。
【０１０５】
具体的には、メモリゲート構造体2で囲まれたフィン部内S2の両側面および上面に沿って空乏層が形成された際に、フィン部内S2の一方の側面に沿って形成された所定厚さの空乏層と、一方の側面と対向配置された他方の側面に沿って形成された所定厚さの空乏層とが一体化し、フィン部S2内全体に空乏層が形成されるようにフィン部S2の高さと幅とを選定する。
【０１０６】
これにより、本発明によるメモリセルMCでは、フィン部S2内の不純物濃度を高くして、ドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2内全体に空乏層を形成させることができ、メモリゲート電極MGおよびフィン部S2間に生じる電位差Vonoを小さくし得る。かくして、本発明によるメモリセルMCでは、ドレイン領域12aおよびソース領域12bを近接させて小型化を図りつつ、メモリゲート電極MGおよびフィン部S2間に生じる電位差Vonoを小さくし、さらに空乏層にかかる電界も小さくしてディスターブの発生を抑制し得る。
【０１０７】
（６）不揮発性半導体記憶装置の製造方法
以上のような構成を有する不揮発性半導体記憶装置1は、下記の製造工程に従って製造することができる。この場合、先ず始めに、図８Ａに示すように、パターニングされたハードマスク32を利用して、例えばSiでなるフィン部形成基板（図示せず）を加工することにより、板状の半導体基板S1表面に所定間隔を設けてフィン部S2を形成する。次いで、レジスト32、半導体基板S1およびフィン部S2を覆うように、絶縁材料でなる絶縁層を形成した後、CMP（Chemical Mechanical Polishing）等の平坦化処理によって絶縁層を平坦化し、フィン部S2の上面にあるレジスト32と表面が揃った絶縁層ISaを形成する。
【０１０８】
次いで、絶縁層ISaを加工することにより、図９Ａに示すように、表面からフィン部S2が所定高さ突出した絶縁層ISを形成した後、図９Ａと、図９ＡのＥ−Ｅ´部分における断面構成を示す図９Ｂのように、層状の下部メモリゲート絶縁膜形成層13aと、層状の電荷蓄積層形成層ECaと、層状の第1ダミー電極層34とを形成し、CMP等の平坦化処理によって第1ダミー電極層34の表面を平坦化する。
【０１０９】
次いで、第1ダミー電極層34、電荷蓄積層形成層ECa、および下部メモリゲート絶縁膜形成層13aを加工することにより、図９Ｃと、図９ＣのＥ−Ｅ´部分における断面構成を示す図９Ｄのように、フィン部S2を跨ぐようにして延びたダミーメモリゲート電極DM、電荷蓄積層EC、および下部メモリゲート絶縁膜13を形成した後、層状の絶縁膜を形成してエッチバックすることにより、ダミーメモリゲート電極DM、電荷蓄積層EC、および下部メモリゲート絶縁膜13が積層された側壁に沿ってサイドウォール状の側壁スペーサ6,7を形成する（側壁スペーサ形成工程）。
【０１１０】
次いで、外部に露出している絶縁層IS、フィン部S2、ダミーメモリゲート電極DM、および側壁スペーサ6,7を覆うように層状の選択ゲート絶縁膜と、層状の第2ダミー電極層を順次形成した後、エッチバックすることにより、図９Ｄとの対応部分に同一符号を付して示す図１０Ａのように、側壁スペーサ6,7に沿ってサイドウォール状のダミー第1選択ゲート電極DDおよびダミー第2選択ゲート電極DSを形成する。次いで、これらダミー第1選択ゲート電極DDおよびダミー第2選択ゲート電極DSに覆われた領域以外の選択ゲート絶縁膜を除去して、ダミー第1選択ゲート電極DDおよびダミー第2選択ゲート電極DSの各下部にそれぞれ選択ゲート絶縁膜を残存させ、第1選択ゲート絶縁膜17aおよび第2選択ゲート絶縁膜17bを形成する。
【０１１１】
次いで、外部に露出している絶縁層IS、フィン部S2、ダミーメモリゲート電極DM、ダミー第1選択ゲート電極DD、およびダミー第2選択ゲート電極DSを覆うように層状の絶縁膜を形成した後、エッチバックすることにより、図１０Ａとの対応部分に同一符号を付して示す図１０Ｂのように、一方のダミー第1選択ゲート電極DDおよび第1選択ゲート絶縁膜17aの側壁に沿ってサイドウォール部22aを形成するとともに、他方のダミー第2選択ゲート電極DSおよび第2選択ゲート絶縁膜17bの側壁に沿ってサイドウォール部22bを形成する（ダミー選択ゲート電極形成工程）。
【０１１２】
次いで、サイドウォール部22a,22bと隣接するフィン部S2の表面に、例えばエピタキシャル成長法により、SiGe等でなる所定膜厚のドレイン領域12aおよびソース領域12bを形成する。次いで、外部に露出している絶縁層IS、フィン部S2、ダミーメモリゲート電極DM、ダミー第1選択ゲート電極DD、ダミー第2選択ゲート電極DS、ドレイン領域12aおよびソース領域12b等を覆うように層状の層間絶縁層を形成した後、CMP等の平坦化処理によって、層間絶縁層の表面を研磨して平坦化してゆく。
【０１１３】
これにより、図１０Ｂとの対応部分に同一符号を付して示す図１０Ｃのように、表面が平坦化され、かつ表面からダミーメモリゲート電極DM、ダミー第1選択ゲート電極DD、およびダミー第2選択ゲート電極DSの各上面が外部に露出した層間絶縁層25を形成する（ダミー電極露出工程）。次いで、ドライエッチングによって、層間絶縁層25の表面から露出しているダミーメモリゲート電極DM、ダミー第1選択ゲート電極DD、およびダミー第2選択ゲート電極DSをそれぞれ除去する。
【０１１４】
これにより、図９Ｃとの対応部分に同一符号を付して示す図１１Ａに示すように、ダミーメモリゲート電極DMが形成されていた領域にダミー電極除去空間ER1を形成し、また、図１１ＡのＥ−Ｅ´部分の断面構成を示す図１１Ｂのように、ダミー第1選択ゲート電極DDおよびダミー第2選択ゲート電極DSが形成されていた領域にもダミー電極除去空間ER2,ER3を形成する（ダミー電極除去工程）。
【０１１５】
次いで、ダミー電極除去空間ER1,ER2,ER3内に、例えばHigh-k材料等の絶縁材料でなる層状の絶縁膜を形成することで、図３Ａに示したように、ダミー電極除去空間ER1内には、電荷蓄積層EC上に層状の上部メモリゲート絶縁膜14が形成され、一の側壁スペーサ6に沿って壁状のメモリゲート側壁絶縁膜15aが形成され、他の側壁スペーサ7に沿って壁状のメモリゲート側壁絶縁膜15bが形成され得る。
【０１１６】
また、ダミー電極除去空間ER2内には、フィン部S2上にある第1選択ゲート絶縁膜17a上に上部の第1選択ゲート絶縁膜18aが形成され、サイドウォール部22aに沿って壁状のサイドウォール側壁絶縁膜20aが形成され、一の側壁スペーサ6に沿って壁状の第1選択ゲート側壁絶縁膜19aが形成され得る。
【０１１７】
さらに、ダミー電極除去空間ER3内には、フィン部S2上にある第2選択ゲート絶縁膜17b上に上部の第2選択ゲート絶縁膜18bが形成され、サイドウォール部22bに沿って壁状のサイドウォール側壁絶縁膜20bが形成され、他の側壁スペーサ7に沿って壁状の第2選択ゲート側壁絶縁膜19bが形成され得る。
【０１１８】
次いで、例えばアルミ（Al）や、チタンアルミ（TiAl）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等の金属材料でなるメタル電極層を、層間絶縁層25の表面に形成する。これにより、ダミーメモリゲート電極DM、ダミー第1選択ゲート電極DD、およびダミー第2選択ゲート電極DSが除去され、かつ層状の絶縁膜が形成されたダミー電極除去空間ER1,ER2,ER3内に、それぞれメタル電極層を埋め込み、その後、CMP等の平坦化処理によって、メタル電極層の表面を研磨してゆき、層間絶縁層25の表面に合わせてメタル電極層の表面を平坦化する。
【０１１９】
かくして、図３Ａに示したように、ダミーメモリゲート電極DMが形成されていた空間にメタル電極層が埋め込まれてメモリゲート電極MGが形成され、ダミー第1選択ゲート電極DDが形成されていた空間にメタル電極層が埋め込まれて第1選択ゲート電極DGが形成され、ダミー第2選択ゲート電極DSが形成されていた空間にメタル電極層が埋め込まれて第2選択ゲート電極SGが形成され、これによりメモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4を備えたメモリセルMCを形成し得る（メタルゲート電極形成工程）。その後、上層の層間絶縁層を形成する工程の他、図２に示す第1選択ゲートコンタクトDGCや、第2選択ゲートコンタクトSGC、メモリゲートコンタクトMCG等の各種コンタクト等を層間絶縁層25や、上層の層間絶縁層の所定箇所に形成する工程等を経ることで不揮発性半導体記憶装置1を製造し得る。
【０１２０】
（７）作用および効果
以上の構成において、メモリセルMCでは、絶縁層ISから突き出るように半導体基板S1上にフィン部S2を設け、このフィン部S2を跨ぐようにメモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4を絶縁層IS上に形成するようにした。また、このメモリセルMCでは、ビット線BLに接続されたドレイン領域12aを、第1選択ゲート構造体3と隣接したフィン部S2の表面に、第1選択ゲート電極DGと絶縁するように設け、一方、ソース線SLに接続されたソース領域12bを、第2選択ゲート構造体4と隣接したフィン部S2の表面に、第2選択ゲート電極SGと絶縁するように設け、これらドレイン領域12aとソース領域12bとの間に、第1選択ゲート構造体3、メモリゲート構造体2、および第2選択ゲート構造体4を設けるようにした。
【０１２１】
このような構成を有したメモリセルMCでは、電荷蓄積層ECへの電荷の注入を阻止してデータの書き込みを防止する際、第1選択ゲート構造体3によって、メモリゲート構造体2に囲まれたフィン部S2内と、ビット線BLとの電気的な接続を遮断し、第2選択ゲート構造体4によって、メモリゲート構造体2に囲まれたフィン部S2内と、ソース線SLとの電気的な接続を遮断することで、メモリゲート構造体2に囲まれたフィン部S2の表面に沿って形成された空乏層が一体化してフィン部S2内全体に空乏層を形成でき、当該空乏層によってメモリゲート電極DGとフィン部S2との間の電位差を小さくできる。
【０１２２】
これにより、メモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2内全体に空乏層が形成されるようにフィン部S2の形状（高さと幅）を選定することで、メモリゲート電極DGとフィン部S2との間の電位差を小さくし、さらに空乏層にかかる電界を小さくしてディスターブの発生を抑制し得る。かくして、本発明のメモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。
【０１２３】
また、メモリゲート構造体2、第1選択ゲート構造体3、および第2選択ゲート構造体4は、各ゲート幅がフィン部S2の両側面および表面に沿ってコ字型に形成され、ゲート幅の一部をフィン部S2の高さに置き換えることができるので、フィン部S2の高さ分だけ高くなるものの、フィン部S2を跨るx方向に対しては各ゲート幅の形成面積を狭くし得、その分、小型化を実現し得る。
【０１２４】
さらに、本発明のメモリセルMCでは、データを書き込まないとき、メモリゲート電極MGに印加された高電圧の電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体3直下および第2選択ゲート構造体4直下の各フィン部S2内を単に非導通状態とさせる電圧値にまでビット線BLおよびソース線SLの電圧値を下げることができるので、これらビット線およびソース線での電圧低減に合わせて、第1選択ゲート構造体3の第1選択ゲート絶縁膜17a,18bや、第2選択ゲート構造体4の第2選択ゲート絶縁膜17b,18bの各膜厚を薄くでき、その分、小型化を実現し得る。
【０１２５】
また、メモリゲート線MLを共有する複数のメモリセルMCを行列状に配置させた不揮発性半導体記憶装置1では、データが書き込まれないメモリセルMCで生じるメモリゲート電極MGとフィン部S2との間の電位差Vonoが小さく、空乏層にかかる電界も小さいことから、高電圧の電荷蓄積ゲート電圧がメモリゲート線MLを介してメモリゲート電極MGに何度も印加されても、データが書き込まれないメモリセルMCにおいてディスターブの発生を抑制できる。従って、不揮発性半導体記憶装置1では、例えば128行以上、1024列以上に並べたメモリセルMCでメモリゲート線MLを共有させてもディスターブの発生を抑制でき、マット一括で処理できるメモリセルの数を格段的に増やせることができる。
【０１２６】
（８）他の実施の形態
（８−１）メモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を金属材料以外の導電材料で形成したときのメモリセルの構成
なお、上述した実施の形態においては、メモリゲート電極MGと、第1選択ゲート電極DGと、第2選択ゲート電極SGとを金属材料により形成した場合について述べたが、本発明はこれに限らず、ポリシリコン等その他種々の導電材料によりメモリゲート電極、第1選択ゲート電極、および第2選択ゲート電極を形成してもよい。
【０１２７】
ここで、メモリゲート電極MGと、第1選択ゲート電極DGと、第2選択ゲート電極SGとを金属材料以外の導電材料（例えば、ポリシリコン）により形成したときの実施の形態について以下説明する。この場合、不揮発性半導体記憶装置の平面レイアウトについては図２に示した構成と同じになるものの、図２のＡ−Ａ´部分における断面構成については、図１２Ａに示すような構成となり、図２のＢ−Ｂ´部分における断面構成については、図１２Ｂに示すような構成となる。
【０１２８】
図３Ａとの対応部分に同一符号を付して示す図１２Ａのように、メモリセルMC1は、フィン部S2の表面に、不純物の注入により形成された不純物拡散領域がドレイン領域40aおよびソース領域40bとして所定の間隔をあけて設けられ、当該ドレイン領域40aにビット線（図示せず）が接続され、当該ソース領域40bにソース線（図示せず）が接続されている。
【０１２９】
また、メモリセルMC1は、フィン部S2上に下部メモリゲート絶縁膜13、電荷蓄積層EC、上部メモリゲート絶縁膜14a、およびメモリゲート電極MG1の順で積層形成されたメモリゲート構造体2aを有し、下部メモリゲート絶縁膜13と上部メモリゲート絶縁膜14aとが同じ絶縁材料（例えば酸化シリコン（SiO、SiO2）等）により形成され、メモリゲート電極MG1がポリシリコンにより形成されている。
【０１３０】
ドレイン領域12aおよびメモリゲート構造体2a間には、第1選択ゲート絶縁膜17a上にポリシリコンでなる第1選択ゲート電極DG1が積層形成された構成でなる第1選択ゲート構造体3aが設けられている。この第1選択ゲート構造体3aは、メモリゲート構造体2aの一の側壁に形成された側壁スペーサ6に隣接して形成されており、第1選択ゲート電極DG1の頂上部がメモリゲート電極MG1から離れるに従ってフィン部S2に向けて下降したサイドウォール状に形成されている。
【０１３１】
また、ソース領域40bおよびメモリゲート構造体2a間には、第2選択ゲート絶縁膜17b上にポリシリコンでなる第2選択ゲート電極SG1が形成された構成でなる第2選択ゲート構造体4aが設けられている。この第2選択ゲート構造体4aは、メモリゲート構造体2aの他の側壁に形成された側壁スペーサ7に隣接して形成されており、第2選択ゲート電極SG1の頂上部がメモリゲート電極MG1から離れるに従ってフィン部S2に向けて下降したサイドウォール状に形成されている。
【０１３２】
このようなメモリゲート構造体2a、第1選択ゲート構造体3a、および第2選択ゲート構造体4aも、フィン部S2を跨ぐように形成されており、フィン部S2が形成されていない絶縁層IS上でも、図３Ｂとの対応部分と同一符号を付して示す図１２Ｂのように、図１２Ａで示したメモリゲート構造体2a、第1選択ゲート構造体3a、および第2選択ゲート構造体4aが設けられ得る。
【０１３３】
なお、このようなメモリセルMC1は、製造過程において、例えば層状の電極形成層がエッチバックされることにより、メモリゲート構造体2aの側壁に沿ってサイドウォール状の第1選択ゲート電極DG1および第2選択ゲート電極SG1が形成されている。そのため、フィン部S2が形成されている位置と、フィン部S2が形成されていない位置とで、メモリゲート構造体2aや、第1選択ゲート構造体3a、第2選択ゲート構造体4a、側壁スペーサ6,7が同じ厚みで形成され得る。従って、フィン部S2が形成されている位置では、フィン部S2が形成されていない位置に比べて、フィン部S2の高さ分だけ、メモリゲート構造体2a、第1選択ゲート構造体3a、第2選択ゲート構造体4a、および側壁スペーサ6,7が突出した構成となり得る。
【０１３４】
因みに、このメモリセルMC1でも、上述した実施の形態と同様に、フィン部S2の上面から、絶縁層IS上でのメモリゲート電極MG1の底面までの距離（フィン部S2の電極内突出高さ）Hfinと、メモリゲート構造体2a、第1選択ゲート構造体3a、および第2選択ゲート構造体4aがフィン部S2を跨ぐx方向におけるフィン部S2の幅Wfin（図４Ａおよび図４Ｂ）とが、Hfin＞Wfinの関係が成立するように形成され得る。
【０１３５】
また、メモリセルMC1は、フィン部S2が延設されているy方向における第1選択ゲート電極DG1のゲート長L1と、第2選択ゲート電極SG1のゲート長L2と、フィン部S2の幅Wfinとが、L1≦1.5・Wfin、およびL2≦1.5・Wfinの関係が成立するように形成され得る。さらに、このようなメモリセルMC1も、例えば、上述した「（４）不揮発性半導体記憶装置における各種動作時の電圧について」に従って、データの書き込み動作や、データの非書き込み動作、データの読み出し動作、データの消去動作を実行し得る。
【０１３６】
以上のような構成を有するメモリセルMC1であっても、上述した実施の形態と同様の効果を得ることができ、小型化を図りつつ、ディスターブの発生を抑制し得る。
【０１３７】
（８−２）フィン部の上面にキャップ絶縁膜を設けたメモリセルの構成
上述した実施の形態においては、フィン部S2の上面に下部メモリゲート絶縁膜13を設けたメモリセルMCについて説明したが、本発明はこれに限らず、フィン部S2の上面に所定の厚みを有したキャップ絶縁膜を設け、当該キャップ絶縁膜上に下部メモリゲート絶縁膜13を設けたメモリセルとしてもよい。
【０１３８】
この場合、図１３は、他の実施の形態による不揮発性半導体記憶装置31を示し、この不揮発性半導体記憶装置31には、キャップ絶縁膜（図示せず）を有するメモリゲート構造体32を備えたメモリセルMC2が設けられている。このメモリセルMC2は、図２に示したメモリセルMCと外観上同一構成を有しているが、メモリゲート構造体32に覆われているフィン部S2の上面にキャップ絶縁膜が設けられている。
【０１３９】
ここで、図１４Ａは、図１３のＡ−Ａ´部分における断面構成を示し、図１４Ｂは、図１３のＢ−Ｂ´部分における断面構成を示し、図１５Ａは、図１３のＣ−Ｃ´部分における断面構成を示し、図１５Ｂは、図１３のＤ−Ｄ´部分における断面構成を示す。図１４Ａおよび図１５Ａに示すように、メモリゲート構造体32は、フィン部S2の上面に所定の膜厚でなるキャップ絶縁膜35が設けられており、当該キャップ絶縁膜35上に下部メモリゲート絶縁膜13、電荷蓄積層EC、上部メモリゲート絶縁膜14、およびメモリゲート電極MGが順に積層形成された構成を有する。
【０１４０】
因みに、この実施の形態の場合においては、キャップ絶縁膜35上に下部メモリゲート絶縁膜13が形成されたメモリゲート構造体32について述べたが、本発明はこれに限らず、例えば、キャップ絶縁膜35を下部メモリゲート絶縁膜13として設け、当該キャップ絶縁膜35上に電荷蓄積層EC、上部メモリゲート絶縁膜14、およびメモリゲート電極MGが順に積層形成され、キャップ絶縁膜35が下部メモリゲート絶縁膜の役割を果たすメモリゲート構造体であってもよい。
【０１４１】
一方、図１４Ｂに示すように、メモリゲート構造体32は、フィン部S2が形成されていない位置にはキャップ絶縁膜35が形成されておらず、下部メモリゲート絶縁膜13が絶縁層IS上に形成され、当該下部メモリゲート絶縁膜13上に電荷蓄積層EC、上部メモリゲート絶縁膜14、およびメモリゲート電極MGが順に積層形成された構成を有する。このように、メモリゲート構造体32は、フィン部S2の上面が配置された領域にのみキャップ絶縁膜35が設けられた構成を有し、フィン部S2の上面をキャップ絶縁膜35で覆っている。
【０１４２】
キャップ絶縁膜35は、酸化シリコン（SiO、SiO2、SiN）等の絶縁材料でなり、例えば膜厚が４nm以上に選定されている。また、キャップ絶縁膜35は、1種の絶縁材料により層状に形成された構成の他、異なる種類の絶縁材料が積層された構成としてもよい。
【０１４３】
なお、図１４Ａ、図１４Ｂ、および図１５Ｂに示すように、第1選択ゲート構造体3は、キャップ絶縁膜35を有しておらず、フィン部S2や絶縁層IS上に第1選択ゲート絶縁膜17a,18aおよび第1選択ゲート電極DGが順に積層形成された構成を有する。また、第2選択ゲート構造体4も同様に、キャップ絶縁膜35を有しておらず、フィン部S2や絶縁層IS上に第2選択ゲート絶縁膜17b,18bおよび第2選択ゲート電極SGが順に積層形成された構成を有する。
【０１４４】
因みに、このようなキャップ絶縁膜35を備えたメモリゲート構造体32の製造方法としては、例えばフィン部形成工程において、図８に示したように、板状のフィン部形成基板（図示せず）を加工してフィン部S2を形成する際に用いるハードマスク32を絶縁材料により形成し、当該ハードマスク32をそのままキャップ絶縁膜35として残す。そして、次の第1ダミー電極層形成工程では、絶縁層IS上と、フィン部S2の上面を覆うキャップ絶縁膜35とに、層状の下部メモリゲート絶縁膜形成層13a、電荷蓄積層形成層ECaおよび第1ダミー電極層34（図９Ａおよび図９Ｂ参照）を順に積層形成する。
【０１４５】
なお、この際、下部メモリゲート絶縁膜形成層13aの形成を酸化手法によって行った場合にはキャップ絶縁膜35上には下部メモリゲート絶縁膜形成層13aは形成されない場合がある。この場合、最終的に形成されるメモリゲート構造体は、キャップ絶縁膜35が下部メモリゲート絶縁膜13として設けられ、当該キャップ絶縁膜35上に電荷蓄積層EC、上部メモリゲート絶縁膜14、およびメモリゲート電極MGが順に積層された構成となり得る。
【０１４６】
さらに次のダミーメモリゲート構造体形成工程では、下部メモリゲート絶縁膜形成層13a、電荷蓄積層形成層ECaおよび第1ダミー電極層34をパターニングして、キャップ絶縁膜35で上面を覆ったフィン部S2を跨ぐように、絶縁層IS上にダミーメモリゲート構造体32を形成し、その後、上述した側壁スペーサ形成工程や、ダミー選択ゲート電極形成工程、ダミー電極露出工程、メタルゲート電極形成工程等を経ることでメモリセルMC2を製造できる。
【０１４７】
以上の構成において、メモリセルMC2では、上述した実施の形態と同様の効果を得ることができる他、フィン部S2の上面を覆うキャップ絶縁膜35をメモリゲート構造体32に設けたことにより、例えば、データ書き込み動作時、キャップ絶縁膜35によって、フィン部S2の上面および側面が交わる尖った角部周辺に電界が集中してしまうことを防止できる。これにより角部周辺にのみ書き込みが集中しフィン側壁に沿った電荷蓄積層膜に電荷を注入できなくなることによる書き込み不良を防止できる。
【０１４８】
因みに、上述した実施の形態においては、メモリゲート電極MG、第1選択ゲート電極DGおよび第2選択ゲート電極SGを金属材料で形成したメモリセルMC2のメモリゲート構造体32に、フィン部S2の上面を覆うキャップ絶縁膜35を設けた場合について述べたが、本発明はこれに限らず、図１２Ａおよび図１２Ｂに示すように、メモリゲート電極MG1、第1選択ゲート電極DG1および第2選択ゲート電極SG1をポリシリコン等の導電材料で形成したメモリセルMC1のメモリゲート構造体2aに、フィン部S2の上面を覆うキャップ絶縁膜35を設けるようにしてもよい。この場合であっても、メモリセルMC1において、データ消去動作時、キャップ絶縁膜35によって、フィン部S2の上面および側面が交わる尖った角部周辺に電界が集中してしまうことを防止できる。
【０１４９】
（８−３）その他
なお、本発明は、上述した各実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、各実施の形態については、例えば上述した「（４）不揮発性半導体記憶装置における各種動作時の電圧について」における電圧値以外の他の種々の電圧値を適用してもよい。
【０１５０】
また、図３Ａおよび図３Ｂに示したメモリセルMCにおいては、第1選択ゲート絶縁膜および第2選択ゲート絶縁膜として、2層構造でなる第1選択ゲート絶縁膜17a,18aおよび第2選択ゲート絶縁膜17b,18bを適用した場合について述べたが、本発明はこれに限らず、第1選択ゲート絶縁膜17a,18aをいずれか一方の1層構造や、第2選択ゲート絶縁膜17a,18aをいずれか一方の1層構造としてもよい。
【０１５１】
さらに、上述した実施の形態においては、メモリゲート側壁絶縁膜15a,15bが側壁に沿って設けられたメモリゲート電極MG（図３Ａおよび図３Ｂ）について述べたが、本発明はこれに限らず、メモリゲート側壁絶縁膜15a,15bのいずれか一方がいずれかの側壁に沿って設けられたメモリゲート電極や、メモリゲート側壁絶縁膜15a,15bが設けられていないメモリゲート電極としてもよい。
【０１５２】
さらに、上述した実施の形態においては、第1選択ゲート側壁絶縁膜19aおよびサイドウォール側壁絶縁膜20aが側壁に沿って設けられた第1選択ゲート電極DG（図３Ａおよび図３Ｂ）について述べたが、本発明はこれに限らず、第1選択ゲート側壁絶縁膜19aまたはサイドウォール側壁絶縁膜20aのいずれか一方がいずれかの側壁に沿って設けられた第1選択ゲート電極や、第1選択ゲート側壁絶縁膜19aおよびサイドウォール側壁絶縁膜20aが設けられていない第1選択ゲート電極としてもよい。
【０１５３】
さらに、上述した実施の形態においては、第2選択ゲート側壁絶縁膜19bおよびサイドウォール側壁絶縁膜20bが側壁に沿って設けられた第2選択ゲート電極SG（図３Ａおよび図３Ｂ）について述べたが、本発明はこれに限らず、第2選択ゲート側壁絶縁膜19bまたはサイドウォール側壁絶縁膜20bのいずれか一方がいずれかの側壁に沿って設けられた第2選択ゲート電極や、第2選択ゲート側壁絶縁膜19bおよびサイドウォール側壁絶縁膜20bが設けられていない第2選択ゲート電極としてもよい。
【０１５４】
さらに、上述した実施の形態においては、上部メモリゲート絶縁膜14、メモリゲート側壁絶縁膜15a,15b、第1選択ゲート側壁絶縁膜19a、サイドウォール側壁絶縁膜20a、第2選択ゲート側壁絶縁膜19b、およびサイドウォール側壁絶縁膜20bを、側壁スペーサ6,7と異なる絶縁材料により形成した場合について述べたが、本発明はこれに限らず、上部メモリゲート絶縁膜14、メモリゲート側壁絶縁膜15a,15b、第1選択ゲート側壁絶縁膜19a、サイドウォール側壁絶縁膜20a、第2選択ゲート側壁絶縁膜19b、およびサイドウォール側壁絶縁膜20bを、側壁スペーサ6,7と同じ絶縁材料により形成してもよい。さらに、メモリセルは、N型不純物が注入された半導体基板S1およびフィン部S2上に形成するようにしてもよい。
【０１５５】
さらに、上述した実施の形態においては、1層のメタル金属層を用いて、メモリゲート電極MG、第1選択ゲート電極DG、および第2選択ゲート電極SGを形成するようにした場合について述べたが、本発明はこれに限らず、例えば異なる種類の金属材料でなる複数種類のメタル金属層を順次積層してゆき、積層構造でなるメモリゲート電極MG、第1選択ゲート電極DG、および第2選択ゲート電極SGを形成するようにしてもよい。
【０１５６】
さらに、上述した実施の形態においては、ドレイン領域およびソース領域として、例えばエピタキシャル成長法により、SiGe等でなる所定膜厚のドレイン領域12aおよびソース領域12bを形成した場合について述べたが、本発明はこれに限らず、フィン部S2の表面に不純物を注入して不純物拡散領域を形成して、これをドレイン領域およびソース領域としてもよい。
【０１５７】
さらに、上述した実施の形態においては、製造方法におけるダミー選択ゲート電極形成工程として、ダミーメモリゲート構造体を覆うように、選択ゲート絶縁膜および第2ダミー電極層を形成した後、エッチバックすることにより、ダミーメモリゲート構造体の側壁にある一の側壁スペーサに沿ってフィン部を跨ぐようにサイドウォール状のダミー第1選択ゲート電極を形成するとともに、ダミーメモリゲート構造体の側壁にある他の側壁スペーサに沿ってフィン部を跨ぐようにサイドウォール状のダミー第2選択ゲート電極を形成した後、選択ゲート絶縁膜を加工して、ダミー第1選択ゲート電極下部に第1選択ゲート絶縁膜を設け、ダミー第2選択ゲート電極下部に第2選択ゲート絶縁膜を設けるダミー選択ゲート電極形成工程について述べたが、本発明はこれに限らず、選択ゲート絶縁膜を形成せずに、ダミー第1選択ゲート電極およびダミー第2選択ゲート電極を形成するダミー選択ゲート電極形成工程としてもよい。
【符号の説明】
【０１５８】
1,31  不揮発性半導体記憶装置
MC, MC11,MC12,…,MC1n,MC21,MC22,…,MC2n,MCm1,MCm2,…,MCmn,MC1  メモリセル
2,2a  メモリゲート構造体
3,3a  第1選択ゲート構造体
4,4a  第2選択ゲート構造体
12a,40a  ドレイン領域
12b,40b  ソース領域
6,7  側壁スペーサ
13  下部メモリゲート絶縁膜
14,14a  上部メモリゲート絶縁膜
EC  電荷蓄積層
17a,18a  第1選択ゲート絶縁膜
17b,18b  第2選択ゲート絶縁膜
S1  半導体基板
S2  フィン部
IS  絶縁層
【要約】
【課題】小型化を図りつつ、ディスターブの発生を抑制し得るメモリセル、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法を提案する。
【解決手段】本発明によるメモリセルMCでは、フィン部S2内の不純物濃度を高くして、フィン部S2の表面でドレイン領域12aおよびソース領域12bを近接させて小型化を図っても、フィン部S2の形状を選定することでメモリゲート電極DGとフィン部S2との間の電位差を小さくしてディスターブの発生を抑制し得る。かくして、本発明のメモリセルMCは、小型化を図りつつ、ディスターブの発生を抑制し得る。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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