(57)【特許請求の範囲】
【請求項１】
不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、複数の基本メモリセルを含み、
前記基本メモリセルは、第１の導電型であり、第１端子となる拡散層が連続する領域として形成された第１及び第２のトランジスタと、第１端子となる拡散層が連続する領域として形成された第３及び第４のトランジスタを含み、
前記第１〜第４のトランジスタの第１端子は低電位配線に接続され、
前記第１のトランジスタと前記第３のトランジスタの第２端子は第１のビット線対にそれぞれ接続され、
前記第２のトランジスタと前記第４のトランジスタの第２端子は第２のビット線対にそれぞれ接続され、
前記第２のトランジスタと前記第４のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続され、
前記第１のトランジスタと前記第３のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続されたこと
を特徴とする半導体装置。
【請求項２】
前記基本メモリセルは、揮発性メモリのメモリセルを形成するため利用されるものであり、
前記基本メモリセルは、前記第１〜第４のトランジスタと、前記第１の導電型と異なる第２の導電型の第５及び第６のトランジスタを含み、
前記第５のトランジスタは、前記第１のトランジスタの制御端子に接続された制御端子と、未接続の第１端子及び第２端子を有し、
前記第６のトランジスタは、前記第３のトランジスタの制御端子に接続された制御端子と、未接続の第１端子及び第２端子を有すること
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記不揮発性メモリは、
前記第１のビット線対及び前記第２のビット線対に接続されたカラムセレクタと、前記カラムセレクタにより前記第１のビット線対と前記第２のビット線対とに選択的に接続されるデータ線対と、
前記データ線対に接続されたセンスアンプと
を含み、
前記カラムセレクタは、
第１のカラム選択信号に応答して、前記第１のビット線対と前記データ線対を接離するＮチャネルＭＯＳトランジスタと、
第２のカラム選択信号に応答して、前記第２のビット線対と前記データ線対を接離するＰチャネルＭＯＳトランジスタと
を有すること
を特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記基本メモリセルは、前記ビット線対に沿って鏡面対称に隣接して配置され、
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第１トランジスタは、前記第２端子となる拡散層が連続する領域として形成され、
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第３トランジスタは、前記第２端子となる拡散層が連続する領域として形成され、
ること
を特徴とする請求項１〜３のうちの何れか一項に記載の半導体装置。
【請求項５】
前記基本メモリセルは、前記ビット線対に沿って鏡面対称に隣接して配置され、
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第２のトランジスタは、前記第２端子となる拡散層が連続する領域として形成されること
隣接する２つの基本メモリセルに含まれ隣接して配置される２つの前記第４のトランジスタは、前記第２端子となる拡散層が連続する領域として形成されること
を特徴とする請求項１〜３のうちの何れか一項に記載の半導体装置。
【請求項６】
互いに同じ数の前記基本メモリセルを含む第１及び第２のマクロセルを有し、
前記第１のマクロセルに含まれる前記基本メモリセルと、前記第２のマクロセルに含まれる前記基本メモリセルは、互いに異なるワード線に接続され、前記ワード線に沿って交互に配置されること
を特徴とする請求項１〜５のうちの何れか一項に記載の半導体装置。
【請求項７】
不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、スタティック・ランダム・アクセス・メモリのメモリセルを形成する複数の基本メモリセルを含み、
前記基本メモリセルは、
一対の負荷トランジスタと、
前記一対の負荷トランジスタの制御端子にそれぞれ制御端子が接続された一対のドライブトランジスタと、
前記一対のドライブトランジスタのソース端子に第１端子が接続された一対のトランスファトランジスタと
を含み、
前記一対のドライブトランジスタのソース端子と前記一対のトランスファトランジスタの第１端子は低電位配線に接続され、
前記一対のドライブトランジスタのドレイン端子は第１のビット線対に接続され、
前記一対のトランスファトランジスタの第２端子は第２のビット線対に接続され、
記憶する第１のデータに応じて、前記一対のドライブトランジスタのうちの何れか一方のドライブトランジスタの制御端子がワード線に接続され、何れか他方のドライブトランジスタの制御端子が前記低電位配線に接続され、
記憶する第２のデータに応じて、前記一対のトランスファトランジスタのうちの何れか一方のトランスファトランジスタの制御端子がワード線に接続され、何れか他方のトランスファトランジスタの制御端子が前記低電位配線に接続されたこと
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関する。
【背景技術】
【０００２】
マスタースライス方式は、ユーザの要望（仕様）に応じた半導体装置（チップ）を短期間で提供する。マスタースライス方式に用いられるマスタ基板は、規則的な配置で形成された複数の基本セルを有している。製造工程（スライス工程）において、マスタ基板上に、回路構成に応じた配線を形成し、仕様に応じた回路を含む半導体装置が形成される。メモリを含む回路を有する半導体装置は、基本セルや専用のセルを用いて形成される（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６２−２４８２４９号公報
【特許文献２】特開平６−１９６６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、スタティックランダムアクセスメモリ（ＳＲＡＭ）や不揮発性メモリ（ＲＯＭ）等のメモリを含む半導体装置を容易に作成することが望まれている。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、不揮発性メモリを有する半導体装置であって、前記不揮発性メモリは、複数の基本メモリセルを含み、前記基本メモリセルは、第１導電型であり、第１端子となる拡散層が連続する領域として形成された第１及び第２のトランジスタと、第１端子となる拡散層が連続する領域として形成された第３及び第４のトランジスタを含み、前記第１〜第４のトランジスタの第１端子は低電位配線に接続され、前記第１のトランジスタと前記第３のトランジスタの第２端子は第１のビット線対にそれぞれ接続され、前記第２のトランジスタと前記第４のトランジスタの第２端子は第２のビット線対にそれぞれ接続され、前記第２のトランジスタと前記第４のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続され、前記第１のトランジスタと前記第３のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続される。
【発明の効果】
【０００６】
本発明の一観点によれば、不揮発性メモリを有する半導体装置を容易に作成することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】（ａ）（ｂ）は半導体装置の概略図である。
【図２】マスタ基板におけるチップの概略図である。
【図３】ＳＲＡＭの概略を示すブロック図である。
【図４】ＲＯＭの概略を示すブロック図である。
【図５】ＳＲＡＭのメモリセルの回路図である。
【図６】基本メモリセルのレイアウト図である。
【図７】ＳＲＡＭのメモリセルのレイアウト図である。
【図８】（ａ）〜（ｃ）はＲＯＭプログラムの一例を示す説明図である。
【図９】（ａ）〜（ｄ）はＲＯＭプログラムの一例を示す説明図である。
【図１０】ＲＯＭセルの設定を示す回路図である。
【図１１】ＲＯＭセルの回路図である。
【図１２】ＲＯＭセルのレイアウト図である。
【図１３】（ａ）（ｂ）はカラムセレクタの概略構成を示す説明図である。
【図１４】基本セルのレイアウト図である。
【図１５】カラムセレクタ及びセンスアンプのレイアウト図である。
【図１６】カラムセレクタ及びセンスアンプの回路図である。
【図１７】カラムセレクタ及びセンスアンプのレイアウト図である。
【図１８】カラムセレクタ及びセンスアンプの回路図である。
【図１９】ＳＲＡＭの制御回路及び入出力回路のブロック回路図である。
【図２０】ＲＯＭの制御回路及び出力回路のブロック回路図である。
【図２１】（ａ）〜（ｃ）は各種のメモリセルの回路図である。
【図２２】別のＳＲＡＭの制御回路及び入出力回路のブロック回路図である。
【図２３】別のＲＯＭの制御回路及び出力回路のブロック回路図である。
【発明を実施するための形態】
【０００８】
以下、一実施形態を図１〜図２１にしたがって説明する。
図１（ａ）に示すように、半導体装置１０ａの基板１１ａにはメモリ１２ａが形成されている。このメモリ１２ａは、スタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）である。以後、単にＳＲＡＭと呼ぶ。
【０００９】
図１（ｂ）に示すように、半導体装置１０ｂの基板１１ｂにはメモリ１２ｂが形成されている。このメモリ１２ｂは、不揮発性メモリ（ＲＯＭ：Read Only Memory）である。以後、単にＲＯＭと呼ぶ。
【００１０】
これらの半導体装置１０ａ，１０ｂは、１枚のマスタ基板（例えばウェハ）、又は同一構成の基本メモリセルを含む２枚のマスタ基板により形成される。即ち、半導体装置１０ａ，１０ｂは、互いに同じバルクを含む。そして、ＳＲＡＭ１２ａとＲＯＭ１２ｂは、互いに同じ基本メモリセルを含むバルクを用いて形成されている。
【００１１】
図２に示すように、マスタ基板２０には、例えばチップを形成する領域２１が設定されている。このチップ領域２１内の所定位置に設定された領域２２には、基本メモリセルが形成されている。基本メモリセルは、６個のトランジスタを含む。また、チップ領域２１内であって、領域２２の外側の領域２３には、ロジック回路等を形成するための基本セルが形成されている。基本セルは、２個のトランジスタを含む基本セル（２Ｔｒセル）、４個のトランジスタを含む基本セル（４Ｔｒセル）、８個のトランジスタを含む基本セル（８Ｔｒセル）等を含む。図１（ａ）に示すＳＲＡＭ１２ａは、領域２２内の基本メモリセルを含むメモリセルアレイと、領域２３内の基本セルを含む回路（制御回路，入出力回路、等）を有する。同様に、図１（ｂ）に示すＲＯＭ１２ｂは、領域２２内の基本メモリセルを含むメモリセルアレイと、領域２３内の基本セルを含む回路（制御回路，出力回路、等）を有する。図２には、ＳＲＡＭ１２ａ又はＲＯＭ１２ｂのマクロが形成される領域を破線で示す。このように、１種類のマスタ基板を用いて、ＳＲＡＭ１２ａを含む半導体装置１０ａと、ＲＯＭ１２ｂを含む半導体装置１０ｂが形成される。
【００１２】
次に、ＳＲＡＭ１２ａ，ＲＯＭ１２ｂ，基本メモリセル等の構成を説明する。
先ず、ＳＲＡＭ１２ａの概略構成を説明する。
図３に示すように、ＳＲＡＭ１２ａは、２個のマクロセル３０ａ，３０ｂを有している。両マクロセル３０ａ，３０ｂは互いに同様に構成されている。第１のマクロセル３０ａは、制御回路３１ａと、入出力回路３２ａと、メモリセルアレイ３３ａを含む。メモリセルアレイ３３ａは、複数のメモリセル（以下、ＳＲＡＭセル）ＣＳａを含む。同様に、第２のマクロセル３０ｂは、制御回路３１ｂと、入出力回路３２ｂと、メモリセルアレイ３３ｂを含む。メモリセルアレイ３３ｂは、複数のＳＲＡＭセルＣＳｂを含む。
【００１３】
図３において、メモリセルアレイ３３ａは４列のセル列を含み、各セル列は列方向（ビット線）に沿って配列された８個のＳＲＡＭセルＣＳａを含む。同様に、メモリセルアレイ３３ｂは４列のセル列を含み、各セル列は列方向（ビット線）に沿って配列された８個のＳＲＡＭセルＣＳｂを含む。そして、メモリセルアレイ３３ａのセル列とメモリセルアレイ３３ｂのセル列は行方向（ワード線）に沿って交互に配置されている。
【００１４】
マクロセル３０ａの制御回路３１ａは、アドレス（ロウアドレス）に応じてワード線ＷＬａを駆動する。入出力回路３２ａは、アドレス（カラムアドレス）に応じたビット線ＢＬａを選択する。駆動されたワード線ＷＬａと選択されたビット線ＢＬａに接続されたＳＲＡＭセルＣＳａは、書き込み／読み出しの対象となる。入出力回路３２ａは、書き込み時において、書き込みデータに応じて選択されたビット線ＢＬａの電位を制御する。対象のＳＲＡＭセルＣＳａは、ビット線ＢＬａの電位に応じたデータを記憶する。読み出し時において、入出力回路３２ａは、対象のＳＲＡＭセルＣＳａに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。
【００１５】
同様に、マクロセル３０ｂの制御回路３１ｂは、アドレス（ロウアドレス）に応じてワード線ＷＬｂを駆動する。入出力回路３２ｂは、アドレス（カラムアドレス）に応じたビット線ＢＬｂを選択する。駆動されたワード線ＷＬｂと選択されたビット線ＢＬｂに接続されたＳＲＡＭセルＣＳｂは、書き込み／読み出しの対象となる。入出力回路３２ｂは、書き込み時に、書き込みデータに応じて選択されたビット線ＢＬｂの電位を制御する。対象のＳＲＡＭセルＣＳｂは、ビット線ＢＬｂの電位に応じたデータを記憶する。また、入出力回路３２ｂは、対象のＳＲＡＭセルＣＳｂに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。
【００１６】
ＲＯＭ１２ｂの概略構成を説明する。
図４に示すように、ＲＯＭ１２ｂは、２個のマクロセル４０ａ，４０ｂを有している。両マクロセル４０ａ，４０ｂは互いに同様に構成されている。第１のマクロセル４０ａは、制御回路４１ａと、出力回路４２ａと、メモリセルアレイ４３ａを含む。メモリセルアレイ４３ａは、複数のメモリセル（以下、ＲＯＭセル）ＣＭａを含む。同様に、第２のマクロセル４０ｂは、制御回路４１ｂと、出力回路４２ｂと、メモリセルアレイ４３ｂを含む。メモリセルアレイ４３ｂは、複数のＲＯＭセルＣＭｂを含む。
【００１７】
図４において、メモリセルアレイ４３ａは４列のセル列を含む。各セル列は列方向（ビット線）に沿って配列された８個のＲＯＭセルＳＭａを含む。同様に、メモリセルアレイ４３ｂは４列のセル列を含む。各セル列は列方向（ビット線）に沿って配列された８個のＲＯＭセルＳＭｂを含む。そして、メモリセルアレイ４３ａのセル列とメモリセルアレイ４３ｂのセル列は行方向（ワード線）に沿って交互に配置されている。
【００１８】
マクロセル４０ａの制御回路４１ａは、アドレス（ロウアドレス）に応じてワード線ＷＬａを駆動する。出力回路４２ａは、アドレス（カラムアドレス）に応じたビット線ＢＬａを選択する。駆動されたワード線ＷＬａと選択されたビット線ＢＬａに接続されたＲＯＭセルＣＭａは、読み出しの対象となる。出力回路４２ａは、対象のＲＯＭセルＣＭａに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。
【００１９】
同様に、マクロセル４０ｂの制御回路４１ｂは、アドレス（ロウアドレス）に応じてワード線ＷＬｂを駆動する。出力回路４２ｂは、アドレス（カラムアドレス）に応じたビット線ＢＬｂを選択する。駆動されたワード線ＷＬｂと選択されたビット線ＢＬｂに接続されたＲＯＭセルＣＭｂは、書き込み／読み出しの対象となる。出力回路４２ｂは、対象のＲＯＭセルＣＭｂに記憶されたデータに応じて変化するビット線の電位に応じたデータを出力する。
【００２０】
次に、基板上に形成される基本メモリセルを説明する。
基本メモリセルは複数のトランジスタを含み、これらのトランジスタは、ＳＲＡＭのメモリセルを好適に形成可能に配置されている。したがって、先ず、ＳＲＡＭのメモリセルについて説明する。
【００２１】
図５に示すように、ＳＲＡＭセルＣＳａ０，ＣＳａ１，ＣＳｂ０，ＣＳｂ１は行列状に配列されている。ＳＲＡＭセルＣＳａ０，ＣＳａ１は図３に示すメモリセルアレイ３３ａに含まれ、ＳＲＡＭセルＣＳｂ０，ＣＳｂ１はメモリセルアレイ３３ｂに含まれる。
【００２２】
ＳＲＡＭセルＣＳａ０は、６個のトランジスタＴ１〜Ｔ６を有している。トランジスタＴ１，Ｔ２は第２の導電型のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）であり、トランジスタＴ３〜６は第１の導電型のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）である。
【００２３】
トランジスタＴ１及びトランジスタＴ２のソース端子は高電位電圧ＶＤＤが供給される配線（以下、単に高電位配線ＶＤＤという）に接続されている。トランジスタＴ１のドレイン端子はトランジスタＴ３のドレイン端子に接続され、トランジスタＴ２のドレイン端子はトランジスタＴ４のドレイン端子に接続されている。トランジスタＴ３及びトランジスタＴ４のソース端子は低電位電圧ＶＳＳが供給される配線（以下、単に低電位配線ＶＳＳという）に接続されている。
【００２４】
トランジスタＴ１のゲート端子（制御端子）はトランジスタＴ３のゲート端子と接続され、トランジスタＴ２のゲート端子はトランジスタＴ４のゲート端子に接続されている。
トランジスタＴ１のドレイン端子とトランジスタＴ３のドレイン端子との間の記憶ノードＮ１はトランジスタＴ２及びトランジスタＴ４のゲート端子に接続されている。トランジスタＴ２のドレイン端子とトランジスタＴ４のドレイン端子との間の記憶ノードＮ２はトランジスタＴ１及びトランジスタＴ３のゲート端子に接続されている。
【００２５】
記憶ノードＮ１はトランジスタＴ５の第１端子（ソース端子又はドレイン端子）に接続され、トランジスタＴ５の第２端子（ドレイン端子又はソース端子）はビット線ＢＬａ０に接続されている。記憶ノードＮ２はトランジスタＴ６の第１端子（ソース端子又はドレイン端子）に接続され、トランジスタＴ６の第２端子（ドレイン端子又はソース端子）はビット線ＢＬａ０ｘに接続されている。トランジスタＴ５及びトランジスタＴ６のゲート端子はワード線ＷＬａ０に接続されている。
【００２６】
ビット線対ＢＬａ０，ＢＬａ０ｘは、データ読み出し時に高電位電圧ＶＤＤにプリチャージされる。そして、ワード線ＷＬの電位に応じてトランジスタＴ５及びトランジスタＴ６がオンすると、ビット線対ＢＬａ０，ＢＬａ０ｘの電位は、記憶ノードＮ１，Ｎ２の電位に応じて変化する。例えば、ノードＮ１が高電位電圧ＶＤＤレベル（Ｈレベル）、ノードＮ２が低電位電圧ＶＳＳレベル（Ｌレベル）のとき、トランジスタＴ１，Ｔ４はオンし、トランジスタＴ２，Ｔ３はオフする。オンしたトランジスタＴ１により、ビット線ＢＬａ０の電位はＨレベルに保持される。一方、オンしたトランジスタＴ４は、ビット線ＢＬａ０ｘをＬレベルへと変化させる。このような動作により、ＳＲＡＭセルＣＳａ０に記憶されたデータに応じてビット線対ＢＬａ０，ＢＬａ０ｘの電位が変化する。
【００２７】
各ＳＲＡＭセルＣＳａ１，ＣＳｂ０，ＣＳｂ１は、ＳＲＡＭセルＣＳａ０と同様に、トランジスタＴ１〜Ｔ６を有している。ＳＲＡＭセルＣＳａ１において、トランジスタＴ５の第２端子はビット線ＢＬａ０に接続され、トランジスタＴ６の第２端子は反転ビット線ＢＬａ０ｘに接続され、トランジスタＴ５，Ｔ６のゲート端子はワード線ＷＬａ１に接続されている。ＳＲＡＭセルＣＳｂ０において、トランジスタＴ５の第２端子はビット線ＢＬｂ０に接続され、トランジスタＴ６の第２端子は反転ビット線ＢＬｂ０ｘに接続され、トランジスタＴ５，Ｔ６のゲート端子はワード線ＷＬｂ０に接続されている。ＳＲＡＭセルＣＳｂ１において、トランジスタＴ５の第２端子はビット線ＢＬｂ０に接続され、トランジスタＴ６の第２端子は反転ビット線ＢＬｂ０ｘに接続され、トランジスタＴ５，Ｔ６のゲート端子はワード線ＷＬｂ１に接続されている。
【００２８】
なお、トランジスタＴ１，Ｔ２は負荷トランジスタ、トランジスタＴ３，Ｔ４はドライブトランジスタ、トランジスタＴ５，Ｔ６はトランスファトランジスタと呼ばれる。以降の説明において、各トランジスタＴ１〜Ｔ６を区別するためにこれらの名称を用いることがある。
【００２９】
次に、基本メモリセルを説明する。
図６に示すように、複数（図６において４個）の基本メモリセルＢＭは、行列状（マトリックス状）に配置される。個々の基本メモリセルＢＭを区別する場合に、それぞれの符号をＢＭ００，ＢＭ０１，ＢＭ１０，ＢＭ１１とする。列方向（図６において上下方向）に隣接する基本メモリセルＢＭ００，ＢＭ０１（ＢＭ１０，ＢＭ１１）は、互いに鏡面対称に配置されている。図３，図４に示すメモリセルアレイ３３ａ，３３ｂ，４３ａ，４３ｂは、図６に示すように配列された複数の基本メモリセルＢＭ（ＢＭ００〜ＢＭ１１）に対して配線等を付加することにより形成される。各基本メモリセルＢＭ００〜ＢＭ１１は同様に配置されているため、図６において左下の基本メモリセルＢＭ００について説明する。
【００３０】
基本メモリセルＢＭ００は、６個のトランジスタＴ１〜Ｔ６を含む。なお、図６における一点鎖線は、基本メモリセルＢＭ００に含まれる素子を便宜上区分けするために記載したものである。
【００３１】
各トランジスタＴ１〜Ｔ６は、ゲート配線Ｇ１〜Ｇ６と、そのゲート配線を挟むように形成される２個の拡散層（拡散領域）Ｄ１ｂ〜Ｄ６ｂ、Ｄ１ｃ〜Ｄ６ｃを有している。各ゲート配線Ｇ１〜Ｇ６は例えば多結晶シリコン（ポリシリコン）である。トランジスタＴ１，Ｔ２の拡散層Ｄ１ａ，Ｄ１ｂ，Ｄ２ａ，Ｄ２ｂは、半導体基板に例えばホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物（アクセプタ）を添加したＰ型導電領域である。トランジスタＴ３〜Ｔ６の拡散層Ｄ３ａ，Ｄ３ｂ〜Ｄ６ａ，Ｄ６ｂは、半導体基板に例えばリン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）等の不純物（ドナー）を添加したＮ型導電領域である。
【００３２】
トランジスタＴ１のゲート端子Ｇ１とトランジスタＴ３のゲート端子Ｇ３は１つの直線に沿って延びるように形成され、互いに接続されている。そして、両トランジスタＴ１，Ｔ３のゲート端子Ｇ１，Ｇ３の間にはコンタクトＣ１が形成されている。図５に示すように、ＰＭＯＳトランジスタであるトランジスタＴ１と、ＮＭＯＳトランジスタであるトランジスタＴ３は、ゲート端子とドレイン端子が互いに接続されてインバータ回路になる。したがって、両トランジスタＴ１，Ｔ３のゲート端子を１つの配線層内で互いに接続した状態で形成することで、配線等を形成するための領域や手間（設計工程、製造工程）等を省くことができる。また、コンタクトＣ１を形成することで、両トランジスタＴ１，Ｔ３のゲート端子を他の素子等に容易に接続することが可能となる。なお、トランジスタＴ２のゲート端子Ｇ２とトランジスタＴ４のゲート端子Ｇ４も同様である。
【００３３】
トランジスタＴ１の拡散層Ｄ１ｂは、隣接して形成される基本メモリセル（図示略）に含まれるトランジスタの拡散層と連続する領域として形成される。同様に、トランジスタＴ２の拡散層Ｄ２ｂは、隣接して形成される基本メモリセルＢＭ０１に含まれるトランジスタの拡散層と連続する領域として形成される。図５に示すように、トランジスタＴ１，Ｔ２のソース端子は高電位配線ＶＤＤに接続されている。このソース端子と高電位配線ＶＤＤの接続関係は、他のメモリセルにおいても同様である。したがって、図３に示すＳＲＡＭ１２ａを形成するために、隣接して配置された基本メモリセルＢＭ（ＢＭ００，ＢＭ０１）において、トランジスタＴ１，Ｔ２の拡散層Ｄ１ｂ，Ｄ２ｂを、連続する領域として形成する。
【００３４】
ＰＭＯＳトランジスタは、半導体基板（例えば、Ｐ型シリコン基板）に形成されたウェル領域（例えば、Ｎ型のウェル領域）に形成される。したがって、各基本メモリセルＢＭ００〜ＢＭ１１のＰＭＯＳトランジスタに対応してウェル領域を形成することは、基本メモリセルＢＭ００〜ＢＭ１１の占有面積の増大や、基本メモリセルＢＭの配置間隔の拡大を招く。つまり、隣接する基本メモリセルＢＭ００〜ＢＭ１１のそれぞれに含まれるトランジスタＴ１，Ｔ２を、それぞれ１つのウェル領域に形成することで、メモリセルアレイの面積増大を抑制する。また、トランジスタＴ１，Ｔ２の拡散層Ｄ１ｂ、Ｄ２ｂを連続する領域として形成することで、両トランジスタＴ１，Ｔ２のソース端子を高電位配線ＶＤＤに容易に接続することができ、配線等を形成するための領域や手間（設計工程、製造工程）等を省くことができる。
【００３５】
トランジスタＴ３の拡散層Ｄ３ａ，Ｄ３ｂと、トランジスタＴ５の拡散層Ｄ５ａ，Ｄ５ｂは、両トランジスタＴ３，Ｔ５のゲート端子Ｇ３，Ｇ５と直交する１つの直線に沿って配列されている。また、トランジスタＴ３の拡散層Ｄ３ｂと、トランジスタＴ５の拡散層Ｄ５ａは、連続する領域として形成されている。同じ導電型のトランジスタＴ３，Ｔ５の拡散層Ｄ３ｂ，Ｄ５ａを連続的に形成することは、メモリセルアレイの面積増大を抑制する。即ち、メモリセルに含まれる個々のトランジスタを独立して形成しようとすると、メモリセルの大きさを大きくしたり、メモリセルの配置間隔を広くしたりするからである。なお、同様に、トランジスタＴ４の拡散層Ｄ４ｂと、トランジスタＴ６の拡散層Ｄ６ａも連続して形成される。
【００３６】
なお、トランジスタＴ３の拡散層Ｄ３ａと、トランジスタＴ５の拡散層Ｄ５ｂは、同様の理由により、隣接する基本メモリセルＢＭ００〜ＢＭ１１の拡散層と連続する領域となるように形成される。図５に示すように、各ＳＲＡＭセルＣＳａ０，ＣＳａ１において、トランスファトランジスタＴ３の第２端子はビット線ＢＬａ０に接続され、トランスファトランジスタＴ６の第２端子は反転ビット線ＢＬａ０ｘに接続されている。また、各ＳＲＡＭセルＣＳａ０，ＣＳａ１のドライブトランジスタＴ３，Ｔ４のソース端子は低電位配線ＶＳＳに接続されている。したがって、隣接配置された２つのＳＲＡＭセルＣＳａ０，ＣＳａ１それぞれに含まれるドライブトランジスタＴ３の拡散層Ｄ３ａは連続して形成され、ドライブトランジスタＴ４の拡散層Ｄ４ａは連続して形成される。
【００３７】
図７に示すように、ＳＲＡＭセルＣＳａ０は、上記の基本メモリセルＢＭ００と、基本メモリセルＢＭ００に対応して形成された配線等を含む。同様に、ＳＲＡＭセルＣＳａ１，ＣＳｂ０，ＣＳｂ１は、上記の基本メモリセルＢＭ０１，ＢＭ１０，ＢＭ１１と、基本メモリセルＢＭ０１，ＢＭ１０，ＢＭ１１に対応して形成された配線等を含む。基本メモリセルＢＭ００〜ＢＭ１１に対して配置される配線やコンタクトは、図３に示すマクロセル３０ａ，３０ｂを形成するためのデータに設定されている。
【００３８】
次に、ＲＯＭの設定について説明する。
（比較例のＲＯＭの設定）
ＲＯＭのデータは、データプログラムにしたがって、設定される。データプログラムは、設計装置（例えば、ＣＡＤ（Computer Aided Design ）システム）により実行される。設計装置は、ＲＯＭに設定するデータとデータプログラムにしたがってＲＯＭを形成するためのデータ（例えば、配線層を形成するためのマスクデータ）を生成する。
【００３９】
図８（ａ）（ｂ）は、データプログラムにより設定されるＲＯＭセルの一例を示す。
トランジスタ（図ではＮＭＯＳトランジスタ）のドレイン端子を、ビット線ＢＬに接続又は未接続とする。トランジスタのゲート端子はワード線ＷＬに接続され、トランジスタのソース端子は低電位配線ＶＳＳに接続される。図８（ａ）に示すように、ビット線ＢＬに接続されたトランジスタは、ワード線ＷＬの活性化（ワード線ＷＬの電位をトランジスタをオンする電位に上昇させること）に応答してオンし、高電位電圧ＶＤＤレベルにプリチャージされたビット線ＢＬの電位を低下させる。一方、図８（ｂ）に示すように、トランジスタに接続されていないビット線ＢＬの電位は、低下しない。このようなビット線ＢＬの電位に応じて、「０」又は「１」のデータが出力される。
【００４０】
しかし、上記のデータプログラムを、図６に示す基本メモリセルＢＭ００〜ＢＭ１１に適用することができない。例えば、基本メモリセルＢＭ００，ＢＭ０１において、基本メモリセルＢＭ００に含まれるトランジスタＴ５の拡散層Ｄ５ｂと、隣接する基本メモリセルＢＭ０１に含まれるトランジスタの拡散層は、互いに連続する領域として形成される。したがって、図８（ｃ）に示すように、個々のトランジスタＴ５の第２端子を、ビット線ＢＬに対して接続／未接続とすることができない。つまり、各基本メモリセルＢＭ００，ＢＭ０１のトランジスタＴ５に、異なる論理値のデータを設定することができない。なお、基本メモリセルＢＭ００〜ＢＭ１１に含まれるトランジスタＴ３についても同様に適用することができない。
【００４１】
図９（ａ）（ｂ）は、別のデータプログラムにより設定されるＲＯＭセルを示す。
トランジスタのソース端子を、低電位配線ＶＳＳに接続するか、未接続とする。トランジスタのドレイン端子はビット線ＢＬに接続され、トランジスタのゲート端子はワード線ＷＬに接続される。図９（ａ）に示すように、ソース端子が低電位配線ＶＳＳに接続されたトランジスタは、ワード線ＷＬの活性化に応答してオンし、高電位電圧ＶＤＤレベルにプリチャージされたビット線ＢＬの電位を低下させる。一方、図９（ｂ）に示すように、ソース端子が未接続のトランジスタの場合、ワード線ＷＬの活性化に応答してトランジスタがオンしてもビット線ＢＬの電荷を放電する経路が形成されないため、ビット線ＢＬの電位は、低下しない。このようなビット線ＢＬの電位に応じて、「０」又は「１」のデータが出力される。
【００４２】
このプログラムデータは、例えば、図６に示す基本メモリセルＢＭ００〜ＢＭ１１に含まれるトランジスタＴ５，Ｔ６に対して適用が可能である。図５を参照して説明すると、例えば、トランジスタＴ５の第１端子が接続されるノードＮ１を、図９（ａ）に示すように低電位配線ＶＳＳに接続するか、図９（ｂ）に示すように未接続（フローティング）とする。しかし、このような設定では、各基本メモリセルＢＭ００〜ＢＭ１１にそれぞれ１ビットのＲＯＭデータを設定することしかできない。このため、基板上に形成された基本メモリセルＢＭの数より多くの容量（記憶ビット数）のＲＯＭを形成することは難しい。
【００４３】
なお、図６に示すように、上記の基本メモリセルＢＭ００〜ＢＭ１１は、ＰＭＯＳトランジスタＴ１．Ｔ２とＮＭＯＳトランジスタＴ３〜Ｔ６を含む。したがって、記憶容量を多くするために、トランジスタＴ５，Ｔ６と、例えばトランジスタＴ３，Ｔ４にそれぞれ１ビットのデータを設定することが考えられる。しかし、図６に示すように、トランジスタＴ３の拡散層Ｄ３ｂとトランジスタＴ５の拡散層Ｄ５ａは連続する領域として形成されている。したがって、図９（ｃ）に示すように、トランジスタＴ３のドレイン端子と、トランジスタＴ５の第１端子を、低電位配線ＶＳＳに接続することや、図９（ｄ）に示すように、未接続とすることとなる。このため、トランジスタＴ３と、トランジスタＴ５のそれぞれに異なる論理値のデータを設定することができない。図６に示すトランジスタＴ４，Ｔ６についても同様である。なお、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート端子はＮＭＯＳトランジスタＴ３，Ｔ４のゲート端子と接続されているため、相補的にオンオフしてしまうため、ＲＯＭセルに使用することはできない。
【００４４】
なお、基本メモリセルＢＭ００〜ＢＭ１１に含まれる２つのトランジスタＴ５，Ｔ６のそれぞれに１ビットのデータを設定することが考えられる。しかし、この場合には、トランジスタＴ５のデータとトランジスタＴ６のデータを別々に読み出す必要がある。つまり、ビット線と反転ビット線をカラムセレクタにより別々に選択可能な構成とする必要がある。また、ビット線対に接続されたセンスアンプを使用することができないため、ビット線と反転ビット線のそれぞれの電位に応じたデータを出力するための回路が必要となる。また、これらの回路を制御する回路が必要となる。
【００４５】
（本実施形態におけるＲＯＭの設定）
本実施形態におけるデータプログラムを実行する設計装置は、図６に示す基本メモリセルＢＭ００〜ＢＭ１１に対し、次のように配線等を設定する。この設定により、図４に示すＲＯＭ１２ｂは、図１０に示すＲＯＭセルＣＭａ０〜ＣＭｂ１を含む。
【００４６】
（Ａ）トランジスタＴ３の拡散層Ｄ３ｂとトランジスタＴ５の拡散層Ｄ５ａを低電位配線ＶＳＳに接続する。つまり、図１０に示すように、トランジスタＴ３のドレイン端子とトランジスタＴ５の第１端子の間の接続点（ノード）を低電位配線ＶＳＳに接続する。なお、図１０において、逆三角形は、低電位配線ＶＳＳへの接続を示す。同様に、トランジスタＴ４の拡散層Ｄ４ｂとトランジスタＴ６の拡散層Ｄ６ａ（図６参照）を低電位配線ＶＳＳに接続する。つまり、図１０に示すトランジスタＴ４のドレイン端子とトランジスタＴ６の第１端子の間の接続点（ノード）を低電位配線ＶＳＳに接続する。
【００４７】
（Ｂ）基本メモリセルＢＭ００〜ＢＭ１１の列毎に２対のビット線を形成する。トランジスタＴ３，Ｔ４のソース端子を、第１のビット線対（例えば、偶数番目のビット線対）に接続し、トランジスタＴ５，Ｔ６の第２端子を、第２のビット線対（例えば、奇数番目のビット線対）に接続する。例えば、図１０に示すように、ＲＯＭセルＣＭａ０，ＣＭａ１において、トランジスタＴ３のソース端子はビット線ＢＬａ０に接続され、トランジスタＴ４のソース端子は反転ビット線ＢＬａ０ｘに接続される。トランジスタＴ５の第２端子はビット線ＢＬａ１に接続され、トランジスタＴ６のソース端子は反転ビット線ＢＬａ１ｘに接続される。同様に、ＲＯＭセルＣＭｂ０，ＣＭｂ１において、トランジスタＴ３のソース端子はビット線ＢＬｂ０に接続され、トランジスタＴ４のソース端子は反転ビット線ＢＬｂ０ｘに接続される。トランジスタＴ５の第２端子はビット線ＢＬｂ１に接続され、トランジスタＴ６のソース端子は反転ビット線ＢＬｂ１ｘに接続される。
【００４８】
（Ｃ）第１のデータにしたがって、トランジスタＴ３，Ｔ４のうち、何れか一方のゲート端子をワード線ＷＬに接続し、何れか他方のゲート端子を低電位配線ＶＳＳに接続する。同様に、第２のデータにしたがって、トランジスタＴ５，Ｔ６のうち、何れか一方のゲート端子をワード線ＷＬに接続し、何れか他方のゲート端子を低電位配線ＶＳＳに接続する。例えば、図１０に示すように、ＲＯＭセルＣＭａ０において、トランジスタＴ３のゲート端子は低電位配線ＶＳＳに接続され、トランジスタＴ４のゲート端子はワード線ＷＬａ０に接続される。トランジスタＴ５のゲート端子は低電位配線ＶＳＳに接続され、トランジスタＴ６のゲート端子はワード線ＷＬａ０に接続される。同様に、ＲＯＭセルＣＭａ１において、トランジスタＴ３のゲート端子は低電位配線ＶＳＳに接続され、トランジスタＴ４のゲート端子はワード線ＷＬａ１に接続される。トランジスタＴ５のゲート端子はワード線ＷＬａ１に接続され、トランジスタＴ６のゲート端子は低電位配線ＶＳＳに接続される。
【００４９】
図１０に示されるＲＯＭセルＣＭａ０，ＣＭａ１は、図１１に示すように表すことができる。この回路図は、ＲＯＭセルＣＭａ０、ＣＭａ１にそれぞれ記憶される２つのデータに対応してトランジスタを示すものである。即ち、ＲＯＭセルＣＭａ０は、２つのＲＯＭセルＣＭａ００，ＣＭａ０１を含む。ＲＯＭセルＣＭａ１は、２つのＲＯＭセルＣＭａ１０，ＣＭａ１１を含む。なお、図１０に示すＰＭＯＳトランジスタＴ１，Ｔ２は、ＲＯＭとしての動作に係わらないため、省略している。
【００５０】
ＲＯＭセルＣＭａ００は、トランジスタＴ５，Ｔ６を含む。トランジスタＴ５のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ１に接続されている。トランジスタＴ６のゲート端子はワード線ＷＬａ０に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ１ｘに接続されている。ＲＯＭセルＣＭａ０１は、トランジスタＴ３，Ｔ４を含む。トランジスタＴ３のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ０に接続されている。トランジスタＴ４のゲート端子はワード線ＷＬａ０に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ０ｘに接続されている。
【００５１】
ＲＯＭセルＣＭａ１０は、トランジスタＴ５，Ｔ６を含む。トランジスタＴ５のゲート端子はワード線ＷＬａ１に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ１に接続されている。トランジスタＴ６のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ１ｘに接続されている。ＲＯＭセルＣＭａ１１は、トランジスタＴ３，Ｔ４を含む。トランジスタＴ３のゲート端子及びソース端子は低電位配線ＶＳＳに接続され、ドレイン端子はビット線ＢＬａ０に接続されている。トランジスタＴ４のゲート端子はワード線ＷＬａ０に接続され、ソース端子は低電位配線ＶＳＳに接続され、ドレイン端子は反転ビット線ＢＬａ０ｘに接続されている。
【００５２】
次に、ＲＯＭセルＣＭａ０（ＣＭａ００，ＣＭａ０１）の動作を説明する。
ゲート端子がワード線ＷＬａ０に接続されたトランジスタＴ６は、ワード線ＷＬａ０の活性化に応答してオンする。オンしたトランジスタＴ６は、高電位電圧ＶＤＤレベルにプリチャージされた反転ビット線ＢＬａ１ｘを低電位配線ＶＳＳに接続する。これにより、反転ビット線ＢＬａ１ｘの電位が低下する。一方、トランジスタＴ５は、ゲート端子が低電位配線ＶＳＳに接続されているため、オフしている。したがって、ビット線ＢＬａ１の電位と反転ビット線ＢＬａ１ｘの電位に差が生じる。このビット線対ＢＬａ１，ＢＬａ１ｘの電位差は、後述するセンスアンプにより増幅される。そして、ビット線対ＢＬａ１，ＢＬａ１ｘの電位差に応じた論理値のデータが出力される。
【００５３】
同様に、ゲート端子がワード線ＷＬａ０に接続されたトランジスタＴ４は、ワード線ＷＬａ０の活性化に応答してオンする。オンしたトランジスタＴ４は、高電位電圧ＶＤＤレベルにプリチャージされたビット線ＢＬａ０を低電位配線ＶＳＳに接続する。これにより、ビット線ＢＬａ０の電位が低下する。一方、トランジスタＴ３は、ゲート端子が低電位配線ＶＳＳに接続されているため、オフしている。したがって、ビット線ＢＬａ０の電位と反転ビット線ＢＬａ０ｘの電位に差が生じる。このビット線対ＢＬａ０，ＢＬａ０ｘの電位差は、後述するセンスアンプにより増幅される。そして、ビット線対ＢＬａ０，ＢＬａ０ｘの電位差に応じた論理値のデータが出力される。
【００５４】
このように、１ビットのＳＲＡＭセル（例えば、図５に示すＳＲＡＭセルＣＳ００）を形成可能な基本メモリセルＢＭ００を用いて、２ビットのＲＯＭセルＣＭａ００，ＣＭａ０１を形成することができる。したがって、ＳＲＡＭ１２ａの記憶容量に対して２倍の記憶容量のＲＯＭ１２ｂを形成することができる。
【００５５】
図１２に示すように、ＲＯＭセルＣＭａ０は、図６に示す基本メモリセルＢＭ００と、基本メモリセルＢＭ００に対応して形成される配線等を含む。同様に、ＲＯＭセルＣＭａ１，ＣＭｂ０，ＣＭｂ１は、図６に示す基本メモリセルＢＭ０１，ＢＭ１０，ＢＭ１１と、それらに対応して形成される配線等を含む。なお、図１２に示す配線，コンタクト等は、図４に示すマクロセル４０ａ，４０ｂを形成するためのデータ（マクロデータ）により生成されるものである。図１（ｂ）に示す半導体装置１０ｂは、図１２に示す配線，コンタクト等と、上記のデータプログラムによって生成される配線，コンタクト等を含む。
【００５６】
次に、図３に示すＳＲＡＭ１２ａの入出力回路３２ａ，３２ｂの概略を説明する。なお、入出力回路３２ａ，３２ｂは互いに同じ構成であるため、入出力回路３２ａについて説明する。
【００５７】
図１３（ａ）に示すように、ＳＲＡＭセルＣＳａ０，ＣＳａ１はビット線対ＢＬａ０，ＢＬａ０ｘを介して入出力回路３２ａに接続されている。入出力回路３２ａは、カラムセレクタ５１、センスアンプ５２、ライトアンプ５３を有している。なお、図１３（ａ）は、一対のビット線ＢＬａ０，ＢＬａ０ｘに対する回路を示す。
【００５８】
カラムセレクタ５１は、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂと、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを有している。ＰＭＯＳトランジスタＴＰ０ａの第１端子はビット線ＢＬａ０に接続され、トランジスタＴＰ０ａの第２端子はリード用データ線ＲＤＬに接続されている。同様に、ＰＭＯＳトランジスタＴＰ０ｂの第１端子は反転ビット線ＢＬａ０ｘに接続され、ＰＭＯＳトランジスタＴＰ０ｂの第２端子はリード用反転データ線ＲＤＬｘに接続されている。ＮＭＯＳトランジスタＴＮ０ａの第１端子はビット線ＢＬａ０に接続され、ＮＭＯＳトランジスタＴＮ０ａの第２端子はライト用データ線ＷＤＬに接続されている。同様に、ＮＭＯＳトランジスタＴＮ０ｂの第１端子は反転ビット線ＢＬａ０ｘに接続され、ＮＭＯＳトランジスタＴＮ０ｂの第２端子はライト用反転データ線ＷＤＬｘに接続されている。
【００５９】
ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子にはリード用カラム選択信号ＲＣ０が供給される。ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂは、選択信号ＲＣ０に応答してオンオフし、ビット線対ＢＬａ０，ＢＬａ０ｘとリード用データ線対ＲＤＬ，ＲＤＬｘを接離する。同様に、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子にはライト用カラム選択信号ＷＣ０が供給される。ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは、選択信号ＷＣ０に応答してオンオフし、ビット線対ＢＬａ０，ＢＬａ０ｘとライト用データ線対ＷＤＬ，ＷＤＬｘを接離する。
【００６０】
センスアンプ５２は、リード用データ線対ＲＤＬ，ＲＤＬｘに接続されている。センスアンプ５２はデータの読み出し時に活性化される。ライトアンプ５３は、ライト用データ線対ＷＤＬ，ＷＤＬｘに接続されている。ライトアンプ５３はデータの書き込み時に活性化される。
【００６１】
（データの読み出し）
例えばワード線ＷＬ０が活性化されると、ビット線対ＢＬａ０，ＢＬａ０ｘの電位は、ＳＲＡＭセルＣＳａ０に記憶（保持）されたデータに応じて変化する。例えば、ＳＲＡＭセルＣＳａ０に「０」データが記憶されている場合、トランジスタＴ１，Ｔ４がオンし、トランジスタＴ２，Ｔ３がオフしている。ワード線ＷＬ０の活性化によりトランジスタＴ５，Ｔ６がオンすると、トランジスタＴ４は反転ビット線ＢＬａ０ｘを低電位配線ＶＳＳに接続する。したがって、プリチャージによって反転ビット線ＢＬａ０ｘに蓄積された電荷は、トランジスタＴ４を介して低電位配線ＶＳＳに放電され、反転ビット線ＢＬａ０ｘの電位はプリチャージレベル（高電位電圧ＶＤＤレベル）から低下する。
【００６２】
ビット線対ＢＬａ０，ＢＬａ０ｘは、リード用カラム選択信号ＲＣ０に応答してオンしたＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂにより、リード用データ線対ＲＤＬ，ＲＤＬｘに接続される。リード用データ線対ＲＤＬ，ＲＤＬｘの電位は、接続されるビット線対ＢＬａ０，ＢＬａ０ｘの電位に応じて変化する。センスアンプ５２は、リード用データ線対ＲＤＬ，ＲＤＬｘの電位差を増幅し、その電位差に応じたレベルのデータ信号ＤＯを出力する。
【００６３】
（データの書き込み）
ライトアンプ５３は、外部から入力されるデータ信号ＤＩに応じて、ライト用データ線対ＷＤＬ，ＷＤＬｘの電位を、高電位電圧ＶＤＤレベルと低電位電圧ＶＳＳレベルとに相補的に変化させる。
【００６４】
ライト用データ線対ＷＤＬ，ＷＤＬｘは、ライト用カラム選択信号ＷＣ０に応答してオンしたＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂにより、ビット線対ＢＬａ０，ＢＬａ０ｘに接続される。ビット線対ＢＬａ０，ＢＬａ０ｘの電位は、ライト用データ線対ＷＤＬ，ＷＤＬｘの電位に応じて変化する。
【００６５】
例えば、ワード線ＷＬ１が活性化されると、ＳＲＡＭセルＣＳａ１のトランジスタＴ５，Ｔ６がオンする。そして、トランジスタＴ１とトランジスタＴ３の間のノードの電位と、トランジスタＴ２とトランジスタＴ４の間のノードの電位は、ビット線対ＢＬａ０，ＢＬａ０ｘの電位、つまりデータ信号ＤＩの論理値に応じて変化する。これにより、データＤＩがＳＲＡＭセルＣＳａ１に記憶される。
【００６６】
カラムセレクタ５１に含まれるＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂ及びＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは、例えば、図１４に示す基本セルＢＣを用いて形成される。この基本セルＢＣは、ゲート配線７１〜７４と、拡散層８１〜８６を含む。ゲート配線７１〜７４は例えば多結晶シリコン（ポリシリコン）である。拡散層８１〜８３はＰ型導電領域であり、拡散層８４〜８６はＮ型導電領域である。ゲート配線７１と拡散層８１，８２は第１のＰＭＯＳトランジスタとなり、ゲート配線７２と拡散層８２，８３は第２のＰＭＯＳトランジスタとなる。同様に、ゲート配線７３と拡散層８４，８５は第１のＮＭＯＳトランジスタとなり、ゲート配線７４と拡散層８５，８６は第２のＮＭＯＳトランジスタとなる。例えば、ナンド回路やオア回路などの論理回路は、１つ又は複数の基本セルＢＣに含まれるゲート配線，拡散層を配線等により互いに接続することによって形成される。
【００６７】
上記したように、ＳＲＡＭ１２ａにおいて、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂはリード動作に用いられ、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂはライト動作に用いられる。これは、各トランジスタＴＰ０ａ，ＴＰ０ｂ，ＴＮ０ａ，ＴＮ０ｂの特性によるものである。データを読み出すとき、ビット線対ＢＬａ０，ＢＬａ０ｘとデータ線対ＤＬ，ＤＬｘはそれぞれ所定の電位（例えば高電位電圧ＶＤＤレベル）にプリチャージされる。例えば、ＮＭＯＳトランジスタをビット線ＢＬａ０とリード用データ線ＲＤＬの間に接続した場合、このＮＭＯＳトランジスタは、ビット線ＢＬａ０の電位が、プリチャージレベルからＮＭＯＳトランジスタのしきい値以上低下しないとオンしない。一方、ビット線ＢＬａとリード用データ線ＲＤＬの間に接続されたＰＭＯＳトランジスタＴＰ０ａは、ビット線ＢＬａ０及びリード用データ線ＲＤＬの電位がプリチャージレベルのときにゲート端子電圧を例えば低電位電圧ＶＳＳレベルとすることによりオンする。したがって、ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタと比べ、リード用データ線対ＲＤＬ，ＲＤＬｘにビット線対ＢＬａ０，ＢＬａ０ｘの電位に応じた電位変化が生じるまでの時間が短い。
【００６８】
次に、ＲＯＭ１２ｂの出力回路４２ａの概略を説明する。
図１３（ｂ）に示すように、ＲＯＭセルＣＭａ０は、トランジスタＴ５，Ｔ６を含むＲＯＭセルＣＭａ００と、トランジスタＴ３，Ｔ４を含むＲＯＭセルＣＭａ０１を有している。同様に、ＲＯＭセルＣＭａ１は、トランジスタＴ５，Ｔ６を含むＲＯＭセルＣＭａ１０と、トランジスタＴ３，Ｔ４を含むＲＯＭセルＣＭａ１１を有している。ＲＯＭセルＣＭａ０１，ＣＭａ１１はビット線対ＢＬａ０，ＢＬａ０ｘを介して出力回路４２ａに接続され、ＲＯＭセルＣＭａ００，ＣＭａ１０はビット線対ＢＬａ１，ＢＬａ１ｘを介して出力回路４２ａに接続されている。
【００６９】
出力回路４２ａは、カラムセレクタ６１とセンスアンプ６２を有している。
カラムセレクタ６１は、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂとＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを有している。ＮＭＯＳトランジスタＴＮ０ａの第１端子は第１のビット線ＢＬａ０に接続され、トランジスタＴＮ０ａの第２端子はデータ線ＤＬに接続されている。同様に、ＮＭＯＳトランジスタＴＮ０ｂの第１端子は第１の反転ビット線ＢＬａ０ｘに接続され、トランジスタＴＮ０ｂの第２端子は反転データ線ＤＬｘに接続されている。ＰＭＯＳトランジスタＴＰ０ａの第１端子は第２のビット線ＢＬａ１に接続され、トランジスタＴＰ０ａの第２端子はデータ線ＤＬに接続されている。同様に、ＰＭＯＳトランジスタＴＰ０ｂの第１端子は第２の反転ビット線ＢＬａ１ｘに接続され、トランジスタＴＰ０ｂの第２端子は反転データ線ＤＬｘに接続されている。
【００７０】
ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子には第１のカラム選択信号ＲＣ０が供給される。ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは、第１のカラム選択信号ＲＣ０に応答してオンオフし、第１のビット線対ＢＬａ０，ＢＬａ０ｘとデータ線対ＤＬ，ＤＬｘを接離する。同様に、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子には第２のカラム選択信号ＲＣ１が供給される。ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂは、第２のカラム選択信号ＲＣ１に応答してオンオフし、第２のビット線対ＢＬａ１，ＢＬａ１ｘとデータ線対ＤＬ，ＤＬｘを接離する。
【００７１】
センスアンプ６２は、データ線対ＤＬ，ＤＬｘに接続されている。センスアンプ６２はデータの読み出し時に活性化される。
例えばワード線ＷＬ０が活性化されると、第１のビット線対ＢＬａ０，ＢＬａ０ｘの電位は、ＲＯＭセルＣＭａ００に設定されたデータに応じて変化する。同様に、第２のビット線対ＢＬａ１，ＢＬａ１ｘの電位は、ＲＯＭセルＣＭａ０１に設定された電位に応じて変化する。図１３（ｂ）に示す設定の場合、活性化したワード線ＷＬ０によってオンしたトランジスタＴ３，Ｔ６により、第１のビット線ＢＬａ０と第２の反転ビット線ＢＬａ１ｘの電位がプリチャージレベルから低下する。
【００７２】
例えば第１のカラム選択信号ＲＣ０が活性化すると、第１のカラム選択信号ＲＣ０に応答してオンしたＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂにより、第１のビット線対ＢＬａ０，ＢＬａ０ｘとデータ線対ＤＬ，ＤＬｘが互いに接続される。
【００７３】
データ線対ＤＬ，ＤＬｘの電位は、接続されるビット線対ＢＬａ０，ＢＬａ０ｘの電位に応じて変化する。センスアンプ６２は、データ線対ＤＬ，ＤＬｘの電位差を増幅し、その電位差に応じたレベルのデータ信号ＤＯを出力する。
【００７４】
図１３（ａ）に示すＳＲＡＭ１２ａの場合、データ保持特性のために、トランジスタＴ５，Ｔ６と比べてトランジスタＴ３，Ｔ４の駆動能力が大きく形成される。一般的に、ＭＯＳトランジスタの駆動能力は、ゲート長が長いほど、ゲート幅が狭いほど、小さい。言い換えると、ＭＯＳトランジスタの駆動能力は、ゲート長が短いほど、ゲート幅が広いほど、大きい。つまり、トランジスタＴ３，Ｔ４は、トランジスタＴ５，Ｔ６と比べ、ゲート長を短くすることとゲート幅を広くすることの少なくとも一方が設定される。
【００７５】
図１３（ｂ）に示すＲＯＭセルＣＭａ０，ＣＭａ１に含まれるトランジスタＴ１〜Ｔ６は、図１３（ａ）に示すＳＲＡＭセルＣＳａ０，ＣＳａ１に含まれるトランジスタＴ１〜Ｔ６と同じ形状に形成されている。したがって、トランジスタＴ３がオンしてから、ビット線ＢＬａ０の電荷を放電して低電位電圧ＶＳＳレベルとするまでに要する時間（放電時間）は、トランジスタＴ６の放電時間よりも短い。つまり、トランジスタＴ３は、トランジスタＴ６による反転ビット線ＢＬａ１ｘの電位変化よりも早く、ビット線ＢＬａ０の電位を変化させる。
【００７６】
第１のビット線対ＢＬａ０，ＢＬａ０ｘは、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂによりデータ線対ＤＬ，ＤＬｘに接続される。第２のビット線対ＢＬａ１，ＢＬａ１ｘは、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂによりデータ線対ＤＬ，ＤＬｘに接続される。ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂによりデータ線対ＤＬ，ＤＬｘに接続されるビット線対ＢＬａ０，ＢＬａ０ｘを、駆動能力の高いトランジスタＴ３，Ｔ４により駆動することで、データ線対ＤＬ，ＤＬｘの電位変化のタイミングを、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂの場合における電位変化のタイミングに近づける。つまり、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂを介したデータの読み出しに要する時間と、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを介したデータの読み出しに要する時間との差を少なくする。
【００７７】
図１５は、ＳＲＡＭ１２ａの４対のビット線に対応するカラムセレクタ５１とセンスアンプ５２のレイアウトの一例を示す。カラムセレクタ５１及びセンスアンプ５２の構成を、図１６に示す回路図にしたがって説明する。
【００７８】
カラムセレクタ５１は、４ビットのリード用カラム選択信号ＲＣ０〜ＲＣ３に応じて、ビット線対ＢＬａ０，ＢＬａ０ｘ〜ＢＬ３，ＢＬａ３ｘのうちの一対を選択する。そして、カラムセレクタ５１は、選択した一対のビット線をリード用データ線対ＲＤＬ，ＲＤＬｘに接続する。また、カラムセレクタ５１は、４ビットのライト用カラム選択信号ＷＣ０〜ＷＣ３に応じて、ビット線対ＢＬａ０，ＢＬａ０ｘ〜ＢＬ３，ＢＬａ３ｘのうちの一対を選択する。そして、カラムセレクタ５１は、選択した一対のビット線をライト用データ線に接続する。
【００７９】
カラムセレクタ５１は、ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａ，ＴＰ０ｂ〜ＴＰ３ｂとＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａ，ＴＮ０ｂ〜ＴＮ３ｂを有している。
ビット線ＢＬａ０〜ＢＬａ３は、ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａのソース端子と、ＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａのドレイン端子に接続されている。反転ビット線ＢＬａ０ｘ〜ＢＬａ３ｘは、ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのソース端子と、ＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのドレイン端子に接続されている。
【００８０】
ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子にはリード用カラム選択信号ＲＣ０が供給される。ＰＭＯＳトランジスタＴＰ１ａ，ＴＰ１ｂのゲート端子にはリード用カラム選択信号ＲＣ１が供給される。ＰＭＯＳトランジスタＴＰ２ａ，ＴＰ２ｂのゲート端子にはリード用カラム選択信号ＲＣ２が供給される。ＰＭＯＳトランジスタＴＰ３ａ，ＴＰ３ｂのゲート端子にはリード用カラム選択信号ＲＣ３が供給される。
【００８１】
ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子にはライト用カラム選択信号ＷＣ０が供給される。ＮＭＯＳトランジスタＴＮ１ａ，ＴＮ１ｂのゲート端子にはライト用カラム選択信号ＷＣ１が供給される。ＮＭＯＳトランジスタＴＮ２ａ，ＴＮ２ｂのゲート端子にはライト用カラム選択信号ＷＣ２が供給される。ＮＭＯＳトランジスタＴＮ３ａ，ＴＮ３ｂのゲート端子にはライト用カラム選択信号ＷＣ３が供給される。
【００８２】
ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａのドレイン端子はリード用データ線ＲＤＬを介してセンスアンプ５２に接続されている。ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのドレイン端子はリード用反転データ線ＲＤＬｘを介してセンスアンプ５２に接続されている。なお、図示しないが、ＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａのソース端子はライト用データ線ＷＤＬを介してライトアンプに接続され、ＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのソース端子はライト用反転データ線ＷＤＬｘを介してライトアンプに接続される。
【００８３】
センスアンプ５２は、ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１４と、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１６を有している。
トランジスタＴＰ１１〜ＴＰ１４のソース端子は高電位配線ＶＤＤに接続されている。トランジスタＴＰ１１のドレイン端子はＮＭＯＳトランジスタＴＮ１１のドレイン端子に接続され、トランジスタＴＰ１１のゲート端子はＮＭＯＳトランジスタＴＮ１１のゲート端子に接続されている。トランジスタＴＰ１２のドレイン端子はＮＭＯＳトランジスタＴＮ１２のドレイン端子に接続され、トランジスタＴＰ１２のゲート端子はＮＭＯＳトランジスタＴＮ１２のゲート端子に接続されている。トランジスタＴＰ１３のドレイン端子はＮＭＯＳトランジスタＴＮ１３のドレイン端子に接続され、トランジスタＴＰ１３のゲート端子はＮＭＯＳトランジスタＴＮ１３のゲート端子に接続されている。トランジスタＴＰ１４のドレイン端子はＮＭＯＳトランジスタＴＮ１４のドレイン端子に接続され、トランジスタＴＰ１４のゲート端子はＮＭＯＳトランジスタＴＮ１４のゲート端子に接続されている。
【００８４】
トランジスタＴＮ１１〜ＴＮ１４のソース端子は互いに接続されるとともに、トランジスタＴＮ１５，ＴＮ１６のドレイン端子に接続されている。トランジスタＴＮ１５，ＴＮ１６のソース端子は低電位配線ＶＳＳに接続されている。トランジスタＴＮ１５，ＴＮ１６のゲート端子には活性化信号ＳＡＡが供給される。
【００８５】
図１７は、ＲＯＭ１２ｂのカラムセレクタ６１とセンスアンプ６２のレイアウトの一例を示す。このＲＯＭ１２ｂのカラムセレクタ及びセンスアンプは、図１５に示すＳＲＡＭ１２ａのカラムセレクタ５１及びセンスアンプ５２のための基本セルを用いて形成される。したがって、カラムセレクタ６１及びセンスアンプ６２に含まれる各素子について、ＳＲＡＭ１２ａの場合と同じ符号を付し、構成例を図１８に示す回路図にしたがって説明する。
【００８６】
カラムセレクタ６１は、８ビットのカラム選択信号ＲＣ０〜ＲＣ７に応じて、ビット線対ＢＬａ０，ＢＬａ０ｘ〜ＢＬａ７，ＢＬａ７ｘのうちの一対を選択する。そして、カラムセレクタは、選択した一対のビット線をデータ線対ＤＬ，ＤＬｘに接続する。
【００８７】
カラムセレクタ６１は、ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａ，ＴＰ０ｂ〜ＴＰ３ｂとＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａ，ＴＮ０ｂ〜ＴＮ３ｂを有している。
奇数番目のビット線ＢＬａ１，ＢＬａ３，ＢＬａ５，ＢＬａ７は、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ１ａ，ＴＰ２ａ，ＴＰ３ａのソース端子に接続されている。偶数番目のビット線ＢＬａ０，ＢＬａ２，ＢＬａ４，ＢＬａ６は、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ１ａ，ＴＮ２ａ，ＴＮ３ａのドレイン端子に接続されている。奇数番目の反転ビット線ＢＬａ１ｘ〜ＢＬａ７ｘは、ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのソース端子に接続されている。偶数番目の反転ビット線ＢＬａ０ｘ〜ＢＬａ６ｘは、ＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのドレイン端子に接続されている。
【００８８】
ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂのゲート端子にはカラム選択信号ＲＣ１が供給される。ＰＭＯＳトランジスタＴＰ１ａ，ＴＰ１ｂのゲート端子にはカラム選択信号ＲＣ３が供給される。ＰＭＯＳトランジスタＴＰ２ａ，ＴＰ２ｂのゲート端子にはカラム選択信号ＲＣ５が供給される。ＰＭＯＳトランジスタＴＰ３ａ，ＴＰ３ｂのゲート端子にはカラム選択信号ＲＣ７が供給される。
【００８９】
ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂのゲート端子にはカラム選択信号ＲＣ０が供給される。ＮＭＯＳトランジスタＴＮ１ａ，ＴＮ１ｂのゲート端子にはカラム選択信号ＲＣ２が供給される。ＮＭＯＳトランジスタＴＮ２ａ，ＴＮ２ｂのゲート端子にはカラム選択信号ＲＣ４が供給される。ＮＭＯＳトランジスタＴＮ３ａ，ＴＮ３ｂのゲート端子にはカラム選択信号ＲＣ６が供給される。
【００９０】
ＰＭＯＳトランジスタＴＰ０ａ〜ＴＰ３ａのドレイン端子とＮＭＯＳトランジスタＴＮ０ａ〜ＴＮ３ａのソース端子はデータ線ＤＬを介してセンスアンプ６２に接続されている。ＰＭＯＳトランジスタＴＰ０ｂ〜ＴＰ３ｂのドレイン端子とＮＭＯＳトランジスタＴＮ０ｂ〜ＴＮ３ｂのソース端子は反転データ線ＲＤＬｘを介してセンスアンプ６２に接続されている。
【００９１】
センスアンプ６２は、ＰＭＯＳトランジスタＴＰ１１〜ＴＰ１４と、ＮＭＯＳトランジスタＴＮ１１〜ＴＮ１６を有している。なお、センスアンプ６２に含まれる各トランジスタに対する配線の接続は、図１６に示すＳＲＡＭ１２ａに含まれるセンスアンプ５２の接続と同じであるため、説明を省略する。
【００９２】
次に、ＳＲＡＭ１２ａの制御回路３１ａ，３１ｂと入出力回路３２ａ，３２ｂを説明する。なお、制御回路３１ａ，３１ｂは互いに同じ構成であり、入出力回路３２ａ，３２ｂは互いに同じ構成である。したがって、制御回路３１ａと入出力回路３２ａを図１９にしたがって説明する。
【００９３】
制御回路３１ａは、ラッチ回路１０１〜１０４を有している。
ラッチ回路１０１は、ラッチ制御信号ＬＣに応答してロウアドレスＲＡをラッチし、ラッチレベルと等しい内部ロウアドレスＩＲＡを出力する。ラッチ回路１０２は、ラッチ制御信号ＬＣに応答してカラムアドレスＣＡをラッチし、ラッチレベルと等しい内部カラムアドレスＩＣＡを出力する。ラッチ回路１０３は、チップイネーブル信号ＣＥをラッチし、ラッチレベルと等しいレベルの信号を出力する。論理回路１０５は、ラッチ回路１０３の出力信号とクロック信号ＣＬＫに基づいて、ラッチ回路１０３の出力信号がＨレベルのときに所定レベル（例えばＬレベル）の信号を出力し、ラッチ回路１０３の出力信号がＬレベルのときにクロック信号ＣＬＫと等しいレベルの信号を出力する。チョッパ回路１０６は、論理回路１０５の出力信号の立ち上がりエッジを検出してパルス状の信号を出力する。バッファ回路１０７は、チョッパ回路１０６にて生成されたパルス状の信号を増幅した内部チップイネーブル信号ＩＣＥを出力する。ラッチ回路１０４は、ラッチ制御信号ＬＣに応答してライトイネーブル信号ＷＥをラッチし、ラッチレベルと等しい内部ライトイネーブル信号ＩＷＥを出力する。
【００９４】
行デコーダ１０８は、内部チップイネーブル信号ＩＣＥに応答して活性化し、内部ロウアドレスＩＲＡに応じたワード線ＷＬを活性化する。バッファ回路１０９は、内部チップイネーブル信号ＩＣＥに基づいて、ビット線チャージ制御信号ＰＣＢを出力する。論理回路１１０は、内部チップイネーブル信号ＩＣＥと内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベル且つ内部ライトイネーブル信号ＩＷＥがＨレベルのとき（リード動作時）に、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１１は、論理回路１１０の出力信号、即ち内部カラムアドレスＩＣＡに応じたリード用カラム選択信号ＲＣを出力する。論理回路１１２は、内部チップイネーブル信号ＩＣＥと内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベル且つ内部ライトイネーブル信号ＩＷＥがＬレベルのとき（ライト動作時）に、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１３は、論理回路１１２の出力信号、即ち内部カラムアドレスＩＣＡに応じたライト用カラム選択信号ＷＣを出力する。
【００９５】
バッファ回路１１４は、内部チップイネーブル信号ＩＣＥを増幅してラッチ制御信号ＬＣ２を出力する。パルス伸長回路１１５は、内部チップイネーブル信号ＩＣＥのパルス幅を伸長したデータ線チャージ制御信号ＰＣＤを出力する。論理回路１１６は、内部チップイネーブル信号ＩＣＥと内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベル且つ内部ライトイネーブル信号ＩＷＥがＨレベルのとき（リード動作時）に、所定レベル（例えばＨレベル）の信号を出力する。チョッパ回路１１７は、論理回路１１６の出力信号の立ち上がりエッジを検出してパルス状のアンプ制御信号ＣＡＭを出力する。論理回路１１８は、内部チップイネーブル信号ＩＣＥ、内部ライトイネーブル信号ＩＷＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベルかつ内部ライトイネーブル信号ＩＷＥがＬレベルのとき（ライト動作時）に、所定レベル（例えばＨレベル）の信号を出力する。バッファ回路１１９は、論理回路１１８の出力信号を増幅したライト制御信号ＣＷを出力する。
【００９６】
入出力回路３２ａのラッチ回路１２０は、ラッチ制御信号ＬＣ２に応答して入力データＤＩをラッチし、そのラッチレベルをマスク信号ＤＭによりマスクして生成したライトデータを出力する。ライト回路１２１は、ライト制御信号ＣＷに応答して活性化し、ライトデータに応じてライト用データ線対ＷＤＬ、ＷＤＬｘのレベルを変更する。アンプ１２２は、データ線チャージ制御信号ＰＣＤに応答してデータ線対を所定レベルにプリチャージする。また、アンプ１２２は、アンプ制御信号に応答して活性化し、データ線対の振幅を増幅する。カラムセレクタ１２３は、ライト用カラム選択信号ＷＣに応答して一対のビット線をライト用データ線対ＷＤＬ、ＷＤＬｘに接続する。その選択されたビット線対と、活性化されたワード線ＷＬとに接続されたＳＲＡＭセルは、ビット線対のレベルに応じたデータを記憶する。
【００９７】
ビット線チャージ回路１２４は、ビット線チャージ制御信号ＰＣＢに応答してビット線対を所定レベルにプリチャージする。リード動作時、活性化されたワード線ＷＬに接続されたＳＲＡＭセルは、プリチャージされたビット線対の電位を、記憶したデータに応じて変化させる。カラムセレクタ１２３は、リード用カラム選択信号ＲＣに応答して一対のビット線をデータ線対に接続する。接続されたデータ線対の電位は、ビット線対の電位変化に応じて変化する。アンプ１２２は、アンプ制御信号ＣＡＭに応答して活性化し、データ線対の振幅を増幅し、そのデータ線対の電位に応じた出力データＤＯを出力する。
【００９８】
また、ＳＲＡＭ１２ａの制御回路３１ａは、パルス伸長回路１２５を有している。なお、このパルス伸長回路１２５は、ＲＯＭを形成した場合に利用される。
次に、ＲＯＭ１２ｂの制御回路４１ａ，４１ｂと出力回路４２ａ，４２ｂを説明する。なお、制御回路４１ａ，４１ｂは互いに同じ構成であり、出力回路４２ａ，４２ｂは互いに同じ構成である。したがって、制御回路４１ａと出力回路４２ａを図２０にしたがって説明する。
【００９９】
なお、ＳＲＡＭ１２ａの場合と異なる部分について説明する。
チョッパ回路１０６の出力端子はパルス伸長回路１２５の入力端子に接続され、パルス伸長回路１２５の出力端子はバッファ回路１０７の入力端子に接続されている。パルス伸長回路１２５は、チョッパ回路１０６の出力信号のパルス幅を伸長した信号を出力する。したがって、バッファ回路１０７から出力される内部チップイネーブル信号ＩＣＥは、ＳＲＡＭ１２ａにおける内部チップイネーブル信号ＩＣＥのパルス幅よりも長い。
【０１００】
ラッチ回路１０４は、ラッチ制御信号ＬＣに応答して拡張アドレスＥＡをラッチし、ラッチしたレベルと等しいレベルの内部拡張アドレス信号ＩＥＡを出力する。拡張アドレスＥＡは、ＳＲＡＭ１２ａよりも記憶容量の大きなＲＯＭ１２ｂをアクセスするために用いられる。即ち、図４に示すＲＯＭ１２ｂの記憶容量は、図３に示すＳＲＡＭ１２ａの記憶容量の２倍である。したがって、ＳＲＡＭ１２ａをアクセスするために用いられるロウアドレスＲＡとカラムアドレスＣＡのビット数の合計値よりも１ビット分大きなビット数のアドレスが必要となる。この１ビット分のアドレスが拡張アドレスＥＡである。
【０１０１】
論理回路１１０は、内部チップイネーブル信号ＩＣＥと内部拡張アドレス信号ＩＥＡに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベルかつ内部拡張アドレス信号ＩＥＡがＨレベルのときに、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１１は、論理回路１１０の出力信号、即ち内部カラムアドレスＩＣＡに応じて、偶数番目の列を選択するためのカラム選択信号ＲＣ０，ＲＣ２，ＲＣ４，ＲＣ６を出力する。論理回路１１２は、内部チップイネーブル信号ＩＣＥと内部拡張アドレス信号ＩＥＡに基づいて、例えば信号ＩＣＥがＨレベル且つ信号ＩＥＡがＬレベルのときに、内部カラムアドレスＩＣＡと等しい信号を出力する。列デコーダ１１３は、論理回路１１２の出力信号、即ち内部カラムアドレスＩＣＡに応じて、奇数番目の列を選択するためのカラム選択信号ＲＣ１，ＲＣ３，ＲＣ５，ＲＣ７を出力する。
【０１０２】
論理回路１１６は、１つの入力端子がプルアップ（高電位配線ＶＤＤに接続）される。論理回路１１６は、内部チップイネーブル信号ＩＣＥに基づいて、例えば内部チップイネーブル信号ＩＣＥがＨレベルのときに、所定レベル（例えばＨレベル）の信号を出力する。チョッパ回路１１７は、論理回路１１６の出力信号の立ち上がりエッジを検出してパルス状のアンプ制御信号ＣＡＭを出力する。
【０１０３】
ＲＯＭ１２ｂにおいて、書き込み動作は行われない。したがって、書き込み動作に必要な回路は停止される。ＲＯＭ１２ｂにおいて、バッファ回路１１４、論理回路１１８、バッファ回路１１９、ラッチ回路１２０、ライト回路１２１は、利用されない。これらの回路１１４，１１８〜１２１に対する高電位配線ＶＤＤ及び低電位配線ＶＳＳのうちの少なくとも１つを形成しないようにすることで、ＲＯＭ１２ｂの消費電力を低減することが可能となる。
【０１０４】
なお、上記のＳＲＡＭ１２ａに含まれるメモリセルＣＳａ０〜ＣＳｂ１（図５参照）は、配線等の変更により、様々な機能のメモリとすることができる。
例えば、図２１（ａ）に示すように、ワード線に沿って配列された２個のメモリセルＣＳａ０，ＣＳｂ０（ＣＳａ１，ＣＳｂ１）の記憶ノードＮ１，Ｎ２を互いに接続する。このように接続されたメモリセルＣＳａ０，ＣＳｂ０（ＣＳａ１，ＣＳｂ１）は、図３に示す入出力回路３２ａ，３２ｂを介してデータの読み出しと書き込みを行うことが可能なメモリセル、所謂２ポートメモリセルとなる。また、図２１（ｂ）に示すように、ビット線に沿って配列された２個のメモリセルＣＳａ０，ＣＳａ１（ＣＳｂ０，ＣＳｂ１）の記憶ノードＮ１，Ｎ２を互いに接続する。このように接続されたメモリセルＣＳａ０，ＣＳａ１（ＣＳｂ０，ＣＳｂ１）は、ビット線ＢＬａ０を２個のトランジスタ（例えばＴ３）により駆動し、反転ビット線ＢＬａ０ｘを２個のトランジスタ（例えばＴ４）により駆動する。即ち、２個のメモリセルＣＳａ０，ＣＳａ１を接続することにより、高駆動能力のメモリセルとすることができる。また、図２１（ｃ）に示すように、ビット線に沿って配列された２個のメモリセルＣＳａ０，ＣＳａ１（ＣＳｂ０，ＣＳｂ１）の記憶ノードＮ１，Ｎ２を互いに接続するとともに、ワード線に沿って配列された２個のメモリセルＣＳａ０，ＣＳｂ０（ＣＳａ１，ＣＳｂ１）の記憶ノードを互いに接続する。このように接続された４個のメモリセルＣＳａ０〜ＣＳｂ１は、高駆動能力の２ポートメモリセルとなる。なお、ＳＲＡＭセルの接続は図２１（ａ）〜（ｃ）に示す接続に限定されるものではない。また、ＲＯＭセルを同様に接続することも可能である。
【０１０５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＲＯＭ１２ｂのメモリセルアレイ４３ａ，４３ｂは複数のＲＯＭセルＣＭａ０，ＣＭａ１を含む。各ＲＯＭセルＣＭａ０，ＣＭａ１は、ＳＲＡＭ１２ａのＣＳａ０，ＣＳａ１を形成するための基本メモリセルＢＭを用いて形成される。したがって、基本メモリセルＢＭを形成したマスタ基板を用意しておくことで、ＳＲＡＭ１２ａを含む半導体装置１０ａと、ＲＯＭ１２ｂを含む半導体装置１０ｂを容易に作成することができる。
【０１０６】
（２）基本メモリセルＢＭのトランジスタＴ３のドレイン端子となる拡散層Ｄ３ｂは、トランジスタＴ５の第１端子となる拡散層Ｄ５ａと連続する領域として形成される。トランジスタＴ４のドレイン端子となる拡散層Ｄ４ｂは、トランジスタＴ６の第１端子となる拡散層Ｄ６ａと連続する領域として形成される。ＲＯＭセルＣＭａ０，ＣＭａ１において、トランジスタＴ３とトランジスタＴ５の間の接続点と、トランジスタＴ４とトランジスタＴ＆の間の接続点は低電位配線ＶＳＳに接続される。トランジスタＴ５，Ｔ６のソース端子はビット線対ＢＬａ０，ＢＬａ０ｘに接続され、トランジスタＴ３，Ｔ４の第２端子はビット線対ＢＬａ１，ＢＬａ１ｘに接続される。トランジスタＴ５，Ｔ６のゲート端子は、１個のデータにしたがってワード線ＷＬ又は低電位配線ＶＳＳに接続され、トランジスタＴ３，Ｔ４のゲート端子は、１個のデータにしたがってワード線ＷＬ又は低電位配線ＶＳＳに接続される。したがって、１個データを記憶するＳＲＡＭセルを形成するために利用される基本メモリセルＢＭを用いて２個のデータを記憶するＲＯＭセルを形成することができ、ＲＯＭの記憶容量の大きなＲＯＭ１２ｂを容易に形成することができる。
【０１０７】
（３）ドライブトランジスタＴ３，Ｔ４が接続されたビット線対ＢＬａ０，ＢＬａ０ｘを、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを介してデータ線対ＤＬ，ＤＬｘに接続し、トランスファトランジスタＴ５，Ｔ６が接続されたビット線対ＢＬａ１，ＢＬａ１ｘを、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂを介してデータ線対ＤＬ，ＤＬｘに接続する。ＳＲＡＭ１２ａにおいて、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂは書き込みのために用いられ、ＰＭＯＳトランジスタＴＰ０ａ，ＴＰ０ｂは読み出しのために用いられる。トランスファトランジスタＴ５，Ｔ６に比べて駆動能力が高いドライブトランジスタＴ３，Ｔ４が接続されたビット線対ＢＬａ０，ＢＬａ０ｘをデータ線対ＤＬ，ＤＬｘに接続するためにＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂを用いることで、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含む基本論理セルを用いることができる。そして、ＮＭＯＳトランジスタＴＮ０ａ，ＴＮ０ｂが接続されたビット線対ＢＬａ０，ＢＬａ０ｘを、駆動能力が高いドライブトランジスタＴ３，Ｔ４により駆動することで、読み出しに要する時間を短縮することができる。
【０１０８】
なお、上記各実施形態は、以下の態様で実施してもよい。
・ＳＲＡＭ１２ａの制御回路３１ａ，３１ｂ、入出力回路３２ａ，３２ｂと、ＲＯＭ１２ｂの制御回路４１ａ，４１ｂ、出力回路４２ａ，４２ｂの構成を適宜変更してもよい。例えば、図１９，図２０において、クロック信号ＣＬＫのパルス幅が、図４に示すＲＯＭ１２ｂに対応する場合、図２３に示すように、論理回路１０５の出力信号をバッファ回路１０７に供給するように接続し、内部チップイネーブル信号ＩＣＥを生成する。一方、ＳＲＡＭ１２ａは、図２２に示すように、論理回路１０５の出力信号をチョッパ回路１０６に供給し、そのチョッパ回路１０６の出力信号をバッファ回路１０７に供給するように接続し、内部チップイネーブル信号ＩＣＥを生成する。したがって、クロック信号ＣＬＫのパルス幅を調整することにより、図１９，図２０に示すパルス伸長回路１２５を省略することができる。
【０１０９】
・上記実施形態では、２個のマクロセル３０ａ，３０ｂのメモリセルアレイ３３ａ，３３ｂのＳＲＡＭセルＣＳａ，ＣＳｂを交互に配置して２ポートメモリ（２ＲＷメモリ）を形成可能とした。これに対し、２ポートメモリを必要としない場合、１個のマクロセルにより１個のメモリを形成するように、メモリセルアレイに含まれるメモリセルを配置するようにしてもよい。このように配置されたマクロセルは、メタル配線等によって、１ポートメモリ（１ＲＷメモリ）又はＲＯＭを形成することができる。
【０１１０】
・上記実施形態では、２個のマクロセル３０ａ，３０ｂをＳＲＡＭとし、２個のマクロセル４０ａ，４０ｂをＲＯＭとした。これに対し、２個のマクロセルのうちの何れか一方をＳＲＡＭとし、２個のマクロセルのうちの何れか他方をＲＯＭとしてもよい。例えば、図２に示すマクロセル３０ａと、図３に示すマクロセル４０ｂを組み合わせて形成する。
【符号の説明】
【０１１１】
１２ａ  ＳＲＡＭ（揮発性メモリ）
１２ｂ  ＲＯＭ（不揮発性メモリ）
６１  カラムセレクタ
６２  センスアンプ
ＢＭ００〜ＢＭ１１（ＢＭ）  基本メモリセル
ＣＭａ０，ＣＭａ１  ＲＯＭセル
ＣＳａ０，ＣＳａ１  ＳＲＡＭセル
Ｔ１  トランジスタ（第５のトランジスタ）
Ｔ２  トランジスタ（第６のトランジスタ）
Ｔ３  トランジスタ（第１のトランジスタ）
Ｔ４  トランジスタ（第３のトランジスタ）
Ｔ５  トランジスタ（第２のトランジスタ）
Ｔ６  トランジスタ（第４のトランジスタ）
ＷＬａ０，ＷＬａ１  ワード線
ＢＬａ０，ＢＬａ０ｘ  ビット線対（第１のビット線対）
ＢＬａ１，ＢＬａ１ｘ  ビット線対（第２のビット線対）
ＤＬ，ＤＬｘ  データ線対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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