(57)【特許請求の範囲】
【請求項１】
少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、
複数の前記記憶素子のそれぞれにはワード線とビット線がそれぞれ電気的に接続され、
前記ワード線にはトランジスタのゲートが電気的に接続され、
前記トランジスタのソース及びドレインは配線と電気的に接続され、
前記トランジスタは、酸化物半導体によってチャネル形成領域が設けられ、
前記トランジスタは、前記配線の電位が制御されることで容量値の制御が可能な可変容量として機能し、
前記ワード線の電位を変化させるときは、前記可変容量の容量を少なくしておき、前記ビット線の電位を変化させるときには、前記可変容量の容量を大きくしておくことを特徴とする半導体装置。
【請求項２】
少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、
複数の前記記憶素子のそれぞれにはワード線とビット線がそれぞれ電気的に接続され、
前記ワード線にはトランジスタのソース及びドレインが電気的に接続され、
前記トランジスタのゲートは配線と電気的に接続され、
前記トランジスタは、酸化物半導体によってチャネル形成領域が設けられ、
前記トランジスタは、前記配線の電位が制御されることで容量値の制御が可能な可変容量として機能し、
前記ワード線の電位を変化させるときは、前記可変容量の容量を少なくしておき、前記ビット線の電位を変化させるときには、前記可変容量の容量を大きくしておくことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記酸化物半導体のバンドギャップが２．０ｅＶ以上３．５ｅＶ以下であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ビット線にはセンスアンプを有するプリチャージ及び増幅回路が電気的に接続され、
前記ビット線には複数の前記記憶素子が、前記プリチャージ及び前記増幅回路を中心に対称に同数配置されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記トランジスタは、前記ワード線に沿って複数設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれるものである。
【背景技術】
【０００２】
揮発性メモリの一種として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が広く知られている。
【０００３】
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭに代表される記憶装置では、複数の素子がマトリクス状に設けられており該複数の素子にはビット線とワード線が電気的に接続されている。ビット線とワード線は各々縦横に配されているため、これらは交差することになる。ビット線とワード線が交差すると、これらが交差した部分に寄生容量が生じ、ワード線にノイズが生じる原因となる。
【０００６】
このようなノイズの生成を抑制するためにワード線に容量を電気的に接続する手段が考えられる。しかし、ワード線に容量を電気的に接続するとワード線の負荷を増大させ、信号遅延の原因となる。
【０００７】
本発明の一態様は、ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ電気的に接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのゲートが電気的に接続され、前記少数キャリアが実質的に存在しないトランジスタのソース及びドレインの電位が制御されることで、前記少数キャリアが実質的に存在しないトランジスタの容量値の制御が可能な半導体装置である。
【０００９】
本発明の一態様は、少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ電気的に接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのソース及びドレインが電気的に接続され、前記少数キャリアが実質的に存在しないトランジスタのゲートの電位が制御されることで、前記少数キャリアが実質的に存在しないトランジスタの容量値の制御が可能な半導体装置である。
【００１０】
本発明の一態様は、少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ電気的に接続され、前記ワード線にはワイドギャップ半導体トランジスタのゲートが電気的に接続され、前記ワイドギャップ半導体トランジスタのソース及びドレインの電位が制御されることで、前記ワイドギャップ半導体トランジスタの容量値の制御が可能な半導体装置である。
【００１１】
本発明の一態様は、少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ電気的に接続され、前記ワード線にはワイドギャップ半導体トランジスタのソース及びドレインが電気的に接続され、前記ワイドギャップ半導体トランジスタのゲートの電位が制御されることで、前記ワイドギャップ半導体トランジスタの容量値の制御が可能な半導体装置である。
【００１２】
前記構成の半導体装置において、前記ワイドギャップ半導体トランジスタはバンドギャップが２．０ｅＶ以上３．５ｅＶ以下の半導体材料によってチャネル形成領域が設けられていることが好ましい。
【００１３】
前記構成の半導体装置において、前記少数キャリアが実質的に存在しないトランジスタまたは前記ワイドギャップ半導体トランジスタは酸化物半導体によってチャネル形成領域が設けられていればよい。
【００１４】
前記構成の半導体装置において、前記ビット線にはセンスアンプを有するプリチャージ及び増幅回路が電気的に接続され、前記複数の記憶素子は、前記センスアンプを中心として前記ビット線に沿って同数配置されていることが好ましい。前記複数の記憶素子からデータを読み取るに際し、前記センスアンプを中心として同数配置されている複数の記憶素子の差分をとるように動作させることが可能となるからである。
【００１５】
前記構成の半導体装置において、前記少数キャリアが実質的に存在しないトランジスタまたは前記ワイドギャップ半導体トランジスタのソース及びドレインは、配線層においてお互いに接続されているだけでなく、隣接するワイドギャップ半導体トランジスタのドレイン及びソースと接続され前記ワード線に沿って連なって設けられていることが好ましい。前記少数キャリアが実質的に存在しないトランジスタまたは前記ワイドギャップ半導体トランジスタを作製するに際し、トランジスタ特性にばらつきが生じた場合であっても、少なくともワード線に沿う方向では、当該トランジスタのトランジスタ特性のばらつきが記憶素子の動作に対して影響を及ぼすことを防ぐことができるからである。
【００１６】
なお、本明細書において、「ワイドギャップ半導体トランジスタ」とは、バンドギャップの広い半導体材料（２．０ｅＶ〜３．５ｅＶ）によりチャネル形成領域が設けられたトランジスタであって、少数キャリアが実質的に存在しないものとみなせるトランジスタ（少数キャリアが実質的に存在しないトランジスタ）をいう。このような「ワイドギャップ半導体トランジスタ」に用いられる半導体材料としては、真性キャリア密度がシリコンよりも低い炭化シリコン若しくは窒化ガリウムなどの化合物半導体または酸化亜鉛などの酸化物半導体などが挙げられる。例えば、酸化物半導体をチャネル形成領域に含むトランジスタ（ＯＳトランジスタとも呼ぶ）では、少数キャリア密度が低く、少数キャリアが誘起されにくい。そのため、ＯＳトランジスタにおいては、トンネル電流が発生し難く、オフ電流が低い。
【００１７】
なお、図面において、「ワイドギャップ半導体トランジスタ」は、オフ電流が極めて低いことを表現するために一部を点線で表すこととする。
【００１８】
なお、本明細書において、「原子」または「分子」は、イオン化されていてもよい。
【発明の効果】
【００１９】
本発明の一態様によれば、ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様である半導体装置を説明する図。
【図２】図１の一部を説明する図。
【図３】図２の動作の説明をする図。
【図４】図２におけるワイドギャップ半導体トランジスタ１３０の動作を説明する図。
【図５】適用可能なトランジスタの断面概略図。
【図６】図５に示すトランジスタの作製方法を説明する図。
【図７】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図８】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図９】トランジスタに適用できる酸化物半導体の構造を説明する図。
【図１０】ワイドギャップ半導体トランジスタ１３０及びトランジスタ１３２の上面図及び断面図の好ましい一形態を示す図。
【図１１】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１５】計算に用いたトランジスタの断面構造を説明する図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
まず、本発明の一態様である記憶装置の一構成例について説明する。
【００２３】
図１に示す記憶装置１００は、第１のカラムデコーダ１０６ａ（Ｃｏｌｕｍｎ  Ｄｅｃｏｄｅｒ）と、第２のカラムデコーダ１０６ｂと、第１のローデコーダ１１０ａ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）と、第２のローデコーダ１１０ｂと、信号生成回路１２０と、第１の領域１１２ａと、第２の領域１１２ｂと、を有する。
【００２４】
第１のカラムデコーダ１０６ａ及び第２のカラムデコーダ１０６ｂは、ビット線に入力する信号を制御するデコーダ回路である。第１のカラムデコーダ１０６ａ及び第２のカラムデコーダ１０６ｂは、外部入出力端子（図にＩＮ／ＯＵＴで示されている端子。入力端子または出力端子）に電気的に接続されている。
【００２５】
なお、第１のカラムデコーダ１０６ａ及び第２のカラムデコーダ１０６ｂは、データの入出力及びビット線の選択を行うスイッチを有する。
【００２６】
第１のローデコーダ１１０ａ及び第２のローデコーダ１１０ｂは、ワード線に入力する信号を制御するデコーダ回路である。第１のローデコーダ１１０ａ及び第２のローデコーダ１１０ｂは、外部入出力端子（図にＩＮ／ＯＵＴで示されている端子）に電気的に接続されている。
【００２７】
信号生成回路１２０は、少なくともプリチャージ及び増幅回路１０４（１）〜（ｍ）、第１のカラムデコーダ１０６ａ並びに第２のカラムデコーダ１０６ｂに入力する信号を生成する回路である。ここで生成する信号は、ＣＬＥ（Ｃｏｌｕｍｎ  Ｌｉｎｅ  Ｅｎａｂｌｅ）信号、ＳＡＥ（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  Ｅｎａｂｌｅ）信号、ＰＲＥ（ＰＲｅｃｈａｒｇｅ  Ｅｎａｂｌｅ）信号、ＣＯＮ（ＣＯＮｔｒｏｌ）信号などと呼ぶ。なお、第１の領域１１２ａ側に入力されるＣＯＮ信号をＣＯＮａ信号と呼び、第２の領域１１２ｂ側に入力されるＣＯＮ信号をＣＯＮｂ信号と呼ぶ。なお、ｍは１以上の自然数である。
【００２８】
第１の領域１１２ａ及び第２の領域１１２ｂは、それぞれｎ×ｍ個の記憶素子がマトリクス状に設けられた領域である。従って、記憶装置１００には２ｎ×ｍ個の記憶素子がマトリクス状に設けられていることになる。なお、ｎは１以上の自然数である。
【００２９】
記憶素子１０２ａ（ｘ，ｙ）及び記憶素子１０２ｂ（ｘ，ｙ）は、データの記憶する機能と、動作に必要な回路と、を有する素子である。なお、記憶素子１０２ａ（ｘ，ｙ）及び記憶素子１０２ｂ（ｘ，ｙ）は、複数の素子により構成されていてもよい。なお、ｘはｎ以下の自然数であり、ｙはｍ以下の自然数である。
【００３０】
上記のように表記すると、記憶素子１０２ａは第１の領域１１２ａにｎ×ｍ個設けられており、記憶素子１０２ｂも第２の領域１１２ｂにｎ×ｍ個設けられている。このように、記憶素子１０２ａと記憶素子１０２ｂは、センスアンプ１２２を有するプリチャージ及び増幅回路１０４（１）〜（ｍ）を中心としてビット線に沿って同数配置されていることが好ましい。記憶素子１０２ａ及び記憶素子１０２ｂからデータを読み取るに際し、センスアンプ１２２を中心として同数配置されている記憶素子１０２ａと記憶素子１０２ｂの差分をとるように動作させることが可能だからである。
【００３１】
記憶素子１０２ａ（ｘ，ｙ）は、第１のカラムデコーダ１０６ａにビット線を介して電気的に接続されており、第１のローデコーダ１１０ａにワード線を介して電気的に接続されている。一例を挙げると、記憶素子１０２ａ（ｋ，ｌ）は、第１のカラムデコーダ１０６ａにビット線Ｂｌａを介して電気的に接続されており、第１のローデコーダ１１０ａにワード線Ｗｋａを介して電気的に接続されている。なお、ｋは１以上の自然数であり、ｌは１以上の自然数である。
【００３２】
記憶素子１０２ｂ（ｘ，ｙ）は、第２のカラムデコーダ１０６ｂにビット線を介して電気的に接続されており、第２のローデコーダ１１０ｂにワード線を介して電気的に接続されている。一例を挙げると、記憶素子１０２ｂ（ｋ，ｌ）は、第２のカラムデコーダ１０６ｂにビット線Ｂｌｂを介して電気的に接続されており、第２のローデコーダ１１０ｂにワード線Ｗｋｂを介して電気的に接続されている。
【００３３】
次に、図１の一部に着目し、図２を参照して記憶素子１０２ａ（１，１）、並びにプリチャージ及び増幅回路１０４（１）について詳細に説明する。なお、図２に示す例はあくまで一例であり、他の形態の記憶素子を用いてもよい。
【００３４】
図２は、図１における領域１０８の詳細を示す図である。
【００３５】
領域１０８は、記憶素子１０２ａ（１，１）と、プリチャージ及び増幅回路１０４（１）と、を有する。
【００３６】
記憶素子１０２ａ（１，１）は、ワイドギャップ半導体トランジスタ１３０と、トランジスタ１３２と、容量素子１３４と、を有する。また、記憶素子１０２ａ（１，１）には、ビット線Ｂ１ａとワード線Ｗ１ａがそれぞれ電気的に接続されている。
【００３７】
記憶素子１０２ａ（１，１）においては、ワード線Ｗ１ａが、ワイドギャップ半導体トランジスタ１３０のゲートとトランジスタ１３２のゲートに電気的に接続され、ビット線Ｂ１ａが、トランジスタ１３２のソース及びドレインの一方に電気的に接続され、トランジスタ１３２のソース及びドレインの他方は、容量素子１３４を介して低電位（Ｖｓｓ）側電源電位線に電気的に接続され、ワイドギャップ半導体トランジスタ１３０のソース及びドレインは、信号生成回路１２０に電気的に接続されている。なお、トランジスタ１３２と容量素子１３４の間には、電荷が保持される。ここで、信号生成回路１２０からは制御信号であるＣＯＮａ信号が入力される。
【００３８】
ワイドギャップ半導体トランジスタ１３０としては、酸化物半導体をチャネル形成領域に含むトランジスタ（ＯＳトランジスタ）が挙げられる。
【００３９】
なお、ワイドギャップ半導体トランジスタ１３０のゲートが信号生成回路１２０に電気的に接続され、ワイドギャップ半導体トランジスタ１３０のソース及びドレインがトランジスタ１３２のゲートに電気的に接続されていてもよい。ただし、後述するように、ワイドギャップ半導体トランジスタ１３０とトランジスタ１３２を同一の工程で作製する場合には、この構成よりも、ワイドギャップ半導体トランジスタ１３０のソース及びドレインが信号生成回路１２０に電気的に接続され、ワイドギャップ半導体トランジスタ１３０のゲートがトランジスタ１３２のゲートに電気的に接続されている構成のほうが好ましい。ワイドギャップ半導体トランジスタ１３０のソース及びドレインとトランジスタ１３２のゲートを電気的に接続させるための加工（例えば、これらを物理的に接続させるためのコンタクトホールの形成）などが不要だからである。
【００４０】
トランジスタ１３２は、ｎチャネル型トランジスタであればよいが、オフ電流が低いトランジスタとすることが好ましい。トランジスタ１３２と容量素子１３４の間に長期間電荷が保持されるためである。オフ電流が低いトランジスタとしては、ＯＳトランジスタが挙げられる。
【００４１】
容量素子１３４は、二の導電層により絶縁層を挟む構成とすればよい。例えば、トランジスタ１３２が薄膜トランジスタである場合には、トランジスタ１３２のソース及びドレインとなる電極とゲートとなる電極によりゲート絶縁膜を挟む構成とすればよい。
【００４２】
なお、記憶素子１０２ａ（１，１）の構成は、ワイドギャップ半導体トランジスタ１３０を除けば一般的なＤＲＡＭの構成と同じである。また、トランジスタ１３２が、ワイドギャップ半導体トランジスタであってもよい。
【００４３】
プリチャージ及び増幅回路１０４（１）は、センスアンプ１２２と、トランジスタ１２４と、トランジスタ１２６と、トランジスタ１２８と、を有する。
【００４４】
プリチャージ及び増幅回路１０４（１）においては、センスアンプ１２２は、信号生成回路１２０、ビット線Ｂ１ａ及びビット線Ｂ１ｂに電気的に接続され、ビット線Ｂ１ａはトランジスタ１２４のソース及びドレインの一方と、トランジスタ１２８のソース及びドレインの一方に電気的に接続され、ビット線Ｂ１ｂはトランジスタ１２４のソース及びドレインの他方と、トランジスタ１２６のソース及びドレインの一方に電気的に接続され、トランジスタ１２６のソース及びドレインの他方とトランジスタ１２８のソース及びドレインの他方は、Ｖｄｄ／２の電位の配線に電気的に接続され、トランジスタ１２４、トランジスタ１２６及びトランジスタ１２８のゲートは信号生成回路１２０に電気的に接続されている。ここで、信号生成回路１２０からセンスアンプ１２２にはＳＡＥ信号が入力され、信号生成回路１２０からトランジスタ１２４、トランジスタ１２６及びトランジスタ１２８のゲートにはＰＲＥ信号が入力される。
【００４５】
なお、ＰＲＥ信号及びＳＡＥ信号としては、複数のプリチャージ及び増幅回路１０４（１）〜（ｍ）のすべてに同一の信号が入力される。
【００４６】
センスアンプ１２２は、記憶素子１０２ａからの電圧を増幅する回路である。センスアンプ１２２には、差動型とラッチ型のいずれを用いてもよいが、ここでは入力と出力が同じ端子に設けられているラッチ型を例示する。
【００４７】
トランジスタ１２４、トランジスタ１２６及びトランジスタ１２８は、ｎチャネル型トランジスタであればよい。トランジスタ１２４、トランジスタ１２６及びトランジスタ１２８は、オフ電流が低いトランジスタとすることが好ましい。ＰＲＥ信号を入力しない時に、ビット線Ｂ１ａ及びビット線Ｂ１ｂを完全にフローティングにするためである。オフ電流が低いトランジスタとしては、ＯＳトランジスタが挙げられる。
【００４８】
なお、信号生成回路１２０は、第１のカラムデコーダ１０６ａ及び第２のカラムデコーダ１０６ｂに電気的に接続されており、信号生成回路１２０から第１のカラムデコーダ１０６ａ及び第２のカラムデコーダ１０６ｂにはＣＬＥ信号が入力される。
【００４９】
なお、信号生成回路１２０は、図１に示すように、第１のローデコーダ１１０ａ及び第２のローデコーダ１１０ｂに電気的に接続されていてもよい。ただし、図２では説明を簡略にするためこれを省略する。
【００５０】
なお、外部入出力端子（図にＩＮ／ＯＵＴで示されている端子）も、図１にて図示したように、第１のローデコーダ１１０ａ及び第２のローデコーダ１１０ｂに電気的に接続されていてもよい。ただし、図２では説明を簡略にするためこれを省略する。
【００５１】
ここで、ビット線とワード線が交差する寄生容量領域１３６に注目する。ビット線とワード線が交差することにより、ワード線にはノイズが生じる。ワード線にノイズが生じると、該ノイズにより非選択の記憶素子１０２ａが選択されてしまい、読み出しの誤りが生じる。または、ノイズの高電圧により、記憶素子に記憶されているデータが破壊される。
【００５２】
このようなノイズの伝搬を抑制するためにワード線に容量素子を電気的に接続する手段が考えられる。ただし、ワード線に容量素子（例えば、容量素子１３４）を電気的に接続すると、信号伝達時のワード線の負荷を増大させ、信号遅延の原因となる。
【００５３】
ここで、ノイズの伝搬時にはワード線に電気的に接続された該容量素子が容量として機能し、信号伝達時にはワード線に電気的に接続された該容量素子が容量として機能しない可変的な容量素子である。なお、容量素子の構成はこれに限定されない。
【００５４】
そこで、本発明の一態様においては、ワイドギャップ半導体トランジスタ１３０のゲートをワード線に電気的に接続する。ワイドギャップ半導体トランジスタ１３０では、ゲートがワード線に電気的に接続されており、ソース及びドレインが信号生成回路１２０に電気的に接続されている。信号生成回路１２０は、ワイドギャップ半導体トランジスタ１３０のソース及びドレインに制御信号（ＣＯＮａ）を入力する。
【００５５】
このような構成として、ワード線にノイズが発生しているときには制御信号（ＣＯＮａ）を入力しない（またはＬレベルの信号を入力する）ことでワイドギャップ半導体トランジスタ１３０を容量素子として動作させ、ワード線が信号を伝達しているときには制御信号（ＣＯＮａ）を入力する（またはＨレベルの信号を入力する）ことでワイドギャップ半導体トランジスタ１３０を容量素子として動作しないようにさせることが可能となる。
【００５６】
このような構成は、容量として機能するトランジスタとしてワイドギャップ半導体トランジスタを用いるため可能となる。ここで、例えばワイドギャップ半導体トランジスタの代わりにシリコンをチャネル形成領域に含むトランジスタ（Ｓｉトランジスタ）が用いられていると、制御信号（ＣＯＮａ）を入力しない（またはＬレベルの信号を入力する）場合にはチャネル形成領域に少数キャリアが蓄積し、ワイドギャップ半導体トランジスタ１３０の代わりに設けられたＳｉトランジスタを容量として十分に機能させることができない。従って、信号伝達時にワード線に電気的に接続された該トランジスタが容量として機能しないように動作させることができず、信号伝達時のワード線の負荷を増大させ、信号遅延の原因となる。
【００５７】
ワイドギャップ半導体トランジスタ１３０としては、例えばＯＳトランジスタが挙げられる。
【００５８】
なお、上記説明したように、トランジスタ１３２は、オフ電流が低いトランジスタとすることが好ましい。そして、オフ電流が低いトランジスタとしては、ＯＳトランジスタが挙げられる。従って、ワイドギャップ半導体トランジスタ１３０とトランジスタ１３２は、どちらもＯＳトランジスタとすることが好ましい。同一の記憶素子内に、ワイドギャップ半導体トランジスタ１３０とトランジスタ１３２を同一の工程で作製することができるからである。
【００５９】
なお、ビット線Ｂ１ａ及びビット線Ｂ１ｂにはセンスアンプ１２２を有するプリチャージ及び増幅回路１０４（１）〜（ｍ）が電気的に接続されているが、センスアンプ１２２からビット線Ｂ１ａに沿って設けられた記憶素子１０２ａの数とビット線Ｂ１ｂに沿って設けられた記憶素子１０２ｂの数が等しいことが好ましい。記憶素子１０２ａ及び１０２ｂからデータを読み取るに際し、センスアンプ１２２を中心として、ビット線Ｂ１ａ側に設けられた記憶素子のデータとビット線Ｂ１ｂ側に設けられた記憶素子のデータの差分をとって読み取り動作をさせることが可能だからである。
【００６０】
なお、隣り合うワイドギャップ半導体トランジスタ１３０のソース及びドレインは、配線層２１６によってお互いに接続されているだけでなく、隣接するワイドギャップ半導体トランジスタのドレイン及びソースと接続され、ワード線Ｗ１ａに沿って連なって設けられていることが好ましい。ワイドギャップ半導体トランジスタ１３０を作製するに際し、トランジスタ特性にばらつきが生じた場合であっても、少なくともワード線Ｗ１ａに沿う方向では、ワイドギャップ半導体トランジスタ１３０のトランジスタ特性のばらつきが記憶素子１０２ａの動作に対して影響を及ぼすことを防ぐことができるからである。ワイドギャップ半導体トランジスタ１３０は、必ずしも記憶素子１０２ａ及び１０２ｂのすべてに設けられていなくてもよい。
【００６１】
図３は、図２の動作を説明する図である。トランジスタ１３２と容量素子１３４の間に電荷が保持されている場合についての動作を説明する。
【００６２】
まず、ＨレベルのＣＯＮａ信号を入力しつつＨレベルのＰＲＥ信号を入力する（期間ｔ１）。ＨレベルのＣＯＮａ信号を入力することで、ワイドギャップ半導体トランジスタ１３０は、容量素子として機能しない。ＨレベルのＰＲＥ信号を入力すると、ビット線Ｂ１ａの電位は、Ｖｄｄ／２となる。
【００６３】
次に、ＨレベルのＰＲＥ信号の入力を停止してＬレベルとする（期間ｔ２）。ＰＲＥ信号をＬレベルとすることで、ビット線Ｂ１ａはフローティングになる。ここで、ビット線Ｂ１ａの電位はＶｄｄ／２に維持される。
【００６４】
次に、ワード線Ｗ１ａにＨレベルの信号を入力する（期間ｔ３）。ワード線Ｗ１ａにＨレベルの信号を入力することで、トランジスタ１３２がオンし、ここで、ワイドギャップ半導体トランジスタ１３０は、容量素子として機能していないので、ワイドギャップ半導体トランジスタ１３０に起因するワード線Ｗ１ａの信号伝達遅延は発生しない。トランジスタ１３２と容量素子１３４の間の電荷によりビット線Ｂ１ａが徐々に高電位または低電位となる。
【００６５】
次に、ＨレベルのＣＯＮａ信号の入力を停止してＬレベルとする（期間ｔ４）。ワイドギャップ半導体トランジスタ１３０を容量素子として機能させるためである。
【００６６】
次に、ＨレベルのＳＡＥ信号を入力する（期間ｔ５）。ＨレベルのＳＡＥ信号を入力することで、センスアンプ１２２が駆動し、ビット線Ｂ１ａの電位が一定（高電位または低電位）になる。このとき、ビット線Ｂ１ａとワード線Ｗ１ａ間の容量結合によりノイズが発生（点線で図示）するが、ワイドギャップ半導体トランジスタ１３０を容量素子として機能させている（ワード線Ｗ１ａの電位と制御信号ＣＯＮａの電位に差がある。）ため、ノイズの伝搬は最小限に抑えられる。
【００６７】
その後、ＨレベルのＣＬＥ信号を入力する（期間ｔ６）。ＨレベルのＣＬＥ信号を入力することで、外部入出力端子（ＩＮ／ＯＵＴ）から書き込みデータがビット線Ｂ１ａに入力され、ビット線Ｂ１ａは書き込みデータの電位になる。そして、トランジスタ１３２と容量素子１３４の間に書き込みデータの電位となるように電荷が蓄えられる。ここで、期間ｔ５の一定の電位と書き込みデータの電位が異なる場合には、ビット線Ｂ１ａとワード線Ｗ１ａの間の容量結合によりノイズが発生（点線で図示）するが、ワイドギャップ半導体トランジスタ１３０を容量素子として機能させているため、ノイズの伝搬は最小限に抑えられる。
【００６８】
そして、ＨレベルのＣＬＥ信号の入力を停止してＬレベルとする（期間ｔ７）。ＣＬＥ信号をＬレベルとすることで、ビット線Ｂ１ａはフローティングになる。
【００６９】
ＨレベルのＣＯＮａ信号を入力する（期間ｔ８）。ワイドギャップ半導体トランジスタ１３０は、容量素子として機能しなくなる。
【００７０】
その後、ワード線Ｗ１ａに入力するＨレベルの信号を停止してＬレベルとする（期間ｔ９）。ワード線Ｗ１ａに入力する信号をＬレベルとすると、トランジスタ１３２がオフする。ここで、ワイドギャップ半導体トランジスタ１３０は、容量素子として機能していないので、ワイドギャップ半導体トランジスタ１３０に起因するワード線Ｗ１ａの信号伝達遅延は発生しない。
【００７１】
その後、ＨレベルのＳＡＥ信号の入力を停止してＬレベルとする（期間ｔ１０）。ＳＡＥ信号をＬレベルとすることで、センスアンプ１２２の動作が停止する。
【００７２】
そして、ＨレベルのＰＲＥ信号を入力する（期間ｔ１１）。ＨレベルのＰＲＥ信号を入力すると、ビット線Ｂ１ａの電位は、Ｖｄｄ／２となる。
【００７３】
ここで、ワイドギャップ半導体トランジスタ１３０が容量として機能する場合と機能しない場合について図４を参照して説明する。
【００７４】
図４は、ワイドギャップ半導体トランジスタ１３０のゲート電圧Ｖｇｓとワイドギャップ半導体トランジスタ１３０が容量素子として機能するときの容量値Ｃの関係を示す図である。容量値Ｃは、ワイドギャップ半導体トランジスタ１３０のゲート電圧Ｖｇｓの変化に応じて曲線１４０に示されるように変化する。なお、ゲート電圧Ｖｇｓとは、ソースの電位を基準としたゲートの電位との電位差をいう。
【００７５】
まず、ＣＯＮａ信号がＨレベルのときについて説明する。
【００７６】
ＣＯＮａ信号がＨレベルのとき、ワード線Ｗ１ａがＬレベルであればワイドギャップ半導体トランジスタ１３０ではＶｇｓ＜０となる。従って、ポイント１４２における曲線１４０の値が、ワイドギャップ半導体トランジスタ１３０が容量素子として機能するときの容量値となる。このとき、ワイドギャップ半導体トランジスタ１３０では容量値Ｃは実質的に０になる。
【００７７】
ＣＯＮａ信号がＨレベルのとき、ワード線Ｗ１ａがＨレベルであればワイドギャップ半導体トランジスタ１３０ではＶｇｓ＝０となる。従って、ポイント１４４における曲線１４０の値が、ワイドギャップ半導体トランジスタ１３０が容量素子として機能するときの容量値となる。このとき、ワイドギャップ半導体トランジスタ１３０では容量値Ｃは実質的に０になる。
【００７８】
次に、ＣＯＮａ信号がＬレベルのときについて説明する。
【００７９】
ＣＯＮａ信号がＬレベルのとき、ワード線Ｗ１ａがＬレベルであればワイドギャップ半導体トランジスタ１３０ではＶｇｓ＝０となる。従って、ポイント１４４における曲線１４０の値が、ワイドギャップ半導体トランジスタ１３０が容量素子として機能するときの容量値となる。このとき、ワイドギャップ半導体トランジスタ１３０では容量値Ｃは実質的に０になる。
【００８０】
ＣＯＮａ信号がＬレベルのとき、ワード線Ｗ１ａがＨレベルであればワイドギャップ半導体トランジスタ１３０ではＶｇｓ＞０となる。従って、ポイント１４６における曲線１４０の値が、ワイドギャップ半導体トランジスタ１３０が容量素子として機能するときの容量値となる。このとき、ワイドギャップ半導体トランジスタ１３０では容量値Ｃは実質的にＣ１になる。
【００８１】
従って、ＣＯＮａ信号がＬレベルであって且つワード線Ｗ１ａがＨレベルのときに限り、ワイドギャップ半導体トランジスタ１３０の容量値が存在することになる。すなわち、ワイドギャップ半導体トランジスタ１３０が容量として機能する。従って、図３における期間ｔ３から期間ｔ７においてワイドギャップ半導体トランジスタ１３０が容量として機能する。
【００８２】
なお、本発明において、トランジスタは特定の構成のものに限定されず、様々な構成のものを用いることができる。従って、トランジスタは、多結晶シリコンにより構成されるトランジスタであってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に設けられるトランジスタであってもよい。
【００８３】
なお、上記の説明では、トランジスタはｎチャネル型トランジスタとしたが、これに限定されず、適宜ｐチャネル型トランジスタを用いてもよい。
【００８４】
次に、本発明に適用することのできるトランジスタについて説明する。ワイドギャップ半導体トランジスタとしては、半導体特性を示す金属酸化物をチャネル形成領域に含むトランジスタが挙げられる。ワイドギャップ半導体トランジスタ以外のトランジスタとしては、半導体基板に設けられたトランジスタが挙げられる。
【００８５】
図５は、本発明に適用することのできるトランジスタの断面構造の概略の一例を示す図である。図５においては、半導体基板に設けられたトランジスタ上にワイドギャップ半導体トランジスタが形成されている。半導体基板に設けられたトランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタの双方を含んでいてもよいし、一方のみが設けられていてもよい。
【００８６】
半導体基板に設けられたｐチャネル型トランジスタ及びｎチャネル型トランジスタは、一般的な方法により形成すればよい。半導体基板に設けられたｐチャネル型トランジスタ及び半導体基板に設けられたｎチャネル型トランジスタを形成した後に、これらの上にワイドギャップ半導体トランジスタを形成する。すなわち、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を被形成基板として、該基板上にワイドギャップ半導体トランジスタを形成する。ワイドギャップ半導体トランジスタとしては、ＯＳトランジスタが挙げられる。
【００８７】
なお、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００は、ソース領域及びドレイン領域として機能する高濃度不純物領域２０１、低濃度不純物領域２０２、ゲート絶縁膜２０３、ゲート電極２０４、層間絶縁膜２０５を有する（図５）。
【００８８】
ＯＳトランジスタ２１０は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００上に設けられた酸化物半導体層２１１と、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂと、酸化物半導体層２１１の少なくともチャネル形成領域上に設けられたゲート絶縁膜２１３と、酸化物半導体層２１１に重畳してゲート絶縁膜２１３上に設けられたゲート電極２１４ｂと、を有する（図６（Ｄ））。なお、図示していないが電極２１４ａとゲート電極２１４ｂは電気的に接続され、ゲート電極２０４と電極２１４ａは電気的に接続されている。
【００８９】
層間絶縁膜２０５は、酸化物半導体層２１１の下地絶縁膜としても機能する。
【００９０】
層間絶縁膜２０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜２０５に接する酸化物半導体膜に酸素を供給することができるためである。
【００９１】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜２０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【００９２】
なお、層間絶縁膜２０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜２０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【００９３】
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【００９４】
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、イオン強度の時間積分値に比例する。このため、酸化物におけるイオン強度の時間積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値に対する原子密度の割合である。
【００９５】
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のイオン強度の時間積分値と酸化物のイオン強度の時間積分値から、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×αの式で求めることができる。
【００９６】
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のイオン強度の時間積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のイオン強度の時間積分値である。αは、イオン強度に影響する係数である。前記式の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
【００９７】
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
【００９８】
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
【００９９】
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
【０１００】
層間絶縁膜２０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。層間絶縁膜２０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【０１０１】
層間絶縁膜２０５を形成した後、酸化物半導体層２１１となる酸化物半導体膜を形成する前に、第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜２０５中に含まれる水及び水素を除去するための工程である。第１の加熱処理の温度は、層間絶縁膜２０５中に含まれる水及び水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の変質または変形する温度未満とするとよく、好ましくは４００℃以上７５０℃以下とし、後に行う第２の加熱処理よりも低い温度とすればよい。
【０１０２】
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜２０５を酸素の供給源として酸化物半導体膜に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜を加工して酸化物半導体層２１１を形成した後に行ってもよい。
【０１０３】
なお、第２の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１０４】
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層２１１が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶（結晶粒径１ｎｍ以上２０ｎｍ以下）が混在することもある。
【０１０５】
なお、第２の加熱処理に際して層間絶縁膜２０５は、酸素の供給源となる。
【０１０６】
なお、酸化物半導体膜の被形成面である層間絶縁膜２０５の平均面粗さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【０１０７】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０１０８】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、下記の式（１）で与えられる。
【０１０９】
【数１】
0005960493.tif 000002
【０１１０】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、下記の式（２）で与えられる。
【０１１１】
【数２】
0005960493.tif 000003
【０１１２】
ここで、指定面は、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【０１１３】
また、基準面は、指定面の平均の高さにおける、ＸＹ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【０１１４】
このように、層間絶縁膜２０５の平均面粗さを０．１ｎｍ以上０．５ｎｍ未満とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【０１１５】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
【０１１６】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【０１１７】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０１１８】
なお、層間絶縁膜２０５を平坦化するためには、前記処理のいずれを用いてもよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜２０５に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第１の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパッタを用いることが好ましい。
【０１１９】
酸化物半導体層２１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
【０１２０】
酸化物半導体膜は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。さらには、ガリウム（Ｇａ）を有することが好ましい。ガリウム（Ｇａ）を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ（Ｓｎ）、ハフニウム（Ｈｆ）またはアルミニウム（Ａｌ）が挙げられる。
【０１２１】
また、この他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。これらのいずれか一種または複数種を有してもよい。
【０１２２】
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＳｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を例示することができる。
【０１２３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１２４】
例えば、原子比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、原子比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）のＩｎ−Ｓｎ−Ｚｎ系酸化物やその近傍の組成の酸化物を用いるとよい。
【０１２５】
しかし、本発明の一態様において用いることができる酸化物半導体膜は、これらに限定されるものではなく、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性（半導体特性）に応じて、キャリア濃度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離及び密度などを適宜調整すればよい。
【０１２６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１２７】
酸化物半導体は、単結晶でもよいし、非単結晶でもよい。非単結晶である場合には、非晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であってもよい。または、非アモルファスであってもよい。
【０１２８】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
【０１２９】
なお、一例として、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物により形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０１３０】
なお、ここで、ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体膜を緻密なものとすることができる。
【０１３１】
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【０１３２】
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【０１３３】
なお、酸化物半導体膜のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流を高くさせる原因となるからである。
【０１３４】
なお、酸化物半導体膜の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。５０ｎｍ以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を３０μｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とすると、短チャネル効果を抑制することができる。
【０１３５】
ここでは、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴンガス）、酸素ガス、または希ガスと酸素ガスの混合ガスを用いればよい。
【０１３６】
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は９Ｎ（９９．９９９９９９９％）以上、露点は−１２１℃以下、水は０．１ｐｐｂ以下、水素は０．５ｐｐｂ以下とすればよい。酸素ガスにおいて、純度は８Ｎ（９９．９９９９９９％）以上、露点は−１１２℃以下、水は１ｐｐｂ以下、水素は１ｐｐｂ以下とすればよい。また、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を加熱しつつ高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。ここで、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１３７】
また、酸化物半導体膜に酸素を過剰に含ませるために、イオン注入により酸素を供給してもよい。
【０１３８】
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。結晶構造を有している場合の好ましい一態様として、ｃ軸方向に配向した結晶性の（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ：ＣＡＡＣ）酸化物半導体膜が挙げられる。酸化物半導体膜をＣＡＡＣ酸化物半導体膜とすることで、トランジスタの信頼性を高めることができる。
【０１３９】
なお、ＣＡＡＣ酸化物半導体膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
【０１４０】
なお、広義には、ＣＡＡＣ酸化物半導体膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
【０１４１】
なお、ＣＡＡＣ酸化物半導体膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体膜は結晶化した部分（結晶部分）を含むが、一の結晶部分と他の結晶部分の境界を明確に判別できなくてもよい。
【０１４２】
また、ＣＡＡＣ酸化物半導体膜を構成する酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体膜を支持する基板面またはＣＡＡＣ酸化物半導体膜の表面、若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、若しくは界面などに垂直な方向）であってもよい。
【０１４３】
なお、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
【０１４４】
このようなＣＡＡＣ酸化物半導体膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
【０１４５】
このようなＣＡＡＣ酸化物半導体膜について図７乃至図９を用いて詳細に説明する。なお、原則として、図７乃至図９は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分または下半分という場合、ａｂ面を境界とする。また、図７において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１４６】
図７（Ａ）には、１個の６配位のインジウム（以下Ｉｎ）と、Ｉｎに近接の６個の４配位の酸素（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素のみ示した構造を、ここではサブユニットと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図７（Ａ）に示すサブユニットは電荷が０である。
【０１４７】
図７（Ｂ）には、１個の５配位のガリウム（以下Ｇａ）と、Ｇａに近接の３個の３配位の酸素（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（Ｂ）に示すサブユニットは電荷が０である。
【０１４８】
図７（Ｃ）には、１個の４配位の亜鉛（以下Ｚｎ）と、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｃ）に示すサブユニットは電荷が０である。
【０１４９】
図７（Ｄ）には、１個の６配位のスズ（以下Ｓｎ）と、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｄ）に示すサブユニットは電荷が＋１となる。
【０１５０】
図７（Ｅ）には、２個のＺｎを含むサブユニットを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示すサブユニットは電荷が−１となる。
【０１５１】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０１５２】
ここで、これらのサブユニット同士の結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４のとき、金属原子を有する二種のサブユニット同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合には、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０１５３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０１５４】
図８（Ａ）には、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する１グループのモデル図を示す。図８（Ｂ）には、３のグループで構成されるユニットを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の配列を示す。
【０１５５】
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠３として示している。同様に、図８（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠１として示している。また、同様に、図８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎと、を示している。
【０１５６】
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎがＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１５７】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１５８】
また、Ｉｎは５配位及び６配位のいずれもとることができる。具体的には、図８（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の結晶の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ系の結晶は、ｍの数が大きいことが好ましい。結晶性が向上するためである。
【０１５９】
また、このほかの金属酸化物を用いた場合も同様である。例えば、図９（Ａ）には、Ｉｎ−Ｇａ−Ｚｎ系の結晶の層構造を構成する１グループのモデル図を示す。
【０１６０】
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、Ｚｎの上半分にある１個の４配位のＯと結合し、そのＺｎがＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａがＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１６１】
図９（Ｂ）には、３のグループで構成されるユニットを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の配列を示す。
【０１６２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）及びＧａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含むサブユニットでは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０１６３】
なお、Ｉｎ−Ｇａ−Ｚｎ系の結晶の層構造を構成するグループは、図９（Ａ）に示したグループに限定されない。
【０１６４】
ここで、ＣＡＡＣ酸化物半導体膜の形成方法について説明する。
【０１６５】
まず、酸化物半導体膜をスパッタリング法などによって形成する。なお、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、例えば、１５０℃以上４５０℃以下とすればよく、好ましくは２００℃以上３５０℃以下とする。
【０１６６】
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時のｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００の温度は、例えば、２００℃以上ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板２００自体が変質または変形しない程度の温度未満とすればよく、好ましくは２５０℃以上４５０℃以下とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
【０１６７】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水及び水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０１６８】
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０１６９】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で加熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
【０１７０】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
【０１７１】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａ及びＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０１７２】
また、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の形成には、例えば、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５のターゲットを用いればよい。
【０１７３】
以上説明したようにＣＡＡＣ酸化物半導体膜を形成することができる。
【０１７４】
ＣＡＡＣ酸化物半導体膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ酸化物半導体膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０１７５】
従って、ＣＡＡＣ酸化物半導体膜をチャネル形成領域に用いてトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０１７６】
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層２１１を形成する（図６（Ａ））。
【０１７７】
そして、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂを形成する（図６（Ｂ））。
【０１７８】
ソース電極２１２ａ及びドレイン電極２１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂとなる層は、信号線としても機能する。
【０１７９】
次に、酸化物半導体層２１１の少なくともチャネル形成領域上にゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３の形成後に開口部を形成する（図６（Ｃ））。該開口部はゲート電極２０４と重畳する部分に形成する。
【０１８０】
ゲート絶縁膜２１３としては、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜２１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜２１３をスパッタリング法により形成すると、酸化物半導体層２１１に水素及び水分が混入することを防ぐことができる。また、ゲート絶縁膜２１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０１８１】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【０１８２】
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
【０１８３】
ゲート絶縁膜２１３は、少なくとも酸化物半導体層２１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜２０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜２１３の酸化物半導体層２１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層２１１に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【０１８４】
なお、ゲート絶縁膜２１３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜２１３を積層構造とする場合であっても、酸化物半導体層２１１に接する部分は、絶縁性酸化物であることが好ましい。
【０１８５】
ゲート絶縁膜２１３は、スパッタリング法により形成すればよい。また、ゲート絶縁膜２１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜２１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０１８６】
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。第３の加熱処理により、酸化物半導体層２１１中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜２１３を供給源として酸化物半導体層２１１に酸素を供給することができる。
【０１８７】
また、ここで第３の加熱処理は酸化物半導体層２１１上にゲート絶縁膜２１３を形成した後に行ったが、タイミングはこれに限定されない。電極２１４ａ及びゲート電極２１４ｂ、または電極２１４ａ及びゲート電極２１４ｂとなる導電膜を形成した後に行ってもよい。
【０１８８】
なお、ここで酸化物半導体層２１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。このように水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止することができる。
【０１８９】
なお、酸化物半導体層２１１のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくするとオフ電流を低く抑えることができる。
【０１９０】
次に、ゲート絶縁膜２１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、電極２１４ａ及びゲート電極２１４ｂを形成する（図６（Ｄ））。なお、ゲート電極２１４ｂとなる層は少なくとも走査線として機能する。
【０１９１】
電極２１４ａ及びゲート電極２１４ｂは、ソース電極２１２ａ及びドレイン電極２１２ｂと同様の材料及び方法により形成すればよい。
【０１９２】
なお、図示していないが、ゲート電極２１４ｂをマスクとして、酸化物半導体層２１１にドーパントを添加して、酸化物半導体層２１１にソース領域及びドレイン領域を形成することが好ましい。
【０１９３】
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはホウ素などを用いればよい。
【０１９４】
以上説明したように、図５に示す、半導体基板に設けられたトランジスタ上にワイドギャップ半導体トランジスタを作製することができる。
【０１９５】
ところで、図２に示すように、ＣＯＮａ信号はワード線Ｗ１ａに平行して設けられた配線に入力されている。ＣＯＮａ信号が入力される配線は図１０に示すように設けられている。
【０１９６】
図１０（Ａ）は、記憶素子１０２ａ（１，１）と記憶素子１０２ａ（１，２）が有するワイドギャップ半導体トランジスタ１３０とトランジスタ１３２の上面図の好ましい形態を示す。図１０（Ｂ）は、図１０（Ａ）のＸ１−Ｘ２における断面図の好ましい形態を示す。
【０１９７】
ワイドギャップ半導体トランジスタ１３０及びトランジスタ１３２上には絶縁層２１５が設けられており、絶縁層２１５上には配線層２１６が設けられており、ワイドギャップ半導体トランジスタ１３０のソース及びドレインは絶縁層２１５に設けられた開口部において配線層２１６に電気的に接続されている。
【０１９８】
ワイドギャップ半導体トランジスタ１３０のゲートとトランジスタ１３２のゲートは、ワード線Ｗ１ａに電気的に接続されている。トランジスタ１３２のソース及びドレインの一方は、ビット線Ｂ１ａまたはビット線Ｂ２ａに電気的に接続されている。
【０１９９】
図１０（Ａ）及び（Ｂ）に示すように、ワイドギャップ半導体トランジスタ１３０のソース及びドレインは、配線層２１６によってお互いに接続されているだけでなく、隣接するワイドギャップ半導体トランジスタのドレイン及びソースと接続され、ワード線Ｗ１ａに沿って連なって設けられていることが好ましい。ワイドギャップ半導体トランジスタ１３０は記憶素子１０２ａ毎に設けられているが、このトランジスタ特性にばらつきが生じた場合であっても、少なくともワード線Ｗ１ａに沿う方向では、ワイドギャップ半導体トランジスタ１３０のトランジスタ特性のばらつきが記憶素子１０２ａの動作に対して影響を及ぼすことを防ぐことができるからである。
【０２００】
なお、絶縁層２１５は絶縁性材料により設けられていればよく、配線層２１６は導電性材料により設けられていればよい。絶縁層２１５は、誘電率の低い材料（例えば酸化シリコン）により設けられていることが好ましい。より好ましくは、絶縁層２１５は酸化シリコンよりも誘電率の低い材料により設けられているとよい。絶縁層２１５が誘電率の低い材料により設けられていることで、ビット線Ｂ１ａ及びワード線Ｗ１ａと、配線層２１６により設けられた配線との間の寄生容量を低減することができる。
【０２０１】
なお、ＰＲＥ信号を入力する配線とＳＡＥ信号を入力する配線もビット線と絶縁膜を介して重畳することになるため、これらの配線も配線層２１６により形成することで、これらの配線とビット線の間の寄生容量を低減することが好ましい。ただし、ＰＲＥ信号とＳＡＥ信号はワード線の信号よりもノイズが問題とならないため、必ずしもこの構成に限定されるものではない。
【０２０２】
なお、上記のように作製したワイドギャップ半導体トランジスタは、チャネル幅１μｍあたりのオフ電流値を室温下において１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下にすることが可能である。
【０２０３】
上記説明したように、ワイドギャップ半導体トランジスタには酸化物半導体を用いることが好ましい。酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる。
【０２０４】
ただし、実際の酸化物半導体を用いたトランジスタの電界効果移動度は、本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥がある。Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２０５】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、下記の式（３）で表現できる。
【０２０６】
【数３】
0005960493.tif 000004
【０２０７】
ここで、Ｅはポテンシャル障壁の高さ、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁は下記の式（４）で表される。
【０２０８】
【数４】
0005960493.tif 000005
【０２０９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２１０】
また、線形領域におけるドレイン電流Ｉｄは、下記の式（５）で表される。
【０２１１】
【数５】
0005960493.tif 000006
【０２１２】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍとしている。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数をとると、下記の式（６）が得られる。
【０２１３】
【数６】
0005960493.tif 000007
【０２１４】
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２１５】
このようにして求めた欠陥密度などをもとに式（３）及び式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶縁膜の界面に欠陥がない場合の酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなる。
【０２１６】
ただし、半導体内部に欠陥がなくても、トランジスタの輸送特性はチャネルとゲート絶縁物との界面での散乱による影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、下記の式（７）で表される。
【０２１７】
【数７】
0005960493.tif 000008
【０２１８】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ１は低下することがわかる。
【０２１９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１１に示す。なお、計算にはデバイスシミュレーションソフトＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅ（シノプシス社製）を使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースの仕事関数を４．６ｅＶ、ドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖとした。
【０２２０】
図１１で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、上記式（１）などを示して説明したように、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が好ましい。
【０２２１】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図１２乃至図１４に示す。ここで、計算に用いたトランジスタの断面構造を図１５に示す。図１５に示すトランジスタは、酸化物半導体層にｎ＋の導電型を呈する半導体領域３０３ａ及び半導体領域３０３ｃを有する。計算において、半導体領域３０３ａ及び半導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとした。
【０２２２】
図１５（Ａ）に示すトランジスタは、下地絶縁物３０１と、下地絶縁物３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物３０２と、半導体領域３０３ａ及び半導体領域３０３ｃと、それらに挟まれておりチャネル形成領域となる真性の半導体領域３０３ｂと、ゲート３０５と、を有する。計算において、ゲート３０５の幅は３３ｎｍとした。
【０２２３】
ゲート３０５と半導体領域３０３ｂの間には、ゲート絶縁物３０４を有し、また、ゲート３０５の両側面には側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ、ゲート３０５の上部には、ゲート３０５と他の配線との短絡を防止するための絶縁物３０７を有する。側壁絶縁物の幅は５ｎｍとした。また、半導体領域３０３ａ及び半導体領域３０３ｃに接して、ソース３０８ａ及びドレイン３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２２４】
図１５（Ｂ）に示すトランジスタは、下地絶縁物３０１と、酸化アルミニウムよりなる埋め込み絶縁物３０２と、半導体領域３０３ａ及び半導体領域３０３ｃと、それらに挟まれておりチャネル形成領域となる真性の半導体領域３０３ｂと、ゲート絶縁物３０４と、ゲート３０５と、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂと、絶縁物３０７と、ソース３０８ａ及びドレイン３０８ｂと、を有する。
【０２２５】
図１５（Ａ）に示すトランジスタと図１５（Ｂ）に示すトランジスタは、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域の導電型が異なる。側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域は、図１５（Ａ）に示すトランジスタではｎ＋の導電型を呈する領域であるが、図１５（Ｂ）に示すトランジスタでは真性の半導体領域である。すなわち、図１５（Ｂ）に示すトランジスタでは、半導体領域３０３ａ（半導体領域３０３ｃ）とゲート３０５が重ならない領域の幅がＬｏｆｆだけある。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。オフセット長は、側壁絶縁物３０６ａ（側壁絶縁物３０６ｂ）の幅と同じである。
【０２２６】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１２は、図１５（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ソースを基準としたゲートとの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ソースを基準としたドレインとの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２７】
ゲート絶縁膜の厚さは、図１２（Ａ）では１５ｎｍとしており、図１２（Ｂ）では１０ｎｍとしており、図１２（Ｃ）は５ｎｍとしている。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子などで必要とされる１０μＡを超えている。
【０２２８】
図１３は、図１５（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁膜の厚さは、図１３（Ａ）では１５ｎｍとしており、図１３（Ｂ）では１０ｎｍとしており、図１３（Ｃ）は５ｎｍとしている。
【０２２９】
図１４は、図１５（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁膜の厚さは、図１４（Ａ）では１５ｎｍとしており、図１４（Ｂ）では１０ｎｍとしており、図１４（Ｃ）は５ｎｍとしている。
【０２３０】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２３１】
なお、移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度、図１４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子などで必要とされる１０μＡを超えている。
【０２３２】
以上説明したように、ワイドギャップ半導体として用いる酸化物半導体トランジスタは非常に高い移動度とすることができる。
【０２３３】
なお、走査線及び信号線として機能する導電層の少なくとも一方を銅により形成すると、配線を低抵抗にすることができるため、好ましい。
【０２３４】
なお、ここで、ワイドギャップ半導体トランジスタとして説明したトランジスタは一例であり、ワイドギャップ半導体トランジスタはこれに限定されず、様々な形態とすることができる。
【符号の説明】
【０２３５】
１００    記憶装置
１０２ａ    記憶素子
１０２ｂ    記憶素子
１０４    プリチャージ及び増幅回路
１０６ａ    第１のカラムデコーダ
１０６ｂ    第２のカラムデコーダ
１０８    領域
１１０ａ    第１のローデコーダ
１１０ｂ    第２のローデコーダ
１１２ａ    第１の領域
１１２ｂ    第２の領域
１２０    信号生成回路
１２２    センスアンプ
１２４    トランジスタ
１２６    トランジスタ
１２８    トランジスタ
１３０    ワイドギャップ半導体トランジスタ
１３２    トランジスタ
１３４    容量素子
１３６    寄生容量領域
２００    ｐチャネル型トランジスタ及びｎチャネル型トランジスタが設けられた半導体基板
２０１    高濃度不純物領域
２０２    低濃度不純物領域
２０３    ゲート絶縁膜
２０４    ゲート電極
２０５    層間絶縁膜
２１０    ＯＳトランジスタ
２１１    酸化物半導体層
２１２ａ    ソース電極
２１２ｂ    ドレイン電極
２１３    ゲート絶縁膜
２１４ａ    電極
２１４ｂ    ゲート電極
２１５    絶縁層
２１６    配線層
３０１    下地絶縁物
３０２    埋め込み絶縁物
３０３ａ    半導体領域
３０３ｂ    半導体領域
３０３ｃ    半導体領域
３０４    ゲート絶縁物
３０５    ゲート
３０６ａ    側壁絶縁物
３０６ｂ    側壁絶縁物
３０７    絶縁物
３０８ａ    ソース
３０８ｂ    ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図８】
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【図９】
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