(57)【特許請求の範囲】
【請求項１】
第１ビット線に接続されている第１記憶素子及び第２ビット線に接続されている第２記憶素子を各々が含む複数のメモリセルを有する半導体メモリであって、
前記メモリセルの１つから前記第１及び第２ビット線各々を介して読み出された読出信号同士の差分に基づいて前記メモリセルから読み出されたデータの値を判定して暫定読出データを得るデータ判定部と、
前記第１及び第２ビット線に共に電流が流れているか否かを検出することにより前記メモリセルの１つがデータ消去状態にあるか否かを示す消去状態検出信号を生成する消去状態検出部と、
前記消去状態検出信号が前記データ消去状態を示さない場合には前記暫定読出データを前記メモリセルの１つからの読出データとして出力する一方、前記消去状態検出信号が前記データ消去状態を示す場合には固定のデータ値を前記読出データとして出力する読出データ出力部と、を有することを特徴とする半導体メモリ。
【請求項２】
前記データ判定部は、前記第１及び第２ビット線各々を介して読み出された読出信号同士の差分を増幅して差分信号を得る差動増幅回路と、前記差分信号を２値化したものを前記暫定読出データとする２値化回路と、を含み、
前記読出データ出力部は、前記暫定読出データと前記消去状態検出信号との論理和を求めこの論理和結果を前記読出データとして出力することを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記第１及び第２ビット線各々をプリチャージ期間に亘りプリチャージするプリチャージ部を更に備え、
前記消去状態検出部は、前記プリチャージ期間中は非活性状態にあり前記プリチャージ期間の終了直後に活性状態に遷移して前記第１及び第２ビット線に共に電流が流れているか否かの検出動作を開始することを特徴とする請求項１又は２記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に複数のメモリセルで１データを記憶する半導体メモリに関する。
【背景技術】
【０００２】
高速化及び低消費電力化を図る半導体メモリとして、一対のメモリセルで１ビット分のデータを記憶するようにした半導体メモリが知られている（例えば、特許文献１又は２参照）。この半導体メモリでは、一対のメモリセルは２つのトランジスタで構成されており、これらトランジスタ各々のゲート端には共通のワード線、各々のドレイン端にはビット線が個別に接続されている。
【０００３】
この半導体メモリにデータを書き込む場合、データの値（０又は１）に基づき、一対のメモリセルの内の一方又は他方だけに所定量の電荷を蓄積させる。尚、メモリセル内に蓄積させる電荷量を所定量に到らせるべく、メモリセルに印加する書込電圧を段階的に増加させつつ各段階毎にデータの読み出しを行い、その読出電流値が所定閾値よりも低下したか否かを判定するベリファイ処理を実行する。この際、読出電流値が所定閾値より低下したらメモリセルに対する書き込みが終了したと判断する。かかるデータ書き込みの終了後、上記した一対のメモリセルから読み出しを行うと、電荷が蓄積されていないメモリセルからは電流が送出される一方、所定量の電荷が蓄積されたメモリセルからは電流が送出されない。そこで、かかる半導体メモリからデータを読み出す場合には、一対のメモリセルから夫々のビット線を介して読み出された読出信号同士の差を差動増幅回路で求め、その差に基づき、読み出されたデータの値（０又は１）を判定する。
【０００４】
また、メモリセルに書き込まれたデータを書き換える場合には、データを一度消去してその後新たにデータを書き込む。尚、データが消去された状態とは、その読出時に一対のトランジスタから共に電流が送出されるような電荷の蓄積状態である。
【０００５】
従って、このデータが消去された状態で上記したベリファイ処理によるデータ書き込みを行うと、そのベリファイ処理の初期段階では、一対のメモリセルから共に略同一の電流が送出される為、上記した差動増幅回路が不安定な状態となる。
【０００６】
よって、本来、データが消去された状態では、これをデータ値「１」が書き込まれた状態であると判定しなければならないが、差動増幅回路が不安定な状態となるので判定結果に誤りが生じてしまうという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第２５３７２６４号公報
【特許文献２】特開２００８−１１７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、読み出しデータの精度を高めることが可能な半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による半導体メモリは、第１ビット線に接続されている第１記憶素子及び第２ビット線に接続されている第２記憶素子を各々が含む複数のメモリセルを有する半導体メモリであって、前記メモリセルの１つから前記第１及び第２ビット線各々を介して読み出された読出信号同士の差分に基づいて前記メモリセルから読み出されたデータの値を判定して暫定読出データを得るデータ判定部と、前記第１及び第２ビット線に共に電流が流れているか否かを検出することにより前記メモリセルの１つがデータ消去状態にあるか否かを示す消去状態検出信号を生成する消去状態検出部と、前記消去状態検出信号が前記データ消去状態を示さない場合には前記暫定読出データを前記メモリセルの１つからの読出データとして出力する一方、前記消去状態検出信号が前記データ消去状態を示す場合には固定のデータ値を前記読出データとして出力する読出データ出力部と、を有する。
【発明の効果】
【００１０】
本発明においては、メモリセルから第１及び第２ビット線を介して読み出された読出信号同士の差分に基づき読出データの値を判定するにあたり、上記第１及び第２ビット線に共に電流が流れている場合にはメモリセルがデータ消去状態にあると判断し、この際、上記の如く判定したデータの値に拘わらず固定のデータ値を読出データとして出力するようにしている。よって、読み出し時において第１及び第２ビット線に共に電流が送出されてしまうという、データ消去状態にあるメモリセルからでも、精度良くその状態を示す読出データ信号を生成することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る半導体メモリの構成を示すブロック図である。
【図２】メモリセルＴＣの内部構成を示す回路図である。
【図３】プリチャージ部７によるプリチャージ動作を示すタイムチャートである。
【図４】データ判定部８の内部構成を示す回路図である。
【図５】消去状態検出部９の内部構成を示す回路図である。
【図６】図１に示す半導体メモリにおける読み出し動作を示すタイムチャートである。
【発明を実施するための形態】
【００１２】
本発明に係る半導体メモリは、メモリセル（ＴＣ）から第１及び第２ビット線（ＢＬ、ＢＬＣ）を介して読み出された読出信号同士の差分に基づき暫定的な読出データの値（ＲＤ）を判定しつつ（８）、上記第１及び第２ビット線に共に電流が流れているか否かを検出することによりメモリセルがデータ消去状態にあるか否かを検出する（９）。この際、メモリセルがデータ消去状態では無い場合には、上記した暫定的な読出データの値をそのまま読出データとして出力する一方、メモリセルがデータ消去状態である場合には固定のデータ値を読出データとして出力する（１０）。
【実施例】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。
【００１４】
図１は、本発明による半導体メモリの概略構成を示すブロック図である。
【００１５】
図１において、メモリセルブロック１には、ワード線ＷＬ０〜ＷＬｎと、夫々一対のビット線（ＢＬ０、ＢＬＶ０）〜（ＢＬｍ、ＢＬＶｍ）とが交叉して形成されており、一対のビット線及びワード線の交叉部にメモリセルＴＣ００〜ＴＣｍｎが配置されている。
【００１６】
図２は、各メモリセルＴＣの内部構成の一例を示す回路図である。
【００１７】
図２において、メモリセルＴＣは、夫々がｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)である、第１の記憶素子としてのトランジスタＱ１及び第２の記憶素子としてのトランジスタＱ２から構成される。トランジスタＱ１及びＱ２各々のソース端子には接地電位ＧＮＤが印加されており、各々のゲート端子にはワード線ＷＬが接続されている。また、トランジスタＱ１のドレイン端子には第１のビット線としてのビット線ＢＬが接続されており、トランジスタＱ２のドレイン端子には第２のビット線としてのビット線ＢＬＶが接続されている。ここで、ワード線ＷＬに論理レベル１のワード線選択信号を供給しつつビット線ＢＬＶを接地電位に設定し、ビット線ＢＬに書込電圧を印加すると、トランジスタＱ１及びＱ２の内のＱ１のみがオン状態となり、このトランジスタＱ１側に電荷が蓄積される。かかる状態でワード線ＷＬに論理レベル１のワード線選択信号を供給すると、トランジスタＱ１及びＱ２の内で電荷が蓄積されていない方、つまりトランジスタＱ２のみがオン状態となりビット線ＢＬＶに電流が送出される。尚、電荷が蓄積されたトランジスタＱ１の方はオフ状態となり、ビット線ＢＬには電流が送出されない。この状態が、論理レベル１のデータが書き込まれた状態である。一方、ワード線ＷＬに論理レベル１のワード線選択信号を供給しつつビット線ＢＬを接地電位に設定し、ビット線ＢＬＶに書込電圧を印加すると、トランジスタＱ１及びＱ２の内のＱ２のみがオン状態となり、このトランジスタＱ２側に電荷が蓄積される。かかる状態でワード線ＷＬに論理レベル１のワード線選択信号を供給すると、トランジスタＱ１及びＱ２の内で電荷が蓄積されていない方、つまりトランジスタＱ１のみがオン状態となりビット線ＢＬに電流が送出される。尚、電荷が蓄積されたトランジスタＱ２の方はオフ状態となり、ビット線ＢＬＶには電流が送出されない。この状態が、論理レベル０のデータが書き込まれた状態である。
【００１８】
入力バッファ部２は、入力データ信号として、書込対象となるデータ（以下、書込データと称する）及びその書き込み番地を示すアドレスデータが供給された場合には、これらを取り込んで記憶する。この際、入力バッファ部２は、かかるアドレスデータをロウデコーダ３に供給すると共にアドレスデータ及び書込データをカラムデコーダ４に供給する。また、入力バッファ部２は、入力データ信号として、読み出すべきデータの番地を示すアドレスデータが供給された場合には、このアドレスデータを一旦、取り込んで記憶し、これをロウデコーダ３及びカラムデコーダ４に供給する。
【００１９】
ロウデコーダ３は、ワード線ＷＬ０〜ＷＬｎの内で上記したアドレスデータによって示される番地に対応したワード線ＷＬにはこのワード線ＷＬを選択状態に設定すべき論理レベル１のワード線選択信号を供給し、それ以外のワード線ＷＬの各々にはワード線ＷＬを非選択状態に設定させるべき論理レベル０のワード線選択信号を供給する。
【００２０】
カラムデコーダ４は、一対のビット線（ＢＬ０、ＢＬＶ０）〜（ＢＬｍ、ＢＬＶｍ）各々の内から、上記したアドレスデータによって示される番地に対応した一対のビット線ＢＬ及びＢＬＶを選択すべきビット線選択信号をビット線選択部６に供給する。
【００２１】
コントロール部５は、上記した如きアドレスデータが供給される度、或いはアドレスデータの値が変化する度に、図３に示す如きプリチャージ期間ＰＴに亘り論理レベル０となるパルス状のプリチャージ信号ｐｒｅｂを生成してプリチャージ部７に供給する。また、コントロール部５は、プリチャージ信号ｐｒｅｂによるパルスの印加直後、つまり図３に示す如きプリチャージ信号ｐｒｅｂが論理レベル０の状態から論理レベル１の状態への遷移に応じて、論理レベル１の状態から論理レベル０の状態に遷移する活性化信号ｓｅｎｎを生成してデータ判定部８に供給する。
【００２２】
ビット線選択部６は、一対のビット線（ＢＬ０、ＢＬＶ０）〜（ＢＬｍ、ＢＬＶｍ）の内から、上記したビット線選択信号によって示される一対のビット線ＢＬ及びＢＬＶを選択し、この選択したビット線ＢＬ及びＢＬＶと、一対の出力線ＩＯ及びＩＯＶとを電気的に接続する。これにより、ビット線選択部６は、選択したビット線ＢＬ及びＢＬＶ上に夫々読み出された読出信号を一対の出力線ＩＯ及びＩＯＶを介してデータ判定部８及び消去状態検出部９に供給する。
【００２３】
プリチャージ部７は、夫々がｐチャネル型のＭＯＳＦＥＴである２つのトランジスタ７１及び７２から構成される。トランジスタ７１及び７２各々のソース端子には電源電圧ＶＤＤが印加されており、各々のゲート端子にはプリチャージ信号ｐｒｅｂが供給されている。また、トランジスタ７１のドレイン端子は出力線ＩＯに接続されており、トランジスタ７２のドレイン端子が出力線ＩＯＶに接続されている。トランジスタ７１及び７２は、プリチャージ信号ｐｒｅｂが論理レベル０の状態にある間にのみオン状態となり、電源電圧ＶＤＤを一対の出力線ＩＯ及びＩＯＶに印加するという、いわゆるプリチャージ動作を行う。かかるプリチャージ動作により、図３に示す如く出力線ＩＯ及びＩＯＶ各々上の電圧が論理レベル１に対応したレベルまで上昇する。
【００２４】
データ判定部８は、コントロール部５から供給された論理レベル０の活性化信号ｓｅｎｎに応じて動作活性状態となり、ビット線ＢＬ及びＢＬＶを介して出力線ＩＯ及びＩＯＶの各々上に送出された読出信号同士の差分を示す差分信号（後述する）を生成する。そして、データ判定部８は、この差分信号を２値化したものを、メモリセルＴＣから読み出されたデータの暫定値を示す暫定読出データＲＤとしてオアゲート１０に供給する。要するに、データ判定部８は、メモリセルＴＣからビット線ＢＬ及びＢＬＶ各々を介して読み出された読出信号同士の差分に基づいて、このメモリセルＴＣから読み出されたデータの暫定値を判定し、その暫定値を示す暫定読出データＲＤを生成するのである。
【００２５】
図４は、データ判定部８の内部構成の一例を示す回路図である。
【００２６】
図４に示すように、データ判定部８は、夫々ｐチャネル型のＭＯＳＦＥＴであるトランジスタ８１〜８５、及び夫々がｎチャネル型のＭＯＳＦＥＴであるトランジスタ８６〜８８からなる差動増幅回路と、２値化回路としてのバッファ８９から構成される。
【００２７】
図４において、トランジスタ８１のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子には上記した活性化信号ｓｅｎｎが供給されている。トランジスタ８１のドレイン端子にはトランジスタ８２及び８３各々のソース端子が接続されている。トランジスタ８２のゲート端子には出力線ＩＯＶが接続されており、そのドレイン端子にはトランジスタ８４のソース端子及びトランジスタ８６のドレイン端子が接続されている。トランジスタ８３のゲート端子には出力線ＩＯが接続されており、そのドレイン端子にはトランジスタ８５及び８６各々のソース端子が接続されている。トランジスタ８６のゲート端子には活性化信号ｓｅｎｎが供給されている。トランジスタ８４のゲート端子には活性化信号ｓｅｎｎが供給されており、そのドレイン端子にはトランジスタ８７のドレイン端子及びトランジスタ８８のゲート端子が夫々接続されている。トランジスタ８５のゲート端子には活性化信号ｓｅｎｎが供給されており、そのドレイン端子にはトランジスタ８８のドレイン端子及びトランジスタ８７のゲート端子が夫々接続されている。トランジスタ８７及び８８のソース端子には接地電位ＧＮＤが印加されている。トランジスタ８５及び８８各々のドレイン端子同士の接続点はバッファ８９の入力端子に接続されている。バッファ８９は、かかる接続点上の信号レベルが２値判定閾値よりも高い場合には論理レベル１、低い場合には論理レベル０を示すデータを暫定読出データＲＤとしてオアゲート１０に供給する。
【００２８】
図４に示す如きデータ判定部８の構成では、活性化信号ｓｅｎｎが論理レベル１の状態にある間は、トランジスタ８１がオフ状態、トランジスタ８６がオン状態に設定される。これにより、トランジスタ８２及び８３への電源電圧ＶＤＤの供給が遮断され、且つトランジスタ８２及び８３各々のドレイン端子同士が短絡した状態となるので、データ判定部８は非活性状態となる。その後、活性化信号ｓｅｎｎが論理レベル１から論理レベル０の状態に遷移すると、トランジスタ８１を介してトランジスタ８２及び８３各々に電源電圧ＶＤＤの供給が開始されると共に、トランジスタ８２及び８３各々のドレイン端子同士の短絡状態が解除される。これにより、出力線ＩＯＶを介してトランジスタ８２のゲート端子に供給された信号のレベルと、出力線ＩＯを介してトランジスタ８３のゲート端子に供給された信号のレベルとの差分を増幅した信号が差分信号Ｓとしてトランジスタ８５及び８８各々のドレイン端子同士の接続点から送出される。バッファ８９は、この差分信号Ｓを２値化したものを暫定読出データＲＤとしてオアゲート１０に供給する。例えば、論理レベル１のデータが書き込まれているメモリセルＴＣからデータの読み出しを行うと、一対のビット線ＢＬ及びＢＬＶの内のＢＬＶ側にのみ電流が送出され、この送出電流に対応した信号が出力線ＩＯＶを介してデータ判定部８に供給される。この際、出力線ＩＯＶには電流が送出され、出力線ＩＯからは電流の送出が為されない状態になり、出力線ＩＯＶ上の信号レベルと出力線ＩＯ上の信号レベルとに正極性の差異が生じる。よって、データ判定部８は、両者の差分値に基づき２値判定閾値よりも高いレベルを有する、論理レベル１に対応した暫定読出データＲＤを生成する。一方、論理レベル０のデータが書き込まれているメモリセルＴＣからデータの読み出しを行うと、一対のビット線ＢＬ及びＢＬＶの内のＢＬ側にのみ電流が送出され、この送出電流に対応した信号が出力線ＩＯを介してデータ判定部８に供給される。この際、出力線ＩＯには電流が送出され、出力線ＩＯＶからは電流の送出が為されない状態になることから、出力線ＩＯＶ上の信号レベルと出力線ＩＯ上の信号レベルとに負極性の差異が生じる。よって、データ判定部８は、両者の差分値に基づき２値判定閾値よりも低いレベルを有する論理レベル０に対応した暫定読出データＲＤを生成する。
【００２９】
消去状態検出部９は、活性化信号ｓｅｎｎがデータ判定部８の動作を活性化させることを示す論理レベル０の状態にある間だけ、一対の出力線ＩＯ及びＩＯＶの各々に流れる電流の状態に基づきメモリセルＴＣがデータ消去状態にあるか否かを検出する。そして、消去状態検出部９は、メモリセルＴＣがデータ消去状態にあるか否かを示す消去状態検出信号ｅｄｎをオアゲート１０に供給する。尚、メモリセルＴＣのデータ消去状態とは、メモリセルＴＣにデータが書き込まれた後、そのデータが消去されたが故に、メモリセルＴＣのトランジスタＱ１及びＱ２各々の残留電荷の量が共に０となっている状態である。この際、データ消去状態にあるメモリセルＴＣからデータの読み出しを行うと、一対の出力線ＩＯ及びＩＯＶ上には共に電流が送出される。一方、データが書き込まれた状態にあるメモリセルＴＣからデータの読み出しを行うと、一対の出力線ＩＯ及びＩＯＶの内の一方の出力線にだけ電流が送出される。
【００３０】
図５は、消去状態検出部９の内部構成の一例を示す回路図である。
【００３１】
図５に示すように、消去状態検出部９は、夫々ｐチャネル型のＭＯＳＦＥＴであるトランジスタ９１〜９３、夫々ｎチャネル型のＭＯＳＦＥＴであるトランジスタ９４、９５、及びアンドゲート９６を備える。
【００３２】
図５において、トランジスタ９１のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子には上記した活性化信号ｓｅｎｎが供給されている。トランジスタ９１のドレイン端子にはトランジスタ９２及び９３各々のソース端子が接続されている。トランジスタ９２のゲート端子には一対の出力線ＩＯ及びＩＯＶの内のＩＯＶが接続されており、そのドレイン端子にはトランジスタ９４のドレイン端子が接続されている。トランジスタ９４のソース端子には接地電位ＧＮＤが印加されており、そのゲート端子には活性化信号ｓｅｎｎが供給されている。トランジスタ９３のゲート端子には一対の出力線ＩＯ及びＩＯＶの内のＩＯが接続されており、そのドレイン端子にはトランジスタ９５のドレイン端子が接続されている。トランジスタ９５のソース端子には接地電位ＧＮＤが印加されており、そのゲート端子には活性化信号ｓｅｎｎが供給されている。トランジスタ９３及び９５各々のドレイン端子同士を接続する接続点と、アンドゲート９６の第１入力端と、が接続されている。トランジスタ９２及び９４各々のドレイン端子同士を接続する接続点と、アンドゲート９６の第２入力端と、が接続されている。アンドゲート９６は、その第１入力端子に供給された信号と第２入力端子に供給された信号との論理積を求め、その論理積結果をメモリセルＴＣが消去状態にあるか否かを示す消去状態検出信号ｅｄｎとしてオアゲート１０に供給する。
【００３３】
図５に示す如き消去状態検出部９の構成では、活性化信号ｓｅｎｎが論理レベル１の状態にある間はトランジスタ９４及び９５が共にオン状態に設定される。これにより、アンドゲート９６の第１及び第２入力端には、共に接地電位ＧＮＤに対応した論理レベル０の信号が供給される。よって、この間、アンドゲート９６は、論理レベル１を示す消去状態検出信号ｅｄｎを生成する。その後、活性化信号ｓｅｎｎが論理レベル１から論理レベル０の状態に遷移すると、トランジスタ９１を介してトランジスタ９２及び９３各々に電源電圧ＶＤＤの供給が開始される。これにより、トランジスタ９３は、ビット線ＢＬを介して出力線ＩＯに流れ込んだ電流に対応した検出信号ｅをアンドゲート９６の第１入力端子に供給する。この際、出力線ＩＯ上に電流が流れている場合には、それに伴いトランジスタ９３のドレイン端子上には論理レベル１に対応したレベルを有する検出信号ｅが送出される。一方、出力線ＩＯ上に電流が流れていない場合には、トランジスタ９３のドレイン端子上には論理レベル０に対応した接地電位ＧＮＤを有する検出信号ｅが送出される。この間、トランジスタ９２は、出力線ＩＯＶに流れる電流に対応した検出信号ｅｎをアンドゲート９６の第２入力端子に供給する。この際、出力線ＩＯＶ上に電流が流れている場合には、それに伴いトランジスタ９２のドレイン端子上には論理レベル１に対応したレベルを有する検出信号ｅｎが送出される。一方、出力線ＩＯＶ上に電流が流れていない場合には、トランジスタ９２のドレイン端子上には論理レベル０に対応した接地電位ＧＮＤを有する検出信号ｅｎが送出される。よって、アンドゲート９６は、上記検出信号ｅ及びｅｎが共に論理レベル１である場合、つまり一対の出力線ＩＯ及びＩＯＶ上に共に電流が流れている場合にだけ、メモリセルＴＣが消去状態にあることを示す論理レベル１の消去状態検出信号ｅｄｎを生成し、これをオアゲート１０に供給する。尚、上記検出信号ｅ及びｅｎの内の一方が論理レベル０である場合、つまりメモリセルＴＣがデータ書き込み済み状態にある場合には、アンドゲート９６は、メモリセルＴＣが消去状態にはないことを示す論理レベル０の消去状態検出信号ｅｄｎを生成しこれをオアゲート１０に供給する。
【００３４】
オアゲート１０は、データ判定部８から供給された暫定読出データＲＤと、消去状態検出部９から供給された消去状態検出信号ｅｄｎとの論理和を求め、その論理和結果を、メモリセルＴＣから読み出されたデータの値を示す読出データ信号として送出する。すなわち、オアゲート１０は、メモリセルＴＣが消去状態には無いことを示す論理レベル０の消去状態検出信号ｅｄｎが供給されている場合には、暫定読出データＲＤをそのまま読出データ信号として出力する。一方、メモリセルＴＣが消去状態にあることを示す論理レベル１の消去状態検出信号ｅｄｎが供給されている場合には、オアゲート１０は、暫定読出データＲＤの値に拘わらず、消去状態検出信号ｅｄｎにて示される論理レベル１を有する読出データ信号を出力する。
【００３５】
次に、上記した半導体メモリによるデータの読み出し動作について、データが書き込まれた状態にあるメモリセルＴＣからデータを読み出す場合の動作と、データ消去状態にあるメモリセルＴＣからデータを読み出す場合の動作とに分けて説明する。
【００３６】
図６（ａ）は、データが書き込まれた状態にあるメモリセルＴＣからデータを読み出す場合の動作を示すタイムチャートである。
【００３７】
図６（ａ）に示すように、コントロール部５から供給された論理レベル０のプリチャージ信号ｐｒｅｂに応じて、先ず、プリチャージ部７が一対の出力線ＩＯ及びＩＯＶを個別にプリチャージする。かかるプリチャージ動作により、図６（ａ）に示す如く出力線ＩＯ及びＩＯＶ各々上の電圧が論理レベル１に対応したレベルまで上昇する。また、出力線ＩＯ及びＩＯＶ各々の電圧上昇に伴い、ビット線選択部６によって選択された一対のビット線ＢＬ及びＢＬＶ上の電圧も上昇する。次に、コントロール部５から供給された論理レベル０の活性化信号ｓｅｎｎに応じてデータ判定部８が動作を開始する。そして、ロウデコーダ３から論理レベル１のワード線選択信号が供給されると、データ書き込み済みのメモリセルＴＣに接続されている一対のビット線ＢＬ及びＢＬＶの内の一方のビット線側だけに電流が送出される。尚、図６（ａ）では、ビット線ＢＬ及びＢＬＶの内のＢＬ側だけに電流が送出され、それに伴いビット線ＢＬ及び出力線ＩＯ上の電圧が徐々に低下している状態を示している。この際、ビット線ＢＬＶには電流が送出されないので、図６（ａ）に示すようにビット線ＢＬＶ及び出力線ＩＯＶ上の電圧は変化しない。このように、一対の出力線ＯＶ及びＩＯＶの内のＩＯＶの方には電流が送出されていないことから、消去状態検出部９は、図６（ａ）に示す如き論理レベル０の消去状態検出信号ｅｄｎをオアゲート１０に供給する。これにより、オアゲート１０は、データ判定部８から供給された暫定読出データＲＤを、そのままメモリセルＴＣから読み出されたデータを示す読出データ信号として送出する。
【００３８】
一方、図６（ｂ）は、データ消去状態にあるメモリセルＴＣからデータを読み出す場合の動作を示すタイムチャートである。
【００３９】
図６（ｂ）に示すように、コントロール部５から供給された論理レベル０のプリチャージ信号ｐｒｅｂに応じて、先ず、プリチャージ部７が一対の出力線ＩＯ及びＩＯＶを個別にプリチャージする。かかるプリチャージ動作により、図６（ｂ）に示す如く出力線ＩＯ及びＩＯＶ各々上の電圧が論理レベル１に対応したレベルまで上昇する。また、出力線ＩＯ及びＩＯＶ各々の電圧上昇に伴い、ビット線選択部６によって選択された一対のビット線ＢＬ及びＢＬＶ上の電圧も夫々上昇する。次に、コントロール部５から供給された論理レベル０の活性化信号ｓｅｎｎに応じてデータ判定部８が動作を開始する。そして、ロウデコーダ３から論理レベル１のワード線選択信号が供給されると、データ消去済みの状態にあるメモリセルＴＣに接続されている一対のビット線ＢＬ及びＢＬＶの双方に電流が送出され、それに伴いビット線ＢＬ及びＢＬＶ、並びに出力線ＩＯ及びＩＯＶ上の電圧が徐々に低下する。尚、このように、一対の出力線ＯＶ及びＩＯＶの双方に電流が送出されていることから、データ判定部８の出力結果、つまり暫定読出データＲＤが不安定になる虞がある。ここで、消去状態検出部９は、図６（ｂ）に示す如き論理レベル０から論理レベル１に遷移する消去状態検出信号ｅｄｎをオアゲート１０に供給する。これにより、オアゲート１０は、データ判定部８から供給された暫定読出データＲＤに拘わらず、読出データとして論理レベル１を示す読出データ信号を出力する。
【００４０】
以上の如く、図１に示す半導体メモリでは、消去状態検出部９により、読み出し対象となっているメモリセルＴＣに接続されているビット線ＢＬ及びＢＬＶ上に電流が送出されているか否かを出力線ＩＯ及びＩＯＶを介して検出することにより、メモリセルＴＣがデータ消去状態にあるか否かを検出する。ここで、メモリセルＴＣがデータ消去状態には無いと検出された場合、つまりメモリセルＴＣにデータが書き込まれた状態にある場合には、読出データ出力部としてのオアゲート１０により、データ判定部８で得られた暫定読出データＲＤをそのまま読出データ信号として出力する。一方、メモリセルＴＣがデータ消去状態にある場合には、上記した暫定読出データＲＤに拘わらず、所定の固定データ値（例えば論理レベル１）を示す読出データ信号を出力するようにしている。
【００４１】
よって、その読み出し時においてメモリセルに接続されている一対のビット線（ＢＬ、ＢＬＶ）に共に電流が送出されてしまうという、データ消去状態にあるメモリセルからでも、安定して正しい読出データ信号を生成することが可能となる。
【符号の説明】
【００４２】
１      メモリセルブロック
５      コントロール部
７      プリチャージ部
８      データ判定部
９      消去状態検出部
１０    オアゲート  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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