(57)【特許請求の範囲】
【請求項１】
連想記憶装置であって、
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプと、
前記マッチアンプは、前記マッチラインの電圧とマッチアンプ活性化信号を受けるＮＡＮＤ回路とを含み、
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタのしきい値よりも高い、連想記憶装置。
【請求項２】
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第１のＰＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも低い、請求項１記載の連想記憶装置。
【請求項３】
前記ＮＡＮＤ回路は、ゲートに前記マッチアンプ活性化信号を受け、一端が前記第１のＮＭＯＳトランジスタの他端と接続され、他端が前記第１のＰＭＯＳトランジスタの他端と接続される第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタのしきい値よりも高い、請求項２記載の連想記憶装置。
【請求項４】
前記メモリアレイおよび前記マッチラインは、１〜２×ｎ番目（ｎは自然数）のブロックに分割され、
前記マッチアンプは、
第１〜第ｎ番目の判定回路と、
前記第ｎ番目の判定回路の出力をラッチして、出力するラッチ回路とを備え、
前記連想記憶装置は、
１エントリごとに、前記第１〜第ｎ番目の判定回路と、前記ラッチ回路とを直列接続する内部データ配線とを備え、
第ｉ番目（１≦ｉ≦ｎ）の判定回路は、
第（２×ｉ−１）番目のブロックと第（２×ｉ）番目のブロックの間に配置され、
第（２×ｉ−１）番目のブロックのマッチラインと第（２×ｉ）番目のブロックのマッチラインがそれぞれ入力される第１および第２のＮＡＮＤ回路と、
前記第１および第２のＮＡＮＤ回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記ラッチ回路は、第２×ｎ番目のブロックの両隣のうちのいずれかに配置される、請求項１記載の連想記憶装置。
【請求項５】
前記判定回路に含まれる論理回路は、
前記第１および第２のＮＡＮＤ回路の出力を受けるＮＯＲ回路を含み、
前記ＮＯＲ回路は、
ゲートが前記第１のＮＡＮＤ回路の出力と接続し、一端が電源と接続される第２のＰＭＯＳトランジスタを含み、
前記第２のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも高い、請求項４記載の連想記憶装置。
【請求項６】
前記ＮＯＲ回路は、
ゲートが前記第２のＮＡＮＤ回路の出力と接続し、前記第２のＰＭＯＳトランジスタの他端と接続される第３のＰＭＯＳトランジスタを含み、
前記第３のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも高い、請求項５記載の連想記憶装置。
【請求項７】
前記第１および第２のＮＡＮＤ回路の出力を受けるＮＯＲ回路を含み、
前記第１および第２のＮＡＮＤ回路は、ダミーサーチ時に、ダミーサーチ信号によって、一致を表わすＬレベルの信号を出力するＮＭＯＳトランジスタを含む、請求項４記載の連想記憶装置。
【請求項８】
前記第１および第２のＮＡＮＤ回路は、ダミーサーチ時に、ダミーサーチ信号によってＶＤＤ電源から前記第１および第２のＮＡＮＤ回路の出力への電源の供給をカットするためのＰＭＯＳトランジスタを含む、請求項７記載の連想記憶装置。
【請求項９】
前記第１および第２のＮＡＮＤ回路の出力を受けるＮＯＲ回路を含み、
前記ＮＯＲ回路は、ダミーサーチ時に、ダミーサーチ信号によって、前記内部データ配線をＨレベルに充電するために前記ＮＯＲ回路の出力をＨレベルとするためのＰＭＯＳトランジスタを含む、請求項４記載の連想記憶装置。
【請求項１０】
前記ＮＯＲ回路は、ダミーサーチ時に、ダミーサーチ信号によって、前記ＮＯＲ回路の出力のグランドへの放電をカットするためのＮＭＯＳトランジスタを含む、請求項９記載の連想記憶装置。
【請求項１１】
前記メモリアレイおよび前記マッチラインは、１〜（２×ｎ＋１）番目（ｎは自然数）のブロックに分割され、
前記マッチアンプは、
第１〜第（ｎ＋１）番目の判定回路と、
前記第（ｎ＋１）番目の判定回路の出力をラッチして、出力するラッチ回路とを備え、
前記連想記憶装置は、
１エントリごとに、前記第１〜第（ｎ＋１）番目の判定回路と、前記ラッチ回路とを直列接続する内部データ配線を備え、
前記第ｉ番目（１≦ｉ≦ｎ）の判定回路は、
第（２×ｉ−１）番目のブロックと第（２×ｉ）番目のブロックの間に配置され、
第（２×ｉ−１）番目のブロックのマッチラインと第（２×ｉ）番目のブロックのマッチラインがそれぞれ入力される第１および第２のＮＡＮＤ回路と、
前記第１および第２のＮＡＮＤ回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記第（ｎ＋１）番目の判定回路は、
第（２×ｎ＋１）番目のブロックの両隣のうちのいずれかに配置され、
第（２×ｎ＋１）番目のブロックのマッチラインが入力されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力と、前記内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、前記内部データ配線へ出力する論理回路とを含み、
前記ラッチ回路は、第（ｎ＋１）番目の判定回路の隣、または前記第（２×ｎ＋１）番目のブロックの隣に配置される、請求項１記載の連想記憶装置。
【請求項１２】
２番目以降の判定回路は、前段の判定回路の出力を一致判定を開始させる活性化信号として用いる、請求項４〜１１のいずれか１項に記載の連想記憶装置。
【請求項１３】
前記各マッチアンプは、ダミーサーチ時において、前記内部データ配線を一致を表わすＨレベルに一時的に設定する、請求項４〜１１のいずれか１項に記載の連想記憶装置。
【請求項１４】
前記マッチアンプは、
プリラッチ信号に従ってプリラッチするプリラッチ回路と、
出力ラッチ信号に従って、プリラッチされた信号を出力する出力ラッチ回路とを備え、
前記プリラッチ回路は、ダミーサーチ時に、前記プリラッチ信号の活性化タイミングを通常動作時よりも早めて、インバリッドデータによって、前記プリラッチ回路内部の配線と、前記プリラッチ回路と前記出力ラッチ回路とを接続する配線に充放電を起こさせる、請求項１３記載の連想記憶装置。
【請求項１５】
前記出力ラッチ回路は、ダミーサーチ時に、前記出力ラッチ信号の活性化タイミングを通常動作時よりも早めて、インバリッドデータによって、前記出力ラッチ回路内部の配線と、前記出力ラッチ回路から出力される出力データ配線に充放電を起こさせる、請求項１４記載の連想記憶装置。
【請求項１６】
前記連想記憶装置は、さらに、
前記出力データ配線に、ダミーサーチ時のみ接続する１以上の可変負荷容量を備える、請求項１５記載の連想記憶装置。
【請求項１７】
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第１のＰＭＯＳトランジスタを含み、
前記第１のＰＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＰＭＯＳトランジスタのしきい値よりも低い、請求項１記載の連想記憶装置。
【請求項１８】
前記ＮＡＮＤ回路は、ゲートに前記マッチアンプ活性化信号を受け、一端が前記第１のＮＭＯＳトランジスタの他端と接続され、他端が前記第１のＰＭＯＳトランジスタの他端と接続される第２のＮＭＯＳトランジスタを含み、
前記第２のＮＭＯＳトランジスタのしきい値は、前記連想記憶装置を構成する標準のＮＭＯＳトランジスタのしきい値よりも高い、請求項１７記載の連想記憶装置。
【請求項１９】
連想記憶装置であって、
連想メモリセルが行列状に配置されたメモリアレイと、
各々が、前記メモリアレイ内の対応のエントリに属する複数の連想メモリセルが接続される複数のマッチラインと、
各々が、前記マッチラインの電圧に応じて、前記メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する複数のマッチアンプとを備え、
前記連想メモリセルは、前記記憶されたデータと前記検索データとに基づき対応する前記マッチラインの電圧を変化させるサーチ部を含み、
前記マッチアンプは、前記マッチラインの電圧とマッチアンプ活性化信号を受けるＮＡＮＤ回路を含み、
前記ＮＡＮＤ回路は、ゲートが前記マッチラインと接続し、一端がグランドと接続される第１のＮＭＯＳトランジスタを含み、
前記第１のＮＭＯＳトランジスタのしきい値は、前記サーチ部を構成するトランジスタのしきい値と同じであり、
前記第１のＮＭＯＳトランジスタのしきい値は、前記サーチ部以外の前記連想記憶装置を構成する標準のＮＭＯＳトランジスタのしきい値よりも高い、連想記憶装置。
【請求項２０】
前記ＮＡＮＤ回路は、
ゲートが前記マッチラインと接続し、一端が電源電圧と接続される第１のＰＭＯＳトランジスタと、
ゲートに前記マッチアンプ活性化信号を受け、一端が前記第１のＮＭＯＳトランジスタの他端と接続され、他端が前記第１のＰＭＯＳトランジスタの他端と接続される第２のＮＭＯＳトランジスタとを含み、
前記第２のＮＭＯＳトランジスタのしきい値は、前記サーチ部を構成するトランジスタのしきい値と同じである、請求項１９記載の連想記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連想記憶装置に関する。
【背景技術】
【０００２】
従来から、連想記憶装置において、高速で、誤りの少ないサーチを行なうための構成が知られている。
【０００３】
特許文献１（特開平７−２８２５８７号公報）では、ＣＡＭ回路のマッチ線を階層化し、第一階層のマッチ線３１の信号をラッチ回路３０６，３０７，３０８に記憶する。ラッチ回路３０６，３０７，３０８の信号５１を用いて、第一階層マッチ線３１のプリチャージの期間に、第二の階層マッチ線３４を放電する。また、第一階層マッチ線３１の放電の期間に第二階層マッチ線３４をプリチャージする。
【０００４】
特許文献２（特開２００９−２６３５０号公報）の半導体装置１０１は、第１のメモリ回路ＣＭ１の記憶データに基づく信号が現われる第１の制御線ＭＬ１と、第１の制御線ＭＬ１に現われた信号に対する読み出し特性を調整する第１の特性調整回路ＣＬ１と、第２のメモリ回路ＣＭ１Ｔの記憶データに基づく信号が現われる第２の制御線ＭＬＴと、第２の制御線ＭＬＴに現われた信号に対する読み出し特性を調整する第２の特性調整回路ＣＬＴと、第２の特性調整回路ＣＬＴによる調整結果に基づいて制御信号を生成する制御信号生成回路１１とを備える。第１の特性調整回路ＣＬ１は、第１の制御線ＭＬ１に現われた信号に対する読み出し特性を制御信号に基づいて調整し、第２のメモリ回路ＣＭ１Ｔには、第１のメモリ回路ＣＭ１と異なる電源電圧が供給される。
【０００５】
特許文献３（特開平７−１４３９１号公報）の半導体記憶装置では、用いられるメモリマトリックスは、ワードメモリＭＷ１a 〜ＭＷ１２８a による第１分割メモリマトリックスブロック等、合計４ブロックの分割メモリマトリッマスブロックへと、ビット列方向で分割されている。各分割メモリマトリックスブロックは、それぞれ、対応するイネーブルタイミング信号ＳＥa 〜ＳＥd によって、検索動作の時期のタイミングがずらされている。従って、検索動作時のピーク電流が分散され、ピーク最大電流が低減される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２８２５８７号公報
【特許文献２】特開２００９−２６３５０号公報
【特許文献３】特開平７−１４３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の特許文献１の装置の構成は複雑であり、多くの素子を必要とする。たとえば、特許文献１では、バイアス電位が作成するためのバイアス電位発生回路が必要となる。特許文献２では、チューニング回路などの構成が複雑である。特許文献３では、消費電流を分散させるために、複数の活性化信号を遅延回路で作る必要があり、処理が複雑である。
【課題を解決するための手段】
【０００８】
本発明の一実施形態では、マッチアンプは、マッチラインの電圧に応じて、メモリアレイのエントリ内の連想メモリセルに記憶されたデータと検索データとの一致または不一致を判定する。マッチアンプは、１個以上のＮＭＯＳトランジスタと１個以上のＰＭＯＳトランジスタを含む。マッチアンプは、入力であるマッチラインの電圧に対する不感帯を有し、マッチアンプ内に貫通電流が流れることがない特性を有する。
【発明の効果】
【０００９】
本発明の一実施形態によれば、高速で、誤りの少ないサーチを行なうことができる。
【図面の簡単な説明】
【００１０】
【図１】連想メモリの基本構成表わす図である。
【図２】ＣＡＭセルの構成を表わす図である。
【図３】第１の実施形態のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図４】マッチアンプ前半部１１［ｍ］の構成を表わす図である。
【図５】マッチアンプ中間部１２［ｍ］の構成を表わす図である。
【図６】マッチアンプ後半部１３［ｍ］の構成を表わす図である。
【図７】第１の実施形態における初段ＮＡＮＤ回路２１＿Ａの不感帯を説明するための図である。
【図８】不感帯のシミュレーション結果を表わす図である。
【図９】初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂによる不感帯の効果を表わす図である。
【図１０】前半で、マッチラインＭＬ１［ｍ］またはＭＬ２［ｍ］のみがＭｉｓｓ（不一致）し、後半で全てのマッチラインがＨｉｔ（一致）した場合の連続サーチ動作波形でを表わす図である。
【図１１】前半で、マッチラインＭＬ３［ｍ］またはＭＬ４［ｍ］のみがＭｉｓｓ（不一致）し、後半で全てのマッチラインがＨｉｔ（一致）した場合の連続サーチ動作波形を表わす図である。
【図１２】第１の実施形態の変更例１のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図１３】第１の実施形態の変形例２における初段ＮＡＮＤ回路２１＿Ａの不感帯を説明するための図である。
【図１４】次段ＮＯＲ回路の入力に対する、論理しきい値と不感帯を表わす図である。
【図１５】マッチアンプ活性化信号の活性タイミングがノイズ等の要因で早まり、“Ｌ”に近い中間電位を出力した場合を表わす図である。
【図１６】第１の実施形態の変形例４のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図１７】第２の実施形態のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図１８】第２の実施形態の変形例１のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図１９】第３の実施形態のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図２０】マッチアンプ前半部８１［ｍ］の構成を表わす図である。
【図２１】マッチアンプ中間部８２［ｍ］の構成を表わす図である。
【図２２】第３の実施形態におけるダミーサーチ動作時の波形を表わす図である。
【図２３】第３の実施形態における各動作時の電源電圧の振動を説明するための図である。
【図２４】第３の実施形態の変形例１のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【図２５】マッチアンプ前半部６１［ｍ］の構成を表わす図である。
【図２６】マッチアンプ中間部６２［ｍ］の構成を表わす図である。
【図２７】第３の実施形態の変形例２のマッチアンプ前半部４９１［ｍ］の構成を表わす図である。
【図２８】第３の実施形態の変形例２のマッチアンプ中間部４９２［ｍ］の構成を表わす図である。
【図２９】第３の実施形態の変形例３のマッチアンプ前半部の構成を表わす図である。
【図３０】第３の実施形態の変形例３のマッチアンプ中間部の構成を表わす図である。
【図３１】タイミング制御回路７８の構成を表わす図である。
【図３２】第４の実施形態のタイミング図である。
【図３３】第４の実施形態における各動作時の電源電圧の振動を説明するための図である。
【図３４】タイミング制御回路８８の構成を表わす図である。
【図３５】第５の実施形態のタイミング図である。
【図３６】第６の実施形態の出力データ配線に接続される負荷容量を説明するための図である。
【図３７】第６の実施形態の変形例１の出力データ配線に接続される負荷容量を説明するための図である。
【図３８】ＣＡＭセルの変形例の構成を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（連想メモリ全体の構成）
図１は、連想記憶装置（ＣＡＭ（Content Addressable Memory  Ｃｈｉｐ)の基本構成表わす図である。
【００１２】
ＣＡＭセルアレイ５０７は、行列状に配置されたＣＡＭセルからなる。ＣＡＭセルアレイ５０７の各行をエントリとよぶ。各エントリは、アドレスデコーダ５０５およびプライオリティエンコーダ５１１のアドレスに対応する。各エントリごとに、各エントリの複数のメモリセルが接続されるマッチラインが設けられている。
【００１３】
アドレス／データバッファ５０２は、ピンＰＮ１を通じて、外部からアドレスおよびデータを受ける。
【００１４】
命令バッファ５０３は、ピンＰＮ２を通じて、外部から命令を受ける。
クロックバッファ５０４は、ピンＰＮ３を通じて、クロック信号を受ける。
【００１５】
アドレスデコーダ５０５は、入力されたアドレスをデコードして、ＣＡＭセルアレイ５０７内の行を指定する。
【００１６】
センスアンプ５０６は、ＣＡＭセルアレイから読み出されたデータを増幅する。
サーチラインドライバ５０９は、入力されたサーチデータ（アドレスキーと呼ぶ）をすべてのエントリへ伝達する。
【００１７】
マッチアンプ帯５０８は、エントリごとにマッチアンプを備える。マッチアンプは、エントリに格納されたデータとアドレスキーが一致または不一致を検知する。
【００１８】
プライオリティエンコーダ５１１は、１つのエントリが一致した場合はそのエントリのアドレスを出力し、複数のエントリが一致した場合は、これらのエントリのアドレスのうち、最も小さいアドレスを出力する。
【００１９】
サーチ出力バッファ５１２は、  プライオリティエンコーダ５１１から出力されたアドレスをピンＰＮ４を通じて外部へ出力する。
【００２０】
（ＣＡＭセルの構成）
図２は、ＣＡＭセルの構成を表わす図である。
【００２１】
図２に示すように、ＣＡＭセル６０１は、ＳＲＡＭ３５１と、サーチ部３５２と、マスクトランジスタＮ１００とを備える。
【００２２】
ＳＲＡＭ３５１は、“Ｌ”または“Ｈ”の２値の何れか１つを格納する。
サーチ部３５２は、サーチトランジスタＮ５１〜Ｎ５４で構成される。サーチトランジスタＮ５１〜Ｎ５４は、オフリーク電流を軽減するために、ＨＶｔｈのＮＭＯＳを使用している。本明細書の以下の記載では、ＭＶｔｈは、通常の一般的なＭＯＳトランジスタのしきい値を意味する。ＨＶｔｈとは、ＭＶｔｈよりも高いしきい値である。ＬＶｔｈは、ＭＶｔｈよりも低いしきい値である。本明細書では、特に記載しない場合には、ＭＯＳトランジスタのしきい値は、ＭＶｔｈであるとする。
【００２３】
サーチトランジスタＮ５４のゲートは、サーチデータを表わすサーチラインＳＬと接続する。
【００２４】
サーチトランジスタＮ５２のゲートは、サーチデータを表わすサーチライン／ＳＬと接続する。
【００２５】
サーチラインＳＬが“Ｈ”であり、かつサーチトランジスタＮ５３の入力ゲートが“Ｈ”であるとき、またはサーチライン／ＳＬが“Ｈ”であり、サーチトランジスタＮ５１の入力ゲートが“Ｈ”のときには、予めマッチラインＭＬにプリチャージしておいた高電位がグランドＶＳＳに放電される。
【００２６】
マスクトランジスタＮ１００は、マスク信号ＭＡＳＫによって、サーチをマスクする機能を有する。すなわち、マスク信号ＭＡＳＫが“Ｌ”レベルのときには、サーチラインＳＬ，／ＳＬのレベルに係らず、マッチラインＭＬの放電は起こらない。
【００２７】
（１エントリの構成）
図３は、第１の実施形態のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【００２８】
図３では、図１のＣＡＭセルアレイ５０７およびマッチラインＭＬがブロック１〜ブロック４に４分割される。これによって、１本のマッチラインが４本のマッチラインＭＬ１［ｍ］〜ＭＬ４［ｍ］に分割されている。
【００２９】
図１とは異なり、ブロック１とブロック２の間には、判定回路としてマッチアンプ前半部１１［ｍ］が配置されている。
【００３０】
図１とは異なり、ブロック３とブロック４の間には、判定回路としてマッチアンプ中間部１２［ｍ］が配置される。ブロック４の隣に、出力回路としてマッチアンプ後半部１３［ｍ］が配置されている。
【００３１】
マッチアンプ前半部１１［ｍ］は、ブロック１およびブロック２でエントリ［ｍ］のサーチによって変化したマッチラインＭＬ１［ｍ］，ＭＬ２［ｍ]の電圧を取込んで、ブロック１およびブロック２のエントリ［ｍ］の両方が一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ０［ｍ］へ出力する。
【００３２】
内部データ配線ＭＡＯＵＴ０［ｍ］は、ブロック２およびブロック３を経由してマッチアンプ中間部１２［ｍ］に接続する。
【００３３】
マッチアンプ中間部１２［ｍ］は、ブロック３およびブロック４でエントリ［ｍ］のサーチによって変化したマッチラインＭＬ３［ｍ］，ＭＬ４［ｍ]の電圧と、内部データ配線ＭＡＯＵＴ０［ｍ］の電圧とを取込んで、ブロック１〜ブロック４のエントリ［ｍ］の全てが一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ１［ｍ］へ出力する。
【００３４】
内部データ配線ＭＡＯＵＴ１［ｍ］は、ブロック４を経由してマッチアンプ後半部１３［ｍ］に接続する。
【００３５】
マッチアンプ後半部１３［ｍ］は、内部データ配線ＭＡＯＵＴ１［ｍ］の電圧を取込んで、プリラッチ信号ＭＡＬＡＴおよび出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣに従って、出力データ配線ＭＡＯＵＴＮにマッチアンプ出力信号を出力する。
【００３６】
（マッチアンプ前半部、中間部、後半部の構成）
図４は、マッチアンプ前半部１１［ｍ］の構成を表わす図である。
【００３７】
マッチアンプ前半部１１［ｍ］は、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂと、次段ＮＯＲ回路２２と、バッファ部ＢＦ１とを備える。
【００３８】
ＰＭＯＳトランジスタ１９９は、ＶＤＤ電源とマッチラインＭＬ１［ｍ］と接続するノードＮＤ１との間に設けられ、プリチャージ信号ＭＬＰＲＥ＿Ｎを受けるゲートを有する。ＰＭＯＳトランジスタ１９８は、ＶＤＤ電源とマッチラインＭＬ２［ｍ］と接続するノードＮＤ２との間に設けられ、プリチャージ信号ＭＬＰＲＥ＿Ｎを受けるゲートを有する。
【００３９】
初段ＮＡＮＤ回路２１＿Ａは、ＰＭＯＳトランジスタＰＭＯＳ１，１９５、ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を備える。
【００４０】
ＰＭＯＳトランジスタＰＭＯＳ１は、ＶＤＤ電源とノード１ａとの間に設けられ、ノードＮＤ１と接続するゲートを有する。
【００４１】
ＰＭＯＳトランジスタ１９５は、ＶＤＤ電源とノード１ａとの間に設けられ、マッチアンプ活性化信号ＭＡＥを受けるノードＮＤ５と接続するゲートを有する。
【００４２】
ノード１ａとグランドとの間にＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２とが直列に接続される。ＮＭＯＳトランジスタＮＭＯＳ１のゲートは、ノードＮＤ１と接続する。ＮＭＯＳトランジスタＮＭＯＳ２のゲートは、ノードＮＤ５と接続する。なお、ＮＭＯＳトランジスタＮＭＯＳ１のゲート入力はノードＮＤ５、ＮＭＯＳ２のゲート入力はノードＮＤ１としても良い。
【００４３】
初段ＮＡＮＤ回路２１＿Ｂは、ＰＭＯＳトランジスタＰＭＯＳ２，１９３、ＮＭＯＳトランジスタＮＭＯＳ３，ＮＭＯＳ４を備える。
【００４４】
ＰＭＯＳトランジスタＰＭＯＳ２は、ＶＤＤ電源とノード１ｂとの間に設けられ、ノードＮＤ２と接続するゲートを有する。
【００４５】
ＰＭＯＳトランジスタ１９３は、ＶＤＤ電源とノード１ｂとの間に設けられ、マッチアンプ活性化信号ＭＡＥを受けるノードＮＤ５と接続するゲートを有する。
【００４６】
ノード１ｂとグランドとの間にＮＭＯＳトランジスタＮＭＯＳ３とＮＭＯＳ４とが直列に接続される。ＮＭＯＳトランジスタＮＭＯＳ３のゲートは、ノードＮＤ５と接続する。ＮＭＯＳトランジスタＮＭＯＳ４のゲートは、ノードＮＤ２と接続する。なお、ＮＭＯＳトランジスタＮＭＯＳ３のゲート入力はノードＮＤ２、ＮＭＯＳ４のゲート入力はノードＮＤ５としても良い。
【００４７】
ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４は、ＨＶｔｈのＮＭＯＳである。ＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２は、ＬＶｔｈのＰＭＯＳである。
【００４８】
次段ＮＯＲ回路２２は、ＰＭＯＳトランジスタＰＭＯＳ３，ＰＭＯＳ４、ＮＭＯＳトランジスタＮＭＯＳ５，ＮＭＯＳ６を備える。
【００４９】
ＶＤＤ電源とノード２ａとの間にＰＭＯＳトランジスタＰＭＯＳ３とＰＭＯＳ４とが直列に設けられる。ＰＭＯＳトランジスタＰＭＯＳ３のゲートは、ノード１ａと接続する。ＰＭＯＳトランジスタＰＭＯＳ４のゲートは、ノード１ｂと接続する。
【００５０】
ノード２ａとグランドとの間にＮＭＯＳトランジスタＮＭＯＳ５とＮＭＯＳ６とが並列に設けられる。ＮＭＯＳトランジスタＮＭＯＳ５のゲートは、ノード１ａと接続する。ＮＭＯＳトランジスタＮＭＯＳ６のゲートは、ノード１ｂと接続する。
【００５１】
バッファ部ＢＦ１は、２段のインバータ１９７，１９６からなる。バッファ部ＢＦ１は、次段ＮＯＲ回路２２の出力であるノード２ａの電圧をバッファリングして、内部データ配線ＭＡＯＵＴ０［ｍ］を介して、マッチアンプ中間部１２［ｍ］へ出力する。
【００５２】
バッファ部ＢＦ１は、ノード２ａが“Ｌ”レベルのときには、内部データ配線ＭＡＯＵＴ０［ｍ］を“Ｌ”レベルとし、ノード２ａが“Ｈ”レベルのときには、内部データ配線ＭＡＯＵＴ１［ｍ］を“Ｈ”レベルとする。
【００５３】
図５は、マッチアンプ中間部１２［ｍ］の構成を表わす図である。
マッチアンプ中間部１２［ｍ］は、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路２３＿Ａ，２３＿Ｂと、次段ＮＯＲ回路２４と、バッファ部ＢＦ２とを備える。
【００５４】
ＰＭＯＳトランジスタ１９９は、ＶＤＤ電源とマッチラインＭＬ３［ｍ］と接続するノードＮＤ１との間に設けられ、プリチャージ信号ＭＬＰＲＥ＿Ｎを受けるゲートを有する。ＰＭＯＳトランジスタ１９８は、ＶＤＤ電源とマッチラインＭＬ４［ｍ］と接続するノードＮＤ２との間に設けられ、プリチャージ信号ＭＬＰＲＥ＿Ｎを受けるゲートを有する。
【００５５】
初段ＮＡＮＤ回路２３＿Ａは、ＰＭＯＳトランジスタＰＭＯＳ１，１９５、ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を備える。
【００５６】
ＰＭＯＳトランジスタＰＭＯＳ１は、ＶＤＤ電源とノード１ｃとの間に設けられ、ノードＮＤ１と接続するゲートを有する。
【００５７】
ＰＭＯＳトランジスタ１９５は、ＶＤＤ電源とノード１ｃとの間に設けられ、マッチアンプ活性化信号ＭＡＥを受けるノードＮＤ５と接続するゲートを有する。
【００５８】
ノード１ｃとグランドとの間にＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２とが直列に接続される。ＮＭＯＳトランジスタＮＭＯＳ１のゲートは、ノードＮＤ１と接続する。ＮＭＯＳトランジスタＮＭＯＳ２のゲートは、ノードＮＤ５と接続する。なお、ＮＭＯＳトランジスタＮＭＯＳ１のゲート入力はノードＮＤ５、ＮＭＯＳ２のゲート入力はノードＮＤ１としても良い。
【００５９】
初段ＮＡＮＤ回路２３＿Ｂは、ＰＭＯＳトランジスタＰＭＯＳ２，１９３、ＮＭＯＳトランジスタＮＭＯＳ３，ＮＭＯＳ４を備える。
【００６０】
ＰＭＯＳトランジスタＰＭＯＳ２は、ＶＤＤ電源とノード１ｄとの間に設けられ、ノードＮＤ２と接続するゲートを有する。
【００６１】
ＰＭＯＳトランジスタ１９３は、ＶＤＤ電源とノード１ｄとの間に設けられ、マッチアンプ活性化信号ＭＡＥを受けるノードＮＤ５と接続するゲートを有する。
【００６２】
ノード１ｄとグランドとの間にＮＭＯＳトランジスタＮＭＯＳ３とＮＭＯＳ４とが直列に接続される。ＮＭＯＳトランジスタＮＭＯＳ３のゲートは、ノードＮＤ５と接続する。ＮＭＯＳトランジスタＮＭＯＳ４のゲートは、ノードＮＤ２と接続する。なお、ＮＭＯＳトランジスタＮＭＯＳ３のゲート入力はノードＮＤ２、ＮＭＯＳ４のゲート入力はノードＮＤ５としても良い。
【００６３】
ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４は、ＨＶｔｈのＮＭＯＳである。ＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２は、ＬＶｔｈのＰＭＯＳである。
【００６４】
次段ＮＯＲ回路２４は、ＰＭＯＳトランジスタＰＭＯＳ３，ＰＭＯＳ４、ＮＭＯＳトランジスタＮＭＯＳ５，ＮＭＯＳ６を備える。
【００６５】
ＶＤＤ電源とノード２ｂとの間にＰＭＯＳトランジスタＰＭＯＳ３とＰＭＯＳ４とが直列に設けられる。ＰＭＯＳトランジスタＰＭＯＳ３のゲートは、ノード１ｃと接続する。ＰＭＯＳトランジスタＰＭＯＳ４のゲートは、ノード１ｄと接続する。
【００６６】
ノード２ｂとグランドとの間にＮＭＯＳトランジスタＮＭＯＳ５とＮＭＯＳ６とが並列に設けられる。ＮＭＯＳトランジスタＮＭＯＳ５のゲートは、ノード１ｃと接続する。ＮＭＯＳトランジスタＮＭＯＳ６のゲートは、ノード１ｄと接続する。
【００６７】
バッファ部ＢＦ２は、ＮＡＮＤ回路１９１と、インバータ１９６からなる。バッファ部ＢＦ２は、次段ＮＯＲ回路２４の出力であるノード２ｂの電圧をバッファリングして、内部データ配線ＭＡＯＵＴ１［ｍ］を介して、マッチアンプ後半部１３［ｍ］へ出力する。
【００６８】
バッファ部ＢＦ２は、内部データ配線ＭＡＯＵＴ０［ｍ］が“Ｌ”レベルのときには、ノード２ｂの電圧レベルに係りなく、内部データ配線ＭＡＯＵＴ１［ｍ］を“Ｌ”レベルとする。バッファ部ＢＦ２は、内部データ配線ＭＡＯＵＴ０［ｍ］が“Ｈ”レベルのとき、かつノード２ｂが“Ｌ”レベルのときには、内部データ配線ＭＡＯＵＴ１［ｍ］を“Ｌ”レベルとし、内部データ配線ＭＡＯＵＴ０［ｍ］が“Ｈ”レベルのとき、かつノード２ｂが“Ｈ”レベルのときには、内部データ配線ＭＡＯＵＴ１［ｍ］を“Ｈ”レベルとする。
【００６９】
図６は、マッチアンプ後半部１３［ｍ］の構成を表わす図である。
マッチアンプ後半部１３［ｍ］は、プリラッチ１２１と出力ラッチ１２２とを含む。
【００７０】
プリラッチ１２１は、プリラッチ信号ＭＡＬＡＴによって内部データ配線ＭＡＯＵＴ１［ｍ］のデータを取込んで、プリラッチデータを出力する。
【００７１】
出力ラッチ１２２は、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣによって、プリラッチ１２１が出力するプリラッチデータを取り込んで、出力データ配線ＭＡＯＵＴＮ［ｍ］にマッチアンプ出力信号を出力し、図１のプライオリティエンコーダ５１１へ供給する。
【００７２】
（不感帯）
第１条件下における、図４の初段ＮＡＮＤ回路２１＿Ａを構成するＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２をＨＶｔｈ化し、ＰＭＯＳトランジスタＰＭＯＳ１をＬＶｔｈ化した場合における論理しきい値と不感帯を説明する。図４の初段ＮＡＮＤ回路２１＿Ｂと、図５の初段ＮＡＮＤ回路２３＿Ａと初段ＮＡＮＤ回路２３＿Ｂでも、ここで説明する特性は、同様である。ここで、第１条件とは、電源電圧ＶＤＤが下限値（約０．７Ｖ）、低温（−４０度）である条件である。
【００７３】
図７は、第１の実施形態における図４の初段ＮＡＮＤ回路２１＿Ａの不感帯を説明するための図である。図４の初段ＮＡＮＤ回路２１＿Ｂと、図５の初段ＮＡＮＤ回路２３＿Ａと初段ＮＡＮＤ回路２３＿Ｂもこれと同様である。
【００７４】
図７の（ａ）の実線で囲む部分に、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２をＭＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。ＰＭＯＳトランジスタ１９５の論理しきい値は、以下のどの場合でもＭＶｔｈであるとする。
【００７５】
この場合、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳトランジスタＮＭＯＳ２の論理しきい値ＴＨ４は、ＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ２よりも低い。そのため、マッチラインＭＬの電圧レベルが、しきい値ＴＨ１とＴＨ４の間にある場合には、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、およびＮＭＯＳトランジスタＮＭＯＳ２が同時にオンして貫通電流が流れる。
【００７６】
図７の（ｂ）の実線で囲む部分に、ＰＭＯＳトランジスタＰＭＯＳ１をＭＶｔｈのＭＯＳトランジスタで構成し、かつＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２をＨＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【００７７】
この場合、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２の論理しきい値ＴＨ１は、ＮＡＮＤ回路２１＿Ａ内のＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ２よりも高い。
【００７８】
これにより、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、およびＮＭＯＳトランジスタＮＭＯＳ２のいずれもがオンとならない不感帯ができる。その結果、マッチラインＭＬの電圧がどのようなレベルであっても、貫通電流が流れないようにできる。
【００７９】
図７の（ｃ）の実線で囲む部分は、本実施の形態の変形例で採用する構成である、ＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳトランジスタＮＭＯＳ２をＨＶｔｈ化のＭＯＳトランジスタで構成し、ＰＭＯＳトランジスタＰＭＯＳ１をＬＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【００８０】
この場合、ＬＶｔｈのＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ３は、図７の（ｂ）の実線で囲む部分におけるＭＶｔｈＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ２よりも高い。つまり、この場合、ＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ３は、連想記憶装置を構成する一般的なＰＭＯＳトランジスタのしきい値よりも高いことになる。しかし、図７の（ｂ）の実線で囲む部分と同様に、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２の論理しきい値ＴＨ１は、ＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ３よりも高い。
【００８１】
これにより、図７の（ｂ）の実線で囲む部分より狭いレベル範囲で、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、およびＮＭＯＳトランジスタＮＭＯＳ２のいずれもがオンとならない不感帯ができる。その結果、マッチラインＭＬの電圧がどのようなレベルであっても、貫通電流が流れないようにできる。
【００８２】
また、この場合には、ＬＶｔｈ化されたＰＭＯＳ１の論理しきい値ＴＨ３が高くなった結果、１ビットＭｉｓｓなどでマッチラインＭＬのレベルの下降が遅い場合に、より早くＭｉｓｓ（不一致）をセンスすることができる。
【００８３】
（シミュレーション）
図８は、不感帯のシミュレーション結果を表わす図である。
【００８４】
図８では、図４の初段ＮＡＮＤ回路２１＿Ａ，２１＿ＢのＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４をＨＶｔｈのＮＭＯＳトランジスタとし、ＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２をＬＶｔｈのＰＭＯＳトランジスタとした場合について、ＶＤＤを下限電圧（０．７Ｖ）とし、温度と仕上がり条件を変えたときのマッチアンプの論理しきい値ＴＨ１およびＴＨ３が示される。論理しきい値ＴＨ１は、図７の（ｃ）の実線で囲む部分で説明したように、ＨＶｔｈのＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４の論理しきい値である。論理しきい値ＴＨ３は、図７の（ｃ）の実線で囲む部分で説明したように、ＬＶｔｈのＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２の論理しきい値である。
【００８５】
仕上がり条件とは、ＮＭＯＳトランジスタＮＭＯＳ１〜ＮＭＯＳ４とＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２のプロセス仕上がりを意味し、ここではＮＭＯＳトランジスタとＰＭＯＳトランジスタについて、ＦａｓｔとＳｌｏｗの各組み合わせについて示している。温度は、−４０℃と１２５℃の２つを示すが、これらの中間温度での不感帯の状態については、図８のように線で結ぶことである程度は類推できる。
【００８６】
図８に示すように、高温条件では不感帯が小さくなるが、すべての条件で、論理しきい値ＴＨ１が論理しきい値ＴＨ３よりも高く、不感帯が発生していることがわかる。
【００８７】
（不感帯の効果）
図９は、図４の初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂによる不感帯の効果を表わす図である。
【００８８】
図９では、図４のマッチアンプ前半部の初段ＮＡＮＤ回路２１＿Ａ，２１＿ＢのＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４をＨＶｔｈのＮＭＯＳトランジスタとし、ＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２をＬＶｔｈのＰＭＯＳトランジスタとした場合の１ビットＭｉｓｓ時の動作が示されている。図５のマッチアンプ中間部についても同じである。
【００８９】
図９に示すように、１ビットＭｉｓｓ時には、マッチラインＭＬｎ［ｍ］がゆるやかに下降する。特に、図２に示すサーチトランジスタＮ５１〜Ｎ５４がＳｌｏｗ仕上がりで、Ｉｄが減少するローカルなばらつきがあり、低温、かつＶＤＤ下限の条件では、ドレインＩｄがかなり小さくなり、マッチラインＭＬｎ［ｍ］の下降速度がかなり遅くなる。
【００９０】
ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４、ＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２をＭｖｔｈのＭＯＳトランジスタとした場合には、マッチラインＭＬｎ［ｍ］が論理しきい値ＴＨ０を下回るまで、マッチアンプ活性化信号ＭＡＥを立ち上げることができない。インバリデッドデータが発生し、消費電流が増加するためである。また、前述の図７の（a）の実線で囲む部分の説明のように、ＰＭＯＳ１とＮＭＯＳ１，ＮＭＯＳ２、またはＰＭＯＳ２とＮＭＯＳ３、ＮＭＯＳ４が、マッチラインＭＬｎ［ｍ］が中間電位で、かつ、しきい値ＴＨ２とＴＨ４の間にある場合には、これらのトランジスタが同時にオンして貫通電流が流れ、これが電源ノイズとなって、回路が誤作動する原因となってしまうためである。
【００９１】
これに対して、ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３，ＮＭＯＳ４をＨＶｔｈのＮＭＯＳトランジスタとし、ＰＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２をＬＶｔｈのＰＭＯＳトランジスタとした場合には、マッチラインＭＬｎ［ｍ］が論理しきい値ＴＨ１を下回るタイミングまで、マッチアンプ活性化信号ＭＡＥを立ち上げるタイミングを早め、特にＨｉｔ（一致）の場合のアクセス速度を高速化し、アクセス速度を早めることで図６のマッチアンプ後半部のプリラッチ１２１に内部データＭＡＯＵＴ１［ｍ］を取り込むタイミングを早めることもできて、全体的にサーチ動作周波数を高速化することができる。また、マッチアンプ活性化信号ＭＡＥを立ち上がり時には、マッチラインＭＬｎ［ｍ］が論理しきい値ＴＨ１とＴＨ３の間にあるので、不感帯によって、インバリッドデータは発生せず、貫通電流も流れない。
【００９２】
（全体の動作）
図１０は、前半で、マッチラインＭＬ１［ｍ］またはＭＬ２［ｍ］のみがＭｉｓｓ（不一致）し、後半で全てのマッチラインがＨｉｔ（一致）した場合の連続サーチ動作波形でを表わす図である。
【００９３】
前半部については、内部データ配線ＭＡＯＵＴ０［ｍ］とＭＡＯＵＴ１［ｍ］は“Ｌ”のまま変化しない。従って、Ｍｉｓｓではマッチラインの充放電が起こる代わりに、先のサーチがＨｉｔ“一致”でこの状態をラッチした場合のプリラッチ１２１と出力ラッチ１２２、出力データ配線ＭＡＯＵＴＮを除いて、内部データ配線では充放電が起きない。また、エントリの約８０ビットの全てのＣＡＭセルが不一致であっても、内部データ配線の動作はこれと同様である。
【００９４】
後半部について、マッチアンプ活性化信号ＭＡＥの立ち上がりエッジによって、図３のマッチアンプ前半部１１［ｍ］とマッチアンプ中間部１２［ｍ］は、マッチラインＭＬ［１］〜ＭＬ［４］の“Ｈ”（一致）をセンスし、内部データ配線ＭＡＯＵＴ０［ｍ］とＭＡＯＵＴ１［ｍ］がともに“Ｌ”から“Ｈ”に変化する。その後、マッチアンプ活性化信号ＭＡＥの立ち下がりエッジによって、内部データ配線ＭＡＯＵＴ０［ｍ］とＭＡＯＵＴ１［ｍ］がともに“Ｈ”から“Ｌ”に変化する。
【００９５】
また、プリラッチ信号ＭＡＬＡＴが立ち下がることによって、図６のプリラッチ１２１に内部データ配線ＭＡＯＵＴ１［ｍ］のデータが伝わり、プリラッチ１２１は、受けたデータをラッチする。その後、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣ信号が立ち下がることによって、プリラッチ１２１にラッチされたデータが出力ラッチ１２２に伝わり、出力ラッチ１２２は、受けたデータを出力データ配線ＭＡＯＵＴＮ[ｍ]に出力する。
【００９６】
したがって、Ｈｉｔ（一致）の場合のサーチでは、マッチラインの放電が起きない代わりに、内部データ配線ＭＡＯＵＴ０［ｍ］とＭＡＯＵＴ１［ｍ］の充放電が起きる。シミュレーション結果ではこれらの内部データ配線の充放電電流は、マッチラインの充放電電流の約５０%である。この充放電電流を、後のダミーサーチ機能では利用する。
【００９７】
図１０では、特にプリラッチ信号ＭＡＬＡＴの立ち下がりエッジを、マッチアンプ活性化信号ＭＡＥの立ち上がりエッジに比べて、マッチアンプ活性化信号ＭＡＥが立ち上がってから、内部データ配線ＭＡＯＵＴ１［ｍ］の信号が反転するまでのＨｉｔ（一致）のアクセス時間だけ遅らせている。すなわち、Ｈｉｔ（一致）のサーチ結果が内部データ配線ＭＡＯＵＴ１［ｍ］を伝って、図６に示すプリラッチ１２１に届いてから、プリラッチ１２１のクロックドインバータ３２をオンして、プリラッチ１２１にデータを取り込んでいる。これによって、インバリッドデータの伝播、すなわち、Ｈｉｔ（一致）が伝搬するまでのスタンバイのＭｉｓｓ（不一致）状態をプリラッチ回路に伝えることを防ぎ、プリラッチ回路以後の内部データ配線の余計な充放電による電力消費を無くすことができる。
【００９８】
図１０の左半分も同様にプリラッチ信号ＭＡＬＡＴを遅らせているので、Ｍｉｓｓ（不一致）とＨｉｔ（一致）のプリラッチまでのアクセス時間はほぼ同じである。
【００９９】
図１１は、前半で、マッチラインＭＬ３［ｍ］またはＭＬ４［ｍ］のみがＭｉｓｓ（不一致）し、後半で全てのマッチラインがＨｉｔ（一致）した場合の連続サーチ動作波形を表わす図である。
【０１００】
前半では、マッチアンプ活性化信号ＭＡＥの立ち上がりエッジによって、ＭＬ１［ｍ］とＭＬ２［ｍ］が部分的なＨｉｔ（一致）であることによって、内部データ配線ＭＡＯＵＴ０［ｍ］が “Ｌ”から“Ｈ”に変化する。その後、マッチアンプ活性化信号ＭＡＥの立ち下がりエッジによって、ＭＡＯＵＴ０［ｍ］は “Ｈ”から“Ｌ”に変化する。そのため、内部データ配線ＭＡＯＵＴ０［ｍ］までは充放電が起きる。また、マッチラインＭＬ３［ｍ］またはＭＬ４［ｍ］はＭｉｓｓ（不一致）状態のため、内部データ配線ＭＡＯＵＴ１［ｍ］は“Ｌ”のままで反転していないので、ＭＡＯＵＴ１［ｍ］については充放電電流が発生しない。
【０１０１】
後半部の動作は、図１０と同様である。
以上のように、本実施の形態によれば、マッチアンプは、入力であるマッチラインＭＬの電圧に対する不感帯を有し、マッチアンプ内に貫通電流が流れることがない特性を有する。これによって、マッチアンプ活性化信号ＭＡＥを立ち上げるタイミングを早めることができ、サーチ動作周期を短くしてサーチ動作周波数を高速化することができる。
【０１０２】
［第１の実施形態の変形例１］
図１２は、第１の実施形態の変更例１のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【０１０３】
この変形例１では、Ｈｉｔ時のアクセス速度を改善するため、マッチアンプ後半部１３［ｍ］がマッチアンプ中間部１２［ｍ］の隣に配置される。これによって、内部データ配線ＭＡＯＵＴ１［ｍ］の長さを短くすることができ、マッチアンプ後半部１３[ｍ]までのアクセス速度を改善できる。
【０１０４】
図３および図１２は、ＣＡＭセルアレイ５０７およびマッチラインＭＬを４分割した例について説明したが、４分割に限定されるものではない。
【０１０５】
６分割した場合には、第５番目のブロックと第６番目のブロックの間にマッチアンプ中間部１２［ｍ］を追加配置して、その出力の内部データ配線をマッチアンプ後半部に接続すればよい。第３番目のブロックと第４番目のブロックの間に配置したマッチアンプ中間部１２［ｍ］の出力する内部データ配線を第５番目のブロックと第６番目のブロックの間に配置した追加されたマッチアンプ中間部１２［ｍ］の内部データ配線に接続することで対応できる。マッチラインを８分割や１０分割した場合でも、同様に配置、接続することで対応できる。
【０１０６】
上記の場合、マッチアンプ後半部を最も後段のマッチアンプ中間部の隣に配置してもよいし、最も後段のブロックの隣に配置してもよい。
【０１０７】
一般に、ＣＡＭセルアレイおよびマッチラインを１〜２×ｎ番目（ｎは自然数）のブロックに分割した場合には、マッチアンプは、第１〜第ｎ番目の判定回路（マッチアンプ前半部およびマッチアンプ中間部）と、第ｎ番目の判定回路の出力をラッチして、出力するラッチ回路（マッチアンプ後半部）とを備える。
【０１０８】
１エントリごとに、第１〜第ｎ番目の判定回路と、ラッチ回路とを直列接続する内部データ配線が設けられる。第ｉ番目（１≦ｉ≦ｎ）の判定回路は、第（２×ｉ−１）番目のブロックと第（２×ｉ）番目のブロックの間に配置される。
【０１０９】
第ｉ番目（１≦ｉ≦ｎ）の判定回路は、第（２×ｉ−１）番目のブロックのマッチラインと第（２×ｉ）番目のブロックのマッチラインがそれぞれ入力される第１および第２のＮＡＮＤ回路と、第１および第２のＮＡＮＤ回路の出力と、内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、内部データ配線へ出力する論理回路（ＮＯＲ回路およびバッファ部）とを含む。ラッチ回路は、第２×ｎ番目のブロックの両隣のうちのいずれかに配置される。
【０１１０】
［第１の実施形態の変形例２］
この変形例では、たとえば、図４の初段ＮＡＮＤ回路２１＿Ａを構成するのうちＮＭＯＳ１をＨＶｔｈ化し、ＰＭＯＳトランジスタＰＭＯＳ１をＬＶｔｈ化した場合における論理しきい値と不感帯を説明する。つまり、この変形例では、ＮＭＯＳトランジスタＮＭＯＳ２は、ＭＶｔｈのＭＯＳトランジスタとする。図４の初段ＮＡＮＤ回路２１＿Ｂ、図５の初段ＮＡＮＤ回路２１＿Ａと初段ＮＡＮＤ回路２１＿Ｂも同様である。
【０１１１】
図１３は、第１の実施形態の変形例２における初段ＮＡＮＤ回路２１＿Ａの不感帯を説明するための図である。
【０１１２】
図１３の（ａ）の実線で囲む部分には、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２をＭＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【０１１３】
この場合、ＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ２は、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２の論理しきい値ＴＨ４よりも高い。マッチラインＭＬの電圧レベルが、しきい値ＴＨ２とＴＨ４の間にある場合には、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、およびＮＭＯＳトランジスタＮＭＯＳ２が同時にオンして貫通電流が流れる。
【０１１４】
図１３の（ｂ）の実線で囲む部分には、ＰＭＯＳトランジスタＰＭＯＳ１をＭＶｔｈのＭＯＳトランジスタで構成し、かつＮＭＯＳトランジスタＮＭＯＳ１をＨＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【０１１５】
この場合でも、図７の（ｂ）の実線で囲む部分と同様に、ＮＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２の論理しきい値ＴＨ５は、ＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ２よりも高い。
【０１１６】
これにより、本変形例でも、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、およびＮＭＯＳトランジスタＮＭＯＳのいずれもがオンとならない不感帯ができる。その結果、マッチラインＭＬの電圧がどのようなレベルであっても、貫通電流が流れないようにできる。
【０１１７】
図１３の（ｃ）の実線で囲む部分には、ＮＭＯＳトランジスタＮＭＯＳ１のみをＨＶｔｈのＭＯＳトランジスタで構成し、ＰＭＯＳトランジスタＰＭＯＳ１をＬＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【０１１８】
この場合でも、ＬＶｔｈのＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ３は、図１３（ｂ）の場合のＭＶｔｈのＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ２よりも高い。また、図１３の（ｂ）の実線で囲む部分と同様に、ＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２の論理しきい値ＴＨ５は、ＰＭＯＳトランジスタＰＭＯＳ１の論理しきい値ＴＨ３よりも高い。
【０１１９】
これにより、図１３の（ｂ）の実線で囲む部分と同様に、ＰＭＯＳトランジスタＰＭＯＳ１、ＮＭＯＳトランジスタＮＭＯＳ１、およびＮＭＯＳトランジスタＮＭＯＳ２のいずれもがオンとならない不感帯ができる。その結果、マッチラインＭＬの電圧がどのようなレベルであっても、貫通電流が流れないようにできる。ＮＭＯＳトランジスタＮＭＯＳ１のみＨＶｔｈ化しているので、ＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２の２段の論理しきい値が低く、不感帯の幅は小さいが、不感帯が有ることで、マッチラインＭＬがどのようなレベルであっても貫通電流が流れることは無い。
【０１２０】
また、低周波数のＨｉｔ（一致）サーチ動作の場合に、サーチトランジスタのオフリーク電流によってマッチラインのレベルが低下しても、ＮＭＯＳトランジスタＮＭＯＳ１（ＨＶｔｈ）とＮＭＯＳ２（ＨＶｔｈ）の２段の場合に比べ、論理しきい値がより低いため、マッチラインのレベルが論理しきい値ＴＨ５に達するまで時間がかかり、データホールド時間を改善することができる。
【０１２１】
また、ＮＭＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２のうち、ＮＭＯＳ２にマッチラインを入力する場合は、ＮＭＯＳ２をＨＶｔｈ化する。そうすることで、マッチラインが中間電位の場合の貫通電流を防ぐことができる。
【０１２２】
また、ＬＶｔｈ化されたＰＭＯＳ１の論理しきい値ＴＨ３が高くなった結果、１ビットＭｉｓｓなどでマッチラインＭＬのレベルの下降が遅い場合に、より早くＭｉｓｓ（不一致）をセンスすることができる。
【０１２３】
［第１の実施形態の変形例３］
図１４は、次段ＮＯＲ回路の入力に対する、論理しきい値と不感帯を表わす図である。
【０１２４】
図１４の（ａ）の実線で囲む部分は、ＮＭＯＳトランジスタＮＭＯＳ５、ＮＭＯＳトランジスタＮＭＯＳ６、ＰＭＯＳトランジスタＰＭＯＳ３、ＰＭＯＳトランジスタＰＭＯＳ４を全てＭＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【０１２５】
この場合、ＰＭＯＳトランジスタＰＭＯＳ３、ＰＭＯＳ４の論理しきい値ＴＨ８は、ＮＭＯＳトランジスタＮＭＯＳ５およびＮＭＯＳ６の論理しきい値ＴＨ７よりも高い。次段ＮＯＲ回路の入力電圧レベルが、しきい値ＴＨ７とＴＨ８の間にある場合には、ＰＭＯＳトランジスタＰＭＯＳ３、ＰＭＯＳ４、ＮＭＯＳトランジスタＮＭＯＳ５、ＮＭＯＳ６が同時にオンして貫通電流が流れる。
【０１２６】
図１４の（ｂ）の実線で囲む部分は、ＮＭＯＳトランジスタＮＭＯＳ５、ＮＭＯＳトランジスタＮＭＯＳ６をＭＶｔｈのＭＯＳトランジスタで構成し、ＰＭＯＳトランジスタＰＭＯＳ３、ＰＭＯＳトランジスタＰＭＯＳ４をＨＶｔｈのＭＯＳトランジスタで構成した場合における、論理しきい値を示す。
【０１２７】
この場合、ＰＭＯＳトランジスタＰＭＯＳ３およびＰＭＯＳ４の論理しきい値ＴＨ９は、ＰＭＯＳトランジスタＮＭＯＳ５およびＮＭＯＳ６の論理しきい値ＴＨ７よりも低い。
【０１２８】
これにより、ＰＭＯＳトランジスタＰＭＯＳ３、ＰＭＯＳ４、ＮＭＯＳトランジスタＮＭＯＳ５、ＮＭＯＳ６のいずれもが同時にオンとならない不感帯ができる。その結果、ＮＯＲ回路に入力される電圧がどのようなレベルであっても、貫通電流が流れないようにできる。
【０１２９】
図１５は、図４のマッチアンプ前半部について、マッチアンプ活性化信号ＭＡＥの活性タイミングが電源ノイズ等の要因で早まり、初段ＮＡＮＤが“Ｌ”に近い中間電位を出力した場合を表わす図である。図５のマッチアンプ中間部についても同様である。
【０１３０】
この例では、図１４の（ａ）の実線で囲む部分で示したように、ＮＭＯＳトランジスタＮＭＯＳ５、ＮＭＯＳ６、ＰＭＯＳトランジスタＰＭＯＳ３、ＰＭＯＳ４をＭＶｔｈのＭＯＳトランジスタで構成したものとする。この場合でも、以下に示すように正常に動作する。
【０１３１】
マッチラインＭＬｎ［ｍ］のレベルが初段ＮＡＮＤ回路２１＿Ａまたは２１＿Ｂの“Ｈ”論理しきい値より少し高い時点でマッチアンプ活性化信号ＭＡＥが活性するため、初段ＮＡＮＤ回路２１＿Ａまたは２１＿Ｂの出力であるノード１ａまたはノート１ｂは低下する。ただし、このときマッチラインＭＬｎ［ｍ］のレベルは初段ＮＡＮＤ回路２１＿Ａまたは２１＿Ｂの“Ｈ”論理しきい値をわずかに超えている程度で、下降の傾きは比較的緩やかになる。その後、すぐにマッチラインＭＬｎ［ｍ］は初段ＮＡＮＤ回路の不感帯に達するので、初段ＮＡＮＤ回路２１＿Ａまたは２１＿Ｂの出力であるノード１ａまたはノード２ｂの下降は止まる。図１５のように、初段ＮＡＮＤ回路２１＿Ａまたは２１＿Ｂの出力のノード１ａまたはノード２ｂの弱いインバリッドデータの“Ｌ”レベルが次段ＮＯＲ回路２２の低い論理しきい値に達しないことで、次段ＮＯＲ回路２２は、インバリッドデータの発生を防止することができる。このように、次段ＮＯＲ回路２２の入力に対する論理しきい値は低いため、インバリッドデータを発生し難いメリットがある。
【０１３２】
なお、図１４の（ｂ）の実線で囲む部分に示したように、次段ＮＯＲ回路２２のＰＭＯＳ３とＰＭＯＳ４の論理しきい値をＨＶｔｈにすることで、入力に対する“Ｌ”論理しきい値をさらに下げて、よりインバリッドデータを発生し難い回路構成とすることができる。また、次段ＮＯＲ回路２２のＰＭＯＳ３とＰＭＯＳ４のいずれか一方の論理しきい値をＨＶｔｈとし、他方の論理しきい値をＭＶｔｈとしても、特にインバリッドが発生しやすいＶＤＤ下限で、次段ＮＯＲ回路２２の入力に対する“Ｌ”論理しきい値が低くなるため、多少の効果は得られる。
【０１３３】
［第１の実施形態の変形例４］
図１６は、第１の実施形態の変形例４のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【０１３４】
本変形例では、ＣＡＭセルアレイ５０７およびマッチラインＭＬがブロック１〜ブロック３に３分割される。これによって、１本のマッチラインが３本のマッチラインＭＬ１［ｍ］〜ＭＬ３［ｍ］に分割されている。
【０１３５】
ブロック１とブロック２の間には、マッチアンプ前半部１１１［ｍ］が配置されている。
【０１３６】
ブロック３の隣に、マッチアンプ中間部１１２［ｍ］が配置されている。マッチアンプ中間部１１２［ｍ］の隣に、マッチアンプ後半部１３［ｍ］が配置されている。
【０１３７】
マッチアンプ前半部１１１［ｍ］は、ブロック１およびブロック２でエントリ［ｍ］のサーチによって変化したマッチラインＭＬ１［ｍ］，ＭＬ２［ｍ]の電圧を取込んで、ブロック１およびブロック２のエントリ［ｍ］が同時に一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ０［ｍ］へ出力する。
【０１３８】
内部データ配線ＭＡＯＵＴ０［ｍ］は、ブロック２およびブロック３を経由してマッチアンプ中間部１１２［ｍ］に接続する。
【０１３９】
マッチアンプ中間部１１２［ｍ］は、ブロック３でのエントリ［ｍ］のサーチによって変化したマッチラインＭＬ３［ｍ］の電圧と、内部データ配線ＭＡＯＵＴ０［ｍ］の内部データを取込んで、ブロック１〜ブロック３のエントリ［ｍ］が同時に一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ１［ｍ］へ出力する。
【０１４０】
内部データ配線ＭＡＯＵＴ１［ｍ］は、マッチアンプ後半部１３［ｍ］に接続する。
マッチアンプ後半部１３［ｍ］は、内部データ配線ＭＡＯＵＴ１［ｍ］の電圧を取込んで、プリラッチ信号ＭＡＬＡＴおよび出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣに従って、出力データ配線ＭＡＯＵＴＮにマッチアンプ出力信号を出力する。
【０１４１】
図１６のマッチアンプ前半部１１１［ｍ］は、図４のマッチアンプ前半部１１［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂと、次段ＮＯＲ回路２２とを備える。マッチアンプ前半部１１１［ｍ］は、さらに、バッファ部ＢＦ１１を備える。
【０１４２】
図１６のマッチアンプ中間部１１２［ｍ］は、図５のマッチアンプ中間部１２［ｍ］と同様に、ＰＭＯＳトランジスタ１９９と、初段ＮＡＮＤ回路２３＿Ａを備える。また、ＭＡＯＵＴ０［ｍ］を入力する際のデータ極性を調整するためのインバータ２０３を備える。
【０１４３】
図１６のマッチアンプ中間部１１２［ｍ］は、図５のマッチアンプ中間部１２［ｍ］とは異なり、ＰＭＯＳトランジスタ１９８および初段ＮＡＮＤ回路２３＿Ｂを含まない。また、図５のマッチアンプ中間部１２［ｍ］のバッファ部ＢＦ１２のＮＡＮＤ１９１は、次に説明するバッファ部ＢＦ１２のインバータ２０１に変わっている。
【０１４４】
図１６のマッチアンプ中間部１１２［ｍ］は、さらに、次段ＮＯＲ回路２４１と、バッファ部ＢＦ１２とを備える。
【０１４５】
図１６の次段ＮＯＲ回路２４１は、図４のマッチアンプ中間部１２［ｍ］の次段ＮＯＲ回路２４とは異なり、一方の入力が初段ＮＡＮＤ回路２３＿Ａの出力と接続され、他方の入力は、内部データ配線ＭＡＯＵＴ０［ｍ］をインバータ２０３によって反転したものである。次段ＮＯＲ回路２４１は、これら２つの入力の否定論理和を取って、バッファ部ＢＦ１２へ出力する。
【０１４６】
図１６のバッファ部ＢＦ１２は、図４のマッチアンプ中間部１２［ｍ］のバッファ部ＢＦ２と異なり、２段のインバータ２０１およびインバータ１９６からなる。バッファ部ＢＦ１２は次段ＮＯＲ回路２４１から入力したデータを内部データ配線ＭＡＯＵＴ１に出力する。
【０１４７】
マッチアンプ後半部１３［ｍ］は、図６のマッチアンプ後半部１３［ｍ］と同様である。
【０１４８】
一般に、ＣＡＭセルアレイおよびマッチラインが、１〜（２×ｎ＋１）番目（ｎは自然数）のブロックに分割されたときに、マッチアンプは、第１番目の判定回路（図４と同様のマッチアンプ前半部）、第２番目〜第（ｎ）番目の判定回路（図５と同様のマッチアンプ中間部）と、（ｎ＋１）番目の判定回路（図１６のマッチアンプ中間部１１２［ｍ］と同様）と、第（ｎ＋１）番目の判定回路の出力をラッチして、出力するラッチ回路（図１６のマッチ後半部１３［ｍ］と同様）とを備える。
【０１４９】
また、１エントリごとに、第１〜第（ｎ＋１）番目の判定回路と、ラッチ回路とを直列接続する内部データ配線が設けられる。
【０１５０】
第ｉ番目（１≦ｉ≦ｎ）の判定回路は、第（２×ｉ−１）番目のブロックと第（２×ｉ）番目のブロックの間に配置される。第ｉ番目（１≦ｉ≦ｎ）の判定回路は、第（２×ｉ−１）番目のブロックのマッチラインと第（２×ｉ）番目のブロックのマッチラインがそれぞれ入力される第１および第２のＮＡＮＤ回路と、第１および第２のＮＡＮＤ回路の出力と、内部データ配線を通じて伝達される前段の判定回路の出力を論理演算して、内部データ配線へ出力する論理回路を含む。
【０１５１】
第（ｎ＋１）番目の判定回路は、第（２×ｎ＋１）番目のブロックの両隣のうちのいずれかに配置される。第（ｎ＋１）番目の判定回路は、第（２×ｎ＋１）番目のブロックのマッチライン（２×ｎ＋１）が入力されるＮＡＮＤ回路と、内部データ配線を通じて伝達される前段の判定回路第ｎ番の出力を論理演算して、マッチアンプ後半部へ出力する論理回路（ＮＯＲ回路およびバッファ部）を含む。マッチアンプ後半部は、第（ｎ＋１）番目の判定回路の隣、または第（２×ｎ＋１）番目のブロックの隣に配置される。
【０１５２】
（効果）
本実施の形態のマッチアンプは、従来のクロックドインバーター型マッチアンプやクロスカップル型マッチアンプに比べて制御信号の本数が少なく、制御信号の充放電電流を削減することができる。たとえば、図３ではマッチアンプ活性化信号ＭＡＥの信号線が２本、マッチラインプリチャージ信号ＭＬＰＲＥ＿Ｎの信号線が２本、プリラッチ信号ＭＡＬＡＴとその反転信号の信号数が２本、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣとその反転信号の信号線が２本であり、これらを合計すると８本であり、複数のマッチラインに分割している割には比較的に少ない。また、信号の系統がＭＡＥ、ＭＬＰＲＥ＿Ｎ、ＭＡＬＡＴ、ＭＡＬＡＴ＿ＳＹＮＣの４系統と少ないことも、高周波数での信号の生成を容易にしている。
【０１５３】
マッチアンプ活性化信号ＭＡＥが非活性＝“Ｌ”は、マッチラインがＭｉｓｓ（不一致）＝“Ｌ”と同じ論理であるため、マッチアンプの内部の非活性時の状態をＭｉｓｓ（不一致）状態に保持することができる。つまり、マッチアンプを活性しセンスして、Ｍｉｓｓ（不一致）の場合はマッチアンプの内部回路と内部データ配線はスタンバイ状態と同じなので反転せず、制御信号配線以外では充放電が起きない。
【０１５４】
また、Ｍｉｓｓ（不一致）時のアクセスは、プリラッチの直前のＭｉｓｓ状態である内部データ配線ＭＡＯＵＴ１［ｍ］からのアクセスで良いため、距離が非常に短く、高速である。Ｍｉｓｓの場合のアクセス時間はＭＡＬＡＴ信号の立ち下がりエッジから、既にＭｉｓｓ状態である内部データ配線ＭＡＯＵＴ１［ｍ］によって、プリラッチを反転するまでの時間となる。
【０１５５】
サーチ結果がＨｉｔ（一致）の場合には、マッチライン＝“Ｈ”とマッチアンプ活性化信号ＭＡＥ活性＝“Ｈ”によって、各初段ＮＡＮＤ回路の出力は“Ｈ”から“Ｌ”に反転する。そして各次段ＮＯＲ回路からプリラッチまでの全ての内部データ配線が反転する。つまり、アクセス時間が最大になるのはサーチ結果がＨｉｔ（一致）の場合となる。ただし、マッチラインは、マッチアンプ活性化信号ＭＡＥの活性開始時には十分に高い”Ｈ”レベルを保持していることから、初段ＮＡＮＤ回路のマッチラインを入力するＨＶｔｈのＮＭＯＳトランジスタに十分なドレイン電流を流すことができ、比較的アクセスは早い。
【０１５６】
また、従来のクロックドインバーター型マッチアンプでは、サーチトランジスタがＳｌｏｗ仕上がりでかつローカルばらつきによってドレイン電流が小さく、さらに低温かつＶＤＤ下限の条件でドレイン電流が低下する条件で、１ビットＭｉｓｓサーチ時にマッチラインレベルのマッチラインのレベル低下が遅い。その結果、１ビットＭｉｓｓサーチでサーチラインがセンス可能な“Ｌ”レベルまで下降し、さらに貫通電流が流れないレベルに下がるまで、マッチアンプ活性化信号ＭＡＥの活性を遅らせなければならない。これに対して、本実施の形態のマッチアンプではＮＭＯＳトランジスタをＨＶｔｈのトランジスタで構成するため、初段ＮＡＮＤ回路の“Ｈ”論理しきい値が高く、不感帯が出来て貫通電流が流れないため、マッチラインのレベルが下降し、初段ＮＡＮＤ回路の比較的高い不感帯のレベルに達するタイミング付近までＭＡＥ活性を早められるので、サーチ動作のＨｉｔ（一致）アクセスが比較的高速である。
【０１５７】
また、通常サーチトランジスタはオフリーク電流を軽減するため、ＨＶｔｈのＮＭＯＳとしているので、このＨＶｔｈのＮＭＯＳトランジスタの仕上がりまたは温度条件による特性に、ＨＶｔｈのＮＭＯＳトランジスタを使用した初段ＮＡＮＤ回路の特性を合わせることができる。特にサーチトランジスタがＳｌｏｗ仕上がりでＶＤＤ下限と低温によってドレイン電流が小さく、１ビットＭｉｓｓによるマッチラインレベルの下降が遅い場合に、初段ＮＡＮＤ回路は同条件で不感帯を広くでき、貫通電流を防止できる。
【０１５８】
本実施の形態のマッチアンプは、入力初段に２入力ＮＡＮＤ回路を用いており、回路構成が単純である。次段以後の回路も分割されたマッチアンプのセンス結果を効率良く論理統合するため、素子数が少ない。そのため、マッチラインを分割した場合でも、レイアウト面積が小さい。
【０１５９】
本実施の形態のマッチアンプは、初段を２入力ＮＡＮＤ回路としているため、制御信号本数が他のタイプに比べて少ない。また、１エントリについて、アレイ上には少ない本数の内部データ配線しか配置しないので、制御信号配線と内部データ配線の充放電電流を減らし、消費電力を削減できる。
【０１６０】
本実施の形態のマッチアンプは、２つの初段ＮＡＮＤ回路の出力のＮＯＲを取る、次段の２入力ＮＯＲ回路を備える。ＮＯＲ回路は入力に対する“Ｌ”論理しきい値が構成的に低いので、サーチトランジスタがＳｌｏｗ仕上がりでかつローカルばらつきによってドレイン電流が小さい。さらに低温／ＶＤＤ下限の条件でドレイン電流が低下する条件で、１ビットＭｉｓｓサーチ時とでマッチラインレベルの下降が遅い。初段ＮＡＮＤ回路がインバリッドデータを発生しやすい場合、すなわち、初段ＮＡＮＤ回路は通常はＭｉｓｓ（不一致）をセンスし“Ｈ”を出力するが、十分に下がりきらないマッチラインのレベルをセンスして“Ｌ”に近いレベルの弱いインバリッドデータを出力してしまうような場合に、ＮＯＲ回路によってインバリッドデータの出力を防止することができる。ＮＯＲ回路は入力の論理しきい値が低いことで、初段ＮＡＮＤ回路の弱いインバリッドデータの“Ｌ”に近い出力がＮＯＲ回路の論理しきい値に届かず、インバリッドデータをカットできる。
【０１６１】
さらに、次段の２入力ＮＯＲ回路の２つのＰＭＯＳトランジスタを通常のＭＶｔｈのＰＭＯＳトランジスタからＨＶｔｈのＰＭＯＳトランジスタに変えることでさらに、論理しきい値を下げてインバリッドデータを出し難くすることができる。
【０１６２】
［第２の実施形態］
図１７は、第２の実施形態のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【０１６３】
本実施形態では、第１の実施形態と同様に、図１のＣＡＭセルアレイ５０７およびマッチラインＭＬがブロック１〜ブロック４に４分割される。１本のマッチラインが４本のマッチラインＭＬ１［ｍ］〜ＭＬ４［ｍ］に分割される。
【０１６４】
本実施の形態のマッチアンプ中間部９２［ｍ］は、マッチアンプ活性化信号ＭＡＥの代わりに、マッチアンプ前半部１１［ｍ］の出力である内部データ配線ＭＡＯＵＴ０［ｍ］を用いる。
【０１６５】
図１７を参照して、マッチアンプ中間部９２［ｍ］は、第１の実施形態のものと同様のＰＭＯＳトランジスタ１９９，１９８と、ＮＯＲ回路２２と、バッファ部ＢＦ１とを備える。
【０１６６】
マッチアンプ中間部９２［ｍ］は、第１の実施形態のものとは異なる初段ＮＡＮＤ回路１９１および初段ＮＡＮＤ回路１９２を有する。
【０１６７】
初段ＮＡＮＤ回路１９１および初段ＮＡＮＤ回路１９２の一方の入力は、マッチアンプ活性化信号ＭＡＥではなく、内部データ配線ＭＡＯＵＴ０［ｍ］である。
【０１６８】
これにより、マッチアンプ中間部のマッチアンプ活性化信号ＭＡＥが不要になって、この信号配線を充放電に要する電力を削減することができる。
【０１６９】
なお、ＣＡＭセルアレイおよびマッチラインを６分割、８分割、１０分割した場合でも、同様にマッチアンプ前半部、またはマッチアンプ中間部の出力を次段のマッチアンプ中間部のマッチアンプ活性化信号ＭＡＥの代りに用いることによって、マッチアップ中間部以後のマッチアンプ活性化信号ＭＡＥの信号配線を充放電に要する電力を削減することができる。
【０１７０】
［第２の実施形態の変形例１］
図１８は、第２の実施形態の変形例１のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【０１７１】
本変形例では、図１のＣＡＭセルアレイ５０７およびマッチラインＭＬがブロック１〜ブロック３に３分割され、１本のマッチラインが３本のマッチラインＭＬ１［ｍ］〜ＭＬ３［ｍ］に分割されている。
【０１７２】
ブロック１とブロック２の間には、マッチアンプ前半部１１１［ｍ］が配置されている。
【０１７３】
ブロック３の隣に、マッチアンプ中間部１９２［ｍ］が配置されている。マッチアンプ中間部１９２［ｍ］の隣に、マッチアンプ後半部１３［ｍ］が配置されている。
【０１７４】
マッチアンプ前半部１１１［ｍ］は、ブロック１およびブロック２でエントリ［ｍ］のサーチによって変化したマッチラインＭＬ１［ｍ］，ＭＬ２［ｍ]の電圧を取込んで、ブロック１およびブロック２のエントリ［ｍ］の両方が一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ０［ｍ］へ出力する。マッチアンプ前半部１１１［ｍ］は、図１６のマッチアンプ前半部１１１［ｍ］と同様である。
【０１７５】
内部データ配線ＭＡＯＵＴ０［ｍ］は、ブロック２およびブロック３を経由してマッチアンプ中間部１１２［ｍ］に接続する。
【０１７６】
マッチアンプ中間部１９２［ｍ］は、ブロック３でのエントリ［ｍ］のサーチ結果によって変化したマッチラインＭＬ３［ｍ］をＮＡＮＤ回路３４１によって判定し、ＮＡＮＤ回路３４１が出力した電圧と、内部データ配線ＭＡＯＵＴ０［ｍ］のマッチアンプ前半部１１１［ｍ］のＭＡＯＵＴ０［ｍ］への出力結果とを取込んで、ブロック１〜ブロック３のエントリ［ｍ］の全てが一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ１［ｍ］へ出力する。
【０１７７】
マッチアンプ中間部１９２［ｍ］は、図１７のマッチアンプ中間部１１２［ｍ］と同様に、ＰＭＯＳトランジスタ１９９と、次段ＮＯＲ回路２４１と、バッファ部ＢＦ１２とを備える。マッチアンプ中間部１９２［ｍ］は、さらに、図１７のマッチアンプ中間部９２［ｍ］とは異なり、初段ＮＡＮＤ回路３４１の１個のみを含む。
【０１７８】
内部データ配線ＭＡＯＵＴ０は初段ＮＡＮＤ回路３４１の一方の入力に接続され、初段ＮＡＮＤ回路３４１の活性信号として利用される。また、内部データ配線ＭＡＯＵＴ０はインバータ２０３にも入力され、インバータ２０３の出力は次段ＮＯＲ回路２４１に入力する。
【０１７９】
初段ＮＡＮＤ回路３４１は、内部データ配線ＭＡＯＵＴ０と接続され、他方の入力がマッチラインＭＬ３［ｍ］と接続される。初段ＮＡＮＤ回路３４１は、２つの入力の否定論理積を次段ＮＯＲ回路２４１へ出力し、次段ＮＯＲ回路２４１は先ほどのインバータ２０３の出力と否定論理和を取り、バッファ部ＢＦ１２へと出力する。
【０１８０】
バッファ部ＢＦ１２は、マッチアンプ後半部１１３［ｍ］に接続する内部データ配線ＭＡＯＵＴ１［ｍ］へ出力する。
【０１８１】
マッチアンプ後半部１３［ｍ］は、内部データ配線ＭＡＯＵＴ１［ｍ］の出力結果を取込んで、プリラッチ信号ＭＡＬＡＴおよび出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣに従って、出力データ配線ＭＡＯＵＴＮにマッチアンプ出力信号を出力する。
【０１８２】
図１８のマッチアンプ後半部１３［ｍ］は、図６のマッチアンプ後半部１３［ｍ］と同様である。
【０１８３】
なお、ＣＡＭセルアレイおよびマッチラインを５分割、７分割、９分割した場合でも、同様にマッチアンプ前半部、またはマッチアンプ中間部の出力を次段のマッチアンプ中間部のマッチアンプ活性化信号ＭＡＥの代りに用いることによって、マッチアップ中間部以後のマッチアンプ活性化信号ＭＡＥの信号配線を充放電に要する電力を削減することができる。
【０１８４】
［第３の実施形態］
本実施の形態では、ダミーサーチ機能を追加される。
【０１８５】
図１９は、第３の実施形態のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【０１８６】
本実施形態では、第１の実施形態と同様に、図１のＣＡＭセルアレイ５０７およびマッチラインＭＬがブロック１〜ブロック４に４分割される。１本のマッチラインが４本のマッチラインＭＬ１［ｍ］〜ＭＬ４［ｍ］に分割されている。
【０１８７】
マッチアンプ前半部８１［ｍ］とマッチアンプ中間部８２［ｍ］には、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥが入力される。ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥは、ダミーサーチ動作時には、図１の制御回路５１０によって、マッチアンプ活性化信号ＭＡＥと同じタイミングで“Ｈ”に活性される。
【０１８８】
図２０は、マッチアンプ前半部８１［ｍ］の構成を表わす図である。
図２０に示すマッチアンプ前半部８１［ｍ］は、図４のマッチアンプ前半部１１［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、次段ＮＯＲ回路２２と、バッファ部ＢＦ１とを備える。
【０１８９】
図２０に示すマッチアンプ前半部８１［ｍ］は、図４のマッチアンプ前半部１１［ｍ］のものとは異なる初段ＮＡＮＤ回路３１，３２を備える。
【０１９０】
図２０の初段ＮＡＮＤ回路３１は、図４の初段ＮＡＮＤ回路２１＿Ａと同様に、ＰＭＯＳトランジスタＰＭＯＳ１，１９５、ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を備える。
【０１９１】
さらに、図２０の初段ＮＡＮＤ回路３１は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを処理するために、ＰＭＯＳトランジスタＰＭＯＳ１１と、ＮＭＯＳトランジスタＮＭＯＳ１１とを備える。
【０１９２】
ＰＭＯＳトランジスタＰＭＯＳ１１は、ＰＭＯＳトランジスタＰＭＯＳ１のドレインとノード１ａとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０１９３】
ＮＭＯＳトランジスタＮＭＯＳ１１は、ノード１ａとグランドとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０１９４】
初段ＮＡＮＤ回路３２は、初段ＮＡＮＤ回路２１＿Ｂと同様に、ＰＭＯＳトランジスタＰＭＯＳ２，１９３、ＮＭＯＳトランジスタＮＭＯＳ３，ＮＭＯＳ４を備える。
【０１９５】
さらに、初段ＮＡＮＤ回路３２は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを処理するために、ＰＭＯＳトランジスタＰＭＯＳ１２と、ＮＭＯＳトランジスタＮＭＯＳ１２とを備える。
【０１９６】
ＰＭＯＳトランジスタＰＭＯＳ１２は、ＰＭＯＳトランジスタＰＭＯＳ２のドレインとノード１ｂとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０１９７】
ＮＭＯＳトランジスタＮＭＯＳ１２は、ノード１ｂとグランドとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０１９８】
図２１は、マッチアンプ中間部８２［ｍ］の構成を表わす図である。
図２１のマッチアンプ中間部８２［ｍ］は、図５のマッチアンプ中間部１２［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、次段ＮＯＲ回路２４と、バッファ部ＢＦ２とを備える。
【０１９９】
図２１のマッチアンプ中間部８２［ｍ］は、図５のマッチアンプ中間部１２［ｍ］のものとは異なる初段ＮＡＮＤ回路３１，３２を備える。
【０２００】
図２１の初段ＮＡＮＤ回路３１は、図５の初段ＮＡＮＤ回路２３＿Ａと同様に、ＰＭＯＳトランジスタＰＭＯＳ１，１９５、ＮＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２を備える。
【０２０１】
さらに、図２１の初段ＮＡＮＤ回路３１は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを処理するために、ＰＭＯＳトランジスタＰＭＯＳ１１と、ＮＭＯＳトランジスタＮＭＯＳ１１とを備える。
【０２０２】
ＰＭＯＳトランジスタＰＭＯＳ１１は、ＰＭＯＳトランジスタＰＭＯＳ１のドレインとノード１ｃとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０２０３】
ＮＭＯＳトランジスタＮＭＯＳ１１は、ノード１ｃとグランドとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０２０４】
図２１の初段ＮＡＮＤ回路３２は、図５の初段ＮＡＮＤ回路２３＿Ｂと同様に、ＰＭＯＳトランジスタＰＭＯＳ２，１９３、ＮＭＯＳトランジスタＮＭＯＳ３，ＮＭＯＳ４を備える。
【０２０５】
さらに、初段ＮＡＮＤ回路３２は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを処理するために、ＰＭＯＳトランジスタＰＭＯＳ１２と、ＮＭＯＳトランジスタＮＭＯＳ１２とを備える。
【０２０６】
ＰＭＯＳトランジスタＰＭＯＳ１２は、ＰＭＯＳトランジスタＰＭＯＳ２のドレインとノード１ｄとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０２０７】
ＮＭＯＳトランジスタＮＭＯＳ１２は、ノード１ｄとグランドとの間に設けられ、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを受けるノードＮＤＤ１と接続するゲートを有する。
【０２０８】
図２２は、本実施の形態におけるダミーサーチ動作時の波形を表わす図である。
図２２に示すように、サーチラインＳＬ［ｌ］、ＳＬ＿Ｎ［ｌ］は活性化する必要が無く、グランドＶＳＳのままである。マッチラインプリチャージ信号ＭＬＰＲＥ＿Ｎも非活性状態であるＶＤＤのままである。
【０２０９】
マッチアンプ活性化信号ＭＡＥとダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを同じタイミングで“Ｈ”に活性することで、マッチラインＭＬｎ［ｍ］の状態に関わらず、マッチアンプ前半部８１［ｍ」の出力である、内部データ配線ＭＡＯＵＴ０［ｍ］から、マッチアンプ中間部８２［ｍ」の出力である、内部データ配線ＭＡＯＵＴ１［ｍ］および出力データ配線ＭＡＯＵＴＮ［ｍ］まで擬似的な一致が伝わることを示している。
【０２１０】
図２３は、第３の実施形態における各動作時の電源電圧の振動を説明するための図である。
【０２１１】
図２３に示すように、ダミーサーチ動作を、ＮＯＰ時、ＳＲＡＭ書き込み動作、またはＳＲＡＭ読み出し動作時に行うことで、ＮＯＰ時に電流消費を発生し、ＳＲＡＭ書き込み動作では消費電流を増やして、電流の急激な増減を緩和することで、電源の揺れを緩和することができる。
【０２１２】
ダミーサーチ動作の消費電流は、サーチラインＳＬ，／ＳＬ＿Ｎの充放電が無いことで、１エントリの全てのＣＡＭセルが不一致で有った場合（図２３では全ビットＭｉｓｓ）のサーチ動作の消費電流の約１／３である。特に、ＮＯＰの連続回数が２回以下である場合、または、ＳＲＡＭ書き込み動作、またはＳＲＡＭ読み出し動作時には、このダミーサーチ動作を行うことで消費電流の時間変化率dＩ／dｔを緩和できる。
【０２１３】
［第３の実施形態の変形例１］
図２４は、第３の実施形態の変形例１のＣＡＭセルアレイおよびマッチアンプの構成を表わす図である。
【０２１４】
本変形例では、図１のＣＡＭセルアレイ５０７およびマッチラインＭＬがブロック１〜ブロック３に３分割される。１本のマッチラインが３本のマッチラインＭＬ１［ｍ］〜ＭＬ３［ｍ］に分割されている。
【０２１５】
ブロック１とブロック２の間には、マッチアンプ前半部６１［ｍ］が配置されている。
ブロック３の隣に、マッチアンプ中間部６２［ｍ］が配置されている。マッチアンプ中間部６２［ｍ］の隣に、マッチアンプ後半部１３［ｍ］が配置されている。
【０２１６】
マッチアンプ前半部６１［ｍ］は、ブロック１およびブロック２でエントリ［ｍ］のサーチによって変化したマッチラインＭＬ１［ｍ］，ＭＬ２［ｍ]の電圧を取込んで、ブロック１およびブロック２のエントリ［ｍ］の両方が一致であることを表わす電圧を内部データ配線ＭＡＯＵＴ０［ｍ］へ出力する。
【０２１７】
内部データ配線ＭＡＯＵＴ０［ｍ］は、ブロック２およびブロック３を経由してマッチアンプ中間部６２［ｍ］に接続する。
【０２１８】
図２５は、マッチアンプ前半部６１［ｍ］の構成を表わす図である。
図２５のマッチアンプ前半部６１［ｍ］は、図２０のマッチアンプ前半部８１［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路３１，３２と、次段ＮＯＲ回路２２とを備える。マッチアンプ前半部６１［ｍ］は、さらに、バッファ部ＢＦ１１を備える。
【０２１９】
図２５のバッファ部ＢＦ１１は、図２０のマッチアンプ前半部８１［ｍ］のバッファ部ＢＦ１と同様である。
【０２２０】
図２６は、マッチアンプ中間部６２［ｍ］の構成を表わす図である。
図２６のマッチアンプ中間部６２［ｍ］は、図２１のマッチアンプ中間部８２［ｍ］と同様に、ＰＭＯＳトランジスタ１９９と、初段ＮＡＮＤ回路３１を備える。
【０２２１】
図２６のマッチアンプ中間部６２［ｍ］は、図２１のマッチアンプ中間部８２［ｍ］とは異なり、ＰＭＯＳトランジスタ１９８および初段ＮＡＮＤ回路３２を含まない。
【０２２２】
図２６のマッチアンプ中間部８２［ｍ］は、さらに、前段のマッチアンプ出力のＭＡＯＵＴ０［ｍ］のデータ極性を揃えるためのインバータ回路２０３と、次段ＮＯＲ回路２４１と、バッファ部ＢＦ１２とを備える。
【０２２３】
図２６の次段ＮＯＲ回路２４１は、図２１のマッチアンプ中間部８２［ｍ］の次段ＮＯＲ回路２４とは異なり、一方の入力が初段ＮＡＮＤ回路３１の出力と接続され、他方の入力にはインバータ回路２０３によって内部データ配線ＭＡＯＵＴ０が反転されて接続される。次段ＮＯＲ回路２４１は、２つの入力の否定論理和をバッファ部ＢＦ２１によってドライブ能力を増幅し、内部データ配線ＭＡＯＵＴ１［ｍ］へ出力する。
【０２２４】
図２６のバッファ部ＢＦ１２は、図２１のマッチアンプ中間部８２［ｍ］のバッファ部ＢＦ２と異なり、２段のインバータ２０１およびインバータ２０２からなる。
【０２２５】
図２４のマッチアンプ後半部１３［ｍ］は、図６のマッチアンプ後半部１３［ｍ］と同様である。
【０２２６】
なお、５分割〜１０分割以上のブロックに分割した場合であっても、各初段ＮＡＮＤ回路にダミーサーチ活性化信号ＤＭＹ＿ＭＡＥとＰＭＯＳ１１またはＰＭＯＳ１２、ＮＭＯＳ１１、ＮＭＯＳ１２を追加することで、容易に、初段ＮＡＮＤで強制的に一致データを発生させてマッチアンプを動作させることができる。
【０２２７】
［第３の実施形態の変形例２］
本変形例のＣＡＭセルアレイおよびマッチアンプの構成は、図１９の第３の実施形態と同様である。
【０２２８】
図２７は、第３の実施形態の変形例２のマッチアンプ前半部４９１［ｍ］の構成を表わす。
【０２２９】
図２７のマッチアンプ前半部４９１［ｍ］は、図４のマッチアンプ前半部１１［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂと、バッファ部ＢＦ１とを備える。
【０２３０】
図２７のマッチアンプ前半部４９１［ｍ］は、図４のマッチアンプ前半部１１［ｍ］のものとは異なる、インバータＩＶ１と、次段ＮＯＲ回路６３とを備える。
【０２３１】
図２７のインバータＩＶ１は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを反転する。
図２７の次段ＮＯＲ回路６３は、図４の次段ＮＯＲ回路２２と同様にＰＭＯＳトランジスタＰＭＯＳ３，ＰＭＯＳ４、ＮＭＯＳトランジスタＮＭＯＳ５，ＮＭＯＳ６を備える。
【０２３２】
さらに、次段ＮＯＲ回路６３は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを処理するために、ＰＭＯＳトランジスタＰＭＯＳ２１と、ＮＭＯＳトランジスタＮＭＯＳ２１とを備える。
【０２３３】
ＰＭＯＳトランジスタＰＭＯＳ２１は、ＶＤＤ電源とノード２ａとの間に設けられ、インバータＩＶ１の出力と接続するゲートを有する。ＰＭＯＳトランジスタＰＭＯＳ２１は、ダミーサーチ活性化信号ＤＭＹ_ＭＡＥ＝“Ｈ”でオンし、次段ＮＯＲ回路６３の出力を“Ｈ”に充電する。
【０２３４】
ＮＭＯＳトランジスタＮＭＯＳ２１は、ＮＭＯＳトランジスタＮＭＯＳ５とＮＭＯＳ６のドレインと接続するノードＮＤＤ２とグランドとの間に設けられ、インバータＩＶ１の出力と接続するゲートを有する。ＮＭＯＳトランジスタＮＭＯＳ２１は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥ＝“Ｈ”でオフし、初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂの出力が“Ｈ”の場合に、次段ＮＯＲ回路６３の出力がＮＭＯＳトランジスタＮＭＯＳ５とＮＭＯＳ６からグランドへの放電するのをカットする。
【０２３５】
図２８は、第３の実施形態の変形例２のマッチアンプ中間部４９２［ｍ］の構成を表わす図である。
【０２３６】
図２８のマッチアンプ中間部４９２［ｍ］は、図５のマッチアンプ中間部１２［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路２３＿Ａ，２３＿Ｂと、バッファ部ＢＦ２とを備える。
【０２３７】
図２８のマッチアンプ中間部４９２［ｍ］は、図５のマッチアンプ中間部１２［ｍ］のものとは異なる、インバータＩＶ１と、次段ＮＯＲ回路６３とを備える。
【０２３８】
インバータＩＶ１は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを反転する。
図２８の次段ＮＯＲ回路６３は、図５の次段ＮＯＲ回路２４と同様に、ＰＭＯＳトランジスタＰＭＯＳ３，ＰＭＯＳ４、ＮＭＯＳトランジスタＮＭＯＳ５，ＮＭＯＳ６を備える。
【０２３９】
さらに、次段ＮＯＲ回路６３は、ダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを処理するために、ＰＭＯＳトランジスタＰＭＯＳ２１と、ＮＭＯＳトランジスタＮＭＯＳ２１とを備える。
【０２４０】
ＰＭＯＳトランジスタＰＭＯＳ２１は、ＶＤＤ電源とノード２ｂとの間に設けられ、インバータＩＶ１の出力と接続するゲートを有する。
【０２４１】
ＮＭＯＳトランジスタＮＭＯＳ２１は、ＮＭＯＳトランジスタＮＭＯＳ５とＮＭＯＳ６のドレインと接続するノードＮＤＤ２とグランドとの間に設けられ、インバータＩＶ１の出力と接続するゲートを有する。
【０２４２】
［第３の実施形態の変形例３］
本変形例のＣＡＭセルアレイおよびマッチアンプの構成は、図２４の第３の実施形態の変形例１と同様である。
【０２４３】
図２９は、第３の実施形態の変形例３のマッチアンプ前半部の構成を表わす図である。
図２９のマッチアンプ前半部５９１［ｍ］は、図２７のマッチアンプ前半部４９１［ｍ］と同様に、ＰＭＯＳトランジスタ１９８，１９９と、初段ＮＡＮＤ回路２１＿Ａ，２１＿Ｂと、次段ＮＯＲ回路６３とを備える。マッチアンプ前半部５９１［ｍ］は、さらに、バッファ部ＢＦ１１を備える。
【０２４４】
バッファ部ＢＦ１１は、図２７のマッチアンプ前半部４９１［ｍ］のバッファ部ＢＦ１と同様である。
【０２４５】
図３０は、第３の実施形態の変形例３のマッチアンプ中間部の構成を表わす図である。
図３０のマッチアンプ中間部５９２［ｍ］は、図２８のマッチアンプ中間部４９２［ｍ］と同様に、ＰＭＯＳトランジスタ１９９と、初段ＮＡＮＤ回路２３＿Ａを備える。
【０２４６】
図３０のマッチアンプ中間部５９２［ｍ］は、図２８のマッチアンプ中間部４９２［ｍ］とは異なり、ＰＭＯＳトランジスタ１９８および初段ＮＡＮＤ回路２３＿Ｂを含まない。
【０２４７】
図３０のマッチアンプ中間部５９２［ｍ］は、さらに、次段ＮＯＲ回路５９と、バッファ部ＢＦ１２とを備える。また、前段の出力である内部データ配線ＭＡＯＵＴ０［ｍ］について、データ極性を合わせるため反転させるインバータ回路２０３を備える。
【０２４８】
図３０の次段ＮＯＲ回路５９は、図２８のマッチアンプ中間部４９２［ｍ］の次段ＮＯＲ回路６３と同様に、ＰＭＯＳトランジスタＰＭＯＳ３，ＰＭＯＳ２１、ＮＭＯＳトランジスタＮＭＯＳ５，ＮＭＯＳ２１を備える。
【０２４９】
さらに、図３０の次段ＮＯＲ回路５９は、図２８のマッチアンプ中間部４９２［ｍ］のものとは異なるＰＭＯＳトランジスタＰＭＯＳ４１と、ＮＭＯＳトランジスタＮＭＯＳ６１とを備える。
【０２５０】
ＰＭＯＳトランジスタＰＭＯＳ４１は、ＶＤＤ電源とＰＭＯＳトランジスタＰＭＯＳ３との間に設けられ、インバータ回路２０３によって反転された内部データ配線ＭＡＯＵＴ０［ｍ］と接続するゲートを有する。
【０２５１】
ＮＭＯＳトランジスタＮＭＯＳ６１は、ノード２ｂとノードＮＤＤ２との間に設けられ、インバータ回路２０３によって反転された内部データ配線ＭＡＯＵＴ０［ｍ］と接続するゲートを有する。
【０２５２】
バッファ部ＢＦ１２は、図２８のマッチアンプ中間部４９２［ｍ］のバッファ部ＢＦ２と異なり、２段のインバータ２０１およびインバータ１９６からなる。
【０２５３】
第３の実施形態の変形例３で、３分割のマッチラインＭＬを分割した場合は、例えば図２４のマッチアンプ前半部を図２９のマッチアンプ前半部に変えて、図２４の中間部を図３０に変えて、マッチアンプ前半部、マッチアンプ中間部の各ＮＯＲにダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを入力することで、容易に、次段ＮＯＲで強制的に一致データを発生させてダミーサーチ動作をさせることができる。
【０２５４】
また、１〜（２×ｎ＋１）番目（ｎは自然数）のブロックにマッチラインが分割された場合には、マッチアンプは、第１番目は図２７と同様のマッチアンプ前半部４９１、第２〜第（ｎ）番目の判定回路は図２８と同様のマッチアンプ中間部４９２と、第（ｎ＋１）番目の判定回路は図３０のマッチアンプ中間部５９２、出力するラッチ回路は図６のマッチアンプ後半部１３［ｍ］と同様のものを備える。また、１エントリごとに、第１〜第（ｎ＋１）番目の判定回路と、ラッチ回路とを直列接続する内部データ配線が設けられる。この構成によって、マッチアンプ前半部、各マッチアンプ中間部の各ＮＯＲにダミーサーチ活性化信号ＤＭＹ＿ＭＡＥを入力することで、容易に、次段ＮＯＲで強制的に一致データを発生させてダミーサーチ動作をさせることができる。
【０２５５】
［第４の実施形態］
本実施の形態は、第３の実施形態のダミーサーチ動作時にさらに、別の電流を消費させる機能を追加したものである。
【０２５６】
図３１は、タイミング制御回路７８の構成を表わす図である。
このタイミング制御回路７８は、図１の制御回路５１０に含まれる。
【０２５７】
図３１を参照して、タイミング制御回路７８は、遅延回路７１と、ＮＯＲ回路７２と、インバータ７３とを備える。
【０２５８】
遅延回路７１は、２段のインバータ７４と７６と、インバータ７４とインバータ７６との間のノードと、グランドとの間に設けられた容量素子７５とを含む。
【０２５９】
遅延回路７１は、制御回路５１０の所定の回路で生成されたプリラッチ信号ＭＡＬＡＴ０を所定時間遅延させる。
【０２６０】
スイッチ７７は、遅延回路７１の出力と、プリラッチ信号ＭＡＬＡＴ０のいずれかを選択して、ＮＯＲ回路７２へ出力する。スイッチ７７は、ダミーサーチ時には、プリラッチ信号ＭＡＬＡＴ０を選択し、通常時には、遅延回路７１の出力（すなわち、プリラッチ信号ＭＡＬＡＴ０を遅延させた信号）を選択して出力する。
【０２６１】
ＮＯＲ回路７２は、プリラッチ信号ＭＡＬＡＴ０と、スイッチ７７のプリラッチ信号ＭＡＬＡＴ０を遅延した出力との反転論理和を出力する。
【０２６２】
インバータ７３は、ＮＯＲ回路７２の出力を反転して、プリラッチ信号ＭＡＬＡＴを図６に示すマッチアンプ後半部１３［ｍ］のプリラッチ１２１へ出力する。
【０２６３】
通常時は、遅延回路７１がスイッチ７７により選択され、プリラッチ信号ＭＡＬＡＴ０の立下りエッジのみを遅延させた、プリラッチ信号ＭＡＬＡＴが出力される。
【０２６４】
ダミー動作時は図３１のスイッチ７７を切り替えて、遅延回路７１を非選択として、プリラッチ信号ＭＡＬＡＴの立下りエッジを通常時より早めることができる。
【０２６５】
図３２は、第４の実施形態のタイミング図である。
図３２を参照して、従来は、一致データが伝搬するまでにプリラッチ信号ＭＡＬＡＴが“Ｌ”レベルに活性化されると、スタンバイ状態の不一致状態を表わすデータ（インバリッドデータ）を出力してしまうという問題があった。そのため、プリラッチ信号ＭＡＬＡＴの立ち下がりエッジを一致データが伝搬するまで遅らせていた。
【０２６６】
これに対して、本実施の形態では、ダミーサージ動作時には、このプリラッチ信号ＭＡＬＡＴの立ち下がりエッジをマッチアンプ活性化信号ＭＡＥの立ち上がりエッジと同様に早める。これによって、故意にプリラッチにインバリッドデータを伝える。これによって、プリラッチ１２１内部のデータ配線とその出力であるプリラッチデータ配線を充放電して、消費電流を増やす。これによって、第３の実施形態のダミーサーチ動作のみに比べて、さらに消費電流を増やすことができる。
【０２６７】
図３３は、第４の実施形態、または第５の実施形体、または第６の実施形体における各動作時の電源電圧の振動を説明するための図である。
【０２６８】
図３３に示すように、第３の実施形態と同様に、ダミーサーチ動作をＮＯＰ時、ＳＲＡＭ書き込み動作、またはＳＲＡＭ読み出し動作時に行うことで、電源の揺れを緩和することができる。
【０２６９】
第４の実施形態では、プリラッチ１２１内部のデータ配線とその出力であるプリラッチデータ配線を充放電して、消費電力を増やすので、ダミーサーチ動作時の消費電流を通常のサーチ時の消費電流に近づけることができ、電源電圧の揺れをほぼ解消することができる。
【０２７０】
［第５の実施形態］
図３４は、タイミング制御回路８８の構成を表わす図である。
【０２７１】
このタイミング制御回路８８は、図１の制御回路５１０に含まれる。
図３４を参照して、タイミング制御回路８８は、遅延回路８１と、ＮＯＲ回路８２と、インバータ８３とを備える。
【０２７２】
遅延回路８１は、２段のインバータ８４と８６と、インバータ８４とインバータ８６との間のノードと、グランドとの間に設けた容量素子８５とを含む。
【０２７３】
遅延回路８１は、制御回路５１０の所定の回路で生成された出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣ０を所定時間遅延させる。
【０２７４】
スイッチ８７は、遅延回路８１の出力と、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣ０のいずれかを選択して、ＮＯＲ回路８２へ出力する。スイッチ８７は、ダミーサーチ時には、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣ０を選択し、通常時には、遅延回路８１の出力（すなわち、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣ０を遅延させた信号）を選択して出力する。
【０２７５】
ＮＯＲ回路８２は、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣ０と、スイッチ８７の出力との反転論理和を出力する。
【０２７６】
インバータ８３は、ＮＯＲ回路８２の出力を反転して、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣを図６に示すマッチアンプ後半部１３［ｍ］の出力ラッチ１２２へ出力する。
【０２７７】
通常時は、遅延回路７１がスイッチ８７により選択され、プリラッチ信号ＭＡＬＡＴ０の立下りエッジのみを遅延させた、プリラッチ信号ＭＡＬＡＴ＿ＳＹＮＣが出力される。
【０２７８】
ダミー動作時は図３１のスイッチ８７を切り替えて、遅延回路８１を非選択として、プリラッチ信号ＭＡＬＡＴ＿ＳＹＮＣの立下りエッジを通常時より早めることができる。
【０２７９】
図３５は、第５の実施形態のタイミング図である。
さらに、出力ラッチ信号ＭＡＬＡＴ＿ＳＹＮＣの立ち下がりエッジをマッチアンプ活性化信号ＭＡＥの立ち上がりエッジ、プリラッチ信号ＭＡＬＡＴの立下りと同様に早める。これによって、出力ラッチ１２２内部のデータ配線と出力データ配線ＭＡＯＵＴＮ［ｍ］に、故意にインバリッドデータを伝える。これによって、第４の実施形態よりも、さらに消費電流を増やすことができ、電源電圧の揺れをさらに改善することができる。
【０２８０】
［第６の実施形態］
第６の実施形態は、第５の実施形態の機能にさらに、さらに出力データ配線を充放電電流を増加する機能を追加する。
【０２８１】
図３６は、第６の実施形態の出力データ配線に接続される負荷容量を説明するための図である。
【０２８２】
ダミーサーチ負荷容量信号ＤＭＹ＿ＭＡＥ＿Ｃによって、出力データ配線ＭＡＯＵＴＮ［ｍ］と接続または非接続とされる負荷容量６５を備える。
【０２８３】
通常動作時には、ダミーサーチ負荷容量信号ＤＭＹ＿ＭＡＥ＿Ｃが非活性化され、負荷容量６５が出力データ配線ＭＡＯＵＴＮ［ｍ］から切り離される。ダミーサーチ動作時には、ダミーサーチ負荷容量信号ＤＭＹ＿ＭＡＥ＿Ｃが活性化され、負荷容量６５が出力データ配線ＭＡＯＵＴＮ［ｍ］と接続する。これによって、ダミーサーチ動作時での消費電流をさらに増加することができる。
【０２８４】
［第６の実施形態の変形例１］
図３７は、第６の実施形態の変形例１の出力データ配線に接続される負荷容量を説明するための図である。
【０２８５】
ダミーサーチ負荷容量信号ＤＭＹ＿ＭＡＥ＿Ｃ［０］〜ＤＭＹ＿ＭＡＥ＿Ｃ［ｎ］によって、出力データ配線ＭＡＯＵＴＮ［ｍ］と接続または非接続とされる負荷容量６１＿０〜６１＿ｎが設けられる。
【０２８６】
ダミーサーチ負荷容量信号ＤＭＹ＿ＭＡＥ＿Ｃ［０］〜ＤＭＹ＿ＭＡＥ＿Ｃ［ｎ］により、負荷容量６１＿０〜６１＿ｎを活性化する個数を切り替えることによって、動作モード（書き込み、読出し、ＮＯＰ）に応じた、消費電流の大きさに調整することができる。
【０２８７】
［全体を通じた変形例］
ＣＡＭセルの構成は、図２で説明したものに限定されるものではない。
【０２８８】
図３８は、ＣＡＭセルの変形例の構成を表わす図である。
このＣＡＭセルはＴＣＡＭ（Ternary CAM）と呼ばれるもので、“Ｌ”か“Ｈ”、“Always Hit（常時一致）”、“Always Miss（常時不一致）”の４値の内の何れか１つを格納できる。これらのＣＡＭセルは用途によって構成を選択することができる。また、DRAMやロジックでＣＡＭセルを構成する場合もある。また、ＣＡＭセル内の各ＳＲＡＭはデータベースの書き込みが可能で、ベリファイ（正常にデータ書き込みが行われているかの確認）用に読み出しも可能である。
【０２８９】
図３８に示すように、ＣＡＭセル１６０１は、ＳＲＡＭＸと、ＳＲＡＭＹと、サーチ部１３５１を備える。
【０２９０】
ＳＲＡＭＸ、およびＳＲＡＭＹは、それぞれ“Ｌ”または“Ｈ”の２値の何れか１つを格納する。
【０２９１】
サーチ部１３５１は、サーチトランジスタＮ１５５〜Ｎ１５８で構成される。サーチトランジスタＮ１５５〜Ｎ１５８は、オフリーク電流を軽減するために、ＨＶｔｈのＮＭＯＳを使用している。サーチトランジスタＮ１５８のゲートは、サーチデータを表わすサーチラインＳＬと接続する。サーチトランジスタＮ１５６のゲートは、サーチデータを表わすサーチライン／ＳＬと接続する。
【０２９２】
サーチラインＳＬが“Ｈ”であり、かつＳＲＡＭＸの内部／ＢＬが“Ｈ”であるとき、またはサーチライン／ＳＬが“Ｈ”であり、ＳＲＡＭＹの内部ＢＬが“Ｈ”のときには、予めマッチラインＭＬにプリチャージしておいた高電位がグランドに放電される。
【０２９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２９４】
５０１  ＣＡＭ  ＣＨＩＰ、５０２  アドレス／データバッファ、５０３  命令バッファ、５０４  クロックバッファ、５０５  アドレスデコーダ、５０６  センスアンプ、５０７  ＣＡＭセルアレイ、５０８  マッチアンプ帯、５０９  サーチラインドライバ、５１０  制御回路、５１１  プライオリティエンコーダ、５１２  サーチ結果出力バッファ、１１［ｍ］，１１１［ｍ］，６１［ｍ］，８１［ｍ］  マッチアンプ前半部、１２［ｍ，１１２［ｍ］，６２［ｍ］，８２［ｍ］  マッチアンプ中間部、１３［ｍ］  マッチアンプ後半部、２１＿Ａ，２１＿Ｂ，２３＿Ａ，２３＿Ｂ，１９１，１９２，３４１，３１，３２  初段ＮＡＮＤ回路、１９１  ＮＡＮＤ回路、２２，２４，６３，２４１  次段ＮＯＲ回路、７２，８２，５９  ＮＯＲ回路、７１，８１  遅延回路、ＢＦ１，ＢＦ１１，ＢＦ１２，ＢＦ２  バッファ部、３５１  ＳＲＡＭ、３５２，１３５１  サーチ部、６０１，１６０１  ＣＡＭセル、１２１  プリラッチ、１２２  出力ラッチ、３１〜３９  バッファ、Ｎ１００，Ｎ５１〜Ｎ５４，３５３，３５４，ＮＭＯＳ１〜ＮＭＯＳ６，ＰＭＯＳ１〜ＰＭＯＳ４，１９３，１９５，１９８，１９９，ＰＭＯＳ１１，ＰＭＯＳ１２，ＮＭＯＳ１１，ＮＭＯＳ１２，ＰＭＯＳ２１，ＮＭＯＳ２１，ＰＭＯＳ４１，ＮＭＯＳ６１，Ｎ１５１〜Ｎ１５８  ＭＯＳトランジスタ、７２〜７５，８２〜８５，２０１，２０２，２０３，１９６，１９７，３４２，３５５，３５６，５４３，５４４，５７８，５７９  インバータ、ＭＬ  マッチライン、７５  容量素子、７８  タイミング制御回路、７７，８７  スイッチ、６５，６５＿０〜６５＿ｎ  負荷容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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