(57)【特許請求の範囲】
【請求項１】
第１電源端子と第２電源端子との間に第１ノードを介して直列に接続された第１トランジスタおよび第２トランジスタと、
前記第１電源端子に前記第１電源電圧が供給され、前記第２電源端子に前記第１電源電圧と値が異なる前記第２電源電圧が供給される期間に、前記第１電源電圧と前記第２電源電圧との中央の電圧を前記第１ノードに出力するバイアス回路と、
前記第１電源電圧および前記第１ノードの電圧を電源電圧として受けて動作し、前記第１電源端子に電圧サージが印加されるときに、前記第１トランジスタをオンさせる第１トリガ回路と、
前記第１ノードの電圧および前記第２電源電圧を電源電圧として受けて動作し、前記第１電源端子に印加される電圧サージに応じて前記第１ノードの電圧が上昇するときに、前記第２トランジスタをオンさせる第２トリガ回路と、
を備えていることを特徴とする保護回路。
【請求項２】
前記第１トリガ回路は、
前記第１電源電圧の上昇から所定時間後に第１トリガ信号を第１レベルから第２レベルに変化させる第１時定数回路と、
前記第１トリガ信号が第１レベルのときに前記第１トランジスタをオンするための電圧を前記第１トランジスタのゲートに与え、前記第１トリガ信号が第２レベルのときに前記第１トランジスタをオフするための電圧を前記第１トランジスタのゲートに与える第１バッファ回路と
を備え、
前記第２トリガ回路は、
前記第１電源電圧の上昇に伴う前記第１ノードの電圧の上昇から所定時間後に第２トリガ信号を第３レベルから第４レベルに変化させる第２時定数回路と、
前記第２トリガ信号が第３レベルのときに前記第２トランジスタをオンするための電圧を前記第２トランジスタのゲートに与え、前記第２トリガ信号が第４レベルのときに前記第２トランジスタをオフするための電圧を前記第２トランジスタのゲートに与える第２バッファ回路と
を備え、
前記第１バッファ回路は、前記第１電源端子と前記第１ノードとの間に直列に配置されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む少なくとも１つのインバータを備え、
前記ｎＭＯＳトランジスタのバックゲートは、前記第１ノードに接続されていること
を特徴とする請求項１に記載の保護回路。
【請求項３】
前記第２バッファ回路は、前記第１ノードと前記第２電源端子との間に直列に配置されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む少なくとも１つのインバータを備え、
前記第２バッファ回路の前記ｐＭＯＳトランジスタのバックゲートは、前記第１ノードに接続されていること
を特徴とする請求項２に記載の保護回路。
【請求項４】
前記第１トランジスタのバックゲートは、前記第１ノードに接続され、
前記第２トランジスタのバックゲートは、前記第２電源端子に接続されていること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の保護回路。
【請求項５】
前記バイアス回路は、
前記第１電源端子と前記第２電源端子との間に、第２ノードを介して直列に接続される第１抵抗素子および第２抵抗素子と、
ゲートが前記第２ノードに接続され、ドレインが前記第１電源端子に接続され、ソースが前記第１ノードに接続されたｎＭＯＳトランジスタと
を備えていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子をサージ電圧から保護するための保護回路に関する。
【背景技術】
【０００２】
一般に、保護回路は、トランジスタ等の素子を静電気放電等によるサージ電圧から保護するために半導体集積回路内に形成される。また、半導体集積回路の素子構造の微細化に伴い、トランジスタのゲート絶縁膜は薄くなる傾向にあり、トランジスタの耐圧は低くなる傾向にある。
【０００３】
例えば、保護回路は、電源端子と接地端子の間に直列に接続された２つのｎＭＯＳトランジスタと、サージ電圧が電源端子に印加されるときに、ｎＭＯＳトランジスタの閾値電圧を下げるために、共通のバックゲート電圧を高くする電圧供給回路とを有している（例えば、特許文献１参照。）。また、保護回路は、電源端子に印加される電圧の立ち上がり時間を検出する検出部と、検出部が立ち上がり時間を検出するまで電源線と接地線とを接続するクランプ回路とを有している（例えば、特許文献２参照。）。
【０００４】
あるいは、保護回路は、電源端子と接地端子との間に接続されたダイオードと、電源端子とオープンドレイン端子との間に互いに逆向きに接続された２つのダイオードと、オープンドレイン端子と接地端子との間に接続されたダイオードとを有している（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４７０４０号公報
【特許文献２】特開２００７−１４２４２３号公報
【特許文献３】特開平５−１２１６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体集積回路に形成される保護回路は、製造コストを削減するために、微細化されたトランジスタを用いて形成することが望ましい。しかしながら、耐圧が電源電圧より低いトランジスタを用いて保護回路を形成する手法は提案されていない。
【０００７】
本発明の目的は、耐圧が電源電圧より低いトランジスタを用いて保護回路を形成し、保護回路が搭載される半導体集積回路の製造コストを削減することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、保護回路は、第１電源端子と第２電源端子との間に第１ノードを介して直列に接続された第１トランジスタおよび第２トランジスタと、第１電源端子に第１電源電圧が供給され、第２電源端子に第１電源電圧と値が異なる第２電源電圧が供給される期間に、第１電源電圧と第２電源電圧との中央の電圧を第１ノードに出力するバイアス回路と、第１電源電圧および第１ノードの電圧を電源電圧として受けて動作し、第１電源端子に電圧サージが印加されるときに、第１トランジスタをオンさせる第１トリガ回路と、第１ノードの電圧および第２電源電圧を電源電圧として受けて動作し、第１電源端子に印加される電圧サージに応じて第１ノードの電圧が上昇するときに、第２トランジスタをオンさせる第２トリガ回路とを有している。
【発明の効果】
【０００９】
耐圧が電源電圧より低いトランジスタを用いて保護回路を形成でき、保護回路が搭載される半導体集積回路の製造コストを削減できる。
【図面の簡単な説明】
【００１０】
【図１】保護回路の一実施形態を示している。
【図２】図１に示したトランジスタＮ１、Ｎ２の断面構造の例を示している。
【図３】図１に示したインバータＩＶ１３、ＩＶ２３の断面構造の例を示している。
【図４】保護回路の別の実施形態を示している。
【図５】図４に示したトランジスタＮ１、Ｎ２の断面構造の例を示している。
【図６】保護回路の別の実施形態を示している。
【図７】保護回路の別の実施形態を示している。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。図中のＸ印を付けた矩形は、外部端子を示している。外部端子は、保護回路を含む半導体集積回路チップが収納されるパッケージのリード、あるいは、保護回路を含む半導体集積回路チップ上のパッドである。外部端子を介して供給される電圧には、端子名と同じ符号を使用する。
【００１２】
図１は、保護回路の一実施形態を示している。例えば、保護回路ＰＲＣ１は、電源端子ＶＤＥに供給される電源電圧ＶＤＥおよび接地端子ＶＳＳに供給される接地電圧ＶＳＳを受けて動作する内部回路とともに、半導体集積回路に搭載される。保護回路ＰＲＣ１は、ｎＭＯＳトランジスタＮ１、Ｎ２、バイアス回路ＢＩＡＳ１、トリガ回路ＴＲＧ１、ＴＲＧ２およびダイオードＤ１を有している。
【００１３】
ｎＭＯＳトランジスタＮ１、Ｎ２は、電源端子ＶＤＥと接地端子ＶＳＳ間にノードＨＦを介して直列に接続されている。ｎＭＯＳトランジスタＮ１のバックゲート（基板）は、ノードＨＦに接続されている。ｎＭＯＳトランジスタＮ２のバックゲートは、接地端子ＶＳＳに接続されている。ｎＭＯＳトランジスタＮ１を囲う一点鎖線は、ｎＭＯＳトランジスタＮ１のバックゲートであるｐ型ウエル領域と半導体基板との間にｎ型ウエル領域が形成されることを示している。ｎＭＯＳトランジスタＮ１の構造は、図２に示す。
【００１４】
例えば、保護回路ＰＲＣ１とともに半導体集積回路に搭載される内部回路がシステム上で動作するとき、電源端子ＶＤＥに供給される電源電圧ＶＤＥは、３．３Ｖである。例えば、ｎＭＯＳトランジスタＮ１、Ｎ２の耐圧は、１．８Ｖに設計されており、半導体集積回路の内部回路に形成されるトランジスタの耐圧と同じである。内部回路は、電源電圧ＶＤＥを降圧することにより生成される内部電源電圧または外部端子で受ける内部電源電圧を受けて動作する。例えば、内部電源電圧は、１．８Ｖである。
【００１５】
電源端子ＶＤＥは、第１電源端子の一例であり、接地端子ＶＳＳは、第２電源端子の一例である。なお、第２電源端子は、接地端子ＶＳＳに限定されることなく、電源電圧ＶＤＥより低い電圧が供給される他の電源端子でもよい。
【００１６】
バイアス回路ＢＩＡＳ１は、電源端子ＶＤＥと接地端子ＶＳＳ間にノードＨＦを介して直列に接続された抵抗素子Ｒ１、Ｒ２を有している。抵抗素子Ｒ１、Ｒ２は、互いに同じ抵抗値に設計されている。このため、バイアス回路ＢＩＡＳ１は、電源電圧ＶＤＥと接地電圧ＶＳＳの中央の電圧（この例では、１．６５Ｖ）をノードＨＦに生成する。
【００１７】
例えば、抵抗素子Ｒ１、Ｒ２は、ポリシリコン配線を用いて形成されるポリシリコン抵抗である。なお、内部回路の配線に使用されるポリシリコン配線上にシリサイドが形成される場合、抵抗素子Ｒ１、Ｒ２を形成するポリシリコン配線上にシリサイドは形成されない。
【００１８】
抵抗素子Ｒ１、Ｒ２は、複数のトランジスタ（例えば、ｐＭＯＳトランジスタ）を直列にダイオード接続することにより形成されてもよい。また、バイアス回路ＢＩＡＳ１は、容量値が互いに等しい一対のキャパシタを、ノードＨＦを介して電源端子ＶＤＥと接地端子ＶＳＳとの間に直列に接続することで形成されてもよい。ダイオードＤ１のアノードは、接地端子ＶＳＳに接続され、ダイオードＤ１のカソードは、電源端子ＶＤＥに接続されている。
【００１９】
トリガ回路ＴＲＧ１は、抵抗素子Ｒ１１、キャパシタＣ１およびインバータＩＶ１１、ＩＶ１２、ＩＶ１３を有している。抵抗素子Ｒ１１およびキャパシタＣ１は、電源端子ＶＤＥとノードＨＦとの間にノードＮＤ１を介して接続されている。インバータＩＶ１１、ＩＶ１２、ＩＶ１３は、ノードＮＤ１とｎＭＯＳトランジスタＮ１のゲートとの間に直列に接続されている。
【００２０】
抵抗素子Ｒ１１およびキャパシタＣ１は、電源電圧ＶＤＥの上昇から所定時間後にノードＮＤ１をロウレベルからハイレベルに変化させる時定数回路として機能する。時定数回路は、ｎＭＯＳトランジスタＮ１をオンさせるためのトリガ信号をノードＮＤ１に生成する。
【００２１】
インバータＩＶ１１、ＩＶ１２、ＩＶ１３は、ノードＮＤ１に現れるトリガ信号がロウレベルのときにｎＭＯＳトランジスタＮ１をオンするための電圧をｎＭＯＳトランジスタＮ１のゲートに与えるバッファ回路として機能する。また、インバータＩＶ１１、ＩＶ１２、ＩＶ１３は、ノードＮＤ１に現れるトリガ信号がハイレベルのときにｎＭＯＳトランジスタＮ１をオフするための電圧をｎＭＯＳトランジスタＮ１のゲートに与えるバッファ回路として機能する。
【００２２】
例えば、抵抗素子Ｒ１１は、抵抗Ｒ１、Ｒ２と同じ材料（例えば、ポリシリコン）により形成される。例えば、キャパシタＣ１は、ｎＭＯＳトランジスタのゲートをノードＮＤ１に接続し、ｎＭＯＳトランジスタのソース、ドレイン、バックゲートをノードＨＦに接続することにより形成される（ＭＯＳキャパシタ）。
【００２３】
インバータＩＶ１１は、ｐＭＯＳトランジスタＰ１１およびｎＭＯＳトランジスタＮ１１を有している。インバータＩＶ１２は、ｐＭＯＳトランジスタＰ１２およびｎＭＯＳトランジスタＮ１２を有している。インバータＩＶ１３は、ｐＭＯＳトランジスタＰ１３およびｎＭＯＳトランジスタＮ１３を有している。ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソースおよびバックゲートは、電源端子ＶＤＥに接続されている。ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３のソースおよびバックゲートは、ノードＨＦに接続されている。
【００２４】
ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３およびキャパシタＣ１を囲う一点鎖線は、ｎＭＯＳトランジスタＮ１と同様に、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３およびキャパシタＣ１のバックゲートであるｐ型ウエル領域と半導体基板との間にｎ型ウエル領域が形成されることを示している。ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３のうち、ｎＭＯＳトランジスタＮ１３の構造を図３に示す。
【００２５】
トリガ回路ＴＲＧ２は、抵抗素子Ｒ２１、キャパシタＣ２およびインバータＩＶ２１、ＩＶ２２、ＩＶ２３を有している。抵抗素子Ｒ２１およびキャパシタＣ２は、ノードＨＦと接地端子ＶＳＳとの間にノードＮＤ２を介して接続されている。インバータＩＶ２１、ＩＶ２２、ＩＶ２３は、ノードＮＤ２とｎＭＯＳトランジスタＮ２のゲートとの間に直列に接続されている。
【００２６】
抵抗素子Ｒ２１およびキャパシタＣ２は、電源電圧ＶＤＥの上昇に伴うノードＨＦの電圧の上昇から所定時間後にノードＮＤ２をロウレベルからハイレベルに変化させる時定数回路として機能する。時定数回路は、ｎＭＯＳトランジスタＮ２をオンさせるためのトリガ信号をノードＮＤ２に生成する。
【００２７】
インバータＩＶ２１、ＩＶ２２、ＩＶ２３は、ノードＮＤ２に現れるトリガ信号がロウレベルのときにｎＭＯＳトランジスタＮ２をオンするための電圧をｎＭＯＳトランジスタＮ２のゲートに与えるバッファ回路として機能する。また、インバータＩＶ２１、ＩＶ２２、ＩＶ２３は、ノードＮＤ２に現れるトリガ信号がハイレベルのときにｎＭＯＳトランジスタＮ２をオフするための電圧をｎＭＯＳトランジスタＮ２のゲートに与えるバッファ回路として機能する。
【００２８】
例えば、抵抗素子Ｒ２１は、抵抗素子Ｒ１１と同様に、例えば、ポリシリコン配線を用いて形成される。例えば、キャパシタＣ２は、ｎＭＯＳトランジスタのゲートをノードＮＤ２に接続し、ｎＭＯＳトランジスタのソース、ドレイン、バックゲートを接地端子ＶＳＳに接続することにより形成される（ＭＯＳキャパシタ）。
【００２９】
インバータＩＶ２１は、ｐＭＯＳトランジスタＰ２１およびｎＭＯＳトランジスタＮ２１を有している。インバータＩＶ２２は、ｐＭＯＳトランジスタＰ２２およびｎＭＯＳトランジスタＮ２２を有している。インバータＩＶ２３は、ｐＭＯＳトランジスタＰ２３およびｎＭＯＳトランジスタＮ２３を有している。ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３のソースおよびバックゲートは、ノードＨＦに接続されている。ｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３のソースおよびバックゲートは、接地端子ＶＳＳに接続されている。
【００３０】
抵抗素子Ｒ１１およびキャパシタＣ１による時定数回路は、電源端子ＶＤＥに電圧が印加されるとき、キャパシタＣ１の充電速度に応じて、電源端子ＶＤＥの電圧上昇より遅れてノードＮＤ１に電圧を発生する。抵抗素子Ｒ２１およびキャパシタＣ２による時定数回路は、電源端子ＶＤＥへの電圧の印加に伴い、ノードＨＦの電圧値が上昇するとき、キャパシタＣ２の充電速度に応じて、ノードＨＦの電圧上昇より遅れてノードＮＤ２に電圧を発生する。
【００３１】
ここで、電源端子ＶＤＥへの電圧の印加は、保護回路ＰＲＣ１を含む半導体集積回路のパワーオン時または電源端子ＶＤＥへのサージ電圧の印加時に行われる。サージ電圧の印加は、保護回路ＰＲＣ１が搭載される半導体集積回路チップをパッケージに収納するパッケージング工程や、パッケージされた半導体集積回路をシステム基板等に搭載する組立工程で発生する。すなわち、サージ電圧は、保護回路ＰＲＣ１に電源電圧ＶＤＥや接地電圧ＶＳＳが供給されていないときに印加される。
【００３２】
図２は、図１に示したトランジスタＮ１、Ｎ２の断面構造の例を示している。各トランジスタＮ１、Ｎ２は、ｐ型ウエル領域ＰＷの表面にチャネル領域を挟んで形成される一対のｎ型拡散領域Ｎ＋（ソース、ドレイン）と、チャネル領域上にゲート絶縁膜を介して形成されるゲートＧＴとを有している。ｐ型ウエル領域ＰＷは、各ｎＭＯＳトランジスタＮ１、Ｎ２のバックゲート（基板）である。
【００３３】
ｎＭＯＳトランジスタＮ１のｐ型ウエル領域ＰＷは、ｐ型ウエル領域ＰＷ上に形成されるｐ型拡散領域Ｐ＋を介してノードＨＦに接続され、ノードＨＦの電圧に設定される。ｎＭＯＳトランジスタＮ２のｐ型ウエル領域ＰＷは、ｐ型ウエル領域ＰＷ上に形成されるｐ型拡散領域Ｐ＋を介して接地端子ＶＳＳに接続され、接地電圧ＶＳＳに設定される。
【００３４】
ｎＭＯＳトランジスタＮ２のｐ型ウエル領域ＰＷは、ｐ型の半導体基板ＰＳＵＢ上に形成されている。例えば、半導体基板ＰＳＵＢは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＮ１のｐ型ウエル領域ＰＷは、ｎ型ウエル領域ＮＷを介して半導体基板ＰＳＵＢおよびｎＭＯＳトランジスタＮ２のｐ型ウエル領域ＰＷと電気的に分離されている。すなわち、ｎＭＯＳトランジスタＮ１は、いわゆるトリプルウエル構造を用いて形成されている。ｎＭＯＳトランジスタＮ１、Ｎ２のｐ型ウエル領域ＰＷは、ｎ型ウエル領域ＮＷにより互いに電気的に分離されるため、互いに異なる電圧（ＨＦとＶＳＳ）に設定できる。換言すれば、ｎＭＯＳトランジスタＮ１のｐ型ウエル領域ＰＷを、電源電圧ＶＤＥと接地電圧ＶＳＳの中央の電圧（ノードＨＦの電圧）に設定できる。
【００３５】
各ｎＭＯＳトランジスタＮ１、Ｎ２において、互いに隣接するｐ型拡散領域Ｐ＋とｎ型拡散領域Ｎ＋とは、網掛けで示した素子分離領域ＳＴＩ（Shallow Trench Isolation）等により電気的に分離されている。なお、保護回路ＰＲＣ１がｎ型の半導体基板上に形成される場合、図２のｎ型ウエル領域ＮＷおよび半導体基板ＰＳＵＢの代わりに、ｎ型の半導体基板が設けられる。そして、電源電圧ＶＤＥが、ｎ型の半導体基板に供給される。
【００３６】
図３は、図１に示したインバータＩＶ１３、ＩＶ２３の断面構造の例を示している。図２と同じ要素については、詳細な説明は省略する。インバータＩＶ１１、ＩＶ２１の断面構造およびインバータＩＶ１２、ＩＶ２２の断面構造も、図３と同様である。
【００３７】
インバータＩＶ１３、ＩＶ２３の各ｐＭＯＳトランジスタＰ１３、Ｐ２３は、ｎ型ウエル領域ＮＷの表面にチャネル領域を挟んで形成される一対のｐ型拡散領域Ｐ＋（ソース、ドレイン）と、チャネル領域上にゲート絶縁膜を介して形成されるゲートＧＴとを有している。ｎ型ウエル領域ＮＷは、各ｐＭＯＳトランジスタＰ１３、Ｐ２３のバックゲートであり、ｐ型の半導体基板ＰＳＵＢ上に形成されている。
【００３８】
インバータＩＶ１３のｎＭＯＳトランジスタＮ１３では、図２に示したｎＭＯＳトランジスタＮ１と同様に、ｐ型ウエル領域ＰＷは、ｎ型ウエル領域ＮＷを介して半導体基板ＰＳＵＢおよびｎＭＯＳトランジスタＮ２３のｐ型ウエル領域ＰＷと電気的に分離されている。インバータＩＶ２３のｎＭＯＳトランジスタＮ２３は、図２に示したｎＭＯＳトランジスタＮ２と同様の構造を有している。
【００３９】
ｎＭＯＳトランジスタＮ１３をトリプルウエル構造を用いて形成することで、ｎＭＯＳトランジスタＮ１３のｐ型ウエル領域ＰＷを、トリガ回路ＴＲＧ２のｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３のｐ型ウエル領域ＰＷと異なる電圧に設定できる。ｎＭＯＳトランジスタＮ１１、Ｎ１２のｐ型ウエル領域ＰＷも同様に、トリガ回路ＴＲＧ２のｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３のｐ型ウエル領域ＰＷと異なる電圧に設定できる。換言すれば、ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３のｐ型ウエル領域ＰＷを、電源電圧ＶＤＥと接地電圧ＶＳＳの中央の電圧（ノードＨＦの電圧）に設定できる。
【００４０】
次に、図１に示した保護回路ＰＲＣ１を含む半導体集積回路にサージ電圧が印加されるときの保護回路ＰＲＣ１の動作について説明する。ここでは、接地端子ＶＳＳを基準にして、電源端子ＶＤＥに正のサージ電圧が印加されるときと、電源端子ＶＤＥを基準にして、接地端子ＶＳＳに正のサージ電圧が印加されるときについて説明する。
【００４１】
電源端子ＶＤＥに正のサージ電圧が印加されるとき、トリガ回路ＴＲＧ１のノードＮＤ１の電圧は、抵抗素子Ｒ１１およびキャパシタＣ１による時定数回路により、電源端子ＶＤＥの電圧に比べて一時的に低くなる。電源電圧ＶＤＥの上昇により、ｐＭＯＳトランジスタＰ１１のゲート・ソース間電圧の絶対値は、一時的にｐＭＯＳトランジスタＰ１１の閾値電圧（絶対値）を超える。これにより、ｐＭＯＳトランジスタＰ１１、ｎＭＯＳトランジスタＮ１２、ｐＭＯＳトランジスタＰ１３がオンし、ｎＭＯＳトランジスタＮ１のゲートはハイレベルになる。そして、ｎＭＯＳトランジスタＮ１がオンし、サージ電圧に伴うサージ電流は、ｎＭＯＳトランジスタＮ１を介して電源端子ＶＤＥからノードＨＦに流れる。
【００４２】
ノードＨＦの電圧がサージ電流により上昇すると、トリガ回路ＴＲＧ２は、トリガ回路ＴＲＧ１と同様に動作し、ｎＭＯＳトランジスタＮ２のゲートはハイレベルになる。そして、ｎＭＯＳトランジスタＮ２がオンし、サージ電圧に伴うサージ電流は、ｎＭＯＳトランジスタＮ２を介してノードＨＦから接地端子ＶＳＳに流れる。これにより、保護回路ＰＲＣ１とともに半導体集積回路に形成される内部回路に高電圧が印加されることが防止され、内部回路はサージ電圧から保護される。
【００４３】
接地端子ＶＳＳに正のサージ電圧が印加されるとき、図１に示したダイオードＤ１に順方向電流が流れ、サージ電圧に伴うサージ電流は、電源端子ＶＤＥに流れる。これにより、電源端子ＶＤＥまたは接地端子ＶＳＳに印加されるサージ電圧を、保護回路ＰＲＣ１により逃がすことができ、内部回路はサージ電圧から保護される。
【００４４】
保護回路ＰＲＣ１を含む半導体集積回路のパワーオン時、電源電圧ＶＤＥは徐々に上昇し、ノードＮＤ１の電圧は、電源電圧ＶＤＥに追従して上昇する。ノードＨＦの電圧は、バイアス回路ＢＩＡＳ１の動作により、電源電圧ＶＤＥに追従して電源電圧ＶＤＥの半分の値に設定される。トリガ回路ＴＲＧ１において、ｎＭＯＳトランジスタＮ１１は、ゲート・ソース間電圧が閾値電圧を超えたときにオンし、ロウレベル（ノードＨＦの電圧）を出力する。これにより、ｐＭＯＳトランジスタＰ１２、ｎＭＯＳトランジスタＮ１３がオンし、ｎＭＯＳトランジスタＮ１は、ゲートでロウレベルを受けてオフする。
【００４５】
トリガ回路ＴＲＧ２においても、ノードＮＤ２の電圧は、パワーオン時にノードＨＦの電圧に追従して上昇する。ｎＭＯＳトランジスタＮ２１は、ゲート・ソース間電圧が閾値電圧を超えたときにオンし、ロウレベルＶＳＳを出力する。これにより、ｐＭＯＳトランジスタＰ２２、ｎＭＯＳトランジスタＮ２３がオンし、ｎＭＯＳトランジスタＮ２は、ゲートでロウレベルを受けてオフする。
【００４６】
次に、半導体集積回路のパワーオン後、すなわち、保護回路ＰＲＣ１とともに半導体集積回路に搭載される内部回路がシステム上で動作するときの保護回路ＰＲＣ１の状態を説明する。
【００４７】
電源端子ＶＤＥに電源電圧ＶＤＥ（この例では、３．３Ｖ）が供給されているとき、ノードＨＦは、バイアス回路ＢＩＡＳ１により電源電圧ＶＤＥの半分の値（この例では、１．６５Ｖ）に維持される。また、パワーオン後、ノードＮＤ１の電圧は、電源電圧ＶＤＥに維持され、ノードＮＤ２の電圧は、ノードＨＦの電圧に維持される。このため、ｎＭＯＳトランジスタＮ１、Ｎ２はともにオフする。
【００４８】
この状態で、ｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３は、ソースおよびバックゲートで電源電圧ＶＤＥを受け、ゲートおよびドレインで電源電圧ＶＤＥまたはノードＨＦの電圧を受ける。ｎＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３は、ソースおよびバックゲートでノードＨＦの電圧を受け、ゲートおよびドレインで電源電圧ＶＤＥまたはノードＨＦの電圧を受ける。
【００４９】
ｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３は、ソースおよびバックゲートでノードＨＦの電圧を受け、ゲートおよびドレインでノードＨＦの電圧または接地電圧ＶＳＳを受ける。ｎＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３は、ソースおよびバックゲートで接地電圧ＶＳＳを受け、ゲートおよびドレインでノードＨＦの電圧または接地電圧ＶＳＳを受ける。
【００５０】
キャパシタＣ１として機能するｎＭＯＳトランジスタは、ゲートで電源電圧ＶＤＥを受け、ソース、ドレイン、バックゲートでノードＨＦの電圧を受ける。キャパシタＣ２として機能するｎＭＯＳトランジスタは、ゲートでノードＨＦの電圧を受け、ソース、ドレイン、バックゲートで接地電圧ＶＳＳを受ける。
【００５１】
ｎＭＯＳトランジスタＮ１は、ゲート、ソース、バックゲートでノードＨＦの電圧を受け、ドレインで電源電圧ＶＤＥを受ける。ｎＭＯＳトランジスタＮ２は、ゲート、ソース、バックゲートで接地電圧ＶＳＳを受け、ドレインでノードＨＦの電圧を受ける。
【００５２】
以上より、保護回路ＰＲＣ１の全てのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの各々は、ゲート、ソース、ドレイン、バックゲート間に、耐圧（１．８Ｖ）を超える電圧が印加されることはない。したがって、保護回路ＰＲＣ１を搭載する半導体集積回路がシステム上で動作するときに、保護回路ＰＲＣ１の全てのｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは破壊されない。換言すれば、耐圧が電源電圧ＶＤＥより低いｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを用いて、保護回路ＰＲＣ１を形成できる。
【００５３】
なお、保護回路ＰＲＣ１がｎ型の半導体基板上に形成される場合、ｐＭＯＳトランジスタＰ２３（およびＰ２１、Ｐ２２）のｎ型ウエル領域ＮＷは、ｐ型ウエル領域を介してｎ型の半導体基板と電気的に分離される。ｎＭＯＳトランジスタＮ１３（およびＮ１１、Ｎ１２）の周囲にｎ型ウエル領域ＮＷは形成されず、電源電圧ＶＤＥが、ｎ型の半導体基板に供給される。
【００５４】
以上、この実施形態では、耐圧が電源電圧ＶＤＥより低いｐＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｐ２１、Ｐ２２、Ｐ２３およびｎＭＯＳトランジスタＮ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２、Ｎ２１、Ｎ２２、Ｎ２３を用いて保護回路ＰＲＣ１を形成できる。この結果、半導体集積回路に形成される内部回路と同じ製造プロセスを用いて保護回路ＰＲＣ１を形成でき、保護回路ＰＲＣ１が搭載される半導体集積回路の製造コストを削減できる。
【００５５】
図４は、保護回路の別の実施形態を示している。図１と同じ要素については、詳細な説明は省略する。この実施形態の保護回路ＰＲＣ２は、ｎＭＯＳトランジスタＮ１のバックゲートがノードＨＦではなく、接地端子ＶＳＳに接続されている。保護回路ＰＲＣ２のその他の構成は、保護回路ＰＲＣ１と同様である。すなわち、保護回路ＰＲＣ２は、電源電圧ＶＤＥおよび接地電圧ＶＳＳを受けて動作する内部回路とともに、半導体集積回路に搭載される。
【００５６】
なお、接地端子ＶＳＳに正のサージ電圧が印加されるときに、ｎＭＯＳトランジスタＮ１のバックゲート（ｐ型ウエル領域ＰＷ）とｎ型拡散領域Ｎ＋とのｐｎ接合の順方向電流により電源端子ＶＤＥにサージ電流を逃がすことができる場合、ダイオードＤ１は不要である。
【００５７】
図５は、図４に示したｎＭＯＳトランジスタＮ１、Ｎ２の断面構造の例を示している。図２と同じ要素については、詳細な説明は省略する。この実施形態では、ｎＭＯＳトランジスタＮ１のバックゲートが接地端子ＶＳＳに接続されるため、ｎＭＯＳトランジスタＮ１、Ｎ２のｐ型ウエル領域ＰＷを共通にできる。これにより、ｎＭＯＳトランジスタＮ１のｐ型ウエル領域ＰＷの周囲を、図２に示したｎ型ウエル領域ＮＷで囲む必要はない。ｎＭＯＳトランジスタＮ１のソース（ｎ型拡散領域Ｎ＋）とｎＭＯＳトランジスタＮ２のドレイン（ｎ型拡散領域Ｎ＋）とを接続するための図２の配線を不要にできる。また、ｎＭＯＳトランジスタＮ１のバックゲートに電圧を供給するためのｐ型拡散領域Ｐ＋を、ｎＭＯＳトランジスタＮ２と共用できる。この結果、保護回路ＰＲＣ２のレイアウト面積を小さくできる。
【００５８】
なお、ｎＭＯＳトランジスタＮ１、Ｎ２のバックゲートを接地線ＶＳＳに共通に接続することで、ｎＭＯＳトランジスタＮ１、Ｎ２のバックバイアス効果に差が生じ、ｎＭＯＳトランジスタＮ１の閾値電圧は、ｎＭＯＳトランジスタＮ２の閾値電圧より高くなる。これにより、ｎＭＯＳトランジスタＮ１のソース・ドレイン間のリーク電流は、ｎＭＯＳトランジスタＮ２のソース・ドレイン間のリーク電流より少なくなり、ノードＨＦの電圧は、電源電圧ＶＤＥの半分の値より低くなるおそれがある。但し、抵抗素子Ｒ１、Ｒ２の抵抗値を、図１に比べて低く設計することで、ｎＭＯＳトランジスタＮ１、Ｎ２のリーク電流の差によるノードＨＦの電圧への影響を減らすことができる。あるいは、抵抗素子Ｒ１の抵抗値を抵抗素子Ｒ２の抵抗値より低くすることで、ノードＨＦの電圧を電源電圧ＶＤＥの半分の値に設定できる。
【００５９】
また、ｎＭＯＳトランジスタＮ１において、電源端子ＶＤＥに接続されたｎ型拡散領域Ｎ＋とｐ型ウエル領域ＰＷとの間には、この例では最大で３．３Ｖの電圧が印加される。しかしながら、一般的に、ｐｎ接合の耐圧は、トランジスタのソース・ドレイン間の耐圧より高いため、言い換えるとドレイン、バックゲート、ソースで形成されるｎｐｎ型の寄生トランジスタのエミッタ・コレクタ間の耐圧より高いため、ｐｎ接合は破壊されない。
【００６０】
電圧サージの印加時の保護回路ＰＲＣ２の動作、パワーオン時の保護回路ＰＲＣ２の動作、およびパワーオン後に保護回路ＰＲＣ２とともに半導体集積回路に搭載される内部回路がシステム上で動作するときの保護回路ＰＲＣ２の動作は、図１に示した保護回路ＰＲＣ１の動作と同様である。
【００６１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ｎＭＯＳトランジスタＮ１のバックゲートを接地端子ＶＳＳに接続することで、保護回路ＰＲＣ２のレイアウト面積を最小限にして、耐圧が電源電圧ＶＤＥより低いｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを用いて保護回路ＰＲＣ２を形成できる。この結果、半導体集積回路に形成される内部回路と同じ製造プロセスを用いて保護回路ＰＲＣ２を形成でき、保護回路ＰＲＣ２が搭載される半導体集積回路の製造コストを削減できる。
【００６２】
図６は、保護回路の別の実施形態を示している。図１および図４と同じ要素については、詳細な説明は省略する。この実施形態の保護回路ＰＲＣ３は、図４のバイアス回路ＢＩＡＳ１の代わりにバイアス回路ＢＩＡＳ２を有している。保護回路ＰＲＣ３のその他の構成は、図４に示した保護回路ＰＲＣ２と同様である。ｎＭＯＳトランジスタＮ１のバックゲートを接地端子ＶＳＳに接続することで、ｎＭＯＳトランジスタＮ１、Ｎ２の断面構造を図５と同じにでき、保護回路ＰＲＣ３のレイアウトサイズを小さくできる。
【００６３】
バイアス回路ＢＩＡＳ２は、抵抗素子Ｒ３、Ｒ４およびｎＭＯＳトランジスタＮ３を有している。抵抗素子Ｒ３、Ｒ４は、電源端子ＶＤＥおよび接地端子ＶＳＳの間にノードＮＤ３を介して直列に接続されている。ｎＭＯＳトランジスタＮ３は、ゲートが接続ノードＮＤ３に接続され、ドレインが電源端子ＶＤＥに接続され、ソースおよびバックゲートがノードＨＦに接続されている。図３に示したｎＭＯＳトランジスタＮ１３と同様に、ｎＭＯＳトランジスタＮ３のｐ型ウエル領域ＰＷは、ｎ型ウエル領域ＮＷを介して半導体基板ＰＳＵＢおよびｎＭＯＳトランジスタＮ２のｐ型ウエル領域ＰＷと電気的に分離されている。
【００６４】
抵抗素子Ｒ３、Ｒ４の抵抗比は、ノードＮＤ３の電圧が、電源電圧ＶＤＥの半分の値よりｎＭＯＳトランジスタＮ３の閾値電圧だけ高くなるように設計されている。ｎＭＯＳトランジスタＮ３は、増幅作用があるため、電源端子ＶＤＥからノードＨＦへの電荷の供給能力は高い。これにより、ｎＭＯＳトランジスタＮ１、Ｎ２のバックゲートを接地端子ＶＳＳに共通に接続し、ｎＭＯＳトランジスタＮ１、Ｎ２のリーク電流が互いに異なる場合にも、ノードＨＦを電源電圧ＶＤＥの半分の値に設定できる。さらに、抵抗素子Ｒ３、Ｒ４は、ノードＮＤ３に所定の電圧を生成すればよいため、図４の抵抗素子Ｒ１、Ｒ２に比べて抵抗値を高くできる。これにより、抵抗素子Ｒ３、Ｒ４に流れるリーク電流（すなわち、電源電流）を少なくでき、保護回路ＰＲＣ３が搭載される半導体集積回路の消費電流を少なくできる。
【００６５】
電圧サージの印加時の保護回路ＰＲＣ３の動作、パワーオン時の保護回路ＰＲＣ３の動作、およびパワーオン後に保護回路ＰＲＣ３とともに半導体集積回路に搭載される内部回路がシステム上で動作するときの保護回路ＰＲＣ３の動作は、図１に示した保護回路ＰＲＣ１の動作と同様である。
【００６６】
なお、接地端子ＶＳＳに正のサージ電圧が印加されるときに、ｎＭＯＳトランジスタＮ１のバックゲート（ｐ型ウエル領域ＰＷ）とｎ型拡散領域Ｎ＋とのｐｎ接合の順方向電流により電源端子ＶＤＥにサージ電流を逃がすことができる場合、ダイオードＤ１は不要である。
【００６７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、バイアス回路ＢＩＡＳ２のリーク電流を最小限にして、ノードＨＦの電圧を電源端子ＶＤＥの半分の値に正確に設定できる。
【００６８】
図７は、保護回路の別の実施形態を示している。図１および図６と同じ要素については、詳細な説明は省略する。この実施形態の保護回路ＰＲＣ４は、図１のバイアス回路ＢＩＡＳ１の代わりにバイアス回路ＢＩＡＳ２を有している。保護回路ＰＲＣ４のその他の構成は、図１に示した保護回路ＰＲＣ１と同様である。
【００６９】
電圧サージの印加時の保護回路ＰＲＣ４の動作、パワーオン時の保護回路ＰＲＣ４の動作、およびパワーオン後に保護回路ＰＲＣ４とともに半導体集積回路に搭載される内部回路がシステム上で動作するときの保護回路ＰＲＣ４の動作は、図１に示した保護回路ＰＲＣ１の動作と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７０】
なお、上述した実施形態では、ノードＨＦに電源電圧ＶＤＥの半分の電圧を出力するバイアス回路ＢＩＡＳ１またはＢＩＡＳ２を設ける例について説明した。しかしながら、パワーオン時に電源電圧ＶＤＥに追従して電源電圧ＶＤＥの半分の電圧に設定される電源電圧がある場合、バイアス回路ＢＩＡＳ１またはＢＩＡＳ２を設けずに、この電源電圧を保護回路（ＰＲＣ１−ＰＲＣ４のいずれか）に供給してもよい。
【００７１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１電源端子と第２電源端子との間に第１ノードを介して直列に接続された第１トランジスタおよび第２トランジスタと、
前記第１電源端子に前記第１電源電圧が供給され、前記第２電源端子に前記第１電源電圧と値が異なる前記第２電源電圧が供給される期間に、前記第１電源電圧と前記第２電源電圧との中央の電圧を前記第１ノードに出力するバイアス回路と、
前記第１電源電圧および前記第１ノードの電圧を電源電圧として受けて動作し、前記第１電源端子に電圧サージが印加されるときに、前記第１トランジスタをオンさせる第１トリガ回路と、
前記第１ノードの電圧および前記第２電源電圧を電源電圧として受けて動作し、前記第１電源端子に印加される電圧サージに応じて前記第１ノードの電圧が上昇するときに、前記第２トランジスタをオンさせる第２トリガ回路と、
を備えていることを特徴とする保護回路。
（付記２）
前記第１トリガ回路は、
前記第１電源電圧の上昇から所定時間後に第１トリガ信号を第１レベルから第２レベルに変化させる第１時定数回路と、
前記第１トリガ信号が第１レベルのときに前記第１トランジスタをオンするための電圧を前記第１トランジスタのゲートに与え、前記第１トリガ信号が第２レベルのときに前記第１トランジスタをオフするための電圧を前記第１トランジスタのゲートに与える第１バッファ回路と
を備え、
前記第２トリガ回路は、
前記第１電源電圧の上昇に伴う前記第１ノードの電圧の上昇から所定時間後に第２トリガ信号を第３レベルから第４レベルに変化させる第２時定数回路と、
前記第２トリガ信号が第３レベルのときに前記第２トランジスタをオンするための電圧を前記第２トランジスタのゲートに与え、前記第２トリガ信号が第４レベルのときに前記第２トランジスタをオフするための電圧を前記第２トランジスタのゲートに与える第２バッファ回路と
を備え、
前記第１バッファ回路は、前記第１電源端子と前記第１ノードとの間に直列に配置されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む少なくとも１つのインバータを備え、
前記ｎＭＯＳトランジスタのバックゲートは、前記第１ノードに接続されていること
を特徴とする付記１に記載の保護回路。
（付記３）
前記第２バッファ回路は、前記第１ノードと前記第２電源端子との間に直列に配置されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを含む少なくとも１つのインバータを備え、
前記第２バッファ回路の前記ｐＭＯＳトランジスタのバックゲートは、前記第１ノードに接続されていること
を特徴とする付記２に記載の保護回路。
（付記４）
前記第１トランジスタのバックゲートは、前記第１ノードに接続され、
前記第２トランジスタのバックゲートは、前記第２電源端子に接続されていること
を特徴とする付記１ないし付記３のいずれか１項に記載の保護回路。
（付記５）
前記第１トランジスタおよび前記第２トランジスタのバックゲートは、前記第２電源端子に接続されていること
を特徴とする付記１ないし付記３のいずれか１項に記載の保護回路。(図４、６）
（付記６）
前記バイアス回路は、
前記第１電源端子と前記第２電源端子との間に、第２ノードを介して直列に接続される第１抵抗素子および第２抵抗素子と、
ゲートが前記第２ノードに接続され、ドレインが前記第１電源端子に接続され、ソースが前記第１ノードに接続されたｎＭＯＳトランジスタと
を備えていることを特徴とする付記１ないし付記５のいずれか１項に記載の保護回路。
（付記７）
前記第１電源端子と前記第２電源端子との間に接続され、前記第２電源端子に印加されるサージ電圧を前記第１電源端子に逃がすダイオードを備えていること
を特徴とする付記１ないし付記６のいずれか１項に記載の保護回路。
【符号の説明】
【００７２】
バイアス回路‥ＢＩＡＳ１、ＢＩＡＳ２；Ｃ１、Ｃ２‥キャパシタ；ダイオード‥Ｄ１；インバータ‥ＩＶ１１、ＩＶ１２、ＩＶ１３、ＩＶ２１、ＩＶ２２、ＩＶ２３；Ｎ１、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３‥ｎＭＯＳトランジスタ；Ｎ＋‥ｎ型拡散領域；ＮＷ‥ｎ型ウエル領域；Ｐ１、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２、Ｐ２１、Ｐ２２、Ｐ２３‥ｐＭＯＳトランジスタ；Ｐ＋‥ｐ型拡散領域；ＰＲＣ１、ＰＲＣ２、ＰＲＣ３、ＰＲＣ４‥保護回路；半導体基板‥ＰＳＵＢ；Ｒ１、Ｒ１１、Ｒ２、Ｒ２１、Ｒ３、Ｒ４‥抵抗素子；ＳＴＩ‥素子分離領域；トリガ回路‥ＴＲＧ１、ＴＲＧ２；ＶＤＥ‥電源端子；ＶＳＳ‥接地端子
【図１】
0005880126.tif 000002
【図２】
0005880126.tif 000003
【図３】
0005880126.tif 000004
【図４】
0005880126.tif 000005
【図５】
0005880126.tif 000006
【図６】
0005880126.tif 000007
【図７】
0005880126.tif 000008