(57)【特許請求の範囲】
【請求項１】
エミッタ側（１１）のエミッタ電極（２）と、前記エミッタ側（１１）の反対側のコレクタ側（１５）のコレクタ電極（２５）との間に、層を有する絶縁ゲート型バイポーラトランジスタ（１）であって、
第１の導電型の、低濃度ドープされたドリフト層（８）と、
前記第１の導電型とは異なる第２の導電型のコレクタ層（９）であって、前記ドリフト層（８）と前記コレクタ電極（２５）との間に配置されており、前記コレクタ電極（２５）に電気的に接触する、コレクタ層（９）と、
前記ドリフト層（８）と前記エミッタ電極（２）との間に配置されており、前記エミッタ電極（２）に電気的に接触しており、前記ドリフト層（８）から完全に分離されている、第２の導電型のベース層（５）と、
前記第１の導電型の、第１のソース領域（７）であって、前記ベース層（５）の上に前記エミッタ側（１１）に向かって配置され、前記エミッタ電極（２）に電気的に接触しており、前記ドリフト層（８）よりも高いドーピング濃度を有している、第１のソース領域（７）と、
前記ベース層（５）の横方向に配置されており、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、第１の絶縁層（３１）によって、前記ベース層（５）と、前記第１のソース領域（７）と、前記ドリフト層（８）とから分離されている、第１のトレンチゲート電極（３）であって、チャネルが、前記エミッタ電極（２）と、前記第１のソース領域（７）と、前記ベース層（５）と、前記ドリフト層（８）との間に形成可能である、第１のトレンチゲート電極（３）と、
前記エミッタ側（１１）において、前記第１のトレンチゲート電極（３）の上部に配置されている、第２の絶縁層（３２）と、
前記第１の導電型の、エンハンスメント層（６）であって、前記ドリフト層（８）よりも高いドーピング濃度を有しており、前記ベース層（５）と前記ドリフト層（８）との間に配置されており、少なくとも前記エミッタ側（１１）に平行な平面で、前記ドリフト層（８）から前記ベース層（５）を分離する、エンハンスメント層（６）と、
第２のトレンチゲート電極（４１）と、導電層（４２）とを備えるゲート電極（４）であって、前記第２のトレンチゲート電極（４１）と前記導電層（４２）との両方が、前記エミッタ電極（２）に電気的に接続されており、前記第２のトレンチゲート電極（４１）は、前記ベース層（５）の横方向に配置されており、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、前記第２のトレンチゲート電極（４１）は、第３の絶縁層（４３）によって、取り囲む任意の層または領域から分離されており、前記エンハンスメント層（６）は、前記ベース層（５）が前記ドリフト層（８）と前記第３の絶縁層（４３）とから分離されるように、前記ベース層（５）を取り囲んでおり、前記導電層（４２）は、前記第２のトレンチゲート電極（４１）の外側に、少なくとも前記ベース層（５）の上方の領域まで、カバーして横方向に延在しており、前記導電層（４２）は、第４の電気的絶縁層（４４）によって前記ベース層（５）から分離されており、前記導電層（４２）は、前記第２のトレンチゲート電極（４１）に接触する、ゲート電極（４）と、
前記エミッタ側（１１）において、前記導電層（４２）の上部に配置されている第５の絶縁層（４５）であって、前記導電層（４２）が前記エミッタ電極（２）に電気的に接触するように凹部（４７）を有している、第５の絶縁層（４５）と、
前記エミッタ側（１１）において、前記第１のトレンチゲート電極（３）と前記第２のトレンチゲート電極（４１）との間の前記ベース層（５）の上に配置されている、前記第１の導電型の、第２のソース領域（７５）であって、前記ドリフト層（８）よりも高いドーピング濃度を有する、第２のソース領域（７５）と、
を備える、絶縁ゲート型バイポーラトランジスタ（１）。
【請求項２】
前記エンハンスメント層（６）が、前記第３の絶縁層（４３）まで横方向に延在していること、または、前記エンハンスメント層（６）が、前記ドリフト層（８）によって前記第３の絶縁層（４３）から分離されていることを特徴とする、請求項１に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項３】
前記第１のトレンチゲート電極（３）が、前記ドリフト層（８）内に、前記第２のトレンチゲート電極（４１）と同じ深さまで延在していることを特徴とする、請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項４】
前記絶縁ゲート型バイポーラトランジスタ（１）が、前記第１の導電型の、第１の領域（９５）をさらに備え、前記第１の領域（９５）が、前記コレクタ側（１５）の上に、前記コレクタ層（９）の横方向に配置されており、前記第１の領域（９５）が、前記ドリフト層（８）よりも高いドーピング濃度を有していることを特徴とする、請求項１から３のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項５】
前記導電層（４２）が、前記第２のトレンチゲート電極（４１）と同じ材料から作製されていることを特徴とする、請求項１から４のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項６】
前記絶縁ゲート型バイポーラトランジスタ（１）が、前記ベース層（５）よりも高いドーピング濃度を有する、前記第２の導電型の、バーをさらに備え、
前記バーが、前記エミッタ側（１１）において、
前記エミッタ側（１１）に平行な平面に配置されており、
前記第１のソース領域（７）が前記第１のトレンチゲート電極（３）を取り付ける方向に対して垂直に配置されており、
前記バーにおいて、前記第１のソース領域（７）と、前記ベース層（５）と、前記第１および第２のトレンチゲート電極（３、４１）とが終端していることを特徴とする、請求項１から５のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項７】
前記ドリフト層（８）が、第１および第２のトレンチゲート電極（３、４１）の間の範囲において、前記第４の電気的絶縁層（４４）まで上方向に延在しており、前記エンハンスメント層（６）が、前記ドリフト層（８）と前記第３の絶縁層（４３）とに向かって前記ベース層（５）を完全に取り囲んでいることを特徴とする、請求項１から６のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項８】
前記第４の電気的絶縁層（４４）が、５０ｎｍから１５０ｎｍの間の厚さを有することを特徴とする、請求項１から７のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項９】
前記導電層（４２）が、それぞれの側において、２μｍから１０μｍだけ、前記第２のトレンチゲート電極（４１）の外側に延在していることを特徴とする、請求項１から８のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項１０】
さらなるゲート電極（４０）が、さらなる第２のトレンチゲート電極（４１０）とさらなる導電層（４２０）とを備え、前記さらなる第２のトレンチゲート電極（４１０）と前記さらなる導電層（４２０）との両方が、前記エミッタ電極（２）に電気的に接続されており、前記さらなる第２のトレンチゲート電極（４１０）が、前記ベース層（５）の横方向に配置され、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、前記さらなる第２のトレンチゲート電極（４１０）が、さらなる第３の絶縁層（４３０）によって、前記ベース層（５）と、前記エンハンスメント層（６）と、前記ドリフト層（８）とから分離されており、
前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１０）の外側に、少なくとも前記ベース層（５）の上方の領域まで、カバーして横方向に延在しており、前記さらなる導電層（４２０）が、さらなる第４の電気的絶縁層（４４０）によって、前記ベース層（５）から分離されており、前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１０）と接触しており、
前記さらなるゲート電極（４０）が、前記ゲート電極（４）に隣接して配置されており、前記さらなる導電層（４２０）と、前記さらなる第２のトレンチゲート電極（４１０）とが、直接的に互いに隣接して配置されており、前記第２のトレンチゲート電極（４１）と前記さらなる第２のトレンチゲート電極（４１０）との間の範囲には、前記ドリフト層（８）だけが、配置されていることを特徴とする、請求項１から９のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項１１】
さらなるゲート電極（４０）が、前記ゲート電極（４）に隣接して配置されており、前記さらなるゲート電極（４０）が、さらなる第２のトレンチゲート電極（４１０）とさらなる導電層（４２０）とを備え、前記さらなる第２のトレンチゲート電極（４１０）と前記さらなる導電層（４２０）との両方が、前記エミッタ電極（２）に電気的に接続されており、前記さらなる第２のトレンチゲート電極（４１０）が、前記ベース層（５）の横方向に配置され、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、前記さらなる第２のトレンチゲート電極（４１０）が、さらなる第３の絶縁層（４３０）によって、前記ベース層（５）と、前記エンハンスメント層（６）と、前記ドリフト層（８）とから分離されており、
前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１）の外側に、少なくとも前記ベース層（５）の上方の領域まで、カバーして横方向に延在しており、前記さらなる導電層（４２０）が、さらなる第４の電気的絶縁層（４４０）によって、前記ベース層（５）から分離されており、前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１０）と接触しており、
前記導電層（４２）と前記さらなる導電層（４２０）とが、第６の絶縁層（４６）によって互いに分離されており、前記ドリフト層（８）が、前記第４の電気的絶縁層（４４）と前記さらなる第４の電気的絶縁層（４４０）とまで延在しており、接続層（５７）が、前記第６の絶縁層（４６）の下方に配置されており、前記第６の絶縁層（４６）が、前記導電層（４２）と前記さらなる導電層（４２０）との下方の領域まで延在していることを特徴とする、請求項１から９のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項１２】
前記絶縁ゲート型バイポーラトランジスタ（１）が、少なくとも２つのさらなる第２のトレンチゲート電極（４１０）を備えることを特徴とする、請求項１０または１１に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項１３】
任意の２つのトレンチゲート電極（３、４１、４１０）の間の距離が、トレンチ電極厚さと等しいか、または、それより小さいことを特徴とする、請求項１から１２のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ（１）。
【請求項１４】
エミッタ側（１１）のエミッタ電極（２）と、前記エミッタ側（１１）の反対側のコレクタ側（１５）のコレクタ電極（２５）との間に、層を有する絶縁ゲート型バイポーラトランジスタ（１）を製造するための方法であって、以下の製造ステップ、すなわち、
第１の導電型の、低濃度ドープされたウェーハを提供するステップであって、最終的な絶縁ゲート型バイポーラトランジスタ（１）において、修正されていないドーピング濃度を有する前記ウェーハの一部が、ドリフト層（８）を形成する、ステップと、
第１および第２のトレンチゲート電極（３、４１）を生成するステップであって、前記第１および第２のトレンチゲート電極（３、４１）のために、トレンチ凹部が、前記エミッタ側（１１）において、前記ウェーハ内に生成され、第１および第３の絶縁層（３１、４３）が、前記トレンチ凹部内に適用され、導電性の材料によって充填される、ステップと、
第４の絶縁層（４４）を生成するステップであって、前記第４の絶縁層（４４）は、前記エミッタ側（１１）の前記第２のトレンチゲート電極（４１）を横方向に取り囲む、ステップと、
次いで、前記第２のトレンチゲート電極（４１）の上部に導電層（４２）を生成するステップであって、前記導電層（４２）は、前記第２のトレンチゲート電極（４１）の外側をカバーして横方向に延在し、ゲート電極が、前記第２のトレンチゲート電極（４１）と前記導電層（４２）とを備える、ステップと、
次いで、マスクとして前記導電層（４２）を使用して、前記エミッタ側（１１）の前記ウェーハ中へ、前記第１の導電型の、第１のドーパントを導入することによって、および、前記ウェーハ内へ第１の粒子を拡散させることによって、エンハンスメント層（６）を生成するステップと、
次いで、マスクとして前記導電層（４２）を使用して、前記エミッタ側（１１）の前記ウェーハ内へ、前記第１の導電型とは異なる第２の導電型の第２のドーパントを導入することによって、および、前記第２のドーパントを前記ウェーハ内へ拡散させることによって、ベース層（５）を生成するステップであって、前記ベース層（５）が、前記エンハンスメント層（６）によって、残りの低濃度ドープされたウェーハと前記第３の絶縁層（４３）とから完全に分離されるようになっている、ステップと、
次いで、前記第１の導電型の、第３のドーパントを適用することによって、前記低濃度ドープされたウェーハよりも高いドーピング濃度を有する第１のソース領域（７）を生成するステップと、
前記エミッタ電極（２）への前記導電層（４２）の接触のために、凹部を除いて第２の絶縁層（４５）によって前記導電層（４２）をカバーし、前記第２の絶縁層（４５）によって前記第１のトレンチゲート電極（３）をカバーするステップと、
前記コレクタ側（１５）の前記ウェーハ内へ前記第２の導電型の、第４のドーパントを導入することによって、および、前記ウェーハ内へ前記第４のドーパントを拡散させることによって、前記コレクタ側（１５）において、前記第２の導電型の、コレクタ層（９）を生成するステップと、
２つの第１のトレンチゲート電極（３）の間において、前記エミッタ電極（２）への前記ベース層（５）の接触開口部を生成するステップと、
前記エミッタ側（１１）の前記エミッタ電極（２）と、前記コレクタ側（１５）の前記コレクタ電極（２５）とを生成するステップと、
を備える、絶縁ゲート型バイポーラトランジスタ（１）を製造するための方法。
【請求項１５】
前記第１および第２のトレンチゲート電極（３、４１）の間で、前記第１の導電型の、第３の粒子を適用することによって、前記低濃度ドープされたウェーハよりも高いドーピング濃度を有する第２のソース領域（７）を生成するステップと、
第１および第２のトレンチゲート電極（３、４１）の間において、前記エミッタ電極（２）への前記ベース層（５）の接触開口部を生成するステップと、
を特徴とする、請求項１４に記載の絶縁ゲート型バイポーラトランジスタ（１）を製造するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスの分野に関する。本発明は、請求項１のプリアンブルによる絶縁ゲート型バイポーラと、請求項１６による製造方法とに関する。
【背景技術】
【０００２】
図１は、プレーナ型ゲート電極を有する先行技術のＩＧＢＴ１２０を示している。ＩＧＢＴ１２０は、４層構造を有するデバイスであり、それらの層は、エミッタ側１１のエミッタ電極２とコレクタ側１５のコレクタ電極２５との間に配置されており、コレクタ側１５は、エミッタ側１１の反対側に配置されている。（ｎ−）型にドープされたドリフト層８が、エミッタ側１１とコレクタ側１５との間に配置されている。ｐ型にドープされたベース層５が、ドリフト層８とエミッタ電極２との間に配置されており、ベース層５は、エミッタ電極２に直接的に電気的接触する。ｎ−型にドープされたソース領域７が、エミッタ側１１に配置され、プレーナ型ベース層５内に埋め込まれ、エミッタ電極２に接触する。
【０００３】
プレーナ型ゲート電極３１が、エミッタ側１１の上部に配置されている。プレーナ型ゲート電極３１は、第１の絶縁層３４によって、ベース層５と、第１のソース領域７と、ドリフト層８とから電気的に絶縁されている。プレーナ型ゲート電極３１とエミッタ電極２との間に配置された第３の絶縁層３８が存在している。コレクタ側において、コレクタ層９が、ドリフト層８とコレクタ電極２５との間に配置されている。
【０００４】
そのようなプレーナ型ＭＯＳセル設計は、ＢｉＭＯＳタイプスイッチ概念に適用されるときに、多数の欠点を示す。このデバイスは、複数の効果により、高いオン状態（on-state）損失を有する。プレーナ型設計は、横型ＭＯＳチャネルを提供し、横型ＭＯＳチャネルは、セルの近くのキャリアの拡がり（ＪＦＥＴ効果とも称される）に悩まされている。したがって、プレーナ型セルは、低いキャリアエンハンスメント（carrier enhancement）を示す。そのうえ、横型のチャネル設計により、プレーナ型設計も、ＭＯＳチャネルから出ていく横方向の電子の拡がりに起因するホールドレイン効果（hole drain effect）（ＰＮＰ効果）に悩まされている。セル間の領域は、ＰｉＮダイオード部のための強い電荷エンハンスメント（charge enhancement）をもたらす。しかし、このＰｉＮ効果は、セル実装密度が低い（ある面積内のセルが少ない）高電圧デバイスでプラスの影響を示すことが可能であるにすぎない。低減したチャネル抵抗を実現するために、プレーナ型デバイスは、より小さいセル実装密度で作製され、このことは、幅の狭いピッチ（２つのセルの間の距離）によってのみ補償され、それによって、ＰｉＮ効果を低減させることが可能である。
【０００５】
高い損失は、ｎ型にドープされたエンハンスメント層の導入によって低減されており、ｎ型にドープされたエンハンスメント層は、プレーナ型ベース層を取り囲んでいる。
【０００６】
遮断機能に関して、プレーナ型設計は、セル内およびセル間の低いピーク電界（peak fields）により、良好な遮断機能を提供する。
【０００７】
プレーナ型設計は、ゲート電極の下方の大きいＭＯＳ蓄積領域と、関連する大きいキャパシタンスとを有することが可能である。それにもかかわらず、このデバイスは、ミラーキャパシタンス低減のために、セル間のフィールド酸化物タイプの層の適用により、良好な制御可能性を示す。したがって、良好な制御可能性、および低いスイッチング損失が、プレーナ型設計に関して実現されることが可能である。
【０００８】
そのうえ、プレーナ型設計内のセル密度は、要求される短絡電流に対して、容易に調節されることが可能である。
【０００９】
結果として、すべての上述の効果を考慮に入れると、先行技術のプレーナ型セルは、フィールド酸化物層を有する非常に幅の狭いセルと幅の広いピッチとを適用する。
【００１０】
プレーナ型設計の代替として、図２に示されているようなトレンチＭＯＳセル設計を有する先行技術のＩＧＢＴ１３０が導入されており、ＩＧＢＴ１３０では、トレンチゲート電極３が、第１の絶縁層３４によって、ベース層５と、第１のソース領域７と、ドリフト層８とから電気的に絶縁されている。トレンチゲート電極３は、ベース層５と同じ平面に、および、ベース層５の横方向に配置されており、ベース層５よりも深くドリフト層８内へ延在している。
【００１１】
そのようなトレンチゲート電極設計であれば、オン状態損失がより低くなる。何故なら、トレンチ設計が、垂直型のＭＯＳチャネルを提供し、垂直方向の強化された電子の注入をもたらし、セルの近くの電荷の拡がり（いわゆるＪＦＥＴ効果）に悩まされないからである。したがって、トレンチセルは、より低い損失のために、非常に改善されたキャリアエンハンスメントを示す。また、垂直型のチャネル設計により、トレンチは、ＭＯＳチャネルから出ていく改善された電子の拡がりに起因する、より小さいホールドレイン効果（ＰＮＰ効果）ももたらす。トレンチの底部では、蓄積層が存在し、蓄積層は、ＰＩＮダイオード部のための強い電荷エンハンスメントをもたらす。したがって、幅の広いおよび／または深いトレンチが、最適な性能を示す。トレンチ設計は、低減されたチャネル抵抗に対して、大きいセル実装密度を提供する。しかし、トレンチ設計は、高いピーク電界により、トレンチの底部角部の近くにおいて、より低い遮断機能に悩まされる。トレンチ設計は、大きいＭＯＳ蓄積領域と、関連のキャパシタンスとを有し、ミラーキャパシタンス低減のためにトレンチ内にフィールド酸化物タイプの層を適用するという困難を伴う。したがって、デバイスは、不十分な制御可能性と、高いスイッチング損失とを結果として生じる。そのうえ、トレンチ設計における高いセル密度は、高い短絡電流を結果として生じることになる。
【００１２】
上述の効果を低減させるために、トレンチゲート電極は、幅を広く、および、深くされており、一方で、セルは、幅を狭くされなければならず、損失が低減され、かつ、短絡電流が低く維持され得るようになっている。しかし、そのようなトレンチは、加工するのが難しく、依然として、不十分な制御可能性に悩まされることになる。
【００１３】
図３に示されているさらなる先行技術の概念では、ピッチ型（pitched）トレンチゲート電極３００設計を有するＩＧＢＴ１４０が適用されており、ＩＧＢＴ１４０では、ＭＯＳ範囲が、セル間に挿入されている。２つのトレンチゲート電極３は、トレンチゲート電極と同じ材料から作製された層によって接続されており、それによって、ベース層の一部が配置される範囲を下方に形成するが、ソース領域、または、エミッタ電極へのベース層の接触は、このＭＯＳ範囲では利用可能でない。しかし、そのようなデバイスは、スイッチングの間にピッチ型範囲から広がる遅い電界（slow field）により、不十分な遮断特性と高いスイッチング損失とを結果として生じる（図３）。
【００１４】
図４に示されている別のアプローチでは、ダミートレンチセル１１０が、別の先行技術のＩＧＢＴ１５０内へ導入されており、ＩＧＢＴ１５０では、アクティブセル１００およびダミーセル１１０が、交互の様式で配置されている。ベース層５および第１のソース領域７は、ダミーセル１１０内のエミッタ電極２への接点を有していないが、ピッチ型トレンチ設計に関して述べられている問題と同様の問題が当てはまる。この設計に関して、オン状態損失を低減させるために、ｎ型にドープされたエンハンスメント層が、ドリフト層８とベース層５との間に導入されることが可能である。
【００１５】
特開（ＪＰ）第２０１１−４０５８６号では、トレンチゲート電極を有する別の先行技術のＩＧＢＴ１６０が、説明されている。２つのアクティブトレンチ３の間には、上側に存在する同じ導電性のポリシリコン材料から作製されたプレーナ型層を有する浅いピッチ型トレンチ３００が、配置されており、トレンチ３００は、（図３に示されている）先行技術のＩＧＢＴ１４０と同様のエミッタ電極２への接点を有していない。しかし、１つのベース層５が、アクティブセルに、および、浅いピッチ型トレンチ３００の下方のピッチ型ゲート範囲に適用されるとき、ピッチ型ゲート電極３００がベース層５内に埋め込まれているので、このベース層５は、さらに深くならなければならず、一方で、アクティブトレンチ３は、ベース層５よりも深い。異なる深さを有するそのようなトレンチ３、３００と、深いｐ型ベース層５との製造は、アクティブトレンチ３とピッチ型トレンチとが別々に製造されなければならないので、非常に難しい。そのうえ、深いｐ型ベース層５は、アクティブトレンチ３に接続されており、それは、制御可能性の観点から、デバイスターンオン挙動に悪影響を有する。
【発明の概要】
【００１６】
本発明の目的は、オン状態損失およびスイッチング損失と、改善された遮断機能と、良好な制御可能性とを有し、先行技術のデバイスよりも製造が容易なパワー半導体デバイスを提供することである。
【００１７】
課題は、請求項１の特徴を有する半導体デバイスと、請求項１６による製造方法とによって解決される。
【００１８】
本発明の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）は、エミッタ側のエミッタ電極と、エミッタ側の反対側のコレクタ側のコレクタ電極と、の間に層を有し、
−  第１の導電型のドリフト層と、
−  第１の導電型とは異なる第２の導電型のコレクタ層であって、ドリフト層とコレクタ電極との間に配置されており、コレクタ電極に電気的に接触する、コレクタ層と、
−  ドリフト層とエミッタ電極との間に配置されており、エミッタ電極に電気的に接触しており、ドリフト層から完全に分離されている、第２の導電型のベース層と、
−  第１の導電型の第１のソース領域であって、ベース層の上にエミッタ側に向かって配置され、エミッタ電極に電気的に接触しており、ドリフト層よりも高いドーピング濃度を有している、第１のソース領域と、
−  ベース層の横方向に配置されており、ベース層よりも深く、ドリフト層内へ延在しており、第１の絶縁層によって、ベース層と、第１のソース領域と、ドリフト層とから分離されている、第１のトレンチゲート電極であって、チャネルが、エミッタ電極と、第１のソース領域と、ベース層と、ドリフト層との間に形成可能である、第１のトレンチゲート電極と、
−  エミッタ側において、第１のトレンチゲート電極の上部に配置されており、エミッタ電極から第１のトレンチゲート電極を電気的に絶縁する、第２の絶縁層と、
−  第１の導電型のエンハンスメント層であって、ベース層とドリフト層との間に配置されており、少なくともエミッタ側に平行な平面で、ドリフト層からベース層を分離する、エンハンスメント層と、
−  第２のトレンチゲート電極と、導電層とを備えるゲート電極であって、第２のトレンチゲート電極と導電層の両方が、接地されており、すなわち、エミッタ電極に電気的に接続されており、第２のトレンチゲート電極は、ベース層の横方向に配置されており、ベース層よりも深く、ドリフト層内へ延在しており、第２のトレンチゲート電極は、第３の絶縁層によって、取り囲む任意の層または領域（ベース層、エンハンスメント層、およびドリフト層）から分離されている。エンハンスメント層は、ベース層がドリフト層と第３の絶縁層とから分離されるように、ベース層を取り囲んでいる。導電層は、第２のトレンチゲート電極の外側に、少なくともベース層の上方の領域まで、カバーして横方向に延在している。導電層は、第４の電気的絶縁層によってベース層から分離されており、第４の電気的絶縁層は、エミッタ側に平行に、および、エミッタ側の上部に配置されている。導電層は、第２のトレンチゲート電極に接触する、ゲート電極と、
−  エミッタ側において、第２のトレンチゲート電極の上部に配置されており、導電層がエミッタ電極に電気的に接触するように凹部を有している、第５の絶縁層と、
を備える。
【００１９】
本発明のＩＧＢＴは、静特性と動特性の両方に関して、良好な電気的特性を有する。
【００２０】
本発明は、エミッタ電極の電位を有するゲート電極を導入し、制御可能なトレンチを、設計されたアクティブチャネル領域に制限する。Ｔ−トレンチ形状を利用することによって、エミッタへの短絡が、かなりより容易になされ、より良好な平坦化（planarization）（電界）が、２つのアクティブセルの間に提供される。
【００２１】
また、エンハンスメント層自身も、オン状態損失が低減するという利点を有する。導電層は、「接地されて」いるので、すなわち、エミッタ電極に電気的に接続されているので、それは、ゲート回路内に容量効果を加えることによって、負の役割を果たすことはなく、したがって、改善されたスイッチングが、より低い損失と良好な制御可能性とともに得られる。
【００２２】
また、本発明のエミッタ側の構造も、多数の可能な組み合わせで、逆導通型設計のような他のＩＧＢＴデバイスタイプに適用されることが可能である。本発明の設計は、完全なまたは部分的なストライプに適切であるが、セル式の設計で実施することも可能である。
【００２３】
本発明のＩＧＢＴの作製に関して、異なる深さを有するトレンチのような複雑なステップは使用しない。
【００２４】
そのうえ、デバイスは、製造することが非常に容易である。何故なら、本発明の設計は、余分なマスクを導入する必要なく、ベース層と、エンハンスメント層と、ソース領域とのための自己整合されるプロセスに基づいて製造されることが可能であるからである。
【００２５】
本発明によるさらなる利点は、従属請求項から明らかになることになる。
【００２６】
本発明の主題は、添付の図面を参照して、より詳細に、以下の本文で説明されることになる。
【図面の簡単な説明】
【００２７】
【図１】先行技術によるプレーナ型ゲート電極を有するＩＧＢＴを示す図。
【図２】先行技術によるトレンチゲート電極を有するＩＧＢＴを示す図。
【図３】先行技術によるピッチ型トレンチゲート電極を有する別のＩＧＢＴを示す図。
【図４】先行技術によるダミーセルを有する別のＩＧＢＴを示す図。
【図５】先行技術によるピッチ型トレンチゲート電極を有する別のＩＧＢＴを示す図。
【図６】本発明によるＩＧＢＴの第１の例示的な実施形態を示す図。
【図７】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図８】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図９】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図１０】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図１１】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図１２】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図１３】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【図１４】本発明によるＩＧＢＴの他の例示的な実施形態を示す図。
【発明を実施するための形態】
【００２８】
図において使用されている参照符号と、それらの意味とは、参照符号のリストにまとめられている。全体的に、同様の、または、同様に機能する部分には、同じ参照符号が与えられている。説明されている実施形態は、例を意味しており、本発明を限定するべきではない。
【００２９】
図６は、４層構造（ｐｎｐｎ）を有する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）１の形式の本発明のパワー半導体デバイスの第１の実施形態を示している。層が、エミッタ側１１のエミッタ電極２とコレクタ側１５のコレクタ電極２５との間に配置されており、コレクタ側１５は、エミッタ側１１の反対側に配置されている。ＩＧＢＴ１は、以下の層を備える。
【００３０】
−  （ｎ−）型に低濃度ドープされたドリフト層８が、エミッタ側１１とコレクタ側１５との間に配置されている。例示的に、ドリフト層８は、一定の均一な低いドーピング濃度を有している。
【００３１】
−  ｐ型にドープされたコレクタ層９が、ドリフト層８とコレクタ電極２５との間に配置されている。コレクタ層９は、コレクタ電極２５に隣接して配置されており、コレクタ電極２５に電気的に接触する。
【００３２】
−  ｐ型にドープされたベース層５が、ドリフト層８とエミッタ電極２との間に配置されている。ベース層５は、エミッタ電極２に直接的に電気的接触する。ベース層５は、ドリフト層８から完全に分離されている。そのことは、少なくとも１つの他のｐ型にドープされていない層が、中間に配置されているということを意味している。
【００３３】
−  ｎ型にドープされた第１のソース領域７が、ベース層５の上にエミッタ側１１に向かって配置されており、エミッタ電極２に電気的に接触する。第１のソース領域７は、リフト層８よりも高いドーピング濃度を有している。第１のソース領域７がベース層５の上部に配置されているので、そのことは、第１のソース領域７が、エミッタ側１１における表面に配置されているということを意味している。第１のソース領域７は、ベース層５内に埋め込まれ、両方の層が、エミッタ側１１において共通の表面を有するようになっていることが可能である。
【００３４】
−  第１のトレンチゲート電極３、または、複数の、すなわち、少なくとも２つのトレンチゲート電極３が、ベース層５の横方向に配置されており、ベース層５よりも深く、エミッタ側１１からドリフト層８内へ延在している。第１のトレンチゲート電極３は、第３の絶縁層（４３）によって、取り囲む任意の層または領域（ベース層５、エンハンスメント層６、およびドリフト層８）から分離されており、エンハンスメント層（８）は、ベース層（５）がドリフト層（８）と第３の絶縁層（４３）とから分離されるように、ベース層（５）を取り囲んでいる。チャネルが、エミッタ電極２と、第１のソース領域７と、ベース層５と、ドリフト層８との間に形成可能である。トレンチゲート電極は、セル式の設計、完全なまたは部分的なストライプのような、専門家に周知の任意の設計を有することが可能である。
【００３５】
−  第２の絶縁層３２が、エミッタ側１１において、第１のトレンチゲート電極３の上部に配置されている。第２の絶縁層３２は、エミッタ電極２から第１のトレンチゲート電極３を絶縁する。
【００３６】
−  ｎ型にドープされたエンハンスメント層６（エンハンスメント層６は、ドリフト層８よりも高濃度ドープされている）が、ベース層５とドリフト層８との間に配置されている。エンハンスメント層６は、少なくとも、エミッタ側１１に平行な平面で、ドリフト層８からベース層５を分離する。エンハンスメント層により、損失が低下させられる。
【００３７】
−  「接地された」ゲート電極４が、第２のトレンチゲート電極４１と、導電層４２とを備えており、第２のトレンチゲート電極４１と導電層４２の両方が接地されており、すなわち、エミッタ電極２の電位にある。第２のトレンチゲート電極４１は、ベース層５の横方向に配置されており、ベース層５よりも深く、ドリフト層８内へ延在している。第２のトレンチゲート電極４１は、それを取り囲む任意のドープされた層、すなわち、ベース層５と、エンハンスメント層６と、ドリフト層８とから、第３の絶縁層４３によって分離されている。
【００３８】
導電層４２が、第２のトレンチゲート電極４１の外側に、少なくともベース層５の上方の領域まで、カバーして横方向に延在している。第２のトレンチゲート電極４１は、導電層４２に、機械的におよび電気的に接続されている。導電層４２は、第２のトレンチゲート電極４１に接触し、それによって、接地されている。第２のトレンチゲート電極４１および導電層４２は、任意の適切な導電性の材料から、典型的には、ポリシリコンまたは金属から、作製することが可能である。典型的には、それらは、同じ材料から作製されている。
【００３９】
例示的な実施形態では、第１のトレンチゲート電極３が、ドリフト層８内で第２のトレンチゲート電極４１と同じ深さまで、エミッタ側１１から延在している。
【００４０】
−  導電層４２が、第４の電気的絶縁層４４によってベース層５から分離されており、第４の電気的絶縁層４４は、エミッタ側１１の上部に、および、エミッタ側１１に平行に配置されている。この第４の絶縁層４４は、５０ｎｍから１５０ｎｍと同じ程度に薄く選ばれることが可能であり、図３および図４に示されているデバイスのような先行技術のデバイスで使用される第２の絶縁層３２よりも非常に薄くなっており、図３および図４に示されているデバイスは、５００ｎｍから１５００ｎｍの厚さを有する酸化ケイ素層の形式の第２の絶縁層３２を有している。そのような薄い第４の絶縁層４４を有することによって、キャパシタンスは、積極的に低減させられ、それによって、スイッチング機能が改善させられる。ドリフト層８は、第１および第２のトレンチゲート電極３、４１の間の範囲において、第４の電気的絶縁層４４に対して横方向に延在することが可能であり、エンハンスメント層８が、ドリフト層８によって、第３の絶縁層４３から分離されるようになっている。
【００４１】
−  第５の絶縁層４５が、エミッタ側１１において、導電層４２の上部に配置されている。第５の絶縁層４５は、第４の絶縁層４４の反対側に位置する層４２の側に凹部４７を有しており、導電層４２が、エミッタ電極２に電気的に接触するようになっている。第５の絶縁層４５は、第２の絶縁層３２まで延在することが可能であり、すなわち、連続的な層が、第１のトレンチ電極３、第１のトレンチ電極３と第２のトレンチゲート電極４との間の領域をカバーすることが可能であり、かつ、凹部４７を除いて第２のトレンチゲート電極４をカバーすることが可能である。
【００４２】
「横方向の」は、本明細書では、２つの層が同じ平面に配置されており、平面が、エミッタ側１１に平行に位置しているということを意味するべきである。その平面内において、層は、互いに隣接して、または、ちょうど横方向に（近隣に、左右に）配置されており、一方、層は、互いに距離を有することが可能であり、すなわち、別の層が、２つの層の間に配置されることが可能であるが、それらは、直接的に互いに隣接して、すなわち、互いに触れていることも可能である。
【００４３】
また、図６には、第２のソース領域７５も示されており、第２のソース領域７５は、エミッタ側１１において、第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間のベース層５の上に配置されている。例示的には、第２のソース領域７５は、エミッタ電極２へのベース層５の接触領域から、ゲート電極４の下方の領域へ、横方向に延在している。例示的には、第２のソース領域７５は、第１のソース領域７とともに作り出されており、したがって、製造の間のマスキングステップを低減させる。第２のソース領域７５は、ドリフト層８よりも高いドーピング濃度を有しており、例示的には、第１のソース領域７と同じである。第２のソース領域は、いくつかの図において、点線によって示されている。何故なら、所望であれば、デバイスは、そのような第２のソース領域なしで作製することが可能であるからである。したがって、デバイスは、第１のトレンチゲート電極３の両側、すなわち、別の第１のトレンチゲート電極３に向かう側と、第２のトレンチゲート電極４の側に向かう側とにおいて、アクティブチャネルを有している。第２のトレンチゲート電極へ向かう側において、ベース層は、もう一方の側における場合と同様に、エミッタ電極２に接触しており、すなわち、第５の絶縁層４５および第２の絶縁層３２は、エミッタ電極２への接触のために、ベース層の接触開口部によって、互いに分離されている。
【００４４】
また、第２のソース領域７５は、任意の他の本発明のデバイスにおいて、存在するか、または、存在しないことが可能である。このことは、特に、図７から図１４に示されている任意のさらなる本発明のデバイスに当てはまる。デバイスがそのような第２のソース領域７５を備えない場合には、ラッチアップ効果が低減する。
【００４５】
図６によるデバイスは、第１のトレンチゲート電極３の両側の（１つまたは複数の）第１のソース領域と、両側の（１つまたは複数の）第１のソース領域７と、両側の接触範囲とにより、トレンチゲート電極の両側において２つのアクティブチャネルを有しており、両側の接触範囲において、層５、７は、エミッタ電極２に電気的に接続されている（図では、トレンチゲート電極３において、矢印付きの線によって示されている）。これらのチャネルのうちの一方は、第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間に配置されており（図６では、２つの外側の矢印によって示されている）、したがって、デバイスが、低減されたオン状態損失およびスイッチング損失と、改善された遮断機能と、良好な制御可能性との利点を有しながら、コンパクトな設計を有することを可能にする。もう一方のチャネルが、２つの第１のトレンチゲート電極３間に配置されている（図６では、２つの外側の矢印によって示されている）。そのような設計に関して、製造プロセスの間に、絶縁層４５が、第１および第２のゲート電極の間で部分的に除去され、ソース領域のための第３の粒子が、第１および第２のトレンチゲート電極の間に導入されることが可能であるようになっている。また、当然ながら、この設計に関して、第２の絶縁層４５が、単に除去され、それが、依然として第１のトレンチゲート電極３をカバーし、したがって、第１のトレンチゲート電極３を、エミッタ電極２と、また、エミッタ電極２への導電層４２の接触のための凹部４７を除く導電層４２とから、完全に分離するようになっている。したがって、横方向の側（エミッタ側１１に垂直な導電層の側）において、導電層４２は、エミッタ電極２から分離されている。そのような製造方法によって、エンハンスメント層６、およびベース層５、ならびにソース領域もが、自己整合され、すなわち、特別なマスクが適用される必要がなく、しかし、層（導電層）（すでにデバイスの一部である）は、これらの層の生成のためのマスクとして使用することが可能である。しかし、この設計は、ホールドレイン効果により、図７に開示されている設計よりも高いオン状態損失を有する。また、図６には、点線も示されており、点線において、図に示されている構造が、２つの点線の間に示されている構造を反映することによって、継続されることが可能である。同様に、図に示されているすべての構造を反映することが可能である。すべての他の図では、図に示されている構造は、示されている構造の複製によって継続されることが可能である。
【００４６】
図７から図１４では、図６に示されているものと同様のＩＧＢＴが、開示されているが、これらのＩＧＢＴは、より詳細に以下に説明されているような顕著な特徴を備える。
【００４７】
図７に示されている本発明のＩＧＢＴ、本発明のＩＧＢＴ１では、第１のトレンチゲート電極３とゲート電極４との間の範囲は、第２および第５の絶縁層３２、４５によってカバーされている。この絶縁により、第１および第２のトレンチゲート電極３、４１の間のベース層は、フローティングしており、このデバイス内のそれぞれの第１のゲート電極３において、１つのアクティブチャネルだけが存在している。ピッチ型領域内のホールの改善された蓄積と、エミッタセル領域内のより少ないホールドレインとにより、損失は、より低くなっている。
【００４８】
図７では、ｎ型にドープされた第２のソース領域７５が、エミッタ側１１において、ベース層５の上に、および、第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間に横方向に配置されている。例示的には、任意選択の第２のソース領域７５が、第１の電気的絶縁層３１から、導電層４２の下方の（および、ベース層５の上方の）領域へ、横方向に延在している。例示的には、第２のソース領域７５は、第１のソース領域７とともに生成されており、したがって、製造の間に、マスキングステップを低減させる。第２のソース領域７５は、ドリフト層８よりも高いドーピング濃度を有する。
【００４９】
図８は、ｎ型にドープされたバッファ層８５を備える別の本発明のＩＧＢＴを示しており、バッファ層８５は、ドリフト層８よりも高いドーピング濃度を有しており、バッファ層８５は、ドリフト層８とコレクタ層９との間に配置されている。
【００５０】
また、本発明のエミッタ側を有する設計は、逆導通型ＩＧＢＴに適用することも可能であり、逆導通型ＩＧＢＴでは、コレクタ層９と同じ平面において（すなわち、コレクタ側１５において、および、コレクタ層９の横方向に）、ｎ型にドープされた第１の領域９５が、図９に示されているように配置されている。したがって、第１の領域９５は、コレクタ層９と交互に配置されている。第１の領域９５は、ドリフト層８よりも高いドーピング濃度を有している。
【００５１】
導電層４２は、トレンチゲート電極４１と同じ材料から作製することが可能である。エミッタ電極２と第２のトレンチゲート電極４１とへのその接触によって、導電層４２および第２のトレンチゲート電極４１は、エミッタ電極２と同じ電位にある。したがって、層４１、４２は、第１のトレンチゲート電極３のように制御可能ではない。したがって、それらは、ゲートの上の増大された容量効果により、スイッチング性能に関して悪影響を有さない。
【００５２】
図６に示されているように、エンハンスメント層８は、第３の電気的絶縁層４３まで横方向に延在しており、それは、ベース層５を完全に取り囲み、それによって、ドリフト層８と第３の絶縁層４３とに向かって、ベース層５を完全に分離している。また、ベース層５のフローティング部分は、より低いキャパシタンス値のために、全体ピッチ領域を横切って延在はしない。
【００５３】
第２のトレンチゲート電極４１に向かってベース層５を取り囲むエンハンスメント層６により、コレクタ−エミッタオン電圧Ｖｃｅが、さらに低減させられ、その利点は、図１０および図１１の代替的な実施形態においても存在している。ベース層を取り囲むエンハンスメント層の製造は、導電層４２が、エンハンスメント層とベース層との生成のためのマスクとして使用されることによってのみ、可能である。導電層４２は、これらの層の自己整合された生成を可能にし、すなわち、特別なマスクが適用される必要はなく、それは、デバイスの構造に整合させられることが必要である。
【００５４】
別の代替例では、図１０および図１１に示されているように、ドリフト層８は、第１および第２のトレンチゲート電極３、４１の間の範囲において、第４の電気的絶縁層４４まで延在することが可能である。エンハンスメント層８は、ドリフト層８と第３の絶縁層４３とに向かってベース層５を完全に取り囲んでいる。この実施形態では、ドリフト層８は、ウェーハの表面まで、すなわち、第４の絶縁層４４まで延在しており、エンハンスメント層６および第３の絶縁層４３が、ドリフト層８によって互いに分離されるようになっている。オン状態損失は、そのような配置によって低減させられることが可能である。図１０は、第１のトレンチゲート電極３の両側にアクティブチャネルを有するデバイスを示しており（図６と同様）、一方、図１１は、第１のトレンチゲート電極３において、１つのアクティブチャネルだけを示している（図７と同様）。
【００５５】
この実施形態のための例示的な製造方法では、第４の絶縁層４４および導電層４２が、ベース層５とエンハンスメント層６との生成のためのマスクとして使用される。幅の広い導電層４４および幅の狭い第２のトレンチゲート電極４１の場合では、エンハンスメント層６および第２のトレンチゲート電極４１が、互いに離れて配設されることになる。
【００５６】
さらなる例示的な実施形態では、本発明のＩＧＢＴ１は、ベース層５よりも高い最大ドーピング濃度を有する、ｐ型にドープされたバーを備える。バーは、エミッタ側１１において、図６から図１４に示されている視点に垂直の平面に配置されている。バーにおいて、ソース領域７、７５、ベース層５、第１および第２のトレンチゲート電極３、４１が、終端している。バーは、ウェーハの表面まで延在している。バーは、エミッタ側に平行な平面において、第１のソース領域７が第１のトレンチゲート電極３を取り付ける方向、または、エンハンスメント層６が第２のトレンチゲート電極４１からベース層５を分離させる方向に対して垂直に延在している。バーは、ウェーハの表面まで延在している。バーは、エミッタ側に平行な平面において、第１のソース領域７が第１のトレンチゲート電極３を取り付ける方向に対して垂直に延在している。
【００５７】
２つの接地されたトレンチゲート電極４１、４１０の間の距離、または、アクティブトレンチゲート電極３に対する第２のトレンチゲート電極４１、４１０の間の距離は、トレンチ厚さ（エミッタ側１１から、および、エミッタ側１１に垂直の方向に測定される）と等しいか、または、それよりも小であるべきである。トレンチ３、４１、４１０の間のそのような小さな距離は、良好な遮断特性を確実にする。距離が大きくなり過ぎた場合には、遮断は、減少することになる。
【００５８】
導電層４２は、第２のトレンチゲート電極が有する厚さにおよそ対応する値だけ、（エミッタ側１１に垂直の方向に、）第２のトレンチゲート電極４１の外側に延在することが可能であり、とりわけ、層４２は、トレンチゲート電極の半分の厚さだけ延在する。第２のトレンチゲート電極４１の厚さは、エミッタ側１１から測定されるべきである。例示的な実施形態では、そのことは、導電層４２が、それぞれの側において、２μｍから１０μｍだけ、例示的には、２μｍから５μｍだけ、および、別の例示的な実施形態では、それぞれの側において５μｍから１０μｍだけ、第２のトレンチゲート電極４１の外側に、横方向に延在するということを意味する。
【００５９】
別の例示的な実施形態では、本発明のＩＧＢＴは、さらなる第２のトレンチゲート電極４０を備え、さらなる第２のトレンチゲート電極４０は、最初の第２のトレンチゲート電極４に隣接して配置される。
【００６０】
さらなる第２のゲート電極４０は、さらなる第２のトレンチゲート電極４１０と、さらなる導電層４２０とを備え、その両方は、ゲート電極４に関して上述されているように、接地されている。さらなる第２のトレンチゲート電極４１０は、ベース層５の横方向に配置されており、ベース層５よりも深く、ドリフト層８内へ延在している。さらなる第２のトレンチゲート電極４１０は、さらなる第３の絶縁層４３０によって、ベース層５と、エンハンスメント層６と、ドリフト層８とから分離されている。
【００６１】
さらなる導電層４２０が、さらなる第２のトレンチゲート電極４１０の外側に、少なくともベース層５の上方の領域まで、カバーして横方向に延在している。さらなる第２のトレンチゲート電極４１０は、さらなる導電層４２０に、機械的におよび電気的に接続されている。さらなる導電層４２０は、さらなる第２のトレンチゲート電極４１０に接触し、それによって、接地されており、すなわち、エミッタ電極の電位にある。さらなる第２のトレンチゲート電極４１０、およびさらなる導電層４２０は、任意の適切な導電性の材料から、例示的には、ポリシリコンまたは金属から作製することが可能である。典型的には、それらは、同じ材料から作製されており、かつ、ゲート電極４と同じ製造ステップで作製される。例示的な実施形態では、第１のトレンチゲート電極３および第２のトレンチゲート電極４１が、エミッタ側１１から、ドリフト層８内に、さらなる第２のトレンチゲート電極４１と同じ深さまで延在している。
【００６２】
図１２および図１３では、そのようなさらなるゲート電極４０を有する本発明のＩＧＢＴが示されている。さらなる導電層４２０、およびさらなる第２のトレンチゲート電極４１０は、互いに触れており、すなわち、直接的に互いに隣接して配置されており、他の層が、中間に配置されないようになっている。第２のトレンチゲート電極４１とさらなる第２のトレンチゲート電極４１０との間の範囲には、ドリフト層８だけが、配置されている。この範囲に配置される他のｎ型またはｐ型にドープされた層は、存在していない。
【００６３】
また、図１４に示されている別の例示的な実施形態でも、本発明のＩＧＢＴが、さらなるゲート電極４０を備える。それは、ゲート電極４に隣接して配置されている。しかし、さらなる導電層４２０、およびさらなる第２のトレンチゲート電極４１０は、第６の絶縁層４６によって互いに分離されている。ドリフト層８は、第２のトレンチゲート電極４とさらなる第２のトレンチゲート電極４０との範囲において、第４の絶縁層４４とさらなる第４の絶縁層４４０とまで、横方向に延在している。接続層５７が、第６の絶縁層４６の下方に配置されており、第６の絶縁層４６は、導電層４２とさらなる導電層４２０との下方の領域まで、横方向に延在している。接続層５７は、ｎドーピングタイプ（ドリフト層８よりも高いドーピング濃度を有する）か、または、ｐタイプ（ベース層と同じドーピング濃度か、または、異なるドーピング濃度のいずれかを有する）のいずれかであることが可能である。
【００６４】
接続層により、遮断が改善され、損失が低減させられる。セル（アクティブセルと接地されたセル）間の距離、すなわち、２つのトレンチの間の距離は、トレンチ厚さとほぼ同じ程度であり、とりわけ、最大で、トレンチゲート電極厚さと等しいか、または、さらにより小さい。そのことは、任意の２つのトレンチが、最大でトレンチゲート電極３、４１、４１０の厚さ（その厚さは、エミッタ側１１の垂直の方向に測定される）だけ離れて配設されているということを意味している。
【００６５】
さらなる第２のトレンチが、改善された遮断と、より低いキャパシタンスとのために利用されており、ゲート電極４、４０の接続されたチェーン（chain）として導入され、セルピッチを拡大することが可能である。本発明のデバイスは、上記に開示されているのと同じ様式に配置される複数のそのようなさらなる第２のトレンチゲート電極を備えることが可能である（この実施形態では、接続された導電層を有することによって、２つのさらなるゲート電極に接続されるゲート電極４を備えるＩＧＢＴに関して、図１３に例示的に示されている）。また、図１４に示されているような本発明のデバイスは、さらなるゲート電極とともに、すなわち、中間の第６の絶縁層４６と、その下の接続層５７との存在によって、互いに間隔をおいて配置されている導電層４２、４２０とともに、拡張させられることが可能である。
【００６６】
専門家に周知の任意の適当な製造方法が、本発明のＩＧＢＴを作製するために使用されることが可能である。
【００６７】
別の実施形態では、導電型が、切り替えられ、すなわち、第１の導電型のすべての層は、ｐタイプであり（例えば、ドリフト層８、第１および第２のソース領域７、７５）、かつ第２の導電型のすべての層は、ｎタイプである（例えば、ベース層５、コレクタ層９）。
【００６８】
本発明のＩＧＢＴ１は、以下の方法によって製造される。エミッタ側１１（最終的なデバイスのエミッタ側１１に、エミッタ電極２が配置される）と、コレクタ側１５（最終的なデバイスのコレクタ側１５に、コレクタ電極２５が配置される）とを有する、（ｎ−）型に低濃度ドープされたウェーハが、提供される。ウェーハは、均一な、一定のドーピング濃度を有する。ウェーハは、シリコンまたはＧａＮまたはＳｉＣウェーハに基づいて作製することが可能である。最終的な絶縁ゲート型バイポーラトランジスタ１において、修正されていない（unamended）低いドーピングを有するウェーハの一部が、ドリフト層８を形成する。
【００６９】
トレンチ凹部が、エミッタ側１１のウェーハに導入され、ウェーハ内に、第１および第３の絶縁層３１、４３が適用され、トレンチ凹部が、第１および第３の絶縁層３１、４３でコーティングされるようになっている。次いで、コーティングされるトレンチ凹部は、高濃度にドープされたポリシリコンのような導電性の材料、または、アルミニウムのような金属によって充填される。このステップによって、第１および第２のトレンチゲート電極３、４１が生成される。
【００７０】
第４の絶縁層４４が生成され、第４の絶縁層４４は、エミッタ側１１の第２のトレンチゲート電極４１を横方向に取り囲む。
【００７１】
導電層４２が、第２のトレンチゲート電極４１の上部に生成され、導電層４２は、第２のトレンチゲート電極４１の外側をカバーして横方向に延在する。ゲート電極は、第２のトレンチゲート電極４１と導電層４２とを備える。
【００７２】
この導電層４２は、第２のトレンチゲート電極４１と同じ材料から形成されることが可能であるが、また、他の導電性の材料を使用することも可能である。導電層４２は、第２のトレンチゲート電極４１をカバーし、第２のトレンチゲート電極４１を越えて横方向に（すなわち、エミッタ側１１に平行な平面で）延在し、第２のトレンチゲート電極４１が、導電層４２によってカバーされるようになっている。例示的には、導電層４２は、２μｍから１０μｍだけ、別の例示的な実施形態では、２μｍから５μｍだけ、または、５μｍから１０μｍだけ、ウェル５の外側に延在することが可能である。第４の絶縁層４４は、第２のトレンチゲート電極４１の横方向の側に配置され、ウェーハの表面まで延在する層から、導電層４２を絶縁するので、第４の絶縁層４４は、少なくとも導電層４２の横方向の側まで、または、その横方向の側をさらに越えて、横方向に延在する。
【００７３】
次いで、エミッタ側１１にｎ型の第１のドーパントを導入することによって、エンハンスメント層６が形成され、それは、マスクとして導電層４２を使用してウェーハ内へ拡散される。
【００７４】
ｎ型の第１のドーパントの導入の後に、マスクとして導電層４２を使用して、エミッタ側１１にｐ型の第２のドーパントを導入することによって、ベース層５が形成される。ｐ型の第２のドーパントは、ベース層５がエンハンスメント層６内に埋め込まれるように第１のドーパントが拡散された深さよりも低い深さまで、エミッタ側１１からウェーハ内へ拡散される。導電層４２が第２のトレンチゲート電極４１を越えて延在する距離に応じて、および、第１および第２のドーパントの拡散深さ／長さに応じて、図６（エンハンスメント層６が第２のトレンチゲート電極４１まで延在しているが、ベース層５から第２のトレンチゲート電極４１を分離する）に、または、図１２（図１２では、エンハンスメント層６は、依然として、ドリフト層８からベース層５を分離するが、ドリフト層８によって、第２のトレンチゲート電極４１から分離されている）に、実施形態が示される。そのようなデバイスでは、第１のドーパントは、第２のトレンチゲート電極４１に到達するほどには横方向に拡散されていない。
【００７５】
次いで、ｎ型の第３のドーパントが、第１のソース領域７を形成するために導入され、第１のソース領域７は、低濃度ドープされたウェーハ／ドリフト層８よりも高いドーピング濃度を有する。典型的には、第３のドーパントは、その後に活性化される。
【００７６】
この場合には、導電層４２は、ｎ型の第３のドーパントを導入するためのマスクとして使用される。２つの第１のトレンチゲート電極３間の第１のソース領域、および第１のトレンチゲート電極３と第２のトレンチゲート電極４１との間の第２のソース領域７５が、生成される。次いで、第５の絶縁層４５が、ソース領域７、７５の生成の後に適用されることが可能である。第５の絶縁層４５は、第２のソース領域７５、凹部４７を除いて導電層４２をカバーし、かつ、２つの第１のトレンチゲート電極３の間に接触開口部を開けたままにする。また、第１のトレンチゲート電極３は、第５の絶縁層４５でカバーされ、エミッタ電極２から第１のトレンチゲート電極３を絶縁するようになっている。例示的には、エッチングステップが実施され、エミッタ電極２へのベース層５の接触のために、第１のソース領域７を通してエッチングするようになっている（図には示されていない。この方法によって、エミッタ電極２へのベース層５の接触開口部が、エミッタ側１１の下方の平面に配置される）。ウェーハのエミッタ側１１は、最も外側の平面であるべきであり、その平面で、層または領域が、エミッタ電極２が配置されている側において、ウェーハ内で平行に配置される。また、エッチングステップは、エミッタ電極２へのベース層５の別の接触のために、第２のソース領域７を通してエッチングするために、実施されることも可能である（図６参照）。
【００７７】
代替として、ソース領域は、マスクによって生成され、エミッタ電極３へのベース層５の接触のために、２つの第１のトレンチゲート電極３間の中央範囲を（任意選択で、第１および第２のトレンチゲート電極３、４の間の中央範囲も）カバーする。代替として、第５の絶縁層４５が、導電層４２の上部に適用され、第１のトレンチゲート電極３まで横方向に延在する（したがって、第１のトレンチゲート電極３の上方に第２の絶縁層３２を形成する）。第５の絶縁層４５は、エミッタ電極２への導電層４２の接触のために、導電層４２の上の凹部４７とともに、および、ベース層５へのエミッタ電極２の接触開口部とともに（任意選択で、第１および第２のトレンチゲート電極の間の別の接触開口部とともに）作製される。例示的には、凹部４７と接触開口部とは、ベース層６と導電層４２との上部における第５の絶縁層４５の部分的な除去によって、それぞれ作製される。接触開口部では、第１のソース領域７を形成するために、マスクとして、第５の絶縁層４５と導電層４２とを使用して、ｎ型の第３のドーパントが導入される。例示的には、第３のドーパントが、その後に活性化される。
【００７８】
例示的には、次いで、ｐ型のコレクタ層９が、コレクタ側１５にｐ型の第４のドーパントを導入することによって形成され、ｐ型の第４のドーパントが、ウェーハ内へ拡散される。また、コレクタ層９は、別の製造ステップにおいて、作製することが可能である。
【００７９】
バッファ層８５が生成される場合には（図８参照）、バッファ層８５は、コレクタ層９の前に生成されなければならない。例示的には、バッファ層８５は、コレクタ側１５にｎ型のドーパントを導入することによって生成される。バッファ層８５は、常に、ドリフト層８よりも高いドーピング濃度を有する。
【００８０】
次いで、２つの第１のトレンチゲート電極３の間（および、任意選択で、第１および第２のトレンチゲート電極３、４の間）において、エミッタ電極３へのベース層５の接触開口部が、生成される（このステップにおいて、「生成される」は、エミッタ電極へのベース層の接触開口部を備えて生成されるソース領域７、７５を有することによって、すなわち、２つの第１のトレンチゲート電極３の間の（または、第１および第２のトレンチゲート電極３、４の間の）中央部分をカバーするマスクを備えて生成されるソース領域を有することによって、（１つまたは複数の）接触開口部がすでに設けられている場合もカバーするべきである）。典型的には、エッチングステップが、例示的に実施され、エミッタ電極２へのベース層５の接触開口部のために、第５の絶縁層４５と第１のソース領域７とを通してエッチングするようになっている（図には示されていない。この方法によって、エミッタ電極２へのベース層５の接触開口部が、エミッタ側１１の下方の平面に配置される）。ウェーハのエミッタ側１１は、最も外側の平面であるべきであり、その平面で、層または領域が、エミッタ電極２が配置されている側において、ウェーハ内で平行に配置される。
【００８１】
最後に、エミッタ電極２とコレクタ電極２５とは、同時に、または、順々に、のいずれかで作製される。
【００８２】
ドーパントは、注入（implantation）または堆積（deposition）のような任意の適当な方法によって導入することが可能である。拡散ステップは、対応するドーパントを導入する直後に行われることが可能であるが、例えば、ベース層５のために、後の段階において、実施されることも可能である。拡散される層のドーピングプロファイルは、ドーパントの最大拡散深さにおいて、最大値からゼロへ着実に減少する（ドーパント種類と拡散時間および温度のような拡散条件とに依存する）。
【００８３】
用語「備える」は、他のエレメントまたはステップを排除せず、かつ不定冠詞「１つの（ａ）」または「１つの（ａｎ）」は、複数を排除しないということが留意されるべきである。また、異なる実施形態に関連付けて説明されているエレメントが、組み合わせられることも可能である。また、特許請求の範囲の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないということも留意されるべきである。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］エミッタ側（１１）のエミッタ電極（２）と、前記エミッタ側（１１）の反対側のコレクタ側（１５）のコレクタ電極（２５）との間に、層を有する絶縁ゲート型バイポーラトランジスタ（１）であって、
第１の導電型の、低濃度ドープされたドリフト層（８）と、
前記第１の導電型とは異なる第２の導電型のコレクタ層（９）であって、前記ドリフト層（８）と前記コレクタ電極（２５）との間に配置されており、前記コレクタ電極（２５）に電気的に接触する、コレクタ層（９）と、
前記ドリフト層（８）と前記エミッタ電極（２）との間に配置されており、前記エミッタ電極（２）に電気的に接触しており、前記ドリフト層（８）から完全に分離されている、第２の導電型のベース層（５）と、
前記第１の導電型の、第１のソース領域（７）であって、前記ベース層（５）の上に前記エミッタ側（１１）に向かって配置され、前記エミッタ電極（２）に電気的に接触しており、前記ドリフト層（８）よりも高いドーピング濃度を有している、第１のソース領域（７）と、
前記ベース層（５）の横方向に配置されており、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、第１の絶縁層（３１）によって、前記ベース層（５）と、前記第１のソース領域（７）と、前記ドリフト層（８）とから分離されている、第１のトレンチゲート電極（３）であって、チャネルが、前記エミッタ電極（２）と、前記第１のソース領域（７）と、前記ベース層（５）と、前記ドリフト層（８）との間に形成可能である、第１のトレンチゲート電極（３）と、
前記エミッタ側（１１）において、前記第１のトレンチゲート電極（３）の上部に配置されている、第２の絶縁層（３２）と、
前記第１の導電型の、エンハンスメント層（６）であって、前記ドリフト層（８）よりも高いドーピング濃度を有しており、前記ベース層（５）と前記ドリフト層（８）との間に配置されており、少なくとも前記エミッタ側（１１）に平行な平面で、前記ドリフト層（８）から前記ベース層（５）を分離する、エンハンスメント層（６）と、
第２のトレンチゲート電極（４１）と、導電層（４２）とを備えるゲート電極（４）であって、前記第２のトレンチゲート電極（４１）と導電層（４２）との両方が、前記エミッタ電極（２）に電気的に接続されており、前記第２のトレンチゲート電極（４１）は、前記ベース層（５）の横方向に配置されており、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、前記第２のトレンチゲート電極（４１）は、第３の絶縁層（４３）によって、取り囲む任意の層または領域から分離されており、前記エンハンスメント層（８）は、前記ベース層（５）が前記ドリフト層（８）と前記第３の絶縁層（４３）とから分離されるように、前記ベース層（５）を取り囲んでおり、前記導電層（４２）は、前記第２のトレンチゲート電極（４１）の外側に、少なくとも前記ベース層（５）の上方の領域まで、カバーして横方向に延在しており、前記導電層（４２）は、第４の電気的絶縁層（４４）によって前記ベース層（５）から分離されており、前記導電層（４２）は、前記第２のトレンチゲート電極（４１）に接触する、ゲート電極（４）と、
前記エミッタ側（１１）において、前記導電層（４２）の上部に配置されている第５の絶縁層（４５）であって、前記導電層（４２）が前記エミッタ電極（２）に電気的に接触するように凹部（４７）を有している、第５の絶縁層（４５）と、
を備える、絶縁ゲート型バイポーラトランジスタ（１）。
［２］前記エンハンスメント層（８）が、前記第３の絶縁層（４３）まで横方向に延在していること、または、前記エンハンスメント層（８）が、前記ドリフト層（８）によって前記第３の絶縁層（４３）から分離されていることを特徴とする、前記［１］に記載の絶縁ゲート型バイポーラトランジスタ（１）。
［３］前記第１の導電型の、第２のソース領域（７５）が、前記エミッタ側（１１）において、前記第１のトレンチゲート電極（３）と前記第２のトレンチゲート電極（４１）との間の前記ベース層（５）の上に配置されており、前記第２のソース領域（７５）が、前記ドリフト層（８）よりも高いドーピング濃度を有することを特徴とする、前記［１］または［２］に記載の絶縁ゲート型バイポーラトランジスタ（１）。
［４］前記第１のトレンチゲート電極（３）が、前記ドリフト層（８）内に、前記第２のトレンチゲート電極（４１）と同じ深さまで延在していることを特徴とする、前記［１］から［３］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［５］前記絶縁ゲート型バイポーラトランジスタ（１）が、前記第１の導電型の、第１の領域（９５）をさらに備え、前記第１の領域（９５）が、前記コレクタ側（１５）の上に、前記コレクタ層（９）の横方向に配置されており、前記第１の領域（９５）が、前記ドリフト層（８）よりも高いドーピング濃度を有していることを特徴とする、前記［１］から［４］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［６］前記導電層（４２）が、前記第２のトレンチゲート電極（４１）と同じ材料から作製されていることを特徴とする、前記［１］から［５］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［７］前記絶縁ゲート型バイポーラトランジスタ（１）が、前記ベース層（５）よりも高いドーピング濃度を有する、前記第２の導電型の、バーをさらに備え、
前記バーが、前記エミッタ側（１１）において、
前記エミッタ側（１１）に平行な平面に配置されており、
前記第１のソース領域（７）が前記第１のトレンチゲート電極（３）を取り付ける方向に対して垂直に配置されており、
前記バーにおいて、前記第１のソース領域（７）と、前記ベース層（５）と、前記第１および第２のトレンチゲート電極（３、４１）とが終端していることを特徴とする、前記［１］から［６］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［８］前記ベース層（５）が、前記第３の絶縁層（４３）まで横方向に延在していることを特徴とする、前記［１］から［７］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［９］前記ドリフト層（８）が、第１および第２のトレンチゲート電極（３、４１）の間の範囲において、前記第４の電気的絶縁層（４４）まで横方向に延在しており、前記エンハンスメント層（８）が、前記ドリフト層（８）と前記第３の絶縁層（４３）とに向かって前記ベース層（５）を完全に取り囲んでいることを特徴とする、前記［１］から［８］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１０］前記第４の電気的絶縁層（４４）が、５０ｎｍから１５０ｎｍの間の厚さを有することを特徴とする、前記［１］から［９］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１１］前記導電層（４２）が、それぞれの側において、２μｍから１０μｍだけ、前記第２のトレンチゲート電極（４１）の外側に延在していることを特徴とする、前記［１］から［１０］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１２］さらなるゲート電極（４０）が、さらなる第２のトレンチゲート電極（４１０）とさらなる導電層（４２０）とを備え、前記さらなる第２のトレンチゲート電極（４１０）と前記さらなる導電層（４２０）との両方が、前記エミッタ電極（２）に電気的に接続されており、前記さらなる第２のトレンチゲート電極（４１０）が、前記ベース層（５）の横方向に配置され、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、前記さらなる第２のトレンチゲート電極（４１０）が、さらなる第３の絶縁層（４３０）によって、前記ベース層（５）と、前記エンハンスメント層（６）と、前記ドリフト層（８）とから分離されており、
前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１）の外側に、少なくとも前記ベース層（５）の上方の領域まで、カバーして横方向に延在しており、前記さらなる導電層（４２０）が、さらなる第４の電気的絶縁層（４４０）によって、前記ベース層（５）から分離されており、前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１０）と接触しており、
前記さらなるゲート電極（４０）が、前記ゲート電極（４）に隣接して配置されており、前記さらなる導電層（４２０）と、前記さらに接地されたトレンチゲート電極（４１０）とが、直接的に互いに隣接して配置されており、前記第２のトレンチゲート電極（４１）と前記さらなる第２のトレンチゲート電極（４１０）との間の範囲には、前記ドリフト層（８）だけが、配置されていることを特徴とする、前記［１］から［１１］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１３］さらなるゲート電極（４０）が、前記ゲート電極（４）に隣接して配置されており、前記さらなるゲート電極（４０）が、さらなる第２のトレンチゲート電極（４１０）とさらなる導電層（４２０）とを備え、前記さらなる第２のトレンチゲート電極（４１０）と前記さらなる導電層（４２０）との両方が、前記エミッタ電極（２）に電気的に接続されており、前記さらなる第２のトレンチゲート電極（４１０）が、前記ベース層（５）の横方向に配置され、前記ベース層（５）よりも深く、前記ドリフト層（８）内へ延在しており、前記さらなる第２のトレンチゲート電極（４１０）が、さらなる第３の絶縁層（４３０）によって、前記ベース層（５）と、前記エンハンスメント層（６）と、前記ドリフト層（８）とから分離されており、
前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１）の外側に、少なくとも前記ベース層（５）の上方の領域まで、カバーして横方向に延在しており、前記さらなる導電層（４２０）が、さらなる第４の電気的絶縁層（４４０）によって、前記ベース層（５）から分離されており、前記さらなる導電層（４２０）が、前記さらなる第２のトレンチゲート電極（４１０）と接触しており、
前記導電層（４２）と前記さらなる導電層（４２０）とが、第６の絶縁層（４６）によって互いに分離されており、前記ドリフト層（８）が、前記第４の電気的絶縁層（４４）と前記さらなる第４の電気的絶縁層（４４０）とまで延在しており、接続層（５７）が、前記第６の絶縁層（４６）の下方に配置されており、前記第６の絶縁層（４６）が、前記導電層（４２）と前記さらなる導電層（４２０）との下方の領域まで延在していることを特徴とする、前記［１］から［１１］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１４］前記絶縁ゲート型バイポーラトランジスタ（１）が、少なくとも２つのさらに接地されたトレンチゲート電極（４０）を備えることを特徴とする、前記［１２］または［１３］に記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１５］任意の２つのトレンチゲート電極（３、４１、４１０）の間の距離が、トレンチ電極厚さと等しいか、または、それより小さいことを特徴とする、前記［１］から前記［１４］のいずれか一つに記載の絶縁ゲート型バイポーラトランジスタ（１）。
［１６］エミッタ側（１１）のエミッタ電極（２）と、前記エミッタ側（１１）の反対側のコレクタ側（１５）のコレクタ電極（２５）との間に、層を有する絶縁ゲート型バイポーラトランジスタ（１）を製造するための方法であって、以下の製造ステップ、すなわち、
第１の導電型の、低濃度ドープされたウェーハを提供するステップであって、最終的な絶縁ゲート型バイポーラトランジスタ（１）において、修正されていないドーピング濃度を有する前記ウェーハの一部が、ドリフト層（８）を形成する、ステップと、
第１および第２のトレンチゲート電極（３、４１）を生成するステップであって、前記第１および第２のトレンチゲート電極（３、４１）のために、トレンチ凹部が、前記エミッタ側（１１）において、前記ウェーハ内に生成され、第１および第３の絶縁層（３１、４３）が、前記トレンチ凹部内に適用され、導電性の材料によって充填される、ステップと、
第４の絶縁層（４４）を生成するステップであって、前記第４の絶縁層（４４）は、前記エミッタ側（１１）の前記第２のトレンチゲート電極（４１）を横方向に取り囲む、ステップと、
次いで、前記第２のトレンチゲート電極（４１）の上部に導電層（４２）を生成するステップであって、前記導電層（４２）は、前記第２のトレンチゲート電極（４１）の外側をカバーして横方向に延在し、ゲート電極が、前記第２のトレンチゲート電極（４１）と前記導電層（４２）とを備える、ステップと、
次いで、マスクとして前記導電層（４２）を使用して、前記エミッタ側（１１）の前記ウェーハ中へ、前記第１の導電型の、第１のドーパントを導入することによって、および、前記ウェーハ内へ第１の粒子を拡散させることによって、エンハンスメント層（６）を生成するステップと、
次いで、マスクとして前記導電層（４２）を使用して、前記エミッタ側（１１）の前記ウェーハ内へ、前記第１の導電型とは異なる第２の導電型の第２のドーパントを導入することによって、および、前記第２のドーパントを前記ウェーハ内へ拡散させることによって、ベース層（５）を生成するステップであって、前記ベース層（５）が、前記エンハンスメント層（６）によって、残りの低濃度ドープされたウェーハと前記第３の絶縁層（４３）とから完全に分離されるようになっている、ステップと、
次いで、前記第１の導電型の、第３のドーパントを適用することによって、前記低濃度ドープされたウェーハよりも高いドーピング濃度を有する第１のソース領域（７）を生成するステップと、
前記エミッタ電極（２）への前記導電層（４２）の接触のために、凹部を除いて第２の絶縁層（４５）によって前記導電層（４２）をカバーし、前記第２の絶縁層（４５）によって前記第１のトレンチゲート電極（３）をカバーするステップと、
前記コレクタ側（１５）の前記ウェーハ内へ前記第２の導電型の、第４のドーパントを導入することによって、および、前記ウェーハ内へ前記第４のドーパントを拡散させることによって、前記コレクタ側（１５）において、前記第２の導電型の、コレクタ層（９）を生成するステップと、
２つの第１のトレンチゲート電極（３）の間において、前記エミッタ電極（３）への前記ベース層（５）の接触開口部を生成するステップと、
前記エミッタ側（１１）の前記エミッタ電極（２）と、前記コレクタ側（１５）の前記コレクタ電極（２５）とを生成するステップと、
を備える、絶縁ゲート型バイポーラトランジスタ（１）を製造するための方法。
［１７］前記第１および第２のトレンチゲート電極（３、４１）の間で、前記第１の導電型の、第３の粒子を適用することによって、前記低濃度ドープされたウェーハよりも高いドーピング濃度を有する第２のソース領域（７）を生成するステップと、
第１および第２のトレンチゲート電極（３、４）の間において、前記エミッタ電極（３）への前記ベース層（５）の接触開口部を生成するステップと、
を特徴とする、前記［１６］に記載の絶縁ゲート型バイポーラトランジスタ（１）を製造するための方法。
【符号の説明】
【００８４】
１  ＩＧＢＴ
１１  エミッタ側
１５  コレクタ側
１００  アクティブセル
１１０  ダミーセル
１２０、１３０、１４０、１５０、１６０  先行技術のＩＧＢＴ
２  エミッタ電極
２５  コレクタ電極
３  第１のトレンチゲート電極
３１  プレーナ型ゲート
３００  ピッチ型トレンチゲート
３１  第１の絶縁層
３２  第２の絶縁層
４  ゲート電極
４１  第２のトレンチゲート電極
４２  導電層
４３  第３の絶縁層
４４  第４の絶縁層
４５  第５の絶縁層
４６  第６の絶縁層
４７  凹部
４０  さらなるゲート電極
４１０  さらなる第２のトレンチゲート電極
４２０  さらなる導電層
４３０  さらなる第３の絶縁層
４４０  さらなる第４の絶縁層
４５０  さらなる第５の絶縁層
４７０  さらなる凹部
５  ベース層
５７  接続層
６  エンハンスメント層
７  第１のソース領域
７５  第２のソース領域
８  ドリフト層
８５  バッファ層
９  コレクタ層
９５  第１の領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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