(57)【特許請求の範囲】
【請求項１】
プリント回路基板とコネクタとを備える装置であって、
前記プリント回路基板は、
前記プリント回路基板の第１の表面上の電気接点のパターンであって、第１のコネクタ部を受け入れるように作用する第１の部分と、第２のコネクタ部を受け入れるように作用する第２の部分とを備えるパターンであって、前記第１の部分は第１の通信リンク型に対応しており、前記第１及び第２の部分は共同して第２の通信リンク型に対応している、パターンと、
前記第１の部分及び第１のデバイスフットプリントに結合された第１の導電性トレースであって、前記第１及び第２の通信リンク型のうち選択された通信リンク型に応じて選択的に構成可能な第１の導電性トレースと、
前記第２の部分及び前記第１のデバイスフットプリントに結合された第２の導電性トレースと、を備え、
前記コネクタは、
前記パターンに結合されており、第１のコネクタ部と第２のコネクタ部とを備えており、前記第１の通信リンク型に応じて、前記第１のコネクタ部を、第１の数の端子を有する第１のデバイスに結合することが可能であり、前記第２の通信リンク型に応じて、前記第１のコネクタ部及び前記第２のコネクタ部を、第２の数の端子を有する第２のデバイスに結合することが可能であり、
前記第１の数は前記第２の数未満である、
装置。
【請求項２】
前記第１の通信リンク型はＡＣ結合であって、前記第２の通信リンク型はＤＣ結合である、請求項１に記載の装置。
【請求項３】
前記第１の導電性トレースは、前記第１の部分及び前記第１のデバイスフットプリントをＡＣ結合するように構成されており、前記第２の導電性トレースは、浮動状態にある、請求項１に記載の装置。
【請求項４】
前記第１の導電性トレースの個別のトレースの第１及び第２の接続点に結合された第１のスイッチを更に備える、請求項１に記載の装置。
【請求項５】
コンデンサと直列に結合された第２のスイッチを更に備え、
前記第２のスイッチ及び前記コンデンサは、前記第１のスイッチと並列に結合されており、前記第１及び第２の接続点に結合されている、請求項４に記載の装置。
【請求項６】
前記第１のデバイスフットプリントは、前記第１の通信リンク型の第１のインタフェースと、前記第２の通信リンク型の第２のインタフェースとを含むプロセッサを受け入れ可能である、請求項１に記載の装置。
【請求項７】
前記第１の通信リンク型は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩＥ）であり、前記第２の通信リンク型は、ハイパートランスポート（ＨＴ）である、請求項１に記載の装置。
【請求項８】
前記第１の通信リンク型の通信リンク及び前記第２の通信リンク型の通信リンクは、シリアルバス通信リンクである、請求項１に記載の装置。
【請求項９】
前記第１の通信リンク型は第１の数の信号に関連付けられており、前記第２の通信リンク型は第２の数の信号に関連付けられており、前記信号の第１の数は前記信号の第２の数未満である、請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計算システム、より具体的には、計算システムにおける接続に関する。
【背景技術】
【０００２】
一般に、計算システムにおけるデバイスは、相互接続又はリンクと呼ばれる論理的な接続を介して通信する。例示的なリンクプロトコルに対応する典型的なリンクは、１つ以上のレーンを含む２つのポート間のポイントトゥポイントの通信チャネルである。個別のレーンは、送信及び受信の対のラインから構成される。ラインは、シングルエンドライン又は差動ラインであってもよい。リンクの少なくとも一実施形態において、それぞれのレーンは、送信及び受信の対の差動ラインを含み、すなわち、それぞれのレーンは、完全な二重通信に対応するために、リンクのエンドポイント間に４つの信号経路を含む。例示的な低速デバイスは、単一のレーンリンクを使用する一方で、例示的な高速デバイス（例えばグラフィックアダプタ）は、遥かに広域の複数のレーンリンクを使用する。
【０００３】
少なくとも１つの実施形態では、リンクは、シリアル通信を実装する。シリアルリンクは、データの特定の語のビットが目的地に同時に到着することを必要としないため、シリアル通信は、並列の通信リンクと比較して、タイミングスキューによってあまり影響されない。シリアル通信の技術は、通信リンクを介して、１度に１ビットのデータを順次送信する。例示的なシリアル通信リンクとしては、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩＥ）、ハイパートランスポート（以前はライトニングデータトランスポートとして知られていた）、シリアルアドバンスドテクノロジーアタッチメント（シリアルＡＴＡ）、ユニバーサルシリアルバス（ＵＳＢ）、ＩＥＥＥ１３９４インタフェース、シリアルラピッドＩＯ及びシリアルアタッチドスモールコンピュータシステムインターフェース（ＳＡＳ）が挙げられる。処理システムの少なくとも１つの実施形態では、２つ以上のタイプのシリアル通信リンクが使用される（例えば、ＰＣＩＥ及びハイパートランスポート）。ハイパートランスポートは、双方向、シリアル、広帯域幅、低レイテンシ、ポイントトゥポイントのリンクを使用する、コンピュータプロセッサの相互接続のためのプロトコルである。典型的なハイパートランスポートリンクは、２〜３２ビットの範囲のビット幅に対応する。しかし、ハイパートランスポートリンクは、側波帯制御とコマンド信号とを必要とする。加えて、ハイパートランスポートは、ＤＣ結合リンクである。ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩＥ）は、典型的に、基板レベルの相互接続（例えば、マザーボード実装された周辺機器へのリンク用）として使用され、アドインボードのための拡張カードインタフェースとして使用される、コンピュータ拡張カード標準である。典型的なＰＣＩＥスロットは、１〜１６のレーンを含み、ＡＣ結合される。それぞれのレーンは、典型的に、１対の送信差動信号と、１対の受信差動信号とを含む。一般に、ハイパートランスポート及びＰＣＩＥリンクは、実質的に同じデータレートに対応する。
【０００４】
例示的な処理システムは、機能性を処理システムに付加するための拡張スロット（すなわちスロット）を有するプリント回路基板アセンブリ（例えば、マザーボード、バックプレーン又は他のプリント回路基板アセンブリ）を含む。例示的な拡張ボード（すなわち、拡張カード、アダプタカード又はアクセサリカード）は、デバイス（例えば、プロセッサ又は周辺デバイス）を含む。少なくとも１つの実施形態では、拡張スロットは、プリント回路基板アセンブリ上のプロセッサ又はデバイスによって使用され、且つ、コンポーネント（例えば、デバイス又は拡張ボード）によって使用される通信リンクプロトコルに対応するコネクタを使用して、コンポーネントをプリント回路基板に結合する。
【０００５】
少なくとも１つの実施形態では、処理システム及びコネクタは、ブレードサーバに含まれる。本明細書で呼ばれるように、ブレードサーバ（すなわちブレード）は、プロセッサ、メモリ、Ｉ／Ｏ及び不揮発性記憶要素を含む、プリント回路基板アセンブリである。典型的なブレードサーバは、他のサーバシステムと比較して、物理的空間とエネルギーとの使用を低減するモジュール式設計を有する。典型的なブレード筐体は、ブレードシステムを形成し、システム用の電力、冷却、ネットワーク化、相互接続及び管理のうち１つ以上を提供するために、複数のブレードを含む。製造者は、単一のブレードにオペレーティングシステム及びアプリケーションを有する完全なサーバをパッケージ化する。ブレードは、複数のブレードに共通のシャシー内で独立して作動し得る。
【発明の概要】
【０００６】
本発明の少なくとも１つの実施形態において、装置は、プリント回路基板を含む。プリント回路基板は、第１のコネクタ部を受け入れるように作用する第１のフットプリント部と、第２のコネクタ部を受け入れるように作用する第２のフットプリント部とを備えるコネクタフットプリントを含む。第１のフットプリント部分は、第１の通信リンク型に対応し、第１及び第２のフットプリント部は共同して、第２の通信リンク型に対応する。プリント回路基板は、第１のフットプリント部及び第１のデバイスフットプリントに結合された第１の導電性トレースを含む。第１の導電性トレースは、第１及び第２の通信リンク型のうち選択された１つの通信リンク型に応じて、選択的に構成可能である。プリント回路基板は、第２のフットプリント部及び第１のデバイスフットプリントに結合された第２の導電性トレースを含む。装置の少なくとも１つの実施形態では、第１の通信リンク型はＡＣ結合されており、第２の通信リンク型はＤＣ結合されている。第１の導電性トレースは、第１のフットプリント及びデバイスフットプリントをＡＣ結合するように構成されてもよく、第２の導電性トレースは浮動状態にあってもよい。装置は、第１の導電性トレースの個別のトレースの第１及び第２の接続点に結合された、第１のスイッチを含んでもよい。装置は、第１及び第２の接続点に結合されたゼロオーム抵抗器、ジャンパ線、ワイヤ及びコンデンサのうち１つを含んでもよい。装置は、コンデンサと直列に結合された第２のスイッチを含んでもよく、第２のスイッチ及びコンデンサは、第１のスイッチに並列に結合され、且つ、第１及び第２の接続点に結合されてもよい。装置は、コネクタフットプリントに結合されたコネクタを含んでもよい。コネクタは、第１のコネクタ部及び第２のコネクタ部を含んでもよい。コネクタは、第１の通信リンク型に応じて、第１のコネクタ部を、第１の数の端子を有する第１のデバイスに結合することができてもよく、第２の通信リンク型に応じて、第１のコネクタ部及び第２のコネクタ部を、第２の数の端子を有する第２のデバイスに結合することができてもよく、端子の第１の数は、端子の第２の数未満である。装置は、コネクタに接続されたプロセッサを含んでもよい。装置は、コネクタに接続された周辺デバイスを含んでもよい。第１のデバイスフットプリントは、第１の通信リンク型の第１のインタフェースと、第２の通信リンク型の第２のインタフェースとを含むプロセッサを受け入れてもよい。第１の通信リンク型は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩＥ）であってもよく、第２の通信リンク型は、ハイパートランスポート（ＨＴ）である。第１の通信リンク型の通信リンク及び第２の通信リンク型の通信リンクは、シリアルバス通信リンクであってもよい。第１の通信リンク型は、第１の数の信号と関連付けられてもよく、第２の通信リンク型は、第２の数の信号と関連付けられてもよい。信号の第１の数は、信号の第２の数未満であってもよい。
【０００７】
本発明の少なくとも１つの実施形態では、プリント回路基板アセンブリの製造方法は、コネクタが受け入れたデバイスと関連付けられた通信リンク型に応じて、プリント回路基板上のコネクタフットプリント及びデバイスフットプリントに結合された導電性トレースを構成するステップを含む。導電性トレースは、第１の通信リンク型に応じて、デバイスフットプリントをコネクタフットプリントに結合するように構成され得るとともに、第２の通信リンク型に応じて、デバイスフットプリントをコネクタに結合するように構成され得る。方法の少なくとも１つの実施形態では、第１の通信リンク型は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩＥ）であって、第２の通信リンク型は、ハイパートランスポート（ＨＴ）である。第１の通信リンク型はＡＣ結合されてもよく、第２の通信リンク型はＤＣ結合されてもよい。構成するステップは、デバイスフットプリントに結合されたデバイスと関連付けられた通信リンクに応じて、導電性トレースを選択的に構成するステップを含んでもよい。構成するステップは、導電性トレースをコネクタフットプリントにＤＣ結合するステップを含んでもよい。構成するステップは、導電性トレースの一部をコネクタフットプリントにＡＣ結合するステップを含んでもよい。導電性トレースの第２の部分は浮動状態にあってもよい。
【０００８】
本発明は、添付の図面を参照することによってより良く理解され、多くの目的、特徴及び利点が、当業者に明らかにされ得る。
【図面の簡単な説明】
【０００９】
【図１】例示的な多重プロセッサ処理システムを示す図である。
【図２】周辺デバイスを含む、例示的な処理システムを示す図である。
【図３】周辺デバイスを含む、例示的な多重プロセッサ処理システムを示す図である。
【図４】本発明の少なくとも１つの実施形態と一致するコネクタを示す図である。
【図５】本発明の少なくとも１つの実施形態と一致するコネクタフットプリントを示す図である。
【図６】本発明の少なくとも１つの実施形態と一致する図４のコネクタを含む、例示的な処理システムを示す図である。
【図７】本発明の少なくとも１つの一実施形態と一致する、プリント回路基板上のリンクの例示的な導電性トレースを示す図である。
【図８Ａ】本発明の少なくとも１つの実施形態と一致する、図７の導電性トレースの例示的な構成を示す図である。
【図８Ｂ】本発明の少なくとも１つの実施形態と一致する、図７の導電性トレースの例示的な構成を示す図である。
【図９】本発明の少なくとも１つの実施形態と一致する、図７の導電性トレースの例示的な構成を示す図である。
【図１０】本発明の少なくとも１つの実施形態と一致する、図７の導電性トレースの例示的な構成を示す図である。
【００１０】
異なる図面における同様の参照符号の使用は、類似又は同一の項目を示す。
【発明を実施するための形態】
【００１１】
図１を参照すると、例示的な処理システム（例えば、処理システム１００）において、プロセッサ（例えば、中央処理ユニット、コア及び／又はハードウェアアクセラレータ、例えばプロセッサ１０２，１０４）は、リンク（例えば、リンク１０６）を使用して互いに結合されている。システム１００の少なくとも１つの実施形態において、リンク１０６は、ハイパートランスポートリンクである。図２を参照すると、例示の処理システム２００において、リンク１０６は、プロセッサ１０２を他のプロセッサに結合するよりもむしろ、プロセッサ１０２を、プロセッサ１０２と１つ以上の周辺デバイス又は他の集積回路（例えば、Ｉ／Ｏ２０６）との間の通信を取り扱う集積回路（例えば、集積回路２０４）に結合する。少なくとも１つの実施形態において、集積回路２０４は、ノースブリッジ回路である。図３を参照すると、システム３００は、ノースブリッジの機能性をプロセッサに統合するインタフェース回路（例えば、ノースブリッジ３０３）を有するプロセッサ（例えば、プロセッサ３０２）を含む。
【００１２】
例示的なシステムにおいて、プロセッサ（例えば、プロセッサ１０２）は、プロセッサに結合するコンポーネント（すなわち、拡張プリント回路基板又はデバイス）用の所定数のスロットを有するプリント回路基板に接続されている。例えば、プリント回路基板は、別のプロセッサを含むコンポーネントをプロセッサ１０２に結合するためのｍ個のスロットと、Ｉ／Ｏデバイスを含むコンポーネントをプロセッサ１０２に結合するためのｎ個のスロットとを含む。本明細書で参照されるように、プリント回路基板上のスロットは、コネクタと、コネクタのフットプリントと一致するパターンで構成されたコネクタに電気的に結合するための１つ以上のパッド又は孔と、パッド又は孔のパターンに結合されたプリント回路基板上の導電性トレースとを含む。コネクタと、パッド又は孔と、プリント回路基板上の導電性トレースとは、任意の好適な生産技術によって形成されてもよい。一般に、コネクタは、あるコンポーネントと別のコンポーネントとの間の機械的及び電気的接続を提供する機械的コンポーネントである。デバイスを受け入れるためのコネクタは、ソケットとしてみなされてもよく、デバイスをコネクタ内に物理的に固定するためのレバー又はラッチを含んでもよい。典型的なコネクタは、コンポーネントの電気リード線、ピン又はランド部の各々のためのプラスチック及び金属接点を含む。各スロットが通信リンクの特定の型に対して構成されることに留意されたい。すなわち、第１のリンク型を使用するコンポーネントと通信するように構成されたスロットは、第２のリンク型を使用するコンポーネントと通信するように構成されていない。同様に、第２のリンク型を使用するコンポーネントと通信するように構成されたスロットは、第１のリンク型を使用するコンポーネントと通信するように構成されていない。例えば、少なくとも１つの実施形態において、プロセッサ３０２は、第１の型のリンク（例えば、ＰＣＩＥリンク３０８）を介して周辺デバイス（例えば、Ｉ／Ｏ２０６）と通信するインタフェースと、第２の型のリンク（例えば、ハイパートランスポートリンク３０６）を介してプロセッサ（例えば、プロセッサ１０４）と通信するインタフェースとを含む。しかし、プロセッサ３０２を含むプリント回路基板アセンブリは、特定の型のリンク専用の１つ以上のスロットを含む。
【００１３】
プリント回路基板アセンブリの少なくとも１つの実施形態では、プリント回路基板は、１つ又は別の異なるリンク型に対応し得る別のデバイスにプロセッサを結合するための異なるリンク型に対応する複数のバスをプリント回路基板上に含むよりもむしろ、何れかのリンク型で使用され得るフレキシブルバス（ｆｌｅｘｉｂｌｅ  ｂｕｓ）を含む。プリント回路基板アセンブリの少なくとも１つの実施形態では、フレキシブルコネクタ（ｆｌｅｘｉｂｌｅ  ｃｏｎｎｅｃｔｏｒ）は、プリント回路基板上で、そのフレキシブルバスに結合されている。図４を参照すると、フレキシブルコネクタは、２つのリンク型（例えば、例示のハイパートランスポートリンク用の２０レーン）のうち最も広いものに対して十分な電気接点及びリード線を含む。例えば、電気的コネクタ４００は、２つのコネクタ部を含む。第１のコネクタ部（例えば、コネクタ部４０２）は、ＰＣＩＥスロット（例えば、１６レーン）を支持するための接点を含む。第２のコネクタ部（例えば、コネクタ部４０４）は、ハイパートランスポートスロットによって必要とされる、付加的信号用の付加的接点（例えば、ハイパートランスポート及び側波帯信号用の４つのレーン）を含む。ＰＣＩＥコンポーネントは、第１のコネクタ部にプラグ接続することができ、第２のコネクタ部は使用されない。ハイパートランスポートリンクに対応するコンポーネントは、両方のコネクタ部にプラグ接続することができる。したがって、同じソケットは、何れかの型のリンクに対応するコンポーネントを結合するように使用されてもよく、これにより、例示的なプリント回路基板アセンブリによって実装されるシステムアーキテクチャを拡張するための柔軟性を提供する。
【００１４】
図５を参照すると、少なくとも１つの実施形態では、プリント回路基板は、上述したように、フレキシブルコネクタのフットプリントと一致するランドパターン（例えば、ランドパターン５００）を含む。少なくとも１つの実施形態では、ランドパターンは、フレキシブルコネクタの対応する電気リード線を受け入れるように配置された電気接点（例えば、パッド又は孔）を含む。少なくとも１つの実施形態では、ランドパターン５００は、コネクタ部４０２，４０４にそれぞれ対応する、第１のランドパターン部（例えば、ランドパターン部５０２）及び第２のランドパターン部（例えば、ランドパターン部分５０４）を含む。ランドパターン５００は、対応するコネクタの電気リード線をプリント回路基板上の導体に電気的に結合するのに好適な任意の幾何学的形状及び構成を有してもよいことに留意されたい。
【００１５】
図６を参照すると、プリント回路基板アセンブリ（例えば、プリント回路基板アセンブリ６００）は、統合されたＰＣＩＥ／ハイパートランスポートインタフェースを含むプロセッサ用のソケット（例えば、インタフェース（例えば、インタフェース６０５）を含むソケット６０４）と、メモリスロット（例えば、デュアルインラインメモリモジュールスロット６０６）と、フレキシブルバス（例えば、導電性トレース６１２，６１４，６１６，６１８）及びフレキシブルコネクタ（例えば、コネクタ４００）を含むフレキシブルな拡張スロットとが装着されたプリント回路基板（例えば、プリント回路基板６０２）を含む。少なくとも１つの実施形態では、プリント回路基板アセンブリ６００には、さらに、ソケット６０４内のプロセッサと、コネクタ４００に接続されたコンポーネントとが装着されている。少なくとも１つの実施形態では、導電性トレース（例えば、トレース６１２）は、インタフェース６０５からコネクタ４００への信号を通信するインタフェースのレーンを結合し、導電性トレース（例えば、トレース６１４）は、コネクタ４００からインタフェース６０５への信号を通信するインタフェースのレーンを結合する。回路（例えば、回路６２０）は、プリント回路基板アセンブリ６００の特定の実施形態によって必要とされる型のインタフェースに応じて選択的に設定及び／又は装着されたコンポーネントを含む。少なくとも１つの実施形態では、回路６２０は、導電性トレース部６１２（ａ）と導電性トレース部６１２（ｂ）との間で結合されており、回路６２０には、ＰＣＩＥリンク用のＡＣ結合又はハイパートランスポートリンク用のＤＣ結合を実装するように構成されたスイッチ、コンデンサ、抵抗器及び／又はジャンパ線が装着されている。プリント回路基板６０２の少なくとも１つの実施形態では、導電性トレース６１６，６１８は、コネクタ４００とソケット６０４との間のハイパートランスポートリンクの側波帯信号を結合するために含まれている。したがって、プリント回路基板アセンブリ６００のフレキシブルスロットは、ＰＣＩＥリンク又はハイパートランスポートリンクと一致するコンポーネントを受け入れるように構成されている。すなわち、プリント回路基板アセンブリ６００のフレキシブルスロットは、ＰＣＩＥ又はハイパートランスポートプロトコルの何れかと一致する通信インタフェースに対応するコネクタを受け入れるように構成されている。
【００１６】
図６及び図７を参照すると、プリント回路基板６０２の少なくとも１つの実施形態では、導電性トレース部６１２（ａ），６１２（ｂ）は、１つ以上の回路要素を導電性トレース６１２に結合するための接続点８１２を含む。少なくとも１つの実施形態では、特定の導電性トレース６１２の接続点８１２は、回路要素を導電性トレース部６１２（ａ），６１２（ｂ）にシリアル結合するための間隙によって分離されている。プリント回路基板アセンブリ６００を製造するための技術は、プリント回路基板アセンブリの用の対象通信リンクに応じて、回路（例えば、回路６２０）を導電性トレース部６１２（ａ），６１２（ｂ）に結合することを含む。
【００１７】
図６及び図８Ａを参照すると、少なくとも１つの実施形態では、回路６２０は、導電性トレース６１２と直列に結合するための少なくとも１つのコンデンサを含む。少なくとも１つの実施形態では、回路６２０はコンデンサ９０２を含んでおり、回路６２０は接続点８１２に結合されており、これらによって導電性トレース部６１２（ａ），６１２（ｂ）が静電容量結合されている（すなわち、ＡＣ結合されている）。図８Ｂを参照すると、回路６２０の少なくとも１つの実施形態では、インタフェース６０５はコネクタ４００にＤＣ結合されており、導電性トレース部６１２（ａ），６１２（ｂ）はＤＣ結合されており、抵抗性導体（例えば、ゼロオーム抵抗器９０６）がコンデンサ９０２の代わりに使用されている。
【００１８】
図６及び図９を参照すると、少なくとも１つの実施形態では、回路６２０は、導電性トレース６１２と直列に結合するための１つ以上のアナログスイッチを含む。少なくとも１つの実施形態では、プリント回路基板アセンブリを製造するための技術は、特定のリンク型に応じて導電性トレース部６１２（ａ），６１２（ｂ）を選択的に結合するために、アナログスイッチを使用することを含む。例えば、ＤＣ結合されたリンク用のプリント回路基板６０２を構成するために、スイッチ１００２が閉じられ、スイッチ１００４が開かれ、回路部６１２（ａ），６１２（ｂ）が互いに効果的に抵抗結合される。ＡＣ結合されたリンク用のプリント回路基板６０２を構成するために、スイッチ１００２が開かれ、スイッチ１００４が閉じられ、コンデンサ１００３を使用して、回路部６１２（ａ），６１２（ｂ）が互いに効果的に静電容量結合される。図９の実施形態は例示的のみであって、他の回路要素が、ＡＣ結合及びＤＣ結合されたリンク（例えば、ジャンパ線、ゼロオーム抵抗器、リドライバ又は他の好適な回路要素）のために導電性トレース部６１２（ａ），６１２（ｂ）を結合するように使用されてもよいことに留意されたい。例えば、図１０を参照すると、少なくとも１つの実施形態では、回路６２０は、１つの経路でマザーボードコンデンサ（例えば、コンデンサ１０２４）に接続され、且つ、別の経路で直接接続されている、アナログのデマルチプレクサ／マルチプレクサ回路（例えば、スイッチ１０２０，１０２６）を含む。少なくとも１つの実施形態では、回路６２０は、信号反射を低減又は除去するために、少なくとも１つのリドライバ回路（例えば、リドライバ１０２２）を含む。
【００１９】
プリント回路基板アセンブリ６００の少なくとも１つの実施形態では、ソケット６０４内のプロセッサは、ＰＣＩＥ又はハイパートランスポートによって通信し得る。プロセッサは、任意の好適な技術を使用して、どの型の通信リンクがコネクタ４００に結合されたコンポーネントによって必要とされているかを特定し、それに応じて、プリント回路基板６０２を構成する。例えば、プロセッサは、１つの型のリンクを想定し、そのリンク型用にプリント回路基板６０２を構成してもよい。プロセッサは、予期されない応答（例えば、予期されない電圧レベル）を受信すると、他のリンク型用にプリント回路基板６０２を再構成し、当該他のリンク型を使用してトレーニングする。プリント回路基板アセンブリ６００の少なくとも１つの実施形態では、トレース６１６，６１８は、トレース６１２，６１４内の８つのデータレーンの各々の組のためのクロック信号及び制御信号を含む。少なくとも１つの実施形態では、ソケット６０４内のプロセッサは、ハイパートランスポートモードで出力を上げる。プロセッサは、ＤＣ電圧レベルを検知するために、シングルエンドの制御レーン受信器を使用する。プロセッサは、ＤＣ電圧レベルで駆動されるクロック信号又は制御信号を含む任意のリンクをハイパートランスポートリンクとして初期化する。プロセッサは、クロックレーン及び浮動する制御レーンの両方との任意のリンクをＰＣＩＥリンクとして初期化する。
【００２０】
少なくとも１つの実施形態では、コネクタ４００は、ＰＣＩＥの現在のピン及び／又はハイパートランスポートの現在のピンを含み、これはコネクタ４００に結合されたコンポーネントによって設定され、システムを適切に構成するためのシステムロジックによって検知される。プリント回路基板アセンブリ６００の少なくとも１つの実施形態では、コネクタ４００にプラグ接続されたカードは、コネクタ４００に結合されたコンポーネントによって必要とされる通信リンクの型に基づいてスイッチ１００２及びスイッチ１００４を閉じるために使用される、制御信号（例えば、導電性トレース部６１２（ａ），６１２（ｂ）に含まれない制御信号）を発生させる。
【００２１】
コネクタ４００及び当該コネクタの対応するフットプリントは、任意の好適なプロファイル及び配置（例えば、通常の密度又は高密度）を有してもよいことに留意されたい。コネクタ４００は、第１のコンポーネントを第２のコンポーネントに連結するものとして記載されているが、他の実施形態では、コネクタ４００は、第１のコンポーネントを複数のコンポーネントに結合する。例えば、少なくとも１つの実施形態では、コネクタ４００は、第１のコンポーネントを２つのハイパートランスポートデバイスに結合し、各々が二分の一のバス幅のモードで作動する。少なくとも１つの実施形態では、コネクタ４００は、Ｉ／Ｏ拡張のための複数のＩ／Ｏスロットを提供するトンネルカード又は処理能力拡張若しくはメモリ拡張を提供するための別のプロセッサカードに対して、第１のＨＴコンポーネントを結合する。
【００２２】
回路及び物理的構造が本発明の実施形態を記載する際に概ね推定されている一方で、現代の半導体設計及び製造において、物理的構造及び回路がその後の設計、シミュレーション、試験又は製作段階で使用されるために好適なコンピュータ読取り可能な記述形態で実施されてもよいことがよく理解される。例示的な構成においてディスクリートのコンポーネントとして提示された構造及び機能性は、組み合わされた構造又はコンポーネントとして実装されてもよい。本発明の様々な実施形態は、回路と、回路システムと、関連する方法と、上記の回路、システム及び方法の符号化データ（例えば、ＶＨＳＩＣハードウェア記述言語（ＶＨＤＬ）、ヴェリログ、ＧＤＳＩＩデータ、電子設計交換フォーマット（ＥＤＩＦ）及び／又はガーバーファイル）を有する有形のコンピュータ可読媒体との全てを、本明細書に記載され、且つ、添付された特許請求の範囲に定義されるものとして含むことが想到される。加えて、コンピュータ可読媒体は、本発明を実装するために使用され得る指示及びデータを格納してもよい。指示／データは、ハードウェア、ソフトウェア、ファームウェア又はそれらの組合せに関してもよい。
【００２３】
本明細書に述べられた本発明の記載は例示的であり、以下の特許請求の範囲に記載された本発明の範囲を限定することを意図しない。例えば、本発明は、ＰＣＩＥ及びハイパートランスポートリンクを含む実施形態において記載されているが、当業者は、本明細書での教示が異なる通信リンク標準に対応する他の型のインタフェースと共に利用され得ることを理解するであろう。本明細書に開示された実施形態の変形態様及び改変形態は、本明細書で述べられた記載に基づき、以下の特許請求の範囲に述べられるものとして本発明の範囲及び趣旨から逸脱することなく行われ得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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