(57)【特許請求の範囲】
【請求項１】
所定周波数の入力クロック信号に対して所定の遅延時間を与え、前記入力クロック信号と同一周波数の複数の中間クロック信号を出力する遅延部と、
前記遅延部によって遅延された前記複数の中間クロック信号に応じて遅延して動作し、複数の遅延クロック信号をそれぞれ出力する複数の出力ＩＯと、
前記複数の出力ＩＯの電源ラインへ共通にそれぞれ前記複数の出力ＩＯを動作させるための電力を供給する共通電源と、
前記複数の出力ＩＯの電源ラインとグラウンドライン間にそれぞれ接続され、前記複数の中間クロック信号に応じて遅延して動作する前記複数の出力ＩＯをそれぞれ独立にバイパスする複数のバイパスコンデンサと、を有し、
前記共通電源への負荷を低減させることを特徴とする半導体装置。
【請求項２】
前記出力ＩＯは、極性を反転させた２つの差動クロックペアを出力するオペアンプを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記出力ＩＯは、前記クロック信号をシングル出力するインバータを備えることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記遅延部は、前記複数の中間クロック信号の数をＮとした場合、それぞれの中間クロック信号を前記入力クロック信号の１／２Ｎ周期ずつ遅延させることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記遅延部は、前記複数の中間クロック信号の数をＮとした場合、遅延時間が同一のＮ−１個の遅延素子をカスケード状に接続して構成することで、Ｎ本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記遅延部は、前記複数の中間クロック信号の数をＮとした場合、遅延時間が異なるディレーゲートを並列的に設けることで、Ｎ本のクロック信号に対して所定の遅延時間を与えることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記遅延部は、前記出力ＩＯから出力されるクロック信号がローレベルからハイレベルまたはハイレベルからローレベルに変動する時間分、遅延時間を与えることを特徴とする請求項１記載の半導体装置。
【請求項８】
更に、前記出力ＩＯ毎に前記バイパスコンデンサを近接配置することを特徴とする請求項１記載の半導体装置。
【請求項９】
前記出力ＩＯと前記バイパスコンデンサとの間における抵抗値が小さいことを特徴とする請求項１記載の半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置を備えることを特徴とする電子機器。
【請求項１１】
前記電子機器は、パーソナルコンピュータであることを特徴とする請求項１０記載の電子機器。
【請求項１２】
前記電子機器は、カーナビゲーションシステムであることを特徴とする請求項１１記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する半導体装置、電子機器、及び出力波形歪み改善方法に関する。
【背景技術】
【０００２】
一般に、電子機器では複数のクロック信号が必要とされるため、同一周波数の複数のクロック信号を出力する装置が知られている（特許文献１、２参照）。しかし、周波数が全く同一のクロック信号を複数同時出力すると、電源への負荷が大きくなり、クロック信号の出力波形が歪む要因となる。そこで、図２３に示すように、クロック信号の出力毎に電源を備える方法や、図２４に示すように、クロック信号の出力毎にレギュレータを内蔵する方法などが知られている。これらの方法によれば、クロック信号の出力毎に個別の電源を備えているため、クロック信号の出力波形歪みを改善することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２８０５６号公報
【特許文献２】特開２００２−１７６３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、前記従来技術は、クロック信号の出力波形歪みを改善することができるものの、現実的には採用し難いものであった。例えば、クロック信号の出力毎に電源を備える方法は、電源のピン数に余裕がないと採用することができない。一方、クロック信号の出力毎にレギュレータを内蔵する方法は、回路面積が大きくなるためコストアップにつながるという問題がある。
【０００５】
本発明は前記課題を解決するためになされたものであり、その目的は、簡単な構成でクロック信号の出力波形歪みを改善することのできる半導体装置、電子機器、及び出力波形歪み改善方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の一態様は、所定周波数の入力クロック信号に対して所定の遅延時間を与え、前記入力クロック信号と同一周波数の複数の中間クロック信号を出力する遅延部と、前記遅延部によって遅延された前記複数の中間クロック信号に応じて遅延して動作し、複数の遅延クロック信号をそれぞれ出力する複数の出力ＩＯと、前記複数の出力ＩＯの電源ラインへ共通にそれぞれ前記複数の出力ＩＯを動作させるための電力を供給する共通電源と、前記複数の出力ＩＯの電源ラインとグラウンドライン間にそれぞれ接続され、前記複数の中間クロック信号に応じて遅延して動作する前記複数の出力ＩＯをそれぞれ独立にバイパスする複数のバイパスコンデンサと、を有し、前記共通電源への負荷を低減させる半導体装置を提供することにある。
【０００７】
また、本発明の他の態様は、所定周波数の入力クロック信号を入力して同一周波数の複数のクロック信号を出力する際の出力波形歪み改善方法であって、前記複数のクロック信号に対して所定の遅延時間を与えることで、前記複数のクロック信号に共通の電源への負荷を低減させる出力波形歪み改善方法を提供することにある。
【０００８】
また、本発明の他の態様は、前記半導体装置を備える電子機器を提供することにある。
【発明の効果】
【０００９】
本発明によれば、簡単な構成でクロック信号の出力波形歪みを改善することのできる半導体装置、電子機器、及び出力波形歪み改善方法を提供することが可能である。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態における半導体装置の構成図。
【図２】本発明の実施形態におけるバイパスコンデンサの配置例を示す図。
【図３】本発明の実施形態におけるディレーゲート１個当りの遅延時間の説明図であって、（ａ）１本のクロック信号を出力する場合を示す図、（ｂ）２本のクロック信号を出力する場合を示す図、（ｃ）３本のクロック信号を出力する場合を示す図、（ｄ）４本のクロック信号を出力する場合を示す図。
【図４】本発明の実施形態におけるシミュレーション回路を示す図。
【図５】本発明の実施形態におけるシミュレーション回路を示す図。
【図６】本発明の実施形態における遅延時間が０ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図７】本発明の実施形態における遅延時間が１００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図８】本発明の実施形態における遅延時間が２００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図９】本発明の実施形態における遅延時間が３００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１０】本発明の実施形態における遅延時間が４００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１１】本発明の実施形態における遅延時間が５００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１２】本発明の実施形態における遅延時間が６００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１３】本発明の実施形態における遅延時間が７００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１４】本発明の実施形態における遅延時間が８００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１５】本発明の実施形態における遅延時間が９００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１６】本発明の実施形態における遅延時間が１０００ｐｓｅｃの場合を示す図であって、（ａ）電源電位を示す図、（ｂ）５本の正転クロック信号を示す図、（ｃ）５本の反転クロック信号を示す図。
【図１７】本発明の実施形態における遅延時間の別の決定方法を示す図であって、（ａ）模式的回路図、（ｂ）クロック信号がローレベルからハイレベルに変動する時間Ｔ１の説明図、（ｃ）１００ＭＨｚの３本のクロック信号を出力する場合を示す図。
【図１８】本発明の実施形態におけるバイパスコンデンサの別の配置例を示す図。
【図１９】本発明の実施形態におけるバイパスコンデンサの詳細な配置例を示す図。
【図２０】本発明の実施形態における半導体装置の適用例を示す図であって、（ａ）ＰＣの本体の模式的正面図、（ｂ）ＰＣの本体の模式的背面図、（ｃ）ＰＣの本体側面部の筐体を取り外した状態の模式的斜視図、（ｄ）ＰＣの本体に搭載されているマザーボードの模式的平面図。
【図２１】本発明の実施形態におけるマザーボードの模式的ブロック図。
【図２２】本発明の実施形態における半導体装置の別の適用例を示す図であって、（ａ）カーナビゲーションシステムの模式的正面図、（ｂ）スタンドの模式的正面図、（ｃ）スタンドの模式的側面図、（ｄ）スタンドの模式的背面図。
【図２３】従来の出力波形歪み改善方法の説明図。
【図２４】従来の出力波形歪み改善方法の説明図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００１２】
（半導体装置の構成例）
図１は、本発明の実施形態における半導体装置の構成図である。この半導体装置は、図１に示すように、所定周波数の入力クロック信号ＣＬＫ−Ｉを入力して同一周波数のＮ本のクロック信号ＣＬＫ１〜ＣＬＫＮを出力する装置であり、以下の構成を採用している。
【００１３】
まず、遅延部１は、クロック信号の出力波形歪みを改善するため、複数のクロック信号に対して所定の遅延時間を与えるものである。具体的には、遅延時間が同一のＮ−１個のディレーゲート１＿１，１＿２，…，１＿Ｎ−１をカスケード状に接続して構成される。
【００１４】
入力クロック信号ＣＬＫ−Ｉは、バッファ１３を介してディレーゲート１＿１に入力される。各ディレーゲート１＿１，１＿２，…からの出力は、クロック信号ＣＬＫ２，ＣＬＫ３，…として、後段の各ディレーゲート１＿２，１＿３，…に入力される。
【００１５】
入力クロック信号ＣＬＫ−Ｉ及びクロック信号ＣＬＫ２〜ＣＬＫＮは、各オペアンプ２＿１，２＿２，…，２＿Ｎに入力される。これにより、各オペアンプ２＿１，２＿２，…，２＿Ｎは、極性を反転させた２つの差動クロックペア（正転クロック信号及び反転クロック信号）を各出力端子から出力する。
【００１６】
オペアンプ２＿１，２＿２，…，２＿Ｎの後段には、静電破壊を防止するためのＩＯ部４＿１，４＿２，…，４＿Ｎが設けられている。このＩＯ部４＿１，４＿２，…，４＿Ｎは、具体的には、クロックラインと電源間のダイオードおよびクロックラインとＧＮＤライン間のダイオードである。レギュレータ１１の出力端子にも保護素子であるＩＯ部４−０が設けられている。以下の説明では、オペアンプ２＿１，２＿２，…，２＿ＮとＩＯ部４＿１，４＿２，…，４＿Ｎとを一括して「出力ＩＯ」という場合がある。
【００１７】
（バイパスコンデンサの配置例）
本実施形態では、図１に示すように、出力ＩＯ毎にバイパスコンデンサ３＿１，３＿２，…，３＿Ｎを近接配置するようにしている（後述する）。バイパスコンデンサ３＿１の具体的な配置例を図２に示す。図２において、１４はＰ型ＭＯＳのＦＥＴであり、１５はＮ型ＭＯＳのＦＥＴである。ＦＥＴ１４のゲートとＦＥＴ１５のゲートとが接続され、ＦＥＴ１４のドレインとＦＥＴ１５のドレインとが接続されている。ＦＥＴ１４のソースは電源ライン（Ｖｄｄライン）Ｌ１に接続され、ＦＥＴ１５のソースはＧＮＤライン（Ｖｓｓライン）Ｌ２に接続されている。ＦＥＴ１４とＦＥＴ１５とでインバータを構成している。バイパスコンデンサ３＿１の第１端は電源ラインＬ１に接続され、バイパスコンデンサ３＿１の第２端はＧＮＤラインＬ２に接続されている。バイパスコンデンサ３＿１の容量は任意に設定することが可能である。その他のバイパスコンデンサ３＿２，…，３＿Ｎについても同様である。
【００１８】
図１に示すレギュレータ１１は、具体的にはＬＤＯ（Low Drop Out）である。ＬＤＯの電圧をある程度一定に保つため、外部にバイパスコンデンサ１２を設けている。出力端子に接続されるワイヤには寄生のコイル成分が存在する場合がある。このコイル成分は高速成分を阻害する方向に働くため、バイパスコンデンサはコイル成分がより小さいところに設けるのが好ましい。そこで、本実施形態では、図２に示すように、電源と出力ＩＯとの間であって、かつ出力ＩＯに近い位置にバイパスコンデンサを設けるようにしている。
【００１９】
（遅延動作）
以下、このような半導体装置がクロック信号を遅延させる際の動作を詳しく説明する。
【００２０】
まず、入力クロック信号ＣＬＫ−Ｉは、遅延されることなく２つの差動クロックペアのクロック信号ＣＬＫ１として出力端子から出力されるとともに、ディレーゲート１＿１に入力される。ディレーゲート１＿１に入力された入力クロック信号ＣＬＫ−Ｉは、所定時間（例えば１ｐｓｅｃ）遅延され、クロック信号ＣＬＫ２とされる。このクロック信号ＣＬＫ２は、クロック信号ＣＬＫ１に比較して所定時間遅延していることになる。
【００２１】
次いで、ディレーゲート１＿１で生成されたクロック信号ＣＬＫ２は、２つの差動クロックペアのクロック信号ＣＬＫ２として出力端子から出力されるとともに、ディレーゲート１＿２に入力される。ディレーゲート１＿２に入力されたクロック信号ＣＬＫ２は、更に所定時間遅延され、クロック信号ＣＬＫ３とされる。このクロック信号ＣＬＫ３は、クロック信号ＣＬＫ２に比較して所定時間遅延していることになり、また、クロック信号ＣＬＫ１に比較して所定時間の２倍の時間遅延していることになる。
【００２２】
次いで、ディレーゲート１＿２で生成されたクロック信号ＣＬＫ３は、２つの差動クロックペアのクロック信号ＣＬＫ３として出力端子から出力されるとともに、ディレーゲート１＿３に入力される。ディレーゲート１＿３に入力されたクロック信号ＣＬＫ３は、更に所定時間遅延され、クロック信号ＣＬＫ４とされる。このクロック信号ＣＬＫ４は、クロック信号ＣＬＫ３に比較して所定時間遅延していることになり、また、ＣＬＫ２に比較して所定時間の２倍の時間遅延していることになり、更に、クロック信号ＣＬＫ１に比較して所定時間の３倍の時間遅延していることになる。
【００２３】
以降、後段のディレーゲート１＿４〜１＿Ｎ−１のそれぞれでクロック信号ＣＬＫ４，ＣＬＫ５，…，ＣＬＫＮ−１が順次遅延される。これにより、クロック信号ＣＬＫ１に比較して所定時間の４倍、５倍…、Ｎ−１倍の時間遅延したクロック信号ＣＬＫ５，ＣＬＫ６，…，ＣＬＫＮが各出力端子から出力されることになる。
【００２４】
（遅延時間の決定方法）
次に、遅延時間の決定方法について説明する。ディレーゲート１個当りの遅延時間は、Ｎ本のクロック信号ＣＬＫ１〜ＣＬＫＮを出力する場合、入力クロック信号ＣＬＫ−Ｉの１／２Ｎ周期とするのが好ましい。すなわち、１段目のクロック信号ＣＬＫ１の遅延時間を０として、２段目以降のクロック信号ＣＬＫ２〜ＣＬＫＮをそれぞれ入力クロック信号ＣＬＫ−Ｉの１／２Ｎ周期ずつ遅延させる。以下、この点を図３に従って詳しく説明する。
【００２５】
図３（ａ）は、１本のクロック信号を出力する場合を示している。この場合は、クロック信号を遅延させる必要がないため、説明を省略する。
【００２６】
図３（ｂ）は、２本のクロック信号を出力する場合を示している。この図に示すように、２本のクロック信号を出力する場合は、１段目のクロック信号に比べて２段目のクロック信号を１／（２×２）周期、すなわち１／４周期だけ遅延させる。これにより、１段目のクロック信号が立ち上がった時点を基準にして１／４周期後、２／４周期後、３／４周期後、…のタイミングでいずれかのクロック信号が立ち上がり又は立ち下がることになる。
【００２７】
図３（ｃ）は、３本のクロック信号を出力する場合を示している。この図に示すように、３本のクロック信号を出力する場合は、１段目のクロック信号に比べて２段目のクロック信号を１／（２×３）周期、すなわち１／６周期だけ遅延させる。同様に、２段目のクロック信号に比べて３段目のクロック信号を１／６周期だけ遅延させる。これにより、１段目のクロック信号が立ち上がった時点を基準にして１／６周期後、２／６周期後、３／６周期後、…のタイミングでいずれかのクロック信号が立ち上がり又は立ち下がることになる。
【００２８】
図３（ｄ）は、４本のクロック信号を出力する場合を示している。この図に示すように、４本のクロック信号を出力する場合は、１段目のクロック信号に比べて２段目のクロック信号を１／（２×４）周期、すなわち１／８周期だけ遅延させる。同様に、２段目のクロック信号に比べて３段目のクロック信号を１／８周期だけ遅延させる。更に、３段目のクロック信号に比べて４段目のクロック信号を１／８周期だけ遅延させる。これにより、１段目のクロック信号が立ち上がった時点を基準にして１／８周期後、２／８周期後、３／８周期後、…のタイミングでいずれかのクロック信号が立ち上がり又は立ち下がることになる。
【００２９】
このように、それぞれのクロック信号を１／２Ｎ周期ずつ遅延させれば、各クロック信号の立ち上がり及び立ち下りのタイミングを均等に分散させることができる。その結果、電源への負荷が低減され、クロック信号の出力波形歪みを改善することが可能となる。
【００３０】
（シミュレーションの結果）
次に、シミュレーションの結果を説明する。ここでは、電源への負荷を最も低減させる遅延時間を調べるため、図４及び図５に示す回路を用いてシミュレーションを行った。すなわち、図４に示すように、同一周波数（１００ＭＨｚ）の５本の正転クロック信号ｏｕｔ１〜５と反転クロック信号ｏｕｔ１ｂ〜５ｂを出力し、外部電源でＩＯ電源を全てまかなう場合を例示している。遅延部１としては、図４の左側に示すように、縦に５段に配置した理想電源を用いる。図５に示す回路が各オペアンプ２＿１，２＿２，…，２＿Ｎに相当し、同図の右上にあるＣ３がバイパスコンデンサ３＿１，３＿２，…，３＿Ｎに相当することになる。
【００３１】
図６は、ディレーゲート１個当りの遅延時間を０ｐｓｅｃに設定した場合を示している。図６（ａ）は電源電位、図６（ｂ）は５本の正転クロック信号ｏｕｔ１〜５、図６（ｃ）は５本の反転クロック信号ｏｕｔ１ｂ〜５ｂを示している。図６（ｂ）（ｃ）に示すように、遅延時間が０ｐｓｅｃの場合は、各クロック信号の立ち上がり及び立ち下がりのタイミングが揃ってしまう。そのため、図６（ａ）に示すように、電源電位は大きく変動していることがわかる。
【００３２】
図７は、遅延時間が１００ｐｓｅｃの場合を示している。この図に示すように、遅延時間が１００ｐｓｅｃの場合は、各クロック信号の立ち上がり及び立ち下がりのタイミングが１００ｐｓｅｃずつ遅延している。これにより、僅かではあるが、電源電位の変動の幅が減少している。以降、遅延時間を１００ｐｓｅｃずつ長く設定して電源電位の変動を調べた。それぞれの測定結果を図７から図１６に示す。
【００３３】
これらの図に示すように、遅延時間を長く設定するほど電源電位の変動は小さくなる。そして、図１６に示すように、遅延時間が１０００ｐｓｅｃの場合、電源電位は８００ｍＶ付近でほぼ一定となった。また、ここでは図示していないが、遅延時間を更に１００ｐｓｅｃ長くして１１００ｐｓｅｃに設定すると、遅延時間が１０００ｐｓｅｃの場合に比べて電源電位の変動が大きくなった。すなわち、図４及び図５に示すような回路では、ディレーゲート１個当りの遅延時間を１０００ｐｓｅｃに設定すると、電源への負荷を最も低減させることができる。
【００３４】
なお、ここでは、遅延時間が同一のＮ−１個のディレーゲートをカスケード状に接続することとしているが、本発明はこれに限定されるものではない。すなわち、遅延時間が異なるディレーゲートを並列的に設けたり、または両者を組み合わせたりしてもよい。ディレーゲートに代えて他の遅延素子を用いることもできる。
【００３５】
また、ここでは、Ｎ本のクロック信号に対して所定の遅延時間を与えることとしているが、前記した通り、１段目のクロック信号ＣＬＫ１に対しては遅延時間を与える必要がない。この場合は所定の遅延時間を０と考えることができる。もちろん、１段目のクロック信号ＣＬＫ１に対して２段目以降のクロック信号ＣＬＫ２〜ＣＬＫＮと同様の遅延時間を与えることも可能である。
【００３６】
また、ディレーゲート１個当りの遅延時間は入力クロック信号ＣＬＫ−Ｉの１／２Ｎ周期としているが、必ずしもこの条件を満たす必要はない。すなわち、この遅延時間は、必要に応じて適宜変更することが可能である。
【００３７】
（遅延時間の別の決定方法）
図１７は、遅延時間の別の決定方法を示す図である。ここでは、図１７（ａ）に示すように、クロックＩＣ（本半導体装置）２０が入力クロック信号ＣＬＫ−ＩＮをクロック信号ＣＬＫ＿ＯＵＴとして出力し、このクロック信号ＣＬＫ＿ＯＵＴが駆動すべきデバイス３０に入力されている様子を示している。この場合、クロックＩＣ２０とデバイス３０との間にはＰＣＢ（Printed Circuit Board）パターン等の寄生コンデンサＣ１があり、また、デバイス３０にはゲート容量Ｃ２もある。そのため、図１７（ｂ）のＴ１に示すように、Ｖｄｄから寄生コンデンサＣ１等への充電のため、電源への負荷が大きくなる。この傾向は、同図に点線で示すように、寄生コンデンサＣ１等が大きくなるほど顕著である。そこで、クロック信号ＣＬＫ＿ＯＵＴがローレベルからハイレベル（またはハイレベルからローレベル）に変動する時間Ｔ１分、遅延時間を与えればよい。例えば、図１７（ｃ）は、１００ＭＨｚ（＝１０ｎｓｅｃ周期）の３本のクロック信号ＣＬＫ＿１〜３を出力する場合を示している。この場合、クロック信号ＣＬＫ＿１〜３がローレベルからハイレベルに変動する時間は１ｎｓｅｃであるため、１ｎｓｅｃずつクロック信号ＣＬＫ＿１〜３を遅延させればよい。このように、クロック信号の立ち上がり時間、立ち下り時間による影響を考慮して遅延時間を決定することも可能である。
【００３８】
（バイパスコンデンサの別の配置例）
図１８は、本発明の実施形態におけるバイパスコンデンサの別の配置例を示す図である。出力ＩＯ毎にバイパスコンデンサ３＿１，３＿２，…，３＿Ｎを近接配置する点は、図２を用いて説明した通りである。図２ではインバータを用いた構成を例示したが、図１８ではオペアンプ２＿１を用いた構成を例示している。オペアンプ２＿１の第１端は電源ラインＬ１に接続され、オペアンプ２＿１の第２端はＧＮＤラインＬ２に接続されている。オペアンプ２＿１の後段にはＩＯ部４＿１が設けられ、さらにＰＡＤ５＿１を介して他のデバイスが接続されている。バイパスコンデンサ３＿１の第１端は電源ラインＬ１に接続され、バイパスコンデンサ３＿１の第２端はＧＮＤラインＬ２に接続されている。ここでは、バイパスコンデンサ３＿１に着目して説明しているが、もちろん、その他のバイパスコンデンサ３＿２，…，３＿Ｎについても同様である。このようなバイパスコンデンサの詳細な配置例を図１９に示す。もちろん、図１９中の符号は図１８中の符号に対応している。
【００３９】
既に説明した通り、本実施形態では、出力ＩＯ毎にバイパスコンデンサ３＿１，３＿２，…，３＿Ｎを近接配置することとしている。近接配置とは、出力ＩＯとバイパスコンデンサとの間における抵抗値を小さくすることを意味する。例えば、配線を短くしたり太くしたりすることで、出力ＩＯとバイパスコンデンサとの間における抵抗値を小さくすることができる。
【００４０】
（半導体装置の適用例）
図２０は、本発明の実施形態における半導体装置の適用例を示す図である。具体的には、図２０（ａ）は、ＰＣ（パーソナルコンピュータ）３１の本体の模式的正面図である。図２０（ｂ）は、ＰＣ３１の本体の模式的背面図である。図２０（ｃ）は、ＰＣ３１の本体側面部の筐体を取り外した状態の模式的斜視図である。図２０（ｄ）は、ＰＣ３１の本体に搭載されているマザーボード３２の模式的平面図である。
【００４１】
マザーボード３２には、ＣＰＵやクロックジェネレータ等の各種デバイスが実装されている。本実施形態における半導体装置は、マザーボード３２に実装されているクロックジェネレータに適用することができる。すなわち、図２１に点線矢印で示すように、ＣＰＵ４１は、ＩＯチップ４２、ＳＤカード４３、ＦＰＧＡ（Field Programmable Gate Array）４４、ＰＣＩスロット４５，４６等とＰＣＩ  Ｅｘｐｒｅｓｓにより接続されている。ＰＣＩスロット４５，４６には、ネットワークカード、ＳＣＳＩカード、サウンドカード等が装着される。このような場合、ＣＰＵ４１やＩＯチップ４２等の各種デバイスには、ＰＣＩ  Ｅｘｐｒｅｓｓに定められたクロック信号を入力する必要がある。すなわち、クロックジェネレータ４７は、図２１に実線矢印で示すように、ＣＰＵ４１やＩＯチップ４２等の各種デバイスに同期のとれたクロック信号ＣＬＫ＿ＯＵＴを入力するようになっている。このようなクロックジェネレータ４７に本実施形態における半導体装置を適用すれば、ＣＰＵ４１やＩＯチップ４２等の各種デバイスに出力波形歪みの改善されたクロック信号ＣＬＫ＿ＯＵＴを入力することが可能である。
【００４２】
図２２は、本発明の実施形態における半導体装置の別の適用例を示す図である。具体的には、図２２（ａ）は、カーナビゲーションシステム５０の模式的正面図である。カーナビゲーションシステム５０は、本体５１と付属部品５２とを備えている。本体５１は、スタンド５３に取り付け可能となっている。図２２（ｂ）は、スタンド５３の模式的正面図、図２２（ｃ）は、スタンド５３の模式的側面図、図２２（ｄ）は、スタンド５３の模式的背面図である。このようなカーナビゲーションシステム５０に搭載されているクロックジェネレータにも、本実施形態における半導体装置を適用することができる。具体的な構成は、ＰＣ３１の場合（図２１）と同様である。その他、本実施形態における半導体装置は、医療機器、娯楽機器、エンベデッドシステム等の電子機器に適用することが可能である。
【００４３】
以上のように、本発明の実施形態における半導体装置によれば、複数のクロック信号に対して所定の遅延時間を与えることで、各クロック信号の立ち上がり及び立ち下りのタイミングが分散され、複数のクロック信号に共通の電源への負荷を低減させることができる。すなわち、従来のようにクロック信号の出力毎に個別の電源を備えることなく簡単な構成でクロック信号の出力波形歪みを改善することが可能である。
【００４４】
具体的には、本発明の実施形態における半導体装置は、複数のクロック信号に対して所定の遅延時間を与える遅延部１と、遅延部１によって遅延された複数のクロック信号を出力する出力ＩＯとを備える。これにより、簡単な構成でクロック信号の出力波形歪みを改善することが可能である。
【００４５】
また、出力ＩＯは、極性を反転させた２つの差動クロックペアを出力するオペアンプ２＿１，２＿２，…，２＿Ｎを備える。これにより、正転クロック信号及び反転クロック信号を各出力端子から出力することが可能である。
【００４６】
また、出力ＩＯは、クロック信号をシングル出力するインバータを備えてもよい。すなわち、差動出力だけでなくインバータ出力も有効な手段である。
【００４７】
また、遅延部１は、複数のクロック信号の数をＮとした場合、それぞれのクロック信号を入力クロック信号ＣＬＫ−Ｉの１／２Ｎ周期ずつ遅延させる。これにより、各クロック信号の立ち上がり及び立ち下りのタイミングを均等に分散させることができる。
【００４８】
更に、遅延部１は、複数のクロック信号の数をＮとした場合、遅延時間が同一のＮ−１個のディレーゲート１＿１，１＿２，…，１＿Ｎ−１をカスケード状に接続している。このようにすれば、簡単な構成でＮ本のクロック信号に対して所定の遅延時間を与えることが可能である。
【００４９】
更に、遅延部１は、複数のクロック信号の数をＮとした場合、遅延時間が異なるディレーゲートを並列的に設ける。これにより、Ｎ本のクロック信号に対して所定の遅延時間を与えることができる。
【００５０】
更に、遅延部１は、出力ＩＯから出力されるクロック信号がローレベルからハイレベルまたはハイレベルからローレベルに変動する時間分、遅延時間を与える。これにより、クロック信号の立ち上がり時間、立ち下り時間による影響を考慮して遅延時間を決定することが可能である。
【００５１】
更に、出力ＩＯ毎にバイパスコンデンサ３＿１，３＿２，…，３＿Ｎを近接配置するようにしている。これにより、高速応答を実現することが可能である。
【００５２】
更に、出力ＩＯとバイパスコンデンサ３＿１，３＿２，…，３＿Ｎとの間における抵抗値が小さい。これにより、出力ＩＯ毎にバイパスコンデンサ３＿１，３＿２，…，３＿Ｎを近接配置するとより効果が得られる。
【００５３】
なお、本発明は、半導体装置として実現することができるだけでなく、このような半導体装置が備える特徴的な処理部をステップとする出力波形歪み改善方法として実現したり、それらのステップをコンピュータに実行させるプログラムとして実現したりすることもできる。このようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体やインターネット等の伝送媒体を介して配信することができるのはいうまでもない。
【００５４】
また、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。従って、本発明の技術的範囲は前記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００５５】
本発明の半導体装置及びその出力波形歪み改善方法は、同一周波数の複数のクロック信号を出力することが必要な電子機器に適用可能である。具体的には、パーソナルコンピュータ、カーナビゲーションシステム、医療機器、娯楽機器、エンベデッドシステムに適用可能である。
【符号の説明】
【００５６】
ＣＬＫ１〜ＣＬＫＮ  クロック信号
ＣＬＫ−Ｉ  入力クロック信号
１  遅延部
１＿１，１＿２，…，１＿Ｎ−１  ディレーゲート
２＿１，２＿２，…，２＿Ｎ  出力ＩＯ（オペアンプ）
３＿１，３＿２，…，３＿Ｎ  バイパスコンデンサ
４＿１，４＿２，…，４＿Ｎ  出力ＩＯ（ＩＯ部）
１１  レギュレータ
１２  外部パスコン
１３  バッファ
３１  パーソナルコンピュータ
５０  カーナビゲーションシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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