(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルのアレイであって、
上面を有する第１の導電型の半導体基板と、
前記基板内に前記上面に沿って存在し、各々が行方向に延びる、複数の離間した第２の導電型の第１の領域と、
前記基板内に前記上面に沿って存在し、各々が、関連付けられた１つの第１の領域から、前記行方向に直交する列方向で離間する、複数の離間した第２の導電型の第２の領域と、
各々が、１つの第２の領域とその関連付けられた第１の領域との間に前記列方向で存在する、複数の離間したチャネル領域であって、前記チャネル領域の各々が、第１の部分と第２の部分とを有する、複数の離間したチャネル領域と、
各々が、前記複数のチャネル領域の前記第１の部分の上に該第１の部分から絶縁されて配置された、前記行方向に延びる複数の離間したワード線ゲートであって、前記チャネル領域の各々の前記第１の部分が前記第２の領域に直に隣接する、複数の離間したワード線ゲートと、
各々が、前記チャネル領域の前記第２の部分の上に該第２の部分から絶縁されて配置された、複数の離間した浮遊ゲートと、
各々が、前記複数の浮遊ゲートの上に延びて該浮遊ゲートから絶縁された、前記行方向に延びる複数の離間したカップリングゲートと、
前記行方向に延びる複数の離間した金属ストラッピング線であって、各々の金属ストラッピング線は、１つのカップリングゲートに関連付けられて該カップリングゲートの上に重なっており、第１の行内の１つの金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第１の位置で電気的に接続されており、前記第１の行に直に隣接する行内の１つの金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第２の位置で接続されており、前記第１の位置と前記第２の位置とが同じ列内にない、複数の離間した金属ストラッピング線と、
各々が、１つの第１の領域の上に該第１の領域から絶縁されて配置され、かつ、１つの浮遊ゲート及びカップリングゲートに隣接して該浮遊ゲート及びカップリングゲートから絶縁された、前記行方向に延びる複数の離間した消去ゲートと、
を含むことを特徴とする、アレイ。
【請求項２】
各消去ゲートが、隣接する１つの浮遊ゲートの一部の上に張り出していることを特徴とする、請求項１に記載のアレイ。
【請求項３】
前記第１の位置が互いに２５６列離間しており、かつ、前記第２の位置が互いに２５６列離間していることを特徴とする、請求項１に記載のアレイ。
【請求項４】
前記第１の位置及び前記第２の位置の各々が、互いに１２８列ずれていることを特徴とする、請求項３に記載のアレイ。
【請求項５】
不揮発性メモリセルのアレイであって、
上面を有する第１の導電型の半導体基板と、
前記基板内に前記上面に沿って存在し、各々が行方向に延びる、複数の離間した第２の導電型の第１の領域と、
前記基板内に前記上面に沿って存在し、各々が、関連付けられた１つの第１の領域から、前記行方向に直交する列方向で離間する、複数の離間した第２の導電型の第２の領域と、
各々が、１つの第２の領域とその関連付けられた第１の領域との間に前記列方向で存在する、複数の離間したチャネル領域であって、前記チャネル領域の各々が、第１の部分と第２の部分とを有する、複数の離間したチャネル領域と、
各々が、前記複数のチャネル領域の前記第１の部分の上に該第１の部分から絶縁されて配置された、前記行方向に延びる複数の離間したワード線ゲートであって、前記チャネル領域の各々の前記第１の部分が前記第２の領域に直に隣接する、複数の離間したワード線ゲートと、
各々が、前記チャネル領域の前記第２の部分の上に該第２の部分から絶縁されて配置された、複数の離間した浮遊ゲートと、
各々が、前記複数の浮遊ゲートの上に延びて該浮遊ゲートから絶縁された、前記行方向に延びる複数の離間したカップリングゲートと、
前記行方向に延びる複数の離間した金属ストラッピング線であって、各々の金属ストラッピング線は、１つのカップリングゲートに関連付けられて該カップリングゲートの上に重なっており、第１の交互行内の各々の金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第１の位置で電気的に接続されており、前記第１交互行に直に隣接する第２の交互行内の各々の金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第２の位置で接続されており、前記第１の位置及び前記第２の位置が同じ列内に存在しない、複数の離間した金属ストラッピング線と、
各々が、１つの第１の領域の上に該第１の領域から絶縁されて配置され、かつ、１つの浮遊ゲート及びカップリングゲートに隣接して該浮遊ゲート及びカップリングゲートから絶縁された、前記行方向に延びる複数の離間した消去ゲートと、
を含むことを特徴とする、アレイ。
【請求項６】
各消去ゲートが、隣接する１つの浮遊ゲートの一部の上に張り出していることを特徴とする、請求項５に記載のアレイ。
【請求項７】
前記第１の位置が互いに２５６列離間しており、かつ、前記第２の位置が互いに２５６列離間していることを特徴とする、請求項５に記載のアレイ。
【請求項８】
前記第１の位置及び前記第２の位置の各々が、互いに１２８列ずれていることを特徴とする、請求項７に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各々のセルが浮遊ゲート及びカップリングゲートを有する不揮発性メモリセルのアレイ、並びに該カップリングゲートのための改善されたストラッピング機構に関する。
【背景技術】
【０００２】
電荷を貯蔵するための浮遊ゲートを有する不揮発性メモリセルは、当該分野で周知である。図１を参照すると、従来技術の不揮発性メモリセル１０の断面図が示されている。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を含む。基板１２の表面又はその付近には、Ｎ型などの第２の導電型の第１の領域１４がある。第１の領域１４から離間して、やはり第２の導電型の第２の領域１６がある。第１の領域１４と第２の領域１６との間に、チャネル領域１８がある。ポリシリコンで作られたワード線２０が、チャネル領域１８の第１の部分の上に配置される。ワード線２０は、（二）酸化シリコン層２２でチャネル領域１８から離間されている。ワード線２０に直に隣接するとともにそこから離間して、やはりポリシリコンで作られた浮遊ゲート２４が、チャネル領域１８の第２の部分の上に配置される。浮遊ゲート２４は、典型的にはこれもまた（二）酸化シリコンで作られた別の絶縁層３０によって、チャネル領域１８から隔てられている。カップリングゲート２６もまたポリシリコンで作られており、浮遊ゲート２４の上に別の絶縁層３２で絶縁されて配置されている。浮遊ゲート２４の別の側には、これもまたポリシリコンで作られた消去ゲート２８が離間配置されている。消去ゲート２８は、第２の領域１６の上にそこから絶縁されて配置されている。消去ゲート２８はまた、カップリングゲート２６にも直に隣接しているがそこから離間しており、かつ、カップリングゲート２６の別の側にも隣接している。消去ゲート２８は、浮遊ゲート２４の上にわずかに張り出した部分を有する。メモリセル１０の動作において、浮遊ゲート２４上に貯蔵された電荷（又は浮遊ゲート２４上に電荷が存在しないこと）が、第１の領域１４と第２の領域１６との間の電流の流れを制御する。浮遊ゲート２４が電荷を有しているとき、浮遊ゲート２４はプログラムされる。浮遊ゲート２４が電荷を有していないとき、浮遊ゲート２４は消去される。メモリセル１０は、その開示が参照により全体として本明細書に組み入れられる特許文献１及び特許文献２に詳しく開示されている。
【０００３】
メモリセル１０は、以下のように動作する。プログラミング動作中、電荷が浮遊ゲート２４の上に貯蔵されているとき、パルスの形の第１の正電圧がワード線２０に印加され、ワード線２０の下のチャネル領域１８の部分を導電性にする。第２の正電圧もパルスの形であり、これがカップリングゲート２６に印加される。第３の正電圧もまたパルスの形であり、これが消去ゲート２８に印加される。やはりパルスの形の電圧差が第１の領域１４と第２の領域１６との間に印加される。第１の正電圧、第２の正電圧、第３の正電圧及び電圧差は全て、実質的に同時に印加され、実質的に同時に終了する。第１の領域１４からの電子は、第２の領域１６の正電圧に引き寄せされる。電子が浮遊ゲート２４に近づくにつれて、電子は、カップリングゲート２６及び消去ゲート２８に印加された電圧によって生じる電界の突然の増大を経験し、浮遊ゲート２４上への電荷の注入が生じる。従って、ホットエレクトロン注入機構によってプログラミングが行われる。
【０００４】
消去動作中、電荷が浮遊ゲート２４から除去されるとき、高い正電圧が消去ゲート２８に印加される。接地電圧をカップリングゲート２６及び／又はワード線２０に印加することができる。浮遊ゲート２４上の電荷は、トンネル効果により浮遊ゲート２４と消去ゲート２８との間の絶縁層を通って、消去ゲート２８に引き寄せられる。具体的には、浮遊ゲート２４は、消去ゲート２８に面した尖った先端部を有するように形成することができ、これにより、浮遊ゲート２４からその先端部及び浮遊ゲート２４と消去ゲート２８との間の絶縁層を通って消去ゲート２８に至る電子のファウラー−ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果が促進される。特許文献１及び特許文献２に開示されているように、浮遊ゲート２４の側壁と浮遊ゲート２４の上面との間に尖った縁部又は先端部を有することで、消去動作中に電子が浮遊ゲート２４から消去ゲート２８までより容易にトンネルすることができるようにすることは、有益であり得る。
【０００５】
読み出し動作中、第１の正電圧が、ワード線２０に印加され、ワード線２０の下のチャネル領域１８の部分をターンオンする。第２の正電圧が、カップリングゲート２６に印加される。電圧差が、第１の領域１４と第２の領域１６とに印加される。浮遊ゲート２４がプログラミングされたものである場合、すなわち浮遊ゲート２４が電子を貯蔵している場合、カップリングゲート２６に印加された第２の正電圧は、浮遊ゲート２４上に貯蔵された負電子に打ち勝つことができないので、浮遊ゲート２４の下のチャネル領域１８の部分は非導電性のままである。従って、第１の領域１４と第２の領域１６との間には電流が全く流れないか又は最小量の電流しか流れないことになる。しかし、浮遊ゲート２４がプログラミングされていない場合、すなわち浮遊ゲート２４が中性のままであるか又はことによると幾らかの正孔すら貯蔵している場合、カップリングゲート２６に印加された第２の正電圧は、浮遊ゲート２４の下のチャネル領域１８の部分を導電性にさせることができる。従って、電流が第１の領域１４と第２の領域１６との間に流れることになる。
【０００６】
従来技術において、メモリセル１０は、アレイ５０を形成する複数の行及び列で配置される。図２を参照すると、従来技術のメモリセル１０のアレイ５０の平面図が示されている。複数のメモリセル１０は、第１の領域１４及びそれに関連付けられた第２の領域１６並びにそれらの間のチャネル領域１８によって定められる各々のメモリセル１０が列方向に延びるように、配置される。さらに、各々のワード線２０は、異なる列内の複数のメモリセル１０を接続して行方向に延びている。それに加えて、各々のカップリングゲート２６もまた、異なる列内の複数のメモリセル１０を接続して行方向に延びている。さらに、消去ゲート２８は、行方向に延びており、各列内のメモリセル１０の対によって共有されている。最後に、第２の領域１６は、異なる列内の複数のメモリセル１０を接続して行方向に延びている。
【０００７】
さらに、従来技術のアレイ５０において、カップリングゲート２６はストラップされる。ストラップは、各々のカップリングゲート２６の上に重なるとともにそこから絶縁された金属ゲート線（図２には示されていないが、カップリングゲート２６の上方に置かれている）から成る。周期的に、コンタクト５２が、金属ゲート線を関連付けられたカップリングゲート２６に電気的に接続する。従来技術において、コンタクト５２は、図２に示すように、メモリセル１０の各行に対して１２８列毎に作られる。コンタクト５２又はストラッピング点の作製は、潜在的なプロセスマージンの問題を生じさせる可能性がある。具体的には、コンタクト５２は同じ位置（たとえ異なる行だとしても列方向に）に配置され、コンタクト５２の最小分離５４が小さくなる（コンタクト５２は消去ゲート２８とは異なる面内にあるので、コンタクト５２による消去ゲート２８上への侵入はないことに留意されたい）。コンタクト５２間の最小分離５４が小さくなることで、プロセスマージンが小さくなること、すなわちプロセスの逸脱に対する誤差限界の低減が生じかねない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７，８６８，３７５号明細書
【特許文献２】米国特許第６，７４７，３１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
それゆえ、本発明の１つの目的は、プロセスマージンを大きくすることである。
【課題を解決するための手段】
【００１０】
従って、本発明において、不揮発性メモリセルのアレイは、上面を有する第１の導電型の半導体基板を有する。複数の離間した第２の導電型の第１の領域が、基板内に上面に沿って存在する。各々の第１の領域は、行方向に延びている。第２の導電型の複数の離間した第２の領域が、基板内に上面に沿って存在する。各々の第２の領域は、関連付けられた第１の領域から、行方向と直交する列方向で離間する。チャネル領域が、各々の第２の領域とその関連付けられた第１の領域との間に列方向で定められる。各チャネル領域は、第１の部分と第２の部分とを有する。複数の離間したワード線ゲートが、行方向に延びている。各々のワード線ゲートは、チャネル領域の第１の部分の上に該第１の部分から絶縁されて配置され、チャネル領域の各々の第１の部分は、第２の領域に直に隣接する。複数の離間した浮遊ゲートが、チャネル領域の第２の部分の上に該第２の部分から絶縁されて配置される。複数の離間したカップリングゲートが行方向に延びており、各々のカップリングゲートは、複数の浮遊ゲートの上に延びて該浮遊ゲートから絶縁されている。複数の離間した金属ストラッピング線が行方向に延びており、各々の金属ストラッピング線はカップリングゲートに関連付けられて該カップリングゲートの上に重なっている。第１の金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第１の位置で接続されて第１の行内にある。第２の金属ストラッピング線は、関連付けられた下に重なるカップリングゲートに複数の第２の位置で接続されて第１の行に直に隣接する行内にある。第１の位置と第２の位置とは、同じ列内にない。複数の離間した消去ゲートが行方向に延びており、各々の消去ゲートは、第１の領域の上に該第１の領域から絶縁されて配置され、浮遊ゲート及びカップリングゲートに隣接して該浮遊ゲート及びカップリングゲートから絶縁されている。
【図面の簡単な説明】
【００１１】
【図１】従来技術の不揮発性メモリセルの断面図である。
【図２】カップリングゲートのストラッピングを有する従来技術のメモリセルのアレイの平面図である。
【図３】カップリングゲートの改善されたストラッピングを有する本発明のメモリセルのアレイの平面図である。
【発明を実施するための形態】
【００１２】
図３を参照すると、本発明のメモリセル１０のアレイ１００の平面図が示されている。各々のメモリセル１０は、図１に示して上述した通りである。メモリセル１０は、カップリングゲート２６のストラッピング以外は、図２に示して上述したのと同様の方式で接続されている。従って、複数のメモリセル１０は、第１の領域１４及びその関連付けられた第２の領域１６並びにそれらの間のチャネル領域１８によって定められる各々のメモリセル１０が列方向に延びるように、配置される。さらに、各々のワード線２０は、異なる列内の複数のメモリセル１０を接続して行方向に延びている。それに加えて、各々のカップリングゲート２６もまた、異なる列内の複数のメモリセル１０を接続して行方向に延びている。さらに、消去ゲート２８は、行方向に延びておち、各列内のメモリセル１０の対によって共有されている。最後に、第２の領域１６は、異なる列内の複数のメモリセル１０を接続して行方向に延びている。
【００１３】
しかしながら、カップリングゲート２６のストラッピングは以下の通りである。ストラップは、各々のカップリングゲート２６の上に重なるとともにそこから絶縁された金属ゲート線（図３には示されていないが、カップリングゲート２６の上方に置かれている）から成る。行０に関して、コンタクト５２は、列ライン１２８及び列ライン３８４において、すなわち２５６列毎に周期的であるが列１２８から開始して、金属ゲート線を関連付けられたカップリングゲート２６に電気的に接続する。行１に関して、コンタクト５２は、列ライン２５６及び列ライン５１２において、すなわち２５６列毎に周期的であるが列２５６から開始して、金属ゲート線を関連付けられたカップリングゲート２６に電気的に接続する。従って、列０及び１のストラッピングは、同じ周期性を有するが、互いに１２８列ずれている。列２に関して、ストラッピングは、列０のストラッピングと同じであり、すなわち列ライン１２８及び列ライン３８４で、すなわち２５６列毎に周期的に、ストラッピングする。列３の場合、ストラッピングは列１のストラッピングと同じであり、すなわち列ライン２５６及び列ライン５１２で、すなわち２５６列毎に周期的に、ストラッピングする。
【００１４】
本発明によるストラッピングの利点は、図３を参照すると分かる。図３から分かるように、ストラップされているコンタクト５２に最も近い構造部は、距離１５４で隔てられたカップリングゲート２６である。メモリセル１０がさらにスケール変更されると（すなわちサイズが縮小されると）、従来技術のアレイ５０（図２に示すような）のコンタクト５２間の距離５４は、ますます短くなり、プロセスマージン誤差をもたらしかねない。対照的に、コンタクト５２を千鳥状に配置することで、すなわちコンタクト５２が同じ列内に存在しないようにそれらを千鳥状にすることで、コンタクト５２と最も近い構造部との間の距離１５４をより長くすることができ、そのことにより、メモリセル１０がスケール変更されたときのプロセスマージン誤差の余地をより大きくすることができる
【００１５】
アレイ１００は、制御ゲート２６のストラップを２５６列毎のコンタクト５２で作製するように記載されているが、コンタクト５２の周期性は変更することができる。しかしながら、周期性を高めること、すなわちコンタクト５２間の間隔を狭めることは、ポリシリコン制御ゲート２６に供給される信号／電力の抵抗率を小さくするので望ましいが、ストラッピングの周期性を高めるという不利益がある。具体的には、ストラップ効率は、
＝（ワード線に平行な幅方向で全てのストラップが占める面積）／（ワード線に平行な幅方向でビット線が占める面積）＊１００
として定義される。
【００１６】
プロセスノードを例えば７０ｎｍとすると、従来技術のアレイ５０のストラッピング効率を、１２８列毎のストラッピングで求めると、１５．５２％であった。しかしながら、本発明のアレイ１００では、同じプロセスノードにおいて、同じメモリセル１０サイズで、すなわち２５６列毎のストラッピングで、ストラッピング効率を求めると、やはり１５．５２％であった。しかしながら、ストラッピングの周期性は低くなるとはいえ、カップリングゲート２８の抵抗率の上昇に対する耐性（ｔｏｌｅｒａｎｃｅ）は許容できることが見いだされた。これは、カップリングゲート２８が、読出し（浮遊ゲート２４の貯蔵状態を補償するため）中及びプログラム中に電圧を供給するためにのみ機能し、カップリングゲート２８に流入する又はカップリングゲート２８から流出する電流は必要ないことによる。
【００１７】
列内で互いに直に隣接するコンタクトの内の一方を除去することにより、制御ゲートストラップの上部及び下部の間により広い空間が作り出され、それにより、ワード線ポリシリコンのエッチングのためのプロセスウインドウが改善される。結果として、ストラップの高さは変化するが、ワード線方向に沿ったストラップ幅は変化しない。
【００１８】
上記のことから、プロセスマージンを高める、改善されたカップリングゲート・ストラッピングを有する不揮発性メモリセルのアレイが開示されていることが分かる。
【符号の説明】
【００１９】
１０：メモリセル
１２：半導体基板
１４：第１の領域
１６：第２の領域
１８：チャネル領域
２０：ワード線
２２、３０、３２：絶縁層
２４：浮遊ゲート
２６：カップリングゲート（制御ゲート）
２８：消去ゲート
５０、１００：アレイ
【図１】
0005934379.tif 000002
【図２】
0005934379.tif 000003
【図３】
0005934379.tif 000004