(57)【特許請求の範囲】
【請求項１】
スイッチモード電力変換器を制御するための方法であって、
誤差電圧を生成するために、前記スイッチモード電力変換器の電力段からの出力電圧と基準電圧との差分を生成することと、
比較器出力信号を生成するために、前記誤差電圧と前記基準電圧との合計電圧を前記スイッチモード電力変換器の制御器内の推定電圧と比較することと、
前記比較器出力信号からゲート駆動信号を生成すること、前記推定電圧は前記制御器内で生成され、前記ゲート駆動信号に基づく、と、
前記制御器から、前記制御器の出力に結合された前記電力段の少なくとも１のゲートドライバに前記ゲート駆動信号を伝達することと、
前記推定電圧を生成するために前記制御器内の前記ゲート駆動信号をフィルタ処理すること、前記ゲート駆動信号を前記フィルタ処理することは前記推定電圧を生成するために低域フィルタで前記ゲート駆動信号をフィルタ処理することを備え、ここにおいて、前記推定電圧は前記電力段からの出力電圧と実質的に同一である、と、
を具備する、上記方法。
【請求項２】
請求項１の方法において、前記誤差電圧を増幅することをさらに具備し、
前記誤差電圧は前記電力段からの電圧出力と前記基準電圧との間の差を具備する、
上記方法。
【請求項３】
請求項１の方法において、前記ゲート駆動信号を生成するために前記比較器出力信号を反転させること、
をさらに具備する。
【請求項４】
請求項１に記載の方法において、前記合計電圧を生成するために前記誤差電圧と前記基準電圧とを合計すること、
をさらに具備する。
【請求項５】
請求項１に記載の方法において、前記ゲート駆動信号を前記フィルタ処理することが、低域ＲＣフィルタを用いて前記ゲート駆動信号をフィルタ処理すること、
を具備する。
【請求項６】
請求項２に記載の方法において、誤差電圧を前記増幅することが、電力段からの電圧出力と時間変動する基準電圧との間の差を備える誤差電圧を増幅すること、
を具備する。
【請求項７】
請求項１に記載の方法において、合計電圧を前記比較することが、前記比較器出力信号を生成するために、前記誤差電圧と時間変動する基準電圧との合計を備える前記合計電圧を前記推定電圧と比較すること、
を具備する。
【請求項８】
電力変換器であって、
電力段の出力電圧を受信するように構成された制御器を具備し、前記電力段に結合された出力を有する前記制御器が、
誤差電圧を生成するために前記出力電圧と基準電圧との差分を生成するための加算器と、
推定電圧、および前記基準電圧と前記誤差電圧との合計電圧を受け取り、比較器電圧信号を出力するための比較器と、
前記電力段の少なくとも１つのゲートドライバに結合され、前記制御器から、前記電力段の前記少なくとも１つのゲートドライバに伝達されるゲート駆動信号をフィルタ処理し、前記比較器電圧信号に基づいて前記推定電圧を生成する、ここで、前記推定電圧は前記制御器内で生成され前記ゲート駆動信号に基づく、ように構成されたフィルタ、前記ゲート駆動信号をフィルタ処理するように構成される前記フィルタは、前記推定電圧を生成するように低域フィルタで前記ゲート駆動信号をフィルタ処理するようにさらに構成され、ここにおいて、前記推定電圧は前記電力段からの電力出力と実質的に同一である、と、
を具備する、
上記電力変換器。
【請求項９】
請求項８に記載の電力変換器において、前記比較器に結合された出力を有しおよび前記誤差電圧を増幅するように構成された増幅器をさらに具備し、
前記誤差電圧は前記出力電圧と前記基準電圧との間の差を具備する、
上記電力変換器。
【請求項１０】
請求項８に記載の電力変換器において、前記ゲート駆動信号を生成するために前記比較器の出力に結合されたインバータをさらに具備する。
【請求項１１】
請求項８に記載の電力変換器において、前記フィルタが低域ＲＣフィルタを具備する。
【請求項１２】
請求項８に記載の電力変換器において、前記制御器が、前記合計電圧を生成するために前記誤差電圧と前記基準電圧とを合計するための加算器をさらに具備する。
【請求項１３】
請求項８に記載の電力変換器において、前記基準電圧が時間変動する信号を具備する。
【請求項１４】
請求項８に記載の電力変換器において、前記制御器が前記電力段の１次エミュレータを具備し、前記電力段が２次のシステムである。
【請求項１５】
請求項８に記載の電力変換器において、前記フィルタが低域ＲＣフィルタを具備する。
【請求項１６】
スイッチモード電力変換器を構成するデバイスであって、
誤差電圧を生成するために、前記スイッチモード電力変換器の電力段からの電圧出力と基準電圧との差分を生成するための手段と、
比較器出力信号を生成するために、前記誤差電圧と前記基準電圧との合計電圧を前記スイッチモード電力変換器の制御器内の推定電圧と比較するための手段と、
前記比較器出力信号からゲート駆動信号を生成するための手段、前記推定電圧は前記制御器内で生成され、前記ゲート駆動信号に基づく、と、
前記制御器から前記制御器の出力に結合された前記電力段の少なくとも１のゲートドライバに前記ゲート駆動信号を伝達するための手段、と
前記推定電圧を生成するために、前記制御器内の前記ゲート駆動信号をフィルタ処理するための手段、前記ゲート駆動信号を前記フィルタ処理するための手段は前記推定電圧を生成するために低域フィルタで前記ゲート駆動信号をフィルタ処理するための手段を備え、ここにおいて、前記推定電圧は前記電力段からの電圧出力と実質的に同一である、と、
を具備する、上記デバイス。
【請求項１７】
請求項１６に記載のデバイスにおいて、前記誤差電圧を増幅するための手段をさらに具備し、
前記誤差電圧が、前記電力段からの電圧出力と前記基準電圧との間の差を具備する、
上記デバイス。
【請求項１８】
請求項１６に記載のデバイスにおいて、ゲート駆動信号を生成するために前記比較器出力信号を反転させるための手段をさらに具備する。
【請求項１９】
請求項１６に記載のデバイスにおいて、増幅された誤差電圧と前記基準電圧との合計を具備する前記電圧を推定電圧と比較するための前記手段が、前記比較器出力信号を生成するために、増幅された誤差電圧と時間変動する基準電圧との合計を備える電圧を推定電圧と比較するための手段を具備する。
【請求項２０】
請求項１に記載の方法において、前記スイッチモード電力変換器のスイッチング周波数を決定するように、前記比較器出力信号を遅延させることを、さらに具備する。
【請求項２１】
請求項８に記載の電力変換器において、前記電力変換器のスイッチング周波数を決定するための、前記比較器の出力に結合された入力を有するプログラマブル・ディレイラインを、さらに具備する。
【請求項２２】
請求項１６に記載のデバイスにおいて、前記スイッチモード電力変換器のスイッチング周波数を決定するように、前記比較器出力信号を遅延させるための手段を、さらに具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電源に関し、より詳細には、スイッチモード電源の制御器に関係するシステム、デバイス、および方法に関する。
【背景技術】
【０００２】
スイッチモード電源制御器に関しては、負荷過渡事象（load transient）からの速い回復と、出力フィルタサイズの最小化と、単純な実装とが基本的に重要である。これらの問題は、わずかなワットから数百ワットまでの電力を消費する、モバイルデバイス、コンシューマーエレクトロニクス、および多数の他のアプリケーションに供給する低電力大容量システムでは特に重要である。従来のヒステリシス実装形態では、大電流ストレス、ならびに、過度に大きいエネルギー慣性によって生じる安定性に関連した問題を受ける。さらに、時間最適な制御器は応答の改善をもたらすが、そのようなシステムの実装に必要なハードウェアは、ターゲットにされるコスト敏感なシステムに関しては過度に高価である。結果として、線形の制御法則を実装するパルス幅変調（ＰＷＭ）制御器は、著しくより遅い動的応答を示し、結果として著しく大きいフィルタ処理の構成要素を必要とするにもかかわらず、主として使用されている。
【０００３】
電源の制御に関係する質を向上した方法、システム、およびデバイスの要求が存在する。
【図面の簡単な説明】
【０００４】
【図１】スイッチモード電源のブロック図。
【図２Ａ】スイッチモード電源内の従来の制御器を示す図。
【図２Ｂ】スイッチモード電源内の従来の制御器を示す図。
【図３】本発明の例示的な実施形態による、制御器に結合された変換器を示す図。
【図４】本発明の例示的な実施形態による、制御器を示す図。
【図５】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図６】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図７】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図８】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図９】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図１０】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図１１】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図１２】本発明の例示的な実施形態による、制御器に結合されたバック電力段（buck power stage）に関連する波形を示す図。
【図１３】本発明の例示的な実施形態による、制御器に関連するさらなる波形を示す図。
【図１４】時間誤差を示す図。
【図１５】本発明の例示的な実施形態による、制御器に結合された別の変換器を示す図。
【図１６】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図１７】本発明の例示的な実施形態による、制御器のシミュレーション結果を示す図。
【図１８Ａ】４ビットシフトレジスタに基づく擬似ランダムデータ生成器を示す図。
【図１８Ｂ】ディレイラインを示す図。
【図１９Ａ】定常状態における従来の変換器に関連する波形を示す図。
【図１９Ｂ】従来の変換器の入力電流のスペクトルを描くプロット。
【図２０Ａ】繰返し負荷過渡事象の下での従来の変換器に関連する波形を示す図。
【図２０Ｂ】従来の変換器の入力電流のスペクトルを描くプロット。
【図２１Ａ】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図２１Ｂ】本発明の例示的な実施形態による、制御器の入力電流のスペクトルを描くプロット。
【図２２Ａ】本発明の例示的な実施形態による、制御器に関連するさらなる波形を示す図。
【図２２Ｂ】本発明の例示的な実施形態による、制御器の入力電流のスペクトルを描くプロット。
【図２３】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図２４】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図２５】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図２６】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図２７】本発明の例示的な実施形態による、制御器に関連する波形を示す図。
【図２８】比較器の回路図。
【図２９】本発明の例示的な実施形態による、制御器に関連するさらなる波形を示す図。
【図３０】本発明の例示的な実施形態による、制御器に関連するさらなる波形を示す図。
【図３１】本発明の例示的な実施形態による、制御器に関連するさらなる波形を示す図。
【図３２】本発明の例示的な実施形態による、制御器に関連するさらなる波形を示す図。
【図３３】本発明の例示的な実施形態による、制御器のオンチップ実装形態のブロック図。
【図３４】本発明の例示的な実施形態による、別の方法を示すフローチャート。
【発明を実施するための形態】
【０００５】
添付の図面と関連して以下で明らかにされる詳細な説明は、本発明の例示的な実施形態を説明することを意図し、本発明が実施され得る唯一の実施形態を表すことを意図しない。本件開示全体にわたって使用する「例示的」という用語は、「例、事例、または例示として役に立つこと」を意味し、必ずしも他の例示的な実施形態よりも好ましいまたは有利であると解釈すべきではない。詳細な説明は、本発明の例示的な実施形態の完全な理解を与える目的のための具体的な詳細を含む。本発明の例示的な実施形態はこれらの具体的な詳細なしに実施され得ることは当業者には明らかである。いくつかの事例では、ここで提示される例示的な実施形態の新規性を不明瞭にすることを避けるために、よく知られている構造およびデバイスがブロック図の形式で示される。
【０００６】
図１は、電力段１０２と制御器１０４とを含む従来のスイッチモード電源（ＳＭＰＳ：switch-mode power supply）１００を図示する。当業者によって理解されるように、スイッチモード電源に関しては、負荷過渡事象からの速い回復と、出力フィルタサイズの最小化と、単純な制御器実装とが基本的に重要である。これらの問題は、モバイルデバイス、コンシューマーエレクトロニクス、およびわずかなワットから数百ワットまでの電力を消費する多数の他のアプリケーションに供給する低電力、大容量システムにおいて特に重要である。
【０００７】
線形比例積分（ＰＩ）または比例積分微分（ＰＩＤ）制御の法則を実装する、主に使用されている電圧モードパルス幅変調（ＰＷＭ）制御器の代替として、過渡応答が改善された制御器を開発するための多数の解決策が提案されている。すなわち、様々なヒステリシスおよび時間最適による制御器のアーキテクチャ、実相の簡略化および負荷過渡応答時間の改善となる、が各々報告されている。ヒステリシス制御器は、少数の構成要素を用いて速い過渡応答を得るためのハードウェア効率的な解決策であることがわかっている。そのような制御器の実現には、通常、ヒステリシスによる比較器、および、場合によっては、周波数調整のための追加の回路が必要とされ、そしてそれはしきい値変化またはサンプリングレートの変化を通して行われることができる。従来のヒステリシス実装形態の主要な欠点は、半導体のスイッチとフィルタ処理構成要素との過剰設計を必要とする過度に大きい電流ストレス、ならびに、過度に大きいエネルギー慣性によって生じる安定性に関連した問題である。
【０００８】
さらに、一回のオンオフ・スイッチング動作における定常状態の達成（すなわち、速い回復時間）を期待して近接時間最適な制御器が提案されている。初期に、時間最適なシステムがアナログの解決策として開発され、それは２次のスイッチング面（すなわち、幾何学的な制御原理）を使用しており、そしてそれはスライディングモード制御にも関係し得る、た。スイッチング面ベースの制御器は、制御対象（すなわち、スイッチング電力変換器）の（状態値の可能な組合せに従う）１つまたは複数の状態変数のための経路を定義し、それに応じて、状態を経路に従わせる。１次のスイッチング面制御器の最も単純な例はヒステリシス制御器であり、そしてそこでは出力電圧の状態が比較器の基準値によって規定される。２次のシステムでは、出力電圧に加えて、インダクタ電流もしばしば制御される。制御されるインダクタ電流は、直接測定されるか、あるいは出力キャパシタ電流または電圧を測定することによって推定される。
【０００９】
２次のスイッチング面ベースの制御器は、何年も前に提案されたが、広く採用されていない。このことは、大部分は、それらの実装に必要なアルゴリズムが複雑であり、それが制御器をアナログの実現に適さないものとしており、それが低電力ｄｃ−ｄｃ変換器において優勢である、ことに起因する。低電力ｄｃ−ｄｃ変換器のデジタル制御における最近の進歩は、スイッチング面ベースの制御器のプロトタイプの開発が可能とし、ほぼ時間最適な応答となった。同進歩は、キャパシタ電荷平衡原理に基づく、時間最適な応答を得るための代替制御アルゴリズムの開発を可能とした。
【００１０】
さらに、提示された時間最適な制御器は、応答の改善をもたらす（すなわち、出力フィルタサイズを大幅に低減する）こととなったが、低電力ｄｃ−ｄｃシステムでは広く採用されていない。そのようなシステムの実装に必要なハードウェアは、ターゲットにされるコストに敏感なシステムに関しては過度に高価である。結果として、図２に示されるパルス幅変調（ＰＷＭ）制御器１０６および１０８と同様のＰＷＭ制御器が依然として主に使用されている。それらは著しくより遅い動的応答を示し、結果として、著しく大きいフィルタ処理構成要素（すなわち、パワーインダクタＬおよび出力キャパシタＣ）を必要とするが、ＰＷＭ制御器は、それらの実装が簡単であるためにより望ましい解決策である。
【００１１】
ここで説明される、本発明の様々な例示的な実施形態は、スイッチモード電源内の制御のためのシステム、デバイス、および方法に関する。本発明の実施形態は、多くの電力変換トポロジー、ならびに信号の非線形のまたはスイッチモードの増幅に適用可能であることに留意されたい。ここで説明される例示的な実施形態は、過渡応答時間を改善する（すなわち、システムダイナミクスを改善する）ハードウェアの効率的な制御解決策を提供し得る。例示的な実施形態による制御器は、電圧モードのＰＷＭの実現またはＤ級増幅に必要とされるハードウェアに匹敵するかまたはそれよりも一層単純なハードウェアを用いて実装され得る。さらに、例示的な実施形態は、ＳＭＰＳ電磁干渉（ＥＭＩ）を低減することができ、それは多数の雑音敏感アプリケーションにおいて極めて重要な特徴であり得る
図３は、本発明の例示的な実施形態による、制御器３０２と電力段３０１とを含むデバイス３００を図示する。ここでは１ビット制御器と呼ばれる制御器３０２は、加算器３０４と、増幅器３０６と、加算器３０８と、比較器３１０と、プログラマブル・ディレイライン（ｄｅｌａｙ  ｌｉｎｅ）ディレイライン３１２と、インバータ３１４と、低域フィルタ３１６とを含む。例として、低域フィルタ３１６は１次低域フィルタを備え得る。電力段３０１は、入力電圧Ｖｂａｔｔと、インダクタＬと、キャパシタＣと、負荷３１８と、第１のトランジスタＭＳ（すなわち、メインスイッチ（main switch））と、第２のトランジスタＳＲ（同期整流器（synchronous rectifier））と、ゲートドライバ３２０および３２２と、出力電圧Ｖｏｕｔとを備える。
【００１２】
図３に図示されるように、加算器３０４は、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの各々を受信し、それに応答して、誤差信号Ｅ（ｔ）を出力するように構成される。増幅器３０６は、誤差信号Ｅ（ｔ）を増幅するように構成され、誤差信号Ｅ（ｔ）は、次いで加算器３０８によって受信される。増幅器３０６はデバイス３０１内の誤差を低減し得ることに留意されたい。誤差がアプリケーションによって許容できる場合、増幅器３０６は省略され得る（すなわち、利得は１に等しい）ことに留意されたい。加算器３０８はまた、基準電圧Ｖｒｅｆを受信し、それに応答して、電圧Ｖｃｍｐを出力し、電圧Ｖｃｍｐは比較器３１０の反転入力に与えられる。比較器３１０の非反転入力は、低域フィルタ３１６から出力された推定電圧Ｖｅｓｔを受け取るように構成される。比較器３１０から出力された信号ｂ（ｔ）はプログラマブルディレイライン・ディレイライン３１２に与えられ、プログラマブル・ディレイラインディレイライン３１２の出力はインバータ３１４に与えられる。インバータ３１４は信号δ（ｔ）を伝達するように構成され、信号δ（ｔ）は低域フィルタ３１６によって受けとられる。
【００１３】
プログラマブルディレイライン・ディレイライン３１２と、インバータ３１４と、比較器３１０と、フィルタ３１６とは、電力段のエミュレータ３１３を形成し、定常状態では、フィルタ３１６の出力における信号（すなわち、Vest）は出力電圧Ｖoutと実質的に同じであることに留意されたい。エミュレータ３１３と電力段３０１、この場合、２次のシステムである、との間の１つの差異は、エミュレータ３１３が低次のダイナミクスを有し、推定された電圧Ｖest、そして、結果として、所望の基準電圧Ｖrefでの出力電圧Ｖoutの調整の簡略化が可能になることである。本回路のこの部分の異なる実装は、項の組合せを表す最後の等式が一貫している（すなわち、１つの項が反転した信号との比較の他の入力に加算され得る、など）限り、達成され得る。この実装形態では、推定電圧Ｖestは、所望の出力電圧と実質的に同様であり、それは比較器３１０とディレイラインディレイライン３１２とからなるループによってそのレベルに保たれる。基準電圧と推定器出力電圧と変換器出力電圧との異なる比は、変数を適切にスケーリングすることによって取得され得る。ディレイラインディレイライン３１２は、比較器がトリガするレイテンシ、結果として、ループの発振周波数（すなわち、変換器のスイッチング周波数）を決定するように構成され得る。
【００１４】
さらに、インバータ３１４から出力された信号δ（ｔ）は、比較器３１０の出力ｂ（ｔ）と実質的に同じデューティレシオと、エミュレータ３１３にフィードフォワードを与える入力電圧Ｖbattに等しい振幅とを有することに留意されたい。例示的な一実施形態によれば、信号δ（ｔ）の波形は、電力段３０１のスイッチング電圧Ｖswと実質的に同様である。信号δ（ｔ）の波形は、エミュレータ３１３と、出力電圧Ｖｏｕｔの擾乱の両方の影響を受け得る。定常状態では（すなわち、ＶｏｕｔとＶｒｅｆとの間の差が実質的に０であるとき）、信号δ（ｔ）のデューティレシオは完全にエミュレータ３１３によって決定される。負荷過渡事象、および出力電圧Ｖoutの値を変化させる他の擾乱の間に、デューティレシオ信号δ（ｔ）はまた、誤差信号Ｅ（ｔ）の影響を受け得、それは所望の基準電圧Ｖrefと出力電圧Ｖoutの実効値との間の差を表す。非０誤差が発生するとすぐに、誤差信号Ｅ（ｔ）は増幅され、比較器の反転入力３１０に加算される。その結果、補償器のレイテンシ、それは従来の制御器では存在しうる、は、積分動作により、除去されることができ、信号δ（ｔ）のデューティレシオが影響を受け、擾乱に対する実質的に瞬時の反応（すなわち、出力電圧の速い回復）が達成される。必要ではないが、ディレイラインディレイライン３１２は制御器３０２の自励発振周波数を微調整することに留意されたい。さらに、制御器３０２は、単極システムを備具備することができ、それは本質的に安定であることに留意されたい。当業者なら諒解するように、制御器３０２は、補償器を含むシステムよりも高速であり得る。
【００１５】
図４は、制御器３５２を図示すし、それは図３に示される制御器３０２の１つの企図された実装形態である。図４に図示されるように、制御器３５２は、抵抗器ＲｆおよびキャパシタＣｆを備えるフィルタ（すなわち、低域フィルタ３１６）と、第１の増幅器３５４と、第２の増幅器３５６とを備える。制御器３５２はさらに、インバータ３１４に結合された出力を有するプログラマブル・ディレイライン３１２を含む。その上、出力電圧Ｖoutと基準電圧Ｖrefとは第１の増幅器３５４に結合されることができ、インバータ３１４の出力は電力段（たとえば、電力段３０１）のゲートドライバに与えられることができる。制御器３５２はさらに、増幅の手段３５４を含むことができ、それは図示のように、あるいは他の手段で演算増幅器を用いて実装されることができ、および、増幅が必要でない場合、単に比較器３５６の加算入力であり得る。非限定的な例として、抵抗器Ｒｆは１Ｋオーム抵抗を備え得、抵抗Ｒ２は１Ｍオーム抵抗を備え得、抵抗Ｒ３は１００Ｋオーム抵抗を備え得、キャパシタＣｆは２ｎＦキャパシタを備え得る。
【００１６】
上記で説明されたように、定常状態における制御器３０２の動作は、ＲＣフィルタ３１６とともに電力段のエミュレータ３１３を形成するデジタルプログラマブルディレイライン３１２を備えたフィードフォワード調整発振器によって調整され得る。
【００１７】
デバイス３００のモデル（図示せず）のシミュレーション結果、ここにおいて電力段３０１のインダクタＬが０．３μＨを備え、電力段３０１のキャパシタＣが４．７μＦを備える、が図６〜図１０に示されている。図３、図４、および図５に関して、波形３６２はフィルタ３１６のキャパシタＣｆにおける電圧を表し、波形３６４は信号δ（ｔ）を表し、波形３６６は入力電圧Ｖbattを表す。低域フィルタの出力（すなわち、Ｖest）、それは信号３６２によって示される、は、スイッチングノードにおける平均電圧（すなわち、電圧Ｖswt）はもちろん出力電圧Ｖｏｕｔを近似する値を有することに留意されたい。
【００１８】
図６〜図９は、いくつかの様々な出力キャパシタおよび入力電圧値についての制御器３０２の負荷過渡応答を示し、ここにおいて入力電圧Ｖbattが出力電圧Ｖoutよりもわずかに高い場合を含んでおり、インダクタスルーレートを極めて小さくしている。特に、図７は、１Ａと３Ａとの間の負荷の変動と、４．７μＦの電力段出力キャパシタ（すなわち、キャパシタＣ）の値に関する、６Ｖ〜２Ｖバック変換器（buck converter）のシミュレーション結果を図示する。図３、図４、および図７に関して、波形３６８は出力電圧Ｖoutを表し、波形３７０はインダクタＬにおける電流を表し、波形３７２は信号δ（ｔ）を表す。
【００１９】
図７は、０．６８Ａと２．６８Ａとの間の負荷の変動と、２２μＦの電力段出力キャパシタ（すなわち、キャパシタＣ）の値に関する、６Ｖ〜０．９Ｖバック変換器のシミュレーション結果を図示する。図３、図４、および図７に関して、波形３７４は出力電圧Ｖoutを表し、波形３７６はインダクタＬにおける電流を表し、波形３７８は信号δ（ｔ）を表し、波形３８０は入力電圧Ｖbattを表す。図８は、２Ｖと１．５Ｖとの間のステップ入力電圧変化に関するバック変換器のシミュレーション結果を図示する。図３、図４、および図８に関して、波形３８２は出力電圧Ｖoutを表し、波形３８４はインダクタＬにおける電流を表し、波形３８６は信号δ（ｔ）を表し、波形３８８は入力電圧Ｖbattを表す。図９は、３Ｖと６Ｖとの間の線形入力電圧変化に関するバック変換器のシミュレーション結果を図示する。図３、図４、および図９に関して、波形３９０は出力電圧Ｖoutを表し、波形３９２はインダクタＬにおける電流を表し、波形３９４は信号δ（ｔ）を表し、波形３９６は入力電圧Ｖbattを表す。図１０は、不足電圧状態を含む、０．５Ｖと６Ｖとの間の入力電圧Ｖbatt変動に関する０．９Ｖバック変換器のシミュレーション結果を図示する。図１０に関して、波形３９８は出力電圧Ｖoutを表し、波形４００はインダクタＬにおける電流を表し、波形４０２は信号δ（ｔ）を表し、波形４０４は入力電圧Ｖbattを表す。
【００２０】
過渡事象中に、増幅器３０６は、比較器３１０の非反転入力を実質的に瞬時に変化させ、制御器３０２の実質的に即時の動作と、過渡事象の抑制とを引き起し得る。当業者なら諒解するように、制御器３０２は、単一のオンオフのスイッチング動作を通して定常状態に回復し得る。図示の過渡応答は、他のプロキシマル時間最適解決策の過渡応答に匹敵し、著しい電流オーバーシュート、それはヒステリシス実装形態では存在し得る、を有しないことに留意されたい。図８〜図１０に図示されたシミュレーションの結果は、制御器３０２が入力電圧Ｖbattに関する擾乱を迅速に補償することが可能であることを実証する。これらのシミュレーションはさらに、制御器３０２が短期間にわたって入力電圧Ｖbattが出力電圧Ｖｏｕｔを下回る不足電圧状態から回復することが可能であることを示している。
【００２１】
次に、電力段３０１内の構成要素の選択について説明する。電力段の構成要素の選択に関係する以下の説明は一例として与えられ、例示的な実施形態は任意の好適な構成要素を備え得ることに留意されたい。デバイス３００に関して、電流および電圧のオーバーシュートは電力段３０１の物理的な制約に依存し得ることに留意されたい。したがって、電力段の構成要素の選択は、適切なシステム設計と、フィルタ処理の構成要素の全体的なサイズを最小限に抑えることと、半導体およびフィルタ構成要素に対するストレスを制限することとのために重要であり得る。この選択は、エネルギー平衡の基準に基づき、ここで最大出力電圧偏差と最大電流ストレス（すなわち、最大インダクタ電流の差異）が設計制約として取られる。この分析の初期ポイントとして、キャパシタＣの最大許容電圧偏差中のエネルギー損失Ｅcの量が次式によって与えられ、
【数１】
0005960246.tif 000002
ここで、ｖhおよびｖlは、それぞれ最大および最小許容出力電圧（すなわち、出力電圧Ｖout）値である。
【００２２】
負荷過渡事象中に、インダクタＬから同じ量のエネルギーを与えることによってキャパシタＣでの電圧が回復され、したがって、エネルギー平衡方程式は次のようになり、
【数２】
0005960246.tif 000003
ここで、ｉhおよびｉlは、それぞれインダクタＬを通る最大電流および最小電流として定義される。
【００２３】
たとえば、６Ｖ〜２Ｖバック変換器に関して、重いから軽いへの負荷過渡事象中に２Ａの最大値負荷変動と１５０ｍＶのオーバーシュートに対して、インダクタＬが０．３μＨに等しい値を有し、キャパシタＣが３．９μＦに等しい値を有する場合、所与の制約に対する性能が向上し得る。
【００２４】
次に、フィルタ３１６の構成要素の選択と、制御器３０２のディレイライン３１２の伝搬時間について説明する。フィルタ構成要素の選択とディレイライン３１２の伝搬時間とに関係する以下の説明は一例として与えるものであり、例示的な実施形態は任意の好適な構成要素を備え得ることに留意されたい。変換器３０２の定常状態動作を調整するフィードバックループがエミュレータ３１３の周りで閉じられているので、フィードバックループのパラメータが変換器３０２のスイッチング周波数を規定し得ることに留意されたい。エミュレータ３１３の動作の分析を簡略化するために、当業者によって理解されるように、小リップル近似とシステム線形化とを適用する。変換器３００のスイッチング周波数ｆsw＝１／Ｔswは、図４のキャパシタＣｆ上のリップルが次式のように無視できるほどフィルタ３１６のコーナー周波数（すなわち、ｆRC＝１／（２πＲＣf））より著しく高い（たとえば、ｆsw＞１０ｆRC）と仮定する。
【数３】
0005960246.tif 000004
【００２５】
そのような仮定の下で、定常状態におけるエミュレータ３１３の波形は、図１１に示された波形で近似され得る。各スイッチング間隔は部分に分割され得、ここでＴ+は、フィルタ３１６における電圧が、信号δ（ｔ）の低から高への遷移の後に比較器３１０のしきい値に達するのに必要な時間であり、Ｔdはディレイライン３１２の伝搬時間であり、Ｔ-は、フィルタ３１６における電圧が、信号δ（ｔ）の高から低への遷移の後にしきい値に達するのに必要な時間間隔である。
【００２６】
波形を見、スイッチング間隔の両方の部分のキャパシタリップルに関する式を等しくすることによって、Ｔ+およびＴ-時間間隔、結果として、発振周期を以下のように計算し得る。
【数４】
0005960246.tif 000005
【数５】
0005960246.tif 000006
【００２７】
式（４）と式（５）を組み合わせることにより、Ｔ+間隔の式が与えられる。
【数６】
0005960246.tif 000007
【００２８】
その上、ターンオン時間ｔon＝ＤＴswであり、ただし、Ｄは信号δのデューティレシオであり、
【数７】
0005960246.tif 000008
ここにおいて、デバイス３００のスイッチング期間Ｔswは以下のように定義される。
【数８】
0005960246.tif 000009
【００２９】
これらの式は、重要なタイミング間隔が回路パラメータにどのように依存するかを示し、ディレイライン３１２の伝搬時間を変化させることによってデバイス３００のスイッチング周波数が変更され得ることを証明している。
【００３０】
一例として、次に、最適利得の計算について説明する。デバイス３００の最適利得を計算するために、時間領域の解析がエネルギー平衡の原理と組み合わせられる。これは、設計者が、過渡事象中の回復時間およびピーク／最小インダクタ電流、または、等価的に、最大出力電圧偏差を設定することを可能にする多段階の手順を備え得る。利得計算の手順は以下のように記述され得る。第１のステップにおいて、負荷過渡事象の大きさと、ピーク電流制限と、過渡事象のタイプとに基づいて、メインスイッチのオンまたはオフ時間の変動が次式のように計算され、
【数９】
0005960246.tif 000010
ここで、ΔｉLは、過渡事象中のインダクタＬを通る電流の初期値とピーク／谷値との間の差であり、ｖLは、その期間中のインダクタＬの両端間の電圧である。ピークインダクタ値は、インダクタコアの飽和が回避されるように選択され得る。
【００３１】
第２のステップにおいて、前に定義された時間変動を生じるために必要とされる推定器の比較器電圧Ｖcmp（図３および図４参照）の変化の量が計算される。この計算は、上記で説明された線形近似を採用することによって実行される。図３および図１１に関して、波形４０６は出力電圧Ｖoutを表し、波形４０８はフィルタ３１６における電流を表し、波形４１０は信号δ（ｔ）を表す。図１２を参照すると、比較器電圧の必要とされる変化（すなわち、推定器のキャパシタＣｆの両端間の変化）は次式のようになることに留意されたく、
【数１０】
0005960246.tif 000011
ここで、ＶRは抵抗Ｒ１の両端間の電圧である。式（９）と式（１０）を組み合わせることによって、以下の式が得られ得る。
【数１１】
0005960246.tif 000012
【００３２】
式１１は、ひとつのオン／オフスイッチング動作においてΔｉLのインダクタ電流の変化を達成するために必要なフィルタ３１６のキャパシタＣｆの電圧の必要とされる変化を示す。別のステップでは、誤差増幅器３０６の利得が、キャパシタＣｆの電圧偏差と出力電圧Ｖｏｕｔとの比として計算される。したがって、以下のようになり、
【数１２】
0005960246.tif 000013
ここで、Δｖoutは出力電圧偏差である。図１３の理想的な過渡的な電力段３０１、制御器３０２、およびＲＣフィルタ３１６の波形が観測され得る。図３および図１２に関して、波形４１２は出力電圧Ｖoutを表し、波形４１４はインダクタＬを通る電流を表し、波形４１６は負荷３１８を通る電流を表し、波形４１８は比較器３１０の反転入力における電圧を表し、波形４２０は比較器３１０の非反転入力における電圧を表し、波形４２２は信号δ（ｔ）を表す。
【００３３】
負荷変動Δｉloadによる出力電圧偏差は、３つの成分、すなわち、出力キャパシタＣの等価直列抵抗を通る電流による初期降下（すなわち、Ｒesrｉc）と、増幅器３０６と比較器３１０との遅延された動作による降下（すなわち、Δｖout1）と、電力段３１０の遅延された反応によって生じる偏差（すなわち、Δｖout2）とを備えることがわかる。しかしながら、ここで説明されるように、キャパシタ電流が０に回復すると、抵抗Ｒesrによって生じた電圧降下はやがて消え、最後の２つの成分のみが電荷平衡ベースの利得選択に影響を及ぼす。Δｖout1は次式のように計算され得、
【数１３】
0005960246.tif 000014
ここで、Ｔdcmpは、増幅器３０６と比較器３１０との合成された遅延である。
【００３４】
第２の成分は次式のように計算され得、
【数１４】
0005960246.tif 000015
ここで、Ｔcnは、インダクタ電流が初期値から新しい負荷値に変化するために必要とする時間間隔である。バック変換器における軽いから重いへの負荷変動では、この時間間隔は以下のようになる。
【数１５】
0005960246.tif 000016
【００３５】
この間隔の終わりに、出力電圧誤差Ｅ（ｔ）（図３および図４）は、比較器３１０の非反転入力と同様に最大である。この時点で、キャパシタＣにおける電流は実質的に０であり、結果として、Ｒesrｉcは電圧降下に影響を及ぼさないことに留意されたい。式（１３）と式（１４）を組み合わせることによって以下のような最大電圧降下の式が得られ得る。
【数１６】
0005960246.tif 000017
【００３６】
メインスイッチの早期のトリガリングを防ぐために、この誤差の増幅された値は、上記のステップ２において計算される偏差以上である必要がある。したがって、以下のようになる。
【数１７】
0005960246.tif 000018
【００３７】
図１２の波形はまた、インダクタＬのピーク電流が、負荷３１８を通る最大電流よりも大きいことを示しており、それはディレイライン３１２によって生じる、スイッチング動作Ｔdにおける余分の遅延の存在に帰する。この式はまた、利得Ａを増加させることによって、推定器３１３の時定数が低減されることができ、場合によっては完全オンチップ実装が可能になることを示す。
【００３８】
上記で説明されたように、制御器３０２の動作は、出力電圧谷／ピーク点において、タイムインスタント（ｔｉｍｅ  ｉｎｓｔａｎｔ）比較器３１０がトリガされるように選択される。代替的に、谷点での代わりに、利得ＲＣｆ積は、トリガリングポイントにおいて最大許容電流偏差ΔｉLが達せられるように選択され得る。一般に、最大電流に基づく選択は、電圧偏差を低減しないが、場合によっては、回復時間が短くなり得る。
【００３９】
図１３は、ＬＣ定数とＲＣf定数との間の潜在的な不整合の影響を図示すし、ここで、パラメータの初期選択は谷点のトリガリングに基づいている。。説明を簡単にするために、負荷過渡事象に対する初期応答中に、ディレイライン３１２の伝搬時間が０に低減され、利得Ａ＝１であると仮定する。
【００４０】
図３および図１３に関して、波形４２４は出力電圧Ｖｏｕｔを表し、波形４２６は誤差電圧Ｅ（ｔ）を表し、波形４２８は、負荷３１８を通る電流を表し、波形４３０は、インダクタＬを通る電流を表す。図１３において、Ｒesrは出力キャパシタＣの等価抵抗であり、ΔＩloadは負荷ステップ値であり、ｍRCはＲＣfエミュレータ電圧誤差の勾配であり、ｔvpは、インダクタと負荷電流とが同じであるトリガリングポイントに達するのに必要とされる理想的な時間であり、ｔvp*は、谷点に達するのに必要とされる実際の推定器時間であり、Δｔvpは、これらの２つの時間の間の差（すなわち、トリガリングにおける遅延／進みの値）である。
【００４１】
この時間不整合の結果、トリガリングポイントにおいて、インダクタ電流と負荷電流とが同じでなくなり、Δｉvp差が生じる。この影響は、以下の数学的解析を通して定量化される。過渡事象中の出力電圧ＶoutのＡＣ値は次式によって与えられ、
【数１８】
0005960246.tif 000019
ここにおいて、出力電圧Ｖoutに関する以下の式を得るために式（１８）が計算される。
【数１９】
0005960246.tif 000020
ここにおいて、Ｖrefは基準ｄｃ電圧であり、ｖinはデバイス３００の入力電圧であり、ｉcはキャパシタ電流（−ｉLoad（ｔ）−ｉL（ｔ））である。
【００４２】
ＲＣエミュレータ回路電圧は次式によって与えられ、
【数２０】
0005960246.tif 000021
ここにおいて、Ｒｆはエミュレータ抵抗であり、Ｃｆはそれのキャパシタンスである。
【００４３】
（１９）と（２０）とを等しくすることによって、トリガリングポイントに達する（すなわち、ここで出力電圧とエミュレータ電圧とが交差する）のに必要とされる時間が導出されることができ、それは以下の式で示されるとおりである。
【数２１】
0005960246.tif 000022
【００４４】
他方、図１３を見ることによって計算される、谷点に達するのに必要とされる理想的な時間は以下のようになる。
【数２２】
0005960246.tif 000023
【００４５】
理想的な整合、すなわち、ｔvp*がｔvpに等しい場合、次式によってＲＣf積も与えられることができ、
【数２３】
0005960246.tif 000024
所与の負荷のステップに関する理想的なＲＣf定数が示される。
【００４６】
利得が考慮に入れられる場合、この式は次式のようになる。
【数２４】
0005960246.tif 000025
【００４７】
上記の解析は、入力電圧Ｖｉｎ／Ｖｂａｔｔ、負荷ステップ値、または出力キャパシタンスにおける変化が、準最適なＲＣエミュレータ応答をもたらし得ることを示す。この依存性は、２０μＦ出力キャパシタ（すなわち、キャパシタＣ）と、予想される２Ａ負荷ステップ値とを備える、５Ｖ〜１Ｖバック変換器に関するトリガリング時間遅延の誤差を示す図１４に定量化されている。トリガリング遅延を通して誤差を表現することにより、所与の動作条件とインダクタンス値とに関して計算されるべきｉL＝ｉloadポイントにおけるトリガリングの場合と比較して電流オーバーシュートを計算することが可能になることに留意されたい。
【００４８】
制御器３０２の自然の動作は、かなりの程度まで、トリガリングポイントの極端な誤差を補償することに留意されたい。これについては、図１２の波形を見ることによって説明され得る。増幅された誤差信号曲線の凸形性質により、利得および推定器電圧勾配の大きい範囲について、最適時間に近い応答が生じる。
【００４９】
理想的には、無損失スイッチング変換器が制御されるとき、エミュレータ波形は、スイッチング変換器の波形とほぼ同じである。しかしながら、実際には、信号δ（ｔ）のデューティ比の同じ値に関するスイッチング損失および伝導損失により、エミュレータ３１３および電力段３０１は、わずかに異なる電圧を生成する。損失は、通常、変換器のＤＣ出力電圧を低域フィルタのＤＣ出力電圧よりも小さくさせ、結果として、図３の差動増幅器３０６の入力においてゼロではない誤差を生じる。２つの電圧の間の差は次式のようになり、
【数２５】
0005960246.tif 000026
ここにおいて、Ａは差動増幅器の利得であり、Ｖerrは誤差信号の定常状態値である。
【００５０】
この誤差を定量化し、動作条件に対するそれの依存性について説明するために、スイッチング構成要素の損失を含む非理想なスイッチングバック変換器のＤＣモデルと、フィルタ３１６（すなわち、理想的なＤＣ変換器）のＤＣモデルとが比較され得る。電力段３０１とフィルタ３１６の両方に与えられる同じデューティ比に関して、フィルタ３１６は、次式だけより大きい出力電圧を生成することがわかる。
【数２６】
0005960246.tif 000027
【００５１】
たとえば、約１００ｍΩのＲon抵抗を有するスイッチャが使用され、増幅器利得Ａが１０である場合、２．５Ａの出力電流（０．９Ｖ出力のための７８％効率の変換器）では、電圧調整におけるオフセットは、この誤差により、約２５ｍＶである。
【００５２】
前に説明された調整誤差は、出力負荷電流の概算推定のためと同じく、電圧ドループ（ｄｒｏｏｐ）技法を通して出力キャパシタＣのサイズをさらに最小限に抑えるために、利用され得る。電圧ドループ技法では、出力電圧は、すべての動作条件について一定値に保たれるとは限らない。代わりに、より重い負荷では、電圧は重いから軽い負荷過渡事象中により大きいオーバーシュートが可能になる基準よりも少し低くなるように設定される。同様に、より軽い負荷に関して、出力電圧は図１２に示されるように増加される。電圧ドループ技法の利用は、ピークインダクタ電流が低減し、出力フィルタサイズをさらに最小限に抑えることもわかる。
【００５３】
差動増幅器（すなわち、増幅器３０６および加算器３０４）の利得を調整することによって、ここにおいて固有の電圧ドループ特徴が達成され得ることに留意されたい。さらに、差動増幅器の出力における電圧差を測定して、出力負荷値の概算推定を取得することができる。電圧ドループが適用可能でない場合に関して、半導体損失、結果として定常状態誤差の影響を最小限に抑えるために、図３のデバイス３００は図１５に示されるように修正され得る。
【００５４】
図１５を参照すると、本発明の例示的な実施形態による、制御器５０２と、（たとえば、バック変換器の）電力段３０１とを含むデバイス５００が図示されている。制御器５０２は、加算器３０４と、増幅器３０６と、加算器３０８と、比較器３１０と、プログラマブル・ディレイライン３１２と、インバータ３１４と、低域フィルタ３１６とを含む。
【００５５】
制御器３０２とは対照的に、制御器５０２のフィルタ３１６は、スイッチングノード５０５から直接供給される。これは、電力段ＬＣフィルタとエミュレータのフィルタ３１６との入力に同じ電圧を与える。その結果、電圧調整に対する半導体損失の影響は除去される。ｖout（ｔ）とｖest（ｔ）のｄｃ値との間の唯一の不一致は、電力段フィルタ（すなわち、インダクタＬおよびキャパシタＣ）の損失により生じ得、これは、一般に、半導体損失よりも著しく小さく、フィルタレスオーディオ増幅器の場合のように、無視され得る。言い換えれば、制御器５０２は、スイッチング電圧（すなわち、Ｖsw）の平均値をＶestと比較する。
【００５６】
制御器５０２は、モデル（図示せず）を使用してシミュレートされ、制御器３０２のモデルと比較される。制御器５０２に関して、６０ｍΩの等価な半導体損失と４０ｍΩフィルタ損失とを備える変換器が使用された。シミュレーションの結果が図１６および図１７に示されている。図３および図１６に関して、波形５６０は出力電圧Ｖｏｕｔを表し、波形５６２はインダクタＬを通る電流を表し、波形５６４は信号δ（ｔ）を表す。図１５および図１７に関して、波形５６６は出力電圧Ｖｏｕｔを表し、波形５６８はインダクタＬを通る電流を表し、波形５７０は信号δ（ｔ）を表す。提案された修正（すなわち、制御器５０２）は、制御器３０２と比較して電圧誤差を低減し、したがって、調整が著しく改善されることに留意されたい。
【００５７】
提示された制御器アーキテクチャは、固定周波数における変換器の動作によって生じる電磁インターフェース（ＥＭＩ）の低減のための特徴の簡単な実装を可能にする。前の分析では、バック変換器のスイッチング周波数が次式のようになることが示され、
【数２７】
0005960246.tif 000028
ここにおいて、図３のデバイス３００に関して、Ｖbattは供給電圧であり、Ｖrefは出力電圧基準であり、Ｔdはディレイラインの伝搬時間である。この式は、変換器のスイッチング周波数が、あらかじめ定義されたパターンに従ってディレイラインの伝搬時間を変化させることによって調整され得ることを示している。より重要なことに、このシステムでは、バック変換器のデューティ比はディレイラインの伝搬時間に依存せず、結果として、スイッチングレートよりも遅いかまたはそれに等しいレートである伝搬時間のどんな変化も、電圧調整を維持するために使用され得るいかなる補正動作をも必要とせず、それにより、雑音低減技法の実装が著しく簡略化される。図１１に関して、すべての電流波形が直線形であるので、Ｔdのどんな増加も、Ｔ+およびＴ-間隔、結果として、変換器の全部のスイッチング期間と同じくトランジスタオンタイム、の比例増加をもたらす。
【００５８】
次に、例示的な実施形態による、ＥＭＩ低減技法の実装について説明する。スイッチング周波数を中心とするスペクトル拡散を生じるために、図１８Ａに図示されている擬似ランダムデータ生成器５７２のような、擬似ランダムデータ生成器が利用され、したがって、元のディレイラインが、図１８Ｂのディレイライン５７４に示されるように修正される。当業者なら諒解するように、データ生成器５７２は、各スイッチングサイクルにおいて長さ（すなわち、ディレイライン５７４の伝搬時間）を動的に変更するために使用される擬似ランダム数列を生成する。ＥＭＩ低減システムの動作を検証するためにデータ生成器５７２のモデル（図示せず）が使用された。ＥＭＩ低減システムの動作を検証するために使用されたデータ生成器のモデルのシミュレーション結果が図１９Ａ〜図２２Ｂに示されている。擬似乱数生成以外の他の技法が時間遅延（すなわち、周波数）を変化させ、ＥＭＩ低減を得るために使用され得ることに留意されたい。たとえば、シグマデルタ変調および他のよく知られている技法が使用され得る。
【００５９】
図１９Ａおよび図１９Ｂは、定常状態における従来の制御器の動作を図示する。図１９Ａに関して、波形５７８は出力電圧Ｖｏｕｔを表し、波形５８０はインダクタＬを通る電流を表し、波形５８２はスイッチング周波数を表す。図１９Ｂに関して、波形５８４は入力電流のスペクトルを表す。図２０Ａおよび図２０Ｂは、負荷過渡周波数が１２５ｋＨｚに等しい繰返し負荷過渡事象の下での従来の制御器の動作を図示する。図２０Ａに関して、波形５８６は出力電圧Ｖｏｕｔを表し、波形５８８はインダクタＬを通る電流を表し、波形５９０はスイッチング周波数を表す。図２０Ｂに関して、波形５９２は入力電流のスペクトルを表す。図２１Ａおよび図２１Ｂは、拡散スペクトル生成器が定常状態にある、本発明の例示的な実施形態による制御器の動作を図示する。図２１Ａに関して、波形５９４は出力電圧Ｖｏｕｔを表し、波形５９６はインダクタＬを通る電流を表し、波形５９８はスイッチング周波数を表す。図２１Ｂに関して、波形６００は入力電流のスペクトルを表す。図２２Ａおよび図２２Ｂは、１２５ｋＨｚの繰返し負荷をもつ、本発明の例示的な実施形態による拡散スペクトル生成器を備えた制御器の動作を図示する。図２２Ａに関して、波形６０２は出力電圧Ｖｏｕｔを表し、波形６０４はインダクタＬを通る電流を表し、波形６０６はスイッチング周波数を表す。図２２Ｂに関して、波形６０８は入力電流のスペクトルを表す。
【００６０】
図１９Ａ〜図２２Ｂに描かれた波形は、擬似ランダムデータ生成器５７２が大きいスペクトル成分を著しく低減し得ることを証明していることに留意されたい。変動する負荷の下で、速い制御器動作により、信号のスペクトルも影響を受けることもまたわかる。
【００６１】
制御器３０２および５０２の動作を検証し、実際の実装問題を分析するために、図３の制御器３０２と図１５の制御器５０２とに基づいて、個別構成要素を使用して実験的プロトタイプが構築された。さらに、制御器と（インダクタおよびキャパシタなしの）電力段とはまた、０．１３μｍプロセスで設計された。以下のサブセクションで説明されるように、個別実装はシステムの実現可能性を証明した。同時に、個別実装が著しくスイッチング周波数を制限しおよび／またはシステムの過渡性能に影響を及ぼすことを示した。
【００６２】
デバイス３００および５００の安定した定常状態動作を確認する実験結果が図２３および図２４に示されている。３つの異なる入力電圧の動作が図２３に示されている。図２３に関して、信号６１０、６１２、および６１４は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および２Ｖの入力電圧のための負荷ステップ信号を表す。さらに、信号６１６、６１８、および６２０は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および３Ｖの入力電圧のための負荷ステップ信号を表す。その上、信号６２２、６２４、および６２６は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および４Ｖの入力電圧のための負荷ステップ信号を表す。結果は、最小遅延の場合について提示され、スイッチング周波数、遅延要素の伝搬時間、および定常状態動作条件の間の関係について記述することの妥当性を確証する。
【００６３】
図２４は、遅延セルの伝搬時間が「オンラインで」変化するときのシステムの動作を示す。図２４に関して、信号６２８、６３０、および６３２は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および周波数変化信号を表す。本システムは、周波数変動に基づいてＥＭＩ緩和方法の実装を可能にするスイッチング周波数を瞬時に変化させることが可能であり、ことがわかる。これは上記で説明された。
【００６４】
実験的プロトタイプ、これはデバイス３００および５００に基づき、最大スイッチング周波数（すなわち最小伝搬時間）で動作する、の動的応答試験が図２５および図２６に示されている。図２５に関して、信号６３４、６３６、および６３８は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および０．０Ａ〜０．５Ａの負荷電流変動のための負荷ステップ信号を表す。さらに、信号６４０、６４２、および６４４は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および０．０Ａ〜１．０Ａの負荷電流変動のための負荷ステップ信号を表す。その上、信号６４６、６４８、および６５０は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および０．０Ａ〜２．０Ａの負荷電流変動のための負荷ステップ信号を表す。図２６に関して、信号６５２、６５４、および６５６は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および０．５Ａ〜０．０Ａの負荷電流変動のための負荷ステップ信号を表す。さらに、信号６５８、６６０、および６６２は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および１．０Ａ〜０．０Ａの負荷電流変動のための負荷ステップ信号を表す。その上、信号６６４、６６６、および６６８は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、および２．０Ａ〜０．０Ａの負荷電流変動のための負荷ステップ信号を表す。応答は、広範囲の入力電圧値にわたって、ならびに異なる負荷過渡事象について試験した。０〜０．５Ａおよび０．５Ａ〜１Ａでは、本システムは２未満のスイッチングサイクルで回復し、しかし、制御器の反応は図においてかろうじてそれと分かる、ことに気づくであろう。これらの波形は、実際に、電流または過大ストレスをもたらさない極めて正確な制御器の動作を確証している。これについては、次式のように、制御器が電流を所与の負荷ステップ値だけ増加させるのに必要な理想的なｔon時間を計算することによって説明され得る。
【数２８】
0005960246.tif 000029
【００６５】
所与の動作条件について、実験回路において、必要とされる時間ｔonは、６０ｎｓ（５Ｖ入力および０．５Ａ電流ステップのための）から１７０ｎｓ（３Ｖ入力および１Ａ電流ステップのための）までの間で変動し、すべての場合においてデューティレシオ値の小さい増加に対応する。
【００６６】
重いから軽いへの大きな負荷過渡事象では、予想される電圧偏差よりも大きい電圧偏差を引き起こすシミュレートされた応答と実際の応答との間の著しい差が存在する。この差は、過渡事象中の出力電圧波形のズームされたバージョンを示す図２７を見ることによって説明され得る。図２７に関して、信号６７０、６７２、および６７４は、それぞれ、出力電圧Ｖｏｕｔ、スイッチングノード電圧Ｖsw、ならびに５Ｖの入力電圧および１Ｖの出力電圧のための負荷ステップ信号を表す。出力電圧偏差に対する制御器の反応は約２５０ｎｓだけ遅延されていることがわかる。この時間は、構成要素遅延（ゲートドライバ（約９０ｎｓ）、ＦＰＧＡ（約８０ｎｓ）、オペアンプ（約２０ｎｓ）、比較器（約１０ｎｓ）＋ＰＣＢの寄生遅延）の総寄与に対応する。
【００６７】
これらの遅延により、制御器が反応することができる前に出力電圧が３５ｍＶ超だけ降下することがわかる。遅延した検出の後に、制御器反応（たとえば、所与の動作状態のための２Ａ電流増加に対応する、比の値の約３００ｎｓ増加）が起こり、それは遅延なしの場合は近接した時間最適応答に対応したであろう。等しいインダクタ電流および負荷電流を生じる、制御器の初期反応の後に、図１１に描かれたように、ディレイラインによって再び引き起こされる２５０ｎｓ  ｔoff時間が続く。前に説明された遅延は、実験的なセットアップの個別実装に起因し得る。
【００６８】
潜在的なオンチップ制御器の実装形態の性能を試験し、遅延が低減され得ることを示すために、シミュレーションはケイデンス（ｃａｄｅｎｃｅ）セットアップに基づいて実行された。演算増幅器を除くすべてのシステム構成要素は、ＩＢＭ０．１３μｍプロセスを使用して設計された。それらは、電力段およびゲートドライバ、プログラマブル・カレントスターブド・ディレイ（ｃｕｒｒｅｎｔ  ｓｔａｒｖｅｄ  ｄｅｌａｙ）セル、およびレールツーレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）バッファ／インバータおよび図２８の比較器３１０を含む。シミュレーションでは、演算増幅器は抽象Ｖｅｒｉｌｏｇ  Ａブロックである。設計システムのスイッチング周波数は２．５ＭＨｚである。エミュレータのＬＰフィルタのために構成要素の以下の値、すなわち、Ｃ＝２００ｐＦおよびＲf＝４ＫΩが使用された。
【００６９】
図２９および図３０は、図３に描かれたデバイス３００（すなわち、低域フィルタの信号がレールツーレールインバータによって与えられる制御器）の動特性を示す。図２９は軽いから重いへの負荷過渡応答を図示し、図３４は重いから軽いへの過渡応答を図示する。図２９に関して、信号６７６、６７８、６８０、および６８２は、それぞれ、負荷ステップ電流、インダクタＬを通る電流、信号δ（ｔ）、および出力電圧Ｖｏｕｔを表す。図３０に関して、信号６８４、６８６、６８８、および６９０は、それぞれ、負荷ステップ電流、インダクタＬを通る電流、信号δ（ｔ）、および出力電圧Ｖｏｕｔを表す。この場合、システム性能を高速化するために、初期過渡事象が検出されると、ディレイラインは一時的にバイパスされる。
【００７０】
図３１および図３２は、図１７に描かれたデバイス５００の動特性を示す。図３５は軽から重への負荷過渡応答を図示し、図３２は重から軽への過渡応答を図示する。図３５に関して、信号６９２、６９４、６９６、および６９８は、それぞれ、負荷ステップ電流、インダクタＬを通る電流、信号δ（ｔ）、および出力電圧Ｖｏｕｔを表す。図３２に関して、信号７００、７０２、７０４、および７０６は、それぞれ、負荷ステップ電流、インダクタＬを通る電流、信号δ（ｔ）、および出力電圧Ｖｏｕｔを表す。この場合も、制御器反応時間を最小限に抑えるために、初期過渡事象が検出されるとディレイラインは一時的にバイパスされる。
【００７１】
図３３は、制御器３０２および５０２の可能なオンチップ実装形態の簡略ブロック図を図示する。前に説明された要素に加えて、制御器３０２／５０２は、その追加のデジタルの特徴の可能な利用と修正を可能にする追加のブロックおよび／または入力を含み得る。より詳細には、インバータ７１０は、過渡状態中のエミュレータフィルタと、電圧ドループベースの制御または／および電流推定の可能な実装形態とに入力を与えるために使用されるレールツーレールインバータ（図３および図１５参照）である。ディレイライン７１４は、ＥＭＩ低減技法および外部クロック信号との同期の実装を可能にする、プログラマブル・カレントスターブドセルまたは何らかの他のプログラマブル・ディレイ構造である。ＥＭＩ７１２は、ＥＭＩを最小限に抑えるためにスペクトル拡散信号を生成するための随意のブロックである。「同期」は、外部同期クロックのための入力を備える。「ｓｓｃ」は、ＥＭＩ７１２の調整のための入力を備える。「バイパス」は、システム反応における遅延を最小限に抑えて過渡応答を改善する、ディレイラインをバイパスするための入力を備える。上記で説明されたように、ディレイラインをバイパスすることにより、過渡事象中の過渡応答が改善される。比較器７１６は、図３および図１５の比較器である。増幅器７１８は、図３および図１５の演算増幅器である。出力「ｌｏａｄ＿ｅｓｔ」は、誤差信号の状態、結果として、定常状態における負荷推定を監視するために使用され得る出力である。「Ｖｒｅｆ」および「ｖｏｕｔ」は、増幅器７１８の２つの入力である。エミュレータフィルタ７２０は、エミュレータフィルタの完全なＲＣｆ回路の一部である。「Ｃｆ」は、追加のフィルタ処理キャパシタを接続するためのピンを備える。フィルタ入力選択７２２は、回路中の状態に基づいてフィルタのための入力を選択するように構成される。定常状態では、誤差を最小限に抑えるために、フィルタは変換器（図１５）のスイッチングノードから供給され得る。過渡事象中に、フィルタは、遅延を最小限に抑えるためにインバータ（図３）によって駆動され得る。「ｓｅｌ」は、フィルタ入力を選択するための制御信号を備える。「Ｖｓｗ」は、スイッチングノードから来る信号のための入力を備える。
【００７２】
本発明の例示的な実施形態はオーディオ電力増幅器を用いて実装され得ることに留意されたい。一例として、基準電圧Ｖｒｅｆ（図３および図１５参照）が電力増幅器のオーディオ信号を備え得る。
【００７３】
図３４は、１つまたは複数の例示的な実施形態による、方法９９０を示すフローチャートである。方法９９０は、（番号９９２が示す）電力段からの電圧出力と基準電圧との間の差を備える誤差電圧を増幅することを含み得る。方法９９０は、さらに、（番号９９４が示す）比較器出力信号を生成するために、増幅された誤差電圧と基準電圧との合計を具備する合計電圧を推定電圧と比較することを含み得る。さらに、方法９９０は、（番号９９６が示す）比較器出力信号からゲート駆動信号を生成することを含み得る。さらに、方法９９０は、（番号９９８が示す）推定電圧を生成するために、電力段に結合された信号をフィルタ処理することを含み得る。
【００７４】
情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００７５】
さらに、ここで開示される例示的な実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、上記では概してそれらの機能に関して説明された。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定のアプリケーションおよび全体的なシステムに課される設計制約に依存する。当業者は、説明された機能を特定のアプリケーションごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な実施形態の範囲からの逸脱を生じるものと解釈されるべきではない。
【００７６】
ここで開示される例示的な実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいはここで説明された機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００７７】
ここで開示される例示的な実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。
【００７８】
１つまたは複数の例示的な実施形態では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００７９】
開示される例示的な実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供される。これらの例示的な実施形態への様々な修正は当業者には容易に明らかであり、ここで定義された一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本発明は、ここで示される例示的な実施形態に限定されることを意図せず、ここで開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきある。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
方法であって、
比較器出力信号を生成するために、誤差電圧と基準電圧との合計を具備する合計電圧を推定電圧と比較することと、
前記比較器出力信号からゲート駆動信号を生成することと、および
前記推定電圧を生成するために、電力段に結合された信号をフィルタ処理することと
を具備する、上記方法。
［Ｃ２］
Ｃ１の方法において、前記誤差電圧を増幅することをさらに具備し、
前記誤差電圧は前記電力段からの電圧出力と前記基準電圧との間の差を具備する、
上記方法。
［Ｃ３］
Ｃ１の方法において、前記ゲート駆動信号を生成するために前記比較器出力信号を反転させること、
をさらに具備する。
［Ｃ４］
Ｃ１に記載の方法において、前記信号を前記フィルタ処理することが、前記推定電圧を生成するために前記ゲート駆動信号をフィルタ処理すること、
を具備する。
［Ｃ５］
Ｃ１に記載の方法において、前記信号を前記フィルタ処理することが、前記推定電圧を生成するために、前記電力段のスイッチングノードに結合された信号をフィルタ処理すること、
を具備する。
［Ｃ６］
Ｃ１に記載の方法において、前記合計電圧を生成するために前記誤差電圧と前記基準電圧とを合計すること、
をさらに具備する。
［Ｃ７］
Ｃ１に記載の方法において、前記誤差電圧を生成するために前記電力段からの電圧出力と前記基準電圧とを合計すること、
をさらに具備する。
［Ｃ８］
Ｃ１に記載の方法において、前記ゲート駆動信号を生成するために前記比較器出力信号を遅延させること、
をさらに具備する。
［Ｃ９］
Ｃ１に記載の方法において、前記信号を前記フィルタ処理することが、低域フィルタを用いて前記信号をフィルタ処理すること、
を具備する。
［Ｃ１０］
Ｃ２に記載の方法において、誤差電圧を前記増幅することが、電力段からの電圧出力と時間変動する信号との間の差を備える誤差電圧を増幅すること、
を具備する。
［Ｃ１１］
Ｃ１に記載の方法において、合計電圧を前記比較することが、前記比較器出力信号を生成するために、前記誤差電圧と時間変動する電圧との合計を備える前記合計電圧を前記推定電圧と比較すること、
を具備する。
［Ｃ１２］
電力変換器であって、
電力段の出力電圧を受信するように構成された制御器を具備し、前記制御器が、
推定電圧、および基準電圧と誤差電圧との合計を備える合計電圧を受信し、比較器電圧信号を出力するための比較器と、および
前記推定電圧を生成するために、構成され前記電力段に結合されたフィルタと、
を具備する、
上記電力変換器。
［Ｃ１３］
Ｃ１２に記載の電力変換器において、前記比較器に結合された出力を有しおよび前記誤差電圧を増幅するように構成された増幅器をさらに具備し、
前記誤差電圧は前記出力電圧と前記基準電圧との間の差を具備する、
上記電力変換器。
［Ｃ１４］
Ｃ１２に記載の電力変換器において、前記比較器の出力に結合された入力と、インバータの入力に結合された出力とを有するプログラマブル・ディレイラインをさらに具備する。
［Ｃ１５］
Ｃ１２に記載の電力変換器において、前記ゲート駆動信号を生成するために前記比較器の出力に結合されたインバータをさらに具備する。
［Ｃ１６］
Ｃ１２に記載の電力変換器において、前記フィルタが低域ＲＣフィルタを具備する。
［Ｃ１７］
Ｃ１２に記載の電力変換器において、前記制御器が、前記誤差電圧を生成するために前記出力電圧と前記基準電圧とを合計するための加算器をさらに具備する。
［Ｃ１８］
Ｃ１２に記載の電力変換器において、前記制御器が、前記合計電圧を生成するために前記誤差電圧と前記基準電圧とを合計するための加算器をさらに具備する。
［Ｃ１９］
Ｃ１２に記載の電力変換器において、前記フィルタが、前記比較器によって生成されたゲート駆動信号に結合された入力を有する。
［Ｃ２０］
Ｃ１２に記載の電力変換器において、前記フィルタが、前記電力段のスイッチングノードに結合された入力を有する。
［Ｃ２１］
Ｃ１２に記載の電力変換器において、前記基準電圧が時間変動する信号を具備する。
［Ｃ２２］
Ｃ１２に記載の電力変換器において、前記制御器が前記電力段の１次エミュレータを具備し、前記電力段が２次電力段を具備する。
［Ｃ２３］
Ｃ１２に記載の電力変換器において、前記１次エミュレータが低域ＲＣフィルタを備具備する。
［Ｃ２４］
デバイスであって、
比較器出力信号を生成するために、誤差電圧と基準電圧との合計を具備する電圧を推定電圧と比較するための手段と、
前記比較器出力信号からゲート駆動信号を生成するための手段と、
前記推定電圧を生成するために、電力段に結合された信号をフィルタ処理するための手段と、
を具備する、上記デバイス。
［Ｃ２５］
Ｃ２４に記載のデバイスにおいて、前記誤差電圧を増幅するための手段をさらに具備し、
前記誤差電圧が、前記電力段からの電圧出力と前記基準電圧との間の差を具備する、
上記デバイス。
［Ｃ２６］
Ｃ２４に記載のデバイスにおいて、前記推定電圧を生成するために、前記ゲート駆動信号をフィルタ処理するための手段をさらに具備する。
［Ｃ２７］
Ｃ２４に記載のデバイスにおいて、前記推定電圧を生成するために、前記電力段のスイッチングノードに結合された信号をフィルタ処理するための手段をさらに具備する。
［Ｃ２８］
Ｃ２４に記載のデバイスにおいて、増幅された誤差電圧と前記基準電圧との合計を具備する前記電圧を推定電圧と比較するための前記手段が、前記比較器出力を生成するために、増幅された誤差電圧と時間変動する電圧との合計を備える電圧を推定電圧と比較するための手段を具備する。
【図１】
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【図２Ａ】
0005960246.tif 000031
【図２Ｂ】
0005960246.tif 000032
【図３】
0005960246.tif 000033
【図４】
0005960246.tif 000034
【図５】
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【図６】
0005960246.tif 000036
【図７】
0005960246.tif 000037
【図８】
0005960246.tif 000038
【図９】
0005960246.tif 000039
【図１０】
0005960246.tif 000040
【図１１】
0005960246.tif 000041
【図１２】
0005960246.tif 000042
【図１３】
0005960246.tif 000043
【図１４】
0005960246.tif 000044
【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
0005960246.tif 000048
【図１８Ｂ】
0005960246.tif 000049
【図１９Ａ】
0005960246.tif 000050
【図１９Ｂ】
0005960246.tif 000051
【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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