(57)【特許請求の範囲】
【請求項１】
ドレイン、ソース、及び、絶縁ゲートで覆われた中央領域を含み、絶縁層上に広がっている半導体層中に形成されたＭＯＳトランジスタで構成されたメモリセルであって、
前記中央領域は、ゲート面に平行に延在する互いに逆の導電型を有する第１及び第２の領域に前記中央領域の厚さ方向で分けられ、
前記第１及び第２の領域のうちの前記ゲートに近い一方の領域は、前記ドレイン及びソースの導電型と逆の導電型を有しており、
前記第１及び第２の領域のうちの他方の領域は、前記絶縁層上に広がって、前記ドレイン及びソースの導電型と同じ導電型を有しており、
前記第１及び第２の領域のうちの前記一方の領域は、５から５０ｎｍの範囲の厚さを有し、ドーピングレベルは１０16ａｔｏｍｓ／ｃｍ3 より小さい
ことを特徴とするメモリセル。
【請求項２】
ＳＯＩ構造から構成されることを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記絶縁層は、前記ドレイン及びソースの導電型と逆の導電型を有する半導体基板によって支持されていることを特徴とする請求項１に記載のメモリセル。
【請求項４】
ＦＩＮＦＥＴ構造から構成されることを特徴とする請求項１に記載のメモリセル。
【請求項５】
前記第１及び第２の領域のうちの前記ゲートに遠い前記他方の領域は、５から５０ｎｍの範囲の厚さを有し、ドーピングレベルは１０16ａｔｏｍｓ／ｃｍ3 と１０18ａｔｏｍｓ／ｃｍ3 との間の範囲であることを特徴とする請求項１乃至３のいずれか１項に記載のメモリセル。
【請求項６】
前記第１及び第２の領域のうちの前記一方の領域は、１０から２０ｎｍの厚さを有することを特徴とする請求項１乃至３及び５のいずれか１項に記載のメモリセル。
【請求項７】
前記第１及び第２の領域のうちの前記ゲートに遠い前記他方の領域は、１０から４０ｎｍの範囲の厚さを有し、ドーピングレベルは１０16ａｔｏｍｓ／ｃｍ3 と１０18ａｔｏｍｓ／ｃｍ3 との間の範囲であることを特徴とする請求項１乃至３、５及び６のいずれか１項に記載のメモリセル。
【請求項８】
ドレイン、ソース、及び、絶縁ゲートで覆われた中央領域を含み、絶縁層上に広がっている半導体層中に形成されたＭＯＳトランジスタで構成されたメモリセルであって、前記中央領域は、ゲート面に平行に延在する互いに逆の導電型を有する第１及び第２の領域に前記中央領域の厚さ方向で分けられ、前記第１及び第２の領域のうちの前記ゲートに近い一方の領域は、前記ドレイン及びソースの導電型と逆の導電型を有しており、前記第１及び第２の領域のうちの他方の領域は、前記絶縁層上に広がって、前記ドレイン及びソースの導電型と同じ導電型を有しているメモリセルを使用する方法であって、
前記ソースの電圧は参照電圧として見なされ、前記ソース及びドレイン領域はＮ型である場合に、
前記ドレインに正電圧を印加し、該正電圧を印加する間前記ゲートに短い正電圧を印加する「１」を書き込む工程、
前記ドレインに極めて微小な正電圧、ゼロ電圧又は負電圧を印加し、前記ゲートに正電圧を印加する「０」を書き込む工程、
前記ゲートに負電圧を印加して前記ドレインに微小の正電圧を印加して読み出す工程、及び
前記ゲートに負電圧を印加して前記ドレインに微小な正電圧又はゼロ電圧を印加して維持する工程
を任意の順序で有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一トランジスタのＲＡＭセルに関する。
【背景技術】
【０００２】
歴史的に、ＤＲＡＭセルはＭＯＳトランジスタ及びキャパシタを備える組立品で形成されていた。集積回路が小型化されるにつれて、ＭＯＳトランジスタの大きさが減少されるようになり、キャパシタの大きさを減少する問題が生じていた。このような困難性を解消するためにキャパシタを具備しない単一のトランジスタで形成されたメモリセルが提供されている。ＭＯＳトランジスタは、接合部によって絶縁されたバルク、又はｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ（ＳＯＩ）技術若しくはｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｎｏｔｈｉｎｇ（ＳＯＮ）技術を用いて絶縁体によって絶縁されたバルクを含む。このようなメモリセルにおいて、メモライゼーションはトランジスタ内の電荷の蓄積に対応する。これは、ＤＲＡＭセルの小型化を促進することになる。しかし、様々の周知のキャパシタがないメモリセルは、一般的に以下のような不利益、制限された保持時間、高い消費量、２つのストレージ状態間の低い区別、制御の複雑性、２つのゲートの使用、低い動作速度、電子及びホールが同時に存在することを保証しなければならないトランジスタバルクの厚さを減少することの不可能性、及び／又は製造の困難性の少なくとも１つを被る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１０／１１９２２４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、周知の単一トランジスタのメモリセルの少なくともいくつかの不利益を解消するキャパシタを具備しない単一のトランジスタＲＡＭセルを提供することを目的とする。
【課題を解決するための手段】
【０００５】
したがって、本発明の実施形態は、ドレイン、ソース、及び、絶縁ゲートで覆われたバルク領域を含む絶縁ＭＯＳトランジスタで構成されたメモリセルであって、前記バルク領域は、ゲート面に平行に延在する互いに逆の導電型を有する２つの異なる領域に前記バルク領域の厚さ方向で分けられ、前記ゲートに近い方の前記バルク領域は、前記ドレイン／ソースの導電型と逆の導電型を有するメモリセルを提供する。
【０００６】
本発明の実施形態によれば、前記メモリセルはＳＯＩ構造から構成される。
【０００７】
本発明の実施形態によれば、前記メモリセルは前記ドレイン／ソースの導電型と逆の導電型を有する半導体基板によって支持されている。
【０００８】
本発明の実施形態によれば、前記メモリセルはＦＩＮＦＥＴ構造から構成される。
【０００９】
本発明の実施形態によれば、前記ゲートに近い方の前記バルク領域は、５から５０ｎｍの範囲の厚さ、好ましくは１０から２０ｎｍの厚さを有し、ドーピングレベルは１０16ａｔｏｍｓ／ｃｍ3 より小さい。
【００１０】
本発明の実施形態によれば、前記ゲートに遠い方のバルク領域は、５から５０ｎｍの範囲の厚さ、好ましくは１０から４０ｎｍの厚さを有し、ドーピングレベルは１０16ａｔｏｍｓ／ｃｍ3 と１０18ａｔｏｍｓ／ｃｍ3 との間の範囲である。
【００１１】
本発明の実施形態は、上述したメモリセルを使用する方法であって、前記ソースの電圧は参照電圧として見なされ、前記ソース及びドレイン領域はＮ型である場合に、
前記ドレインに正電圧を印加し、該正電圧を印加する間前記ゲートに短い正電圧を印加する「１」を書き込む工程、
前記ドレインに極めて微小な正電圧、ゼロ電圧又は負電圧を印加し、前記ゲートに正電圧を印加する「０」を書き込む工程、
前記ゲートに負電圧を印加して前記ドレインに微小の正電圧を印加して読み出す工程、及び
前記ゲートに負電圧を印加して前記ドレインに微小な正電圧又はゼロ電圧を印加して維持する工程
を任意の順序で有することを特徴とする方法を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態によるメモリセルの簡略化された断面図である。
【図２Ａ】本発明の実施形態によるメモリセルへの「１」の書き込みを示す図である。
【図２Ｂ】本発明の実施形態によるメモリセルへの「１」の書き込みを示す図である。
【図３】本発明の実施形態によるメモリセルへの「０」の書き込みを示す図である。
【図４Ａ】本発明の実施形態によるメモリセルから「０」の読み出しを示す図である。
【図４Ｂ】本発明の実施形態によるメモリセルから「１」の読み出しを示す図である。
【図５Ａ】本発明の実施形態によるメモリセル内の「１」の書き込みに印加される電圧を示す図である。
【図５Ｂ】本発明の実施形態によるメモリセル内の「０」の書き込みに印加される電圧を示す図である。
【図５Ｃ】本発明の実施形態によるメモリセル内の読み出しのために印加される電圧を示す図である。
【図６】本発明の実施形態によるメモリセルの一例の簡略化された断面図及び斜視図である。
【図７】本発明の実施形態によるメモリセルの他の例の簡略化された断面図及び斜視図を示す図である。
【発明を実施するための形態】
【００１３】
本発明の前述及び他の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。
【００１４】
明確のために、異なる図面において同じ要素は同じ参照番号を付与する。また、集積回路の表現で通常のように、様々な図面は同一の縮尺ではない。
【００１５】
図１は、キャパシタを具備しないメモリセルを示す断面図である。このメモリセルは、支持部３、一般的にはシリコンウエハに積層された絶縁層１に形成されたＭＯＳトランジスタを備える。ＭＯＳトランジスタによって占有される領域すなわち活性化領域は、絶縁周辺部５によって定められる。ＭＯＳトランジスタは、バルク領域によって分離される第１の導電型の高濃度でドープされたソース及びドレイン領域７、８を備える。後述するように、第１の導電型はＮ型であり、第２の導電型はＰ型であるが、これに限定されるものではない。ソース及びドレイン領域は、ソース端子Ｓ及びドレイン端子Ｄに接続されたソースメタライゼーション１０及びドレインメタライゼーション１１を使ってそれぞれソリッドされる。トランジスタのバルク部分は、ゲート端子Ｇに接続された絶縁ゲート１２を頂上に有する。バルク領域は厚さ方向にゲート１２側の上側バルク領域１３及び絶縁層１の近くの下側バルク領域１４に分けられる。上側バルク領域１３はドレイン／ソースの導電型と逆の導電型を有し、好ましくは１０16ａｔｏｍｓ／ｃｍ3 より小さいドーピングレベルを有する。下側バルク領域１４はドレイン／ソースの導電型と同じ導電型を有する。状態０で下側部分１４が完全にデプリーションされ、状態１で十分に利用できる電子を含有するように、下側バルク領域１４の厚さに応じてそのドーピングレベルは１０16ａｔｏｍｓ／ｃｍ3 から１０18ａｔｏｍｓ／ｃｍ3 までの範囲で選択されることが好ましい。状態０及び１は後ほど定義する。
【００１６】
５ｎｍよりも正確に、好ましくは１ｎｍ程度の層の厚さを得ることができる技術を使うことで図１の構造が構成されることが好ましい。側面の大きさが５０ｎｍより低い最小値で定義される技術もまた選択される。そのような状況下では、一例として、トランジスタ全体の厚さが１００ｎｍより小さく、上側バルク領域が５ｎｍから５０ｎｍの範囲の厚さ、好ましくは１０ｎｍに近い厚さを有し、下側バルク領域が５ｎｍから５０ｎｍの範囲の厚さ、好ましくは１０ｎｍから４０ｎｍの範囲の厚さを有する構造を形成するように決められ得る。トランジスタのチャネルの長さは６５ｎｍより小さいことが好ましく、例えば３５ｎｍである。
【００１７】
メモリセルとして図１の構造が使用される方法を図２乃至４に関連して説明する。
【００１８】
図２Ａ及び２Ｂは、図１のメモリセルに「１」を書き込む工程を示している。以下では、簡略化するために、ソースＳは、接地するように構成される参照電圧に永続的に接続されているものとする。
【００１９】
「１」を書き込むために、図２Ａで示すように、相対的に高い正電圧、例えば１から３Ｖまでの電圧がトランジスタドレインに初めに印加され、正電圧がドレインに印加されている間にゲートが正電圧に短時間セットされる。結果として、チャネル領域が上側バルク領域に形成され（この段階に微小電流が阻害されずに下側バルク領域に流れることができ）、電子がソースからドレインに流れる。ドレイン−ソースの電位差が相対的に高くなるように選択されると、これらの電子は衝突によって上側バルク領域で電子ホールのペアを生成する。生成された電子は電流を起こし、ホールが上側バルク領域に残る。ソース及びドレイン間の電流が不意に中断された場合（図２Ｂ）、ドレインを切りかえる前にゲートを負電圧に切りかえることによって、図２Ａ及び図２Ｂの記号＋によって示されたホールが上側バルク領域１３に残る。
【００２０】
図３はメモリセルに「０」を書き込む工程を示している。繰り返し述べると、ゲートは正電圧であるが、この時、ドレイン８は微小の正電圧、ゼロ電圧又は負電圧に接続される。そのとき、ソース−ドレインの電位差は電子ホールペアの生成を提供するには不十分である。上側バルク領域１３のゲートによって生成される静電バイアスのために、この上側バルク領域に存在し得るホールは、ドレイン及び／又はソースの方向にドレインオフされる。したがって、あるケース（「１」の書き込み）におけるホールが上側バルク領域１３に蓄えられること、及び別のケース（「０」の書き込み）における電荷が上側バルク領域１３に蓄えられないことによって図２Ｂ及び３の状態は区別される。
【００２１】
図４Ａ及び図４Ｂは、図１のメモリセルから「０」及び「１」を読み出すことをそれぞれ示している。読み出す（又は保持する）段階で、負電圧がゲートに維持されて微小の正電圧がドレインに維持される。
【００２２】
図４Ａで示すように、「０」が記憶された場合、つまり、電荷が上側バルク領域１３に蓄えられない場合に、同じドレイン及び同じソースを並行して共有するトランジスタは両方オフになる。ゲートが負であるので、上側バルク領域に対応するトランジスタを介して電流は流れない。また、負のゲート電圧は下側バルク領域をデプリートして電流が流れないことになる。蓄えられる電荷が下側バルク領域に十分な影響を及ぼすために、上側バルク領域は十分に薄くしなければならないことは理解されるべきであろう。好ましくは上側バルク領域が１０ｎｍに近い厚さを有することになる。
【００２３】
しかし、図４Ｂに示すように、「１」が書き込まれた場合、つまり、正電荷が上側バルク領域１３に蓄えられる場合に、ゲートが負であって電子チャネル領域がこの上側バルク領域に生成されないので、この上側バルク領域に対応するトランジスタを介して電流は流れない。しかし、上側バルク領域に蓄えられた正電荷が負のゲート電圧を遮り、電流が、ソース及びドレインとしての領域７、８、並びにバルクとしてのデプリートされていない下側バルク領域１４を有するトランジスタを介して流れる。
【００２４】
したがって、読み出す段階の電流の存在又は不在によって状態１は状態０から区別されることができる。「０」を読み出す間にドレイン及びソース間に電流が完全に流れないので２つの状態は非常に良く区別されることに留意されるべきである。状態０が存在する間に電流が全体的に不足しているために、状態１を読み出す間でさえ上側バルク領域で蓄えられる電荷の微小の損失が起こり、装置は非常に長い保持時間を有することになって常に状態０と状態１との間に著しい違いが起こる。
【００２５】
読み出す状態の間に微小の正電圧のみがドレインに印加されるので、読み出す間に下側バルク領域１４に衝突による電荷生成はないことに留意するべきである。
【００２６】
メモリセルの動作をより明確に示すために、図５Ａ、図５Ｂ及び図５Ｃの各々は、「１」を書き込む状態（ＷＲ１）、「０」を書き込む状態（ＷＲ０）及び読み出す状態（ＲＤ）の間で、ドレイン電圧（ＶＤ）及びゲート電圧（ＶＧ）のそれぞれの例を示している。「１」を書き込む状態の間に（図５Ａ）、ドレイン電圧がゼロ電圧又は微小の正電圧ＶＤ１、例えば０．１Ｖから明確な正電圧ＶＤ２、例えば１から２．２Ｖに変更するように構成され、ドレイン電圧ＶＤ２が印加される期間（例えば、５ｎｓから３０ｎｓ）の間に、ゲートは負電圧ＶＧ１から正電圧ＶＧ２、例えば−１．２Ｖから１Ｖに素早く（例えば、１ｎｓから１０ｎｓ）立ち上がる。ゼロを書き込む間に（図５Ｂ）、ドレイン電圧は低電圧ＶＤ１に維持され、ゲートは短時間、例えば１から１０ナノ秒の範囲で正電圧に立ち上がって上側バルク領域に存在し得る電荷をドレインオフすることができる。読み出し又は保持状態の間に（図５Ｃ）、ドレインは低電圧値ＶＤ１に維持され、ゲートはその負の値ＶＧ１に維持される。
【００２７】
ゲート及びドレインで２つの可能な電圧レベルを提供するだけなので図５Ａから５Ｃに関連して述べられている電圧印加モードは特定の利点がある。しかし、例えば、ドレイン電圧が２つの電圧レベルより大きいレベル間、例えば「０」の書き込み期間の間にゼロ若しくは負電圧レベル、又は保持期間の間にゼロ電圧レベルで切り替えられる、より複雑な電圧切り替えモードが提供されることは可能である。「１」の書き込み期間の間で、衝突電離によるホールの生成とは別の現象が利用できる。ゲートに強い負電圧（例えば、−２．５Ｖ）を印加してドレインに正電圧を印加することで、ホールはＢｔｏＢトンネリング又は寄生バイポーラトランジスタの活性化によって生成される。ＢｔｏＢトンネリングによるホールの生成は好ましい実施例である。
【００２８】
前述した電圧値は単に示したものであり、前述した大きさを実質的に有するメモリセルに与えられることに留意すべきである。これらの値を特定の構成要素の特定の特性に適合することは当業者の能力の範囲内である。
【００２９】
図１のような構造を構成することはとりわけ単純である。
【００３０】
例えば、絶縁層１で覆われた支持部３に、基板上にエピタキシによって成長された低濃度にドープされたＰ型層を有するＮ型にドープされた基板を有するＳＯＩ型の構造から始めることができる。その際又は中間の工程の間に、ゲート酸化膜、ゲート及びソース−ドレイン領域を形成する一般的な工程が実行された後に所望の活性領域を囲む絶縁周辺部５が形成される。
【００３１】
前述したメモリセルは多くの変形及び修正をすることが可能である。
【００３２】
図６は、この技術でＦＩＮＦＥＴ構造（ｆｉｎ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と一般的に呼ばれる構成による実施例を示している。この図面は、バルク部分の断面図及び斜視図、並びにこの構造のドレイン部分の断面図及び斜視図を示している。図示しないソース部分は図面の前方に存在する。フィン型シリコン突出部が絶縁層３１に覆われたウエハ３０の上方に形成されている。この突出部は、図１の上側バルク領域１３及び下側バルク領域１４にそれぞれ対応する左側部分３３及び右側部分３４に分かれる。絶縁ゲートメタライゼーション３８、３９は、左側部分３３及び右側部分３４の前でフィンのいずれかの側に配置される。左側バルク部分及び右側バルク部分の機能を選択的に反転するように２つのゲート３８、３９は使用され得る。同様に、図１の構造において、絶縁層１を介して下側バルク領域１４を活性するために、例えば、下側トランジスタの閾値電圧を適合するために突出部が選択的にバイアス支持部３に提供されることができる。下側ゲートもまた加えることができる。
【００３３】
図７は、図１の構造の変形例におけるＦＩＮＦＥＴの実施例をより模式的に示している。２つの領域に分かれている代わりに、トランジスタバルクは、Ｐ型左側領域４１、Ｎ型中央領域４３及びＰ型右側領域４５の３つの領域に分かれている。絶縁ゲート４６は左側領域４１の前に配置され、絶縁ゲート４７は右側領域４５の前に配置されている。したがって、２ビットのメモリセル、つまり、４状態のメモリセルが得られる。左側ゲートは左側バルク領域４１に電荷を蓄える又は蓄えないことができる。右側ゲートは右側バルク領域４５に電荷を蓄える又は蓄えないことができる。電荷が左及び右に蓄えられる場合に第１の状態（１１）が得られ、電荷が左及び右のいずれにも蓄えられない場合に第２の状態（００）が得られ、電荷が左に蓄えられて右に蓄えられない場合に第３の状態（１０）が得られ、電荷が右に蓄えられて左に蓄えられない場合に第４の状態（０１）が得られる。状態（０１）及び状態（１０）は様々な方法で区別できる。特に、左側ゲート及び右側ゲートが異なる場合（異なるワーク機能又は異なる絶縁物の厚さを有する場合）、及び／又は印加される電圧が異なる場合、「１」の書き込みの各々において異なる電荷量が左側バルク領域及び右側バルク領域に蓄えられる。したがって、中央バルク領域に流れる４つの可能な電流値は明確に区別される。
【００３４】
本発明の特定の実施形態が説明された。様々な変更、修正及び改良は当業者によって実行される。特に、ＭＯＳトランジスタの形成のための多くの変形、例えば、チャネル領域近くの低濃度にドープされたソース及びドレイン領域（ＬＤＤ）の形成のための多くの変形は適合される。
【００３５】
ストレージ状態の１つを状態１と呼ぶこと及び別のストレージ状態を状態０と呼ぶことが全く任意であることは理解されるべきである。
【００３６】
前述した事項は、第１の極性の電荷を蓄え得るバルク及び第１の極性と逆の極性の電荷を伝導し得るバルクである２つのバルクを有するトランジスタに関連する。したがって、同じバルクに相反する極性の電荷は共存しない。これは、前述した構造が前述した従来の単一トランジスタのメモリセルの不利益（制限された保持時間、高い消費量、２つのストレージ状態間の低い区別、制御の複雑性、低い動作速度、電子及びホールが同時に存在することを保証しなければならないトランジスタバルクの厚さを減少することの不可能性）を避ける主な理由の１つである。また、前述した装置は単一のゲートで動作でき、制御が比較的容易である。
【００３７】
単一のトランジスタを使ったメモリセルの様々な実施形態及び変形例が述べられた。当業者は、いかなる進歩性も示すことなくこれらの様々な実施形態及び変形例の様々な要素を組み合わせてもよい。
【００３８】
特に、詳細に前述した実施形態内で絶縁ＭＯＳトランジスタは絶縁層１によって絶縁されている。このようなＭＯＳトランジスタは接合部によって絶縁されること、つまり、ドレイン／ソース領域の導電型と逆の導電型のシリコン基板の上方に直接形成されることができる。つまり、下側バルク領域のようにドレイン／ソース領域がＮ型である場合、Ｐ型基板となる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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