(57)【特許請求の範囲】
【請求項１】
外部に接続されるデバイスと内部の回路との間で信号を授受する信号処理回路であって、
異なる複数の系統から入力されたクロックのいずれかを選択して出力するクロック選択部と、
入力されたデータ信号を前記複数の系統から入力された夫々のクロックに従ってラッチする複数のデータラッチ部と、
前記複数のデータラッチ部によって夫々ラッチされたデータのうち、前記選択されたクロックに従ってラッチされたデータを選択して出力するデータ選択部と、
前記データラッチ部と前記内部の回路との間でデータを一次的に保持するデータ保持部とを含み、
前記データ保持部は、前記内部の回路との間でデータを処理する場合は前記内部の回路の動作クロックに従って動作し、前記データラッチ部との間でデータを処理する場合は前記選択されたクロックに従って動作し、
前記内部の回路の動作クロックは、前記複数の系統から入力されるクロックのうち最も周波数の高いクロックであることを特徴とする信号処理回路。
【請求項２】
供給されたクロックを逓倍して前記内部の回路の動作クロックとして出力する逓倍回路を含み、
前記逓倍回路が出力したクロックが遅延されることにより前記最も周波数の高いクロックとして供給されることを特徴とする請求項１に記載の信号処理回路。
【請求項３】
供給されたクロックを分周して前記内部の回路の動作クロックとして出力する分周回路を含み、
前記分周回路は、分周比の異なる複数のクロックを出力可能であることを特徴とする請求項１又は２に記載の信号処理回路。
【請求項４】
前記分周回路は、前記外部に接続されるデバイスに供給するための情報を処理する第１の内部回路と、前記外部に接続されるデバイスから供給される情報を処理する第２の内部回路との夫々に異なる分周比のクロックを出力可能であることを特徴とする請求項３に記載の信号処理回路。
【請求項５】
請求項１乃至４いずれか１項に記載の信号処理回路を、画像処理エンジンと画像処理回路との間で信号を授受するための信号処理回路として含むことを特徴とする画像処理装置。
【請求項６】
外部に接続されるデバイスと内部の回路との間で信号を授受する信号処理方法であって、
異なる複数の系統から入力されたクロックのいずれかを選択して出力し、
入力されたデータ信号を前記複数の系統から入力された夫々のクロックに従って夫々ラッチし、
夫々ラッチされた前記データ信号のうち、前記選択されたクロックに従ってラッチされたデータを選択して出力し、
前記データ信号をラッチするデータラッチ部と前記内部の回路との間で記憶媒体にデータを一次的に保持させ、
前記記憶媒体にデータを一次的に保持させる際に、前記内部の回路との間でデータを処理する場合は前記内部の回路の動作クロックに従ってデータを処理し、前記データラッチ部との間でデータを処理する場合は前記選択されたクロックに従ってデータを処理し、
前記内部の回路の動作クロックは、前記複数の系統から入力されるクロックのうち最も周波数の高いクロックであることを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理回路、画像処理装置及び画像情報処理方法に関し、特に、画像処理回路のクロック制御に関する。
【背景技術】
【０００２】
近年、情報の電子化が推進される傾向にあり、電子化された情報の出力に用いられるプリンタやファクシミリ及び書類の電子化に用いるスキャナ等の画像処理装置は欠かせない機器となっている。このような画像処理装置は、撮像機能、画像形成機能及び通信機能等を備えることにより、プリンタ、ファクシミリ、スキャナ、複写機として利用可能な複合機として構成されることが多い。
【０００３】
このような画像処理装置において、スキャナから入力された読取データの処理や、画像形成出力を実行するプロッタに入力する画像データの処理を行う画像処理ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は、クロック生成装置から供給されるクロックに従って動作することにより、上述した処理を行う。
【０００４】
このようなクロックの制御として、例えば、ＡＳＩＣ内に搭載される各種の機能毎に異なるクロックを用いることが可能な方法が提案されている（例えば、特許文献１参照）。また、画像処理を行う回路のようなクロック同期の部分と、ＣＰＵ（Ｃｅｎｔｏｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のような演算装置によって処理される非同期の部分との連携のため、最低限連携部分に求められるバッファ容量を規定する方法が提案されている（例えば、特許文献２参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、２にも示される通り、画像処理装置には高性能機種、廉価版機種、その他特定の機能に特化した機種など、様々な機種が展開されるが、夫々の機種において上述したクロックの周波数や供給態様（以降、クロック形態とする）に違いがある。例えば、ＳＳＣ（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋ）の有無、ＡＳＩＣ内部におけるＰＬＬ（Ｐｈａｓｅ  Ｌｐｃｋｅｄ  Ｌｏｏｐ）の搭載有無、ＳＳＣのためのＳＳＣＧ（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）搭載有無、ＡＳＩＣからスキャナ、プロッタ等の外部デバイスへのクロック供給の要否等の違いである。
【０００６】
そのため、夫々の製品機種に搭載されるＡＳＩＣは、夫々の機種におけるクロック周波数やクロック供給態様に応じて設計する必要があり、設計負荷や装置コストの増大要因となっている。このような課題は、上述した画像処理ＡＳＩＣに限ったものではなく、外部に接続されるデバイスと内部の回路との間で信号をやり取りする信号処理回路であれば同様に課題となり得る。
【０００７】
本発明は、このような課題を解決するためになされたものであり、様々なクロック形態に対応可能な信号処理回路を供給することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一態様は、外部に接続されるデバイスと内部の回路との間で信号を授受する信号処理回路であって、異なる複数の系統から入力されたクロックのいずれかを選択して出力するクロック選択部と、入力されたデータ信号を前記複数の系統から入力された夫々のクロックに従ってラッチする複数のデータラッチ部と、前記複数のデータラッチ部によって夫々ラッチされたデータのうち、前記選択されたクロックに従ってラッチされたデータを選択して出力するデータ選択部と、前記データラッチ部と前記内部の回路との間でデータを一次的に保持するデータ保持部とを含み、前記データ保持部は、前記内部の回路との間でデータを処理する場合は前記内部の回路の動作クロックに従って動作し、前記データラッチ部との間でデータを処理する場合は前記選択されたクロックに従って動作し、前記内部の回路の動作クロックは、前記複数の系統から入力されるクロックのうち最も周波数の高いクロックであることを特徴とする。
【０００９】
また、本発明の他の態様は、画像処理装置であって、上述した信号処理回路を、画像処理エンジンと画像処理回路との間で信号をやり取りするための信号処理回路として含むことを特徴とする。
【００１０】
また、本発明の更に他の態様は、外部に接続されるデバイスと内部の回路との間で信号を授受する信号処理方法であって、異なる複数の系統から入力されたクロックのいずれかを選択して出力し、入力されたデータ信号を前記複数の系統から入力された夫々のクロックに従って夫々ラッチし、夫々ラッチされた前記データ信号のうち、前記選択されたクロックに従ってラッチされたデータを選択して出力し、前記データ信号をラッチするデータラッチ部と前記内部の回路との間で記憶媒体にデータを一次的に保持させ、前記記憶媒体にデータを一次的に保持させる際に、前記内部の回路との間でデータを処理する場合は前記内部の回路の動作クロックに従ってデータを処理し、前記データラッチ部との間でデータを処理する場合は前記選択されたクロックに従ってデータを処理し、前記内部の回路の動作クロックは、前記複数の系統から入力されるクロックのうち最も周波数の高いクロックであることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、様々なクロック形態に対応可能な信号処理回路を供給することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る画像処理装置の構成を示す図である。
【図２】本発明の実施形態に係る画像処理ＡＳＩＣとスキャナとの接続関係及びクロック供給態様の例を示す図である。
【図３】本発明の実施形態に係る画像処理ＡＳＩＣとプロッタとの接続関係及びクロック供給態様の例を示す図である。
【図４】本発明の実施形態に係る画像処理ＡＳＩＣの構成を示す図である。
【図５】本発明の実施形態に係る入力画像ラインメモリモジュールの構成を示す図である。
【図６】本発明の実施形態に係る出力画像ラインメモリモジュールの構成を示す図である。
【図７】本発明の実施形態に係るトグル制御の例を示す図である。
【図８】本発明の実施形態に係るラインメモリモジュールラインメモリモジュールの動作タイミングを示す図である。
【図９】本発明の実施形態に係るラインメモリモジュールラインメモリモジュールの動作タイミングを示す図である。
【図１０】本発明の他の実施形態に係る画像処理ＡＳＩＣの構成を示す図である。
【図１１】本発明の他の実施形態に係る分周回路の構成を示す図である。
【図１２】本発明の他の実施形態に係る画像処理ＡＳＩＣの構成を示す図である。
【図１３】本発明の他の実施形態に係る分周回路の構成を示す図である。
【図１４】本発明の他の実施形態に係る入力画像ラインメモリモジュールの構成を示す図である。
【図１５】本発明の他の実施形態に係るラインメモリモジュールの動作タイミングを示す図である。
【図１６】本発明の他の実施形態に係るラインメモリモジュールの動作タイミングを示す図である。
【図１７】本発明の他の実施形態に係るラインメモリモジュールの動作タイミングを示す図である。
【図１８】本発明の他の実施形態に係るラインメモリモジュールの動作タイミングを示す図である。
【図１９】本発明の他の実施形態に係るラインメモリモジュールの動作タイミングを示す図である。
【図２０】本発明の他の実施形態に係るＩＰＵボードの構成を示す図である。
【図２１】本発明の他の実施形態に係る授受回路の動作タイミングを示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施形態を詳細に説明する。本実施形態においては、スキャナ及びプロッタを有することにより複合機として構成される画像処理装置を例として説明する。本実施形態に係る画像処理装置は、スキャナから入力される読取画像及び画像形成出力を実行させるためにプロッタに入力する出力対象画像を処理する画像処理ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を含み、その画像処理ＡＳＩＣにおけるクロック供給態様に特徴を有する。
【００１４】
図１は、本実施形態に係る画像処理装置１の全体構成を示すブロック図である。図１に示すように、本実施形態に係る画像処理装置１は、スキャナ１０、プロッタ２０、コントローラボード１００及びＩＰＵ（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）ボード２００を有する。スキャナ１０は、原稿を光学的に走査して原稿の読取画像を生成する原稿読取装置である。スキャナ１０において原稿を読み取る撮像装置としては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）や、ＣＩＳ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）を用いることができる。
【００１５】
プロッタ２０は、用紙に対して画像形成出力を実行する画像形成部である。プロッタ２０において用紙に画像形成出力を行う機構としては、電子写真方式やインクジェット方式等の画像形成機構を採用することができる。
【００１６】
コントローラボード１００は、画像処理装置１全体を制御する制御部であり、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３及びコントローラＡＳＩＣ１０４を含む。ＣＰＵ１０１は演算手段であり、コントローラボード１００全体の動作を制御する。ＲＯＭ１０２は、読出し専用の記憶媒体であり、コントローラボード１００の動作を制御するためのソフトウェア・プログラム等が格納される。ＲＡＭ１０３は、情報の高速な読み書きが可能な揮発性の記憶媒体であり、ＣＰＵ１０１が情報を処理する際の作業領域として用いられる。
【００１７】
コントローラＡＳＩＣ１０４は、コントローラボード１００に搭載される各種の機能を接続する。コントローラＡＳＩＣには、ＣＰＵ１０１、ＲＡＭ１０３の他、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）のような不揮発性記憶媒体や、ディスプレイパネル等の表示部及び操作部が接続される。また、コントローラＡＳＩＣ１０４に搭載されたネットワークインタフェースを介して、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）やインターネット等に接続することが可能であり、ネットワークを介してＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）やサーバとの通信を行うことが可能である。このような構成において、ＲＡＭ１０３にロードされたソフトウェア・プログラムに従ってＣＰＵ１０１が演算を行うことにより、コントローラボード１００の機能が実現される。
【００１８】
ＩＰＵボード２００は、画像処理装置１において、スキャナ１０及びプロッタ２０を制御する画像処理制御部であり、ＣＰＵ２０１、ＲＯＭ２０２、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｆａｃｅ  Ｅｘｐｒｅｓｓ）  Ｉ／Ｆ２０３及び画像処理ＡＳＩＣ２１０を含む。ＣＰＵ２０１は演算手段であり、ＩＰＵボード２００全体の動作を制御する。ＲＯＭ２０２は、読出し専用の記憶媒体であり、ＩＰＵボード２００の動作を制御するためのソフトウェア・プログラム等が格納される。
【００１９】
ＰＣＩｅ  Ｉ／Ｆ２０３は、ＰＣＩｅバスを介してコントローラＡＳＩＣ１０４と情報をやり取りするためのインタフェースである。画像処理ＡＳＩＣ２１０は、スキャナ１０から入力される読取画像の情報やプロッタ２０に入力する出力対象画像を処理する画像処理回路である。この画像処理ＡＳＩＣ２１０におけるクロックの供給制御が本実施形態に係る要旨である。
【００２０】
ここで、本実施形態における画像処理ＡＳＩＣ２１０とスキャナ１０、プロッタ２０との接続関係及びクロック供給態様について説明する。図２（ａ）〜（ｄ）は、画像処理ＡＳＩＣ２１０とスキャナ１０との接続関係におけるクロック供給態様を示す図である。図２（ａ）は、画像処理ＡＳＩＣ２１０側からスキャナ１０へクロックを供給する場合において、画像処理ＡＳＩＣ２１０内にＳＳＣＧ（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）２１１が設けられる場合を示す図である。
【００２１】
図２（ａ）の場合、ＳＳＣＧ２１１が、画像処理ＡＳＩＣ２１０外部から供給されるクロックであるＣＬＫ１を逓倍すると共にスペクトラム拡散して出力する。ＳＳＣＧ２１１が出力したクロックは、画像処理ＡＳＩＣ２１０内部においてスキャナ１０から入力される画像データを取得するためのクロックとして用いられると共に、画像データを出力させるためのクロックとしてスキャナ１０に供給される。
【００２２】
図２（ｂ）は、画像処理ＡＳＩＣ２１０側からスキャナ１０へクロックを供給する場合において、画像処理ＡＳＩＣ２１０内にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２１２が設けられる場合を示す図である。図２（ｂ）の場合、外部に設けられたＳＳＣＧからスペクトラム拡散されて入力されたクロックであるＣＬＫ２を、ＰＬＬ２１２が逓倍して出力する。ＰＬＬ２１２が出力したクロックは、図２（ａ）の場合と同様に、画像処理ＡＳＩＣ２１０内部及びスキャナ１０において用いられる。
【００２３】
図２（ｃ）は、スキャナ１０側から画像処理ＡＳＩＣ２１０に対してクロックを供給する場合において、外部に設けられたＣＧ（Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）からスキャナ１０に供給されたクロックがスキャナ１０から画像処理ＡＳＩＣ２１０にクロックであるＣＬＫ３として供給される。
【００２４】
図２（ｄ）は、スキャナ１０と画像処理ＡＳＩＣ２１０の双方にクロックが供給される場合を示す図である。図２（ｄ）の場合、外部に設けられたＣＧから画像処理ＡＳＩＣ２１０に供給されるクロックが、画像処理ＡＳＩＣ２１０内部に設けられたＰＬＬ２１３によって逓倍されて出力される。ＰＬＬ２１３から出力されたクロックは、画像処理ＡＳＩＣ２１０外部に出力され、スキャナ１０に供給されると共に、再度画像処理ＡＳＩＣ２１０にクロックであるＣＬＫ４として供給される。
【００２５】
図２（ｄ）に示す態様は、ＰＬＬ２１３からスキャナ１０に供給されるクロックの位相と画像処理ＡＳＩＣ２１０内のクロックの位相とを合わせるために、ＰＬＬ２１３によって出力されたクロックをそのまま画像処理ＡＳＩＣ２１０内で用いず、画像処理ＡＳＩＣ２１０の外部から再度供給することにより、クロックタイミングを遅延させたものである。
【００２６】
図３（ａ）〜（ｃ）は、画像処理ＡＳＩＣ２１０とプロッタ２０との接続関係におけるクロック供給態様を示す図である。図３（ａ）は、画像処理ＡＳＩＣ２１０側からスキャナ１０へクロックを供給する場合において、画像処理ＡＳＩＣ２１０内にＳＳＣＧ（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）２１１が設けられる場合を示す図である。
【００２７】
図３（ａ）の場合、ＳＳＣＧ２１４が、画像処理ＡＳＩＣ２１０外部から供給されるクロックであるＣＬＫ５を逓倍すると共にスペクトラム拡散して出力する。ＳＳＣＧ２１４が出力したクロックは、画像処理ＡＳＩＣ２１０内部においてプロッタ２０に画像データを出力するためのクロックとして用いられると共に、画像データを取得出力させるためのクロックとしてプロッタ２０に供給される。
【００２８】
図３（ｂ）は、プロッタ２０と画像処理ＡＳＩＣ２１０の双方にクロックが供給される場合を示す図である。図３（ｂ）の場合、外部に設けられたＣＧからプロッタ２０及び画像処理ＡＳＩＣ２１０にクロックであるＣＬＫ６が供給される。図３（ｃ）は、プロッタ２０側から画像処理ＡＳＩＣ２１０に対してクロックを供給する場合において、外部に設けられたＣＧ（Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）からプロッタ２０に供給されたクロックがプロッタ２０から画像処理ＡＳＩＣ２１０にクロックであるＣＬＫ７として供給される。
【００２９】
このように、画像処理ＡＳＩＣ２１０、スキャナ１０及びプロッタ２０へのクロック供給態様は様々である。本実施形態に係る画像処理ＡＳＩＣ２１０は、このような様々なクロック供給態様に対応可能であることを特徴とする。図４は、本実施形態に係る画像処理ＡＳＩＣ２１０の構成を示すブロック図である。図４においては、図示の容易化のため、クロック信号を破線の矢印で、データ信号を実線の矢印で示している。
【００３０】
図４に示すように、本実施形態に係る画像処理ＡＳＩＣ２１０は、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）において説明したＳＳＣＧ２１１、ＰＬＬ２１２、ＰＬＬ２１３及びＳＳＣＧ２１４に加えて、入力画像ラインメモリモジュール２１５、入力画像処理部２１６、出力画像ラインメモリモジュール２１７、出力画像処理部２１８、入力画像インタフェース回路２２０及び出力画像インタフェース回路２３０を含む。
【００３１】
入力画像ラインメモリモジュール２１５は、スキャナ１０から入力される読取画像を主走査ライン毎に一次的に保持する記憶媒体を含むメモリモジュールである。入力画像ラインメモリモジュール２１５の詳細については後述する。入力画像処理部２１６は、ラインメモリモジュール２１５から読み出された読取画像に対して必要な画像処理を行う画像処理回路である。入力画像処理部２１６によって処理された読取画像の情報は、ＰＣＩｅ  Ｉ／Ｆ２０３を介してコントローラボード１００に入力される。
【００３２】
出力画像ラインメモリモジュール２１７は、プロッタ２０によって画像形成出力される出力対象画像を、主走査ライン毎に一次的に保持する記憶媒体を含むメモリモジュールである。出力画像ラインメモリモジュール２１７の詳細については後述する。出力画像処理部２１８は、ラインメモリモジュール２１７に保持させるための出力対象画像に対して必要な画像処理を行う画像処理回路である。出力画像処理部２１８には、ＰＣＩｅ  Ｉ／Ｆ２０３を介してコントローラボード１００から出力対象画像が入力される。
【００３３】
入力画像インタフェース回路２２０は、図２（ａ）〜（ｄ）において説明したように、スキャナ１０との様々な接続態様及びクロック供給態様に対応するための機能を提供する回路であり、クロックセレクタ２２１、データセレクタ２２２及びデータラッチ２２３〜２２６を含む。クロックセレクタ２２１は、図２（ａ）〜（ｄ）において説明した様々なクロックであるＣＬＫ１〜ＣＬＫ４が入力される入力端を有し、何れかを選択して出力するクロック選択部である。クロックセレクタ２２１は、ＣＰＵ２０１の制御に応じて出力するクロックを選択する。
【００３４】
データラッチ２２３〜２２６は、夫々対応するクロックに従ってスキャナ１０から入力される読取画像の画像情報をラッチして出力するデータラッチ部である。例えば、データラッチ２２３は、ＣＬＫ１に対応したデータラッチ回路であり、ＳＳＣＧ２１１によってスペクトラム拡散されたクロックに従って入力されるデータをラッチしてデータセレクタ２２２に出力する。
【００３５】
データセレクタ２２２は、データラッチ２２３〜２２６夫々によってラッチされた読取画像の画像情報のいずれかを選択してラインメモリモジュール２１５に入力するデータ選択部である。データセレクタ２２２は、ＣＰＵ２０１の制御に応じて、データラッチ２２３〜２２６によってラッチされた読取画像の画像情報のいずれかを選択する。入力画像ラインメモリモジュール２１５においては、クロックセレクタ２２１によって選択されて出力されたクロックに従い、データセレクタ２２２によって選択されて出力されたデータが記憶領域に格納される。即ち、入力画像ラインメモリモジュール２１５は、内部回路である入力画像処理部２１６とデータラッチ２２３〜２２６との間においてデータを一次的に保持するデータ保持部である。
【００３６】
出力画像インタフェース回路２３０は、図３（ａ）〜（ｃ）において説明したように、プロッタ２０との様々な接続態様及びクロック供給態様に対応するための機能を提供する回路であり、データセレクタ２３１、データラッチ２３２〜２３４及びクロックセレクタ２３５を含む。クロックセレクタ２３５は、図３（ａ）〜（ｃ）において説明した様々なクロックであるＣＬＫ５〜ＣＬＫ７が入力される入力端を有し、何れかを選択して出力する。クロックセレクタ２３５は、ＣＰＵ２０１の制御に応じて出力するクロックを選択する。
【００３７】
データラッチ２３２〜２３４は、夫々対応するクロックに従って出力画像ラインメモリモジュール２１７から読み出された出力対象画像の画像情報をラッチして出力する。例えば、データラッチ２３２は、ＣＬＫ７に対応したデータラッチ回路であり、図３（ｃ）に示すようにプロッタ２０から入力されたＣＬＫ７に従って、出力画像ラインメモリ２１７から読み出されたデータをラッチしてデータセレクタ２３１に出力する。
【００３８】
出力画像ラインメモリモジュール２１７においては、クロックセレクタ２３５によって選択されて出力されたクロックに従い、一次的に保持されている読取画像の画像情報が読み出される。データセレクタ２３１は、データラッチ２３２〜２３４夫々によってラッチされた読取画像の画像情報のいずれかを選択して、プロッタ２０に入力する。データセレクタ２３１は、ＣＰＵ２０１の制御に応じて、データラッチ２３２〜２３４によってラッチされた読取画像の画像情報のいずれかを選択する。即ち、出力画像ラインメモリモジュール２１７は、内部回路である出力画像処理部２１８とデータラッチ２３２〜２３４との間においてデータを一次的に保持するデータ保持部である。
【００３９】
このように、本実施形態に係る画像処理ＡＳＩＣ２１０に含まれる入力画像インタフェース回路２２０は、ＣＰＵ２０１の制御に従い、複数設けられたクロックの入力端子のいずれかを選択して入力画像ラインメモリモジュール２１５に入力すると共に、選択されたクロックによってラッチされた読取画像の画像データが入力画像ラインメモリモジュール２１５に入力される。
【００４０】
また、出力画像インタフェース回路２３０は、ＣＰＵ２０１の制御に従い、複数設けられたクロックの入力端子のいずれかを選択して出力画像ラインメモリモジュール２１７に入力することにより、出力画像ラインメモリモジュール２１７から画像データが読み出される。また、出力画像ラインメモリモジュール２１７から読み出されて、選択されたクロックによってラッチされた出力対象画像の画像データが、データセレクタ２３１によって選択されてプロッタ２０に供給される。
【００４１】
従って、本実施形態に係る画像処理ＡＳＩＣ２１０は、様々なスキャナ１０及びプロッタ２０との接続形態及びクロック供給態様に対応可能であり、異なる複数の機種に対応可能な画像処理回路として用いることができる。
【００４２】
尚、画像処理ＡＳＩＣ２１０に供給されるクロックのうち、ＰＬＬ２１３が出力するＣＬＫ４が最も周波数の高いクロックである。そのため、画像処理ＡＳＩＣ２１０内において、ラインメモリよりもＰＣＩｅ  Ｉ／Ｆ２０３側に配置されたモジュールは、ＣＬＫ４に従って動作する。これにより、画像処理ＡＳＩＣ２１０内部の処理効率を向上することができる。
【００４３】
ここで、入力画像ラインメモリモジュール２１５について説明する。図５は、本実施形態に係る入力画像ラインメモリモジュール２１５の詳細を示す図である。図５に示すように、本実施形態に係る入力画像ラインメモリモジュール２１５は、ライト制御部２４１、リード制御部２４２、セレクト部２４３、セレクト部２４４、ラインメモリ２４６、ラインメモリ２４７及びリードデータ選択部２４８を含む。
【００４４】
図５に示すように、クロックセレクタ２２１によって選択されたクロックとデータセレクタ２２２により選択されたデータは、ライト制御部２４１に入力される。ライト制御部２４１は、複数設けられるラインメモリ２４６、２４７のいずれかにデータの書き込みを行うための制御信号を生成する。即ち、入力画像ラインメモリモジュール２１５において、データラッチ２２３〜２２６との間でデータをやり取りするライト制御部２４１は、クロックセレクタ２２１によって選択されたクロックに従ってデータを処理する。
【００４５】
図５に示すように、本実施形態において設けられるラインメモリの数は２つである。尚、カラーＲＧＢの場合、ＲＧＢ３色の夫々について２つのラインメモリを設けると、合計６つのラインメモリが設けられる。
【００４６】
ライト制御部２４１は、ラインメモリのライト制御の制御信号として、イネーブル信号ＷＣＥＮとライトイネーブル信号ＷＷＥＮ、リードイネーブル信号ＷＲＥＮ、データＷＤＡＴ、アドレスＷＡＤＲを出力する。但し、ライト制御においては、メモリからのデータの読み出しは行われないためＷＷＥＮは固定値“Ｈｉｇｈ”などを出力させ、動作に影響の無い信号を生成する。
【００４７】
次に、ラインメモリに書き込まれたデータを入力画像処理部２１６へ受け渡すための、ラインメモリ２４６、２４７からの読み出し動作について説明する。リード制御部２４２は、ＰＬＬ２１３によって生成される内部クロックに従い、ラインメモリ２４６、２４７のリード制御の制御信号として、イネーブル信号ＲＣＥＮとライトイネーブル信号ＲＷＥＮ、リードイネーブル信号ＲＲＥＮ、データＲＤＡＴ、アドレスＲＡＤＲを出力する。
【００４８】
即ち、入力画像ラインメモリモジュール２１５において、内部回路である入力画像処理部２１６との間でデータをやり取りするリード制御部２４２は、内部回路の動作クロックに従ってデータを処理する。リード制御においては、メモリへのデータの書き込みは行わないためＲＤＡＴとＲＷＥＮは固定値“Ｈｉｇｈ”などを出力させ、動作に影響の無い信号を生成する。
【００４９】
上述した制御信号である、データ（ＷＲＤＡＴ、ＲＲＤＡＴ）と、アドレス（ＷＡＤＲ、ＲＡＤＲ）のビット幅は、システムの構成により決まる。たとえば、外部からの入力データが８ｂｉｔのＲＧＢであれば、８ｂｉｔ幅となる。アドレスのビット幅も、システムの構成により決まる。アドレスは、夫々のラインメモリ２４６、２４７におけるアドレスであり、ラインメモリとは主走査ライン分の画像データを格納するため、スキャナが読み込む１ラインの幅の長さ分のメモリ容量としたメモリ構成となる。たとえば、Ａ４の長手方向の長さ２９７ｍｍを６００ｄｐｉを読み込む場合、７０１６画素以上のラインメモリとなる。この場合８ｂｉｔ幅ｘ１３ｂｉｔアドレスとなる。
【００５０】
これらのライト制御部２４１とリード制御部２４２からのラインメモリへの制御信号は、セレクト部２４３、２４４へ夫々入力される。セレクト部２４３、２４４は、ラインメモリ２４６、２４７夫々に対応して設けられており、トグル制御部２４５によって出力されるトグル信号に応じてリード若しくはライトの制御信号を出力する。
【００５１】
次に、２つのラインメモリ２４６、２４７の書き込みと読み出しの制御について説明する。２つのラインメモリ２４６、２４７は、トグル制御部２４５が出力するトグル信号によってトグル制御がおこなわれ、それぞれ書き込みか読み出しの動作を行う。
【００５２】
トグル制御部２４５には、スキャンからの入力データに対してライン毎の基準となる信号であるライン同期信号が入力される。トグル制御部２４５は、このライン同期信号のタイミングに従ってトグル信号を出力することにより、トグル制御を行う。トグル制御部２４５によるトグル制御により、ラインメモリ２４６がライト制御の場合、ラインメモリ２４７がリード制御となり、逆に、ラインメモリ２４６がリード制御の場合ラインメモリ２４７がライト制御となる。
【００５３】
トグル制御部２４５によって出力されたトグル信号は、ライト制御部２４１、リード制御部２４２、セレクト部２４３、２４４、リードデータ選択部２４８へ出力され、ラインメモリ２４３とラインメモリ２２４７のトグル制御の同期がとられる。
【００５４】
入力画像処理部２１６への出力データは、トグル信号によりラインメモリ２４６あるいはラインメモリ２４７のいずれかからの読み出しデータが選択され、入力画像処理部２１６の処理タイミングにあわせて出力される。ラインメモリ２４６、２４７の読み出しデータの選択と処理タイミングの制御は、リードデータ選択部２４８により行われる。リードデータ選択部２４８は、トグル信号に基づいてラインメモリ２４６、２４７からの出力ＤＯＵＴ１と出力ＤＯＵＴ２のいずれかを選択し、選択したデータを入力画像処理部２１６の処理タイミングに合わせて出力する。
【００５５】
次に、出力画像ラインメモリモジュール２１７について説明する。図６は、本実施形態に係る出力画像ラインメモリモジュール２１７の詳細を示す図である。図６に示すように、本実施形態に係る出力画像ラインメモリモジュール２１７は、ライト制御部２５１、リード制御部２５２、セレクト部２５３、セレクト部２５４、ラインメモリ２５６、ラインメモリ２５７及びリードデータ選択部２５８を含む。
【００５６】
プロッタ２０によって画像形成出力される出力対象画像のデータはＲＡＭ１０３から読み出されて、ＰＣＩｅ  Ｉ／Ｆ２０３を介して画像処理ＡＳＩＣ２１０に入力される。出力対象画像のデータは、出力画像処理部２１８による画像処理によってプロッタ２０に入力される形態に変換される。出力対象画像のデータとしては、スキャナ１０によって読み取られて入力画像処理部２１６で処理された読取画像データがＲＡＭ１０３に蓄積されたものや、画像処理装置１にネットワークを介して接続されたＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）から入力されてＲＡＭ１０３に蓄積されたものなどである。
【００５７】
これらのデータが、出力画像処理部２１８から、出力画像処理部２１８の動作クロックに従ってライト制御部２５１に入力される。ライト制御部２５１は、ライト制御の制御信号として、イネーブル信号ＷＣＥＮとライトイネーブル信号ＷＷＥＮ、リードイネーブル信号ＷＲＥＮ、データＷＤＡＴ、アドレスＷＡＤＲを出力する。但しライト制御はデータの読み出しは行わないためＷＷＥＮは固定値“Ｈｉｇｈ”などを出力させ、動作に影響のない信号として生成する。このようなライト制御部２５１の制御信号で、ラインメモリ２５６、２５７への書き込みが行われる。
【００５８】
次に、ラインメモリ２５６、２５７に書き込まれたデータをプロッタ２０へ出力するための読み出し動作について説明する。リード制御部２５２は、クロックセレクタ２３５によって選択されたクロックに従い、リード制御の制御信号として、イネーブル信号ＲＣＥＮとライトイネーブル信号ＲＷＥＮ、リードイネーブル信号ＲＲＥＮ、データＲＤＡＴ、アドレスＲＡＤＲを出力する。但しリード制御はデータの書き込みは行わないためＲＤＡＴとＲＷＥＮは固定値“Ｈｉｇｈ”などを出力させ、動作に影響のない信号として生成する。このようなリード制御部２５２の制御信号で、ラインメモリの読み出しを行う。
【００５９】
これらの制御信号である、データ（ＷＲＤＡＴ、ＲＲＤＡＴ）とアドレス（ＷＡＤＲ、ＲＡＤＲ）のビット幅はシステム構成により決まる。具体的には、上述のスキャナと同様な考えで出力印刷するプロッタの１ライン分の幅により決定される。また、メモリ構成容量も同様の考えで決まる。尚、図６では、出力色１系統のみ示しているが、ＣＭＹＫなど４色の場合は、各色毎に同様に４色分の構成となる。
【００６０】
ライト制御部２５１とリード制御部２５２からのラインメモリへの制御信号は、ラインメモリ毎のセレクト部２５３、２５４へ夫々入力される。セレクト部２５６、２５７は、ラインメモリ２５６、２５７夫々に対応して設けられており、トグル制御部２５５によって出力されるトグル信号に応じてリード若しくはライトの制御信号を出力する。
【００６１】
次に、２つのラインメモリ２５６、２５７の書き込みと読み出しの制御について説明する。２つのラインメモリ２５６、２５７は、トグル制御部２５５が出力するトグル信号によってトグル制御がおこなわれ、それぞれ書き込みか読み出しの動作を行う。即ち、出力画像処理部２１８からのデータのラインメモリへの書き込みとプロッタ２０へ出力するデータのラインメモリからの読み出しは、上述のスキャナ側と同様にラインメモリ２５６、２５７のトグル制御により実行される。
【００６２】
トグル制御は、トグル制御部２５５により生成された信号で実行される。トグル制御部２５５は、プロッタへの出力データに対してライン毎の基準となる信号であるプロッタ出力ライン同期信号に基づき、トグル信号を生成して出力する。トグル制御部２５５によるトグル制御により、ラインメモリ２５６がライト制御の場合ラインメモリ２５７がリード制御となり、逆に、ラインメモリ２５６がリード制御の場合ラインメモリ２５７がライト制御となる。
【００６３】
トグル制御部２５５によって出力されたトグル信号は、ライト制御部２５１、リード制御部２５２、セレクト部２５３、２５４リードデータ選択部２５８へ出力され、ラインメモリ２５６とラインメモリ２５７のトグル制御の同期がとられる。
【００６４】
プロッタ２０への出力データは、ラインメモリ２５６あるいはラインメモリ２５７のいずれかからの読み出しデータが選択され、プロッタ２０への出力タイミングに合わせて出力される。読み出しデータの選択と処理タイミングの制御は、リードデータ選択部２５８により行われる。リードデータ選択部２５８は、トグル信号に基づいてラインメモリ２５６、２５７からの出力ＤＯＵＴ１と出力ＤＯＵＴ２のいずれかを選択し、選択したデータをプロッタ２０の動作タイミング、即ち画像形成出力の動作タイミングに合わせて出力する。
【００６５】
ここで、図５において説明したラインメモリ２４６、２４７のトグル制御及び図６において説明したラインメモリ２５６、２５７のトグル制御について、トグル制御のタイミングを図７を参照して説明する。図７においては、２つのラインメモリをラインメモリＡ、ラインメモリＢとして示している。トグル動作となるメモリの切り替えタイミングは、同じであるため、スキャナ１０側及びプロッタ２０側について統一して説明する。
【００６６】
ライン同期信号は、スキャナ同期信号若しくはプロッタ出力同期信号であり、１ライン毎の基準となるタイミングで“Ｈｉｇｈ”となる１パルスあるいは数クロックの信号である。ＣＬＫは、スキャナ１０側の場合、クロックセレクタ２２１によって選択されて出力されたクロックに該当し、プロッタ２０側の場合、クロックセレクタ２３５によって選択された出力されたクロックに該当する。メモリライトは、スキャナ１０側の場合データセレクタ２２２によって選択されて出力されたデータ信号であり、プロッタ２０側の場合、データセレクタ２３１によって選択されて出力されたデータ信号である。
【００６７】
メモリライト動作に際しては、有効データ期間のみ書き込みを行う。スキャナ１０での１ライン分の読取画像データや、プロッタ２０へ入力するべき１ライン分の出力対象画像データは、図７の“メモリライト”に示すように“有効データ”と“無効データ”とがある。つまり、メモリライト動作に際しては、１ラインの同期信号のうち有効データ期間のみデータの書き込みが実行され、無効データ期間は書込みが実行されない。
【００６８】
ライトする場合のラインメモリの選択は、トグル信号により選択される。また、リードする場合のラインメモリの選択も、トグル信号により選択される。上述したように、一方のラインメモリがライト動作中の場合、他方のラインメモリはリード動作となる。
【００６９】
図７においては、外部インタフェースのクロック、即ち、クロックセレクタ２２１、クロックセレクタ２３５によって選択されたクロックが、内部画像処理の動作クロック、即ち、ＰＬＬ２１３が出力する動作クロックよりも遅い場合の例を示している。内部画像処理のクロック周波数が速い場合は、メモリリードが高速に行われるため、図７に示すようにリードデータの期間がライトデータの期間よりも短くなる。逆の場合は、ライトデータ期間が長くなる。ライトデータ期間は、１ラインの期間で処理される必要がある。
【００７０】
図８は、スキャナ１０からの入力データの基準クロックより内部の入力画像処理部２１６のクロックの周波数が速い場合の例であり、クロックセレクタ２２１によってＣＬＫ１が選択された場合を示す図である。スキャナ１０からのデータは、１ライン毎に入力されるライン同期信号に基づいてライン同期がとられている。１ラインの期間で入力されるデータは、有効データ信号が“Ｈｉｇｈ”となる期間が有効データとなり、有効データ信号が“Ｌｏｗ”となる期間が無効データとなる。
【００７１】
ＣＬＫ１基準で入力される有効データが入力画像処理部２１６において処理された場合、入力画像処理部２１６の動作クロック、即ちＰＬＬ２１３によって出力されるクロックが速いため、有効データ期間が短くなるが、有効データ数は同じである。
【００７２】
同様に、図９は、スキャナ１０からの入力データ基準クロックが内部の入力画像処理部２１６のクロック周波数より速い場合の例である。尚、本実施形態においては、内部クロックとして最も早いクロックを用いるため、図９に示すような状態にはならないが、一例として、ＰＬＬ２１３が出力するクロックよりも速い仮のクロックであるＣＬＫ０がクロックセレクタ２２１によって選択されたものとして説明する。
【００７３】
スキャナ１０からの有効データは、有効データ信号が“Ｈｉｇｈ”の期間であり、ＣＬＫ０の周波数で入力されている。内部のクロックをＣＬＫ４´とすると、ＣＬＫ４´＜ＣＬＫ０であるため、内部クロックにおける有効データ期間は、入力データにおける有効データ期間よりも長くなる。
【００７４】
従って、内部クロックの方が遅い場合は、入力する１ラインの期間に入力画像処理部２１６へのデータ転送を終わらせる必要がある。これを満たす動作周波数での処理が必要となる。また、この動作周波数の関係は、ラインメモリの本数の構成にも関係する。プロッタ２０側も出力のクロック系と内部画像処理のクロック系との動作周波数の関係は同様
に考えることができる。
【００７５】
以上説明したように、本実施形態に係る画像処理ＡＳＩＣ２１０を有する画像処理装置１は、データの入出力及びクロックの供給系統を複数有し、ＣＰＵ２０１の制御によって選択された系統に従って動作する。そのため、様々なクロック形態に対応可能な画像処理ＡＳＩＣを供給することができる。
【００７６】
また、本実施形態に係る画像処理ＡＳＩＣ２１０においては、複数系統のクロックのうち、最も周波数の高いクロックを内部の画像処理回路の動作クロックとして供給する。そのため、スキャナ１０やプロッタ２０のようにライン同期が必要なデバイスの動作タイミングに遅れることなく、内部の画像処理を完了することができる。
【００７７】
尚、上記実施形態においては、ＰＬＬ２１３によって逓倍されたクロックを画像処理ＡＳＩＣ２１０内部の動作クロックとして供給する場合を例として説明した。この他、図１０に示すように、ＰＬＬ２１３によって逓倍されて出力されたクロックを分周回路２６０によって分周して出力することにより、内部の動作クロックを選択可能としてより多種のクロックでシステム構成を可能とすることもできる。
【００７８】
分周回路２６０は、図１１（ａ）に示すように、１／１、１／２、１／４、１／８のクロックを出力可能な分周器２６１と、夫々のクロックを選択して出力するセレクタ２６２を含む。セレクタ２６２は、ＣＰＵ２０１の制御に従っていずれかのクロックを選択して出力する。
【００７９】
分周器２６１は、図１１（ｂ）に示すように、１／２分周器２６３が３つ連結され、夫々の連結部分の出力が取り出されることによって構成されている。そして、１／２分周器２６３は、図１１（ｃ）に示すように、ＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）のクロック端子にＰＬＬ２１３からのクロックを入力し、ＦＦの反転をＦＦの入力端子に入力し出力された信号が１／２分周された信号として用いられることにより構成される。
【００８０】
このような回路での分周クロックは、たとえば、外部からＰＬＬ２１３に入力されるクロックの周波数を３０ＭＨｚとして、ＰＬＬ２１３により６逓倍する場合、選択可能な周波数は、１８０ＭＨｚ、９０ＭＨｚ、４５ＭＨｚ、２２．５ＭＨｚとなる。尚、分周は１／２に限らず、１／３など回路構成により所望の分周比で構成することができる。
【００８１】
このように内部画像処理部の動作クロックに分周回路を設け、選択可能とすることで、ＰＬＬ２１３に入力される元のクロックを変更することなく、内部動作の周波数を変更することが可能となる。これにより、ＰＬＬ２１３に入力される外部クロックが他のデバイスと共通化されていること等により変更不可能な場合において、内部動作の周波数のみを変更することが可能となる。
【００８２】
また、上記実施形態においては、図４に示すように、ＰＬＬ２１３によって逓倍されて出力されたクロックがスキャナ１０側の内部回路及びプロッタ２０側の内部回路に供給される場合を例として説明した。しかしながら、装置のシステム構成として、スキャナ１０側のクロックとプロッタ２０側のクロックとが異なる場合があり得る。
【００８３】
このような場合、図１２に示すように、分周回路２７０を経てスキャナ１０側とプロッタ２０側と別系統のクロックを出力することにより対応可能である。図１２の分周回路２７０は、図１３に示すように、分周器２７１による分周後の各クロック信号をスキャナ１０側とプロッタ２０側との夫々に設けられたセレクタ２７２、２７３によって選択可能に構成されている。このような構成により、ＣＰＵ２０１の制御によってスキャナ１０側とプロッタ２０側とに異なるクロックを供給することが可能となる。
【００８４】
また、上記実施形態においては、１色分のデータ信号について２つのラインメモリが設けられる場合を例として説明した。これは１例であり、１色分のデータ信号について１つのラインメモリを設ける態様も可能である。以下、そのような例について説明する。
【００８５】
図１４は、入力画像ラインメモリモジュール２１５において、１つのラインメモリが含まれる場合の例を示す図である。図１４に示す入力画像ラインメモリモジュール２１５は、図５において説明したラインメモリ２４６、２４７を２ポートＲＡＭ、ＦＩＦＯ等でライトアクセスとリードアクセスを同時に行えるメモリにより構成するものである。
【００８６】
図１４の態様における入力画像ラインメモリモジュール２１５は、図５において説明した構成のうち、ライト制御部２４１、リード制御部２４２及びラインメモリ２４６を含むと共に、リードスタート制御部２４９を含む。図１４に示す入力画像ラインメモリモジュール２１５においても、図５において説明した構成と同様にデータセレクタ２２１及びクロックセレクタ２２２がＣＰＵ２０１の制御に従って選択したデータ信号及びクロック信号がライト制御部２４１に入力され、ライト制御部２４１がデータセレクタ２２１によって入力された画像データをラインメモリ２４６に書き込むための制御を行う。
【００８７】
ライト制御部２４１は、ライト制御のための信号として、イネーブル信号ＷＣＥＮと、ライトイネーブル信号ＷＷＥＮ、データＷＤＡＴ、アドレスＷＡＤＲを出力する。リード制御部２４２は、入力画像処理部２１６へのデータ転送のため、ラインメモリ２４６に書き込まれた画像データを読み出す。
【００８８】
リード制御部２４２は、入力画像処理部２１６の動作クロックと同期したクロック、即ち、ＰＬＬ２１３によって出力されたクロックであるＣＬＫが入力されると共に、ラインメモリ２４６からデータの読み出しを開始するタイミングを示すタイミング信号がリードスタート制御部２４９から入力される。リード制御部２４２は、リード制御部２４２からのリード制御のための信号として、イネーブル信号ＲＣＥＮとリードイネーブル信号ＲＲＥＮ、データＲＤＡＴ、アドレスＲＡＤＲを出力する。
【００８９】
次に、ラインメモリを読み出すタイミングに関して説明する。読み出すタイミングは、クロックセレクタ２２２から入力される外部クロックと、ＰＬＬ２１３から入力される内部クロックとのどちらの周波数が高いかにより異なる。
【００９０】
図１５は、内部クロックが外部クロックより速い場合のタイミングチャートである。また、図１６は、内部クロックが外部クロックより遅い場合のタイミングチャートである。図１５、１６ともに、１ラインのデータを１５データとして説明する。
【００９１】
スキャナからの入力データが、内部クロックよりも遅いクロックによってラインメモリ２４６に書き込まれると、図１５のように、ラインの基準信号であるライン同期信号に基づいて有効データが入力され、外部クロックに同期してデータ“１”〜“１５”が書き込まれる。
【００９２】
ラインメモリ２４６からの読み出しは、リードスタート制御部２４９からのリードスタート信号を基準として開始される。図１５に示すように、あるタイミングにおいてリードスタート制御部２４９が、リードスタート信号をリード制御部２４２に入力する。このリードスタート信号は、外部クロックと内部クロック及び１ラインの有効データ長によりタイミングが決定される。
【００９３】
外部クロックの周波数をＣ１、内部クロックの周波数をＣ２、有効データ長（データ数）をＬとすると、スタートタイミングは以下の式（１）で表すことができる。
【００９４】
Ｌ×（１−Ｃ１／Ｃ２）        式（１）
例えば、Ｌが１５データ、Ｃ２が１００ＭＨｚ、Ｃ１が４０ＭＨｚの場合、式（１）の結果は、９となる。即ち、有効データの“９”番目のデータの書込みの後にリードスタート信号を発生させると、図１５のメモリリードタイミングＡのように、“１５”番目のデータ書込みと同時に“１５”番目のメモリリードタイミングとなる。
【００９５】
図１５のメモリリードタイミングＡの場合、メモリライトの最終データとメモリリードの最終データが同タイミングとなる可能性があり、ラインメモリ２４６への書き込みが終わらない内に読み出しアクセスが発生することがありえる。これに対して、リードスタートをαデータ遅らせ、下記の式（２）のタイミングでメモリリードスタートとすることで、図１５のメモリリードタイミングＢのように、問題なくライトおよびリードを完了することが可能となる。
【００９６】
Ｌ×（１−Ｃ１／Ｃ２）＋α        式（２）
このようなリードスタートタイミング制御部２４９によるタイミング制御は、ＣＰＵ２０１の制御に従って実現される。即ち、ＣＰＵ２０１が、１ラインの有効データ長、各クロックの周波数、スタート遅延量を内部レジスタ等で設定し、リードスタートタイミング制御部２４９が、夫々の設定値に従って上記タイミングを生成する。尚、αの値は、読み出しが１ラインの長さで収まる範囲で設定することが好ましい。
【００９７】
逆に、図１６に示すように、内部クロックより早いクロックによりラインメモリ２４６に書き込まれる場合には、ライトとリードの最初のアクセスが同時とならないようにすれば、リードアクセスがライトアクセスを追い越すことはないので、問題ない。但し、１ライン同期期間（有効データ長と無効データ長）にリードが完了する必要がある。
【００９８】
例えば、図１７のメモリリードタイミングに示すように次のライン同期信号の前にメモリリードが完了すればよいが、図１８のように無効データ期間が短い場合や、図１９に示すように、リードスタートが遅い場合等は、無効データ期間内にメモリリードを完了することができず、ラインメモリ２４６に書き込まれた画像データを完全に読み出せない状態となる。これらも考慮して、スタート遅延量αを設定する必要がある。
【００９９】
そのため、ライン同期間（有効データと無効データ）をＮとし有効データ長をＬ、外部クロックの周波数をＣ１、内部クロックの周波数をＣ２、リードスタートタイミング遅延をα（データ）とすると以下の式（３）の条件が必要である。
【０１００】
Ｎ×Ｃ１／Ｃ２＋α＞Ｌ        式（３）
上記式（２）および式（３）によるリードスタート制御部を動作させることで、メモリを１本の構成として動作することが可能である。プロッタ２０側に関しても同様に構成することで、１本のラインメモリでの構成が可能である。
【０１０１】
実施の形態２．
本実施形態においては、図２０に示すように、ＩＰＵボード２００においてＣＰＵ２０１を搭載するためのＣＰＵ  Ｉ／Ｆ２０４と、画像処理ＡＳＩＣ２１０との間でデータ授受を行うための授受回路２０５を設け、ＣＰＵＩ／Ｆ１０８のクロックと画像処理ＡＳＩＣ２１０内部のクロック系統を異なる系統とする例について説明する。
【０１０２】
画像処理ＡＳＩＣ２１０内部のクロックは、図４において説明したようにＰＬＬ２１３によって出力されるクロック（以降、内部クロックとする）であり、ＣＰＵ  Ｉ／Ｆ２０４のクロックは、ＣＰＵ２０１のクロックあるいはＣＰＵ２０１から入力される制御信号（以降、ＣＰＵクロックとする）である。授受回路２０５には、内部クロックあるいはＣＰＵクロックが供給され、内部クロックとＣＰＵクロックとの間の非同期を吸収してデータ授受を行えるようにする。
【０１０３】
図２１は、ＣＰＵ  Ｉ／Ｆ２０４におけるリードアクセスのタイミングチャートである。図２１のタイムチャートに示すように、ＣＰＵから画像処理ＡＳＩＣ２１０へのリードアクセスにおいては、ＣＰＵのクロックを基準として生成された制御信号が入力される。図２１はＣＰＵからのリードアクセスの場合のタイミングチャートであり、アクセスのための制御信号として、ＣＰＵのクロックＣＰＵ＿ＣＬＫ、アドレス信号であるＣＰＵ＿Ａ、チップセレクト信号であるＣＰＵ＿ＣＳ＿Ｎ、リードイネーブル信号であるＣＰＵ＿ＲＤ＿Ｎ、リードデータ信号であるＣＰＵ＿ＲＤＡＴＡ等が入力される。
【０１０４】
ＣＰＵ  Ｉ／Ｆ２０４に対しては、図２１に示すＣＰＵ＿Ａ、ＣＰＵ＿ＣＳ＿Ｎ、ＣＰＵ＿ＲＤ＿Ｎ、ＣＰＵ＿ＲＤＡＴＡに加えて、ライトアクセス時には、ライトイネーブル信号であるＣＰＵ＿ＷＲ＿Ｎ、ライトデータ信号であるＣＰＵ＿ＷＤＡＴＡが入力される。
【０１０５】
リードアクセスに際しては、ＣＰＵ＿ＣＳ＿ＮとＣＰＵ＿ＲＤ＿Ｎがアサートされた時のＣＰＵ＿Ａのデータにより、画像処理ＡＳＩＣ２１０内でマッピングされているアドレスに該当するレジスタやＲＡＭなどにアクセスを行い、画像処理ＡＳＩＣ１２０側からアクセスしたレジスタあるいはＲＡＭのデータをＣＰＵ＿ＲＤ＿ＤＡＴＡとして外部、即ちＣＰＵ２０１へ出力する。
【０１０６】
ＣＰＵクロックであるＣＰＵ＿ＣＬＫと内部クロックであるＣＬＫは非同期であるため、ＣＰＵからのアクセスのための信号は非同期となる。授受回路２０５は、ＣＰＵ  Ｉ／Ｆ２０４と画像処理ＡＳＩＣ２１０内部との非同期吸収を行うものであり、前述の図２１に示すようなＣＰＵからのアクセスがあった場合、画像処理ＡＳＩＣ２１０は、ＣＰＵクロックであるＣＰＵ＿ＣＬＫより高速の周波数クロックである内部クロックＣＬＫに従って処理を行う。
【０１０７】
ＣＰＵからのアドレス信号ＣＰＵ＿ＡはＡＤＤＲとして、チップイネーブル信号ＣＰＵ＿ＣＳ＿ＮはＣＳ＿Ｎとして、リードイネーブル信号ＣＰＵ＿ＲＤ＿ＮはＲＤ＿Ｎとして、画像処理ＡＳＩＣ２１０に対してアクセスを行う。それぞれの信号は、授受回路２０５内部の非同期対応回路により、内部クロックに同期して内部アクセス信号を生成させる。
【０１０８】
ＣＰＵ＿ＣＬＫ同期であるＣＰＵ＿Ａ、ＣＰＵ＿ＣＳ＿Ｎ、ＣＰＵ＿ＲＤ＿Ｎのそれぞれの信号は、授受回路２０５内部の非同期対応回路によりデータを受け取る。非同期対応回路にて生成される信号のタイミングは、非同期のＦＦ間のデータ受け渡し時に発生するメタステーブルなどの対応などを行うためＦＦ数段で叩かれた信号として生成され、これによりＣＰＵ＿Ａ信号は、ＡＤＤＲ信号となる。同様にＣＰＵ＿ＣＳ信号とＣＰＵ＿ＲＤ＿Ｎ信号は、ＣＳ＿Ｎ、ＲＤ＿Ｎとなる。
【０１０９】
これにより画像処理ＡＳＩＣ２１０内のレジスタあるいはＲＡＭから読み出されたデータであるＲＤ＿ＤＡＴＡは、ＣＰＵ＿ＣＬＫで同期をとられてＣＰＵ＿ＲＤＡＴＡとしてＣＰＵ２０１へ出力される。
【０１１０】
以上のような動作構成で、外部からのＣＰＵＩ／Ｆが異なるクロック系統であった場合でも、授受回路２０５により非同期吸収がおこなわれ、内部画像処理１１２はＣＰＵクロック系に関係ない回路として構成することができ、種々の外部Ｉ／Ｆに対応可能となる。
【符号の説明】
【０１１１】
１  画像処理装置
１０  スキャナ
２０  プロッタ
１００  コントローラボード
１０１  ＣＰＵ
１０２  ＲＯＭ
１０３  ＲＡＭ
１０４  コントローラＡＳＩＣ
２００  ＩＰＵボード
２０１  ＣＰＵ
２０２  ＲＯＭ
２０３  ＰＣＩｅ  Ｉ／Ｆ
２０４  ＣＰＵ  Ｉ／Ｆ
２０５  授受回路
２１０  画像処理ＡＳＩＣ
２１１、２１４  ＳＳＣＧ
２１２、２１３  ＰＬＬ
２１５  入力画像ラインメモリモジュール
２１６  入力画像処理部
２１７  出力画像ラインメモリモジュール
２１８  出力画像処理部
２２０  入力画像インタフェース回路
２２１  クロックセレクタ
２２２  データセレクタ
２２３、２２４、２２５、２２６  データラッチ
２３０  出力画像インタフェース回路
２３１  データセレクタ
２３２、２３３、２３４  データラッチ
２３５  クロックセレクタ
２４１、２５１  ライト制御部
２４２、２５２  リード制御部
２４３、２４４、２５３、２５４  セレクト部
２４５、２５５  トグル制御部
２４６、２４７、２５６、２５７  ラインメモリ
２４８、２５８  リードデータ選択部
２４９  リードスタート制御部
２６０  分周回路
２６１  分周器
２６２  セレクタ
２６３  １／２分周器
２７０  分周回路
２７１  分周器
２７２、２７３  セレクタ
【先行技術文献】
【特許文献】
【０１１２】
【特許文献１】特開２００９−０７１７２０号公報
【特許文献２】特開２００１−１４４５１号公報
【図１】
0005929206.tif 000002
【図２】
0005929206.tif 000003
【図３】
0005929206.tif 000004
【図４】
0005929206.tif 000005
【図５】
0005929206.tif 000006
【図６】
0005929206.tif 000007
【図７】
0005929206.tif 000008
【図８】
0005929206.tif 000009
【図９】
0005929206.tif 000010
【図１０】
0005929206.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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