(57)【特許請求の範囲】
【請求項１】
Ｐ型半導体のベース基板にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記ベース基板上にＰ型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、
低耐圧のＮ型の第１の横型ＭＯＳトランジスタが形成される領域に、第１のＰ型ウェル層を形成する第１のＰ型ウェル層形成工程と、
低耐圧のＰ型の第２の横型ＭＯＳトランジスタが形成される領域に、第１のＮ型ウェル層を形成する第１のＮ型ウェル層形成工程と、
高耐圧のＮ型の第３の横型ＭＯＳトランジスタが形成される領域に、第２のＰ型ウェル層を形成する第２のＰ型ウェル層形成工程と、
高耐圧のＰ型の第４の横型ＭＯＳトランジスタ及びＮ型の縦型ＭＯＳトランジスタが形成される領域に、第２のＮ型ウェル層をそれぞれ形成する第２のＮ型ウェル層形成工程と、
前記縦型ＭＯＳトランジスタが形成される前記第２のＮ型ウェル層内の領域に、Ｐ型のボディ領域を形成するボディ領域形成工程と、
素子分離領域と前記第３及び前記第４の横型ＭＯＳトランジスタの電界緩和領域を絶縁膜によりそれぞれ形成する工程と、
前記電界緩和領域に第１の低濃度領域を形成する工程と、
前記縦型ＭＯＳトランジスタが形成される領域に、前記半導体基板の内部に向かってＮ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板上の表面及び前記トレンチの壁面に沿って第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、
前記第１ゲート絶縁膜上にＮ型の第１多結晶シリコン層を成膜する第１多結晶シリコン層形成工程と、
前記第１多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第１ゲート電極を形成する第１ゲート電極形成工程と、
前記前記第３及び前記第４の横型ＭＯＳトランジスタのゲート絶縁膜を形成する予定領域に、相対的に厚い第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、
前記第１ゲート電極上を含む前記半導体基板上に、前記第１及び前記第２の横型ＭＯＳトランジスタのための相対的に薄い第３ゲート絶縁膜を形成する第３ゲート絶縁膜形成工程と、
前記トレンチの前記第１ゲート電極上の前記第３ゲート絶縁膜を除去するエッチング工程と、
前記半導体基板上にノンドープの第２多結晶シリコン層を成膜する第２多結晶シリコン層形成工程と、
前記第１および前記第３の横型ＭＯＳトランジスタの前記第２多結晶シリコン層にはＮ型の高濃度不純物を導入し、前記第２および前記第４の横型ＭＯＳトランジスタの前記第２多結晶シリコン層にはＰ型の高濃度不純物を導入する第２多結晶シリコン層への高濃度不純物導入工程と、
前記第２多結晶シリコン層に対してエッチングを行い、前記第１ゲート電極上の第２のゲート電極と、前記第１乃至第４の横型ＭＯＳトランジスタのゲート電極を形成する第２ゲート電極形成工程と、
前記第１の横型ＭＯＳトランジスタ形成領域の前記第２ゲート電極をマスクに自己整合的にＮ型不純物を導入し、第２低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記第２の横型ＭＯＳトランジスタ形成領域の前記第２ゲート電極をマスクに自己整合的にＰ型不純物を導入し、第２低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記第１の横型ＭＯＳトランジスタ形成領域の、前記第２ゲート電極から離れた領域および、前記縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｎ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と、
前記第２の横型ＭＯＳトランジスタ形成領域の、前記第２ゲート電極から離れた領域にＰ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
Ｐ型半導体のベース基板にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記ベース基板上にＰ型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、
低耐圧のＮ型の第１の横型ＭＯＳトランジスタが形成される領域に、第１のＰ型ウェル層を形成する第１のＰ型ウェル層形成工程と、
低耐圧のＰ型の第２の横型ＭＯＳトランジスタが形成される領域に、第１のＮ型ウェル層を形成する第１のＮ型ウェル層形成工程と、
高耐圧のＮ型の第３の横型ＭＯＳトランジスタが形成される領域に、第２のＰ型ウェル層を形成する第２のＰ型ウェル層形成工程と、
Ｎ型の縦型ＭＯＳトランジスタが形成される領域に、第２のＮ型ウェル層を形成する第２のＮ型ウェル層形成工程と、
前記縦型ＭＯＳトランジスタが形成される前記第２のＮ型ウェル層内の領域に、Ｐ型のボディ領域を形成するボディ領域形成工程と、
素子分離領域と前記第３の横型ＭＯＳトランジスタの電界緩和領域を絶縁膜によりそれぞれ形成する工程と、
前記電界緩和領域に第１の低濃度領域を形成する工程と、
前記縦型ＭＯＳトランジスタが形成される領域に、前記半導体基板の内部に向かってＮ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板上の表面及び前記トレンチの壁面に沿って第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、
前記第１ゲート絶縁膜上にＮ型の第１多結晶シリコン層を成膜する第１多結晶シリコン層形成工程と、
前記第１多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第１ゲート電極を形成する第１ゲート電極形成工程と、
前記前記第３の横型ＭＯＳトランジスタのゲート絶縁膜を形成する予定領域に、相対的に厚い第２ゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、
前記第１ゲート電極上を含む前記半導体基板上に、前記第１及び前記第２の横型ＭＯＳトランジスタのための相対的に薄い第３ゲート絶縁膜を形成する第３ゲート絶縁膜形成工程と、
前記トレンチの前記第１ゲート電極上の前記第３ゲート絶縁膜を除去するエッチング工程と、
前記半導体基板上にノンドープの第２多結晶シリコン層を成膜する第２多結晶シリコン層形成工程と、
前記第１および前記第３の横型ＭＯＳトランジスタの前記第２多結晶シリコン層にはＮ型の高濃度不純物を導入し、前記第２の横型ＭＯＳトランジスタの前記第２多結晶シリコン層にはＰ型の高濃度不純物を導入する第２多結晶シリコン層への高濃度不純物導入工程と、
前記第２多結晶シリコン層に対してエッチングを行い、前記第１ゲート電極上の第２のゲート電極と、前記第１乃至第３の横型ＭＯＳトランジスタのゲート電極を形成する第２ゲート電極形成工程と、
前記第１の横型ＭＯＳトランジスタ形成領域の前記第２ゲート電極をマスクに自己整合的にＮ型不純物を導入し、第２低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記第２の横型ＭＯＳトランジスタ形成領域の前記第２ゲート電極をマスクに自己整合的にＰ型不純物を導入し、第２低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記第１の横型ＭＯＳトランジスタ形成領域の、前記第２ゲート電極から離れた領域および、前記縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｎ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と、
前記第２の横型ＭＯＳトランジスタ形成領域の、前記第２ゲート電極から離れた領域にＰ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
Ｐ型半導体のベース基板にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、
前記ベース基板上にＰ型のエピタキシャル成長層を形成し、半導体基板とするエピタキシャル成長層形成工程と、
低耐圧のＮ型の第１の横型ＭＯＳトランジスタが形成される領域に、第１のＰ型ウェル層を形成する第１のＰ型ウェル層形成工程と、
低耐圧のＰ型の第２の横型ＭＯＳトランジスタが形成される領域に、第１のＮ型ウェル層を形成する第１のＮ型ウェル層形成工程と、
Ｎ型の縦型ＭＯＳトランジスタが形成される領域に、第２のＮ型ウェル層を形成する第２のＮ型ウェル層形成工程と、
前記縦型ＭＯＳトランジスタが形成される前記第２のＮ型ウェル層内の領域に、Ｐ型のボディ領域を形成するボディ領域形成工程と、
素子分離領域を絶縁膜により形成する工程と、
前記縦型ＭＯＳトランジスタが形成される領域に、前記半導体基板の内部に向かってＮ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記半導体基板上の表面及び前記トレンチの壁面に沿って第１ゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、
前記第１ゲート絶縁膜上にＮ型の第１多結晶シリコン層を成膜する第１多結晶シリコン層形成工程と、
前記第１多結晶シリコン層に対してエッチングを行い、前記トレンチ内に第１ゲート電極を形成する第１ゲート電極形成工程と、
前記第１ゲート電極上を含む前記半導体基板上に、前記第１及び前記第２の横型ＭＯＳトランジスタのための第３ゲート絶縁膜を形成する第３ゲート絶縁膜形成工程と、
前記トレンチの前記第１ゲート電極上の前記第３ゲート絶縁膜を除去するエッチング工程と、
前記半導体基板上にノンドープの第２多結晶シリコン層を成膜する第２多結晶シリコン層形成工程と、
前記第１の横型ＭＯＳトランジスタの前記第２多結晶シリコン層にはＮ型の高濃度不純物を導入し、前記第２の横型ＭＯＳトランジスタの前記第２多結晶シリコン層にはＰ型の高濃度不純物を導入する第２多結晶シリコン層への高濃度不純物導入工程と、
前記第２多結晶シリコン層に対してエッチングを行い、前記第１ゲート電極上の第２のゲート電極と、前記第１および前記第２の横型ＭＯＳトランジスタのゲート電極を形成する第２ゲート電極形成工程と、
前記第１の横型ＭＯＳトランジスタ形成領域の前記第２ゲート電極をマスクに自己整合的にＮ型不純物を導入し、第２低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、
前記第２の横型ＭＯＳトランジスタ形成領域の前記第２ゲート電極をマスクに自己整合的にＰ型不純物を導入し、第２低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、
前記第１の横型ＭＯＳトランジスタ形成領域の、前記第２ゲート電極から離れた領域および、前記縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｎ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と、
前記第２の横型ＭＯＳトランジスタ形成領域の、前記第２ゲート電極から離れた領域にＰ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記第２多結晶シリコン層への高濃度不純物導入工程における前記Ｎ型の高濃度不純物の導入と前記Ｎ型ソース・ドレイン形成工程とを同時に行い、前記第２多結晶シリコン層への高濃度不純物導入工程における前記Ｐ型の高濃度不純物の導入と前記Ｐ型ソース・ドレイン形成工程とを同時に行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同極ゲートを有した低耐圧の横型ＭＯＳトランジスと高耐圧の横型ＭＯＳトランジスタおよび縦型トレンチＭＯＳＦＥＴを混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、多種多様な携帯機器が流通するようになり、それらを動作させるための電源には高エネルギー密度を有し、メモリー効果が発生しないＬｉイオン電池が多用されている。それに伴い、Ｌｉイオン電池の過充電、過放電を検出する保護用ＩＣも必須となっている。例えば、携帯電話向けのＬｉイオン電池は、３．６Ｖ程度の電池電圧となるが、充電する際は２０Ｖ以上の電圧がかかる事もあり、保護用ＩＣとしては高耐圧を有する素子を含むことが要求される。
【０００３】
このような保護用ＩＣの仕様を満たすことができるＣＭＯＳトランジスタプロセスは、低耐圧に適したＭＯＳトランジスタおよび高耐圧に適したＭＯＳトランジスタを形成できる必要がある。なぜなら、高耐圧素子はその仕様を満たす為には素子サイズをある程度大きくする必要があるので、ＩＣの全体を高耐圧素子で構成した場合、最終的なチップサイズが増大し、コスト競争力のないＩＣとなり、市場の価格に対する要求を満たすことは困難になってしまうからである。その為、高電圧が印加される回路部分にのみ高耐圧素子を使用し、その他の回路領域は低耐圧素子を使用することでチップサイズを抑制することが必要である。さらには、保護用ＩＣにトレンチ型のパワーＭＯＳＦＥＴを内蔵した場合、さらなるチップサイズ縮小とともに、パワーＭＯＳＦＥＴのオン抵抗低減が要求される。
【０００４】
このような要求により、保護用ＩＣである半導体装置の製造プロセスとしては、低耐圧プロセスおよび高耐圧プロセスおよびトレンチプロセスを混載した半導体装置の製造方法が必須である。
【０００５】
以下に、同極ゲートを有した低耐圧および高耐圧の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の半導体装置の従来の製造方法を図１１（ａ）〜図１４（ｂ）を用いて簡潔に示す。以下に記した（１）〜（５）の製造方法は図示しないが、まず（１）〜（５）のように形成される。
（１）イオン注入法によりトレンチ形成予想領域に高濃度埋め込み層を形成する。
（２）エピタキシャル法によりＰ型半導体のベース基板上にＰ型エピ層を形成する。
（３）イオン注入法により低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタおよび縦型トレンチＭＯＳＦＥＴの各ウェル層を形成する。
（４）素子分離および高耐圧素子の電界緩和領域をＬＯＣＯＳ法またはシャロートレンチ法により形成する。
（５）イオン注入法により高耐圧素子の電界緩和領域に第１の低濃度領域を形成する。
【０００６】
その後、図１１（ａ）〜図１４（ｂ）に示したように形成され、同極ゲートを有した低耐圧素子１０２および高耐圧素子１０３の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ１０１混載の半導体装置が構成される。
（ａ）Ｎ型の第１ウェル層３０２上のＮ型の縦型ＭＯＳトランジスタ１０１形成予定領域に、Ｐ型半導体基板２０３の内部に向かってＮ型の埋め込み層３０１に達しない深さまで異方性エッチングを行い、トレンチ３１０を形成する。
（ｂ）Ｐ型半導体基板２０３上の表面及びトレンチの壁面に沿って第１のゲート絶縁膜３１１を熱酸化により形成する。
（ｃ）第１ゲート絶縁膜３１１上にＮ型のイオンドープされた第１多結晶シリコン層３１２を成膜する。
（ｄ）第１多結晶シリコン層３１２に対してエッチングを行い、トレンチ内にゲート電極３１２を形成する。
【０００７】
（ｅ）Ｐ型半導体基板２０３上全面に窒化膜３１３を成膜し、フォトリソグラフィ法を用いて高耐圧素子以外の領域にフォトレジストを形成し、そのフォトレジストをマスクとして、高耐圧素子のゲート絶縁膜が形成される領域のみ、窒化膜３１３をエッチングし除去する。そして、相対的に厚い第２のゲート絶縁膜３１４を熱酸化により形成する。
（ｆ）窒化膜３１３除去後、Ｐ型半導体基板２０３上全面に低耐圧素子用の横型ＭＯＳトランジスタ１０２の第３のゲート絶縁膜３１５を熱酸化により形成する。
（ｇ）第２および第３のゲート絶縁膜（３１４および３１５）上およびトレンチゲート電極上にもノンドープの第２多結晶シリコン層３２２を成膜しイオン注入法により低耐圧素子および高耐圧素子のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの第２多結晶シリコン層３２２にＮ型およびＰ型の高濃度不純物をそれぞれマスクを用いて導入する。
（ｈ）第２多結晶シリコン層３２２に対してエッチングを行い、低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタの第２のＮ型ゲート電極３１６および第２のＰ型ゲート電極３１７を形成する。
【０００８】
（ｉ）Ｐ型第２ウェル層３０４上のＮ型の横型ＭＯＳトランジスタ形成領域１０２の第２ゲート電極３１６をマスクに自己整合的にＮ型不純物を導入し第２の低濃度Ｎ型不純物領域３１８を形成する。またＮ型第２ウェル層３０５上のＰ型の横型ＭＯＳトランジスタ形成領域１０２の第２ゲート電極３１７をマスクに自己整合的にＰ型不純物を導入し第２の低濃度Ｐ型不純物領域３１９を形成する。その後に、ＣＶＤ法等で酸化膜を形成し、異方性エッチングを行うことにより、第２ゲート電極３１６、３１７の側壁に酸化膜スペーサー３２３を形成する。
（ｊ）Ｐ型第２ウェル層３０４上のＮ型の横型ＭＯＳトランジスタ形成領域１０２の、第２ゲート電極３１６から所望の距離だけ離れた領域および、Ｎ型の縦型ＭＯＳトランジスタ形成領域のトレンチ３１０に接した表面領域に、イオン注入法によりＮ型の高濃度不純物を導入しソース・ドレイン３２０を形成する。
（ｋ）Ｎ型第２ウェル層３０５上のＰ型の横型ＭＯＳトランジスタ形成領域１０２のゲート電極から所望の距離だけ離れた領域にイオン注入法によりＰ型高濃度不純物を導入し高濃度Ｐ型ソース・ドレイン３２１を形成する。
最後に、図示しないが、層間絶縁膜を形成し、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３５９２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１１（ａ）〜図１４（ｂ）の従来の同極ゲートを有した低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の製造方法において、図１２（ａ）の工程ではトレンチ内にゲート電極を形成するために多結晶シリコンを成膜し、トレンチ内部以外の多結晶シリコンを全てエッチングするわけだが、このときのエッチングばらつきによって、トレンチ内のゲート電極の厚さが変動する。この変動によってこの後にＰ基板表面にソースが形成されたとしても、ゲート電極端にソースが達しなくなり、縦型トレンチＭＯＳＦＥＴが駆動能力特性の仕様を満たさないという問題が生じることが懸念される。
【００１１】
本発明は、この様な問題を考慮して成されたもので、同極ゲートを有する半導体集積回路装置において、低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタと混載されても電気特性のバラツキが生じにくい安定した特性を有する縦型トレンチＭＯＳＦＥＴを得ることができる半導体集積回路装置の製造方法を提供することを課題としている。
【課題を解決するための手段】
【００１２】
本発明は上記課題を解決するために、以下のような手段を用いる。
まず、同極ゲートを有した低耐圧および高耐圧の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の半導体装置の製造方法において、Ｐ型半導体のベース基板の表面のＮ型の縦型ＭＯＳトランジスタ形成予定領域にＮ型埋め込み層を形成するＮ型埋め込み層形成工程と、ベース基板上にＰ型のエピタキシャル成長層を形成するＰ型エピタキシャル成長層形成工程と、エピタキシャル成長層上の低耐圧素子用の横型ＭＯＳトランジスタ及び高耐圧素子用のＰ型の横型ＭＯＳトランジスタ及びＮ型の縦型ＭＯＳトランジスタ形成予定領域にＮ型の第１ウェル層を形成するＮ型第１ウェル層形成工程と、高耐圧素子用のＮ型の横型ＭＯＳトランジスタ形成予定領域にＰ型の第１ウェル層を形成するＰ型第１ウェル層形成工程と、Ｎ型の第１ウェル層上の低耐圧素子用のＮ型の横型ＭＯＳトランジスタにＰ型の第２ウェル層を形成するＰ型第２ウェル層形成工程と、Ｎ型の第１ウェル層上の低耐圧素子用のＰ型の横型ＭＯＳトランジスタにＮ型の第２ウェル層を形成するＮ型第２ウェル層形成工程と、Ｎ型の第１ウェル層上のＮ型の縦型ＭＯＳトランジスタ形成領域にＰ型のボディ領域を形成するボディ領域形成工程と、素子分離および高耐圧素子の電界緩和領域を形成する工程と、高耐圧素子の電界緩和領域に第１の低濃度領域を形成する工程と、Ｎ型の第１ウェル層上のＮ型の縦型ＭＯＳトランジスタ形成予定領域に、半導体基板の内部に向かってＮ型の埋め込み層に達しない深さまで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、Ｐ型半導体基板上の表面及びトレンチの壁面に沿ってゲート絶縁膜を形成する第１ゲート絶縁膜形成工程と、第１ゲート絶縁膜上にＮ型のイオンドープされた多結晶シリコン層を成膜する第１のＮ型多結晶シリコン層形成工程と、第１多結晶シリコン層に対してエッチングを行い、トレンチ内にゲート電極を形成する第１ゲート電極形成工程と、高耐圧素子のゲート絶縁膜を形成する予定領域に相対的に厚い第２のゲート絶縁膜を形成する第２ゲート絶縁膜形成工程と、Ｐ型半導体基板上全面に低耐圧素子用の横型ＭＯＳトランジスタの相対的に薄い第３のゲート絶縁膜を形成する第３ゲート絶縁膜形成工程と、トレンチの第１のＮ型多結晶シリコン層上の第３ゲート絶縁膜を除去するエッチング工程と、第３ゲート絶縁膜上にノンドープの多結晶シリコン層を成膜する第２多結晶シリコン層形成工程と、低耐圧素子および高耐圧素子のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの第２多結晶シリコン層にＮ型およびＰ型の高濃度不純物を導入する工程と、第２多結晶シリコン層に対してエッチングを行い、トレンチ第１ゲート電極上および低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタのゲート電極を形成する第２ゲート電極形成工程とＰ型第２ウェル層上のＮ型の横型ＭＯＳトランジスタ形成領域の第２ゲート電極をマスクに自己整合的にＮ型不純物を導入し第２低濃度Ｎ型不純物領域を形成する低濃度Ｎ型領域形成工程と、Ｎ型第２ウェル層上のＰ型の横型ＭＯＳトランジスタ形成領域の第２ゲート電極をマスクに自己整合的にＰ型不純物を導入し第２低濃度Ｐ型不純物領域を形成する低濃度Ｐ型領域形成工程と、Ｐ型第２ウェル層上のＮ型の横型ＭＯＳトランジスタ形成領域の、第２ゲート電極から所望の距離だけ離れた領域および、Ｎ型の縦型ＭＯＳトランジスタ形成領域の、トレンチに接した領域に、Ｎ型不純物を導入し高濃度Ｎ型不純物領域を形成するＮ型ソース・ドレイン形成工程と、Ｎ型第２ウェル層上のＰ型の横型ＭＯＳトランジスタ形成領域のゲート電極から所望の距離だけ離れた領域にＰ型不純物を導入し高濃度Ｐ型不純物領域を形成するＰ型ソース・ドレイン形成工程とを有することを特徴とする半導体集積回路装置の製造方法とする。
【００１３】
また、同極ゲートを有した低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の半導体装置の製造方法において、低耐圧素子および高耐圧素子のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの第２多結晶シリコン層にＮ型およびＰ型の高濃度不純物を導入する工程と、第２ウェル層上のＮ型およびＰ型の横型ＭＯＳトランジスタ形成領域の第２ゲート電極から所望の距離だけ離れた領域およびＮ型の縦型ＭＯＳトランジスタ形成領域のトレンチに接した領域に、Ｎ型不純物およびＰ型不純物を導入し高濃度Ｎ型不純物領域および高濃度Ｐ型不純物領域を形成するソース・ドレイン形成工程と、を同時に行う半導体集積回路装置の製造方法とする。
【発明の効果】
【００１４】
本発明の半導体集積装置の製造方法において、工程(ｆ)の後に、フォトリソグラフィ法を用いてトレンチゲート電極上以外の領域にフォトレジストを形成し、そのフォトレジストをマスクとして、トレンチゲート電極上の第３のゲート絶縁膜をエッチングし除去する。その後に第２、第３のゲート絶縁膜上およびトレンチゲート電極上にもノンドープの多結晶シリコン層を成膜し、イオン注入法により低耐圧素子および高耐圧素子のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの多結晶シリコン層にＮ型およびＰ型の高濃度不純物をそれぞれマスクを用いて導入する。その次に異方性エッチングを行い、第２のゲート電極を形成する。以上のような工程を実施することで、トレンチ内部の第１のゲート電極と横型ＭＯＳトランジスタで使用される第２のゲート電極を積層化することでエッチングばらつきによってトレンチ内のゲート電極の厚さが変動したとしてもゲート電極端にソースが達せず、特性の仕様を満たさないことは解消される。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体集積回路装置の製造方法の第１実施例を示す模式断面図である。
【図２】図１に続く、本発明の半導体集積回路装置の製造方法の第１実施例を示す模式断面図である。
【図３】図２に続く、本発明の半導体集積回路装置の製造方法の第１実施例を示す模式断面図である。
【図４】図３に続く、本発明の半導体集積回路装置の製造方法の第１実施例を示す模式断面図である。
【図５】図４に続く、本発明の半導体集積回路装置の製造方法の第１実施例を示す模式断面図である。
【図６】図５に続く、本発明の半導体集積回路装置の製造方法の第１実施例を示す模式断面図である。
【図７】本発明の半導体集積回路装置の製造方法の第２実施例を示す模式断面図である。
【図８】図７に続く、本発明の半導体集積回路装置の製造方法の第２実施例を示す模式断面図である。
【図９】図８に続く、本発明の半導体集積回路装置の製造方法の第２実施例を示す模式断面図である。
【図１０】図９に続く、本発明の半導体集積回路装置の製造方法の第２実施例を示す模式断面図である。
【図１１】従来の半導体集積回路装置の製造方法を示す模式断面図である。
【図１２】図９に続く、従来の半導体集積回路装置の製造方法を示す模式断面図である。
【図１３】図１０に続く、従来の半導体集積回路装置を示す模式断面図である。
【図１４】図１１に続く、従来の半導体集積回路装置を示す模式断面図である。
【発明を実施するための形態】
【００１６】
以下にこの発明の実施の形態を図面に基づいて説明する。
【実施例１】
【００１７】
実施例１について図１（ａ）〜図６（ｂ）を基に説明する。これらの図は、同極ゲートを有した低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の本発明の半導体装置製造方法である。
【００１８】
最初に図１（ａ）の構造を形成するまでの工程について説明する。まず、Ｐ型半導体のベース基板２０１を用意し、後にＮ型縦型トレンチＭＯＳＦＥＴ１０１のドレインとなる、Ｎ型高濃度埋め込み層３０１をイオン注入法により形成する。不純物濃度は、Ｎ型縦型トレンチＭＯＳＦＥＴ１０１のドレイン抵抗を極力抑制する必要があり、１×１０21／ｃｍ3程度が望ましい。
【００１９】
次にエピタキシャル法によりベース基板２０１上にＰ型エピ層２０２を形成し、Ｐ型の半導体基板とする。このＰ型エピ層２０２の厚さおよび不純物濃度は、ＭＯＳＦＥＴの耐圧や駆動電流など、作成する半導体集積装置に求められる性能から決まるが、およそ１×１０15／ｃｍ3の桁のオーダーの濃度で数μｍ〜１０数μｍの厚さである。次にこのＰ型エピ層２０２上の低耐圧素子領域１０２および高耐圧素子領域１０３の横型ＰＭＯＳトランジスタおよび縦型トレンチＭＯＳＦＥＴ領域１０１に第１のＮ型ウェル層３０２を形成する。このときこの第１のＮ型ウェル層３０２は不純物注入および高温熱処理により、Ｎ型高濃度埋め込み層３０１のある領域においてはこれに達するまで深く形成する。
【００２０】
上記では、Ｎ型ウェル層３０２を低耐圧素子領域１０２および高耐圧素子領域１０３の横型ＰＭＯＳトランジスタにおいて同時に形成する場合を示したが、別のマスクを用意し、それぞれ専用に形成しても良い。別のマスクで形成する場合、縦型トレンチＭＯＳＦＥＴの特性に合わせたＮ型ウェル層とすることが可能で、例えば、低耐圧素子領域１０２および高耐圧素子領域１０３の横型ＰＭＯＳトランジスタ領域に必要となる第1のＮ型ウェル層よりも不純物濃度を高く、拡散深さを深く形成しても良い。特に縦型トレンチＭＯＳＦＥＴにとって、この第１のＮ型ウェル層３０２は低濃度のドレインとして働くので、駆動能力を向上させるために濃度を濃くすることが求められる場合がある。また同様にして高耐圧素子の横型ＮＭＯＳトランジスタ領域に不純物注入および高温熱処理により第1のＰ型ウェル層３０３を形成する。
【００２１】
次に第１のＮ型ウェル層３０２上の低耐圧素子領域１０２の横型ＮＭＯＳトランジスタを形成する領域に、マスクを用いて表面濃度が１×１０17／ｃｍ3の桁のオーダーの第２のＰ型ウェル層３０４を不純物注入および高温熱処理により形成し、さらに横型ＰＭＯＳトランジスタを形成する領域に、別のマスクを用いて表面濃度が１×１０17／ｃｍ3の桁のオーダーの第２のＮ型ウェル層３０５を不純物注入および高温熱処理により形成する。
【００２２】
次にＮ型縦型トレンチＭＯＳＦＥＴ１０１の領域に、このＮ型縦型トレンチＭＯＳＦＥＴ１０１のチャネルを形成するためのＰ型ボディ領域３０６を不純物注入および高温熱処理により形成する。この条件は、後で形成されるＮ型高濃度のドレインとの接合耐圧や駆動能力によって変わるが、表面濃度が１×１０17／ｃｍ3の桁のオーダーであることが望ましい。
【００２３】
次にＬＯＣＯＳ法またはシャロートレンチ法によりフィールド絶縁膜３０９を形成し、素子分離領域および高耐圧素子１０３の電界緩和領域とする。次にイオン注入法により高耐圧素子領域１０３のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの電界緩和領域にそれぞれマスクを用いてＮ型およびＰ型の低濃度不純物を導入し、第１のＮ型低濃度領域３０７および第１のＰ型低濃度領域３０８を形成する。
【００２４】
そして、Ｎ型の第１ウェル層３０２上のＮ型の縦型ＭＯＳＦＥＴ１０１形成予定領域に、Ｐ型半導体基板２０３の内部に向かってＮ型の埋め込み層３０１に達しない深さまで異方性エッチングを行い、トレンチ３１０を形成する。以上の工程を経て図１（ａ）の構造が得られる。
【００２５】
続いて、図１（ｂ）に示すように、Ｐ型半導体基板２０３上の表面及びトレンチの壁面に沿って第１のゲート絶縁膜３１１を熱酸化により形成する。その厚さは１０から２０ｎｍ程度である。
【００２６】
次に、図２（ａ）に示したように、第１ゲート絶縁膜３１１上にＮ型のイオンドープされた多結晶シリコンを減圧ＣＶＤ法等により厚さ０．５μｍ〜１μｍ程度に成膜する。あるいは他の方法として、第１ゲート絶縁膜３１１上にノンドープの多結晶シリコンを成膜し、Ｎ型の不純物をイオン注入することによって第１多結晶シリコン層３１２を形成することも可能である。
【００２７】
続いて、図２（ｂ）に示したように、第１多結晶シリコン層３１２に対して異方性エッチングを行い、トレンチ内に第１多結晶シリコン層３１２からなる第１のＮ型ゲート電極３１２を形成する。
【００２８】
次に図３（ａ）に示したように、Ｐ型半導体基板２０３上全面に窒化膜３１３を成膜し、フォトリソグラフィ法を用いて高耐圧素子以外の領域にフォトレジストを形成し、そのフォトレジストをマスクとして、高耐圧素子のゲート絶縁膜が形成される領域のみ、窒化膜３１３をエッチングし除去する。そして、相対的に厚い第２のゲート絶縁膜３１４を熱酸化により形成する。その膜厚は、５０から１００ｎｍ程度である。
【００２９】
窒化膜３１３の除去後、Ｐ型半導体基板２０３上全面に低耐圧素子用の横型ＭＯＳトランジスタ１０２の相対的に薄い第３のゲート絶縁膜３１５を熱酸化により形成する（図３（ｂ））。その膜厚は、１０から２０ｎｍ程度である。
【００３０】
次に、図４(ａ)に示したように、フォトリソグラフィ法を用いてトレンチゲート電極上を除いた領域にフォトレジストを形成し、そのフォトレジストをマスクとして、トレンチゲート電極上に成長した第３のゲート絶縁膜３１５をエッチングし除去する。
【００３１】
その後に第２、第３のゲート絶縁膜（３１４、３１５）上、そしてトレンチゲート電極上にもノンドープの第２多結晶シリコン層３２２を成膜し、Ｎ型縦型トレンチＭＯＳＦＥＴ１０１および低耐圧素子領域１０２の横型ＮＭＯＳトランジスタおよび高耐圧素子領域１０３の横型ＮＭＯＳトランジスタを形成する領域に、マスクを用いて１×１０21／ｃｍ3前後のＮ型高濃度不純物をイオン注入法により導入する。さらに低耐圧素子領域１０２の横型ＰＭＯＳトランジスタおよび高耐圧素子領域１０３の横型ＰＭＯＳトランジスタを形成する領域に、別のマスクを用いてＰ型高濃度不純物をイオン注入法により導入して、Ｐ型の導電型とする（図４（ｂ））。これにより、Ｎ型の多結晶シリコン層３２２ＮとＰ型の多結晶シリコン層３２２Ｐが形成される。
【００３２】
次いで、図５（ａ）に示したように第２多結晶シリコン層３２２に対して異方性エッチングを行い、低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタの第２のＮ型ゲート電極３１６ａおよび第２のＰ型ゲート電極３１７を形成する。このとき第２のＮ型ゲート電極３１６ｂを、Ｎ型縦型トレンチＭＯＳＦＥＴの第１のＮ型ゲート電極３１２上にも積層するように、エッチングを行い除去する。
【００３３】
次に、図５（ｂ）に示したように、Ｐ型第２ウェル層３０４上のＮ型の横型ＭＯＳトランジスタ形成領域１０２の第２ゲート電極３１６をマスクに自己整合的に１×１０18／ｃｍ3前後のＮ型不純物を導入し第２の低濃度Ｎ型不純物領域３１８を形成する。さらにＮ型第２ウェル層３０５上のＰ型の横型ＭＯＳトランジスタ形成領域１０２の第２ゲート電極３１７をマスクに自己整合的に１×１０17／ｃｍ3前後のＰ型不純物を導入し第２の低濃度Ｐ型不純物領域３１９を形成する。その後に、ＣＶＤ法等で酸化膜を３００から６００ｎｍ形成し、異方性エッチングを行うことにより、第２ゲート電極３１６ａ、３１６ｂ、３１７の側壁に酸化膜スペーサー３２３を形成する。
【００３４】
続いて、Ｐ型第２ウェル層３０４上のＮ型の横型ＭＯＳトランジスタ形成領域１０２の、第２ゲート電極３１６から所望の距離だけ離れた領域および、Ｎ型の縦型ＭＯＳトランジスタ形成領域のトレンチ３１０に接した表面領域に、イオン注入法によりＮ型の高濃度不純物を導入しソース・ドレイン３２０を形成する（図６（ａ））。
【００３５】
次にＮ型第２ウェル層３０５上のＰ型の横型ＭＯＳトランジスタ形成領域１０２のゲート電極から所望の距離だけ離れた領域にイオン注入法によりＰ型高濃度不純物を導入し高濃度Ｐ型ソース・ドレイン３２１を形成する（図６（ｂ））。Ｎ型の場合、不純物はリンまたは砒素を用い、Ｐ型の場合、不純物はボロンまたはＢＦ２を用い、いずれの不純物領域も不純物濃度は１×１０21／ｃｍ3程度とする。
【００３６】
最後に、図示していないが、層間絶縁膜を形成し、層間絶縁膜に電極形成用の穴を開け、アルミ電極を形成すると、同極ゲートを有した低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の半導体装置が完成する。以上のように構成された半導体装置において、縦型トレンチＭＯＳＦＥＴのゲート電極は、Ｎ型の第１ゲート電極３１２とＮ型の第２ゲート電極３１６の積層構造になっているため、エッチングばらつきによってトレンチ内のゲート電極の厚さが変動したとしても、ゲート電極端にソースが達せず、特性の仕様を満たさないという不具合は解消される。
【実施例２】
【００３７】
次に、図７〜図１０を用いて、本願発明の製造方法を示すための実施例２の概略を説明する。実施例２も実施例１と同様、同極ゲートを有した低耐圧素子および高耐圧素子の横型ＭＯＳトランジスタと縦型トレンチＭＯＳＦＥＴ混載の半導体装置製造方法である。図７（ａ）〜図９（ａ）に示す本実施例の工程は図１（ａ）〜図４（ａ）で示した実施例１の工程と同一である。よって実施例１との差異となる部分について以下で説明する。
【００３８】
実施例１では、図４（ｂ）に示したように、第２、第３のゲート絶縁膜３１４、３１５上およびトレンチゲート電極上もノンドープの第２多結晶シリコン層３２２を成膜した後に、別々のマスクを用いてＮ型ＭＯＳトランジスタおよびＰ型ＭＯＳトランジスタを形成する領域に、高濃度不純物をイオン注入法により導入し、Ｎ型の第２ゲート電極３１６とＰ型の第２ゲート電極３１７を形成しているが、実施例２では、ノンドープの第２多結晶シリコン層３２２を成膜し（図９（ｂ））、第２多結晶シリコン層３２２の不純物導入をせずにゲート電極のパターニング形成を行い（図９（ｃ））、次いで、酸化膜スペーサー３２３を形成し（図１０（ａ））する。
【００３９】
そして、図１０（ｂ）で示したようにＰ型第２ウェル層３０４上のＮ型の横型ＭＯＳトランジスタ形成領域１０２の、第２ゲート電極３１６から所望の距離だけ離れた領域および、Ｎ型の縦型ＭＯＳトランジスタ形成領域のトレンチ３１０に接した表面領域に、イオン注入法によりＮ型の高濃度不純物を導入し、ソース・ドレイン３２０を形成する時にノンドープの第２多結晶シリコン層３２２にもＮ型の高濃度不純物を導入しＮ型の第２のＮ型ゲート電極３１６を形成している。
【００４０】
また、図１０（ｃ）に示すように、Ｐ型のＭＯＳトランジスタに関してもＮ型と同様、ソース・ドレインの形成と第２のＰ型ゲート電極３１７への高濃度不純物ドープを同時に行っている。以上のような構成とすることで実施例１に示した半導体集積回路装置の製造方法に比べ、Ｎ型およびＰ型の第２ゲート電極を形成するために用いられるマスクを削減することが出来るので、コストを抑制することが可能となる。
【符号の説明】
【００４１】
１０１  縦型トレンチＭＯＳＦＥＴ領域
１０２  低耐圧素子の横型ＭＯＳトランジスタ領域
１０３  高耐圧素子の横型ＭＯＳトランジスタ領域
２０１  ベース基板
２０２  Ｐ型エピ層
２０３  Ｐ型半導体基板
３０１  N型高濃度埋め込み層
３０２  第1のN型ウェル層
３０３  第1のP型ウェル層
３０４  第2のP型ウェル層
３０５  第2のN型ウェル層
３０６  P型ボディ領域
３０７  第１のN型低不純物濃度領域
３０８  第１のP型低不純物濃度領域
３０９  絶縁膜(素子分離領域)
３１０  トレンチ
３１１  第1のゲート絶縁膜
３１２  第1のN型ゲート電極
３１３  窒化膜
３１４  第2のゲート絶縁膜
３１５  第3のゲート絶縁膜
３１６  第2のN型ゲート電極
３１７  第2のP型ゲート電極
３１８  第2のN型低不純物濃度領域
３１９  第2のP型低不純物濃度領域
３２０  N型高濃度ソース・ドレイン領域
３２１  P型高濃度ソース・ドレイン領域
３２２  ノンドープの第２多結晶シリコン層
３２２Ｎ  Ｎ型の多結晶シリコン層
３２２Ｐ  Ｐ型の多結晶シリコン層
３２３  酸化膜スペーサー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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