(57)【特許請求の範囲】
【請求項１】
集積回路デバイスにおいて構成可能なメディア独立インターフェースであって、
第１の複数のチャネルと、ここにおいて、前記第１の複数のチャネルの各チャネルは、送信パスを備える、
第２の複数のチャネルと、ここにおいて、前記第２の複数のチャネルの各チャネルは、送信パスを備える、
第１のモードで前記第１および第２の複数のチャネルのための送信データをシリアライズすることと、第２のモードで前記第１の複数のチャネルのための送信データをシリアライズすることとを行うように構成可能な第１のシリアライザと、
前記第１のモードにおいて無効にされ、前記第２のモードで前記第２の複数のチャネルのための送信データをシリアライズすることを行うように構成可能な第２のシリアライザと
を備える、メディア独立インターフェース。
【請求項２】
前記第１および第２の複数のチャネルの各チャネルは、受信パスをさらに備え、前記メディア独立インターフェースは、
前記第１のモードで前記第１および第２の複数のチャネルのための受信データをデシリアライズすることと、前記第２のモードで前記第１の複数のチャネルのための受信データをデシリアライズすることとを行うように構成可能な第１のデシリアライザと、
前記第１のモードにおいて無効にされ、前記第２のモードで前記第２の複数のチャネルのための受信データをデシリアライズすることを行うように構成可能な第２のデシリアライザと
をさらに備える、請求項１に記載のメディア独立インターフェース。
【請求項３】
前記第１のモードでアイドルシンボルを送信し、前記第２のモードにおいて無効にされるように構成可能な第３の複数のチャネルをさらに備える、
請求項１に記載のメディア独立インターフェース。
【請求項４】
前記第１のシリアライザは、第３のモードで前記第１の複数のチャネルのそれぞれのチャネルのためのデータをシリアライズすることを行うように構成可能であり、
前記メディア独立インターフェースは、前記第３のモードで前記第１の複数のチャネルの追加のそれぞれのチャネルをシリアライズし、前記第１および第２のモードにおいて無効にされるように構成可能な追加のシリアライザをさらに備える、
請求項１に記載のメディア独立インターフェース。
【請求項５】
前記第２のシリアライザは、前記第３のモードで前記第２の複数のチャネルのそれぞれのチャネルのためのデータをシリアライズすることを行うように構成可能であり、
前記メディア独立インターフェースは、前記第３のモードで前記第２の複数のチャネルの追加のそれぞれのチャネルをシリアライズし、前記第１および第２のモードにおいて無効にされるように構成可能な追加のシリアライザをさらに備える、
請求項４に記載のメディア独立インターフェース。
【請求項６】
前記第１および第２の複数のチャネルの各チャネルが受信パスをさらに備え、
前記メディア独立インターフェースは、前記第１のモードで前記第１および第２の複数のチャネルのための受信データをデシリアライズすることと、前記第２のモードで前記第１の複数のチャネルのための受信データをデシリアライズすることと、前記第３のモードで前記第１の複数のチャネルのそれぞれのチャネルのための受信データをデシリアライズすることとを行うように構成可能な第１のデシリアライザをさらに備える、
請求項４に記載のメディア独立インターフェース。
【請求項７】
前記第１のモードにおいて無効にされ、前記第２のモードで前記第２の複数のチャネルのための受信データをデシリアライズすることと、前記第３のモードで前記第２の複数のチャネルのそれぞれのチャネルのための受信データをデシリアライズすることとを行うように構成可能な第２のデシリアライザをさらに備える、
請求項６に記載のメディア独立インターフェース。
【請求項８】
前記第１のモードでアイドルシンボルを送信し、前記第２および第３のモードにおいて無効にされるように構成可能な第３の複数のチャネルをさらに備える、
請求項４に記載のメディア独立インターフェース。
【請求項９】
前記第１および第２の複数のチャネルのための前記送信データを符号化するために、前記第１および第２のシリアライザに結合されたコーデックをさらに備える、
請求項１に記載のメディア独立インターフェース。
【請求項１０】
前記コーデックと前記第１および第２のシリアライザとの間で通信されるデータをマルチプレクスおよびデマルチプレクスするために、前記コーデックと前記第１および第２のシリアライザとの間に結合されたマルチプレクス／デマルチプレクス回路をさらに備え、
前記第１のモードでは、前記コーデックと前記マルチプレクス／デマルチプレクス回路との間で通信されるデータは、第１の幅を有し、前記コーデックと前記第１のシリアライザとの間で通信されるデータは、前記第１の幅の一部分である第２の幅を有し、
前記第２のモードでは、前記コーデックと前記マルチプレクス／デマルチプレクス回路との間で通信されるデータは、第３の幅を有し、前記コーデックと前記第１および第２のシリアライザとの間で通信されるデータは、前記第３の幅の一部分である第４の幅を有する、
請求項９に記載のメディア独立インターフェース。
【請求項１１】
前記マルチプレクス／デマルチプレクス回路は、
前記コーデックに結合された第１のマルチプレクサ／デマルチプレクサと、
前記コーデックに結合された第２のマルチプレクサ／デマルチプレクサと、
前記第１のモードで前記第１のマルチプレクサ／デマルチプレクサを前記第１のシリアライザに結合し、前記第２のモードで前記第２のマルチプレクサ／デマルチプレクサを前記第１のシリアライザに結合する第３のマルチプレクサ／デマルチプレクサと
を備える、請求項１０に記載のメディア独立インターフェース。
【請求項１２】
前記コーデックは、
前記第１のモードで、前記第１および第２の複数のチャネルのための実行ディスパリティに従って前記第１および第２の複数のチャネルのための前記送信データを符号化することと、
前記第２のモードで、前記第１の複数のチャネルのための実行ディスパリティに従って前記第１の複数のチャネルのための前記送信データを符号化することと、前記第２の複数のチャネルのための実行ディスパリティに従って前記第２の複数のチャネルのための前記送信データを符号化することと
を行うように構成可能である、請求項９に記載のメディア独立インターフェース。
【請求項１３】
前記コーデックは、第３のモードで前記第１および第２の複数のチャネルのそれぞれのチャネルのための前記送信データを独立して符号化することを行うように構成可能である、
請求項１２に記載のメディア独立インターフェース。
【請求項１４】
集積回路デバイスにおける構成可能なメディア独立インターフェースを動作することについての方法であって、前記方法は、第１のモードと第２のモードとを含む複数のモードのうちの１つで前記メディア独立インターフェースを構成することを備え、
前記第１のモードでは、第１の複数のチャネルための送信データと第２の複数のチャネルのための送信データとが共にマルチプレクスされ、シリアライズされた出力にシリアライズされ、
前記第２のモードでは、前記第１の複数のチャネルのための送信データが共にマルチプレクスされ、第１のシリアライズされた出力にシリアライズされ、前記第２の複数のチャネルのための送信データが共にマルチプレクスされ、第２のシリアライズされた出力にシリアライズされる、
方法。
【請求項１５】
前記第１のモードでは、シリアライズされた入力は、前記第１および第２の複数のチャネルのための受信データにデシリアライズおよびデマルチプレクスされ、
前記第２のモードでは、第１のシリアライズされた入力は、前記第１の複数のチャネルのための受信データにデシリアライズおよびデマルチプレクスされ、第２のシリアライズされた入力は、前記第２の複数のチャネルのための受信データにデシリアライズおよびデマルチプレクスされる、
請求項１４に記載の方法。
【請求項１６】
前記複数のモードが第３のモードをさらに含み、
前記第３のモードでは、前記第１および第２の複数のチャネルのそれぞれのチャネルのための送信データがそれぞれのシリアライズされた出力にシリアライズされ、それぞれのシリアライズされた入力が前記第１および第２の複数のチャネルのそれぞれのチャネルのための受信データにデシリアライズされる、
請求項１５に記載の方法。
【請求項１７】
前記第１のモードでは、第３の複数のチャネルのためのアイドルシンボルが、前記第１および第２の複数のチャネルのための前記送信データとともにマルチプレクスされ、前記シリアライズされた出力にシリアライズされ、
前記第２のモードでは、前記第３の複数のチャネルが無効にされる、
請求項１４に記載の方法。
【請求項１８】
前記第１のモードでは、前記第１および第２の複数のチャネルのための前記送信データは、前記第１および第２の複数のチャネルのための実行ディスパリティに従って符号化され、
前記第２のモードでは、前記第１の複数のチャネルのための前記送信データは、前記第１の複数のチャネルのための実行ディスパリティに従って符号化され、前記第２の複数のチャネルのための前記送信データは、前記第２の複数のチャネルのための実行ディスパリティに従って符号化される、
請求項１４に記載の方法。
【請求項１９】
前記複数のモードが第３のモードをさらに含み、
前記第３のモードでは、前記第１および第２の複数のチャネルのそれぞれのチャネルのための送信データは、独立して符号化される、
請求項１８に記載の方法。
【請求項２０】
集積回路デバイスにおける構成可能なメディア独立インターフェースであって、
第１のモードで第１の複数のチャネルのための送信データと第２の複数のチャネルのための送信データとを共にマルチプレクスするための手段と、第２のモードで前記第１の複数のチャネルのための送信データと前記第２の複数のチャネルのための送信データとを別々にマルチプレクスするための手段と、
前記第１のモードで前記第１および第２の複数のチャネルのための前記マルチプレクスされた送信データをシリアライズされた出力にシリアライズするための手段と、前記第２のモードで前記第１の複数のチャネルのための前記マルチプレクスされた送信データを第１のシリアライズされた出力にシリアライズするための手段と、前記第２のモードで前記マルチプレクスされた送信データを第２のシリアライズされた出力にシリアライズするための手段と
を備える、メディア独立インターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本実施形態は、一般に電子通信に関し、より詳細には、イーサネット（登録商標）通信システムに関する。
【背景技術】
【０００２】
[0002]コンピュータおよび／または他のネットワークデバイスがローカルエリアネットワーク（ＬＡＮ）を形成することを可能にする技術のうち、イーサネットは、支配的なネットワーキング技術になっており、ＩＥＥＥ８０２．３規格ファミリーにおいて規格化されている。イーサネット規格は経時的に発展しており、より高い帯域幅、改善されたメディアアクセス制御、異なる物理メディアチャネル、および／または他の機能をサポートするために、イーサネットプロトコルの異なる変形態が現在存在する。たとえば、ＩＥＥＥ８０２．３は、現在、１０Ｍｂｉｔ／ｓ、１００Ｍｂｉｔ／ｓ、１Ｇｂｉｔ／ｓから１０Ｇｂｉｔ／ｓおよびより速いものに及ぶ速度（または送信レート）をカバーする変体（variant）を有し、同軸ケーブル、光ファイバー、および非シールド／シールドツイストペアケーブルなど、物理チャネルを管理する変体を有する。
【０００３】
[0003]イーサネットプロトコルを使用して通信するシステムおよびデバイスでは、メディアアクセス制御（ＭＡＣ）レイヤと物理レイヤとの間での情報の交換を可能にするために、２つのレイヤ間にインターフェースが存在する。このインターフェースはメディア独立インターフェース（ＭＩＩ：media independent interface）と呼ばれる。ＭＩＩという用語は、属全体を指すことに加えて、特定のタイプのメディア独立インターフェースをも指す。本明細書で使用する「メディアアクセスインターフェース」および「ＭＩＩ」という用語は、別段に記載されていない限り、そのようなインターフェースの属全体を指す。ＭＩＩの例としては、アタッチメントユニットインターフェース（ＡＵＩ）、ＭＩＩ、縮小ＭＩＩ、ギガビットＭＩＩ（ＧＭＩＩ）、縮小ＧＭＩＩ、シリアルＧＭＩＩ（ＳＧＭＩＩ）、クワッドＳＧＭＩＩ（ＱＳＧＭＩＩ）、１０ＧＭＩＩ、およびソース同期シリアルＭＩＩ（Ｓ３ＭＩＩ）がある。
【０００４】
[0004]メディア独立インターフェースを設計することは大きなエンジニアリング課題を提示する。これらの課題の例としては、電磁干渉（ＥＭＩ）、電力消費、ピンカウント、および回路板複雑さを低減することまたはそれらを最小限に抑えることがある。したがって、より効率的なＭＩＩ設計が必要である。また、製造を簡略化するために、既存のＭＩＩプロトコルとの後方互換性のために構成可能である新しい設計が必要である。
【図面の簡単な説明】
【０００５】
[0005]本実施形態は、例として示されており、添付の図面の図によって限定されるものではない。
【図１】本実施形態が実装され得る通信システムのブロック図。
【図２】図１のネットワークデバイスを表す開放型システム間相互接続（ＯＳＩ：open systems interconnection）モデルのブロック図。
【図３】いくつかの実施形態による、図１のネットワークデバイスのブロック図。
【図４】いくつかの実施形態による、８つのＰＨＹチャネルと８つのＭＡＣサブレイヤとの間の単一のシリアルデュアルデータレート（serial dual-data-rate）データパスを提供するメディア独立インターフェースのブロック図。
【図５】いくつかの実施形態による、図４のメディア独立インターフェースにおけるチャネルのための機能ブロックのブロック図。
【図６Ａ】いくつかの実施形態による、図４のメディア独立インターフェースにおけるデータを符号化するための実行ディスパリティ（running disparity）方式を示すブロック図。
【図６Ｂ】いくつかの実施形態による、図４のメディア独立インターフェースにおけるデータを符号化するための別の実行ディスパリティ方式を示すブロック図。
【図７Ａ】いくつかの実施形態による、モード構成可能な（mode-configurable）メディア独立インターフェースのブロック図。
【図７Ｂ】いくつかの実施形態による、インターフェースのシリアライザ（serializer）／デシリアライザ（deserializer）（Ｓｅｒｄｅｓ）を含む、モード構成可能なメディア独立インターフェースの一部分のブロック図。
【図７Ｃ】いくつかの実施形態による、インターフェースのシリアライザ／デシリアライザ（Ｓｅｒｄｅｓ）を含む、モード構成可能なメディア独立インターフェースの一部分のブロック図。
【図８】いくつかの実施形態による、図７Ａのメディア独立インターフェースにおけるチャネルのための機能ブロックのブロック図。
【図９】いくつかの実施形態による、図７Ａのメディア独立インターフェースにおけるデータを符号化するための実行ディスパリティ方式を示すブロック図。
【図１０】いくつかの実施形態による、構成可能なメディア独立インターフェースを動作させる方法を示すフローチャート。
【０００６】
[0018]図面および明細書の全体にわたって、同様の参照番号は対応する部分を指す。
【発明を実施するための形態】
【０００７】
[0019]対応するクロック信号を送信することなしに、単一のシリアルデータパス（たとえば、シリアルデュアルデータレートデータパス）を介して複数のチャネルのための信号を送信する、物理レイヤデバイス（ＰＨＹ）とメディアアクセスコントローラ（ＭＡＣ）との間で通信するための方法および装置を開示する。いくつかの実施形態では、複数のチャネルのための信号は、第１の差動ペアを介してＰＨＹからＭＡＣに送信され、第２の差動ペアを介してＭＡＣからＰＨＹに送信される。他の実施形態では、２つのＭＡＣ間の直接通信のために、同様の方法および装置が使用される。
【０００８】
[0020]以下の説明では、本開示の完全な理解を提供するために、特定の構成要素、回路、およびプロセスの例など、多数の具体的な詳細を記載する。また、以下の説明では、説明のために、本実施形態の完全な理解を提供するために具体的な名称を記載する。ただし、これらの具体的な詳細は、本実施形態を実行するために必要でないことがあることが当業者には明らかであろう。他の事例では、本開示を不明瞭にしないように、よく知られている回路およびデバイスをブロック図の形式で示す。本明細書で使用する「結合された」という用語は、直接接続されていること、または１つまたは複数の介在する構成要素もしくは回路を介して接続されていることを意味する。本明細書で説明する様々なバスを介して提供される信号のいずれも、他の信号で時間マルチプレクスされ、１つまたは複数の共通バスを介して提供され得る。さらに、回路要素またはソフトウェアブロック間の相互接続は、バスまたは単一の信号線として示され得る。バスの各々は代替的に単一の信号線であり得、単一の信号線の各々は代替的にバスであり得、単一の線またはバスは、構成要素間の通信のための無数の物理機構または論理機構のうちの任意の１つまたは複数を表し得る。本実施形態は、本明細書で説明する具体的な例に限定されるものと解釈されるべきではなく、むしろ添付の特許請求の範囲によって規定されたすべての実施形態をそれらの範囲内に含む。
【０００９】
[0021]図１は、本実施形態が実装され得る例示的な通信システム１００のブロック図である。通信システム１００は、それぞれのデータリンク１２０を介して複数のネットワークデバイス１１０（ｂ）および１１０（ｃ）に結合されたネットワークデバイス（たとえば、スイッチまたはルータ）１１０（ａ）を含むことが示されている。ネットワークデバイス１１０（ｂ）および１１０（ｃ）は、それぞれのデータリンク１２０を介してデータをスイッチ／ルータ１１０（ａ）と（したがって互いに）交換し得る。ネットワークデバイス１１０（ｂ）および１１０（ｃ）は、たとえば、コンピュータ、スイッチ、ルータ、ハブ、ゲートウェイ、アクセスポイントなどを含む任意の好適なネットワークを使用可能にするデバイスであり得る。また、本実施形態によれば、ネットワークデバイス１１０（ｂ）および１１０（ｃ）は、たとえば、モバイルフォン、携帯情報端末（ＰＤＡ）、セットトップボックス、またはゲーム機を含む、ワイヤードネットワークまたはワイヤレスネットワークのいずれかに接続することが可能な任意の電子デバイスを含み得る。もちろん、ネットワークは、たとえば、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、ワイヤレスＬＡＮ（ＷＬＡＮ）を含むより大きいネットワークを形成するための任意の数の好適なデバイスをさらに含み得、および／またはインターネットに接続され得るので、ルータ／スイッチ１１０（ａ）、ネットワークデバイス１１０（ｂ）および１１０（ｃ）、ならびにデータリンク１２０は、ネットワークの例示的な構成要素に過ぎない。データリンク１２０は、たとえば、同軸ケーブル、光ファイバー、および／または非シールド／シールドツイストペアを含む任意の好適な物理メディアチャネルであり得る。
【００１０】
[0022]ネットワークデバイス１１０（ａ）〜１１０（ｃ）は、ＩＥＥＥ８０２．３規格ファミリーに記載されているように、イーサネット技術を使用して互いに通信し得る。より詳細には、本明細書で説明する例示的な実施形態では、ネットワークデバイス１１０（ａ）〜１１０（ｃ）はそれぞれ、たとえば、１００Ｍｂｉｔ／ｓおよび／または１０Ｍｂｉｔ／ｓの速度でデータパケットを送信および受信することが可能であるイーサネット対応トランシーバ（簡単のために図１に図示せず）を装備している。
【００１１】
[0023]図２は、ぞれぞれ、図１のネットワークデバイス１１０（ａ）および１１０（ｂ）または１１０（ｃ）を表す開放型システム間相互接続（ＯＳＩ）モデル２００（ａ）〜２００（ｂ）のブロック図である。図１と同様に、ネットワークデバイス１１０（ａ）と１１０（ｂ）または１１０（ｃ）とは、確立されたデータリンク（または物理チャネル）１２０によって互いに結合される。図２に示すように、ＯＳＩモデル２００は、（１）アプリケーションレイヤ２２１、（２）プレゼンテーションレイヤ２２２、（３）セッションレイヤ２２３、（４）トランスポートレイヤ２２４、（５）ネットワークレイヤ２２５、（６）データリンクレイヤ２２６、および（７）物理レイヤ２２７の７つの論理レイヤに分割される。ＯＳＩモデル２００は、本明細書で説明の目的でネットワークデバイス１１０（ａ）および１１０（ｂ）／１１０（ｃ）を表すために使用され得るが、本実施形態に従って構成されたイーサネットデバイスを表すために他の好適なモデルが使用され得ることに留意されたい。
【００１２】
[0024]ＯＳＩレイヤは、階層が高くなるほどエンドユーザに近くなり、ＯＳＩレイヤは、階層が低くなるほど物理チャネルに近くなる。たとえば、ＯＳＩモデル階層の最上位には、エンドユーザのソフトウェアアプリケーション（簡単のための図２に図示せず）と直接的にインタラクトするアプリケーションレイヤ２２１がある。反対に、ＯＳＩモデル階層の最下位には、ネットワークデバイスとイーサネットデータ送信のためのツイストペアなどの物理通信媒体との間の関係を定義する物理レイヤ２２７がある。
【００１３】
[0025]より詳細には、物理レイヤ２２７は、ネットワークデバイス１１０と物理チャネル１２０との間のインタラクションのための、ピンレイアウトおよび信号電圧のような詳細を含む、電気的および物理的仕様を提供する。データリンクレイヤ２２６は、ネットワークデバイス１１０（ａ）と１１０（ｂ）／１１０（ｃ）との間のデータ送信のための、アドレス指定およびチャネルアクセス制御機構など、機能および／または手続き詳細を提供する。データリンクレイヤ２２６は、（階層に関して）上位の論理リンク制御（ＬＬＣ）レイヤと下位のメディアアクセス制御（ＭＡＣ）レイヤとである２つのサブレイヤを有する。簡単のために、データリンクレイヤ２２６は、本明細書では、以下の説明ではＭＡＣレイヤと呼ばれることがある。簡単のために図２には示されていないが、ＭＡＣレイヤ２２６と物理レイヤ２２７との間での情報の交換を可能にするために、２つのレイヤ間にインターフェースが存在する。ＭＡＣレイヤは、送信のために使用される物理媒体に関してアグノスティック（agnostic）であるので、このインターフェースはメディア独立インターフェース（ＭＩＩ）と呼ばれる。（本明細書で使用する「メディアアクセスインターフェース」および「ＭＩＩ」という用語は、別段に記載されていない限り、そのようなインターフェースの属全体を指し、同じ名前の特定のインターフェースを指さない。）ＭＩＩは、ネットワークデバイス１１０（ａ）および／または１１０（ｂ）／１１０（ｃ）が、必ずしもそれらのＭＡＣデバイス２２６を交換することなしに、異なるタイプの物理チャネル１２０とインターフェースすることを可能にする。
【００１４】
[0026]図３は、図１および図２のネットワークデバイス１１０（ａ）および／または１１０（ｂ）／１１０（ｃ）の一実施形態であるネットワークデバイス３１０の機能ブロック図である。ネットワークデバイス３１０は、プロセッサ３２０と、メモリ３３０と、図２の１つまたは複数の物理チャネル１２０に結合されたイーサネットトランシーバ回路３４０とを含む。いくつかの実施形態では、トランシーバ回路３４０は、複数のチャネル（たとえば、８つのチャネル）のためのトランシーバ回路を含み、したがって、複数のポート（たとえば、８つのポート）を含む。イーサネットトランシーバ３４０はＰＨＹ３６０中に含まれるものとして図３に示されているが、他の実施形態では、トランシーバ３４０はスタンドアロンデバイスまたは集積回路であり得る。メモリ３３０は、たとえば、ＥＥＰＲＯＭ（登録商標）またはフラッシュメモリを含む、任意の好適なメモリ要素またはデバイスであり得る。プロセッサ３２０は、たとえば、メモリ３３０に記憶された１つまたは複数のソフトウェアプログラムのスクリプトまたは命令を実行することが可能な任意の好適なプロセッサであり得る。簡単のために図３には示されていないが、ネットワークデバイス３１０は、頻繁に使用される命令および／またはデータを記憶するよく知られているキャッシュメモリをも含み得る。
【００１５】
[0027]ネットワークデバイス３１０は物理レイヤデバイス（ＰＨＹ）３６０とＭＡＣレイヤデバイス（またはＭＡＣデバイス）３５０とを含む。ＰＨＹ３６０およびＭＡＣデバイス３５０はそれぞれ、信号パス３８０のセットを介して２つのデバイス間で信号を送信するための、それぞれメディア独立インターフェース３７０−１および３７０−２を含む。いくつかの実施形態では、信号パス３８０は、ＰＨＹ３６０からＭＡＣデバイス３５０に信号を送信するための信号線の第１の差動ペア（たとえば、低電圧差動シグナリングペア）と、ＭＡＣデバイス３５０からＰＨＹ３６０に信号を送信するための信号線の第２の差動ペア（たとえば、低電圧差動シグナリングペア）とを含む。各差動ペアは、ＰＨＹ３６０とＭＡＣデバイス３５０との間の１ビットデータパスを提供する。したがって、信号パスは、ＰＨＹ３６０からＭＡＣデバイス３５０への第１のシリアルパスとＭＡＣデバイス３５０からＰＨＹ３６０への第２のシリアルパスとを含む。いくつかの実施形態では、信号パス３８０は、ＰＨＹ３６０とＭＡＣデバイス３５０との間でクロック信号を送信するための信号線を含まない。たとえば、インターフェース３７０−１および３７０−２はソース同期でないことがある。
【００１６】
[0028]ＭＡＣデバイス３５０は、ＭＡＣレイヤ（たとえば、図２のレイヤ２２６）の機能を実装する任意のデバイスまたは集積回路であり得、スタンドアロンデバイスであり得るか、またはネットワークデバイス３１０中に組み込まれ得る。同様に、ＰＨＹ３６０は、物理レイヤ（たとえば、図２のレイヤ２２７）の機能を実装する任意のデバイスまたは集積回路であり得、スタンドアロンデバイスであり得るか、またはネットワークデバイス３１０中に組み込まれ得る。いくつかの実施形態では、ＰＨＹ３６０およびＭＡＣデバイス３５０はそれぞれ、回路板上に実装された集積回路中に実装され、信号パス３８０は回路板上のトレースとして実装される。
【００１７】
[0029]通常のデータ送信動作中に、ネットワークデバイス３１０上のエンドユーザソフトウェアアプリケーションがネットワークを介して（たとえば、インターネットに）データを送信したとき、プロセッサ３２０は、ＯＳＩモデルの上位レイヤに従ってデータを処理し、次いで、ＭＡＣデバイス３５０を介してＰＨＹ３６０にデータを送信する。次いで、ＰＨＹ３６０は、トランシーバ３４０を介して物理チャネル１２０上にデータを送信する。
【００１８】
[0030]図４に、メディア独立インターフェース３７０−１または３７０−２（図３）の一例であるメディア独立インターフェース４００を示す。インターフェース４００は８つのデータチャネル（Ｃｈ０〜Ｃｈ７）を含み、データチャネルの各々は、ＰＨＹ３６０のトランシーバ回路３４０におけるそれぞれのポートとＭＡＣデバイス３５０のそれぞれのポートとに対応する（図３）。したがって、インターフェース４００は８ポートＰＨＹを８ポートＭＡＣにリンクする。（より一般的に、インターフェース４００は複数のチャネルを含み、チャネルの数は、他の例では８つよりも多くなるかまたは８つよりも少なくなり得る。）いくつかの実施形態では、８つのチャネルの各々は、（８Ｂ／１０Ｂ符号化の前に）１０Ｍｂｐｓ速度と１００Ｍｂｐｓ速度の両方で半二重と全二重の両方で動作することができる。したがって、８つのチャネルの各々は、（この場合も、８Ｂ／１０Ｂ符号化の前に）１０Ｍｂｐｓ信号または１００Ｍｂｐｓ信号のために使用され得、したがって、ＰＨＹ３６０は１０／１００ＭｂｐｓイーサネットＰＨＹであり得る。
【００１９】
[0031]さらに、インターフェース４００は２つの追加のチャネル４１４（Ｃｈ８およびＣｈ９）を含む。シリアライズされた出力におけるチャネル番号の指示を提供するために、これらのチャネル４１４から特殊アイドルインジケータシンボル（たとえば、Ｃｈ８のためのＫ２８．３またはＫ２８．７およびＣｈ９のためのＤ２９．１）が送信される。（より一般的に、インターフェースは、アイドルシンボルを送信するための１つまたは複数の追加のチャネル４１４を含む。）たとえば、シリアライズされた出力は、チャネルＣｈ０〜Ｃｈ７のためのデータを含み、その後には、（たとえば、ラウンドロビンで）Ｃｈ８およびＣｈ９のアイドルシンボルが続く。受信インターフェースは、シリアライズされた入力におけるどのデータがどのチャネルに対応するかを判断するために、これらのアイドルシンボルを識別し、それらをチャネル整合のためのマーカーとして使用することができる。（代替として、Ｃｈ０またはＣｈ４上のＫ２８．１またはＫ２８．５など、他のチャネル上のあらかじめ定義されたシンボルがチャネル整合のために使用される。）いくつかの実施形態では、これらの２つのチャネル４１４も（８Ｂ／１０Ｂ符号化の前に）１００Ｍｂｐｓで動作する。いくつかの実施形態では、アイドルシンボルは、他の目的のために機器製造業者によって予約または使用されていない既知のシンボルから選択される。チャネルのために使用されるシンボル（たとえば、Ｃｈ８がＫ２８．３を送信するかＫ２８．７を送信するか）はレジスタビットによって指定され得る。
【００２０】
[0032]８つのチャネルＣｈ０〜Ｃｈ７の各々は送信パスと受信パスとを含む。Ｃｈ０〜Ｃｈ７の各々について、送信パスは、送信レートアダプタ４０４において、データ信号、データ有効信号、および誤差信号を含む、並列（たとえば、８ビット幅）信号を受信する。これらの信号は、ＰＣＳ送信ステートマシン４０８によって処理され、８０Ｂ／１００Ｂコーデック４１６によって（たとえば、１０ビット幅信号に）符号化される。８０Ｂ／１００Ｂコーデック４１６の動作の例について、図６Ａおよび図６Ｂに関して以下で説明する。各チャネルのための、また、Ｃｈ８〜Ｃｈ９のための符号化された信号は、１０：１マルチプレクサ４２０によって共にマルチプレクスされ、シリアライザ４２２によってシリアライズされ、シリアライザ４２２は、シリアライズされた出力を第１のシリアルデータパス（たとえば、図３、信号パス３８０の第１の差動ペア）上に駆動する。したがって、図４の例では、データの８つのチャネルおよびアイドルシンボルの２つのチャネルは、マルチプレクスされ、シリアライズされる。いくつかの実施形態では、それぞれのチャネルのためのデータおよびアイドルシンボルは、出力が制御信号としてｍｕｘ４２０に提供される４ビット０〜９カウンタ４１８によって判断されたラウンドロビン順序で１０：１ｍｕｘ４２０によって（したがってシリアライザ４２２によっても）出力される、すなわち、データは、Ｃｈ０、次いでＣｈ１、以下同様にＣｈ９までのために出力され、その後、データは再びＣｈ０のために出力され、プロセスは繰り返される。図４の例では、１０：１ｍｕｘ４２０は１２５ＭＨｚで１０ビットを出力し、シリアライザ４２２は、１．２５Ｇｂｐｓのシリアライズされた出力を提供する。いくつかの実施形態では、シリアライザ４２２は、シリアライズされた出力を信号パス３８０（図３）の第１の差動ペア上に駆動する。
【００２１】
[0033]受信パスは、シリアライズされた入力を受信し、シリアライズされた入力は、シンボル整合をも実行するデシリアライザ４２６によって（たとえば、１０ビット幅信号に）デシリアライズされる。いくつかの実施形態では、デシリアライザ４２６は、クロックおよびデータ復元を実行するためのＣＤＲ回路を含む。図４の例では、デシリアライザ４２６は、（たとえば、図３、信号パス３８０の第２の差動ペアから）１．２５ＧＨｚのシリアライズされた入力を受信し、１２５ＭＨｚで並列１０ビットワードを出力する。並列１０ビットワードは、１０ビットワードをそれぞれのチャネルに（たとえば、ラウンドロビン方式でチャネルＣｈ０〜Ｃｈ９に）デマルチプレクスする（demux）１：１０デマルチプレクサ（ｄｅｍｕｘ）４２４に提供される。１０ビットワードはまた、チャネル識別および整合のために使用される、Ｃｈ８およびＣｈ９上の特殊シンボルを検出する、データ検出器４２８に提供される。データ検出器４２８は、Ｃｈ８およびＣｈ９上のシンボルの検出に応答して４ビット０〜９カウンタ４３０に信号を提供する。カウンタ４３０は、それに応じて、１：１０ｄｅｍｕｘ４２４に制御信号としてそれの出力を提供する。制御信号は、ｄｅｍｕｘ４２４がそれぞれの１０ビットワードを提供するチャネルを制御し、したがって、データが適切なチャネルに提供されることを保証する。
【００２２】
[0034]Ｃｈ０〜Ｃｈ７の各々の送信パスは送信レートアダプタ４０４（たとえば、Ｃｈ０のためのアダプタ４０４−０およびＣｈ７のためのアダプタ４０４−７）を含む。ＭＩＩ入力フレームがチャネルのための最大可能レートよりも小さいレートでチャネルに提供された場合、送信レートアダプタ４０４は、フレームを複製することによってフレームを伸長する。図４の例では、各チャネルのための最大レートは１００Ｍｂｐｓである。１０Ｍｂｐｓフレームがチャネル（たとえば、１０Ｍｂｐｓポートに対応するチャネル）に提供された場合、レートアダプタ４０４は各フレームを１０回複製し、その結果、チャネルのレートが１００Ｍｂｐｓになる。同様に、Ｃｈ０〜Ｃｈ７の各々の受信パスは、プロセスを反転させる受信機レートアダプタ４０２（たとえば、Ｃｈ０のためのアダプタ４０２−０およびＣｈ７のためのアダプタ４０２−７）を含み、したがって、１００ＭｂｐｓチャネルがそれのＭＩＩ出力として１０Ｍｂｐｓ出力フレームを提供することが可能になる。
【００２３】
[0035]したがって、１０ＭｂｐｓモードでのＭＩＩデータは、レートアダプタを通過した後に１０回複製される。パケット開始（ＳＰＤ：Start of Packet）デリミタ（／Ｓ／）はフレームごとに１回現れるだけである。１０Ｍｂｐｓモードで１０個のデータセグメントごとに１回、指定されたデータセグメント（たとえば、第１のデータセグメント、または別のデータセグメント）において開始するデータのサンプリングを可能にするために、内部ＲＥＡＤ＿ＥＮ信号が使用される。
【００２４】
[0036]図４の例では、ＭＩＩ信号は、それぞれ、１０／１００Ｍｂｐｓで送信機側において受信され、２．５／２５ＭＨｚでクロック制御される。これらの信号は送信レートアダプタ４０４を通過し、送信レートアダプタ４０４は、１２．５ＭＨｚクロック領域において８ビットデータを出力する。データは、次いで、図５に示すように、後で符号化するための対応する制御ビットをもつ交換された８ビットデータを生成するためにＰＣＳ送信ステートマシン４０８に送られる。いくつかの実施形態では、ＰＣＳレイヤの適切な機能を保証するために、ＭＩＩフレームは少なくとも２つのプリアンブルシンボルから始まり、その後に、ＳＦＤシンボルが続く。受信パスでは、８ビットデータおよび対応するコードグループ情報は、１２．５ＭＨｚクロック領域における８０Ｂ／１００Ｂコーデック４１６から受信される。このデータおよび情報は、同期ブロック４１２とＰＣＳ受信ステートマシン４０６とによって処理される。同期ブロック４１２は、リンクパートナー間の同期ステータスを判断し、同期が失われたことを検出した場合に再整合するためにコードグループ情報を検査する。ＰＣＳ受信ステートマシン４０６は、ＭＩＩ信号を復元し、復元されたＭＩＩ信号を受信レートアダプタ４０２に提供し、受信レートアダプタ４０２は、（たとえば、対応するポート速度情報に従って）１０Ｍｂｐｓまたは１００Ｍｂｐｓで信号を出力する。
【００２５】
[0037]ＲＸ＿ＤＶのアサーションおよびデアサーションに従って、送信機は、各パケットの開始および終了をシグナリングするために、Ｓｔａｒｔ＿ｏｆ＿Ｐａｃｋｅｔデリミタ（ＳＰＤ／Ｓ／）とＥｎｄ＿ｏｆ＿Ｐａｃｋｅｔ（ＥＰＤ／Ｔ／）とを符号化する。受信機側は、これら２つのデリミタを検出することによってＲＸ＿ＤＶ信号を復元する。送信機は、データ送信エラーを示すためにＥｒｒｏｒ＿Ｐｒｏｐａｇａｔｉｏｎ（／Ｖ／）順序セットを符号化する。受信機側は、この順序セットを検出したときはいつでも、ＲＸ＿ＥＲ信号アサートする。ＣＲＳおよびＣＯＬは、直接符号化されないが、ＲＸ＿ＤＶおよびＴＸ＿ＥＮを使用して受信機側で生成される。
【００２６】
[0038]Ｃｈ０〜Ｃｈ７の各々の送信ＰＣＳ回路は、（たとえば、従来のＭＩＩデータ信号、データ有効信号、および誤差信号を含む）ＭＩＩパケットを、８Ｂ／１０Ｂ符号化に適合するデータ（たとえば、８ビットパケットデータおよび対応する制御ビットｋ）に変換する、ＰＣＳ回路（たとえば、ＰＣＳ送信ステートマシン４０８）を含む。このデータは、符号化のために８０Ｂ／１００Ｂコーデック４１６に提供される。同様に、Ｃｈ０〜Ｃｈ７の受信ＰＣＳ回路は、受信同期ブロック４１２によって同期された、８０Ｂ／１００Ｂコーデック４１６からの復号データを、次いで受信レートアダプタ４０２に提供されるＭＩＩパケットに変換する、ＰＣＳ回路（たとえば、ＰＣＳ受信ステートマシン４０６）を含む。いくつかの実施形態では、送信および受信データパスは、ＩＥＥＥ８０２．３ｚ仕様（第３６節）において定義されている１０００ＢＡＳＥ−Ｘ  ＰＣＳを活用する。
【００２７】
[0039]いくつかの実施形態では、ＱＳＧＭＩＩと整合するために、チャネル０およびチャネル４上のＫ２８．５を使用する代わりにＫ２８．１が使用される。これは、１０ビットではなく８ビット上で行われ得る。Ｋ２８．１が使用されるかＫ２８．５が使用されるかはレジスタによって制御され得る。受信パスは、Ｋ２８．１とＫ２８．５とを同等に扱うように構成され得る。いくつかの実施形態によれば、インターフェース４００がチャネル指示に依拠しないＫ２８．１スワッパ（swapper）を使用しないいくつかのオプションがある。たとえば、２つの専用制御ビットは、スワッピングが実行されるかどうかを制御することができる。
【００２８】
[0040]符号化に関して、ＩＥＥＥ８０２．３ｚは、／Ｉ１／および／Ｉ２／と呼ばれる２つのＩＤＬＥ順序セットのうちの１つを送出することによって実行ディスパリティを処理するためのルールを提供する。しかしながら、インターフェース４００では、８０Ｂ／１００Ｂ符号化器４１６はＰＣＳ送信ステートマシン４０８の機能から分離されるので、いくつかの実施形態では、／Ｉ１／順序セットのみが生成される。また、８０Ｂ／１００Ｂ符号化の性質により、リンク上にビットエラーがあると、実行ディスパリティエラーがポートにわたって伝搬することがある。したがって、いくつかの実施形態によれば、前のシンボルからの実行ディスパリティ値に依拠するディスパリティ検査が無効にされる。
【００２９】
[0041]フレーム伸長の後、Ｃｈ０〜Ｃｈ７の各々のデータレートは１００Ｍｂｐｓである。符号化の後、このデータレートは１２５Ｍｂｐｓに増加し、その結果、総データレートが１Ｇｂｐｓになる。チャネル番号の指示として特殊アイドルシンボルを送信する２つのチャネル４１４（Ｃｈ８およびＣｈ９）は別の０．２５Ｇｂｐｓ（すなわち、２５％オーバーヘッド）を使用し、その結果、すべてのチャネルを組み合わせた総データレートが１．２５Ｇｂｐｓになる。したがって、いくつかの実施形態では、シリアライズされた出力は１．２５Ｇｂｐｓのデータレートを有する。より一般的に、シリアライズされた出力は、アイドルシンボルを送信するチャネルのデータレートを含む、符号化の後に組み合わされたすべてのチャネルのデータレートに等しいデータレートを有する。
【００３０】
[0042]インターフェース４００は、それがＰＨＹ３６０（図３）に位置するかＭＡＣデバイス３５０（図３）に位置するかに応じて、ＰＨＹモードまたはＭＡＣモードで構成され得る。モードを指定するために、（たとえば、Ｃｈ０のための回路４１０−０およびＣｈ７のための回路４１０−７を含む）自動ネゴシエーション回路４１０が使用される。（たとえば、以下の表１に指定される）制御情報が、（たとえば、制御情報の変化に応答して）ＰＨＹ３６０からＭＡＣデバイス３５０に転送される。いくつかの実施形態では、これは、８０２．３ｚ第３７節において定義されている自動ネゴシエーション機構を活用することによって達成される。いくつかの実施形態では、自動ネゴシエーション機構４１０内のリンクタイマーは、リンクステータスのプロンプト更新を保証するために１０ｍｓから１．６ｍｓに変更された。
【００３１】
[0043]したがって、ＭＡＣデバイス３５０におけるインターフェース４００は、ローカルＰＨＹ３６０（たとえば、ローカルコッパー（copper）ＰＨＹ）とリモートＰＨＹ（たとえば、リモートコッパーＰＨＹ）との間の自動ネゴシエーション結果に従う。リンクステータスが変化したとき、ローカルＰＨＹ３６０は制御情報を更新する。ローカルＰＨＹ３６０がリンク変化を検出した場合、それは、それの対応する自動ネゴシエーション機構４１０を起動させ、「データ」状態から「構成」状態への対応するチャネルを構成し、構成レジスタｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇ［１５：０］の値をＭＡＣデバイス３５０に送信することによって、更新された制御情報を送出する。ＭＡＣ３５０側の対応するチャネルの受信パスは、制御情報を受信し、復号し、ＭＡＣの自動ネゴシエーション機構４１０を起動させる。ＭＡＣ３５０側は、ｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇのビット１４をアサートし、チャネルの送信パスを介してｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇをローカルＰＨＹ３６０に送信することによってリンクステータスの更新を肯定応答する。ＭＡＣ３５０からの肯定応答を受信すると、ＰＨＹ３６０は、自動ネゴシエーションプロセスを完了し、「データ」状態に（たとえば、通常のデータ送信および受信に）戻る。いくつかの実施形態では、リンクステータスの更新の予想されるレイテンシは、２つのリンクタイマー時間と（たとえば、合計３．４ｍｓの）肯定応答プロセス時間とに対応する。
【００３２】
[0044]いくつかの実施形態では、能力広告を実行する代わりに、ＰＨＹ３６０における自動ネゴシエーション回路４１０は、制御情報が変化するときはいつでも、表１に示すように、それのｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇ［１５：０］において指定される（たとえば、コッパーＰＨＹ／ＭＡＣ構成から取得された）制御情報をＭＡＣデバイス３５０における自動ネゴシエーション回路４１０に送る。更新された情報を受信すると、ＭＡＣデバイス３５０における自動ネゴシエーション回路４１０は、表１において指定されているそれ自体のｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇのビット１４をアサートし、応答してそれのｔｘ＿ｃｏｎｆｉｇ＿ｒｅｇをＰＨＹ３６０に送信することによって肯定応答を実行する。送信された情報は、リンクステータスと、二重モードと、速度とを含む。
【表１】
0005882530.tif 000002
【００３３】
[0045]いくつかの実施形態では、インターフェース４００は、ＰＨＹ３６０とＭＡＣデバイス３５０との間のＩＥＥＥ８０２．３ａｚ低電力アイドルフロー、したがってＰＨＹ３６０およびＭＡＣデバイス３５０のための省電力型イーサネット（ＥＥＥ：Energy Efficient Ethernet）低電力モードをサポートする。たとえば、送信ＰＣＳステートマシン４０８は、ＭＡＣデバイス３５０とＰＨＹ３６０との間のＬＰＩ信号の透過的なフローをサポートするためにＬＰＩアイドルのための特殊コードグループを適用する。
【００３４】
[0046]すべての８つのデータチャネルを、１．２５Ｇｂｐｓで動作する単一のＳｅｒＤｅｓ（たとえば、シリアライザ４２２とデシリアライザ４２６との組合せ）にマルチプレクスすることによって、（図５の機能ブロックを含む）インターフェース４００は、より少ない電力を使用し、他のオクタルチャネル（octal-channel）ＭＩＩソリューションよりも少ないＥＭＩを生成する。たとえば、オクタルＱＳＧＭＩＩは、４つのチャネルの各グループに対して１つのＳｅｒＤｅｓを含む、２つのＳｅｒＤｅｓを必要とし、各ＳｅｒＤｅｓが５Ｇｂｐｓで動作することになる。オクタルＳＧＭＩＩは、８つのＳｅｒＤｅｓを必要とし、各チャネルに対して１つを必要とすることになる。インターフェース４００はまた、他のソリューションよりも少ないピンを使用する：それは、オクタルＱＳＧＭＩＩのための８つのピンおよびオクタルＳ３ＭＩＩのための２０個のピンとは反対に、４つのピンのみ（各シリアルデータパスに対して２つ）を使用する。（本明細書で使用するピンという用語は、はんだボールと、ランドと、半導体パッケージを回路板に電気的に接続するために使用される任意の他の構造とを含む。）Ｓ３ＭＩＩとは異なり、インターフェース４００はソース同期でない；それはクロックおよびデータ復元のためのＣＤＲ技術を使用する。インターフェース４００はまた、妥当なトレース長（たとえば、いくつかの実施形態ではデータパスのための最高３ｎｓ／４５ｃｍトレース）と、簡単な／低コスト板設計（たとえば、いくつかの実施形態では２層板）とを可能にする。さらに、インターフェース４００は追加のチャネルのために容易に拡張され得る。
【００３５】
[0047]図５は、いくつかの実施形態による、メディア独立インターフェース４００における１つのチャネルのための機能ブロックのブロック図である。図５に示された回路は、１２．５ＭＨｚクロック領域に示された、図４の８０Ｂ／１００Ｂコーデックより前の回路に対応する。
【００３６】
[0048]図６Ａは、いくつかの実施形態による、メディア独立インターフェース４００におけるデータを符号化するための実行ディスパリティ方式６００を示すブロック図である。実行ディスパリティ方式６００は、８０Ｂ／１００Ｂコーデック４１６（図４）のいくつかの実施形態において使用される。１０個のチャネルＣｈ０〜Ｃｈ９の各々について、８ビットのデータ（たとえば、８ビット幅データワード）が８Ｂ／１０Ｂ符号化器６０２に提供される：Ｃｈ０のための８ビットのデータが第１の符号化器６０２−０に提供され、Ｃｈ１のための８ビットのデータが第２の符号化器６０２−１に提供され、以下同様である。図６Ａは、各チャネルのための別個の８Ｂ／１０Ｂ符号化器６０２を示しているが、いくつかの実施形態では、各チャネルのための状態情報の適切な記憶とともに、すべてのチャネルのために同じ８Ｂ／１０Ｂ符号化器６０２が使用される。それぞれのチャネルのためのディスパリティは、次のチャネルを符号化する際に使用するために次のチャネルに提供され、したがって実行ディスパリティを表す。たとえば、Ｃｈ０のためのディスパリティはＣｈ１符号化器６０２−１に提供され、Ｃｈ１のためのディスパリティはＣｈ２符号化器６０２−２に提供され、以下同様であり、Ｃｈ９のためのディスパリティは、（たとえば、フリップフロップ６０４を介して）Ｃｈ０符号化器６０２−０に提供される。したがって、最後のチャネル（たとえば、Ｃｈ９）のディスパリティは、第１のチャネル（たとえば、Ｃｈ０）のための符号化器に提供される。ディスパリティは、データが、（たとえば、「１」のディスパリティ値によって示されるように）０よりも１を多く有するか、（たとえば、「０」のディスパリティ値によって示されるように）１よりも０を多く有するかを示す。
【００３７】
[0049]図６Ｂは、いくつかの実施形態による、メディア独立インターフェース４００におけるデータを符号化するための別の実行ディスパリティ方式６１０を示すブロック図である。実行ディスパリティ方式６１０は、コーデック４１６（図４）のいくつかの実施形態において使用される。８つのデータチャネルＣｈ０〜Ｃｈ７の各々について、８ビットのデータ（たとえば、８ビット幅データワード）が８Ｂ／１０Ｂ符号化器６０２に提供される、すなわち、Ｃｈ０のための８ビットのデータが第１の符号化器６０２−０に提供され、Ｃｈ１のための８ビットのデータが第２の符号化器６０２−１に提供され、以下同様である。符号化器６０２−０〜６０２−７は、８つのデータチャネルＣｈ０〜Ｃｈ７のための６４Ｂ／８０Ｂ符号化器を構成する。図６Ａは、各データチャネルのための別個の８Ｂ／１０Ｂ符号化器６０２を示しているが、いくつかの実施形態では、各チャネルのための状態情報の適切な記憶とともに、すべてのチャネルのために同じ８Ｂ／１０Ｂ符号化器６０２が使用される。それぞれのデータチャネルのためのディスパリティは、次のデータチャネルを符号化する際に使用するために次のデータチャネルに提供される。（データチャネルという用語は、この例ではＣｈ０〜７を指し、ＭＩＩデータを送信するのではなく、代わりにチャネル識別および整合のためのアイドルシンボルを送信するＣｈ８〜９を指さない。）たとえば、Ｃｈ０のためのディスパリティはＣｈ１符号化器６０２−１に提供され、Ｃｈ１のためのディスパリティはＣｈ２符号化器６０２−２に提供され、以下同様であり、Ｃｈ７のためのディスパリティは、（たとえば、フリップフロップ６０４を介して）Ｃｈ０符号化器６０２−０に提供される。したがって、最後のデータチャネル（たとえば、Ｃｈ７）のディスパリティは、第１のデータチャネル（たとえば、Ｃｈ０）のための符号化器に提供される。最後のデータチャネル（たとえば、Ｃｈ７）のディスパリティはまた、Ｃｈ８およびＣｈ９のためのマルチプレクサ６１２および６１４に提供される。したがって、Ｃｈ８およびＣｈ９のためのデータは、Ｃｈ７からの実行ディスパリティに従って、対応するシンボルを選択することによって生成される、すなわち、マルチプレクサ６１２および６１４は、Ｃｈ７からの実行ディスパリティを一致させるためにＣｈ８およびＣｈ９のための出力シンボルを選択する。これは、チャネルＣｈ０〜Ｃｈ９のすべてのデータが共にマルチプレクスされたときにディスパリティが補正されることを保証しながら、図６Ａと比較して実行ディスパリティチェーンに沿って伝搬遅延を低減し、設計を簡略化する。いくつかの実施形態では、Ｃｈ８とＣｈ９の一方または両方に関連する利用可能なアイドルシンボルはレジスタ設定によって指定され得る。たとえば、Ｃｈ８は、Ｋ２８．３を送信するものとして図６Ｂに示されているが、別のシンボル（たとえば、Ｋ２８．７）を送信するように（たとえば、レジスタビットを設定することによって）構成され得る。アイドルシンボルは、シンボル境界の適切な整合を可能にするために選択される。
【００３８】
[0050]いくつかの実施形態では、インターフェース４００（図４）などのメディア独立インターフェースは、たとえば、複数のそれぞれのプロトコルに対応する複数のモードで動作するように構成可能である。たとえば、第１のモードでは、ＭＩＩは、図４〜図６Ｂに関して説明したように動作するように構成され得る。第２のモードでは、同じＭＩＩは、ＱＳＧＭＩＩプロトコルに従って動作するように構成される。たとえば、４つのチャネル（たとえば、Ｃｈ０〜Ｃｈ３）の第１のグループのためのシリアライズされたデータは第１のシリアルデータパスを介して送信および受信され、４つのチャネル（たとえば、Ｃｈ４〜Ｃｈ７）の第２のグループのためのシリアライズされたデータは第２のシリアルデータパスを介して送信および受信される。第３のモードでは、同じＭＩＩは、ＳＧＭＩＩプロトコルに従って動作するように構成される。たとえば、データチャネル（たとえば、Ｃｈ０〜Ｃｈ７またはそれのサブセット）の各々（またはサブセット）のためのシリアライズされたデータは、それぞれのシリアルデータパスを介して送信および受信される。いくつかの実施形態では、各シリアルデータパスは、データを送信するための第１の差動ペア（たとえば、低電圧差動シグナリングペア）と、データを受信するための第２の差動ペア（たとえば、低電圧差動シグナリングペア）とを含む。いくつかの実施形態では、モードは、インターフェースに結合された構成レジスタ（たとえば、図７Ｂ〜図７Ｃに示す構成レジスタ７４０）における１つまたは複数のモードビットを使用して設定される。
【００３９】
[0051]いくつかの実施形態では、インターフェース（たとえば、以下の図７Ａ、インターフェース７００）は、単一のインターフェース４００（図４）、単一のＱＳＧＭＩＩインターフェース、デュアルＱＳＧＭＩＩインターフェース、単一のＱＳＧＭＩＩインターフェースおよび１〜４個のＳＧＭＩＩインターフェース、ならびに１〜８個のＳＧＭＩＩインターフェースとして異なるモードで構成可能である。
【００４０】
[0052]図７Ａは、いくつかの実施形態による、モード構成可能なメディア独立インターフェース７００のブロック図である。ＭＩＩ７００は、４つのデータチャネル（Ｃｈ０〜Ｃｈ３）の第１のグループのための機能ブロック７０２−１と、４つのデータチャネル（Ｃｈ４〜Ｃｈ７）の第２のグループのための機能ブロック７０２−２と、チャネル識別および整合のためのアイドルシンボルを送信および受信するために使用される追加の２つのチャネル（Ｃｈ８〜Ｃｈ９）のための機能ブロック７０４とを含む。（代替として、追加の２つのチャネルの一方または両方は追加のデータチャネルである。）
[0053]インターフェース４００（図４）に対応する第１のモードでは、８つのチャネルＣｈ０〜Ｃｈ７のための送信データは、機能ブロック７０２−１および７０２−２によって８０Ｂ／１００Ｂコーデック７０６に提供され、８０Ｂ／１００Ｂコーデック７０６はそのデータを符号化する。Ｃｈ８およびＣｈ９のためのアイドルシンボルは、機能ブロック７０４によって８０Ｂ／１００Ｂコーデック７０６に提供され、８０Ｂ／１００Ｂコーデック７０６はそれらも符号化する。Ｃｈ０〜Ｃｈ３のための４０ビットと、Ｃｈ４〜Ｃｈ７のための４０ビットと、Ｃｈ８〜Ｃｈ９のための２０ビットとを含む（アイドルシンボルを含む）符号化されたデータは、ｍｕｘ４２０とｄｅｍｕｘ４２４（図４）との組合せに対応する１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６に提供される。（また、ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２は、Ｃｈ０〜Ｃｈ３およびＣｈ４〜Ｃｈ７のためのそれぞれの符号化されたデータを受信するが、第１のモードにおいて無効にされる。）ｍｕｘ／ｄｅｍｕｘ７１６は、第１のモードで、Ｃｈ０〜Ｃｈ９の各々のための符号化された１０ビット幅データを、今度はモードｍｕｘ／ｄｅｍｕｘ７１８にフォワーディングするように構成される。いくつかの実施形態によれば、図７Ｂに示すように、モードｍｕｘ／ｄｅｍｕｘ７１８は、第１のモードで１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６からのデータを第１のＳｅｒＤｅｓ７３０にフォワーディングするように構成される。第１のＳｅｒＤｅｓ７３０は、データをシリアライズし、第１のシリアルデータパス上にデータを送信する。ｍｕｘ／ｄｅｍｕｘ７１４−１に結合された第２のＳｅｒＤｅｓ７３２（図７Ｂ）は第１のモードで無効にされる。
【００４１】
[0054]また、第１のモードでは、１０個のチャネルＣｈ０〜Ｃｈ９のための（アイドルシンボルを含む）シリアライズされた受信データは、第１のＳｅｒＤｅｓ７３０（図７Ｂ）において受信され、第１のＳｅｒＤｅｓ７３０は、データをデシリアライズし、デシリアライズされた１０ビット幅データをモードｍｕｘ／ｄｅｍｕｘ７１８にフォワーディングする。モードｍｕｘ／ｄｅｍｕｘ７１８は、第１のモードで、デシリアライズされたデータを１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６にフォワーディングするように構成され、１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６は、第１のモードで、デシリアライズされたデータをデマルチプレクスし、デマルチプレクスされた１００ビット幅データをフォワーディングするように構成される。（簡単のために図７Ａには示されていないデータ検出器４２８およびカウンタ４３０は、図４に関して説明したように機能する。）１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６に結合された第１の入力を有するｍｕｘ７１２−１および７１２−２が、第１のモードで１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６からのデータをコーデック７０６にフォワーディングするように構成される。１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６はまた、Ｃｈ８およびＣｈ９のための符号化されたアイドルシンボルをコーデック７０６にフォワーディングする。コーデック７０６はデータを復号する。復号データおよびアイドルシンボルは、機能ブロック７０２−１、７０２−２、および７０４に提供される。
【００４２】
[0055]したがって、第１のモードでは、コーデック７０６とｍｕｘ／ｄｅｍｕｘ７１６との間で通信されるデータは第１の幅（たとえば、１００ビット幅）を有し、ｍｕｘ／ｄｅｍｕｘ７１６と第１のＳｅｒＤｅｓ７３０（図７Ｂ）との間で通信されるデータは第２の幅（たとえば、１０ビット幅）を有する。ｍｕｘ／ｄｅｍｕｘ７１６は、第１の幅のデータ（たとえば、１００ビット幅データ）を第２の幅のデータ（たとえば、１０ビット幅データ）にマルチプレクスし、第２の幅のデータ（たとえば、１０ビット幅データ）を第１の幅のデータ（たとえば、１００ビット幅データ）にデマルチプレクスする。
【００４３】
[0056]いくつかの実施形態では、第１のＳｅｒＤｅｓ７３０（図７Ｂ）は、第１のモードにおいて１．２５ＧＢｐｓで動作し、ｍｕｘ／ｄｅｍｕｘ７１８は第１のモードにおいて１２５ＭＨｚで動作し、機能ブロック７０２−１、７０２−２、および７０４、コーデック７０６、ならびにｍｕｘ７１２−１および７１２−２は１２．５ＭＨｚで動作する。コーデック７０６に結合されたｍｕｘ／ｄｅｍｕｘ７１６の入力および出力は１２．５ＭＨｚで動作し、モードｍｕｘ／ｄｅｍｕｘ７１８に結合されたｍｕｘ／ｄｅｍｕｘ７１６の入力および出力は１２５ＭＨｚで動作する。いくつかの実施形態では、これらのクロックは構成可能なクロック生成論理によって提供される。
【００４４】
[0057]いくつかの実施形態ではＱＳＧＭＩＩプロトコルに対応する第２のモードでは、８チャネルＣｈ０〜Ｃｈ７のための送信データは、機能ブロック７０２−１および７０２−２によってコーデック７０６に提供され、コーデック７０６はそのデータを符号化する。たとえば、コーデック７０６中の第１の３２Ｂ／４０Ｂコーデック７１０−１はＣｈ０〜３のための送信データを符号化し、コーデック７０６中の第２の３２Ｂ／４０Ｂコーデック７１０−２はＣｈ４〜７のための送信データを符号化する。Ｃｈ０〜Ｃｈ３のための符号化されたデータ（たとえば、４０ビット）は４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−１に提供され、Ｃｈ４〜Ｃｈ７のための符号化されたデータ（たとえば、４０ビット）は４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−２に提供される。（１００Ｂ／１０Ｂ  ｍｕｘ／Ｄｅｍｕｘ７１６はまた、Ｃｈ０〜Ｃｈ７のための符号化されたデータを受信するが、第２のモードにおいて無効にされる。）ｍｕｘ／ｄｅｍｕｘ７１４−２は、第２のモードで、Ｃｈ４〜Ｃｈ７のための符号化されたデータをモードｍｕｘ／ｄｅｍｕｘ７１８にフォワーディングするように構成され、モードｍｕｘ／ｄｅｍｕｘ７１８は、第２のモードで、Ｃｈ４〜Ｃｈ７のための符号化されたデータを第１のＳｅｒＤｅｓ７３０（図７Ｂ）にフォワーディングするように構成され、第１のＳｅｒＤｅｓ７３０は、データをシリアライズし、第１のシリアルデータパス上にデータを送信する。ｍｕｘ／ｄｅｍｕｘ７１４−１は、第２のモードで、Ｃｈ０〜Ｃｈ３のための符号化されたデータを第２のＳｅｒＤｅｓ７３２（図７Ｂ）にフォワーディングするように構成され、第２のＳｅｒＤｅｓ７３２は、データをシリアライズし、第２のシリアルデータパス上にデータを送信する。
【００４５】
[0058]また、第２のモードでは、Ｃｈ４〜Ｃｈ７のためのシリアライズされた受信データは第１のＳｅｒＤｅｓ７３０（図７Ｂ）において受信され、第１のＳｅｒＤｅｓ７３０は、データをデシリアライズし、デシリアライズされたデータをモードｍｕｘ／ｄｅｍｕｘ７１８にフォワーディングする。モードｍｕｘ／ｄｅｍｕｘ７１８は、第２のモードで、デシリアライズされたデータを４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−２にフォワーディングするように構成される。したがって、モードｍｕｘ／ｄｅｍｕｘ７１８は、第２のモードでｍｕｘ／ｄｅｍｕｘ７１４−２を第１のＳｅｒＤｅｓ７３０（図７Ｂ）に結合し、第１のモードでｍｕｘ／ｄｅｍｕｘ７１６を第１のＳｅｒＤｅｓ７３０（図７Ｂ）に結合する。
【００４６】
[0059]Ｃｈ０〜Ｃｈ３のためのシリアライズされた受信データは第２のＳｅｒＤｅｓ７３２（図７Ｂ）において受信され、第２のＳｅｒＤｅｓ７３２は、データをデシリアライズし、デシリアライズされたデータを４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−１にフォワーディングする。４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２は、データをｍｕｘ７１２−１および７１２−２のそれぞれの第２の入力にフォワーディングする。ｍｕｘ７１２−１および７１２−２は、第２のモードで４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２からのデータをコーデック７０６にフォワーディングするように構成される。コーデック７０６はデータを復号する。たとえば、コーデック７０６中の第１の３２Ｂ／４０Ｂコーデック７１０−１はＣｈ０〜３のための受信データを復号し、コーデック７０６中の第２の３２Ｂ／４０Ｂコーデック７１０−２はＣｈ４〜７のための受信データを復号する。復号データは機能ブロック７０２−１および７０２−２に提供される。
【００４７】
[0060]したがって、第２のモードでは、コーデック７０６とｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２との間で通信されるデータは第３の幅（たとえば、４０ビット幅）を有し、ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２と第１のＳｅｒＤｅｓ７３０および第２のＳｅｒＤｅｓ７３２（図７Ｂ）との間で通信されるデータは第４の幅（たとえば、２０ビット幅）を有する。ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２は、第３の幅のデータ（たとえば、４０ビット幅データ）を第４の幅のデータ（たとえば、２０ビット幅データ）にマルチプレクスし、第４の幅のデータ（たとえば、２０ビット幅データ）を第３の幅のデータ（たとえば、４０ビット幅データ）にデマルチプレクスする。
【００４８】
[0061]いくつかの実施形態では、Ｃｈ８およびＣｈ９は第２のモードにおいて無効にされる。いくつかの実施形態では、４つのチャネル（たとえば、Ｃｈ０およびＣｈ４）の各グループの第１のチャネルは、（第１のモードで無効にされ得る）Ｋ２８．１スワッパシンボルを適用する。
【００４９】
[0062]いくつかの実施形態では、４つのチャネル（たとえば、Ｃｈ０〜３またはＣｈ４〜７）のグループは第２のモードにおいて無効にされる。対応する機能ブロック７０２−１または７０２−２およびＳｅｒＤｅｓ（たとえば、図７Ｂ、第１のＳｅｒＤｅｓ７３０または第２のＳｅｒＤｅｓ７３２）は、無効された機能ブロックを無効されたＳｅｒＤｅｓに結合する回路とともに無効にされる。たとえば、インターフェース７００は、４つのチャネルのための単一のＱＳＧＭＩＩインターフェースとして働くように構成される。
【００５０】
[0063]いくつかの実施形態では、第１のＳｅｒＤｅｓ７３０および第２のＳｅｒＤｅｓ７３２（図７Ｂ）は第２のモードにおいて５Ｇｂｐｓで動作する。したがって、第１のＳｅｒＤｅｓ７３０は、複数の速度で（たとえば、第１のモードで１．２５Ｇｂｐｓおよび第２のモードにおいて５Ｇｂｐｓで）動作するように構成可能である。機能ブロック７０２−１、７０２−２、および７０４、コーデック７０６、ならびにｍｕｘ７１２−１および７１２−２は１２５ＭＨｚで動作する。コーデック７０６に結合されたｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２の入力および出力は１２５ＭＨｚで動作し、第１のＳｅｒＤｅｓ７３０または第２のＳｅｒＤｅｓ７３２に結合されたｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２の入力および出力は２５０ＭＨｚで動作する。したがって、コーデック７０６とｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２との間の通信は４０ビット幅であり、ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２とＳｅｒＤｅｓ７３０および７３２との間の通信は２０ビット幅であるが、いくつかの実施形態によればクロックレートの２倍である。
【００５１】
[0064]いくつかの実施形態ではＳＧＭＩＩプロトコルに対応する第３のモードでは、それぞれのチャネルのためのデータは、各シリアルデータパスが特定のチャネルに対応するように、それぞれのシリアルデータパスを介して送信および受信される。８つのチャネルＣｈ０〜Ｃｈ７のための送信データは、機能ブロック７０２−１および７０２−２によってコーデック７０６に提供され、コーデック７０６はそのデータを符号化する。たとえば、コーデック７０６中の（たとえば、コーデック７０８−１および７０８−２を含む）別個の８Ｂ／１０ＢコーデックがＣｈ０〜Ｃｈ７の各々のための送信データを符号化する。Ｃｈ０〜Ｃｈ３のための符号化されたデータ（たとえば、４０ビット）は４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−１に提供され、Ｃｈ４〜Ｃｈ７のための符号化されたデータ（たとえば、４０ビット）は４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−２に提供される。第３のモードでは、ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２は、（たとえば、４つのＳＧＭＩＩチャネルの各々のための１０ビットのパススルーを示す、図７Ａの表記法１０Ｂ／ＳＧＭＩＩ＊４によって示されるように）チャネルの各々のための１０ビットデータを通すように構成される。いくつかの実施形態によれば、図７Ｃに示すように、ｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２の各々は、４つのＳｅｒＤｅｓに結合され、それぞれのチャネルのための１０ビットデータをそれぞれのＳｅｒＤｅｓに通すように構成される。たとえば、ｍｕｘ／ｄｅｍｕｘ７１４−２は第１のＳｅｒＤｅｓ７３０と３つの他のＳｅｒＤｅｓ７３４とに結合され、ｍｕｘ／ｄｅｍｕｘ７１４−１は第２のＳｅｒＤｅｓ７３２と３つの他のＳｅｒＤｅｓ７３４とに結合される。（第２のＳｅｒＤｅｓ７３２、およびＳｅｒＤｅｓ７３４のすべては第１のモードにおいて無効にされ、ＳｅｒＤｅｓ７３４のすべては第２のモードにおいて無効にされる。）
[0065]いくつかの実施形態では、１００Ｂ／１０Ｂ  Ｍｕｘ／Ｄｅｍｕｘ７１６は第３のモードにおいて無効にされる。ｍｕｘ／ｄｅｍｕｘ７１４−２は、モードｍｕｘ／ｄｅｍｕｘ７１８を介してそれの４つのＳｅｒＤｅｓ７３０および７３４に結合され、モードｍｕｘ／ｄｅｍｕｘ７１８は、第３のモードで、Ｃｈ４〜Ｃｈ７のための符号化されたデータをこれらの４つのＳｅｒＤｅｓにフォワーディングするように構成される。各ＳｅｒＤｅｓは、それのそれぞれのチャネルのためのデータをシリアライズし、それぞれのシリアルデータパス上にデータを送信する。
【００５２】
[0066]また、第３のモードでは、それぞれのチャネルのためのシリアライズされた受信データは、それぞれのＳｅｒＤｅｓ７３０、７３２、および／または７３４（図７Ｃ）において受信され、それぞれのＳｅｒＤｅｓ７３０、７３２、および／または７３４は、データをデシリアライズし、デシリアライズされたデータをｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２にフォワーディングする。ｍｕｘ／ｄｅｍｕｘ７１４−２の場合、デシリアライズされたデータは、モードｍｕｘ／ｄｅｍｕｘ７１８を介してフォワーディングされ、モードｍｕｘ／ｄｅｍｕｘ７１８は、第３のモードで、デシリアライズされたデータをｍｕｘ／ｄｅｍｕｘ７１４−２にフォワーディングし、ｍｕｘ／ｄｅｍｕｘ７１６にフォワーディングしないように構成される。ｍｕｘ７１２−１および７１２−２は、第３のモードでｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２からのデータをコーデック７０６にフォワーディングするように構成される。コーデック７０６はデータを復号する。たとえば、コーデック７０６中の（たとえば、コーデック７０８−１および７０８−２を含む）別個の８Ｂ／１０ＢコーデックはＣｈ０〜Ｃｈ７の各々のための受信データを復号する。復号データは機能ブロック７０２−１および７０２−２に提供される。
【００５３】
[0067]いくつかの実施形態では、Ｃｈ８およびＣｈ９は第３のモードにおいて無効にされる。
【００５４】
[0068]いくつかの実施形態では、第１のＳｅｒＤｅｓ７３０および第２のＳｅｒＤｅｓ７３２（図７Ｃ）は第３のモードで１．２５Ｇｂｐｓで動作する。したがって、第２のＳｅｒＤｅｓ７３２は、複数の速度で（たとえば、第３のモードにおいて１．２５Ｇｂｐｓおよび第２のモードにおいて５Ｇｂｐｓで）動作するように構成可能である。また、第１のＳｅｒＤｅｓ７３０は、（たとえば、上記で説明したように）複数の速度で動作するように構成可能である。しかしながら、他のＳｅｒＤｅｓ７３４は、第３のモードでのみ使用され、したがって、いくつかでは実施形態では、複数の速度で動作するように構成可能でない（たとえば、それらは１．２５Ｇｂｐｓでのみ動作する）。機能ブロック７０２−１、７０２−２、および７０４、コーデック７０６、ｍｕｘ７１２−１および７１２−２、ならびにｍｕｘ／ｄｅｍｕｘ７１４−１および７１４−２は、たとえば、１２５ＭＨｚで動作する。したがって、機能ブロック７０２−１、７０２−２、および７０４ならびにコーデック７０６は、いくつかの実施形態によれば、複数のクロックレート（たとえば、第１のモードで１２．５ＭＨｚおよび第２および第３のモードで１２５ＭＨｚ）で動作するように構成可能である。
【００５５】
[0069]いくつかの実施形態では、インターフェース７００は、第２のモードと第３のモードとを組み合わせた第４のモードで構成可能である。４つのチャネル（たとえば、Ｃｈ０〜３またはＣｈ４〜７）は第２のモードで構成され、残りのチャネルの全部または一部は第３のモードで構成される。たとえば、インターフェース７００は、第４のモードで単一のＱＳＧＭＩＩインターフェースおよび１〜４個のＳＧＭＩＩインターフェースとして働くように構成可能である。
【００５６】
[0070]図８は、いくつかの実施形態による、図７Ａのメディア独立インターフェースにおけるチャネルのための機能ブロック８００のブロック図である。機能ブロック８００の要素は、図４および図５の対応する要素について説明したように機能するが、複数のクロックレートで動作するように構成可能である。たとえば、受信レートアダプタ８０２、送信レートアダプタ８０４、ＰＣＳ受信ステートマシン８０６、自動ネゴシエーション回路８０８、ＰＣＳ送信ステートマシン８１０、および同期ブロック８１２は、第１のモードで第１の動作クロック（たとえば、１２．５ＭＨｚ）で動作し、第２および／または第３のモードで第２の動作クロック（たとえば、１２５ＭＨｚ）で動作するように構成可能である。所与のモードでは、受信レート適応ブロック８０２および送信レート適応ブロック８０４は、そのモードで適応され得る最大レートよりも遅い信号についてレート適応を実行する。ただし、この最大レートはモードごとに変化することがある。一例では、第１のモードのチャネルは１０Ｍｂｐｓまたは１００Ｍｂｐｓの信号に適応することができる。送信レートアダプタ８０２は、フレームを複製することによって入力信号として提供される１０Ｍｂｐｓフレームを伸長するが、１００Ｍｂｐｓフレームを伸長しない。しかしながら、第２および第３のモードでは、チャネルは、１０Ｍｂｐｓ、１００Ｍｂｐｓ、または１Ｇｂｐｓの信号に適応することができる。送信レートアダプタ８０４は、フレームを複製することによって入力信号として提供される１０Ｍｂｐｓフレームまたは１００Ｍｂｐｓフレームを伸長するが、１Ｇｂｐｓフレームを伸長しない。したがって、所与のレート（たとえば、１００Ｍｂｐｓ）のフレームは、あるモード（たとえば、第２または第３のモード）では伸長され得るが、他のモード（たとえば、第１のモード）では伸長されないことがある。同様に、受信レートアダプタ８０２は、第１のモードでは１０Ｍｂｐｓ出力のための出力フレームを短縮するが、１００Ｍｂｐｓ出力のための出力フレームを短縮せず、第２および第３のモードでは１０または１００Ｍｂｐｓ出力のための出力フレームを短縮するが、１Ｇｂｐｓ出力のための出力フレームを短縮しない。したがって、所与のレートのフレームは、あるモード（たとえば、第２または第３のモード）では短縮され得るが、他のモード（たとえば、第１のモード）では短縮されないことがある。
【００５７】
[0071]図９は、いくつかの実施形態による、メディア独立インターフェース７００（図７Ａ）におけるデータを符号化するための構成可能な実行ディスパリティ方式９００を示すブロック図である。実行ディスパリティ方式７００は、コーデック７０６（図７Ａ）において実装され、図６Ｂに関して説明したように、Ｃｈ０〜７のための８Ｂ／１０Ｂ符号化器６０２−０〜６０２−７と、Ｃｈ８〜９のためのｍｕｘ６１２および６１４とを含む。マルチモードコンフィギュアビリティを実装するために、ｍｕｘ９０２および９０８は、Ｃｈ７のための符号化器６０２−７のディスパリティ出力とフリップフロップ６０４の入力との間に結合され、フリップフロップ６０４の出力はＣｈ０のための符号化器６０２−０のディスパリティ入力に結合される。また、符号化器６０２−７のディスパリティ出力はフリップフロップ９０４の入力に結合される。フリップフロップ９０４の出力および符号化器６０２−３のディスパリティ出力はｍｕｘ９０６のそれぞれの入力に結合され、ｍｕｘ９０６の出力は符号化器６０２−４のディスパリティ入力に結合される。
【００５８】
[0072]第１のモードでは、ｍｕｘ９０２、９０６、および９０８は、ディスパリティ方式９００がディスパリティ方式６１０（図６Ｂ）として機能するように構成される。ｍｕｘ９０２および９０８は、符号化器６０２−７によって出力された、Ｃｈ７からの実行ディスパリティを、フリップフロップ６０４を介してＣｈ０符号化器６０２−０に提供するように構成される。ｍｕｘ９０６は、符号化器６０２−３によって出力された、Ｃｈ３からの実行ディスパリティを、Ｃｈ４符号化器６０２−４に提供するように構成される。符号化器６０２−０〜６０２−７ならびにｍｕｘ６１２および６１４の１０Ｂ出力は、たとえば、１００Ｂ／１０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１６（図７Ａ）に提供される。したがって、この構成では、Ｃｈ０〜Ｃｈ７のための送信データはＣｈ０〜Ｃｈ７のための実行ディスパリティに従って符号化される。Ｃｈ０〜３は第１の複数のチャネルと見なされ、Ｃｈ４〜７は第２の複数のチャネルと見なされ得る。したがって、この構成では、第１および第２の複数のチャネルのための送信データは第１および第２の複数のチャネルのための実行ディスパリティに従って符号化される。
【００５９】
[0073]第２のモード（たとえば、ＱＳＧＭＩＩモード）では、ｍｕｘ９０２および９０８は、符号化器６０２−３によって出力された、Ｃｈ３からの実行ディスパリティを、フリップフロップ６０４を介してＣｈ０符号化器６０２−０に提供するように構成される。この構成では、符号化器６０２−０〜６０２−３は３２Ｂ／４０Ｂ符号化器（たとえば、図７Ａ、符号化器７１０−１）を構成する。符号化器６０２−０〜６０２−３の１０Ｂ出力は、たとえば、４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４−１（図７Ａ）に提供される。ｍｕｘ９０６は、符号化器６０２−７によって出力され、フリップフリップ９０４を介して受信された、Ｃｈ７からの実行ディスパリティをＣｈ４符号化器６０２−４に提供するように構成される。したがって、符号化器６０２−４〜６０２−７は他の３２Ｂ／４０Ｂ符号化器（たとえば、図７Ａ、符号化器７１０−２）を構成する。符号化器６０２−４〜６０２−７の１０Ｂ出力は、たとえば、４０Ｂ／２０Ｂ  ｍｕｘ／ｄｅｍｕｘ７１４-２（図７Ａ）に提供される。いくつかの実施形態では、ｍｕｘ６１２および６１４は第２のモードにおいて無効にされる。したがって、この構成では、Ｃｈ０〜Ｃｈ３のための送信データはＣｈ０〜Ｃｈ３のための実行ディスパリティに従って符号化され、Ｃｈ４〜Ｃｈ７のための送信データはＣｈ４〜Ｃｈ７のための実行ディスパリティに従って符号化される。Ｃｈ０〜３は第１の複数のチャネルと見なされ、Ｃｈ４〜７は第２の複数のチャネルと見なされ得る。したがって、この構成では、第１の複数のチャネルのための送信データは第１の複数のチャネルのための実行ディスパリティに従って符号化され、第２の複数のチャネルのための送信データは第２の複数のチャネルのための実行ディスパリティに従って符号化される。
【００６０】
[0074]第３のモード（たとえば、ＳＧＭＩＩモード）では、ｍｕｘ９０８は、符号化器６０２−０によって出力された、Ｃｈ０のためのディスパリティを、フリップフロップ６０４を介して符号化器６０２−０にフィードバックするように構成される。同様に、他のチャネルの各々のための等価なｍｕｘおよびフリップフロップ（視覚的簡単のために図９に図示せず）は、それらのそれぞれのチャネルのためのディスパリティをそれらのそれぞれのチャネルの符号化器６０２にフィードバックする。したがって、符号化器６０２の各々は、この構成では独立した８Ｂ／１０Ｂ符号化器（たとえば、図７Ａ、符号化器７０８−１または７０８−２）として働き、Ｃｈ０〜Ｃｈ７の各々のための送信データは独立して符号化される。符号化器６０２−０〜６０２−７の１０Ｂ出力は、たとえば、図７Ａに関して説明した「１０Ｂ／ＳＧＭＩＩ＊４」パススルー構成を有するｍｕｘ／ｄｅｍｕｘ７１４−１に提供される。いくつかの実施形態では、ｍｕｘ６１２および６１４は第３のモードにおいて無効にされる。
【００６１】
[0075]したがって、ディスパリティ方式９００は、第１、第２、第３、および／または第４のモードのいずれかについて構成可能である。
【００６２】
[0076]図１０は、いくつかの実施形態による、構成可能なメディア独立インターフェースを動作させる方法１０００を示すフローチャートである。方法１０００では、第１のモードと、第２のモードと、第３のモードと（たとえば、図７Ａ〜図７Ｃに関して説明した第１のモードと、第２のモードと、第３のモードと）を含む複数のモードのうちの１つでメディア独立インターフェース（たとえば、図７Ａ、インターフェース７００）を構成する（１００２）。
【００６３】
[0077]第１のモードでは、第１および第２の複数のチャネルのための実行ディスパリティに従って第１の複数のチャネル（たとえば、Ｃｈ０〜Ｃｈ３）と第２の複数のチャネル（たとえば、Ｃｈ４〜Ｃｈ７）の両方のための送信データを符号化する（１００４）。たとえば、Ｃｈ０〜Ｃｈ７のための送信データはディスパリティ方式９００（図９）に従って符号化され、ｍｕｘ９０６は、Ｃｈ３からの実行ディスパリティをＣｈ４のための符号化器６０２−４に提供するように構成され、ｍｕｘ９０２および９０８は、Ｃｈ７からの実行ディスパリティをＣｈ０のための符号化器６０２−０に提供するように構成される。
【００６４】
[0078]第１の複数のチャネルための送信データと第２の複数のチャネルのための送信データとを共にマルチプレクスし、シリアライズされた出力にシリアライズする（１０１０）。たとえば、ｍｕｘ／ｄｅｍｕｘ７１６（図７Ａ〜図７Ｃ）はＣｈ０〜Ｃｈ７のための符号化されたデータをマルチプレクスし、第１のＳｅｒＤｅｓ７３０（図７Ｂ〜図７Ｃ）のシリアライザは、マルチプレクスされたデータをシリアライズされた出力にシリアライズする。
【００６５】
[0079]また、第１のモードでは、シリアライズされた入力を第１および第２の複数のチャネルのための受信データにデシリアライズおよびデマルチプレクスする（１０１６）。たとえば、第１のＳｅｒＤｅｓ７３０（図７Ｂ〜図７Ｃ）のデシリアライザは、シリアライズされた入力をデシリアライズし、ｍｕｘ／ｄｅｍｕｘ７１６（図７Ａ〜図７Ｃ）は、デシリアライズされた入力をＣｈ０〜Ｃｈ７のための符号化された受信データにデマルチプレクスする。
【００６６】
[0080]第１のモードのいくつかの実施形態では、第３の複数のチャネル（たとえば、Ｃｈ８〜９）のためのアイドルシンボルが、（たとえば、図７Ａ〜図７Ｃ、ｍｕｘ／ｄｅｍｕｘ７１６によって）第１および第２の複数のチャネルのための送信データとともにマルチプレクスされ、（たとえば、図７Ｂ〜図７Ｃ、第１のＳｅｒＤｅｓ７３０のシリアライザによって）シリアライズされた出力にシリアライズされる。
【００６７】
[0081]第２のモードでは、第１の複数のチャネルのための実行ディスパリティに従って第１の複数のチャネルのための送信データを符号化する（１００６）。第２の複数のチャネルのための実行ディスパリティに従って第２の複数のチャネルのための送信データを符号化する（１００６）。たとえば、Ｃｈ０〜Ｃｈ７のための送信データはディスパリティ方式９００（図９）に従って符号化され、ｍｕｘ９０６は、Ｃｈ７からの実行ディスパリティをＣｈ４のための符号化器６０２−４に提供するように構成され、ｍｕｘ９０２および９０８は、Ｃｈ３からの実行ディスパリティをＣｈ０のための符号化器６０２−０に提供するように構成される。
【００６８】
[0082]第１の複数のチャネルのための送信データを共にマルチプレクスし、第１のシリアライズされた出力にシリアライズする（１０１２）。たとえば、ｍｕｘ／ｄｅｍｕｘ７１４−１はＣｈ０〜Ｃｈ３のための送信データをマルチプレクスし、第２のＳｅｒＤｅｓ７３２のシリアライザは、マルチプレクスされた送信データをシリアライズする。第２の複数のチャネルのための送信データを共にマルチプレクスし、第２のシリアライズされた出力にシリアライズする（１０１２）。たとえば、ｍｕｘ／ｄｅｍｕｘ７１４−２はＣｈ４〜Ｃｈ７のための送信データをマルチプレクスし、第１のＳｅｒＤｅｓ７３０のシリアライザは、マルチプレクスされた送信データをシリアライズする。
【００６９】
[0083]また、第２のモードでは、第１のシリアライズされた入力を第１の複数のチャネルのための受信データにデシリアライズおよびデマルチプレクスする（１０１８）。たとえば、第１のＳｅｒＤｅｓ７３０のデシリアライザは第１のシリアライズされた入力をデシリアライズし、ｍｕｘ／ｄｅｍｕｘ７１４−２は、デシリアライズされたデータをデマルチプレクスする。第２のシリアライズされた入力を第２の複数のチャネルのための受信データにデシリアライズおよびデマルチプレクスする（１０１８）。たとえば、第２のＳｅｒＤｅｓ７３２のデシリアライザは第２のシリアライズされた入力をデシリアライズし、ｍｕｘ／ｄｅｍｕｘ７１４−１は、デシリアライズされたデータをデマルチプレクスする。
【００７０】
[0084]第２のモードのいくつかの実施形態では、第３の複数のチャネル（たとえば、Ｃｈ８〜Ｃｈ９）は無効にされる。
【００７１】
[0085]第３のモードでは、第１および第２の複数のチャネルのそれぞれのチャネルのための送信データを独立して符号化する（１００８）。たとえば、Ｃｈ０〜Ｃｈ７のための送信データはディスパリティ方式９００（図９）に従って符号化され、ｍｕｘ９０８は、Ｃｈ０からのディスパリティをＣｈ０のための符号化器６０２−０に提供するように構成され、他のチャネルについても同様である。
【００７２】
[0086]第１および第２の複数のチャネルのそれぞれのチャネルのための送信データをそれぞれのシリアライズされた出力にシリアライズする（１０１４）。たとえば、ＳｅｒＤｅｓ７３０、７３２、および７３４の全部または一部はＣｈ０〜７の各々のための送信データをシリアライズする。
【００７３】
[0087]また、第３のモードでは、それぞれのシリアライズされた入力を第１および第２の複数のチャネルのそれぞれのチャネルのための受信データにデシリアライズする（１０２０）。たとえば、ＳｅｒＤｅｓ７３０、７３２、および７３４の全部または一部はＣｈ０〜７の各々のための受信データをデシリアライズする。
【００７４】
[0088]第３のモードのいくつかの実施形態では、第３の複数のチャネル（たとえば、Ｃｈ８〜Ｃｈ９）は無効にされる。
【００７５】
[0089]したがって、方法１０００は、同じメディア独立インターフェースが、異なるプロトコルに従って動作するように構成されることを可能にする。方法１０００は、特定の順序で行われるように見えるいくつかの動作を含むが、方法１０００は、連続的にまたは並列して実行され得るより多いまたはより少ない動作を含むことができることは明らかであろう。２つ以上の動作の順序が変更され得、２つ以上の動作は単一の動作に組み合わせられ得る。たとえば、所与のモードのための動作の全部または一部は、インターフェースの動作中、継続的に同時に実行される。
【００７６】
[0090]上記の明細書では、本実施形態について、それの特定の例示的な実施形態を参照しながら説明した。しかしながら、添付の特許請求の範囲に記載された本開示のより広い趣旨および範囲から逸脱することなく、様々な改変および変更がそれに行われ得ることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく例示的な意味で考慮されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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