(57)【特許請求の範囲】
【請求項１】
トランジスタを有する半導体装置であって、
ゲート電極と、
前記ゲート電極を覆う領域を有するゲート絶縁膜と、
前記ゲート絶縁膜上の一対の電極と、
前記ゲート絶縁膜を介して前記ゲート電極と重なる領域を有し、かつ前記一対の電極と接する領域を有する酸化物半導体膜と、を有し、
前記酸化物半導体膜は、チャネル領域、ソース領域、およびドレイン領域を有し、
前記ソース領域および前記ドレイン領域は、複数の空隙を有し、
前記複数の空隙の各々において、窒素、水素、及び酸素の少なくともいずれかを、前記空隙以外の領域と比べて高い濃度で含み、
前記チャネル領域の水素濃度は、５×１０１８ｃｍ−３未満であり、
前記トランジスタのオフ電流は、チャネル長が３μｍ、チャネル幅が１μｍのとき、１×１０−１８Ａ以下であることを特徴とする半導体装置。
【請求項２】
トランジスタを有する半導体装置であって、
ゲート電極と、
前記ゲート電極を覆う領域を有するゲート絶縁膜と、
前記ゲート絶縁膜上の一対の電極と、
前記ゲート絶縁膜を介して前記ゲート電極と重なる領域を有し、かつ前記一対の電極と接する領域を有する酸化物半導体膜と、を有し、
前記酸化物半導体膜は、チャネル領域、ソース領域、およびドレイン領域を有し、
前記ソース領域および前記ドレイン領域は、複数の空隙を有し、
前記複数の空隙の各々において、窒素、水素、及び酸素の少なくともいずれかを、前記空隙以外の領域と比べて高い濃度で含み、
前記チャネル領域の水素濃度は、５×１０１８ｃｍ−３未満であり、
前記酸化物半導体膜上に接する領域を有する絶縁膜を有し、
前記ゲート絶縁膜および前記絶縁膜の各々は、加熱処理により酸素を放出する絶縁膜であり、
前記トランジスタのオフ電流は、チャネル長が３μｍ、チャネル幅が１μｍのとき、１×１０−１８Ａ以下であることを特徴とする半導体装置。
【請求項３】
トランジスタを有する半導体装置であって、
絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜と一部が接する一対の電極と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重なる領域を有するゲート電極と、を有し、
前記酸化物半導体膜は、チャネル領域、ソース領域、およびドレイン領域を有し、
前記ソース領域および前記ドレイン領域は、複数の空隙を有し、
前記複数の空隙の各々において、窒素、水素、及び酸素の少なくともいずれかを、前記空隙以外の領域と比べて高い濃度で含み、
前記チャネル領域の水素濃度は、５×１０１８ｃｍ−３未満であり、
前記トランジスタのオフ電流は、チャネル長が３μｍ、チャネル幅が１μｍのとき、１×１０−１８Ａ以下であることを特徴とする半導体装置。
【請求項４】
トランジスタを有する半導体装置であって、
絶縁膜上の酸化物半導体膜と、
前記酸化物半導体膜と一部が接する一対の電極と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重なる領域を有するゲート電極と、を有し、
前記酸化物半導体膜は、チャネル領域、ソース領域、およびドレイン領域を有し、
前記ソース領域および前記ドレイン領域は、複数の空隙を有し、
前記複数の空隙の各々において、窒素、水素、及び酸素の少なくともいずれかを、前記空隙以外の領域と比べて高い濃度で含み、
前記チャネル領域の水素濃度は、５×１０１８ｃｍ−３未満であり、
前記絶縁膜および前記ゲート絶縁膜の各々は、加熱処理により酸素を放出する絶縁膜であり、
前記トランジスタのオフ電流は、チャネル長が３μｍ、チャネル幅が１μｍのとき、１×１０−１８Ａ以下であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記複数の空隙の少なくとも一は、直径が２ｎｍ以上７ｎｍ以下の概略球形であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。また、半導体装置に用いられる酸化物半導体膜に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示装置に代表される電気光学装置、発光素子を有する発光表示装置などを部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板などに形成されるトランジスタの多くはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
【０００５】
酸化物半導体において、水素の一部はドナーとなり、キャリアである電子を放出する。酸化物半導体のキャリア濃度が高まると、ゲートに電圧を印加しなくてもトランジスタにチャネルが形成されてしまう。即ち、しきい値電圧がマイナス方向にシフトする。酸化物半導体の水素を完全に取り除くことは困難であるため、しきい値電圧の制御も困難となる。
【０００６】
特許文献３には、酸化物半導体膜中に水素を添加すると、導電率が４から５桁程度高くなることが示されている。また、酸化物半導体膜に接する絶縁膜から酸化物半導体膜に、水素が拡散していくことが示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００８−１４１１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
効率よく水素を捕獲できる酸化物半導体膜を提供することを課題の一とする。
【０００９】
酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、酸化物半導体膜に微小な空洞を有することを技術的思想とする。
【００１１】
また、酸化物半導体膜を用いたトランジスタにおいて、チャネル領域と隣接する、ソース領域およびドレイン領域に微小な空洞を有することを技術的思想とする。
【００１２】
酸化物半導体はｎ型の導電性を有することが多く、また酸化物半導体膜中で水素の一部はドナーとなりキャリアである電子を放出することが知られている。その結果、酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナス方向にシフトしてしまうことがある。そこで、水素がなるべく含まれないように酸化物半導体膜を形成する必要があるが、微量の水素の混入を抑制することは困難である。
【００１３】
本発明の一態様は、酸化物半導体膜に形成されるソース領域およびドレイン領域に微小な空洞を設けることによって、酸化物半導体膜のチャネル領域に含まれる水素を微小な空洞に捕獲させることができる。
【００１４】
微小な空洞は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかをイオン注入またはイオンドーピングすることで設けることができる。
【発明の効果】
【００１５】
微小な空洞を設けることで、効率よく水素を捕獲できる酸化物半導体膜を提供することができる。
【００１６】
チャネル領域に含まれる水素をソース領域およびドレイン領域に捕獲することにより、酸化物半導体膜を用いるトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図３】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図４】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図６】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図７】本発明の一態様に掛かるトランジスタの一例を示す上面図および断面図。
【図８】本発明の一態様に掛かるトランジスタを用いた液晶表示装置の一例を示す回路図。
【図９】本発明の一態様に掛かるトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１０】本発明の一態様に掛かるトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１１】本発明の一態様に掛かるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図１２】本発明の一態様に掛かるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１３】本発明の一態様である半導体装置を適用した電子機器の一例を示す斜視図。
【図１４】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図１５】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図１６】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図１７】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図１８】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図１９】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図２０】本発明の一態様に掛かるトランジスタの作製方法の一例を示す断面図。
【図２１】ＴＥＭによる断面観察像。
【図２２】ＴＥＭによる断面観察像。
【図２３】ＴＥＭによる断面観察像。
【図２４】ＨＡＡＤＦ−ＳＴＥＭによる断面観察像およびＥＥＬＳによる元素分布。
【図２５】ＨＡＡＤＦ−ＳＴＥＭによる断面観察像およびＥＥＬＳによる元素分布。
【図２６】ＨＡＡＤＦ−ＳＴＥＭによる断面観察像およびＥＥＬＳによる元素分布。
【図２７】ＸＰＳスペクトル。
【図２８】ＳＩＭＳによる水素および窒素の深さ方向濃度分布。
【図２９】ＳＩＭＳによる水素および窒素の深さ方向濃度分布。
【図３０】本発明の一態様である酸化物半導体膜の断面図。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００１９】
以下に本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼ぶ。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２０】
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位を言い換えることが可能である。
【００２１】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００２２】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２３】
（実施の形態１）
本実施の形態では、本発明の一態様である酸化物半導体膜の一例について図３０を用いて説明する。
【００２４】
図３０は酸化物半導体膜３００６の断面図である。酸化物半導体膜３００６は、微小な空洞３０１０を有し、微小な空洞３０１０は、窒素、水素および酸素の少なくともいずれかを含む。
【００２５】
酸化物半導体膜３００６は、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その原子数比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜３００６の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜３００６の酸素欠損に起因するキャリアの生成を抑制することができる。
【００２６】
なお、酸化物半導体膜３００６の一例としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚｎが０．５〜５０、好ましくはＩｎ／Ｚｎが１〜２０、さらに好ましくはＩｎ／Ｚｎが３〜１５とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００２７】
酸化物半導体膜３００６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００２８】
酸化物半導体膜３００６に設けられた微小な空洞は、周りと比較して低密度であるか、空隙であり、直径が０．１ｎｍ以上１０ｎｍ以下、好ましくは２ｎｍ以上７ｎｍ以下の概略球形領域、または前述の概略球形領域が複数重なった領域である。直径が１０ｎｍの球形である微小な空洞は、例えば直径が０．３７５ｎｍの窒素分子、および直径が０．３６４ｎｍの酸素分子を１個から２００００個程度、直径が０．２９ｎｍの水素分子を１個から４００００個程度捕獲することが可能となる。酸化物半導体膜３００６において、微小な空洞が設けられた領域は、微小な空洞が設けられていない領域と比べて低密度となる。
【００２９】
酸化物半導体膜３００６に設けられた微小な空洞中に、窒素、酸素、水素などのガス分子を捕獲することができる。窒素、酸素、水素などのガス分子をさらに捕獲するためには、例えば、微小な空洞形成後、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行えばよい。
【００３０】
酸化物半導体膜３００６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００３１】
好ましくは、酸化物半導体膜３００６は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００３２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００３３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００３４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００３５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００３６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００３７】
なお、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は表面近傍ほど形成されやすい。本発明の一態様のように、微小な空洞を有する酸化物半導体膜は、膜内部に多くの表面を有するため、ＣＡＡＣ−ＯＳ膜に見られるような結晶部が得られやすい。
【００３８】
なお、酸化物半導体膜をスパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法または蒸着法などを用いて成膜し、その後、イオンを添加することで微小な空洞３０１０を設けることで、酸化物半導体膜３００６を形成することができる。イオンの添加は、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを用いる。なお、窒素イオンまたは酸素イオンを添加後、水素イオンを添加しても構わない。窒素イオン、水素イオン、酸素イオンの添加はイオン注入法またはイオンドーピング法を用いればよいが、イオンドーピング法を用いると好ましい。例えば、窒素イオンを添加する場合、イオンドーピング法により、ＮＨＸ（Ｘは自然数）イオンを添加しても構わない。イオンドーピング法を用いることで、イオン注入に比べ、時間を短縮することが可能となり好ましい。
【００３９】
次に、２００℃以上７００℃以下で加熱処理を行うことで、酸化物半導体膜３００６内および酸化物半導体膜３００６外から、微小な空洞３０１０に水素を捕獲させることができる。
【００４０】
本実施の形態より、水素を捕獲することが可能な微小な空洞を有する酸化物半導体膜を作製することができる。
【００４１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００４２】
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１を用いて説明する。
【００４３】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図１（Ｂ）に示すＡ−Ｂ断面および図１（Ｃ）に示すＣ−Ｄ断面に対応する。
【００４４】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００４５】
トランジスタは、基板１００と、基板１００上のゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４上にあるチャネル領域１０５、ソース領域１０７ａおよびドレイン領域１０７ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上にあり酸化物半導体膜１０６と一部が接する一対の電極１１６と、を有する。なお、酸化物半導体膜１０６上に層間絶縁膜１１８を有すると、酸化物半導体膜１０６のチャネル領域１０５が露出しないため好ましい。
【００４６】
酸化物半導体膜１０６は、実施の形態１で示した酸化物半導体膜３００６と同様の構成とすればよい。
【００４７】
ここで、酸化物半導体膜１０６の一部に対し、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜１０６中に微小な空洞を設ける。なお、選択的にイオンを添加するために、酸化物半導体膜１０６上にレジストマスクを設けてもよい。
【００４８】
酸化物半導体膜１０６は、水素と結合し、キャリアである電子を生成することがある。そのため、微小な空洞中に水素が捕獲されると、微小な空洞近傍の領域のシート抵抗が１×１０５から１×１０７Ω／ｓｑ程度（好ましくは、１×１０４から１×１０６Ω／ｓｑ程度）まで下がり、ソース領域１０７ａおよびドレイン領域１０７ｂとなる。また、微小な空洞の未形成領域は、チャネル領域１０５となる。
【００４９】
このとき、チャネル領域１０５、ならびに酸化物半導体膜１０６と接する膜に含まれる水素が、ソース領域１０７ａおよびドレイン領域１０７ｂにある微小な空洞に捕獲される。そのため、チャネル領域１０５や、その近傍の水素濃度を極めて小さくすることが可能となり、チャネル領域１０５は高純度化される。
【００５０】
チャネル領域１０５の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とする。
【００５１】
ここで、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中で拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、または１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００５２】
以上に示したチャネル領域１０５の形成されるトランジスタは、オフ電流を極めて小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流は、１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下となる。
【００５３】
酸化物半導体膜１０６は、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
【００５４】
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００５５】
ゲート絶縁膜１１２および層間絶縁膜１１８は、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを、単層で、または積層して用いればよい。例えば、プラズマＣＶＤ法およびスパッタリング法などで形成すればよい。また、ゲート絶縁膜１１２および層間絶縁膜１１８は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、チャネル領域１０５に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００５６】
なお、本実施の形態では、ゲート絶縁膜１１２および層間絶縁膜１１８として、水素を１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度で含有する絶縁膜を用いてもよい。従来の酸化物半導体膜をチャネル領域に用いたトランジスタでは、酸化物半導体膜の近傍に含まれる水素濃度を極力小さくする必要性が指摘されてきた。しかしながら、本発明の一態様を適用することにより、水素は、微小な空洞を設けたソース領域１０７ａおよびドレイン領域１０７ｂに捕獲することが可能となる。そのため、ゲート絶縁膜１１２および層間絶縁膜１１８として、水素を高濃度で含む絶縁膜を用いてもよく、同時に、ゲート絶縁膜１１２および層間絶縁膜１１８から供給される水素によって、ソース領域１０７ａおよびドレイン領域１０７ｂの抵抗を低減することができる。水素を１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度で含有する絶縁膜は、例えば、プラズマＣＶＤ法によりシランおよび亜酸化窒素を混合した雰囲気にて成膜することができる。または、スパッタリング法によりアルゴン、酸素および水素を混合した雰囲気にて成膜することができる。
【００５７】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、または１．０×１０２０ｃｍ−３以上であることをいう。
【００５８】
ここで、ＴＤＳ分析にて、酸素の放出量の測定方法について、以下に説明する。
【００５９】
ＴＤＳ分析したときの気体の放出量は、イオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
【００６０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６１】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （数式１）
【００６２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
【００６３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量について見積もることができる。
【００６４】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００６５】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【００６６】
ゲート絶縁膜１１２または層間絶縁膜１１８からチャネル領域１０５に酸素が供給されることで、チャネル領域１０５とゲート絶縁膜１１２との界面準位密度、およびチャネル領域１０５と層間絶縁膜１１８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、チャネル領域１０５とゲート絶縁膜１１２との界面、またはチャネル領域１０５と層間絶縁膜１１８との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００６７】
さらに、チャネル領域１０５の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向へシフトしてしまう。ゲート絶縁膜１１２または層間絶縁膜１１８からチャネル領域１０５に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、チャネル領域１０５の酸素欠損を低減することができる。
【００６８】
即ち、ゲート絶縁膜１１２または層間絶縁膜１１８に、加熱処理により酸素を放出する膜を設けることで、チャネル領域１０５とゲート絶縁膜１１２との界面の界面準位密度、またはチャネル領域１０５と層間絶縁膜１１８との界面の界面準位密度、ならびにチャネル領域１０５の酸素欠損を低減し、チャネル領域１０５とゲート絶縁膜１１２または層間絶縁膜１１８との界面におけるキャリア捕獲の影響を小さくすることができる。
【００６９】
このように、様々な要因でトランジスタのしきい値電圧がマイナス方向へシフトすることがある。従って、酸素欠損を低減しつつ、チャネル領域１０５に含まれる水素濃度を低減させることが好ましい。
【００７０】
基板１００に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００７１】
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接トランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００７２】
ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、ゲート電極１０４として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでいてもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜をゲート電極１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体の抵抗を低減するために、シート抵抗が１０Ω／ｓｑ以下の低抵抗膜を積層して設けると好ましい。なお、単位がｃｍ−３の濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって定量化でき、単位がａｔｏｍｉｃ％の濃度はＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化できる。
【００７３】
なお、図１ではゲート電極１０４が酸化物半導体膜１０６よりも縦、横ともに大きい形状にすることで酸化物半導体膜１０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。例えば、酸化物半導体膜１０６がゲート電極１０４よりも、上面図において縦、横ともに大きい形状にしても構わない。
【００７４】
一対の電極１１６は、ゲート電極１０４で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００７５】
一対の電極１１６にＣｕを含む膜を用いると、配線の抵抗を低減でき、大型表示装置などでも配線遅延などの発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、ＭｎまたはＡｌなどを含む膜を用いればよい。例えば、Ｃｕ−Ｍｎ−Ａｌ合金を用いてもよい。
【００７６】
次に、図１に示したトランジスタの作製方法について、図１４を用いて説明する。
【００７７】
まず、基板１００上に導電膜をスパッタリング法、蒸着法などで成膜し、加工してゲート電極１０４を形成する。次に、ゲート電極１０４を覆うゲート絶縁膜１１２を形成する（図１４（Ａ）参照。）。
【００７８】
次に、ゲート絶縁膜１１２を介してゲート電極１０４上に酸化物半導体膜を成膜し、加工して酸化物半導体膜１０６を形成する（図１４（Ｂ）参照。）。
【００７９】
次に、酸化物半導体膜１０６上にレジストマスクなどを形成し、酸化物半導体膜１０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜１０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、チャネル領域１０５、ソース領域１０７ａおよびドレイン領域１０７ｂを形成する（図１４（Ｃ）参照。）。
【００８０】
次に、導電膜をスパッタリング法、蒸着法などで成膜し、加工して酸化物半導体膜１０６と一部が接する一対の電極１１６を形成する。次に、酸化物半導体膜１０６、一対の電極１１６上に層間絶縁膜１１８を形成してもよい（図１４（Ｄ）参照。）。
【００８１】
以上のように、酸化物半導体膜１０６の一部に添加することで微小な空洞を形成し、加熱処理によって該微小な空洞に水素が捕獲されると、微小な空洞の形成領域近傍の抵抗が下がってソース領域１０７ａおよびドレイン領域１０７ｂが形成されると同時にソース領域１０７ａおよびドレイン領域１０７ｂ以外の酸化物半導体膜１０６の領域から水素が除去されることとなり、高純度化されたチャネル領域１０５を形成することができる。そのため、トランジスタのオフ電流が極めて小さく、安定した電気的特性を有する信頼性の高い半導体装置を作製することができる。
【００８２】
以上の工程によって、図１に示したトランジスタを作製することができる。
【００８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８４】
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタとは異なる構造のトランジスタについて説明する。
【００８５】
図２はトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図２（Ｂ）に示すＡ−Ｂ断面および図２（Ｃ）に示すＣ−Ｄ断面に対応する。
【００８６】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００８７】
トランジスタは、基板１００と、基板１００上のゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２上の一対の電極２１６と、ゲート絶縁膜１１２を介してゲート電極１０４上にあり、一対の電極２１６と一部が接し、チャネル領域２０５、ソース領域２０７ａおよびドレイン領域２０７ｂを有する酸化物半導体膜２０６と、を有する。なお、ゲート絶縁膜１１２、一対の電極２１６および酸化物半導体膜２０６上の層間絶縁膜２１８を有すると、酸化物半導体膜２０６が露出しないため好ましい。ここで、一対の電極２１６、酸化物半導体膜２０６および層間絶縁膜２１８は、実施の形態２で示した一対の電極１１６、酸化物半導体膜１０６および層間絶縁膜１１８を参照すればよい。
【００８８】
ここで、ソース領域２０７ａおよびドレイン領域２０７ｂは、実施の形態２で示したソース領域１０７ａおよびドレイン領域１０７ｂを参照する。即ち、酸化物半導体膜２０６の一部に対し、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜２０６中に微小な空洞を設け、該微小な空洞に水素を捕獲することでソース領域２０７ａおよびドレイン領域２０７ｂとする。同時に、ソース領域２０７ａおよびドレイン領域２０７ｂ以外の酸化物半導体膜２０６の領域から水素が除去されることによって、高純度化されたチャネル領域２０５を形成することができる。
【００８９】
なお、図２ではゲート電極１０４が酸化物半導体膜２０６よりも縦、横ともに大きい形状にすることで酸化物半導体膜２０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。例えば、酸化物半導体膜２０６がゲート電極１０４よりも、上面図において縦、横ともに大きい形状としても構わない。
【００９０】
次に、図２に示したトランジスタの作製方法について、図１５を用いて説明する。
【００９１】
まず、基板１００上に導電膜をスパッタリング法、蒸着法などで成膜し、加工してゲート電極１０４を形成する。次に、ゲート電極１０４を覆うゲート絶縁膜１１２を形成する。次に、ゲート絶縁膜１１２上に導電膜をスパッタリング法、蒸着法などで成膜し、加工して一対の電極２１６を形成する（図１５（Ａ）参照。）。
【００９２】
次に、ゲート絶縁膜１１２を介してゲート電極１０４上に酸化物半導体膜を成膜し、加工して一対の電極２１６と一部が接する酸化物半導体膜２０６を形成する（図１５（Ｂ）参照。）。
【００９３】
次に、酸化物半導体膜２０６上にレジストマスクなどを形成し、酸化物半導体膜２０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜２０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、チャネル領域２０５、ソース領域２０７ａおよびドレイン領域２０７ｂを形成する（図１５（Ｃ）参照。）。
【００９４】
次に、酸化物半導体膜２０６、一対の電極２１６上に層間絶縁膜２１８を形成してもよい（図１５（Ｄ）参照。）。
【００９５】
以上の工程によって、図２に示したトランジスタを作製することができる。
【００９６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００９７】
（実施の形態４）
本実施の形態では、実施の形態２および実施の形態３に示したトランジスタとは異なる構造のトランジスタについて説明する。
【００９８】
図３はトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図３（Ｂ）に示すＡ−Ｂ断面および図３（Ｃ）に示すＣ−Ｄ断面に対応する。
【００９９】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１００】
トランジスタは、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上のチャネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上にあり酸化物半導体膜３０６と一部が接する一対の電極３１６と、酸化物半導体膜３０６および一対の電極３１６上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６上にあるゲート電極３０４と、を有する。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けない構成としても構わない。ここで、一対の電極３１６、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、実施の形態２で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２を参照すればよい。
【０１０１】
ここで、ソース領域３０７ａおよびドレイン領域３０７ｂは、実施の形態２で示したソース領域１０７ａおよびドレイン領域１０７ｂを参照する。即ち、酸化物半導体膜３０６の一部に対し、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜３０６中に微小な空洞を設け、該微小な空洞に水素を捕獲することでソース領域３０７ａおよびドレイン領域３０７ｂとする。同時に、ソース領域３０７ａおよびドレイン領域３０７ｂ以外の酸化物半導体膜３０６の領域から水素が除去されることによって、高純度化されたチャネル領域３０５を形成することができる。
【０１０２】
また、下地絶縁膜３０２は、ゲート絶縁膜３１２と同様の構成とすることができる。
【０１０３】
なお、図３ではゲート電極３０４が酸化物半導体膜３０６よりも縦、横ともに大きい形状にすることで酸化物半導体膜３０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。例えば、酸化物半導体膜３０６がゲート電極３０４よりも、上面図において縦、横ともに大きい形状としても構わない。
【０１０４】
次に、図３に示したトランジスタの作製方法について、図１６を用いて説明する。
【０１０５】
まず、基板１００上に下地絶縁膜３０２を形成する。次に、下地絶縁膜３０２上に酸化物半導体膜を成膜し、加工して酸化物半導体膜３０６を形成する（図１６（Ａ）参照。）。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。
【０１０６】
次に、酸化物半導体膜３０６上にレジストマスクなどを形成し、酸化物半導体膜３０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜３０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、チャネル領域３０５、ソース領域３０７ａおよびドレイン領域３０７ｂを形成する（図１６（Ｂ）参照。）。
【０１０７】
次に、酸化物半導体膜３０６上に導電膜をスパッタリング法、蒸着法などで成膜し、加工して酸化物半導体膜３０６と一部が接する一対の電極３１６を形成する（図１６（Ｃ）参照。）。
【０１０８】
次に、酸化物半導体膜３０６および一対の電極３１６上にゲート絶縁膜３１２を形成する。次に、導電膜をスパッタリング法、蒸着法などで成膜し、加工して、ゲート絶縁膜３１２を介して酸化物半導体膜３０６に重畳するゲート電極３０４を形成する（図１６（Ｄ）参照。）。
【０１０９】
以上の工程によって、図３に示したトランジスタを作製することができる。
【０１１０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１１】
（実施の形態５）
本実施の形態では、実施の形態４に示したトランジスタと一部構造の異なるトランジスタについて説明する。
【０１１２】
図４はトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図４（Ｂ）に示すＡ−Ｂ断面および図４（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１１３】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１１４】
トランジスタは、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の領域４０５ａ、領域４０５ｂ、領域４０５ｃ、領域４０７ａおよび領域４０７ｂを有する酸化物半導体膜４０６と、酸化物半導体膜４０６上にあり酸化物半導体膜４０６と一部が接する一対の電極３１６と、酸化物半導体膜４０６および一対の電極３１６上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜４０６上にあり、一対の電極３１６と重畳しないゲート電極４０４と、を有する。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。ここで、酸化物半導体膜４０６およびゲート電極４０４は、実施の形態２で示した酸化物半導体膜１０６およびゲート電極１０４を参照すればよい。
【０１１５】
ここで、領域４０７ａおよび領域４０７ｂは、シート抵抗値が、実施の形態２で示したソース領域１０７ａおよびドレイン領域１０７ｂ以上であり、領域４０５ａ、領域４０５ｂおよび領域４０５ｃ以下である領域である。酸化物半導体膜４０６の一部に対し、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜４０６中に微小な空洞を設け、該微小な空洞に水素を捕獲することで領域４０７ａおよび領域４０７ｂとする。同時に、領域４０７ａおよび領域４０７ｂ以外の酸化物半導体膜４０６の領域（領域４０５ａ、領域４０５ｂおよび領域４０５ｃ）から水素が除去されることによって、高純度化されたチャネル領域を形成することができる。
【０１１６】
領域４０７ａおよび領域４０７ｂを、実施の形態２で示したソース領域１０７ａおよびドレイン領域１０７ｂよりも抵抗が高く、領域４０５ａ、領域４０５ｂおよび領域４０５ｃよりも抵抗が低い領域とすることで、トランジスタを微細化してもホットキャリア劣化などの劣化を抑制し、短チャネル効果を低減することができる。
【０１１７】
次に、図４に示したトランジスタの作製方法について、図１７を用いて説明する。
【０１１８】
まず、基板１００上に下地絶縁膜３０２を形成する。次に、下地絶縁膜３０２上に酸化物半導体膜を成膜し、加工して酸化物半導体膜４０６を形成する（図１７（Ａ）参照。）。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。
【０１１９】
次に、酸化物半導体膜４０６上に導電膜をスパッタリング法、蒸着法などで成膜し、加工して一対の電極３１６を形成する（図１７（Ｂ）参照。）。
【０１２０】
次に、酸化物半導体膜４０６および一対の電極３１６上にゲート絶縁膜３１２を形成する。次に、導電膜をスパッタリング法、蒸着法などで成膜し、加工して、ゲート絶縁膜３１２を介して酸化物半導体膜４０６に重畳し、一対の電極３１６と重畳しないゲート電極４０４を形成する（図１７（Ｃ）参照。）。
【０１２１】
次に、ゲート電極４０４および一対の電極３１６をマスクに、酸化物半導体膜４０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜４０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、領域４０５ａ、領域４０５ｂ、領域４０５ｃ、領域４０７ａおよび領域４０７ｂを形成する（図１７（Ｄ）参照。）。
【０１２２】
以上の工程によって、図４に示したトランジスタを作製することができる。
【０１２３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１２４】
（実施の形態６）
本実施の形態では、実施の形態２乃至実施の形態５に示したトランジスタとは異なる構造のトランジスタについて説明する。
【０１２５】
図５はトランジスタの上面図および断面図である。図５（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図５（Ｂ）に示すＡ−Ｂ断面および図５（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１２６】
以下に、図５（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１２７】
トランジスタは、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上の一対の電極５１６と、一対の電極５１６上にあり一対の電極５１６と一部が接し、チャネル領域５０５、ソース領域５０７ａおよびドレイン領域５０７ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６および一対の電極５１６上のゲート絶縁膜５１２と、ゲート絶縁膜５１２を介して酸化物半導体膜５０６上にあるゲート電極５０４と、を有する。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。ここで、一対の電極５１６、酸化物半導体膜５０６、ゲート電極５０４およびゲート絶縁膜５１２は、実施の形態２で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２を参照すればよい。
【０１２８】
ここで、ソース領域５０７ａおよびドレイン領域５０７ｂは、実施の形態２で示したソース領域１０７ａおよびドレイン領域１０７ｂを参照する。即ち、酸化物半導体膜５０６の一部に対し、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜５０６中に微小な空洞を設け、該微小な空洞に水素を捕獲することでソース領域５０７ａおよびドレイン領域５０７ｂとする。同時に、ソース領域５０７ａおよびドレイン領域５０７ｂ以外の酸化物半導体膜５０６の領域から水素が除去されることによって、高純度化されたチャネル領域５０５を形成することができる。
【０１２９】
なお、図５ではゲート電極５０４が酸化物半導体膜５０６よりも縦、横ともに大きい形状にすることで酸化物半導体膜５０６の光による劣化、電荷の発生を抑制しているが、これに限定されるものではない。例えば、酸化物半導体膜５０６がゲート電極５０４よりも、上面図において縦、横ともに大きい形状としても構わない。
【０１３０】
次に、図５に示したトランジスタの作製方法について、図１８を用いて説明する。
【０１３１】
まず、基板１００上に下地絶縁膜３０２を形成する。次に、下地絶縁膜３０２上に導電膜をスパッタリング法、蒸着法などで成膜し、加工して一対の電極５１６を形成する（図１８（Ａ）参照。）。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。
【０１３２】
次に、酸化物半導体膜を成膜し、加工して一対の電極５１６と一部が接する酸化物半導体膜５０６を形成する（図１８（Ｂ）参照。）。
【０１３３】
次に、酸化物半導体膜５０６上にレジストマスクなどを形成し、酸化物半導体膜５０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜５０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、チャネル領域５０５、ソース領域５０７ａおよびドレイン領域５０７ｂを形成する（図１８（Ｃ）参照。）。
【０１３４】
次に、酸化物半導体膜５０６、一対の電極５１６上にゲート絶縁膜５１２を形成する。次に、導電膜をスパッタリング法、蒸着法などで成膜し、加工して、ゲート絶縁膜５１２を介して酸化物半導体膜５０６に重畳するゲート電極５０４を形成する。（図１８（Ｄ）参照。）。
【０１３５】
以上の工程によって、図５に示したトランジスタを作製することができる。
【０１３６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３７】
（実施の形態７）
本実施の形態では、実施の形態２乃至実施の形態６に示したトランジスタとは異なる構造のトランジスタについて説明する。
【０１３８】
図６は本発明の一態様の半導体装置であるトランジスタの上面図および断面図である。図６（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図６（Ｂ）に示すＡ−Ｂ断面および図６（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１３９】
以下に、図６（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１４０】
トランジスタは、基板１００と、基板１００上の下地絶縁膜３０２と、下地絶縁膜３０２上のチャネル領域６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを有する酸化物半導体膜６０６と、酸化物半導体膜６０６上のゲート絶縁膜６１２と、ゲート絶縁膜６１２を介してチャネル領域６０５と重畳するゲート電極６０４と、酸化物半導体膜６０６およびゲート電極６０４上の層間絶縁膜６１８と、ゲート絶縁膜６１２および層間絶縁膜６１８に設けられた開口部を介して酸化物半導体膜６０６と接する一対の電極６１６と、を有する。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。ここで、一対の電極６１６、酸化物半導体膜６０６、ゲート電極６０４、層間絶縁膜６１８およびゲート絶縁膜６１２は、実施の形態２で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２を参照すればよい。
【０１４１】
ここで、図示しないが、ゲート絶縁膜６１２およびゲート電極６０４は概略同一の上面形状としてもよい。この形状は、ゲート電極６０４およびゲート絶縁膜６１２を同一のマスクを用いて加工することで得られる。または、ゲート電極６０４をマスクに用いてゲート絶縁膜６１２を加工することによって得られる。
【０１４２】
なお、図６ではゲート絶縁膜６１２および層間絶縁膜６１８に設けられた開口部の上面形状は円形であるが、これに限定されるものではない。該開口部は、ソース領域６０７ａおよびドレイン領域６０７ｂを露出するものであれば、形状は問わない。
【０１４３】
チャネル領域６０５は、ゲート電極６０４と概略同一の上面形状としてもよい。この形状は、ゲート絶縁膜６１２またはゲート電極６０４をマスクに酸化物半導体膜６０６のソース領域６０７ａおよびドレイン領域６０７ｂを形成することで得られる。ここでは、ゲート電極６０４をマスクに、酸化物半導体膜６０６に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜６０６中に微小な空洞を設け、該微小な空洞に水素を捕獲することでソース領域６０７ａおよびドレイン領域６０７ｂとする。同時に、ソース領域６０７ａおよびドレイン領域６０７ｂ以外の酸化物半導体膜６０６の領域から水素が除去されることによって、高純度化されたチャネル領域６０５を形成することができる。
【０１４４】
次に、図６に示したトランジスタの作製方法について、図１９を用いて説明する。
【０１４５】
まず、基板１００上に下地絶縁膜３０２を形成する。次に、下地絶縁膜３０２上に酸化物半導体膜を成膜し、加工して酸化物半導体膜６０６を形成する（図１９（Ａ）参照。）。なお、基板１００の表面状態によっては、下地絶縁膜３０２を設けなくても構わない。
【０１４６】
次に、ゲート絶縁膜６１２をスパッタリング法、プラズマＣＶＤ法などで成膜する。次に、導電膜をスパッタリング法、蒸着法などで成膜する。導電膜上にレジストマスクなどを形成し、導電膜を加工することで、ゲート電極６０４を形成する（図１９（Ｂ）参照。）。なお、ゲート電極６０４を形成後、プラズマ処理または薬液処理によってゲート電極６０４の幅を細くしても構わない。
【０１４７】
次に、ゲート電極６０４をマスクに、酸化物半導体膜６０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜６０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、チャネル領域６０５、ソース領域６０７ａおよびドレイン領域６０７ｂを形成する（図１９（Ｃ）参照。）。
【０１４８】
次に、酸化物半導体膜６０６およびゲート電極６０４上に層間絶縁膜６１８を形成し、ソース領域６０７ａおよびドレイン領域６０７ｂをそれぞれ露出する開口部をゲート絶縁膜６１２および層間絶縁膜６１８に形成する。次に、導電膜をスパッタリング法、蒸着法などで成膜し、加工して、酸化物半導体膜６０６と接する一対の電極６１６を形成する。（図１９（Ｄ）参照。）。
【０１４９】
なお、図１９ではゲート絶縁膜６１２および層間絶縁膜６１８に設けられた開口部の上面形状は円形であるが、これに限定されるものではない。該開口部は、ソース領域６０７ａおよびドレイン領域６０７ｂを露出するものであれば、形状は問わない。
【０１５０】
以上の工程によって、図６に示したトランジスタを作製することができる。
【０１５１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５２】
（実施の形態８）
本実施の形態では、実施の形態２乃至実施の形態７に示したトランジスタとは異なる構造のトランジスタについて説明する。
【０１５３】
図７はトランジスタの上面図および断面図である。図７（Ａ）に示した一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄにおける断面は、それぞれ図７（Ｂ）に示すＡ−Ｂ断面および図７（Ｃ）に示すＣ−Ｄ断面に対応する。
【０１５４】
以下に、図７（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１５５】
トランジスタは、基板１００と、基板１００上のゲート電極７０４と、ゲート電極７０４を覆うゲート絶縁膜７１２と、ゲート絶縁膜７１２を介してゲート電極７０４上にあり、チャネル領域７０５、ソース領域７０７ａおよびドレイン領域７０７ｂを有する酸化物半導体膜７０６と、該酸化物半導体膜７０６およびゲート絶縁膜７１２上の、ソース領域７０７ａおよびドレイン領域７０７ｂをそれぞれ露出する開口部を有する層間絶縁膜７１８と、層間絶縁膜７１８に設けられた開口部を介して酸化物半導体膜７０６と接する一対の電極７１６と、を有する。ここで、一対の電極７１６、酸化物半導体膜７０６、ゲート電極７０４、層間絶縁膜７１８およびゲート絶縁膜７１２は、実施の形態２で示した一対の電極１１６、酸化物半導体膜１０６、ゲート電極１０４、層間絶縁膜１１８およびゲート絶縁膜１１２を参照すればよい。
【０１５６】
図７は、ゲート電極７０４とチャネル領域７０５が概略同一の上面形状として図示されているが、これに限定されない。ゲート電極７０４とチャネル領域７０５の形状が異なっていても構わない。
【０１５７】
ここでは、レジストマスクなどを用いて、酸化物半導体膜７０６に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加することで、酸化物半導体膜７０６中に微小な空洞を設け、加熱処理を行うことで微小な空洞に水素を捕獲させ、ソース領域７０７ａおよびドレイン領域７０７ｂとする。同時に、ソース領域７０７ａおよびドレイン領域７０７ｂ以外の酸化物半導体膜７０６の領域から水素が除去されることによって、高純度化されたチャネル領域７０５を形成することができる。なお、レジストマスクなどは、ゲート電極７０４をマスクに裏面露光技術によって形成しても構わない。その場合、ソース領域７０７ａおよびドレイン領域７０７ｂと、ゲート電極７０４との重畳する面積が小さくできるため寄生容量が低減され、トランジスタの動作速度を高めることができる。また、レジストマスクを形成するためのフォトマスク数が低減できるため、トランジスタの作製コストを低減することができて好ましい。
【０１５８】
次に、図７に示したトランジスタの作製方法について、図２０を用いて説明する。
【０１５９】
まず、基板１００上に導電膜をスパッタリング法、蒸着法などで成膜し、加工してゲート電極７０４を形成する。次に、ゲート電極７０４を覆うゲート絶縁膜７１２を形成する（図２０（Ａ）参照。）。
【０１６０】
次に、酸化物半導体膜を成膜し、加工して酸化物半導体膜７０６を形成する（図２０（Ｂ）参照。）。
【０１６１】
次に、レジストマスクなどを用いて、酸化物半導体膜７０６の一部に１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下の濃度の窒素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の水素イオン、１×１０２０ｃｍ−３以上３×１０２２ｃｍ−３以下の濃度の酸素イオンの少なくともいずれかを添加する。該添加により、酸化物半導体膜７０６の一部に微小な空洞を形成することができる。次に、２００℃以上７００℃以下、好ましくは３００℃以上６５０℃以下で加熱処理を行うことで、微小な空洞に水素を捕獲させ、チャネル領域７０５、ソース領域７０７ａおよびドレイン領域７０７ｂを形成する（図２０（Ｃ）参照。）。
【０１６２】
次に、酸化物半導体膜７０６およびゲート絶縁膜７１２上に、ソース領域７０７ａおよびドレイン領域７０７ｂをそれぞれ露出する開口部を有する層間絶縁膜７１８を形成する。次に、導電膜をスパッタリング法、蒸着法などで成膜し、加工して、酸化物半導体膜７０６と接する一対の電極７１６を形成する。（図２０（Ｄ）参照。）。
【０１６３】
以上の工程によって、図７に示したトランジスタを作製することができる。
【０１６４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１６５】
（実施の形態９）
本実施の形態では、実施の形態２乃至実施の形態８のいずれかに示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１６６】
図８にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
【０１６７】
トランジスタ２２３０は、実施の形態２乃至実施の形態８のいずれかで示したトランジスタを用いる。本発明の一態様であるトランジスタは酸化物半導体を用いることで、電気特性に優れるトランジスタであるため、表示品位の高い表示装置を得ることができる。
【０１６８】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１６９】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態２乃至実施の形態８のいずれかで示したトランジスタを含んでもよい。
【０１７０】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態２乃至実施の形態８のいずれかで示したトランジスタを含んでもよい。
【０１７１】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途形成し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１７２】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１７３】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に電荷が蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。
【０１７４】
なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０１７５】
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。
【０１７６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１７７】
（実施の形態１０）
本実施の形態では、実施の形態２乃至実施の形態８で示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１７８】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０１７９】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１８０】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態２乃至実施の形態８のいずれかで示したトランジスタを適用することができる。
【０１８１】
まずは、実施の形態２乃至実施の形態８で示したトランジスタを適用した半導体記憶装置であるメモリセルについて図９を用いて説明する。
【０１８２】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図９（Ａ）参照。）。
【０１８３】
キャパシタに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図９（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１８４】
ここで、トランジスタＴｒに実施の形態２乃至実施の形態８で示したトランジスタを適用すると、該トランジスタはオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となったトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０１８５】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０１８６】
次に、実施の形態２乃至実施の形態８のいずれかで示したトランジスタを適用した半導体記憶装置を構成するメモリセルについて図１０を用いて説明する。
【０１８７】
図１０（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０１８８】
なお、本実施の形態に示す半導体記憶装置は、ノードＮの電位に応じて、トランジスタＴｒ＿２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１０（Ｂ）は容量配線ＣＬの電位ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０１８９】
なお、トランジスタＴｒ＿１を介してノードＮの電位を調整することができる。例えば、ソース配線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート配線ＧＬ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電位をＨＩＧＨにすることができる。また、ゲート配線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０１９０】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１９１】
ここで、トランジスタＴｒ＿１に実施の形態２乃至実施の形態８のいずれかで示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
【０１９２】
なお、トランジスタＴｒ＿２に、実施の形態２乃至実施の形態８のいずれかで示したトランジスタを適用しても構わない。
【０１９３】
次に、図１０に示した半導体記憶装置を構成するメモリセルにおいて、キャパシタを含まない構成について図１１を用いて説明する。
【０１９４】
図１１は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０１９５】
トランジスタＴｒ＿１がノーマリーオフであり、かつオフ電流の極めて小さなトランジスタを用いる場合、キャパシタを設けなくてもＴｒ＿１のドレインとＴｒ＿２のゲートの間のノードＮに電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ、前述のメモリセルを用いたメモリモジュールの集積度を高めることができる。ただし、トランジスタＴｒ＿１がノーマリーオンである場合やオフ電流がやや大きい場合でも、トランジスタＴｒ＿１にバックゲート、トランジスタまたはダイオードを設けることでしきい値電圧を制御して適用することができる。
【０１９６】
また、本実施の形態では、配線を４本または５本用いる半導体記憶装置を示したが、これに限定されるものではない。例えば、ソース配線ＳＬ＿１とドレイン配線ＤＬ＿２を共通にする構成としても構わない。
【０１９７】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。
【０１９８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１９９】
（実施の形態１１）
酸化物半導体を活性層に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２００】
図１２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１２（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２０１】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２０２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２０３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２０４】
図１２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、半導体記憶装置が設けられている。レジスタ１１９６の記憶素子には、実施の形態１０に記載されている半導体記憶装置を用いることができる。
【０２０５】
図１２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２０６】
電源停止に関しては、図１２（Ｂ）または図１２（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１２（Ｂ）および図１２（Ｃ）の回路の説明を行う。
【０２０７】
図１２（Ｂ）および図１２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２０８】
図１２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２０９】
図１２（Ｂ）では、スイッチング素子１１４１として、実施の形態２乃至実施の形態８のいずれかで示したオフ電流の極めて小さいトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２１０】
なお、図１２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２１１】
また、図１２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２１２】
また、図１２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２１３】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２１４】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２１５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１６】
（実施の形態１２）
本実施の形態では、実施の形態２乃至実施の形態１１を適用した電子機器の例について説明する。
【０２１７】
図１３（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０２１８】
図１３（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０２１９】
図１３（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０２２０】
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
【０２２１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０２２２】
本実施例では、本発明の一態様である微小な空洞を有する酸化物半導体膜について説明する。
【０２２３】
試料として、ガラス基板上に酸化シリコン膜を成膜し、酸化シリコン膜上に酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜したものを用いた。
【０２２４】
酸化シリコン膜は、プラズマＣＶＤ法によって３００ｎｍの厚さで成膜した。
【０２２５】
酸化物半導体膜は、スパッタリング法によって３０ｎｍの厚さで成膜した。そのほかの成膜条件は、ターゲットにＩｎ−Ｇａ−Ｚｎ−Ｏ（ｍｏｌ数比、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を使用し、成膜電力を５００Ｗ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガスをアルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍ、成膜時基板温度を４００℃とした。
【０２２６】
図２１（Ａ）は酸化物半導体膜の成膜直後の試料、図２１（Ｂ）は酸化物半導体膜の成膜後に窒素雰囲気で６５０℃の加熱処理を１時間行った試料の透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による断面観察像（４００万倍）である。なお、ＴＥＭは、日立Ｈ−９０００ＮＡＲを用い、加速電圧３００ｋＶにて観察した。
【０２２７】
成膜後に６５０℃の加熱処理を行った試料は、酸化物半導体膜の表面側において、表面に垂直な方向にｃ軸配向していることがわかる。
【０２２８】
図２２（Ａ）は酸化物半導体膜の成膜後にＮ＋イオンを添加した試料、図２２（Ｂ）は酸化物半導体膜の成膜後にＮ＋イオンを添加し、その後窒素雰囲気で６５０℃の加熱処理を１時間行った試料のＴＥＭによる断面観察像（４００万倍）である。なお、本実施例は、イオン注入法により、Ｎ＋イオン濃度を５．０×１０１６ｃｍ−２、加速電圧を１０ｋＶ、チルト角を７°、ツイスト角を７２°でＮ＋イオンを添加している。
【０２２９】
いずれも、酸化物半導体膜中に概略球形の微小な空洞（ＴＥＭによる断面観察像において、明るく表示されている部分）を有することがわかる。特に、窒素雰囲気で６５０℃の加熱処理を１時間行った試料は、空洞の輪郭がはっきりとしている。また、酸化物半導体膜の表面側において表面に垂直な方向にｃ軸配向しており、かつ酸化物半導体膜内部の微小な空洞近傍において結晶性の高い領域がみられる。微小な空洞の外周部に接する結晶部は、微小な空洞の輪郭に接する面の法線方向にｃ軸配向している。
【０２３０】
図２３（Ａ）は酸化物半導体膜の成膜後にＮ＋イオンを添加し、その後酸素雰囲気で６５０℃の加熱処理を１時間行った試料のＴＥＭによる断面観察像（４００万倍）、図２３（Ｂ）は同試料のＴＥＭによる断面観察像（８００万倍）である。
【０２３１】
酸化物半導体膜中に概略球形の微小な空洞を有することがわかる。窒素雰囲気で加熱処理を行った試料よりもさらに空洞の輪郭がはっきりとしている。また、酸化物半導体膜の表面側において表面に垂直な方向にｃ軸配向しており、かつ酸化物半導体膜内部の微小な空洞近傍において結晶性の高い領域がみられる。微小な空洞の外周部に接する結晶部は、微小な空洞の輪郭に接する面の法線方向にｃ軸配向している。
【０２３２】
次に、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ  Ａｎｎｕｌａｒ  Ｄａｒｋ  Ｆｉｅｌｄ  Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）を用い、さらに微小な空洞について詳細な分析を行った。ＨＡＡＤＦ−ＳＴＥＭは、日立走査透過電子顕微鏡ＨＤ−２７００を用い、加速電圧２００ｋＶにて観察した。
【０２３３】
図２４（Ａ）は酸化物半導体膜の成膜後にＮ＋イオンを添加し、その後酸素雰囲気で６５０℃の加熱処理を１時間行った試料のＨＡＡＤＦ−ＳＴＥＭによる断面観察像（１５０万倍）である。ＨＡＡＤＦ−ＳＴＥＭを用いることで、濃淡を強調して観察することができる。また、当該観察箇所におけるＩｎの分布を電子線エネルギー損失分光法（ＥＥＬＳ：Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ  Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって評価し、図２４（Ｂ）に示す。
【０２３４】
同様に、図２５（Ａ）は酸化物半導体膜の成膜後にＮ＋イオンを添加し、その後酸素雰囲気で６５０℃の加熱処理を１時間行った試料のＨＡＡＤＦ−ＳＴＥＭによる断面観察像（１５０万倍）である。また、当該観察箇所におけるＯの分布をＥＥＬＳによって評価し、図２５（Ｂ）に示す。
【０２３５】
同様に、図２６（Ａ）は酸化物半導体膜の成膜後にＮ＋イオンを添加し、その後酸素雰囲気で６５０℃の加熱処理を１時間行った試料のＨＡＡＤＦ−ＳＴＥＭによる断面観察像（１５０万倍）である。また、当該観察箇所におけるＮの分布をＥＥＬＳによって評価し、その結果を図２６（Ｂ）に示す。
【０２３６】
図２４および図２５によると、酸化物半導体膜中の微小な空洞は、周りと比べて明るく、酸化物半導体膜の主成分であるＩｎおよびＯがほとんど含まれないとわかった。即ち、微小な空洞は、周りと比較して低密度であるか、空隙であることわかる。また、図２６によると、微小な空洞は周りと比べて暗くなっており、Ｎが含まれるとわかった。
【０２３７】
次に、添加したＮ＋がどのような状態で酸化物半導体膜中に含まれるかを評価するために、ＸＰＳを用いて評価した。
【０２３８】
図２７は、ＸＰＳスペクトルである。ＸＰＳスペクトルは、酸化物半導体膜にＮ＋イオンを添加した後、加熱処理なしのもの（スペクトル５００１）、窒素雰囲気で３００℃の加熱処理を１時間行ったもの（スペクトル５００２）、窒素雰囲気で４５０℃の加熱処理を１時間行ったもの（スペクトル５００３）、窒素雰囲気で６５０℃の加熱処理を１時間行ったもの（スペクトル５００４）を示す。
【０２３９】
図２７のいずれのスペクトルにおいても、結合エネルギー（Ｂｉｎｄｉｎｇ  Ｅｎｅｒｇｙ）が４０３ｅＶ近傍にＮ２または−ＮＯＸのピーク、および３９７ｅＶ近傍にｍｅｔａｌ−Ｎのピークが現れた。即ち、Ｎ＋イオンを添加した試料中でＮはＮ２、−ＮＯＸ、ｍｅｔａｌ−Ｎの結合状態で存在することがわかる。ここで、図２４（Ｂ）および図２５（Ｂ）に示したＩｎおよびＯの分布から、微小な空洞において、−ＮＯＸおよびｍｅｔａｌ−Ｎの結合はほとんどなく、ＮはＮ２として存在することがわかる。
【０２４０】
本実施例より、酸化物半導体膜にＮ＋イオンを添加することで、酸化物半導体膜中に微小な空洞を形成することがわかった。また、微小な空洞にはＮ２が存在することがわかった。
【実施例２】
【０２４１】
本実施例では、酸化物半導体膜にＮ＋イオンを添加したときのＨとＮの関係について説明する。
【０２４２】
試料は、シリコンウェハ上に酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜したものを用いた。
【０２４３】
酸化物半導体膜は、スパッタリング法によって３００ｎｍの厚さで成膜した。そのほかの成膜条件は、ターゲットにＩｎ−Ｇａ−Ｚｎ−Ｏ（ｍｏｌ数比、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を使用し、成膜電力を５００Ｗ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガスをアルゴン３０ｓｃｃｍおよび酸素１５ｓｃｃｍ、成膜時基板温度を２００℃とした。
【０２４４】
図２８（Ａ）は、酸化物半導体膜に、Ｈ＋イオンを添加した後、Ｎ＋イオンを添加した試料において、加熱処理なしのもの（実線５０１１）、窒素雰囲気で４５０℃の加熱処理を１時間行ったもの（実線５０１２）のＳＩＭＳによって測定した水素濃度の深さ方向の分布である。また、図２８（Ｂ）は、同試料に添加した後、加熱処理なしのもの（実線５０２１）、窒素雰囲気で４５０℃の加熱処理を１時間行ったもの（実線５０２２）のＳＩＭＳによって測定した窒素濃度の深さ方向の分布である。なお、イオン注入法により、Ｈ＋イオン濃度を１．０×１０１６ｃｍ−２、加速電圧を２２ｋＶ、チルト角を７°、ツイスト角を７２°でＨ＋イオンを添加している。また、イオン注入法により、Ｎ＋イオン濃度を１．０×１０１６ｃｍ−２、加速電圧を３５ｋＶ、チルト角を７°、ツイスト角を７２°でＮ＋イオンを添加している。
【０２４５】
図２８（Ｂ）によれば、酸化物半導体膜にＮ＋イオンおよびＨ＋イオンを添加後、酸化物半導体膜における窒素濃度の深さ方向の分布は、後の窒素雰囲気で４５０℃の加熱処理を１時間行っても変化がほとんどなかった。一方、図２８（Ａ）によれば、加熱処理なしのものでは、水素濃度は深さ２００ｎｍ近傍にピークを有していたが、窒素雰囲気で４５０℃の加熱処理を１時間行ったものでは、深さ７０ｎｍ近傍にピークがシフトした。これは、図２８（Ｂ）に示す、窒素濃度の深さ方向のピーク位置とおおよそ一致している。
【０２４６】
図２９は、図２８とは添加するＮ＋イオンの濃度が異なる例である。図２９（Ａ）は、酸化物半導体膜に、Ｈ＋イオンを添加し、その後、Ｎ＋イオンを添加した後、加熱処理なしのもの（実線５０１３）、窒素雰囲気で４５０℃の加熱処理を１時間行ったもの（実線５０１４）のＳＩＭＳによって測定した水素濃度の深さ方向の分布である。また、図２９（Ｂ）は、同試料にＮ＋イオンおよびＨ＋イオンを添加後、加熱処理なしのもの（実線５０２３）、窒素雰囲気で４５０℃の加熱処理を１時間行ったもの（実線５０２４）のＳＩＭＳによって測定した窒素濃度の深さ方向の分布である。なお、イオン注入法により、Ｈ＋イオン濃度を１．０×１０１６ｃｍ−２、Ｎ＋イオン濃度を５．０×１０１６ｃｍ−２で添加している。そのほかの添加の条件は図２８についての説明を参酌する。
【０２４７】
図２９（Ｂ）によれば、酸化物半導体膜にＮ＋イオンおよびＨ＋イオンを添加後、酸化物半導体膜における窒素濃度の深さ方向の分布は、後の窒素雰囲気で４５０℃の加熱処理を１時間行ってもほとんど変化はみられなかった。一方、図２９（Ａ）によれば、加熱処理なしのものでは、水素濃度は深さ２００ｎｍ近傍にピークを有していたが、窒素雰囲気で４５０℃の加熱処理を１時間行ったものでは、深さ７０ｎｍ近傍にピークがシフトした。なお、このピークにおける水素濃度は、図２８に示した値よりも大きかった。
【０２４８】
本実施例より、酸化物半導体膜にＮ＋イオンを添加し、加熱処理を行うことで、酸化物半導体膜におけるＮ＋イオンを注入した領域の水素濃度が高まることがわかった。
【符号の説明】
【０２４９】
１００    基板
１０４    ゲート電極
１０５    チャネル領域
１０６    酸化物半導体膜
１０７ａ    ソース領域
１０７ｂ    ドレイン領域
１１２    ゲート絶縁膜
１１６    一対の電極
１１８    層間絶縁膜
２０５    チャネル領域
２０６    酸化物半導体膜
２０７ａ    ソース領域
２０７ｂ    ドレイン領域
２１６    一対の電極
２１８    層間絶縁膜
３０２    下地絶縁膜
３０４    ゲート電極
３０５    チャネル領域
３０６    酸化物半導体膜
３０７ａ    ソース領域
３０７ｂ    ドレイン領域
３１２    ゲート絶縁膜
３１６    一対の電極
４０４    ゲート電極
４０５ａ    領域
４０５ｂ    領域
４０５ｃ    領域
４０６    酸化物半導体膜
４０７ａ    領域
４０７ｂ    領域
５０４    ゲート電極
５０５    チャネル領域
５０６    酸化物半導体膜
５０７ａ    ソース領域
５０７ｂ    ドレイン領域
５１２    ゲート絶縁膜
５１６    一対の電極
６０４    ゲート電極
６０５    チャネル領域
６０６    酸化物半導体膜
６０７ａ    ソース領域
６０７ｂ    ドレイン領域
６１２    ゲート絶縁膜
６１６    一対の電極
６１８    層間絶縁膜
７０４    ゲート電極
７０５    チャネル領域
７０６    酸化物半導体膜
７０７ａ    ソース領域
７０７ｂ    ドレイン領域
７１２    ゲート絶縁膜
７１６    一対の電極
７１８    層間絶縁膜
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２２００    画素
２２１０    液晶素子
２２２０    キャパシタ
２２３０    トランジスタ
３００６    酸化物半導体膜
３０１０    微小な空洞
５００１    スペクトル
５００２    スペクトル
５００３    スペクトル
５００４    スペクトル
５０１１    実線
５０１２    実線
５０１３    実線
５０１４    実線
５０２１    実線
５０２２    実線
５０２３    実線
５０２４    実線
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
0005982142.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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