(57)【特許請求の範囲】
【請求項１】
演算増幅器、及び、ＰＭＯＳトランジスタと前記ＰＭＯＳトランジスタに並列接続されたＮＭＯＳトランジスタとを含み前記演算増幅器のフィードバック部に設置されたフィードバックスイッチとを有するＤ／Ａ変換部と、
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの少なくとも一方のオンタイミングを可変にする制御部と
を備え、
前記制御部は、前記ＰＭＯＳトランジスタのオンタイミングと前記ＮＭＯＳトランジスタのオンタイミングとを任意にずらせるように構成されていることを特徴とするＤ／Ａ変換器。
【請求項２】
アナログ出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＤ／Ａ変換器の制御方法において、
前記アナログ出力信号に現れるスイッチングノイズを制御する、又は、前記アナログ出力信号の変化タイミングを制御する、又は、前記アナログ出力信号の立ち上がり時間を制御する、又は、前記Ｄ／Ａ変換器のＤ／Ａ変換部におけるインテグラルフェーズを開始するためのスイッチの制御信号のタイミングを制御する、又は、前記Ｄ／Ａ変換器のＤ／Ａ変換部におけるインテグラルフェーズを開始するためのスイッチの制御信号の立ち上がり時間を制御することで任意のｎ次高調波を発生させるステップと、
前記既存のｎ次高調波を有するアナログ出力信号に前記任意のｎ次高調波を重畳させるステップと
を有することを特徴とするＤ／Ａ変換器の制御方法。
【請求項３】
前記任意のｎ次高調波は、前記既存のｎ次高調波に対して逆位相であることを特徴とする請求項２に記載のＤ／Ａ変換器の制御方法。
【請求項４】
前記Ｄ／Ａ変換器のＤ／Ａ変換部におけるインテグラルフェーズを開始するためのスイッチは、ＣＭＯＳスイッチで、ＰＭＯＳ及びＮＭＯＳの少なくとも一方の制御信号のタイミングを制御することを特徴とする請求項２又は３に記載のＤ／Ａ変換器の制御方法。
【請求項５】
アナログ出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＤ／Ａ変換器において、
入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換部を備え、
該Ｄ／Ａ変換部は、
インテグラルキャップと、
インテグラルフェーズを開始するためのＣＭＯＳスイッチと、
前記インテグラルフェーズで、出力端子と反転入力端子とが前記インテグラルキャップで接続可能な演算増幅器と、
前記Ｄ／Ａ変換部のインテグラルフェーズのタイミングを任意に制御する制御部と
を備え、
前記制御部は、前記ＣＭＯＳスイッチの前記ＰＭＯＳトランジスタのオンタイミングと前記ＮＭＯＳトランジスタのオンタイミングとを任意にずらせるように構成されており、
前記Ｄ／Ａ変換部は、任意のｎ次高調波を発生させ、前記既存のｎ次高調波を有するアナログ出力信号に前記任意のｎ次高調波を重畳させることを特徴とするＤ／Ａ変換器。
【請求項６】
前記任意のｎ次高調波は、前記既存のｎ次高調波に対して逆位相であることを特徴とする請求項５に記載のＤ／Ａ変換器。
【請求項７】
前記制御部は、前記スイッチの制御信号のタイミングを可変にすることを特徴とする請求項５又は６に記載のＤ／Ａ変換器。
【請求項８】
前記制御部は、前記スイッチの制御信号の立ち上がり時間を可変にすることを特徴とする請求項５又は６に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器及びＤ／Ａ変換器の制御方法に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するＤ／Ａ変換器及びＤ／Ａ変換器の制御方法に関する。
【背景技術】
【０００２】
一般に、オーディオ分野で用いられるデジタル・アナログ変換器（Ｄ／Ａ変換器）においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
この種のデジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、この容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献１に開示されている。【０００３】
また、現在、Ｄ／Ａ変換器に対する低歪の要求はますます強くなっている状況の中で、Ｄ／Ａ変換器の低歪実現のための一般的な手法として、例えば、ＭＯＳスイッチの制御部にブートストラップを入れてＭＯＳスイッチのオン抵抗の非線形性によって発生する歪（ｎ次高調波）を抑制する方法が挙げられる。
例えば、特許文献２に記載のものは、電子回路における低歪サンプル及びホールド回路に関するもので、この特許文献２には、入力ノードＶＩＮと出力ノードＶＯＵＴとの間に結合される電流路を備えるスイッチが含まれ、キャパシタが出力ノードＶＯＵＴに結合され、複製デバイスには、入力ノードＶＩＮと供給電圧ノードＶＤＤとの間に結合された電流路が含まれ、例えば、ブートストラップ・キャパシタを含むようなブートストラップ回路が、第１スイッチの制御端子と複製デバイスの制御端子との間に結合されていることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−５５１２１号公報（特許第３８５２７２１号）
【特許文献２】特開２００２−４３９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した特許文献１に記載のものでは、容量素子と出力端子とを接続するスイッチを構成するＭＯＳトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。
また、上述した特許文献２は、システムの非線形性を少なくすることで既存のｎ次高調波を抑制するという手法であるが、既存のｎ次高調波を抑制するためにはブートストラップなど大規模な回路が必要となるという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ブートストラップなどの大規模な回路を用いることなく、既存のｎ次高調波を抑制することができるＤ／Ａ変換器及びＤ／Ａ変換器の制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、以下の事項を特徴とする。
（１）；演算増幅器、及び、ＰＭＯＳトランジスタと前記ＰＭＯＳトランジスタに並列接続されたＮＭＯＳトランジスタとを含み前記演算増幅器のフィードバック部に設置されたフィードバックスイッチとを有するＤ／Ａ変換部と、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの少なくとも一方のオンタイミングを可変にする制御部とを備え、前記制御部は、前記ＰＭＯＳトランジスタのオンタイミングと前記ＮＭＯＳトランジスタのオンタイミングとを任意にずらせるように構成されているＤ／Ａ変換器である。
（２）；アナログ出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＤ／Ａ変換器の制御方法において、前記アナログ出力信号に現れるスイッチングノイズを制御する、又は、前記アナログ出力信号の変化タイミングを制御する、又は、前記アナログ出力信号の立ち上がり時間を制御する、又は、前記Ｄ／Ａ変換器のＤ／Ａ変換部におけるインテグラルフェーズを開始するためのスイッチの制御信号のタイミングを制御する、又は、前記Ｄ／Ａ変換器のＤ／Ａ変換部におけるインテグラルフェーズを開始するためのスイッチの制御信号の立ち上がり時間を制御することで任意のｎ次高調波を発生させるステップと、前記既存のｎ次高調波を有するアナログ出力信号に前記任意のｎ次高調波を重畳させるステップとを有する。
（３）；（２）において、前記任意のｎ次高調波は、前記既存のｎ次高調波に対して逆位相である。
【０００８】
（４）；（２）又は（３）において、前記Ｄ／Ａ変換器のＤ／Ａ変換部におけるインテグラルフェーズを開始するためのスイッチは、ＣＭＯＳスイッチで、ＰＭＯＳ及びＮＭＯＳの少なくとも一方の制御信号のタイミングを制御する。
【０００９】
（５）；アナログ出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＤ／Ａ変換器において、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換部を備え、該Ｄ／Ａ変換部は、インテグラルキャップと、インテグラルフェーズを開始するためのＣＭＯＳスイッチと、前記インテグラルフェーズで、出力端子と反転入力端子とが前記インテグラルキャップで接続可能な演算増幅器と、前記Ｄ／Ａ変換部のインテグラルフェーズのタイミングを任意に制御する制御部とを備え、前記制御部は、前記ＣＭＯＳスイッチの前記ＰＭＯＳトランジスタのオンタイミングと前記ＮＭＯＳトランジスタのオンタイミングとを任意にずらせるように構成されており、前記任意のｎ次高調波を発生させ、前記既存のｎ次高調波を有するアナログ出力信号に前記任意のｎ次高調波を重畳させる。
（６）；（５）において、前記任意のｎ次高調波は、前記既存のｎ次高調波に対して逆位相である。
【００１０】
（７）；（５）又は（６）において、前記制御部は、前記スイッチの制御信号のタイミングを可変にする。
（８）；（５）又は（６）において、前記制御部は、前記スイッチの制御信号の立ち上がり時間を可変にする。
【００１２】
（１７）；デジタル出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＡ／Ｄ変換器の制御方法において、任意のｎ次高調波を発生させるステップと、前記既存のｎ次高調波を有するデジタル出力信号に前記任意のｎ次高調波を重畳させるステップとを有する。
（１８）；（１７）において、前記任意のｎ次高調波は、前記既存のｎ次高調波に対して逆位相である。【００１３】
（１９）前記デジタル出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＡ／Ｄ変換器において、入力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換部を備え、該Ａ／Ｄ変換部は、任意のｎ次高調波を発生させ、前記既存のｎ次高調波を有するデジタル出力信号に前記任意のｎ次高調波を重畳させる。
（２０）；（１９）において、前記任意のｎ次高調波は、前記既存のｎ次高調波に対して逆位相である。
【発明の効果】
【００１４】
本発明の一態様によれば、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換部を備え、このＤ／Ａ変換部は、任意のｎ次高調波を発生させ、既存のｎ次高調波を有するアナログ出力信号に任意のｎ次高調波を重畳させるようにしたので、ブートストラップなどの大規模な回路を用いることなく、既存のｎ次高調波を抑制することができるＤ／Ａ変換器及びＤ／Ａ変換器の制御方法を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明に係るＤ／Ａ変換器の実施形態を説明するためのブロック図である。
【図２】図２は、本発明に係るＤ／Ａ変換器の他の実施形態を説明するためのブロック図である。
【図３】図３は、図１に示したＤ／Ａ変換器のＤ／Ａ変換部を説明するための回路構成図である。
【図４】図４は、図３に示したＤ／Ａ変換部のサンプルフェーズを説明するための回路構成図である。
【図５】図５は、図３に示したＤ／Ａ変換部のインテグラルフェーズを説明するための回路構成図である。
【図６】図６（ａ）乃至（ｄ）は、図４及び図５に示したサンプルフェーズ及びインテグラルフェーズにおけるスイッチタイミングチャート及び出力波形を示す図である。
【図７】図７（ａ）乃至（Ｃ−２）は、アナログ出力信号の出力波形とｎ次高調波の関係を示す図である。
【図８】図８は、図１に示したＤ／Ａ変換器のＤ／Ａ変換部を説明するための回路構成図である。
【図９】図９は、図８に示したＤ／Ａ変換部のフィードバックスイッチの制御信号のオンタイミングを制御する制御回路を説明するための回路構成図である。
【図１０】図１０は、図９に示した制御回路の可変抵抗を説明するための回路構成図である。
【図１１】図１１（ａ）乃至（ｅ）は、サンプルフェーズ及びインテグラルフェーズにおけるスイッチタイミングチャート及び出力波形を示す図である。
【図１２】図１２は、Ａ／Ｄ変換器のＡ／Ｄ変換部を説明するための回路構成図である。
【図１３】図１３は、図１２に示したＡ／Ｄ変換部のサンプルフェーズを説明するための回路構成図である。
【図１４】図１４は、図１２に示したＡ／Ｄ変換部のインテグラルフェーズを説明するための回路構成図である。
【図１５】図１５（ａ）乃至（ｆ）は、図１３及び図１４に示したサンプルフェーズ及びインテグラルフェーズにおけるスイッチタイミングチャート及び出力波形を示す図である。
【発明を実施するための形態】
【００１６】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の細部について記載される。しかしながら、かかる特定の細部がなくても１つ以上の実施態様が実施できることは明らかであろう。他にも、図面を簡潔にするために、周知の構造及び装置が略図で示されている。
以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明に係るＤ／Ａ変換器の実施形態を説明するためのブロック図である。
図中符号１０はＤ／Ａ変換器、１１はＤ／Ａ変換部（ＤＡＣ）、１２は制御部を示している。
【００１７】
本実施形態のＤ／Ａ変換器１０は、アナログ出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＤ／Ａ変換器１０である。
入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換部１１と、このＤ／Ａ変換部１１のサンプルフェーズとインテグラルフェーズのタイミングを任意に制御する制御部１２とを備えている。Ｄ／Ａ変換部１１は、任意のｎ次高調波を発生させ、既存のｎ次高調波を有するアナログ出力信号に任意のｎ次高調波を重畳させるように構成されている。
【００１８】
つまり、制御対象を含むＤ／Ａ変換部１１は、入力されたデジタル信号をアナログ信号に変換するものである。また、制御部１２は、Ｄ／Ａ変換部１１のサンプルフェーズとインテグラルフェーズのタイミングを任意に制御するものである。制御部１２は、Ｄ／Ａ変換部１１のアナログ出力信号が目標値となるように、または、アナログ出力信号と目標値との差が小さくなるように、インテグラルフェーズのタイミングを任意に制御するように構成されている。ここで目標値とは、例えば、Ｄ／Ａ変換器が目標とする歪特性の値である。
【００１９】
なお、制御部１２にてアナログ出力信号と目標値とを比較する代わりに、Ｄ／Ａ変換器１０のアナログ出力信号の歪特性を外部の測定装置でモニタし、歪特性がより良くなるようにインテグラルフェーズのタイミングを制御してもよい。また、制御部１２は、クロックジェネレータであることが好ましい。
また、任意のｎ次高調波は、既存のｎ次高調波に対して逆位相である。また、スイッチングノイズを制御することで、任意のｎ次高調波を発生させる。また、アナログ出力信号の変化タイミングを制御することで、任意のｎ次高調波を発生させる。また、アナログ出力信号の立ち上がり時間を制御することで、任意のｎ次高調波を発生させる。
【００２０】
図２は、本発明に係るＤ／Ａ変換器の他の実施形態を説明するためのブロック図である。
図２に示すＤ／Ａ変換器は、図１に示すＤ／Ａ変換器と比較して、検出部１３を備えた点が異なっている。なお、図１に示したＤ／Ａ変換器と同じ機能を有する構成要素には同一の符号を付してある。
検出部１３は、Ｄ／Ａ変換部１１のアナログ信号を検出する。制御部１２は、この検出部１３により検出されたアナログ信号が目標値となるように、インテグラルフェーズのタイミングを任意に制御するように構成されている。
【００２１】
図３は、図１に示したＤ／Ａ変換器のＤ／Ａ変換部を説明するための回路構成図である。
図中符号２０は演算増幅器（ＯＰアンプ）、２１ａは第１のサンプリングスイッチ、２１ｂは第２のサンプリングスイッチ、２２ａはフィードバックスイッチ（ＦＢＳＷ）、２２ｂはサミングノードスイッチ（ＳＮＳＷ）、２３はインテグラルキャップ（Ｃｉ）、２４はサンプルキャップ（Ｃｓ）を示している。
本実施形態のＤ／Ａ変換部１１は、出力端子と反転入力端子とがインテグラルキャップ２３で接続され、非反転入力端子が基準電圧（ＶＣＯＭ）に接続されている演算増幅器２０と、この演算増幅器２０の反転入力端子に接続された第１のサンプリングスイッチ２１ａとサンプルキャップ２４とサミングノードスイッチ２２ｂと、演算増幅器２０の出力端子と第１のサンプリングスイッチ２１ａ及びサンプルキャップ２４間に接続されたフィードバックスイッチ２２ａと、サンプルキャップ２４とサミングノードスイッチ２２ｂ間に接続された第２のサンプリングスイッチ２１ｂとを備えている。
【００２２】
つまり、Ｄ／Ａ変換部１１は、インテグラルキャップＣｉ（２３）と、インテグラルフェーズを開始するためのフィードバックスイッチ２２ａと、出力端子と反転入力端子とがインテグラルキャップＣｉ（２３）で接続可能な演算増幅器２０とを備えている。
また、制御部１２は、Ｄ／Ａ変換部１１の第１のサンプリングスイッチ２１ａと、第２のサンプリングスイッチ２１ｂと、フィードバックスイッチ２２ａと、サミングノードスイッチ２２ｂとにそれぞれ入力される制御信号のタイミングを制御する。
また、制御部１２は、Ｄ／Ａ変換部１１のフィードバックスイッチ２２ａの制御信号のタイミングを可変にする。また、制御部１２は、フィードバックスイッチ２２ａの制御信号の立ち上がり時間を可変にする。
【００２３】
また、フィードバックスイッチ２２ａは、ＰＭＯＳまたはＮＭＯＳスイッチでも良く、制御部１２は、制御信号のタイミングを可変にする、または、制御信号の立ち上がり時間を可変にすることで、ＰＭＯＳまたはＮＭＯＳスイッチのオンタイミングを可変にする。
また、フィードバックスイッチ２２ａは、ＣＭＯＳスイッチでも良く、制御部１２は、制御信号のタイミングを可変にする、または、制御信号の立ち上がり時間を可変にすることで、ＣＭＯＳスイッチのＰＭＯＳ及びＮＭＯＳの少なくとも一方のオンタイミングを可変にする。
【００２４】
また、本実施形態のＤ／Ａ変換器１０は、演算増幅器２０、及び、ＰＭＯＳトランジスタとこのＰＭＯＳトランジスタに並列接続されたＮＭＯＳトランジスタとを含み演算増幅器２０のフィードバック部に設置されたフィードバックスイッチ２２ａとを有するＤ／Ａ変換部１１と、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの少なくとも一方のオンタイミングを可変にする制御部１２とを備えている。
また、記制御部１２は、ＰＭＯＳトランジスタのオンタイミングとＮＭＯＳトランジスタのオンタイミングとを任意にずらすように制御されている。
【００２５】
図４は、図３に示したＤ／Ａ変換部１１のサンプルフェーズを説明するための回路構成図である。
図４において、サンプルフェーズ（Ｓａｍｐｌｉｎｇ  Ｐｈａｓｅ）は、第１のサンプリングスイッチ２１ａ及び第２のサンプリングスイッチ２１ｂがオン（ＯＮ）で、フィードバックスイッチ（ＦＢＳＷ）２２ａ及びサミングノードスイッチ（ＳＮＳＷ）２２ｂがオフ（ＯＦＦ）である。このような状態において、サンプルキャップ（Ｃｓ）２４に入力電圧Ｖｉｎをチャージする。ここで、入力電圧Ｖｉｎは、基準電圧ＶＤＤまたはＶＳＳまたはその中間電圧であって、デジタル入力信号に応じて決まる電圧である。
【００２６】
図５は、図３に示したＤ／Ａ変換部１１のインテグラルフェーズを説明するための回路構成図である。
図５において、インテグラルフェーズ（Ｉｎｔｅｇｒａｌ  Ｐｈａｓｅ）は、第１のサンプリングスイッチ２１ａ及び第２のサンプリングスイッチ２１ｂがオフ（ＯＦＦ）で、フィードバックスイッチ（ＦＢＳＷ）２２ａ及びサミングノードスイッチ（ＳＮＳＷ）２２ｂがオン（ＯＮ）である。このような状態においてサンプルキャップ（Ｃｓ）２４にチャージした電荷をインテグラルキャップ（Ｃｉ）２３に転送して出力する。
【００２７】
図６（ａ）乃至（ｄ）は、図４及び図５に示したサンプルフェーズ及びインテグラルフェーズにおけるスイッチタイミングチャート及び出力波形を示す図である。
図６（ａ）は、図４の第１のサンプリングスイッチ２１ａと第２のサンプリングスイッチ２１ｂのスイッチタイミングチャートを示す図である。図６（ｂ）は、サミングノードスイッチ２２ｂのスイッチタイミングチャートを示す図である。図６（ｃ）は、フィードバックスイッチ２２ａのスイッチタイミングチャートを示す図である。図６（ｄ）は、プラスフルスケール出力時のアナログ出力信号Ｖｏｕｔを示す図である。
【００２８】
サンプルフェーズのとき、図６（ａ）のサンプリングスイッチ２１ａ、２１ｂはオン状態、図６（ｂ），（ｃ）のサミングノードスイッチ２２ｂ、フィードバックスイッチ２２ａはオフ状態となる（図４の状態）。また、インテグラルフェーズのとき、図６（ａ）のサンプリングスイッチ２１ａ、２１ｂはオフ状態、図６（ｂ），（ｃ）のサミングノードスイッチ２２ｂ、フィードバックスイッチ２２ａはオン状態となる（図５の状態）。
また、アナログ出力信号Ｖｏｕｔの出力波形は、インテグラルフェーズの開始タイミングとなる図６（ｃ）のフィードバックスイッチ２２ａがオンするタイミングで変化する。このオンタイミングを制御することで既存のｎ次高調波を含むアナログ出力信号に任意のｎ次高調波を重畳させることが可能となる。
【００２９】
オンタイミングの制御は、制御部１２にて制御可能となる。この制御部１２からの制御信号は、アナログ出力信号の動作点に依存した制御をする必要はないため小規模な回路で実現できる。その理由を以下に述べる。
まず、ｎ次高調波を発生させるためには、アナログ出力信号の動作点に依存した新たな波形を発生させることで可能となる。
新たな波形を発生させるには、例えば、インテグラルフェーズの開始タイミングとなるフィードバックスイッチ２２ａのオンタイミングを動作点依存しながら変えることで可能となる。
【００３０】
ここでフィードバックスイッチ２２ａは、例えば、ＰＭＯＳ，ＮＭＯＳ又はＣＭＯＳから構成されており、アナログ出力信号がフィードバックスイッチ２２ａのドレイン電圧となる。その結果、フィードバックスイッチ２２ａの制御信号がアナログ出力信号の動作点に依存しなくてもフィードバックスイッチ２２ａの閾値電圧を超えるタイミングが動作点依存し、ｎ次高調波を発生させることができる。
また、任意のｎ次高調波を発生させるには、フィードバックスイッチ２２ａの制御信号のタイミングを制御することで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−２）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−２）の斜線部の形状が変化する。
【００３１】
または、制御信号の立ち上がり時間を制御することで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−２）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−２）の斜線部の形状が変化する。
または、フィードバックスイッチがＣＭＯＳスイッチである場合、ＰＭＯＳ及びＮＭＯＳの少なくとも一方のオンタイミングを制御することで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−２）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−２）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−２）の斜線部の形状が変化する。
【００３２】
ここで、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−２）の斜線部は、アナログ出力信号に現れるスイッチングノイズの発生量が変化する様子を示している。また、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−２）の斜線部は、アナログ出力信号の変化タイミングが変化する様子を示している。また、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−２）の斜線部は、アナログ出力信号の立ち上り時間が変化する様子を示している。
このように、フィードバックスイッチの制御信号のタイミングを制御する、または、制御信号の立ち上がり時間を制御することで、任意のｎ次高調波を発生させることができる。
【００３３】
次に、任意のｎ次高調波を発生させる手法について説明する。
ｎ次高調波を発生させる際に、スイッチをＰＭＯＳとすれば、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−１）の斜線部の形状となる。
逆位相のエンベロープ波形を発生させるには、スイッチをＮＭＯＳにすることで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−２）の斜線部の形状となる。
または、フィードバックスイッチ２２ａの制御信号のタイミングを早めることで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−１）の斜線部の形状となる。
フィードバックスイッチ２２ａの制御信号のタイミングを遅らせることで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−２）の斜線部の形状となる。
【００３４】
または、フィードバックスイッチがＣＭＯＳスイッチである場合、ＰＭＯＳスイッチの制御信号の変化タイミングをＮＭＯＳスイッチの制御信号の変化タイミングより早めることで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−１）の斜線部の形状となる。
フィードバックスイッチがＣＭＯＳスイッチである場合、ＰＭＯＳスイッチの制御信号の変化タイミングをＮＭＯＳスイッチの制御信号の変化タイミングより遅らせることで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−２）の斜線部の形状となる。
または、スイッチの立ち上がり時間を早く（立ち上がりの傾斜を急峻に）することで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−１）の斜線部の形状となる。
スイッチの立ち上がり時間を遅く（立ち上がりの傾斜を緩やかに）することで、エンベロープ波形がｎ次高調波となる図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−２）の斜線部の形状となる。
【００３５】
図７（ａ）乃至（ｃ−２）は、アナログ出力信号の出力波形とｎ次高調波の関係を示す図である。
図７（ａ）は、既存のｎ次高調波を含むアナログ出力波形を示し、図７（ｂ−１）は、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−１）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−１）の斜線部の形状によるエンベロープ波形を示し、図７（ｂ−２）は、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ１−２）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ２−２）の斜線部、または、図６（ｄ）Ｖｏｕｔ（ｃａｓｅ３−２）の斜線部の形状によるエンベロープ波形を示し、図７（ｃ−１）は、図７（ａ）と図７（ｂ−１）の波形が重畳した波形を示し、図７（ｃ−２）は、図７（ａ）と図７（ｂ−２）の波形が重畳した波形を示している。
【００３６】
図７（ａ）に示す既存のｎ次高調波を含むアナログ出力信号の出力波形に対し、図７（ｂ−１）又は図７（ｂ−２）に示す任意のｎ次高調波を生成し、重畳すると、図７（ｃ−１）又は図７（ｃ−２）に示すように、任意のｎ次高調波が重畳されたアナログ出力信号となる。ここで、任意のｎ次高調波は、既存のｎ次高調波に対して逆位相を選択できることから、互いにキャンセルされ、低歪を実現することができる。
以上説明したように、本発明は、既存のｎ次高調波に対して逆位相のｎ次高調波を新たに重畳させることでキャンセルさせ、低歪を実現するという手法である。また、その実現方法には小規模な回路を追加するだけで良い。
【００３７】
なお、上述した実施形態のＤ／Ａ変換器はシングルエンド構成であるがフルディファレンシャル構成であってもよい。
このように、本発明のＤ／Ａ変換器によれば、入力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換部を備え、このＤ／Ａ変換部は、任意のｎ次高調波を発生させ、既存のｎ次高調波を有するアナログ出力信号に任意のｎ次高調波を重畳させるようにしたので、ブートストラップなどの大規模な回路を用いることなく、既存のｎ次高調波を抑制することができるＤ／Ａ変換器を実現することができる。
【００３８】
次に、本発明に係るＤ／Ａ変換器の制御方法について説明する。  
本発明に係るＤ／Ａ変換器の制御方法は、アナログ出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能なＤ／Ａ変換器１０の制御方法である。任意のｎ次高調波を発生させるステップと、既存のｎ次高調波を有するアナログ出力信号に任意のｎ次高調波を重畳させるステップとを有している。
また、任意のｎ次高調波は、既存のｎ次高調波に対して逆位相である。また、スイッチングノイズを制御することで、任意のｎ次高調波を発生させる。また、アナログ出力信号の変化タイミングを制御することで、任意のｎ次高調波を発生させる。また、アナログ出力信号の立ち上がり時間を制御することで、任意のｎ次高調波を発生させる。
【００３９】
また、インテグラルフェーズを開始するためのスイッチ２２ａの制御信号のタイミングを制御することで、任意のｎ次高調波を発生させる。また、スイッチ２２ａの制御信号の立ち上がり時間を制御することで、任意のｎ次高調波を発生させる。また、スイッチ２２ａは、ＣＭＯＳスイッチで、ＰＭＯＳ及びＮＭＯＳの少なくとも一方の制御信号のタイミングを制御することで、任意のｎ次高調波を発生させる。
このように、本発明のＤ／Ａ変換器の制御方法によれば、任意のｎ次高調波を発生させるステップと、既存のｎ次高調波を有するアナログ出力信号に前記任意のｎ次高調波を重畳させるステップとを有するので、ブートストラップなどの大規模な回路を用いることなく、既存のｎ次高調波を抑制することができるＤ／Ａ変換器の制御方法を実現することができる。
【００４０】
次に、具体的な回路に基づいてＤ／Ａ変換器について説明する。
図８は、図１に示したＤ／Ａ変換器のＤ／Ａ変換部を説明するための回路構成図である。
Ｄ／Ａ変換部を図８に示す。図３のＤ／Ａ変換部では、入力信号は１個のサンプルキャップＣｓ（２４）に入力電圧Ｖｉｎの電荷をチャージするが、図８のＤ／Ａ変換部では、入力信号は多数個のサンプルキャップＣｓ（図８では２４−１〜２４−４の４個で表現している）に基準電圧ＶＤＤまたはＶＳＳの電荷をチャージする。ここで、ＶＤＤまたはＶＳＳに繋ぐサンプルキャップの個数を変えることは、入力電圧Ｖｉｎの値が変わることを意味している（プラスフルスケール入力信号時は全てのサンプルキャップはＶＤＤに接続し、マイナスフルスケール入力信号時は全てのサンプルキャップはＶＳＳに接続する。ＶＣＯＭ入力信号時は半分のサンプルキャップはＶＤＤに接続し、残り半分のサンプルキャップはＶＳＳに接続する）。また、フィードバックスイッチ２２ａ（図８では２２ａ−１乃至２２ａ−４の４個で表現している）はＣＭＯＳとする。なお、符号３２，３３は可変抵抗３０の両端子、３４−１乃至３４−７はインバータを示している。
【００４１】
次に、フィードバックスイッチの制御信号のオンタイミングを制御する回路を図９に示す。
図９は、図８に示したＤ／Ａ変換部のフィードバックスイッチの制御信号のオンタイミングを制御する制御回路を説明するための回路構成図である。
図９の可変抵抗３０は、レジスタ等の設定で抵抗値を変えることが出来れば、構成はどんなものでも良い。その一例を図１０に示す。
【００４２】
図１０は、図９に示した制御回路の可変抵抗を説明するための回路構成図である。
図１０の可変抵抗回路は、回路ａ，ｂ，ｃどれか一つのＭＯＳ群がオンするように制御することで、抵抗値を変えることが出来る。なお、図１０において、回路ａ，ｂ，ｃのうち少なくとも２個以上を具えていればよい。
図９の可変抵抗３０の抵抗値を変えることで、ノード３１の立下り時間が変化し、次段インバータの閾値電圧を超える時間が変化する。それにより、フィードバックスイッチのＰＭＯＳのオンタイミングが変化する。
図１１（ａ）乃至（ｇ）は、サンプルフェーズ及びインテグラルフェーズにおけるスイッチタイミングチャート及び出力波形を示す図である。
【００４３】
例えば、図９の可変抵抗３０に図１０の回路を用いたとして、図１０のａのＭＯＳがオンしたとき、図１１（ｂ）のｃａｓｅ１のタイミングでフィードバックＰＭＯＳスイッチがオンすると仮定する。また、図１０のｂのＭＯＳがオンすると、抵抗値はａがオンしたときより小さくなるので、図１１（ｃ）のｃａｓｅ２のタイミングでフィードバックＰＭＯＳスイッチはオンする。また、図１０のｃのＭＯＳがオンしたときは図１１（ｄ）のｃａｓｅ３のタイミングでフィードバックＰＭＯＳスイッチはオンする。
上述したように、図８のＤ／Ａ変換部はＶＤＤまたはＶＳＳの電荷をチャージしているが、フィードバックスイッチのＰＭＯＳのオンタイミングで、ＶＤＤをチャージしているサンプルキャップは、チャージした電荷をインテグラルキャップ（Ｃｉ）２３に転送して出力する。
【００４４】
一方、フィードバックスイッチのＮＭＯＳのオンタイミングで、ＶＳＳをチャージしているサンプルキャップは、チャージした電荷をインテグラルキャップ（Ｃｉ）２３に転送して出力する。
よって、図１１（ｂ）のｃａｓｅ１のタイミングでＰＭＯＳがオンすると、ＶＤＤをチャージしているサンプルキャップと、ＶＳＳをチャージしているサンプルキャップの電荷転送によって、出力信号は、図１１（ｅ）Ｖｏｕｔ（ｃａｓｅ１）のような波形となる。
一方、図１１（ｃ）のｃａｓｅ２のタイミングでＰＭＯＳがオンすると、ＶＤＤをチャージしているサンプルキャップの電荷転送が先に始まり、出力信号は、図１１（ｅ）Ｖｏｕｔ（ｃａｓｅ２）のような波形となる。
また、図１１（ｄ）のｃａｓｅ３のタイミングでＰＭＯＳがオンすると、ＶＳＳをチャージしているサンプルキャップの電荷転送が先に始まり、出力信号は、図１１（ｅ）Ｖｏｕｔ（ｃａｓｅ３）のような波形となる。
【００４５】
次に、出力波形の変化タイミングの制御方法を詳細に説明する。
フィードバックスイッチは、ＣＭＯＳから構成されている。また出力波形の動作点がフィードバックスイッチのソース電圧となる。つまり、プラスフルスケール出力時ではソース電圧がＶＤＤに近いためフィードバックスイッチがオンするタイミングはＰＭＯＳで決まる。よって、ＣＭＯＳスイッチのうちＰＭＯＳのオフ→オンの制御信号を、ＮＭＯＳのそれと比べて早くすると、制御信号がＮＭＯＳ,ＰＭＯＳ同時のときと比べて早くオンする。逆に、ＰＭＯＳのオフ→オンの制御信号を遅くすると制御信号がＮＭＯＳ,ＰＭＯＳ同時のときと比べて遅くオンする。
【００４６】
一方で、マイナスフルスケール出力時はフィードバックスイッチがオンするタイミングはＮＭＯＳで決まるためオンするタイミングに変化はない。
つまり、フィードバックスイッチのＣＭＯＳのうち、ＰＭＯＳのオンタイミングを制御することで任意のｎ次高調波を発生させ、既存のｎ次高調波を抑制することができる。ＰＭＯＳのオフ→オンの制御信号を早くする、または遅くすることで、ｎ次高調波の位相を制御でき、また絶対量は早くする時間量、または遅くする時間量を変えることで制御できる。そして、これを実現する回路はフィードバックスイッチの制御信号を生成する例えば図９のような遅延回路を追加するだけで良い。
【００４７】
なお、図９の可変抵抗３０の抵抗値を変えることで、ノード３１の立下り時間が変化する回路構成にしたが、これに限るものではない。図９において、可変抵抗３０をＰＭＯＳ側に設置することでノード３１の立ち上がり時間が変化する回路構成とし、ＦＢＳＷ＿ＰＭＯＳのパスにあるインバータを１個減らす、または、１個増やす構成にしてもよい。
なお、フィードバックスイッチのＰＭＯＳのオンタイミングを変化させる場合を説明したが、フィードバックスイッチのＮＭＯＳのオンタイミングを変化させてもよい。
その場合は、図９において、ノード３１の立下り時間が変化する回路構成を普通のインバータに置き換えると共に、可変抵抗３０をＰＭＯＳ側に設けた立ち上がり時間が変化する回路をＦＢＳＷ＿ＮＭＯＳのパスにある１個のインバータに代えて設置する。
【００４８】
ＰＭＯＳがオンするタイミングよりも早いタイミングでＮＭＯＳがオンすると、ＶＳＳをチャージしているサンプルキャップの電荷転送が先に始まり、また、ＰＭＯＳがオンするタイミングよりも遅いタイミングでＮＭＯＳがオンすると、ＶＤＤをチャージしているサンプルキャップの電荷転送が先に始まり、それぞれの出力信号は上述したような波形となる。
また、この技術はサンプル＆ホールド回路を含むＡ／Ｄへの展開へも可能である。
【００４９】
図１２は、Ａ／Ｄ変換部を説明するための回路構成図である。
図中符号４０は演算増幅器（ＯＰアンプ）、４１ａは第１のサンプリングスイッチ、４１ｂは第２のサンプリングスイッチ、４２ａは第１のインテグラルスイッチ、４２ｂは第２のインテグラルスイッチ、４３はインテグラルキャップ（Ｃ）、４４はサンプルキャップ（Ｃｃ）を示している。
図１３は、図１２に示したＡ／Ｄ変換部のサンプルフェーズを説明するための回路構成図である。
図１３において、サンプルフェーズ（Ｓａｍｐｌｉｎｇ  Ｐｈａｓｅ）は、第１のサンプリングスイッチ４１ａ及び第２のサンプリングスイッチ４１ｂがオン（ＯＮ）で、第１のインテグラルスイッチ４２ａ及び第２のインテグラルスイッチ４２ｂがオフ（ＯＦＦ）である。このような状態においてサンプルキャップ（Ｃｃ）４４にＶｉｎをチャージする。
【００５０】
また、本発明に係るＡ／Ｄ変換器の制御方法は、デジタル出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能で、任意のｎ次高調波を発生させるステップと、既存のｎ次高調波を有するデジタル出力信号に任意のｎ次高調波を重畳させるステップとを有している。また、任意のｎ次高調波は、既存のｎ次高調波に対して逆位相である。
また、本発明に係るＡ／Ｄ変換器は、デジタル出力信号の既存のｎ次高調波（ｎは２以上の整数）の発生を抑制することが可能であり、入力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換部を備え、このＡ／Ｄ変換部は、任意のｎ次高調波を発生させ、既存のｎ次高調波を有するデジタル出力信号に前記任意のｎ次高調波を重畳させる。また、任意のｎ次高調波は、既存のｎ次高調波に対して逆位相である。
【００５１】
図１４は、図１２に示したＡ／Ｄ変換部のインテグラルフェーズを説明するための回路構成図である。
図１４において、インテグラルフェーズ（Ｉｎｔｅｇｒａｌ  Ｐｈａｓｅ）は、第１のサンプリングスイッチ４１ａ及び第２のサンプリングスイッチ４１ｂがオフ（ＯＦＦ）で、第１のインテグラルスイッチ４２ａ及び第２のインテグラルスイッチ４２ｂがオン（ＯＮ）である。このような状態においてサンプルキャップ（Ｃｃ）４４にチャージした電荷をインテグラルキャップ（Ｃ）４３に転送して出力する。
【００５２】
図１５（ａ）乃至（ｆ）は、図１３及び図１４に示したサンプルフェーズ及びインテグラルフェーズにおけるスイッチタイミングチャート及びサンプルキャップ（Ｃｃ）にチャージされる電荷、及び出力波形を示す図である。
図１５（ａ）は、図１３の第１のサンプリングスイッチ４１ａのスイッチタイミングチャートを示す図である。図１５（ｂ）は、第２のサンプリングスイッチ４１ｂのスイッチタイミングチャートを示す図である。図１５（ｃ）は、第１のインテグラルスイッチ４２ａのスイッチタイミングチャートを示す図である。図１５（ｄ）は、第２のインテグラルスイッチ４２ｂのスイッチタイミングチャートを示す図である。図１５（ｅ）は、サンプルキャップ（Ｃｃ）にチャージされる電荷を示す図である。図１５（ｆ）は、アナログ出力信号を示す図である。
【００５３】
サンプルフェーズのとき、図１５（ａ），（ｂ）のサンプリングスイッチはオン状態、図１５（ｃ），（ｄ）はオフ状態となる（図１３の状態）。また、インテグラルフェーズのとき、図１５（ａ），（ｂ）のサンプリングスイッチはオフ状態、図１５（ｃ），（ｄ）はオン状態となる（図１４の状態）。
インテグラルキャップへ転送される電荷量は、図１５（ａ）の第１のサンプリングスイッチ４１ａがオフするサンプルフェーズの終了タイミングにサンプルキャップにチャージされた電荷量である。
【００５４】
また、第２のサンプリングスイッチ４１ｂがオフする時間（遷移時間）を変えることで、サンプルキャップにチャージされる４１ｂのスイッチングノイズ量を制御できる。つまり、インテグラルキャップへ転送される電荷量を制御が可能となる。
詳細なメカニズムは以下のようになる。
サンプリングフェーズ終了は先にＶＣＭに繋がるＳＷがオフして次にアナログ信号入力部のＣＭＯＳＳＷがオフする。
ここでＶＣＭに繋がるＳＷのチャージインジェクション量が毎回一定だとオフセットにしかならないが、サンプルキャップ側のインピーダンスにＣＭＯＳＳＷが含まれており、アナログ信号の動作点でインピーダンス値が変わる。
その結果、アナログ信号に依存してサンプルキャップ側へのチャージインジェクション量が変化し歪成分となる。
そのチャージインジェクション量をＶＣＭに繋がるＳＷのオフ時間（遷移時間）を調整することで制御する。
【００５５】
図１５（ｅ）の点線は、第２のサンプリングスイッチ４１ｂがオフする時間（遷移時間）を変えることで、サンプルキャップにチャージされる４１ｂのスイッチングノイズ量が増加した様子を示す。
図１５（ｆ）の点線は、スイッチングノイズ量が増加した結果、インテグラルキャップへ転送される電荷量が増え出力電圧Ｖｏｕｔが変化した様子を示す。
その結果、既存のｎ次高調波を含むアナログ信号に任意のｎ次高調波を重畳させることが可能となる。
【００５６】
以上のように、特定の実施形態を参照して本発明を説明したが、これらの説明によって発明を限定することを意図するものではない。本発明の説明を参照することにより、当業者には、開示された実施形態の種々の変形例とともに本発明の他の実施形態も明らかである。従って、特許請求の範囲は、本発明の技術的範囲及び要旨に含まれるこれらの変形例又は実施形態も網羅すると解すべきである。
【符号の説明】
【００５７】
１０  Ｄ／Ａ変換器
１１  Ｄ／Ａ変換部（ＤＡＣ）
１２  制御部
１３  検出部
２０，４０  演算増幅器（ＯＰアンプ）
２１ａ，４１ａ  第１のサンプリングスイッチ
２１ｂ，４１ｂ  第２のサンプリングスイッチ
２２ａ，２２ａ−１乃至２２ａ−４  フィードバックスイッチ（ＦＢＳＷ）
２２ｂ  サミングノードスイッチ（ＳＮＳＷ）
２３  インテグラルキャップ（Ｃｉ）
２４，２４−１乃至２４−４  サンプルキャップ（Ｃｓ）
３０  可変抵抗
３１  ノード
３２，３３  端子
３４−１乃至３４−７  インバータ
４２ａ  第１のインテグラルスイッチ
４２ｂ  第２のインテグラルスイッチ
４３  インテグラルキャップ（Ｃ）
４４  サンプルキャップ（Ｃｃ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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