(57)【特許請求の範囲】
【請求項１】
第１導電型のソース領域と、第１導電型のチャネル領域と、第２導電型のゲート領域と、第２導電型の第１導電性領域と、第１導電型のドリフト領域と、ゲート電極と、を備えるトランジスタの駆動回路であって、
前記第１導電性領域に印加される第１電圧を制御する第１電圧制御回路と、
前記ゲート電極に印加されるパルス波形のゲート電圧を制御するゲート電圧制御回路と、
を備え、
前記チャネル領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
前記ゲート領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
前記ゲート領域は、前記チャネル領域に接しているとともに前記ゲート電極に電気的に接続されており、
前記第１導電性領域は、前記ドリフト領域と前記ゲート領域の間の少なくとも一部に配置されており、前記ドリフト領域の電位及び前記ゲート電極の電位とは異なる電位が印加可能に構成されており、
前記第１電圧制御回路は、前記第１導電性領域との間に形成されている整流機能を有する整流部がオン状態にならない範囲内に前記第１電圧を調整し、
前記第１電圧制御回路は、前記ゲート電圧制御回路から出力される前記ゲート電圧のオンデューティが所定割合よりも大きい場合に、前記第１電圧を前記第１導電性領域に印加することを特徴とする駆動回路。
【請求項２】
第１導電型のソース領域と、第１導電型のチャネル領域と、第２導電型のゲート領域と、第２導電型の第１導電性領域と、第１導電型のドリフト領域と、ゲート電極と、を備えるトランジスタの駆動回路であって、
前記第１導電性領域に印加される第１電圧を制御する第１電圧制御回路と、
前記ゲート電極に印加されるパルス波形のゲート電圧を制御するゲート電圧制御回路と、
を備え、
前記チャネル領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
前記ゲート領域は、前記ドリフト領域と前記ソース領域の間に配置されており、
前記ゲート領域は、前記チャネル領域に接しているとともに前記ゲート電極に電気的に接続されており、
前記第１導電性領域は、前記ドリフト領域と前記ゲート領域の間の少なくとも一部に配置されており、前記ドリフト領域の電位及び前記ゲート電極の電位とは異なる電位が印加可能に構成されており、
前記第１電圧制御回路は、前記第１導電性領域との間に形成されている整流機能を有する整流部がオン状態にならない範囲内に前記第１電圧を調整し、
前記第１電圧制御回路は、前記ゲート電圧のパルス波形と同期した波形を有する第１電圧を出力することを特徴とする駆動回路。
【請求項３】
前記ゲート領域と前記第１導電性領域の間に配置されており、前記ドリフト領域に一部が接するとともに、第１導電型の半導体の第２導電性領域を前記トランジスタはさらに備えており、
前記第２導電性領域の不純物濃度は、前記チャネル領域の不純物濃度よりも濃い請求項１または２記載の駆動回路。
【請求項４】
前記トランジスタの上方から観測したときに、前記チャネル領域と前記ゲート領域は、少なくとも第１方向に沿って繰り返し形成されるストライプ部を有する請求項１〜３の何れか１項に記載の駆動回路。
【請求項５】
前記トランジスタの上方から観測したときに、前記第１導電性領域は、前記第１方向とは異なる第２方向に長手方向を有する形状を含む請求項４に記載の駆動回路。
【請求項６】
前記トランジスタの上方から観測したときに、前記第１導電性領域は、前記第１方向に長手方向を有する形状を含む請求項４に記載の駆動回路。
【請求項７】
前記第１電圧は、前記整流部に対して順方向バイアスの電圧であり、
前記第１電圧は、前記第１導電性領域と前記ドリフト領域との接合部に対して順方向バイアスの電圧である、請求項１〜６の何れか１項に記載の駆動回路。
【請求項８】
前記第１電圧制御回路は、一定電圧の第１電圧を出力する、請求項１に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する技術は、高速スイッチング動作が可能なトランジスタおよび駆動回路に関する。
【背景技術】
【０００２】
特許文献１には、接合型電界効果トランジスタが開示されている。接合型電界効果トランジスタは、一対のゲート領域と、ゲート領域に挟まれたチャネル領域を備えている。ゲート領域およびチャネル領域の下面は、ドリフト領域と接合している。ドリフト領域の下方には、ドレイン領域が配置されている。
【０００３】
なお、従来技術に関連して、特許文献２〜４および非特許文献１〜６が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＷＯ２００７／００４５２８号公報
【特許文献２】特表２００９−５０５３９４号公報
【特許文献３】特表２０１１−５２７８３６号公報
【特許文献４】特開２０１０−１４７４０５号公報
【非特許文献】
【０００５】
【非特許文献１】S. Suzuki et al., J. Appl. Phys. 92, (2002), p.6230-6234
【非特許文献２】S. Harada et al., J. Appl. Phys. 91, (2002), p.1568-1571
【非特許文献３】R. Singh et al., Solid-State Electronics 48, (2004), p.1717-1720
【非特許文献４】R. Singh et al., Microelectronics Reliability 46, (2006), p.713-730
【非特許文献５】A. Takatsuka et al., Materials Science Forum 679-680, (2011), p.662-665
【非特許文献６】A. Ritenour et al., Materials Science Forum 645-648, (2010), p.937-940
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術の縦型の接合型電界効果トランジスタにおいては、帰還容量（ゲート−ドレイン間容量）が大きいため、高速スイッチング動作させることが困難である。
【０００７】
本明細書に記載の技術は、上記の課題を解決する。すなわち本技術は、高速スイッチング動作させることが可能なトランジスタおよび駆動回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本明細書に開示するトランジスタは、第１導電型のソース領域と、第１導電型のチャネル領域と、第２導電型のゲート領域と、第２導電型の第１導電性領域と、第１導電型のドリフト領域と、ゲート電極と、を備えている。チャネル領域は、前記ドリフト領域と前記ソース領域の間に配置されている。前記ゲート領域は、前記チャネル領域に接しているとともに前記ゲート電極に電気的に接続されている。前記第１導電性領域は、前記ドリフト領域と前記ゲート領域の間の少なくとも一部に配置されており、前記ドリフト領域の電位及び前記ゲート電極の電位とは異なる電位が印加可能に構成されている。
【０００９】
上記したトランジスタでは、第１導電性領域を備えることにより、ドリフト領域側から見たときのゲート領域の一部を第１導電性領域によって遮蔽することができる。よって、ゲート領域とドリフト領域との間に形成されるコンデンサの面積を、第１導電性領域を備えない場合に比して、実効的に小さくすることができるため、帰還容量を減少させることができる。従って、トランジスタのスイッチング速度を高めることや、スイッチング損失を低減することが可能となる。
【００１０】
また、第１導電性領域が第２導電型の半導体であるため、ＰＮ接合によって、第１導電性領域とドリフト領域との間に整流作用を持たせることができる。よって、第１導電性領域とドリフト領域との間にリーク電流が発生してしまうことを防止することができる。
【００１１】
また、ゲート領域の下面の位置に比して、第１導電性領域の下面の位置の方がよりドリフト領域側に位置する。これにより、トランジスタがオフ状態でトランジスタに高い電圧が印加された際に電界集中が生じる部分を、ゲート領域の下面ではなく、第１導電性領域の下面にすることができる。そのため、アバランシェ破壊の発生部分が第１導電性領域とドリフト領域の間となるため、従来構造で問題となるアバランシェ破壊時にゲート領域に大電流が流れてしまう事態を回避することが可能となる。
【発明の効果】
【００１２】
本明細書に開示する技術によると、スイッチング速度を高めることが可能なトランジスタおよび駆動回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の接合型電界効果トランジスタの斜視図を示す。
【図２】図１の接合型電界効果トランジスタをｙ方向から見た平面図を示す。
【図３】図２の接合型電界効果トランジスタにおける、III−III線での断面図（チャネル領域を含まない断面図）を示す。
【図４】図２の接合型電界効果トランジスタにおける、IV−IV線での断面図（チャネル領域を含む断面図）を示す。
【図５】従来型の接合型電界効果トランジスタの斜視図を示す。
【図６】実施例１の接合型電界効果トランジスタの製造方法を示す。
【図７】実施例１の接合型電界効果トランジスタの製造方法を示す。
【図８】実施例１の接合型電界効果トランジスタの製造方法を示す。
【図９】実施例１の接合型電界効果トランジスタの製造方法を示す。
【図１０】実施例１の接合型電界効果トランジスタの製造方法を示す。
【図１１】実施例１の接合型電界効果トランジスタの製造方法を示す。
【図１２】実施例２の接合型電界効果トランジスタの斜視図を示す。
【図１３】実施例３の接合型電界効果トランジスタの斜視図を示す。
【図１４】実施例４の接合型電界効果トランジスタの斜視図を示す。
【図１５】実施例１の接合型電界効果トランジスタの変形例を示す。
【図１６】実施例５の回路図を示す。
【図１７】実施例５のゲート電圧および遮蔽電圧の波形図を示す。
【図１８】図２の接合型電界効果トランジスタにおける、IV−IV線での断面図（チャネル領域を含む断面図）を示す。
【図１９】図２の接合型電界効果トランジスタにおける、IV−IV線での断面図（チャネル領域を含む断面図）を示す。
【図２０】実施例６のゲート電圧および遮蔽電圧の波形図を示す。
【発明を実施するための形態】
【００１４】
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１５】
（特徴１）ソース領域と第１導電性領域とが電気的に接続されていることが好ましい。これにより、第１導電性領域に接続するための専用の電源を備える必要がないため、回路構成を簡略化することができる。
【００１６】
（特徴２）前記ゲート領域と前記第１導電性領域の間に配置されており、前記ドリフト領域に一部が接するとともに、第１導電型の半導体の第２導電性領域をさらに備えていることが好ましい。前記第２導電性領域の不純物濃度は、前記チャネル領域の不純物濃度よりも濃いことが好ましい。これにより、比較的低抵抗な第２導電性領域を通って第１導電性領域を迂回する電流経路を形成することができるため、オン抵抗の増大を抑制することが可能となる。
【００１７】
（特徴３）トランジスタの上方から観測したときに、チャネル領域とゲート領域は、少なくとも第１方向に沿って繰り返し形成されるストライプ部を有することが好ましい。これにより、平行ストライプ状の実効的な単位電極部分を並列に接続させた構造を形成することができる。よって、単位面積辺りのチャネル密度を多くすることができるため、導通時のオン抵抗の低減を図ることができる。
【００１８】
（特徴４）トランジスタの上方から観測したときに、第１導電性領域は、第１方向とは異なる第２方向に長手方向を有する形状を含むことが好ましい。トランジスタの製造時に、ゲート領域と第１導電性領域との相対位置がずれてしまった場合を考える。この場合、トランジスタの上方から観測したときの、第１導電性領域と重複していないチャネル領域の面積は、（第１導電性領域とゲート領域とが平行に配置されている場合に比して、）第１導電性領域とゲート領域とが交差して配置されている場合の方が変化しにくい。そして、第１導電性領域は電流経路を遮蔽するため、第１導電性領域と重複しているチャネル領域は、第１導電性領域と重複していないチャネル領域に比して、電流が流れにくい特性を有する。以上より、製造プロセスばらつきがトランジスタの素子特性（オン抵抗）へ与える影響を、小さくすることができる。
【００１９】
（特徴５）トランジスタの上方から観測したときに、第１導電性領域は、第１方向に長手方向を有する形状を含むが好ましい。第１導電性領域とゲート領域が平行に配置されることで、第１導電性領域がチャネル領域の下方側を横切る面積を縮小させることができる。下方側に第１導電性領域が配置されているチャネル領域の面積を小さくするほど、電流経路を広くすることができるため、トランジスタのオン抵抗の上昇を抑制することができる。
【００２０】
（特徴６）半導体材料はＳｉ、ＳｉＣ、ＧａＮ、ＡｌＮ、ダイヤモンドである。
【００２１】
（特徴７）電力変換装置は、本明細書に記載のトランジスタを含んでいる。これにより、電力変換装置の変換効率を高めることができる。
【００２２】
（特徴８）トランジスタを駆動するための駆動回路は、第１導電性領域に印加される第１電圧を制御する第１電圧制御回路を備えていることが好ましい。第１電圧は、前記第１導電性領域との間に形成されている整流機能を有する整流部がオン状態にならない範囲内に調整されることが好ましい。上記した駆動回路では、第１電圧によって第１導電性領域からドリフト領域へ拡がる空乏層を縮めることができる。これにより、電流経路の幅を広げることができるため、トランジスタのオン抵抗を低減することができる。また、整流部がオン状態にならないように調整されるため、第１電圧制御回路の消費電力を抑えることができる。
【００２３】
（特徴９）第１電圧は、整流部に対して順方向バイアスの電圧であることが好ましい。第１電圧は、第１導電性領域とドリフト領域との接合部に対して順方向バイアスの電圧であることが好ましい。上記した駆動回路では、第１電圧制御回路によって、第１導電性領域へ順バイアスの第１電圧を印加することにより、第１導電性領域からドリフト領域へ拡がる空乏層を縮めることができる。これにより、電流経路の幅を広げることができるため、トランジスタのオン抵抗を低減することができる。
【００２４】
（特徴１０）ゲート電圧制御回路が出力するゲート電圧はパルス波形の電圧であることが好ましい。第１電圧制御回路は、ゲート電圧制御回路から出力されるゲート電圧のオンデューティが所定割合よりも大きい場合に、第１電圧を第１導電性領域に印加することが好ましい。ゲート電圧のオンデューティが所定割合よりも大きい場合には、トランジスタの定常損失が無視できないほど大きくなる場合がある。よって第１電圧を印加することでトランジスタのオン抵抗を低下させ、定常損失を低減させることができる。
【００２５】
（特徴１１）ゲート電圧制御回路が出力するゲート電圧はパルス波形の電圧であることが好ましい。第１電圧制御回路は、ゲート電圧のパルス波形と同期した波形を有する第１電圧を出力することが好ましい。これにより、トランジスタがオンするタイミングに合わせて、第１導電性領域から拡がる空乏層を縮めることができる。よって、トランジスタのオン抵抗を低減することができる。また、トランジスタがオフするタイミングに合わせて、第１電圧を低下させることができる。よって、第１電圧制御回路の省電力化を図ることが可能となる。
【００２６】
（特徴１２）第１電圧制御回路は、一定電圧の第１電圧を出力することが好ましい。これにより、簡易な制御で、トランジスタのオン抵抗を低減することができる。
【実施例１】
【００２７】
＜接合型電界効果トランジスタ１の構造＞
図１〜図４に示す様に、接合型電界効果トランジスタ１は、ドレイン電極１０と、ドレイン電極１０の上面に配置されているｎ型のドレイン領域１１と、ドレイン領域１１の上面に配置されているｎ型のドリフト領域１２と、ドリフト領域１２の上面の一部に配置されているｐ型の遮蔽領域１３と、遮蔽領域１３が配置されていないドリフト領域１２の上面および遮蔽領域１３の上面に配置されているゲート部３０と、ソース領域１８の上面に配置されているソース電極１９と、ゲート領域１５の上面の一部に配置されているゲート電極２１と、遮蔽領域１３の上面の一部に配置されている遮蔽電極２０と、を備えている。
【００２８】
ゲート部３０とは、チャネル領域１６を備えている部位である。ゲート部３０は、ドリフト領域１２の上面および遮蔽領域１３の上面に配置されているｎ型の電流分散層１４と、電流分散層１４の上方にｎ型エピタキシャル層２２を介して配置されている複数のｐ型のゲート領域１５と、ゲート領域１５間に位置しているｎ型のチャネル領域１６と、チャネル領域１６の上面およびゲート領域１５の上面に配置されているｎ型エピタキシャル層１７と、ｎ型エピタキシャル層１７の上面に配置されているｎ＋型のソース領域１８と、を備えている。図１〜図４に示す構成要素のうち、ドレイン電極１０、ソース電極１９、遮蔽電極２０、ゲート電極２１以外の構成要素は、全て炭化珪素（ＳｉＣ）の半導体層で構成されている。
【００２９】
ドレイン領域１１は、ドレイン半導体部として機能する。ドレイン領域１１のドナー濃度は、ドレイン半導体部として機能する程度に高濃度とされており、例えば、５×１０１８ｃｍ−３程度とされていてもよい。またドレイン領域１１の厚みは、例えば、３５０マイクロメートル程度にされていてもよい。
【００３０】
ドリフト領域１２は、ｎ型のＳｉＣのエピタキシャル層である。ドリフト領域１２は、ドレイン電極１０に電気的に接続されている。接合型電界効果トランジスタ１が、例えば耐圧が１５００Ｖ程度のデバイスである場合には、ドリフト領域１２の膜厚は１０マイクロメートル程度にされており、ドナー濃度は８×１０１５ｃｍ−３程度にされていてもよい。
【００３１】
遮蔽領域１３は、ドリフト領域１２上に形成される。遮蔽領域１３は、図１および図３に示すように、接合型電界効果トランジスタ１の上方（図１のｚ方向）から観測したときに、幅Ｗ１の矩形形状の領域がｙ方向に沿って繰り返し形成されるストライプ部を備えている。矩形形状の領域の各々は、図１のｘ方向に長手方向を有する形状である。複数の矩形形状の領域の各々は、ｙ方向に間隔ＳＳ１分だけ離れている。複数の矩形形状の領域は、端部（図１の左側）で互いに一体となっている。矩形形状の領域が一体となっている領域の上面には、遮蔽電極２０が配置されている。遮蔽電極２０を備えることにより、ドレイン電極１０に印加される電位およびゲート電極２１に印加される電位とは異なる電位を、遮蔽領域１３に印加することが可能とされている。また遮蔽領域１３は、図３に示すように、高さＨ１を有している。遮蔽領域１３は、例えば、幅Ｗ１が１マイクロメートル、高さＨ１が０．５マイクロメートル、間隔ＳＳ１が１．５マイクロメートルであってもよい。また遮蔽領域１３のアクセプタ濃度は、１×１０１８ｃｍ−３程度であってもよい。
【００３２】
電流分散層１４は、ｎ型のＳｉＣのエピタキシャル層である。電流分散層１４のドナー濃度は、ドリフト領域１２のドナー濃度、チャネル領域１６のドナー濃度、ｎ型エピタキシャル層１７および２２のドナー濃度より高くされており、例えば、約１×１０１７ｃｍ−３程度であってもよい。また電流分散層１４の膜厚は、例えば０．５マイクロメートル程度であってもよい。
【００３３】
ゲート領域１５は、ｐ型のＳｉＣ半導体領域である。ゲート領域１５は、図１および図２に示すように、接合型電界効果トランジスタ１の上方（図１のｚ方向）から観測したときに、幅Ｗ２の矩形形状の領域がｘ方向に沿って繰り返し形成されるストライプ部を備えている。矩形形状の領域の各々は、図１のｙ方向に長手方向を有する形状である。複数の矩形形状の領域の各々は、ｘ方向に幅Ｗ３分だけ離れている。複数の矩形形状の領域は、端部（図１、ｙ方向の正方向側）で互いに一体となっている。矩形形状の領域が一体となっている領域の上面には、ゲート電極２１が配置されている。またゲート領域１５は、図２に示すように、高さＨ２を有している。ゲート領域１５は、例えば、幅Ｗ２が０．７マイクロメートル、高さＨ２が０．６マイクロメートル、幅Ｗ３が０．８マイクロメートルであってもよい。またゲート領域１５のアクセプタ濃度は、ノーマリーオフ動作を実現できる程度の濃度であればよく、例えば６×１０１９ｃｍ−３程度であってもよい。
【００３４】
ｎ型エピタキシャル層２２、チャネル領域１６、ｎ型エピタキシャル層１７は、ドナー濃度が同一の、ｎ型のＳｉＣエピタキシャル層である。本明細書では、ｎ型エピタキシャル層のうちゲート領域１５に挟まれた領域を、チャネル領域１６と定義している。また本明細書では、ｎ型エピタキシャル層のうち、ゲート領域１５およびチャネル領域１６によって上下に分割された層を、それぞれｎ型エピタキシャル層１７およびｎ型エピタキシャル層２２と定義している。ｎ型エピタキシャル層１７は、図２に示すように、高さＨ３を有している。例えば高さＨ３は、１．３マイクロメートルであってもよい。また、ｎ型エピタキシャル層２２、チャネル領域１６、ｎ型エピタキシャル層１７のドナー濃度は、例えば３×１０１６ｃｍ−３程度であってもよい。
【００３５】
接合型電界効果トランジスタ１は、一般的にノーマリーオフ特性を有することが望ましい。駆動回路等が壊れた場合に電流が流れなくなるため、安全性の観点から好ましいためである。ノーマリーオフ特性は、主に、チャネル領域１６のドナー濃度、チャネル領域１６の幅Ｗ３、ゲート領域１５のアクセプタ濃度、の３つのパラメータの関係できまる。よって、接合型電界効果トランジスタ１がノーマリーオフ特性を有するように、これらのパラメータを適宜に設定すればよい。なお、オン抵抗を下げる観点から、チャネル領域１６のドナー濃度は高いほうが好ましい。
【００３６】
ソース領域１８は、高濃度のｎ型のＳｉＣ半導体領域である。ソース領域１８は、図２に示すように、高さＨ４を有している。ソース領域１８により、ソース電極１９は、良好なオーミック接触を実現することができる。ソース領域１８は、例えば、高さＨ４が０．２マイクロメートルであってよく、ドナー濃度が１×１０２０ｃｍ−３程度であってもよい。
【００３７】
図１に示すように、ドレイン電極１０はドレイン端子Ｄに接続されており、ソース電極１９はソース端子Ｓに接続されており、遮蔽電極２０は遮蔽電極端子Ｓｃｒに接続されており、ゲート電極２１はゲート端子Ｇに接続されている。また、ソース端子Ｓと遮蔽電極端子Ｓｃｒとが接続されている。ソース電極１９と遮蔽電極２０とが電気的に接続されているため、遮蔽領域１３の電位を、ソース電極１９の電位と同等にすることができる。
【００３８】
また図１に示すように、接合型電界効果トランジスタ１は、接合型電界効果トランジスタ１の上方（ソース電極１９側）から観測したときに、遮蔽領域１３の幅Ｗ１の矩形形状の領域はｘ方向に延びており、ゲート領域１５の幅Ｗ２の矩形形状の領域はｙ方向に延びている。よって遮蔽領域１３の矩形形状の領域と、ゲート領域１５の矩形形状の領域とは直交しており、幾何学的にねじれの位置関係を有している。
【００３９】
＜接合型電界効果トランジスタ１の動作＞
実施例１に係る接合型電界効果トランジスタ１の動作を説明する。接合型電界効果トランジスタ１は、ノーマリーオフ型のデバイスである。すなわち、ゲート電極２１に電圧を印加しない状態（ゲート電圧Ｖｇ＝０Ｖ）にすることにより、チャネル領域１６の両側に位置するゲート領域１５の各々からチャネル領域１６内に空乏層が伸延し、チャネル領域１６内で空乏層が接合し、チャネル領域１６全域が空乏層で占められる。これにより、電流経路が遮断されるため、ドレイン電極１０とソース電極１９との間を流れる電流をオフすることができる。このときのドレイン−ソース間電圧の耐圧は、例えば１５００Ｖ程度の耐圧とすることができる。
【００４０】
ゲート電圧Ｖｇを、０Ｖから除々に上昇させていくと、チャネル領域１６全域を占めていた空乏層が徐々にゲート領域１５に向かって縮小していく。ソース電極１９−ドレイン電極１０間へ電圧が印加されている場合には、チャネル領域１６に電流経路が形成され、ドレイン電極１０とソース電極１９との間に電流を流すことができる（オン状態）。例えば、約＋１．８Ｖ程度のゲート電圧Ｖｇで、接合型電界効果トランジスタ１をオン状態へ移行させることができる。
【００４１】
なお接合型電界効果トランジスタ１では、電流分散層１４のドナー濃度はチャネル領域１６のドナー濃度よりも高くされており、チャネル領域１６よりも空乏層が広がりにくくされている。よって、オフ状態（ゲート電圧Ｖｇ＝０Ｖ）の場合においても、ゲート領域１５および遮蔽領域１３の各々から伸びてきた空乏層によって、電流分散層１４の全域が占められることがない。すなわち、電流分散層１４は電流経路を遮断する機能を有していない。接合型電界効果トランジスタ１のオン状態／オフ状態を制御しているのは、チャネル領域１６である。
【００４２】
＜従来技術の課題＞
従来技術の課題について詳説する。接合型電界効果トランジスタ（ＪＦＥＴ）は、ゲート／チャネル領域間にｐｎ接合を形成し、チャネル側の空乏層を伸縮させオン／オフを行う素子である。チャネルは半導体バルク中に形成されるため、高いチャネル移動度が容易に実現できる。また、ゲート酸化膜を用いない構造であるため、信頼性の問題は存在しない。縦型のＪＦＥＴの一般的なデバイス構造では、オン抵抗と耐圧のトレードオフを改善するため、素子の単位構造の微細化を行い、単位面積辺りのチャネル密度を多くすることで、導通時のオン抵抗の低減を図ってきた。そのため従来のＶＪＦＥＴでは、ゲート領域の占める割合が大きいこと、ドレイン／ゲート間の容量性の結合が強いことにより、帰還容量Ｃｇｄが大きい状態であった。
【００４３】
ＶＪＦＥＴは安全性の観点から、駆動回路等が壊れた場合に電流が流れないことが望ましい。すなわち、一般的にノーマリーオフ型が望まれる。ＶＪＦＥＴでは、ゲート／ソース間にｐｎダイオードが形成される。例えば、基材として４Ｈ−ＳｉＣを用いた場合、そのｐｎダイオードは順方向に約２．５Ｖの電圧を印加するとオンする。よって、デバイスをオンさせるためにゲートへ印加できる電圧は、約２．５Ｖ以下に制限されることになる。従って、４Ｈ−ＳｉＣを用いたノーマリーオフ型ＶＪＦＥＴのしきい値電圧は、一般的に約１Ｖ〜２Ｖ程度に設計される。 
【００４４】
以上説明したように、帰還容量Ｃｇｄが大きいことと、しきい値電圧とゲートへ印加できる電圧との差が小さいことから、従来のノーマリーオフ型のＶＪＦＥＴは、スイッチング動作時（特にオン状態へ遷移する時）における入力容量への充電時間が長く、スイッチングの高速化が困難であった。スイッチングを高速化するために、ゲート入力部にスピードアップキャパシタを挿入してスイッチング速度の向上を図る手法や、ゲート／ソース間のｐｎダイオードがオンしない程度の短い期間だけゲートに高い電圧を印加して入力容量の充電時間を短縮する手法などの各種の手法も存在するが、いずれの手法も高速化のための回路が別途必要であった。
【００４５】
＜実施例１の効果＞
実施例１に係る接合型電界効果トランジスタ１の効果を説明する。接合型電界効果トランジスタ１では、遮蔽領域１３によって、ドレイン電極１０側から見たときのゲート領域１５の一部をドリフト領域１２から遮蔽することができる。これにより、遮蔽領域１３を備えない場合に比して、ゲート領域１５とドリフト領域１２との結合を弱めることができる。よって、ゲート領域１５とドリフト領域１２との間に形成されるコンデンサの面積を、遮蔽領域１３を備えない場合に比して、実効的に小さくすることができるため、帰還容量Ｃｇｄを減少させることができる。従って、高速化のための回路を別途備えることなく、接合型電界効果トランジスタ１のスイッチング速度を高めることができる。
【００４６】
また、ソース電極１９と遮蔽電極２０とが電気的に接続されている。これにより、遮蔽領域１３の電位をソース電極１９の電位と同等にすることができる。よって、ゲート領域１５とドリフト領域１２との結合をより効果的に弱めることができるため、帰還容量Ｃｇｄを減少させることができる。
【００４７】
図５に、遮蔽領域１３を備えていない、従来型の接合型電界効果トランジスタ１００を示す。接合型電界効果トランジスタ１００（図５）が備えている、ドレイン電極１１０〜ゲート電極１２１の各構成要素は、接合型電界効果トランジスタ１（図１）が備えている、ドレイン電極１０〜ゲート電極２１の各構成要素に対応している。従来の接合型電界効果トランジスタ１００では、オフ状態の時にドレイン電極１１０に高電圧が印加されると、ゲート領域１１５の下面（図５、領域Ｒ２１）で電界集中が発生しアバランシェ破壊する。破壊時に発生する電流は、ドレイン電極１１０とゲート電極１２１との間を流れるため、ゲート駆動回路を保護するために、ゲート駆動回路の出力部に保護回路等を設ける必要がある。一方、実施例１に係る接合型電界効果トランジスタ１では、遮蔽領域１３の下面は、ゲート領域１５の下面よりもドレイン電極１０に近い位置に存在している。そのため、接合型電界効果トランジスタ１がオフ状態の時にドレイン電極１０に高電圧が印加されると、遮蔽領域１３の下面で電界集中が発生しアバランシェ破壊する。破壊時に発生する電流は、ドレイン電極１０と遮蔽電極２０との間を流れるため、破壊時の電流がゲート駆動回路に流れることが回避でき、ゲート駆動回路の出力部に特別な保護回路を設ける必要を無くすことができる。
【００４８】
遮蔽領域１３は、ｐ型の半導体領域とされている。これにより、ＰＮ接合によって、遮蔽領域１３とドリフト領域１２との間に整流作用を持たせることができる。よって、ドレイン電極１０からドリフト領域１２および遮蔽領域１３を介して遮蔽電極２０へ、リーク電流が流れてしまうことを防止することができる。
【００４９】
電流分散層１４を備えることの効果を説明する。遮蔽領域１３は、ドレイン電極１０とソース電極１９の間に流れる電流を遮蔽する。すると、下方側に遮蔽領域１３が配置されていないチャネル領域１６（図４、領域Ｒ１）に比して、下方側に遮蔽領域１３が配置されているチャネル領域１６（図４、領域Ｒ２）の方が、電流経路が狭くなるためオン抵抗が大きくなる。そこで電流分散層１４を備えることにより、電流分散層１４を通って遮蔽領域１３を迂回する電流経路（図４、矢印Ｙ１）を形成することができるため、オン抵抗の増大を抑制することが可能となる。また電流分散層１４によって、ゲート領域１５と遮蔽領域１３の間のパンチスルーを防ぐことが可能となる。
【００５０】
遮蔽領域１３の矩形形状の領域とゲート領域１５の矩形形状の領域とが、交差するように配置されていることの効果を説明する。接合型電界効果トランジスタ１の製造時に、ゲート領域１５と遮蔽領域１３との相対位置がずれてしまった場合を考える。この場合、接合型電界効果トランジスタ１の上方から観測したときの、遮蔽領域１３と重複していないチャネル領域１６の面積の変化量は、遮蔽領域１３の矩形形状の領域とゲート領域１５の矩形形状の領域とが平行に配置されている場合に比して、交差するように配置されている場合の方が、小さくすることができる。遮蔽領域１３と重複していないチャネル領域１６は、遮蔽領域１３と重複しているチャネル領域１６に比してオン抵抗が低くなりやすい特性を有しているため、遮蔽領域１３と重複していないチャネル領域１６の面積の変動を抑えることによって、接合型電界効果トランジスタ１の素子特性（オン抵抗）の変動を抑制することができる。
【００５１】
＜接合型電界効果トランジスタ１の製造方法＞
接合型電界効果トランジスタ１の製造方法を、図６〜図１１を用いて説明する。図６、図８、図１０は、図２と同一断面における断面図である。図７、図９、図１１は、図３と同一断面における断面図である。ステップＳ１において、炭化珪素（ＳｉＣ）のｎ型半導体基板であるドレイン領域１１上に、ｎ型半導体領域からなるドリフト領域１２を成長させる。このとき、ドレイン領域１１の表面の結晶学的な面方位は、ドレイン領域１１上に均一にドリフト領域１２が成長する条件であれば良い。例えば、ドレイン領域１１表面の面方位は、シリコン面、カーボン面、または（１１−２０）面であってもよい。またオフ角は、８度、４度、または０度であってもよい。
【００５２】
ステップＳ２において、ドリフト領域１２の上面に酸化シリコン膜を堆積させ、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によって遮蔽領域１３を形成する。イオン注入法によるイオン種は、アルミニウムもしくはボロンを用いても良い。またドープ濃度は、１×１０１８ｃｍ−３程度であってもよい。またＳｉＣの場合には、活性化アニールによる結晶ダメージ回復が困難なため、イオン注入時のＳｉＣ結晶のアモルファス化を避ける必要がある。よって、例えば５００℃程度の基板温度を用いて、イオン注入を行うとしてもよい。イオン注入後、マスクとして用いた酸化シリコン膜を除去する。これにより、図６および図７に示す構造体が形成される。
【００５３】
ステップＳ３において、ドリフト領域１２および遮蔽領域１３の上面に、ｎ型半導体領域である電流分散層１４をエピタキシャル成長させる。ステップＳ４において、ｎ型エピタキシャル層を、電流分散層１４に連続して成長させる。ステップＳ５において、ｎ型エピタキシャル層の上面に酸化シリコン膜を堆積させ、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってゲート領域１５を形成する。ゲート領域１５によって、ｎ型エピタキシャル層２２とチャネル領域１６とｎ型エピタキシャル層１７が区分される。イオン注入法によるイオン種には、アルミニウムもしくはボロンを用いてもよい。またドープ濃度は、６×１０１９ｃｍ−３程度であってもよい。ゲート領域１５は、ｎ型エピタキシャル層の上面よりも深い位置に形成する必要があるため、イオン種としてアルミニウムを用いたイオン注入では、最高で９００ｋｅＶ程度のエネルギーを用いた多段注入を行ってもよい。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。これにより、図８および図９に示す構造体が形成される。
【００５４】
ステップＳ６において、ｎ型エピタキシャル層１７の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってソース領域１８を形成する。イオン注入法によるイオン種は、窒素もしくはリンを用いてもよい。またドープ濃度は、１×１０２０ｃｍ−３程度であってもよい。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
【００５５】
ステップＳ７において、フォトリソグラフィ技術およびドライエッチング技術を使用して、ｎ型エピタキシャル層１７およびソース領域１８の一部（図１１の領域Ｒ１１）を、エッチングにより除去する。深さ方向のエッチング量は、ソース領域１８およびｎ型エピタキシャル層１７の膜厚の和と同等とされる。これにより、ゲート領域１５の一部を表面に露出させることができるため、ゲート領域１５に電気的な接続を行うことが可能となる。エッチング後に、マスクとして用いたレジストマスクを除去する。
【００５６】
ステップＳ８において、フォトリソグラフィ技術およびドライエッチング技術を再度使用して、ソース領域１８、ｎ型エピタキシャル層１７および電流分散層１４の一部（図１０の領域Ｒ１２）を、エッチングにより除去する。深さ方向のエッチング量は、ソース領域１８、ｎ型エピタキシャル層１７および電流分散層１４の膜厚の和と同等とされる。これにより、遮蔽領域１３の一部を表面に露出させることができるため、遮蔽領域１３に電気的な接続を行うことが可能となる。エッチング後に、マスクとして用いたレジストマスクを除去する。これにより、図１０および図１１に示す構造体が形成される。
【００５７】
ステップＳ９において、図１０および図１１に示す構造体の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、露出しているゲート領域１５および遮蔽領域１３の一部の領域（後にゲート電極２１および遮蔽電極２０を形成する領域）に、ｐ＋半導体領域（図示なし）をイオン注入法によって形成する。ｐ＋半導体領域は、良好なオーミック接触を実現するための領域である。イオン注入法によるイオン種には、アルミニウムもしくはボロンを用いてもよい。またドープ濃度は、１×１０２０ｃｍ−３程度であってもよい。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
【００５８】
ステップＳ１０において、構造体の上面にカーボンキャップ層を形成した後、高温（例えば１６００℃程度）で活性化アニールを施す。カーボンキャップ層には、レジストを塗布し炭化処理したものや、カーボンをＥＣＲスパッタ等で堆積したものを使用してもよい。カーボンキャップ層により、活性化アニール時でのＳｉＣ表面のＳｉ抜けを抑制することができ、表面荒れを防ぐことができる。活性化アニール処理後、酸素プラズマや酸素雰囲気での熱処理によって、カーボンキャップを除去する。
【００５９】
ステップＳ１１において、構造体の上面に、酸化シリコン膜等を用いた層間絶縁層を形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ソース領域１８の上部と、ステップＳ９で形成したｐ＋半導体領域の上部に、層間絶縁膜の開口部を形成する。次に、層間絶縁層の上面およびドレイン領域１１の裏面に、ニッケル（Ｎｉ）を堆積する。熱処理（例えば１０００℃程度）を実行することで、開口部およびドレイン領域１１の裏面に、ニッケルシリサイドのオーミック電極を形成する。そして、未反応のニッケルを除去する。
【００６０】
ステップＳ１２において、金属堆積法とフォトリソグラフィ技術を用いて、ソース電極１９、遮蔽電極２０、ゲート電極２１、ドレイン電極１０のそれぞれのアルミニウム電極を形成する。なおドレイン電極１０は、たとえばチタン（Ｔｉ）とニッケル（Ｎｉ）と金（Ａｕ）などの積層膜を堆積したものを利用してもよい。これにより、図２および図３に示す接合型電界効果トランジスタ１が完成する。
【実施例２】
【００６１】
＜接合型電界効果トランジスタ１ａの構造＞
実施例２における縦型の接合型電界効果トランジスタ１ａ（ＶＪＦＥＴ）（図１２）の、実施例１における接合型電界効果トランジスタ１（図１）との相違点は、ｎ型エピタキシャル層１７が存在しない点、複数のチャネル領域１６の各々の上面にソース電極１９ａが形成されている点である。
【００６２】
接合型電界効果トランジスタ１ａは、チャネル領域１６の各々の上面の一部に形成されているソース領域１８ａと、ソース領域１８ａの上面およびチャネル領域１６の上面に配置されている複数のソース電極１９ａを備える。複数のソース電極１９ａおよび遮蔽電極２０は、ソース端子Ｓに共通に接続されている。なお、実施例２の接合型電界効果トランジスタ１ａ（図１２）のその他の構成要素であって、実施例１の接合型電界効果トランジスタ１（図１）と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例２に係る接合型電界効果トランジスタ１ａの動作は、実施例１に係る接合型電界効果トランジスタ１の動作と同様であるため、説明を省略する。
【００６３】
実施例１に係る接合型電界効果トランジスタ１（図１）では、ゲート領域１５がｎ型エピタキシャル層１７に埋め込まれている構造を有している。一方、実施例２に係る接合型電界効果トランジスタ１ａ（図１２）では、ゲート領域１５がｎ型エピタキシャル層に埋め込まれておらず、ゲート領域１５の上面が全て露出している構造を有している。これにより、イオン注入法を用いてゲート領域１５を形成する際に、実施例１と比較して、イオン注入の入射エネルギーを低くすることができるという利点を有する。
【００６４】
＜接合型電界効果トランジスタ１ａの製造方法＞
接合型電界効果トランジスタ１ａの製造方法を説明する。ステップＳ１ａからステップＳ３ａまでの工程は、実施例１におけるステップＳ１からステップＳ３までの工程と同様であるため、説明を省略する。ステップＳ４ａにおいて、ｎ型エピタキシャル層を、電流分散層１４に連続して成長させる。ｎ型エピタキシャル層の厚さは、ゲート領域１５の高さと同程度の厚さとする。
【００６５】
ステップＳ５ａにおいて、ｎ型エピタキシャル層の上面に酸化シリコン膜を堆積させ、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってゲート領域１５を形成する。ゲート領域１５は、ｎ型エピタキシャル層の上面から深い位置に形成する必要がないため、実施例１の場合に比して、イオン注入の入射エネルギーを低くすることができる。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
【００６６】
ステップＳ６ａにおいて、ゲート領域１５およびチャネル領域１６の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によって、複数のチャネル領域１６の各々の上面にソース領域１８ａを形成する。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。ステップＳ７ａにおいて、フォトリソグラフィ技術およびドライエッチング技術を使用して、ｎ型エピタキシャル層の一部を、エッチングにより除去する。深さ方向のエッチング量は、ゲート領域１５の高さおよび電流分散層１４の膜厚の和と同等とされる。これにより、遮蔽領域１３の一部を表面に露出させることができる。なお、実施例１のステップＳ７（ｎ型エピタキシャル層１７の一部を除去し、ゲート領域１５の一部を表面に露出させる工程）は、省略することができる。以降の工程は、実施例１におけるステップＳ９以降の工程と同様であるため、説明を省略する。
【実施例３】
【００６７】
実施例３における縦型の接合型電界効果トランジスタ１ｂ（ＶＪＦＥＴ）（図１３）の、実施例１における接合型電界効果トランジスタ１（図１）との相違点は、ゲート領域１５ｂが、トレンチ２３の側壁及び底面に形成されている点である。
【００６８】
接合型電界効果トランジスタ１ｂは、ｙ方向に延びている複数のトレンチ２３を備えている。トレンチ２３は、上方（図１３のｚ方向）から観測したときに、矩形形状の開口部を有している。トレンチ２３の断面は、矩形形状である。トレンチ２３の側壁及び底面に、ゲート領域１５ｂが形成されている。あるトレンチ２３の側壁に形成されているゲート領域１５ｂと、そのトレンチに隣接するトレンチ２３の側壁に形成されているゲート領域１５ｂとの間には、チャネル領域１６ｂが配置されている。チャネル領域１６ｂの上面、およびチャネル領域１６ｂを挟んで両側に配置されているゲート領域１５ｂの上面には、ソース領域１８ｂが配置されている。ソース領域１８ｂの上面には、ソース電極１９ｂが配置されている。複数のソース電極１９ｂおよび遮蔽電極２０は、ソース端子Ｓに共通に接続されている。なお、実施例３の接合型電界効果トランジスタ１ｂ（図１３）のその他の構成要素であって、実施例１の接合型電界効果トランジスタ１（図１）と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例３に係る接合型電界効果トランジスタ１ｂの動作は、実施例１に係る接合型電界効果トランジスタ１の動作と同様であるため、説明を省略する。
【００６９】
実施例１に係る接合型電界効果トランジスタ１（図１）や、実施例２に係る接合型電界効果トランジスタ１ａ（図１２）では、ＶＪＦＥＴのチャネル長（ゲート領域１５の垂直方向の高さ）は、イオン注入の深さによって決まる。よって、チャネル長を長くしたい場合には、高エネルギーのイオン注入が必要となる。一方、実施例３に係る接合型電界効果トランジスタ１ｂ（図１３）では、ＶＪＦＥＴのチャネル長は、トレンチ２３の深さによって決まる。よって、チャネル長を長くしたい場合においても、比較的低エネルギーのイオン注入で形成可能であるという利点を有する。
【００７０】
＜接合型電界効果トランジスタ１ｂの製造方法＞
接合型電界効果トランジスタ１ｂの製造方法を説明する。ステップＳ１ｂからステップＳ３ｂまでの工程は、実施例１におけるステップＳ１からステップＳ３までの工程と同様であるため、説明を省略する。ステップＳ４ｂにおいて、ｎ型エピタキシャル層を、電流分散層１４に連続して成長させる。ｎ型エピタキシャル層の厚さは、ゲート領域１５ｂの高さと同程度の厚さとする。ステップＳ５ｂにおいて、ｎ型エピタキシャル層の上面に酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、イオン注入法によってソース領域１８ｂを形成する。
【００７１】
ステップＳ６ｂにおいて、酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、ドライエッチング技術を使用して、ソース領域１８ｂおよびｎ型エピタキシャル層の一部を除去し、トレンチ２３を形成する。ステップＳ７ｂにおいて、トレンチ２３の加工に使用した酸化シリコン膜マスクをそのまま用いて、トレンチ２３の側壁および底面にゲート領域１５ｂを形成する。ゲート領域１５ｂはイオン注入法により形成される。ゲート領域１５ｂによって、ｎ型エピタキシャル層２２とチャネル領域１６ｂとが区分される。ゲート領域１５ｂは、ｎ型エピタキシャル層の表面から深い位置に形成する必要がないため、実施例１や実施例２の場合に比して、イオン注入の入射エネルギーを低くすることができる。イオン注入後に、マスクとして用いた酸化シリコン膜を除去する。
【００７２】
ステップＳ８ｂにおいて、フォトリソグラフィ技術およびドライエッチング技術を使用して、ｎ型エピタキシャル層の一部を、エッチングにより除去する。これにより、遮蔽領域１３の一部を表面に露出させることができる。なお、実施例１のステップＳ７（ｎ型エピタキシャル層１７の一部を除去し、ゲート領域１５ｂの一部を表面に露出させる工程）は、省略することができる。以降の工程は、実施例１におけるステップＳ９以降の工程と同様であるため、説明を省略する。
【実施例４】
【００７３】
実施例４における縦型の接合型電界効果トランジスタ１ｃ（ＶＪＦＥＴ）（図１４）の、実施例３における接合型電界効果トランジスタ１ｂ（図１３）との相違点は、ゲート領域１５ｃが、ショットキー接合によるゲートである点である。
【００７４】
接合型電界効果トランジスタ１ｃは、ｙ方向に延びている複数のトレンチ２３ｃを備えている。トレンチ２３ｃの側壁及び底面に、ゲート領域１５ｃが形成されている。あるトレンチ２３ｃの側壁に形成されているゲート領域１５ｃと、そのトレンチに隣接するトレンチ２３ｃの側壁に形成されているゲート領域１５ｃとの間には、チャネル領域１６ｃが配置されている。チャネル領域１６ｃの上面には、ソース領域１８ｂが配置されている。ソース領域１８ｂの上面には、ソース電極１９ｂが配置されている。なお、実施例４の接合型電界効果トランジスタ１ｃ（図１４）のその他の構成要素であって、接合型電界効果トランジスタ１（図１）や接合型電界効果トランジスタ１ｂ（図１３）と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例４に係る接合型電界効果トランジスタ１ｃの動作は、ゲートにショットキー接合が用いられている以外は、実施例１に係る接合型電界効果トランジスタ１の動作と同様であるため、説明を省略する。
【００７５】
実施例４に係る接合型電界効果トランジスタ１ｃでは、ゲート領域１５ｃは、ショットキー接合によるゲートである。よって、ゲート領域１５ｃを形成する際に、イオン注入の工程を不要とすることができるという利点を有する。例えば、ゲート領域１５ｃに仕事関数が６ｅＶ程度の金属を用いる場合には、ゲート領域１５ｃに形成されるショットキーダイオードは、ゲート電圧Ｖｇが約１．２Ｖ程度でオンする。この場合は、ゲート電圧Ｖｇを約１．２Ｖ以下とすればよい。
【００７６】
＜接合型電界効果トランジスタ１ｃの製造方法＞
接合型電界効果トランジスタ１ｃの製造方法を説明する。ステップＳ１ｃからステップＳ５ｃまでの工程は、実施例３におけるステップＳ１ｂからステップＳ５ｂまでの工程と同様であるため、説明を省略する。
【００７７】
ステップＳ６ｃにおいて、酸化シリコン膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を使用して酸化シリコン膜を加工する。加工した酸化シリコン膜をマスクとして、ドライエッチング技術を使用して、ソース領域１８ｂおよびｎ型エピタキシャル層の一部を除去し、トレンチ２３ｃを形成する。ステップＳ７ｃにおいて、トレンチ２３ｃの加工に使用した酸化シリコン膜マスクをそのまま用いて、トレンチ２３の側壁および底面に金属膜（ゲート領域１５ｃ）を堆積させる。この金属膜は、仕事関数の大きい金属を選ぶことが好ましい。以降の工程は、実施例３におけるステップＳ８ｂ以降の工程と同様であるため、説明を省略する。
【実施例５】
【００７８】
＜電力変換回路４０の構造＞
本明細書に開示する接合型電界効果トランジスタ１を用いた電力変換回路の例を、図１６に示す。図１６に示す電力変換回路４０は、昇圧チョッパ回路である。電力変換回路４０は、接合型電界効果トランジスタ１、駆動回路５０、リアクトルＬ、ダイオードＤ１、コンデンサＣＣ、電源部Ｐ１、出力側回路ＬＤ、を備えている。駆動回路５０は、ゲート駆動回路５１および遮蔽電圧制御回路５２を備えている。接合型電界効果トランジスタ１の構造は、前述の実施例１で説明したため、ここでは説明を省略する。なお、接合型電界効果トランジスタ１に代えて、前述した接合型電界効果トランジスタ１ａ〜１ｄを用いることも可能である。
【００７９】
接合型電界効果トランジスタ１は、ソース端子Ｓ、ゲート端子Ｇ、遮蔽電極端子Ｓｃｒ、ドレイン端子Ｄを備えている。ソース端子Ｓの電圧は、ソース電圧Ｖｓとされている。ソース電圧Ｖｓは、例えば０Ｖであってもよい。ソース端子Ｓは、電源部Ｐ１の第１の端子、電圧出力回路５４、ゲート駆動回路５１、コンデンサＣＣの第１の端子、出力側回路ＬＤの第１の端子に接続されている。ドレイン端子Ｄは、リアクトルＬを介して電源部Ｐ１の第２の端子に接続されているとともに、ダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、コンデンサＣＣの第２の端子および出力側回路ＬＤの第２の端子に接続されている。電源部Ｐ１からは、入力電圧Ｖｉｎが供給される。出力側回路ＬＤへは、出力電圧Ｖｏｕｔが供給される。
【００８０】
ゲート駆動回路５１の出力端子は、ゲート端子Ｇに接続されている。ゲート駆動回路５１の出力端子からは、ＰＷＭ（pulse width modulation）制御された矩形波形を有するゲート電圧Ｖｇが出力される。ＰＷＭ制御では、接合型電界効果トランジスタ１のオン時間とオフ時間の割合を変えて、出力電力の制御を行う。この場合ゲート電圧Ｖｇは、所定のスイッチング周期で繰り返される矩形波形となる。出力側回路ＬＤの負荷が大きくなるほど、同じ電圧を出力する場合に、オンデューティ（スイッチング周期に対するオン時間の比率）が大きくなる。
【００８１】
遮蔽電圧制御回路５２は、波形監視回路５３と電圧出力回路５４を備えている。波形監視回路５３の入力端子にはゲート電圧Ｖｇが入力されており、出力端子は電圧出力回路５４に接続されている。電圧出力回路５４の出力端子は、遮蔽電極端子Ｓｃｒに接続されている。波形監視回路５３は、ゲート駆動回路５１から出力されるゲート電圧Ｖｇのオンデューティが所定割合よりも大きいか否かを監視する回路である。波形監視回路５３は、ゲート電圧Ｖｇのオンデューティが所定割合よりも大きい場合には、電圧出力回路５４に遮蔽電圧Ｖｓｃｒを出力させる。
【００８２】
遮蔽電圧Ｖｓｃｒについて説明する。図１および図３に示すように、遮蔽領域１３からソース端子Ｓへの経路上には、遮蔽領域１３（ｐ型）とドリフト領域１２（ｎ型）との間、ならびに、遮蔽領域１３（ｐ型）と電流分散層１４（ｎ型）との間に、ＰＮ接合が形成されている。このＰＮ接合は、整流機能を有する整流部として機能する。そして遮蔽電圧Ｖｓｃｒは、整流部に対して順方向バイアスの電圧であるとともに、整流部がオンしない大きさの電圧とされる。すなわち遮蔽電圧Ｖｓｃｒは、ソース電圧Ｖｓ以上の電圧であって、整流部がオンしない範囲内の電圧である。これにより、不要な電流が流れてしまうことを防止できるため、電圧出力回路５４の消費電力を抑えることができる。例えば、接合型電界効果トランジスタ１がＳｉＣで形成された場合、ソース電圧Ｖｓが０Ｖでは、遮蔽電圧Ｖｓｃｒは、０Ｖから２．７Ｖの範囲内の電圧であってもよい。
【００８３】
＜駆動回路５０の動作＞
実施例５に係る駆動回路５０の動作を説明する。例として、図１７に示すゲート電圧Ｖｇおよび遮蔽電圧Ｖｓｃｒの波形図が用いられる場合の動作を説明する。また、ゲート電圧Ｖｇのオンデューティが、例えば５０％の所定割合よりも大きい場合に、遮蔽電圧制御回路５２から遮蔽電圧Ｖｓｃｒが出力される場合を説明する。
【００８４】
図１７の期間Ｔ１では、スイッチング周期ＴＳに対するオン時間Ｔｏｎの比率（オンデューティ）は、５０％よりも小さい。よって、遮蔽電圧Ｖｓｃｒは０Ｖとされる。図１７の期間Ｔ２では、スイッチング周期ＴＳに対するオン時間Ｔｏｎの比率（オンデューティ）は、５０％よりも大きい。よって波形監視回路５３は、電圧出力回路５４に遮蔽電圧Ｖｓｃｒを出力させる。また、図１７の期間Ｔ３では、オンデューティは５０％よりも小さい。よって前述したように、遮蔽電圧Ｖｓｃｒは０Ｖとされる。
【００８５】
＜実施例５の効果＞
駆動回路５０の効果を説明する。遮蔽電極２０へ遮蔽電圧Ｖｓｃｒを印加しない場合には、図１８に示すように、遮蔽領域１３（ｐ型）からドリフト領域１２（ｎ型）へ空乏層が広がる（図１８、点線Ｌ１）。この場合、電流経路の幅は幅Ｃ１となる。一方、遮蔽電極２０へ遮蔽電圧Ｖｓｃｒを印加する場合には、図１９に示すように、遮蔽領域１３からドリフト領域１２へ広がる空乏層を、遮蔽電圧Ｖｓｃｒを印加しない場合に比して縮めることができる（図１９、点線Ｌ２）。これにより、電流経路の幅Ｃ２を、幅Ｃ１よりも広くすることができる。以上より、遮蔽電圧Ｖｓｃｒを印加することによって、遮蔽電圧Ｖｓｃｒを印加しない場合よりもトランジスタのオン抵抗を低減することができる。また、相互コンダクタンスｇｍを増加させることができるため、ターンオン時のｄｉ／ｄｔ（ドレイン電流の増加傾き）を増加させることができる。これにより、スイッチング時間を短縮することができるため、ターンオンスイッチング損失を低減することが可能となる。
【００８６】
例えば図１６に示すような電力変換回路４０の昇圧チョッパ回路において、出力側回路ＬＤが抵抗性の負荷である場合を考える。出力電力を一定に保つ場合、出力側回路ＬＤの負荷が大きくなると、ゲート電圧Ｖｇのオンデューティが大きくなり、接合型電界効果トランジスタ１の定常損失の占める割合が大きくなる場合がある。遮蔽電圧制御回路５２は、ゲート電圧Ｖｇのオンデューティが所定割合よりも大きい場合には、負荷が大きい場合であると判断し、遮蔽電圧Ｖｓｃｒを出力するように制御することができる。よって接合型電界効果トランジスタ１のオン抵抗を低下させ、定常損失を低減させることができる。一方、負荷が小さい場合には、接合型電界効果トランジスタ１の定常損失の占める割合が無視できる程度に小さくなる場合がある。遮蔽電圧制御回路５２は、ゲート電圧Ｖｇのオンデューティが所定割合よりも小さい場合には、負荷が小さい場合であると判断し、遮蔽電圧Ｖｓｃｒを出力しないように制御することができる。よって、遮蔽電圧Ｖｓｃｒを出力するための電力を不要とすることができるため、駆動回路５０の省電力化を図ることができる。
【実施例６】
【００８７】
実施例６に係る駆動回路５０の動作を説明する。実施例６では、波形監視回路５３は、ゲート駆動回路５１から出力されるＰＷＭ制御信号を監視する。電圧出力回路５４は、ゲート電圧Ｖｇの矩形波形と同期した波形を有する遮蔽電圧Ｖｓｃｒを出力する。なお、その他の駆動回路５０の構成は、実施例５で説明した構成と同様であるため、説明を省略する。
【００８８】
実施例６に係る駆動回路５０の動作を説明する。例として、図２０に示すゲート電圧Ｖｇおよび遮蔽電圧Ｖｓｃｒの波形図が用いられる場合の動作を説明する。図２０の期間Ｔ１１は、接合型電界効果トランジスタ１の動作停止中の期間である。期間Ｔ１１では、ゲート電圧Ｖｇおよび遮蔽電圧Ｖｓｃｒは０Ｖとされる。図２０の期間Ｔ１２は、接合型電界効果トランジスタ１の動作中の期間である。期間Ｔ１２では、ゲート電圧Ｖｇは矩形波形の電圧となる。また遮蔽電圧Ｖｓｃｒは、ゲート電圧Ｖｇと同期した矩形波形を有する電圧となる。
【００８９】
実施例６に係る駆動回路５０の効果を説明する。遮蔽電圧Ｖｓｃｒは、ゲート電圧Ｖｇと同期した矩形波形を有している。これにより、接合型電界効果トランジスタ１がオン状態の期間中では、遮蔽領域１３から拡がる空乏層を縮めることができる。よって、接合型電界効果トランジスタ１がオンする期間において、オン抵抗を低減することができる。また、接合型電界効果トランジスタ１がオフするタイミングに合わせて、遮蔽電圧Ｖｓｃｒの出力を停止させることができる。これにより、接合型電界効果トランジスタ１がオフ状態の期間中では、電圧出力回路５４での消費電力を低減することができる。以上より、接合型電界効果トランジスタ１のオン抵抗の低減と、駆動回路５０の省電力化とを両立することが可能となる。
【００９０】
以上、本明細書に開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００９１】
＜変形例＞
図１５に、実施例１の接合型電界効果トランジスタ１（図１）の変形例である、接合型電界効果トランジスタ１ｄを示す。実施例１の接合型電界効果トランジスタ１との相違点は、遮蔽領域１３ｄの矩形形状の領域と、ゲート領域１５の矩形形状の領域とが平行である点である。図１５に示すように、遮蔽領域１３ｄは、幅Ｗ２の矩形形状の領域を複数備えている。遮蔽領域１３ｄの矩形形状の領域の各々は、図１のｙ方向に伸延しているため、ゲート領域１５の矩形形状の領域と平行である。遮蔽領域１３ｄの矩形形状の領域の幅Ｗ２は、ゲート領域１５の矩形形状の領域の幅Ｗ２と同一とされている。また、接合型電界効果トランジスタ１ｄの上方から観測したときに、遮蔽領域１３ｄの矩形形状の領域と、ゲート領域１５の矩形形状の領域とは、その全面が重複している。遮蔽領域１３ｄの複数の矩形形状の領域は、端部（ｙ方向の正方向側）で互いに一体となっている（不図示）。
【００９２】
遮蔽領域１３ｄの複数の矩形形状の領域と、ゲート領域１５の矩形形状の領域とが平行に配置されることで、遮蔽領域１３ｄがチャネル領域１６の下方側を横切る面積を縮小させることができる。下方側に遮蔽領域１３ｄが配置されているチャネル領域１６の面積を小さくするほど、電流経路を広くすることができるため、接合型電界効果トランジスタ１ｄのオン抵抗の上昇を抑制することができる。
【００９３】
実施例１に係る接合型電界効果トランジスタ１の製造方法において、遮蔽領域１３およびゲート領域１５のｐ型半導体層は、イオン注入法を用いて形成する方法に限られず、ＳｉＣの埋め込みエピタキシャル成長技術を用いることも可能である。前述のステップＳ１の後、ドリフト領域１２の上面に、ｐ型ＳｉＣ半導体層をエピタキシャル成長させる。ｐ型ＳｉＣ半導体層は、アクセプタ濃度が１×１０１８ｃｍ−３程度、膜厚が０．５マイクロメートル程度であってもよい。次に、前述のステップＳ２で説明したイオン注入マスクを反転したマスクを形成し、ドライエッチング技術を利用して、ｐ型ＳｉＣ半導体層を除去する。これにより、矩形形状のｐ型ＳｉＣ半導体層（遮蔽領域１３）が複数形成され、ｐ型ＳｉＣ半導体層の間にはトレンチが形成される。その後、トレンチ内部および矩形形状のｐ型ＳｉＣ半導体層の上面にｎ型ＳｉＣ半導体層をエピタキシャル成長させることで、矩形形状のｐ型ＳｉＣ半導体層をｎ型ＳｉＣ半導体層で埋め込む。埋め込み後のｎ型ＳｉＣ半導体層の表面の平坦性が悪い場合には、化学機械研磨（ＣＭＰ）法などの平坦化プロセスを追加すればよい。
【００９４】
ステップＳ３において、ｎ型ＳｉＣ半導体層の上面に、電流分散層１４をエピタキシャル成長させる。電流分散層１４の上面に、ｐ型ＳｉＣ半導体層をエピタキシャル成長させる。ｐ型ＳｉＣ半導体層は、アクセプタ濃度が２×１０１９ｃｍ−３程度、膜厚が１．０マイクロメートル程度であってもよい。次に、前述のステップＳ５で説明したイオン注入マスクを反転したマスクを形成し、ドライエッチング技術を利用して、半導体層を除去する。これにより、矩形形状のｐ型ＳｉＣ半導体層（ゲート領域１５）が複数形成され、ｐ型ＳｉＣ半導体層の間にはトレンチが形成される。その後、トレンチ内部および矩形形状のｐ型ＳｉＣ半導体層の上面にｎ型エピタキシャル層１７を成長させることで、矩形形状のｐ型ＳｉＣ半導体層を埋め込む。埋め込み後のｎ型エピタキシャル層１７の表面の平坦性が悪い場合には、化学機械研磨（ＣＭＰ）法などの平坦化プロセスを追加すればよい。以降の工程は、実施例１におけるステップＳ７以降の工程と同様であるため、説明を省略する。
【００９５】
電流分散層１４のドナー濃度は、ゲート領域１５と遮蔽領域１３の間でパンチスルーが生じない範囲であれば、ｎ型エピタキシャル層２２と同等の濃度に低下させてもよい。この場合、電流分散層１４を製造する工程を省略することができる。またこの場合、ｎ型エピタキシャル層２２を用いて、電流分散層１４と同様の機能（遮蔽領域１３を迂回する電流経路を形成する機能）を実現することができる。
【００９６】
遮蔽領域１３は、金属によって形成されていてもよい。これにより、ショットキー接合によって、遮蔽領域１３とドリフト領域１２との間に整流作用を持たせることができる。よって、ドレイン電極１０からドリフト領域１２および遮蔽領域１３を介して遮蔽電極２０へ、リーク電流が流れてしまうことを防止することができる。遮蔽領域１３を形成する金属は、仕事関数の大きい金属を選ぶことが好ましい。
【００９７】
遮蔽電極２０は、ソース電極１９に接続される形態に限られない。遮蔽電極２０は、ゲート領域１５から電気的に分離されており、ドレイン電圧よりも低い電圧が印加される態様であればよい。
【００９８】
実施例１〜実施例４では、チャネル領域がｎ型の半導体で形成されている、Ｎチャンネル型の接合型電界効果トランジスタを説明したが、この形態に限られない。本明細書の技術は、Ｐチャンネル型の接合型電界効果トランジスタにも適用可能である。Ｐチャンネル型の接合型電界効果トランジスタに適用する場合には、実施例１〜実施例４のｎ型半導体とｐ型半導体を入れ換え、ドレイン電極とソース電極を入れ換えればよい。
【００９９】
本明細書の技術は、実施例１〜実施例４以外のあらゆるＶＪＦＥＴに適用することができる。さらに、実施例１〜実施例４では、すべてＳｉＣを基板材料とする例について説明したが、これに限られない。本明細書の技術は、例えば、シリコンや、窒化ガリウムなどの他のワイドバンドギャップ半導体材料にも適用できる。
【０１００】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【０１０１】
１０：ドレイン電極
１１：ｎ型半導体基板
１２：ドリフト領域
１３：遮蔽領域
１４：電流分散層
１５：ゲート領域
１６：チャネル領域
１９：ソース電極
２２：ｎ型エピタキシャル層
３０：ゲート部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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