(57)【特許請求の範囲】
【請求項１】
少なくとも１本のビットラインと、少なくとも１本のワードラインとが交差する領域に配される少なくとも１つのメモリセルを含むメモリセル・アレイと、
前記少なくとも１つのメモリセルに保存されたデータを感知する感知部と、を含み、
前記感知部は、
可変的な電圧レベルを有する制御信号及び前記少なくとも１本のビットラインの電圧レベルを基にして、前記少なくとも１本のビットラインと感知ラインとの連結を制御する連結制御部と、
前記感知ラインの電圧を基準電圧と比較し、前記少なくとも１つのメモリセルに保存されたデータを感知する感知増幅部と、を含む半導体装置。
【請求項２】
前記感知部は、プリチャージ・イネーブル信号を基にして、前記感知ラインを第１プリチャージ電圧にプリチャージさせるプリチャージ部をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御信号は、前記プリチャージ・イネーブル信号が活性化されるプリチャージ区間で、第１電圧レベルを有し、デベロップ・イネーブル信号が活性化されるデベロップ区間で、前記第１電圧レベルより低い第２電圧レベルを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記少なくとも１つのメモリセルは、マルチレベルのデータを保存するマルチレベル・セル（ＭＬＣ）であり、
前記第２電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記少なくとも１つのメモリセルは、複数の抵抗レベルにそれぞれ対応するマルチレベルのデータを保存するマルチレベル抵抗メモリセルであり、
前記第２電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータの抵抗レベルに比例するように変更可能であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記連結制御部は、前記少なくとも１本のビットラインと前記感知ラインとに連結され、前記制御信号を基にして、前記少なくとも１本のビットラインを一定電圧レベルにクランピングするクランピング部を含むことを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記クランピング部は、前記制御信号によってオン／オフされ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させるスイッチング素子を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記連結制御部は、前記プリチャージ区間で、前記少なくとも１本のビットラインと、前記感知ラインとを連結させ、これによって、前記少なくとも１本のビットラインは、前記第１電圧レベルと、前記スイッチング素子のスレショルド電圧との差に対応する第２プリチャージ電圧にプリチャージされることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記連結制御部は、前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと、前記スイッチング素子のスレショルド電圧との差より小さければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記少なくとも１本のビットラインと、前記感知ラインとが連結されれば、前記感知ラインの電圧レベルは、前記少なくとも１本のビットラインの電圧レベルに低下し、
前記感知増幅部は、前記少なくとも１つのメモリセルをオン（ＯＮ）セルとして感知することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記連結制御部は、前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと、前記スイッチング素子のスレショルド電圧との差より大きければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させないことを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記少なくとも１本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記第１プリチャージ電圧を維持し、
前記感知増幅部は、前記少なくとも１つのメモリセルをオフ（ＯＦＦ）セルとして感知することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記連結制御部は、前記スイッチング素子の両端にそれぞれ連結され、ディスチャージ・イネーブル信号が活性化されるディスチャージ区間で、前記少なくとも１本のビットラインと前記感知ラインとの電圧を放電させる少なくとも２つの放電素子をさらに含むことを請求項７に記載の特徴とする半導体装置。
【請求項１４】
前記連結制御部は、
周辺温度変化による前記スイッチング素子のスレショルド電圧の変化量を補償するように、前記半導体装置の温度変化を感知する温度感知部と、
感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を、前記スイッチング素子に提供する制御信号提供部と、をさらに含むことを特徴とする請求項７に記載の半導体装置。
【請求項１５】
基準電流を提供する基準セルを具備せず、前記少なくとも１つのメモリセルに保存されたデータを感知することを特徴とする請求項１に記載の半導体装置。
【請求項１６】
少なくとも１本のビットラインと、少なくとも１本のワードラインとが交差する領域に配される少なくとも１つのメモリセルを含む半導体装置で、前記少なくとも１つのメモリセルに保存されたデータを感知する方法であって、
プリチャージ・イネーブル信号を基にして、前記少なくとも１本のビットラインをプリチャージさせる段階と、
可変的な電圧レベルを有する制御信号及びプリチャージされた前記少なくとも１本のビットラインの電圧変化量を基にして、前記少なくとも１本のビットラインと感知ラインとの連結を制御する段階と、
前記感知ラインの電圧を基準電圧と比較し、前記少なくとも１つのメモリセルに保存されたデータを感知する段階と、を含む半導体装置のデータ感知方法。
【請求項１７】
前記制御信号は、前記プリチャージ・イネーブル信号が活性化されるプリチャージ区間で、第１電圧レベルを有し、デベロップ・イネーブル信号が活性化されるデベロップ区間で、前記第１電圧レベルより低い第２電圧レベルを有することを特徴とする請求項１６に記載の半導体装置のデータ感知方法。
【請求項１８】
前記少なくとも１つのメモリセルは、マルチレベルのデータを保存するマルチレベル・セルであり、
前記第２電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能であることを特徴とする請求項１７に記載の半導体装置のデータ感知方法。
【請求項１９】
前記少なくとも１本のビットラインをプリチャージ電圧にプリチャージさせる段階は、
前記プリチャージ・イネーブル信号を基にして、前記感知ラインを第１プリチャージ電圧にプリチャージさせる段階と、
前記感知ラインと、前記少なくとも１本のビットラインとを連結させ、前記少なくとも１本のビットラインを第２プリチャージ電圧にプリチャージさせる段階と、を含み、
前記第２プリチャージ電圧は、前記第１電圧レベルと所定のスレショルド電圧との差に対応することを特徴とする請求項１７に記載の半導体装置のデータ感知方法。
【請求項２０】
前記少なくとも１本のビットラインと前記感知ラインとの連結を制御する段階は、
前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと所定のスレショルド電圧との差より小さければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させることを特徴とする請求項１７に記載の半導体装置のデータ感知方法。
【請求項２１】
前記少なくとも１本のビットラインと、前記感知ラインとを連結すれば、前記感知ラインの電圧レベルは、前記少なくとも１本のビットラインの電圧レベルに低下し、
前記少なくとも１つのメモリセルをオンセルとして感知することを特徴とする請求項２０に記載の半導体装置のデータ感知方法。
【請求項２２】
前記少なくとも１本のビットラインと前記感知ラインとの連結を制御する段階は、
前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと所定のスレショルド電圧との差より大きければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させないことを特徴とする請求項１７に記載の半導体装置のデータ感知方法。
【請求項２３】
前記少なくとも１本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記少なくとも１本のビットラインの電圧レベルに低下せず、
前記少なくとも１つのメモリセルは、オフセルとして感知されることを特徴とする請求項２２に記載の半導体装置のデータ感知方法。
【請求項２４】
ディスチャージ・イネーブル信号が活性化されるディスチャージ区間で、前記少なくとも１本のビットラインと前記感知ラインとの電圧を放電させる段階をさらに含むことを特徴とする請求項１６に記載の半導体装置のデータ感知方法。
【請求項２５】
前記半導体装置の周辺温度変化を感知する段階と、
感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を提供する段階と、をさらに含むことを特徴とする請求項１６に記載の半導体装置のデータ感知方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、さらに詳細には、データを保存することができる半導体装置及び該半導体装置に保存されたデータを感知する方法に関する。
【背景技術】
【０００２】
メモリ装置の高容量化及び低電力化の要求によって、不揮発性であり、かつリフレッシュが不要な次世代メモリ装置に係わる研究が進められている。このような次世代メモリ装置は、ＤＲＡＭ（dynamic random-access memory）の高集積性、フラッシュメモリの不揮発性、ＳＲＡＭ（static random access memory）の高速性などを備えることが要求される。現在脚光を浴びている次世代メモリ装置としては、ＰＲＡＭ（phase-change random-access memory）、ＮＦＧＭ（nano floating gate memory）、Ｐｏ ＲＡＭ（polymer random-access memory）、ＭＲＡＭ（magnetoresistive random-access memory）、ＦｅＲＡＭ（ferroelectric random-access memory）、ＲＲＡＭ（登録商標）（resistive random-access memory）などが、前述の要求事項に相応する次世代メモリ装置として挙げられている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、別途の基準セルを具備せずに、効率的にメモリセルに保存されたデータを感知することができる半導体装置及び該半導体装置のデータ感知方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による半導体装置は、少なくとも１本のビットラインと、少なくとも１本のワードラインとが交差する領域に配される少なくとも１つのメモリセルを含むメモリセル・アレイ；前記少なくとも１つのメモリセルに保存されたデータを感知する感知部；を含み、前記感知部は、可変的な電圧レベルを有する制御信号及び前記少なくとも１本のビットラインの電圧レベルを基にして、前記少なくとも１本のビットラインと感知ラインとの連結を制御する連結制御部；前記感知ラインの電圧を基準電圧と比較し、前記少なくとも１つのメモリセルに保存されたデータを感知する感知増幅部；を含む。
【０００５】
一部の実施形態において、前記感知部は、プリチャージ・イネーブル信号を基にして、前記感知ラインを第１プリチャージ電圧にプリチャージさせるプリチャージ部をさらに含む。
【０００６】
一部の実施形態において、前記制御信号は、前記プリチャージ・イネーブル信号が活性化されるプリチャージ区間で第１電圧レベルを有し、デベロップ・イネーブル信号が活性化されるデベロップ区間で、前記第１電圧レベルより低い第２電圧レベルを有する。
【０００７】
一部の実施形態において、前記少なくとも１つのメモリセルは、マルチレベルのデータを保存することができるマルチレベル・セルであり、前記第２電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能である。
【０００８】
一部の実施形態において、前記少なくとも１つのメモリセルは、複数の抵抗レベルにそれぞれ対応するマルチレベルのデータを保存することができるマルチレベル抵抗メモリセルであり、前記第２電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータの抵抗レベルに比例するように変更可能である。
【０００９】
一部の実施形態において、前記連結制御部は、前記少なくとも１本のビットラインと前記感知ラインとに連結され、前記制御信号を基にして、前記少なくとも１本のビットラインを一定電圧レベルにクランピングするクランピング部を含む。一部の実施形態において、前記クランピング部は、前記制御信号によってオン／オフされ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させるスイッチング素子を含む。
【００１０】
一部の実施形態において、前記連結制御部は、前記プリチャージ区間で、前記少なくとも１本のビットラインと、前記感知ラインとを連結させ、これによって、前記少なくとも１本のビットラインは、前記第１電圧レベルと、前記スイッチング素子のスレショルド電圧との差に対応する第２プリチャージ電圧にプリチャージされうる。
【００１１】
一部の実施形態において、前記連結制御部は、前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと、前記スイッチング素子のスレショルド電圧との差より小さければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させる。一部の実施形態において、前記少なくとも１本のビットラインと、前記感知ラインとが連結されれば、前記感知ラインの電圧レベルは、前記少なくとも１本のビットラインの電圧レベルに低下し、前記感知増幅部は、前記少なくとも１つのメモリセルをオンセルとして感知する。
【００１２】
一部の実施形態において、前記連結制御部は、前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと、前記スイッチング素子のスレショルド電圧との差より大きければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させない。一部の実施形態において、前記少なくとも１本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記第１プリチャージ電圧を維持し、前記感知増幅部は、前記少なくとも１つのメモリセルをオフセルとして感知する。
【００１３】
一部の実施形態において、前記連結制御部は、前記スイッチング素子の両端にそれぞれ連結され、ディスチャージ・イネーブル信号が活性化されるディスチャージ区間で、前記少なくとも１本のビットラインと前記感知ラインとの電圧を放電させる少なくとも２つの放電素子をさらに含む。
【００１４】
一部の実施形態において、前記連結制御部は、周辺温度変化による前記スイッチング素子のスレショルド電圧の変化量を補償するように、前記半導体装置の温度変化を感知する温度感知部と、感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を、前記スイッチング素子に提供する制御信号提供部と、をさらに含む。
【００１５】
一部の実施形態において、前記半導体装置は、基準電流を提供する基準セルを具備せずに、前記少なくとも１つのメモリセルに保存されたデータを感知する。
【００１６】
また、前記課題を解決するための本発明による半導体装置のデータ感知方法は、少なくとも１本のビットラインと、少なくとも１本のワードラインとが交差する領域に配される少なくとも１つのメモリセルを含む半導体装置で、前記少なくとも１つのメモリセルに保存されたデータを感知する方法であって、プリチャージ・イネーブル信号を基にして、前記少なくとも１本のビットラインをプリチャージさせる段階と、可変的な電圧レベルを有する制御信号及びプリチャージされた前記少なくとも１本のビットラインの電圧変化量を基にして、前記少なくとも１本のビットラインと感知ラインとのの連結を制御する段階と、前記感知ラインの電圧を基準電圧と比較し、前記少なくとも１つのメモリセルに保存されたデータを感知する段階と、を含む。
【００１７】
一部の実施形態において、前記制御信号は、前記プリチャージ・イネーブル信号が活性化されるプリチャージ区間で第１電圧レベルを有し、デベロップ・イネーブル信号が活性化されるデベロップ区間で、前記第１電圧レベルより低い第２電圧レベルを有する。
【００１８】
一部の実施形態において、前記少なくとも１つのメモリセルは、マルチレベルのデータを保存することができるマルチレベル・セルであり、前記第２電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能である。
【００１９】
一部の実施形態において、前記少なくとも１本のビットラインをプリチャージ電圧にプリチャージさせる段階は、前記プリチャージ・イネーブル信号を基にして、前記感知ラインを第１プリチャージ電圧にプリチャージさせる段階と、前記感知ラインと、前記少なくとも１本のビットラインとを連結させ、前記少なくとも１本のビットラインを第２プリチャージ電圧にプリチャージさせる段階と、を含み、前記第２プリチャージ電圧は、前記第１電圧レベルと所定のスレショルド電圧との差に対応しうる。
【００２０】
一部の実施形態において、前記少なくとも１本のビットラインと前記感知ラインとの連結を制御する段階は、前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと所定のスレショルド電圧との差より小さければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させる。一部の実施形態において、前記少なくとも１本のビットラインと、前記感知ラインとを連結すれば、前記感知ラインの電圧レベルは、前記少なくとも１本のビットラインの電圧レベルに低下し、前記少なくとも１つのメモリセルをオンセルとして感知する。
【００２１】
一部の実施形態において、前記少なくとも１本のビットラインと前記感知ラインとの連結を制御する段階は、前記デベロップ区間で、前記少なくとも１本のビットラインの電圧レベルが、前記第２電圧レベルと所定のスレショルド電圧との差より大きければ、前記少なくとも１本のビットラインと、前記感知ラインとを連結させない。一部の実施形態において、前記少なくとも１本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記少なくとも１本のビットラインの電圧レベルに低下せずに、前記少なくとも１つのメモリセルは、オフセルとして感知される。
【００２２】
一部の実施形態において、前記データ感知方法は、ディスチャージ・イネーブル信号が活性化されるディスチャージ区間で、前記少なくとも１本のビットラインと前記感知ラインとの電圧を放電させる段階をさらに含む。
【００２３】
一部の実施形態において、前記データ感知方法は、前記半導体装置の周辺温度変化を感知する段階と、感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を提供する段階と、をさらに含む。
【発明の効果】
【００２４】
本発明によれば、感知しようとするデータによって可変的な電圧レベルを有する制御信号と、メモリセルに保存されたデータによるビットラインの電圧レベルとを基にして、ビットラインと感知ラインとの連結を制御することによって、半導体装置に保存されたデータを感知する。従って、半導体装置は、別途の基準セルを具備する必要がなく、半導体装置の面積及び電力消耗を低減させる。特に、マルチレベル・メモリセルの場合にも、複数の基準セルを具備する必要がないので、半導体装置の面積及び電力消耗をさらに低減させる。
【００２５】
また、本発明によれば、キャパシタンスの大きいビットラインを代替し、キャパシタンスの小さい感知ラインの電圧を基準電圧と比較することによって、メモリセルに保存されたデータを感知することができるので、データの感知速度を向上させる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態による半導体装置を概略的に示すブロック図である。
【図２】図１の半導体装置の一例の一部を詳細に示す回路図である。
【図３】図２の半導体装置に含まれたメモリセルに含まれた可変抵抗素子を概略的に示す断面図である。
【図４】図３の可変抵抗素子がシングルビット・メモリ装置に含まれる場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【図５】図３の可変抵抗素子がマルチビット・メモリ装置に含まれる場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【図６】図２の半導体装置の各構成要素の動作を説明するためのタイミング図である。
【図７】図２の半導体装置のデベロップ区間での動作を説明するためにモデリングされた回路図である。
【図８】図１の半導体装置の他例の一部を詳細に示す回路図である。
【図９】図８の半導体装置に含まれた温度感知部の一例を示す回路図である。
【図１０】図８の半導体装置に含まれた温度感知部の他例を示す回路図である。
【図１１】図１の半導体装置の他例の一部を詳細に示す回路図である。
【図１２】本発明の一実施形態による半導体装置のデータ感知方法を示すフローチャートである。
【図１３】本発明の一実施形態によるメモリカードを示す概略図である。
【図１４】本発明の一実施形態による電子システムを概略的に示すブロック図である。
【発明を実施するための形態】
【００２７】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるのである。図面で構成要素は、説明の便宜上、その大きさが誇張されている。
【００２８】
図１は、本発明の一実施形態による半導体装置を概略的に示すブロック図である。
【００２９】
図１を参照すれば、半導体装置１は、メモリセル・アレイ１０、ロウ・デコーダ２０、カラム・デコーダ３０及び感知部４０を含み、感知部４０は、連結制御部４１、プリチャージ部４２及び感知増幅部４３を含む。本実施形態で、半導体装置１は、所定のデータを保存することができる不揮発性メモリ装置でありうる。
【００３０】
メモリセル・アレイ１０は、複数のメモリブロックを含み、各メモリブロックは、複数の不揮発性メモリセルを含む。このとき、複数の不揮発性メモリセルは、複数のワードラインＷＬ、及び複数のビットラインＢＬが交差する領域にそれぞれ配される。ここで、不揮発性メモリセルは、ＲＲＡＭ（登録商標）（resistive random-access memory），ＰＲＡＭ（phase-change random-access memory）のような抵抗型メモリセル、ＮＦＧＭ（nano floating gate memory）、ＰｏＲＡＭ（polymer random-access memory）、ＭＲＡＭ（magnetoresistive random-access memory）、ＦｅＲＡＭ（ferroelectric random-access memory）またはフラッシュメモリセルである。
【００３１】
ロウ・デコーダ２０は、ローアドレスＸ＿ＡＤＤをデコーディングし、対応するワードラインＷＬを活性化させる。カラム・デコーダ３０は、カラムアドレスＹ＿ＡＤＤをデコーディングし、対応するビットラインＢＬを活性化させる。感知部４０は、カラム・デコーダ３０から出力された信号、すなわち、カラム・デコーダ３０によって活性化されたビットラインＢＬの電圧レベルＶＢＬを基にして、複数の不揮発性メモリセルそれぞれに保存されたデータを感知する。以下、感知部４０に含まれた各構成要素について詳述する。
【００３２】
連結制御部４１は、可変的な電圧レベルを有する制御信号ＣＯＮ、及びカラム・デコーダ３０から出力されたビットラインＢＬの電圧レベルＶＢＬを基にして、ビットラインＢＬと感知ライン（sensing line）との連結を制御することができる。具体的には、連結制御部４１は、制御信号ＣＯＮの電圧レベルＶＣＯＮと、ビットラインＢＬの電圧レベルＶＢＬとの差が所定の値より大きければ、ビットラインＢＬと感知ラインとを連結させる。
【００３３】
ここで、感知ラインは、少なくとも１本のビットラインＢＬまたは少なくとも１本のグローバル・ビットラインＧＢＬ（global bit line）と、感知増幅部４３とに連結される。感知ラインは、スモール・ビットライン（small bit line）または感知ビットライン（sensing bit line）ということもできる。感知ラインの長さは、少なくとも１本のビットラインＢＬまたは少なくとも１本のグローバル・ビットラインＧＢＬの長さよりはるかに短く、これによって、感知ラインのキャパシタンスは、少なくとも１本のビットラインＢＬまたは少なくとも１本のグローバル・ビットラインＧＢＬのキャパシタンスよりはるかに小さい。これにより、感知増幅部４３は、少なくとも１本のビットラインＢＬまたは少なくとも１本のグローバル・ビットラインＧＢＬを代替し、感知ラインの電圧レベルＶＳＬを感知することによって、短時間内にメモリセルに保存されたデータを感知することができるので、データの感知速度を向上させる。
【００３４】
プリチャージ部４２は、プリチャージ・イネーブル信号ｎＰＲＥを基にして、感知ラインを第１プリチャージ電圧ＶＰＲＥ１にプリチャージさせる。感知ラインが第１プリチャージ電圧ＶＰＲＥ１にプリチャージされれば、感知ラインと連結されたビットラインＢＬは、第２プリチャージ電圧ＶＰＲＥ２にプリチャージされる。このとき、第２プリチャージ電圧ＶＰＲＥ２のレベルは、第１プリチャージ電圧ＶＰＲＥ１のレベルより低い。
【００３５】
感知増幅部４３は、感知ラインの電圧レベルＶＳＬと基準電圧ＶＲＥＦとを比較し、感知ラインに連結されたビットラインＢＬに対応するメモリセルに保存されたデータを感知する。一実施形態で、感知部４０は、基準電圧生成部（図示せず）をさらに含むことができ、感知増幅部４３は、基準電圧生成部で生成された基準電圧ＶＲＥＦを受信する。他の実施形態で、感知増幅部４３は、外部から基準電圧ＶＲＥＦを提供される。
【００３６】
図２は、図１の半導体装置の一例の一部を詳細に示す回路図である。
【００３７】
図２を参照すれば、半導体装置１Ａは、少なくとも１つのメモリセルＭＣ、カラム・デコーダ３０及び感知部４０を含む。便宜上、図２では、図１のメモリセル・アレイ１０に含まれた１つのメモリセルＭＣのみを図示しているが、図１のメモリセル・アレイ１０に含まれた他のメモリセルＭＣも、これと類似して具現される。また、図１のメモリセル・アレイ１０に含まれた複数のビットラインＢＬｉのそれぞれに、カラム・デコーダ３０及び感知部４０が連結される。
【００３８】
少なくとも１つのメモリセルＭＣは、印加される電圧によって、互いに異なる抵抗を有する可変抵抗素子Ｒ及び選択素子Ｄを含む抵抗型メモリセルでありうる。しかし、抵抗型メモリセルは、少なくとも１つのメモリセルＭＣの一例に過ぎず、他の例で、少なくとも１つのメモリセルＭＣは、ＮＦＧＭセル、ＰｏＲＡＭセル、ＭＲＡＭセル、ＦｅＲＡＭセル、フラッシュメモリセルなどでありうる。
【００３９】
可変抵抗素子Ｒの一端は、ビットラインＢＬｉに連結され、他端は、選択素子Ｄに連結される。選択素子Ｄの一端は、可変抵抗素子Ｒの他端に連結され、他端は、ワードラインＷＬｉに連結される。ここで、選択素子Ｄは、ダイオードによって具現されうるが、本発明は、これに限定されるものではなく、選択素子Ｄは、トランジスタのようなスイッチング素子によって具現される。
【００４０】
カラム・デコーダ３０は、カラムアドレスＹｉによってオン／オフされるスイッチング素子を含むことができるが、本実施形態で、スイッチング素子は、カラムアドレスＹｉが印加されるゲートを有する第１ ｎＭＯＳトランジスタＮＭ１で具現される。第１ ｎＭＯＳトランジスタＮＭ１は、カラムアドレスＹｉがイネーブルされればターンオンされ、これによって、第１ ｎＭＯＳトランジスタＮＭ１に連結されたビットラインＢＬｉが活性化される。従って、カラム・デコーダ３０は、ビットラインＢＬｉの電圧レベルＶＢＬを感知部４０に提供することができる。
【００４１】
連結制御部４１は、クランピング部４１１及び放電部４１２を含む。
【００４２】
クランピング部４１１は、可変的な電圧レベルを有する制御信号ＣＯＮを基にして、ビットラインＢＬｉの電圧レベルＶＢＬを一定電圧レベルにクランピングすることができる。具体的には、クランピング部４１１は、制御信号ＣＯＮによってオン／オフされるスイッチング素子を含む。本実施形態で、スイッチング素子は、制御信号ＣＯＮが印加されるゲートを有する第２ ｎＭＯＳトランジスタＮＭ２で具現されうる。第２ ｎＭＯＳトランジスタＮＭ２は、制御信号ＣＯＮがイネーブルされればターンオンされ、これによって、第２ ｎＭＯＳトランジスタＮＭ２の両端に連結されたビットラインＢＬｉと感知ラインとを連結させる。
【００４３】
放電部４１２は、ディスチャージ・イネーブル信号ＰＤＩＳによってオン／オフされる複数の放電素子を含む。本実施形態で、複数の放電素子を、ディスチャージ・イネーブル信号ＰＤＩＳが印加されるゲートを有する第３ ｎＭＯＳトランジスタＮＭ３及び第４ ｎＭＯＳトランジスタＮＭ４で具現されうる。このとき、第３ ｎＭＯＳトランジスタＮＭ３及び第４ ｎＭＯＳトランジスタＮＭ４のソースは、接地電圧端子に連結され、第３ ｎＭＯＳトランジスタＮＭ３及び第４ ｎＭＯＳトランジスタＮＭ４のドレインは、第２ ｎＭＯＳトランジスタＮＭ２のドレイン及びソースにそれぞれ連結される。第３ ｎＭＯＳトランジスタＮＭ３及び第４ ｎＭＯＳトランジスタＮＭ４は、ディスチャージ・イネーブル信号ＰＤＩＳが活性化されればターンオンされ、これによって、ビットラインＢＬｉと感知ラインとを接地レベルに放電させる。
【００４４】
プリチャージ部４２は、プリチャージ・イネーブル信号ｎＰＲＥを基にして、感知ラインの電圧レベルを、第１プリチャージレベルＶＰＲＥ１にプリチャージさせる。具体的には、プリチャージ部４２は、プリチャージ・イネーブル信号ｎＰＲＥによってオン／オフされるスイッチング素子を含む。本実施形態で、スイッチング素子は、プリチャージ・イネーブル信号ｎＰＲＥが印加されるゲートを有するｐＭＯＳトランジスタＰＭで具現されうる。このとき、ｐＭＯＳトランジスタＰＭのソースは、第１プリチャージ電圧ＶＰＲＥ１の端子に連結され、ドレインは、感知ラインに連結される。ｐＭＯＳトランジスタＰＭは、プリチャージ・イネーブル信号ｎＰＲＥがイネーブルされればターンオンされ、これによって、感知ラインの電圧レベルＶＳＬは、第１プリチャージレベルＶＰＲＥ１にプリチャージされうる。
【００４５】
感知増幅部４３は、感知ラインの電圧ＶＳＬを基準電圧ＶＲＥＦと比較し、メモリセルＭＣに保存されたデータを感知する。感知増幅部４３の構成は、本実施形態が属する技術分野で当業者に自明なものである。
【００４６】
図３は、図２の半導体装置に含まれたメモリセルに含まれた可変抵抗素子を概略的に示す断面図である。
【００４７】
図３を参照すれば、可変抵抗素子Ｒは、下部電極１１０、可変抵抗物質層１２０及び上部電極１３０を含むことができ、可変抵抗物質層１２０は、下部電極１１０と上部電極１３０との間に形成されうる。他の実施形態で、可変抵抗素子１２０は、下部電極１１０上、または可変抵抗物質層１２０上に、バッファ層（図示せず）をさらに含むこともできる。
【００４８】
下部電極１１０及び上部電極１３０は、導電性物質を含むことができるが、例えば、耐酸化性金属膜（oxidation resistant metal layer）またはポリシリコン膜を含む。例えば、耐酸化性金属膜は、白金（Ｐｔ）、イリジウム（Ｉｒ）、イリジウム酸化物（ＩｒＯ）、チタン窒化物（ＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）及びルテニウム酸化物（ＲｕＯ）のうち少なくとも一つを含むことができ、耐酸化性金属膜は、バッファ層（図示せず）を形成した後に形成されうる。本実施形態で、下部電極１１０及び上部電極１３０は、可変抵抗物質層１２０の上下にそれぞれ配されるが、下部電極１１０及び上部電極１３０の配置は、その用語に限定されるものではない。他の実施形態で、下部電極１１０及び上部電極１３０は、可変抵抗物質層１２０の左右にそれぞれ配される。
【００４９】
可変抵抗物質層１２０は、ペロブスカイト（perovskite）系酸化物または遷移金属酸化物を含む。例えば、ペロブスカイト系酸化物は、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＺｒＯ３／ＳｒＴｉＯ３、ＣｒＴｉＯ３またはＰｂ（Ｚｒ，Ｔｉ）Ｏ３／Ｚｎ１−ｘＣｄｘＳなどがあり、遷移金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、マンガン、亜鉛またはクロムなどがある。このとき、可変抵抗物質層１２０は、下部電極１１０と上部電極１３０との間の電圧によって、抵抗が変化しうる。
【００５０】
図４は、図３の可変抵抗素子がシングルビット・メモリ装置に含まれる場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【００５１】
図４を参照すれば、Ｘ軸は、可変抵抗素子を含むシングルビット・メモリ装置の抵抗を示し、Ｙ軸は、シングルビット・メモリセルの個数を示している。図３に図示された可変抵抗素子１０は、可変抵抗物質層１２０の抵抗状態によって、データ「０」またはデータ「１」を記憶するシングルビット不揮発性メモリ素子のような半導体装置として利用されうる。
【００５２】
本実施形態で、データ「１」は、低抵抗状態である場合に対応し、データ「０」は、高抵抗状態である場合に対応すると決定されうる。可変抵抗素子１０にデータ「１」を書き込む動作は、セット動作であり、データ「０」を書き込む動作は、リセット動作であるとすることができる。しかし、本発明は、これに限定されるものではなく、他の実施形態で、データ「１」が高抵抗状態に対応し、データ「０」が低抵抗状態に対応すると決定されもする。
【００５３】
シングルビット不揮発性メモリ素子にデータ「１」が書き込まれた場合、シングルビット不揮発性メモリ素子は、「オン（ＯＮ）」状態であり、シングルビット不揮発性メモリ素子にデータ「０」が書き込まれた場合、シングルビット不揮発性メモリ素子は、「オフ（ＯＦＦ）」状態に対応しうる。シングルビット不揮発性メモリ素子が「オフ」状態である場合、抵抗はかなり大きい値を有するが、例えば、数ＭΩ以上である。
【００５４】
このように、不揮発性メモリ素子の抵抗が大きい場合には、半導体装置１Ａに抵抗が非常に大きい基準セルを具備し、不揮発性メモリ素子の抵抗と基準セルの抵抗とを比較することによって、保存されたデータを感知する。または、半導体装置１Ａに基準電流を提供する基準セルを具備し、不揮発性メモリ素子に流れる電流と、基準セルから提供される基準電流とを比較することによって、保存されたデータを感知する。このとき、半導体装置１Ａに基準セルを具備する場合、半導体装置１Ａの面積が拡大され、電力消耗も増大するという問題点がある。
【００５５】
図５は、図３の可変抵抗素子がマルチビット・メモリ装置に含まれる場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【００５６】
図５を参照すれば、Ｘ軸は、可変抵抗素子を含むマルチビット・メモリ装置の抵抗を示し、Ｙ軸は、マルチビット・メモリセルの個数を示している。図３に図示された可変抵抗素子１０は、可変抵抗物質層１２０の抵抗状態によって、データ「００」、データ「０１」、データ「１０」またはデータ「１１」を記憶するマルチビット不揮発性メモリ素子のような半導体装置として利用されうる。
【００５７】
本実施形態で、データ「１１」は、低抵抗状態である場合に対応し、データ「０１」、データ「１０」及びデータ「００」は、高抵抗状態である場合に対応すると決定されうる。可変抵抗素子１０にデータ「１１」を書き込む動作は、セット動作とすることができ、データ「０１」、データ「１０」及びデータ「００」を書き込む動作は、リセット動作とすることができる。しかし、本発明は、これに限定されるものではなく、他の実施形態で、データ「１１」が高抵抗状態に対応し、データ「０１」、データ「１０」及びデータ「００」が低抵抗状態に対応すると決定されもする。
【００５８】
マルチビット不揮発性メモリ素子にデータ「１１」が書き込まれた場合、マルチビット不揮発性メモリ素子は、「オン」状態であり、マルチビット不揮発性メモリ素子にデータ「０１」、データ「１０」またはデータ「００」が書き込まれた場合、マルチビット不揮発性メモリ素子は「オフ」状態に対応しうる。マルチビット不揮発性メモリ素子が「０１」、「１０」または「００」のようなオフ状態である場合、抵抗はかなり大きい値を有するが、例えば、数ＭΩ以上である。
【００５９】
このように、不揮発性メモリ素子の抵抗が大きい場合には、半導体装置１Ａに抵抗が非常に大きい基準セルを具備し、不揮発性メモリ素子の抵抗と、基準セルの抵抗とを比較することによって、保存されたデータを感知する。または、半導体装置１Ａに基準電流を提供する基準セルを具備し、不揮発性メモリ素子に流れる電流と、基準セルから提供される基準電流とを比較することによって、保存されたデータを感知する。このとき、半導体装置１Ａに基準セルを具備する場合、半導体装置１Ａの面積が拡大し、電力消耗も増大するという問題点がある。
【００６０】
また、マルチビット不揮発性メモリ素子は、マルチビットのデータを保存することができるので、各ビットのデータをそれぞれ感知するためには、半導体装置１Ａは、複数の基準セルを具備せねばならない。このとき、半導体装置１Ａに複数の基準セルを具備する場合、半導体装置１Ａの面積はさらに拡大し、電力消耗もさらに増大するという問題点がある。
【００６１】
一方、図３に図示された可変抵抗素子１０は、可変抵抗物質層１２０の抵抗状態によって、データ「０００」、データ「００１」、データ「０１０」、データ「０１１」、データ「１００」、データ「１０１」、データ「１１０」またはデータ「１１１」を記憶する３ビット不揮発性メモリ素子のような半導体装置として利用されうる。さらに、図３に図示された可変抵抗素子１０は、可変抵抗物質層１２０の抵抗状態によって、４ビット以上のマルチビット不揮発性メモリ素子のような半導体装置にも利用されうる。
【００６２】
図６は、図２の半導体装置の各構成要素の動作について説明するためのタイミング図である。
【００６３】
図６を参照すれば、ディスチャージ・イネーブル信号ＰＤＩＳが活性化される区間（すなわち、ディスチャージ区間Ｉ）では、ディスチャージ・イネーブル信号ＰＤＩＳは、放電部４１２に含まれた第３ ｎＭＯＳトランジスタＮＭ３及び第４ ｎＭＯＳトランジスタＮＭ４のゲートに印加されうる。プリチャージ・イネーブル信号ｎＰＲＥが活性化される区間（すなわち、プリチャージ区間ＩＩ）では、プリチャージ・イネーブル信号ｎＰＲＥは、プリチャージ部４２に含まれたｐＭＯＳトランジスタＰＭのゲートに印加されうる。デベロップ・イネーブル信号ＤＥＶが活性化される区間（すなわち、デベロップ区間ＩＩＩ）では、デベロップ・イネーブル信号ＤＥＶは、ロウ・デコーダ２０またはロウ・ドライバ（図示せず）に印加されうる。デベロップ区間ＩＩＩ後に、デベロップ・イネーブル信号ＤＥＶが非活性化される区間は、感知区間ＩＶという。
【００６４】
ディスチャージ区間Ｉで、ディスチャージ・イネーブル信号ＰＤＩＳは活性化され、ディスチャージ・イネーブル信号ＰＤＩＳの電圧レベルＶＣＣは、論理「ハイ」に対応しうる。このとき、プリチャージ・イネーブル信号ｎＰＲＥは、非活性化され、プリチャージ・イネーブル信号ｎＰＲＥの電圧レベルＶＰＰは、論理「ハイ」に対応しうる。また、このとき、デベロップ・イネーブル信号ＤＥＶは、非活性化され、デベロップ・イネーブル信号ＤＥＶの電圧レベルは、論理「ハイ」に対応しうる。また、このとき、制御信号ＣＯＮの電圧レベルＶＣＯＮは、第１電圧レベルＶ１に対応し、ワードラインＷＬｉの電圧レベルは、論理「ハイ」に対応しうる。
【００６５】
以下、ディスチャージ区間Ｉでの各構成要素の動作について述べる。ディスチャージ・イネーブル信号ＰＤＩＳが活性化されれば、放電部４１２に含まれた第３ ｎＭＯＳトランジスタＮＭ３及び第４ ｎＭＯＳトランジスタＮＭ４はターンオンされ、これによって、ビットラインＢＬｉと感知ラインＳＬとは放電され、ビットラインＢＬｉと感知ラインＳＬとの電圧レベルは、接地レベルに対応しうる。
【００６６】
プリチャージ区間ＩＩで、ディスチャージ・イネーブル信号ＰＤＩＳは、非活性化され、ディスチャージ・イネーブル信号ＰＤＩＳの電圧レベルは、論理「ロー」に対応しうる。このとき、プリチャージ・イネーブル信号ｎＰＲＥは、活性化され、プリチャージ・イネーブル信号ｎＰＲＥの電圧レベルは、論理「ロー」に対応しうる。また、このとき、デベロップ・イネーブル信号ＤＥＶは、非活性化され、デベロップ・イネーブル信号ＤＥＶの電圧レベルは、論理「ハイ」に対応しうる。また、このとき、制御信号ＣＯＮの電圧レベルＶＣＯＮは、第１電圧レベルＶ１に対応し、ワードラインＷＬｉの電圧レベルは、論理「ハイ」に対応しうる。
【００６７】
以下、プリチャージ区間ＩＩでの各構成要素の動作について述べる。プリチャージ・イネーブル信号ｎＰＲＥが活性化されれば、プリチャージ部４２に含まれたｐＭＯＳトランジスタＰＭはターンオンされ、これによって、感知ラインＳＬの電圧レベルは、第１プリチャージ電圧ＶＰＲＥ１に上昇しうる。このとき、第１プリチャージ電圧ＶＰＲＥ１は、ｐＭＯＳトランジスタＰＭのソースに連結された電圧端子の電圧レベルに対応しうる。また、制御信号ＣＯＮの電圧レベルＶＣＯＮが第１電圧レベルＶ１に対応すれば、クランピング部４１に含まれた第２ ｎＭＯＳトランジスタＮＭ２は、ターンオンされ、これによって、ビットラインＢＬｉの電圧レベルは、第２プリチャージ電圧ＶＰＲＥ２に上昇しうる。このとき、第２プリチャージ電圧ＶＰＲＥ２は、第１電圧レベルＶ１と、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨとの差（すなわち、Ｖ１−ＶＴＨ）に対応しうる。
【００６８】
デベロップ区間ＩＩＩで、ディスチャージ・イネーブル信号ＰＤＩＳは、非活性化され、ディスチャージ・イネーブル信号ＰＤＩＳの電圧レベルは、論理「ロー」に対応しうる。このとき、プリチャージ・イネーブル信号ｎＰＲＥは、非活性化され、プリチャージ・イネーブル信号ｎＰＲＥの電圧レベルは、論理「ハイ」に対応しうる。また、このとき、デベロップ・イネーブル信号ＤＥＶは活性化され、デベロップ・イネーブル信号ＤＥＶの電圧レベルは、論理「ロー」に対応しうる。また、このとき、制御信号ＣＯＮの電圧レベルＶＣＯＮは、第１電圧レベルＶ１に比べて、所定の臨界値ほど低減した第２電圧レベルＶ２に対応し、ワードラインＷＬｉの電圧レベルは、論理「ロー」に対応しうる。
【００６９】
ここで、制御信号ＣＯＮの第２電圧レベルＶ２は、感知しようとするデータの抵抗レベルを基にして変更されうる。一実施形態で、メモリセルＭＣが２ビットメモリセルである場合、第２電圧レベルＶ２は、Ｖ１−α、Ｖ１−２α、Ｖ１−３αのうち一つであるが、具体的には、感知しようとするデータの抵抗レベルが高いほど、第２電圧レベルも高い。従って、図５のグラフで、データ「００」を感知しようとする場合、第２電圧レベルＶ２は、Ｖ１−αであって、データ「１０」を感知しようとする場合、第２電圧レベルＶ２は、Ｖ１−２αであって、データ「０１」を感知しようとする場合、第２電圧レベルＶ２は、Ｖ１−３αでありうる。他の実施形態で、メモリセルＭＣが３ビットメモリセルである場合、第２電圧レベルＶ２は、Ｖ１−α、Ｖ１−２α、Ｖ１−３α、Ｖ１−４α、Ｖ１−５α、Ｖ１−６α、Ｖ１−７αのうち一つであるが、この場合にも、感知しようとするデータの抵抗レベルが高いほど、第２電圧レベルも高い。
【００７０】
以下、デベロップ区間ＩＩＩでの各構成要素の動作について述べる。制御信号ＣＯＮの電圧レベルＶＣＯＮは、第２電圧レベルＶ２であるが、本実施形態で、第２電圧レベルＶ２はＶ１−αであるといえる。制御信号ＣＯＮが、第１電圧レベルＶ１から第２電圧レベルＶ２（すなわち、Ｖ１−α）に変更されれば、第２ ｎＭＯＳトランジスタＮＭ２のゲート・ソース電圧（Ｖｇｓ＝Ｖ２−ＶＢＬｉ＝（Ｖ１−α）−（Ｖ１−ＶＴＨ））が第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨ以下に低減するので、ビットラインＢＬｉと感知ラインＳＬとの連結は途切れる。従って、ビットラインＢＬｉの電圧レベルＶＢＬｉは、メモリセルＭＣに保存されたデータによって徐々に低減しうる。
【００７１】
ビットラインＢＬｉの電圧レベルＶＢＬｉが低減することによって、第２ ｎＭＯＳトランジスタＮＭ２のゲート・ソース電圧Ｖｇｓが、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨ以上になれば（すなわち、Ｖｇｓ＞ＶＴＨ）、第２ ｎＭＯＳトランジスタＮＭ２はターンオンされ、これによって、ビットラインＢＬｉと感知ラインＳＬは、再び連結される。具体的には、ビットラインＢＬｉの電圧レベルＶＢＬｉが、制御信号ＣＯＮの第２電圧レベル（Ｖ１−α）と、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨとの差より大きければ（すなわち、ＶＢＬｉ＞Ｖ１−α−ＶＴＨであるならば）、ゲート・ソース電圧Ｖｇｓが、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧以上になり、第２ ｎＭＯＳトランジスタＮＭ２は、ターンオンされる。
【００７２】
図７は、図２の半導体装置のデベロップ区間での動作について説明するためにモデリングされた回路図である。
【００７３】
図７を参照すれば、ビットラインＢＬｉのキャパシタンスは、第１キャパシタＣＢＬとしてモデリングされ、感知ラインＳＬのキャパシタンスは、第２キャパシタＣＳＬとしてモデリングされうる。このとき、ビットラインＢＬｉの長さは、感知ラインＳＬの長さに比べてはるかに大きく、これによって、第１キャパシタＣＢＬは、第２キャパシタＣＳＬに比べてはるかに大きいが、例えば、第１キャパシタＣＢＬは、第２キャパシタＣＳＬの約１０倍以上の値を有する。
【００７４】
デベロップ区間ＩＩＩで、ビットラインＢＬｉの電圧レベルＶＢＬｉが低減し、ビットラインＢＬｉの電圧レベルＶＢＬｉが、制御信号ＣＯＮの第２電圧レベルＶ２と、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨとの差より大きければ、第２ ｎＭＯＳトランジスタＮＭ２はターンオンされ、これによって、ビットラインＢＬｉと感知ラインＳＬとには、電荷共有（charge sharing）がなされる。従って、プリチャージ区間ＩＩで、第１プリチャージ電圧ＶＰＲＥ１にプリチャージされた感知ラインＳＬの電圧レベルは、ビットラインＢＬｉの電圧レベルＶＢＬｉに低減しうる。このとき、感知増幅部４３は、第１キャパシタＣＢＬよりはるかに小さい値を有する第２キャパシタＣＳＬを有する感知ラインＳＬの電圧レベルＶＳＬを、基準電圧ＶＲＥＦと比較することによって、短時間内にデータを容易に感知する。
【００７５】
再び図６を参照すれば、感知区間ＩＶで、ディスチャージ・イネーブル信号ＰＤＩＳは、非活性化され、ディスチャージ・イネーブル信号ＰＤＩＳの電圧レベルは、論理「ロー」に対応しうる。このとき、プリチャージ・イネーブル信号ｎＰＲＥは、非活性化され、プリチャージ・イネーブル信号ｎＰＲＥの電圧レベルは、論理「ハイ」に対応しうる。また、このとき、デベロップ・イネーブル信号ＤＥＶは、非活性化され、デベロップ・イネーブル信号ＤＥＶの電圧レベルは、論理「ハイ」に対応しうる。また、このとき、制御信号ＣＯＮの電圧レベルＶＣＯＮは、第１電圧レベルＶ１に比べて、所定の臨界値ほど低減した第２電圧レベルＶ２に対応し、ワードラインＷＬｉの電圧レベルは、論理「ロー」に対応しうる。
【００７６】
以下、感知区間ＩＶでの各構成要素の動作について述べる。ビットラインＢＬｉの電圧レベルＶＢＬｉが所定の値以下に低減し、第２ ｎＭＯＳトランジスタＮＭ２がターンオンされ、ビットラインＢＬｉと感知ラインＳＬとに電荷共有がなされれば、感知ラインＳＬの電圧レベルＶＳＬは、ビットラインＢＬｉの電圧レベルＶＢＬｉに低減する。このとき、感知増幅部４３は、感知ラインＳＬの電圧レベルＶＳＬと基準電圧ＶＲＥＦとを比較し、メモリセルＭＣをオンセルとして感知する。一方、ビットラインＢＬｉの電圧レベルが、所定の値以下に低減せずに、第２ ｎＭＯＳトランジスタＮＭ２がターンオフされ、ビットラインＢＬｉと感知ラインＳＬとに電荷共有がなされなければ、感知ラインＳＬの電圧レベルＶＳＬは、第１プリチャージ電圧ＶＰＲＥ１を維持する。このとき、感知増幅部４３は、感知ラインＳＬの電圧レベルＶＳＬと基準電圧ＶＲＥＦを比較し、メモリセルＭＣをオフセルとして感知する。
【００７７】
本実施形態で、デベロップ区間ＩＩＩで、制御信号ＣＯＮの第２電圧レベルＶ２がＶ１−αであるから、感知増幅部４３でオンセルとして感知されれば、メモリセルＭＣに保存されたデータは、「１１」、「０１」及び「１０」のうち一つであり、オフセルとして感知されれば、メモリセルＭＣに保存されたデータは、「００」でありうる。他の実施形態で、デベロップ区間ＩＩＩで、制御信号ＣＯＮの第２電圧レベルＶ２は、Ｖ１−２αである場合、感知増幅部４３でオンセルとして感知されれば、メモリセルＭＣに保存されたデータは、「１１」または「０１」であり、オフセルとして感知されれば、メモリセルＭＣに保存されたデータは、「１０」または「００」でありうる。他の実施形態で、デベロップ区間ＩＩＩで、制御信号ＣＯＮの第２電圧レベルＶ２がＶ１−３αである場合、感知増幅部４３でオンセルとして感知されれば、メモリセルＭＣに保存されたデータは、「１１」であり、オフセルとして感知されれば、メモリセルＭＣに保存されたデータは、「０１」、「１０」及び「００」のうち一つでありうる。
【００７８】
図８は、図１の半導体装置の他例の一部を詳細に示す回路図である。
【００７９】
図８を参照すれば、半導体装置１Ｂは、少なくとも１つのメモリセルＭＣ、カラム・デコーダ３０及び感知部４０’を含むことができ、感知部４０’は、連結制御部４１’、プリチャージ部４２及び感知増幅部４３を含む。本実施形態による半導体装置１Ｂは、図２に図示された半導体装置１Ａに比べ、感知部４０’の構成が異なり、他の構成は、実質的に類似して具現されうる。従って、図２を参照して述べた内容は、本実施形態によるメモリセルＭＣ及びカラム・デコーダ３０にも同一に適用されうる。
【００８０】
連結制御部４１’は、クランピング部４１１、放電部４１２、温度感知部４１３及び制御信号提供部４１４を含む。本実施形態によるクランピング部４１１及び放電部４１２は、図２に図示されたクランピング部４１１及び放電部４１２と実質的に類似して具現されうる。従って、図２を参照して述べた内容は、本実施形態によるクランピング部４１１及び放電部４１２にも同一に適用されうる。
【００８１】
半導体装置１Ｂに含まれた第１ ｎＭＯＳトランジスタないし第４ ｎＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４のスレショルド電圧は、周辺温度変化によって変更されうる。具体的には、周辺温度が上昇すれば、第１ ｎＭＯＳトランジスタないし第４ ｎＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４のスレショルド電圧が低減しうる。本実施形態では、クランピング部４１１に含まれた第２ ｎＭＯＳトランジスタＮＭ２に印加される制御信号ＣＯＮの電圧レベルＶＣＯＮを変更し、ビットラインＢＬｉの電圧レベルＶＢＬｉと制御信号ＣＯＮの電圧レベルＶＣＯＮとの差と、スレショルド電圧ＶＴＨとを比較することによって、メモリセルＭＣに保存されたデータを感知する。従って、周辺温度変化によって、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨが変更される場合、メモリセルＭＣに保存されたデータを正確に感知できなくできるので、周辺温度変化に対する補償が要求される。
【００８２】
温度感知部４１３は、半導体装置１Ｂの周辺温度変化を感知する。温度感知部４１３に係わる実施形態は、以下の図９ないし図１１を参照して述べる。制御信号提供部４１４は、温度感知部４１３で感知された温度変化を基にして、制御信号ＣＯＮの電圧レベルを調節し、電圧レベルが調節された制御信号ＣＯＮを、クランピング部４１１に含まれた第２ ｎＭＯＳトランジスタＮＭ２のゲートに提供する。
【００８３】
これによって、半導体装置１Ｂの周辺温度が変化することによって、第２ ｎＭＯＳトランジスタＮＭ２のスレショルド電圧ＶＴＨが変更されても、制御信号提供部４１４は、温度変化を基にして、電圧レベルが調節された制御信号ＣＯＮを、第２ ｎＭＯＳトランジスタＮＭ２に提供することができるので、半導体装置１Ｂは、メモリセルＭＣに保存されたデータを正確に感知する。
【００８４】
図９は、図８の半導体装置に含まれた温度感知部の一例を示す回路図である。
【００８５】
図９を参照すれば、温度感知部４１３Ａは、第１電流源ないし第３電流源ＣＳ１，ＣＳ２，ＣＳ３、第１トランジスタないし第３トランジスタＱ１，Ｑ２，Ｑ３、減算部４１４１、増幅部４１４２及び変調部ＭＯＤを含む。
【００８６】
第１電流源ないし第３電流源ＣＳ１，ＣＳ２，ＣＳ３は、所定のレベルを有する電流を提供する。例えば、第１電流源ＣＳ１は、第１電流５Ｉを提供し、第２電流源ＣＳ２は、第２電流Ｉを提供し、第３電流源ＣＳ３は第３電流Ｉｔｒｉｍを提供する。
【００８７】
第１トランジスタないし第３トランジスタＱ１，Ｑ２，Ｑ３は、ダイオード連結され（diode-connected）、第１トランジスタないし第３トランジスタＱ１，Ｑ２，Ｑ３は、第１電流源ないし第３電流源ＣＳ１，ＣＳ２，ＣＳ３とそれぞれ連結される。このとき、第３トランジスタＱ３の両端電圧は、ＶＢＥであり、第１トランジスタＱ１のコレクタと第２トランジスタＱ２のコレクタとの間の電圧は、△ＶＢＥである。半導体装置１Ｂの周辺温度が上昇することによって、△ＶＢＥは上昇しうる。
【００８８】
減算部４１４１は、第１トランジスタＱ１のコレクタの電圧と、第２トランジスタＱ２のコレクタの電圧との差を計算することができる。従って、減算部４１４１の出力は、△ＶＢＥに対応しうる。増幅部４１４２は、減算部４１４１の出力（すなわち、△ＶＢＥ）を増幅させる。例えば、増幅部４１４２は、減算部４１４１の出力（すなわち、△ＶＢＥ）を１６倍増幅させる。
【００８９】
変調部ＭＯＤは、増幅部４１４２の出力及び第３トランジスタＱ３のコレクタ電圧ＶＢＥに対して、シグマ−デルタ（sigma-delta）変調を行う。具体的には、変調部ＭＯＤは、第１スイッチングＳＷ１素子及び第２スイッチング素子ＳＷ２、加算部４１４３、ループフィルタ４１４４、量子化部４１４５及び反転部４１４６を含むことができるが、各構成要素に係わる詳細な説明は省略する。
【００９０】
図１０は、図８の半導体装置に含まれた温度感知部の他例を示す回路図である。
【００９１】
図１０を参照すれば、温度感知部４１３Ｂは、第１電圧提供部ＶＧ１及び第２電圧提供部ＶＧ２、並びに比較器ＣＯＭを含む。第１電圧提供部ＶＧ１は、第１トランジスタないし第６トランジスタＴ１ないしＴ６、感知トランジスタＴｘ及び第１抵抗Ｒ１を含み、第２電圧提供部ＶＧ２は、第２抵抗Ｒ２及び第３抵抗Ｒｘ、並びに及び第７トランジスタＴ７を含む。
【００９２】
第１電圧提供部ＶＧ１は、第１電圧を提供するが、第１電圧は、絶対温度に線形的に反比例するＶＣＴＡＴ（complementary to absolute temperature）でありうる。第２電圧提供部ＶＧ２は、第２電圧を提供するが、第２電圧は、絶対温度に線形的に比例するＶＰＴＡＴ（proportional to absolute temperature）でありうる。比較器ＣＯＭは、第１電圧ＶＣＴＡＴと第２電圧ＶＰＴＡＴとを比較し、その結果を、第７トランジスタＴ７のゲートに提供する。
【００９３】
半導体装置１Ｂの周辺温度が下降すれば、第１電圧ＶＣＴＡＴは上昇し、第２電圧ＶＰＴＡＴが下降するが、このとき、比較器ＣＯＭは、第１電圧ＶＣＴＡＴと第２電圧ＶＰＴＡＴとを比較し、例えば、論理「ハイ」の出力を提供する。一方、半導体装置１Ｂの周辺温度が上昇すれば、第１電圧ＶＣＴＡＴは下降し、第２電圧ＶＰＴＡＴが上昇するが、このとき、比較器ＣＯＭは、第１電圧ＶＣＴＡＴと第２電圧ＶＰＴＡＴとを比較し、例えば、論理「ロー」の出力を提供する。
【００９４】
図１１は、図１の半導体装置の他例の一部を詳細に示す回路図である。
【００９５】
図１１を参照すれば、半導体装置１Ｃは、メモリセル・アレイ１０’及び感知部４０”を含む。半導体装置１Ａについて、図２で説明した内容と、半導体装置１Ｂについて、図８で説明した内容は、本実施形態による半導体装置１Ｃにも適用されうる。特に、感知部４０”は、図２に図示された感知部４０、または図８に図示された感知部４０’と類似して具現されうる。
【００９６】
メモリセル・アレイ１０’は、第１メモリブロックないし第４メモリブロック１１，１２，１３，１４、第１ローカル・カラム・デコーダないし第４ローカル・カラム・デコーダＬＣＤ１，ＬＣＤ２，ＬＣＤ３，ＬＣＤ４、及び第１グローバル・カラム・デコーダ及び第２グローバル・カラム・デコーダＧＣＤ１，ＧＣＤ２を含む。図１２では、４個のメモリブロックを図示しているが、メモリセル・アレイ１０’は、さらに多数のメモリブロックを含むことができる。また、図１２には、４個のローカル・カラム・デコーダを図示しているが、メモリセル・アレイ１０’は、さらに多数のローカル・カラム・デコーダを含むことができる。また、図１２には、２個のグローバル・カラム・デコーダを図示しているが、メモリセル・アレイ１０’は、さらに多数のグローバル・カラム・デコーダを含むことができる。
【００９７】
第１メモリブロック１１は、ワードラインＷＬ１１とビットラインＢＬ１１とが交差する領域に配されるメモリセルＭＣ１１を含む。図示されていないが、第１メモリブロック１１は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第１ローカル・カラム・デコーダＬＣＤ１は、第１ローカル・カラムアドレスＬＹ１１が活性化されれば、ターンオンされ、ビットラインＢＬ１１をグローバル・ビットラインＧＬＢ１に連結させる。
【００９８】
第２メモリブロック１２は、ワードラインＷＬ１１とビットラインＢＬ１２とが交差する領域に配されるメモリセルＭＣ１２を含む。図示されていないが、第２メモリブロック１２は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第２ローカル・カラム・デコーダＬＣＤ２は、第２ローカル・カラムアドレスＬＹ１２が活性化されれば、ターンオンされ、ビットラインＢＬ１２をグローバル・ビットラインＧＬＢ２に連結させる。
【００９９】
第３メモリブロック１３は、ワードラインＷＬ２１とビットラインＢＬ２１とが交差する領域に配されるメモリセルＭＣ２１を含む。図示されていないが、第３メモリブロック１３は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第３ローカル・カラム・デコーダＬＣＤ３は、第３ローカル・カラムアドレスＬＹ２１が活性化されれば、ターンオンされ、ビットラインＢＬ２１をグローバル・ビットラインＧＬＢ１に連結させる。
【０１００】
第４メモリブロック１４は、ワードラインＷＬ２１とビットラインＢＬ２２とが交差する領域に配されるメモリセルＭＣ２２を含む。図示されていないが、第４メモリブロック１４は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第４ローカル・カラム・デコーダＬＣＤ４は、第４ローカル・カラムアドレスＬＹ２２が活性化されれば、ターンオンされ、ビットラインＢＬ２２をグローバル・ビットラインＧＬＢ２に連結させる。
【０１０１】
第１グローバルカラムアドレスＧＹ１が活性化されれば、第１グローバル・ビットラインＧＢＬ１に連結されたビットラインＢＬ１１，ＢＬ２１は、感知部４０’に含まれた感知ラインに共通に連結され、これにより、感知部４０’は、ビットラインＢＬ１１，ＢＬ２１に連結されたメモリセルＭＣ１１，ＭＣ２１に保存されたデータを感知する。
【０１０２】
同様に、第２グローバルカラムアドレスＧＹ２が活性化されれば、第２グローバル・ビットラインＧＢＬ２に連結されたビットラインＢＬ１２、ＢＬ２２は、感知部４０’に含まれた感知ラインに共通に連結され、これにより、感知部４０’は、ビットラインＢＬ１２，ＢＬ２２に連結されたメモリセルＭＣ１２，ＭＣ２２に保存されたデータを感知する。
【０１０３】
図１２は、本発明の一実施形態による半導体装置のデータ感知方法を示すフローチャートである。
【０１０４】
図１２を参照すれば、本実施形態による半導体装置のデータ感知方法は、図１ないし図１１に図示された半導体装置に保存されたデータを感知する方法を示している。従って、図１ないし図１１を参照して説明した内容は、本実施形態による半導体装置のデータ感知方法に適用されうる。
【０１０５】
Ｓ１１０段階で、プリチャージ・イネーブル信号を基にして、感知ラインを第１プリチャージ電圧にプリチャージさせる。
【０１０６】
Ｓ１２０段階で、感知ラインとビットラインとを連結させ、ビットラインを第２プリチャージ電圧にプリチャージさせる。ここで、第２プリチャージ電圧のレベルは、第１プリチャージ電圧のレベルより低い。
【０１０７】
Ｓ１３０段階で、可変的な電圧レベルを有する制御信号及びプリチャージされたビットラインの電圧変化量を基にして、ビットラインと感知ラインとの連結を制御する。ここで、制御信号は、プリチャージ・イネーブル信号が活性化されるプリチャージ区間で、第１電圧レベルを有し、デベロップ・イネーブル信号が活性化されるデベロップ区間で、第１電圧レベルより低い第２電圧レベルを有する。
【０１０８】
具体的には、デベロップ・イネーブル信号が活性化されるデベロップ区間で、ビットラインの電圧レベルが、第２電圧レベルと所定のスレショルド電圧との差より小さければ、ビットラインと感知ラインとを連結させる。一方、デベロップ区間で、ビットラインの電圧レベルが、第２電圧レベルと所定のスレショルド電圧との差より大きければ、ビットラインと感知ラインとを連結させない。
【０１０９】
Ｓ１４０段階で、感知ラインの電圧を基準電圧と比較し、メモリセルに保存されたデータを感知する。具体的には、ビットラインと感知ラインとを連結すれば、感知ラインの電圧レベルは、ビットラインの電圧レベルに低下し、メモリセルをオンセルとして感知する。一方、ビットラインと感知ラインとが連結されていなければ、感知ラインの電圧レベルは、ビットラインの電圧レベルに低下せずに、メモリセルは、オフセルとして感知される。
【０１１０】
他の実施形態で、半導体装置のデータ感知方法は、ディスチャージ区間で、ビットラインと感知ラインとの電圧を放電させる段階をさらに含む。さらに他の実施形態で、半導体装置のデータ感知方法は、半導体装置の周辺温度変化を感知する段階、及び感知された前記温度変化を基にして、制御信号の電圧レベルを調節し、電圧レベルが調節された制御信号を提供する段階をさらに含む。
【０１１１】
図１３は、本発明の一実施形態によるメモリカードを示す概略図である。
【０１１２】
図１３を参照すれば、メモリカード２００は、制御器２１０とメモリ２２０とを含むが、制御器２１０とメモリ２２０は、電気的な信号を交換するように配される。例えば、制御器２１０で命令を送信すれば、メモリ２２０はデータを伝送する。メモリ２２０は、前述の本発明の実施形態のうちの半導体装置を含む。
【０１１３】
このようなメモリカード２００は、多種のカード、例えば、メモリスティック・カード（memory stick card）、スマートメディア（ＳＭ：smart media）カード、セキュアデジタル（ＳＤ：secure digital）カード、ミニＳＤカードまたはマルチメディア・カード（ＭＭＣ：multi media card）のようなメモリ装置に利用されうる。
【０１１４】
図１４は、本発明の一実施形態による電子システムを概略的に示すブロック図である。
【０１１５】
図１４を参照すれば、電子システム３００は、プロセッサ３１０、メモリ３２０、入出力装置３３０及びインターフェース３４０を含む。電子システム３００は、モバイル・システム、または情報を送受信するシステムでありうる。前記モバイル・システムは、ＰＤＡ（personal digital assistant）、携帯用コンピュータ（portable computer）、ウェブタブレット（web tablet）、無線電話（wireless phone）、携帯電話（mobile phone）、デジタル・ミュージックプレーヤ（digital music player）またはメモリカード（memory card）でありうる。
【０１１６】
プロセッサ３１０は、プログラムを実行し、電子システム３００を制御する役割を行う。ここで、プロセッサ３１０は、例えば、マイクロプロセッサ（microprocessor）、デジタル信号処理器（digital signal processor）、マイクロコントローラ（microcontroller）、またはこれらと類似した装置でありうる。
【０１１７】
入出力装置３３０は、電子システム３００のデータを入力または出力するのに利用されうる。電子システム３００は、入出力装置３３０を利用し、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換することができる。ここで、入出力装置３３０は、例えば、キーパッド（keypad）、キーボード（keyboard）または表示装置（display）でありうる。
【０１１８】
メモリ３２０は、プロセッサ３１０の動作のためのコード及び／またはデータを保存したり、かつ／またはプロセッサ３１０で処理されたデータを保存する。ここで、メモリ３２０は、前述の本発明の実施形態のうちいずれか一つによる半導体装置を含む。
【０１１９】
インターフェース３４０は、電子システム３００と外部の他の装置とのデータ伝送通路でありうる。プロセッサ３１０、メモリ３３０、入出力装置３３０及びインターフェース３４０は、バス３５０を介して互いに通信する。
【０１２０】
例えば、電子システム３００は、携帯電話、ＭＰ３プレーヤ、ナビゲーション（navigation）、携帯用マルチメディア再生機（ＰＭＰ：portable multimedia player）、固状ディスク（ＳＳＤ：solid state drive）または家電製品（house hold appliance）に利用されうる。
【０１２１】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であれば、明白なことである。
【符号の説明】
【０１２２】
１，１Ａ，１Ｂ，１Ｃ    半導体装置
１０，１０’    メモリセル・アレイ
１１    第１メモリブロック
１２    第２メモリブロック
１３    第３メモリブロック
１４    第４メモリブロック
２０    ロウ・デコーダ
３０    カラム・デコーダ
４０，４０’，４０”    感知部
４１，４１’    連結制御部
４１１    クランピング部
４１２    放電部
４１３，４１３Ａ，４１３Ｂ    温度感知部
４１４    制御信号提供部
４１４１    減算部
４１４２    増幅部
４１４３    加算部
４１４４    ループフィルタ
４１４５    量子化部
４１４６    反転部
４２    プリチャージ部
４３    感知増幅部
１１０    下部電極
１２０    可変抵抗物質部
１３０    上部電極
２００    メモリカード
２１０    制御器
２２０，３２．    メモリ
３００    電子システム
３１０    プロセッサ
３３０    入出力装置
３４０    インターフェース
３５０    バス
【図１】
0005850725.tif 000002
【図２】
0005850725.tif 000003
【図３】
0005850725.tif 000004
【図４】
0005850725.tif 000005
【図５】
0005850725.tif 000006
【図６】
0005850725.tif 000007
【図７】
0005850725.tif 000008
【図８】
0005850725.tif 000009
【図９】
0005850725.tif 000010
【図１０】
0005850725.tif 000011
【図１１】
0005850725.tif 000012
【図１２】
0005850725.tif 000013
【図１３】
0005850725.tif 000014
【図１４】
0005850725.tif 000015