(57)【特許請求の範囲】
【請求項１】
第１の高電位電源ノードの電圧と低電位電源ノードの電圧の何れかを第１の動作指示信号の信号値に応じて選択し第１の論理信号として出力する一方、前記第１の高電位電源ノードよりも高い電圧の第２の高電位電源ノードの電圧と前記低電位電源ノードの電圧の何れか一方を第２の動作指示信号の信号値に応じて選択し第２の論理信号として出力するとともに、前記第２の高電位電源ノードの電圧と前記低電位電源ノードの何れかの電圧を前記第１および第２の動作信号の各々の信号値に応じて選択し第３の論理信号として出力するデコーダと、
前記第２の高電位電源ノード以上の電圧の第３の高電位電源ノードの電圧と、前記第３の高電位電源ノードの電圧と前記低電位電源ノードの電圧の中間の電圧と、の何れかを前記第１の論理信号に応じて選択し、第４の論理信号として出力するレベルシフタと、
前記第２の論理信号をバッファリングし、第５の論理信号として出力する一方、前記第３の論理信号をバッファリングし、第６の論理信号として出力するバッファと、
前記第３の高電位電源ノードの電圧、前記第１の高電位電源ノード電圧、および前記第３の高電位電源ノードの電圧とは異なり前記第１の高電位電源ノードの電圧とも異なる電圧のうちの何れかを前記第４、第５および第６の論理信号に応じて選択して出力する選択手段と、
を有することを特徴とする電圧切り替え回路。
【請求項２】
前記選択手段は、前記第３の高電位電源ノードと前記第１の高電位電源ノードとの間に直列に介挿されたＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、前記Ｐチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインの共通接続点にドレインが接続され、前記第１の高電位電源ノードの電圧と前記低電位電源ノードの電圧の中間の電圧が与えられる電源ノードにソースが接続された第２のＮチャネルトランジスタと、を含み、
前記Ｐチャネルトランジスタのゲートには前記第４の論理信号が与えられ、前記第１のＮチャネルトランジスタのゲートには前記第６の論理信号が与えられ、前記第２のＮチャネルトランジスタのゲートには前記第５の論理信号が与えられ、前記Ｐチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインの共通接続点が出力ノードとなっていることを特徴とする請求項１に記載の電圧切り替え回路。
【請求項３】
前記レベルシフタは、前記第３の高電位電源ノードの電圧と前記低電位電源ノードの電圧の何れかを前記第１の論理信号に応じて選択して第７の論理信号として出力し、
前記選択手段は、前記第３の高電位電源ノードと前記第１の高電位電源ノードとの間に直列に介挿された第１のＰチャネルトランジスタおよびＮチャネルトランジスタと、前記第２の高電位電源ノードと前記第１のＰチャネルトランジスタおよび前記Ｎチャネルトランジスタのドレイン同士の共通接続点との間に直列に介挿された第２および第３のＰチャネルトランジスタと、を含み、
前記第１のＰチャネルトランジスタのゲートには前記第４の論理信号が与えられ、前記Ｎチャネルトランジスタのゲートには前記第６の論理信号が与えられ、前記第２のＰチャネルトランジスタのゲートには前記第５の論理信号が与えられ、前記第３のＰチャネルトランジスタのゲートには前記第７の論理信号が与えられ、前記第１のＰチャネルトランジスタおよび前記Ｎチャネルトランジスタのドレイン同士の共通接続点が出力ノードとなっていることを特徴とする請求項１に記載の電圧切り替え回路。
【請求項４】
前記第４の論理信号を出力するレベルシフタと前記第７の論理信号を出力するレベルシフタとを各々別個に有するとともに、
各々における遅延量の調整が可能な第１〜第４の遅延回路であって、前記デコーダから出力される第１の論理信号を遅延させて前記第４の論理信号を出力するレベルシフタに与える第１の遅延回路と、前記デコーダから出力される第１の論理信号を遅延させて前記第７の論理信号を出力するレベルシフタに与える第２の遅延回路と、前記デコーダから出力される第２の論理信号を遅延させて前記バッファに与える第３の遅延回路と、前記デコーダから出力される第３の論理信号を遅延させて前記バッファに与える第４の遅延回路と、
をさらに有することを特徴とする請求項３に記載の電圧切り替え回路。
【請求項５】
前記第４の論理信号を出力するレベルシフタと前記第７の論理信号を出力するレベルシフタとを各々別個に有するとともに、
各々における遅延量の調整が可能な第１〜第４の遅延回路であって、前記第４の論理信号を出力するレベルシフタから出力される当該第４の論理信号を遅延させて前記選択手段に与える第１の遅延回路と、前記第７の論理信号を出力するレベルシフタから出力される当該第７の論理信号を遅延させて前記選択手段に与える第２の遅延回路と、前記バッファから出力される第５の論理信号を遅延させて前記選択手段に与える第３の遅延回路と、前記バッファから出力される第６の論理信号を遅延させて前記選択手段に与える第４の遅延回路と、
をさらに有することを特徴とする請求項３に記載の電圧切り替え回路。
【請求項６】
第１の高電位電源ノードの電圧と低電位電源ノードの電圧の何れかを動作指示信号の信号値に応じて選択して出力するデコーダと、
前記第１の高電位電源ノードよりも高い電圧の第２の高電位電源ノードの電圧と、前記第２の高電位電源ノードの電圧と前記低電位電源ノードの電圧の中間の電圧である中間電圧の何れかを前記デコーダの出力信号に応じて選択し、第１の論理信号として出力するとともに、前記デコーダの出力信号を論理反転して第２の論理信号として出力するレベルシフタと、
前記第２の論理信号をバッファリングするバッファと、
前記第１の論理信号および前記バッファによるバッファリングを経た第２の論理信号に基づいて、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧のいずれか一方を選択して出力する選択手段と、
を有することを特徴とする電圧切り替え回路。
【請求項７】
前記選択手段は、前記第１の高電位電源ノードと前記低電位電源ノードとの間に直列に介挿されたＰチャネルトランジスタとＮチャネルトランジスタとを含み、前記Ｐチャネルトランジスタのゲートには前記第１の論理信号が与えられる一方、前記Ｎチャネルトランジスタのゲートには前記バッファによるバッファリングを経た第２の論理信号が与えられ、前記Ｐチャネルトランジスタのドレインと前記Ｎチャネルトランジスタのドレインの共通接続点が出力ノードとなっていることを特徴とする請求項６に記載の電圧切り替え回路。
【請求項８】
第１の高電位電源ノードの電圧と接地ノードの電圧の何れかを動作指示信号の信号値に応じて選択し第１の論理信号として出力するデコーダと、
前記第１の高電位電源ノードの電圧と前記接地ノードの電圧の何れかを前記動作指示信号の信号値に応じて選択して出力するスイッチ部と、
前記第１の高電位電源ノードの電圧と負の電圧が与えられる負電位ノードの電圧の中間の電圧である中間電圧と当該負の電圧の何れかを前記第１の論理信号に応じて選択し、第２の論理信号として出力するレベルシフタと、
前記スイッチ部の出力電圧と前記負の電圧の何れか一方を前記第２の論理信号に応じて選択して第３の論理信号として出力するとともに、他方を第４の論理信号として出力するバッファと、
前記第３および第４の論理信号に基づいて、前記接地ノードの電圧と前記負の電圧のいずれか一方を選択して出力する選択手段と、
を有することを特徴とする電圧切り替え回路。
【請求項９】
前記選択手段は、前記接地ノードと前記負電位ノードとの間に直列に介挿された第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、前記第１のＰチャネルトランジスタに並列に接続された第２のＮチャネルトランジスタと、を含み、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートには前記第４の論理信号が与えられ、前記第２のＮチャネルトランジスタのゲートには前記第３の論理信号が与えられ、前記第１のＰチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインの共通接続点が出力ノードとなっていることを特徴とする請求項８に記載の電圧切り替え回路。
【請求項１０】
前記スイッチ部の出力電圧と前記負電位ノードの電圧を制御することで、前記バッファの耐圧緩和動作を行うことを特徴とする請求項８または９に記載の電圧切り替え回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数系統の電源電圧により動作する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子の加工技術が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、加工技術が１３０ｎｍ、６５ｎｍと微細化が進むにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は１．８Ｖ、１．２Ｖと下がってきている。
【０００３】
しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は１．２Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インタフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。
【０００４】
また、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられている。しかし、この種の不揮発性メモリは、データの書き込みや消去に高電圧が必要である。従って、この種の不揮発性メモリでも多電源構成を採用している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４０２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、高速動作が必要であり、素子数が多いために微細化技術が必要なロジック回路等は、酸化膜の薄い低耐圧トランジスタにより構成し、入出力インタフェース回路や高電圧回路は酸化膜が厚い高耐圧トランジスタにより構成していた。
【０００７】
このように従来技術の下では、微細化に対応した標準トランジスタのほかに、高耐圧のトランジスタを作る必要があった。このため、酸化膜厚を複数種類作り変えてトランジスタを作る必要があり、工程数が多く、高価なプロセスとなっていた。また、複雑な製造工程となるため、歩留まりにも注意を払う必要があった。また、プロセスが高価であり、かつ、歩留まりが低いため、製品の価格が高くなるという問題があった。
【０００８】
また、不揮発性メモリ単体からなる製品を作る場合は、単にメモリの価格が高くなる問題のみが生じるが、不揮発性メモリとロジック回路やアナログ回路とを同一のチップに混載するような、いわゆるエンベデッド（Ｅｍｂｅｄｄｅｄ）製品の場合は、さらに重要な問題が発生する。すなわち、メモリを構成する微細な標準トランジスタに加えて、酸化膜の厚い高耐圧トランジスタを構成するために、プロセスの熱工程が変更となり、メモリを構成する標準トランジスタの特性が変わってしまうという問題も起こる。特にメモリのセンスアンプ等のアナログ回路はトランジスタ特性にセンシティブであり、トランジスタの特性が変わると、その都度、チューニングする必要が生じる。このため、多くのアナログＩＰを保有している半導体メーカーでは、大きなロスとなる問題が生じる。
【０００９】
本発明は上記課題に鑑みて為されたものであり、複数系統の電源により動作する半導体集積回路を標準ＣＭＯＳプロセスにより構成することを可能にする技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、第１の高電位電源ノードの電圧と低電位電源ノードの電圧の何れかを第１の動作指示信号の信号値に応じて選択し第１の論理信号として出力する一方、前記第１の高電位電源ノードよりも高い電圧の第２の高電位電源ノードの電圧と前記低電位電源ノードの電圧の何れか一方を第２の動作指示信号の信号値に応じて選択し第２の論理信号として出力するとともに、前記第２の高電位電源ノードの電圧と前記低電位電源ノードの何れかの電圧を前記第１および第２の動作信号の各々の信号値に応じて選択し第３の論理信号として出力するデコーダと、前記第２の高電位電源ノードよりも高い電圧の第３の高電位電源ノードの電圧と、前記第３の高電位電源ノードの電圧と前記低電位電源ノードの電圧の中間の電圧と、の何れかを前記第１の論理信号に応じて選択し、第４の論理信号として出力するレベルシフタと、前記第２の論理信号をバッファリングし、第５の論理信号として出力する一方、前記第３の論理信号をバッファリングし、第６の論理信号として出力するバッファと、前記第３の高電位電源ノードの電圧、前記第１の高電位電源ノード電圧、および前記第３の高電位電源ノードの電圧とは異なり前記第１の高電位電源ノードの電圧とも異なる電圧のうちの何れかを前記第４、第５および第６の論理信号に応じて選択して出力する選択手段と、を有することを特徴とする電圧切り替え回路、を提供する。
【００１１】
選択手段の具体的な構成としては、前記第３の高電位電源ノードと前記第１の高電位電源ノードとの間に直列に介挿されたＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、前記Ｐチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインの共通接続点にドレインが接続され、前記第１の高電位電源ノードの電圧と前記低電位電源ノードの電圧の中間の電圧が与えられる電源ノードにソースが接続された第２のＮチャネルトランジスタと、を含み、前記Ｐチャネルトランジスタのゲートには前記第４の論理信号が与えられ、前記第１のＮチャネルトランジスタのゲートには前記第６の論理信号が与えられ、前記第２のＮチャネルトランジスタのゲートには前記第５の論理信号が与えられ、前記Ｐチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインの共通接続点が出力ノードとなっている構成が考えられる。詳細については後述するが、このような構成の高電圧切り替え回路によれば、選択手段を構成するＰチャネルトランジスタおよびＮチャネルトランジスタとして通常のプロセスで製造可能な耐圧の低いものを用いつつ、フラッシュメモリの行選択回路に与える高電圧の切り替え（書き込み等の動作に応じたワード線電圧を発生させるための電圧切り替え）を行うことが可能になる。
【００１２】
また、レベルシフタを、前記第３の高電位電源ノードの電圧と前記低電位電源ノードの電圧の何れかを前記第１の論理信号に応じて選択して第７の論理信号として出力する構成とし、前記選択手段を、前記第３の高電位電源ノードと前記第１の高電位電源ノードとの間に直列に介挿された第１のＰチャネルトランジスタおよびＮチャネルトランジスタと、前記第２の高電位電源ノードと前記第１のＰチャネルトランジスタおよび前記Ｎチャネルトランジスタのドレイン同士の共通接続点との間に介挿された第２および第３のＰチャネルトランジスタと、を含み、前記第１のＰチャネルトランジスタのゲートには前記第４の論理信号が与えられ、前記Ｎチャネルトランジスタのゲートには前記第６の論理信号が与えられ、前記第２のＰチャネルトランジスタのゲートには前記第５の論理信号が与えられ、前記第３のＰチャネルトランジスタのゲートには前記第７の論理信号が与えられ、前記第１のＰチャネルトランジスタおよび前記Ｎチャネルトランジスタのドレイン同士の共通接続点を出力ノードとする構成も考えられる。詳細については後述するが、このような構成の電圧切り替え回路によれば、選択手段を構成するＰチャネルトランジスタおよびＮチャネルトランジスタとして通常のプロセスで製造可能な耐圧の低いものを用いつつ、フラッシュメモリの列選択回路に与える高電圧の切り替え（書き込み等の動作に応じたビット線電圧を発生させるための電圧切り替え）を行うことが可能になる。
【００１３】
より好ましい構成としては、前記第４の論理信号を出力するレベルシフタと前記第７の論理信号を出力するレベルシフタとを各々別個に有するとともに、各々における遅延量の調整が可能な第１〜第４の遅延回路であって、前記デコーダから出力される第１の論理信号を遅延させて前記第４の論理信号を出力するレベルシフタに与える第１の遅延回路と、前記デコーダから出力される第１の論理信号を遅延させて前記第７の論理信号を出力するレベルシフタに与える第２の遅延回路と、前記デコーダから出力される第２の論理信号を遅延させて前記バッファに与える第３の遅延回路と、前記デコーダから出力される第３の論理信号を遅延させて前記バッファに与える第４の遅延回路とをさらに有する構成が考えられる。このような構成によれば、上記第１〜第４の遅延回路の各々における遅延量を調整することで、選択手段の出力電圧の立ち上がりタイミングや立ち下りタイミングをきめ細かく調整することが可能になる。このような構成の電圧切り替え回路はフラッシュメモリの列選択回路に与える高電圧の切り替えを行う回路に特に好適である。この種の回路の設計段階では、上記立ち上がりタイミングや立ち下りタイミングをきめ細かく調整できることが重要になるからである。なお、前記第４の論理信号を出力するレベルシフタと前記第７の論理信号を出力するレベルシフタとを各々別個に有するとともに、各々における遅延量の調整が可能な第１〜第４の遅延回路であって、前記第４の論理信号を出力するレベルシフタから出力される当該第４の論理信号を遅延させて前記選択手段に与える第１の遅延回路と、前記第７の論理信号を出力するレベルシフタから出力される当該第７の論理信号を遅延させて前記選択手段に与える第２の遅延回路と、前記バッファから出力される第５の論理信号を遅延させて前記選択手段に与える第３の遅延回路と、前記バッファから出力される第６の論理信号を遅延させて前記選択手段に与える第４の遅延回路とを有する構成としても同様の効果が得られる。
【００１４】
また、上記課題を解決するために本発明は、第１の高電位電源ノードの電圧と低電位電源ノードの電圧の何れかを動作指示信号の信号値に応じて選択して出力するデコーダと、前記第１の高電位電源ノードよりも高い電圧の第２の高電位電源ノードの電圧と、前記第２の高電位電源ノードの電圧と前記低電位電源ノードの電圧の中間の電圧である中間電圧の何れかを前記デコーダの出力信号に応じて選択し、第１の論理信号として出力するとともに、前記デコーダの出力信号を論理反転して第２の論理信号として出力するレベルシフタと、前記第２の論理信号をバッファリングするバッファと、前記第１の論理信号および前記バッファによるバッファリングを経た第２の論理信号に基づいて、前記第２の高電位側電源ノードの電圧と前記低電位側電源ノードの電圧のいずれか一方を選択して出力する選択手段とを有することを特徴とする電圧切り替え回路、を提供する。
【００１５】
選択手段の具体的な構成としては、前記第１の高電位電源ノードと前記低電位電源ノードとの間に直列に介挿されたＰチャネルトランジスタとＮチャネルトランジスタとを含み、前記Ｐチャネルトランジスタのゲートには前記第１の論理信号が与えられる一方、前記Ｎチャネルトランジスタのゲートには前記バッファによるバッファリングを経た第２の論理信号が与えられ、前記Ｐチャネルトランジスタのドレインと前記Ｎチャネルトランジスタのドレインの共通接続点が出力ノードとなっている構成が考えられる。詳細については後述するが、このような構成の高電圧切り替え回路によれば、選択手段を構成するＰチャネルトランジスタおよびＮチャネルトランジスタとして通常のプロセスで製造可能な耐圧の低いものを用いつつ、書き込み等の動作に応じてフラッシュメモリのソース線やＷＥＬＬ（不揮発性メモリセルがＮチャネルフローティングゲートトランジスタであれば、ＰＷＥＬＬ）に与える電圧の切り替えを行うことが可能になる。
【００１６】
また、上記課題を解決するために本発明は、第１の高電位電源ノードの電圧と接地ノードの電圧の何れかを動作指示信号の信号値に応じて選択し第１の論理信号として出力するデコーダと、前記第１の高電位電源ノードの電圧と前記接地ノードの電圧の何れかを前記動作指示信号の信号値に応じて選択して出力するスイッチ部と、前記第１の高電位電源ノードの電圧と負の電圧が与えられる負電位ノードの電圧の中間の電圧である中間電圧と当該負の電圧の何れかを前記第１の論理信号に応じて選択し、第２の論理信号として出力するレベルシフタと、前記スイッチ部の出力電圧と前記負の電圧の何れか一方を前記第２の論理信号に応じて選択して第３の論理信号として出力するとともに、他方を第４の論理信号として出力するバッファと、前記第３および第４の論理信号に基づいて、前記接地ノードの電圧と前記負の電圧のいずれか一方を選択して出力する選択手段とを有することを特徴とする電圧切り替え回路、を提供する。
【００１７】
選択手段の具体的な構成としては、前記接地ノードと前記負電位ノードとの間に直列に介挿された第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、前記第１のＰチャネルトランジスタに並列に接続された第２のＮチャネルトランジスタと、を含み、前記第１のＰチャネルトランジスタのゲートと前記第１のＮチャネルトランジスタのゲートには前記第４の論理信号が与えられ、前記第２のＮチャネルトランジスタのゲートには前記第３の論理信号が与えられ、前記第１のＰチャネルトランジスタのドレインと前記第１のＮチャネルトランジスタのドレインの共通接続点が出力ノードとなっている構成が考えられる。詳細については後述するが、このような構成の高電圧切り替え回路によれば、選択手段を構成するＰチャネルトランジスタおよびＮチャネルトランジスタとして通常のプロセスで製造可能な耐圧の低いものを用いつつ、フラッシュメモリからのデータの消去を行うために行選択回路に与える低電位側の電源電圧を接地電圧から負の電圧に切り替えることが可能になる。なお、より好ましい態様においては、スイッチ部の出力電圧と前記負電位ノードの電圧を制御することで、前記バッファの耐圧緩和動作を行うようにしても良い。
【図面の簡単な説明】
【００１８】
【図１】各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧を示す図である。
【図２】標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。
【図３】ドレインおよびソースの両方のＬＤＤ領域を広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。
【図４】ドレインのＬＤＤ領域のみを広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。
【図５】フローティングゲート型の不揮発性メモリセルの構成を示す断面図である。
【図６】同不揮発性メモリセルの動作を示す図である。
【図７】この発明の実施形態において用いられる不揮発性メモリの構成を示す回路図である。
【図８】この発明の実施形態である不揮発性メモリの一部である列選択のための列選択回路の構成を示す回路図である。
【図９】同列選択回路に含まれる第２列デコーダ４０００の構成例を示す回路図である。
【図１０】同第２列デコーダ４０００の動作例を示す図である。
【図１１】同第２列デコーダ４０００の動作例を示す図である。
【図１２】この発明の実施形態である不揮発性メモリの一部である行選択のための行選択回路の構成を示す回路図である。
【図１３】同行選択回路に含まれるメインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの構成を示す回路図である。
【図１４】同メインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの動作を説明するための図である。
【図１５】同行選択回路に含まれるサブデコーダ７０００の回路図である。
【図１６】本実施形態の電圧切り替え回路の構成例を示す図である。
【図１７】データの書き込み時、検証時、消去時、読み出し時の各々にて電源回路１が発生させる電圧値を示す図である。
【図１８】ＶＷＬ切り替え回路１０の構成例を示す図である。
【図１９】ＶＷＬ切り替え回路１０の動作電圧表である。
【図２０】ＶＷＥＬＬ切り替え回路２０の構成例を示す図である。
【図２１】ＶＷＥＬＬ切り替え回路２０の動作電圧表である。
【図２２】ＶＣＯＬ切り替え回路３０の構成例を示す図である。
【図２３】ＶＣＯＬ切り替え回路３０の動作電圧表である。
【図２４】ＶＢＢＭ切り替え回路４０の構成例を示す図である。
【図２５】ＶＢＢＭ切り替え回路４０の動作電圧表である。
【図２６】変形例（１）のＶＣＯＬ切り替え回路の構成例を示す図である。
【図２７】同変形例（１）のＶＣＯＬ切り替え回路の構成例を示す図である。
【図２８】変形例（１）の動作波形例を示す図である。
【図２９】変形例（１）の動作波形例を示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照し、この発明の実施形態について説明する。
＜この発明において利用する高耐圧化技術＞
この発明の実施形態では、ＣＭＯＳ回路において一般的に用いられている高耐圧化技術を利用する。そこで、この発明の実施形態の説明に先立ち、このＣＭＯＳ回路の高耐圧化技術について説明する。
【００２０】
図１は各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧（ゲート酸化膜がある時間で破壊する電圧）を示すものである。通常、１０年間の動作保証が可能なＭＯＳ集積回路を実現するためには、酸化膜に印加される電界を５ＭｅＶ（メガエレクトロンボルト）程度に設定するが、酸化膜に印加可能な電界の上限値はおおよそ８ＭｅＶに設定している。
【００２１】
図２は標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。このＣＭＯＳ回路では、ホットエレクトロンの発生を抑えて、トランジスタの信頼性を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ；低濃度ドレイン）構造を採用している。このＬＤＤ構造は、ソース、ドレインとチャネルの間に低濃度の不純物領域を設けて、ここに高電界が集中しないようにした構造である。ＬＤＤ構造のトランジスタを形成するためには、トランジスタのゲートの側壁にサイドウォール（一般的には酸化膜）を付加して、このサイドウォールの付加されたゲートをマスクとして、ｎ−或いはｐ−をインプランテーションにより注入する。この場合、トランジスタをセルフアラインで製造することができ、トランジスタの所要面積の増加はない。図２に示す構成により例えばゲート耐圧が５ＶのＣＭＯＳ回路を実現する場合、酸化膜を約９０Å（オングストローム）くらいの膜厚とし、経時破壊耐圧（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）を６Ｖ程度に設定する。この場合、ドレイン耐圧（Ｂｒｅａｋｄｏｗｎ）は、７Ｖ程度になる。
【００２２】
図３は、図２に示すＣＭＯＳ回路のドレインおよびソースの両方の耐圧を向上させたＨＶＤＭＯＳ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｄｒａｉｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構成例を示す断面図である。この高耐圧ＣＭＯＳ回路では、図２におけるＬＤＤ領域（ｎ−あるいはｐ−の領域）を広く取っている。このようにすることにより、ドレイン耐圧を容易に１０Ｖ以上に向上させることができる。しかしながら、この構成は、ゲートと拡散領域を十分広く取る必要があり、レイアウト面積が大きくなるという欠点はある。この図３に示すように、ドレインおよびソースの両方のＬＤＤ領域を広げたＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、両側高耐圧構造と呼ばれる。
【００２３】
図４は、図２に示すＣＭＯＳ回路の各チャネルのトランジスタのドレイン側のＬＤＤ領域のみを広げた高耐圧構造を採用したＨＶＤＭＯＳトランジスタの構成例を示す断面図である。この構成例は、図３の構成例よりも面積増加が抑えられる利点がある。この図４に示すＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、片側高耐圧構造と呼ばれる。なお、片側高耐圧構造のトランジスタを利用して回路の高耐圧化を図る技術は例えば特許文献１に開示されている。
【００２４】
＜本発明の実施形態における不揮発性メモリの構成＞
図５はこの発明の実施形態において不揮発性メモリセルとして用いられるＮチャネルフローティングゲートトランジスタの構成を示す断面図である。図５に示すように、Ｎチャネルフローティングゲートトランジスタは、基板（図５に示す例ではＰｗｅｌｌ）に形成されたソースおよびドレイン間の領域とゲートとの間の酸化膜中にフローティングゲートＦＧが配置された構成となっている。
【００２５】
図６は図５に示す不揮発性メモリセルの動作を示す図である。書き込み時（Ｐｒｏｇｒａｍ、図６ではＰｒｏｇと略記）は、例えばデータ“１”を書き込むべき不揮発性メモリセルであるＮチャネルフローティングゲートトランジスタのドレインにビット線ＢＩＴを介して電圧ＶＤ＝５Ｖを、ソースに電圧ＶＳ＝０Ｖを、ゲートにワード線ＷＬを介して電圧ＶＧ＝１０Ｖを、Ｐｗｅｌｌに０Ｖを印加する。この結果、フローティングゲートＦＧに電子が注入され、Ｎチャネルフローティングゲートトランジスタの閾値電圧が上昇し、データ“１”の書き込まれた状態となる。ここで、データ“１”の書き込みの行われなかったＮチャネルフローティングゲートトランジスタは、フローティングゲートＦＧに電子が注入されておらず、閾値電圧が低く、データ“０”を記憶した状態となっている。
【００２６】
消去時（Ｅｒａｓｅ）は、Ｎチャネルフローティングゲートトランジスタのドレイン電圧ＶＤ、ソース電圧ＶＳ、Ｐｗｅｌｌの電圧を１０Ｖとし、ゲート電圧ＶＧを０Ｖあるいはマイナス電圧とする。この結果、フローティングゲートＦＧからＰｗｅｌｌに電子が引き抜かれ、消去が行われる（すなわち、データ“０”を記憶した状態とされる）。
【００２７】
読み出し時（Ｒｅａｄ）は、Ｎチャネルフローティングゲートトランジスタのドレイン電圧ＶＤを０．６Ｖ、ソース電圧ＶＳおよびＰｗｅｌｌの電圧を０Ｖ、ゲート電圧ＶＧを３Ｖ〜５Ｖとし、そのときビット線ＢＩＴを介して流れるドレイン電流を判定することにより、Ｎチャネルフローティングゲートトランジスタがデータ“１”または“０”のいずれを記憶しているかを判定する。ここで、ドレイン電圧ＶＤを０．６Ｖ程度の低電圧にするのは、誤書き込みを防ぐためである。
【００２８】
＜実施形態＞
図７（Ａ）は、この発明の一実施形態の電圧切り替え回路により駆動される不揮発性メモリの構成例を示す図である。この不揮発性メモリは、図７（Ａ）に示すように、不揮発性メモリセルアレイ、列選択回路、行選択回路、および入力回路を含んでいる。図７（Ｂ）は、図７（Ａ）の不揮発性メモリセルアレイの構成例を示す図である。この不揮発性メモリセルは、図５に示す不揮発性メモリセルを行列状に配列してなるものである。図７（Ｂ）に示すように、この不揮発性メモリセルアレイでは、行方向に配線されたワード線ＷＬｉ（ｉ＝０〜ｍ）および列方向に配線されたビット線ＢＩＴｊ（ｊ＝０〜ｎ）の各交差点に対応させて不揮発性メモリセルであるＮチャネルフローティングゲートトランジスタが各々配置されている。より詳細に説明すると、第ｉ行のワード線ＷＬｉには第ｉ行のｎ＋１個のＮチャネルフローティングゲートトランジスタの各ゲートが接続されている。また、第ｊ列のビット線ＢＩＴｊには第ｊ列のｍ＋１個のＮチャネルフローティングゲートトランジスタの各ドレインが接続されている。そして、図７（Ｂ）に示す例では、隣り合う２行（例えば第０行と第１行、…、第ｍ−１行と第ｍ行）の各Ｎチャネルフローティングゲートトランジスタは共通のソースを有しており、この共通のソースには共通ソース線を介してソース電圧ＶＳが供給されるようになっている。
【００２９】
図７（Ａ）の行選択回路は、不揮発性メモリセルアレイにおけるｍ＋１本のワード線ＷＬｉ（ｉ＝０〜ｍ）の中から行アドレスが示す１本のワード線ＷＬｉを選択する回路であり、同列選択回路は、揮発性メモリセルアレイにおけるｎ＋１本のビット線ＷＢＩＴｊ（ｊ＝０〜ｎ）の中から列アドレスが示す１本のビット線ＢＩＴｊを選択する回路である。詳細については後述するが、図７（Ａ）の行選択回路は、上記選択したワード線ＷＬｉに印加する電圧を本実施形態の電圧切り替え回路から与えられる電圧ＶＷＬおよび電圧ＶＢＢＭに応じて切り替え、同列選択回路は、上記選択したビット線ＢＩＴｊに印加する電圧を同電圧切り替え回路から与えられる電圧ＶＣＯＬに応じて切り替える。この電圧切り替え回路は、上記電圧ＶＷＬ、ＶＢＢＭ、およびＶＣＯＬの他に、ソース電圧ＶＳおよび前述したＰｗｅｌｌ電圧として使用される電圧ＶＷＥＬＬを発生させる回路である。
この電圧切り替え回路の詳細については後に明らかにする。
【００３０】
＜列選択回路の構成＞
図８はこの発明の実施形態である不揮発性メモリの一部である列選択のための列選択回路の構成を示す回路図である。図８において、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）は図７に示す不揮発性メモリセルアレイに接続されている。
【００３１】
図８において、入力回路２０００は、書き込み信号ＷＥとデータ信号Ｄｉｎｈ（ｈ＝０〜１５）に基づいて、データ制御トランジスタ１のゲートに書き込み電圧ＤＩＮｈを発生させる。データ制御トランジスタ１は、図４に示すように、ドレインのＬＤＤ領域のみが拡張された片側高耐圧構造のＮチャネルトランジスタである。データ制御トランジスタ１のドレインには、図示しないチャージポンプから出力される高電圧ＶＰＰが与えられ、データ制御トランジスタ１のソースはデータノードＮＡに接続されている。
【００３２】
図８において、ｑ＋１個の第１列デコーダ３０００−ｘ（ｘ＝０〜ｑ）と、ｋ＋１個の第２列デコーダ４０００−ｙ（ｙ＝０〜ｋ）と、第１カラムスイッチ部３３０と、第２カラムスイッチ部３４０は、全体として、ｎ＋１本のビット線ＢＩＴｊ（ｊ＝０〜ｎ）の中から列アドレスＹＡＤＤが示す列に対応した１本のビット線ＢＩＴｊを選択し、データノードＮＡに接続する列選択回路を構成している。
【００３３】
さらに詳述すると、本実施形態において、ビット線の本数ｎ＋１と、第１列デコーダの個数ｑ＋１と、第２列デコーダの個数ｋ＋１との間には、ｎ＋１＝（ｋ＋１）（ｑ＋１）の関係があり、ｎ＋１本のビット線ＢＩＴｊ（ｊ＝０〜ｎ）は、各々ｋ＋１本のビット線からなるｑ＋１個のグループに分けられている。そして、第２列デコーダ４０００−ｙ（ｙ＝０〜ｋ）および第２カラムスイッチ部３４０は、各々ｋ＋１本のビット線からなるｑ＋１個の各グループｘ毎に、列アドレスＹＡＤＤの例えば下位桁に基づいて、グループｘ内の１本のビット線を選択して中間ノードＮＢｘに接続する。
【００３４】
具体的には、最初のグループｘ＝０に属するｋ＋１本のビット線ＢＩＴ０〜ＢＩＴｋとそのグループに対応した中間ノードＮＢ０との間には、各々Ｐチャネルトランジスタ４ｐ０ｙ（ｙ＝０〜ｋ）およびＮチャネルトランジスタ４ｎ０ｙ（ｙ＝０〜ｋ）からなるＣＭＯＳスイッチによるｋ＋１個の列選択ゲートが各々介挿されている。また、最後のグループｘ＝ｑに属するｋ＋１本のビット線ＢＩＴｎ−ｋ〜ＢＩＴｎとそのグループに対応した中間ノードＮＢｑとの間には、各々Ｐチャネルトランジスタ４ｐｑｙ（ｙ＝０〜ｋ）およびＮチャネルトランジスタ４ｎｑｙ（ｙ＝０〜ｋ）からなるＣＭＯＳスイッチによるｋ＋１個の列選択ゲートが各々介挿されている。それ以外の他のグループについても同様であり、グループに属するｋ＋１本のビット線と中間ノードの間にＣＭＯＳスイッチによるｋ＋１個の列選択ゲートが介挿されている。
【００３５】
一方、第２列デコーダ４０００−０には２本の列選択線ＣＯＬＢｐ０およびＣＯＬＢｎ０が接続されている。ここで、列選択線ＣＯＬＢｐ０は、ｋ＋１個のグループの各々における最初のビット線（図示の例では最初のグループにおけるビット線ＢＩＴ０、最後のグループにおけるビット線ＢＩＴｎ−ｋ）に接続された列選択ゲートのＰチャネルトランジスタ４ｐｘ０（ｘ＝０〜ｑ）のゲートに接続され、列選択線ＣＯＬＢｎ０は同列選択ゲートのＮチャネルトランジスタ４ｎｘ０（ｘ＝０〜ｑ）のゲートに接続されている。また、列デコーダ４０００−１には２本の列選択線ＣＯＬＢｐ１およびＣＯＬＢｎ１が接続されている。ここで、列選択線ＣＯＬＢｐ１は、ｋ＋１個のグループの各々における２番目のビット線（図示の例では最初のグループにおけるビット線ＢＩＴ１、最後のグループにおけるビット線ＢＩＴｎ−ｋ＋１）に接続された列選択ゲートのＰチャネルトランジスタ４ｐｘ１（ｘ＝０〜ｑ）のゲートに接続され、列選択線ＣＯＬＢｎ１は同列選択ゲートのＮチャネルトランジスタ４ｎｘ１（ｘ＝０〜ｑ）のゲートに接続されている。他の列デコーダ４０００−２〜４０００−ｋおよびそれらに接続された列選択線も同様である。
【００３６】
第２列デコーダ４０００−ｙ（ｙ＝０〜ｋ）は、列アドレスＹＡＤＤの下位桁がとりうる各値ｙに各々対応付けられている。例えば、列アドレスＹＡＤＤの下位桁が例えば１を示す場合、第２列デコーダ４０００−１が第２カラムスイッチ部３４０の列選択ゲートをＯＮさせる列選択電圧を列選択線ＣＯＬＢｐ１およびＣＯＬＢｎ１に各々出力する。一方、列デコーダ４０００−１以外の列デコーダは、各々に列選択線を介して接続された列選択ゲートをＯＦＦさせる列選択電圧を各々出力する。これによりｋ＋１個のグループの各々における２番目のビット線に接続された列選択ゲートのみがＯＮとなり、ビット線ＢＩＴ１、…、ＢＩＴｎ−ｋ＋１が中間ノードＮＢ０〜ＮＢｑに各々接続される。
【００３７】
第１列デコーダ３０００−ｘ（ｘ＝０〜ｑ）および第１カラムスイッチ部３３０は、列アドレスＹＡＤＤの例えば上位桁に基づいて、ｑ＋１個の中間ノードＮＢｘ（ｘ＝０〜ｑ）の中から１個の中間ノードＮＢｘを選択してデータノードＮＡに接続する回路を構成している。
【００３８】
第１カラムスイッチ部３３０において、中間ノードＮＢｘ（ｘ＝０〜ｑ）の各々とデータノードＮＡの間には、Ｐチャネルトランジスタ３ｐｘ（ｘ＝０〜ｑ）およびＮチャネルトランジスタ３ｎｘ（ｘ＝０〜ｑ）からなるＣＭＯＳスイッチによるｑ＋１個の列選択ゲートが各々介挿されている。
【００３９】
一方、列デコーダ３０００−０には２本の列選択線ＣＯＬＡｐ０およびＣＯＬＡｎ０が接続されている。ここで、列選択線ＣＯＬＡｐ０は、最初の中間ノードＮＢ０に接続された列選択ゲートのＰチャネルトランジスタ３ｐ０のゲートに接続され、列選択線ＣＯＬＡｎ０は同列選択ゲートのＮチャネルトランジスタ３ｎ０のゲートに接続されている。
【００４０】
また、最後の列デコーダ３０００−ｑには２本の列選択線ＣＯＬＡｐｑおよびＣＯＬＡｎｑが接続されている。ここで、列選択線ＣＯＬＡｐｑは、最後の中間ノードＮＢｑに接続された列選択ゲートのＰチャネルトランジスタ３ｐｑのゲートに接続され、列選択線ＣＯＬＡｎｑは同列選択ゲートのＮチャネルトランジスタ３ｎｑのゲートに接続されている。他の列デコーダ３０００−ｘ（ｘ＝１〜ｑ−１）およびそれらに接続された列選択線も同様である。
【００４１】
第１列デコーダ３０００−ｘ（ｘ＝０〜ｑ）は列アドレスＹＡＤＤの上位桁がとりうる各値ｘに各々対応付けられている。列アドレスＹＡＤＤの上位桁が例えば０を示す場合、第１列デコーダ３０００−０は、第１カラムスイッチ部３３０の列選択ゲートをＯＮさせる列選択電圧を列選択線ＣＯＬＡｐ０およびＣＯＬＡｎ０に各々出力する。一方、第１列デコーダ３０００−０以外の第１列デコーダは、各々に列選択線を介して接続された列選択ゲートをＯＦＦさせる列選択電圧を各々出力する。これにより中間ノードＮＢ０に接続された列選択ゲートのみがＯＮとなり、中間ノードＮＢ０がデータノードＮＡに接続される。
【００４２】
＜第２列デコーダ４０００−ｙの構成および動作＞
図５および図６に示すフラッシュメモリは、消去（Ｅｒａｓｅ）時に、ドレイン電圧ＶＤ、ソース電圧ＶＳ、Ｐｗｅｌｌの電圧を１０Ｖにする必要がある。このとき、列デコーダは、全非選択とするが、カラムスイッチ部をＣＭＯＳスイッチにより構成しているため、これらのＣＭＯＳスイッチをＯＦＦさせるために、設定を工夫する必要がある。
【００４３】
図９は、消去に対応した第２列デコーダ４０００の構成例を示す回路図である。図９には、第２カラムスイッチ部３４０を構成するＣＭＯＳスイッチの中の１つのＣＭＯＳスイッチが例示されている。このＣＭＯＳスイッチは、Ｐチャネルトランジスタ４ｐおよびＮチャネルトランジスタ４ｎにより構成されている。Ｐチャネルトランジスタ４ｐが形成されたＮｗｅｌｌは高電位側電源電圧ＶＣＯＬが与えられ、Ｎチャネルトランジスタ４ｎが形成されたＰｗｅｌｌは低電位側電源電圧ＶＳＳが与えられている。図９に示す列デコーダは、このＣＭＯＳスイッチのＯＮ／ＯＦＦ制御を行う。
【００４４】
第２列デコーダ４０００において、アドレス一致検出回路５２０、インバータ５３０、インバータ５１０には高電位側電源電圧ＶＤ３と低電位側電源電圧ＶＳＳが与えられる。レベルシフタ４００と、インバータ５４０および５７０には高電位側電源電圧ＶＣＯＬと低電位側電源電圧ＶＳＳが与えられる。
【００４５】
インバータ５３０は、消去信号ＥＲＳを論理反転して出力する。アドレス一致検出回路５２０には、列アドレスの下位桁と消去信号ＥＲＳの反転信号ＥＲＳＢが入力される。消去時（ＥＲＳＢ＝Ｌレベル（“０”））、このアドレス一致検出回路５２０は、列アドレスと無関係にＨレベル（＝ＶＤ３）を出力する。また、消去時以外（ＥＲＳＢ＝“１”）であり、かつ、列アドレスの下位桁が当該列デコーダに対応付けられた値を示すとき、アドレス一致検出回路５２０は、Ｌレベル（＝ＶＳＳ）を出力する。
【００４６】
レベルシフタ４００において、Ｐチャネルトランジスタ４１０および４２０は、電源電圧ＶＣＯＬが与えられる高電位側電源ノードに各々のソースが接続されている。そして、Ｐチャネルトランジスタ４１０および４２０は、各々のゲートに互いの相手のドレインが接続されている。
【００４７】
Ｐチャネルトランジスタ４３０および４４０は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ４３０は、Ｐチャネルトランジスタ４１０のドレインとＰチャネルトランジスタ４２０のゲートの共通接続ノードＮＮ１にソースが接続されている。また、Ｐチャネルトランジスタ４４０は、Ｐチャネルトランジスタ４２０のドレインとＰチャネルトランジスタ４１０のゲートの共通接続ノードＮＮ２にソースが接続されている。そして、Ｐチャネルトランジスタ４３０および４４０の各ゲートにはバイアス電圧ＶＢＩＡＳ２（消去時は５Ｖ−Ｖｔｈｐ：ＶｔｈｐはＰチャネルトランジスタ４３０および４４０の閾値電圧）が与えられる。
【００４８】
また、Ｐチャネルトランジスタ４３０のソースにはＮチャネルトランジスタ４９０のドレインが、Ｐチャネルトランジスタ４３０のドレインにはＮチャネルトランジスタ４９０のソースが接続されている。さらにＰチャネルトランジスタ４４０のソースにはＮチャネルトランジスタ５００のドレインが、Ｐチャネルトランジスタ４４０のドレインにはＮチャネルトランジスタ５００のソースが接続されている。これらのＮチャネルトランジスタ４９０および５００は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｎチャネルトランジスタ４９０および５００の各ゲートは、インバータ５３０の出力ノードＮＮ５に接続されている。
【００４９】
Ｎチャネルトランジスタ４５０および４６０、インバータ５１０およびレベルシフタ４００の前段のアドレス一致検出回路５２０は、アドレス一致検出回路５２０の出力信号に応じて、Ｐチャネルトランジスタ４３０または４４０の一方のドレインと低電位側電源ノード（ＶＳＳ＝０Ｖ）との間に電流路を形成するスイッチ手段を構成している。さらに詳述すると次の通りである。
【００５０】
Ｎチャネルトランジスタ４５０および４６０は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタであり、各々のドレインがＰチャネルトランジスタ４３０および４４０の各ドレインに各々接続されている。また、Ｎチャネルトランジスタ４５０のソースはアドレス一致検出回路５２０の出力ノードＮＮ３に、Ｎチャネルトランジスタ４６０のソースはインバータ５１０の出力ノードＮＮ４に各々接続されている。そして、Ｎチャネルトランジスタ４５０および４６０の各ゲートには電源電圧ＶＤ３が与えられる。この電源電圧ＶＤ３がゲートに与えられたＮチャネルトランジスタ４５０および４６０は、各々のソースが接続されたノードＮＮ３およびＮＮ４の電圧が電源電圧ＶＤ３を越えないように規制する役割を果たす。
【００５１】
Ｐチャネルトランジスタ４７０は、そのソースおよびドレインがＰチャネルトランジスタ４１０のソースおよびドレインに各々接続されている。また、Ｐチャネルトランジスタ４８０は、そのソースおよびドレインがＰチャネルトランジスタ４２０のソースおよびドレインに各々接続されている。そして、Ｐチャネルトランジスタ４７０および４８０の各ゲートにはバイアス電圧ＶＢＩＡＳ１が与えられる。このバイアス電圧ＢＩＡＳ１は電圧ＶＣＯＬからＰチャネルトランジスタ４７０および４８０の閾値電圧Ｖｔｈｐだけ低電位側電源電圧ＶＳＳ＝０Ｖ側にシフトした電圧である。
【００５２】
このバイアス電圧ＶＢＩＡＳ１がゲートに与えられるＰチャネルトランジスタ４７０および４８０は、各々に流れる僅かなドレイン電流をノードＮＮ１およびＮＮ２に補充することにより、リーク電流に伴うノードＮＮ１およびＮＮ２の電圧降下を補償する役割を果たす。
【００５３】
インバータ５４０は、Ｐチャネルトランジスタ５５０およびＮチャネルトランジスタ５６０により構成されている。Ｐチャネルトランジスタ５５０およびＮチャネルトランジスタ５６０は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｐチャネルトランジスタ５５０は、ソースが高電位側電源ＶＣＯＬに接続され、ゲートがレベルシフタ４００内のノードＮＮ２に接続されている。また、Ｎチャネルトランジスタ５６０は、ソースが低電位側電源ＶＳＳに接続され、ゲートがレベルシフタ４００内のノードＮＮ４に接続されている。そして、Ｐチャネルトランジスタ５５０およびＮチャネルトランジスタ５６０は、ドレイン同士が共通接続されており、この共通接続ノードが列選択線ＣＯＬＢｐを介してＰチャネルトランジスタ４ｐのゲートに列選択電圧を出力する。
【００５４】
一方、インバータ５７０は、Ｐチャネルトランジスタ５８０およびＮチャネルトランジスタ５９０により構成されている。Ｐチャネルトランジスタ５８０およびＮチャネルトランジスタ５９０は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｐチャネルトランジスタ５８０は、ソースが高電位側電源ＶＣＯＬに接続され、ゲートがレベルシフタ４００内のノードＮＮ１に接続されている。また、Ｎチャネルトランジスタ５９０は、ソースが低電位側電源ＶＳＳに接続され、ゲートがレベルシフタ４００内のノードＮＮ３に接続されている。そして、Ｐチャネルトランジスタ５８０およびＮチャネルトランジスタ５９０は、ドレイン同士が共通接続されており、この共通接続ノードが列選択線ＣＯＬＢｎを介してＮチャネルトランジスタ４ｎのゲートに列選択電圧を出力する。
【００５５】
次に本実施形態の消去時の動作を説明する。消去時（Ｅｒａｓｅ）には、レベルシフタ４００、インバータ５４０および５７０に対する電源電圧ＶＣＯＬは、消去電圧（Ｐウェル電圧）の１０Ｖとされる。また、消去信号ＥＲＳがＨレベルとなるため、ノードＮＮ５がＬレベル（＝ＶＳＳ＝０Ｖ）となり、Ｎチャネルトランジスタ４９０および５００がＯＦＦとなる。
【００５６】
また、アドレス一致検出回路５２０に対する入力信号ＥＲＳＢ（消去信号ＥＲＳの反転信号）がＬレベルとなるので、アドレス一致検出回路５２０の出力ノードＮＮ３は、列アドレスＹＡＤＤの如何に依らずＨレベル（＝ＶＤ３＝３Ｖ）となる。この結果、Ｎチャネルトランジスタ４５０、Ｐチャネルトランジスタ４３０がＯＦＦし、Ｎチャネルトランジスタ４５０のドレインのノードＮＮ６およびレベルシフタ４００の出力ノードＮＮ１が１０Ｖとなる。
【００５７】
一方、インバータ５１０の出力ノードＮＮ４はＬレベル（＝ＶＳＳ＝０Ｖ）となるため、Ｎチャネルトランジスタ４６０はＯＮとなり、Ｎチャネルトランジスタ４６０のドレインのノードＮＮ７はＬレベル（０Ｖ）となる。しかし、バイアス電圧ＶＢＩＡＳ２が５Ｖ−Ｖｔｈｐとなっているので、レベルシフタ４００の出力ノードＮＮ２のレベルはバイアス電圧ＶＢＩＡＳ２により定まる下限値５Ｖとなる。
【００５８】
インバータ５４０は、Ｐチャネルトランジスタ５５０のゲート電圧が５Ｖ、Ｎチャネルトランジスタ５６０のゲート電圧が０Ｖとなるので、列選択線ＣＯＬＢｐに１０Ｖを出力する。また、インバータ５７０は、Ｐチャネルトランジスタ５８０のゲート電圧が１０Ｖ、Ｎチャネルトランジスタ５９０のゲート電圧が３Ｖ（ＶＤ３）となるので、列選択線ＣＯＬＢｎに０Ｖを出力する。この結果、列選択線ＣＯＬＢｐに接続された全てのＰチャネルトランジスタ４ｐ、列選択線ＣＯＬＢｎに接続された全てのＮチャネルトランジスタ４ｎがＯＦＦとなる。
【００５９】
以上が消去時の動作である。本実施形態によれば、消去時にビット線ＢＩＴｊが１０Ｖとなっても、トランジスタ５５０、５６０、５８０、５９０、４ｐ、４ｎのゲートとＷｅｌｌ間の電界を全て破壊電圧以下にすることができ、ゲート酸化膜の厚いゲート高耐圧トランジスタを採用せずに、不揮発性メモリを高電圧動作させることができる。
【００６０】
なお、Ｐチャネルトランジスタ４１０、４２０、４７０、４８０、４３０、４４０のＮＷｅｌｌは、すべて最高電圧ＶＣＯＬの電源に接続しても良いし、自身のソースに接続しても良い。自身のソースに接続すれば、バックバイアスの影響を受けないメリットがある反面、各トランジスタのＮＷｅｌｌを独立に設ける必要があり、所要面積が大きくなる。
【００６１】
図１０は、図９に示す回路の書き込み時（Ｐｒｏｇｒａｍ）における各部の動作電圧を示すものである。図１０において、書き込み時は電源電圧ＶＣＯＬが５Ｖとされる。また、消去信号ＥＲＳがＬレベルとなるので、ノードＮＮ５が３Ｖとなり、Ｎチャネルトランジスタ４９０および５００がＯＮとなり、ノードＮＮ１およびＮＮ６間とノードＮＮ２およびＮＮ７間がショートする。
【００６２】
また、信号ＥＲＳＢがＨレベルとなるので、列アドレスＹＡＤＤが当該列デコーダに対応付けられた値を示す場合、アドレス一致検出回路５２０の出力ノードＮＮ３が０Ｖ、インバータ５１０の出力ノードＮＮ４が３Ｖとなり、レベルシフタ４００の出力ノードＮＮ１が０Ｖ、出力ノードＮＮ２が５Ｖとなる。このため、インバータ５４０は、列選択線ＣＯＬＢｐに０Ｖを出力し、インバータ５７０は列選択線ＣＯＬＢｎに５Ｖを出力する。この結果、列選択線ＣＯＬＢｐに接続された全てのＰチャネルトランジスタ４ｐと列選択線ＣＯＬＢｎに接続された全てのＮチャネルトランジスタ４ｎがＯＮとなる。このときデータノードＮＡが書き込み電圧５Ｖに設定されていると、選択されたビット線ＢＩＴｊには５Ｖが出力される。
【００６３】
一方、列アドレスＹＡＤＤが当該列デコーダに対応付けられた値を示さない場合、アドレス一致検出回路５２０の出力ノードＮＮ３が３Ｖ、インバータ５１０の出力ノードＮＮ４が０Ｖとなり、レベルシフタ４００の出力ノードＮＮ１が５Ｖ、出力ノードＮＮ２が０Ｖとなる。このため、インバータ５４０は、列選択線ＣＯＬＢｐに５Ｖを出力し、インバータ５７０は列選択線ＣＯＬＢｎに０Ｖを出力する。この結果、列選択線ＣＯＬＢｐに接続された全てのＰチャネルトランジスタ４ｐと列選択線ＣＯＬＢｎに接続された全てのＮチャネルトランジスタ４ｎがＯＦＦとなる。
【００６４】
図１１は、図９に示す回路の読み出し時（Ｒｅａｄ）における各部の動作電圧を示すものである。図１１に示すように、読み出し時は、電源電圧ＶＣＯＬが３Ｖとなり、全ての電源電圧が３Ｖとなる。列デコーダの選択時の動作、非選択時の動作は図２０と同様である。また、読み出し時、ビット線ＢＩＴｊには０．６Ｖの電圧が与えられる。
【００６５】
このように、本実施形態では、第２列デコーダ４０００−ｙに与える電圧ＶＣＯＬを５Ｖ／１０Ｖ／３Ｖと切り替えることで、不揮発性メモリセルへのデータ書き込み、消去、および読み出し（或いは検証）を行うための列選択電圧が生成され、この列選択電圧に応じて５Ｖ、１０Ｖおよび０．６Ｖの各電圧がビット線に印加される。
【００６６】
＜行選択回路の構成＞
図１２は、前掲図７（Ａ）の行選択回路の構成例を示す図である。
図１２に示すように、この行選択回路は、ワード線ＷＬｉ（ｉ＝０〜ｍ）の各々に対して１つずつ接続されたｍ＋１個の選択スイッチ６０００−ｐｋ（ｐ＝０〜ｈ、ｋ＝０〜３：ただし、４×（ｈ＋１）＝ｍ＋１）と、選択スイッチ６０００−ｐ０、６０００−ｐ１、６０００−ｐ２および６０００−ｐ３に対して１つずつ設けられるメインデコーダ５０００−ｐ（ｐ＝０〜ｈ）と、サブデコーダ７０００とを含んでいる。
【００６７】
本実施形態では、行アドレスＡＤＤの例えば上位桁（以下、アドレスＡＤＤＡ）に基づいてｈ＋１個のメインデコーダ５０００−ｐのうちの何れか１つが選択状態となり、選択状態となったメインデコーダ５０００−ｐは当該メインデコーダ５０００−ｐに接続されている４個の選択スイッチ６０００−ｐｋ（ｋ＝０〜３）に対して信号Ｍｐを与える。図１２では詳細な図示は省略したが、メインデコーダ５０００−ｐ（ｐ＝０〜ｈ）に接続されている４個の選択スイッチ６０００−ｐｋ（ｋ＝０〜３）の各々は信号線Ｆｋ（ｋ＝０〜３）を介してサブデコーダ７０００に接続されている。つまり、１本の信号線Ｆｋにはｈ＋１個の選択スイッチ６０００−ｐｋ（ｐ＝０〜ｈ）が接続されている。
【００６８】
サブデコーダ７０００には行アドレスＡＤＤの例えば下位桁（以下、アドレスＡＤＤＢ）が与えられる。サブデコーダ７０００は、当該アドレスＡＤＤＢに基づいて４本の信号線Ｆｋ（ｋ＝０〜３）のうちの何れか１本を選択して書き込み等に応じた電圧を印加する。本実施形態では、メインデコーダ５０００−ｐから信号Ｍｐを与えられた４個の選択スイッチ６０００−ｐｋ（ｋ＝０〜３）のうちサブデコーダ７０００により選択された信号線Ｆｋに接続されているものが選択状態となり、当該選択スイッチ６０００−ｐｋに接続されているワード線ＷＬｉにデータ書き込み等の状況に応じた電圧（図６の電圧ＶＧ）が印加される。
【００６９】
＜メインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの構成＞
図１３は、メインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの構成例を示す図である。なお、図１３には、メインデコーダ５０００−０と、このメインデコーダ５０００−０に接続されている４個の選択スイッチ６０００−０ｋ（ｋ＝０〜３）のうちの選択スイッチ６０００−００および６０００−０３の構成が示されている。図１３に示すように、メインデコーダ５０００−ｐは、論理ゲート３８０、第１レベルシフタＬＳ０１、および第２レベルシフタＬＳ０２により構成されている。
【００７０】
論理ゲート３８０の出力端子は第１レベルシフタＬＳ０１（より正確には、第１レベルシフタＬＳ０１内のインバータ３７）に接続されている。論理ゲート３８０には、第１の高電位側電源ノードの電圧ＶＤ３（＝３Ｖ）と第１の低電位側電源ノードの電圧ＶＳＳ（＝０Ｖ）とが与えられるとともに、行アドレスＡＤＤＡが与えられる。論理ゲート３８０は、与えられた行アドレスＡＤＤＡが予め定められたアドレスと一致した場合には、Ｌレベル（ＶＳＳ、すなわち、０Ｖ）の論理信号を出力し、逆に、与えられた行アドレスＡＤＤＡが予め定められたアドレスと一致しない場合にはＨレベル（ＶＤ３、すなわち、３Ｖ）の論理信号を出力する。
【００７１】
第１レベルシフタＬＳ０１は、前述したインバータ３７の他に、Ｐチャネルトランジスタ３５および３６と、Ｎチャネルトランジスタ３１、３２、３３、および３４とを含んでいる。第１レベルシフタＬＳ０１において、インバータ３７の入力ノードＮ１１と電圧ＶＢＢＭ（ＶＢＢＭ＜ＶＤ３）が与えられる第２の低電位側電源ノードとの間には、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３およびＮチャネルトランジスタ３１が直列に介挿されている。また、インバータ３７の出力ノードＮ１２と上記第２の低電位側電源ノードとの間には、Ｐチャネルトランジスタ３６、Ｎチャネルトランジスタ３４およびＮチャネルトランジスタ３２が直列に介挿されている。Ｐチャネルトランジスタ３５および３６の各々のゲートには、バイアス電圧として０Ｖが常に与えられる。Ｐチャネルトランジスタ３５および３６の各々のドレインには、Ｎチャネルトランジスタ３３および３４の各ドレインが接続されている。Ｎチャネルトランジスタ３３および３４の各々のゲートにはバイアス電圧ＢＩＡＳ５が与えられる。
【００７２】
Ｎチャネルトランジスタ３３のソースは、Ｎチャネルトランジスタ３１のドレインとＮチャネルトランジスタ３２のゲートの共通接続ノードＮ７に接続されており、Ｎチャネルトランジスタ３４のソースは、Ｎチャネルトランジスタ３２のドレインとＮチャネルトランジスタ３１のゲートの共通接続ノードＮ８に接続されている。図１３に示すように、この共通接続ノードＮ８には、第２レベルシフタＬＳ０２（より正確には、第２レベルシフタＬＳ０２に含まれるインバータ１７）が接続される。詳細については後述するが、本実施形態では、電圧ＶＤ３、ＢＩＡＳ５、およびＶＢＢＭ、さらに、後述するＶＰＰ，ＢＩＡＳ１〜ＢＩＡＳ４、ＶＤＮ、ＶＤ５を図１４に示すように設定することで、不揮発性メモリセルへのデータの書き込み、消去、読み出し等が実現される。ここで、電圧ＶＰＰは第２レベルシフタＬＳ０２における高電位側電源ノード（以下、第２の高電位側電源ノード）の電圧であり、電圧ＶＤ５は電圧ＶＰＰと電圧ＶＢＢＭの中間の第１の中間電圧であり、電圧ＶＤＮも電圧ＶＰＰと電圧ＶＢＢＭの中間の第２の中間電圧（本実施形態では、ＶＢＢＭ＜ＶＤＮ≦ＶＤ３）である。
【００７３】
本実施形態の第１レベルシフタＬＳ０１は、論理ゲート３８０の出力信号をレベルシフトし、電圧ＶＢＢＭをＬレベル、第２の中間電圧ＶＤＮをＨレベルとする第２の論理信号に変換して第２レベルシフタＬＳ０２に供給する役割を果たす。詳細については後述するが、不揮発性メモリセルへのデータ書き込み或いは消去を行う際には、バイアス電圧ＢＩＡＳ５は、Ｎチャネルトランジスタ３３および３４の閾値電圧Ｖｔｈｎだけ電圧ＶＤＮから高い電圧に設定される。このため、データの書き込み或いは消去の際にＮチャネルトランジスタ３３は、ソースの接続されたノードＮ７の電圧が電圧ＶＤＮよりも高くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｎよりも小さくなってＯＦＦとなる。また、Ｎチャネルトランジスタ３４は、ノードＮ８の電圧がＶＤＮよりも高くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｎよりも小さくなってＯＦＦとなる。つまり、データの書き込み或いは消去を行う場合、Ｎチャネルトランジスタ３３および３４は、ノードＮ７およびＮ８の電圧がＶＤＮを超えないように、これらノードを高電位側から分離する分離手段の役割を果たすのである。
【００７４】
第２レベルシフタＬＳ０２は、第１レベルシフタＬＳ０１の出力信号に基づいて、高電位側論理信号ＭＨＢ、低電位側論理信号ＭＬＢおよび低電位側論理信号ＭＬＢを反転した低電位側反転論理信号ＭＬを生成して選択スイッチ６０００−ｐｋ（ｋ＝０〜３）の各々に与える。ここで、高電位側論理信号ＭＨＢの電圧レベルは第１の中間電圧ＶＤ５から第２の高電位側電源ノードの電圧ＶＰＰ（ＶＤ５＜ＶＰＰ）までであり、低電位側論理信号ＭＬＢの電圧レベルは第２の低電位側電源ノードの電圧ＶＢＢＭから第２の中間電圧ＶＤＮ（ＶＢＢＭ＜ＶＤＮ≦ＶＤ３）までである。本実施形態では、高電位側論理信号ＭＨＢ、低電位側論理信号ＭＬＢおよび低電位側反転論理信号ＭＬの組み合わせが前述した信号Ｍｐとして用いられる。
【００７５】
第２レベルシフタＬＳ０２は、図１３に示すように、Ｐチャネルトランジスタ１１、１２、１３、１４、１９および２０と、Ｎチャネルトランジスタ１５、１６、２１および２２と、インバータ１７、１８、２３、２４、および２５を含んでいる。インバータ１７、１８、２３、２４および２５はいずれもＣＭＯＳインバータである。インバータ１７、１８、２４および２５には、電圧ＶＤＮおよび電圧ＶＢＢＭが電源電圧として与えられ、インバータ２３には、電圧ＶＰＰおよび電圧ＶＤ５が電源電圧として与えられる。本実施形態では、インバータ２３の出力電圧が高電位側論理信号ＭＨＢとして、インバータ２４の出力電圧が低電位側論理信号ＭＬＢとして、インバータ２５の出力電圧が低電位側反転論理信号ＭＬとして各々出力される。
【００７６】
第２レベルシフタＬＳ０２において、Ｐチャネルトランジスタ１１および１２は、５Ｖのゲート耐圧を有するトランジスタである。このＰチャネルトランジスタ１１および１２は、第２の高電位側電源ノード（電圧ＶＰＰが与えられる電源ノード）に各々のソースが接続されている。そして、Ｐチャネルトランジスタ１１および１２は、各々のゲートに相手のドレインが接続されている。Ｐチャネルトランジスタ１３および１４は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ１３は、Ｐチャネルトランジスタ１１のドレインとＰチャネルトランジスタ１２のゲートの共通接続ノードＮ１にソースが接続されている。また、Ｐチャネルトランジスタ１４は、Ｐチャネルトランジスタ１２のドレインとＰチャネルトランジスタ１１のゲートの共通接続ノードＮ２にソースが接続されている。このノードＮ２にはインバータ２３が接続されている。
【００７７】
Ｐチャネルトランジスタ１３および１４の各ゲートにはバイアス電圧ＢＩＡＳ２が与えられる。図１４に示すように、バイアス電圧ＢＩＡＳ２は、不揮発性メモリセルへのデータ書き込み或いは消去を行う際には、第１の中間電圧ＶＤ５からＰチャネルトランジスタ１３および１４の閾値電圧Ｖｔｈｐだけ低下した電圧に設定される。データの書き込み或いは消去の際に、ノードＮ１の電圧が電圧ＶＤ５よりも低くなろうとすると、Ｐチャネルトランジスタ１３はゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。また、Ｐチャネルトランジスタ１４は、ノードＮ２の電圧が電圧ＶＤ５よりも低くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。このように、Ｐチャネルトランジスタ１３および１４は、データの書き込み或いは消去を行う際にノードＮ１およびＮ２の電圧がＶＤ５を下回らないように、これらノードを低電位側から分離する分離手段の役割を果たす。
【００７８】
Ｎチャネルトランジスタ１５および１６は、各々のドレインがＰチャネルトランジスタ１３および１４の各ドレインに各々接続されている。また、Ｎチャネルトランジスタ１５のソースはインバータ１７の出力ノードＮ５に、Ｎチャネルトランジスタ１６のソースはインバータ１８の出力ノードＮ６に各々接続されている。インバータ１８の出力ノードＮ６には、さらにインバータ２４が接続されており、インバータ２４の出力ノードはインバータ２５に接続されている。Ｎチャネルトランジスタ１５および１６の各ゲートにはバイアス電圧ＢＩＡＳ４が与えられる。データの書き込み或いは消去を行う場合、バイアス電圧ＢＩＡＳ４は電圧ＶＤＮと同じ値にセットされる。Ｎチャネルトランジスタ１５および１６は、データの書き込み或いは消去を行う際にノードＮ５およびＮ６の電圧がＶＤＮを超えないように、これらノードを高電位側から分離する分離手段の役割を果たす。
【００７９】
Ｐチャネルトランジスタ１９は、そのソースおよびドレインがＰチャネルトランジスタ１１のソースおよびドレインに各々接続されている。つまり、Ｐチャネルトランジスタ１９はＰチャネルトランジスタ１１と並列に接続されている。また、Ｐチャネルトランジスタ２０は、そのソースおよびドレインがＰチャネルトランジスタ１２のソースおよびドレインに各々接続されている。つまり、Ｐチャネルトランジスタ２０はＰチャネルトランジスタ１２と並列に接続されている。Ｐチャネルトランジスタ１９および２０の各ゲートにはバイアス電圧ＢＩＡＳ１が与えられる。このバイアス電圧ＢＩＡＳ１は電圧ＶＰＰからＰチャネルトランジスタ１９および２０の閾値電圧Ｖｔｈｐだけ電圧ＶＳＳ（＝０Ｖ）側にシフトした電圧である。
【００８０】
このバイアス電圧ＢＩＡＳ１がゲートに与えられるＰチャネルトランジスタ１９および２０には僅かなドレイン電流が流れ、定電流源として機能する。このように定電流源として機能するＰチャネルトランジスタ１９および２０が設けられていないと、ノードＮ１およびＮ２の電圧はリーク電流により降下する虞がある。しかし、本実施形態では、Ｐチャネルトランジスタ１９および２０の各々のドレイン電流がノードＮ１およびＮ２に流れ込むことにより、リーク電流に伴うノードＮ１およびＮ２の電圧降下が補償される。つまり、Ｐチャネルトランジスタ１９および２０は、リーク電流によるノードＮ１およびＮ２の電圧降下を補償する補償手段の役割を果たす。なお、本実施形態では、リーク電流によりノードＮ１およびＮ２の電圧が降下することを防止するため、各々定電流源として機能するＰチャネルトランジスタ１９および２０をノードＮ１およびＮ２の各々に接続した。しかし、定電流源として他の回路を用いても良く、またリーク電流が問題とならない範囲でＰチャネルトランジスタ１９および２０の代わりに単なる抵抗を用いても良い。
【００８１】
Ｎチャネルトランジスタ２１はＰチャネルトランジスタ１３と並列に接続されており、Ｎチャネルトランジスタ２２はＰチャネルトランジスタ１４と並列に接続されている。Ｎチャネルトランジスタ２１および２２は、各々片側高耐圧構造のトランジスタであり、各々のゲートにはバイアス電圧ＢＩＡＳ３が印加される。図１４に示すように、バイアス電圧ＢＩＡＳ３はデータ書き込み時には０Ｖに、データ消去時には−５Ｖに、データ読み出し時には３Ｖにセットされる。すなわち、Ｎチャネルトランジスタ２１および２２はデータ書き込み時および消去時にはオフとされ、データ読み出し時にはオンとされる。つまり、Ｎチャネルトランジスタ２１および２２は、Ｐチャネルトランジスタ１３および１４によるノードＮ１およびノードＮ２の分離を行う場合にはオフにされ、分離を行わない場合にはオンとされるスイッチとして機能する。詳細については後述するが、Ｎチャネルトランジスタ２１および２２をオンにすると、第２レベルシフタＬＳ０２は動作電圧が３Ｖの通常のレベルシフタとして機能する。
【００８２】
選択スイッチ６０００−ｐｋは、Ｐチャネルトランジスタ７１０と、Ｎチャネルトランジスタ７２０および７３０を含んでいる。ここで、Ｐチャネルトランジスタ７１０は、電圧ＶＰＰが与えられるＮｗｅｌｌに形成されており、Ｎチャネルトランジスタ７２０および７３０は、電圧ＶＢＢＭが与えられるＰｗｅｌｌに形成されている。Ｐチャネルトランジスタ７１０とＮチャネルトランジスタ７２０は、いずれもドレインとソースの両方のＬＤＤ領域が広がった高耐圧構造のトランジスタである。Ｐチャネルトランジスタ７１０とＮチャネルトランジスタ７２０は、信号線Ｆｋとワード線ＷＬｉ（ｉ＝４×ｐ＋ｋ）との間に並列に介挿されており、Ｐチャネルトランジスタ７１０のゲートには高電位側論理信号ＭＨＢ（＝ＶＰＰまたはＶＤ５）が与えられ、Ｎチャネルトランジスタ７２０のゲートには低電位側反転論理信号ＭＬが与えられる。つまり、Ｐチャネルトランジスタ７１０とＮチャネルトランジスタ７２０は、高電位側論理信号ＭＨＢおよび低電位側反転論理信号ＭＬ（＝ＶＤＮまたはＶＢＢＭ）に応じて信号線Ｆｋとワード線ＷＬｉとの接続／非接続を切り換えるＣＭＯＳスイッチとして機能する。Ｎチャネルトランジスタ７３０は、ワード線ＷＬｉを選択的に電源ＶＢＢＭに接続するトランジスタであり、ゲートには低電位側論理信号ＭＬＢ（＝ＶＤＮまたはＶＢＢＭ）が与えられる。
以上がメインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの構成である。
【００８３】
＜メインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの動作＞
次いで、メインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの動作を説明する。
＜書き込み時（Ｐｒｏｇｒａｍ）の動作＞
まず、データ書き込み時の動作について説明する。図１４に示すように、データ書き込みの際には、ＶＰＰ＝１０Ｖ、ＶＤ３＝３Ｖ、ＶＤ５＝５Ｖ、ＶＢＢＭ＝０Ｖ、ＶＤＮ＝３Ｖ、ＢＩＡＳ１＝ＶＰＰ−Ｖｔｈｐ、ＢＩＡＳ２＝ＶＤ５−Ｖｔｈｐ、ＢＩＡＳ３＝０Ｖ、ＢＩＡＳ４＝３Ｖ、ＢＩＡＳ５＝ＶＤＮ（３Ｖ）＋Ｖｔｈｎに設定される。
【００８４】
アドレスＡＤＤＡが予め定められたアドレスに一致すると、論理ゲート３８０の出力はＬレベル（０Ｖ）になる。したがって、第１レベルシフタＬＳ０１のノードＮ１１の電圧はＬレベル（０Ｖ）になり、同ノードＮ１２の電圧はＨレベル（ＶＤ３、すなわち、３Ｖ）になる。第１レベルシフタＬＳ０１において、Ｐチャネルトランジスタ３５および３６のゲート電圧は０Ｖである。したがって、Ｐチャネルトランジスタ３５はオフになる一方、Ｐチャネルトランジスタ３６はオンになり、ノードＮ１０の電圧はＶＤ３（３Ｖ）になる。ノードＮ１０の電圧は３Ｖであり、Ｎチャネルトランジスタ３４のゲート電圧はＶＤＮ（３Ｖ）＋Ｖｔｈｎであるから、Ｎチャネルトランジスタ３４はオンになり、ノードＮ８の電圧は３Ｖになる。したがって、Ｎチャネルトランジスタ３１はオンになる。一方、Ｎチャネルトランジスタ３３はその接続先のＰチャネルトランジスタ３５がオフであるため、オフになり、ノードＮ７の電圧は０Ｖになる。
【００８５】
第２レベルシフタＬＳ０２では、ＢＩＡＳ１＝ＶＰＰ−Ｖｔｈｐに設定されるため、Ｐチャネルトランジスタ１９および２０が定電流動作し、リーク電流によるノードＮ１およびＮ２の電圧低下が防止される。本動作例では、バイアス電圧ＢＩＡＳ３＝０ＶがＮチャネルトランジスタ２１および２２のゲートに印加されるため、トランジスタ２１および２２はオフになる。また、Ｐチャネルトランジスタ１３および１４のゲートに印加されるバイアス電圧ＢＩＡＳ２はＶＤ５−Ｖｔｈｐであるため、ノードＮ１（或いはＮ２）の電圧がＶＤ５より低くなろうとすると、Ｐチャネルトランジスタ１３（或いは１４）はオフになり、ノードＮ１（或いはノードＮ２）の電圧はＶＤ５以上に維持される。また、本動作例では、Ｎチャネルトランジスタ１５および１６の各々のゲートにバイアス電圧ＢＩＡＳ４＝３Ｖ（＝ＶＤＮ）が印加されるため、ノードＮ５（或いはＮ６）の電圧が上昇し３Ｖに達すると、Ｎチャネルトランジスタ１５（或いは１６）はオフになり、ノードＮ５およびＮ６の電圧は３Ｖ（＝ＶＤＮ）以下に維持される。
【００８６】
本動作例では、第１レベルシフタＬＳ０１のノードＮ８の電圧は３Ｖ（すなわち、Ｈレベル）であり、インバータ１７および１８には高電位側電源電圧ＶＤＮ（＝３Ｖ）および低電位側電源電圧ＶＢＢＭ（＝０Ｖ）が供給されるため、ノードＮ５の電圧はＬレベル（０Ｖ）、ノードＮ６の電圧はＨレベル（３Ｖ）となる。ノードＮ５の電圧が０Ｖとなるため、Ｎチャネルトランジスタ１５はオンになり、ノードＮ３の電圧も０Ｖとなる。また、ノードＮ１の電圧はＰチャネルトランジスタ１３によってＶＤ５（＝ＢＩＡＳ２＋Ｖｔｈｐ＝５Ｖ）に維持される。ノードＮ６の電圧は３Ｖとなるため、Ｎチャネルトランジスタ１６はオフになる。このとき、Ｐチャネルトランジスタ１２および１４はともにオンになるため、ノードＮ２およびノードＮ４の電圧はともに１０Ｖ（＝ＶＰＰ）になる。
【００８７】
前述したように、ノードＮ２に接続されたインバータ２３は、電圧ＶＰＰ（＝１０Ｖ）と電圧ＶＤ５（＝５Ｖ）の間で動作する。本動作例では、ノードＮ２の電圧（すなわち、インバータ２３への入力電圧）はＨレベル（１０Ｖ）なので、インバータ２３の出力電圧はＬレベル（５Ｖ）となる。一方、ノードＮ６に接続されているインバータ２４、およびインバータ２４の出力ノードに接続されているインバータ２５は、電圧ＶＤＮ（本動作例では、３Ｖ）と電圧ＶＢＢＭ（本動作例では、０Ｖ）の間で動作する。そして、本動作例では、ノードＮ６の電圧は３Ｖなので、インバータ２４の出力はＬレベル（０Ｖ）、インバータ２５の出力はＨレベル（３Ｖ）となる。従って、高電位側論理信号ＭＨＢがＬレベル（５Ｖ）となってＰチャネルトランジスタ７１０がオンになり、低電位側反転論理信号ＭＬがＨレベル（３Ｖ）となってＮチャネルトランジスタ７２０がオンになり、低電位側論理信号ＭＬＢがＬレベル（＝ＶＢＢＭ＝０Ｖ）となってＮチャネルトランジスタ７３０がオフとなり、選択スイッチ６０００−ｐｋは選択状態となる。一方、アドレスＡＤＤＡが予め定められたアドレスと一致しないときは、動作は逆となり、高電位側論理信号ＭＨＢがＨレベル（＝ＶＰＰ＝１０Ｖ）となってＰチャネルトランジスタ７１０がオフになり、低電位側反転論理信号ＭＬがＬレベル（＝ＶＢＢＭ＝０Ｖ）となってＮチャネルトランジスタ７２０がオフとなり、低電位側論理信号ＭＬＢがＨレベル（＝ＶＤＮ＝３Ｖ）となってＮチャネルトランジスタ７３０がオンとなり、選択スイッチ６０００−ｐｋは非選択状態となる。
【００８８】
ここで、選択スイッチ６０００−０ｐ（ｐ＝０〜３）が選択状態であり、かつサブデコーダ７０００によって信号線Ｆ０が選択されている場合（詳細については後述するが、信号線Ｆ０の電圧は１０Ｖとされ、その他の信号線Ｆ１、Ｆ２およびＦ３の電圧が０Ｖとされる場合）、選択スイッチ６０００−００ではＰチャネルトランジスタ７１０およびＮチャネルトランジスタ７２０がオン、Ｎチャネルトランジスタ７３０がオフとなる。この場合、Ｐチャネルトランジスタ７１０およびＮチャネルトランジスタ７２０からなるＣＭＯＳスイッチは、信号線Ｆ０の１０Ｖの電圧を殆ど低下させることなくワード線ＷＬ０に伝達する。また、信号線Ｆ１、Ｆ２およびＦ３の電圧は０Ｖなので、ワード線ＷＬ１、ＷＬ２およびＷＬ３の電圧は０Ｖとなる。この状態でデータ書き込み対象の不揮発性メモリセルに接続されたビット線ＢＩＴｊに５Ｖの電圧を、ソース線に０Ｖの電圧を、Ｐｗｅｌｌに０Ｖの電圧を与えると、同不揮発性メモリへのデータ“１”の書き込みが行われる。なお、アドレスＡＤＤＡが予め定められたアドレスと一致しない場合には、Ｐチャネルトランジスタ７１０およびＮチャネルトランジスタ７２０はオフ、Ｎチャネルトランジスタ７３０がオンとなるので、信号線Ｆ０〜Ｆ３の電圧如何によらず、ワード線ＷＬ０〜ＷＬ３は電圧は０Ｖとなり、これらワード線に接続された不揮発性メモリセルへのデータ“１”の書き込みは行われない。
【００８９】
本動作例においてゲート耐圧に注意する必要があるトランジスタは、Ｐチャネルトランジスタ１３および１４、インバータ２３を構成するトランジスタ、Ｐチャネルトランジスタ７１０、Ｎチャネルトランジスタ７２０および７３０である。Ｐチャネルトランジスタ１３および１４の各々のゲートには５Ｖ−Ｖｔｈｐの電圧が印加される。したがって、ＮＷｅｌｌが１０Ｖになっても、Ｐチャネルトランジスタ１３および１４のゲート耐圧は問題ない。また、インバータ２３を構成するＮチャネルトランジスタおよびＰチャネルトランジスタの各々のゲートに与えられる電圧の振幅は５Ｖであるので、これらトランジスタについてもゲート耐圧は問題ない。Ｐチャネルトランジスタ７１０についても、ゲート電圧が５Ｖ、ＮＷｅｌｌに印加される電圧が１０Ｖなので、ゲート耐圧は問題ない。そして、Ｎチャネルトランジスタ７２０および７３０のゲートに印加される電圧の振幅は３Ｖなのでゲート耐圧は問題ない。
【００９０】
＜消去時（Ｅｒａｓｅ）の動作＞
データ消去を行う場合、図１４に示すように、ＶＰＰ＝３Ｖ、ＶＤ３＝３Ｖ、ＶＤ５＝０Ｖ、ＶＢＢＭ＝−５Ｖ、ＶＤＮ＝０Ｖ、ＢＩＡＳ１＝ＶＰＰ−Ｖｔｈｐ（＝３Ｖ−Ｖｔｈｐ）、ＢＩＡＳ２＝ＶＤ５−Ｖｔｈｐ（＝０Ｖ−Ｖｔｈｐ＝−Ｖｔｈｐ）、ＢＩＡＳ３＝−５Ｖ（＝ＶＢＢＭ）、ＢＩＡＳ４＝０Ｖ、ＢＩＡＳ５＝ＶＤＮ＋Ｖｔｈｎ（＝０Ｖ＋Ｖｔｈｎ＝Ｖｔｈｎ）に設定される。フラッシュメモリの場合、データの消去は全ての不揮発性メモリセルのデータを一括して消去する「一括消去」である。したがって、本実施形態の不揮発性メモリにおいて、データの消去を行う場合は、全てのワード線ＷＬｉを選択し各ワード線ＷＬｉに消去レベルの電圧（本実施形態では、−５Ｖ）を印加する必要がある。
【００９１】
本実施形態では、メインデコーダ５０００−ｐの各々論理ゲート３８０に対して消去信号を与え、全ての論理ゲート３８０を非選択（Ｈレベル出力）にする。すると、第１レベルシフタＬＳ０１のノードＮ１１の電圧はＨレベル（ＶＤ３＝３Ｖ）に、同ノードＮ１２の電圧はＬレベル（０Ｖ）になる。このとき、Ｐチャネルトランジスタ３５および３６のゲートにはゲート電圧として０Ｖが与えられる。一方、Ｎチャネルトランジスタ３３および３４のゲートに与えられるバイアス電圧ＢＩＡＳ５はＶＤＮ（０Ｖ）＋Ｖｔｈｎに設定されている。このため、Ｐチャネルトランジスタ３５およびＮチャネルトランジスタ３３はオンになり、ノードＮ９の電圧は３Ｖに、ノードＮ７の電圧は０Ｖになる。ノードＮ７の電圧が０Ｖ、ＶＢＢＭ＝−５ＶであるためＮチャネルトランジスタ３２はオンになるが、Ｐチャネルトランジスタ３６はオフになり、ノードＮ８の電圧は−５Ｖ（＝ＶＢＢＭ）となる。
【００９２】
本動作例では、第２レベルシフタＬＳ０２のインバータ１７および１８は電圧ＶＤＮ（＝０Ｖ）と電圧ＶＢＢＭ（＝−５Ｖ）との間で動作する。インバータ１７の入力電圧はＬレベル（−５Ｖ）であるため、インバータ１７の出力（すなわち、ノードＮ５の電圧）はＨレベル（０Ｖ）に、インバータ１８の出力（すなわち、ノードＮ６の電圧）はＬレベル（−５Ｖ）になる。したがって、インバータ２４の出力はＨレベル（０Ｖ）に、インバータ２５の出力はＬレベル（−５Ｖ）になり、低電位側反転論理信号ＭＬの電圧はＬレベル（−５Ｖ）に、低電位側論理信号ＭＬＢの電圧はＨレベル（０Ｖ）になる。
【００９３】
前述したように、消去時にＮチャネルトランジスタ１５および１６の各々のゲートに印加されるバイアス電圧ＢＩＡＳ４は０Ｖである。Ｎチャネルトランジスタ１５のソース（すなわち、ノードＮ５）の電圧は０ＶなのでＮチャネルトランジスタ１５はオフになる。このとき、Ｐチャネルトランジスタ１１および１３はともにオンになるため、ノードＮ１およびノードＮ３の電圧はともに３Ｖ（＝ＶＰＰ）になる。一方、ノードＮ６の電圧は−５ＶなのでＮチャネルトランジスタ１６はオンになり、ノードＮ４の電圧は−５Ｖになる。また、Ｐチャネルトランジスタ１４のゲートにはバイアス電圧ＢＩＡＳ２（＝ＶＤ５（本動作例では０Ｖ）−Ｖｔｈｐ）が印加されるため、ノードＮ２の電圧はＰチャネルトランジスタ１４によって０Ｖに維持される。つまり、インバータ２３の出力（高電位側論理信号ＭＨＢ）はＨレベル（３Ｖ）となる。したがって、選択スイッチ６０００−ｐｋの各々においてＰチャネルトランジスタ７１０およびＮチャネルトランジスタ７２０はオフとなり、Ｎチャネルトランジスタ７３０はオンになる。その結果、全てのワード線ＷＬｉは第２の低電位側電源ノードに接続され、その電圧は−５Ｖになる。なお、信号線Ｆ０〜Ｆ３の電圧は０Ｖ（非選択）または３Ｖ（選択）の何れであっても良い。
【００９４】
このように全てのワード線ＷＬｉに−５Ｖの電圧が印加されるため、全てのビット線ＢＩＴｊと全てのデータ線とＰｗｅｌｌに１０Ｖの電圧を印加すれば、全ての不揮発性メモリセルのデータが消去される（図６参照）。
【００９５】
＜読み出し時（Ｒｅａｄ）の動作＞
図１４に示すようにデータ読み出しの際には、ＶＰＰ＝３Ｖ、ＶＤ３＝３Ｖ、ＶＤ５＝０Ｖ、ＶＢＢＭ＝０Ｖ、ＶＤＮ＝３Ｖ、ＢＩＡＳ１＝３Ｖ、ＢＩＡＳ２＝０Ｖ、ＢＩＡＳ３＝３Ｖ、ＢＩＡＳ４＝３Ｖ、ＢＩＡＳ５＝３Ｖ（＝ＶＤＮ＝ＶＤ３）＋Ｖｔｈｎに設定される。
【００９６】
前述したように、アドレスＡＤＤＡが予め定められたアドレスと一致すると、論理ゲート３８０の出力はＬレベル（０Ｖ）となり、ノードＮ１１の電圧はＬレベル（０Ｖ）に、ノードＮ１２の電圧はＨレベル（ＶＤ３＝３Ｖ）になる。本動作例では、データ書き込み時と同様にＶＢＢＭ＝０Ｖ、ＢＩＡＳ５＝３Ｖ＋Ｖｔｈｎに設定されるため、ノードＮ７の電圧はＬレベル（０Ｖ）に、ノードＮ８の電圧はＨレベル（３Ｖ）になる。
【００９７】
一方、第２レベルシフタＬＳ０２では、Ｐチャネルトランジスタ１９および２０の各々のソースに印加される電圧は３Ｖ（＝ＶＰＰ）であり、同ゲートに印加されるバイアス電圧ＢＩＡＳ１も３Ｖであるため、Ｐチャネルトランジスタ１９および２０はともにオフになる。本動作例では、Ｎチャネルトランジスタ１５および１６の各々のゲートにバイアス電圧ＢＩＡＳ４＝３Ｖが印加され、Ｎチャネルトランジスタ１５および１６はともにオンになり、Ｎチャネルトランジスタ２１および２２の各々のゲートにバイアス電圧ＢＩＡＳ３＝３Ｖが印加され、Ｎチャネルトランジスタ２１および２２もともにオンになる。その結果、高電位側論理信号ＭＨＢの電圧はＬレベル（０Ｖ）に、低電位側論理信号ＭＬＢの電圧はＬレベル（０Ｖ）に、低電位側反転論理信号ＭＬの電圧はＨレベル（３Ｖ）になる。つまり、この場合は、第２レベルシフタＬＳ０２は、３Ｖ動作の通常のレベルシフタとして動作する。
【００９８】
高電位側論理信号ＭＨＢの電圧はＬレベル（０Ｖ）、低電位側論理信号ＭＬＢの電圧はＬレベル（０Ｖ）、低電位側反転論理信号ＭＬの電圧はＨレベル（３Ｖ）であるため、選択スイッチ６０００−ｐｋのＰチャネルトランジスタ７１０およびＮチャネルトランジスタ７２０は各々オンになり、Ｎチャネルトランジスタ７３０はオフとなる。したがって、前述した読み出し動作の場合と同様に信号線Ｆ０〜Ｆ３の内、サブデコーダ７０００によって選択されたものがワード線ＷＬｉに接続される。また、アドレスＡＤＤＡが予め定められたアドレスと一致しない場合には、高電位側論理信号ＭＨＢの電圧はＨレベル（３Ｖ）、低電位側論理信号ＭＬＢの電圧はＨレベル（３Ｖ）、低電位側反転論理信号ＭＬの電圧はＬレベル（０Ｖ）となり、Ｐチャネルトランジスタ７１０およびＮチャネルトランジスタ７２０はオフに、Ｎチャネルトランジスタ７３０はオンになる。その結果、全てのワード線ＷＬｉの電圧はＶＢＢＭ（＝０Ｖ）になる。
【００９９】
＜サブデコーダ７０００の構成および動作＞
次いでサブデコーダ７０００の構成を説明する。サブデコーダ７０００は、図１５に示すデコーダＤＥＣ０１、第３レベルシフタＬＳ０３およびバッファＢＵＦ０１を信号線Ｆｋ（ｋ＝０〜３）の各々に対して１組、すなわち、合計４組み有している。デコーダＤＥＣ０１は論理ゲート６４とインバータ６３を含んでいる。論理ゲート６４にはアドレスＡＤＤＢが与えられる。このアドレスＡＤＤＢと予め定められたアドレスとが一致する場合には、論理ゲート６４の出力はＬレベル（ＶＳＳ＝０Ｖ）となり、一致しないときはＨレベル（ＶＤ３＝３Ｖ）となる。図１５に示すように、論理ゲート６４の出力はインバータ６３による論理反転を経て第３レベルシフタＬＳ０３に与えられる。
【０１００】
図１５に示すように、第３レベルシフタＬＳ０３はＰチャネルトランジスタ５１、５２、５３、５４、５９および６０と、Ｎチャネルトランジスタ５５、５６、６１および６２と、インバータ５７および５８とを含んでいる。図１５と図１３とを対比すれば明らかなように、第３レベルシフタＬＳ０３の構成はメインデコーダ５０００−ｐの第２レベルシフタＬＳ０２の構成と近似している。より詳細に説明すると、Ｐチャネルトランジスタ５１、５２、５３，５４、５９および６０の各々は第２レベルシフタＬＳ０２のＰチャネルトランジスタ１１、１２、１３、１４、１９および２０の各々に対応し、Ｎチャネルトランジスタ５５、５６、６１および６２の各々は第２レベルシフタＬＳ０２のＮチャネルトランジスタ１５、１６、２１および２２の各々に対応する。そして、インバータ５７および５８は第２レベルシフタＬＳ０２のインバータ１７および１８に対応する。つまり、第３レベルシフタＬＳ０３は、第２レベルシフタＬＳ０２からインバータ２３、２４および２５を除いた構成となっている。図１５に示すように、本実施形態では、第３レベルシフタＬＳ０３のノードＮ１の電圧が高電位側論理信号ＦＨＢとして、同ノードＮ５の電圧が低電位側論理信号ＦＬＢとして、同ノードＮ６の電圧が低電位側反転論理信号ＦＬとしてバッファＢＵＦ０１に与えられる。
【０１０１】
バッファＢＵＦ０１は、Ｐチャネルトランジスタ６５０およびＮチャネルトランジスタ６６０からなるＣＭＯＳスイッチとＮチャネルトランジスタ６７０とを高電位側電源ノード（電圧ＶＷＬのノード：以下、第３の高電位側電源ノード）と低電位側電源ノード（電圧ＶＳＳのノード）との間に直列に介挿して構成されている。第３レベルシフタＬＳ０３の高電位側電源ノードの電圧がＶＰＰであったのに対してバッファＢＵＦ０１の高電位側電源ノードの電圧をＶＷＬとしたのは、書き込み（Ｐｒｏｇｒａｍ）、書き込みの検証（Ｐｒｏｇｒａｍ  Ｖｅｒｉｆｙ）、消去（Ｅｒａｓｅ）、および消去の検証（Ｅｒａｓｅ  Ｖｅｒｉｆｙ）の各動作を行う際に、ワード線ＷＬｉに印加する電圧をその動作内容に応じて種々変える必要があるからである。
【０１０２】
図１５に示すように、Ｐチャネルトランジスタ６５０およびＮチャネルトランジスタ６７０は、片側高耐圧構造のトランジスタであり、Ｎチャネルトランジスタ６６０は両側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ６５０のゲートには高電位側論理信号ＦＨＢが、Ｎチャネルトランジスタ６６０のゲートには低電位側反転論理信号ＦＬが、Ｎチャネルトランジスタ６７０のゲートには低電位側論理信号ＦＬＢが各々与えられる。そして、上記ＣＭＯＳスイッチとＮチャネルトランジスタ６７０のドレインの共通接続点（すなわち、Ｐチャネルトランジスタ６５０のドレインおよびＮチャネルトランジスタ６６０のソースとＮチャネルトランジスタ６７０のドレインの共通接続点）に信号線Ｆｋが接続されている。
【０１０３】
本実施形態では、電圧ＶＰＰ、ＶＷＬ、ＶＤ３、ＶＳＳ、ＢＩＡＳ１〜ＢＩＡＳ４を図１４に示すように設定することで、不揮発性メモリセルへのデータの書き込み、書き込みの検証、読み出し、消去、および消去の検証が実行される。例えば、書き込み（Ｐｒｏｇｒａｍ）時には、ＶＰＰ＝ＶＷＬ＝１０Ｖ、ＶＤ３＝３Ｖ、ＶＳＳ＝０Ｖ、ＢＩＡＳ１＝１０Ｖ−Ｖｔｈｐ、ＢＩＡＳ２＝５Ｖ−Ｖｔｈｐ、ＢＩＡＳ３＝０Ｖ、ＢＩＡＳ４＝３Ｖに設定される。この場合、アドレスＡＤＤＢが予め定められたアドレスと一致すると、ノードＮ８（インバータ５７の入力ノード）の電圧はＨレベル（３Ｖ）になるので、ノードＮ５の電圧はＬレベル（０Ｖ）に、ノードＮ６の電圧はＨレベル（３Ｖ）になる。すなわち、低電位側論理信号ＦＬＢはＬレベル（０Ｖ）に、低電位側反転論理信号ＦＬはＨレベルに（３Ｖ）になる。また、ノードＮ３の電圧は０Ｖに、ノードＮ１の電圧（高電位側論理信号ＦＨＢ）はＬレベル（５Ｖ）となる。したがって、バッファＢＵＦ０１のＰチャネルトランジスタ６５０およびＮチャネルトランジスタ６６０はオンになり、Ｎチャネルトランジスタ６７０はオフとなる。その結果、Ｐチャネルトランジスタ６５０のドレイン、Ｎチャネルトランジスタ６６０のソースおよびＮチャネルトランジスタ６７０のドレインの共通接続点に接続された信号線Ｆｋの電圧はＨレベル（＝ＶＷＬ＝１０Ｖ）になる。
【０１０４】
一方、アドレスＡＤＤＢが予め定められたアドレスと一致しない場合は、ノードＮ８の電圧はＬレベル（０Ｖ）となるので、低電位側論理信号ＦＬＢはＨレベル（３Ｖ）に、低電位側反転論理信号ＦＬはＬレベル（０Ｖ）となる。また、高電位側論理信号ＦＨＢはＨレベル（１０Ｖ）となる。したがって、バッファＢＵＦ０１のＰチャネルトランジスタ６５０およびＮチャネルトランジスタ６６０はオフに、Ｎチャネルトランジスタ６７０はオンとなる。その結果、Ｐチャネルトランジスタ６５０のドレインおよびＮチャネルトランジスタ６６０のソースとＮチャネルトランジスタ６７０のドレインとの共通接続点に接続された信号線Ｆｋの電圧はＬレベル（ＶＳＳ＝０Ｖ）になる。なお、書き込みの検証（Ｐｒｏｇｒａｍ  Ｖｅｒｉｆｙ）動作においては、この状態で、電圧ＶＷＬを４Ｖ〜５Ｖ程度に変化させ、これによりメモリセルの状態が確認される。
【０１０５】
次いで、読み出し（Ｒｅａｄ）時の動作を説明する。なお、消去（Ｅｒａｓｅ）および消去の検証（Ｅｒａｓｅ  Ｖｅｒｉｆｙ）時もほぼ同じ動作なので、代表して読み出しの場合を説明する。不揮発性メモリセルからのデータ読み出しを行う場合、ＶＰＰ＝ＶＷＬ＝３Ｖ、ＶＤ３＝３Ｖ、ＶＳＳ＝０Ｖ、ＢＩＡＳ１＝３Ｖ、ＢＩＡＳ２＝０Ｖ、ＢＩＡＳ３＝３Ｖ、ＢＩＡＳ４＝３Ｖに設定される。このとき、アドレスＡＤＤＢが予め定められたアドレスと一致すると、ノードＮ８の電圧は３Ｖとなり、ノードＮ５の電圧は０Ｖに、ノードＮ６の電圧は３Ｖになる。すなわち、低電位側論理信号ＦＬＢはＬレベル（０Ｖ）に、低電位側反転論理信号ＦＬはＨレベル（３Ｖ）になる。また、ノードＮ３の電圧は０Ｖになり、高電位側論理信号ＦＨＢもＬレベル（０Ｖ）となる。したがって、バッファＢＵＦ０１のＰチャネルトランジスタ６５０およびＮチャネルトランジスタ６６０はオンに、Ｎチャネルトランジスタ６７０はオフになる。その結果、Ｐチャネルトランジスタ６５０のドレインおよびＮチャネルトランジスタ６６０のソースとＮチャネルトランジスタ６７０のドレインとの共通接続点に接続された信号線Ｆｋの電圧はＨレベル（ＶＷＬ＝３Ｖ）になる。
【０１０６】
一方、アドレスＡＤＤＢが予め定められたアドレスと一致しない場合、ノードＮ８の電圧はＬレベル（０Ｖ）となるので、低電位側論理信号ＦＬＢはＨレベル（３Ｖ）に、低電位側反転論理信号ＦＬはＬレベル（０Ｖ）になる。また、高電位側論理信号ＦＨＢはＨレベル（３Ｖ）になる。したがって、バッファＢＵＦ０１のＰチャネルトランジスタ６５０およびＮチャネルトランジスタ６６０はオフに、Ｎチャネルトランジスタ６７０はオンとなり、信号線Ｆｋの電圧はＬレベル（０Ｖ）になる。消去時の動作は当該読み出し時の動作と全く同じである。なお、消去の場合、メインデコーダ５０００−ｐについての動作説明でも述べたが、メインデコーダ５０００−ｐが全て非選択となるので、サブデコーダ７０００の出力（信号線Ｆｋの電圧）は３Ｖでも良く、また０Ｖでも良い。また、消去の検証は、この状態で電圧ＶＷＬを０．８Ｖ〜２Ｖの範囲の最適な値に設定し、メモリセルの消去状態を確認する動作である。
【０１０７】
このように、本実施形態では、行選択回路に与える電圧ＶＷＬおよびＶＢＢＭを切り替えることで、不揮発性メモリセルへのデータ書き込み、消去、および読み出し（或いは検証）を行うための行選択電圧（ワード線ＷＬｉを介してＮチャネルフローティングゲートトランジスタのゲートに印加される電圧ＶＤ）が生成される。
【０１０８】
＜電圧切り替え回路の構成＞
前述したように、本実施形態の不揮発性メモリの不揮発性メモリセルアレイ（図７（Ｂ）参照）を構成する各不揮発性メモリセル（Ｎチャネルフローティングゲートトランジスタ）に対するデータの書き込み（Ｐｒｏｇｒａｍ）、データの消去（Ｅｒａｓｅ）、データの検証（Ｖｅｒｉｆｙ）、またはデータの読み出し（Ｒｅａｄ）を行う際に、このＮチャネルフローティングゲートトランジスタのドレイン電圧ＶＤ、ソース電圧ＶＳ、ゲート電圧ＶＧ、およびＰｗｅｌｌ電圧ＷＥＬＬの各々が図６に示す電圧値となるように、電圧ＶＤ５、ＢＩＡＳ１〜５、ＶＢＢＭ、ＶＷＥＬＬ、ＶＷＬ、および電圧ＶＣＯＬの切り替えを行う必要がある。本実施形態の電圧切り替え回路は、上記電圧切り替えを実現するためのものである。
【０１０９】
図１６は、本実施形態の電圧切り替え回路の構成例を示す図である。図１６に示すように、この電圧切り替え回路は、電源回路１、バイアス回路２、ＶＷＬ切り替え回路１０、ＶＷＥＬＬ切り替え回路２０、ＶＣＯＬ切り替え回路３０、およびＶＢＢＭ切り替え回路４０を含んでいる。
【０１１０】
電源回路１は例えば電源ポンプやレギュレータ（図１６では図示略）を含んでいる。電源回路１は、書き込み時（Ｐｒｏｇｒａｍ）、検証時（Ｖｅｒｉｆｙ）、消去時（Ｅｒａｓｅ）および読み出し時（Ｒｅａｄ）の各々において、電源ポンプやレギュレータの作用により、電圧ＶＤＤＨ、ＶＤ５、ＶＤ３、ＶＳＷＬ、ＶＢＢ、ＢＩＡＳＡ、ＢＩＡＳＢ、ＢＩＡＳＣ、ＢＩＡＳＤ、およびＢＩＡＳＥとして図１７に示す各電圧値の電圧を発生させる。
【０１１１】
バイアス回路２は、電源回路１の発生させた電圧ＶＤＤＨ、ＶＤ５、ＶＤ３、ＢＩＡＳＡ、ＢＩＡＳＢ、ＢＩＡＳＣ、ＢＩＡＳＤ、ＢＩＡＳＥおよび接地電圧ＶＳＳ（０Ｖ）のうちの５つを読み出し信号ＲＥＡＤ、書き込み信号ＰＲＯＧ、消去信号ＥＲＳおよび検証信号ＶＦＹの各信号の信号値に応じて選択し、ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３、ＢＩＡＳ４、およびＢＩＡＳ５として出力する。より詳細に説明すると、書き込み時（すなわち、ＰＲＯＧ＝Ｈレベル（“１”）、ＲＥＡＤ、ＥＲＳおよびＶＦＹ＝Ｌレベル（“０”））においては、バイアス回路２は、バイアス電圧ＢＩＡＳ１として電圧ＢＩＡＳＡ（ＶＤＨ（１０Ｖ）−Ｖｔｈｐ）を、バイアス電圧ＢＩＡＳ２として電圧ＢＩＡＳＢ（５Ｖ−Ｖｔｈｐ）を、バイアス電圧ＢＩＡＳ３として接地電圧ＶＳＳ（０Ｖ）を、バイアス電圧ＢＩＡＳ４として電圧ＶＤ３（３Ｖ）を、バイアス電圧ＢＩＡＳ５として電圧ＢＩＡＳＣ（３Ｖ＋Ｖｔｈｎ）を選択して出力する。検証時（すなわち、ＶＦＹ＝Ｈレベル（“１”）、ＲＥＡＤ、ＰＲＯＧおよびＥＲＳ＝Ｌレベル（“０”））においても同様である。消去時（すなわち、ＥＲＳ＝Ｈレベル（“１”）、ＲＥＡＤ、ＰＲＯＧおよびＶＦＹ＝Ｌレベル（“０”））においては、バイアス電圧ＢＩＡＳ５として電圧ＢＩＡＳＤ（Ｖｔｈｎ）を選択して出力する点が、書き込み時および検証時と異なる。そして、読み出し時（すなわち、ＲＥＡＤ＝Ｈレベル（“１”）、ＰＲＯＧ、ＥＲＳおよびＶＦＹ＝Ｌレベル（“０”））においては、バイアス回路２は、バイアス電圧ＢＩＡＳ１、ＢＩＡＳ３およびＢＩＡＳ４として電圧ＶＤ３を、バイアス電圧ＢＩＡＳ２として接地電圧ＶＳＳを、バイアス電圧ＢＩＡＳ５として電圧ＢＩＡＳＣ（３Ｖ＋Ｖｔｈｎ）を選択して出力する。
【０１１２】
ＶＷＬ切り替え回路１０は、前述したサブデコーダ７０００に与える電圧ＶＷＬの切り替えを行う回路である。このＶＷＬ切り替え回路１０には、電源回路１の発生させた電圧のうち電圧ＶＤＤＨ、ＶＤ５、ＶＤ３およびＶＳＷＬと、バイアス回路２の出力する電圧ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３およびＢＩＡＳ４と、イネーブル信号ＳＷＥＮ、書き込み信号ＰＲＯＧおよび検証信号ＶＦＹが与えられる。ＶＷＬ切り替え回路１０は、電圧ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３およびＢＩＡＳ４と、信号ＳＷＥＮ、ＰＲＯＧおよびＶＦＹとに応じて電圧ＶＤＤＨ、ＶＤ３およびＶＳＷＬの何れかを選択し、電圧ＶＷＬとして出力する。
【０１１３】
ＶＷＥＬＬ切り替え回路２０は、図６に示す電圧ＶＷＥＬＬ（＝電圧ＶＳ）の切り替えを行う回路である。このＶＷＥＬＬ切り替え回路２０には、電源回路１の発生させた電圧のうち電圧ＶＤＤＨおよびＶＤ３と、バイアス回路２の出力する電圧ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３およびＢＩＡＳ４と、イネーブル信号ＳＷＥＮおよび消去信号ＥＲＳが与えられる。ＶＷＥＬＬ切り替え回路２０は、電圧ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３およびＢＩＡＳ４と、信号ＥＲＳおよびＳＷＥＮとに応じて電圧ＶＤＤＨおよびＶＳＳの何れかを選択し、電圧ＶＷＥＬＬとして出力する。
【０１１４】
ＶＣＯＬ切り替え回路３０は、前述した第２列デコーダ４０００−ｙに与える電圧ＶＣＯＬの切り替えを行う回路である。このＶＣＯＬ切り替え回路３０には、電源回路１の発生させた電圧のうち電圧ＶＤＤＨ、ＶＤ５およびＶＤ３と、バイアス回路２の出力する電圧ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３およびＢＩＡＳ４と、信号ＳＷＥＮ、ＰＲＯＧおよびＥＲＳが与えられる。ＶＣＯＬ切り替え回路３０は、電圧ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３およびＢＩＡＳ４と、信号ＳＷＥＮ、ＰＲＯＧおよびＥＲＳとに応じて電圧ＶＤＤＨ、ＶＤ５、およびＶＤ３の何れかを選択し、電圧ＶＣＯＬとして第２列デコーダ４０００−ｙに与える。
【０１１５】
ＶＢＢＭ切り替え回路４０は、メインデコーダ５０００−ｐおよび選択スイッチ６０００−ｐｋの各々に与える電圧ＶＢＢＭの切り替えを行う回路である。このＶＢＢＭ切り替え回路４０には、電源回路１の発生させた電圧のうち電圧ＶＤ３およびＶＢＢと、バイアス回路２の出力する電圧ＢＩＡＳ５と、信号ＳＷＥＮおよびＥＲＳと、が与えられる。ＶＢＢＭ切り替え回路４０は、電圧ＢＩＡＳ５と、信号ＳＷＥＮおよびＥＲＳとに応じて電圧ＶＳＳおよびＶＢＢの何れかを選択し、電圧ＶＢＢＭとしてメインデコーダ５０００−ｐおよび選択手段６０００−ｐｋに与える。
【０１１６】
＜ＶＷＬ切り替え回路１０の構成＞
図１８は、ＶＷＬ切り替え回路１０の構成例を示す図である。図１８に示すようにＶＷＬ切り替え回路１０は、デコーダＤＥＣ１、レベルシフタＬＳ３、バッファＢＵＦ１、および高耐圧スイッチ部ＨＶＳＷ１を含んでいる。図１８と前掲図１５とを比較すれば明らかなように、レベルシフタＬＳ３の構成は図１５の第３レベルシフタＬＳ０３の構成と同一であるため、詳細な説明を省略するが、ＶＷＬ切り替え回路１０では、レベルシフタＬＳ３のノードＮ１に現れる電圧が信号ＰＣＴ１として高耐圧スイッチ部ＨＶＳＷ１に与えられる。
【０１１７】
デコーダＤＥＣ１は、インバータ６３、６５および６７と、論理ゲート６４、６６および６８と、を含んでいる。図１８に示すように、インバータ６３には電圧ＶＤ３と電圧ＶＳＳが電源電圧として与えられ、インバータ６５および６７には電圧ＶＤ５と電圧ＶＳＳが電源電圧として与えられる。論理ゲート６４には信号ＳＷＥＮとＰＲＯＧが与えられ、論理ゲート６４の出力信号（信号ＳＷＥＮとＰＲＯＧの論理積信号を論理反転した信号）はインバータ６３に与えられる。インバータ６３は、論理ゲート６４の出力信号を論理反転して出力する。論理ゲート６８には信号ＳＷＥＮとＶＦＹが与えられ、論理ゲート６８の出力信号（信号ＳＷＥＮとＶＦＹの論理積信号を論理反転した信号）はインバータ６７に与えられる。インバータ６７は論理ゲート６８の出力信号を論理反転して出力する。論理ゲート６６には論理ゲート６４の出力信号と論理ゲート６８の出力信号が与えられ、論理ゲート６６の出力信号はインバータ６５に与えられる。インバータ６５は、論理ゲート６６の出力信号を論理反転して出力する。
【０１１８】
バッファＢＵＦ１は、インバータ６９、７０、７１および７２を含んでいる。インバータ６９、７０、７１および７２の各々には電圧ＶＤ５と電圧ＶＳＳとが電源電圧として与えられる。インバータ６９および７０は、デコーダＤＥＣ１の出力ノードＮ９をバッファリングするためのものである。図１８に示すように、インバータ６９は、出力ノードＮ９（インバータ６５の出力ノード）に接続されており、インバータ６９の出力ノードにはインバータ７０が接続されている。そして、インバータ７０の出力電圧（出力信号）は、信号ＰＣＴ２として高耐圧スイッチ部ＨＶＳＷ１に与えられる。インバータ７１および７２は、デコーダＤＥＣ１の出力ノードＮ１０をバッファリングするためのものである。図１８に示すように、インバータ７１は、出力ノードＮ１０（インバータ６７の出力ノード）に接続されており、インバータ７１の出力ノードにはインバータ７２が接続されている。そして、インバータ７２の出力電圧（出力信号）は、信号ＰＣＴ３として高耐圧スイッチ部ＨＶＳＷ１に与えられる。
【０１１９】
高耐圧スイッチ部ＨＶＳＷ１は、Ｐチャネルトランジスタ７３と、Ｎチャネルトランジスタ７４および７５と、を含んでいる。Ｐチャネルトランジスタ７３、Ｎチャネルトランジスタ７４および７５は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。図１８に示すように、Ｐチャネルトランジスタ７３の形成されたＮＷｅｌｌには電圧ＶＤＤＨが与えられ、Ｎチャネルトランジスタ７４および７５が形成されたＰＷｅｌｌには電圧ＶＳＳ＝０Ｖが与えられる。
【０１２０】
図１８に示すように、Ｐチャネルトランジスタ７３とＮチャネルトランジスタ７５は、電圧ＶＤＤＨが与えられる電源ノードと電圧ＶＳＷＬが与えられる電源ノードとの間に直列に介挿されている。Ｐチャネルトランジスタ７３のゲートには信号ＰＣＴ１が与えられ、Ｎチャネルトランジスタ７５のゲートには信号ＰＣＴ３が与えられる。Ｎチャネルトランジスタ７４は、Ｐチャネルトランジスタ７３のドレインおよびＮチャネルトランジスタ７５のドレインとの共通接続点ＣＮ１にドレインが接続されており、電圧ＶＤ３が与えられる電源ノードにソースが接続されている。Ｎチャネルトランジスタ７４のゲートには、信号ＰＣＴ２が与えられる。図１８に示すように、本実施形態では、共通接続点ＣＮ１が電圧ＶＷＬを出力する出力ノードとなっている。
以上がＶＷＬ切り替え回路１０の構成である。
【０１２１】
＜書き込み時のＶＷＬ切り替え回路１０の動作＞
図１９は、ＶＷＬ切り替え回路１０の動作電圧表を示す図である。以下、図１９に示す動作電圧表を参照しつつ、ＶＷＬ切り替え回路１０の動作を説明する。
まず、書き込み時（Ｐｒｏｇｒａｍ）のときのＶＷＬ切り替え回路１０の動作について説明する。前述したように、書き込み時においては、図１９に示すようにＶＤＤＨ＝１０Ｖ、ＶＤ３＝３Ｖ、およびＶＤ５＝５Ｖの各電圧が電源回路１からＶＷＬ切り替え回路１０に与えられ、ＢＩＡＳ１＝１０Ｖ−Ｖｔｈｐ、ＢＩＡＳ２＝５Ｖ−Ｖｔｈｐ、ＢＩＡＳ３＝０ＶおよびＢＩＡＳ４＝３Ｖの各電圧がバイアス回路２からＶＷＬ切り替え回路１０に与えられる。そして、書き込み時においては、ＶＷＬ切り替え回路１０に与えられるイネーブル信号ＳＷＥＮおよび書き込み信号ＰＲＯＧは共にＨレベルに、読み出し信号ＲＥＡＤ、検証信号ＶＦＹおよび消去信号ＥＲＳは何れもＬレベルになっている。
【０１２２】
デコーダＤＥＣ１の論理ゲート６４の入力信号であるイネーブル信号ＳＷＥＮおよび書き込み信号ＰＲＯＧは何れもＨレベル（“１”）である。このため、論理ゲート６４の出力はＬレベル（０Ｖ）となり、インバータ６３の出力電圧（すなわち、ノードＮ８の電圧）はＨレベル（３Ｖ）となる。一方、検証信号ＶＦＹはＬレベル（“０”）であるため、論理ゲート６８の出力はＨレベル（３Ｖ）になる。このため、インバータ６７の出力（すなわち、ノードＮ１０の電圧）はＬレベル（０Ｖ）となる。また、論理ゲート６６には、論理ゲート６４からＬレベルの信号が与えられ、論理ゲート６８からＨレベルの信号が入力されるため、論理ゲート６６の出力はＨレベルになり、インバータ６５の出力電圧（すなわち、ノードＮ９の電圧）はＬレベル（０Ｖ）になる。
【０１２３】
ノードＮ８の電圧がＨレベル（３Ｖ）であるため、レベルシフタＬＳ３のノードＮ５の電圧はＬレベル（０Ｖ）になり、同ノードＮ６の電圧はＨレベル（３Ｖ）となる。このとき、レベルシフタＬＳ３の出力信号ＰＣＴ１はＬレベル（５Ｖ）になり、この信号ＰＣＴ１がゲートに与えられるＰチャネルトランジスタ７３はＯＮになる。なお、レベルシフタＬＳ３の出力信号ＰＣＴ１が５Ｖとなるのは、レベルシフタＬＳ３においては、Ｐチャネルトランジスタ５３およびＰチャネルトランジスタ５４はＢＩＡＳ２（５Ｖ−Ｖｔｈｐ）でクランプされているためである（詳細については、前述した第３レベルシフタＬＳ０３の動作を参照）。一方、ノードＮ９およびＮ１０の電圧が共にＬレベル（０Ｖ）であるため、バッファＢＵＦ１の出力信号ＰＣＴ２およびＰＣＴ３も共にＬレベル（０Ｖ）となる。このため、高耐圧スイッチ部ＨＶＳＷ１のＮチャネルトランジスタ７４および７５は共にＯＦＦする。
【０１２４】
このように、書き込み時においては、高耐圧スイッチ部ＨＶＳＷ１のＰチャネルトランジスタ７３はＯＮに、Ｎチャネルトランジスタ７４および７５は共にＯＦＦになるため、高耐圧スイッチ部ＨＶＳＷ１の出力電圧ＶＷＬはＶＤＤＨ（１０Ｖ）となる。
【０１２５】
＜検証時のＶＷＬ切り替え回路１０の動作＞
次に、検証時のＶＷＬ切り替え回路１０の動作について説明する。検証時においては、電圧ＶＤＤＨ、ＶＤ３、ＶＤ５、ＢＩＡＳ１、ＢＩＡＳ２、ＢＩＡＳ３、およびＢＩＡＳ４の各電圧値は書き込み時と同一であり、書き込み信号ＰＲＯＧがＬレベルに、検証信号ＶＦＹがＨレベルになっている点が書き込み時と異なる（図１９参照）。
【０１２６】
書き込み信号ＰＲＯＧはＬレベルであるため、論理ゲート６４の出力はＨレベル（３Ｖ）となり、インバータ６３の出力電圧（すなわち、ノードＮ８の電圧）はＬレベル（０Ｖ）となる。一方、論理ゲート６８の入力信号である検証信号ＶＦＹおよびイネーブル信号ＳＷＥＮは共にＨレベルであるため、論理ゲート６８の出力はＬレベル（３Ｖ）になる。このため、インバータ６７の出力（すなわち、ノードＮ１０の電圧）はＨレベル（５Ｖ）となる。また、論理ゲート６６には、論理ゲート６４からＨレベルの信号が与えられ、論理ゲート６８からＬレベルの信号が入力されるため、論理ゲート６６の出力はＨレベルになり、インバータ６５の出力電圧（すなわち、ノードＮ９の電圧）はＬレベル（０Ｖ）になる。
【０１２７】
ノードＮ８の電圧がＬレベル（０Ｖ）であるため、レベルシフタＬＳ３のノードＮ５の電圧はＨレベル（３Ｖ）になり、同ノードＮ６の電圧はＬレベル（０Ｖ）となる。このとき、レベルシフタＬＳ３の出力信号ＰＣＴ１はＨレベル（１０Ｖ）になり、Ｐチャネルトランジスタ７３はＯＦＦになる。一方、ノードＮ９はＬレベル（０Ｖ）であるため信号ＰＣＴ２はＬレベル（０Ｖ）となり、ノードＮ１０がＨレベル（５Ｖ）であるため信号ＰＣＴ３はＨレベル（５Ｖ）となる。このため、高耐圧スイッチ部ＨＶＳＷ１のＮチャネルトランジスタ７４はＯＦＦになり、Ｎチャネルトランジスタ７５はＯＮになる。したがって、高耐圧スイッチ部ＨＶＳＷ１の出力電圧ＶＷＬはＶＳＷＬとなる。例えば、Ｎチャネルトランジスタ７５の閾値電圧が０．２Ｖ程度であれば、電圧ＶＳＷＬを１Ｖとしておけば、高耐圧スイッチ部ＨＶＳＷ１の出力電圧ＶＷＬは０．８Ｖとなる。したがって、電圧ＶＳＷＬを１Ｖ〜３Ｖ＋Ｖｔｈｎの範囲で変動させるようにすれば、０．８Ｖから３Ｖの電圧ＶＷＬが出力される。
【０１２８】
＜消去時または読み出し時のＶＷＬ切り替え回路１０の動作＞
次に、消去時または読み出し時のＶＷＬ切り替え回路１０の動作について説明する。消去時または読み出し時においては、書き込み信号ＰＲＯＧと検証信号ＶＦＹは共にＬレベルになっている。イネーブル信号ＳＷＥＮがＨレベルで書き込み信号ＰＲＯＧと検証信号ＶＦＹは共にＬレベルになっている場合、またはイネーブル信号ＳＷＥＮがＬレベルとなっている場合は、デコーダＤＥＣ１の論理ゲート６４の出力信号と論理ゲート６８の出力信号は共にＨレベルとなる。このため、インバータ６３の出力（ノードＮ８）とインバータ６７の出力（ノードＮ１０）は共にＬレベル（０Ｖ）となる。また、論理ゲート６６の出力はＬレベルとなり、インバータ６５の出力（ノードＮ９）はＨレベル（５Ｖ）になる。
【０１２９】
ノードＮ８がＬレベルとなるため、レベルシフタＬＳ３の出力信号ＰＣＴ１はＨレベル（１０Ｖ）になり、Ｐチャネルトランジスタ７３がＯＦＦする。また、ノードＮ９はＨレベル（５Ｖ）であるため、バッファＢＵＦ１の出力信号ＰＣＴ２はＨレベル（５Ｖ）となり、高耐圧スイッチ部ＨＶＳＷ１のＮチャネルトランジスタ７４はＯＮになる。ノードＮ１０はＬレベル（０Ｖ）であるため、バッファＢＵＦ１の出力信号ＰＣＴ３はＬレベル（０Ｖ）となり、高耐圧スイッチ部ＨＶＳＷ１のＮチャネルトランジスタ７５はＯＦＦになる。このため、高耐圧スイッチ部ＨＶＳＷ１の出力電圧ＶＷＬはＶＤ３（３Ｖ）となる。
【０１３０】
このように、本実施形態のＶＷＬ切り替え回路１０によれば、ゲート耐圧の低いＭＯＳトランジスタを用いて、フラッシュメモリにおける行選択に必要な１０Ｖ／０．８Ｖ／３Ｖの高電圧の切り替えを実現することが可能になる。
【０１３１】
＜ＶＷＥＬＬ切り替え回路２０の構成＞
図２０は、ＶＷＥＬＬ切り替え回路２０の構成例を示す図である。
図２０では、図１８と同一の構成要素には同一の符号が付されている。図２０と図１８を対比すれば明らかなように、ＶＷＥＬＬ切り替え回路２０の構成は、デコーダＤＥＣ１に換えてデコーダＤＥＣ２を設けた点と、バッファＢＵＦ１に換えてバッファＢＵＦ２を設けた点と、高耐圧スイッチ部ＨＶＳＷ１に換えて高耐圧スイッチ部ＨＶＳＷ２を設けた点が、ＶＷＬ切り替え回路１０の構成と異なる。
【０１３２】
デコーダＤＥＣ２は、デコーダＤＥＣ１から論理ゲート６６および６８とインバータ、６５および６７を取り除いた構成となっている。加えて、信号ＲＲＯＧに換えて信号ＥＲＳが論理ゲート６４に与えられる点がデコーダＤＥＣ１と異なる。バッファＢＵＦ２は、バッファＢＵＦ１からインバータ６９および７０を取り除いた構成となっている。加えて、レベルシフタＬＳ３のインバータ５７の出力ノードＮ５にインバータ７１が接続されている点がバッファＢＵＦ１と異なる。図２０に示すように、ＶＷＥＬＬ切り替え回路２０では、レベルシフタＬＳ３のノードＮ１に現れる電圧が信号ＷＣＴ１として高耐圧スイッチ部ＨＶＳＷ２に与えられるとともに、レベルシフタＬＳ３のノードＮ５に現れる電圧がバッファＢＵＦ２によるバッファリングを経て信号ＷＣＴ２として高耐圧スイッチ部ＨＶＳＷ２に与えられる。
【０１３３】
高耐圧スイッチ部ＨＶＳＷ２は、Ｐチャネルトランジスタ７６とＮチャネルトランジスタ７７を含んでいる。Ｐチャネルトランジスタ７６とＮチャネルトランジスタ７７は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。図２０に示すように、Ｐチャネルトランジスタ７６の形成されたＮＷｅｌｌには電圧ＶＤＤＨが与えられ、Ｎチャネルトランジスタ７７の形成されたＰＷｅｌｌには電圧ＶＳＳが与えられる。Ｐチャネルトランジスタ７６とＮチャネルトランジスタ７７は、電圧ＶＤＤＨが与えられる電源ノードと電圧ＶＳＳが与えられる電源ノードとの間に直列に介挿されている。Ｐチャネルトランジスタ７６のゲートには信号ＷＣＴ１が与えられ、Ｎチャネルトランジスタ７７のゲートには信号ＷＣＴ２が与えられる。図２０に示すように、本実施形態では、Ｐチャネルトランジスタ７６のドレインとＮチャネルトランジスタ７７のドレインの共通接続点ＣＮ２が電圧ＶＷＥＬＬを出力する出力ノードとなっている。
以上がＶＷＥＬＬ切り替え回路２０の構成である。
【０１３４】
＜消去時のＶＷＥＬＬ切り替え回路２０の動作＞
図２１は、ＶＷＥＬＬ切り替え回路２０の動作電圧表を示す図である。以下、図２１に示す動作電圧表を参照しつつＶＷＥＬＬ切り替え回路の動作を説明する。
まず、消去時（Ｅｒａｓｅ）のときのＶＷＥＬＬ切り替え回路２０の動作について説明する。前述したように、消去時においては、図２１に示すようにＶＤＤＨ＝１０ＶおよびＶＤ３＝３Ｖの各電圧が電源回路１からＶＷＥＬＬ切り替え回路２０に与えられ、ＢＩＡＳ１＝１０Ｖ−Ｖｔｈｐ、ＢＩＡＳ２＝５Ｖ−Ｖｔｈｐ、ＢＩＡＳ３＝０ＶおよびＢＩＡＳ４＝３Ｖの各電圧がバイアス回路２からＶＷＥＬＬ切り替え回路２０に与えられる。そして、消去時においては、ＶＷＥＬＬ切り替え回路２０に与えられるイネーブル信号ＳＷＥＮおよび信号ＥＲＳは共にＨレベル（“１”）になっている。
【０１３５】
デコーダＤＥＣ２の論理ゲート６４の入力信号である信号ＳＷＥＮおよび信号ＥＲＳが共にＨレベルであるため、論理ゲート６４の出力はＬレベルになり、インバータ６３の出力（ノードＮ８）はＨレベル（３Ｖ）となる。ノードＮ８がＨレベル（３Ｖ）のとき、ＶＷＥＬＬ切り替え回路２０のレベルシフタＬＳ３は、ＶＷＬ切り替え回路１０のレベルシフタＬＳ３と同様の動作を行い、信号ＷＣＴ１はＬレベル（５Ｖ）になる。信号ＷＣＴ１がＬレベルであるため、高耐圧スイッチ部ＨＶＳＷ２のＰチャネルトランジスタ７６はＯＮになる。また、ノードＮ８がＨレベルであるため、ノードＮ５はＬレベル（０Ｖ）となり、バッファＢＵＦ２でバッファリングされた信号ＷＣＴ２はＬレベル（０Ｖ）となる。このため、高耐圧スイッチ部ＨＶＳＷ２のＮチャネルトランジスタ７７はＯＦＦになる。Ｐチャネルトランジスタ７６はＯＮ、Ｎチャネルトランジスタ７７はＯＦＦになるため、高耐圧スイッチ部ＨＶＳＷ２は電圧ＶＷＥＬＬとして電圧ＶＤＤＨ（１０Ｖ）を出力する。
【０１３６】
＜消去時以外のＶＷＥＬＬ切り替え回路２０の動作＞
次に、消去時以外（すなわち、書き込み時、検証時または読み出し時）のＶＷＥＬ切り替え回路２０の動作について説明する。この場合、イネーブル信号ＳＷＥＮはＨレベル（“１”）、信号ＥＲＳはＬレベルとなっている。このため、デコーダＤＥＣ２のインバータ６３の出力（ノードＮ８）はＬレベル（０Ｖ）となる。ノードＮ８がＬレベル（０Ｖ）のとき、ＶＷＥＬＬ切り替え回路２０のレベルシフタＬＳ３は、ＶＷＬ切り替え回路１０のレベルシフタＬＳ３と同様の動作を行い、信号ＷＣＴ１はＨレベル（１０Ｖ）になる。このため、Ｐチャネルトランジスタ７６はＯＦＦになる。また、ノードＮ８がＬレベルであるため、ノードＮ５はＨレベル（３Ｖ）となり、バッファＢＵＦ２でバッファリングされた信号ＷＣＴ２はＨレベル（３Ｖ）となり、Ｎチャネルトランジスタ７７はＯＮになる。Ｐチャネルトランジスタ７６はＯＦＦ、Ｎチャネルトランジスタ７７はＯＮになるため、高耐圧スイッチ部ＨＶＳＷ２は電圧ＶＷＥＬＬとして電圧ＶＳＳ（０Ｖ）を出力する。なお、信号ＳＷＥＮがＬレベル（“０”）の状態においては、信号ＥＲＳがＨレベルであるかＬレベルであるかによらず、電圧ＶＷＥＬＬは０Ｖになる。
【０１３７】
このように、本実施形態のＶＷＥＬＬ切り替え回路２０によれば、ゲート耐圧の低いＭＯＳトランジスタを用いて、フラッシュメモリにおけるソース線に与える電圧（Ｐｗｅｌｌに与える電圧）についての０Ｖ／１０Ｖの切り替えを実現することが可能になる。
【０１３８】
＜ＶＣＯＬ切り替え回路３０の構成＞
図２２は、ＶＣＯＬ切り替え回路３０の構成例を示す図である。
図２２では、図１８と同一の構成要素には同一の符号が付されている。図２２と図１８を対比すれば明らかなように、ＶＣＯＬ切り替え回路３０の構成は、デコーダＤＥＣ１に換えてデコーダＤＥＣ３を設けた点と、バッファＢＵＦ１に換えてバッファＢＵＦ３を設けた点と、高耐圧スイッチ部ＨＶＳＷ１に換えて高耐圧スイッチ部ＨＶＳＷ３を設けた点が、ＶＷＬ切り替え回路１０の構成と異なる。なお、デコーダＤＥＣ３の構成はデコーダＤＥＣ１の構成と同一であるが、書き込み信号ＰＲＯＧに換えて消去信号ＥＲＳが論理ゲート６４に与えられる点と、検証信号ＶＦＹに換えて書き込み信号ＰＲＯＧが論理ゲート６８に与えられる点が、ＶＷＬ切り替え回路１０のデコーダＤＥＣ１と異なる。
【０１３９】
バッファＢＵＦ３は、バッファＢＵＦ１からインバータ７２を削除した構成となっている。図２２に示すように本実施形態では、デコードＤＥＣ３のノードＮ９に現れる電圧がインバータ６９および７０によるバッファリングを経て信号ＣＣＴ２として高耐圧スイッチ部ＨＶＳＷ３に与えられ、デコードＤＥＣ３のノードＮ１０に現れる電圧がインバータ７１によるバッファリングを経て信号ＣＣＴ３として高耐圧スイッチ部ＨＶＳＷ３に与えられる。また、ＶＣＯＬ切り替え回路３０では、レベルシフタＬＳ３のノードＮ１に現れる電圧が信号ＣＣＴ１として高耐圧スイッチ部ＨＶＳＷ３に与えられる。
【０１４０】
高耐圧スイッチ部ＨＶＳＷ３は、Ｐチャネルトランジスタ７９，８１および８２と、Ｎチャネルトランジスタ８０を含んでいる。Ｐチャネルトランジスタ７９，８１および８２とＮチャネルトランジスタ８０は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。図２２に示すように、Ｐチャネルトランジスタ７９の形成されたＮＷｅｌｌには電圧ＶＤＤＨが、Ｐチャネルトランジスタ８１の形成されたＮＷＥＬＬには電圧ＶＤ５が与えられる。また、Ｐチャネルトランジスタ８２の形成されたＮＷＥＬＬは同Ｐチャネルトランジスタ８２のソースに接続されている。一方、Ｎチャネルトランジスタ８０の形成されたＰＷｅｌｌには電圧ＶＳＳが与えられる。
【０１４１】
Ｐチャネルトランジスタ７９とＮチャネルトランジスタ８０は、電圧ＶＤＤＨが与えられる電源ノードと電圧ＶＤ３が与えられる電源ノードとの間に直列に介挿されている。Ｐチャネルトランジスタ７９のゲートには信号ＣＣＴ１が与えられ、Ｎチャネルトランジスタ８０のゲートには信号ＣＣＴ２が与えられる。Ｐチャネルトランジスタ８１とＰチャネルトランジスタ８２は、電圧ＶＤ５が与えられる電源ノードとＰチャネルトランジスタ７９のドレインとＮチャネルトランジスタ８０のドレインの共通接続点ＣＮ３との間に直列に介挿されている。Ｐチャネルトランジスタ８１のゲートには信号ＣＣＴ３が与えられ、Ｐチャネルトランジスタ８２のゲートは、レベルシフタＬＳ１のノードＮ４に接続されている。図２２に示すように、本実施形態では、共通接続点ＣＮ３が電圧ＶＣＯＬを出力する出力ノードとなっている。
以上がＶＣＯＬ切り替え回路３０の構成である。
【０１４２】
＜消去時のＶＣＯＬ切り替え回路３０の動作＞
図２３は、ＶＣＯＬ切り替え回路３０の動作電圧表を示す図である。以下、図２３に示す動作電圧表を参照しつつＶＣＯＬ切り替え回路３０の動作を説明する。
まず、消去時のＶＣＯＬ切り替え回路３０の動作について説明する。前述したように、消去時においては、図２３に示すようにＶＤＤＨ＝１０Ｖ、ＶＤ５＝５ＶおよびＶＤ３＝３Ｖの各電圧が電源回路１からＶＣＯＬ切り替え回路３０に与えられ、ＢＩＡＳ１＝１０Ｖ−Ｖｔｈｐ、ＢＩＡＳ２＝５Ｖ−Ｖｔｈｐ、ＢＩＡＳ３＝０ＶおよびＢＩＡＳ４＝３Ｖの各電圧がバイアス回路２からＶＣＯＬ切り替え回路３０に与えられる。そして、消去時においては、ＶＣＯＬ切り替え回路３０に与えられるイネーブル信号ＳＷＥＮおよび消去信号ＥＲＳは共にＨレベル（“１”）になっており、書き込み信号ＰＲＯＧはＬレベル（“０”）になっている。
【０１４３】
イネーブル信号ＳＷＥＮがＨレベル、消去信号ＥＲＳもＨレベルであるため、デコーダＤＥＣ３の論理ゲート６４の出力はＬレベルとなり、インバータ６３の出力（ノードＮ８）はＨレベル（３Ｖ）となる。また、イネーブル信号ＳＷＥＮがＨレベル、書き込み信号ＰＲＯＧがＬレベルであるため、デコーダＤＥＣ３の論理ゲート６８の出力はＨレベルとなり、インバータ６７の出力（ノードＮ１０）はＬレベル（０Ｖ）となる。このとき、デコーダＤＥＣ３の論理ゲート６６の出力はＨレベルとなり、インバータ６５の出力（ノードＮ９）はＬレベル（０Ｖ）となる。
【０１４４】
ノードＮ８がＨレベルであるため、レベルシフタＬＳ３のノードＮ５はＬレベル（０Ｖ）に、同ノードＮ６はＨレベル（３Ｖ）となり、レベルシフタＬＳ３の出力信号ＣＣＴ１はＬレベル（５Ｖ）になる。前述したように、レベルシフタＬＳ３においてはＰチャネルトランジスタ５３および５４がＢＩＡＳ２（５Ｖ−Ｖｔｈｐ）でクランプされているためである。レベルシフタＬＳ３の出力信号ＣＣＴ１がＬレベル（５Ｖ）となるため、高耐圧スイッチ部ＨＶＳＷ３のＰチャネルトランジスタ７９はＯＮになる。また、レベルシフタＬＳ３のノードＮ４はＨレベル（１０Ｖ）となり、高耐圧スイッチ部ＨＶＳＷ３のＰチャネルトランジスタ８２はＯＦＦになる。
【０１４５】
ノードＮ９およびノードＮ１０は共にＬレベル（０Ｖ）であるため、バッファＢＵＦ３の出力信号ＣＣＴ２はＬレベル（０Ｖ）に、同出力信号ＣＣＴ３はＨレベル（５Ｖ）となる。このため、高耐圧スイッチ部ＨＶＳＷ３のＮチャネルトランジスタ８０およびＰチャネルトランジスタ８１は共にＯＦＦとなり、高耐圧スイッチ部ＨＶＳＷ３の出力電圧ＶＣＯＬは、ＶＤＤＨ（１０Ｖ）となる。高耐圧スイッチ部ＨＶＳＷ３のバックゲート電位はＶＣＯＬ側に接続されているが、この接続により、Ｐチャネルトランジスタ８２がＯＦＦするときのリーク電流を抑えることが可能である。
【０１４６】
＜書き込み時のＶＣＯＬ切り替え回路３０の動作＞
次に、書き込み時のＶＣＯＬ切り替え回路３０の動作について説明する。図２３に示すように、書き込み時においては、イネーブル信号ＳＷＥＮはＨレベル（“１”）に、書き込み信号ＰＲＯＧもＨレベル（“１”）に、消去信号ＥＲＳはＬレベル（“０”）になっている。このとき、ノードＮ８はＬレベル（０Ｖ）、ノードＮ９もＬレベル（０Ｖ）、ノードＮ１０はＨレベル（５Ｖ）となる。
【０１４７】
ノードＮ８がＬレベルであるため、ノードＮ５はＨレベル（３Ｖ）に、ノードＮ６はＬレベル（０Ｖ）に、レベルシフタＬＳ３の出力信号ＣＣＴ１はＨレベル（１０Ｖ）に、ノードＮ４はＬレベル（５Ｖ）になる。したがって、Ｐチャネルトランジスタ７９はＯＦＦになり、Ｐチャネルトランジスタ８２はＯＮになる。一方、ノードＮ９がＬレベルであるため、バッファＢＵＦ３の出力信号ＣＣＴ２はＬレベル（０Ｖ）になる。また、ノードＮ１０がＨレベルであるため、バッファＢＵＦ３の出力信号ＣＣＴ３はＬレベル（０Ｖ）になる。したがって、高耐圧スイッチ部ＨＶＳＷ３のＮチャネルトランジスタ８０はＯＦＦになり、Ｐチャネルトランジスタ８１はＯＮになる。このため、高耐圧スイッチ部ＨＶＳＷ３の出力電圧ＶＣＯＬはＶＤ５（５Ｖ）となる。
【０１４８】
＜検証時または読み出し時のＶＣＯＬ切り替え回路３０の動作＞
次に、検証時または読み出し時のＶＣＯＬ切り替え回路３０の動作について説明する。検証時または読み出し時においては、書き込み信号ＰＲＯＧと消去信号ＥＲＳは共にＬレベルとなっている。図２２に示すように、イネーブル信号ＳＷＥＮがＨレベルで書き込み信号ＰＲＯＧと消去信号ＥＲＳが共にＬレベルの場合、またはイネーブル信号ＳＷＥＮがＬレベルの場合、ノードＮ８はＬレベル（０Ｖ）、ノードＮ９はＨレベル（５Ｖ）、ノードＮ１０はＬレベル（０Ｖ）となる。前述したように、ノードＮ８がＬレベルのときは、レベルシフタＬＳ３の出力信号ＣＣＴ１はＨレベル（１０Ｖ）、ノードＮ４はＬレベル（５Ｖ）となり、Ｐチャネルトランジスタ７９はＯＦＦになり、Ｐチャネルトランジスタ８２はＯＮになる。また、ノードＮ９がＨレベルであるため、バッファＢＵＦ３の出力信号ＣＣＴ２はＨレベル（５Ｖ）になり、ノードＮ１０がＬレベル（０Ｖ）であるため、バッファＢＵＦ３の出力信号ＣＣＴ３はＨレベル（５Ｖ）になる。このため、高耐圧スイッチ部ＨＶＳＷ３のＮチャネルトランジスタ８０はＯＮになり、Ｐチャネルトランジスタ８１はＯＦＦになる。したがって、高耐圧スイッチ部ＨＶＳＷ３の出力電圧ＶＣＯＬは、ＶＤ３（３Ｖ）となる。
【０１４９】
このように、本実施形態のＶＣＯＬ切り替え回路３０によれば、ゲート耐圧の低いＭＯＳトランジスタを用いて、フラッシュメモリにおける列選択回路に与える電圧ＶＣＯＬについて３Ｖ／１０Ｖ／５Ｖの切り替えを実現できる。
【０１５０】
＜ＶＢＢＭ切り替え回路４０の構成＞
図２４は、ＶＢＢＭ切り替え回路４０の構成例を示す図である。
図２４に示すように、ＶＢＢＭ切り替え回路４０は、論理ゲート３８と、レベルシフタＬＳ２と、バッファＢＵＦ４と、高耐圧スイッチ部ＨＶＳＷ４と、スイッチ部ＳＷ１とを有している。
【０１５１】
スイッチＳＷ１は、論理ゲート３９と、インバータ４０および４１と、Ｐチャネルトランジスタ４２および４４と、Ｎチャネルトランジスタ４３および４５と、を含んでいる。図２４に示すように、Ｐチャネルトランジスタ４２および４４が形成されたＮＷＥＬＬには電圧ＶＤ３が与えられ、Ｎチャネルトランジスタ４３および４５が形成されたＰＷＥＬＬには電圧ＶＳＳが与えられる。また、論理ゲート３９とインバータ４０および４１には、電圧ＶＤ３と電圧ＶＳＳとが電源電圧として与えられる。
【０１５２】
論理ゲート３９には信号ＳＷＥＮと信号ＥＲＳとが与えられる。論理ゲート３９の出力ノードＮ１３はインバータ４０に接続されており、インバータ４０の出力ノードＮ１４はインバータ４１に接続されている。また、インバータ４０の出力ノードＮ１４は、Ｐチャネルトランジスタ４２のゲートとＮチャネルトランジスタ４５のゲートにも接続されている。Ｐチャネルトランジスタ４２とＮチャネルトランジスタ４５は、電圧ＶＤ３が与えられる電源ノードと電圧ＶＳＳが与えられる電源ノードとの間に直列に介挿されている。Ｎチャネルトランジスタ４３はＰチャネルトランジスタ４２に並列に接続されており、Ｐチャネルトランジスタ４４はＮチャネルトランジスタ４５に並列に接続されている。Ｎチャネルトランジスタ４３のゲートとＰチャネルトランジスタ４４のゲートはインバータ４１の出力ノードに接続されている。図２４に示すように、本実施形態では、Ｐチャネルトランジスタ４２のドレインとＮチャネルトランジスタ４５のドレインの共通接続点に現れる電圧が電圧ＶＤＮとしてバッファＢＵＦ４に与えられる。
【０１５３】
論理ゲート３８の出力ノードはレベルシフタＬＳ２の入力ノードＮ１１（より正確には、レベルシフタＬＳ２内のインバータ３７の入力ノードＮ１１）に接続されている。論理ゲート３８には、電圧ＶＤ３と電圧ＶＳＳとが電源電圧として与えられる。論理ゲート３８は信号ＳＷＥＮと信号ＥＲＳとを受け取り、両者の論理積に論理反転を施して得られる信号を出力する。
【０１５４】
レベルシフタＬＳ２は、前述したインバータ３７の他に、Ｐチャネルトランジスタ３５および３６と、Ｎチャネルトランジスタ３１、３２、３３、および３４とを含んでいる。レベルシフタＬＳ２において、インバータ３７の入力ノードＮ１１と電圧ＶＢＢが与えられる電源ノードとの間には、Ｐチャネルトランジスタ３５、Ｎチャネルトランジスタ３３およびＮチャネルトランジスタ３１が直列に介挿されている。また、インバータ３７の出力ノードＮ１２と電圧ＶＢＢが与えられる電源ノードとの間には、Ｐチャネルトランジスタ３６、Ｎチャネルトランジスタ３４およびＮチャネルトランジスタ３２が直列に介挿されている。Ｐチャネルトランジスタ３５および３６の各々のゲートには、バイアス電圧として０Ｖが常に与えられ、Ｎチャネルトランジスタ３３および３４の各々のゲートには電圧ＢＩＡＳ５（＝ＶＤＮ＋Ｖｔｈｎ）が与えられる。
【０１５５】
Ｎチャネルトランジスタ３３のソースは、Ｎチャネルトランジスタ３１のドレインとＮチャネルトランジスタ３２のゲートの共通接続ノードＮ７に接続されており、Ｎチャネルトランジスタ３４のソースは、Ｎチャネルトランジスタ３２のドレインとＮチャネルトランジスタ３１のゲートの共通接続ノードＮ８に接続されている。図２４に示すように、この共通接続ノードＮ８は、レベルシフタＬＳ２の出力ノードとなっている。
【０１５６】
図２４に示すレベルシフタＬＳ２は、論理ゲート３８の出力信号をレベルシフトし、電圧ＶＢＢ（−５Ｖ）をＬレベル、電圧ＶＤＮをＨレベルとする論理信号に変換してバッファＢＵＦ４に供給する役割を果たす。バイアス電圧ＢＩＡＳ５は、Ｎチャネルトランジスタ３３および３４の閾値電圧Ｖｔｈｎだけ電圧ＶＤＮから高い電圧に設定される。このため、Ｎチャネルトランジスタ３３は、ソースの接続されたノードＮ７の電圧が電圧ＶＤＮよりも高くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｎよりも小さくなってＯＦＦとなる。また、Ｎチャネルトランジスタ３４は、ノードＮ８の電圧がＶＤＮよりも高くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｎよりも小さくなってＯＦＦとなる。つまり、データの書き込み或いは消去を行う場合、Ｎチャネルトランジスタ３３および３４は、ノードＮ７およびＮ８の電圧がＶＤＮを超えないように、これらノードを高電位側から分離する分離手段の役割を果たすのである。
【０１５７】
バッファＢＵＦ４は、インバータ１７とインバータ１８を含んでいる。図２４に示すように、インバータ１７とインバータ１８には、電圧ＶＤＮと電圧ＶＢＢとが電源電圧として与えられる。インバータ１７はレベルシフタＬＳ２の出力ノードＮ８に接続されており、インバータ１７の出力ノードＮＣＴ１はインバータ１８に接続されている。この出力ノードＮＣＴ１には、高耐圧スイッチ部ＨＶＳＷ４に含まれるＮチャネルトランジスタ４７のゲートが接続され、インバータ１８の出力ノードＮＣＴ２には、高耐圧スイッチ部ＨＶＳＷ４に含まれるＰチャネルトランジスタ４６のゲートとＮチャネルトランジスタ４８のゲートが接続される。
【０１５８】
高耐圧スイッチ部ＨＶＳＷ４は、Ｐチャネルトランジスタ４６とＮチャネルトランジスタ４８とを、電圧ＶＳＳが与えられる電源ノードと電圧ＶＢＢが与えられる電源ノードとの間に直列に介挿し、さらにＮチャネルトランジスタ４７をＰチャネルトランジスタ４６に並列に接続して構成されている。図２４に示すように、Ｐチャネルトランジスタ４６の形成されたＮＷＥＬＬには電圧ＶＤＮが与えられ、Ｎチャネルトランジスタ４７および４８の形成されたＰＷＥＬＬには電圧ＶＢＢが与えられる。この高耐圧スイッチ部ＨＶＳＷ４においては、Ｐチャネルトランジスタ４６のドレインとＮチャネルトランジスタ４８のドレインの共通接続点ＣＮ４が出力ノードとなっており、当該共通接続点ＣＮ４に現れる電圧が電圧ＶＢＢＭとして出力される。
以上がＶＢＢＭ切り替え回路４０の構成である。
【０１５９】
＜消去時のＶＢＢＭ切り替え回路４０の動作＞
図２５は、ＶＢＢＭ切り替え回路４０の動作電圧表を示す図である。以下では、まず、ＶＢＢ＝−５Ｖ場合を例にとって、消去時のＶＢＢＭ切り替え回路４０の動作について説明する。消去時においては、図２５に示すように、ＶＤ３＝３ＶおよびＶＢＢ＝−５Ｖの各電圧が電源回路１からＶＢＢＭ切り替え回路４０に与えられ、ＢＩＡＳ５＝Ｖｔｈｎがバイアス回路２からＶＢＢＭ切り替え回路４０に与えられる。そして、消去時においては、ＶＢＢＭ切り替え回路４０に与えられるイネーブル信号ＳＷＥＮおよび消去信号ＥＲＳは共にＨレベル（“１”）になっている。
【０１６０】
イネーブル信号ＳＷＥＮと消去信号ＥＲＳがともにＨレベルであるため、スイッチ部ＳＷ１の論理ゲート３９の出力（ノードＮ１３）はＬレベル（０Ｖ）となり、インバータ４０の出力（ノードＮ１４）はＨレベル（３Ｖ）に、インバータ４１の出力（ノードＮ１５）はＬレベル（０Ｖ）になる。このため、スイッチ部ＳＷ１のＰチャネルトランジスタ４２およびＮチャネルトランジスタ４３はＯＦＦになり、Ｐチャネルトランジスタ４４およびＮチャネルトランジスタ４５はＯＮになる。したがって、スイッチ部ＳＷ１の出力電圧ＶＤＮはＶＳＳ（０Ｖ）となる。
【０１６１】
イネーブル信号ＳＷＥＮと消去信号ＥＲＳがともにＨレベルである場合、論理ゲート３８の出力（ノードＮ１１）もＬレベル（０Ｖ）になり、インバータ３７の出力（ノードＮ１２）はＨレベル（３Ｖ）になる。このとき、レベルシフタＬＳ２のノードＮ８はＨレベル（０Ｖ）となり、レベルシフタＬＳ２のノードＮ７はＬレベル（−５Ｖ）となる。ノードＮ８がＨレベル（０Ｖ）となるのは、レベルシフタＬＳ２ではＮチャネルトランジスタ３４がＶｔｈｎの電圧でクランプされているためである（詳細については、前述した第１レベルシフタＬＳ０１の動作を参照）。電圧ＶＤＮ＝０Ｖ、電圧ＶＢＢ＝−５Ｖであるので、バッファＢＵＦ４のインバータ１７の出力信号ＮＣＴ１はＬレベル（−５Ｖ）、インバータ１８の出力信号ＮＣＴ２はＨレベル（０Ｖ）となる。
【０１６２】
信号ＮＣＴ２がＨレベルであるため、高耐圧スイッチ部ＨＶＳＷ４のＰチャネルトランジスタ４６はＯＦＦになり、同Ｎチャネルトランジスタ４８はＯＮになる。また、信号ＮＣＴ１がＬレベルであるため、高耐圧スイッチ部ＨＶＳＷ４のＮチャネルトランジスタ４７はＯＦＦになる。このため、高耐圧スイッチ部ＨＶＳＷ４の出力電圧ＶＢＢＭはＶＢＢ（−５Ｖ）となる。ＶＢＢが−２Ｖのときも同様に動作して、ＶＢＢＭの出力電圧はＶＢＢ（−２Ｖ）となる。
【０１６３】
＜消去時以外のＶＢＢＭ切り替え回路４０の動作＞
次に、消去時以外のＶＢＢＭ切り替え回路４０の動作について説明する。図２５に示すように、消去時以外（すなわち、書き込み時、検証時、または読み出し時）の場合、図２５に示すように、ＶＤ３＝３ＶおよびＶＢＢ＝０Ｖの各電圧が電源回路１からＶＢＢＭ切り替え回路４０に与えられ、ＢＩＡＳ５＝３Ｖ＋Ｖｔｈｎがバイアス回路２からＶＢＢＭ切り替え回路４０に与えられる。また、書き込み時または検証時にはイネーブル信号ＳＷＥＮ＝Ｈレベルかつ消去信号ＥＲＳ＝Ｌレベルとなっており、読み出し時にはイネーブル信号ＳＷＥＮ＝Ｌレベルとなっている。
【０１６４】
イネーブル信号ＳＷＥＮ＝Ｈレベルかつ消去信号ＥＲＳ＝Ｌレベルの場合、またはイネーブル信号ＳＷＥＮ＝Ｌレベルの場合、スイッチ部ＳＷ１の論理ゲート３９の出力（ノードＮ１３）はＨレベル（３Ｖ）に、インバータ４０の出力（ノードＮ１４）はＬレベル（０Ｖ）に、インバータ４１の出力（ノードＮ１５）はＨレベル（３Ｖ）になる。このため、スイッチ部ＳＷ１のＰチャネルトランジスタ４２およびＮチャネルトランジスタ４３はＯＮになり、Ｐチャネルトランジスタ４４およびＮチャネルトランジスタ４５はＯＦＦ状態になる。したがって、スイッチ部ＳＷ１の出力電圧ＶＤＮはＶＤ３（３Ｖ）となる。
【０１６５】
イネーブル信号ＳＷＥＮ＝Ｈレベルかつ消去信号ＥＲＳ＝Ｌレベルの場合、またはイネーブル信号ＳＷＥＮ＝Ｌレベルの場合、論理ゲート３８の出力（ノードＮ１１）もＨレベル（３Ｖ）となり、インバータ３７の出力（ノードＮ１２）はＬレベル（０Ｖ）となる。レベルシフタＬＳ２のＮチャネルトランジスタ３３および３４のゲートがＢＩＡＳ５（３Ｖ＋Ｖｔｈｎ）でクランプされているので、ノードＮ７はＨレベル（３Ｖ）となり、ノードＮ８はＬレベル（０Ｖ）となる。このとき、電圧ＶＤＮ＝電圧ＶＤ３（３Ｖ）、電圧ＶＢＢ＝０Ｖであるので、バッファＢＵＦ４のインバータ１７の出力信号ＮＣＴ１はＨレベル（３Ｖ）となり、インバータ１８の出力信号ＮＣＴ２はＬレベル（０Ｖ）となる。このため、高耐圧スイッチ部ＨＶＳＷ４のＰチャネルトランジスタ４６およびＮチャネルトランジスタ４７はＯＮになり、Ｎチャネルトランジスタ４８はＯＦＦになる。したがって、高耐圧スイッチ部ＨＶＳＷ４のＶＢＢＭの出力電圧はＶＳＳ（０Ｖ）となる。
【０１６６】
このように、本実施形態のＶＢＢＭ切り替え回路４０によれば、ゲート耐圧の低いＭＯＳトランジスタを用いて、フラッシュメモリにおける行選択回路に与える電圧ＶＢＢＭについて接地電圧（０Ｖ）と負の電圧の切り替えを実現できる。
【０１６７】
＜その他の実施形態＞
以上本発明の実施形態について説明したが、これら実施形態を以下のように変形しても良い。
（１）ＶＣＯＬ切り替え回路３０の高耐圧スイッチ部ＨＶＳＷ３におけるＰチャネルトランジスタ７９、８１および８２と、Ｎチャネルトランジスタ８０のＯＮ／ＯＦＦタイミングを各々独立に調整できるようにしても良い。具体的には、図２６に示すように、デコーダＤＥＣ３のノードＮ８に対して並列に遅延回路ＤＥＬＡＹ１およびＤＥＬＡＹ４を接続する。そして、遅延回路ＤＥＬＡＹ１およびＤＥＬＡＹ４の各々にレベルシフタＬＳ３を接続し、遅延回路ＤＥＬＡＹ１を介してノードＮ８に接続されたレベルシフタＬＳ３のノードＮ１の電圧を信号ＣＣＴ１として高耐圧スイッチ部ＨＶＳＷ３に与える一方、遅延回路ＤＥＬＡＹ４を介してノードＮ８に接続されたレベルシフタＬＳ３のノードＮ４の電圧を高耐圧スイッチ部ＨＶＳＷ３に与えるようにする。また、遅延回路ＤＥＬＡＹ２を介してノードＮ９にバッファＢＵＦ３を接続し、遅延回路ＤＥＬＡＹ３を介してノードＮ１０にバッファＢＵＦ３を接続するのである。これにより、Ｐチャネルトランジスタ７９、８１および８２と、Ｎチャネルトランジスタ８０のＯＮ／ＯＦＦタイミングを各々独立に調整できるようになる。
【０１６８】
例えば、ＶＤＤＨ（１０Ｖ）をＶＣＯＬに接続する場合、ノードＮ８がＨレベルとなるときに、遅延回路ＤＥＬＡＹ１によって、ノードＮ８＿Ｄ１がＨレベルとなるタイミングを数１０ナノ秒〜数１００ナノ秒（Ｎチャネルトランジスタ８０、Ｐチャネルトランジスタ８１および８２がＯＦＦするまでの時間）遅らせる。これにより、Ｐチャネルトランジスタ７９がＯＮするタイミングを遅くし、ＶＤＤＨがＶＣＯＬに接続されるタイミングを遅らせることができる。また、ＶＤ３（３Ｖ）をＶＣＯＬに接続する場合、ノードＮ９がＨレベルとなるときに、遅延回路ＤＥＬＡＹ２によって、ノードＮ９＿Ｄ２がＨレベルとなるタイミングを数１０ナノ秒〜数１００ナノ秒（Ｐチャネルトランジスタ７９、８１および８２がＯＦＦするまでの時間）遅らせる。これにより、Ｎチャネルトランジスタ８０がＯＮするタイミングを遅くし、ＶＤ３がＶＣＯＬに接続されるタイミングを遅らせることができる。図２６に示す例では、デコーダＤＥＣ３とレベルシフタＬＳ３の間、およびデコーダＤＥＣ３とバッファＢＵＦ３の間に遅延回路を介挿したが、図２７に示すように、レベルシフタＬＳ３と高耐圧スイッチ部ＨＶＳＷ３の間、およびバッファＢＵＦ３と高耐圧スイッチ部ＨＶＳＷ３の間に遅延回路を介挿してＰチャネルトランジスタ７９、８１および８２と、Ｎチャネルトランジスタ８０のＯＮ／ＯＦＦタイミングを各々独立に調整するようにしても良い。図２６（或いは図２７）に示す態様により、Ｐチャネルトランジスタ７９、８１および８２と、Ｎチャネルトランジスタ８０のＯＮ／ＯＦＦタイミングの調整を行えるようにしたＶＣＯＬ切り替え回路の各部の電圧の波形は図２８または図２９のようになる。図２８は、電圧ＶＣＯＬを３Ｖ→１０Ｖ→３Ｖと切り替える場合におけるＶＣＯＬ切り替え回路の各部の電圧の波形を示す図であり、図２９は、電圧ＶＣＯＬを３Ｖ→５Ｖ→３Ｖと切り替える場合におけるＶＣＯＬ切り替え回路の各部の電圧の波形を示す図である。
【０１６９】
（２）上記実施形態では、Ｐチャネルトランジスタ５３、５４、７３、７６、７９、８１および８２として高耐圧化のために片側高耐圧構造のトランジスタを用いたが、これに代えて、両側高耐圧構造のトランジスタを用いてもよい。同様に、Ｎチャネルトランジスタ５５、５６、７４、７５、７７、および８０についても両側高耐圧構造のトランジスタを用いてもよい。
【符号の説明】
【０１７０】
１…電源回路、２…バイアス回路、１０…ＶＷＬ切り替え回路、２０…ＶＷＥＬＬ切り替え回路、３０…ＶＣＯＬ切り替え回路、４０…ＶＢＢＭ切り替え回路、ＤＥＣ１，ＤＥＣ２，ＤＥＣ３、ＤＥＣ０１…デコーダ、ＬＳ３，ＬＳ２、ＬＳ０１…レベルシフタ、ＢＵＦ１，ＢＵＦ２，ＢＵＦ３、ＢＵＦ４、ＢＵＦ０１…バッファ、ＨＶＳＷ１，ＨＶＳＷ２，ＨＶＳＷ３，ＨＶＳＷ４…高耐圧スイッチ部、ＳＷ１…スイッチ部、３５，３６，４２，４４，５１，５２，５３，５４，５９，６０，７３，７６、７９，８１，８２…Ｐチャネルトランジスタ、３１，３２，３３，３４，４３，４５，５５，５６，６１，６２，７４，７５，７７，８０…Ｎチャネルトランジスタ、１７，１８，３７，４０，４１，５７，５８，６３，６５，６７，６９，７０，７１，７２…インバータ、３８，３９，６４，６６，６８…論理ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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