(57)【特許請求の範囲】
【請求項１】
「ＬＶＤＳ」タイプのリンク用の「ＲＧＢ」タイプのビデオデジタル画像の信号を送信および受信するためのシステムであって、システムが、少なくとも１つの送信モジュール（１）、送信リンク（２）、および受信モジュール（３）を含み、
前記「ＲＧＢ」ビデオ信号が、送信画像の画素の色符号化に対応する３つの色信号（Ｒ、Ｇ、Ｂ）、３つの同期信号（ＳＹＮＣ）、および１つのクロック信号（ＣＬＫ）を含み、
前記送信リンクを介して送信される前記「ＬＶＤＳ」ビデオ信号が、少なくとも４つの原信号（Ｒｉｎ０、Ｒｉｎ１、Ｒｉｎ２、ＣＬＫ）を含み、各原信号が、それ専用の送信ケーブル上で送信され、前記第１の「ＬＶＤＳ」原信号が、前記クロック信号専用であり、前記第２の「ＬＶＤＳ」原信号が、前記同期情報を含み、少なくとも前記第３および前記第４の「ＬＶＤＳ」原信号が、前記色符号化情報だけを含み、
前記「ＬＶＤＳ」送信モジュールが、前記「ＲＧＢ」ビデオ信号を「ＬＶＤＳ」ビデオ信号に符号化する機能を有し、前記受信モジュールが、前記「ＬＶＤＳ」信号を「ＲＧＢ」信号に復号化する機能を有し、
前記送信モジュールが、グラフィック認識パターンを前記「ＲＧＢ」ビデオ信号にはめ込むことを可能にする手段を含むことと、
前記受信モジュールが、オーバーサンプリングにおいて、すなわち、前記クロック信号の周波数の整倍数であるサンプリング周波数において動作することと、
前記受信モジュールが、前記第２の「ＬＶＤＳ」原信号における同期情報、および前記グラフィック認識パターンを識別できるテスト手段（３０１、３０２、３１１、３１２、３２１、３２２）を含むことと、を特徴とするシステム。
【請求項２】
前記色信号が６ビットで符号化される場合に、前記送信リンクが４つの送信ケーブルを含むことと、前記色信号が８ビットで符号化される場合に、前記送信リンクが５つの送信ケーブルを含むことと、を特徴とする、請求項１に記載のビデオデジタル画像の信号を送信および受信するためのシステム。
【請求項３】
前記グラフィック認識パターンが、「ポストイット」タイプであり、すなわち、画像の一部に対応し、前記ビデオ画像の同じ位置に常に位置し、かつそれが取って代わるビデオ画像の最初の部分の上に常に重ね合わされることを特徴とする、請求項１に記載のビデオデジタル画像の信号を送信および受信するためのシステム。
【請求項４】
前記グラフィック認識パターンが、一ラインに制限された高さを有することを特徴とする、請求項３に記載のビデオデジタル画像の信号を送信および受信するためのシステム。
【請求項５】
前記グラフィック認識パターンが、非周期的であることを特徴とする、請求項３に記載のビデオデジタル画像の信号を送信および受信するためのシステム。
【請求項６】
前記サンプリング周波数が、前記クロック信号の周波数の５倍に等しいことを特徴とする、請求項１に記載のビデオデジタル画像の信号を送信および受信するためのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、「Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ（低電圧差動信号）」を意味する頭字語である「ＬＶＤＳ」タイプのデジタルリンクの分野である。本発明は、特に、送信信号の送信および受信ならびにそれらの符号化のためのシステムに関する。本発明は、ビデオ情報を送信するために「ＬＶＤＳ」インタフェースを用いる任意の分野に適用可能である。しかしながら、本発明は、主として、航空用途用に設計されている。
【背景技術】
【０００２】
これらのリンクは、通常、画像の送信用に用いられ、異なる名称を有する。最も普及しているものは、「ＦＰＤリンク」、「カメラリンク」、「チャネルリンク」、「フラットリンク」等である。例として、図１は、「ＬＶＤＳ」タイプの完全な送信システムを表す。それには、送信インタフェース１、送信ライン自体２、および受信インタフェース３が含まれる。典型的には、送信インタフェース１および受信インタフェース３には、増幅手段１０および３０、ならびに符号化モジュール１１および３１が含まれる。図１の場合には、システムは、３×６ビットで符号化された「ＲＧＢ」タイプのビデオ信号を送信するように設計されている。リンク２には、並列に配置された４ペアのツイストワイヤが含まれる。送信インタフェース１は、ビデオ信号（Ｒ、Ｇ、Ｂ）および同期情報ＳＹＮＣを符号化し、それらを最初の３ペアのリンクワイア上で送信する。送信インタフェース１はまた、第４のペア上でクロック信号ＣＬＫを送信する。リンク２のもう一方の端部において、受信インタフェース３は、逆の仕事をして、受信された信号に基づいてビデオ信号を復号化する。ビデオ情報が３×８ビットで符号化された場合には、リンク２は、第５のペアのツイストワイヤを必要とする。
【０００３】
本来、「ＬＶＤＳ」リンクは、グラフィック構成要素からフラットスクリーンへと、携帯マイクロコンピュータ内のリンク用に最初は開発され、それらは、この種の短距離用途に非常に適している。この種のリンクは非常に発達し、今日では、それらはほとんどコストがかからず、多数の液晶パネルが「ＬＶＤＳ」インタフェースを備えている。また、多くのユーザが、この技術を用いて、機器内だけでなく機器間のリンクを作製しようという気にさせられている。航空分野において、航空電子工学機器のあるアイテム、例えば機内マニュアルおよび文書に取って代わるように設計された「電子フライトバッグ」または「ＥＦＢ」と呼ばれる機能を実行するアイテム用に、この技術を用いることが可能である。「ＥＦＢ」機器のこれらのアイテムのインタフェースを規定するＡＲＩＮＣ８２８規格は、とりわけ「ＬＶＤＳ」リンクの使用を認可している。この使用は価値がある。なぜなら、携帯コンピュータ用のハードカードに基づいた機器アイテムが、最初から「ＬＶＤＳ」ビデオ出力部を有するからである。
【０００４】
この種の「ＬＶＤＳ」リンクにおいて、高周波クロックが、画素クロックに基づいた従来の受信手段によって再構成され、かつ図２に示すように、ビデオデータを含むＲｉｎ０、Ｒｉｎ１およびＲｉｎ２と呼ばれるチャネルをサンプリングするために直接用いられるが、図２では、位相ロックループ３２または「ＰＬＬ」が、「フリップフロップ」３３を制御する。したがって、このサンプリング原理は、「ペア間スキュー」とも呼ばれる、ライン間のスキューに非常に敏感である。リンクが数メートルを超える長さである場合には、マルチペアケーブルの特徴に依存して、長さと共に増加する様々なチャネル間のスキューゆえに、送信誤差が生じる可能性がある。したがって、チャネル間のスキューが、「画素」期間の７分の１に等しい、「ＬＶＤＳ」シリアル送信の「ビット」期間より明確に小さいままであることが必要である。
【０００５】
例として、６０Ｈｚのリフレッシュレートで、「Ｓｔａｎｄａｒｄ  Ｐａｎｅｌ  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ（標準パネルワーキンググループ）」を意味する「ＳＰＷＧ」規格に合わせて１０２４×７６８画素を含む画像を送信する「ＸＧＡ」タイプのビデオ形式は、５６ＭＨｚの「画素」周波数を有する。そのシリアル送信周波数は、７倍高く、したがって３９２ＭＨｚに等しい。したがって、「ビット」期間、または「単位間隔」を表す「ＵＩ」は、約２．５ｎｓの期間を有する。その結果、例えば「ＳＥＲＤＥＳ」と呼ばれるシリアライザ／デシリアライザ構成要素、プリント回路のトラックの長さ、コネクタ、およびケーブルによるスキューの全ての原因の合計は、１．２５ｎｓを超える合計誤差を引き起こしてはならない。しかしながら、最良のマルチペアケーブル、すなわち、この使用のために規定されたケーブルは、５０ｐｓ／ｍ以下の規定ペア間スキューを有するが、５０ｐｓ／ｍは、数十メートルの非常に長いケーブルに対しては既に限界である。例えば、航空電子工学の環境のような厳しい環境における使用に関しては、かかるケーブルは存在せず、ケーブルのペア間のスキューは、利用可能な航空ケーブルを用いては制御されない。
【０００６】
また、「ＬＶＤＳ」リンクの標準受信手段は、特定のハーネスを用いる、短いかまたは非常に短いリンク用にのみ、航空電子工学において合理的に用いることができる。
【０００７】
「ＬＶＤＳ」リンクの問題を解決するために、「Ｓｉｌｉｃｏｎ  Ｉｍａｇｅ」社は、「ＤＶＩ」および「ＨＤＭＩ」ビデオ規格用に採用された、「Ｔｒａｎｓｉｔｉｏｎ  Ｍｉｎｉｍｉｚｅｄ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｌｉｎｇ（遷移時間最短差動信号伝送方式）」を意味する「ＴＭＤＳ」と呼ばれる新しい規格を開発した。「ＴＭＤＳ」形式におけるビデオデータは、８ビット−１０ビット符号化装置によって符号化されるが、この装置には次の効果がある。
−「ＤＣバランス」と言われる符号、すなわち、実際的に「１」ビットと同数の「０」ビットを含む符号を生成すること。この符号は、連続成分の送信を省くことを可能にし、かつアイダイアグラムの改善をもたらす。
−「ランレングス」と呼ばれる、遷移のない期間を制限すること。これは、チャネルのそれぞれにおけるビット位相を独立して見つけるために、アナログ位相ループの結合を可能にする。
−「ワード境界」と呼ばれるワード位相を見つけることができるようにし、かつ「データイネーブル」、「ＨＳＹＮＣ」および「ＶＳＹＮＣ」などのビデオ同期信号の送信を可能にする特殊文字を取得すること。
【０００８】
この規格を用いれば、チャネル間のスキューの許容値は、原則としてもはや全く制限されない。「ＰａｎｅｌＬｉｎｋ（登録商標）」または「ＰａｎｅｌＢｕｓＴＭ」と呼ばれる最近の構成要素に関して、許容値は、たっぷり十分な画素クロック期間である。残念にも、「ＴＭＤＳ」リンクは、「ＬＶＤＳ」リンクとは全く互換性がなく、それらのそれぞれのインタフェースは、互いに通信することができない。したがって、既存のハードウェアとの互換性を危険にさらさずに、「ＬＶＤＳ」リンクを「ＴＭＤＳ」リンクに取り替えることによって、システムを改善することは不可能である。「ＴＭＤＳ」送信の別の欠点は、必要な帯域幅の増加である。１０Ｂ符号化を使用するためには、「Ｖｉｄｅｏ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｓｔａｎｄａｒｄｓ  Ａｓｓｏｃｉａｔｉｏｎ  Ｄｉｓｃｒｅｔｅ  Ｍｏｎｉｔｏｒ  Ｔｉｍｉｎｇ（ビデオエレクトロニクス規格協会独立モニタタイミング）」を意味する「ＶＥＳＡ  ＤＭＴ」規格に合わせて、「ＸＧＡ」タイプの画像用に６５０Ｍｂａｕｄの送信速度を必要とする。「ＬＶＤＳ」送信の場合には、必要な速度は、「ＳＰＷＧ」規格に合わせた同じ形式用の３９２Ｍｂａｕｄだけである。したがって、「ＬＶＤＳ」送信用に設けられた配線は、「ＴＭＤＳ」リンクをサポートすることができない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明によるシステムの目的は、「ＬＶＤＳ」送信規格に対して大きな変更をせずに、航空用途の大部分に対してたっぷり十分な、少なくとも一画素期間の、ペア間スキューに対する許容値を、ちょうど「ＴＭＤＳ」受信機のように受信において提供することである。このシステムは、次のことを可能にする３つの主な機能からなる。
−  ビット位相（シリアル信号）の検索と、
−  ビデオ同期情報を伝達する「Ｒｉｎ２」と呼ばれるライン上での画素位相（送信ワード）の検索と、
−  特に、送信に挿入される「ポストイット」信号と呼ばれる信号の復号化による、他の２つのチャネル上における画素位相の検索と、である。
【課題を解決するための手段】
【００１０】
より正確には、本発明の主題は、「ＬＶＤＳ」タイプのリンク用の「ＲＧＢ」タイプのビデオデジタル画像の信号を送信および受信するためのシステムであって、システムが、少なくとも１つの送信モジュール、送信リンクおよび受信モジュールを含み、
「ＲＧＢ」ビデオ信号が、送信画像の画素の色符号化に対応する３つの色信号、３つの同期信号、および１つのクロック信号を含み、
送信リンクを介して送信される「ＬＶＤＳ」ビデオ信号が、少なくとも４つの原信号を含み、各原信号が、それ専用の送信ケーブル上で送信され、第１の原信号「ＣＬＫ」が、クロック信号専用であり、第２の原信号「Ｒｉｎ２」が、同期情報を含み、少なくとも第３および第４の原信号「Ｒｉｎ０」および「Ｒｉｎ１」が、色符号化情報だけを含み、
「ＬＶＤＳ」送信モジュールが、「ＲＧＢ」ビデオ信号を「ＬＶＤＳ」ビデオ信号に符号化する機能を有し、受信モジュールが、「ＬＶＤＳ」信号を「ＲＧＢ」信号に復号化する機能を有し、
送信システムが、グラフィック認識パターンを「ＲＧＢ」ビデオ信号にはめ込むことを可能にする手段を含むことと、
受信手段が、オーバーサンプリングにおいて、すなわち、クロック信号の周波数の整倍数であるサンプリング周波数において動作することと、
受信手段が、第２の「ＬＶＤＳ」原信号における同期情報、およびグラフィック認識パターンを識別できるテスト手段を含むことと、を特徴とするシステムである。
【００１１】
有利なことに、色信号が６ビットで符号化される場合には、送信リンクには４つの送信ケーブルが含まれ、色信号が８ビットで符号化される場合には、送信リンクには５つの送信ケーブルが含まれる。
【００１２】
有利なことに、グラフィックパターンは、「ポストイット」タイプであり、すなわち画像の一部に対応し、ビデオ画像の同じ位置に常に位置し、かつそれが取って代わるビデオ画像の最初の部分の上に常に重ね合わされる。その高さをビデオ画像の一ラインに制限することが可能である。パターンは、非周期的であるのが好ましい。
【００１３】
有利なことに、サンプリング周波数は、クロック信号の周波数の５倍に等しい。
【００１４】
非限定的な例として提供される以下の説明を読むこと、および添付の図によって、本発明はよりよく理解され、他の利点が明らかになろう。
【図面の簡単な説明】
【００１５】
【図１】「ＬＶＤＳ」タイプのリンク用の「ＲＧＢ」タイプのビデオデジタル画像の信号を送信および受信するためのシステムの一般的原理を表す。
【図２】先行技術による受信ラインまたは「ＬＶＤＳ」信号のための手段の一般的ブロック図を表す。
【図３】ラインまたは「ＬＶＤＳ」信号の一般的内容を表す。
【図４】本発明による受信モジュールの一般的ブロック図を表す。
【図５】「ビット」信号を検索するために必要な、本発明による受信モジュールの入力チャネルにおけるオーバーサンプリング回路の１つの一般的ブロック図を表す。
【図６】入力チャネルのオーバーサンプリング回路、および本発明による受信モジュールのサンプリングクロックを生成する回路の一般的ブロック図を表す。
【図７】ライン信号「Ｒｉｎ２」の値の変動およびこの信号における特性シーケンスの検出の例を表す。
【図８】「画素」信号を検索するために必要な、本発明によるグラフィックパターンの識別回路の１つの一般的ブロック図を表す。
【発明を実施するための形態】
【００１６】
説明の残りでは、定義および以下の用語が採用された。
送信の対象であるビデオ信号には次のものが含まれる。
−  送信画像の画素の色符号化に対応する３つの色信号。これらの画素は、６ビットまたは８ビットで符号化してもよい。６ビットの符号化の第１の場合には、「赤色」画素に対応するビットが、Ｒ０〜Ｒ５とマークされ、「緑色」画素に対応するビットが、Ｇ０〜Ｇ５とマークされ、「青色」画素に対応するビットが、Ｂ０〜Ｂ５とマークされる。
−  「データイネーブル」を意味するＤＥ、「垂直同期」意味するＶＳ、および「水平同期」を意味するＨＳとマークされた３つの同期信号。これらの３つの信号は、それぞれ、一ビットで符号化される。
−  クロック信号；
「ＬＶＤＳ」ビデオ信号を送信するリンクには、ビデオ信号が６ビットで符号化される場合には４つの原信号が含まれ、信号が８ビットで符号化される場合には５つの原信号が含まれ、各原信号は、それ専用の送信ケーブル上で送信され、各信号には、直列に配置された一連の７ビットワードが含まれる。このリンクは、「ＳＰＷＧ」規格に従って６ビットで符号化されたビデオ信号の場合において図３に示されている。次に、「ＬＶＤＳ」信号は、次の方法で構成される。
−  クロック信号専用の第１の原信号「ＣＬＫ」、
−  同期情報ＤＥ、ＶＳおよびＨＤを含む第２の原信号「Ｒｉｎ２」、
−  色符号化情報だけを含む第３および第４の原信号「Ｒｉｎ０」および「Ｒｉｎ１」。
【００１７】
図３の場合には、色信号の符号化に対応するビットは、Ｒｉ、Ｇｉ、およびＢｉとマークされ、ｉは、０〜５に変化する。ビデオ信号が、８ビットで符号化される場合には、第５の原信号が、追加的な最下位の色情報をサポートする。
【００１８】
図４は、ビデオ信号が６ビットで符号化される状況で、本発明による受信モジュールの一般的なブロック図を表す。したがって、「ＬＶＤＳ」リンクには、Ｒｉｎ０、Ｒｉｎ１、Ｒｉｎ２およびＣＬＫとマークされた４つの原信号が含まれる。３つの信号Ｒｉｎ０、Ｒｉｎ１およびＲｉｎ２は、３つのほぼ同一の電子チェーンを通過する。各チェーンには、増幅段（モジュール３００、３１０および３２０）、デシリアライゼーション段（モジュール３０１、３１１および３２１）、基本「ビット」の位相を検索する段（モジュール３０２、３１２および３２２）、および基本画素の位相を検索する段（モジュール３０３、３１３および３２３）が含まれる。３つのチェーンのアセンブリは、復号化された信号を記憶および再整形するための最終電子モジュール３４０を設けているが、この電子モジュール３４０は、初期ビデオ信号のＲ、Ｇ、Ｂ信号、同期信号、およびクロック信号を出力部で供給する。
【００１９】
明確にするために、以下の全ては、４つの送信ラインを含む「ＬＶＤＳ」リンク上で送信される、６ビットで符号化された信号に関するが、しかし５つの送信ラインを含む「ＬＶＤＳ」リンク上で送信される、８ビットで符号化された信号に容易に置き換えることができる。
【００２０】
言及したように、「ＬＶＤＳ」リンクの様々な信号は、互いに歪む可能性がある。したがって、各チャネルにおいて、様々ないわゆる「ビット」位相信号を含む基本ビットの位相を独立して検索することが不可欠である。
【００２１】
アナログ位相ループに基づいた従来のクロック検索回路は、ビデオデータが符号化されないので、用いることができない。「ランレングス」とも呼ばれる、遷移のない期間は、制限されず、最悪の場合は、「黒い」画像に対応する。この極端な場合には、チャネルＲｉｎ０およびＲｉｎ１は、動作しない。したがって、毎秒６０画像の画像リフレッシュレートの場合には、チャネルＲｉｎ０およびＲｉｎ１上の「ランレングス」が、例えば、画像期間、すなわち１６．７ｍｓに等しくなるような画像を想定することが可能である。
【００２２】
この問題を解決するために、受信手段は、ビデオ信号のクロック周波数より著しく高い周波数で、入力チャネルのオーバーサンプリングを行う。この原理は、低速送信用にか、または「ＦＰＧＡ」タイプのプログラマブル論理回路を用いた、「Ｓｅｒｉａｌ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ（シリアルデジタルインタフェース）」信号を意味する「ＳＤＩ」信号の受信など、特定の用途用に適用される。
【００２３】
クロック周波数の５倍に等しいサンプリング周波数を用いることが可能である。比率５の選択は、実際的である。なぜなら、それが、理想的な中央サンプリング位置、および高周波「ジッタ」の許容値用に容認可能な２つの隣接位置を提供するからである。しかし、他の選択肢も可能である。
【００２４】
例として、図５は、同期信号ＤＥ、ＶＳおよびＨＳを含む受信チャネルＲｉｎ２の機能ブロック図を示す。この装置には、基本的に２つのモジュール３２１および３２２が含まれる。第１のモジュール３２１は、シリアル信号であるＲｉｎ２信号のデシリアライザの機能を実行し、第２のモジュール３２２は、ビット位相を認識する。より正確には、Ｒｉｎ２受信チャネルのこれらの電子サブアセンブリには、次のものが含まれる。
−  Ｒｉｎ２チャネルから生じる７ビットワードのストリームを、クロック周波数の５倍の周波数でオーバーサンプリングすること、および２０サンプルを含むストリームを送信することを可能にするシフトレジスタ３２１０。
−  第１および第２の同一の記憶レジスタ３２１２および３２２１。
−  通常は、これらの５つのサンプルの中央サンプルにおいて索引を付けられる電子ポインタＰを含む索引付けおよび比較手段３２２２。索引付けおよび比較手段３２２２にはまた、これらのサンプルの状態遷移を検出するための手段が含まれる。この機能を実行するために、ＸＯＲと呼ばれる「排他的論理和」関数を実行する論理ゲートアレイを用いることが可能である。これらの２つの入力の１つだけが論理レベル１である場合にのみ、ＸＯＲゲートの出力が論理レベル１であることが知られている。この手段によって、ＸＯＲゲートの出力部で論理レベル「１」に帰着する状態遷移を決定するのは簡単である。
−  １１ビットの第３の記憶レジスタ３２２３。
−  ７ビットの第４の記憶レジスタ３２２４。
−  初期Ｒｉｎ２信号を形成する直列の様々な信号を検出するための従来の手段を含む従来の並列信号処理機能３２３。この回路の出力部において、３つの同期成分ＤＥ、ＶＳｎおよびＨＳｎを含む、Ｒｉｎ２信号の様々な成分が、７つの並列チャネル上で検索される。７つの成分の抽出は、中間値において画素周波数の速度で行われる。
【００２５】
このデシリアライゼーション方法の「ＳＤＩ」受信タイプの通常の用途では、ソースの周波数とサンプリングクロックとの間の周波数シフトに依存して、３、４または５ビットをサンプリングしなければならない。また、１１ビットレジスタは、いくらか特別な方法で管理しなければならない。データの到着方向に依存して、ポインタの位置変更の推移は、その１つを失わないように５つのデータのサンプリングが必要とされ得るか、またはその１つを複写しないように、３つのサンプルだけが許可され得る。
【００２６】
遷移位相の検出は、単に、２つの隣接ビットに対して「排他的論理和」論理関数を実行する論理ゲートの出力、すなわち遷移を示す１状態を識別することによって実行される。データのサンプリングは、５対１「ＭＵＸ」と呼ばれる４つのマルチプレクサ構成要素および第５のサンプル用の固定位置を用いて実行される。ポインタの情報に依存して、３、４または５つのサンプルが転送される。次のレジスタは、サンプルが到着するにつれて徐々に一杯にされ、かつ１１ビットを有するが、４つのサンプルは、最初の７つが抽出された場合に繰り越すことができる。
【００２７】
「ランレングス」期間、すなわち同一の「０」または「１」状態の最大期間に、かかる装置が通常の使用において正しく動作する能力は、ソースとサンプリングとの間の周波数差に依存する。周波数シフトゆえに、サンプリング位相の十分に頻繁なキャッチアップが必要であるが、このキャッチアップは、遷移の存在によってのみ引き起こすことができる。したがって、認可される最大「ランレングス」は、周波数シフトが小さい場合には、それだけ大きい。したがって、我々の出願において、ソースの「メソクロノス（ｍｅｓｏｃｈｒｏｎｏｕｓ）」サンプリングを用いれば、その結果、「ランレングス」は無限大であり、装置は、符号化されていない信号をデシリアライズすることができる。
【００２８】
図６に示すように、サンプリングクロックは、クロックにスキューをもたらす可能性がある位相ロックループ３３１または「ＰＬＬ」を用いて生成される。最悪の場合には、「ランレングス」が極端に長くなる可能性があり、次には装置が、ジッタ、すなわちワンダとして周知の高周波ジッタおよび低周波ジッタの両方に敏感になることが知られている。位相ロックループが正確にプログラムされているならば、ジッタが存在しないことが実証されている。
【００２９】
別のチャネルＲｉｎ０およびＲｉｎ１は、ビット位相の検索に関係する電子部のための同じ設定を有する。
【００３０】
基本「ビット」位相のデシリアライゼーションおよび検索段の電子インプリメンテーションは、特別な問題を招かない。例として、８５ＭＨｚに等しい画素の最大送信周波数を用いれば、各画素は７ビットを含み、各ビットは５つのサンプルでサンプリングされ、オーバーサンプリングを実行する論理回路は、２９７５ＭＨｚまたは２．９７５Ｇｂａｕｄの周波数で動作しなければならない。シリアル入力部において３Ｇｂａｕｄまで使用可能な、ＡＬＴＥＲＡ社の「ＡＲＲＩＡ  ＧＸ」または「ＳＴＲＡＴＩＸ」ブランドのＦＰＧＡ回路は、この機能の実行にぴったり適している。
【００３１】
言及したように、３つの受信チャネル上で「画素」位相を検索することがまた必要である。位相認識モジュールの７ビットレジスタの出力部におけるワードには、２つの隣接画素に属するデータを含んでもよい。次に、「バレルシフタを用いるワードアライナ」（「バレルシフタ」は「バレル」レジスタを示す）とも呼ばれる、並列ワードの先端を検索するための装置が、各チャネル上で用いられる。バレルシフタは、並列レジスタおよび７つの７対１マルチプレクサからなる。実行すべき正確な多重化を見つけるために、送信信号における特定のメッセージを認識できることが必要である。
【００３２】
図３に示したように、Ｒｉｎ２チャネルは、同期情報、すなわちＤＥ、ＶＳおよびＨＳ情報を有する。アクティブビデオゾーンの外側で、Ｒｉｎ２チャネルにおける連続した７ビットワードを表す図７で見ることができるように、ＤＥは、０ならびにビデオＲＧＢビット、すなわちＢ５、Ｂ４、Ｂ３およびＢ２に等しい。「０１１００００１１１」とマークされた１０ビットシーケンスであって、そのうち第１の位置に配置された「０」および第８の位置に配置された「１」がＤＥの値の変化に対応する１０ビットシーケンスは、したがって各アクティブラインの初めにおけるこの遷移を特徴とし、別の時間には見つけることができない。したがって、受信モードにおける７つの可能な位相に関して、「ワード境界パターン」とも呼ばれるこのシーケンスのテストを実行することで十分である。それが現われた場合に、位相は識別され、次に、「バレルシフタ」のマルチプレクサは、出力ワードがＤＥから始まるように配置される。
【００３３】
図３によって、次のことが理解できる。すなわち、残念にも、Ｒｉｎ０およびＲｉｎ１チャネル、ならびに２４ビットで符号化されたＲＧＢ信号の場合の追加チャネルに関して、位相情報の同様のアイテムを見つけられる可能性がないことが理解できる。また、本発明による装置は、受信モジュールに適用される資源と共に、送信器に含まれた資源と関連付けられることが必要である。この関連する資源は、ハードウェアまたはソフトウェアタイプであってもよい。
【００３４】
ハードウェア解決法は明白である。ＤＥの値が「０」である場合に、画像遷移位相または「ブランキング」中に、Ｒｉｎ１およびＲｉｎ０チャネルのビットをある方法で変調することで十分である。残念にも、この解決法は、実行するのが困難である。なぜなら、送信機器は、事実上全ての場合に、ハードウェアの観点から変更するのが困難な「ＰＣ」タイプのマイクロコンピュータ用の硬化構成要素など、「Ｃｏｍｐｏｎｅｎｔ  Ｏｆｆ  Ｔｈｅ  Ｓｈｅｌｆ（市販の構成要素）」を意味する「ＣＯＴＳ」と呼ばれる構成要素であるからである。「ＬＶＤＳ」出力は、最も頻繁に、必要な変更ができないグラフィックチップの出力である。
【００３５】
したがって、関連する資源は、ソフトウェアによって生成できなければならず、かつそれは、可能な最も単純で最も悪影響が少ない方法でビデオ信号の内容を修正することにのみ存してもよい。
【００３６】
第１の実施形態は、画像上に小さなタトゥー動作、すなわち、例えば左上において画像の隅に収容される「透かし」として周知の動作を実行することに存する。タトゥーは、画像画素の最下位ビットまたは「ＬＳＢ」を用いる低い強度である。例えば、色ビットＧ０およびＢ０を用いることが可能である。このタトゥーは、その位置およびその低い視覚的影響ゆえに、視覚的に知覚できない。しかし、この種の機能は、ＰＣタイプのマイクロコンピュータ用のカードに基づいた機器アイテムの場合には、アプリケーションソフトウェアプログラムを用いて実行するのがアプリオリに簡単ではない。
【００３７】
第２の実施形態は、「ポストイット」タイプの認識グラフィックパターンを導入することに存する。この場合には、グラフィックパターンは、送信機器によって実行されるどんなアプリケーションにおいても、画像上に重ね合わせなければならない。これは、オリジナルのビデオ画像を常に取って代わる画像「パッチ」を生成することが必要であることを意味する。このパターンの生成を可能にする方法は、「常にオントップ」パラメータをイネーブルにする、「ポストイット」と呼ばれる小さなソフトウェアプログラムの方法に似ている。我々の出願では、「ポストイット」ソフトウェアプログラムと比較した主な違いは、この画像断片の位置が絶対的に固定され、移動が不可能でなければならないということである。パターンの高さは、好ましくはスクリーンのトップラインの左における一ラインだけであってもよい。
【００３８】
Ｒｉｎ１およびＲｉｎ０チャネルの同期は、このグラフィックパターンの認識に基づいている。当然、検出は、Ｒｉｎ２チャネルから抽出された同期情報に関連する時間窓において確認される。これは、グラフィックパターンが偶然見つけられる特定の画像内容に関連した望ましくない検出のリスクを防ぐ。
【００３９】
認識パターンは、次の２つの条件を満たさなければならない。
−  パターンは、単に画素をシフトすることによって再生成してはならない。すなわち、パターンは、周期性を含んではならない。換言すれば、パターンは、強い自己相関を有しなければならない。
−  パターンは、別の画像部分との混同の可能性が非常にわずかであるように十分な画素を含まなければならない。検出をより安定的にするために、パターンの存在は、所定の期間の時間窓において確認される。容認されるスキューが数画素である場合には、窓は、パターンより十分に長い期間でなければならず、この場合には、かなり長いパターンで動作することが好ましい。
【００４０】
パターンは、ある数の７ビットワードからなる。パターンが、多数のワードを含む場合には、パターンは、ワード当たり単一ビットの認識によって検出できるようにしてもよい。この場合には、所与のビットに関連する特定のシーケンスだけを検出することが可能になる。これは、パターンが非常に長い場合には、必要なレジスタの量、および結合論理学のサイズを単純化する。なぜなら、この場合には、ビット量が、過剰であるからである。
【００４１】
図８は、認識パターンの識別に基づいて、基本画素の位相を検索する段の例示的な実施形態を提供する。この段は、Ｒｉｎ０チャネルにおいて適所に配置された段に対応する。当然、増幅段は、Ｒｉｎ１チャネル上のものと同一である。この段の機能の１つは、シフトレジスタ３０３１およびパターン検出モジュール３０３２をそれぞれが含む認識モジュール３０３０のセットによって、所与のビットに対応する、求められたシーケンスまたは「パターン」をビットのそれぞれにおいて見つけることである。言及したように、検出は、モジュール３０３３によって制御された時間窓においてのみ実行される。この実施形態において、かなり長いパターンに関しては、位相許容値が１を超える画素になり得るので、Ｒｉｎ２チャネルから生じるＤＥ信号に対してワードの位相を前後に移動させるために、いくつかの７ビットレジスタを「バレルシフタ」機能に追加することが必要である。この位相変化は、ＤＥ信号とパターンの検出との間に経過する時間によって制御される。
【００４２】
より短いパターンに関しては、「バイト境界アライメント」とも呼ばれる、シリアル信号のバイトアライメント用に用いられる設定など、より通常の設定を用いることが可能である。
【００４３】
認識パターンの視覚効果は、それが画像のトップラインに限定されているので、非常に制限されている。ユーザがその存在に気づいていても、例えば「スクランブリング」とも呼ばれる擬似ランダム符号変換によって、パターンをノイズに変換しようとすることは必ずしも適切ではない。他方では、パターンが、曖昧さもなく明確に認識可能であり、したがって、ある長さであることが望ましい場合もある。数ラインにわたって延びるパターンを用いることさえも可能である。
【００４４】
受信機が、適切なパターンを追加しなかったソースとさえも動作できることは非常に望ましい。これによって、例えば、短いケーブルを備えた標準的な手段において受信機を使用することが可能になる。また、メッセージが、Ｒｉｎ０およびＲｉｎ１チャネルのどのビット上でも規則的に見つけられない場合に、ソースがそれを送信していないと結論を下すことが、確認後に可能である。この場合には、受信インタフェースは、スキューに対して通常の、ビット期間未満の許容値で、普通の「ＬＶＤＳ」受信機のモードに似たモードにおいて自動的に構成される。この「パターンのない」モードにおいて、Ｒｉｎ０およびＲｉｎ１チャネルは、スキューがビット期間未満であるとの仮定のもとで、Ｒｉｎ２チャネル上で直接に位相制御される。このためには、Ｒｉｎ０およびＲｉｎ１チャネルの「バレルシフタ」モジュールを、Ｒｉｎ２チャネルに関連して配置することで十分である。このモードにおいて、「ＳＥＲＤＥＳ」とマークされたデシリアライゼーションブロック、および「ＢｉｔＳａｍｐｌｅｒ」モジュールは、同一の方法で慎重に初期化されなければならない。クロックチャネルＣｌｋの位相が、絶対に重要でないことに留意されたい。それは、単にチャネル間の、カウントするスキューである。したがって、「重ね合わせたパターンのない」モードにおける普通の「ＬＶＤＳ」回路に比べて、クロックの送信とチャネルの送信との間の構造的差に起因し得る位相誤差が回避される。受信と同様に送信において、Ｒｉｎチャネルは、同じ方法で処理され、その結果、集積回路に関連するスキューは最小化される。
【００４５】
本発明による送信システムの利点は、以下のとおりである。
−  本発明を形成する装置を備えた受信機を用いれば、数ペアのラインを通じた「ＬＶＤＳ」送信は、「ペア間スキュー」の影響を受けない。
−  「スキュー」に関する許容値は、ケーブルの高周波損失を補償するために等化回路を追加することを可能にし、これによって、より大きな長さにわたる送信が可能になる。
−  受信機は、標準的な性能で、追加パターンのないソースとの互換性を維持する。
【００４６】
装置の欠点は、ほどほどである。それには、実質的に次のものが含まれる。
−  信号をオーバーサンプリングするために、送信速度の５倍の周波数で動作できる電子回路を用いること。かかる構成要素の使用が、特別な問題を招かないことが分かった。
−  重ね合わされるパターンをソース画像に追加すること。このパターンは、そのインプリメンテーションおよびその視覚的外観の両方の観点から、わずかな影響を有する。
【符号の説明】
【００４７】
１  送信インタフェース
２  送信ライン
３  受信インタフェース
１０  増幅手段
１１  符号化モジュール
３０  増幅手段
３１  符号化モジュール
３２  位相ロックループ
３３  フリップフロップ
３００  増幅段モジュール
３０１  デシリアライゼーション段モジュール
３０２  基本ビット位相検索段モジュール
３０３  基本画素位相検索段モジュール
３１０  増幅段モジュール
３１１  デシリアライゼーション段モジュール
３１２  基本ビット位相検索段モジュール
３１３  基本画素位相検索段モジュール
３２０  増幅段モジュール
３２１  デシリアライゼーション段モジュール
３２２  基本ビット位相検索段モジュール
３２３  基本画素位相検索段モジュール
３３１  位相ロックループ
３４０  電子モジュール
３０３０  認識モジュール
３０３１  シフトレジスタ
３０３２  パターン検出モジュール
３０３３  モジュール
３２１０  シフトレジスタ
３２１２  記憶レジスタ
３２２１  記憶レジスタ
３２２２  索引付けおよび比較手段
３２２３  記憶レジスタ
３２２４  記憶レジスタ
Ｒｉｎ０  チャネル
Ｒｉｎ１  チャネル
Ｒｉｎ２  チャネル
Ｒ  ビデオ信号
Ｇ  ビデオ信号
Ｂ  ビデオ信号
ＤＥ  データイネーブル
ＶＳ  垂直同期
ＨＳ  水平同期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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