(57)【特許請求の範囲】
【請求項１】
第１のコンデンサと、
前記第１のコンデンサの一端と入力端子との間のオンオフを行う第１のスイッチと、
前記第１のコンデンサの他端に出力端が接続され、非反転入力端子が定電位源に接続される差動増幅器と、
前記第１のコンデンサの前記一端と前記差動増幅器の反転入力端子との間のオンオフを行う第２のスイッチと、
前記差動増幅器の前記反転入力端子に一端部が接続され、前記差動増幅器の前記出力端に他端部が接続される第２のコンデンサと、を備え、
前記第１のコンデンサの前記他端と前記第２のコンデンサの前記他端部が常時導通接続されているスイッチトキャパシタ積分器。
【請求項２】
前記入力端子には制御対象回路の制御対象出力端子が接続される一方、
前記制御対象回路の制御入力端子には前記出力端が接続されていることを特徴とする請求項１に記載のスイッチトキャパシタ積分器。
【請求項３】
前記第１および第２のコンデンサは、ＭＯＳ容量により構成されていることを特徴する請求項１又は２に記載のスイッチトキャパシタ積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負帰還制御などに用いられる、スイッチトキャパシタ積分器に関するものである。
【背景技術】
【０００２】
従来から、回路の安定化などのため、積分器を用いて負帰還制御を行う手法が知られている。特に近年においては、特許文献１に記載の如き、スイッチトキャパシタ回路を用いた積分器が広く採用されている。このスイッチトキャパシタ回路を用いた積分器は、高精度の抵抗を必要としないことなどから、集積回路すなわちＩＣ化に最適な回路構成である。
【０００３】
特許文献１に記載されている一般的なスイッチトキャパシタ積分器の回路図を図５に示す。ここで、第１及び第２のスイッチ１２，１４を交互にオンオフすることにより、電荷を入力端子１６から第１のコンデンサ１８を介して、第２のコンデンサ２２に移動する。この電荷の移動すなわち電流は、［数１］であらわされる。ここで、ｆｓｗは第１及び第２のスイッチ１２，１４を駆動するクロック周波数、Ｃ１は第１のコンデンサ１８の容量値、Ｖｉｎは入力端子１６に印加される入力電圧、Ｖｙは差動増幅器２４の反転入力端子２６の電圧、をあらわしている。
【０００４】
【数１】
0005861909.tif 000002
【０００５】
通常動作時には、Ｖｙは差動増幅器２４の非反転入力端子に設定される定電圧Ｖｒｅｆと等しくなるため、上記電流は、［数２］のようになる。
【０００６】
【数２】
0005861909.tif 000003
【０００７】
上記［数２］であらわされる電流は、［数３］であらわされる第２のコンデンサ２２に流れ込む電流と等しい。
【０００８】
【数３】
0005861909.tif 000004
【０００９】
［数２］と［数３］を連立させて解くことにより、図５に示す積分器の特性を表す式［数４］が得られる。ここで、Ｃ２は第２のコンデンサ２２の容量値、Ｖｏｕｔは差動増幅器２４の出力端２０にあらわれる出力電圧、をあらわしている。この式から分かるように、基準となる電圧Ｖｒｅｆに対する入力電圧Ｖｉｎを時間積分した値にある係数を掛けたものが、出力電圧Ｖｏｕｔとしてあらわれる。ここで、Ｃ１とＣ２とｆｓｗからなる係数部分が定数でないと、正確な積分値が得られない。すなわち、積分器の動作状態において、この係数部分は一定の値であることが求められるのである。
【００１０】
【数４】
0005861909.tif 000005
【００１１】
積分器の動作状態において、第１のコンデンサ１８に印加される電圧は、第１のスイッチ１２オン・第２のスイッチ１４オフ時にはＶｉｎ、第１のスイッチ１２オフ・第２の第２のスイッチ１４オン時にはＶｒｅｆとなり、一方第２のコンデンサ２２に印加される電圧は、（Ｖｏｕｔ−Ｖｒｅｆ）であらわされる。このように、第１及び第２のコンデンサ１８、２２に印加される電圧が異なる上に、時間と共に変化することから、［数４］の係数部分が一定の値であるためには、第１及び第２のコンデンサ１８、２２には電圧依存性がないことが求められる。そこで、今までは、絶縁膜をポリシリコンや金属の電極で挟んだＰＩＰ容量（Poly-Insulator-Poly 容量）やＭＩＭ容量（Metal-Insulator-Metal 容量）を使用することが提案されてきた。
【００１２】
しかしながら、ＰＩＰ容量やＭＩＭ容量では、単位面積当たりの容量値が十分ではないため、第１及び第２のコンデンサ１８、２２の占める面積が大きくなり、積分回路小型化の障害となっていた。このため、ＰＩＰ容量やＭＩＭ容量よりも、単位面積当たりの容量値が大きいものとして、極めて薄い膜であるゲート酸化膜を絶縁膜とするＭＯＳ容量の採用が考えられる。ＭＯＳ容量とは、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor ）の一種であるＭＯＳ（Metal Oxide Semiconductor ）トランジスタの作製工程を用いて形成されるＭＯＳ構造を有する容量素子のことである。しかしながらＭＯＳ容量は、片側の電極である半導体層の電荷の状態が印加される電圧によって異なるため、その容量値が図６に示すように大きな電圧依存性を持ってしまい、図５に示すような積分回路の第１及び第２のコンデンサ１８，２２に使用するには問題があった。なお、図６において横軸はＭＯＳトランジスタにおけるゲート・ソース間電圧（Vgs ：容量に対する印加電圧に相当）、縦軸はＭＯＳ容量の規格化された容量値である。
【００１３】
なお、このようなＭＯＳ容量の電圧依存性を大幅に低減するための手段が、特許文献２および特許文献３に開示されている。しかしながら、いずれの特許文献も、２つのＭＯＳ容量を用い、逆向きに並列接続させることにより、電圧依存性をキャンセルするものであり、これを実現させるためには、電位が異なるＰウエル層を２つ以上半導体基板中に作る必要がある。Ｐウエル層は半導体において大きな面積を必要とするため、これが２つ以上必要であることはコスト的に問題となることから、実用性に乏しかった。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開昭６１−２６４８１２号公報
【特許文献２】特開平５−８２７４１号公報
【特許文献３】特開平７−２２１５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は上述の如き事情を背景として為されたものであって、その解決課題とするところは、スイッチトキャパシタ積分回路において、コンデンサの電圧依存性を低減しつつ、コンデンサの占める面積を減らすことができる、新規な構造のスイッチトキャパシタ積分回路を提供することにある。
【課題を解決するための手段】
【００１６】
すなわち、本発明の第一の態様は、第１のコンデンサと、前記第１のコンデンサの一端と入力端子との間のオンオフを行う第１のスイッチと、前記第１のコンデンサの他端に出力端が接続され、非反転入力端子が定電位源に接続される差動増幅器と、前記第１のコンデンサの前記一端と前記差動増幅器の反転入力端子との間のオンオフを行う第２のスイッチと、前記差動増幅器の前記反転入力端子に一端部が接続され、前記差動増幅器の前記出力端に他端部が接続される第２のコンデンサと、を備え、前記第１のコンデンサの前記他端と前記第２のコンデンサの前記他端部が常時導通接続されているスイッチトキャパシタ積分器を提供するものである。
【００１７】
本態様に従う構造とされたスイッチトキャパシタ積分器においては、第１のコンデンサの他端が、第２のコンデンサと同じく出力端に接続されている。これにより、第１のコンデンサに掛かる電圧と第２のコンデンサに掛かる電圧を大幅に近付けることができるので、電圧依存性がある容量も使用することが可能となり、設計の自由度を広げることができる。
【００１８】
また、第１のコンデンサも第２のコンデンサと同じく出力端に接続されることにより、従来例で［数３］であらわされた電流を受けるコンデンサが第１のコンデンサと第２のコンデンサの２つになった。これにより、従来に比べて第２のコンデンサの容量値を小さくすることができるので、小型化が可能となる。因みに、第２のコンデンサの容量を第１のコンデンサの容量分だけ小さくしても、同じ値の積分値Ｖｏｕｔを得ることができるのである。
【００１９】
このように、本態様によれば、第２のコンデンサの一方の端部の接続を単に変えるだけできるので、素子数の増加や大幅な回路構成の変更などなく、極めて簡単に回路の小型化やコンデンサの電圧依存性によるスイッチトキャパシタ積分器の特性への影響の低減を実現することができる。
【００２０】
本発明の第二の態様は、請求項１に記載のスイッチトキャパシタ積分器において、前記入力端子には制御対象回路の制御対象出力端子が接続される一方、前記制御対象回路の制御入力端子には前記出力端が接続されているものである。
【００２１】
本態様によれば、スイッチトキャパシタ積分器を負帰還制御に用いることにより、第１および第２のコンデンサに印加される電圧を同じにすることができる。これにより、電圧依存性がある容量を使用する際の問題がなくなり、設計の自由度を広げることができる。
【００２２】
本発明の第三の態様は、前記第一又は第二の態様に記載のスイッチトキャパシタ積分器において、前記第１および第２のコンデンサは、ＭＯＳ容量により構成されているものである。
【００２３】
本態様によれば、コンデンサの電圧依存性の問題が低減乃至は解消されていることから、第１および第２のコンデンサに電圧依存性のあるＭＯＳ容量を採用することができる。ＭＯＳ容量は単位面積当たりの容量値が他の容量素子に比べて大きいことから、スイッチトキャパシタ積分器の小型化に極めて有効であると言える。また容量素子の変更は容易に行うことができるので、簡単に実現することができる。
【発明の効果】
【００２４】
本発明のスイッチトキャパシタ積分器によれば、第１のコンデンサの一方の端部の接続先を出力端子に変更することにより、各コンデンサの電圧依存性によるスイッチトキャパシタ積分器の特性への影響を低減することができると共に、第２のコンデンサの容量を低減でき、簡単な変更で、スイッチトキャパシタ積分器の小型化を実現できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第一の実施形態としてのスイッチトキャパシタ積分器の回路図。
【図２】本発明の第二の実施形態としてのスイッチトキャパシタ積分器の回路図。
【図３】本発明の第三の実施形態としてのスイッチトキャパシタ積分器の回路図。
【図４】図３に示すスイッチ素子の動作タイミング図。
【図５】従来のスイッチトキャパシタ積分器の回路図。
【図６】ＭＯＳ容量の電圧特性図。
【発明を実施するための形態】
【００２６】
以下、本発明を更に具体的に明らかにするために、本発明の実施形態について、図面を参照しつつ、詳細に説明する。
【００２７】
先ず、図１に、本発明の一実施形態としてのスイッチトキャパシタ積分器１０の回路図を示す。初めに、第２のスイッチ１４をオフした状態で第１のスイッチ１２をオンすることにより、入力端子１６と第１のコンデンサ１８の一端を導通させ、入力電圧Ｖｉｎが印加されて第１のコンデンサ１８が充電される。なお、第１のコンデンサ１８の他端は出力端２０に接続されている。次に、第１のスイッチ１２をオフした後に第２のスイッチ１４をオンすることにより、第１のコンデンサ１８の一端と第２のコンデンサ２２の一端を導通させ、第１のコンデンサ１８に蓄えられた電荷の一部を第２のコンデンサ２２に移す。この一連の動作を繰り返し行うことにより、第１のコンデンサ１８と第２のコンデンサ２２に電荷が蓄積され、出力端２０の出力電圧Ｖｏｕｔに積分値となってあらわれるのである。なお、第２のコンデンサ２２の一端は差動増幅器２４の反転入力端子２６にも接続されていると共に、第２のコンデンサ２２の他端は差動増幅器２４の出力端２０にも接続されており、差動増幅器２４に対する負帰還回路を構成している。また、差動増幅器２４の非反転入力端子２８に印加される定電圧Ｖｒｅｆは、スイッチトキャパシタ積分器１０を後述の負帰還制御に用いる際には、目標となる電圧を設定するものである。なお、定電圧Ｖｒｅｆは適用されるアプリケーションにより任意に設定可能である。
【００２８】
本実施形態のスイッチトキャパシタ積分器１０では、第１のコンデンサ１８に印加される電圧は、第１のスイッチ１２オン・第２のスイッチ１４オフ時には（Ｖｏｕｔ−Ｖｉｎ）、第１のスイッチ１２オフ・第２のスイッチ１４オン時には（Ｖｏｕｔ−Ｖｒｅｆ）となり、一方第２のコンデンサ２２に印加される電圧は、（Ｖｏｕｔ−Ｖｒｅｆ）であらわされる。ここでＶｉｎとＶｒｅｆを近い値にしておけば、第１及び第２のコンデンサ１８，２２に印加される電圧を従来に比べて大幅に近付けることができるので、電圧依存性がある容量、例えば、ＭＯＳ容量やＰＮ（P-type semiconductor N-type semiconductor ）接合容量等、も使用することが可能となり、設計の自由度を広げることができるのである。
【００２９】
本発明のスイッチトキャパシタ積分器１０の特性を表す式についても、図５に示す従来例の場合と同様にして求めることができる。初めに、第１及び第２のスイッチ１２，１４を交互にオンオフすることにより、電荷を入力端子１６から第１のコンデンサ１８を介して、第２のコンデンサ２２に移動することによる電流は、従来例と同じく［数２］であらわされる。一方、従来例で［数３］であらわされた第２のコンデンサ２２に流れ込む電流は、これを受けるコンデンサが第１及び第２のコンデンサ１８，２２の２つになったことから、［数５］のようにあらわされる。
【００３０】
【数５】
0005861909.tif 000006
【００３１】
ここで、［数２］と［数５］を連立させて解くことにより、図１に示す積分器の特性を表す式［数６］が得られる。
【００３２】
【数６】
0005861909.tif 000007
【００３３】
［数６］と［数４］を比較すると、係数部分の分母が従来例の場合のＣ２から（Ｃ１＋Ｃ２）に変わっていることが分かる。すなわち、第２のコンデンサ２２の容量Ｃ２を第１のコンデンサ１８の容量分Ｃ１だけ小さくしても、同じ値の積分値Ｖｏｕｔを得ることができ、小型化が可能となるのである。
【００３４】
次に、図２を用いて、本発明の第二の実施形態としてのスイッチトキャパシタ積分器３０について説明する。第二の実施形態は、第一の実施形態のスイッチトキャパシタ積分器１０を用いて、制御対象回路３２の負帰還制御を行うものである。具体的には、第一の実施形態のスイッチトキャパシタ積分器１０の入力端子１６に、制御対象回路３２の制御対象出力端子（制御対象となる信号等を出力する端子）３４を接続すると共に、同じく出力端２０に、制御対象回路３２の制御入力端子３６を接続するものである。なお、以下の説明において、前述の実施形態と実質的に同様の構成については、前述の実施形態と同様の符号を付することによって、詳細な説明を省略する。
【００３５】
このように積分器を負帰還制御に用いる場合には、上記の制御対象回路３２の制御対象出力端子３４の電圧、すなわちスイッチトキャパシタ積分器１０の入力電圧Ｖｉｎの目標値を、Ｖｒｅｆに設定する。定常状態においては、Ｖｉｎ≒Ｖｒｅｆとなることから、第１のコンデンサ１８に掛かる電圧は、通常（差動増幅器の利得が十分に高く、２つの入力間の仮想短絡が成立している場合）、（Ｖｏｕｔ−Ｖｒｅｆ）に等しい、もしくはほぼ等しくなる。第２のコンデンサ２２に掛かる電圧も、（Ｖｏｕｔ−Ｖｒｅｆ）となることから、両コンデンサ１８，２２に掛かる電圧を等しく、もしくはほぼ等しくすることができる。
【００３６】
従って、両コンデンサ１８，２２を同じ容量素子を用いて形成することにより、［数６］の係数部分の容量値の電圧依存性成分は、約分されて無くなる。これにより、単位面積当たりの容量値が大きいものの電圧依存性があるために使用が困難であったＭＯＳ容量も使用することが可能となり、大幅な小型化が実現できるのである。
【００３７】
次に、図３および図４を用いて、本発明の第三の実施形態としてのスイッチトキャパシタ積分器３８について説明する。第三の実施形態は、第一の実施形態のスイッチトキャパシタ積分器１０を、集積回路技術を用いて形成したものである。具体的には、第１及び第２のスイッチ１２，１４はｎＭＯＳ（n-channel Metal Oxide
Semiconductor ）トランジスタを用いて形成されており、また第１及び第２のコンデンサ１８，２２はｐＭＯＳ（p-channel Metal Oxide Semiconductor ）トランジスタを用いて形成されている。
【００３８】
ここで、第１の第１及び第２のスイッチ１２，１４にはｎＭＯＳトランジスタを使用しているが、Ｖｒｅｆの値やスイッチの駆動に用いる電圧によっては、ｐＭＯＳトランジスタ、あるいは、並列接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタを使用してもよい。ｎＭＯＳトランジスタを用いた第１及び第２のスイッチ１２，１４のゲート端子４０，４２には、図４に示すようなパルス電圧が印加され、交互にオン（Ｖｏｎ印加時）オフ（Ｖｏｆｆ印加時）が繰り返される。一方第１及び第２のコンデンサ１８，２２にはｐＭＯＳ容量が使われている。ＭＯＳ容量には、ｎＭＯＳトランジスタの作製工程を用いて形成されるｎＭＯＳ容量と、ｐＭＯＳトランジスタの作製工程を用いて形成されるｐＭＯＳ容量の２種類があり、図６に示すように、容量値の電圧依存性が異なる。ｎＭＯＳ容量の場合、正の電圧が印加された方が大きな容量値を示し、一方ｐＭＯＳ容量の場合、負の電圧が印加された方が大きな容量値を示す。実際の回路では、半導体層やスイッチで生じるリーク電流の影響を小さくするために、ＭＯＳ容量の半導体層側を差動増幅器２４の出力端２０に接続し、かつ、できるだけ容量値の大きな領域で使用することが望ましい。したがって、第１及び第２のコンデンサ１８，２２に掛かる電圧は（Ｖｏｕｔ−Ｖｒｅｆ）であらわされるので、ｎＭＯＳ容量はＶｒｅｆ＞Ｖｏｕｔの条件で、またｐＭＯＳ容量はＶｒｅｆ＜Ｖｏｕｔの条件で使うことが望ましい。
【００３９】
以上、本発明の複数の実施形態について詳述してきたが、これはあくまでも例示であって、本発明は、かかる実施形態における具体的な記載によって、何等、限定的に解釈されるものではない。例えば、上記実施形態では、第１及び第２のコンデンサ１８，２２に電圧依存性のあるＭＯＳ容量を使用した具体例を示したが、電圧依存性のないＰＩＰ容量やＭＩＭ容量等を用いることも可能である。この場合でも、第２のコンデンサ２２の容量を小さくでき、小型化を図ることが可能である。
【符号の説明】
【００４０】
１０，３０，３８：スイッチトキャパシタ積分器、１２：第１のスイッチ、１４：第２のスイッチ、１６：入力端子、１８：第１のコンデンサ、２０：出力端、２２：第２のコンデンサ、２４：差動増幅器、２６：反転入力端子、２８：非反転入力端子、３２：制御対象回路、３４：制御対象出力端子、３６：制御入力端子
【図１】
0005861909.tif 000008
【図２】
0005861909.tif 000009
【図３】
0005861909.tif 000010
【図４】
0005861909.tif 000011
【図５】
0005861909.tif 000012
【図６】
0005861909.tif 000013