(57)【特許請求の範囲】
【請求項１】
第１端子および第２端子を有する導電性の非磁性層と、
前記第１端子と前記第２端子との間の前記非磁性層の領域に設けられた磁気抵抗素子であって、第１磁性層と、前記非磁性層の前記領域と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性中間層と、を有する磁気抵抗素子と、
第３および第４端子と、制御端子とを有し、前記第３端子が前記第１端子に接続されたトランジスタと、
前記第１磁性層に接続されるとともに前記第４端子に接続された第１配線と、
前記制御端子に接続された第２配線と、
前記第２端子に接続された第３配線と、
を備えた磁気メモリ。
【請求項２】
半導体層に離間して設けられた第１および第２導電層と、前記第１導電層と前記第２導電層との間の前記半導体層の領域上に設けられたゲートと、前記領域と前記ゲートとの間に設けられた絶縁膜と、を有するトランジスタと、
前記トランジスタの上方に設けられた第１配線と、
前記トランジスタと前記第１配線との間に設けられた導電性の非磁性層と、
前記非磁性層と前記第１配線との間に設けられた磁気抵抗素子であって、前記第１配線に接続する第１磁性層と、前記非磁性層と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性中間層と、を有する磁気抵抗素子と、
前記第１導電層と前記非磁性層とを接続する第３導電層と、
前記第２導電層と前記第１配線とを接続する第４導電層と、
前記トランジスタの前記ゲートに接続される第２配線と、
前記非磁性層に接続する第３配線と、
を備えた磁気メモリ。
【請求項３】
前記第１配線と前記第１磁性層との間に設けられ、アノードが前記第１配線に接続されカソードが前記第１磁性層に電気的に接続されたダイオードを更に備えた請求項１または２記載の磁気メモリ。
【請求項４】
前記磁気抵抗素子は、前記ダイオードの前記カソードと前記第１磁性層との間に第３磁性層を更に備えている請求項３記載の磁気メモリ。
【請求項５】
前記第１配線に接続された第１書き込み／読み出し回路と、前記第２配線および前記第３配線に接続された第２書き込み／読み出し回路と、を更に備え、
前記第２書き込み／読み出し回路によって前記トランジスタをオンにし、前記第１書き込み／読み出し回路および前記第２書き込み／読み出し回路によって、前記非磁性層を介して前記第１配線と前記第３配線との間で書き込み電流を流す請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項６】
前記第２書き込み／読み出し回路によって前記トランジスタをオフにし、前記第１書き込み／読み出し回路および前記第２書き込み／読み出し回路によって、前記磁気抵抗素子を介して前記第１配線と前記第３配線との間に読み出し電流を流す請求項５記載の磁気メモリ。
【請求項７】
前記第１配線および第２配線に接続された第１書き込み／読み出し回路と、前記第３配線に接続された第２書き込み／読み出し回路と、を更に備え、
前記第１書き込み／読み出し回路によって前記トランジスタをオンにし、前記第１書き込み／読み出し回路および前記第２書き込み／読み出し回路によって、前記非磁性層を介して前記第１配線と前記第３配線との間で書き込み電流を流す請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項８】
前記第１書き込み／読み出し回路によって前記トランジスタをオフにし、前記第１書き込み／読み出し回路および前記第２書き込み／読み出し回路によって、前記磁気抵抗素子を介して前記第１配線と前記第３配線との間に読み出し電流を流す請求項７記載の磁気メモリ。
【請求項９】
前記非磁性層は、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、およびＣｕからなる群から選択された少なくとも一つの元素を含む請求項１乃至８のいずれかに記載の磁気メモリ。
【請求項１０】
前記非磁性層は、Ｂ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐ、Ｂｉからなる群から選択された少なくとも一つの元素を更に含む請求項９記載の磁気メモリ。
【請求項１１】
前記第２磁性層は、Ｆｅ、Ｃｏ、Ｎｉからなる群から選択された少なくとも一つの元素を含む請求項１乃至１０のいずれかに記載の磁気メモリ。
【請求項１２】
前記第２磁性層は、Ｂ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐからなる群から選択された少なくとも一つの元素を更に含む請求項１１記載の磁気メモリ。
【請求項１３】
前記第１磁性層は、第２磁性層よりも保磁力または磁気異方性エネルギーの大きな磁性材料を含む請求項１乃至１２のいずれかに記載の磁気メモリ。
【請求項１４】
前記非磁性中間層は、ＭｇおよびＡｌのうちの少なくとも１つの元素と，Ｏとを含む請求項１乃至１３のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
磁気メモリ（以下、ＭＲＡＭ(Magnetoresistive Random Access Memory)とも云う）は、高速動作可能な不揮発性メモリである。このため、従来にはない不揮発性のワークメモリとして期待されており、多くの機関によって開発が進められている。ＭＲＡＭは、記憶素子として、ＭＴＪ（Magnetic Tunnel Junction）素子を有している。このＭＴＪ素子は、磁化方向が固定された第１磁性層（参照層とも云う）と、磁化方向が可変の第２磁性層（記憶層とも云う）と、第１磁性層と第２磁性層との間に設けられ非磁性絶縁層と、を備えている。
【０００３】
ＭＴＪ素子への書き込みは、記憶層の磁化方向を反転させることにより行われる。この書き込みの一方式として、スピン注入磁化反転方式（以下、ＳＴＴ(Spin Transfer Torque )とも云う）が知られている。これは、記憶層から参照層あるいは参照層から記憶層に非磁性絶縁層を介して電流を流すことにより、記憶層の磁化方向を反転させる。
【０００４】
このＳＴＴによるによる書込みは、非磁性絶縁層に電流を流す。このため、書き込みの時に非磁性絶縁層が破壊してしまう危険がある。また、データを読み出す時にも非磁性絶縁層に電流を流すため、データの読み出し時に、ＳＴＴによって記憶層の磁化方向が反転するというリードディスターブの可能性がある。
【０００５】
また、書き込みの他の方式として、スピンホール効果あるいはスピン軌道相互作用を用いて行うことが知られている。スピン軌道相互作用は、非磁性層に電流を流すことにより、互いに逆向きのスピン角運動量（以下、単にスピンとも云う）を有する電子が反対方向に散乱され、スピン流Ｉｓを発生させる現象である。このとき、スピンｓとスピン流Ｉｓおよび電子流Ｉｅ（電流とは逆向き）は、
Ｉｓ∝ｓ×Ｉｅ
の関係を満たしている。すなわち、スピン流Ｉｓは、スピンｓと電子流Ｉｅとの外積に比例する。上記非磁性層にＭＴＪ素子を積層することにより、非磁性層に発生するスピン流によってＭＴＪ素子の記憶層にスピントルク （ＳＯＴ（Spin Orbit Torque））を与え、磁化方向を反転させることができる。この原理を使って書込みを行うＭＲＡＭをＳＯＴ−ＭＲＡＭと呼ぶ。
【０００６】
ＳＯＴ−ＭＲＡＭに用いられるメモリセルとしてのＳＯＴセルは、３端子素子を基本構成とする。読み出しの電流パスと書き込みの電流パスが異なるため、１つのＳＯＴセルに対して２個ないしは３個のトランジスタを有する。このため、セルの面積が大きくなってしまう。
【０００７】
また、例えば一つの非磁性層に複数のＭＴＪ素子と一つのトランジスタを積層させる技術も報告されている。この技術では、特定のセルを書き込む際にはＭＴＪ素子に対してＭＴＪ素子の積層方向に対して垂直方向に電流を流すことでスピントルクを与えつつ非磁性層に対して面内方向に同時に電流を流さなくてはならない。このため、書き込み電流値の制御がより困難となる。更には一つの非磁性層に複数のＭＴＪ素子が集積されることにより必然的に非磁性層の長さが長くなり、エレクトロマイグレーションの発生確率も大きくなるという懸念でてくる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−４５１９６号公報
【非特許文献】
【０００９】
【非特許文献１】Ki-Seung Lee et al.,“Thermally activated switching of perpendicular magnet by spin-orbit spin torque”Appl. Phys. Lett. 104, 072413, 2014
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本実施形態は、簡単なセル構成で書き込み動作および読み出し動作を行うことのできる磁気メモリを提供する。
【課題を解決するための手段】
【００１１】
本実施形態による磁気メモリは、第１端子および第２端子を有する導電性の非磁性層と、前記第１端子と前記第２端子との間の前記非磁性層の領域に設けられた磁気抵抗素子であって、第１磁性層と、前記非磁性層の前記領域と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性中間層と、を有する磁気抵抗素子と、第３および第４端子と、制御端子とを有し、前記第３端子が前記第１端子に接続されたトランジスタと、前記第１磁性層に接続されるとともに前記第４端子に接続された第１配線と、前記制御端子に接続された第２配線と、前記第２端子に接続された第３配線と、を備えている。
【図面の簡単な説明】
【００１２】
【図１Ａ】第１実施形態によるメモリセルを示す斜視図。
【図１Ｂ】第１実施形態の変形例によるメモリセルを示す斜視図。
【図２】第１実施形態のメモリセルを示す断面図。
【図３】スピン軌道相互作用を説明する図。
【図４】第１実施形態のメモリセルをアレイ状に配置した磁気メモリを説明する図。
【図５】第２実施形態によるメモリセルを示す斜視図。
【図６Ａ】第１実施形態のメモリセルのレイアウトの第１例を示す図。
【図６Ｂ】図６Ａに示す切断面Ａ−Ａで切断した断面図。
【図７Ａ】第１実施形態のメモリセルのレイアウトの第２例を示す図。
【図７Ｂ】図７Ａに示す切断面Ａ−Ａで切断した断面図。
【図８Ａ】第１実施形態のメモリセルのレイアウトの第３例を示す図。
【図８Ｂ】図８Ａに示す切断面Ａ−Ａで切断した断面図。
【図９Ａ】第１実施形態のメモリセルのレイアウトの第４例を示す図。
【図９Ｂ】図９Ａに示す切断面Ａ−Ａで切断した断面図。
【図１０】第３実施形態の磁気抵抗素子を示す斜視図。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して本発明の実施形態について説明する。
【００１４】
（第１実施形態）
第１実施形態による磁気メモリについて図１Ａを参照して説明する。第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１Ａに示す。第１実施形態のメモリセル１は、非磁性層１０と、この非磁性層１０上に設けられた磁気抵抗素子２０と、選択トランジスタ３２と、を備えている。
【００１５】
磁気抵抗素子２０は、磁性層２２と、非磁性中間層２４と、磁性層２６がこの順序で積層された積層構造を有している。すなわち、非磁性層１０と磁性層２６との間に非磁性中間層２４が設けられ、非磁性層１０と非磁性中間層２４との間に磁性層２２が設けられた構成を有している。磁性層２２は磁化方向が可変であり、磁性層２６は磁化方向が固定されている。ここで、磁化方向が可変とは、後述する書き込み動作の前後において、磁化方向が変化可能であることを意味する。磁化方向が固定されているとは、書き込み動作の前後において、磁化方向が変化しないことを意味する。なお、磁気抵抗素子２０は磁気抵抗素子２０の抵抗ＲｍｔｊがトランジスタのＯＮ抵抗Ｒｔｒに対し十分に大きい磁気抵抗素子である。ここで、抵抗Ｒｍｔｊは、磁気抵抗素子２０において磁性層２２と磁性層２６との磁化方向が平行状態のときの抵抗を示す。例えば、トランジスタの抵抗と磁気抵抗素子の抵抗比は、例えば１：１程度とすることができる。書込み電流の１／１０程度は磁気抵抗素子に電流が流れても良いので、抵抗Ｒｍｔｊは、ＯＮ抵抗Ｒｔｒの１０倍程度かそれ以上である。
【００１６】
非磁性層１０は、磁気抵抗素子２０を間に挟んだ２つの領域に第１端子１０ａおよび第２端子１０ｂを有している。なお、図１Ａでは、第２端子１０ｂは非磁性層１０の側面に設けられているが、磁気抵抗素子２０が設けられた上面に対向する下面に設けることが好ましい。また、第２端子１０ｂは、下面でかつ磁気抵抗素子２０の直下の領域に設けてもよい。後述する書き込み動作からわかるように、第１端子１０ａと第２端子１０ｂとの間に流れる電流のパス上に磁気抵抗素子２０が位置していればよい。
【００１７】
選択トランジスタ３２は、ソースおよびドレインのうちの一方が磁性層２６に電気的に接続されるとともにビット線ＢＬに接続される。選択トランジスタ３２のソースおよびドレインの他方は、非磁性層１０の第１端子１０ａに接続される。また、選択トランジスタ３２のゲートはワード線ＷＬ１に接続される。非磁性層１０の第２端子１０ｂはワード線ＷＬ２に接続される。
【００１８】
このように構成されたメモリセル１の一具体例の断面図を図２に示す。
【００１９】
半導体層３０に選択トランジスタ３２が設けられている。この選択トランジスタ３２は、半導体層３０に離間して設けられたソース３２ａおよびドレイン３２ｂと、ソース３２ａとドレイン３２ｂとの間のチャネル３２ｃ上に設けられたゲート絶縁膜３２ｄと、ゲート絶縁膜３２ｄ上に設けられワード線ＷＬ１となるゲート電極３２ｅと、を備えている。
【００２０】
ソース３２ａには上方に延在するソース電極４２ａが設けられ、ドレイン３２ｂには上方に延在するドレイン電極４２ｂが設けられている。ソース電極４２ａはビット線ＢＬに接続され、このビット線ＢＬに電極４４を介してメモリセル１の磁性層２６が接続される。メモリセル１の非磁性層１０はドレイン電極４２ｂに接続されるとともにワード線ＷＬ２に接続される。ワード線ＷＬ２はワード線ＷＬ１の上方にワード線ＷＬ１に平行に設けられる。
【００２１】
次に、本実施形態のメモリセル１の書き込み動作および読み出し動作について図２および図３を参照して説明する。
【００２２】
（書き込み動作）
書き込み動作は、非磁性層１０の第１端子と第２端子間に電流を流すことによって行う。例えば、図３に示すように、非磁性層１０に紙面の左方から右方に向かって電流を流したときに、スピン軌道相互作用によって、アップスピンを有する電子およびダウンスピンを有する電子のうちの一方の電子（例えば、アップスピンを有する電子）が、非磁性層１０の上面に流れ、他方の電子（例えば、ダウンスピンを有する電子）が非磁性層１０の下面に流れる。すなわち、紙面上で左方から右方に向かって非磁性層１０の上面を、アップスピンおよびダウンスピンのうち一方にスピン偏極された電子が流れ、非磁性層１０の下面を他方にスピン偏極された電子が流れる。これにより、非磁性層１０の上面に流れる一方にスピン偏極された電子からのスピントルクが磁性層２２の磁化に作用し、磁性層２２の磁化方向が反転可能となる。非磁性層１０は、スピン軌道相互作用を担う層となる。なお、非磁性層１０に紙面上で右方から左方に電流を流すと、上述した場合と逆に、例えばダウンスピンを有する電子が非磁性層１０の上面に流れ、アップスピンを有する電子が非磁性層１０の下面に流れる。したがって、非磁性層１０に流れる電流の向きによって磁性層２２に磁化方向を反転することができる。
【００２３】
本実施形態のメモリセルにおいては、書き込み動作をさせるためには、まず、書き込み／読み出し回路１３０によって、書き込みを行うメモリセルの選択トランジスタ３２をＯＮ状態にする。上記書き込み読み出し回路１３０によってワード線ＷＬ１を介してトランジスタ３２のゲート電極３２ｄに加わる電圧を調整することによりトランジスタ３２をＯＮ状態にすることができる。この状態において、書き込み回路／読み出し回路１２０によって、ビット線ＢＬから非磁性層１０の第１端子１０ａ、第２端子１０ｂを介してワード線ＷＬ２に電流を流す。電流が流れる経路（パス）としては、ビット線ＢＬから、ソース電極４２ａ、ソース３２ａ、チャネル３２ｃ、ドレイン３２ｂ、ドレイン電極４２ｂを介して非磁性層１０を流れ、ワード線ＷＬ２に繋がる第１パスと、ビット線ＢＬ、磁気抵抗素子２０、非磁性層１０、ワード線ＷＬ２に繋がる第２パスとがある。
【００２４】
本実施形態においては、トランジスタ３２がＯＮ状態の時、磁気抵抗素子２０の抵抗Ｒｍｔｊが選択トランジスタ３２のＯＮ抵抗Ｒｔｒに対し十分に大きい。このため、ほとんどの電流はビット線ＢＬから、ソース電極４２ａ、ソース３２ａ、チャネル３２ｃ、ドレイン３２ｂ、ドレイン電極４２ｂを介して非磁性層１０を流れ、ワード線ＷＬ２に繋がる第１パスを流れる。この第１パスでは電流が非磁性層１０の面内方向を流れるため、スピン軌道相互作用による効果が発現し、磁性層２２に磁気トルクが作用し、磁性層２２の磁化方向を反転させることが可能となり、書き込み動作を実現することができる。
【００２５】
本実施形態においては、選択トランジスタ３２と磁気抵抗素子２０が並列に配置されていることから、大きな電圧が磁気抵抗素子２０に加わる。このため、磁気抵抗素子２０の非磁性中間層２４の破壊が懸念される。しかし、磁気素子２０の抵抗Ｒｍｔｊが選択トランジスタ３２のＯＮ抵抗Ｒｔｒに対し十分に大きいという条件を満たすように、磁気抵抗素子２０の非磁性中間層の厚さを厚くすることにより、磁気抵抗素子２０の非磁性中間層２４の破壊電圧が大きくすることが可能となり、非磁性中間層２４の破壊を防止することができる。
【００２６】
（読み出し動作）
読み出し動作を行うためには、まず、選択トランジスタ３２をＯＦＦにする。これは、ワード線ＷＬ１を介して選択トランジスタ３２のゲート電極３２ｄに印加する電圧を調整することにより、選択トランジスタ３２をＯＦＦにすることができる。この状態において、書き込み／読み出し回路１２０、１３０によって、ビット線ＢＬからワードＷＬ２に読み出し電流を流す。
【００２７】
選択トランジスタ３２がＯＦＦ状態のとき、電流が流れるパスとしては、ビット線ＢＬから、ソース電極４２ａ、ソース３２ａ、チャネル３２ｃ、ドレイン３２ｂ、およびドレイン電極４２ｂを介して非磁性層１０に流れ、ワード線ＷＬ２に繋がる第１パスと、ビット線ＢＬ、電極４４、磁気抵抗素子２０、非磁性層１０、ワード線ＷＬ２に繋がる第２パスとがある。ＯＦＦ状態の選択トランジスタ３２の抵抗はいわば電気的に絶縁状態であるため、ほとんどの電流は、ビット線ＢＬ、電極４４、磁気抵抗素子２０、非磁性層１０、ワード線ＷＬ２に繋がる第２パスを流れる。この第２パスは、磁気抵抗素子２０の積層方向に対して平行な方向に電流が流れるために、磁気抵抗素子２０の抵抗値を読みだすことができる。
【００２８】
本実施形態のメモリセル構造を有することにより、一つの選択トランジスタにより読み書きが可能となる。また、選択トランジスタ３２のゲートのサイズをＦ（最小加工寸法）とすると、図２からわかるように、非磁性層１０の長さが２Ｆ程度まで短くすることが可能となり、エレクトロマイグレーションによる断線の確率を小さくすることができる。
【００２９】
なお、図１Ａでは、選択トランジスタ３２のゲートは、書き込み／読み出し回路１３０に接続されたワード線ＷＬ１に接続されている。しかし、図１Ｂに示す第１実施形態の変形例のように、選択トランジスタ３２のゲートは、書き込み／読み出し回路１２０に接続されたワード線ＷＬ１に接続されていてもよい。この場合は、選択トランジスタ３２のＯＮまたはＯＦＦは、書き込み／読み出し回路１２０によって制御される。
【００３０】
以上説明したように、本実施形態の磁気メモリによれば、簡単なセル構成で書き込み動作および読み出し動作を行うことができる。
【００３１】
（第２実施形態）
第１実施形態のメモリセル１を集積化した場合、配線を介して複数のメモリセルが電気的に繋がっているために、これらの配線を介して、いわば漏洩電流（Ｓｎｅａｋ電流とも云う）が発生し、書き込み動作や読み出し動作に不具合が生じる。この漏洩電流による影響について、図４に示すセルアレイの読み出し動作を例にとって説明する。
【００３２】
このセルアレイは、４つのメモリセル１１１〜１２２と、２本のビット線ＢＬ１、ＢＬ２と、４本のワード線ＷＬ１１、ＷＬ２１、ＷＬ１２、ＷＬ２２と、を備えている。各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、非磁性層１０ｉｊと、この非磁性層１０ｉｊの対向する２つの面のうちの一方の面上に設けられた磁気抵抗素子２０ｉｊと、選択トランジスタ３２ｉｊと、を有している。各磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）は、上記一方の面上に設けられた磁性層２２ｉｊと、磁性層２２ｉｊ上に設けられた非磁性中間層２４ｉｊと、非磁性中間層２４ｉｊ上に設けられた磁性層２６ｉｊと、を備えている。
【００３３】
メモリセル１ｉｊ（ｉ＝１，２）においては、磁性層２６ｉｊと、選択トランジスタ３２ｉｊのソースおよびドレインの一方とがビット線ＢＬｉに接続され、選択トランジスタ３２ｉｊのソースおよびドレインの他方が非磁性層１０ｉｊの第１端子１０ａｉｊに接続され、選択トランジスタ３２ｉｊのゲートがワード線ＷＬ１ｊに接続され、非磁性層１０ｉｊの第２端子１０ｂｉｊがワード線ＷＬ２ｊに接続される。
【００３４】
このようなセルアレイのメモリセル１１１からデータを読み出す場合について説明する。
【００３５】
まず、すべての選択トランジスタトランジスタ３２ｉｊ（ｉ，ｊ＝１，２）をＯＦＦにする。
【００３６】
次に、メモリセル１１１に接続されているビット線ＢＬ１とワード線ＷＬ２１に電圧を印加する。ＯＦＦ状態のトランジスタの抵抗はいわば電気的に絶縁状態であるため、ほとんどの電流はビット線ＢＬ１、磁気抵抗素子２０１１、非磁性層１０１１、ワード線ＷＬ２１に繋がるパスを流れる。このパスを流れる電流Ｉ１１はセンス電流として磁気抵抗素子２０１１の積層方向に対して平行な方向に電流が流れるために、磁気抵抗素子２０１１の抵抗値を読みだすことができる。
【００３７】
しかし、メモリセル１１２、メモリセル１２１、およびメモリセル１２２も、メモリセル１１１に電気的に接続されている。このため、漏洩電流Ｉ１２がビット線ＢＬ１からメモリセル１１２中の磁気抵抗素子２０１２に流れる。この漏洩電流Ｉ１２はワード線ＷＬ２２を介してメモリセル１２２中の磁気抵抗素子２０２２に流れる漏洩電流Ｉ２２を生じる。この漏洩電流Ｉ２２はビット線ＢＬ２を介してメモリセル１２１中の磁気抵抗素子２０２１を流れる漏洩電流Ｉ２１を生じる。この漏洩電流Ｉ２１は最終的にワード線ＷＬ２１に流れ込む。
【００３８】
このようにメモリセル１１１に隣接する異なるメモリセル１１２、１２２、１２１を通って漏洩電流が流れるため、磁気抵抗素子２０１２、２０２２、２０２１の抵抗が、メモリセル１１１の読み出し抵抗の変調成分として重畳される。これにより、メモリセルの読み出し精度を悪くしてしまう。
【００３９】
したがって、漏洩電流を抑制して読み出し精度を良くするために、各メモリセルにおいてダイオードを設けた構成の磁気メモリが望ましい。例えばポリシリコンのＰＮ接合を使ったダイオードやショットキー効果を使ったダイオードを使うことができる。このような構成のメモリセルを備えた磁気メモリを第２実施形態として説明する。
【００４０】
第２実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図５に示す。第２実施形態のメモリセル１Ａは、非磁性層１０と、この非磁性層１０上に設けられた磁気抵抗素子２０と、選択トランジスタ３２と、ダイオード３４と、を備えている。すなわち、この第２実施形態のメモリセル１Ａは、図１Ａまたは図１Ｂに示す第１実施形態またはその変形例のメモリセル１において、ビット線ＢＬにアノードが接続され、磁気抵抗素子２０の磁性層２６にカソードが接続されたダイオード３４を設けた構成を有している。
【００４１】
このような構成を用いることにより、メモリセル１１１からデータを読み出す場合に、例えば、図４に示す漏洩電流Ｉ２２がビット線ＢＬ２に流れるのを防止することが可能となり、ワード線ＷＬ２１に漏洩電流が流れるのを防止することができる。これにより、メモリセルの読み出し精度が悪化するのを抑制することができる。
【００４２】
なお、第２実施形態においても、図１Ａまたは図１Ｂに示す第１実施形態またはその変形例と同様に、ビット線ＢＬ１、ＢＬ２は書き込み読み出し回路１２０に接続され、ワード線ＷＬ１１、ＷＬ２１、ＷＬ１２、ＷＬ２２は、書き込み／読み出し回路１３０に接続される。
【００４３】
第２実施形態も第１実施形態と同様に、簡単なセル構成で書き込み動作および読み出し動作を行うことができる。
【００４４】
（セルサイズの低減化）
次に、第１および第２実施形態のメモリセルにおいては、占有面積が低減されていることについて説明する。
【００４５】
一般に、スピンホール効果またはスピン軌道相互作用を用いたメモリセルは、３端子を備えた素子となっている。このメモリセルにおいては、読み出し時と、書き込み時の電流パスが異なるため、１つのメモリセルに対して２個乃至３個のトランジスタを接続する。そのため、メモリセルの面積が大きくなってしまう。
【００４６】
しかし、第１および第２実施形態におけるメモリセルでは、メモリセル１つに対して１つのトランジスタを用いて書き込み動作および読み出し動作を制御することが可能となるため、メモリセルの占有面積も小さくすることができる。
【００４７】
（レイアウトの第１例）
第１実施形態のメモリセル１が２×２のアレイ状に配置されたレイアウトの第１例を図６Ａに示し、図６Ａに示す切断面Ａ−Ａで切断した断面を図６Ｂに示す。ワード線ＷＬ１ｊ（ｊ＝１，２）、ワード線ＷＬ２ｊは互いに平行に配置され、ビット線ＢＬｉ（ｉ＝１，２）はこれらのワード線に直交するように配置される。
【００４８】
各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、図２示すメモリセルと同じ構造を有し、非磁性層１０ｉｊと、磁気抵抗素子２０ｉｊと、選択トランジスタ３２ｉｊと、ソース電極４２ａｉｊと、ドレイン電極４２ｂｉｊと、電極４４ｉｊと、を備えている。ソース電極４２ａｉｊ（ｉ，ｊ＝１，２）およびドレイン電極４２ｂｉｊはそれぞれ選択トランジスタ３２ｉｊのソース３２ａｉｊおよびドレイン３２ｂｉｊからビット線ＢＬｊおよび非磁性層１０ｉｊに繋がっている。電極４４ｉｊ（ｉ，ｊ＝１，２）は、磁気抵抗素子２０ｉｊとビット線ＢＬｉに繋がっている。
【００４９】
磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）を構成する２つの磁性層が磁気抵抗素子の積層方向に垂直な磁化方向を有する場合は、形状異方性を付与するために、磁気抵抗素子２０ｉｊを構成する磁性層の平面形状のうちの一方の幅（ゲート幅）をＦとし、他方を２Ｆに伸ばす。ここで、Ｆは最小加工寸法である。この第１例では、磁性層の縦方向のサイズを２Ｆとしている。
【００５０】
この第１例においては、図６Ａからわかるように、隣接するメモリセル間の縦および横の間隔をそれぞれＦとしている。このため、各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、図６Ａにおける縦方向のサイズが３Ｆとなり、横方向のサイズが４Ｆとなるので、メモリセルの占有面積は、３×４Ｆ２となる。
【００５１】
（レイアウトの第２例）
第１実施形態のメモリセル１が２×２のアレイ状に配置されたレイアウトの第２例を図７Ａに示し、図７Ａに示す切断面Ａ−Ａで切断した断面を図７Ｂに示す。ワード線ＷＬ１ｊ（ｊ＝１，２）、ワード線ＷＬ２ｊは互いに平行に配置され、ビット線ＢＬｉ（ｉ＝１，２）はこれらのワード線に直交するように配置される。
【００５２】
各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、図２示すメモリセルと同じ構造を有し、非磁性層１０ｉｊと、磁気抵抗素子２０ｉｊと、選択トランジスタ３２ｉｊと、ソース電極４２ａｉｊと、ドレイン電極４２ｂｉｊと、電極４４ｉｊと、を備えている。なお、この第２例においては、第１例と異なり、横方向に隣接するメモリセル、例えば、メモリセル１２２とメモリセル１２１とは、選択トランジスタ３２２２、３２２１のソースが共有されてソース３２ａ２１となるとともに、ソース電極が共有されて、ソース電極４２ａ２１となっている。
【００５３】
第２例においても、第１例と同様に、形状異方性を磁気抵抗素子に付与するために、磁気抵抗素子２０ｉｊを構成する磁性層の平面形状のうちの一方の幅（ゲート幅）をＦとし、他方を２Ｆに伸ばす。この第２例では、磁性層の縦方向のサイズを２Ｆとしている。
【００５４】
この第２例においては、図７Ａからわかるように、第１例と同様に、各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、縦方向のサイズが３Ｆとなる。しかし、この第２例においては、横方向に隣接するメモリセルは、ソースおよびソース電極を共有しているので、メモリセルの横方向のサイズが２．５Ｆとなる。このため、この第２例においては、メモリセルの占有面積は、３×２．５Ｆ２となる。
【００５５】
（レイアウトの第３例）
第１実施形態のメモリセル１が２×２のアレイ状に配置されたレイアウトの第３例を図８Ａに示し、図８Ａに示す切断面Ａ−Ａで切断した断面を図８Ｂに示す。ワード線ＷＬ１ｊ（ｊ＝１，２）、ワード線ＷＬ２ｊは互いに平行に配置され、ビット線ＢＬｉ（ｉ＝１，２）はこれらのワード線に直交するように配置される。
【００５６】
各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、図２示すメモリセルと同じ構造を有し、非磁性層１０ｉｊと、磁気抵抗素子２０ｉｊと、選択トランジスタ３２ｉｊと、ソース電極４２ａｉｊと、ドレイン電極４２ｂｉｊと、電極４４ｉｊと、を備えている。ソース電極４２ａｉｊ（ｉ，ｊ＝１，２）およびドレイン電極４２ｂｉｊはそれぞれ選択トランジスタ３２ｉｊのソース３２ａｉｊおよびドレイン３２ｂｉｊからビット線ＢＬｊおよび非磁性層１０ｉｊに繋がっている。電極４４ｉｊ（ｉ，ｊ＝１，２）は、磁気抵抗素子２０ｉｊとビット線ＢＬｉに繋がっている。
【００５７】
この第３例においては、磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）の平面形状が円形となっている。このため、磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）のそれぞれが占有する面積は１×１Ｆ２となる。ゲート幅を最小ピッチ幅としてＦを仮定し、隣接するメモリセルとの縦方向および横方法の間隔をそれぞれ、Ｆとする。この場合、図８Ａからわかるように、メモリセルの縦方向のサイズが２Ｆとなり、横方向のサイズが４Ｆとなる。このため、この第３例においては、メモリセルの占有面積は、２×４Ｆ２となる。
【００５８】
なお、磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）の平面形状が円形の場合は、磁性層２２、２６は共に、磁化方向が磁気抵抗素子の積層方向に平行となる磁性材料を用いることが好ましい。
【００５９】
（レイアウトの第４例）
第１実施形態のメモリセル１が２×２のアレイ状に配置されたレイアウトの第４例を図９Ａに示し、図９Ａに示す切断面Ａ−Ａで切断した断面を図９Ｂに示す。
【００６０】
この第４例のレイアウトは、図７Ａ、７Ｂに示す第３例のレイアウトにおいて、横方向に隣接するメモリセル、例えば、メモリセル１２２とメモリセル１２１とは、選択トランジスタ３２２２、３２２１のソースが共有されてソース３２ａ２１となるとともに、ソース電極が共有されてソース電極４２ａ２１となる構成を有している。
【００６１】
この第４例においては、第３例と同様に、磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）の平面形状が円形となっており、磁気抵抗素子２０ｉｊ（ｉ，ｊ＝１，２）のそれぞれが占有する面積は１×１Ｆ２となる。ゲート幅を最小ピッチ幅としてＦを仮定し、隣接するメモリセルとの縦方向の間隔をＦとする。この場合、図９Ａからわかるように、メモリセルの縦方向のサイズが２Ｆとなり、横方向のサイズが２．５Ｆとなる。このため、この第４例においては、メモリセルの占有面積は、２×２．５Ｆ２となる。
【００６２】
なお、上記第１乃至第４例のレイアウトは、図１Ａに示す第１実施形態のメモリセルを例にとって説明したが、図５に示す第２実施形態のメモリセルを用いてもよい。この場合、ダイオード３４は、電極４４ｉｊ（ｉ，ｊ＝１，２）の途中に設けられる。
【００６３】
次に、第１乃至第２実施形態の磁気メモリにおける各構成要素の材料について説明する。
【００６４】
（非磁性層１０）
非磁性層１０としては、例えば、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、およびＣｕからなる群から選択された１つの元素からなる金属が用いられる。これらの金属は、スピンホール角、すなわちスピン伝導率の電気伝導率に対する比が大きいことが知られている。
【００６５】
また、上記群からから選択された少なくとも１つの元素を含む合金や積層体であってもよい。例えば、ＨｆＴａ、ＨｆＷ、ＨｆＲｅ、ＨｆＺｒ、ＨｆＮｂ、ＨｆＭｏ、ＨｆＴｉ、ＨｆＶ、ＨｆＣｒ、ＨｆＭｎ、ＴａＲｅ、ＴａＺｒ、ＴａＮｂ、ＴａＭｏ、ＴａＴｉ、ＴａＶ、ＴａＣｒ、ＴａＭｎ、ＷＲｅ、ＷＺｒ、ＷＮｂ、ＷＭｏ、ＷＴｉ、ＷＶ、ＷＣｒ、ＷＭｎ、ＲｅＺｒ、ＲｅＮｂ、ＲｅＭｏ、ＲｅＴｉ、ＲｅＶ、ＲｅＣｒ、ＲｅＭｎ、ＩｒＰｔ、ＩｒＡｕ、ＩｒＲｕ、ＩｒＲｈ、ＩｒＰｄ、ＩｒＡｇ、ＩｒＦｅ、ＩｒＣｏ、ＩｒＮｉ、ＩｒＣｕ、ＰｔＡｕ、ＰｔＲｕ、ＰｔＲｈ、ＰｔＰｄ、ＰｔＡｇ、ＰｔＦｅＰｔＣｏ、ＰｔＮｉ、ＰｔＣｕ、ＡｕＲｕ、ＡｕＲｈ、ＡｕＰｄ、ＡｕＡｇ、ＡｕＦｅ、ＡｕＣｏ、ＡｕＮｉ、およびＡｕＣｕから選択された１つの合金を用いることができる。
【００６６】
また、例えば、Ｈｆ／Ｔａ、Ｈｆ／Ｗ、Ｈｆ／Ｒｅ、Ｈｆ／Ｚｒ、Ｈｆ／Ｎｂ、Ｈｆ／Ｍｏ、Ｈｆ／Ｔｉ、Ｈｆ／Ｖ、Ｈｆ／Ｃｒ、Ｈｆ／Ｍｎ、Ｔａ／Ｒｅ、Ｔａ／Ｚｒ、Ｔａ／Ｎｂ、Ｔａ／Ｍｏ、Ｔａ／Ｔｉ、Ｔａ／Ｖ、Ｔａ／Ｃｒ、Ｔａ／Ｍｎ、Ｗ／Ｒｅ、Ｗ／Ｚｒ、Ｗ／Ｎｂ、Ｗ／Ｍｏ、Ｗ／Ｔｉ、Ｗ／Ｖ、Ｗ／Ｃｒ、Ｗ／Ｍｎ、Ｒｅ／Ｚｒ、ＲｅＮｂ、Ｒｅ／Ｍｏ、Ｒｅ／Ｔｉ、Ｒｅ／Ｖ、Ｒｅ／Ｃｒ、Ｒｅ／Ｍｎ、Ｉｒ／Ｐｔ、Ｉｒ／Ａｕ、Ｉｒ／Ｒｕ、Ｉｒ／Ｒｈ、Ｉｒ／Ｐｄ、Ｉｒ／Ａｇ、Ｉｒ／Ｆｅ、Ｉｒ／Ｃｏ、Ｉｒ／Ｎｉ、Ｉｒ／Ｃｕ、Ｐｔ／Ａｕ、Ｐｔ／Ｒｕ、Ｐｔ／Ｒｈ、Ｐｔ／Ｐｄ、Ｐｔ／Ａｇ、Ｐｔ／Ｆｅ、Ｐｔ／Ｃｏ、Ｐｔ／Ｎｉ、Ｐｔ／Ｃｕ、Ａｕ／Ｒｕ、Ａｕ／Ｒｈ、Ａｕ／Ｐｄ、Ａｕ／Ａｇ、Ａｕ／Ｆｅ、Ａｕ／Ｃｏ、Ａｕ／Ｎｉ、およびＡｕ／Ｃｕからなる群から選択された１つの積層体を用いることができる。ここで、記号「／」は、左側が上層で右側が下層であることを意味する。例えば、Ｈｆ／Ｔａは、Ｈｆが上層でＴａが下層に配置されて積層体を意味する。
【００６７】
また、上記非磁性層の材料に、Ｂ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐ、Ｂｉから選択された少なくとも１つの元素を添加して、微結晶化あるいはアモルファス化させ、非磁性層１０の平坦化を促進してもよい。例えば、ＨｆＢ、ＴａＢ、ＷＢ、ＲｅＢ、ＩｒＢ、ＰｔＢ、ＡｕＢ、ＺｒＢ、ＮｂＢ、ＭｏＢ、ＲｕＢ、ＲｈＢ、ＡｇＢ、ＴｉＢ、ＶＢ、ＣｒＢ、ＭｎＢ、ＣｕＢ、ＨｆＢｉ、ＴａＢｉ、ＷＢｉ、ＲｅＢｉ、ＩｒＢｉ、ＰｔＢｉ、ＡｕＢｉ、ＺｒＢｉ、ＮｂＢｉ、ＭｏＢｉ、ＲｕＢｉ、ＲｈＢｉ、ＡｇＢｉ、ＴｉＢｉ、ＶＢｉ、ＣｒＢｉ、ＭｎＢｉ、ＣｕＢｉからなる群から選択された１つの材料を用いることができる。
【００６８】
また、上記材料の積層体であってもよい。例えば、ＨｆＢ／Ｔａ、ＨｆＢ／Ｗ、ＨｆＢ／Ｒｅ、ＨｆＢ／Ｚｒ、ＨｆＢ／Ｎｂ、ＨｆＢ／Ｍｏ、ＨｆＢ／Ｔｉ、ＨｆＢ／Ｖ、ＨｆＢ／Ｃｒ、ＨｆＢ／Ｍｎ、ＴａＢ／Ｒｅ、ＴａＢ／Ｚｒ、ＴａＢ／Ｎｂ、ＴａＢ／Ｍｏ、ＴａＢ／Ｔｉ、ＴａＢ／Ｖ、ＴａＢ／Ｃｒ、ＴａＢ／Ｍｎ、ＷＢ／Ｒｅ、ＷＢ／Ｚｒ、ＷＢ／Ｎｂ、ＷＢ／Ｍｏ、ＷＢ／Ｔｉ、ＷＢ／Ｖ、ＷＢ／Ｃｒ、ＷＢ／Ｍｎ、ＲｅＢ／Ｚｒ、ＲｅＮｂ、ＲｅＢ／Ｍｏ、ＲｅＢ／Ｔｉ、ＲｅＢ／Ｖ、ＲｅＢ／Ｃｒ、ＲｅＢ／Ｍｎ、ＩｒＢ／Ｐｔ、ＩｒＢ／Ａｕ、ＩｒＢ／Ｒｕ、ＩｒＢ／Ｒｈ、ＩｒＢ／Ｐｄ、ＩｒＢ／Ａｇ、ＩｒＢ／Ｆｅ、ＩｒＢ／Ｃｏ、ＩｒＢ／Ｎｉ、ＩｒＢ／Ｃｕ、ＰｔＢ／Ａｕ、ＰｔＢ／Ｒｕ、ＰｔＢ／Ｒｈ、ＰｔＢ／Ｐｄ、ＰｔＢ／Ａｇ、ＰｔＢ／Ｆｅ、ＰｔＢ／Ｃｏ、ＰｔＢ／Ｎｉ、ＰｔＢ／Ｃｕ、ＡｕＢ／Ｒｕ、ＡｕＢ／Ｒｈ、ＡｕＢ／Ｐｄ、ＡｕＢ／Ａｇ、ＡｕＢ／Ｆｅ、ＡｕＢ／Ｃｏ、ＡｕＢ／Ｎｉ、およびＡｕＢ／Ｃｕからなる群から選択された１つの積層体を用いることができる。
【００６９】
また、上記材料に、Ｍｇ、Ａｌ、Ｓｃ、Ｚｎ、Ｇａ、およびＮからなる群から選択された少なくとも１つの元素を添加し、スピンポンピングによるダンピング定数の増加を抑制してもよい。例えば、ＨｆＭｇ、ＴａＭｇ、ＷＭｇ、ＲｅＭｇ、ＩｒＭｇ、ＰｔＭｇ、ＡｕＭｇ、ＺｒＭｇ、ＮｂＭｇ、ＭｏＭｇ、ＲｕＭｇ、ＲｈＭｇ、ＡｇＭｇ、ＨｆＡｌ、ＴａＡｌ、ＷＡｌ、ＲｅＡｌ、ＩｒＡｌ、ＰｔＡｌ、ＡｕＡｌ、ＺｒＡｌ、ＮｂＡｌ、ＭｏＡｌ、ＲｕＡｌ、ＲｈＡｌ、ＡｇＡｌ、ＨｆＭｇＡｌ、ＴａＭｇＡｌ、ＷＭｇＡｌ、ＲｅＭｇＡｌ、ＩｒＭｇＡｌ、ＰｔＭｇＡｌ、ＡｕＭｇＡｌ、ＺｒＭｇＡｌ、ＮｂＭｇＡｌ、ＭｏＭｇＡｌ、ＲｕＭｇＡｌ、ＲｈＭｇＡｌ、ＡｇＭｇＡｌ、ＨｆＮ、ＴａＮ、ＷＮ、ＲｅＮ、ＩｒＮ、ＰｔＮ、ＡｕＮ、ＺｒＮ、ＮｂＮ、ＭｏＮ、ＲｕＮ、ＲｈＮ、ＡｇＮ、ＨｆＧａ、ＴａＧａ、ＷＧａ、ＲｅＧａ、ＩｒＧａ、ＰｔＧａ、ＡｕＧａ、ＺｒＧａ、ＮｂＧａ、ＭｏＧａ、ＲｕＧａ、ＲｈＧａ、ＡｇＧａからなる群から選択された１つの材料を用いることができる。
【００７０】
また、上述した材料の組み合わせであってもよい。例えば、ＨｆＭｇＡｌＢ、ＴａＭｇＡｌＢ、ＷＭｇＡｌＢ、ＲｅＭｇＡｌＢ、ＩｒＭｇＡｌＢ，ＰｔＭｇＡｌＢ、ＡｕＭｇＡｌＢ、ＺｒＭｇＡｌＢ、ＮｂＭｇＡｌＢ、ＭｏＭｇＡｌＢ、ＲｕＭｇＡｌＢ、ＲｈＭｇＡｌＢ、ＡｇＭｇＡｌＢ、ＨｆＭｇＡｌＢＮ、ＴａＭｇＡｌＢＮ、ＷＭｇＡｌＢＮ、ＲｅＭｇＡｌＢＮ、ＩｒＭｇＡｌＢＮ、ＰｔＭｇＡｌＢＮ、ＡｕＭｇＡｌＢＮ、ＺｒＭｇＡｌＢＮ、ＮＢＮＭｇＡｌＢＮ、ＭｏＭｇＡｌＢＮ、ＲｕＭｇＡｌＢＮ、ＲｈＭｇＡｌＢＮ、ＡｇＭｇＡｌＢＮ等の材料を用いてもよい。
【００７１】
（磁性層２２）
磁性層２２としては、Ｃｏ、Ｆｅ、およびＮｉからなる群から選択された少なくとも１つの元素を含む強磁性体が用いられる。さらに、磁性層２２の格子定数を制御するために、Ｂ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐからなる群から選択された少なくとも１つの元素を２５原子％以下の濃度で添加してもよい。このような材料を磁性層２２として用いることで、高いスピン分極率を有することが可能となる。例えば、ＣｏＦｅＢ、ＣｏＦｅＳｉ、ＣｏＦｅＰ、ＦｅＮｉＢ、ＦｅＮｉＳｉ、ＦｅＮｉＰ、などである。そして、これらの濃度が異なる強磁性体の積層体であってもよい。例えば、ＣｏＦｅＢ／ＣｏＦｅ、ＣｏＦｅＢ／ＦｅＮｉＢ、組成の異なるＣｏＦｅＢの積層体、組成の異なるＣｏＦｅの積層体である。
【００７２】
（磁性層２６）
磁性層２６は、磁性層２２よりも保磁力または磁気異方性エネルギーの大きい磁性材料が用いられる。このような材料を用いることにより、磁気抵抗素子の抵抗値をより安定的に得ることが可能となる。これを実現させるために、例えばＩｒ，Ｐｔ，Ｆｅ、Ｒｈからなる群から選択された少なくとも１つの元素とＭｎとを含む合金と、Ｃｏ、ＦｅおよびＮｉからなる群から選択された少なくとも１つの元素を含む強磁性体と、を積層させる。例えばＩｒＭｎ／ＣｏＦｅ、ＰｔＭｎ／ＣｏＦｅ、またはＦｅＭｎ／ＣｏＦｅからなる積層体を用いることで強磁性体の磁化方向を安定化させることができる。
【００７３】
（非磁性中間層２４）
非磁性中間層２４としては、ＭＴＪ素子のトンネルバリア層として周知の材料が用いられる。例えば、ＭｇＯ、ＭｇＡｌＯ、ＡｌＯ等が用いられる。また、Ｃｕ、Ａｇ、Ａｕ等の非磁性金属を用いてもよい。
【００７４】
（第３実施形態）
第３実施形態の磁気メモリについて、図１０を参照して説明する。この第３実施形態の磁気メモリは、図１Ａまたは図５に示す第１または第２実施形態の磁気メモリにおいて、メモリセルとして、磁気抵抗素子２０を図１０に示す磁気抵抗素子２０Ａに置き換えた構成を有している。
【００７５】
この磁気抵抗素子２０Ａは、図１Ａに示す磁気抵抗素子２０において、磁性層２６上に磁性層２８を設けた構成を有している。すなわち、磁気抵抗素子２０Ａは、非磁性層１０と、磁性層２８との間に磁性層２２が設けられ、磁性層２２と磁性層２８との間に非磁性中間層２４が設けられ、非磁性中間層２４と磁性層２８との間に磁性層２６が設けられた４層の積層構造を有している。
【００７６】
この磁性層２８は、磁性層２６の磁化方向を安定化（固定）させる。磁性層２８としては、例えば、ＩｒＭｎ、ＰｔＭｎ、ＦｅＭｎ、ＮｉＭｎなどの反強磁性体が用いられる。このとき、磁性層２６としては、例えばＣｏおよびＦｅを含む強磁性体が用いられる。
【００７７】
なお、第２実施形態のメモリセル１Ａを、第３実施形態に用いる場合は、ダイオード３４のカソードが磁性層２８に接続されることになる。
【００７８】
この第３実施形態も第１または第２実施形態と同様に、簡単なセル構成で書き込み動作および読み出し動作を行うことができる。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８０】
１、１Ａ  メモリセル
１０  磁性層
２０、２０Ａ  磁気抵抗素子  
３２  選択トランジスタ
３４  ダイオード
ＢＬ  ビット線
ＷＬ１  ワード線
ＷＬ２  ワード線
【要約】 
【課題】簡単なセル構成で書き込み動作および読み出し動作を行うことのできる磁気メモリを提供する。
【解決手段】本実施形態の磁気メモリは、第１端子および第２端子を有する導電性の非磁性層と、前記第１端子と前記第２端子との間の前記非磁性層の領域に設けられた磁気抵抗素子であって、第１磁性層と、前記非磁性層の前記領域と前記第１磁性層との間に設けられた第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた非磁性中間層と、を有する磁気抵抗素子と、第３および第４端子と、制御端子とを有し、前記第３端子が前記第１端子に接続されたトランジスタと、前記第１磁性層に接続されるとともに前記第４端子に接続された第１配線と、前記制御端子に接続された第２配線と、前記第２端子に接続された第３配線と、を備えている。
【選択図】図１Ａ【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
0005985728.tif 000008
【図６Ｂ】
0005985728.tif 000009
【図７Ａ】
0005985728.tif 000010
【図７Ｂ】
0005985728.tif 000011
【図８Ａ】
0005985728.tif 000012
【図８Ｂ】
0005985728.tif 000013
【図９Ａ】
0005985728.tif 000014
【図９Ｂ】
0005985728.tif 000015
【図１０】
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