(57)【特許請求の範囲】
【請求項１】
ドレインが電源に接続されたデプレッション型の第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソースに接続されるとともに他端が接地されて前記第１のＭＯＳトランジスタとの接続点に自己バイアスによる所定の基準電圧を発生させる負荷とを有する電源回路において、
前記第１のＭＯＳトランジスタのゲートにソースより低い所定電圧を印加し、前記負荷を、ゲートとドレインとを結線したデプレッション型の第２のＭＯＳトランジスタで構成したことを特徴とする電源回路。
【請求項２】
請求項１に記載する電源回路において、
前記負荷を、ゲートとドレインとを結線したエンハンスメント型の第３のＭＯＳトランジスタで構成するとともに、前記第１のＭＯＳトランジスタと第３のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【請求項３】
請求項２に記載する電源回路において、
前記第１のＭＯＳトランジスタの代わりにそのゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタで構成されるとともに、前記第３のＭＯＳトランジスタの代わりにそのゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタで構成され、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【請求項４】
請求項１に記載する電源回路における第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続点の電圧が、請求項３に記載する電源回路における第４のＭＯＳトランジスタのゲートに印加されるように構成するとともに、請求項３に記載する電源回路における前記第４のＭＯＳトランジスタと第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【請求項５】
前記第４のＭＯＳトランジスタと、ゲート電極の不純物濃度が、前記第４のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度であるゲートとソースとを結線した第６のＭＯＳトランジスタとを直列に接続して接続点から基準電圧を取り出すように構成するとともに、請求項３に記載する電源回路における出力電圧が前記第４のＭＯＳトランジスタのゲートに印加されるように構成したことを特徴とする電源回路。
【請求項６】
請求項５に記載する電源回路において、
前記第４のＭＯＳトランジスタと第６のＭＯＳトランジスタとで差動増幅器を構成するとともに、請求項３に記載する電源回路における出力電圧が前記第４のＭＯＳトランジスタのゲートに印加されるように構成するとともに、前記差動増幅器の出力として基準電圧を得るように構成したことを特徴とする電源回路。
【請求項７】
直列に接続した、ゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタとゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタとの対と、直列に接続した、ゲート電極の不純物濃度が前記第４のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度である第６のＭＯＳトランジスタおよびゲートとドレインを結線した前記第５のＭＯＳトランジスタとの対とを並列に接続するとともに、前記第５のＭＯＳトランジスタ同士がカレントミラー回路を構成するとともに、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【請求項８】
直列に接続した、ゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタとゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタとの対と、直列に接続した前記第４のＭＯＳトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第５のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度である第７のＭＯＳトランジスタとを並列に接続するとともに、前記第７のＭＯＳトランジスタと前記第５のＭＯＳトランジスタでカレントミラー回路を構成するとともに、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【請求項９】
ゲートとドレインとを結線した、ゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタと、直列に接続した、ゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第５のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度である第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタと第７のＭＯＳトランジスタに流れる電流を等しくするカレントミラー回路とを有するとともに、前記第５のＭＯＳトランジスタのドレインから基準電圧を得るように構成したことを特徴とする電源回路。
【請求項１０】
請求項５〜請求項９のいずれか一つに記載する電源回路において、
同一半導体型でゲート電極の不純物濃度が一桁以上異なる濃度である各ＭＯＳトランジスタは、前記ゲート電極の不純物型が各ＭＯＳトランジスタのソース−ドレインと異種の半導体型であることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路に関し、特に各種電気機器を動作させる低電圧駆動の基準電圧発生回路に適用して有用なものである。
【背景技術】
【０００２】
電子機器の基準電圧発生回路として、例えば特許文献１の基準電圧用半導体装置が知られている。これは、同特許文献１の第３図に示されるように、デプレッション型のＭＯＳトランジスタをゲートとソースを結線して定電流源とし、その電流をゲートとドレインを結線したエンハンスメント型のＭＯＳトランジスタに流し込み、エンハンス型のＭＯＳトランジスタＭのＶＧＳとして、エンハンス型のＭＯＳトランジスタのＶＴＮＥとデプレッション型のＭＯＳトランジスタＭのＶＴＮＤとの差を出力させるように構成してある。
【０００３】
他にも、この種の基準電圧発生回路を開示する文献として特許文献２が知られている。また、これらの電子回路の基礎となる半導体物性に関する理論を開示する非特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平４−６５５４６号公報
【特許文献２】特開２００８−２９３４０９号公報
【非特許文献】
【０００５】
【非特許文献１】Ｓ．Ｍ．ジー著  「半導体デバイス」（第２版）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示する基準電圧用半導体装置は、出力電圧(ＶＴＮＥ−ＶＴＮＤ)が大きいのに加え、デプレッション型のＭＯＳトランジスタＭを飽和領域で動作させるため、デプレッションのＶＤＳとして−ＶＴＮＤ以上が必要となるので、最低動作電圧として（ＶＴＮＥ−２×ＶＴＮＤ）という比較的大きな電圧が必要となる。
【０００７】
これに対し、近年の電子機器の小形化、実装密度の高密度化に伴い、より低い動作電圧で動作し、しかも温度特性等による影響を可及的に低減して長期に亘り安定した動作を維持し得る基準電圧発生回路ないし電圧検出回路の出現が待望されている。
【０００８】
本発明は、上記問題点に鑑み、最低動作電圧が小さく、低電圧の基準電圧を出力することができ、しかも正の温度特性、負の温度特性、またはフラットな温度特性を任意に得ることができる電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
まず、上記目的を達成する本発明の原理について説明しておく。ゲート・ソース電圧（以下、ＶＧＳ）が０Ｖ以下で電流を流すことのできるデプレッション型のＭＯＳトランジスタを、ドレイン・ソース電圧（以下、ＶＤＳ）が小さくても飽和領域で動作するようにＶＧＳを０Ｖ以下にバイアスし低電圧動作を可能とする。つまり、ゲートにはソースより低い電圧が印加される。すなわち、図１の回路図に示すように、デプレッション型のＭＯＳトランジスタＭのソースを接地し、ゲートにＶＧＳの電圧を印加する。このときのドレイン電流（以下、Ｉｄ）は、式（１）で与えられる。
【００１０】
【数１】
0005945124.tif 000002
【００１１】
上式（１）において、ＫはＭＯＳトランジスタＭの導電計数、Ｖｔはその閾値電圧である。
【００１２】
この結果、図４のＩｄ−ＶＧＳ特性図に示すように、Ｉｄは右上がりの２次関数となる。
【００１３】
一方、図２の回路図に示すように、デプレッション型のＭＯＳトランジスタＭのゲートを接地し、ソースにＶＧＳの電圧を印加すると、Ｉｄは、式（１）で与えられるので、図４において、右下がりの２次関数となる。図４において、図１の特性と図２の特性とはＩｄｓ軸（ＶＧＳ＝０）に対して左右対称になる。また、ゲートを接地せずに、ソース電圧より低い一定電圧を印加しても、デプレッション型のＭＯＳトランジスタＭは飽和領域で動作することになり、図２の回路と同様の特性を示す。よって、回路動作の説明を分かりやすくするため、以後デプレッション型のＭＯＳトランジスタＭのゲートは接地されている場合についてのみ説明する。
【００１４】
ここで、図２の電圧源を、デプレッション型のＭＯＳトランジスタＭに流れる電流で電圧を発生し、負帰還のループを形成するように抵抗に置き換える。かかる回路を図３に示す。図３に示す回路では、抵抗負荷の直線と右下がりの２次関数の交点が動作点となるよう負帰還がかかる。ここで、ドレイン電流と抵抗負荷電流は等しいので、式（２）を得る。
【００１５】
【数２】
0005945124.tif 000003
【００１６】
上式（２）において、Ｖ１はＭＯＳトランジスタＭのソースと抵抗Ｒとの接続点の電圧（出力電圧）である。ここで、Ｒ＝−1／ＫＶｔとすれば、Ｖ１として（sqrt３−２)ＶＴＮＤ（以下、ＶＴＮＤはＮ型のデプレッショントランジスタの閾値電圧を意味する）を取り出すことができる。
【００１７】
かかる原理に基づく本発明の第１の態様は、
ドレインが電源に接続されたデプレッション型の第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのソースに接続されるとともに他端が接地されて前記第１のＭＯＳトランジスタとの接続点に自己バイアスによる所定の基準電圧を発生させる負荷とを有する電源回路において、
前記第１のＭＯＳトランジスタのゲートにソースより低い所定電圧を印加し、前記負荷を、ゲートとドレインとを結線したデプレッション型の第２のＭＯＳトランジスタで構成したことを特徴とする電源回路。
【００１８】
本発明の第２の態様は、
第１の態様に記載する電源回路において、
前記負荷を、ゲートとドレインとを結線したエンハンスメント型の第３のＭＯＳトランジスタで構成するとともに、前記第１のＭＯＳトランジスタと第３のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【００１９】
本発明の第３の態様は、
第２の態様に記載する電源回路において、
前記第１のＭＯＳトランジスタの代わりにそのゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタで構成されるとともに、前記第３のＭＯＳトランジスタの代わりにそのゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタで構成され、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【００２０】
本発明の第４の態様は、
第１の態様に記載する電源回路における第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続点の電圧が、第３の態様に記載する電源回路における第４のＭＯＳトランジスタのゲートに印加されるように構成するとともに、第３の態様に記載する電源回路における前記第４のＭＯＳトランジスタと第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【００２１】
本発明の第５の態様は、
前記第４のＭＯＳトランジスタと、ゲート電極の不純物濃度が、前記第４のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度であるゲートとソースとを結線した第６のＭＯＳトランジスタとを直列に接続して接続点から基準電圧を取り出すように構成するとともに、第３の態様に記載する電源回路における出力電圧が前記第４のＭＯＳトランジスタのゲートに印加されるように構成したことを特徴とする電源回路。
【００２２】
本発明の第６の態様は、
第５の態様に記載する電源回路において、
前記第４のＭＯＳトランジスタと第６のＭＯＳトランジスタとで差動増幅器を構成するとともに、第３の態様に記載する電源回路における出力電圧が前記第４のＭＯＳトランジスタのゲートに印加されるように構成するとともに、前記差動増幅器の出力として基準電圧を得るように構成したことを特徴とする電源回路。
【００２３】
本発明の第７の態様は、
直列に接続した、ゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタとゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタとの対と、直列に接続した、ゲート電極の不純物濃度が前記第４のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度である第６のＭＯＳトランジスタおよびゲートとドレインを結線した前記第５のＭＯＳトランジスタとの対とを並列に接続するとともに、前記第５のＭＯＳトランジスタ同士がカレントミラー回路を構成するとともに、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【００２４】
本発明の第８の態様は、
直列に接続した、ゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタとゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタとの対と、直列に接続した前記第４のＭＯＳトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第５のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度である第７のＭＯＳトランジスタとを並列に接続するとともに、前記第７のＭＯＳトランジスタと前記第５のＭＯＳトランジスタでカレントミラー回路を構成するとともに、前記第４のＭＯＳトランジスタと前記第５のＭＯＳトランジスタとの接続点から基準電圧を得るように構成したことを特徴とする電源回路。
【００２５】
本発明の第９の態様は、
ゲートとドレインとを結線した、ゲート電極の不純物が所定の濃度のＰ型半導体であるエンハンスメント型の第５のＭＯＳトランジスタと、直列に接続した、ゲート電極の不純物が所定の濃度のＮ型半導体であるデプレッション型の第４のＭＯＳトランジスタおよびゲートとドレインを結線し、ゲート電極の不純物濃度が前記第５のＭＯＳトランジスタと同一半導体型で一桁以上異なる濃度である第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタと第７のＭＯＳトランジスタに流れる電流を等しくするカレントミラー回路とを有するとともに、前記第５のＭＯＳトランジスタのドレインから基準電圧を得るように構成したことを特徴とする電源回路。
【００２６】
本発明の第１０の態様は、
第５〜第９の態様のいずれか一つに記載する電源回路において、
同一半導体型でゲート電極の不純物濃度が一桁以上異なる濃度である各ＭＯＳトランジスタは、前記ゲート電極の不純物型が各ＭＯＳトランジスタのソース−ドレインと異種の半導体型であることを特徴とする電源回路。
【発明の効果】
【００２７】
本発明によれば、最低動作電圧を低くすることができるばかりでなく、従来よりも低電圧の基準電圧を容易かつ安定的に出力させることができる。
【００２８】
また、正の温度特性、負の温度特性を任意に実現し得るので、これらの組み合わせにより回路の温度特性をフラットなものとすることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の原理を説明するための第１の回路の回路図である。
【図２】本発明の原理を説明するための第２の回路の回路図である。
【図３】本発明の原理を説明するための第３の回路の回路図である。
【図４】上記第１〜第３の回路におけるＩｄ−ＶＧＳ特性を示す特性図である。
【図５】本発明の実施の形態を示す各図面で使用するトランジスタの種類に応じたシンボルおよびそれぞれの特性等を示す説明図である。
【図６】本発明の第１の実施の形態に係る基準電圧発生回路を示す回路図である。
【図７】図６におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図８】本発明の第２の実施の形態に係る基準電圧発生回路を示す回路図である。
【図９】図８におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図１０】本発明の第３の実施の形態に係る基準電圧発生回路を示す回路図である。
【図１１】図１０におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図１２】本発明の第４の実施の形態に係る基準電圧発生回路の原理を説明するための回路図である。
【図１３】図１２におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図１４】本発明の第４の実施の形態に係る基準電圧発生回路を示す回路図である。
【図１５】本発明の第５の実施の形態に係る基準電圧発生回路を示す回路図である。
【図１６】図１５におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図１７】本発明の第６の実施の形態に係る定電圧発生回路を示す回路図である。
【図１８】本発明の第７の実施の形態に係る基準電圧発生回路を示す回路図である。
【図１９】図１８におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図２０】本発明の第８の実施の形態に係る基準電圧発生回路を示す回路図である。
【図２１】図２０におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図２２】本発明の第９の実施の形態に係る電圧検出回路を示す回路図である。
【図２３】図２２における入出力特性を示す特性図である。
【図２４】本発明の第１０の実施の形態に係る基準電圧発生回路を示す回路図である。
【図２５】図２４におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図２６】本発明の第１１の実施の形態に係る基準電圧発生回路を示す回路図である。
【図２７】図２６におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【図２８】本発明の実施の形態に係るＭＯＳトランジスタの構造の第１の例を示す模式図である。
【図２９】本発明の実施の形態に係るＭＯＳトランジスタの構造の第２の例を示す模式図である。
【図３０】本発明の実施の形態に係るＭＯＳトランジスタの構造の第３の例を示す模式図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づき詳細に説明する。なお、各実施の形態を示す図面で使用するトランジスタの種類に応じたシンボルおよびそれぞれの特性等を図５にまとめて示しておく。なお、同図に示すように、本発明においてＶＢＳは、主要因ではないので、ＶＢＳ＝０とする。つまり、すべてのＭＯＳトランジスタについてソースとバックゲートをショートさせる記述となっている。バックゲートを独立させ、ＭＯＳトランジスタを四端子素子として記述しておき、バックゲート端子ＭＯＳの外部でＧＮＤ電位に接続しても上側のＭＯＳトランジスタにバックゲートバイアス効果を生じるだけで、本文説明において本質的な変更は生じない。
【００３１】
＜第１の実施の形態＞
図６は本形態に係る基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る電源回路である基準電圧発生回路Ｉは、デプレッション型のＭＯＳトランジスタＭ１に負荷として、ドレインとゲートとを結線したデプレッション型のＭＯＳトランジスタＭ２を直列に接続して構成してある。すなわち、図３に示す回路の抵抗ＲをＭＯＳトランジスタＭ２で置換した構成となっている。
【００３２】
かかる基準電圧発生回路において、高電位側のＭＯＳトランジスタＭ１、低電位側のＭＯＳトランジスタＭ２に流れるドレイン電流Ｉｄは等しいので次式（３）で表される。
【００３３】
【数３】
0005945124.tif 000004
【００３４】
上式（３）において、Ｋ１はＭＯＳトランジスタＭ１の導電係数、Ｋ２はＭＯＳトランジスタＭ２の導電係数、ＶｔはＭＯＳトランジスタＭ１の閾値電圧（本形態ではＶｔ＝ＶＴＮＤ）、Ｖ１は出力電圧である。
【００３５】
ここで、Ｋ１＝Ｋ２とすれば、Ｖ１＝−ＶＴＮＤ／４を得る。上式（３）のルートを取ると次式（４）となる。
【００３６】
【数４】
0005945124.tif 000005
【００３７】
したがって、本形態におけるＶＧＳとＩｄの平方根（以下、「sqrtＩｄ」と表記する）との特性は図７に示すようになる。同図に示すように、本形態における出力電圧Ｖ１は、右下がりの直線として与えられるＭＯＳトランジスタＭ１の特性と、右上がりの曲線として与えられるＭＯＳトランジスタＭ２の特性との交点として与えられる。
【００３８】
ここで、Ｋ２＝αＫ１とすると、式（５）の関係が成立するので、これを解くことにより出力電圧Ｖ１は式（６）で与えられる。
【００３９】
【数５】
0005945124.tif 000006
【００４０】
上式（５）においてαは正の整数である。
【００４１】
【数６】
0005945124.tif 000007
【００４２】
同様に、Ｋ２＝０．２Ｋ１とすれば、Ｖ１＝−ＶＴＮＤ／２となる。
【００４３】
ここで、本形態におけるＭＯＳトランジスタＭ１，Ｍ２は、いずれもデプレッション型であるので、ＶＴＮＤのマッチングが良い。
【００４４】
かくして、Ｋ１，Ｋ２の比率を変えることで、０＜Ｖ１＜−ＶＴＮＤの範囲の出力電圧Ｖ１を取り出すことができる。Ｋ１，Ｋ２の比率を変えても最低動作電圧は−ＶＴＮＤである。また、ＶＴＮＤの温度特性は負であるから、本形態における出力電圧Ｖ１としては正の温度特性を持ち、Ｋ１，Ｋ２の比率で温度係数を任意に設定できる。
【００４５】
＜第２の実施の形態＞
図８は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路IIは、デプレッション型のＭＯＳトランジスタＭ１に負荷として、ドレインとゲートとを結線したエンハンスメント型のＭＯＳトランジスタＭ３を直列に接続して構成してある。すなわち、図６に示す第１の実施の形態に係る基準電圧発生回路Ｉのデプレッション型のＭＯＳトランジスタＭ２をエンハンスメント型のＭＯＳトランジスタＭ３で置換したものである。
【００４６】
かかる基準電圧発生回路IIにおいて、高電位側のＭＯＳトランジスタＭ１、低電位側のＭＯＳトランジスタＭ３に流れるドレイン電流Ｉｄは等しいので次式（７）で表される。
【００４７】
【数７】
0005945124.tif 000008
【００４８】
上式（７）において、Ｋ１はＭＯＳトランジスタＭ１の導電係数、Ｋ３はＭＯＳトランジスタＭ３の導電係数、Ｖｔ１はＭＯＳトランジスタＭ１の閾値電圧（本形態ではＶｔ１＝ＶＴＮＤ）、Ｖｔ３はＭＯＳトランジスタＭ３の閾値電圧（本形態ではＶｔ３＝ＶＴＮＥ（以下、ＶＴＮＥはＮ型のエンハンストランジスタの閾値電圧を意味する））、Ｖ１は出力電圧である。
【００４９】
上式（７）のルートを取ると次式（８）となる。
【００５０】
【数８】
0005945124.tif 000009
【００５１】
したがって、本形態におけるＶＧＳとsqrtＩｄとの特性は図９に示すようになる。同図に示すように、本形態における出力電圧Ｖ１は、右下がりの直線として与えられるＭＯＳトランジスタＭ１の特性と、右上がりの直線として与えられるＭＯＳトランジスタＭ３の特性との交点として与えられる。したがって、Ｋ１＝Ｋ３とすれば、Ｖ１＝（ＶＴＮＥ−ＶＴＮＤ）／２で与えられる。
【００５２】
ここで、Ｋ３＝αＫ１とすると、上式（８）を解くことにより出力電圧Ｖ１は式（９）で与えられる。
【００５３】
【数９】
0005945124.tif 000010
【００５４】
このように、Ｋ１，Ｋ３の比率を変えることで、ＶＴＮＥ＜Ｖ１＜−ＶＴＮＤの範囲の出力電圧Ｖ１を取り出すことができる。Ｋ１，Ｋ３の比率を変えても最低動作電圧は−ＶＴＮＤである。なお、本形態においては、図８から明らかな通り、Ｖｔ３＜−Ｖｔ１の関係が成立しているのが前提となる。また、ＶＴＮＤ，ＶＴＮＥの温度特性は負であるので、導電係数Ｋ１，Ｋ３の比率で温度係数を任意に設定できる。
【００５５】
＜第３の実施の形態＞
図１０は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態におけるデプレッション型のＭＯＳトランジスタＭ１１はそのゲートを濃度ＮＮのＮ型半導体で構成してある。また、ＭＯＳトランジスタＭ３１はデプレッション型のＭＯＳトランジスタのゲートを高濃度ＮＰのＰ型半導体で構成して、エンハンスメント型として動作するように構成してある。かくして、本形態に係る基準電圧発生回路IIIは、デプレッション型のＭＯＳトランジスタＭ１１の負荷として、ドレインとゲートとを結線するとともに、高濃度ＮＰのＰ型半導体でゲートを構成したエンハンスメント型のＭＯＳトランジスタＭ３１を直列に接続した構成となっている。すなわち、本形態に係る基準電圧発生回路IIIは、図８に示す第２の実施の形態に係る基準電圧発生回路IIのエンハンスメント型のＭＯＳトランジスタＭ３をＭＯＳトランジスタＭ３１で置換したものである。
【００５６】
ここで、前記非特許文献１の３８ページの図２８および３９ページの図２９によると真性フェルミ準位から測ったフェルミ準位は、それぞれは次式（１０）、（１１）となる。
【００５７】
【数１０】
0005945124.tif 000011
【００５８】
【数１１】
0005945124.tif 000012
【００５９】
ここで、ゲート酸化膜厚、チャネル部のプロファイルを同じにすれば閾値電圧の差は、ゲートのフェルミ準位差となり式（１２）を得る。
【数１２】
0005945124.tif 000013
【００６０】
ここで、（ＭＯＳトランジスタＭ１１の導電係数Ｋ１１）＝（ＭＯＳトランジスタＭ３１の導電係数Ｋ３１）とすれば、Ｖ１＝（ＶＴＮＥ−ＶＴＮＤ）／２＝ＶＰＮ／２となり、十分濃度が濃ければ（例えば、１０１７〜１０２１／ｃｍ３）、ＶＰＮ（＝ＶＴＮＥ−ＶＴＮＤ）はシリコンのバンドギャップに近づく。
【００６１】
したがって、本形態では、出力電圧Ｖ１としてバンドギャップの半分の電圧を取り出すことができる。ただし、（ＭＯＳトランジスタＭ３１の閾値電圧Ｖｔ３１）＜−（ＭＯＳトランジスタＭ１１の閾値電圧Ｖｔ１１）、すなわち（ＶＴＮＤ＋ＶＰＮ）＜−ＶＴＮＤとともに、ＶＴＮＤ＋ＶＰＮ＞０の条件が必要になる。ＭＯＳトランジスタＭ３１がエンハンスメント型のＭＯＳトランジスタであるからである。
【００６２】
本形態に係る基準電圧発生回路IIIのＶＧＳとsqrtＩｄとの特性は図１１に示すようになる。同図に示すように、本形態における出力電圧Ｖ１は、右下がりの直線として与えられるＭＯＳトランジスタＭ１１の特性と、右上がりの直線として与えられるＭＯＳトランジスタＭ３１の特性との交点として与えられる。
【００６３】
前記特許文献１では、ＭＯＳトランジスタＭ１の動作点がＶＧＳ＝０となっているのに対し、本形態では負帰還によりＶＧＳを下げているためチャネルの反転レベルが下がる。Ｋ３１＝αＫ１１として上式（９）を、ＶＴＮＤ，ＶＰＮで表すと次式（１３）を得る。
【００６４】
【数１３】
0005945124.tif 000014
【００６５】
ここで、ＶＰＮ，ＶＴＮＤはともに負の温度係数をもつ。例えば、ＶＰＮの温度特性を−１ｍＶ／℃、ＶＴＮＤの温度特性を−２ｍＶ／℃とするとα＝４／９＝０．４４で温度特性がフラットとなる。
【００６６】
ただ、αを０．４４とすることは、図１１に示すようにＭＯＳトランジスタＭ１１の動作点がチャネルの反転レベルをさらに下げる方向に動く。５０度温度を下げれば、ＶＴＮＤは１００ｍＶ下がるため、温度特性をフラットにしようとしてα＝０．４４にするのが逆効果となっている。したがって、反転レベルに一番マージンのあるα＝１近傍で使うのが現実的である。
【００６７】
＜第４の実施の形態＞
まず、図１２に示す回路を説明する。同図に示すように、本回路IVは、第３の実施の形態である図１０に示す基準電圧発生回路IIIのＭＯＳトランジスタＭ１１のゲートに電圧Ｖ２を印加したものである。ここで、Ｋ１１＝Ｋ３１とすると、電圧Ｖ２＝０のときには、第３の実施の形態においてＫ１１＝Ｋ３１とした場合と同様の特性となる。
【００６８】
このときのＶＧＳとsqrtＩｄとの特性を図１３に示す。同図に示すように、電圧Ｖ２＝０のとき、出力電圧Ｖ１（Ｖ２＝０）は、Ｍ１１（Ｖ２＝０）の特性とＭ３１の特性との交点で与えられる。かかる状態で電圧Ｖ２を上昇させると、出力電圧Ｖ１（Ｖ２≠０）は、図１３の右方向にＭ１１（Ｖ２＝０）の特性をＶ２だけ平行移動させたＭ１１（Ｖ２≠０）の特性とＭ３１の特性との交点で与えられる。すなわち、出力電圧Ｖ１（Ｖ２≠０）は次式（１４）で与えられる。なお、図１３において、Ｖｔ１１はＭＯＳトランジスタＭ１１の閾値電圧、Ｖｔ３１はＭＯＳトランジスタＭ３１の閾値電圧である。
【００６９】
【数１４】
0005945124.tif 000015
【００７０】
本形態に係る電源回路である基準電圧発生回路Vは、図１４に示すように、図１２に示す回路IVの電圧Ｖ２を図６に示す第１の実施の形態に示す基準電圧発生回路Ｉの出力として得ている。すなわち、基準電圧発生回路Ｉと図１２に示す回路IVとを組み合わせて基準電圧発生回路Ｉの出力電圧Ｖ１を電圧Ｖ２として回路IVのＭＯＳトランジスタＭ１１のゲートに印加するように構成したものである。
【００７１】
本形態の基準電圧発生回路Vは、ＭＯＳトランジスタＭ１１のゲートが濃度ＮＮのＮ型半導体、ＭＯＳトランジスタＭ３１のゲートが濃度がＮＰのＰ型半導体として構成されており、チャネルの反転レベルのマージンを確保するため、導電係数Ｋ１１、Ｋ３１を揃えると、出力電圧Ｖ１は、Ｖ１＝（ＶＰＮ＋Ｖ２）／２となる。
【００７２】
ここで、例えば、ＶＰＮの温度特性を−１ｍＶ／℃、ＶＴＮＤの温度特性を−２ｍＶ／℃とすると、電圧Ｖ２を−ＶＴＮＤ／２とすることで出力電圧Ｖ１の温度特性はフラットとなる。このためには、すでに第１の実施の形態で示したように、Ｋ２＝０．２Ｋ１とすればよい。この結果、温度特性をフラットにした本形態に係る基準電圧発生回路Vの出力電圧Ｖ１は次式（１５）で与えられる。
【００７３】
【数１５】
0005945124.tif 000016
【００７４】
本形態に係る基準電圧発生回路Vにおける最低動作電圧は、Ｍ１−Ｍ２の経路が−ＶＴＮＤ、Ｍ１１−Ｍ３１の経路がＶ２−ＶＴＮＤ＝−（５／４）・ＶＴＮＤである。
【００７５】
＜第５の実施の形態＞
図１５は本形態に係る基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路VIは、ＭＯＳトランジスタＭ１１と、ソースとゲートとを結線したデプレッション型のＭＯＳトランジスタＭ１２を直列に接続して構成してある。ここで、ＭＯＳトランジスタＭ１１はゲートを濃度ＮＮのＮ型半導体で形成してあり、ＭＯＳトランジスタＭ１２はゲートを濃度ＮＮよりも一桁以上小さい濃度ＮＮＬのＮ型半導体で構成してある。
【００７６】
また、ＭＯＳトランジスタＭ１１のゲートには、第３の実施の形態と同様の基準電圧発生回路IIIの出力である電圧Ｖ２を印加するように構成してある。
【００７７】
すなわち、本形態に係る基準電圧発生回路VIは、図１４に示すＭＯＳトランジスタＭ３１をＭＯＳトランジスタＭ１２で置換するとともに、基準電圧発生回路Ｉを基準電圧発生回路IIIで置換したものである。
【００７８】
かかる本形態において、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のゲートのフェルミ準位は次式（１６）、（１７）で表される。
【数１６】
0005945124.tif 000017
【００７９】
【数１７】
0005945124.tif 000018
【００８０】
ゲート酸化膜厚、チャネル部のプロファイルを同じにすれば閾値電圧の差（Ｖｔ１２−Ｖｔ１１）は、ゲートのフェルミ準位差となり、次式（１８）で表される。
【数１８】
0005945124.tif 000019
【００８１】
上式（１８）は、絶対温度に比例する電圧でもある。
【００８２】
本形態におけるＶＧＳとsqrtＩｄとの特性を図１６に示す。同図に示すように、Ｍ１２のＶＧＳ＝０である。ここで、（ＭＯＳトランジスタＭ１１の導電係数Ｋ１１）＝（ＭＯＳトランジスタＭ１２の導電係数Ｋ１２）とすればＭ１１の特性を表す直線とＭ１２の特性を表す直線とは平行になり、Ｍ１１のＶＧＳは、ＶＧＳ＝−ＶＰＴＡＴとなる。
【００８３】
したがって、出力電圧Ｖ１は次式（１９）で与えられる。
【００８４】
【数１９】
0005945124.tif 000020
【００８５】
例えば、ＶＰＮの温度特性を−１ｍＶ／℃とすると、ＶＰＴＡＴで０．５ｍＶ／℃の温度特性を持たせれば、出力電圧Ｖ１の温度特性はフラットとなる。
【００８６】
絶対温度３００度でのｋｔ／ｑは２６ｍＶであるので、次式（２０）を解くことにより必要な濃度比が３２０であることが分かる。
【００８７】
【数２０】
0005945124.tif 000021
【００８８】
＜第６の実施の形態＞
図１７は本形態に係る電源回路である定電圧発生回路を示す回路図である。同図に示すように、本形態に係る定電圧発生回路VIIは、図１０に示す第３の実施の形態の基準電圧発生回路IIIと、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２で形成した差動増幅器とを組み合わせて構成してある。ここで、第３の実施の形態と同様に、Ｍ１１の導電係数Ｋ１１＝Ｍ３１の導電係数Ｋ３１である。したがって、Ｖ２＝ＶＰＮ／２となる。
【００８９】
また、Ｍ１１のゲートは濃度ＮＮのＮ型半導体、Ｍ１２のゲートは濃度ＮＮより一桁以上小さい濃度ＮＮＬのＮ型半導体としてある。そして、差動増幅器を構成するＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２のそれぞれのソース同士が結線されており、Ｍ１１を非反転入力，Ｍ１２を反転入力としてある。なお、Ｍ１１，Ｍ１２はエンハンスメント型のＭＯＳトランジスタで代替することもできる。
【００９０】
かくして、オフセットＶＰＴＡＴをもつ差動アンプの出力でＰｃｈ型のＭＯＳトランジスタＭ４を駆動し、ＭＯＳトランジスタＭ４のドレインとＧＮＤ間の分割抵抗ｒ１，ｒ２を経由し、負帰還をかければ、Ｖ１＝（ＶＰＮ／２）＋ＶＰＴＡＴとなり、ＭＯＳトランジスタＭ４のドレインにはＶ１×(ｒ１＋ｒ２）／ｒ２の電圧を得る。また、第５の実施の形態と同様に濃度比でＶＰＴＡＴを変え、Ｖ１の温度特性をフラットにすることができる。
【００９１】
なお、本形態においてＶｄｄに接続されている２個のソース電流限の電流値をｉとすると、ＧＮＤに接続されている１個のシンク電流限には２ｉの電流値の電流が流れる。このことによりソース側と、シンク側との電流値が一致し、ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１２が作動入力回路となる。
【００９２】
＜第７の実施の形態＞
図１８は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路VIIIは、デプレッション型のＭＯＳトランジスタＭ１２，Ｍ１１とエンハンスメント型のＭＯＳトランジスタＭ３１，Ｍ３１とで構成されている。ここで、ＭＯＳトランジスタＭ１１とゲート同士が結線されているＭＯＳトランジスタＭ１２のゲートは、ＭＯＳトランジスタＭ１１の濃度ＮＮよりも一桁以上薄い濃度ＮＮＬの同一半導体型であるＮ型の半導体となっている。一方、ＭＯＳトランジスタＭ３１のゲートは濃度ＮＰのＰ型半導体であり、ＭＯＳトランジスタＭ１２に直列に接続されるＭＯＳトランジスタＭ３１とＭＯＳトランジスタＭ１１に直列に接続されるＭＯＳトランジスタＭ３１とでカレントミラー回路が構成されている。
【００９３】
ここで、（ＭＯＳトランジスタＭ１２の導電係数Ｋ１２）＝（ＭＯＳトランジスタＭ３１の導電係数Ｋ３１）としてある。したがって、電圧Ｖ２＝ＶＰＮ／２である。ただし、本形態ではＭＯＳトランジスタＭ１２の濃度がＮＮＬであるので、ＶＰＮは次式（２１）で与えられる。
【００９４】
【数２１】
0005945124.tif 000022
【００９５】
本形態においては、（Ｍ１１の導電係数Ｋ１１）＝（Ｍ１２の導電係数Ｋ１２）＝（Ｍ３１の導電係数Ｋ３１）としてある。ＭＯＳトランジスタＭ３１同士はカレントミラー回路となるように結線してあり同じ電流を流すようになっているので、このときのＶＧＳとsqrtＩｄとの特性は図１９に示すようになる。同図において、ＭＯＳトランジスタＭ１１の動作点はＭ３１の特性とＭ１１の特性との交点として与えられる。かくして、本形態におけるＭＯＳトランジスタＭ１２のソース電圧である電圧Ｖ２＝ＶＰＮ／２となり出力電圧Ｖ１＝（ＶＰＮ／２）＋ＶＰＴＡＴを得る。
【００９６】
かかる本形態によれば、第５の実施の形態と同様に、濃度比でＶＰＴＡＴを変えることにより出力電圧Ｖ１の温度特性をフラットにすることができる。
【００９７】
＜第８の実施の形態＞
図２０は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路IXは、デプレッション型のＭＯＳトランジスタＭ１１，Ｍ１１と、カレントミラー回路を構成しているエンハンスメント型のＭＯＳトランジスタＭ３２，Ｍ３１とで構成されている。ここで、ＭＯＳトランジスタＭ３２のゲートは、ＭＯＳトランジスタＭ３１の濃度ＮＰよりも一桁以上薄い濃度ＮＰＬの同一半導体型であるＰ型の半導体となっている。一方、ＭＯＳトランジスタＭ３１のゲートは濃度ＮＰのＰ型半導体である。
【００９８】
ここで、（ＭＯＳトランジスタＭ１１の導電係数Ｋ１１）＝（ＭＯＳトランジスタＭ３２の導電係数Ｋ３２）としてある。したがって、電圧Ｖ２＝ＶＰＮ／２である。ただし、本形態ではＭＯＳトランジスタＭ３２の濃度がＮＰＬであるので、ＶＰＮは次式（２２）で与えられる。
【００９９】
【数２２】
0005945124.tif 000023
【０１００】
本形態においては、（Ｍ３２の導電係数Ｋ３２）＝（Ｍ１１の導電係数Ｋ１１）＝（Ｍ３１の導電係数Ｋ３１）とし、ＭＯＳトランジスタＭ３２，Ｍ３１はオフセットＶＰＴＡＴを持ったカレントミラー回路となるように結線してある。
【０１０１】
このときのＶＧＳとsqrtＩｄとの特性を図２１に示す。同図に示すように、ＭＯＳトランジスタＭ１１，Ｍ３２にはＭ１１の特性とＭ３２の特性との交点の電流が流れ、ＭＯＳトランジスタＭ１１，Ｍ３１にはＭ１１の特性とＭ３１の特性との交点の電流が流れる。
【０１０２】
かくして、ゲートとソースをそれぞれ結線した、同一導電型で一桁以上濃度の異なるＭＯＳトランジスタＭ３２，Ｍ３１を負荷としたデプレッション型のＭＯＳトランジスタＭ１１のソース電圧である電圧Ｖ２＝ＶＰＮ／２となり、出力電圧Ｖ１＝（ＶＰＮ／２）＋ＶＰＴＡＴとなる。
【０１０３】
ＭＯＳトランジスタＭ３１およびＭＯＳトランジスタＭ３２のゲートのフェルミ準位は次式（２３）、（２４）で表される。
【０１０４】
【数２３】
0005945124.tif 000024
【０１０５】
【数２４】
0005945124.tif 000025
【０１０６】
ゲート酸化膜厚、チャネル部のプロファイルを同じにすれば、閾値電圧の差（ＶＰＴＡＴ）は、ゲートのフェルミ準位差となり、次式（２５）で表される。
【０１０７】
【数２５】
0005945124.tif 000026
【０１０８】
上式（２５）は、絶対温度に比例する電圧でもある。
【０１０９】
かかる本形態によれば、第５の実施の形態と同様に、濃度比でＶＰＴＡＴを変えることにより出力電圧Ｖ１の温度特性をフラットにすることができる。
【０１１０】
＜第９の実施の形態＞
図２２は本形態に係る電源回路である電圧検出回路を示す回路図である。同図に示すように、本形態に係る電圧検出回路Xは、デプレッション型のＭＯＳトランジスタＭ１１とエンハンスメント型のＭＯＳトランジスタＭ３２，Ｍ３２、Ｍ３１とを有しており、第３の実施の形態のＭＯＳトランジスタＭ３１をＭＯＳトランジスタＭ３２に代えたＶ２＝ＶＰＮ／２を非反転入力とし、さらにＭＯＳトランジスタＭ３２，Ｍ３１を用いたオフセットＶＰＴＡＴをもつコンパレーターで構成してある。
【０１１１】
かくして、ＭＯＳトランジスタＭ３２のゲートを非反転入力、ＭＯＳトランジスタＭ３１のゲートを反転入力、ドレインを出力端子として構成してある。
【０１１２】
かかる本形態によれば、図２２における入出力特性を示す特性図である図２３に示すように、Ｖ１＝（ＶＰＮ／２）＋ＶＰＴＡＴを閾値電圧としてそれよりも入力電圧Ｖinが小さい場合に出力電圧Ｖoutが「１」となる。このことにより、入力電圧ＶinのＶ１に対する大小関係を検出することができる。
【０１１３】
＜第１０の実施の形態＞
図２４は本形態に係る電源回路である電圧検出回路を示す回路図である。同図に示すように、本形態に係る電圧検出回路XIは、デプレッション型のＭＯＳトランジスタＭ１１と、エンハンスメント型のＭＯＳトランジスタＭ３２，Ｍ３１と、カレントミラー回路とＭＯＳトランジスタＭ１１，Ｍ３１の閾値Ｖｔの差を分割するＭＯＳトランジスタＭ１のソースフォロア回路で構成されている。
【０１１４】
ここで、ＭＯＳトランジスタＭ３２のゲートは、ＭＯＳトランジスタＭ３１の濃度ＮＰよりも一桁以上薄い濃度ＮＰＬの同一半導体型であるＰ型の半導体となっている。一方、ＭＯＳトランジスタＭ３１のゲートは濃度ＮＰのＰ型半導体である。
【０１１５】
本形態においては、電圧Ｖ２を得るため直列に接続された（Ｍ１１の導電係数Ｋ１１）＝（Ｍ３１の導電係数Ｋ３１）とし、オフセットＶＰＴＡＴのコンパレーターをなす（Ｍ３２の導電係数Ｋ３２）＝（Ｍ３１の導電係数Ｋ3１）としてある。ＭＯＳトランジスタＭ３２、Ｍ３１はカレントミラー回路により同じ電流が流れるように構成してある。
【０１１６】
ここで、オフセット電圧ＶＰＴＡＴは前記式（２５）で与えられる。また、電圧Ｖ２＝ＶＰＮであり、前記式（1２）で与えられる。電圧Ｖ３はＭＯＳトランジスタＭ１のソースフォロア回路により次式（２６）で与えられる。
【０１１７】
【数２６】
0005945124.tif 000027
【０１１８】
オフセットコンパレーターの反転レベルＶ１は電圧Ｖ３にオフセットＶＰＴＡＴを加えた式（２７）となる。
【０１１９】
【数２７】
0005945124.tif 000028
【０１２０】
ここで、ＭＯＳトランジスタＭ３１のゲートＶｉｎとドレインＶｏｕｔを結線すれば、Ｖｏｕｔに出力電圧Ｖｉｎを得る。
【０１２１】
かかる本形態によれば、抵抗Ｒ１，Ｒ２の分割比を変えることにより出力電圧Ｖｏｕｔの温度特性をフラットにすることができる。
【０１２２】
なお、図２５は図２４におけるＶＧＳ−sqrtＩｄ特性を示す特性図である。
【０１２３】
＜第１１の実施の形態＞
図２６は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように、本形態に係る基準電圧発生回路XIIは、デプレッション型のＭＯＳトランジスタＭ１１と、エンハンスメント型のＭＯＳトランジスタＭ３２，Ｍ３１と、カレントミラー回路で構成されている。ここで、ＭＯＳトランジスタＭ３２のゲートは、ＭＯＳトランジスタＭ３１の濃度ＮＰよりも一桁以上薄い濃度ＮＰＬの同一半導体型であるＰ型の半導体となっている。一方、ＭＯＳトランジスタＭ３１のゲートは濃度ＮＰのＰ型半導体である。
【０１２４】
また、（ＭＯＳトランジスタＭ１１の導電係数Ｋ１１）＝（ＭＯＳトランジスタＭ３１の導電係数Ｋ３１）＝（ＭＯＳトランジスタＭ３２の導電係数Ｋ３２）としてある。
【０１２５】
このときのＶＧＳとsqrtＩｄとの特性を図２７に示す。同図に示すように、ＭＯＳトランジスタＭ１１，Ｍ３２にはＭ１１の特性とＭ３２の特性との交点の電流ｉ１が流れ、ＭＯＳトランジスタＭ３１にはＰｃｈのカレントミラー回路により同じ電流ｉ１が流れる。したがって、基準電圧Ｖ１は電圧Ｖ２にＶＰＴＡＴを加えた次式（２８）で与えられる。
【０１２６】
【数２８】
0005945124.tif 000029
【０１２７】
ただし、本形態ではＭＯＳトランジスタＭ３２の濃度がＮＰＬであるので、ＶＰＮは前式（２２）で、ＶＰＴＡＴは前式（２５）で与えられる。
【０１２８】
また、ＭＯＳトランジスタＭ３１のゲートとドレインを切り離せば、第９の実施の形態と同様にゲートを入力、ドレインを出力とする電圧Ｖ１の検出回路にも出来る。
【０１２９】
＜第１２の実施の形態＞
本形態は、上記第５〜第１１の実施の形態に適用するＭＯＳトランジスタの構造に関するものである。これらの各実施の形態においては、ゲートの不純物濃度を調整して所望の特性を得ている。この場合において、ゲートの半導体型とソース−ドレインの半導体型が同じ場合として図１８に示す第７の実施の形態を例にとり考察する。
【０１３０】
ＰＴＡＴを生むペアトランジスタはＮ型低濃度ゲートのＭＯＳトランジスタＭ１２およびＭＯＳトランジスタＭ１１からなる。
【０１３１】
ここで、チャネルが形成される時の様子を模式的に図２８および図２９に示す。両図に示すように、Ｐ−ｗｅｌｌ側では、反転層として、少数キャリアの電子がゲート酸化膜との界面に形成されるとともに、多数キャリアの正孔は電界により追い払われチャネル空乏層が形成される。ゲート側では、反転層として、正孔が酸化膜との界面に形成されるとともに多数キャリアの電子は電界により追い払われポリゲート空乏層が形成される。
【０１３２】
この結果、実効的なゲート酸化膜厚は、ゲート酸化膜厚＋ポリゲートの空乏層厚となり、ポリゲートの空乏層厚が不純物濃度により変わるので、少数キャリアがゲートにたまるペアトランジスタで導電係数を揃えることが困難となる。
【０１３３】
一方、図２０に示す第８の実施の形態のように、ＰＴＡＴを生むペアトランジスタのゲートがソース−ドレインと異なる半導体型であれば、図３０に示すように、チャネル形成時にポリゲートにたまる電荷は多数キャリアとなるので空乏層は発生しない。
【０１３４】
したがって、ゲート酸化膜が薄いときでも第７の実施の形態の場合のように導電係数を揃えることが困難とはならない。
【０１３５】
したがって、ＰＴＡＴを生むペアトランジスタのゲートはソース−ドレインと異なる半導体型であるのが望ましい。
【０１３６】
なお、上記実施の形態とともに自己バイアスのデプレッション型のＭＯＳトランジスタを用いた低電圧動作の可能な、デプレッション型のＭＯＳトランジスタのＶｔの取り出し回路、バンドギャップの半分のＨＢＧ電圧発生回路、ゲート電荷が多数キャリアのＶＰＴＡＴ、それらを用いた温度特性フラットな電圧発生回路、電圧検出回路を説明してきた。これらは全てペア性を基本としている。ペアのＶＢＳを揃えたり、ＶＢＳに対するＶｔシフトが理論どおりのエピ基板を使えばプロセスマージンが増える。
【０１３７】
ここで、ＶＰＴＡＴを与えるＭＯＳトランジスタの組み合わせはデプレッション型のＭＯＳトランジスタに限らない。エンハンスメント型のＭＯＳトランジスタであっても勿論構わない。Ｖｔインプラ無しのウェル濃度だけ、さらにはエピ基板の濃度だけで決まるようにするとプロセスマージンが増える。
【０１３８】
導電係数の比率は、ＭＯＳトランジスタのチャネル長、チャネル幅で精度良く制御できる。ＶＢＳ＝０に制限しない。γによりＶＴＨＯが下がるだけである。
【０１３９】
上記、各実施の形態では、ゲートの不純物濃度で決まるＶＰＮ、ＶＰＴＡＴをＮｃｈで説明したが、Ｐｃｈでも同様である。ＶＰＮはＮｃｈ、ＶＰＴＡＴはＰｃｈ等でも構わない。結線は、同電位とするのが目的であり、電流の流れない経路であれば抵抗を介しての接続も同義である。
【０１４０】
ゲート電極の不純物濃度は、ゲート酸化膜との界面が最も閾値電圧に影響を及ぼす。
【０１４１】
不純物濃度は、拡がり抵抗測定で測定できる電気的に活性なキャリア濃度でも、ＳＩＭＳで測定できる原子でも良い。
【０１４２】
上記実施の形態においてはＭＯＳトランジスタのサブストレート電位には、制限をしていない。サブストレートとソースの電位差ＶＢＳによりＶｔｈは小さくなるが、最低動作電圧を小さくできるのはＶＧＳに負帰還をかけ、飽和動作に必要なＶＤＳを下げていることが主要因である。
【０１４３】
前述の特許文献２では、図１の高電位側のトランジスタのゲートとサブストレート電位を共通にすることも、請求項にし、（１）式、図２で出力電圧Vrefの説明をするなど、誤りが多い。また、サイズ比により、温度変動を低減させることができるとあるが、説明してきたようにサイズ比を小さくすればＭ１、サイズ比を大きくすればＭ２の反転レベルを小さくしてしまう。
【産業上の利用可能性】
【０１４４】
本発明は各種の基準電圧発生回路を製造・販売する産業分野で有効に利用することができる。
【符号の説明】
【０１４５】
I〜III，V，VI，VIII，IX，XII     基準電圧発生回路
VII                              定電圧発生回路
X，XI                            電圧検出回路
Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ３１，Ｍ１２，Ｍ３２    ＭＯＳトランジスタ
【図１】
0005945124.tif 000030
【図２】
0005945124.tif 000031
【図３】
0005945124.tif 000032
【図４】
0005945124.tif 000033
【図５】
0005945124.tif 000034
【図６】
0005945124.tif 000035
【図７】
0005945124.tif 000036
【図８】
0005945124.tif 000037
【図９】
0005945124.tif 000038
【図１０】
0005945124.tif 000039
【図１１】
0005945124.tif 000040
【図１２】
0005945124.tif 000041
【図１３】
0005945124.tif 000042
【図１４】
0005945124.tif 000043
【図１５】
0005945124.tif 000044
【図１６】
0005945124.tif 000045
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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