(57)【特許請求の範囲】
【請求項１】
第１方向に沿って延出しスイッチング素子に接続された第１配線及び前記第１配線から離間した補助容量線を形成し、前記第１配線及び前記補助容量線を覆う絶縁膜を形成し、前記絶縁膜上に導電材料を塗布し、前記導電材料をパターニングして第１方向に略直交する第２方向に沿って延出し前記スイッチング素子に接続された第２配線及び前記第２配線から離間し前記絶縁膜を貫通するコンタクトホールを介して前記スイッチング素子と接続された画素電極を形成し、第１基板を製造する工程と、
第２方向に沿って延出した主共通電極を形成し、第２基板を製造する工程と、
前記主共通電極が前記第２配線と対向した状態で前記第１基板と前記第２基板との間に液晶層を保持した液晶表示パネルを製造する工程と、
を備え、
前記画素電極は、前記補助容量線の直上に位置する副画素電極を備え、
前記コンタクトホールは、前記副画素電極と重畳する、ことを特徴とする液晶表示装置の製造方法。
【請求項２】
前記第１基板を製造する工程は、さらに、前記第２配線及び前記画素電極を覆う第１配向膜を形成する工程を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
第１方向に沿って延出しスイッチング素子に接続された第１配線及び前記第１配線から離間した補助容量線を形成し、前記第１配線及び前記補助容量線を覆う第１絶縁膜を形成し、前記第１絶縁膜上に第１方向に略直交する第２方向に沿って延出し前記スイッチング素子に接続された第２配線を形成し、前記第２配線及び前記スイッチング素子を覆う第２絶縁膜を形成し、前記第２絶縁膜上に導電材料を塗布し、前記導電材料をパターニングして前記第１絶縁膜及び前記第２絶縁膜を貫通するコンタクトホールを介して前記スイッチング素子と接続された画素電極を形成し、第１基板を製造する工程と、
第２方向に沿って延出した主共通電極を形成し、第２基板を製造する工程と、
前記主共通電極が前記第２配線と対向した状態で前記第１基板と前記第２基板との間に液晶層を保持した液晶表示パネルを製造する工程と、
を備え、
前記画素電極は、前記補助容量線の直上に位置する副画素電極を備え、
前記コンタクトホールは、前記副画素電極と重畳する、ことを特徴とする液晶表示装置の製造方法。
【請求項４】
前記画素電極を形成する工程では、さらに、前記画素電極から離間し、前記第１配線と対向する第１シールド電極も形成することを特徴とする請求項３に記載の液晶表示装置の製造方法。
【請求項５】
前記画素電極を形成する工程では、さらに、前記画素電極から離間し、前記第２配線と対向する第２シールド電極も形成することを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項６】
前記第１基板を製造する工程は、さらに、前記画素電極、前記第１シールド電極、及び、前記第２シールド電極を覆う第１配向膜を形成する工程を含むことを特徴とする請求項５に記載の液晶表示装置の製造方法。
【請求項７】
前記導電材料は、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子のいずれかの材料によって形成されたことを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置の製造方法。
【請求項８】
前記導電材料をパターニングする工程は、フォトエッチングプロセスにより行うことを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置の製造方法。
【請求項９】
前記導電材料は感光性材料であり、前記導電材料をパターニングする工程は、前記導電材料をマスク露光し、前記導電材料を現像する工程を含むことを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置の製造方法。
【請求項１０】
前記主共通電極は、前記導電材料によって形成されたことを特徴とする請求項１乃至９のいずれか１項に記載の液晶表示装置の製造方法。
【請求項１１】
第１方向に沿って延出した第１配線及び前記第１配線から離間した補助容量線と、前記第１配線及び前記補助容量線を覆う絶縁膜と、前記絶縁膜上において第１方向に略直交する第２方向に沿って延出した第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記絶縁膜上において前記第２配線から離間し前記絶縁膜を貫通するコンタクトホールを介して前記スイッチング素子と接続された画素電極と、前記第２配線及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、
前記第２配線と対向し第２方向に沿って延出した主共通電極と、前記主共通電極を覆う第２配向膜と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記画素電極は、前記補助容量線の直上に位置する副画素電極を備え、
前記コンタクトホールは、前記副画素電極と重畳し、
前記第２配線及び前記画素電極は、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子のいずれかの材料によって形成されたことを特徴とする液晶表示装置。
【請求項１２】
第１方向に沿って延出した第１配線及び前記第１配線から離間した補助容量線と、前記第１配線及び前記補助容量線を覆う第１絶縁膜と、前記第１絶縁膜上において第１方向に略直交する第２方向に沿って延出した第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記第２配線及び前記スイッチング素子を覆う第２絶縁膜と、前記第２絶縁膜上において前記第１絶縁膜及び前記第２絶縁膜を貫通するコンタクトホールを介して前記スイッチング素子と接続された画素電極と、前記第２絶縁膜上において前記画素電極から離間し前記第１配線と対向する第１シールド電極と、前記第２絶縁膜上において前記画素電極から離間し前記第２配線と対向する第２シールド電極と、前記画素電極、前記第１シールド電極、及び、前記第２シールド電極を覆う第１配向膜と、を備えた第１基板と、
前記第２配線と対向し第２方向に沿って延出した主共通電極と、前記主共通電極を覆う第２配向膜と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、
前記画素電極は、前記補助容量線の直上に位置する副画素電極を備え、
前記コンタクトホールは、前記副画素電極と重畳し、
前記画素電極、前記第１シールド電極、及び、前記第２シールド電極は、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子のいずれかの材料によって形成されたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、製造コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に沿って延出しスイッチング素子に接続された第１配線を形成し、前記第１配線を覆う絶縁膜を形成し、前記絶縁膜上に導電材料を塗布し、前記導電材料をパターニングして第１方向に略直交する第２方向に沿って延出し前記スイッチング素子に接続された第２配線及び前記第２配線から離間し前記スイッチング素子と接続された画素電極を形成し、第１基板を製造する工程と、第２方向に沿って延出した主共通電極を形成し、第２基板を製造する工程と、前記主共通電極が前記第２配線と対向した状態で前記第１基板と前記第２基板との間に液晶層を保持した液晶表示パネルを製造する工程と、を備えたことを特徴とする液晶表示装置の製造方法が提供される。
【０００７】
本実施形態によれば、
第１方向に沿って延出しスイッチング素子に接続された第１配線を形成し、前記第１配線を覆う第１絶縁膜を形成し、前記第１絶縁膜上に第１方向に略直交する第２方向に沿って延出し前記スイッチング素子に接続された第２配線を形成し、前記第２配線及び前記スイッチング素子を覆う第２絶縁膜を形成し、前記第２絶縁膜上に導電材料を塗布し、前記導電材料をパターニングして前記スイッチング素子と接続された画素電極を形成し、第１基板を製造する工程と、第２方向に沿って延出した主共通電極を形成し、第２基板を製造する工程と、前記主共通電極が前記第２配線と対向した状態で前記第１基板と前記第２基板との間に液晶層を保持した液晶表示パネルを製造する工程と、を備えたことを特徴とする液晶表示装置の製造方法が提供される。
【０００８】
本実施形態によれば、
第１方向に沿って延出した第１配線と、前記第１配線を覆う絶縁膜と、前記絶縁膜上において第１方向に略直交する第２方向に沿って延出した第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記絶縁膜上において前記第２配線から離間し前記スイッチング素子と接続された画素電極と、前記第２配線及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記第２配線と対向し第２方向に沿って延出した主共通電極と、前記主共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記第２配線及び前記画素電極は、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子のいずれかの材料によって形成されたことを特徴とする液晶表示装置が提供される。
【０００９】
本実施形態によれば、
第１方向に沿って延出した第１配線と、前記第１配線を覆う第１絶縁膜と、前記第１絶縁膜上において第１方向に略直交する第２方向に沿って延出した第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、前記第２配線及び前記スイッチング素子を覆う第２絶縁膜と、前記第２絶縁膜上において前記スイッチング素子と接続された画素電極と、前記第２絶縁膜上において前記画素電極から離間し前記第１配線と対向する第１シールド電極と、前記第２絶縁膜上において前記画素電極から離間し前記第２配線と対向する第２シールド電極と、前記画素電極、前記第１シールド電極、及び、前記第２シールド電極を覆う第１配向膜と、を備えた第１基板と、前記第２配線と対向し第２方向に沿って延出した主共通電極と、前記主共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記画素電極、前記第１シールド電極、及び、前記第２シールド電極は、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子のいずれかの材料によって形成されたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。
【図４】図４は、図２に示した液晶表示パネルをＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。
【図５】図５は、アレイ基板の製造方法を説明するためのフローチャートである。
【図６】図６は、本実施形態の液晶表示パネルを第１方向に沿って切断したときの他の断面構造を概略的に示す断面図である。
【図７】図７は、本実施形態の液晶表示パネルを第２方向に沿って切断したときの他の断面構造を概略的に示す断面図である。
【図８】図８は、図６及び図７に示したアレイ基板の製造方法を説明するためのフローチャートである。
【図９】図９は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図１０】図１０は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【００１１】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１３】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１４】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１５】
ここに示した例では、ゲート配線Ｇ及び補助容量線Ｃは第１方向Ｘに沿って略直線的に延出した第１配線に相当し、ソース配線Ｓは第２方向Ｙに沿って略直線的に延出した第２配線に相当する。また、ゲート配線Ｇ及び補助容量線Ｃが第２方向Ｙに沿って略直線的に延出した第２配線に相当し、ソース配線Ｓが第１方向Ｘに沿って略直線的に延出した第１配線に相当する場合もありうる。
【００１６】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１７】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１８】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいはアレイ基板ＡＲの基板主面あるいは対向基板ＣＴの基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１９】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００２０】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。
【００２１】
一例として、画素電極ＰＥは、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子（ポリアセチレン、ポリチオフェンなど）のいずれかの材料によって形成されている。また、共通電極ＣＥは、画素電極ＰＥと同様の材料によって形成されていても良いが、他の導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されていても良い。
【００２２】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２３】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２４】
アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。対向基板ＣＴは、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。図示した例では、アレイ基板ＡＲは、さらに、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２を備えているが、必ずしもこれらを備えていなくても良く、また、いずれか一方のみを備えている場合もあり得る。
【００２５】
ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２とのほぼ中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。
【００２６】
図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２７】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置され、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。
【００２８】
図示した例のスイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられ、そのドレイン配線はソース配線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１と重なる領域で画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２９】
画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。これらの主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成されており、互いに電気的に接続されている。なお、図示した例では、一画素ＰＸに配置された十字状の画素電極ＰＥのみが図示されているが、図示を省略した他の画素についても同一形状の画素電極が配置されている。
【００３０】
主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。図示した例では、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００３１】
副画素電極ＰＢは、主画素電極ＰＡと交差し、画素ＰＸの左側端部付近及び右側端部付近まで第１方向Ｘに沿って延出している。図示した例では、副画素電極ＰＢは、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差し、補助容量線Ｃ１と対向している。つまり、副画素電極ＰＢは、その全体が補助容量線Ｃ１と重なる領域に位置している。このような副画素電極ＰＢは、スイッチング素子ＳＷと電気的に接続されている。この副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００３２】
第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、いずれも画素電極ＰＥから離間している。第１シールド電極ＳＬ１は、第１方向Ｘに沿って延出し、ゲート配線Ｇ１及びゲート配線Ｇ２とそれぞれ対向している。第２シールド電極ＳＬ２は、第２方向Ｙに沿って延出し、ソース配線Ｓ１及びソース配線Ｓ２とそれぞれ対向している。これらの第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、一体的あるいは連続的に形成されており、互いに電気的に接続されている。つまり、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、格子状に形成されている。また、画素電極ＰＥは、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２によって形成された格子の内側に配置されている。
【００３３】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。この主共通電極ＣＡは、ソース配線Ｓあるいは第２シールド電極ＳＬ２と対向する位置に形成されている。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。なお、図示しないが、共通電極ＣＥは、第１方向Ｘに沿って直線的に延出した副共通電極を備えていても良く、この場合には、共通電極ＣＥは格子状に形成される。この副共通電極は、ゲート配線Ｇあるいは第１シールド電極ＳＬ１と対向する位置に形成される。
【００３４】
図示した例では、主共通電極ＣＡは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された主共通電極ＣＡＬと、画素ＰＸの右側端部に配置された主共通電極ＣＡＲと、を備えている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＬはソース配線Ｓ１（あるいはソース配線Ｓ１と対向する第２シールド電極ＳＬ２）と対向し、主共通電極ＣＡＲはソース配線Ｓ２（あるいはソース配線Ｓ２と対向する第２シールド電極ＳＬ２）と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。また、上述した第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、共通電極ＣＥと電気的に接続され、共通電極ＣＥと同電位である。
【００３５】
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。画素電極ＰＥと主共通電極ＣＡとの間には、光が透過可能な透過領域が形成される。
【００３６】
画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。図示した主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＲとの略中間に位置している。つまり、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００３７】
図３は、図２に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。図４は、図２に示した液晶表示パネルＬＰＮをＢ−Ｂ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００３８】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００３９】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側においてソース配線Ｓ１、ソース配線Ｓ２、主画素電極ＰＡを含む画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００４０】
スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁基板１０の内面１０Ａに形成され、第１絶縁膜１１によって覆われている。ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。つまり、第２絶縁膜１２は、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１と、ソース配線Ｓ１、ソース配線Ｓ２との間の層間絶縁膜に相当する。スイッチング素子ＳＷのドレイン電極ＷＤは、第２絶縁膜１２の上に形成され、半導体層ＳＣにコンタクトしており、第３絶縁膜１３によって覆われている。第３絶縁膜１３には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨが形成されている。第３絶縁膜１３は、例えば、透明な樹脂材料によって形成され、その表面の凹凸を滑らかにする。
【００４１】
主画素電極ＰＡ及び副画素電極ＰＢを備えた画素電極ＰＥは、第３絶縁膜１３の上に形成されている。主画素電極ＰＡは、ソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりもそれらの内側に位置している。副画素電極ＰＢは、第３絶縁膜１３に形成されたコンタクトホールＣＨを介してドレイン電極ＷＤにコンタクトしている。
【００４２】
第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、第３絶縁膜１３の上に形成されている。第１シールド電極ＳＬ１は、ゲート配線Ｇ１及びゲート配線Ｇ２と対向している。第２シールド電極ＳＬ２は、ソース配線Ｓ１及びソース配線Ｓ２と対向している。これらの第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、画素電極ＰＥと同一材料によって形成可能である。
【００４３】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥ、第１シールド電極ＳＬ１、第２シールド電極ＳＬ２などを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４４】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側においてブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、主共通電極ＣＡＬ及び主共通電極ＣＡＲを含む共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００４５】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分と、第１方向Ｘに沿って延出した部分と、を備えている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００４６】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００４７】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。
【００４８】
共通電極ＣＥの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＬは、ソース配線Ｓ１の上方（あるいは第２シールド電極ＳＬ２の上方）に位置し、ブラックマトリクスＢＭの下方に位置している。主共通電極ＣＡＲは、ソース配線Ｓ２の上方（あるいは第２シールド電極ＳＬ２の上方）に位置し、ブラックマトリクスＢＭの下方に位置している。主共通電極ＣＡＬ及び主共通電極ＣＡＲの第１方向Ｘに沿った幅は、これらの上方に位置するブラックマトリクスＢＭの幅と略同等である。開口部ＡＰにおいて、主共通電極ＣＡＬ及び主共通電極ＣＡＲと主画素電極ＰＡとの間の領域は、光が透過可能な透過領域に相当する。
【００４９】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、主共通電極ＣＡＬ、主共通電極ＣＡＲ、オーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５０】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２と平行である。図２の（Ａ）で示した例では、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、いずれも第２方向Ｙに平行であって、互いに同じ向きである。図２の（Ｂ）で示した例では、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、いずれも第２方向Ｙに平行であって、互いに逆向きである。
【００５１】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。また、セルギャップは、主画素電極ＰＡと主共通電極ＣＡとの間隔よりも小さい。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。
【００５２】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５３】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００５４】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００５５】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡあるいは主共通電極ＣＡの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡあるいは主共通電極ＣＡの延出方向が第２方向Ｙである場合、一方の偏光板の偏光軸は、第２方向Ｙと略平行である、あるいは、第２方向Ｙと略直交する。
【００５６】
図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第２方向Ｙに対して直交するように配置され、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第２方向Ｙに対して平行となるように配置されている。また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第２方向Ｙに対して直交するように配置され、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第２方向Ｙに対して平行となるように配置されている。
【００５７】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図４を参照しながら説明する。
【００５８】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００５９】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００６０】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。
【００６１】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００６２】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６３】
バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６４】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００６５】
図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。
【００６６】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００６７】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００６８】
次に、上述した液晶表示パネルＬＰＮの製造方法について説明する。
【００６９】
図５は、アレイ基板ＡＲの製造方法を説明するためのフローチャートである。なお、ここでは、説明に必要な主要なプロセスのみを図示している。
【００７０】
まず、第１絶縁基板１０の上に、半導体層ＳＣ、第１絶縁膜１１を形成した後に、第１絶縁膜１１の上に、スイッチング素子ＳＷのゲート電極と一体のゲート配線Ｇ、及び、ゲート配線Ｇから離間した補助容量線Ｃを形成する（ＳＴ１）。その後、ゲート配線Ｇなどを覆う第２絶縁膜１２を形成する（ＳＴ２）。その後、第２絶縁膜１２の上に、スイッチング素子ＳＷのソース電極と一体のソース配線Ｓ、スイッチング素子ＳＷのドレイン電極を形成する（ＳＴ３）。その後、ソース配線Ｓなどを覆う第３絶縁膜１３を形成する（ＳＴ４）。
【００７１】
続いて、第３絶縁膜１３の上に、画素電極ＰＥを形成する（ＳＴ５）。ここでは、画素電極ＰＥは、導電材料を塗布し、パターン化することで形成される。この導電材料は、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子（ポリアセチレン、ポリチオフェンなど）のいずれかの材料である。特に、導電材料として好適な材料としては、真空成膜工法以外の手法で塗布成膜可能な材料が選択される。塗布の手法としては、スピンコート、インクジェット、印刷、転写等の手法が適用可能である。第３絶縁膜１３の上の略全面に導電材料を塗布した場合、まず、塗布した導電材料を乾燥させ、そして、導電材料の上にフォトレジストを塗布し、このフォトレジストを乾燥させ、画素電極ＰＥに対応したパターンを有するフォトマスクを介してフォトレジストを露光し、露光したフォトレジストを現像し、フォトレジストから露出した導電材料をエッチングにより除去し、残ったフォトレジストを除去する一連のフォトエッチングプロセスにより画素電極ＰＥが形成される。また、他の手法として、導電材料が感光性材料である場合、第３絶縁膜１３の上の略全面に導電材料を塗布した後に、塗布した導電材料を、画素電極ＰＥに対応したパターンを有するフォトマスクを介して露光し、露光した導電材料を現像する一連のプロセスにより画素電極ＰＥが形成される。なお、塗布の手法として、インクジェットなどの選択的に塗布する手法を適用した場合には、第３絶縁膜１３の上にパターン化した画素電極ＰＥを直接形成することが可能である。また、ここで説明した画素電極ＰＥの形成工程では、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２も同時に形成可能である。
【００７２】
続いて、画素電極ＰＥなどを覆う第１配向膜ＡＬ１を形成する（ＳＴ６）。この第１配向膜ＡＬ１は、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２も覆う。これらの工程を経てアレイ基板ＡＲが製造される。
【００７３】
一方で、共通電極ＣＥを形成した対向基板ＣＴを製造する。なお、共通電極ＣＥは、画素電極ＰＥと同様の導電材料を塗布する工程を経て形成しても良い。
【００７４】
そして、共通電極ＣＥの主共通電極ＣＡがソース配線Ｓと対向した状態でアレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱを保持した液晶表示パネルＬＰＮを製造する。
【００７５】
このような本実施形態によれば、画素電極ＰＥは、真空条件を必要としないプロセスにより形成することが可能である。このため、製造工程が簡素化され、製造コストを削減することが可能である。この画素電極ＰＥは、カーボンナノチューブ、金ナノワイヤー、銀ナノワイヤー、グラフェン、導電性高分子（ポリアセチレン、ポリチオフェンなど）のいずれかの材料によって形成される。このため、画素電極ＰＥ及び共通電極ＣＥの双方をＩＴＯやＩＺＯによって形成した場合と比較して、インジウム（Ｉｎ）の使用量を低減することが可能となる。また、共通電極ＣＥについても、上記の画素電極ＰＥと同様の導電材料によって形成可能である。画素電極ＰＥ及び共通電極ＣＥの双方が上記の導電材料によって形成された場合には、インジウムフリーを実現することが可能となる。また、画素電極ＰＥを形成する上記の導電材料は、ＩＴＯやＩＺＯなどと比較して応力に強く、基板に屈曲するような応力が加わったとしても断線や剥離を抑制することができ、フレキシブル基板上への形成も可能となる。
【００７６】
また、このような画素電極ＰＥを形成する工程では、ゲート配線Ｇと対向する第１シールド電極ＳＬ１及びソース配線Ｓと対向する第２シールド電極ＳＬ２も同時に形成することが可能である。このため、さらに、製造工程が簡素化され、製造コストを削減することが可能である。また、第１シールド電極ＳＬ１により、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。また、第２シールド電極ＳＬ２により、ソース配線Ｓからの不所望な電界をシールドすることが可能である。このため、液晶層ＬＱに不所望な電界が印加されることに起因した液晶分子の配向乱れを抑制することが可能であり、表示品位の劣化を抑制することが可能となる。
【００７７】
なお、画素電極ＰＥを形成する上記の導電材料の中には、比較的高抵抗な材料も含まれるが、画素電極ＰＥは、一画素内の微小なサイズに形成されるため、抵抗値の増大の影響はほとんどない。また、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２は、互いに接続され、各画素を囲む格子状をなしているため、抵抗値の増大に起因した電位勾配の増大を抑制することが可能である。
【００７８】
また、画素電極ＰＥを形成する上記の導電材料の中には、不透明な材料も含まれているが、画素電極ＰＥと重なる領域はほとんど表示に寄与しない。すなわち、画素電極ＰＥ上では、ＯＦＦ時は勿論のこと、ＯＮ時においても、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、ＯＮ時において、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。つまり、本実施形態のように、画素電極ＰＥが不透明な導電材料によって形成されていたとしても、画素電極ＰＥが透明な導電材料によって形成された場合と比較して、ＯＮ時における透過率の低減、あるいは、開口部ＡＰの面積の低減を抑制することが可能となる。
【００７９】
また、画素電極ＰＥ及び共通電極ＣＥの少なくとも一方が上記の不透明な導電材料によって形成された本実施形態において、液晶表示パネルＬＰＮに入射した直線偏光は、画素電極ＰＥや共通電極ＣＥのエッジの延出方向と略平行であるあるいは略直交する。このため、画素電極ＰＥや共通電極ＣＥのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極ＰＥや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスＢＭの幅を拡張する必要がなく、開口部ＡＰの面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。
【００８０】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。このため、主画素電極と主共通電極との間の電極間距離を拡大することで、一画素あたりの透過率を十分に高くすることが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極と主共通電極との電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００８１】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下する。これは、ソース配線Ｓの上方に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８２】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８３】
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００８４】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００８５】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００８６】
上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。
【００８７】
次に、本実施形態の他の構造例について説明する。
【００８８】
図６は、本実施形態の液晶表示パネルＬＰＮを第１方向Ｘに沿って切断したときの他の断面構造を概略的に示す断面図である。図７は、本実施形態の液晶表示パネルＬＰＮを第２方向Ｙに沿って切断したときの他の断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００８９】
ここに示した構造例は、図３及び図４に示した構造例と比較して、画素電極ＰＥがソース配線Ｓ１及びソース配線Ｓ２と同一層に形成され、第３絶縁膜１３、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２を省略した点で相違している。なお、画素電極ＰＥの形状は、図２に示した例と同様の十字形状である。
【００９０】
すなわち、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１を覆う第２絶縁膜１２の上には、ソース配線Ｓ１、ソース配線Ｓ２、及び、画素電極ＰＥが形成されている。画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、ソース配線Ｓ１及びソース配線Ｓ２から離間している。主画素電極ＰＡは、第２方向Ｙに沿って延出している。副画素電極ＰＢは、第１方向Ｘに沿って延出し、第１絶縁膜１１及び第２絶縁膜１２に形成された比較的浅いコンタクトホールＣＨを介して半導体層ＳＣにコンタクトし、スイッチング素子ＳＷと電気的に接続されている。これらのソース配線Ｓ１、ソース配線Ｓ２、及び、画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。また、第１配向膜ＡＬ１は、第２絶縁膜１２の上にも配置されている。
【００９１】
図８は、図６及び図７に示したアレイ基板ＡＲの製造方法を説明するためのフローチャートである。なお、ここでは、説明に必要な主要なプロセスのみを図示している。
【００９２】
まず、第１絶縁基板１０の上に、半導体層ＳＣ、第１絶縁膜１１を形成した後に、第１絶縁膜１１の上に、スイッチング素子ＳＷのゲート電極と一体のゲート配線Ｇ、及び、ゲート配線Ｇから離間した補助容量線Ｃを形成する（ＳＴ１１）。その後、ゲート配線Ｇなどを覆う第２絶縁膜１２を形成する（ＳＴ１２）。
【００９３】
その後、第２絶縁膜１２の上に、スイッチング素子ＳＷのソース電極と一体のソース配線Ｓ、スイッチング素子ＳＷに接続された画素電極ＰＥを形成する（ＳＴ１３）。ここでは、ソース配線Ｓ及び画素電極ＰＥは、図５に示した例と同様に、導電材料を塗布し、パターン化することで形成される。ここで提供する導電材料は上記の通りであり、導電材料として好適な材料としては、真空成膜工法以外の手法で塗布成膜可能な材料が選択される。
【００９４】
続いて、ソース配線Ｓ、画素電極ＰＥなどを覆う第１配向膜ＡＬ１を形成する（ＳＴ１４）。これらの工程を経てアレイ基板ＡＲが製造される。
【００９５】
このような構造例によれば、上記した例と同様の効果が得られる。
【００９６】
また、画素電極ＰＥは、同一層に形成されるソース配線Ｓと同一材料によって形成可能である。このため、ソース配線Ｓを形成する工程で、画素電極ＰＥも同時に形成することができ、図３などに示した構造例と比較して、画素電極ＰＥを別途形成する工程を省略することが可能となる。また、ここに示した例では、第３絶縁膜１３を形成する工程も省略することが可能となる。したがって、製造コストの削減が可能となる。
【００９７】
また、画素電極ＰＥは、図３などに示した構造例と比較して、浅いコンタクトホールＣＨを介してスイッチング素子ＳＷの半導体層ＳＣと電気的に接続されている。このような第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨは、第３絶縁膜１３に形成するコンタクトホールよりも小口径であり、その凹凸が液晶分子ＬＭの配向に与える影響も少ない。このため、コンタクトホールＣＨの凹凸に起因したＯＦＦ時における光漏れを抑制することが可能となり、コントラスト比を向上することが可能となる。また、光漏れを遮光するために、必要以上に補助容量線Ｃ１の第２方向Ｙに沿った幅を拡大する必要がなく、開口部ＡＰの面積の低減を抑制することが可能となる。
【００９８】
また、この構造例では、第１配向膜ＡＬ１の第１配向処理方向ＰＤ１は、略長方形状の画素ＰＸにおいて長辺方向（例えば第２方向Ｙ）に平行である。したがって、１画素内において第１配向処理方向ＰＤ１に交差するのは一部の配線（例えば、第１方向Ｘに延出したゲート配線や補助容量線）と、画素電極ＰＥの短辺である。すなわち、第１配向処理方向ＰＤ１は、他の配線（例えば、第２方向Ｙに延出したソース配線）や画素電極ＰＥの長辺とは交差しない。したがって、仮に配線や電極の凹凸により配向処理が十分になされない領域があったとしても、他の方向つまり画素ＰＸの長辺方向に交差する方向に第１配向膜ＡＬ１を配向処理する場合と比較して、配向処理が十分になされない領域は小さく抑えられる。つまり、配向処理が十分になされない領域は、第１配向処理方向ＰＤ１と交差する配線あるいは画素電極ＰＥの短辺に沿って生じるため、第１配向処理方向ＰＤ１と交差する辺の長さを小さくすることにより配向処理が十分になされない領域を小さく抑えることが可能となる。画素ＰＸの長辺方向が第１方向Ｘと平行な場合についても第１配向処理方向ＰＤ１が第１方向Ｘと平行であれば、同様のことが言える。
【００９９】
本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。
【０１００】
図９は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１０１】
この構造例は、図２に示した構造例と比較して、画素電極ＰＥが第１方向Ｘに間隔をおいて略平行に並んだ複数の主画素電極ＰＡを備えている点、及び、共通電極ＣＥが画素ＰＸの左側端部の主共通電極ＣＡＬ、画素ＰＸの右側端部の主共通電極ＣＡＲに加えて、隣接する主画素電極ＰＡの間に主共通電極ＣＡＣを備えている点で相違している。なお、第１シールド電極ＳＬ１及び第２シールド電極ＳＬ２の図示は省略した。
【０１０２】
すなわち、画素電極ＰＥは、主画素電極ＰＡ１、主画素電極ＰＡ２、及び、副画素電極ＰＢを備えている。主画素電極ＰＡ１及び主画素電極ＰＡ２は、それぞれ第２方向Ｙに沿って直線的に延出し、第１方向Ｘに間隔をおいて略平行に並んでいる。副画素電極ＰＢは、第１方向Ｘに沿って延出し、補助容量線Ｃ１と重なる領域に位置し、図示しないスイッチング素子と電気的に接続されている。
【０１０３】
共通電極ＣＥは、主共通電極ＣＡＬ、主共通電極ＣＡＲ、及び、主共通電極ＣＡＣを備えている。これらの主共通電極ＣＡＬ、主共通電極ＣＡＲ、及び、主共通電極ＣＡＣは、それぞれ第２方向Ｙに沿って直線的に延出し、第１方向Ｘに間隔をおいて略平行に並んでいる。主共通電極ＣＡＬは主画素電極ＰＡ１の左側に位置し、主共通電極ＣＡＲは主画素電極ＰＡ２の右側に位置し、主共通電極ＣＡＣは主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置している。
【０１０４】
このような構造例においても、画素電極ＰＥは上記の導電材料によって形成可能であり、また、共通電極ＣＥも同様の導電材料によって形成しても良い。これにより、上記の構造例と同様の効果が得られる。
【０１０５】
図１０は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１０６】
この構造例は、図９に示した構造例と比較して、画素電極ＰＥ及び共通電極ＣＥが第２方向Ｙに対して屈曲している点で相違している。
【０１０７】
すなわち、画素電極ＰＥは、画素ＰＸの上側半分に主画素電極ＰＡ１１及び主画素電極ＰＡ１２を備え、画素ＰＸの下側半分に主画素電極ＰＡ２１及び主画素電極ＰＡ２２を備えている。主画素電極ＰＡ１１及び主画素電極ＰＡ１２は、第１方向Ｘに間隔をおいて略平行に並んでおり、第２方向Ｙに対して右回りに５°〜３０°程度傾いている。主画素電極ＰＡ２１及び主画素電極ＰＡ２２は、第１方向Ｘに間隔をおいて略平行に並んでおり、第２方向Ｙに対して左回りに５°〜３０°程度傾いている。主画素電極ＰＡ１１及び主画素電極ＰＡ２１は副画素電極ＰＢを挟んで繋がっており、また、主画素電極ＰＡ１２及び主画素電極ＰＡ２２も同様に、副画素電極ＰＢを挟んで繋がっており、互いに電気的に接続されている。
【０１０８】
共通電極ＣＥは、画素ＰＸの上側半分に、主共通電極ＣＡＬ１、主共通電極ＣＡＣ１、及び、主共通電極ＣＡＲ１を備え、画素ＰＸの下側半分に、主共通電極ＣＡＬ２、主共通電極ＣＡＣ２、及び、主共通電極ＣＡＲ２を備えている。主共通電極ＣＡＬ１、主共通電極ＣＡＣ１、及び、主共通電極ＣＡＲ１は、第１方向Ｘに間隔をおいて略平行に並んでおり、主画素電極ＰＡ１１及び主画素電極ＰＡ１２と略平行な方向に延出している。主共通電極ＣＡＬ２、主共通電極ＣＡＣ２、及び、主共通電極ＣＡＲ２は、第１方向Ｘに間隔をおいて略平行に並んでおり、主画素電極ＰＡ２１及び主画素電極ＰＡ２２と略平行な方向に延出している。主共通電極ＣＡＬ１は主共通電極ＣＡＬ２と繋がり、主共通電極ＣＡＣ１は主共通電極ＣＡＣ２と繋がり、主共通電極ＣＡＲ１は主共通電極ＣＡＲ２と繋がっており、互いに電気的に接続されている。
【０１０９】
このような構造例においても、画素電極ＰＥは上記の導電材料によって形成可能であり、また、共通電極ＣＥも同様の導電材料によって形成しても良い。これにより、上記の構造例と同様の効果が得られる。
【０１１０】
以上説明したように、本実施形態によれば、製造コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置及びその製造方法を提供することが可能となる。
【０１１１】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１２】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＰＥ…画素電極  ＰＡ…主画素電極  ＰＢ…副画素電極
ＣＥ…共通電極  ＣＡ…主共通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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