(57)【特許請求の範囲】
【請求項１】
第１バイアス回路及び第２バイアス回路を有し、前記第１バイアス回路及び前記第２バイアス回路と一つの入力信号がそれぞれ接続されて、前記一つの入力信号及び前記第１バイアス回路の接点において第１駆動信号を発生し、前記一つの入力信号及び前記第２バイアス回路の接点において第２駆動信号を発生する信号入力部と、
第１増幅器と、第２増幅器及び１以上の第３増幅器を有し、前記第１増幅器は前記第１駆動信号を印加されて増幅した第１出力信号を出力し、前記第２増幅器は前記第２駆動信号を印加されて増幅した第２出力信号を出力し、前記第１増幅器の電流引出端と前記第２増幅器の電流引込端が接続された接点に前記第１出力信号と前記第２出力信号の重合信号が出力され、前記第３増幅器は前記重合信号を印加されて増幅した第３出力信号を出力する低雑音増幅器（ＬＮＡ）コアと、
を備え、
前記第１増幅器はｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、前記第２増幅器はｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であることを特徴とする低雑音増幅器。
【請求項２】
前記第１増幅器は、
第１電流引込端と、第１入力端及び第１電流引出端を有し、前記第１電流引込端に前記第１駆動信号が印加されれば、前記第１駆動信号を増幅した前記第１出力信号を前記第１電流引出端に出力することを特徴とする請求項１に記載の低雑音増幅器。
【請求項３】
前記第２増幅器は、
第２電流引込端と、第２入力端及び第２電流引出端を有し、前記第１電流引出端と前記第２電流引込端が接続され、前記第２電流引出端に前記第２駆動信号が印加されれば、前記第２駆動信号を増幅した前記第２出力信号を前記第２電流引込端に出力することを特徴とする請求項２に記載の低雑音増幅器。
【請求項４】
前記第３増幅器は、
ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引出端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引込端に出力することを特徴とする請求項３に記載の低雑音増幅器。
【請求項５】
第４入力端と、第４電流引込端及び第４電流引出端を有し、前記第４入力端と前記第３電流引込端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力することを特徴とする第４増幅器をさらに備え、
前記第４増幅器による差動出力を発生することを特徴とする請求項４に記載の低雑音増幅器。
【請求項６】
インダクタ（Ｌ３）と可変キャパシタ（Ｃ３）を有し、前記第３電流引込端と前記インダクタ（Ｌ３）が接続され、前記インダクタ（Ｌ３）と前記可変キャパシタ（Ｃ３）は並列に接続されて負荷を発生する帯域通過フィルタ（ＢＰＦ）をさらに備えることを特徴とする請求項４に記載の低雑音増幅器。
【請求項７】
前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援することを特徴とする請求項４に記載の低雑音増幅器。
【請求項８】
前記第３増幅器は、
ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引込端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引出端に出力することを特徴とする請求項３に記載の低雑音増幅器。
【請求項９】
第４入力端と、第４電流引込端及び第４電流引出端を有し、前記第４入力端と前記第３電流引出端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力する第４増幅器をさらに備え、
前記第４増幅器による差動出力を発生することを特徴とする請求項８に記載の低雑音増幅器。
【請求項１０】
インダクタ（Ｌ３）と可変キャパシタ（Ｃ３）を有し、前記第３電流引出端と前記インダクタ（Ｌ３）が接続され、前記インダクタ（Ｌ３）と前記可変キャパシタ（Ｃ３）は並列に接続されて負荷を発生する帯域通過フィルタ（ＢＰＦ）をさらに備えることを特徴とする請求項８に記載の低雑音増幅器。
【請求項１１】
前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援することを特徴とする請求項８に記載の低雑音増幅器。
【請求項１２】
前記第１増幅器と、前記第２増幅器及び第３増幅器は共通ゲート増幅器であって、前記第１入力端と、前記第２入力端及び前記第３入力端はグランドに接地されることを特徴とする請求項１に記載の低雑音増幅器。
【請求項１３】
前記第１バイアス回路は、
第１インダクタ（Ｌ１）及び第１キャパシタ（Ｃ１）を有し、前記第１インダクタ（Ｌ１）と直流をブロッキングするための前記第１キャパシタ（Ｃ１）が並列に接続され、前記第１インダクタ（Ｌ１）は電源電圧（ＶＤＤ）またはレギュレータ電圧（Ｖｒｅｇ）に接続されることを特徴とする請求項１に記載の低雑音増幅器。
【請求項１４】
前記第２バイアス回路は、
第２インダクタ（Ｌ２）及び第２キャパシタ（Ｃ２）を有し、前記第２インダクタ（Ｌ２）と直流をブロッキングするための前記第２キャパシタ（Ｃ２）が並列に接続され、前記第２インダクタ（Ｌ２）はグランド（ＧＮＤ）に接地されることを特徴とする請求項１に記載の低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この実施形態は、単一入力（Ｓｉｎｇｌｅ  Ｉｎｐｕｔ）を受けて差動出力（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｏｕｔｐｕｔ）を発生するバルン（Ｂａｌｕｍ）状に設計された高線形特性を有する低雑音増幅器（ＬＮＡ）に関する。
【背景技術】
【０００２】
後述する内容は、単にこの実施形態と関連する背景情報のみを提供するだけであり、従来の技術を構成するものではないことを明らかにしておく。
【０００３】
共聴アンテナ式テレビ（ＣＡＴＶ：Ｃｏｍｍｕｎｉｔｙ  Ａｎｔｅｎｎａ  Ｔｅｌｅｖｉｓｉｏｎ）のアプリケーションの場合、低雑音増幅器（ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）は約５０ＭＨｚ〜１ＧＨｚまでバンドの広範な周波数を入力されて動作せねばならないため、線形性が重視される。
【０００４】
２次相互変調歪（ＩＭＤ２：Ｉｎｔｅｒ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ Ｓｅｃｏｎｄ）と３次相互変調歪（ＩＭＤ３：Ｉｎｔｅｒ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ Ｔｈｉｒｄ）の性能が複合３次歪（ＣＴＢ：Ｃｏｍｐｏｓｉｔｅ Ｔｒｉｐｌｅ Ｂｅａｔ）／複合２次歪（ＣＳＯ：Ｃｏｍｐｏｓｉｔｅ Ｓｅｃｏｎｄ Ｏｒｄｅｒ Ｂｅａｔ）指標であって、重要な性能の指標となる。２次相互変調歪（ＩＭＤ２）の場合、完全差動回路である低雑音増幅器（ＬＮＡ）構造を有すれば打ち消される項目であるため、３次相互変調歪（ＩＭＤ３）性能のみ合わせればよい。しかしながら、完全差動低雑音増幅器（ＬＮＡ）構造を有するためには位相が異なる両信号を発生せねばならないため、均衡対不均衡（Ｂａｌｕｎ：Ｂａｌａｎｃｅ−ｔｏ−Ｕｎｂａｌａｎｃｅ）を用いることとなる。
【０００５】
しかしながら、バルンの入力においてゲインのロスが発生するため、雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の性能低下が起こる。なお、ゲインロスを低減するバルンの場合、コストが高くつくという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この実施形態は、低雑音増幅器（ＬＮＡ）をバルン状に設計して２次相互変調歪（ＩＭ２）を除去し、且つ、入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善する高線形特性を有する低雑音増幅器（ＬＮＡ）を提供して外部バルンを除去してコストの節減を図るところに目的がある。
【課題を解決するための手段】
【０００７】
この実施形態の一側面によれば、第１バイアス回路及び第２バイアス回路を有し、前記第１バイアス回路及び前記第２バイアス回路と一つの入力信号がそれぞれ接続されて、前記一つの入力信号及び前記第１バイアス回路の接点において第１駆動信号を発生し、前記一つの入力信号及び前記第２バイアス回路の接点において第２駆動信号を発生する信号入力部と、第１増幅器と、第２増幅器及び１以上の第３増幅器を有し、前記第１増幅器は前記第１駆動信号を印加されて増幅した第１出力信号を出力し、前記第２増幅器は前記第２駆動信号を印加されて増幅した第２出力信号を出力し、前記第１増幅器の電流引出端と前記第２増幅器の電流引込端が接続された接点に前記第１出力信号と前記第２出力信号の重合信号が出力され、前記第３増幅器は前記重合信号を印加されて増幅した第３出力信号を出力する低雑音増幅器（ＬＮＡ）コアと、を備えることを特徴とする低雑音増幅器を提供する。
【０００８】
低雑音増幅器に埋め込まれている前記第１増幅器は、第１電流引込端と、第１入力端及び第１電流引出端を有し、前記第１電流引込端に前記第１駆動信号が印加されれば、前記第１駆動信号を増幅した前記第１出力信号を前記第１電流引出端に出力してもよい。
【０００９】
低雑音増幅器に埋め込まれている前記第２増幅器は、第２電流引込端と、第２入力端及び第２電流引出端を有し、前記第１電流引出端と前記第２電流引込端が接続され、前記第２電流引出端に前記第２駆動信号が印加されれば、前記第２駆動信号を増幅した前記第２出力信号を前記第２電流引込端に出力してもよい。
【００１０】
低雑音増幅器に埋め込まれている前記第３増幅器は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ、Ｎ−Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引出端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引込端に出力してもよい。
【００１１】
低雑音増幅器に埋め込まれている第４増幅器は、第４入力端と、第４電流引込端及び第４電流引出端を有し、前記第４入力端と前記第３電流引込端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力してもよい。
【００１２】
低雑音増幅器に埋め込まれている帯域通過フィルタ（ＢＰＦ）は、インダクタ（Ｌ３）と可変キャパシタ（Ｃ３）を有し、前記第３電流引込端と前記インダクタ（Ｌ３）が接続され、前記インダクタ（Ｌ３）と前記可変キャパシタ（Ｃ３）は並列に接続されて負荷を発生してもよい。
【００１３】
低雑音増幅器に埋め込まれている前記第３増幅器がｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である場合、前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援してもよい。
【００１４】
低雑音増幅器に埋め込まれている前記第３増幅器は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引込端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引出端に出力してもよい。
【００１５】
低雑音増幅器に埋め込まれている前記第４増幅器は、第４入力端と、第４電流引込端及び第４電流引出端を有し、第３増幅器がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合に前記第４入力端と前記第３電流引出端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力してもよい。なお、低雑音増幅器に埋め込まれている前記第４増幅器による差動出力を発生してもよい。
【００１６】
低雑音増幅器に埋め込まれている前記帯域通過フィルタ（ＢＰＦ）は、インダクタ（Ｌ３）と可変キャパシタ（Ｃ３）を有し、第３増幅器がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合に前記第３電流引出端と前記インダクタ（Ｌ３）が接続され、前記インダクタ（Ｌ３）と前記可変キャパシタ（Ｃ３）は並列に接続されて負荷を発生してもよい。
【００１７】
低雑音増幅器は、第３増幅器がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合に前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援してもよい。
【００１８】
前記第１増幅器と、前記第２増幅器及び第３増幅器は共通ゲート増幅器（Ｃｏｍｍｏｎ  Ｇａｔｅ  Ａｍｐｌｉｆｉｅｒ）であって、前記第１入力端と、前記第２入力端及び前記第３入力端はグランドに接地されてもよい。
【００１９】
低雑音増幅器に埋め込まれている前記第１バイアス回路は、第１インダクタ（Ｌ１）及び第１キャパシタ（Ｃ１）を有し、前記第１インダクタ（Ｌ１）と直流をブロッキングするための前記第１キャパシタ（Ｃ１）が並列に接続され、前記第１インダクタ（Ｌ１）は電源電圧（ＶＤＤ）またはレギュレータ（Ｒｅｇｕｌａｔｏｒ）電圧（Ｖｒｅｇ）に接続されてもよい。
【００２０】
低雑音増幅器に埋め込まれている前記第２バイアス回路は、第２インダクタ（Ｌ２）及び第２キャパシタ（Ｃ２）を有し、前記第２インダクタ（Ｌ２）と直流をブロッキングするための前記第２キャパシタ（Ｃ２）が並列に接続され、前記第２インダクタ（Ｌ２）はグランド（ＧＮＤ）に接地されてもよい。
【００２１】
低雑音増幅器に埋め込まれている前記第１増幅器はｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、前記第２増幅器はｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であってもよい。
【発明の効果】
【００２２】
以上述べたように、この実施形態によれば、低雑音増幅器（ＬＮＡ）をバルン状に設計して、２次相互変調歪（ＩＭ２）を除去することができる。また、入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善することができ、外部バルンを除去してコストを節減することができる。低雑音増幅器（ＬＮＡ）負荷に帯域通過フィルタ（ＢＰＦ）を用いてミキサーの帯域外ジャマーに対する線形性に対する負担を軽減することができるという効果がある。
【００２３】
また、この実施形態によれば、低雑音増幅器（ＬＮＡ）の後端には差動出力が発生するので、２次相互変調歪（ＩＭＤ２）に対して自由になり得るという効果がある。換言すれば、２次相互変調歪（ＩＭＤ２）性能を改善するために一般に完全差動低雑音増幅器（ＬＮＡ）に外部バルンを用いるが、この実施形態によれば、低雑音増幅器（ＬＮＡ）をバルン状に設計して入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善することができ、外部バルンを除去してコストを節減することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、この実施形態による低雑音増幅器（ＬＮＡ）の回路図である。
【図２Ａ】図２Ａは、この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。
【図２Ｂ】図２Ｂは、この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。
【図３Ａ】図３Ａは、この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。
【図３Ｂ】図３Ｂは、この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。
【発明を実施するための形態】
【００２５】
以下、添付図面に基づき、この実施形態による高線形特性を有する低雑音増幅器について詳細に説明する。
【００２６】
この実施形態による低雑音増幅器１００は、単一入力を受けて差動出力を発生する「バルン（Ｂａｌｕｍ）」状（バルン型）の低雑音増幅器（ＬＮＡ）である。ここで、「バルン」とは、均衡信号を不均衡信号に変換したり、不均衡信号を均衡信号に変換する回路／構造物を通称する。換言すれば、「バルン」は、特定の素子を指し示すものではなく、均衡−不均衡信号を変換するあらゆるものを指し示す。
【００２７】
一般に、外部「バルン」を用いる回路は線形性が重要視されるため、２次相互変調歪（ＩＭ２）をバルンにより除去し、低雑音増幅器１００から完全差動回路として設計する。この場合、バルンのゲインロスに見合う分だけ雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の性能が低下され、ロスを低減するためのバルンは高コストがかかる。このため、この実施形態による低雑音増幅器１００はバルン状に設計されてコストを節減することができる。低雑音増幅器１００は、２次相互変調歪（ＩＭ２）除去技術と電流再使用増幅技術を用いて入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善することができる。低雑音増幅器１００は、負荷に帯域通過フィルタ（ＢＰＦ）１２６を用いてミキサー１３０の帯域外ジャマーに対する線形性に対する負担を軽減することができる。
【００２８】
図１は、この実施形態による低雑音増幅器（ＬＮＡ）の回路図である。
【００２９】
この実施形態による低雑音増幅器１００は、信号入力部１１０と、低雑音増幅器（ＬＮＡ）コア１２０及びミキサー１３０を備える。低雑音増幅器１００に埋め込まれている構成要素は、必ずしもこれらに限定されるものではない。
【００３０】
以下、この実施形態に記載の各増幅器ｇｍ１〜ｇｍ４について、説明の便宜上、バイアス電流を基準として下記のように定義する。
【００３１】
第１増幅器ｇｍ１は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第１増幅器ｇｍ１は、バイアス電流を基準として「ソース」を「第１電流引込端」と称し、「ドレーン」を「第１電流引出端」と称し、「ゲート」を「第１入力端」と称する。
【００３２】
第２増幅器ｇｍ２は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第２増幅器ｇｍ２は、バイアス電流を基準として「ソース」を「第２電流引出端」と称し、「ドレーン」を「第２電流引込端」と称し、「ゲート」を「第２入力端」と称する。
【００３３】
第３増幅器ｇｍ３は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器またはｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第３増幅器ｇｍ３がｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である場合、バイアス電流を基準として「ソース」を「第３電流引出端」と称し、「ドレーン」を「第３電流引込端」と称し、「ゲート」を「第３入力端」と称する。第３増幅器ｇｍ３がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合、バイアス電流を基準として「ソース」を「第３電流引込端」と称し、「ドレーン」を「第３電流引出端」と称し、「ゲート」を「第３入力端」と称する。
【００３４】
第４増幅器ｇｍ４は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第４増幅器ｇｍ４は、バイアス電流を基準として「ソース」を「第４電流引出端」と称し、「ドレーン」を「第４電流引込端」と称し、「ゲート」を「第４入力端」と称する。
【００３５】
第１増幅器ｇｍ１〜第４増幅器ｇｍ４に埋め込まれているゲートは、ソースとドレーンとの間の電流の流れを制御する。ドレーンは、ソースから供給されたキャリアがチャネル領域を通過して素子の外に放出される端子を意味する。ソースは、電流を運搬するキャリアを供給する。ここで、第１増幅器ｇｍ１の第１入力端と、第２増幅器ｇｍ２の第２入力端及び第３増幅器ｇｍ３の第３入力端は共通のグランドに接続される。
【００３６】
信号入力部１１０は、入力信号の単一入力を直流ブロッキングのためのキャパシタ（第１キャパシタＣ１と第２キャパシタＣ２）を用いて同じ位相の信号をそれぞれ第１増幅器ｇｍ１の第１電流引込端（ソース）と第２増幅器ｇｍ２の第２電流引出端（ソース）に印加する。低雑音増幅器１００の信号入力部１１０が第１増幅器ｇｍ１及び第２増幅器ｇｍ２に分けられて入力を受けることは、２次相互変調歪（ＩＭＤ２）と雑音指数（ＮＦ）を改善するためである。
【００３７】
信号入力部１１０は、第１バイアス回路１１２及び第２バイアス回路１１４を備える。信号入力部１１０の第１バイアス回路１１２及び第２バイアス回路１１４と一つの入力信号がそれぞれ接続される。
【００３８】
第１バイアス回路１１２は、第１インダクタＬ１及び第１キャパシタＣ１を備える。第１バイアス回路１１２は、第１インダクタＬ１と並列に接続された直流をブロッキングするための第１キャパシタＣ１を備える。第１インダクタＬ１の一方の端は第１キャパシタＣ１と接続され、第１インダクタＬ１の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇに接続される。ここで、電源電圧ＶＤＤは、バイアス電圧を意味する。信号入力部１１０の一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰにおいて第１駆動信号を発生する。
【００３９】
第２バイアス回路１１４は、第２インダクタＬ２及び第２キャパシタＣ２を備える。第２バイアス回路１１４は、第２インダクタＬ２と並列に接続された直流をブロッキングするための第２キャパシタＣ２を備える。第２インダクタＬ２の一方の端は第２キャパシタＣ２と接続され、第２インダクタＬ２の他方の端はグランドＧＮＤに接地される。信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮにおいて第２駆動信号を発生する。
【００４０】
低雑音増幅器（ＬＮＡ）コア１２０は、第１増幅器ｇｍ１と、第２増幅器ｇｍ２と、ＢＰＦ１２６及び第４増幅器ｇｍ４を備える。但し、図１に示す低雑音増幅器（ＬＮＡ）コア１２０においては、第３増幅器ｇｍ３を省略して示す。第３増幅器ｇｍ３の詳細については、図２Ａ及び図２Ｂに基づいて説明する。
【００４１】
第１増幅器ｇｍ１は、信号入力部１１０の一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰから第１駆動信号を印加されて増幅した第１出力信号を出力する。第２増幅器ｇｍ２は、信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮから第２駆動信号を印加されて増幅した第２出力信号を出力する。第１増幅器ｇｍ１の電流引出端と第２増幅器ｇｍ２の電流引込端が接続された接点Ａに第１出力信号と第２出力信号の重合信号が出力される。ここで、接点Ａから出力された重合信号がミキサー１３０に印加されるか、あるいは、第４増幅器ｇｍ４に印加される。
【００４２】
第１増幅器ｇｍ１の第１電流引出端（ドレーン）と第２増幅器ｇｍ２の第１電流引込端（ドレーン）の接点Ａと接続された回路に第３インダクタＬ３と可変キャパシタＣ３を用いた帯域通過フィルタ（ＢＰＦ）１２６を設けて既定のバンド以外のバンドをろ過してもよい。帯域通過フィルタ（ＢＰＦ）１２６の詳細については、図２Ａ及び図２Ｂに基づいて説明する。
【００４３】
第４増幅器ｇｍ４は、第１増幅器ｇｍ１の第１電流引出端（ドレーン）と第２増幅器ｇｍ２の第２電流引込端（ドレーン）が接続された接点Ａから重合信号が印加されれば、重合信号の位相が反転されて増幅された第４出力信号をミキサー１３０に出力する。第４増幅器ｇｍ４の第４入力端（ゲート）は、第３増幅器ｇｍ３の第３電流引出端（ドレーン）から第３出力信号である第４入力信号が印加されれば、第４入力信号の位相が反転されて増幅された第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４は、位相が１８０°反転され、−１ｄＢのゲインを有する反転特性を有する増幅器である。
【００４４】
低雑音増幅器（ＬＮＡ）コア１２０に埋め込まれている各電気的な素子間の接続関係については、図２Ａ、２Ｂ、図３Ａ、３Ｂに基づいて後述する。低雑音増幅器（ＬＮＡ）コア１２０からの出力は、ミキサー１３０に印加される。結果的に、低雑音増幅器（ＬＮＡ）コア１２０においては、接点Ａからの出力と第４増幅器ｇｍ４による出力によって差動出力が発生する。ミキサー１３０は、低雑音増幅器（ＬＮＡ）コア１２０の出力に接続されて低雑音増幅器（ＬＮＡ）コア１２０の出力を受信してミックスする。図１には、低雑音増幅器１００の後端をミキサー１３０として示しているが、低雑音増幅器１００は必ずしもこれに限定されて実現されるものではない。
【００４５】
図２Ａ及び図２Ｂは、この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。
【００４６】
この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コア１２０は、第１増幅器ｇｍ１と、第２増幅器ｇｍ２と、第３増幅器ｇｍ３と、帯域通過フィルタ（ＢＰＦ）１２６及び第４増幅器ｇｍ４を備える。低雑音増幅器（ＬＮＡ）コア１２０に埋め込まれている構成要素は、必ずしもこれらに限定されることはない。
【００４７】
第１増幅器ｇｍ１は、信号入力部１１０に設けられている一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰから第１駆動信号を印加されて増幅した第１出力信号を出力する。図２Ａ及び図２Ｂに示す第１増幅器ｇｍ１は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である。第１増幅器ｇｍ１は、第１電流引込端（ソース）と、第１入力端（ゲート）及び第１電流引出端（ドレーン）を備える。第１増幅器ｇｍ１の第１電流引込端（ソース）は、接点ＩＮＰと接続される。第１増幅器ｇｍ１は、第１電流引込端（ソース）に第１駆動信号が印加されれば、第１駆動信号を増幅した第１出力信号を第１電流引出端（ドレーン）に出力する。
【００４８】
第２増幅器ｇｍ２は、信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮから第２駆動信号を印加されて増幅した第２出力信号を出力する。図２Ａ及び図２Ｂに示す第２増幅器ｇｍ２は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である。第２増幅器ｇｍ２の第２電流引出端（ソース）は、接点ＩＮＮと接続される。第２増幅器ｇｍ２は、第２電流引込端（ドレーン）と、第２入力端（ゲート）及び第２電流引出端（ソース）を備える。第２増幅器ｇｍ２には、第１増幅器ｇｍ１の第１電流引出端（ドレーン）と第２電流引込端（ドレーン）が接続される。第２増幅器ｇｍ２は、第２電流引出端（ソース）に第２駆動信号が印加されれば、第２駆動信号を増幅した第２出力信号を第２電流引込端（ドレーン）に出力する。
【００４９】
第１増幅器ｇｍ１の電流引出端（ドレーン）と第２増幅器ｇｍ２の電流引込端（ドレーン）が接続された接点Ａに第１出力信号と第２出力信号の重合信号が出力される。
【００５０】
図２Ａ及び図２Ｂに示す低雑音増幅器１００は、共通ゲート増幅器である第１増幅器ｇｍ１及び第２増幅器ｇｍ２にそれぞれ位相が同じ入力信号を受け取って増幅する。換言すれば、第１増幅器ｇｍ１を用いて、信号入力部１１０の一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰに同じ位相を有する入力信号を印加し、第２増幅器ｇｍ２を用いて、信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮに同じ位相を有する入力信号を印加して増幅する。
【００５１】
通常の低雑音増幅器１００は、接点ＩＮＰのみを用いて共通ゲート増幅器であるｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器に入力信号を印加する。共通ゲート増幅器の場合、「１／ｇｍ」とインピーダンスが決定されるため、Ｓ１１（反射ロス）のためのマッチング回路が不要になってコストを節減することができる。しかしながら、Ｓ１１（反射ロス）に起因して増幅器の制限が生じるため、雑音指数（ＮＦ）の性能に限界がある。このため、この実施形態による低雑音増幅器１００においては、雑音指数（ＮＦ）を改善するために、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１をさらに備え、第１増幅器ｇｍ１に入力信号を印加して増幅された信号が出力されるようにする。
【００５２】
この実施形態による低雑音増幅器１００は、図２Ａ及び図２Ｂに示すように、接点ＩＮＰから入力信号を印加されるｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１をさらに備えることにより、接点ＩＮＮから入力信号を印加されるｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２においても電流を再使用して電流の増大なしに増幅器の増幅大きさをさらに向上させることができて、Ｓ１１（反射ロス）の変化を極力抑え、雑音指数（ＮＦ）の性能を向上させることができる。また、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１とｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２のデバイス特性を用いて２次相互変調歪（ＩＭＤ２）を互いに除去して性能を向上させることができる。
【００５３】
第３増幅器ｇｍ３は、第１増幅器ｇｍ１の電流引出端（ドレーン）と第２増幅器ｇｍ２の電流引込端（ドレーン）が接続された接点Ａから重合信号を印加されて増幅した第３出力信号を出力する。第３増幅器ｇｍ３は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器またはｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現され得る。図２Ａに示す第３増幅器ｇｍ３は、カスコードｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、図２Ｂに示す第３増幅器ｇｍ３は、カスコードｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である。
【００５４】
図２Ａに示すように、第３増幅器ｇｍ３がｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器として実現された場合、第３電流引込端（ドレーン）と、第３入力端（ゲート）及び第３電流引出端（ソース）を備える。第３増幅器ｇｍ３の第３電流引出端（ソース）は、接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引出端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引込端（ドレーン）に出力する。換言すれば、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１とｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２との間にカスコードｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第３増幅器ｇｍ３とＬＣを低雑音増幅器１００の負荷として使用可能な帯域通過フィルタ（ＢＰＦ）１２６を備える。
【００５５】
図２Ｂに示すように、第３増幅器ｇｍ３がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現された場合、第３電流引出端（ドレーン）と、第３入力端（ゲート）及び第３電流引込端（ソース）を備える。第３増幅器ｇｍ３の第３電流引込端（ソース）は接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引込端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引出端（ドレーン）に出力する。換言すれば、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１とｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２との間にカスコードｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第３増幅器ｇｍ３とＬＣを低雑音増幅器１００の負荷として使用可能な帯域通過フィルタ（ＢＰＦ）１２６を備える。
【００５６】
第１増幅器ｇｍ１と、第２増幅器ｇｍ２及び第３増幅器ｇｍ３は、共通ゲート増幅器である。第１増幅器ｇｍ１の第１入力端（ゲート）と、第２増幅器ｇｍ２の第２入力端（ゲート）及び第３増幅器ｇｍ３の第３入力端（ゲート）は、グランドに接地される。ここで、ゲートが接地されるグランドは、交流グランドを意味する。
【００５７】
帯域通過フィルタ（ＢＰＦ）１２６は、第３インダクタＬ３と可変キャパシタＣ３を備える。帯域通過フィルタ（ＢＰＦ）１２６は、低雑音増幅器１００の出力から帯域外信号をろ過して低雑音増幅器１００の２次相互変調歪（ＩＭＤ２）の性能を向上させる役割を果たす。帯域通過フィルタ（ＢＰＦ）１２６の可変キャパシタＣ３を制御してより広いバンドを支援することができる。
【００５８】
図２Ａに示すように、帯域通過フィルタ（ＢＰＦ）１２６がｎチャネル金属酸化膜半導体（ＮＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３の一方の端は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続され、第３インダクタＬ３の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇに接続される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３は可変キャパシタＣ３と並列に接続されて負荷を発生する。
【００５９】
図２Ｂに示すように、帯域通過フィルタ（ＢＰＦ）１２６がｐチャネル金属酸化膜半導体（ＰＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３の一方の端は第３増幅器ｇｍ３の第３電流引出端（ドレーン）と接続され、第３インダクタＬ３の他方の端はグランドに接地される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３は、可変キャパシタＣ３と並列に接続されて負荷を発生する。
【００６０】
第４増幅器ｇｍ４は、第４入力端（ゲート）と、第４電流引込端（ドレーン）及び第４電流引出端（ソース）を備える。
【００６１】
図２Ａに示すように、第４増幅器ｇｍ４がｎチャネル金属酸化膜半導体（ＮＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、第４増幅器ｇｍ４の第４入力端（ゲート）は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続される。第４増幅器ｇｍ４の第４入力端（ゲート）は、第３増幅器ｇｍ３の第３電流引込端（ドレーン）から第３出力信号である第４入力信号が印加されれば、第４入力信号の位相が反転されて増幅された第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引込端（ドレーン）は第１抵抗Ｒ１の一方の端と接続され、第１抵抗Ｒ１の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇと接続される。第４増幅器ｇｍ４の第４電流引出端（ソース）は第２抵抗Ｒ２の他方の端と接続され、第２抵抗Ｒ２の他方の端はグランドと接続される。
【００６２】
図２Ｂに示すように、第４増幅器ｇｍ４がｐチャネル金属酸化膜半導体（ＰＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、第４増幅器ｇｍ４の第４入力端（ゲート）は第３増幅器ｇｍ３の第３電流引出端（ドレーン）と接続される。第４増幅器ｇｍ４の第４入力端（ゲート）は、第３増幅器ｇｍ３の第３電流引出端（ドレーン）から第３出力信号である第４入力信号が印加されれば、第４入力信号の位相が反転されて増幅された第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引込端（ドレーン）は第１抵抗Ｒ１の一方の端と接続され、第１抵抗Ｒ１の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇと接続される。第４増幅器ｇｍ４の第４電流引出端（ソース）は第２抵抗Ｒ２の他方の端と接続され、第２抵抗Ｒ２の他方の端はグランドと接続される。
【００６３】
低雑音増幅器１００は、第４増幅器ｇｍ４によって差動出力を発生する。換言すれば、低雑音増幅器１００は、第３増幅器ｇｍ３による出力ＯＵＴＰを発生するだけではなく、第４増幅器ｇｍ４において位相が反転された出力ＯＵＴＭが発生するため、結果的に差動出力が発生するのである。
【００６４】
図３Ａ及び図３Ｂは、この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。
【００６５】
この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コア１２０は、第１増幅器ｇｍ１と、第２増幅器ｇｍ２と、複数の増幅器ｇｍ３〜ｇｍＮ及び１以上の帯域通過フィルタ（ＢＰＦ）１２６を備える。低雑音増幅器（ＬＮＡ）コア１２０に埋め込まれている構成要素は、必ずしもこれらに限定されることはない。
【００６６】
図３Ａは、図２Ａに示す帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３が一つの値をもって約５０ＭＨｚ〜１ＧＨｚまでカバーするには無理があるため、それぞれインダクタＬ３〜ＬＮ値を分けて広帯域を支援することができる。カスコードｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である複数の増幅器ｇｍ３〜ｇｍＮの直流バイアス値を制御してＯＮ／ＯＦＦしてバンドを分けて支援することができる。例えば、約５０ＭＨｚのバンドを支援するためには、大きな値のインダクタが必要になるため、低周波数バンドに対しては抵抗（図３Ａの第３抵抗Ｒ３）の負荷を用いることができる。２次相互変調歪（ＩＭＤ２）の性能が相対的に重要ではない回路に対しては、抵抗（図３Ａの第３抵抗Ｒ３）の負荷のみを用いることができる。
【００６７】
図３Ａに示す複数の増幅器ｇｍ３〜ｇｍＮのそれぞれは、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、複数の増幅器のそれぞれごとに異なる帯域を支援する。
【００６８】
図３Ａに示す複数の増幅器のうち第３増幅器ｇｍ３は、第３電流引込端（ドレーン）と、第３入力端（ゲート）及び第３電流引出端（ソース）を備える。第３増幅器ｇｍ３の第３電流引出端（ソース）は、接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引出端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引込端（ドレーン）に出力する。第３増幅器ｇｍ３の第３電流引込端（ドレーン）は、第３抵抗Ｒ３の一方の端と接続され、第３抵抗Ｒ３の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇと接続される。ここで、第３抵抗Ｒ３を用いた負荷が存在する。
【００６９】
図３Ａに示す複数の増幅器のうち第４増幅器ｇｍ４は、第４電流引込端（ドレーン）と、第４入力端（ゲート）及び第４電流引出端（ソース）を備える。第４増幅器ｇｍ４の第４電流引出端（ソース）は、接点Ａと接続される。第４増幅器ｇｍ４は、第４電流引出端（ソース）に重合信号を印加されて増幅した第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引込端（ドレーン）は、第３インダクタＬ３の一方の端と接続され、第３インダクタＬ３の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇと接続される。
【００７０】
帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３の一方の端は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続され、第３インダクタＬ３の他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇに接続される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３は可変キャパシタＣ３と並列に接続されて負荷を発生する。
【００７１】
図３Ａに示す複数の増幅器のうち第Ｎ増幅器ｇｍ４は、第Ｎ電流引込端（ドレーン）と、第Ｎ入力端（ゲート）及び第Ｎ電流引出端（ソース）を備える。第Ｎ増幅器ｇｍ４の第Ｎ電流引出端（ソース）は、接点Ａと接続される。第Ｎ増幅器ｇｍ４は、第Ｎ電流引出端（ソース）に重合信号を印加されて増幅した第Ｎ出力信号を第Ｎ電流引込端（ドレーン）に出力する。第Ｎ増幅器ｇｍ４の第Ｎ電流引込端（ドレーン）は第ＮインダクタＬＮの一方の端と接続され、第ＮインダクタＬＮの他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇと接続される。
【００７２】
帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬＮの一方の端は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続され、第ＮインダクタＬＮの他方の端は電源電圧ＶＤＤまたはレギュレータ電圧Ｖｒｅｇに接続される。帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬＮは可変キャパシタＣＮと並列に接続されて負荷を発生する。
【００７３】
図３Ｂにおいて、複数の増幅器ｇｍ３〜ｇｍＮのそれぞれはｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、複数の増幅器ｇｍ３〜ｇｍＮのそれぞれごとに異なる帯域を支援する。
【００７４】
図３Ｂに示す複数の増幅器のうち第３増幅器ｇｍ３は、第３電流引込端（ソース）と、第３入力端（ゲート）及び第３電流引出端（ドレーン）を備える。第３増幅器ｇｍ３の第３電流引込端（ソース）は、接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引込端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引出端（ドレーン）に出力する。第３増幅器ｇｍ３の第３電流引出端（ドレーン）は第３抵抗Ｒ３の一方の端と接続され、第３抵抗Ｒ３の他方の端はグランドと接地される。ここで、第３抵抗Ｒ３を用いた負荷が存在する。
【００７５】
図３Ｂに示す複数の増幅器のうち第４増幅器ｇｍ４は、第４電流引込端（ソース）と、第４入力端（ゲート）及び第４電流引出端（ドレーン）を備える。第４増幅器ｇｍ４の第４電流引込端（ソース）は、接点Ａと接続される。第４増幅器ｇｍ４は、第４電流引込端（ソース）に重合信号を印加されて増幅した第４出力信号を第４電流引出端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引出端（ドレーン）は第３インダクタＬ３の一方の端と接続され、第３インダクタＬ３の他方の端はグランドと接地される。
【００７６】
帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３の一方の端は第４増幅器ｇｍ４の第４電流引出端（ドレーン）と接続され、第３インダクタＬ３の他方の端はグランドに接地される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ３は可変キャパシタＣ３と並列に接続されて負荷を発生する。
【００７７】
図３Ｂに示す複数の増幅器のうち第Ｎ増幅器ｇｍ４は、第Ｎ電流引込端（ソース）と、第Ｎ入力端（ゲート）及び第Ｎ電流引出端（ドレーン）を備える。第Ｎ増幅器ｇｍ４の第Ｎ電流引込端（ソース）は、接点Ａと接続される。第Ｎ増幅器ｇｍ４は、第Ｎ電流引込端（ソース）に重合信号を印加されて増幅した第Ｎ出力信号を第Ｎ電流引出端（ドレーン）に出力する。第Ｎ増幅器ｇｍ４の第Ｎ電流引出端（ドレーン）は第ＮインダクタＬＮの一方の端と接続され、第ＮインダクタＬＮの他方の端はグランドと接地される。
【００７８】
帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬＮの一方の端は第Ｎ増幅器ｇｍ４の第Ｎ電流引出端（ドレーン）と接続され、第ＮインダクタＬＮの他方の端はグランドに接地される。帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬＮは可変キャパシタＣＮと並列に接続されて負荷を発生する。
【００７９】
以上の説明は、この実施形態の技術思想を例示的に説明したものに過ぎず、この実施形態が属する技術分野において通常の知識を有する者であれば、この実施形態の本質的な特性から逸脱しない範囲内において種々の修正及び変形が可能である。よって、この実施形態は、この実施形態の技術思想を限定するためのものではなく、説明するためのものであり、このような実施形態によってこの実施形態の技術思想の範囲が限定されることはない。この実施形態の保護範囲は、下記の請求範囲によって解釈さるべきであり、これと同じ範囲内にあるあらゆる技術思想は、この実施形態の権利範囲に含まれるものと解釈さるべきである。
【符号の説明】
【００８０】
１１０：信号入力部
１１２：第１バイアス回路
１１４：第２バイアス回路
１２０：低雑音増幅器（ＬＮＡ）コア
１２６：帯域通過フィルタ（ＢＰＦ）
１３０：ミキサー
【図１】
0005894210.tif 000002
【図２Ａ】
0005894210.tif 000003
【図２Ｂ】
0005894210.tif 000004
【図３Ａ】
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【図３Ｂ】
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