(57)【特許請求の範囲】
【請求項１】
入力データと抽出クロック信号の間の位相の進み遅れを検出する位相検出器と、
前記位相検出器での検出結果を積分した結果に基づき、前記入力データの周波数と前記抽出クロック信号の周波数との間の周波数偏差が小さくなるように追従制御を行う周波数追従ループと、
クロック生成器からスペクトラム拡散周波数変調されたクロック信号を入力し、前記周波数追従ループでの前記周波数偏差の検出結果に基づき、前記クロック信号の位相を調整した上で、前記抽出クロック信号として、前記位相検出器に供給する位相補間器と、
を備え、
前記周波数追従ループでは、前記スペクトラム拡散周波数変調されたクロック信号に対応する周波数変調情報を前記クロック生成器から入力し、前記周波数変調情報に基づき前記周波数偏差を補正し前記クロック信号の周波数変調を相殺する、クロックアンドデータリカバリ回路を備えた半導体装置。
【請求項２】
前記周波数追従ループは、前記位相検出器での検出結果を積分する第１の積分器の出力又は入力に、前記周波数変調情報を加算又は減算する回路を備えた、請求項１記載の半導体装置。
【請求項３】
前記入力データは、前記入力データの送信元でスペクトラム拡散周波数変調され前記クロックアンドデータリカバリ回路で受信されたデータである、請求項１又は２記載の半導体装置。
【請求項４】
前記入力データは、前記入力データの送信元で周波数が一定であり前記クロックアンドデータリカバリ回路で受信されたデータである、請求項１又は２記載の半導体装置。
【請求項５】
前記周波数追従ループは、
前記位相検出器での位相検出結果である第１の制御信号を積分し、第２の制御信号を出力する第１の積分器と、
前記第２の制御信号と、前記周波数変調情報の符号を反転した信号とを加算した結果を第３の制御信号として出力する演算器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
を備え、
位相追従ループが、前記位相検出器での位相検出結果である前記第１の制御信号を積分し、第５の制御信号を出力する第２の積分器を備え、
前記周波数追従ループと前記位相追従ループの合流部に、前記パターン発生器からの前記第４の制御信号と、前記第２の積分器からの前記第５の制御信号とを混合して第６の制御信号を出力する混合器を備え、
前記位相補間器は、前記混合器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する、請求項１記載の半導体装置。
【請求項６】
前記周波数追従ループは、
前記位相検出器での位相検出結果である第１の制御信号を積分し、第２の制御信号を出力する第１の積分器と、
前記第２の制御信号と、前記周波数変調情報の符号を反転した信号とを加算した結果を第３の制御信号として出力する演算器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
を備え、
位相追従ループは、前記位相検出器からの前記第１の制御信号を伝達し、
前記周波数追従ループと前記位相追従ループの合流部に、前記パターン発生器からの前記第４の制御信号と、前記位相検出器からの前記第１の制御信号とを混合して第５の制御信号を出力する混合器を備え、さらに、
前記第５の制御信号を積分し第６の制御信号を出力する第２の積分器を備え、
前記位相補間器は、前記第２の積分器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する、請求項１記載の半導体装置。
【請求項７】
前記周波数追従ループは、
前記位相検出器での位相検出結果である第１の制御信号に、前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾きを加算又は減算し、演算結果を第２の制御信号として出力する演算器と、
前記第２の制御信号を積分し、第３の制御信号を出力する第１の積分器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
を備え、
位相追従ループが、
前記位相検出器での位相検出結果である前記第１の制御信号を積分し、第５の制御信号を出力する第２の積分器を備え、
前記周波数追従ループと前記位相追従ループの合流部に、前記パターン発生器からの前記第４の制御信号と、前記第２の積分器からの前記第５の制御信号とを混合して第６の制御信号を出力する混合器を備え、
前記位相補間器は、前記混合器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する、請求項１記載の半導体装置。
【請求項８】
前記周波数追従ループは、
前記位相検出器での位相検出結果である第１の制御信号に、前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾きを加算又は減算し、演算結果を第２の制御信号として出力する演算器と、
前記第２の制御信号を積分し、第３の制御信号を出力する第１の積分器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
を備え、
位相追従ループは、前記位相検出器からの前記第１の制御信号を伝達し、
前記周波数追従ループと前記位相追従ループの合流部に、前記パターン発生器からの前記第４の制御信号と、前記位相検出器からの前記第１の制御信号とを混合して第５の制御信号を出力する混合器を備え、
さらに、前記第５の制御信号を積分し、第６の制御信号を出力する第２の積分器を備え、
前記位相補間器は、前記第２の積分器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する、請求項１記載の半導体装置。
【請求項９】
前記周波数追従ループは、
前記位相検出器での位相検出結果である第１の制御信号に、前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾きを加算又は減算し、演算結果を第２の制御信号として出力する演算器と、
前記第２の制御信号を積分し第３の制御信号を出力する第１の積分器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
を備え、
位相追従ループは、前記位相検出器からの前記第１の制御信号を伝達し、
前記周波数追従ループと前記位相追従ループの合流部に、前記パターン発生器からの前記第４の制御信号と、前記位相検出器での位相検出結果である前記第１の制御信号とを混合して第５の制御信号を出力する混合器と、
前記第５の制御信号を積分し、第６の制御信号を出力する第２の積分器を備え、
前記位相補間器は、前記第２の積分器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間し、
前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾きの大きさを、前記クロックアンドデータリカバリ回路に出力する制御回路をさらに備え、
前記クロック生成器は、前記周波数変調情報として前記スペクトラム拡散周波数変調波形の傾きの方向を、前記クロックアンドデータリカバリ回路の前記演算器に出力する、請求項１記載の半導体装置。
【請求項１０】
前記スペクトラム拡散周波数変調波形の傾きの大きさの絶対値が変調周期を通じて一定値である、請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記スペクトラム拡散周波数変調波形の傾きの大きさと傾きの方向に関して、前記演算器は、前記第１の制御信号に対して、前記傾きの方向に応じて、前記スペクトラム拡散周波数変調波形の傾きの大きさを減算又は加算した値を、前記第２の制御信号とする、請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１２】
前記スペクトラム拡散周波数変調波形の傾きの大きさと傾きの方向に関して、前記演算器は、分数で表した前記スペクトラム拡散周波数変調波形の傾きの大きさに対して、前記分数の分母に対応するクロックサイクルの経過に対して、前記分数の分子に対応する回数分、＋１を出力する回路と、
前記回路から出力された＋１を、前記スペクトラム拡散周波数変調波形の傾きの方向に応じて、前記第１の制御信号に対して加算又は減算し前記第２の制御信号とする回路を備えた、請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１３】
前記クロック生成器は、スペクトル拡散周波数変調されたクロック信号を生成するためのコントローラを備えたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を含む、請求項１記載の半導体装置。
【請求項１４】
前記クロックアンドデータリカバリ回路と、前記クロックアンドデータリカバリ回路で抽出されたシリアルデータを、前記抽出クロック信号を用いてパラレルデータに変換するシリアルパラレル変換回路と、を含む受信回路を１つ又は複数備え、
前記１つ又は複数の受信回路に対して、前記クロック生成器を１つ備えた、請求項１記載の半導体装置。
【請求項１５】
前記クロックアンドデータリカバリ回路と、前記クロックアンドデータリカバリ回路で抽出されたシリアルデータを前記抽出クロック信号を用いてパラレルデータに変換するシリアルパラレル変換回路と、を含む受信回路を１つ又は複数備え、
前記１つ又は複数の受信回路に対して、
１つの前記クロック生成器と、
１つの前記制御回路と、
を備えた、請求項９記載の半導体装置。
【請求項１６】
スペクトラム拡散周波数変調されたクロック信号を生成するクロック生成器と、
入力データと抽出クロック信号の間の位相の進み遅れを検出し、検出結果を第１の制御信号として出力する位相検出器と、
クロック生成器で生成されたスペクトラム拡散周波数変調されたクロック信号を入力し、前記クロック信号の位相を調整した上で、前記抽出クロック信号として、前記位相検出器に供給する位相補間器と、
前記第１の制御信号を積分し、第２の制御信号を出力する第１の積分器と、
前記スペクトラム拡散周波数変調されたクロック信号の周波数変調情報を前記クロック生成器から受け、前記第２の制御信号に、前記周波数変調情報の符号を反転した信号を加算した結果を第３の制御信号として出力する演算器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
前記位相検出器での位相検出結果である前記第１の制御信号を積分し、第５の制御信号を出力する第２の積分器と、
前記パターン発生器からの前記第４の制御信号と、前記第２の積分器からの前記第５の制御信号とを混合して第６の制御信号を出力する混合器と、
を備え、
前記位相補間器は、前記混合器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する、半導体装置。
【請求項１７】
スペクトラム拡散周波数変調されたクロック信号を生成するクロック生成器と、
入力データと抽出クロック信号の間の位相の進み遅れを検出し検出結果を第１の制御信号として出力する位相検出器と、
前記クロック生成器から前記スペクトラム拡散周波数変調されたクロック信号を入力し、前記クロック信号の位相を調整した上で、前記抽出クロック信号として、前記位相検出器に供給する位相補間器と、
前記クロック信号のスペクトラム拡散周波数変調波形の傾きの方向を、前記クロック生成器から受け、前記第１の制御信号に対して、前記スペクトラム拡散周波数変調波形の傾きの大きさを、前記スペクトラム拡散周波数変調波形の傾きの方向に基づき、加算又は減算した結果を第２の制御信号として出力する演算器と、
前記第２の制御信号を積分し、第３の制御信号を出力する第１の積分器と、
前記第３の制御信号を入力し第４の制御信号を出力するパターン発生器と、
前記パターン発生器からの前記第４の制御信号と、前記位相検出器からの前記第１の制御信号とを混合して第５の制御信号を出力する混合器と、
前記混合器からの前記第５の制御信号を積分し、第６の制御信号を出力する第２の積分器と、
を備え、
前記位相補間器は、前記第２の積分器からの前記第６の制御信号に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間し、
前記スペクトラム拡散周波数変調波形の傾きの大きさをクロックアンドデータリカバリ回路に出力する制御回路をさらに備え、
前記クロック生成器は、前記スペクトラム拡散周波数変調波形の傾きの方向を、前記クロックアンドデータリカバリ回路の前記演算器に出力する半導体装置。
【請求項１８】
前記スペクトラム拡散周波数変調波形の傾きの大きさの絶対値が変調周期を通じて一定値である、請求項１７記載の半導体装置。
【請求項１９】
前記演算器は、分数で表した前記スペクトラム拡散周波数変調波形の傾きの大きさに対して、前記分数の分母に対応するクロックサイクルの経過に対して、前記分数の分子に対応する回数分、＋１を出力する回路を備え、
前記回路から出力された＋１を、前記傾きの方向に応じて、前記第１の制御信号に対して加算又は減算し前記第２の制御信号として出力する回路を備えた、請求項１８記載の半導体装置。
【請求項２０】
前記クロックアンドデータリカバリ回路と、前記クロックアンドデータリカバリ回路で抽出されたシリアルデータを前記抽出クロック信号を用いてパラレルデータに変換するシリアルパラレル変換回路と、を含む受信回路を１つ又は複数備え、
前記１つ又は複数の受信回路に対して、
１つの前記クロック生成器と、
１つの前記制御回路と、
を備えた、請求項１７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックアンドデータリカバリ回路を備えた半導体装置に関する。
【０００２】
受信データからクロック信号及びデータ信号を再生するクロックアンドデータリカバリ（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ：ＣＤＲとも略記される）回路として例えば特許文献１−３等が参照される。
【０００３】
シリアルデータとパラレルデータを相互変換するＳｅｒｄｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）は、例えば図２５に示すように、送信回路４３と受信回路４１の組（１つ又は複数組）と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）３０を備えている。１つのＰＬＬ３０に対して１つ以上の送信回路４３と１つ以上の受信回路４１を接続する。
【０００４】
受信回路４１は、シリアルデータとＰＬＬ３０からのＰＬＬクロック信号を入力し、シリアルデータに同期したクロック信号を抽出するクロックアンドデータリカバリ回路５０と、クロックアンドデータリカバリ回路５０で抽出したシリアルデータとクロック信号を用いてシリアルデータをパラレルデータに変換するシリアルパラレル変換回路４２を備えている。送信回路４３は、パラレルデータを入力しＰＬＬクロック信号に基づきシリアルデータに変換して出力するパラレルシリアル変換回路４４を備えている。
【０００５】
Ｓｅｒｄｅｓインタフェースにおいて、クロックアンドデータリカバリ回路５０は、スペクトラム拡散周波数変調（ｓｐｒｅａｄ−ｓｐｅｃｔｒｕｍ  ｆｒｅｑｕｅｎｃｙ  ｍｏｄｕｌａｔｉｏｎ）されたシリアルデータを入力し、該シリアルデータに同期したクロック信号（スペクトラム拡散周波数変調されたクロック信号）を抽出する。
【０００６】
クロックアンドデータリカバリ回路５０に入力するクロック信号としてスペクトラム拡散周波数変調されたＳＳＣ（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋｉｎｇ）クロック信号が入力される。ＳＳＣクロック信号はクロック周波数にディザを加え電磁妨害ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減させる。なお、ＳＳＣクロック信号を生成するＳＳＣクロック生成装置として例えば特許文献４が参照される。また、ＳＳＣコントローラを備えたＰＬＬとして特許文献５が参照される。なお、図２５のＰＬＬ３０は、ＳＳＣコントローラを備え、ＳＳＣクロック信号を出力するものとする。
【０００７】
送信回路４３では、ＰＬＬ３０からＰＬＬクロック信号（スペクトラム拡散周波数変調されているＳＳＣクロック信号）を受け、ＰＬＬクロック信号に基づき、パラレルシリアル変換を行うことで、スペクトラム拡散周波数変調されたシリアルデータを出力する。
【０００８】
受信回路４１では、ＰＬＬ３０からＰＬＬクロック信号（スペクトラム拡散周波数変調されているＳＳＣクロック信号）と、対向Ｓｅｒｄｅｓの送信回路（不図示）からのデータ（スペクトラム拡散周波数変調されている）を受け、クロックアンドデータリカバリ回路５０では、クロック信号とデータの抽出を行う。
【０００９】
クロックアンドデータリカバリ回路５０では、抽出クロック信号にて、シリアルデータ入力をサンプリングし抽出データを出力し、シリアルパラレル変換回路４２では、抽出されたシリアルデータを、抽出クロックを用いてパラレルデータに変換してパラレルデータ出力を後段回路に出力する。
【００１０】
シリアルデータ入力とＰＬＬクロック信号がそれぞれスペクトラム拡散周波数変調されている場合、クロックアンドデータリカバリ回路５０は、データとクロックの位相差だけでなく、周波数偏差（Ｆｒｅｑｕｅｎｃｙ  Ｄｅｖｉａｔｉｏｎ）に追従する必要がある。
【００１１】
図２６は、特許文献１の図１に基づく図である。図２６を参照すると、クロックアンドデータリカバリ回路５０において、位相検出部５１は、シリアルデータ入力と抽出クロック信号（クロックアンドデータリカバリ回路５０が出力する抽出クロック）とを受け、シリアルデータを抽出クロック信号でサンプルした結果を抽出データとし、位相の遅れや進みを検出し、位相比較結果を示す制御信号ＵＰ１／ＤＯＷＮ１（アップ１／ダウン１）を出力する。
【００１２】
積分器１４は、位相検出部５１からの制御信号ＵＰ１／ＤＯＷＮ１を積分し、制御信号ＵＰＤＯＷＮ２を出力する。
【００１３】
積分器１３は、位相検出部５１からの制御信号ＵＰ１／ＤＯＷＮ１を積分し、制御信号ＵＰＤＯＷＮ３を出力する。
【００１４】
パターン発生器１５は、積分器１３からの制御信号ＵＰＤＯＷＮ３を入力し制御信号ＵＰＤＯＷＮ４を出力する。
【００１５】
混合器１６は、積分器１４からの制御信号ＵＰＤＯＷＮ２と、パターン発生器１５からの出力信号ＵＰＤＯＷＮ４を入力し、制御信号ＵＰＤＯＷＮ５を出力する。
【００１６】
位相補間器１７は、混合器１６からの信号ＵＰＤＯＷＮ５に基づき、入力されるＰＬＬクロック信号（スペクトラム拡散周波数変調されたクロック信号）の位相を補間する。位相補間器１７から出力される抽出クロック信号は、位相検出部５１に帰還入力される。
【００１７】
図２６に示すように、クロックアンドデータリカバリ回路５０には、位相追従ループと周波数追従ループを備えている。スペクトラム拡散（ＳＳＣ）方式では、クロックアンドデータリカバリ回路５０に入力されるシリアルデータ入力とクロック信号は、それぞれ、周波数掃引され、周波数偏差は、時々刻々と常に変化している。
【００１８】
周波数追従ループでは、スペクトラム拡散周波数変調されたシリアルデータ入力と、スペクトラム拡散周波数変調されたクロック信号との間の周波数偏差を検出し、シリアルデータ入力の周波数に抽出クロック信号の周波数が追従するように帰還制御が行なわれる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００５−５９９９号公報
【特許文献２】特開２００６−８０９９１号公報
【特許文献３】特開２０１１−２３４００９号公報
【特許文献４】特開２００６−１６６０４９号公報
【特許文献５】特開２０１０−２８３８３０号公報
【特許文献６】特開２００１−２７３０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
以下に関連技術の説明を与える。
【００２１】
図２６を参照して説明したクロックアンドデータリカバリ回路５０において、入力されるシリアルデータ入力とＰＬＬクロック信号は、それぞれ独立に、スペクトラム拡散周波数変調されている。
【００２２】
このため、クロックアンドデータリカバリ回路５０の周波数追従ループにおいて、一方のみがスペクトラム拡散周波数変調されている場合と比べ、最悪、２倍の負荷になる。クロックアンドデータリカバリ回路の特性をより改善する優れた案は、これまで、提案されていない。
【００２３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかとなるであろう。
【課題を解決するための手段】
【００２４】
一実施形態によれば、クロックアンドデータリカバリ回路は、入力データと抽出クロック信号の間の位相の進み遅れを検出する位相検出器と、前記位相検出器での検出結果を積分した結果に基づき、前記入力データの周波数と前記抽出クロック信号の周波数との間の周波数偏差が小さくなるように追従制御を行う周波数追従ループと、クロック生成器からスペクトラム拡散周波数変調されたクロック信号を入力し、前記周波数追従ループでの前記周波数偏差の検出結果に基づき、前記クロック信号の位相を調整した上で、前記抽出クロック信号として、前記位相検出器に供給する位相補間器と、を備えている。前記周波数追従ループは、前記スペクトラム拡散周波数変調されたクロック信号に対応する周波数変調情報を、前記クロック生成器から入力し、前記周波数変調情報に基づき、前記周波数偏差を補正して、前記クロック信号の周波数変調を相殺する。前記周波数追従ループにおいて、前記位相検出器の検出結果の積分値（又は前記位相検出器の検出結果）に対して、前記周波数変調情報に対応する値のオフセットを加えた値（又は該値の積分結果）を、前記周波数追従ループで検出する前記周波数偏差としてもよい。
【発明の効果】
【００２５】
前記一実施形態によれば、周波数追従の処理負荷を軽減可能とし特性を改善可能としている。
【図面の簡単な説明】
【００２６】
【図１】実施形態１のクロックアンドデータリカバリ回路の構成を示す図である。
【図２】データサンプリング回路の構成を示す図である。
【図３】位相検出器の構成を示す図である。
【図４】位相検出器の動作を説明する真理値表である。
【図５】データサンプリング回路と位相比較器の動作例を示す図である。
【図６】データサンプリング回路と位相比較器の動作例を示す図である。
【図７】位相追従ループの積分器の動作例を示す図である。
【図８】周波数追従ループの積分器の構成の一例を示す図である。
【図９】パターン発生器の構成の一例を示す図である。
【図１０】混合器の構成の一例を示す図である。
【図１１】位相補間器の動作例を示す図である。
【図１２】スペクトラム拡散周波数変動量の例を示す図である。
【図１３】実施形態１の作用を説明するための図である。
【図１４】実施形態１の作用を説明するための図である。
【図１５】実施形態１の作用を説明するための図である。
【図１６】実施形態２のクロックアンドデータリカバリ回路の構成を示す図である。
【図１７】実施形態２におけるスペクトラム拡散周波数変調の傾きを説明する図である。
【図１８】実施形態２における加算器を説明する図である。
【図１９】実施形態３のクロックアンドデータリカバリ回路の構成を示す図である。
【図２０】実施形態３の作用を説明する図である。
【図２１】実施形態４のクロックアンドデータリカバリ回路の構成を示す図である。
【図２２】実施形態５のクロックアンドデータリカバリ回路の構成を示す図である。
【図２３】実施形態６のＳｅｒｄｅｓ回路の構成例を示す図である。
【図２４】実施形態７のＳｅｒｄｅｓ回路の構成例を示す図である。
【図２５】関連技術のＳｅｒｄｅｓ回路の構成を示す図である。
【図２６】関連技術のクロックアンドデータリカバリ回路の構成を示す図である。
【図２７】関連技術のクロックアンドデータリカバリ回路の課題を説明する図である。
【図２８】関連技術のクロックアンドデータリカバリ回路の課題を説明する図である。
【図２９】関連技術のＳＳＣ生成ＰＬＬの構成を示す図である。
【図３０】関連技術のＳＳＣ生成ＰＬＬのＳＳＣコントローラの構成を示す図である。
【図３１】関連技術のＳＳＣ生成ＰＬＬの動作を説明する図である。
【図３２】実施形態の技術的特徴を説明する図である。
【図３３】別の実施形態を説明する図である。
【発明を実施するための形態】
【００２７】
以下、実施形態について、図面を参照して詳細に説明する。
【００２８】
第１の側面によれば、入力データと抽出クロック信号の間の位相の進み遅れを検出する位相検出器（図３２の５１）と、前記位相検出器での検出結果を積分した結果に基づき、前記データの周波数と前記抽出クロック信号の周波数との間の周波数偏差が小さくなるように周波数の追従制御を行う周波数追従ループ（図３２の１０１）と、クロック生成器（１３０）からスペクトラム拡散周波数変調されたクロック信号を入力し、前記周波数追従ループで検出した前記周波数偏差に基づき、前記クロック信号の位相を調整した上で、前記抽出クロック信号として、前記位相検出器に供給する位相補間器（１７）と、を備えている。前記周波数追従ループ（１０１）は、前記スペクトラム拡散周波数変調されたクロック信号（ＳＳＣクロック信号）に対応する周波数変調情報を前記クロック生成器から入力し、前記周波数変調情報に基づき、前記周波数偏差を補正し、前記クロック信号の周波数変調を相殺する構成とされる。前記周波数追従ループにおいて、前記位相検出器の検出結果の積分値に、前記周波数変調情報に対応する値のオフセット（周波数オフセット）を加えた値を、前記周波数追従ループで検出した前記周波数偏差とする。あるいは、前記周波数追従ループにおいて、前記位相検出器の検出結果に、前記周波数変調情報に対応する値のオフセットを加えた値の積分結果を、前記周波数追従ループで検出した前記周波数偏差とするようにしてもよい。
【００２９】
第２の側面によれば、前記周波数追従ループ（図１、図１９、図３３、図１６、図２１、図２２の１０１）は、前記位相検出器での検出結果を積分する第１の積分器の出力（図１、図１９、図３３の積分器１３の出力）又は入力（図１６、図２１、図２２の積分器１３の入力）に、前記周波数変調情報を加算又は減算する回路（図１、図１９、図３３の加算器１８、図１６、図２１、図２２の加算器１９）を備えている。
【００３０】
第３の側面によれば、前記データは、クロック信号とは別に、データの送信元でスペクトラム拡散周波数変調され前記クロックアンドデータリカバリ回路で受信されたデータである（図１、図３２、図３３）。
【００３１】
第４の側面によれば、前記データは、データの送信元で周波数が一定であり前記クロックアンドデータリカバリ回路で受信されたデータであってもよい（図１５）。
【００３２】
第５の側面によれば、前記周波数追従ループ（図１の１０１）は、
前記位相検出器（図１の１２）での位相検出結果である第１の制御信号（図１のＵＰ１／ＤＯＷＮ１）を積分し、第２の制御信号を出力する第１の積分器（図１の１３）と、
前記第２の制御信号（図１のＦＤＩＦ１）と、前記周波数変調情報（図１のＳＳＣ＿ＭＯＤ）の符号を反転した信号を加算した結果を第３の制御信号（図１のＦＤＩＦ２）として出力する演算器（図１の加算器１８）と、
前記第３の制御信号（ＦＤＩＦ２）を入力し第４の制御信号（図１のＵＰＤＯＷＮ４）を出力するパターン発生器（図１の１５）と、を備えている。位相追従ループ（図１の１０２）が、前記位相検出器（図１の１２)での位相検出結果である前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）を積分し、第５の制御信号（図１のＵＰＤＯＷＮ２）を出力する第２の積分器（図１の１４）を備えている。前記周波数追従ループ（１０１）と前記位相追従ループ（１０２）の合流部に、前記パターン発生器（１５）からの前記第４の制御信号（ＵＰＤＯＷＮ４）と、前記第２の積分器（１４）からの前記第５の制御信号（ＵＰＤＯＷＮ２）とを混合して第６の制御信号（図１のＵＰＤＯＷＮ５）を出力する混合器（図１の１６）を備えている。前記位相補間器（図１の１７）は、前記混合器（図１の１６）からの前記第６の制御信号（ＵＰＤＯＷＮ５）に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する。
【００３３】
第６の側面によれば、前記周波数追従ループ（図１９の１０１）は、前記位相検出器（図１９の１２）での位相検出結果である第１の制御信号（図１９のＵＰ１／ＤＯＷＮ１）を積分し、第２の制御信号を出力する第１の積分器（図１９の１３）と、
前記第２の制御信号（図１９のＦＤＩＦ１）と、前記周波数変調情報（図１９のＳＳＣ＿ＭＯＤ）の符号を反転した信号を加算した結果を第３の制御信号（図１９のＦＤＩＦ２）として出力する演算器（図１９の１８）と、
前記第３の制御信号（ＦＤＩＦ２）を入力し第４の制御信号（図１９のＵＰＤＯＷＮ４）を出力するパターン発生器（図１９の１５）と、を備えている。位相追従ループ（図１９の１０２）は、前記位相検出器（１２）からの前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）を伝達する。前記周波数追従ループ（１０１）と前記位相追従ループ（１０２）の合流部に、前記パターン発生器（１５）からの前記第４の制御信号（ＵＰＤＯＷＮ４）と、前記位相検出器（１２）からの前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）とを混合して第５の制御信号（図１９のＵＰＤＯＷＮ７）を出力する混合器（図１９の１６）を備えている。さらに、前記第５の制御信号（ＵＰＤＯＷＮ７）を積分し第６の制御信号（図１９のＵＰＤＯＷＮ５）を出力する第２の積分器（図１９の１４）を備え、前記位相補間器（図１９の１７）は、前記第２の積分器（１４）からの前記第６の制御信号（ＵＰＤＯＷＮ５）に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する。
【００３４】
第７の側面によれば、前記周波数追従ループ（図１６の１０１）は、前記位相検出器（図１６の１２）での位相検出結果である第１の制御信号（図１６のＵＰ１／ＤＯＷＮ１）に、前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾き（図１６のＳＳＣ＿ＤＦ）を加算又は減算し、演算結果を第２の制御信号（図１６のＵＰＤＯＷＮ６）として出力する演算器（図１６の加算器１９）と、
前記第２の制御信号（ＵＰＤＯＷＮ６）を積分し、第３の制御信号（図１６のＦＤＩＦ３）を出力する第１の積分器（図１６の１３）と、
前記第３の制御信号（ＦＤＩＦ３）を入力し第４の制御信号（図１６のＵＰＤＯＷＮ４）を出力するパターン発生器（図１６の１５）と、
を備えている。位相追従ループ（図１６の１０２）は、前記位相検出器（１２）での位相検出結果である前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）を積分し、第５の制御信号（図１６のＵＰＤＯＷＮ２）を出力する第２の積分器（図１６の１４）を備えている。前記周波数追従ループ（１０１）と前記位相追従ループ（１０２）の合流部に、前記パターン発生器（１５）からの前記第４の制御信号（ＵＰＤＯＷＮ４）と、前記第２の積分器（１４）からの前記第５の制御信号（ＵＰＤＯＷＮ２）とを混合して第６の制御信号（図１６のＵＰＤＯＷＮ５）を出力する混合器（図１６の１６）を備えている。前記位相補間器（図１６の１７）は、前記混合器（図１６の１６）からの前記第６の制御信号（ＵＰＤＯＷＮ５）に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する。
【００３５】
第８の側面によれば、前記周波数追従ループ（図２１の１０１）は、前記位相検出器（図２１の１２）での位相検出結果である第１の制御信号（図２１のＵＰ１／ＤＯＷＮ１）に、前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾き（図２１のＳＳＣ＿ＤＦ）を加算又は減算し、演算結果を第２の制御信号（図２１のＵＰＤＯＷＮ６）として出力する演算器（図２１の１９）と、
前記第２の制御信号（ＵＰＤＯＷＮ６）を積分し、第３の制御信号（図２１のＦＤＩＦ３）を出力する第１の積分器（図２１の１３）と、前記第３の制御信号（ＦＤＩＦ３）を入力し第４の制御信号（図２１のＵＰＤＯＷＮ４）を出力するパターン発生器（図２１の１５）と、を備えている。位相追従ループ（図２１の１０２）は、前記位相検出器（図２１の１２）からの前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）を伝達する。前記周波数追従ループ（１０１）と前記位相追従ループ（１０２）の合流部に、前記パターン発生器（１５）からの前記第４の制御信号（ＵＰＤＯＷＮ４）と、前記位相検出器（１２）からの前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）とを混合して第５の制御信号（図２１のＵＰＤＯＷＮ７）を出力する混合器（図２１の１６）を備えている。さらに、前記第５の制御信号（ＵＰＤＯＷＮ７）を積分し、第６の制御信号（図２１のＵＰＤＯＷＮ５）を出力する第２の積分器（図２１の１４）を備えている。前記位相補間器（図２１の１７）は、前記第２の積分器（図２１の１４）からの前記第６の制御信号（ＵＰＤＯＷＮ５）に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する。
【００３６】
第９の側面によれば、前記周波数追従ループ（図２２の１０１）は、
前記位相検出器（図２２の１２）での位相検出結果である第１の制御信号（図２２のＵＰ１／ＤＯＷＮ１）に、前記周波数変調情報としてスペクトラム拡散周波数変調波形の傾き（図２２のＳＳＣ＿ＤＦ）を加算又は減算し、演算結果を第２の制御信号（図２２のＵＰＤＯＷＮ６）として出力する演算器（図２２の１９）と、
前記第２の制御信号（ＵＰＤＯＷＮ６）を積分し、第３の制御信号（図２２のＦＤＩＦ３）を出力する第１の積分器（図２２の１３）と、
前記第３の制御信号（ＦＤＩＦ３）を入力し第４の制御信号（図２２のＵＰＤＯＷＮ４）を出力するパターン発生器（図２２の１５）と、
を備えている。位相追従ループ（図２２の１０２）は、前記位相検出器（１２）からの前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）を伝達する。前記周波数追従ループ（１０１）と前記位相追従ループ（１０２）の合流部に、前記パターン発生器（１５）からの前記第４の制御信号（ＵＰＤＯＷＮ４）と、前記位相検出器（１２）での位相検出結果である前記第１の制御信号（ＵＰ１／ＤＯＷＮ１）とを混合して第５の制御信号（図２２のＵＰＤＯＷＮ７）を出力する混合器（図２２の１６）と、前記第５の制御信号（ＵＰＤＯＷＮ７）を積分し、前記第６の制御信号（図２２のＵＰＤＯＷＮ５）を出力する第２の積分器（図２２の１４）を備えている。前記位相補間器（図２２の１７）は、前記第２の積分器（図２２の１４）からの前記第６の制御信号（ＵＰＤＯＷＮ５）に基づき、前記スペクトラム拡散周波数変調されたクロック信号の位相を補間する。前記スペクトラム拡散周波数変調波形の傾きの大きさ（ＳＳＣ＿ＤＦ）を、前記クロックアンドデータリカバリ回路に出力する制御回路（図２２の２０）をさらに備えている。前記クロック生成器（図２２の３０）は、前記スペクトラム拡散周波数変調波形の傾きの方向（ＳＳＣ＿ＤＩＲ）を前記クロックアンドデータリカバリ回路の前記演算器（図２２の加算器１９）に出力する。
【００３７】
第１０の側面によれば、前記スペクトラム拡散周波数変調波形の傾きの大きさ（ＳＳＣ＿ＤＦ）の絶対値は変調周期を通じて一定値としてもよい。
【００３８】
第１１の側面によれば、前記第７乃至第１０の側面における、前記スペクトラム拡散周波数変調波形の傾きの大きさ（図１６、図２１、図２２のＳＳＣ＿ＤＦ）と傾きの方向（図１６、図２１、図２２のＳＳＣ＿ＤＩＲ）に関して、前記演算器（図１６、図２１、図２２の１９）は、前記傾きの方向（ＳＳＣ＿ＤＩＲ）に応じて、前記第１の制御信号（図１６、図２１、図２２のＵＰ１／ＤＯＷＮ１）から、前記スペクトラム拡散周波数変調波形の傾きの大きさ（ＳＳＣ＿ＤＦ）を減算又は加算した値を前記第２の制御信号（図１６、図２１、図２２のＵＰＤＯＷＮ６）とするようにしてもよい。
【００３９】
第１２の側面によれば、前記第７乃至第９の側面における、前記スペクトラム拡散周波数変調波形の傾きの大きさ（図１６、図２１、図２２のＳＳＣ＿ＤＦ）と傾きの方向（図１６、図２１、図２２のＳＳＣ＿ＤＩＲ）に関して、前記演算器（図１６、図２１、図２２の１９）は、分数で表した前記変調波形の傾きの大きさに対して、前記分数の分母に対応するクロックサイクルの経過に対して、前記分数の分子に対応する回数分、＋１を出力する回路部（図１８の１９１、１９２、１９３）を備え、前記回路（図１８の１９２）から出力された＋１を、前記傾きの方向（ＳＳＣ＿ＤＩＲ）に応じて、前記第１の制御信号に対して加算又は減算し前記第２の制御信号とする回路（図１８の１９４）を備えている。
【００４０】
第１３の側面によれば、前記クロック生成器は、スペクトル拡散周波数変調されたクロック信号を生成するためのコントローラ（図２９、図３０）を備えたＰＬＬ（図１の３０）を備えている。
【００４１】
第１４の側面によれば、前記クロックアンドデータリカバリ回路（図２３の１０Ａ〜１０Ｄ）と、
前記クロックアンドデータリカバリ回路で抽出されたシリアルデータを、前記抽出クロック信号を用いてパラレルデータに変換するシリアルパラレル変換回路（図２３の４２）を備えた受信回路（図２３の４１）を１つ又は複数備え、前記１つ又は複数の受信回路に対して、前記クロック生成器（図２３の３０）を１つ備える。
【００４２】
第１５の側面によれば、前記クロックアンドデータリカバリ回路と、前記クロックアンドデータリカバリ回路で抽出されたシリアルデータを前記抽出クロック信号を用いてパラレルデータに変換するシリアルパラレル変換回路（図２４の４２）を備えた受信回路（図２４の４１）を１つ又は複数備え、前記１つ又は複数の受信回路（図２４の４１）に対して、１つの前記クロック生成器（図２４の３０）と、１つの第９の側面の前記制御回路（図２４の２０）を備える。
【００４３】
以下では、実施形態を創案するに到った経緯について説明する。クロックアンドデータリカバリ（ＣＤＲ）回路の特性（例えばジッタトレランス特性）は、スペクトラム拡散周波数変調が掛かっている場合と掛かっていない場合を比べると、スペクトラム拡散周波数変調が掛かっていない場合の方が良好である。
【００４４】
クロックアンドデータリカバリ回路のジッタトレランス特性は、例えばＰＬＬクロック信号がスペクトラム拡散周波数変調されている場合でも、拡散率が小さい方がよい。これは、周波数偏差がないか、あるいは、あっても小さい方が、クロックアンドデータリカバリ回路の負担が軽くなるためである。なお、周波数ｆから−Δｆに下がり、再びｆに戻るダウン拡散の場合、拡散率δは、−（Δｆ／ｆ）×１００％で与えられる。
【００４５】
クロックアンドデータリカバリ回路に入力されるデータは、対向Ｓｅｒｄｅｓ装置の送信回路でスペクトラム拡散周波数変調されて自装置に伝送されたシリアルデータであり、ＰＬＬクロック信号は自装置内のＰＬＬでスペクトラム拡散周波数変調される。シリアルデータとＰＬＬクロックは、それぞれ独立に、スペクトラム拡散周波数変調される。
【００４６】
このため、クロックアンドデータリカバリ回路においては、最悪２倍の負荷になる。例えばスペクトラム拡散周波数変調されたシリアルデータの周波数がｆ−Δｆ（ｆ：中心周波数、Δｆ：拡散周波数の幅）、スペクトラム拡散周波数変調されたクロック信号の周波数がｆの場合、クロックアンドデータリカバリ回路の周波数追従ループで追従すべき周波数偏差は−Δｆとなり、シリアルデータの周波数がｆ、クロック信号の周波数がｆ−Δｆの場合、クロックアンドデータリカバリ回路の周波数追従ループで追従すべき最大周波数偏差は＋Δｆとなり、周波数偏差の振幅は最大２Δｆとなる。
【００４７】
一方、ＰＬＬクロック信号のみ（あるいは、シリアルデータのみ）がスペクトラム拡散周波数変調されている場合の周波数追従ループで追従すべき周波数偏差は最大でΔｆである。
【００４８】
クロックアンドデータリカバリ回路において追従すべき周波数偏差が２Δｆの場合、周波数偏差がΔｆと同一時間で処理する場合、積分器の分解能を１／２に落とすか、２倍の処理速度で動作する必要がある。
【００４９】
本発明者は、クロックアンドデータリカバリ回路の特性を改善する案を様々検討してきた。クロックアンドデータリカバリ回路に入力されるクロック信号は、クロック生成器（ＳＳＣクロック生成器、あるいは、ＳＳＣコントローラを備えたＰＬＬ）で生成している。装置内のクロックのＳＳＣプロファイル（クロック周波数の変動曲線（横軸；時間、縦軸：周波数）を描いた変調波形（例えば鋸波））は既知である。また、拡散率、拡散様式（ダウン拡散、センター拡散、アップ拡散）、変調速度も既知である。
【００５０】
ＳＳＣプロファイルを利用することで、理想的には、クロックアンドデータリカバリ回路の負荷を半分とすることができる。クロックアンドデータリカバリ回路における周波数追従ループでは、（シリアルデータ入力の周波数）−（ＰＬＬクロックの周波数）に対応する周波数偏差分の位相制御を行ない、抽出クロック信号を生成しているが、ＰＬＬクロック信号の周波数情報に基づき、−（ＰＬＬクロックの周波数）を相殺し、シリアルデータ入力の周波数偏差にのみ追従すればよくなる。
【００５１】
ＳＳＣプロファイルを利用することで、回路は以下のような構成で実現可能となる。周波数偏差に追従する周波数追従ループ内に、ＳＳＣ生成回路又はＳＳＣコントローラからのＳＳＣプロファイル（ＳＳＣ＿ＭＯＤ）を加算又は減算する演算器を挿入する。
【００５２】
ＳＳＣの例として、ＵＳＢ  ３．０や、ＳｅｒｉａｌＡＴＡ（ＳＡＴＡ）で決められているように、３０〜３３ｋＨｚ、最大周波数変動量（−Δｆ）＝−５０００ｐｐｍの場合について検討する。拡散様式は、クロック周波数ｆから低い周波数に下がりｆ−Δｆに達すると、周波数が上昇し、元の周波数ｆに戻るダウン拡散（変調波形はのこぎり波）とする（変調速度ｆｍ＝１／（３３ｋＨｚ）〜１／（３０ｋＨｚ）＝３０〜３３．３ｕｓ（ｍｉｃｒｏ  ｓｅｃｏｎｄ））。なお、クロックスペクトルを平坦化するには、「Ｈｅｒｓｈｅｙ  ＫｉｓｓＴＭ」という特別な曲線が変調波形として使用される。
【００５３】
図２７、及び図２８は、関連技術のクロックアンドデータリカバリ回路の特性の改善を図るために鋭意検討した結果、本発明者が見出した、関連技術のクロックアンドデータリカバリ回路の課題（問題点）を説明するための図である。データとクロックには、それぞれ独立にＳＳＣが掛かる。その様子を図２７に示す。
（Ａ）：スペクトラム拡散周波数変調ＰＬＬクロックの周波数（プロファイル）、
（Ｂ）：スペクトラム拡散周波数変調されたシリアルデータ入力の周波数（プロファイル）、
（Ｃ）：（シリアルデータ入力の周波数）−（ＰＬＬクロックの周波数）、
（Ｄ）：ＣＤＲ周波数追従ループが検出する周波数偏差、
の時間推移を説明する図である。図２７において、（Ｉ）、（ＩＩ）、（ＩＩＩ）の順で時間が推移している。なお、ＰＬＬクロック、シリアルデータの拡散様式はともに、周波数ｆからｆ−Δｆに下がり、再びｆに戻るダウン拡散である。ＵＳＢ  ３．０のＣＤＲ仕様では、Δｆ＝０．００５＝５０００ｐｐｍとされ、ｆと０．９９５ｆの間を変調周波数ｆｍ＝３０〜３３ｋＨｚ（変調速度（＝１／ｆｍ）＝３０〜３３．３μｓ）の間のレートで変化される。平均周波数は０．９９７５ｆである。なお、１ｐｐｍ（Ｐａｒｔｓ  Ｐｅｒ  Ｍｉｌｌｉｏｎ）は百万分の１である。
【００５４】
図２７の（Ｉ）の状態では、シリアルデータとＰＬＬクロックのスペクトラム拡散周波数変調のプロファイルが正反対となっている（ＰＬＬクロックの周波数プロファル（鋸波）とシリアルデータの周波数プロファル（鋸波）が逆相であり、一方の周波数が時間とともに下がるとき他方の周波数は時間とともに上がる）。図２７の（Ｄ）のＣＤＲ周波数追従ループが検出する周波数偏差は＋Δｆ、−Δｆで振幅し、クロックアンドデータリカバリ回路にとって負荷が大きく、最も厳しい状態である。周波数追従ループは、変調周波数３０ｋＨｚ〜３３ｋＨｚで＋５０００ｐｐｍ〜−５０００ｐｐｍに追従する必要がある。
【００５５】
図２７の（ＩＩ）の状態では、図２７の（Ｄ）の周波数偏差（ＣＤＲ周波数追従ループが検出する周波数偏差）は、＋２５００ｐｐｍ〜−２５００ｐｐｍに減っているが、傾き自体（周波数偏差の時間変化率）は、急であり、追従はやはり厳しい。
【００５６】
図２７の（ＩＩＩ）の状態では、シリアルデータとＰＬＬクロックのスペクトラム拡散周波数変調が一致し、
（シリアルデータ入力の周波数）−（ＰＬＬクロックの周波数）＝０
となり、ＣＤＲ周波数追従ループが検出する周波数偏差＝０ｐｐｍである。
【００５７】
以上より、周波数偏差（＝｜（シリアルデータ入力の周波数）−（ＰＬＬクロックの周波数）｜）は、最大で、
２Δｆ（＝２×５０００ｐｐｍ）
となり、データやクロックのスペクトラム拡散周波数変調の周波数偏差Δｆの２倍となる。
【００５８】
図２６の回路において、位相検出部５１はどれだけ進んでいるか遅れているかの情報を出力せず、単に、位相が進んでいるか（ＵＰ１＝活性）、遅れているか（ＤＯＷＮ１＝活性）の情報しか出力せず、この情報に基づき、積分器１３でカウント値を１つアップ又はダウンさせ、位相補間器１７でＰＬＬクロック信号の位相を単位分、遅らせるか、進めることで、周波数の追従制御を行うことになるが、２Δｆの周波数偏差に対する周波数追従動作は、Δｆの周波数偏差の場合の倍の時間を要する。もし、Δｆの周波数偏差の場合と同程度の時間で追従するには、積分器１３の動作速度を速めるか、ＵＰ１又はＤＯＷＮ１一回当りの積分器１３のカウンタのカウント値の増分、減少分を１ではなく２とする等が必要とされる（ただし、積分器１３のフィルタ特性が劣化する）。
【００５９】
図２８を用いてさらに説明する。図２８の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の波形の（Ｉ）は、図２７の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の波形の（Ｉ）の状態と同じものである。実線で囲んだ時間枠１６０は、ＰＬＬクロックの周波数が低くなる方向、スペクトラム拡散周波数変調されたシリアルデータの周波数が高くなる方向であり、このときの動作イメージとして、シリアルデータと抽出クロックの位相関係を、図２８の（Ｅ）に模式的に示している。
【００６０】
特に制限されないが、位相補間器１７から出力される抽出クロック信号の立ち上がりエッジと立ち下がりエッジのタイミングでシリアルデータ入力をサンプリングすることを想定する。この場合、図２６の位相検出部５１において、シリアルデータを抽出クロック信号の立ち上がりエッジと立ち下がりエッジでサンプリングし、抽出データとして出力してもよいし、あるいは、抽出クロック信号をクロックアンドデータリカバリ回路から出力して不図示のサンプリング回路に供給する構成としてもよい。この場合、サンプリング回路は、シリアルデータをデータ端子に入力し抽出クロックの立ち上りエッジでサンプルする第１のＤ型フリップフロップと、シリアルデータをデータ端子に入力し抽出クロックの立ち下がりエッジでサンプルする第２のＤ型フリップフロップとを備え、第１、第２のＤ型フリップフロップの出力を抽出データとして出力する。
【００６１】
時刻（タイミング）は、図２８の（Ｉ）において、実線で囲った時間枠１６０の左端の時刻であるとする。つまり、ＰＬＬクロックの周波数は、−２５００ｐｐｍ（＝０．９９７５ｆ）であり、これから−５０００ｐｐｍ（＝０．９９５ｆ）に向かうところであり、シリアルデータの周波数は−２５００ｐｐｍ（＝０．９９７５ｆ）であり、これから、０ｐｐｍ（＝ｆ）に向かうところである。
【００６２】
クロックアンドデータリカバリ回路内の周波数追従ループにおいて、ＰＬＬクロックとシリアルデータの周波数はともに−２５００ｐｐｍであり、これらの周波数偏差が０ｐｐｍであると検出されるので、周波数追従ループ（図２６の積分器１３、パターン発生器１５）によるＰＬＬクロック信号の位相制御は行われない。
【００６３】
図２８の（Ｅ）において、（１）の波形は、ＰＬＬクロック信号にもシリアルデータにも、スペクトラム拡散周波数変調を掛けず、周波数がこのまま一定で、さらにクロックアンドデータリカバリ回路が、位相制御を全くしないことを仮定した場合のシリアルデータ入力と抽出クロック信号の波形の始め（時間枠１６０の初め：左端）とその後（時間枠１６０の終わり：右端）の波形）を示している。シリアルデータ入力の波形の時間軸上真ん中を、抽出クロック信号の立ち上りエッジと、立ち下がりエッジでサンプリングし続ける。すなわち、抽出クロック信号の立ち上がり（立ち下がり）エッジは、シリアルデータ期間の真ん中にある。
【００６４】
しかし、実際には、ＰＬＬクロック信号とシリアルデータにそれぞれスペクトラム拡散周波数変調が掛かり、時間枠１６０の始めで、ＰＬＬクロック信号の周波数は低くなる方向であり、シリアルデータの周波数は高くなる方向にあることから、クロックアンドデータリカバリ回路が位相制御を全くしなければ、図２８の（Ｅ）の（２）の波形のように、クロックとデータの位相関係は、徐々に反対方向にずれていく。図２８（Ｅ）の（２）の波形は、クロックアンドデータリカバリ回路が位相制御を全くしない場合の、シリアルデータ入力と抽出クロック信号の波形の始め（時間枠１６０の始め：左端）とその後（時間枠１６０の終わり：右端）の波形を示している。時間枠１６０の始めで、ＰＬＬクロックの周波数は低くなる方向にあるため、時間枠１６０の終わりでは、抽出クロック信号の位相は右矢印で示すように時間枠１６０の始めよりも、さらに遅れる（ｒｅｔａｒｄｅｄ）。時間枠１６０の始めにおいてシリアルデータの周波数は高くなる方向であることから、時間枠１６０の終わりでは、シリアルデータの位相は、左矢印で示すように速まる（ａｄｖａｎｃｅ）。
【００６５】
図２８の（Ｅ）の（３）の波形は、ＰＬＬクロックとシリアルデータにそれぞれスペクトラム拡散周波数変調が掛かり、時間枠１６０の始めで、ＰＬＬクロックの周波数は低くなる方向にあり、シリアルデータの周波数は高くなる方向にある場合において、クロックアンドデータリカバリ回路が、周波数追従ループで位相制御を行うが、位相制御ループでは位相制御をしない場合の、シリアルデータ入力と抽出クロックの波形の始め（時間枠１６０の始め：左端）とその後（時間枠１６０の終わり：右端）の波形を示している。時間枠１６０の始めで、シリアルデータの周波数は高くなる方向にあることから、図２８（Ｅ）の（２）と同様、時間枠１６０の終わりでは、シリアルデータの位相は、左矢印で示すように速まる（ａｄｖａｎｃｅ）。時間枠１６０の始めで、ＰＬＬクロック信号の周波数は低くなる方向にあるが、周波数追従ループによる抽出クロックの位相制御が行われ、時間枠１６０の終わりでは、抽出クロックの位相は左矢印で示すように、時間枠１６０の始めよりも速まる。時間枠１６０の終わりの時点で、制御対象の位相差は、シリアルデータ入力の矢印先端と、抽出クロック信号の矢印先端の間の位相差となる。なお、時間枠１６０の終わりでは、抽出クロック信号の立ち上がりエッジとつづく立ち下がりエッジでそれぞれシリアルデータ入力の真ん中付近をサンプリングしている。
【００６６】
クロックアンドデータリカバリ回路内の周波数追従ループが検出した周波数偏差は、積分器１３で当該時点の過去の位相比較結果（図２６のＵＰ１／ＤＯＷＮ１）を積分して得られるものであるため、少し古い情報である。周波数偏差に関して、古い情報を基に、クロック信号の位相を制御することによる特性劣化（データの中心からずれたところをサンプリングする）が起こる。
【００６７】
周波数追従ループが検出する周波数偏差（図２７、図２８の（Ｄ）参照）の傾き（時間変化率）が、急であればあるほど、ある時点でのＰＬＬクロック信号とシリアルデータの周波数偏差と、クロックアンドデータリカバリ回路内の周波数追従ループで検出されるＰＬＬクロック信号とシリアルデータの周波数偏差との差分が大きくなる。その結果、クロックアンドデータリカバリ回路のジッタ特性等の劣化も大きくなる。周波数偏差の傾き（時間変化率）が急である場合、クロックアンドデータリカバリ回路内の周波数追従ループの追従速度を速くする必要がある。例えば、図２６の積分器１３を、ＵＰ／ＤＯＷＮカウンタで構成した場合は、カウント数を小さくする必要がある。あるいは、１つのカウントアップ／ダウンでカウント値をＮ（Ｎ≧２）アップ又はダウンする（１ステップ当りの値をＮとする）。
【００６８】
しかしながら、周波数追従ループの積分器１３はフィルタ（ＬＰＦ：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ：ループフィルタともいう）として機能しているので、積分器１３を構成するカウンタのカウント数を小さくする（分解能を下げる）と、低域周波数成分を十分にフィルタリングできなくなる可能性もある。アナログのＣＲ積分回路は、デジタルのカウンタ（積分器１３）に対応し、カウンタのカウント数を小さくする（１ステップ当りのカウント値を１からＮ（Ｎ≧２）とする）ことは、アナログ積分回路のＣＲ時定数に関して、ＣＲ時定数の値を小さくし遮断周波数１／（２πＲＣ）を大きくすることに対応する。
【００６９】
実施形態では、クロックアンドデータリカバリ回路の周波数追従ループでのシリアルデータ入力とＰＬＬクロック信号の周波数偏差を軽減し、ジッタ特性の改善を図る。
【００７０】
実施形態の技術的特徴を例示した図３２を参照すると、ＳＳＣクロック信号を生成するクロック生成器（ＳＳＣＧ：Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）１３０からクロックアンドデータリカバリ回路１０Ｆに対して、ＳＳＣプロファイル（周波数プロファイル）情報を出力し、クロックアンドデータリカバリ回路１０Ｆの周波数追従ループでは、ＳＳＣクロック信号のＳＳＣプロファイル情報を利用して、周波数追従ループで追従すべき周波数偏差（＝｜（シリアルデータ入力の周波数）−（ＳＳＣクロック信号の周波数）｜）のうち、ＳＳＣクロック信号の周波数を相殺し、データのみの周波数偏差とし（データの変調波形にのみ周波数追従すればよい）、追従すべき周波数偏差の最大値をΔｆとしている。データは、クロック信号とは別に、データ送信元でスペクトラム拡散周波数変調され前記クロックアンドデータリカバリ回路で受信されたデータである。
【００７１】
すなわち、ＳＳＣクロック生成器１３０からクロックアンドデータリカバリ回路１０Ｆに入力されるＳＳＣプロファイルの周波数変動量（拡散量）が−Ｘｐｐｍの場合、周波数追従ループ１０１では、追従すべき周波数偏差に対して、−（−Ｘｐｐｍ）＝＋Ｘｐｐｍ相当の補正を加え、ＳＳＣクロック信号の周波数偏差を相殺する。より具体的には、ＳＳＣプロファイルの周波数変動量（拡散量）が−Ｘｐｐｍの場合、周波数追従ループ１０１の積分器１３の出力又は入力に対して、−（−Ｘｐｐｍ）＝＋Ｘｐｐｍを加算し（あるいは、（したがって−Ｘｐｐｍ）を減算し）、０ｐｐｍとする。例えばＳＳＣクロック信号の周波数変動量が−５０００ｐｐｍ（＝０．９９５ｆ）のとき、位相補間器１７にはＳＳＣクロック信号として周波数０．９９５ｆのクロック信号が入力されるが、周波数追従ループ１０１では、
追従すべき周波数偏差＝（シリアルデータ入力の周波数）−（ＳＳＣクロック信号の周波数）
において、＋５０００ｐｐｍだけ、周波数オフセット（補正）が加えられ、周波数追従ループ１０１で追従すべき周波数偏差は、スペクトラム拡散周波数変調されたシリアルデータ入力の周波数変動のみとなる。
【００７２】
同様にして、ＳＳＣクロック信号の周波数変動量が−２５００ｐｐｍ＝０．９９７５ｆのとき、位相補間器１７には、周波数０．９９７５ｆのＳＳＣクロック信号が入力されるが、周波数追従ループ１０１には、＋２５００ｐｐｍだけ周波数オフセットが与えられるため、見掛け上、ＳＳＣクロック信号の周波数変動量は０ｐｐｍとなり、周波数追従ループ１０１で追従すべき周波数偏差は、スペクトラム拡散周波数変調されたシリアルデータ入力の周波数変動量のみとなる。すなわち、理想的には、ＳＳＣクロック生成器１３０からクロックアンドデータリカバリ回路１０Ｆに入力される、ＳＳＣクロック信号の周波数は、周波数追従ループ１０１において、見かけ上、常に、０ｐｐｍとみなすことができる。なお、ＳＳＣのプロファイルの拡散様式がダウン拡散の変わりに、アップ拡散の場合、ＳＳＣプロファイルの周波数変動量（拡散量）が＋Ｘｐｐｍの場合、周波数追従ループ１０１の積分器１３の出力又は入力に対して、−（＋Ｘｐｐｍ）＝−Ｘｐｐｍを加算し（したがって、（＋Ｘｐｐｍ）を減算し）、０ｐｐｍとする。
【００７３】
本実施形態によれば、クロックアンドデータリカバリ回路の周波数追従ループにおいて、ＳＳＣクロック信号の周波数変動量が相殺され、シリアルデータ入力の周波数変動量に基づく、周波数偏差を追従すればよいことになる。周波数偏差の絶対値（｜（シリアルデータ入力の周波数）−（ＳＳＣクロックの周波数）｜）は、最大でΔｆ（＝５０００ｐｐｍ）となり、図２６の構成の半分に抑えることができる。
【００７４】
クロックアンドデータリカバリ回路の周波数追従ループは、変調周波数３０ｋＨｚ〜３３ｋＨｚに相当する周期で０ｐｐｍ〜−５０００ｐｐｍに追従すればよく、クロックアンドデータリカバリ回路に対する負荷が半分に軽くなり、クロックアンドデータリカバリ回路の特性（ジッタトレランス特性）が改善される。
【００７５】
位相補間器１７に入力されるＳＳＣクロック信号の周波数変動量は、ＳＳＣクロック生成器１３０（あるいは、ＳＳＣコントローラを備えたＰＬＬの当該ＳＳＣコントローラ）から供給されるので、常に最新の情報である。ＳＳＣクロック生成器１３０では、ＳＳＣクロック信号の周波数の変動パターン（周波数プロファイル）に基づき、ＳＳＣクロック信号を生成出力している。本実施形態によれば、周波数追従ループには、現在、位相補間器１７に入力されているＳＳＣクロック信号の周波数情報が供給され、この周波数情報に基づき、位相補間器１７における抽出クロック信号の位相を調整している。このため、古い情報を基に、抽出クロックの位相制御することによる、特性劣化も生じない。
【００７６】
本実施形態によれば、周波数偏差を最大でΔｆに抑えることで、周波数変動パターン（のこぎり波）の時間変化率が緩くなり、クロックアンドデータリカバリ回路内の周波数追従ループの積分器１３のカウント数を大きくすることができ（分解能を上げることができ）、低域通過フィルタ特性の向上も期待できる。
【００７７】
特に制限されないが、ＳＳＣプロファイル情報は、例えば特許文献５の図１〜図３の信号Ｓ＿ＵＤに対応する。Ｓ＿ＵＤによって周波数変動量が決まっており、Ｓ＿ＵＤの値を変動させることで、ＳＳＣクロック信号にスペクトラム拡散周波数変調が掛かる。
【００７８】
図３２において、クロックアンドデータリカバリ回路１０Ｆと、ＳＳＣクロック生成器１３０は、同一チップ上に形成してもよい。あるいは、クロックアンドデータリカバリ回路１０Ｆと、ＳＳＣクロック生成器１３０をそれぞれ別の半導体チップとして回路基板上に備えた構成としてもよいことは勿論である。
【００７９】
図３３は、図２６を参照して説明したクロックアンドデータリカバリ回路に、図３２の実施形態を適用した一例を示す図である。図３３（Ａ）を参照すると、クロックアンドデータリカバリ回路１０Ｇの位相補間器１７には、ＳＳＣクロック生成器１３０からのＳＳＣクロック信号が入力され、図２６の積分器１３とパターン発生器１５の間に加算器１８が挿入されている。加算器１８には、ＳＳＣクロック生成器１３０から出力されるＳＳＣプロファイル情報としてＳＳＣ＿ＭＯＤ（ＳＳＣ変調情報）が入力される。加算器１８は、積分器１３の出力ＦＤＩＦ１に、（−ＳＳＣ＿ＭＯＤ）を加算した値を、ＦＤＩＦ２としてパターン発生器１５に入力する。図３３（Ｂ）は、ＳＳＣクロック生成器１３０の構成例を示す。クロック信号（基準クロック信号）を入力し、ＳＳＣ変調情報ＳＳＣ＿ＭＯＤを出力するＳＳＣコントローラ１３０１と、ＳＳＣコントローラ１３０１からのＳＳＣ変調情報に基づき、クロック信号の位相を変化させ、周波数変調したＳＳＣクロック信号を出力する位相補間器１３０２を備えている。なお、図３３では、周波数追従ループの積分器１３の出力をＳＳＣ＿ＭＯＤで補正している構成とされているが、積分器１３の入力を、ＳＳＣ＿ＭＯＤで補正している構成としてもよい。以下、いくつかの実施形態に即して説明する。
【００８０】
＜実施形態１＞
図１は、実施形態１のクロックアンドデータリカバリ回路の構成を示す図である。図１の実施形態１では、前述したＳｅｒｄｅｓ対応のクロックアンドデータリカバリ回路として、ＳＳＣクロック信号をＰＬＬ３０から供給している。ＰＬＬ３０は、図３２、図３３のＳＳＣクロック生成器１３０に対応している。図１では、データサンプリング回路１１、位相検出器１２、位相補間器１７を介して再びデータサンプリング回路１１に信号が戻るループを構成している。このループのうち、 位相検出器１２、積分器１３、加算器１８、パターン発生器１５を経て、混合器１６を通るパスを含むループが、周波数追従ループ１０１を構成する。一方、位相検出器１２、積分器１４を経て混合器１６を通るパスを含むループが位相追従ループ１０２を構成する。また、図１の構成は、前述した図２６の構成と相違して、ＰＬＬクロック信号のスペクトラム拡散周波数変動量（ＳＳＣ変調情報：ＳＳＣ＿ＭＯＤ）を入力し、周波数追従ループ１０１内に設けた加算器１８で、ＳＳＣ＿ＭＯＤの符号を反転した値を積分器１３の出力ＦＤＩＦ１に加算している。なお、以下の実施形態においてＰＬＬ３０を、図３２のＳＳＣクロック生成器１３０で置き換えた構成としてもよい。
【００８１】
図１では、データサンプリング回路１１が、位相検出器１２とは別の構成として示されているが、これは、クロックアンドデータリカバリ回路において、抽出クロック信号と抽出データを明示するためである。データサンプリング回路１１と位相検出器１２を１つの回路ブロックとしてまとめた回路ブロックを位相検出器（図２６、図３３の位相検出器５１と同一）としてもよいことは勿論である。なお、前述した図２６、図３２、図３３では、位相検出部５１内に、データをサンプリングする機能（図１のデータサンプリング回路１１）を備えている。
【００８２】
また、図２６では、周波数追従ループ内の積分器１３の出力はＵＰＤＯＷＮ３であったが、図１では、ＦＤＩＦ１（周波数偏差の大きさ）としている。
【００８３】
クロックアンドデータリカバリ回路１０Ａは、データサンプリング回路１１、位相検出器１２、積分器１３、積分器１４、パターン発生器１５、混合器１６、位相補間器１７、加算器１８を備えている。周波数追従ループ１０１は、上述のようにシリアルデータ入力とＰＬＬクロックとの間の周波数偏差を検出し、検出した周波数偏差分の位相制御を行なうループである。また、位相追従ループ１０２は、シリアルデータ入力とＰＬＬクロックとの間の位相関係（進み遅れ）を検出し、検出した位相関係に応じて位相制御を行なうループである。位相追従ループ１０２は、周波数追従ループ１０１と異なり、シリアルデータ入力の位相変動に追従するループである。
【００８４】
データサンプリング回路１１は、位相補間器１７からの多相の抽出クロック信号で入力データをサンプリングし、多相のクロック信号のいずれか一つの相のクロック信号に同期させてデータを出力する。なお、以下の実施形態では、４相クロック信号でデータをサンプリングする構成が例示されるが、本実施形態は、４相クロック信号に限定されるものでないことは勿論である。
【００８５】
＜データサンプリング回路１１＞
図２は、データサンプリング回路１１の構成の一例を示す図である。図２の構成は、クロック信号周波数がデータ周波数の１／２の場合であり、例えばデータが５Ｇｂｐｓ（Ｇｉｇａ  ｂｉｔｓ  ｐｅｒ  ｓｅｃｏｎｄ）の場合、クロック信号は２．５ＧＨｚの４相クロック信号ＣＬＫ０、９０、１８０、２７０となる。クロック信号の周波数がデータ周波数の１／２の場合、データサンプリング回路１１は、サンプリングされた２個のデータ（例えばＣＬＫ０とＣＬＫ１８０によるデータ信号の中心のサンプル値）を抽出データとして、抽出クロック信号とともに、クロックアンドデータリカバリ回路から他の回路に出力される。
【００８６】
データサンプリング回路１１は、データ入力を差動で受けデータ信号をシングルエンド出力するレシーバ１１１と、レシーバ１１１の出力信号をデータ端子（Ｄ）に受け４相クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０をクロック信号端子（Ｃ）にそれぞれ受け、クロック信号ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでデータ端子（Ｄ）の信号をそれぞれサンプル出力するフリップフロップ１１２、１１３、１１４、１１５と、フリップフロップ１１２、１１３、１１４、１１５の出力端子（Ｑ）からの出力信号をデータ端子（Ｄ）に受け、クロック信号ＣＬＫ０をクロック信号端子（Ｃ）に受け、ＣＬＫ０の立ち上がりエッジでデータ端子（Ｄ）の信号をそれぞれサンプルするフリップフロップ１１６、１１７、１１８、１１９を備えている。フリップフロップ１１６、１１７、１１８、１１９の出力端子（Ｑ）からの出力信号はＤＡＴＡ０、ＤＡＴＡ９０、ＤＡＴＡ１８０、ＤＡＴＡ２７０とされ、フリップフロップ１１２の出力端子（Ｑ）からの出力信号はＤＡＴＡ３６０とされる。
【００８７】
２つのデータＤＡＴＡ３６０とＤＡＴＡ１８０は抽出データとして出力され、４＋１＝５個のデータＤＡＴＡ０、ＤＡＴＡ９０、ＤＡＴＡ１８０、ＤＡＴＡ２７０、ＤＡＴＡ３６０が位相検出器１２へ供給される。
【００８８】
クロックアンドデータリカバリ回路が引き込んだ状態では、クロック信号ＣＬＫ０とＣＬＫ１８０がデータ信号の中心をサンプリングし、クロック信号ＣＬＫ９０とＣＬＫ２７０がデータ信号の変化点（エッジ）をサンプリングする。
【００８９】
クロック信号周波数がデータ周波数の１／２の場合、データサンプリング回路１１は、サンプリングされた２個のデータ（例えばＣＬＫ０とＣＬＫ１８０によるデータ信号の中心のサンプル値）を抽出データとして、抽出クロック信号とともにクロックアンドデータリカバリ回路から、他の回路（抽出クロック信号により抽出データを処理する回路）に出力される。
【００９０】
一般に、クロック信号周波数がデータ周波数の１／ｎの場合、クロック信号は、２×ｎ相とされる。データサンプリング回路１１は、２×ｎ＋１個のデータを位相検出器１２に出力し、ｎ個のデータを抽出データとして、抽出クロック信号とともにクロックアンドデータリカバリ回路から他の回路に出力される。図２のように、クロック信号周波数がデータ周波数の１／２の場合、クロック信号は２×２相＝４相とされ、データサンプリング回路１１は、２×２＋１＝５個のデータを位相検出器１２に出力し、２個の抽出データを出力する。
【００９１】
＜位相検出器１２＞
図３は、図１の位相検出器１２の構成の一例を示す図である。位相検出器１２は、データサンプリング回路１１から出力されたデータＤＡＴＡ０、ＤＡＴＡ９０、ＤＡＴＡ１８０、ＤＡＴＡ２７０、ＤＡＴＡ３６０のうち隣り合うデータ同士を２入力の排他的論理和（ＥＸＯＲ）回路１２０１、１２０２、１２０３、１２０４で比較する。なお、第４相のクロック信号ＣＬＫ２７０でサンプリングされたＤＡＴＡ２７０の隣りのデータとして巡回的に、ＣＬＫ３６０、したがって、次のサイクルのＣＬＫ０でサンプリングされたＤＡＴＡ３６０との比較が、２入力の排他的論理和（ＥＸＯＲ）回路１２０４で行われる。２入力の排他的論理和（ＥＸＯＲ）回路は２入力が一致のとき０、不一致のとき１を出力する。排他的論理和（ＥＸＯＲ）回路１２０１、１２０２、１２０３、１２０４の出力は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１となる。
【００９２】
図３を参照すると、位相検出器１２は、さらに、
ＤＯＷＮ０１を入力するインバータ１２０５と、
ＤＯＷＮ００を入力するインバータ１２０７と、
ＵＰ０１を入力するインバータ１２１２と、
ＵＰ００を入力するインバータ１２１４と、
ＵＰ００とインバータ１２０５の出力を入力する２入力の論理積（ＡＮＤ）回路１２０
６と、
ＵＰ０１とインバータ１２０７の出力を入力するＡＮＤ回路１２０８と、
ＵＰ００とＤＯＷＮ００を入力する２入力のＡＮＤ回路１２０９と、
ＵＰ０１とＤＯＷＮ０１を入力する２入力のＡＮＤ回路１２１０と、
ＤＯＷＮ００とインバータ１２１２の出力を入力する２入力の論理積（ＡＮＤ）回路１
２１３と、
ＤＯＷＮ０１とインバータ１２１４の出力を入力するＡＮＤ回路１２１５と、
ＡＮＤ回路１２０６、１２０８の出力を入力する２入力の論理和（ＯＲ）回路１２１６
と、
ＡＮＤ回路１２０９、１２１０の出力を入力する２入力のＯＲ回路１２１１と、
ＡＮＤ回路１２１３、１２１５の出力を入力する２入力のＯＲ回路１２１８と、
ＯＲ回路１２１１の出力を入力するインバータ１２１７と、
ＯＲ回路１２１６とインバータ１２１７の出力を入力する２入力のＡＮＤ回路１２１９
と、
ＯＲ回路１２１８とインバータ１２１７の出力を入力する２入力のＡＮＤ回路１２２０
と、
からなる論理回路部１２３０を備える。
【００９３】
論理回路部１２３０は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１を入力し、
ＵＰ１、ＤＯＷＮ１を出力する。
【００９４】
１２０１〜１２０４は、サンプリングしたデータを比較するＥＸＯＲであり、１２０５〜１２２０は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１を多数決している。
【００９５】
ＵＰ００＋ＵＰ０１＞ＤＯＷＮ００＋ＤＯＷＮ０１
なら、
ＵＰ１＝１、ＤＯＷＮ１＝０
ＵＰ００＋ＵＰ０１＜ＤＯＷＮ００＋ＤＯＷＮ０１
なら、
ＵＰ１＝０、ＤＯＷＮ１＝１
それ以外はＵＰ１＝０、ＤＯＷＮ１＝０
なお、ＵＰ１やＤＯＷＮ１は高速すぎるため、後段にＤＥＭＵＸ回路やＤＥＭＵＸ＋多数決回路を追加し、スピードを落とすこともある。
【００９６】
図４に、上記した論理回路部１２３０の論理を真理値表としてまとめて示す。クロックアンドデータリカバリ回路が引き込んでいる場合、ＵＰ００＝１且つＤＯＷＮ００＝１、となることはない。
【００９７】
また、ＵＰ０１＝１且つＤＯＷＮ０１＝１となることもない。この２つの場合は、ＵＰ１＝ＤＯＷＮ１＝０を出力している。その他の場合は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１の多数決を行ない、
ＵＰの数の方が多い場合、ＵＰ１＝１、ＤＯＷＮ１＝０を出力し、
ＤＯＷＮの数の方が多い場合、ＵＰ１＝０、ＤＯＷＮ１＝１を出力している。
【００９８】
ＵＰ００＝ＤＯＷＮ００＝１の場合は、ＵＰ１＝ＤＯＷＮ１＝０とする。
【００９９】
ＵＰ０１＝ＤＯＷＮ０１＝１の場合も、ＵＰ１＝ＤＯＷＮ１＝０とする。
【０１００】
それ以外は、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１を多数決を行ない、
ＵＰが多い場合ＵＰ１＝１、ＤＯＷＮ１＝０、
ＤＯＷＮが多い場合ＵＰ１＝０、ＤＯＷＮ１＝１を出力する。
【０１０１】
＜ＤＯＷＮ発生時の動作例＞
次に、抽出クロック信号の位相がデータよりも進んでおり、ＤＯＷＮが発生する場合を説明する。
【０１０２】
図５は、図１のデータサンプリング回路１１と位相検出器１２の動作を説明する図である。図５には、ＤＯＷＮ１＝１（＝Ｈｉｇｈ）となる場合の動作例を示すタイミング図が示されている。
【０１０３】
図５（Ａ）には、データ入力、クロック信号ＣＬＫ０、９０、１８０、２７０、サンプリングデータＤＡＴＡ０、９０、１８０、２７０、３６０、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１、ＵＰ１、ＤＯＷＮ１の電圧波形が示されている。なお、特に制限されないが、以下のタイミング図では、Ｈｉｇｈを論理１、Ｌｏｗを論理０とする。図５（Ｂ）は、抽出クロック信号とデータ信号の位相の関係を示す波形図である。ＣＬＫ０、ＣＬＫ１８０は、それぞれの矢線の右隣の破線が示すデータ中心部に来るべきところ、位相が進んでいる。ＣＬＫ９０、２７０は、それぞれの右隣の破線が示すデータエッジに来るべきところ、位相が進んでいる。
【０１０４】
図５（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック信号周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。
【０１０５】
ＣＬＫ０の立ち上がり（タイミングｔ０）で、ＤＡＴＡ０、９０、１８０、２７０、３６０（ただし、ＤＡＴＡ３６０はＣＬＫ０から１クロック信号サイクル（３６０度）遅れたクロック信号（ＣＬＫ３６０）でサンプルされたデータ）には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｚ、ｚ、ａ、ａと、今回のＣＬＫ０（したがってＣＬＫ３６０）の立ち上がりでサンプリングされたｂとがパラレルに出力される。この結果、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなり、ＵＰ１、ＤＯＷＮ１はＬｏｗ、Ｈｉｇｈとなる。ＤＡＴＡ９０、ＤＡＴＡ１８０のｚ、ａを比較するＥＸＯＲ１２０２の出力ＤＯＷＮ００、ＤＡＴＡ２７０、ＤＡＴＡ３６０のａとｂを比較するＥＸＯＲ１２０４の出力ＤＯＷＮ０１がＨｉｇｈとなり、ＵＰ００、ＵＰ０１はＬｏｗとなる。
【０１０６】
したがって、ＤＯＷＮ１＝１となる。以降も同様である。この場合、抽出クロック信号の位相を遅らせる。
【０１０７】
＜ＵＰ発生時の動作例＞
次に抽出クロック信号位相が遅れており、ＵＰが発生する場合を説明する。
【０１０８】
図６は、ＵＰ１＝Ｈｉｇｈとなる場合の動作例を示すタイミング図である。図６（Ａ）には、データ入力、ＣＬＫ０、９０、１８０、２７０、ＤＡＴＡ０、９０、１８０、２７０、３６０（ただし、ＤＡＴＡ３６０はＣＬＫ０から１クロック信号サイクル（３６０度）遅れたクロック信号（ＣＬＫ３６０）でサンプルされたデータ）、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１、ＵＰ１、ＤＯＷＮ１の電圧波形が示されている。なお、Ｈｉｇｈを論理１、Ｌｏｗを論理０とする。
【０１０９】
図６（Ｂ）は抽出クロック信号とデータ信号の位相の関係を示す波形図である。ＣＬＫ０、ＣＬＫ１８０は、それぞれの矢線の左隣の破線が示すデータ中心部に来るべきところ、位相が遅れている。ＣＬＫ９０、２７０は、それぞれの矢線の左隣の破線が示すデータエッジに来るべきところ、位相が遅れている。
【０１１０】
図６（Ａ）を参照すると、データ入力としてａ＝１、ｂ＝０、ｃ＝１、ｄ＝０、ｅ＝１、ｆ＝０、ｇ＝１、ｈ＝０がこの順でクロック信号周波数の２倍の周波数で入力されるものとする。またａ＝１の前にｚ＝０（≠ａ）が入力されているものとする。
【０１１１】
ＣＬＫ０の立ち上がり（タイミングｔ０）で、ＤＡＴＡ０、９０、１８０、２７０、３６０には、直前のサイクルのＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０の立ち上がりエッジでそれぞれサンプリングされたｚ、ａ、ａ、ｂと、今回のＣＬＫ０の立ち上がりでサンプリングされたｂとがパラレルに出力される。この結果、ＵＰ００、ＤＯＷＮ００、ＵＰ０１、ＤＯＷＮ０１は、それぞれ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗとなり、ＵＰ１、ＤＯＷＮ１はＨｉｇｈ、Ｌｏｗとなる。ＤＡＴＡ０、ＤＡＴＡ９０のｚ、ａを比較するＥＸＯＲ１２０１の出力ＵＰ００が１、ＤＡＴＡ１８０、ＤＡＴＡ２７０のａとｂを比較するＥＸＯＲ１２０３の出力ＵＰ０１がＨｉｇｈとなり、ＤＯＷＮ００、ＤＯＷＮ０１はＬｏｗとなる。したがって、ＵＰ１＝１となる。以降も同様である。この場合、抽出クロック信号の位相を進ませる。
【０１１２】
＜積分器１４（ＵＰ／ＤＯＷＮカウンタ）の状態遷移例＞
位相追従ループ１０２内の積分器１４は、位相検出器１２からのＵＰ１とＤＯＷＮ１を受け、ＵＰ１＝ＨｉｇｈのときＵＰカウントし、ＤＯＷＮ１＝Ｈｉｇｈのとき、ＤＯＷＮカウントするＵＰ／ＤＯＷＮカウンタ（不図示）を備える。
【０１１３】
図７は、位相追従ループ１０２内の積分器１４のＵＰ／ＤＯＷＮカウンタの状態遷移図である。実線は、ＵＰ１＝１の場合の状態遷移、破線はＤＯＷＮ１＝１の場合の状態遷移を表す。
ＵＰ１＝１のとき、クロック信号入力に応答してカウント値を１つインクリメントし、
ＤＯＷＮ１＝１のとき、クロック信号入力に応答してカウント値を１つデクリメントし、
現在サイクルのカウント値が＋７の場合、ＵＰ１＝１であると、＋７から０に戻る。このときＵＰＤＯＷＮ２＝＋１を出力する。
現在サイクルのカウント値が−７の場合、ＤＯＷＮ１＝１であると、−７から０に戻る。このときＵＰＤＯＷＮ２＝−１を出力する。
【０１１４】
積分器１４において、
ＵＰ１がＤＯＷＮ１よりも８回多くなった時点で、ＵＰＤＯＷＮ２＝＋１を出力し、
ＤＯＷＮ１がＵＰ１より８回多くなったら、ＵＰＤＯＷＮ２＝−１を出力する。
【０１１５】
積分器１４は、クロックアンドデータリカバリ回路を安定化させるためのものである。積分器がない場合、位相検出器１２が出力したＵＰ１／ＤＯＷＮ１を用いて抽出クロック信号の位相を頻繁に動かすことになり抽出クロック信号の位相が安定しない。
【０１１６】
＜積分器１３の構成例＞
図８は、周波数追従ループの積分器１３の構成の一例を示す図である。図８に示すように、積分器１３は、２段のＵＰ／ＤＯＷＮカウンタ１３１、１３２を備える。１段目のＵＰ／ＤＯＷＮカウンタ１３１は、位相追従ループ１０２内の積分器１４のＵＰ／ＤＯＷＮカウンタと同一構成とされる。ＵＰ／ＤＯＷＮカウンタ１３１は、位相検出器１２が出力したＵＰ１／ＤＯＷＮ１で毎回周波数偏差情報を更新するのではなく、ＵＰとＤＯＷＮが所定の回数多くなった時だけ更新するために設けるＵＰ／ＤＯＷＮカウンタである。ＵＰ１／ＤＯＷＮ１で毎回周波数偏差情報を更新する場合、１段目のＵＰ／ＤＯＷＮカウンタ１３１は使用しない。
【０１１７】
２段目のＵＰ／ＤＯＷＮカウンタ１３２は、位相追従ループ１０２内の積分器１４のＵＰ／ＤＯＷＮカウンタと同一構成とされるが、カウント値であるＦＤＩＦ１は、周波数偏差（クロックアンドデータリカバリ回路内の周波数追従ループが検出する周波数偏差）に比例する。ＵＰ／ＤＯＷＮカウンタ１３２において、オーバーフロー又はアンダーフロー発生時、カウント値を０に自動リセットするか、カウント値を最大値又は最小値に維持する。  
【０１１８】
＜パターン発生器１５の構成例＞
図９は、図１のパターン発生器１５の構成の一例を示す図である。図９を参照すると、パターン発生器１５は、ＦＤＩＦ２を入力する加算器１５１と、加算器１５１の出力をＮで除算し、商を出力信号ＵＰＤＯＷＮ４として出力する除算器１５２と、除算器１５２から余りを受け、クロック信号に応答してサンプルするフリップフロップ１５３を備え、フリップフロップ（ＦＦ）１５３の出力端子（Ｑ）の出力信号（余り）が加算器１５１に帰還入力され、ＦＤＩＦ２と加算される。ＦＤＩＦ２は、加算器１８の出力であり、積分器１３の出力ＦＤＩＦ１に、ＳＳＣ＿ＭＯＤの符号反転を加えた信号である。なお、フリップフロップ（ＦＦ）１５３は、余りを表現するのに必要なだけのＢｉｔ数（余りの最大値が６３であれば６Ｂｉｔ）で構成される。
【０１１９】
周波数偏差量ＦＤＩＦ２を加えて、Ｎで割り、商をＵＰＤＯＷＮ４として出力し、余りをフリップフロップ（ＦＦ）１５３で保持する。余りは、次のクロック信号周期で、再び、ＦＤＩＦ２と加算する。一例として、Ｎ＝６４の動作を説明する。
【０１２０】
ＦＤＩＦ２＝１の場合、ＦＦ１５３の出力は０→１→・・・→６３と１つずつ増加し、次のクロック信号で、ＦＦ１５３の出力（余り）とＦＤＩＦ２の加算結果は６４となるので、除算器１５２は、ＵＰＤＯＷＮ４＝１を出力し、ＦＦ１５３の値は０となる。したがって、６４クロックサイクルに１回の確率でＵＰＤＯＷＮ４＝＋１を出力する。
【０１２１】
ＦＤＩＦ２＝２の場合、ＦＦ１５３の出力は０→２→４→・・・→６２と２つずつ増加し、次のクロック信号で、ＦＦ１５３の出力（余り）とＦＤＩＦ２の加算結果は６４となるので、除算器１５２は、ＵＰＤＯＷＮ４＝１を出力し、ＦＦ１５３の値は０となる。したがって、６４クロック信号に、２回の確率で、ＵＰＤＯＷＮ４＝＋１を出力する。
【０１２２】
ＦＤＩＦ２＝−１の場合、ＦＦ１５３の出力は０→−１→−２→・・・→−６３と１つずつ減少し、次のクロック信号で、ＦＦ１５３の出力（余り）とＦＤＩＦ２の加算結果は−６４となるので、除算器１５２はＵＰＤＯＷＮ４＝−１を出力し、ＦＦ１５３の値は０となる。したがって、６４クロックサイクルに１回の確率でＵＰＤＯＷＮ４＝−１を出力する。
【０１２３】
以上のように、一般に、０＜ＦＤＩＦ２＜Ｎの場合、ＦＤＩＦ２／Ｎの確率でＵＰＤＯＷＮ４＝＋１を出力し、０＞ＦＤＩＦ２＞−Ｎの場合、−ＦＤＩＦ２／Ｎの確率でＵＰＤＯＷＮ４＝−１を出力する。
【０１２４】
ＦＤＩＦ２の範囲は、−Ｎ＜ＦＤＩＦ２＜Ｎに限定されることはない。
【０１２５】
ＦＤＩＦ２＞＝Ｎの場合、ＵＰＤＯＷＮ４は、
ＦＤＩＦ２  ｄｉｖ  Ｎ、又は  
ＦＤＩＦ２  ｄｉｖ  Ｎ＋１
となる。
【０１２６】
ＦＤＩＦ２  ｄｉｖ  Ｎ＋１を出力する確率は
（ＦＤＩＦ２  ｍｏｄ  Ｎ）／Ｎ
で与えられる。
【０１２７】
ただし、ＦＤＩＦ２  ｄｉｖ  Ｎと、ＦＤＩＦ２  ｍｏｄ  Ｎのｄｉｖとｍｏｄは、それぞれ、整数の除算（ＦＤＩＦ２をＮで除した）の商と余りである。ＦＤＩＦ２＜＝−Ｎの場合も同様である。
【０１２８】
パターン発生器１５において、ＵＰＤＯＷＮ４は、ＦＤＩＦ２に比例する。
【０１２９】
＜混合器１６の構成例＞
図１の混合器１６は、図１０に示すように、パターン発生器１５の出力信号ＵＰＤＯＷＮ４と積分器１４の出力信号ＵＰＤＯＷＮ２を加算し、加算結果を出力信号ＵＰＤＯＷＮ５として出力する加算器１６１から構成される。
【０１３０】
＜位相補間器１７＞
位相補間器１７は、ＰＬＬクロック信号を入力し抽出クロック信号（多相クロック信号）を出力するインターポレータを備えている。図１１に示すように、混合器１６からＵＰＤＯＷＮ５＝＋１が入力された場合、抽出クロック信号の位相を１Ｓｔｅｐ進め、ＵＰＤＯＷＮ５＝−１が入力された場合、位相を１ステップ遅らせる。ＵＰＤＯＷＮ５＝＋２が入力された場合、位相を２ステップ進める。
【０１３１】
図１１に示す例では、位相補間器１７は、入力クロック信号として４相クロック信号（０度、９０度、１８０度、２７０度）を入力し、ＵＰＤＯＷＮ５を制御信号として受け、位相を補間した抽出クロック信号ＣＬＫ０、９０、１８０、２７０（図２参照）を出力する。
【０１３２】
図１１では、抽出クロック信号として４相クロック信号の１つのクロック信号（例えばＣＬＫ０）が示されている。ＣＬＫ９０、１８０、２７０も同様にして位相が制御される。入力クロック信号から位相を調整した多相クロック信号（４相クロック信号）を生成する位相補間器１７は、例えば特許文献６の図２、図４等に開示された構成が用いられる。
【０１３３】
＜加算器１８＞
加算器１８は、積分器１３から入力されるＦＤＩＦ１と、ＰＬＬ３０から入力されるＰＬＬクロック信号のスペクトラム拡散周波数変動量ＳＳＣ＿ＭＯＤを符号反転した値とを加算し、加算結果をＦＤＩＦ２として出力する。
【０１３４】
＜ＰＬＬ３０＞
ＰＬＬ３０は、スペクトラム拡散周波数変調されたＰＬＬクロック信号と、そのＳＳＣプロファイル（スペクトラム拡散周波数変動量）ＳＳＣ＿ＭＯＤを出力する。ＰＬＬクロック信号は位相補間器１７に入力され、スペクトラム拡散周波数変動量ＳＳＣ＿ＭＯＤは加算器１８に入力する。
【０１３５】
＜周波数偏差ＦＤＩＦ１、ＦＤＩＦ２＞
ＦＤＩＦ１、ＦＤＩＦ２それぞれの１当りの周波数偏差量を算出する。一例として、以下の条件について説明する。
【０１３６】
＜条件１＞
・データレート：５．０［Ｇｂｐｓ］；
・ＰＬＬクロック信号：２．５［ＧＨｚ］でスペクトラム拡散周波数変調が掛かったクロック信号（ＳＳＣクロック信号）；
・位相検出器１２の出力信号周波数（＝積分器１３、１４、パターン発生器１５、混合器１６、加算器１８の動作周波数）：１．２５［ＧＨｚ］；
・位相補間器１７の分解能：１ステップは、受信データ１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）の１／３２に相当；
・パターン発生器１５（図９）の除数Ｎ＝２５
【０１３７】
この条件で、ＦＤＩＦ２＝１の場合、パターン発生器１５の出力ＵＰＤＯＷＮ４は、１．２５ＧＨｚ（データレートの１／４に相当する）のクロック信号の２５周期（２５サイクル）に、１回の確率で、＋１を出力する。
【０１３８】
ＵＰＤＯＷＮ４＝＋１により、位相補間器１７からの抽出クロック信号の位相は、位相補間器１７の分解能（１ステップ）である、（１／３２）ＵＩシフトする。
【０１３９】
従って、ＦＤＩＦ２＝１当り、
（１／４）×（１／２５）×（１／３２）×１００００００＝３１２．５［ｐｐｍ］
の周波数偏差に相当するＵＰＤＯＷＮ４を発生していることになる。
【０１４０】
ＦＤＩＦ２＝２の場合、パターン発生器１５の出力ＵＰＤＯＷＮ４は、１．２５ＧＨｚ（データレートの１／４に相当する）のクロック信号の２５周期（２５サイクル）に、２回の確率で、＋１を出力する。ＵＰＤＯＷＮ４の頻度が２倍になるので、
３１２．５×２＝６２５ｐｐｍとなる。
【０１４１】
以上のように、ＦＤＩＦ２は、ＰＬＬクロック信号とシリアルデータの周波数偏差に相当している。
【０１４２】
ＦＤＩＦ１＝１当りの周波数偏差も、同様に３１２．５ｐｐｍである。
【０１４３】
ＳＳＣ＿ＭＯＤは、ＰＬＬクロック信号のスペクトラム拡散周波数変動量である。ＳＳＣ＿ＭＯＤがデジタル値であり、さらに、ＦＤＩＦ１、ＦＤＩＦ２と同様に、ＳＳＣ＿ＭＯＤ＝１当り、３１２．５ｐｐｍとする。図１２（Ｂ）に示すように、ＳＳＣ＿ＭＯＤは、図１２（Ａ）のＰＬＬクロック信号の周波数変動パターン（周波数プロファイル）に対応して変化する（周期３０μｓｅｃ（３３ｋＨｚ）で０ｐｐｍから−５０００ｐｐｍに下がったのちに０ｐｐｍに戻る三角波形（鋸波）の変動パターン）。
【０１４４】
ＳＳＣ＿ＭＯＤは、ＰＬＬクロック信号の周波数変動パタン（周波数プロファイル）に対応して、周期３０μｓｅｃ（３３ｋＨｚ）で０から−１６に下がったのち０に戻る（３２ステップ）。
【０１４５】
＜ＳＳＣプロファイル情報：ＳＳＣ＿ＭＯＤの生成＞
次に、ＳＳＣ＿ＭＯＤの生成について説明する。図２９、図３０、図３１は、特許文献５の図１、図２、図３にそれぞれ対応する図である（参照番号は異なる）。図２９は、ＳＳＣ生成機能を有するＰＬＬの構成の一例を示す図である。スペクトラム拡散周波数変調されたＰＬＬクロック信号Ｃ＿ＯＵＴを生成するためのＰＬＬの動作の概要は、以下の通りである。
【０１４６】
＜ＳＳＣ機能付きＰＬＬ＞
実施形態１のＰＬＬ３０は、例えば図２９の構成とされる。図２９を参照すると、ＰＬＬは、位相比較器６１と、位相比較器６１での比較結果に基づき電流をキャパシタに充放電するチャージポンプ６２と、キャパシタ電圧を平滑化するループフィルタ６３を備えた位相比較部６０と、ループフィルタ６３からの出力電圧に基づき発振周波数を可変させるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）６４と、を備えている。さらに、ＶＣＯ６４と位相比較部６０間のフィードバック経路上に配置された位相補間器６５によって、ＶＣＯ６４の出力クロック信号Ｃ＿ＯＵＴの位相を進めたり、遅らせたりすることにより、位相比較部６０に入力される帰還クロック信号Ｃ＿ＦＢと、参照クロック信号Ｃ＿ＲＥＦとの位相差を周期的に増減させる。
【０１４７】
この位相差の周期的な変動に応じて、位相比較部６０からＶＣＯ６４に供給される制御信号Ｖｃが周期的に増減し、出力クロック信号Ｃ＿ＯＵＴの周波数が周期的に変調される。ＶＣＯ６４の出力は位相補間器６５に入力され、位相補間器６５の出力Ｃ＿ＰＳは第１分周器６６に入力されて分周され、第１分周器６６の出力は、第２分周器６７（カウンタで構成される）に入力され、第２分周器６７の出力Ｃ＿ＦＢが位相比較器６１に入力され、第１分周器６６の出力はＳＳＣコントローラ６８に入力され、ＳＳＣコントローラ６８の出力Ｓ＿ＵＤは、位相補間器６５に入力される。
【０１４８】
＜ＳＳＣコントローラ＞
ＳＳＣコントローラ６８は、ＳＳＣプロファイルにしたがって、制御信号Ｓ＿ＵＤを生成して位相補間器６５に供給し、位相補間器６５による位相シフト動作を制御する。図３０は、図２９のＳＳＣコントローラ６８の構成例を示す図である。
【０１４９】
図３０において、ステージカウンタ６８１は、制御クロック信号Ｃ＿ＣＮＴのパルス数を計測し、現在のステージ数ＳＣ（ｋ）を出力するカウンタである。ステージとは、出力クロック信号Ｃ＿ＯＵＴに対して１つの変調度が適用される期間であり（ステージ数が同一である期間、周波数の変調度は一定）、ステージごとに、出力クロック信号Ｃ＿ＯＵＴの周波数の変調度が変更される。制御信号発生部６８２は、ステージカウンタ６８１から、ステージ数ＳＣ（ｋ）を受信し、ステージ数ＳＣ（ｋ）に対応した、位相シフト量を示す制御信号Ｓ＿ＵＤを出力する。
【０１５０】
図３０のＳＳＣコントローラ６８を備えたＰＬＬによれば、ＳＳＣクロックのジッタを抑制し、周波数変調量（変調度）を滑らかに遷移させることが可能なＳＳＣクロック生成器を実現する。
【０１５１】
＜ＰＬＬの動作例＞
図３１は、図２９のＰＬＬの動作を示すタイミングチャートである。横軸は時間である。図３１において、
（Ａ）のＦ＿ＯＵＴは、図２９の出力クロック信号Ｃ＿ＯＵＴの周波数Ｆ＿ＯＵＴを示している。ｆ＝１．５ＧＨｚからΔｆ＝Ｄ＿ＳＳＣ（−５０００ｐｐｍ）下がり、再びｆ＝１．５ＧＨｚに戻るまでの１周期Ｔ＿ＳＳＣ＝３２μｓｅｃである。
（Ｂ）の時刻（μｓ：０〜３１μｓ）は、ステージ数ＳＣ（ｋ）に相当する（ｋ＝０〜３１）。
（Ｃ）のＳ＿ＵＤは、ＳＳＣコントローラ６８（図３０の制御信号発生部）の出力信号Ｓ＿ＵＤである。
この例では、Ｓ＿ＵＤ＝０〜１６となり、Ｓ＿ＵＤ＝１当り、−５０００ｐｐｍ／１６＝−３１２．５ｐｐｍに相当し、Ｓ＿ＵＤの値に応じて、Ｆ＿ＯＵＴの周波数変動量が変化していることを示している。
【０１５２】
前記条件１で説明した例では、ＳＳＣ＿ＭＯＤ＝１当り、３１２．５ｐｐｍ、図２９では、Ｓ＿ＵＤ＝１当り、−３１２．５ｐｐｍである。
【０１５３】
Ｓ＿ＵＤを符号反転し、ＰＬＬから出力すると、図１のＳＳＣ＿ＭＯＤとして使用することができる。
【０１５４】
なお、ＳＳＣ＿ＭＯＤ＝１当りのスペクトラム拡散周波数変動量と、Ｓ＿ＵＤ＝１当りのスペクトラム拡散周波数変動量が異なる場合には、定数倍して、使用することになる。例えば、
ＳＳＣ＿ＭＯＤ＝１当り、１５６．２５ｐｐｍ、
Ｓ＿ＵＤ＝１当り、−３１２．５ｐｐｍ
の場合、Ｓ＿ＵＤを２倍してＳＳＣ＿ＭＯＤとして、使用することになる。
【０１５５】
＜実施形態１の動作説明＞
図１３は、実施形態１の動作を説明する波形図である。図１３の（Ａ）のＰＬＬクロック周波数、（Ｂ）のシリアルデータ入力周波数、（Ｃ）の（シリアルデータ入力周波数）−（ＰＬＬクロック周波数）は、図２７の（Ａ）、（Ｂ）、（Ｃ）と同じである。図１３の（Ｄ）が、図２７の（Ｄ）と相違している。
【０１５６】
図１３の（Ｄ）において、ＦＤＩＦ１とＦＤＩＦ２は、図１の積分器１３の前後の信号である。
【０１５７】
図１３の（Ｄ）のＦＤＩＦ２は、図２７の（Ｄ）において検出していたＣＤＲ周波数追従ループが検出する周波数偏差と同等であり、周波数３０〜３３ｋＨｚで、＋５０００ｐｐｍ〜−５０００ｐｐｍに追従する必要がある。図１の加算器１８の入力ＦＤＩＦ１、（−ＳＳＣ＿ＭＯＤ）と出力ＦＤＩＦ２から、以下の式が成り立つ。
ＦＤＩＦ１＋（−ＳＳＣ＿ＭＯＤ）＝ＦＤＩＦ２
【０１５８】
∴  ＦＤＩＦ２＋ＳＳＣ＿ＭＯＤ＝ＦＤＩＦ１
【０１５９】
ＦＤＩＦ１は、シリアルデータ入力のスペクトラム拡散周波数変動量と同等となる。
【０１６０】
したがって、図１において、周波数追従ループは、変調周波数３０〜３３ｋＨｚで、周波数偏差：０ｐｐｍ〜−５０００ｐｐｍに追従すればよい。
【０１６１】
また、クロックアンドデータリカバリ回路１０Ａが検出している周波数偏差情報に関して、シリアルデータ入力の周波数偏差は、過去の位相比較結果を積分器１３で積分している。このため、現時点と比べて古い情報を積算した結果である。しかし、図１の加算器１８において、ＰＬＬクロック信号周波数偏差の補正に用いられる、ＰＬＬ３０から入力されるＳＳＣ＿ＭＯＤは、常に最新情報である（すなわち、加算器１８に入力されるＳＳＣ＿ＭＯＤの値は、現時点で、ＰＬＬ３０から位相補間器１７に入力されるＰＬＬクロック信号周波数変動量に対応する）。
【０１６２】
このため、本実施形態においては、ＰＬＬクロック信号周波数変調分に関しては、古い情報を用いて補正することによる、特性の劣化という問題は生じない。
【０１６３】
さらに、周波数偏差の傾き（時間変化率）が緩くなれば、クロックアンドデータリカバリ回路内の周波数追従ループの積分器１３のカウント数を大きくする（分解能を向上する）ことができ、ロウパスフィルタ特性の向上も期待できる。
【０１６４】
＜周波数追従特性＞
図１４は、前述した図２８に相当する図である。図１４の（Ａ）乃至（Ｄ）の（Ｉ）のグラフは、図１３の（Ａ）乃至（Ｄ）の（Ｉ）と同じものである。実線で囲んだ時間枠１６０は、ＰＬＬクロック信号の周波数が低くなる方向、スペクトラム拡散周波数変調されたシリアルデータの周波数が高くなる方向であり、このときの動作イメージとして、シリアルデータと抽出クロック信号の位相関係を、図１４の（Ｅ）に模式的に示している。
【０１６５】
時間枠１６０で囲ったところの左端の時刻であるとする。つまり、
ＰＬＬクロック信号周波数は−２５００ｐｐｍ（ＳＳＣ＿ＭＯＤ＝−２５００ｐｐｍ）であり、これから、−５０００ｐｐｍに向かうところである。
【０１６６】
シリアルデータ入力周波数は−２５００ｐｐｍであり、これから０ｐｐｍに向かうところ、クロックアンドデータリカバリ回路内の周波数追従ループのＦＤＩＦ１＝−２５００ｐｐｍ、
ＦＤＩＦ２＝ＦＤＩＦ１−ＳＳＣ＿ＭＯＤ＝−２５００ｐｐｍ−（−２５００ｐｐｍ）＝０ｐｐｍ
である。
【０１６７】
図１４（Ｄ）のＣＤＲ周波数追従ループが検出する周波数偏差において、ＦＤＩＦ１に（−ＳＳＣ＿ＭＯＤ）を加算した値が、ＦＤＩＦ２であり、ＣＤＲ周波数追従ループが検出する周波数偏差は見掛け上、ＦＤＩＦ１の０〜−５０００ｐｐｍの範囲となる。
【０１６８】
図１４の（Ｅ）の波形を説明する。図１４（Ｅ）の（１）の波形は、クロック信号にもシリアルデータにもＳＳＣを掛けず周波数が常に一定であり、ＦＤＩＦ２＝０ｐｐｍを保ち、クロックアンドデータリカバリ回路が位相制御を全くしなかった場合の時間枠１６０の始まり（左端）と終わり（右端）のシリアルデータと抽出クロック信号の波形を示している。この場合、抽出クロック信号は、シリアルデータ入力の真ん中をサンプリングし続ける。
【０１６９】
しかし、実際には、クロック信号とシリアルデータにそれぞれＳＳＣがかかり、シリアルデータ入力の周波数は高くなる方向である。一方、ＰＬＬクロック信号の周波数は低くなるが、クロックアンドデータリカバリ回路内の周波数追従ループが停止していても（ＦＤＩＦ１＝−２５００ｐｐｍのまま固定）、抽出クロック信号の周波数は変わらない。
【０１７０】
これは、例えば、ＰＬＬクロック信号周波数が−３０００ｐｐｍに低くなると、ＳＳＣ＿ＭＯＤも−３０００ｐｐｍに下がり、
ＦＤＩＦ２＝ＦＤＩＦ１−（ＳＳＣ＿ＭＯＤ）＝−２５００ｐｐｍ−（−３０００ｐｐｍ）＝＋５００ｐｐｍ
となるので、抽出クロック信号周波数は、
（ＰＬＬクロック信号周波数）＋（ＦＤＩＦ２による制御）＝−３０００＋５００＝−２５００ｐｐｍ
となるからである。
【０１７１】
従って、図１４（Ｅ）の（２）の波形のように、抽出クロック信号の位相は変わらない。図１４（Ｅ）の（２）の波形は、クロック信号とシリアルデータにそれぞれＳＳＣがかかり、クロックアンドデータリカバリ回路内の位相追従ループと周波数追従ループが位相制御を行わない場合（ＳＳＣ＿ＭＯＤによる周波数追従ループでの周波数偏差の補正は有効）の、時間枠１６０の始まり（左端）と終わり（右端）のシリアルデータと抽出クロック信号の波形を示している。データ信号の位相が速くなるが、抽出クロック信号の位相は変わらない。このため、図１４（Ｅ）の（２）の波形は、図２８の（Ｅ）の（２）と比べて、抽出クロック信号とシリアルデータの位相のずれは、小さくなっている。
【０１７２】
最後に、図１４（Ｅ）の（３）の波形は、ＰＬＬクロック信号とシリアルデータにそれぞれＳＳＣがかかり、クロックアンドデータリカバリ回路内の位相追従ループは位相制御しないが、周波数追従ループが位相制御を行った場合の、時間枠１６０の始まり（左端）と終わり（右端）のシリアルデータと抽出クロック信号の波形を示している。
【０１７３】
実施形態１の作用効果を説明する。実施形態１によれば、クロックアンドデータリカバリ回路１０Ａの周波数追従ループは、変調周波数３０ｋＨｚ〜３３ｋＨｚに相当する周期で、周波数変調０ｐｐｍ〜−５０００ｐｐｍの範囲に追従すればよく、クロックアンドデータリカバリ回路１０Ａに対する負荷が半分に軽くなる。さらに、特性（例えばジッタトレランス特性）が改善される。
【０１７４】
実施形態１においては、周波数追従ループ１０１の積分器１３の出力に接続された加算器１８にＰＬＬ３０から入力されるＳＳＣ＿ＭＯＤは、現時点でＰＬＬ３０から位相補間器１７に入力されるＰＬＬクロック信号周波数変動量に対応している（ＰＬＬクロック信号の周波数変動量はＳＳＣ＿ＭＯＤで規定される）。このため、古い情報を用いて補正することによる、特性の劣化という問題は生じない。
【０１７５】
また、ＣＤＲ周波数追従ループで検出される周波数偏差（シリアルデータ入力周波数とＰＬＬクロック周波数の周波数偏差）の傾き（時間変化率）が緩くなるため、クロックアンドデータリカバリ回路１０Ａ内の周波数追従ループの積分器１３のカウント数を大きくする（分解能を向上する）ことができ、ロウパスフィルタ特性の向上も期待できる。
【０１７６】
＜実施形態１の変形例＞
実施形態１の変形例について説明する。変形例１の構成は、前記実施形態１と同一であるが、シリアルデータ入力がスペクトラム拡散周波数変調されていない場合にも有効である。図１５（Ａ）に示すように、ＰＬＬクロック信号は、スペクトラム拡散周波数変調されているが、シリアルデータ入力の周波数は、図１５の（Ｂ）に示すように、一定（０ｐｐｍ）である。図１５（Ｃ）に示すように、（シリアルデータ入力周波数）−（ＰＬＬクロック周波数）は、０ｐｐｍ〜＋５０００ｐｐｍで変化する三角波形（鋸波）であり、図１５（Ｄ）に示すように、ＣＤＲ周波数追従ループが検出する周波数偏差において、ＦＤＩＦ２は、０ｐｐｍ〜＋５０００ｐｐｍで変化し、ＦＤＩＦ１は０ｐｐｍ付近で変化しない。
【０１７７】
変形例においては、クロックアンドデータリカバリ回路の周波数追従ループは、０ｐｐｍ（ＦＤＩＦ１）に追従すればよい。
【０１７８】
このように、実施形態１は、シリアルデータ入力がスペクトラム拡散周波数変調されていない場合にも有効である。この場合、シリアルデータ入力周波数とＰＬＬクロック信号周波数の周波数偏差に追従する必要はない。
【０１７９】
＜実施形態２＞
図１６は、実施形態２の構成を示す図である。前記実施形態１では、積分器１３の後の加算器１８でクロック信号スペクトラム拡散周波数変動量を加算していたが、加算器１８を積分器１３の手前（入力側）に移すことができる。このように構成されたクロックアンドデータリカバリ回路１０Ｂを実施形態２として図１６に示す。積分器１３の手前に加算する場合は、スペクトラム拡散周波数変調の微分（周波数変調波形を時間微分した情報）、つまり、周波数変調曲線（周波数プロファイル）の傾きを加算することになる。従って、図１６では、位相検出器１２、加算器１９、積分器１３、パターン発生器１５を経て、混合器１６を通るパスを含むループが、周波数追従ループ１０１を構成し、位相検出器１２、積分器１４を経て混合器１６を通るパスを含むループが位相追従ループ１０２を構成する。
【０１８０】
スペクトラム拡散周波数変調の傾きは、スペクトラム拡散周波数変調の傾きの大きさ（ＳＳＣ＿ＤＦ）（０以上）と、傾きの方向（ＳＳＣ＿ＤＩＲ）（プラスまたはマイナス）の２つで表現できることから、図１６の構成で実現できる。
【０１８１】
加算器１９では、スペクトラム拡散周波数変調の変動パターン（例えば三角波）の傾きの方向（ＳＳＣ＿ＤＩＲ）に応じて、ＵＰ１／ＤＯＷＮ１に対して、傾きの大きさ（ＳＳＣ＿ＤＦ）を加算するか減算するかを切り替える。
【０１８２】
スペクトラム拡散周波数変調の変動パターン（例えば三角波）の傾きの方向がマイナスの場合は加算、
スペクトラム拡散周波数変調の変動パターン（例えば三角波）の傾きの方向がプラスの場合は減算である。
【０１８３】
図１７は、ＰＬＬ３０のＳＳＣプロファイルの変動パターンが三角波の場合、スペクトラム拡散周波数変調の傾きの大きさと傾きの方向を説明する図である。図１７の（Ａ）はＳＳＣプロファイル（周波数変動パターン）である。図１７の（Ｂ）は、図１７（Ａ）のＰＬＬクロック信号周波数の傾きを示している。スペクトラム拡散周波数変調の傾きは、プラス値とマイナス値を交互にとるが、これらの絶対値は常に一定である。
【０１８４】
スペクトラム拡散周波数変調の傾きの大きさＳＳＣ＿ＤＦとは、この絶対値であり、傾きの方向ＳＳＣ＿ＤＩＲとは符号（プラス、マイナス）に相当する。
【０１８５】
＜加算器＞
図１８は、図１６の加算器１９をデジタル回路で構成した一例を示す図である。図１８において、スペクトラム拡散周波数変調の傾きの大きさＳＳＣ＿ＤＦは、分数で与えられるものとする。加算器１９１では、フリップフロップ１９３（１クロックサイクル前の時点での演算結果）と、ＳＳＣ＿ＤＦ（分子）を加算する。除算器１９２では、加算器１９１の加算結果を、ＳＳＣ＿ＤＦ（分母）で整数の割り算を行ない、商と余りを計算する。余りは、フリップフロップ１９３に入力される。商は、加算器１９４で、ＵＰ１／ＤＯＷＮ１に対して、加算される。
【０１８６】
加算器１９４で加算する際に、ＳＳＣ＿ＤＩＲがプラスであれば、商の符号を反転してＵＰ１／ＤＯＷＮ１に加算する。ＳＳＣ＿ＤＩＲがマイナスであれば、商をＵＰ１／ＤＯＷＮ１に加算する。
【０１８７】
フリップフロップ１９３は、余りを表現するのに必要なだけのビット数（余りの最大値が６３の場合、６ビット）で構成される。
【０１８８】
なお、図１８には、明示されていないが、スペクトラム拡散周波数変調の傾きの方向がプラスからマイナス、又はマイナスからプラスに変化した場合に、図１８のフリップフロップ１９３をリセットするようにしてもよい。
【０１８９】
＜加算器１９の動作＞
図１８の加算器１９の動作を説明する。例としてスペクトラム拡散周波数変調の傾きの大きさＳＳＣ＿ＤＦ＝１／６４とする。ＳＳＣ＿ＤＦの分子は１、分母は６４である。
【０１９０】
ＦＦ１９３の出力は、０→１→・・・→６３と、１つづつ増加し、次のクロック信号で、ＦＦ１９３の出力と、ＳＳＣ＿ＤＦ（分子）の加算結果は６４となる。
【０１９１】
このとき、除算器１９２の商は＋１となり、ＵＰ１／ＤＯＷＮ１に対して、ＳＳＣ＿ＤＩＲに応じて、＋１または−１を加算する。
【０１９２】
除算器１９２の余りは、０となり、ＦＦ１９３は０となる。したがって、６４クロックサイクルに１回の割合で、ＵＰ１／ＤＯＷＮ１に対して、＋１または−１を加算することになる。
【０１９３】
この結果、ＵＰ１／ＤＯＷＮ１に１／６４を加算しているのと、同等の効果となる。具体的な数値例を以下に示す。
【０１９４】
＜条件２＞
・データレート：５．０［Ｇｂｐｓ］；
・ＰＬＬクロック信号：２．５［ＧＨｚ］で、３０［ｋＨｚ］周期で０〜−５０００ｐｐｍの三角波変調が掛かったクロック信号；
・位相検出器１２の出力信号周波数（＝積分器１３、１４、パターン発生器１５、混合
器１６、加算器１９の動作周波数）：１．２５［ＧＨｚ］；
・位相補間器１７の分解能：１ステップは受信データ１ＵＩの１／３２に相当する；
・周波数追従ループの積分器１３（図８）：１段目のカウンタを８（入力されるＵＰが８回多くなったらＵＰを出力しカウンタリセット、ＤＯＷＮが８回多くなったらＤＯＷＮを出力しカウンタリセット）とする；
・パターン発生器１５（図９）のＮ：６４
【０１９５】
＜数値例＞
以上の条件のもと、ＦＤＩＦ３＝１当りの周波数偏差の大きさを計算する。
【０１９６】
ＦＤＩＦ３＝１の場合、パターン発生器１５の出力ＵＰＤＯＷＮ４は、１．２５ＧＨｚ（データレートの１／４に相当する）のクロック信号６４周期に、１回の確率で、＋１を出力する。ＵＰＤＯＷＮ４＝＋１により、クロック信号の位相は、（１／３２）ＵＩシフトする。
従って、ＦＤＩＦ３＝１当り、
（１／４）×（１／６４）×（１／３２）×１００００００＝１２２．０７［ｐｐｍ］
の周波数偏差に相当するＵＰＤＯＷＮ４を発生していることになる。
【０１９７】
次に、ＳＳＣ＿ＤＦの最適値を計算する。
【０１９８】
周波数追従ループの積分器１３の１段目のカウンタ（図８の１３１）は８であるから、ＵＰＤＯＷＮ６＝１当りの周波数偏差は、
１２２．０７ｐｐｍ／８＝１５．２６ｐｐｍ
である。
【０１９９】
クロック信号のスペクトラム拡散周波数変調の傾きは、３３ｕｓで１００００ｐｐｍの変動となることから、
１００００ｐｐｍ／３３ｕｓ。
【０２００】
１００００ｐｐｍ／３３ｕｓ＝１５．２６ｐｐｍ／５０．４ｎｓ（ｎａｎｏ  ｓｅｃｏｎｄ）であることから、５０．４ｎｓの間に、ＵＰＤＯＷＮ６が１変化するように加算すればよい。
【０２０１】
位相比較器１２出力以降の動作周波数は、１．２５ＧＨｚ＝０．８ｎｓであることから、５０．４ｎｓ／０．８ｎｓ＝６３クロックサイクルに１回、ＳＳＣ傾きの方向に応じて、１を加算または減算すればよい。
【０２０２】
ＳＳＣ＿ＤＦを分数で表すと、
ＳＳＣ＿ＤＦ＝１／６３
となる。
【０２０３】
図１８の本実施形態では、
ＳＳＣ＿ＤＦ（分子）＝１、
ＳＳＣ＿ＤＦ（分母）＝Ｍ＝６３
とすればよい。
【０２０４】
＜ＳＳＣ＿ＤＩＲ＞
次に、ＳＳＣ＿ＤＩＲの生成方法について説明する。図３１を参照すると、Ｓ＿ＵＤの値が０→１→２・・・→１５→１６と時間とともに大きくなる場合は、周波数変調が大きくなり、ＰＬＬクロック信号周波数は時間ともに低くなる。Ｓ＿ＵＤが１６→１５→１４・・・→１と時間とともに小さくなる場合には、周波数変調が０に近くなり、ＰＬＬクロック信号周波数は高くなる。
【０２０５】
従って、図３１の（Ａ）の周波数プロファイル（周波数変動パターン）の場合、
Ｓ＿ＵＤが大きくなる期間は、ＳＳＣ＿ＤＩＲをマイナス、
Ｓ＿ＵＤが小さくなる期間は、ＳＳＣ＿ＤＩＲをプラス、
とすればよい。
【０２０６】
Ｓ＿ＵＤを更新する方向（時間とともに増加又は減少）に応じて、ＳＳＣ＿ＤＩＲが決まるので、Ｓ＿ＵＤを生成すると同時に、ＳＳＣ＿ＤＩＲを容易に生成することができる。
【０２０７】
前記実施形態１では、ＰＬＬ３０からクロックアンドデータリカバリ回路１０Ａに対して、ＳＳＣ＿ＭＯＤ（クロック信号のスペクトラム拡散周波数変動量）を渡している。ＳＳＣ＿ＭＯＤは変調周波数３０〜３３ｋＨｚで変化する。
【０２０８】
一般的には、クロック信号のスペクトラム拡散周波数変動量は、クロックアンドデータリカバリ回路動作クロック信号とは非同期であるため、この信号の受け渡しには、注意が必要である。具体的には、バイナリコードではなく、グレイコード化して１ビットのみ変化するようにした方がよい。
【０２０９】
実施形態２において、クロック信号の周波数変動パターンが三角波の場合（ＳＳＣが三角波変調の場合）、スペクトラム拡散周波数変調の傾きの大きさは常に一定である。
【０２１０】
スペクトラム拡散周波数変調の傾きの方向は、プラス方向（周波数が高くなる）かマイナス方向（周波数が低くなる）かの２種類しかない。このため、スペクトラム拡散周波数変調の傾きの方向は１ビットで表現できる。これが、変調周波数３０〜３３ｋＨｚで変化する。つまり、変化する信号は、傾きの方向１ビットのみであることから、ＰＬＬ３０からクロックアンドデータリカバリ回路１０Ｂへの受け渡しを簡易化する。実施形態２によれば、前記実施形態１の作用効果に加えて、ＰＬＬ３０からクロックアンドデータリカバリ回路１０Ｂへの受け渡しを簡易化するという作用効果を奏する。
【０２１１】
＜実施形態３＞
図１９は、実施形態３の構成を示す図である。図１の前記実施形態１において位相追従ループに配置されていた積分器１４を、混合器１６の後段に、移動させたものである。すなわち、図１９に示すように、実施形態３では、積分器１４を、混合器１６の後段に配置し、混合器１６の出力をＵＰＤＯＷＮ７としている。このように構成されたクロックアンドデータリカバリ回路１０Ｃを図１９に示す。従って、図１９では、位相検出器１２、積分器１３、加算器１８、パターン発生器１５を経て、混合器１６を通るパスを含むループが、周波数追従ループ１０１を構成し、位相検出器1２から直接混合器１６を通るパスを含むループが位相追従ループ１０２を構成する。
【０２１２】
図１等を参照に示した前記実施形態１のように、混合器１６の入力ＵＰＤＯＷＮ２（積分器１４の出力）とＵＰＤＯＷＮ４（パターン発生器１５の出力）を単純に加算すると、図２０に示すように、混合器１６の出力ＵＰＤＯＷＮ５に、時間軸上、粗密が発生する。
【０２１３】
ＵＰＤＯＷＮ２は、５クロックサイクルに１回＋１、
ＵＰＤＯＷＮ４は、８クロックサイクルに１回＋１
とする。両者を加算した結果、ＵＰＤＯＷＮ５には、粗密が発生する。
【０２１４】
図２０では、ＵＰＤＯＷＮ５は、
疎（疎で示す時間範囲内に１区間相当のパルス幅のパルスが１つ）、
密（密で示す時間範囲内に２区間相当のパルス幅のパルスが１つ）、
密（疎で示す範囲の期間内に１区間相当のパルス幅のパルスが１区間を置いて２つ）、
疎（疎で示す時間範囲内にパルス無し）
となる。
【０２１５】
実施形態３では、図１の実施形態１の混合器１６の前段にあった積分器１４を、混合器１６の後段に移すことで、混合器１６の出力ＵＰＤＯＷＮ７の疎密を、平滑化（平均化）させる。
【０２１６】
積分器１４は、前記第１の実施形態の積分器１４と同様、ＵＰ／ＤＯＷＮカウンタで構成される。
【０２１７】
混合器１６は、図１０に示した構成とされ、ＵＰＤＯＷＮ２の代わりに、位相検出器１２の出力ＵＰ１／ＤＯＷＮ１を加算し、加算結果をＵＰＤＯＷＮ７として出力する。
【０２１８】
実施形態３によれば、混合器１６の出力ＵＰＤＯＷＮ７の疎密を平滑化することで、特性を改善することができる。
【０２１９】
＜実施形態４＞
図２１は、実施形態４の構成例を示す図である。図２１を参照すると、実施形態４は、図１６の前記実施形態２から、位相追従ループの積分器１４を、混合器１６の後段に移動させたものである。図２１の加算器１９は、積分器１３の前段に配置され、図１６の実施形態２の加算器１９と同一構成とされ、ＰＬＬクロック信号のスペクトラム拡散周波数変調の周波数変動パターンの傾きの大きさＳＳＣ＿ＤＦを傾きの方向ＳＳＣ＿ＤＩＲに基づき、位相検出器１２の出力ＵＰ１／ＤＯＷＮ１に加減算した値ＵＰＤＯＷＮ６を積分器１３に入力する。図２１の加算器１９は、前記実施形態２と同様、図１８の構成とされる。  このように構成されたクロックアンドデータリカバリ回路１０Ｄを図２１に示す。従って、図２１では、位相検出器１２、加算器１９、積分器１３、パターン発生器１５を経て、混合器１６を通るパスを含むループが、周波数追従ループ１０１を構成し、位相検出器１２から直接混合器１６を通るパスを含むループが位相追従ループ１０２を構成する。
【０２２０】
実施形態４では、前記実施形態３と同様、混合器１６の出力ＵＰＤＯＷＮ７の疎密を平滑化（平均化）させる。
【０２２１】
実施形態４においても、クロック信号の周波数変動パターンが三角波の場合（ＳＳＣが三角波変調の場合）、スペクトラム拡散周波数変調の傾きの大きさは常に一定である。傾きの方向は、プラス方向（周波数が高くなる）かマイナス方向（周波数が低くなる）かの２種類しかないため、傾きの方向は１ビットで表現できる。これが、変調周波数３０〜３３ｋＨｚで変化する。つまり、変化する信号は、傾きの方向１ビットのみであることから、ＰＬＬ３０からクロックアンドデータリカバリ回路１０Ｄへの受け渡しを簡易化する。
【０２２２】
＜実施形態５＞
図２２は、実施形態５の構成例を示す図である。図２２を参照すると、ＳＳＣ＿ＤＦは制御回路２０から出力される。ＰＬＬクロック信号の周波数変動パターンが三角波（三角波変調）の場合（ＳＳＣが三角波変調の場合）、スペクトラム拡散周波数変調の傾きの大きさＳＳＣ＿ＤＦは、常に、一定である（傾きの方向が０ｐｐｍから−５０００ｐｐｍへの単調減少時の傾きの方向は−、−５０００ｐｐｍから０ｐｐｍへの単調増加時の傾きの方向は＋、ただし、単調減少時と単調増加時において、傾きの大きさは一定）。すなわち、スペクトラム拡散周波数変調として三角波変調を採用する場合、ＳＳＣ＿ＤＦは固定値である。なお、図２２では、周波数追従ループ１０１と位相追従ループ１０２との構成は図２１と同様である。
【０２２３】
ＳＳＣ＿ＤＦが固定値である場合、ＳＳＣ＿ＤＦを、ＰＬＬ３０（図２９のＳＳＣコントローラ６８）内で演算する必要はない。ＳＳＣ設定情報である、変調周波数（例えば３０ｋＨｚ）と最大スペクトラム拡散周波数変動量（例えば−５０００ｐｐｍ）から計算で求めることができる。計算方法は、前記＜条件２＞で計算した＜数値例＞の通りである。
【０２２４】
実施形態５では、クロックアンドデータリカバリ回路１０Ｅ、ＰＬＬ３０とは別に、制御回路２０を備えている。制御回路２０から、ＰＬＬ３０に対して、ＳＳＣ設定情報（変調周波数と最大スペクトラム拡散周波数変動量）を出力し、ＰＬＬ３０は、これに応じて、ＰＬＬクロック信号にＳＳＣをかける。
【０２２５】
一方、制御回路２０は、スペクトラム拡散周波数変調傾きＳＳＣ＿ＤＦを計算し、ＳＳＣ＿ＤＦを、クロックアンドデータリカバリ回路１０Ｅの加算器１９に対して出力している。なお、クロックアンドデータリカバリ回路１０Ｅは、図２１の前実施形態４と同一である。積分器１３の前段に配置される加算器１９の構成は、図１８と同一であるため、説明は省略する。
【０２２６】
実施形態５によれば、ＳＳＣの周波数変調として三角波変調を採用する場合において、ＰＬＬ３０（図２９のＳＳＣコントローラ６８）内でスペクトラム拡散周波数変調の傾きの大きさＳＳＣ＿ＤＦの演算を不要とし、ＰＬＬの回路規模の縮減、回路の消費電力削減に貢献する。
【０２２７】
＜実施形態６＞
図２３は、実施形態６の構成を示す図である。図２３は、前述した図２５に対応し、前記した実施形態（実施形態１乃至４）のクロックアンドデータリカバリ回路（１０Ａ〜１０Ｄ）を搭載したＳｅｒｄｅｓの構成の一例が示されている。図２３に示すように、１つのＰＬＬ３０に対して、１つ以上の送信回路４３と１つ以上の受信回路４１が接続されている。受信回路４１内に、クロックアンドデータリカバリ回路（前述した１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのいずれか）と、クロックアンドデータリカバリ回路（前述した１０Ａ、１０Ｂ、１０Ｃ、１０Ｄのいずれか）で抽出されたシリアルデータを抽出クロック信号を用いてパラレルデータに変換するシリアルパラレル変換回路４２を備え、抽出クロック信号及び、シリアルパラレル変換回路４２からのパラレルデータは不図示の内部回路に供給される。
【０２２８】
ＰＬＬ３０は、ＳＳＣプロファイル情報（スペクトラム拡散周波数変動量でも、スペクトラム拡散周波数変調の傾き（微分）でもよい）を出力し、１つ以上のクロックアンドデータリカバリ回路は、この情報を受けて、クロックとデータのリカバリを行う。この構成のＳｅｒｄｅｓは、スペクトラム拡散周波数変調されたクロック信号で送信回路を動作させることにより、スペクトラム拡散周波数変調されたデータを出力することができる。
【０２２９】
実施形態６において、クロックアンドデータリカバリ回路（１０Ａ〜１０Ｄ）では、ＳＳＣプロファイル情報を利用することで、前記実施形態１乃至実施形態４で説明したのと同等な作用効果を奏する。
【０２３０】
＜実施形態７＞
図２４は、実施形態７のＳｅｒｄｅｓの構成例を示す図である。実施形態７では、受信回路４１は、前記実施形態５のクロックアンドデータリカバリ回路１０Ｅを備えている。
【０２３１】
制御回路２０は、図２２の前記実施形態５と同様、ＰＬＬ３０に対してＳＳＣの設定を行う。また制御回路２０からスペクトラム拡散周波数変調の傾きＳＳＣ＿ＤＦがクロックアンドデータリカバリ回路１０Ｅに入力され、ＰＬＬ３０から傾きＳＳＣ＿ＤＩＲがクロックアンドデータリカバリ回路１０Ｅに入力される。なお、制御回路２０、クロックアンドデータリカバリ回路１０Ｅの構成、動作は前記実施形態５と同一であるため、説明は省略する。
【０２３２】
実施形態７によれば、ＳＳＣの周波数変調として三角波変調を採用する場合において、ＰＬＬ３０（図２９のＳＳＣコントローラ６８）内でスペクトラム拡散周波数変調の傾きの大きさＳＳＣ＿ＤＦの演算を不要とし、ＰＬＬ３０の回路規模の縮減、回路の消費電力削減に貢献する。
【０２３３】
以上の説明において、ＳＳＣ＿ＭＯＤ、ＳＳＣ＿ＤＦはデジタル量で、積分器、パターン発生器、混合器、加算器もデジタル回路で説明してきたが、アナログ量（電圧または電流）を用いたアナログ回路であってもよい。あるいは、ＰＬＬをデジタル回路（例えば完全デジタルＰＬＬ等）で構成してもよい。また、用途によっては、ＳＳＣクロック信号を生成する回路は、ＳＳＣ機能付ＰＬＬに限らず、基準クロック信号からＳＳＣクロックを生成するシンセサイザ等、任意のＳＳＣクロック生成器であってもよい。
【０２３４】
また、上記実施形態、実施形態では、ＳＳＣとして、１周期で、周波数ｆｃから、（１−δ）ｆｃに下がり（δは拡散率）、ｆｃに戻るダウン拡散について説明したが、１周期で周波数ｆｃから（１＋δ）ｆｃに上がったのち、ｆｃに戻るアップ拡散についても、例えば図１、図１６における加算器１８、１９におけるＳＳＣ＿ＭＯＤ（ＳＳＣ＿ＤＦ）の符号をダウン拡散の場合に対して反転させることで、同様にして適用できる。さらに１周期で周波数（１−δ）ｆｃから（１＋δ）ｆｃに上がったのち、（１−δ）ｆｃに戻るセンター拡散についても、同様にして適用できる。
【０２３５】
本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２３６】
１０Ａ〜１０Ｇ、５０  クロックアンドデータリカバリ回路
１１  データサンプリング回路
１２、５１、位相検出器
１３、１４、積分器
１５  パターン発生器
１６  混合器
１７  位相補間器
１８、１９  加算器
２０  制御回路
３０  ＰＬＬ
４１  受信回路
４２  シリアルパラレル変換回路
４３  送信回路
４４  パラレルシリアル変換回路
６０  位相比較部
６１  位相比較器
６２  チャージポンプ
６３  ループフィルタ
６４  ＶＣＯ
６５  位相補間器
６６  第１分周器
６７  第２分周器
６８  ＳＳＣコントローラ
１０１  周波数追従ループ
１０２  位相追従ループ
１１１  レシーバ
１１２〜１１９  フリップフロップ
１３０  ＳＳＣクロック生成器
１３１、１３２  ＵＰ／ＤＯＷＮカウンタ
１５１、１６１、１９１、１９４  加算器
１５２、１９２  除算器
１５３、１９３  フリップフロップ
１６０  時間枠（時間区間）
６８１  ステージカウンタ
６８２  制御信号発生部
１２０１〜１２０４  排他的論理和回路
１２０５、１２０７、１２１２、１２１４、１２１７  インバータ
１２０６、１２０８、１２０９、１２１０、１２１３、１２１５、１２１９、１２２０  ＡＮＤ回路
１２１１、１２１６、１２１８  ＯＲ回路
１２３０  論理回路部
１３０１  ＳＳＣコントローラ
１３０２  位相補間器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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