(57)【特許請求の範囲】
【請求項１】
プリント基板と、
前記プリント基板上に実装される半導体装置と、
を備え、
前記半導体装置は、
その底面に規則的に配置された複数の裏面電極を備え、
前記複数の裏面電極は、
Ｍ行Ｎ列（Ｍ、Ｎは４以上の整数）のマトリクス状に配置される仮想的な格子点のうち、前記半導体装置の最外周の複数の第１格子点に対応する箇所に配置された複数の第１裏面電極と、
最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から複数の格子点を間引いた結果残る複数の第２格子点に対応する箇所に配置された複数の第２裏面電極と、
を含み、
非接続端子を除いた前記複数の第２裏面電極の個数をＫｂ’、間引かれた複数の格子点の個数をＫｃとするとき、
Ｋｂ’≦Ｋｃ
が成り立っており、
前記プリント基板は、
前記複数の第１裏面電極と対向する箇所に設けられ、それぞれが対応する第１裏面電極と接続される、複数の第１ランドと、
非接続端子を除いた前記複数の第２裏面電極と対向する箇所に設けられ、それぞれが対応する第２裏面電極と接続される、複数の第２ランドと、
間引かれた複数の格子点と対向する箇所に設けられる複数のビアホールであって、それぞれが、前記複数の第２ランドのうち列方向または行方向に隣接するひとつと対応付けられる複数のビアホールと、
それぞれが前記第１ランドごとに設けられ、対応する第１ランドから引き出された前記プリント基板の表層に形成される、複数の第１配線と、
それぞれが前記第２ランドごとに設けられ、対応する前記第２ランドとそれと対応かつ隣接する前記ビアホールとを接続するように、前記Ｍ行Ｎ列のマトリクスの行方向または列方向に沿って、前記プリント基板の表層に形成される、複数の第２配線と、
を含むことを特徴とする電子機器。
【請求項２】
前記第２格子点は、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、千鳥状に複数の格子点を間引いた結果残る格子点であることを特徴とする請求項１に記載の電子機器。
【請求項３】
前記第２格子点は、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、１行または１列おきに、複数の格子点を間引いた結果残る格子点であることを特徴とする請求項１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＧＡ（Ball Grid Array）パッケージあるいはＬＧＡ（Land Grid Array）パッケージ構造の半導体装置に関する。
【背景技術】
【０００２】
半導体部品のパッケージとして、ＢＧＡやＬＧＡが知られている。図１（ａ）は、ＢＧＡパッケージを有する半導体装置の構造を示す底面図である。ＢＧＡパッケージあるいはＬＧＡパッケージでは、半導体装置１ｒの底面（実装面）に、複数の半円球状のはんだボール（バンプ）、あるいは平面状の電極（以下、これらを裏面電極１０と称する）がマトリクス状に配置される。隣接する裏面電極１０の中心間の距離ｌ１は、半導体装置１の後工程の設計ルールによって定められる。
【０００３】
図１（ｂ）は、図１（ａ）の半導体装置１が実装されるプリント基板２ｒの構造を示す平面図である。図１（ｂ）は、プリント基板２ｒの一部を拡大して示している。破線１ｒは、半導体装置１ｒの実装領域の外形を示す。
【０００４】
プリント基板２ｒは、複数のランド２０と、複数の配線２２を備える。ランド２０は、半導体装置１ｒの対応する裏面電極１０とオーバーラップする箇所に設けられる。互いに対応する裏面電極１０とランド２０は、半導体装置１ｒがプリント基板２ｒに実装された状態において、はんだによって電気的および機械的に接続される。隣接するランド２０の中心間距離は、裏面電極１０の中心間距離と等しくｌ１である。
【０００５】
複数の配線２２はそれぞれ、対応するランド２０と、破線１ｒの外側のある回路ノードとの間を結線する。最外周に配置されるランド２０ａに接続される配線２２ａは、何の制約も受けずにプリント基板２ｒの表層に形成することができる。
【０００６】
裏面電極１０の距離ｌ１が小さい場合、ラインアンドスペースの制約から、距離ｌ１の間に配線を形成することが禁止される。この場合、内側のランド２０ｂについては、プリント基板２ｒの表層に斜め方向に形成された配線２２ｂ、ビアホール（スルーホール）２４、ならびにプリント基板２ｒの別の層に形成された配線２２ｃを形成する必要がある。
【０００７】
当然のことながら、斜め方向に形成された配線２２ｂおよびビアホール２４についても、ラインアンドスペースの制約は受ける。
ランド２０の直径をａ、配線（ランド）間距離の最小値をｂ、ビアホール２４の受けランドの直径をｃとする。このとき、ラインアンドスペースから、以下の関係式（１）を満たす必要がある。
√２×ｌ１≧（ａ／２＋ｂ＋ｃ＋ｂ＋ａ／２）      …（１）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１４０３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置１ｒのパッケージとプリント基板２ｒの製造プロセスは類似している。したがって、半導体装置１ｒのパッケージの製造プロセスの限界と、プリント基板２ｒの製造プロセスの限界は、同世代では等しいと言える。しかしながら現実的には、半導体装置１ｒとプリント基板２ｒは、異なる工場において、および／または異なる製造者によって製造される。したがって一般的には半導体装置１ｒの製造工場の方が、先進の設備が導入される傾向にあり、プリント基板２ｒについては、半導体装置１ｒと同じ世代のプロセスを用いることが、技術的、あるいはコスト的に難しい場合がある。
【００１０】
このような場合、プリント基板２ｒの製造ルールに準じて、半導体装置１ｒを設計する必要性が生ずる。たとえば、液晶パネル駆動用のタイミングコントロールＩＣ（Integrated Circuit）は、数十から百を超えるの非常に多くの入出力端子（裏面電極１０）を備える。したがって、裏面電極１０間の距離ｌ１が、半導体装置１ｒのパッケージサイズに与えるインパクトは大きい。
【００１１】
一例として、半導体装置１ｒのプロセスルールが、ｌ１＝０．５ｍｍまで開発されているとする。このときの半導体装置１ｒのパッケージサイズは、Ｗ＝７ｍｍ、Ｄ＝３．５ｍｍである。プリント基板２ｒのプロセスルールがｌ１＝０．５ｍｍに対応できない場合、半導体装置１ｒを、それよりも遅れたプロセスルール、たとえばｌ１＝０．７５ｍｍで設計する必要性が生ずる。この場合、半導体装置１ｒのパッケージサイズは、Ｗ＝１０ｍｍ、Ｄ＝５ｍｍとなり、面積が２倍に増加することになり、半導体装置１ｒのコストが大幅に増加する。
【００１２】
以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば、上記考察自体が、本出願人がはじめて想到したものである。
【００１３】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、半導体装置１ｒとプリント基板２ｒで適用可能なプロセスが異なる際に、コストあるいは回路面積の増加を抑制可能な半導体装置１の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、その底面に規則的に配置された複数の裏面電極を備える半導体装置に関する。この半導体装置において、複数の裏面電極は、Ｍ行Ｎ列（Ｍ、Ｎは４以上の整数）のマトリクス状に配置される仮想的な格子点のうち、半導体装置の最外周の複数の第１格子点に対応する箇所に配置された複数の第１裏面電極と、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から複数の格子点を間引いた結果残る複数の第２格子点に対応する箇所に配置された複数の第２裏面電極と、を含む。
【００１５】
この態様では、半導体装置が実装されるプリント基板に適用されるプロセスが、半導体装置に適用されるプロセスよりも遅れている場合においても、半導体装置側のプロセスを妥協せずに、プリント基板に適用されるプロセスよりも進んだ（細かい）プロセスを適用する。そして、仮想的な格子点から複数の格子点を間引いた結果残った箇所に裏面電極を配置することにより、プリント基板側に形成すべきランドの間隔を広げることができる。その結果、プリント基板において、広げられたランドの間に、ビアホールや配線を形成することが可能となる。
この態様によれば、半導体装置のプロセスルールを妥協して、裏面電極間距離を広げた場合に比べて、半導体装置の面積の増大を抑制することができ、および／またはコストの増加を抑制できる。
【００１６】
第２格子点は、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、千鳥状に複数の格子点を間引いた結果残る格子点であってもよい。
【００１７】
第２格子点は、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、１行または１列おきに、複数の格子点を間引いた結果残る格子点であってもよい。
【００１８】
半導体装置が実装されるプリント基板は、プリント基板の表層に形成された複数の第１ランドと、プリント基板の表層に形成された複数の第２ランドと、複数のビアホールと、複数の第１配線と、複数の第２配線と、を備えてもよい。複数の第１ランドは、複数の第１格子点と対向する箇所に設けられる。複数の第２ランドは、複数の第２格子点と対向する箇所に設けられる。複数のビアホールは、それぞれが第２ランドごとに設けられ、対応する第２ランドに対して列方向または行方向に隣接する第２ランドが存在しないスペースに設けられる。複数の第１配線は、それぞれが第１ランドごとに設けられ、対応する第１ランドから引き出される。複数の第２配線は、それぞれが第２ランドごとに設けられ、対応する第２ランドとそれと対応するビアホールを接続する。
【００１９】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明に係る半導体装置によれば、半導体装置１とプリント基板２で適用可能なプロセスが異なる際に、コストの増加を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】図１（ａ）は、ＢＧＡパッケージを有する半導体装置の構造を示す底面図である。
【図２】図２（ａ）、（ｂ）は、実施の形態に係る半導体装置の構造を示す平面図である。
【図３】実施の形態に係る半導体装置が実装されるプリント基板の構造を示す平面図である。
【図４】図４（ａ）、（ｂ）は、変形例に係る半導体装置の構造を示す平面図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
図２（ａ）、（ｂ）は、実施の形態に係る半導体装置１の構造を示す平面図である。
半導体装置１は、いわゆるＢＧＡパッケージあるいはＬＧＡパッケージ構造を有し、その底面に規則的に配置された複数の裏面電極１０を備える。裏面電極１０の個数Ｋは限定されず任意の数でよいが、本実施の形態では、その効果を明確とするために、図１（ａ）の半導体装置１と同様にＫ＝７８とする。
【００２４】
半導体装置１は、以下のように設計される。
半導体装置１の底面に、Ｍ行Ｎ列（Ｍ、Ｎは４以上の整数）のマトリクス状に配置される仮想的な格子点３０を定義する。図２においては、Ｍ＝８、Ｎ＝１５である。格子点３０の間隔ｌ１については後述する。
【００２５】
複数の格子点３０のうち、（１）半導体装置１の最外周の複数の格子点すなわち破線３１より外側の格子点を、第１格子点３０ａと定義する。また、（２）最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点、すなわち破線３１で囲まれた格子点から複数の格子点３０ｃを間引いた結果残る複数の格子点３０ｂを、第２格子点と定義し、間引かれた格子点３０ｃを第３格子点と定義する。第２格子点３０ｂは実線で、第３格子点３０ｃは破線で示される。
【００２６】
図２（ｂ）に示すように、半導体装置１の複数の裏面電極１０は、第１格子点３０ａおよび第２格子点３０ｂに対応する箇所に配置される。第１格子点３０ａに対応する箇所に配置される裏面電極１０を、第１裏面電極１０ａと称し、第２格子点３０ｂに対応する箇所に配置される裏面電極１０を、第２裏面電極１０ｂと称する。
【００２７】
第１裏面電極１０ａ（第１格子点３０ａ）の個数をＫａ、第２裏面電極１０ｂ（第２格子点３０ｂ）の個数をＫｂとするとき、半導体装置１に必要な端子数Ｋとの間には、
Ｋａ＋Ｋｂ≧Ｋ    …（２）
が成り立てばよい。第１裏面電極１０ａと第２裏面電極１０ｂのうち、（Ｋａ＋Ｋｂ−Ｋ）個は余剰な端子を意味するため、非接続（ＮＣ：Non Connect）端子とされる。本実施の形態では、Ｋａ＋Ｋｂ＝８１個であるから、第１裏面電極１０ａおよび裏面電極１０のうち、３個は非接続端子とされる。
【００２８】
第２格子点３０ｂと第３格子点３０ｃは、以下の条件を満たすように定義される。
（第１条件）
第２格子点３０ｂの個数Ｋｂのうち、非接続端子を除く第２格子点３０ｂはそれぞれ、複数の第３格子点３０ｃのひとつと重複することなく対応付けられる。したがって、非接続端子を除いた第２格子点３０ｂの個数をＫｂ’とするとき、個数Ｋｂ’と第３格子点３０ｃの個数Ｋｃの間には、関係式（３）が成り立つ必要がある。
Ｋｂ’≦Ｋｃ    …（３）
【００２９】
（第２条件）
非接続端子を除いた第２格子点３０ｂはそれぞれ、それと対応する第３格子点３０ｃと互いに隣接して配置される。
【００３０】
以上が、第２格子点３０ｂ、第３格子点３０ｃが満たすべき条件である。
関係式（２）において、いずれの第２格子点３０ｂとも対応付けられない余剰な第３格子点３０ｃは、スペースの無駄となるため、Ｋｂ＝Ｋｃが好ましい。
格子点の行列Ｍ、Ｎならびに第２格子点３０ｂと第３格子点３０ｃの配置は、第１条件、第２条件を満たすように決めればよい。
【００３１】
図２（ａ）においては、第１条件および第２条件を満たすように、第２格子点３０ｂは、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、千鳥状に配置される複数の第３格子点３０ｃを間引いた結果残る格子点とされる。
【００３２】
以上が半導体装置１の構造である。続いて、半導体装置１が実装されるプリント基板２の構造を説明する。図３は、実施の形態に係る半導体装置１が実装されるプリント基板２の構造を示す平面図である。
【００３３】
プリント基板２は、主として複数の第１ランド２０ａ、複数の第２ランド２０ｂ、複数のビアホール２４、複数の第１配線２２ａ、複数の第２配線２２ｂを備え、少なくとも２層で構成される。第１ランド２０ａはそれぞれ、複数の第１格子点３０ａすなわち複数の第１裏面電極１０ａの対応するひとつと対向する箇所に設けられる。また、複数の第２ランド２０ｂはそれぞれ、複数の第２格子点３０ｂすなわち複数の第２裏面電極１０ｂの対応するひとつと対向する箇所に設けられる。なお理解を容易とするため、図３においては、配線などの一部は省略している。
【００３４】
上述のように、隣接する第２格子点３０ｂと第３格子点３０ｃは互いに対応付けられ、第３格子点３０ｃに対応する箇所には、第２ランド２０ｂは配置されない。したがって、各第２ランド２０ｂと隣接する箇所には、第２ランド２０ｂが設けられないスペース２６が存在する。図３において、２行２列目の第２ランド２０ｂに対しては、３行２列目のスペースが対応付けられる。
【００３５】
第１配線２２ａおよび第２配線２２ｂは、プリント基板２の表層に形成される。第１配線２２ａは、第１ランド２０ａごとに設けられ、対応する第１ランド２０ａから半導体装置１の外側に向かって引き出されている。
【００３６】
第２配線２２ｂは、第２ランド２０ｂごとに設けられる。第２配線２２ｂはそれぞれ、対応する第２ランド２０ｂから、列方向または行方向に隣接する第２ランド２０ｂが存在しないスペース２６に向かって引き出される。第２ランド２０ｂが存在しないスペース２６には、ビアホール２４およびビア受け用のランドが形成される。第２ランド２０ｂは、配線２２、ビアホール２４および別の配線層に形成された配線２２ｃを介して、半導体装置１の外側と接続される。なお、非接続とされる第２裏面電極１０ｂに対応する第２ランド２０ｂ（ＮＣ）からは、配線は引き出されていない。
【００３７】
以上がプリント基板２の構成である。半導体装置１は、プリント基板２に実装された状態で、テレビやディスプレイをはじめとする電子機器に搭載される。
【００３８】
続いて、実施の形態に係る半導体装置１の利点を説明する。
実施の形態では、半導体装置１が実装されるプリント基板２に適用されるプロセスが、半導体装置１に適用されるプロセスよりも遅れている場合においても、半導体装置１側のプロセスを妥協せずに、プリント基板２に適用されるプロセスよりも進んだ（細かい）プロセスを適用する。
【００３９】
そして、仮想的な格子点３０から複数の格子点を間引いた結果残った箇所に、裏面電極１０を配置することにより、プリント基板２側に形成すべき第２ランド２０ｂの間隔を広げることができる。具体的には、格子点３０の間隔がｌ１であるとき、第２ランド２０ｂの間隔は２×ｌ１となる。そして、プリント基板２において、第２配線２２ｂは、第２ランド２０ｂから縦方向、または横方向のスペースに向かって引き出すことができる。したがって、プリント基板２におけるラインアンドスペースのルールは、第２ランド２０ｂの間隔２×ｌ１に対して適用されることになる。
【００４０】
具体的には、ランド２０の直径をａ、配線（ランド）間距離の最小値をｂ、ビアホール２４の受けランドの直径をｃとする。このとき、ラインアンドスペースから、以下の関係式（４）を満たす必要がある。
２×ｌ１≧（ａ／２＋ｂ＋ｃ＋ｂ＋ａ／２）      …（４）
【００４１】
関係式（４）を図１（ｂ）において適用される関係式（１）と対比からも、図３のプリント基板２は、図１（ｂ）に比べて設計ルールが緩和できることが理解される。
【００４２】
具体的な数値によって、図１（ａ）の半導体装置１ｒと、実施の形態に係る半導体装置１を比較する。
【００４３】
いま半導体装置１が、ｌ１＝０．５ｍｍにて製造可能であるとする。これに対して、プリント基板２のプロセスが遅れており、ａ＝０．２ｍｍ、ｂ＝０．２ｍｍ、ｃ＝０．２５ｍｍが最小寸法であるとする。
【００４４】
図１（ａ）、（ｂ）の構成では、関係式（１）が適用されるところ、以下のように関係式（１）を満たすことができない。
√２×ｌ１＝０．７０７ｍｍ
（ａ／２＋ｂ＋ｃ＋ｂ＋ａ／２）＝（０．２／２＋０．２＋０．２５＋０．２＋０．２／２）＝０．８５ｍｍ
この場合、半導体装置１ｒのパッケージを、より粗いプロセス、たとえばｌ１＝０．７５ｍｍにて設計製造する必要がある。
【００４５】
これに対して、図２（ｂ）の半導体装置１では、関係式（４）が適用され、それを満たすことができる。
２×ｌ１＝１ｍｍ
（ａ／２＋ｂ＋ｃ＋ｂ＋ａ／２）＝０．８５ｍｍ
【００４６】
図１（ａ）の構成において、ｌ１＝０．７５ｍｍとしたときの半導体装置１ｒの寸法は、Ｗ＝１０ｍｍ、Ｄ＝５ｍｍとなる。一方、図２（ｂ）の半導体装置１において、ｌ１＝０．５ｍｍとした場合、格子点の個数は増えるものの、その寸法はＷ＝８ｍｍ、Ｄ＝４．５ｍｍで足りるため、図１（ａ）よりも小型化が可能となる。
【００４７】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【００４８】
図４（ａ）、（ｂ）は、変形例に係る半導体装置の構造を示す平面図である。図４（ａ）の半導体装置１ａでは、第２格子点は、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、１行おきに、複数の格子点が間引かれた結果残る格子点である。
【００４９】
図４（ｂ）の半導体装置１ｂでは、第２格子点は、最外周を除く（Ｍ−２）行（Ｎ−２）列の格子点から、１列おきに、複数の格子点が間引かれた結果残る格子点である。１４列については、例外的にいくつかが間引かれている。
【００５０】
必要に応じて、最外周の第１格子点３０ａのいくつかを間引いてもよく、かかる変形例も本発明に含まれる。
【００５１】
図４（ａ）、（ｂ）に示したものの他、当業者であれば、上述した条件を満たす格子点の間引き方にはさまざまな変形例が存在することが理解され、こうした変形例も本発明の範囲に含まれる。
【００５２】
実施の形態では、半導体装置１を長方形とする場合について説明したが、これを正方形としてもよい。
【００５３】
また、半導体装置１のアプリケーションとしては、ノート型パーソナルコンピュータに利用されるタイミングコントロールＩＣが例示されるが、本発明はこれに限定されるものではなく、多くのＩＣに利用することが可能である。
【符号の説明】
【００５４】
１…半導体装置、２…プリント基板、１０…裏面電極、１０ａ…第１裏面電極、１０ｂ…第２裏面電極、２０…ランド、２０ａ…第１ランド、２０ｂ…第２ランド、２２…配線、２２ａ…第１配線、２２ｂ…第２配線、２４…ビアホール、２６…スペース、３０…格子点、３０ａ…第１格子点、３０ｂ…第２格子点、３０ｃ…第３格子点。
【図１】
0005926020.tif 000002
【図２】
0005926020.tif 000003
【図３】
0005926020.tif 000004
【図４】
0005926020.tif 000005