(57)【特許請求の範囲】
【請求項１】
変換回路と、増幅回路と、第１のマルチプレクサと、ヒステリシスコンパレータと、論理回路と、第２のマルチプレクサと、を有し、
前記変換回路は、誘導素子と、トランジスタと、を有し、
前記トランジスタは、ソース又はドレインの一方が前記誘導素子の一方の端子と電気的に接続され、
前記増幅回路は、前記変換回路の出力端子と電気的に接続され、
前記第１のマルチプレクサは、前記変換回路の出力端子と電気的に接続された第１の入力端子と、前記増幅回路の出力端子と電気的に接続された第２の入力端子と、を有し、
前記ヒステリシスコンパレータは、第１の基準電位が与えられる第１の入力端子と、第２の基準電位が与えられる第２の入力端子と、前記第１のマルチプレクサの出力端子と電気的に接続された第３の入力端子と、を有し、
前記論理回路は、前記ヒステリシスコンパレータの出力端子と電気的に接続された第１の入力端子と、配線と電気的に接続された第２の入力端子と、を有し、
前記第２のマルチプレクサは、前記論理回路の出力端子と電気的に接続された第１の入力端子と、前記ヒステリシスコンパレータの出力端子と電気的に接続された第２の入力端子と、前記トランジスタのゲートと電気的に接続された出力端子と、を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１及び第２のマルチプレクサの制御により第１の動作が選択される場合、前記トランジスタは、前記論理回路の出力信号に応じて前記誘導素子に流れる電流を制御することができる機能を有し、
前記第１及び第２のマルチプレクサの制御により第２の動作が選択される場合、前記トランジスタは、前記ヒステリシスコンパレータの出力信号に応じて前記誘導素子に流れる電流を制御することができる機能を有し、
前記誘導素子は、前記電流に応じた起電力を発生させて前記変換回路の出力信号を生成することができる機能を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記配線には、クロック信号が与えられることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
画素が配置された表示部を有し、
前記変換回路の出力信号に応じて前記画素が駆動され、
前記画素に１秒以上６００秒以下の間隔でビデオ信号を書き込む第１の駆動、又は、前記画素に１／６０秒以下の間隔で前記ビデオ信号を書き込む第２の駆動が行われることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体装置及びその駆動方法、並びに表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、様々な電子機器において、例えば電圧変動が大きい電圧から安定した値の電源電圧を生成する場合、又は複数の異なる値の電源電圧が必要となる場合などに、ある値の直流電圧を別の値の直流電圧に変換する回路（直流変換回路又はＤＣ−ＤＣコンバータともいう）が用いられている。
【０００３】
直流変換回路としては、例えばコイル、ダイオード、及びトランジスタを用いて構成される非絶縁型直流変換回路と呼ばれるものがある（例えば特許文献１）。該非絶縁型直流変換回路は、回路面積が小さく、また、製造コストが低いという利点を有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５８−０８６８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
直流変換回路を有する半導体装置において、新規な回路構成又は駆動方法を提供することを課題の一とする。また、直流変換回路における消費電力を低減することを課題の一とする。また、直流変換回路における電力変換効率を向上させることを課題の一とする。
【課題を解決するための手段】
【０００６】
直流変換回路と、マイクロプロセッサとを有する半導体装置である。そして、直流変換回路は、マイクロプロセッサのクロック信号を用いて制御され、入力信号（入力電圧とも呼ぶ）を出力信号（出力電圧とも呼ぶ）に変換する。
【０００７】
本発明の一態様は、直流変換回路と、マイクロプロセッサとを有し、直流変換回路は、変換回路と、制御回路とを有し、変換回路は、誘導素子と、トランジスタとを有し、制御回路は、比較回路と、論理回路とを有し、比較回路としてヒステリシスコンパレータを用い、制御回路では、比較回路が変換回路の出力信号と第１の基準電位又は第２の基準電位とを比較し、論理回路が比較回路の出力信号とマイクロプロセッサのクロック信号とを演算し、変換回路では、トランジスタが論理回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて変換回路の出力信号を生成する半導体装置である。
【０００８】
本発明の他の一態様は、直流変換回路と、マイクロプロセッサと、画素が配置された表示部とを有し、直流変換回路は、変換回路と、制御回路とを有し、変換回路は、誘導素子と、トランジスタとを有し、制御回路は、比較回路と、論理回路とを有し、比較回路としてヒステリシスコンパレータを用い、制御回路では、比較回路が変換回路の出力信号と第１の基準電位又は第２の基準電位とを比較し、論理回路が比較回路の出力信号とマイクロプロセッサのクロック信号とを演算し、変換回路では、トランジスタが論理回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて変換回路の出力信号を生成し、表示部は、変換回路の出力信号に応じて、画素を駆動する表示装置である。
【０００９】
本発明の他の一態様は、直流変換回路と、マイクロプロセッサと、画素が配置された表示部とを有し、直流変換回路は、変換回路と、制御回路とを有し、変換回路は、誘導素子と、トランジスタとを有し、制御回路は、比較回路と、増幅回路と、論理回路とを有し、比較回路としてヒステリシスコンパレータを用い、制御回路では、比較回路が変換回路の出力信号と第１の基準電位又は第２の基準電位とを比較し、論理回路が比較回路の出力信号とマイクロプロセッサのクロック信号とを演算する第１の動作、又は、増幅回路が変換回路の出力信号と第３の基準電位との差分を増幅し、比較回路が増幅回路の出力信号と三角波とを比較する第２の動作を行い、変換回路では、トランジスタが第１の動作による論理回路の出力信号又は第２の動作による比較回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて変換回路の出力信号を生成し、表示部では、画素に１秒以上６００秒以下の間隔でビデオ信号を書き込む第１の駆動、又は、画素に１／６０秒以下の間隔でビデオ信号を書き込む第２の駆動を行い、表示部は、第１の駆動を行う場合、第１の動作による変換回路の出力信号に応じて画素を駆動し、第２の駆動を行う場合、第２の動作による変換回路の出力信号に応じて、画素を駆動する表示装置である。
【発明の効果】
【００１０】
本発明の一態様に係る半導体装置又は表示装置は、直流変換回路におけるデューティ比の制御を正確に行うことができ、直流変換回路の信頼性を向上させることができる。また、直流変換回路における消費電力を低減することができる。また、直流変換回路における電力変換効率を向上させることができる。また、半導体装置又は表示装置の製造コストを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置の例を示す図。
【図２】タイミングチャートの例を示す図。
【図３】半導体装置の例を示す図。
【図４】タイミングチャートの例を示す図。
【図５】半導体装置及びタイミングチャートの例を示す図。
【図６】半導体装置及びタイミングチャートの例を示す図。
【図７】半導体装置の例を示す図。
【図８】半導体装置の例を示す図。
【図９】タイミングチャートの例を示す図。
【図１０】表示装置の例を示す図。
【図１１】半導体装置の例を示す図。
【発明を実施するための形態】
【００１２】
以下に、実施の形態について、図面を用いて詳細に説明する。但し、以下の実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
本実施の形態では、半導体装置の構造及び駆動方法の一例について説明する。
【００１４】
図１（Ａ）は、直流変換回路を有する半導体装置のブロック図の一例である。
【００１５】
半導体装置は、直流変換回路１０１及びマイクロプロセッサ１０３を有する。直流変換回路１０１は、変換回路１０５及び制御回路１０７を有する。制御回路１０７は、比較回路１０９及び論理回路１１１を有する。直流変換回路１０１は、入力信号Ｖｉｎを直流変換して出力信号Ｖｏｕｔを生成する回路である。出力信号Ｖｏｕｔは負荷１１５に入力される。
【００１６】
図１（Ｂ）及び図１（Ｃ）は、変換回路１０５の一例である。図１（Ｂ）は昇圧型（Ｖｉｎ＜Ｖｏｕｔ）を示し、図１（Ｃ）は降圧型（Ｖｉｎ＞Ｖｏｕｔ）を示している。
【００１７】
変換回路１０５は、少なくとも、トランジスタＴｒと誘導素子Ｌとを有する。
【００１８】
トランジスタＴｒは、スイッチ素子として機能し、オン状態（導通状態）又はオフ状態（非導通状態）に切り替わることで、誘導素子Ｌに流れる電流を制御する。なお、トランジスタＴｒの状態は、制御回路１０７で生成されたパルス信号により決定される。
【００１９】
そして、誘導素子Ｌは、上記電流に応じた起電力を発生し、変換回路１０５の出力信号Ｖｏｕｔ（直流変換回路１０１の出力信号とも呼ぶ）を生成する。なお、電流値は、入力信号Ｖｉｎの値等によって決定される。このようにして、入力信号Ｖｉｎを出力信号Ｖｏｕｔに変換することができる。ここで、誘導素子Ｌは、例えばコイルである。
【００２０】
次に、変換回路１０５の具体的な構造及び動作について説明する。図１（Ｂ）の回路を用いる場合について示す。
【００２１】
図１（Ｂ）の変換回路１０５は、トランジスタＴｒ、誘導素子Ｌ、ダイオードＤ、及びコンデンサＣを有する。トランジスタＴｒは、ゲートが制御回路１０７に電気的に接続され、ソース又はドレインの一方が誘導素子Ｌの一方の端子及びダイオードＤのアノードに電気的に接続され、誘導素子Ｌの他方の端子は入力信号Ｖｉｎが入力される入力端子に電気的に接続され、ダイオードＤのカソードは、コンデンサＣの一方の端子及び出力信号Ｖｏｕｔが出力される出力端子に電気的に接続されている。また、トランジスタＴｒのソース又はドレインの他方及びコンデンサＣの他方の端子は、所定の電位が入力される配線に電気的に接続されている。ここで、所定の電位は、例えば、グランド電位である。
【００２２】
なお、図１（Ｂ）では、整流を行うためダイオードＤを用い、平滑を行うためコンデンサＣを用いる例を示しているが、これらに限定されない。
【００２３】
変換回路１０５は、トランジスタＴｒのオン状態又はオフ状態によって、２つの動作に分けられる。そして、２つの動作を交互に繰り返すことにより入力信号Ｖｉｎを昇圧させる。
【００２４】
まず、トランジスタＴｒがオン状態の場合、誘導素子Ｌは、流れる電流により起電力を発生する。電流値は、入力信号Ｖｉｎによって決定される。
【００２５】
そして、トランジスタＴｒがオフ状態の場合、誘導素子Ｌは、電流を維持しようとして上記起電力とは逆の方向の起電力を発生する。このとき発生した起電力に、入力信号Ｖｉｎが上乗せされ、Ｖｏｕｔ＝αＶｉｎとなる。
【００２６】
ここで、αは、トランジスタＴｒの切り替えの１周期（オン状態の期間Ｔｏｎ＋オフ状態の期間Ｔｏｆｆ）に対するオン状態の期間の比（デューティ比Ｄ＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）、０＜Ｄ＜１）によって決定される。昇圧型の場合は、α＝１／（１−Ｄ）、すなわちα＞１であり、昇圧される。
【００２７】
そして、変換回路１０５の出力信号Ｖｏｕｔは、制御回路１０７にフィードバックされる。制御回路１０７は、フィードバック信号ＶＦＢが所望の値より大きい場合、パルス信号のデューティ比Ｄを低くする。また、フィードバック信号ＶＦＢが所望の値より小さい場合、パルス信号のデューティ比Ｄを高くする。
【００２８】
そして、トランジスタＴｒは、制御回路１０７から入力されるパルス信号のデューティ比Ｄに応じて、誘導素子Ｌに流れる電流を制御し、入力信号Ｖｉｎを別の値に変換して出力信号Ｖｏｕｔを生成する。
【００２９】
このように、出力信号Ｖｏｕｔを制御回路１０７にフィードバックすることにより、出力信号Ｖｏｕｔを所望の値に近づけることができる。このようにして直流変換を行うことができる。
【００３０】
なお、図１（Ｃ）で示した降圧型の回路を用いた場合も同様に、制御回路１０７のパルス信号のデューティ比Ｄ（０＜Ｄ＜１）によりトランジスタＴｒが制御され、Ｖｏｕｔ＝αＶｉｎとなる。なお降圧型の場合は、α＝Ｄ、すなわち０＜α＜１であり、降圧される。
【００３１】
また、トランジスタＴｒは、薄膜トランジスタ又はパワーＭＯＳＦＥＴ等を用いることができ、適宜Ｐチャネル型又はＮチャネル型を用いることができる。トップゲート構造としてもよく、ボトムゲート構造としてもよい。また、チャネルエッチ型又はチャネルストップ型を用いることもできる。トランジスタＴｒの半導体材料としては、シリコン、シリコンゲルマニウム等のシリコン半導体、酸化物半導体、有機半導体、又は化合物半導体等を用いることができる。なお、非晶質半導体、多結晶半導体、微結晶半導体、又は単結晶半導体等を用いることができる。
【００３２】
次に、制御回路１０７について説明する。図１（Ｄ）は、制御回路１０７の一例である。
【００３３】
制御回路１０７は、比較回路１０９及び論理回路１１１を有する。
【００３４】
比較回路１０９には、上述したように、変換回路１０５からのフィードバック信号ＶＦＢが入力される。比較回路１０９は、フィードバック信号ＶＦＢと基準電位Ｖｒｅｆとを比較して、比較回路１０９の出力信号Ｖｈｃｍｐとして、ハイレベルの信号（Ｈ信号又はＶＨとも呼ぶ）又はローレベルの信号（Ｌ信号又はＶＬとも呼ぶ）を出力する。
【００３５】
本実施の形態では、比較回路１０９としてヒステリシスコンパレータ（ＨＣＭＰともいう）を用いる。ヒステリシスコンパレータは、２つの基準電位（基準電位Ｖｒｅｆ１、基準電位Ｖｒｅｆ２）を用いることが可能な回路である。ヒステリシスコンパレータを用いた比較回路１０９は、フィードバック信号ＶＦＢと基準電位Ｖｒｅｆ１又は基準電位Ｖｒｅｆ２とを比較してハイレベルの信号又はローレベルの信号を出力することが可能である。また、ヒステリシスコンパレータを用いた場合でも、２つの基準電位を使わずに１つの基準電位を使う構成とすることも可能である。
【００３６】
論理回路１１１には、比較回路１０９の出力信号Ｖｈｃｍｐと、マイクロプロセッサ１０３のクロック信号ＣＬＫとが入力される。論理回路１１１は、これら２つの信号の演算を行い、所望のデューティ比Ｄを有するパルス信号を生成する。そして、変換回路１０５が有するトランジスタＴｒのゲートに、論理回路１１１の出力信号ＶＧＳ（制御回路１０７の出力信号又はトランジスタＴｒのゲート信号とも呼ぶ）を出力する。トランジスタＴｒのオン状態又はオフ状態は、パルス信号のデューティ比Ｄに応じて制御される。このような制御をヒステリシス制御と呼ぶ。
【００３７】
本実施の形態では、比較回路１０９としてヒステリシスコンパレータを用いることで、制御回路１０７の出力信号のノイズを削減することができる。その結果、デューティ比Ｄの制御を正確に行うことができる。すなわち、変換回路１０５の出力信号Ｖｏｕｔを安定させることができ、直流変換回路１０１の信頼性を向上させることが可能である。
【００３８】
本実施の形態では、マイクロプロセッサ１０３のクロック信号ＣＬＫを用いることで、デューティ比Ｄの制御を正確に行うことができる。すなわち、変換回路１０５の出力信号Ｖｏｕｔを安定させることができ、直流変換回路１０１の信頼性を向上させることが可能である。また、マイクロプロセッサ１０３は、直流変換回路１０１以外の回路と兼用することができるため、製造コストを低減することができる。
【００３９】
特に、図１（Ｂ）で示した昇圧型の回路を用いる場合、原理上、比較回路１０９において所望のデューティ比Ｄを得ることが困難であるため、ヒステリシスコンパレータを用い、かつ、クロック信号ＣＬＫを用いる構成は極めて有効である。
【００４０】
次に、制御回路１０７におけるパルス信号の生成について説明する。
【００４１】
図２は、制御回路１０７のタイミングチャートの例である。図２では、比較回路１０９の出力信号Ｖｈｃｍｐ、マイクロプロセッサ１０３のクロック信号ＣＬＫ、及び論理回路１１１の出力信号ＶＧＳのタイミングチャートを示している。
【００４２】
比較回路１０９は、フィードバック信号ＶＦＢと、基準電位Ｖｒｅｆ１又は基準電位Ｖｒｅｆ２とを比較することにより、ＶＨ又はＶＬである出力信号Ｖｈｃｍｐを出力する。
【００４３】
論理回路１１１は、出力信号Ｖｈｃｍｐと、マイクロプロセッサ１０３のクロック信号ＣＬＫとを演算する。ここでは、論理回路１１１は、ＡＮＤ回路を用いている。そのため、２つの信号が共にＶＨの場合に出力信号ＶＧＳがＶＨとなり、それ以外の場合にＶＬとなる。
【００４４】
このようにして、出力信号ＶＧＳによってパルス信号のデューティ比Ｄが決定される。そして、デューティ比Ｄによって、トランジスタＴｒのオン状態又はオフ状態が制御され、直流変換が行われる。変換された出力信号Ｖｏｕｔに応じて負荷１１５の駆動が行われる。
【００４５】
なお、ここでは論理回路１１１としてＡＮＤ回路を用いる例を示しているが、これに限定されず、他の論理回路を用いることもできる。
【００４６】
＜ヒステリシスコンパレータの構成＞
次に、比較回路１０９として用いるヒステリシスコンパレータの回路構成の一例について図３を用いて説明する。
【００４７】
図３に示すヒステリシスコンパレータは、コンパレータ２２１と、コンパレータ２２２と、インバータ２２３と、インバータ２２４と、ＮＯＲゲート２２５と、ＮＯＲゲート２２６と、を有する。
【００４８】
コンパレータ２２１は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の入力端子に基準となる第１の電位（基準電位Ｖｒｅｆ１又は単にＶｒｅｆ１ともいう）が与えられ、第２の入力端子にヒステリシスコンパレータの入力信号（本実施の形態ではフィードバック信号ＶＦＢ）が入力される。
【００４９】
コンパレータ２２２は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の入力端子にヒステリシスコンパレータの入力信号（本実施の形態ではフィードバック信号ＶＦＢ）が入力され、第２の入力端子に基準となる第２の電位（基準電位Ｖｒｅｆ２又は単にＶｒｅｆ２ともいう）が与えられる。基準電位Ｖｒｅｆ２の値は、基準電位Ｖｒｅｆ１の値より小さい。すなわち、Ｖｒｅｆ１＞Ｖｒｅｆ２の関係を有する。
【００５０】
インバータ２２３は、入力端子及び出力端子を有し、入力端子がコンパレータ２２１の出力端子に電気的に接続される。
【００５１】
インバータ２２４は、入力端子及び出力端子を有し、入力端子がコンパレータ２２２の出力端子に電気的に接続される。
【００５２】
ＮＯＲゲート２２５は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の入力端子がインバータ２２３の出力端子に電気的に接続される。なお、ＮＯＲゲート２２５の第１の入力端子とインバータ２２３の出力端子との接続点をノードＳとする。
【００５３】
ＮＯＲゲート２２６は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の入力端子がＮＯＲゲート２２５の出力端子に電気的に接続され、第２の入力端子がインバータ２２４の出力端子に電気的に接続され、出力端子がＮＯＲゲート２２５の第２の入力端子に電気的に接続される。なお、ＮＯＲゲート２２６の第２の入力端子とインバータ２２４の出力端子との接続点をノードＲとする。また、ＮＯＲゲート２２６の第１の入力端子とＮＯＲゲート２２５の出力端子との接続点をノードＱとする。
【００５４】
なお、コンパレータ２２１、コンパレータ２２２、インバータ２２３、インバータ２２４、ＮＯＲゲート２２５、及びＮＯＲゲート２２６の各論理回路は、例えばトランジスタを用いて構成される。本実施の形態では、全て同一の導電型のトランジスタのみを用いて各論理回路を構成することもできる。全て同一の導電型のトランジスタのみを用いて各論理回路を構成することにより、製造工程を簡略にすることができる。
【００５５】
図３に示すヒステリシスコンパレータの一例は、２つのコンパレータを有する構成であり、２つのコンパレータのそれぞれに入力されるヒステリシスコンパレータの入力信号（本実施の形態ではフィードバック信号ＶＦＢ）と、基準となる電位（基準電位Ｖｒｅｆ１又は基準電位Ｖｒｅｆ２）と、を比較して、ハイレベルの信号（Ｈ信号又はＶＨとも呼ぶ）又はローレベルの信号（Ｌ信号又はＶＬとも呼ぶ）を出力する。
【００５６】
＜ヒステリシスコンパレータの動作＞
次に、比較回路１０９として用いるヒステリシスコンパレータの動作の一例について説明する。
【００５７】
ヒステリシスコンパレータの動作の一例は、ヒステリシスコンパレータの入力信号として入力されるフィードバック信号ＶＦＢ（単にＶＦＢともいう）が基準電位Ｖｒｅｆ１より高い場合（ＶＦＢ＞Ｖｒｅｆ１）、フィードバック信号ＶＦＢが基準電位Ｖｒｅｆ２より高く、基準電位Ｖｒｅｆ１より低い場合（Ｖｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２）、フィードバック信号ＶＦＢが基準電位Ｖｒｅｆ２より低い場合（Ｖｒｅｆ２＞ＶＦＢ）に分けることができる。それぞれの場合について以下に説明する。
【００５８】
ＶＦＢ＞Ｖｒｅｆ１のとき、ノードＳの電位がＶＨになり、ノードＲの電位がＶＬになる。このときノードＱの電位がＶＬになり、図３に示すヒステリシスコンパレータの出力信号（出力信号Ｖｈｃｍｐともいう）は、ＶＬになる。
【００５９】
Ｖｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２のとき、ノードＳの電位がＶＬになり、ノードＲの電位がＶＬになる。このときノードＱの電位の値は、前の期間におけるノードＱの状態を維持する。例えば前の期間においてノードＱの電位がＶＨの場合は、ノードＱの電位はＶＨのままであり、ヒステリシスコンパレータの出力信号ＶｈｃｍｐもＶＨのままである。前の期間においてノードＱの電位がＶＬのときはノードＱの電位がＶＬのままであり、出力信号ＶｈｃｍｐもＶＬのままである。
【００６０】
Ｖｒｅｆ２＞ＶＦＢのとき、ノードＳの電位がＶＬになり、ノードＲの電位がＶＨになる。このときノードＱの電位は、ＶＨになり、ヒステリシスコンパレータの出力信号Ｖｈｃｍｐは、ＶＨになる。
【００６１】
さらに本実施の形態のヒステリシスコンパレータの動作の一例について図４（Ａ）、（Ｂ）を用いて説明する。図４（Ａ）、（Ｂ）は、本実施の形態におけるヒステリシスコンパレータの動作の一例を説明するためのタイミングチャートであり、ヒステリシスコンパレータの入力信号であるフィードバック信号ＶＦＢ、ノードＳの電位（ＶＳともいう）、ノードＲの電位（ＶＲともいう）、及びヒステリシスコンパレータの出力信号（Ｖｈｃｍｐともいう）の波形をそれぞれ示す。
【００６２】
図４（Ａ）には、ヒステリシスコンパレータの入力信号であるフィードバック信号ＶＦＢが三角波である例を示す。図４（Ａ）では、ヒステリシスコンパレータの出力信号ＶｈｃｍｐがＶＬであり、フィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２である状態を初期状態とする。その後、フィードバック信号ＶＦＢがＶＦＢ＞Ｖｒｅｆ２からＶｒｅｆ２＞ＶＦＢになると、ノードＲの電位がＶＬからＶＨになり、出力信号ＶｈｃｍｐはＶＬからＶＨになる。その後、フィードバック信号ＶＦＢがＶｒｅｆ２＞ＶＦＢからＶＦＢ＞Ｖｒｅｆ２になると、ノードＲの電位はＶＨからＶＬになる。出力信号Ｖｈｃｍｐは、次にノードＳの電位がＶＬからＶＨになるまでの間、ＶＨに維持される。その後、フィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２からＶＦＢ＞Ｖｒｅｆ１になると、ノードＳの電位がＶＬからＶＨになり、出力信号ＶｈｃｍｐはＶＨからＶＬになる。その後、フィードバック信号ＶＦＢがＶＦＢ＞Ｖｒｅｆ１からＶｒｅｆ１＞ＶＦＢになると、ノードＳの電位はＶＨからＶＬになる。出力信号Ｖｈｃｍｐは、次にノードＲの電位がＶＬからＶＨになるまでの間、ＶＬに維持される。このようにして、ヒステリシスコンパレータによりパルス信号が生成される。
【００６３】
図４（Ｂ）には、ヒステリシスコンパレータの入力信号であるフィードバック信号ＶＦＢが三角波であり、かつノイズの影響が現れている（すなわち三角波にノイズが重なっている）例を示す。図４（Ｂ）では、ヒステリシスコンパレータの出力信号ＶｈｃｍｐがＶＬであり、フィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２である状態を初期状態とする。その後、最初にフィードバック信号ＶＦＢがＶＦＢ＞Ｖｒｅｆ２からＶｒｅｆ２＞ＶＦＢになるタイミングで、ノードＲの電位がＶＬからＶＨになり、出力信号ＶｈｃｍｐはＶＬからＶＨになる。
【００６４】
図４（Ｂ）では、ヒステリシスコンパレータの入力信号のノイズの影響でＶＦＢ＞Ｖｒｅｆ２からＶｒｅｆ２＞ＶＦＢになった後もしばらくの間、基準電位Ｖｒｅｆ２とフィードバック信号ＶＦＢとの関係は安定しない。Ｖｒｅｆ２＞ＶＦＢからＶＦＢ＞Ｖｒｅｆ２、ＶＦＢ＞Ｖｒｅｆ２からＶｒｅｆ２＞ＶＦＢが複数回繰り返され、それに伴いノードＲの電位も変動する。しかし、出力信号ＶｈｃｍｐはＶＨになった後は、ノードＲの電位の変動に係わらずＶＨに維持される。出力信号Ｖｈｃｍｐは、次にノードＳの電位がＶＬからＶＨになるまでの間ＶＨに維持される。その後、フィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２になる。この間も出力信号ＶｈｃｍｐはＶＨに維持される。
【００６５】
その後、最初にフィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢからＶＦＢ＞Ｖｒｅｆ１になるタイミングで、ノードＳの電位がＶＬからＶＨになり、出力信号ＶｈｃｍｐはＶＨからＶＬになる。図４（Ｂ）では、フィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢからＶＦＢ＞Ｖｒｅｆ１になった後もしばらくの間、入力信号のノイズの影響で基準電位Ｖｒｅｆ１とフィードバック信号ＶＦＢとの関係は安定しない。ＶＦＢ＞Ｖｒｅｆ１からＶｒｅｆ１＞ＶＦＢ、Ｖｒｅｆ１＞ＶＦＢからＶＦＢ＞Ｖｒｅｆ１が複数回繰り返され、それに伴いノードＳの電位も変動する。しかし、出力信号ＶｈｃｍｐはＶＬになった後は、ノードＳの電位の変動に係わらずＶＬに維持される。出力信号Ｖｈｃｍｐは、次にノードＲの電位がＶＬからＶＨになるまでの間ＶＬに維持される。その後、フィードバック信号ＶＦＢがＶｒｅｆ１＞ＶＦＢ＞Ｖｒｅｆ２になる。この間も出力信号ＶｈｃｍｐはＶＬに維持される。このようにして、ヒステリシスコンパレータによりパルス信号が生成される。
【００６６】
このように、本実施の形態では、比較回路１０９としてヒステリシスコンパレータを用いることで、比較回路１０９の出力信号のノイズを削減でき、制御回路１０７の出力信号のノイズを削減することができる。その結果、デューティ比Ｄの制御を正確に行うことができる。すなわち、変換回路１０５の出力信号Ｖｏｕｔを安定させることができ、直流変換回路１０１の信頼性を向上させることが可能である。
【００６７】
なお図４（Ａ）、（Ｂ）では、出力信号Ｖｈｃｍｐの立ち上がりのタイミングは、ノードＲの電位（ＶＲ）の立ち上がりのタイミングと同じであるように示したが、信号の伝搬遅延があるので、出力信号Ｖｈｃｍｐの立ち上がりのタイミングは、ノードＲの電位（ＶＲ）の立ち上がりのタイミングより遅れることがある。また、出力信号Ｖｈｃｍｐの立ち下がりのタイミングは、ノードＳの電位（ＶＳ）の立ち上がりのタイミングと同じであるように示したが、信号の伝搬遅延があるので、出力信号Ｖｈｃｍｐの立ち下がりのタイミングは、ノードＳの電位（ＶＳ）の立ち上がりのタイミングより遅れることがある。
【００６８】
＜比較例＞
図５（Ａ）〜（Ｃ）は、比較回路１０９として、本実施の形態に示すヒステリシスコンパレータを用いる代わりにコンパレータを用いた場合の回路構成及び動作の例である。図５（Ａ）には、比較回路１０９としてコンパレータを用いた場合の回路構成を示す。コンパレータにはフィードバック信号ＶＦＢと基準電位Ｖｒｅｆとが入力される。コンパレータは、フィードバック信号ＶＦＢと基準電位Ｖｒｅｆとを比較し、出力信号Ｖｃｍｐを出力する。
【００６９】
図５（Ｂ）、（Ｃ）は、比較回路１０９としてコンパレータを用いた場合のタイミングチャートの例である。図５（Ｂ）、（Ｃ）には、コンパレータの入力信号であるフィードバック信号ＶＦＢ及びコンパレータの出力信号Ｖｃｍｐの波形をそれぞれ示す。
【００７０】
コンパレータの動作の一例は、コンパレータの入力信号として入力されるフィードバック信号ＶＦＢ（単にＶＦＢともいう）が基準電位Ｖｒｅｆより高い場合（ＶＦＢ＞Ｖｒｅｆ）、フィードバック信号ＶＦＢが基準電位Ｖｒｅｆより低い場合（Ｖｒｅｆ＞ＶＦＢ）に分けることができる。ＶＦＢ＞Ｖｒｅｆのとき、コンパレータの出力信号Ｖｃｍｐは、ＶＬになる。Ｖｒｅｆ＞ＶＦＢのとき、コンパレータの出力信号Ｖｃｍｐは、ＶＨになる。
【００７１】
図５（Ｂ）には、例えばフィードバック信号ＶＦＢが三角波である例を示す。図５（Ｂ）では、コンパレータの出力信号ＶｃｍｐがＶＬであり、フィードバック信号ＶＦＢがＶＦＢ＞Ｖｒｅｆである状態を初期状態とする。その後ＶＦＢ＞ＶｒｅｆからＶｒｅｆ＞ＶＦＢになると、出力信号ＶｃｍｐはＶＬからＶＨになる。さらにＶｒｅｆ＞ＶＦＢからＶＦＢ＞Ｖｒｅｆになると、出力信号ＶｃｍｐはＶＨからＶＬになる。
【００７２】
図５（Ｃ）には、コンパレータの入力信号であるフィードバック信号ＶＦＢが三角波であり、かつノイズの影響が現れている（すなわち三角波にノイズが重なっている）例を示す。図５（Ｃ）では、コンパレータの出力ＶｃｍｐがＶＬであり、フィードバック信号ＶＦＢがＶＦＢ＞Ｖｒｅｆである状態を初期状態とする。その後ＶＦＢ＞ＶｒｅｆからＶｒｅｆ＞ＶＦＢになると、出力信号ＶｃｍｐはＶＬからＶＨになる。
【００７３】
図５（Ｃ）では、コンパレータの入力信号のノイズの影響でＶＦＢ＞ＶｒｅｆからＶｒｅｆ＞ＶＦＢになった後もしばらくの間、基準電位Ｖｒｅｆとフィードバック信号ＶＦＢとの関係は安定しない。Ｖｒｅｆ＞ＶＦＢからＶＦＢ＞Ｖｒｅｆ、ＶＦＢ＞ＶｒｅｆからＶｒｅｆ＞ＶＦＢが複数回繰り返され、それに伴い出力信号Ｖｃｍｐの電位も変動する。
【００７４】
このように、比較回路１０９としてコンパレータを用いた場合は、パルス信号が生成されるとともに、パルス信号端にノイズが発生する。
【００７５】
本実施の形態では、比較回路１０９としてヒステリシスコンパレータを用いることで、比較回路１０９の出力信号、特に図５（Ｃ）でみられるようなパルス信号端に発生するノイズを削減でき、制御回路１０７の出力信号のノイズを削減することができる。その結果、デューティ比Ｄの制御を正確に行うことができる。すなわち、変換回路１０５の出力信号Ｖｏｕｔを安定させることができ、直流変換回路１０１の信頼性を向上させることが可能である。
【００７６】
また、本実施の形態では、マイクロプロセッサ１０３のクロック信号ＣＬＫを用いることで、デューティ比Ｄの制御を正確に行うことができる。すなわち、変換回路１０５の出力信号Ｖｏｕｔを安定させることができ、直流変換回路１０１の信頼性を向上させることが可能である。また、マイクロプロセッサ１０３は、直流変換回路１０１以外の回路と兼用することができるため、製造コストを低減することができる。
【００７７】
特に、図１（Ｂ）で示した昇圧型の回路を用いる場合、原理上、比較回路１０９において所望のデューティ比Ｄを得ることが困難であるため、ヒステリシスコンパレータを用い、かつ、クロック信号ＣＬＫを用いる構成は極めて有効である。
【００７８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７９】
（実施の形態２）
本実施の形態では、半導体装置の構造及び駆動方法の一例について説明する。
【００８０】
図６（Ａ）は、直流変換回路の構成であり、変換回路１０５に図１（Ｂ）の回路を用い、制御回路１０７には図１（Ｄ）の回路を用い、制御回路１０７が有する論理回路１１１にはＡＮＤ回路を用いている。すなわち、昇圧型の直流変換回路である。
【００８１】
図６（Ｂ）は、タイミングチャートである。図６（Ｂ）では、変換回路１０５からのフィードバック信号ＶＦＢ、比較回路１０９の出力信号Ｖｈｃｍｐ、マイクロプロセッサ１０３のクロック信号ＣＬＫ、及び論理回路１１１の出力信号ＶＧＳ（制御回路１０７の出力信号又はトランジスタＴｒのゲート信号とも呼ぶ）のタイミングチャートを示している。
【００８２】
ここでは、フィードバック信号ＶＦＢが三角波の波形である場合を示す。比較回路１０９は、フィードバック信号ＶＦＢと、基準電位Ｖｒｅｆ１又は基準電位Ｖｒｅｆ２とを比較することにより、ＶＨ又はＶＬである出力信号Ｖｈｃｍｐを出力する。フィードバック信号ＶＦＢ、基準電位Ｖｒｅｆ１及び基準電位Ｖｒｅｆ２により出力信号Ｖｈｃｍｐを生成する動作に関しては、図４の説明を援用する。
【００８３】
論理回路１１１は、比較回路１０９の出力信号Ｖｈｃｍｐと、マイクロプロセッサ１０３のクロック信号ＣＬＫとを演算する。ここでは、論理回路１１１は、ＡＮＤ回路を用いているため、２つの信号が共にＶＨの場合に論理回路１１１の出力信号ＶＧＳがＶＨとなり、それ以外の場合にＶＬとなる。
【００８４】
このようにして、論理回路１１１の出力信号ＶＧＳの値によってパルス信号のデューティ比Ｄが決定される。そして、デューティ比Ｄによって、トランジスタＴｒのオン状態又はオフ状態が制御され、直流変換が行われる。変換された出力信号Ｖｏｕｔに応じて負荷１１５の駆動が行われる。
【００８５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００８６】
（実施の形態３）
本実施の形態では、半導体装置の構造及び駆動方法の一例について説明する。
【００８７】
図７（Ａ）は、直流変換回路を有する半導体装置のブロック図の一例である。
【００８８】
図７（Ａ）は、図１（Ａ）の構造に、増幅回路１１３を加えた構造を有する。増幅回路１１３以外は、図１（Ｂ）〜（Ｄ）を適用することができる。
【００８９】
図７（Ｂ）に、具体的な回路構成を示す。本実施の形態では、変換回路１０５からのフィードバック信号ＶＦＢが、制御回路１０７において、比較回路１０９又は増幅回路１１３の一方に入力されることを特徴とする。そのため、制御回路１０７は、２つの動作（第１の動作及び第２の動作）を行う。２つの動作は、マルチプレクサＭＵＸ及びマルチプレクサＭＵＸを制御する外部信号ＨＣ−ＭＯＤＥにより切り替えて選択される。
【００９０】
本実施の形態では、比較回路１０９としてヒステリシスコンパレータを用いる。第１の動作では、比較回路１０９は、２つの基準電位（基準電位Ｖｒｅｆ１、基準電位Ｖｒｅｆ２）を用いる。第２の動作では、比較回路１０９は、１つの基準電位（三角波：ｔｒｉａｎｇｌｅ  ｗａｖｅ）を用いる。
【００９１】
図８（Ａ）の矢印は、マルチプレクサＭＵＸの制御により、第１の動作が選択される場合を示している。第１の動作による制御は、上記実施の形態で示したヒステリシス制御である。すなわち、フィードバック信号ＶＦＢが比較回路１０９に入力される。比較回路１０９は、フィードバック信号ＶＦＢと基準電位Ｖｒｅｆ１又は基準電位Ｖｒｅｆ２と比較する。論理回路１１１が、比較回路１０９の出力信号とマイクロプロセッサ１０３のクロック信号ＣＬＫとを演算する。そして、論理回路１１１の出力信号がトランジスタＴｒのオン状態又はオフ状態を制御する。
【００９２】
図８（Ｂ）の矢印は、マルチプレクサＭＵＸの制御により、第２の動作が選択される場合を示している。第２の動作では、フィードバック信号ＶＦＢが増幅回路１１３に入力される。増幅回路１１３は、フィードバック信号ＶＦＢと基準電位Ｖｒｅｆ３との差分を増幅する。比較回路１０９は、増幅回路１１３の出力信号Ｖａｍｐと三角波（ｔｒｉａｎｇｌｅ  ｗａｖｅ）とを比較する。そして、比較回路１０９の出力信号ＶＧＳがトランジスタＴｒのオン状態又はオフ状態を制御する。増幅回路１１３は、エラーアンプ等を用いる。第２の動作による制御を、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御と呼ぶ。
【００９３】
次に、制御回路１０７におけるパルス信号の生成について、具体例を説明する。第１の動作におけるパルス信号の生成は、図６（Ｂ）で示した通りである。
【００９４】
図９は、第２の動作におけるタイミングチャートである。図９では、変換回路１０５からのフィードバック信号ＶＦＢ、増幅回路１１３の出力信号Ｖａｍｐ、比較回路１０９の出力信号ＶＧＳ（制御回路１０７の出力信号又はトランジスタＴｒのゲート信号とも呼ぶ）を示している。
【００９５】
ここでは、フィードバック信号ＶＦＢが鋸状の波形である場合を示す。増幅回路１１３は、入力されたフィードバック信号ＶＦＢと、基準電位Ｖｒｅｆ３との差分を増幅する。ここで出力信号Ｖａｍｐは、定常状態での信号を示しており、増幅された差分が積算されたものである。
【００９６】
そして、比較回路１０９は、入力された出力信号Ｖａｍｐと、三角波（ｔｒｉａｎｇｌｅ  ｗａｖｅ）とを比較する。そして、Ｖａｍｐ＞ｔｒｉａｎｇｌｅ  ｗａｖｅの場合、出力信号ＶＧＳ＝ＶＬとなり、ｔｒｉａｎｇｌｅ  ｗａｖｅ＞Ｖａｍｐの場合、出力信号ＶＧＳ＝ＶＨとなる。
【００９７】
このようにして、出力信号ＶＧＳの値によってパルス信号のデューティ比Ｄが決定される。そして、デューティ比Ｄによって、トランジスタＴｒのオン状態又はオフ状態が制御され、直流変換が行われる。変換された出力信号Ｖｏｕｔに応じて負荷１１５の駆動が行われる。
【００９８】
なお、直流変換回路１０１では、電力変換効率を向上させることが重要である。電力変換効率ｎは、直流変換回路１０１の入力電力Ｐｉｎ、出力電力Ｐｏｕｔを用い、ｎ＝Ｐｏｕｔ／Ｐｉｎ、ｎ＜１で表される。また、電力変換効率ｎは、負荷の大きさに依存して、大きくなる。
【００９９】
本実施の形態では、第１の動作を行う場合、増幅回路１１３、三角波を発生する回路等の電源をオフにすることができ、直流変換回路１０１の消費電力を低減することができる。直流変換回路１０１の消費電力＝（Ｐｉｎ−Ｐｏｕｔ）を低減することで、負荷が小さい場合でも、電力変換効率ｎを向上させることができる。すなわち、第１の動作は、負荷が小さい場合に有効である。
【０１００】
また、第２の動作を行う場合、制御回路１０７のパルス信号のデューティ比Ｄを、第１の動作より大きく、Ｄ≒１にすることができるため、直流変換回路１０１の出力信号（出力電圧ともいう）Ｖｏｕｔを大きくすることができる。直流変換回路１０１の出力信号（出力電圧ともいう）Ｖｏｕｔを大きくすることで、負荷が大きい場合に、出力電力Ｐｏｕｔが大きくなり、電力変換効率ｎを向上させることができる。すなわち、第２の動作は、負荷が大きい場合に有効である。
【０１０１】
このように、本実施の形態における直流変換回路を有する半導体装置は、負荷に合わせて動作を切り替えることで、電力変換効率ｎを向上させることができる。
【０１０２】
また、マイクロプロセッサ１０３は、直流変換に用いるだけでなく、他の機能を備えていてもよい。例えば、照明装置の場合、マイクロプロセッサ１０３を用いて、周囲の明るさをセンシングして照度を自動的に制御してもよい。このように、装置にマイクロプロセッサ１０３を用いたセンサ機能や制御機能を備えることで、消費電力の低減及び高機能化を同時に実現することができる。なお、この構成は、空調や冷蔵庫などの家電製品や、他の様々な電子機器にも適用することができる。
【０１０３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０４】
（実施の形態４）
本実施の形態では、表示装置の構造及び駆動方法について説明する。
【０１０５】
本実施の形態の表示装置は、本明細書で開示した直流変換回路と、その出力信号Ｖｏｕｔに応じて駆動を行う表示パネル（表示部とも呼ぶ）とを有する。図１、図６、図７、図８における負荷１１５が表示パネルに該当する。
【０１０６】
図１０（Ａ）は、表示パネルの一例である。表示パネルは、画素ＰＸと、画素ＰＸを駆動する駆動回路ＧＤ及び駆動回路ＳＤを有する。画素ＰＸは、マトリクス状に配置されている。
【０１０７】
図１０（Ｂ）は、画素ＰＸの一例である。スイッチング用のトランジスタＴｓと、液晶素子ＬＣと、容量素子Ｃｓとを有する。トランジスタＴｓがオン状態の時、駆動回路ＳＤから配線Ｓを介して液晶素子ＬＣにビデオ信号が書き込まれ、該ビデオ信号に基づく表示が行われる。また、トランジスタＴｓがオフ状態の時、容量素子Ｃｓが液晶素子ＬＣに書き込まれたビデオ信号を保持するため、表示が保持される。なお、トランジスタＴｓのオン状態又はオフ状態は、駆動回路ＧＤから配線Ｇを介して入力される信号によって制御される。だだし、画素ＰＸの構造は、上記に限定されない。
【０１０８】
ここで、本実施の形態の表示パネル（負荷１１５）は、２つの駆動（第１の駆動及び第２の駆動）を行うことを特徴とする。
【０１０９】
まず、第１の駆動では、画素ＰＸに、例えば１秒以上６００秒以下の間隔でビデオ信号の書き込みが行われる。第１の駆動を行うことで、上記間隔において画素ＰＸに書き込みが行われず、書き込み回数が低減されるため、消費電力を低減することができる。すなわち、第１の駆動では、表示パネルにおける負荷は小さくなる。なお、第１の動作は、画素ＰＸに静止画を表示する際に適用することができる。また、上記間隔は、６００秒以上としてもよい。
【０１１０】
ここで、負荷が小さい第１の駆動を行う際には、図８（Ａ）で示したように、制御回路１０７において、第１の動作（ヒステリシス制御）を適用することが有効である。第１の動作は、直流変換回路の消費電力を低減することができるため、負荷が小さい場合にも、電力変換効率を向上させることができる。
【０１１１】
そして、第２の駆動では、画素ＰＸに１／６０秒以下の間隔でビデオ信号の書き込みが行われる。すなわち、画素ＰＸには、毎秒６０回以上ビデオ信号の書き込みが行われる。上記間隔の具体例としては、１／６０秒（６０Ｈｚ）、１／１２０秒（１２０Ｈｚ）、又は１／２４０秒（２４０Ｈｚ）等が挙げられる。書き込みの回数が多いため、消費電力が大きくなる。すなわち、第２の駆動では、表示パネルにおける負荷は大きくなる。なお、第２の動作は、画素ＰＸに動画を表示する際に適用することができる。
【０１１２】
ここで、負荷が大きい第２の駆動を行う際には、図８（Ｂ）で示したように、制御回路１０７において、第２の動作（ＰＷＭ制御）を適用することが有効である。第２の動作は、デューティ比Ｄ≒１とすることができるため、負荷が大きい場合に、直流変換回路の出力電力を大きくすることができ、電力変換効率を向上させることができる。
【０１１３】
以上のように、表示パネルの駆動方法に応じて、直流変換回路における制御回路の動作を切り替えることで、直流変換回路及び表示パネルにおける消費電力の低減、及び直流変換回路における電力変換効率の向上を実現する表示装置を提供することができる。
【０１１４】
次に、表示パネルの駆動（第１の駆動及び第２の駆動）に応じて直流変換回路の動作（第１の動作及び第２の動作）を切り変える具体例について、図８及び図１０を用いて説明する。
【０１１５】
図８において、マイクロプロセッサ１０３は、表示する電子データの解析、演算、及び加工を行いビデオ信号の生成を行う。また、ここでは電子データが静止画と動画を含み、動画と静止画を判別して、それぞれで異なる信号（判別信号）を出力する処理を行う場合について説明する。
【０１１６】
表示する電子データが静止画である場合、静止画であることを示す判別信号と、静止画の電子データに応じたビデオ信号とが、表示パネルへ入力される。また、電子データが動画である場合も同様に入力される。この際、判別信号は、直流変換回路１０１へも入力され、図８におけるマルチプレクサＭＵＸの制御を行う外部信号ＨＣ−ＭＯＤＥとして用いることができる。このように、マイクロプロセッサ１０３は、直流変換回路１０１及び表示パネルに兼用することができる。
【０１１７】
なお、連続する電子データの差分を取り、該差分が所定の基準値以上である場合に動画であると判別され、基準値未満である場合に静止画であると判別される。コンパレータ等を用いて判別することができる。
【０１１８】
表示パネルでは、駆動回路ＧＤが判別信号に応じてトランジスタＴｓのオン状態又はオフ状態を制御する。また、駆動回路ＳＤがビデオ信号に応じて画素ＰＸに書き込みを行う。なお、駆動回路ＧＤ及び駆動回路ＳＤを制御する回路を有していてもよい。該回路は、判別信号に応じて、スタート信号、クロック信号、電源電圧を駆動回路ＧＤ及び駆動回路ＳＤに出力する。
【０１１９】
そして、静止画である場合、第１の駆動が適用され、１秒以上６００秒以下の間隔で画素ＰＸにビデオ信号が書き込まれる。また、動画である場合、第２の駆動が適用され、１／６０秒以下の間隔で画素ＰＸにビデオ信号が書き込まれる。
【０１２０】
一方、直流変換回路１０１では、判別信号に応じて、マルチプレクサＭＵＸが制御され、第１の動作又は第２の動作が選択される。静止画を示す判別信号が入力された場合、図８（Ａ）に示す第１の動作を行い、出力信号Ｖｏｕｔを生成する。動画を示す判別信号が入力された場合、図８（Ｂ）に示す第２の動作を行い、出力信号Ｖｏｕｔを生成する。
【０１２１】
以上のようにして、表示パネルが負荷の小さい第１の駆動（静止画表示）を行う場合に直流変換回路１０１が第１の動作（ヒステリシス制御）を行い、表示パネルが負荷の大きい第２の駆動（動画表示）を行う場合に直流変換回路１０１が第２の動作（ＰＷＭ制御）を行う、というように表示パネルにおける負荷の大きさに応じて、直流変換回路１０１の動作を切り替えることができる。
【０１２２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１２３】
（実施の形態５）
本実施の形態では、開示する発明の一態様である半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体層により形成されたトランジスタ、すなわち酸化物半導体層を用いたトランジスタの一例について説明する。
【０１２４】
本実施の形態に示すトランジスタは、チャネル形成領域が酸化物半導体層によって形成されている。該酸化物半導体層は、高純度化され、電気的に真性（Ｉ型ともいう）又は実質的に真性にされた酸化物半導体層である。高純度化とは、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないようにすること、及び酸化物半導体層に酸化物半導体の主成分材料の一つである酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することを含む概念である。
【０１２５】
高純度化された酸化物半導体中は、キャリアが極めて少なく、キャリア濃度は１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満である。ここでは、キャリア濃度が１×１０１１／ｃｍ３未満の半導体を「真性」あるいは「Ｉ型」、キャリア濃度がそれ以上であるが、１×１０１２／ｃｍ３未満のものを、「実質的に真性」あるいは「実質的にＩ型」という。
【０１２６】
酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を極めて小さくすることができる。例えば、高純度化された酸化物半導体層を用いたトランジスタのオフ電流は、チャネル幅１μｍあたりの室温におけるオフ電流値を１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下にすることができる。
【０１２７】
このように酸化物半導体層に含まれる水素を除去すること、及び酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することを行うことにより高純度化された酸化物半導体層をトランジスタのチャネル形成領域に用いたトランジスタは、オフ電流値を極めて小さくすることができる。したがって、トランジスタのソース又はドレインのいずれかに蓄積された電荷を長期間保持することが可能となる。
【０１２８】
チャネル形成領域が酸化物半導体層により形成されたトランジスタの構成および作製方法の一例について、図１１（Ａ）〜（Ｄ）を参照して説明する。
【０１２９】
図１１（Ａ）〜（Ｄ）は、チャネル形成領域が酸化物半導体層により形成されたトランジスタの構成および作製工程の一例を示す断面図である。
【０１３０】
図１１（Ｄ）に示すトランジスタは、導電層４０１と、絶縁層４０２と、酸化物半導体層４０３と、導電層４０５と、導電層４０６と、を含んでいる。
【０１３１】
導電層４０１は基板４００の上に設けられ、絶縁層４０２は導電層４０１の上に設けられ、酸化物半導体層４０３は絶縁層４０２を挟んで導電層４０１の上に設けられ、導電層４０５及び導電層４０６は酸化物半導体層４０３の一部の上にそれぞれ設けられている。
【０１３２】
さらに酸化物半導体層４０３の上面の一部（上面に導電層４０５及び導電層４０６が設けられていない部分）は、酸化物絶縁層４０７に接している。また、酸化物絶縁層４０７の上には保護絶縁層４０９が設けられている。
【０１３３】
図１１（Ｄ）に示すトランジスタは、ボトムゲート構造の一つであり、逆スタガ型トランジスタともいう。また、チャネルエッチ型の構造を有している。また、シングルゲート構造を有している。しかし、トランジスタの構造はこれに限定されない。例えば、ボトムゲート構造ではなくトップゲート構造を有していてもよい。また、チャネルエッチ型の構造ではなくチャネル保護型の構造を有していてもよい。また、シングルゲート構造ではなくマルチゲート構造を有していてもよい。
【０１３４】
以下、図１１（Ａ）〜（Ｄ）を参照してトランジスタの作製工程について説明する。
【０１３５】
まず、基板４００を準備し、基板４００の上に第１の導電膜を形成する。基板４００としては、後の作製工程に耐えられるものであれば限定されない。例えば、基板４００として、ガラス基板などの絶縁性基板、シリコン基板などの半導体基板、金属基板などの導電性基板、プラスチックなどの可撓性基板などを用いることができる。また、基板４００上に絶縁層が設けられた構造とすることができる。この場合、絶縁層は、基板からの不純物の拡散を防止する下地となる。例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は２層以上の積層構造で形成することができる。なお、絶縁層は、極力、水素や水を含まないことが好ましい。
【０１３６】
第１の導電膜としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の膜を用いることができる。また、第１の導電膜に適用可能な材料を積層させることにより、第１の導電膜を構成することもできる。
【０１３７】
次に、第１のフォトリソグラフィ工程により第１の導電膜の上に第１のレジストマスクを形成し、第１のレジストマスクを用いて選択的に第１の導電膜のエッチングを行うことにより導電層４０１を形成し、第１のレジストマスクを除去する。導電層４０１は、トランジスタのゲート電極としての機能を有する。
【０１３８】
次に、導電層４０１の上に絶縁層４０２を形成する。絶縁層４０２はトランジスタのゲート絶縁層としての機能を有する。絶縁層４０２としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層４０２に適用可能な材料の層を積層させることにより、絶縁層を構成することもできる。
【０１３９】
例えば、高密度プラズマＣＶＤ法を用いて絶縁膜を成膜することにより絶縁層４０２を形成することができる。例えば、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質な絶縁膜を成膜することができるため、好ましい。高密度プラズマＣＶＤ法を用いて絶縁膜を成膜して高品質な絶縁層を形成することにより、トランジスタのゲート絶縁層とチャネル形成層との界面準位が低減し、界面特性を良好にすることができる。
【０１４０】
また、スパッタリング法やプラズマＣＶＤ法など、他の方法を用いて絶縁層４０２を形成することもできる。また、絶縁層４０２の形成後に加熱処理を行ってもよい。該加熱処理を行うことにより絶縁層４０２の質、酸化物半導体との界面特性を改質させることができる。
【０１４１】
次に、絶縁層４０２の上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜５３０を成膜する。例えば、スパッタリング法を用いて酸化物半導体膜５３０を形成することができる。
【０１４２】
なお、酸化物半導体膜５３０を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【０１４３】
酸化物半導体膜５３０は、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、又はＺｎ−Ｏ系などの酸化物半導体を用いて形成することができる。ここでＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＩｎとＧａとＺｎとを含む酸化物半導体であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。また、上記酸化物半導体はＳｉＯ２を含んでいてもよい。
【０１４４】
また酸化物半導体膜５３０は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体を用いて形成することができる。ここでＭは、Ｇａ、Ａｌ、Ｍｎ若しくはＣｏから選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどを用いることができる。
【０１４５】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜５３０を形成することができる（図１１（Ａ））。酸化物半導体膜５３０を形成するときの雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下とすることができる。
【０１４６】
なお、酸化物半導体膜５３０を成膜する際に用いるスパッタリングガスとしては、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１４７】
次に、第２のフォトリソグラフィ工程により酸化物半導体膜５３０の上に第２のレジストマスクを形成し、第２のレジストマスクを用いて選択的に酸化物半導体膜５３０のエッチングを行うことにより、酸化物半導体膜５３０を島状の酸化物半導体層４０３に加工し、第２のレジストマスクを除去する。
【０１４８】
例えばドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜５３０のエッチングを行うことができる。
【０１４９】
次に、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化又は脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上基板の歪み点未満とする。（図１１（Ｂ）参照）。
【０１５０】
なお、加熱処理に用いる加熱処理装置は、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いてもよい。加熱処理装置としては、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えばアルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体を用いることができる。
【０１５１】
例えば、第１の加熱処理として、６５０℃〜７００℃に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて加熱した不活性ガス中から出す方式のＧＲＴＡを行ってもよい。
【０１５２】
また、電気炉を用いて酸化物半導体層に第１の加熱処理を行った後に、その加熱温度を維持しながら又はその加熱温度から降温する過程で、同じ電気炉に純度が６Ｎ以上、好ましくは７Ｎ以上の高純度の酸素ガス又はＮ２Ｏガスを導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化又は脱水素化処理による不純物の排除工程において同時に減少してしまった酸素を供給することで、酸化物半導体層４０３を高純度化させることができる。
【０１５３】
次に、絶縁層４０２及び酸化物半導体層４０３の上に第２の導電膜を形成する。
【０１５４】
第２の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。
【０１５５】
また、第２の導電膜として、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、若しくは酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。
【０１５６】
また、第２の導電膜に適用可能な膜を積層させることにより、第２の導電膜を形成してもよい。
【０１５７】
次に、第３のフォトリソグラフィ工程により第２の導電膜の上に第３のレジストマスクを形成し、第３のレジストマスクを用いて選択的にエッチングを行って導電層４０５及び導電層４０６を形成した後、第３のレジストマスクを除去する（図１１（Ｃ）参照）。導電層４０５及び導電層４０６のそれぞれは、トランジスタのソース電極又はトランジスタのドレイン電極としての機能を有する。
【０１５８】
次に、酸化物半導体層４０３、導電層４０５、及び導電層４０６の上に酸化物絶縁層４０７を形成する。このとき酸化物絶縁層４０７は、酸化物半導体層４０３の上面の一部に接して形成される。
【０１５９】
酸化物絶縁層４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁層４０７に水又は水素などの不純物が混入しない方法を用いて形成することができる。酸化物絶縁層４０７に水素が混入すると、該水素の酸化物半導体層への侵入又は該水素による酸化物半導体層中の酸素の引き抜きにより、酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）し、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層４０７ができるだけ水素を含まない層になるように、酸化物絶縁層４０７の作製方法として水素を用いない方法を用いることが好ましい。
【０１６０】
例えば、酸化物絶縁層４０７として、スパッタリング法を用いて膜厚２００ｎｍの酸化シリコン膜を形成することができる。成膜時の基板温度は、室温以上３００℃以下とすればよい。例えば酸化物絶縁層４０７を成膜するときの雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下とすることができる。
【０１６１】
また、酸化物絶縁層４０７を形成するためのターゲットとしては、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いることができる。酸化物絶縁層４０７を形成する際に用いるスパッタリングガスは、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１６２】
また、酸化物絶縁層４０７を形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０３の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層４０３の上面の一部に接する酸化物絶縁層４０７を形成することが好ましい。
【０１６３】
さらに、酸化物絶縁層４０７を形成した後に不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うこともできる。例えば、第２の加熱処理として、窒素雰囲気下で２５０℃、１時間の加熱処理を行うことができる。第２の加熱処理を行うと、酸化物半導体層４０３の上面の一部が酸化物絶縁層４０７と接した状態で加熱される。
【０１６４】
また、酸化物絶縁層４０７として欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層４０３中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層４０７に拡散させ、酸化物半導体層４０３中に含まれる該不純物をより低減させる効果を奏する。なお、第２の熱処理後に、酸素又はハロゲン（フッ素又は塩素等）を用いたドーピング処理を行ってもよい。ドーピング処理としては、誘導結合プラズマ方式のプラズマドーピング法を用いることが好ましい。このドーピング処理により、酸化物半導体層４０３中の水素が酸素又はハロゲンにより引き抜かれ除去される。また、このドーピング処理は、第２の熱処理前、酸化物絶縁層４０７の形成前、導電層４０５及び導電層４０６の形成前、第１の熱処理前、酸化物半導体層４０３の形成前に行っても同様の効果が得られる。また、μ波（例えば、周波数２．４５ＧＨｚ）を用いて生成された高密度プラズマによって処理することで、酸化物半導体層４０３と絶縁層４０２との界面準位が低減し、界面特性を良好にすることができる。
【０１６５】
酸化物絶縁層４０７の上にさらに保護絶縁層４０９を形成してもよい。保護絶縁層４０９としては、例えば無機絶縁層を用いることができ、例えば窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、又は窒化酸化アルミニウム層などを用いることができる。また、保護絶縁層４０９に適用可能な材料の層を積層させることにより、保護絶縁層４０９を構成することもできる。例えば、ＲＦスパッタリング法を用いて保護絶縁層４０９を形成することができる。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層４０９の成膜方法として好ましい。
【０１６６】
保護絶縁層４０９の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理では、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
【０１６７】
以上の工程を経ることによって、水素、水分、水酸基、又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層から排除し、且つ酸素を酸化物半導体層に供給することができる。これにより、酸化物半導体層を高純度化することができる。以上の工程により、高純度化された酸化物半導体層を用いたトランジスタが作製される。
【０１６８】
なお、トランジスタの構造は、図１１（Ｄ）に示すトランジスタに限定されない。図１１（Ｄ）に示すトランジスタは、ボトムゲート構造を有している。また、チャネルエッチ型の構造を有している。また、シングルゲート構造を有している。しかし、トランジスタの構造はトップゲート構造を有していてもよい。また、チャネルエッチ型の構造ではなくチャネル保護型の構造を有していてもよい。また、シングルゲート構造ではなくマルチゲート構造を有していてもよい。トランジスタの構造が異なっていても、トランジスタが有する各層の形成方法は図１１（Ｄ）に示すトランジスタが有する各層の形成方法を適宜援用することができる。
【０１６９】
本実施の形態に示す高純度化された酸化物半導体層を用いたトランジスタに対し、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）を行った。その結果、トランジスタの電気的特性にほとんど変化はみられず、安定な電気的特性を有するトランジスタを得ることができた。
【０１７０】
本実施の形態に示す高純度化された酸化物半導体層は、酸化物半導体層中のキャリア濃度を１×１０１２／ｃｍ３未満、さらには１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を抑制することができる。
【０１７１】
本実施の形態に示す高純度化された酸化物半導体層を用いたトランジスタは、シリコン等を用いたトランジスタと比べてオフ電流が非常に小さいという電気的特性を有する。例えば、高純度化された酸化物半導体層を用いたトランジスタのオフ電流は、チャネル幅１μｍあたりの室温におけるオフ電流値を１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下にすることができる。
【０１７２】
本実施の形態に示す高純度化された酸化物半導体層を用いたトランジスタは、温度が変化した場合であっても、トランジスタのオフ電流は、上記の値の範囲内とすることができる。例えばトランジスタの温度が１５０℃であっても、トランジスタのオフ電流は、１００ｚＡ／μｍ以下とすることができる。
【０１７３】
このように高純度化された酸化物半導体層をトランジスタのチャネル形成領域に用いたトランジスタは、オフ電流値を極めて小さくすることができる。したがって、トランジスタのソース又はドレインのいずれかに蓄積された電荷を長期間保持することが可能となる。
【０１７４】
例えば、上記トランジスタを、図１０（Ｂ）における画素ＰＸのトランジスタＴｓに用いることにより、トランジスタＴｓのオフ電流に起因する画素の表示状態の変動を抑制することができるため、一回のビデオ信号の書き込みに対応する単位画素の保持期間を長くすることができる。そのため、ビデオ信号の書き込みの間隔を長くすることができる。例えばビデオ信号の書き込みの間隔を１秒以上、好ましくは６０秒以上、さらに好ましくは６００秒以上にすることができる。また、ビデオ信号を書き込まないときには、ビデオ信号を書き込む際に動作させる回路を停止させることができるため、ビデオ信号を書き込む間隔を長くすればするほど、消費電力を低減することができる。すなわち、表示パネルにおける負荷を小さくすることができる。
【０１７５】
また、上記トランジスタを、図１等における直流変換回路１０１のトランジスタＴｒに用いることにより、オフ電流値を極めて小さくすることができるため、直流変換回路１０１の出力信号を安定させることができる。すなわち、直流変換回路１０１の信頼性を向上させることができる。
【０１７６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１７７】
１０１  直流変換回路
１０３  マイクロプロセッサ
１０５  変換回路
１０７  制御回路
１０９  比較回路
１１１  論理回路
１１３  増幅回路
１１５  負荷
２２１  コンパレータ
２２２  コンパレータ
２２３  インバータ
２２４  インバータ
２２５  ＮＯＲゲート
２２６  ＮＯＲゲート
４００  基板
４０１  導電層
４０２  絶縁層
４０３  酸化物半導体層
４０５  導電層
４０６  導電層
４０７  酸化物絶縁層
４０９  保護絶縁層
５３０  酸化物半導体膜
【図１】
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【図２】
0005840382.tif 000003
【図３】
0005840382.tif 000004
【図４】
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【図５】
0005840382.tif 000006
【図６】
0005840382.tif 000007
【図７】
0005840382.tif 000008
【図８】
0005840382.tif 000009
【図９】
0005840382.tif 000010
【図１０】
0005840382.tif 000011
【図１１】
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