(57)【特許請求の範囲】
【請求項１】
第１の基準電圧を発生する第１の基準電圧源回路と，
第２の基準電圧を発生する第２の基準電圧源回路と，
ソースに第１の電圧が供給されるトランジスタと，複数の抵抗を直列に接続し前記トランジスタと第２の電圧との間に設けられた抵抗列と，前記トランジスタを制御する演算増幅器とを有し，前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第１のノードに第１の降圧出力電圧を生成する第１の降圧電圧生成回路と， 
前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと， 
前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第２の基準電圧とを比較する比較回路と， 
前記比較回路の結果に応じて，前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し， 
前記校正制御回路は， 
前記第１の降圧電圧生成回路の校正動作中は，前記複数の抵抗間接続ノードのいずれかのうちの第２のノードと前記演算増幅器の非反転入力端子とを接続させ，前記第１の基準電圧源回路の出力端子と前記演算増幅器の反転入力端子とを接続させ， 
前記第１の降圧電圧生成回路の校正完了後は，前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ，前記第２の基準電圧源回路の出力端子と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。 
【請求項２】
請求項１において， 
前記第２の基準電圧は，前記第１の基準電圧よりも電圧値のばらつきが大きい降圧型電源回路。 
【請求項３】
請求項１において， 
さらに，前記第１の降圧出力電圧を第３の基準電圧として第２の降圧出力電圧を生成する第２の降圧電圧生成回路を有する降圧型電源回路。 
【請求項４】
請求項１，２又は３において， 
前記校正制御回路は，前記比較回路の結果に応じて，前記共通ノードの電圧と前記第２の基準電圧との差が小さくなるように前記スイッチを選択する降圧型電源回路。 
【請求項５】
請求項１又は２において， 
前記校正制御回路には，前記複数の抵抗間接続ノードのいずれかのうちの第３のノードから電源電圧が供給される降圧型電源回路。 
【請求項６】
請求項３において， 
前記校正制御回路には，前記第２の降圧出力電圧が供給される降圧型電源回路。 
【請求項７】
請求項１〜６のいずれかにおいて， 
前記第１の基準電圧源回路は，外部電源電圧が供給され，前記第１の降圧電圧生成回路の校正完了後は，前記外部電源電圧が遮断される降圧型電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，降圧型電源回路に関する。
【背景技術】
【０００２】
昨今，半導体集積回路の高集積化を図るために，使用されるＭＯＳトランジスタ等の素子の微細化が行われている。一般的に，ＭＯＳトランジスタの微細化により，その閾値電圧やゲート耐圧は低下し，ＭＯＳトランジスタは動作電圧範囲が狭い低耐圧素子となる。そのため，半導体集積回路内の低耐圧素子が正常に動作できるように降圧電源回路が必要となる。降圧電源回路の例としては，特許文献１，２が挙げられる。降圧電源回路は外部電源電圧を降圧して所望の降圧電圧を生成して内部の集積回路に供給し，さらに，内部の基準電圧生成回路からの基準電圧に基づいて，降圧電圧の電圧を制御する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１４８９４２号公報
【特許文献２】特開平９−３３０１３５号公報
【非特許文献】
【０００４】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ著，「アナログＣＭＯＳ集積回路の設計  応用編」，丸善出版株式会社，第４６８頁から第４７３頁
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら，基準電圧生成回路の基準電圧のばらつきが大きいと，半導体集積回路を外部テスタに接続して降圧電圧を校正し校正回路内のメモリに校正データを記憶する必要があり，その作業によって製造コストが増大する。一方，ばらつきが小さい基準電圧生成回路を使用すると，一般的に基準電圧生成回路の基準電圧のばらつきと消費電力とはトレードオフの関係にあるため，基準電圧生成回路の消費電力が大きくなってしまう。
【０００６】
そこで，本発明では，基準電圧生成回路の消費電力が小さく，高精度の降圧電圧を生成する降圧型電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
降圧型電源回路の第１の側面は，
所定の基準電圧を発生する第１及び第２の基準電圧源回路と，
ソースに第１の電圧が供給されるトランジスタと，複数の抵抗を直列に接続し前記トランジスタと第２の電圧との間に設けられた抵抗列と，前記トランジスタを制御する演算増幅器とを有し，前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第１のノードに第１の降圧出力電圧を生成する第１の降圧電圧生成回路と，
前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと，
前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第２の基準電圧源回路の出力電圧とを比較する比較回路と，
前記比較回路の結果に応じて，前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し，
前記校正制御回路は，
前記第１の降圧電圧生成回路の校正動作中は，前記複数の抵抗間接続ノードのいずれかのうちの第２のノードと前記演算増幅器の非反転入力端子とを接続させ，前記第１の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ，
前記第１の降圧電圧生成回路の校正完了後は，前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ，前記第２の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。
【発明の効果】
【０００８】
降圧型電源回路の第１の側面によれば，基準電圧源の消費電力を小さくして降圧電圧を高精度に生成することができる。
【図面の簡単な説明】
【０００９】
【図１】降圧電圧生成回路を示す図である。
【図２】第１の実施の形態における校正前の降圧型電源回路を示す図である。
【図３】第１の実施の形態における校正後の降圧型電源回路を示す図である。
【図４】第１の実施の形態における校正動作フローを示す図である。
【図５】第１の実施の形態における基準電圧源を示す図である。
【図６】第１の実施の形態における被校正基準電圧源を示す図である。
【図７】第１の実施の形態における比較回路を示す図である。
【図８】第２の実施の形態における降圧型電源回路を示す図である。
【図９】第３の実施の形態における降圧型電源回路を示す図である。
【発明を実施するための形態】
【００１０】
以下，図面を用いて本発明の実施の形態について説明する。
【００１１】
図１は降圧電圧生成回路を示す図である。図１の降圧電圧生成回路は，基準電圧Ｖｒｅｆを生成する基準電圧源１と，オペアンプ２と，ゲートがオペアンプ２の出力に接続されるＰＭＯＳトランジスタ３と抵抗ｒ１，ｒ２とを有する。オペアンプ２は，反転入力端子に基準電圧Ｖｒｅｆが供給されて，非反転入力端子は，抵抗ｒ１とｒ２の間のノードｎ１が接続され，そのノードの電圧Ｖｒｅｆ′が供給されている。
【００１２】
オペアンプ２は，反転入力端子と非反転入力端子の電圧差，すなわち基準電圧Ｖｒｅｆとノードｎ１の電圧Ｖｒｅｆ′との電圧差がなくなるようにＰＭＯＳトランジスタ３のゲート電圧を制御し，ゲート電圧に応じてＰＭＯＳトランジスタ３のドレイン・ソース間の電流を変動させる。例えば，基準電圧Ｖｒｅｆよりもノードｎ１の電圧Ｖｒｅｆ′が大きい場合は，オペアンプ２はＰＭＯＳトランジスタ３のゲート電圧を上げてソース・ドレイン間の電流を小さくし，ノードｎ１の電圧Ｖｒｅｆ′を下げる。反対に基準電圧Ｖｒｅｆよりもノードｎ１の電圧Ｖｒｅｆ′が小さい場合は，オペアンプ２はＰＭＯＳトランジスタ３のゲート電圧を下げてソース・ドレイン間の電流を大きくし，ノードｎ１の電圧Ｖｒｅｆ′を上げる。ノードｎ１の電圧Ｖｒｅｆ′が基準電圧Ｖｒｅｆに等しくなる（このときの状態を定常状態と呼ぶこととする。）と，ＰＭＯＳトランジスタ３のゲート電圧は一定の値に保たれる。そして，出力電圧ＶＤＤ２が接続される回路ドメインの消費電流の変動に応じて，出力電圧ＶＤＤ２が変動すると，上記の動作に基づいて，オペアンプ２の出力電圧が変動する。その結果ノードｎ１の電圧Ｖｒｅｆ′が基準電圧Ｖｒｅｆと等しい状態が保たれることで，出力電圧ＶＤＤ２が一定電圧に保たれる。
【００１３】
また，ＰＭＯＳトランジスタ３のドレインと抵抗ｒ２とを接続するノードｎ２の出力電圧ＶＤＤ２は，ノードｎ１の電圧Ｖｒｅｆ′を抵抗ｒ１とｒ２とで分圧することにより求めることができる。例えば定常状態では，出力電圧ＶＤＤ２はＶｒｅｆ×（ｒ１ ＋ ｒ２）／ｒ１と表すことができる。
【００１４】
消費電力が小さい基準電圧源１を使用する場合，基準電圧Ｖｒｅｆのばらつきが大きく，出力電圧ＶＤＤ２にもばらつきが生じる。そのため，テスタ等により抵抗ｒ１とｒ２の抵抗比を変えながら出力電圧ＶＤＤ２を校正する必要があり，製造コストの増大を招くこととなる。反対に，基準電圧Ｖｒｅｆのばらつきが小さい基準電圧源１を使用する場合は，消費電力が大きくなってしまう。そこで，消費電力が小さく，精度の高い低電圧を生成する電圧源回路について，次に述べる。
【００１５】
［第１の実施の形態］
図２は，第１の実施の形態における校正前の降圧型電源回路を示す図である。また，図３は，第１の実施の形態における校正後の降圧型電源回路を示す図である。図４は，第１の実施の形態における校正動作フローを示す図である。
【００１６】
図２の降圧型電源回路は，ばらつきの小さい基準電圧Ｖｂｉａｓ１を出力するが消費電力が大きい基準電圧源１０１（第１の基準電圧源回路）と，ばらつきの大きい基準電圧Ｖｂｉａｓ２を出力するが消費電力が小さい被校正基準電圧源１０２（第２の基準電圧源回路）と，基準電圧源１０１又は被校正基準電圧源１０２の供給電圧に基づいて降圧電圧ＶＤＤ２を生成する降圧電圧生成回路１０３と，校正動作中に降圧電圧生成回路１０３から出力される共通ノード電圧Ｖｔａｐと基準電圧Ｖｂｉａｓ２とを比較する比較回路１０７と，比較回路１０７の比較結果に応答して校正動作を制御し低耐圧の微小素子を含む校正制御回路１０８とを有する。ここで，基準電圧Ｖｂｉａｓ２のばらつきが大きいとは，被校正基準電圧源１０２が有する素子の製造ばらつきにより生じる電圧値のばらつきが，基準電圧Ｖｂｉａｓ１を出力する基準電圧源１０１が有する素子の製造ばらつきにより生じる電圧値のばらつきに比べて大きいことを意味しており，その結果，電圧値のばらつきが小さい基準電圧Ｖｂｉａｓ１に対し基準電圧Ｖｂｉａｓ２＝Ｖｂｉａｓ１±α（α：ばらつき）になる。
【００１７】
降圧電圧生成回路１０３は，直列に接続したＮ個の抵抗Ｒ１〜Ｒｎを有する抵抗列と，ソースに外部電源電圧ＶＤＤ１が印加されドレインが抵抗列のノードＮｎと接続するＰＭＯＳトランジスタ１０５と，スイッチ１１０を介して反転入力端子に第１の基準電圧Ｖｂｉａｓ１又は第２の基準電圧Ｖｂｉａｓ２が供給され，ノードＮｎの電圧Ｖｎｎを抵抗（Ｒｎ ＋ Ｒｎ−1）と抵抗（Ｒ１ ＋ ・・・＋ Ｒｎ−２）とで分圧した電圧Ｖｂｉａｓ１′又は共通ノードの電圧Ｖｔａｐがスイッチ１１１を介して非反転入力端子に供給され，出力がＰＭＯＳトランジスタ１０５のゲートに接続されるオペアンプ１０４とを有している。また，抵抗Ｒ１〜Ｒｎの各抵抗間ノードの電圧が，スイッチ群１０６を介して共通ノード電圧Ｖｔａｐとして比較回路１０７に出力される。
【００１８】
また，基準電圧源１０１，被校正基準電圧源１０２，比較回路１０７，オペアンプ１０４は外部電源電圧ＶＤＤ１が供給されている。基準電圧源１０１，比較回路１０７については，外部電源電圧ＶＤＤ１との間にスイッチ１０９，１１２がそれぞれ設けられている。
【００１９】
図２の降圧型電源回路は，消費電力が小さい基準電圧源を使用して，精度の高い降圧電圧を生成することを目的としている。そこで，まず高精度の基準電圧源１０１を使用して，降圧電圧生成回路１０３で精度の高い降圧電圧ＶＤＤ２を生成する。以下，これをフェーズ１と呼ぶ。次に，基準電圧源１０１の基準電圧Ｖｂｉａｓ１を基準に被校正基準電圧源１０２の校正を行い，抵抗列内の複数の抵抗間接続ノードＮのうち被校正基準電圧源１０２の基準電圧Ｖｂｉａｓ２と等しいノードを特定する。以下，これをフェーズ２と呼ぶ。そして，オペアンプ１０４の反転入力端子を被校正基準電圧源１０２に接続して低精度の基準電圧源Ｖｂｉａｓ２を供給するとともに，非反転入力端子を基準電圧源Ｖｂｉａｓ２と等しいノードに接続する。その結果，オペアンプ１０４の状態が維持されたまま被校正基準電圧源１０２に切り替える事が出来る。以下，これをフェーズ３と呼ぶ。その後，スイッチ１０９をオフにして基準電圧源１０１の電流消費を遮断する。
【００２０】
これにより，降圧型電源回路は，校正動作後の通常状態において，消費電力が小さい被校正基準電圧源１０２を使用して降圧電圧ＶＤＤ２を生成することができる。さらに，低電圧の降圧電圧ＶＤＤ２がフェーズ１からフェーズ３を通して一定に保たれることを利用して，低耐圧の微小素子を含む校正制御回路１０８に降圧電圧ＶＤＤ２を電源として供給することも可能である。以下，フェーズ１からフェーズ３における降圧型電源回路の動作について図４のフローとともに具体的に説明する。
【００２１】
［フェーズ１］
校正動作開始時は，スイッチ１０９は端子ａとｂとを接続し，基準電圧源１０１に外部電源電圧ＶＤＤ１が入力され，基準電圧Ｖｂｉａｓ１が生成される。さらに，スイッチ１１０は端子ｂとｃとを接続し，基準電圧源１０１から基準電圧Ｖｂｉａｓ１がオペアンプ１０４の反転入力端子に印加される（図４のＳ１０）。一方，スイッチ１１１は，端子ｂとｃとを接続し，抵抗Ｒｎ−１とＲｎ−２の間のノードＮｎ−２の電圧Ｖｂｉａｓ１′がオペアンプ１０４の非反転入力端子に印加される。このように接続することで，オペアンプ１０４はトランジスタ１０５を制御して，ノードＮｎ−２の電圧Ｖｂｉａｓ１′を反転入力端子に印加される高精度の基準電圧Ｖｂｉａｓ１と等しくする。 これによりノードＮｎ−２以外の各ノードの電圧は，基準電圧Ｖｂｉａｓ１を基準としてそれより高い電圧と低い電圧になる。これらの各ノードの電圧は高精度の電圧であり，負荷回路１１３に電源電圧として供給されているノードＮｎの降圧電圧ＶＤＤ２の精度も高い。
【００２２】
このようにフェーズ１では，オペアンプ１０４に供給する基準電圧を高精度の基準電圧Ｖｂｉａｓ１にすることで，降圧電圧生成回路１０３は高精度の降圧電圧ＶＤＤ２を生成することができる。
【００２３】
［フェーズ２］
フェーズ２では，ばらつきが大きい基準電圧Ｖｂｉａｓ２と等しい又は近似する電圧が抵抗列のどのノードに生成されているかを探索する。まず，スイッチ１１２は，校正制御回路１０８のスイッチ制御信号ＣＮＴＲＬ１に応答して，端子ａとｂとを接続し，比較回路１０７に外部電源電圧ＶＤＤ１が供給される。また，スイッチ群１０６は，スイッチ制御信号ＣＮＴＲＬ２に応答して，抵抗Ｒ１とＲ２の間のノードＮ１に接続するスイッチＳＷ１をオンし，ノードＮ１における電圧が共通ノードの電圧Ｖｔａｐとして比較回路１０７に供給される。
【００２４】
この状態で，比較回路１０７は，共通ノードの電圧Ｖｔａｐと基準電圧Ｖｂｉａｓ２を比較する。本校正動作例では，抵抗列内のノードのうち，最小電圧のノードＮ１から最大電圧のノードＮｎまでの順に，基準電圧Ｖｂｉａｓ２と等しい又は近似するノードの探索を行う。すなわち，まず，基準電圧Ｖｂｉａｓ１との差が最も大きく，かつ最小となるノードＮ１の電圧がＶｂｉａｓ２であるか否かを判定する（図４のＳ１１）。なお，このときの共通ノードの電圧Ｖｔａｐは，ノードＮｎ−２のノード電圧Ｖｂｉａｓ１′（＝Ｖｂｉａｓ１）を分圧してＶｂｉａｓ１×Ｒ１／（Ｒ１ ＋ ・・・ ＋ Ｒｎ−２）と表すことができる。比較した結果（図４のＳ１２），「共通ノード電圧のＶｔａｐ＜基準電圧Ｖｂｉａｓ２」のときはＨレベル，「共通ノード電圧Ｖｔａｐ≧基準電圧Ｖｂｉａｓ２」のときはＬレベルの判定信号Ｖｃｏｍｐを出力する。
【００２５】
校正制御回路１０８は，比較回路１０７が出力した判定信号Ｖｃｏｍｐに基づいて，スイッチ群１０６，スイッチ１０９〜１１２の各スイッチの動作を制御するスイッチ制御信号ＣＮＴＲＬ１〜４を出力する。
【００２６】
最初のノードＮ１の電圧は最小であるため，判定信号ＶｃｏｍｐがＨレベル，すなわち「共通ノードの電圧Ｖｔａｐ＜基準電圧Ｖｂｉａｓ２」とする。これに応答して，校正制御回路１０８はスイッチ群１０６に対してスイッチ制御信号ＣＮＴＲＬ２を出力し，スイッチ群１０６内のスイッチＳＷ１をオフした後，スイッチＳＷ２をオンする（図４のＳ１３）。
【００２７】
そして，ノードＮ２における電圧（＝Ｖｂｉａｓ１×（Ｒ１ ＋ Ｒ２）／（Ｒ１ ＋ ・・・ ＋ Ｒｎ−２））が，共通ノードの電圧Ｖｔａｐとして比較回路１０７に供給され，基準電圧Ｖｂｉａｓ２と比較される。比較した結果（図４のＳ１２），判定信号Ｖｃｏｍｐが再度Ｈレベル，つまり「共通ノードの電圧Ｖｔａｐ＜基準電圧Ｖｂｉａｓ２」であれば，再度校正制御回路１０８から出力されたスイッチ制御信号ＣＮＴＲＬ２により，スイッチ群１０６ではスイッチＳＷ２がオフし，スイッチＳＷ３がオンされる（図４のＳ１３）。
【００２８】
このように，スイッチの切替は，下から上へ順に，スイッチＳＷ１，ＳＷ２，・・・，ＳＷ（ｎ−３），ＳＷ（ｎ−２），ＳＷ（ｎ−１），ＳＷｎという順で行われる。すなわち，共通ノードＶｔａｐと基準電圧Ｖｂｉａｓ２との差が小さくなるようにスイッチが切り替えられる。また，このスイッチの切替および共通ノード電圧のｖｔａｐと基準電圧Ｖｂｉａｓ２との比較は，判定信号ＶｃｏｍｐがＨレベルからＬレベル，つまり比較結果が「共通ノードの電圧Ｖｔａｐ≧基準電圧Ｖｂｉａｓ２」に切り替わるまで行われる。すなわち基準電圧Ｖｂｉａｓ２と等しい又はほぼ等しい電圧のノードが見つかるまで繰り返し行われる。
【００２９】
なお，スイッチの切替が行われても，オペアンプ１０４がトランジスタ１０５を制御しノードＮｎ−２の電圧Ｖｂｉａｓ１‘を基準電圧Ｖｂｉａｓ１と等しくしているため，抵抗列の各ノードの電圧は変動していない。したがって降圧電圧ＶＤＤ２も変動することなく一定の値を保持している。
【００３０】
ここでは仮にスイッチを切り替えた結果（図４のＳ１３），ノードＮｎ−１に接続するスイッチＳＷ（ｎ−１）がオンされたときに，比較結果（図４のＳ１２）が「共通ノードの電圧Ｖｔａｐ≧基準電圧Ｖｂｉａｓ２」に切り替わったとする。すなわち，基準電圧Ｖｂｉａｓ２と同じ電圧を持つ箇所がノードＮｎ−１とノードＮｎ−２との間に存在するものと仮定する。ここで，各ノード間の電圧差は抵抗Ｒ１〜Ｒｎにより決定されるが，第１の実施の形態では，ノードＮｎ−１の電圧が基準電圧Ｖｂｉａｓ２とほぼ等しくなるように各抵抗が設定されているものとする。したがって，ノードＮｎ−１の電圧はＶｂｉａｓ１×（Ｒ１ ＋・・・＋ Ｒｎ−１）／（Ｒ１ ＋ ・・・ ＋ Ｒｎ−２）≒Ｖｂｉａｓ２と表記することができる。
【００３１】
そして，比較結果が，「共通ノードの電圧Ｖｔａｐ＜基準電圧Ｖｂｉａｓ２」から「共通ノードの電圧Ｖｔａｐ≧基準電圧Ｖｂｉａｓ２」に切り替わると，比較回路１０７から出力される判定信号ＶｃｏｍｐはＨレベルからＬレベルに切り替わる。
【００３２】
このようにフェーズ２では，スイッチ群１０６のスイッチを切り替えて，各ノードの電圧と低精度の基準電圧Ｖｂｉａｓ２とを比較して，基準電圧Ｖｂｉａｓ２と等しくなる電圧を有するノードを特定する。
【００３３】
［フェーズ３］
判定信号ＶｃｏｍｐがＨレベルからＬレベルに切り替わると，校正制御回路１０８は，各スイッチを次のように制御するスイッチ制御信号ＣＮＴＲＬ１，ＣＮＴＲＬ３，ＣＮＴＲＬ４を出力する。すなわち，スイッチ１１０，１１１はスイッチ制御信号ＣＮＴＲＬ３によりそれぞれ端子ａと端子ｃとを接続する（図４のＳ１４）。また，フェーズ３では基準電圧源１０１と比較回路１０７は使用されないため，スイッチ１０９，１１２はスイッチ制御信号ＣＮＴＲＬ４，ＣＮＴＲＬ１によりオフされる（図４のＳ１５）。これにより基準電圧源１０１と比較回路１０７の電力消費は停止する。
【００３４】
スイッチ１０９，１１０〜１１２の切替の結果，図３に示すように，オペアンプ１０４の反転入力端子と被校正基準電圧源１０２とが接続され，非反転入力端子とノードＮｎ−１とが接続される。すなわち，降圧電圧生成回路１０３に供給される基準電圧が基準電圧源１０１の基準電圧Ｖｂｉａｓ１から被校正基準電圧源１０２の基準電圧Ｖｂｉａｓ２に切り替わり，オペアンプ１０４の反転入力端子には低精度の基準電圧Ｖｂｉａｓ２が供給され，非反転入力端子にはフェーズ２で特定したノードＮｎ−１の電圧が供給される。このフェーズ２で特定したノードＮｎ−１の電圧は，基準電圧Ｖｂｉａｓ２と等しい又は近似する電圧である。
【００３５】
これにより，ノードＮｎ−１の電圧は，スイッチ１１０，１１１の切替前後で基準電圧Ｖｂｉａｓ２（≒Ｖｂｉａｓ１×（Ｒ１ ＋・・・＋ Ｒｎ−１）／（Ｒ１ ＋ ・・・ ＋ Ｒｎ−２））が維持される。また，スイッチ１１０，１１１の切替前後で各ノードの電圧にも変動が生じておらず，降圧電圧ＶＤＤ２も変動せず精度の高い値が維持されている。つまり，フェーズ３以降の通常動作状態において，降圧電圧生成回路１０３に基準電圧源１０２からばらつきが大きい基準電圧Ｖｂｉａｓ２を供給しても，精度の高い降圧電圧ＶＤＤ２を出力することが可能となっている。しかも，基準電圧源１０２の消費電力は小さい。
【００３６】
このように図２，図３に示す降圧型電源回路により，基準電圧源の消費電力を小さくして高精度の降圧電圧ＶＤＤ２を生成することができる。さらに，フェーズ１からフェーズ３を通して高精度の降圧電圧ＶＤＤ２が安定して生成されるため，低耐圧素子を含む校正制御回路１０８に降圧電圧ＶＤＤ２を供給することも可能となる。
【００３７】
なお，フェーズ２における基準電圧Ｖｂｉａｓ２と電圧が等しいノードの探索方法において，スイッチＳＷｎからスイッチＳＷ１へ上から下に順に切り替えるようにしてもよい。さらに，この方法だけでなく二分探索法を用いて基準電圧Ｖｂｉａｓ２と電圧が等しいノードを特定することも可能である。
【００３８】
また，図２，図３では，降圧電圧ＶＤＤ２を出力するノードをノードＮｎとしているが，このノードに限らず，降圧電圧ＶＤＤ２の供給先の負荷回路１１３が要求する電源電圧に応じてノードＮ１〜Ｎｎのいずれかのノードから降圧電圧ＶＤＤ２を出力することもできる。同様に，校正制御回路１０８に電源電圧を供給するノードについても，校正制御回路１０８が要求する電圧に応じてノードＮ１〜Ｎｎのいずれかにすることもできる。
【００３９】
さらに，図２では，ノードＮｎ−２の電圧がオペアンプ１０４の非反転入力端子に供給されている。しかし，基準電圧Ｖｂｉａｓ２のばらつきの方向によっては，ノードＮｎからＮ１のいずれかのノードを選択してオペアンプ１０４の非反転入力端子に接続することがよく，特に，基準電圧Ｖｂｉａｓ２と電圧が等しいノードに特定することが好ましい。
【００４０】
例えば，通常，基準電圧Ｖｂｉａｓ２のばらつきαは基準電圧Ｖｂｉａｓ１を基準に所定の範囲内で収まることが想定されるため，まず，フェーズ１で抵抗列のノードのうち中央にあるノードＮｎ／２とオペアンプ１０４の非反転入力端子とを接続してフェーズ２でフェーズ２で基準電圧Ｖｂｉａｓ２と電圧が等しいノードの探索をする。探索の結果，仮に「ノードＮｎの電圧＜基準電圧Ｖｂｉａｓ２」となった場合は，ノードＮｎ／２の下のノードのいずれかとオペアンプ１０４の非反転入力端子とを接続してフェーズ１から再度実行すればよい。「ノードＮ１の電圧＞基準電圧Ｖｂｉａｓ２」となった場合は，ノードＮｎ／２の上のノードのいずれかとオペアンプ１０４の非反転入力端子とを接続してフェーズ１から再度実行すればよい。
【００４１】
次に図２および図３の基準電圧源１０１，被校正基準電圧源１０２，比較回路１０７の回路構成について図５〜図７を用いて説明する。
【００４２】
図５は，第１の実施の形態における基準電圧源を示す図である。図５に示す基準電圧源１０１は，オペアンプＯＡ５０１と，抵抗Ｒ５０１〜Ｒ５０３と，バイポーラトランジスタＱ５０１，Ｑ５０２とを有するバンドギャップ回路である。例えば，バイポーラトランジスタＱ５０１は１個の単位トランジスタで，バイポーラトランジスタＱ５０２はｎ個の並列接続された単位トランジスタを有している。
【００４３】
抵抗Ｒ５０１とＲ５０２は等しく設計され，オペアンプＯＡ５０１が安定した状態では，オペアンプＯＡ５０１反転入力端子と非反転入力端子の電圧が等しくなるので，両抵抗に同じ電流が流れる。その結果，バイポーラトランジスタＱ５０１，Ｑ５０２には同じ電流が流れ，電流密度が１：１／ｎになり，バイポーラトランジスタＱ５０１，Ｑ５０２の順方向電圧Ｖｂｅには電圧ΔＶｂｅの差が生成される（Ｖｂｅ（Ｑ５０１）−Ｖｂｅ（Ｑ５０２）＝ΔＶｂｅ）。この差電圧ΔＶｂｅは抵抗Ｒ５０３に印加される。つまり，抵抗Ｒ５０２，Ｒ５０３に流れる電流Ｉ１は，Ｉ１×Ｒ５０３＝ΔＶｂｅであることから，Ｉ１＝ΔＶｂｅ／Ｒ５０３となる。したがって，基準電圧Ｖｂｉａｓ１は，バイポーラトランジスタＱ５０１のエミッタベース間ｐｎ接合の順方向電圧Ｖｂｅ（Ｑ５０１）（オペアンプＯＡ５０１の非反転入力端子の電圧）と，Ｒ５０２の電圧，Ｒ５０２×Ｉ１＝ΔＶｂｅ×Ｒ５０２／Ｒ５０３の和となる。
【００４４】
また，バイポーラトランジスタのｐｎ接合の順方向電圧Ｖｂｅ（Ｑ５０１）は温度の上昇に伴って減少する負の温度依存性を持ち，一方，異なる電流密度にバイアスされた両バイポーラトランジスタのｐｎ接合の順方向電圧の差ΔＶｂｅは温度に比例して大きくなる正の温度依存性を持つ。それにより，これらを加算した基準電圧Ｖｂｉａｓ１の値は温度に依存せず，そのときの基準電圧Ｖｂｉａｓ１は，シリコンのバンドギャップ電圧に相当する約１．２Ｖ（１２００ｍＶ）となることが知られている。
【００４５】
さらに，非特許文献１に記されているように，バンドギャップ回路では基準電圧Ｖｂｉａｓ１の精度をあげるため，バイポーラトランジスタＱ５０２における単位トランジスタの個数ｎを大きくする必要がある。所望の機能を満たすために単位トランジスタは消費電流の下限値が仕様上定められているため，大きなｎ個の単位トランジスタを使用することにより，バイポーラトランジスタＱ５０２全体の消費電流は大きくなる。そのため，抵抗Ｒ５０１〜Ｒ５０３に流れる電流が大きくなり，バンドギャップ回路全体の消費電流も大きくなる。
【００４６】
このようにして，基準電圧源１０１では，高精度の電圧Ｖｂｉａｓ１が生成されるが消費電力が大きくなる。
【００４７】
図６は，第１の実施の形態における被校正基準電圧源を示す図である。なお，図６には（１），（２）の２通りの被校正基準電圧源１０２を示している。
【００４８】
図６（１）の被校正基準電圧源１０２は，温度に比例し電流値が上昇するＰＴＡＴ（Proportional To Absolute Temperature）電流を生成する電流源Ｉ６０１と，温度に依存して抵抗が変動しない一定抵抗のポリシリコン抵抗Ｒ６０１と，バイポーラトランジスタＱ６０１とを有する。バイポーラトランジスタＱ６０1の順方向電圧Ｖｂｅは，温度の上昇に伴って減少する負の温度依存性を持つ。一方，電流源Ｉ６０１の電流が温度の上昇に伴って正の温度依存性を持つため，抵抗Ｒ６０１の電圧は温度の上昇に伴い正の温度依存性を持つこととなる。そのため基準電圧Ｖｂｉａｓ２は，バイポーラトランジスタＱ６０1の順方向電圧Ｖｂｅと抵抗Ｒ６０１の電圧との和となり，温度に依存しない。しかし，バイポーラトランジスタＱ６０１，抵抗Ｒ６０１それぞれの特性の絶対値は，各素子が有する製造ばらつきにより変動してしまう。そのため，基準電圧Ｖｂｉａｓ２の値にも，各素子の製造ばらつきによってばらつきが生じてしまう。
【００４９】
図６（２）の被校正基準電圧源１０２は，温度に非依存で一定の電流を生成する電流源Ｉ６０２と，温度に比例して抵抗値が上昇する拡散抵抗Ｒ６０２と，バイポーラトランジスタＱ６０２とを有する。バイポーラトランジスタＱ６０２の順方向電圧Ｖｂｅは，温度の上昇に伴って減少する負の温度依存性を持つ。したがって，基準電圧Ｖｂｉａｓ２は，バイポーラトランジスタＱ６０２の順方向電圧Ｖｂｅと抵抗Ｒ６０２の電圧との和となり，温度に依存しない。ただし，図６（２）においても，図６（１）と同様，バイポーラトランジスタＱ６０２と抵抗Ｒ６０２の製造ばらつきにより，基準電圧Ｖｂｉａｓ２にもばらつきが生じる。
【００５０】
また，図６（１），（２）の電流源Ｉ６０１，Ｉ６０２の電流は，バイポーラトランジスタＱ６０１，Ｑ６０２と抵抗Ｒ６０１，Ｒ６０２とが仕様を満たすために必要最小限の電流値としているため，基準電圧源１０１と比較すると被校正基準電圧源１０２の消費電流は小さい。
【００５１】
以上のように被校正基準電圧源１０２では，消費電力は小さいが基準電圧Ｖｂｉａｓ２のばらつきは大きくなる。
【００５２】
図７は，第１の実施の形態における比較回路を示す図である。図７の比較回路１０７は，外部電源電圧ＶＤＤ１が供給されており，電流源Ｉ７０１と，ＰＭＯＳトランジスタＴ７０１〜Ｔ７０３と，ＮＭＯＳトランジスタＴ７０４〜Ｔ７０８とを有する。
【００５３】
ＮＭＯＳトランジスタＴ７０６〜Ｔ７０８は，カレントミラー回路であり，ＮＭＯＳトランジスタＴ７０６〜Ｔ７０８の各ドレイン電流は等しい。また，ＰＭＯＳトランジスタＴ７０１，Ｔ７０２でカレントミラー回路であり，ＰＭＯＳトランジスタＴ７０１とＴ７０２に流れるドレイン電流は等しい。さらに，ＮＭＯＳトランジスタＴ７０４，Ｔ７０５のソースが共通に接続され，ゲートにはそれぞれ基準電圧Ｖｂｉａｓ２，共通ノードの電圧Ｖｔａｐが印加されており，基準電圧Ｖｂｉａｓ２と共通ノードの電圧Ｖｔａｐの電圧差に応じて，ＰＭＯＳトランジスタＴ７０３のゲートに接続されるノードＮ７０１の電圧レベルが変動する。つまり，ＰＭＯＳトランジスタＴ７０１,Ｔ７０２とＮＭＯＳトランジスタＴ７０４，Ｔ７０５は，基準電圧Ｖｂｉａｓ２と共通ノードの電圧Ｖｔａｐを入力電圧とする差動回路である。
【００５４】
基準電圧Ｖｂｉａｓ２＞共通ノードの電圧ＶｔａｐのときはノードＮ７０１の電圧レベルは低くなり，ＰＭＯＳトランジスタＴ７０３はオンして判定信号ＶｃｏｍｐはＨレベルとなる。共通ノードの電圧Ｖｔａｐ≧基準電圧Ｖｂｉａｓ２のときはノードＮ７０１の電圧レベルは高くなり，ＰＭＯＳトランジスタＴ７０３はオフして判定信号ＶｃｏｍｐはＬレベルとなる。図２で示すように校正制御回路１０８は，この判定信号Ｖｃｏｍｐに基づいてスイッチ制御信号ＣＮＴＲＬ１〜ＣＮＴＲＬ４を出力する。
【００５５】
以上より，第１の実施の形態における降圧型電源回路は，まず，ばらつきの小さい基準電圧Ｖｂｉａｓ１を出力するが消費電力が大きい基準電圧源１０１からオペアンプ１０４へ基準電源Ｖｂｉａｓ１を供給して降圧電圧ＶＤＤ２を高精度に生成する。そして抵抗列の各ノードの電圧を維持して各ノードの電圧とばらつきの大きい基準電圧Ｖｂｉａｓ２とを比較しながら，基準電源Ｖｂｉａｓ２と等しい電圧のノードを特定する。その後，オペアンプ１０４へ電圧を供給する基準電圧を，消費電力が大きい基準電圧源１０１の高精度の基準電圧Ｖｂｉａｓ１から，消費電力が小さい被校正基準電圧源１０２の低精度の基準電圧Ｖｂｉａｓ２に切り替える。さらに基準電源Ｖｂｉａｓ２と等しい電圧のノードとオペアンプ１０４とを接続することで，切替前後で抵抗列の各ノードの電圧を維持する。これにより，基準電圧源の消費電力を小さくして降圧電圧ＶＤＤ２を高精度に生成することができる。しかもフェーズ１からフェーズ３を通して降圧電圧ＶＤＤ２は一定に保たれるので降圧電圧ＶＤＤ２を低耐圧素子を含む校正制御回路１０８に供給することができる。
【００５６】
［第２の実施の形態］
図８は，第２の実施の形態における降圧型電源回路を示す図である。図８の降圧型電源回路は，図２，図３の降圧型電源回路に対して，さらにもう一つの降圧電圧生成回路１２０（第２の降圧電圧生成回路）を有し，降圧電圧生成回路１２０の降圧電圧ＶＤＤ２が電源として校正制御回路１０８と負荷回路１１３とに供給されている。なお，降圧電圧生成回路１２０は図１の降圧電圧生成回路とする。
【００５７】
第２の実施の形態では，第１の実施の形態におけるフェーズ１からフェーズ３と同様の校正動作により降圧電圧生成回路１０３（第１の降圧電圧生成回路）が生成した高精度の降圧電圧（ノードＮｎの電圧）を基準電圧Ｖｒｅｆとして，降圧電圧生成回路１２０が降圧電圧ＶＤＤ２をさらに生成する。また，第１の実施の形態で生成した降圧電圧（ノードＮｎの電圧）の供給先を負荷回路１１３ではなく降圧電圧生成回路１２０とする。以下，図８の降圧型電源回路の動作フェーズ１からフェーズ３について，第１の実施の形態と相違がある点について説明する。
【００５８】
［フェーズ１］
まず，オペアンプ１０４の反転端子入力が高精度の基準電圧源１０１と接続し，非反転端子入力がノードＮｎ−２と接続し，降圧電圧生成回路１０３がノードＮｎの電圧，つまり高精度の降圧電圧Ｖｒｅｆを生成する。そして，降圧電圧生成回路１２０は，この降圧電圧Ｖｒｅｆを基準電圧として，外部電源電圧ＶＤＤ１から降圧電圧ＶＤＤ２を生成する。このとき，降圧電圧生成回路１２０では，高精度の降圧電圧Ｖｒｅｆが図１の基準電圧Ｖｒｅｆに該当し，ノードｎ１の電圧Ｖｒｅｆ′は降圧電圧Ｖｒｅｆと等しくなる。したがって降圧電圧生成回路１２０の抵抗列の各ノードｎ１，ｎ２の電圧も精度が高く，したがってノードｎ２の降圧電圧ＶＤＤ２も高精度である。このようにフェーズ１では，高精度の基準電圧源１０１を使用して降圧電圧ＶＤＤ２を生成する。
【００５９】
［フェーズ２］
次に，第１の実施の形態におけるフェーズ２と同様にして降圧電圧生成回路１０３にて基準電圧Ｖｂｉａｓ２と電圧が等しいノードが探索される。また，この探索の間は，降圧電圧Ｖｒｅｆは高精度かつ一定に保たれる。これにより，降圧電圧生成回路１２０の抵抗列の各ノードの電圧も高精度かつ一定に保たれるので，降圧電圧ＶＤＤ２も高精度の電圧値で一定に保たれる。
【００６０】
［フェーズ３］
降圧電圧生成回路１０３にて基準電圧Ｖｂｉａｓ２と電圧が等しいノードの探索が完了した後，第１の実施の形態におけるフェーズ３と同様，降圧電圧生成回路１０３の基準電圧を高精度の基準電圧源１０１の基準電圧Ｖｂｉａｓ１から消費電力が小さく低精度の被校正基準電圧源１０２の基準電圧Ｖｂｉａｓ２に切り替える。この切替が行われても，降圧電圧Ｖｒｅｆは高精度かつ一定に保たれるため，降圧電圧ＶＤＤ２も高精度の電圧値で一定に保たれる。
【００６１】
このように第２の実施の形態では，基準電圧源１０１又は被校正基準電圧源１０２と降圧電圧生成回路１０３とを有する回路群を，降圧電圧ＶＤＤ２を生成するための基準電圧源とみなすことができる。具体的には，フェーズ１からフェーズ２までは，基準電圧源１０１と降圧電圧生成回路１０３とを有する回路群を，ばらつきの小さい降圧電圧Ｖｒｅｆを出力するが消費電力が大きい基準電圧源とみなすことができる。また，フェーズ３では，被校正基準電圧源１０２と降圧電圧生成回路１０３とを有する回路群を，ばらつきの小さい降圧電圧Ｖｒｅｆを出力し消費電力が小さい基準電圧源とみなすことができる。
【００６２】
以上より，第２の実施の形態では，基準電圧源１０１又は被校正基準電圧源１０２と降圧電圧生成回路１０３とを有する回路群は，負荷回路１１３の電源を降圧電圧生成回路１２０にて生成するための基準電圧源として機能している。そして，図８に示す降圧型電源回路により，基準電圧源の消費電力を小さくして高精度の降圧電圧ＶＤＤ２を生成することが可能となる。また，降圧電圧生成回路１２０の抵抗列の各ノードの電圧もフェーズ１からフェーズ３において高精度かつ一定に保たれるため，高精度の降圧電圧ＶＤＤ２が安定して生成される。これにより，低耐圧素子を含む校正制御回路１０８に降圧電圧ＶＤＤ２を供給することも可能となる。
【００６３】
なお，フェーズ２における基準電圧Ｖｂｉａｓ２と電圧が等しいノードの探索方法については，第１の実施の形態と同様に，スイッチＳＷｎからスイッチＳＷ１へ上から下に順に切り替える方法や二分探索法を用いてもよい。
【００６４】
また，降圧電圧Ｖｒｅｆを出力するノードについても，第１の実施の形態と同様に，ノードＮ１〜Ｎｎのいずれかにすることもできる。
【００６５】
そして，オペアンプ１０４の非反転入力端子と接続するノードについても，第１の実施の形態と同様に，ノードＮｎからＮ１のいずれかのノードを選択して接続してもよい。
【００６６】
［第３の実施の形態］
図９は，第３の実施の形態における降圧型電源回路を示す図である。第１の実施の形態とは異なり，共通ノードの電圧Ｖｔａｐが電源として，低耐圧素子を含む校正制御回路１０８に供給されている。降圧電圧生成回路１０３の抵抗列の各ノードの電圧が，校正制御回路１０８が許容する電源電圧範囲に納まる場合，第３の実施の形態を採用することは可能である。なお，図９の降圧型電源回路も，第１の実施の形態におけるフェーズ１からフェーズ３と同様の動作を行うことで，基準電圧源の消費電力が小さく高精度の降圧電圧ＶＤＤ２を安定して生成することができる。
【００６７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６８】
（付記１）
所定の基準電圧を発生する第１及び第２の基準電圧源回路と，
ソースに第１の電圧が供給されるトランジスタと，複数の抵抗を直列に接続し前記トランジスタと第２の電圧との間に設けられた抵抗列と，前記トランジスタを制御する演算増幅器とを有し，前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第１のノードに第１の降圧出力電圧を生成する第１の降圧電圧生成回路と，
前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと，
前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第２の基準電圧源回路の出力電圧とを比較する比較回路と，
前記比較回路の結果に応じて，前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し，
前記校正制御回路は，
前記第１の降圧電圧生成回路の校正動作中は，前記複数の抵抗間接続ノードのいずれかのうちの第２のノードと前記演算増幅器の非反転入力端子とを接続させ，前記第１の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ，
前記第１の降圧電圧生成回路の校正完了後は，前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ，前記第２の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。
【００６９】
（付記２）
付記１において，
前記第１の基準電圧源回路は，第１の基準電圧を出力し，
前記第２の基準電圧源回路は，前記第１の基準電圧よりもばらつきが大きい第２の基準電圧を出力する降圧型電源回路。
【００７０】
（付記３）
付記１において，
さらに，前記第１の降圧出力電圧を基準電圧として外部電源電圧から第２の降圧出力電圧を生成する第２の降圧電圧生成回路を有する降圧型電源回路。
【００７１】
（付記４）
付記１，２又は３において，
前記校正制御回路は，前記比較回路の結果に応じて，前記共通ノードの電圧と前記第２の基準電圧との差が小さくなるように前記スイッチを選択する降圧型電源回路。
【００７２】
（付記５）
付記１，２において，
前記校正制御回路には，前記複数の抵抗間接続ノードのいずれかのうちの第３のノードから電源電圧が供給される降圧型電源回路。
【００７３】
（付記６）
付記３において，
前記校正制御回路には，前記第２の降圧出力電圧が供給される降圧型電源回路。
【００７４】
（付記７）
付記４において，
前記校正制御回路は，前記判定信号が前記第１の論理レベルから第２の論理レベルになったときに，第１の制御信号を出力し，
前記第１の制御信号に応答して前記演算増幅器の前記反転入力端子の接続先を前記第１の基準電圧源回路から前記第２の基準電圧源回路へ切り替える第１のスイッチ回路と，前記第1の制御信号に応答して前記演算増幅器の前記非反転入力端子の接続先を前記第２のノードから前記共通ノードへ切り替える第２のスイッチ回路とを有する降圧型電源回路。
【００７５】
（付記８）
付記５において，
前記第３のノードは前記第１のノードである降圧型電源回路。
【００７６】
（付記９）
付記１〜８のいずれかにおいて，
前記第１の基準電圧源回路は，外部電源電圧が供給され，前記第１の降圧電圧生成回路の校正完了後は，前記外部電源電圧が遮断される降圧型電源回路。
【符号の説明】
【００７７】
Ｖｒｅｆ          ：  基準電圧
Ｖｂｉａｓ１      ：  基準電圧源１０１の基準電圧
Ｖｂｉａｓ２      ：  被校正基準電圧源１０２の基準電圧
Ｖｔａｐ          ：  共通ノードの電圧
Ｖｃｏｍｐ        ：  判定信号
ＶＤＤ１          ：  外部電源電圧
ＶＤＤ２          ：  降圧電圧
ＣＮＴＲＬ１〜４  ：  スイッチ制御信号
【図１】
0005867065.tif 000002
【図２】
0005867065.tif 000003
【図３】
0005867065.tif 000004
【図４】
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【図５】
0005867065.tif 000006
【図６】
0005867065.tif 000007
【図７】
0005867065.tif 000008
【図８】
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【図９】
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