(57)【特許請求の範囲】
【請求項１】
シミュレーションの対象が半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の前記薄膜トランジスタについて、ドレイン電極とソース電極との間の電圧であるドレイン−ソース間電圧が低いときに、前記ドレイン電極と前記ソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、
前記半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算するポテンシャル分布演算手段と、
前記ポテンシャル分布演算手段により算出したポテンシャル分布を用いて前記半導体膜中の深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段と、
前記キャリア密度分布演算手段により算出したキャリア密度分布を前記半導体膜の深さ方向の全範囲について積分して前記半導体膜中のキャリア面密度を算出するキャリア面密度演算手段と、
前記キャリア面密度演算手段が算出したキャリア面密度に、移動度、電気素量、ドレイン−ソース間電圧、及びチャネル幅とチャネル長との比を乗じてドレイン電流を算出するドレイン電流演算手段と、
前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（１８）から算出するフェルミ準位演算手段と、
前記フェルミ準位演算手段により算出したフェルミ準位を、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入して、前記半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステート（Deep state）における密度、負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度及び負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度を、電荷担体密度として算出する電荷担体密度演算手段と、を備え、
前記ポテンシャル分布演算手段は、前記一次元ポアソン方程式である式（１）を差分化し、前記ゲート電極におけるポテンシャルが前記ゲート電極及び前記ソース電極の間の電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することで算出し、
前記キャリア分布密度演算手段は、前記キャリア密度分布を、式（１９）から算出し、
前記キャリア面密度演算手段は、前記キャリア密度分布を、式（２０）によって算出し、
前記式（１８）は、
【数１】
0005906079.tif 000042
であり、
ここで、前記式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）は、
【数２】
0005906079.tif 000043
であり、
前記式（１）は、
【数３】
0005906079.tif 000044
であり、
ここで、
【数４】
0005906079.tif 000045
であり、
前記式（１９）は、
【数５】
0005906079.tif 000046
であり、
前記式（２０）は、
【数６】
0005906079.tif 000047
であり、
ここで、
β＝ｑ／ｋＴ、
γｄ＝ｑ／Ｅｄｄ、
γａ＝ｑ／Ｅａｄ、
であり、
ｋはボルツマン定数、
Ｔは絶対温度、
ｑは電気素量、
ρは前記半導体膜の電荷密度、
ｐは前記半導体膜のホール密度、
ｎは前記半導体膜の電子密度、
Ｎｄｄ＋は前記半導体膜の正に帯電したドナー型欠陥のディープステートにおける密度、
Ｎａｄ−は前記半導体膜の負に帯電したアクセプタ型欠陥のディープステートにおける密度、
Ｎａｔ−は前記半導体膜の負に帯電したアクセプタ型欠陥のテールステートにおける密度、
ｐ０は前記半導体膜のフラットバンド条件におけるホール密度、
ｎ０は前記半導体膜のフラットバンド条件における電子密度、
Ｎｄｄ０＋は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、
Ｎａｄ０−は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、
Ｎａｔ０−は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、
ｇｄｄ０は前記半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、
ｇａｄ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、
ｇａｔ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、
Ｅｖは前記半導体膜の価電子帯上端のエネルギー、
Ｅｃは前記半導体膜の伝導帯下端のエネルギー、
Ｅｆは前記半導体膜のフラットバンド条件でのフェルミ準位、
Ｅｄｄは前記半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、
Ｅａｄは前記半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、
Ｅａｔは前記半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、
ｎｉは前記半導体膜の真性キャリア密度、
Ｅｉは前記半導体膜の真性フェルミ準位、
εｓｃは前記半導体膜の誘電率、
ｔｓｃは前記半導体膜の膜厚、
φはポテンシャル、
φ（ｘ）はポテンシャル分布、
ｎ（ｘ）はキャリア密度分布、
Ｎはキャリア面密度、
Ｎｄは前記半導体膜の実効的なドナー密度、
ｘは前記半導体膜の厚さ方向の位置、
であることを特徴とするドレイン電流のシミュレーション装置。
【請求項２】
所定の範囲における複数の前記ゲート電圧を前記ポテンシャル分布の計算条件として順次に前記ポテンシャル分布演算手段に設定する計算範囲設定手段を更に備え、
前記ポテンシャル分布に基づいて算出されたドレイン電流と、当該ポテンシャル分布の計算条件とした前記ゲート電圧とを対応付けたドレイン電流のゲート電圧依存性を計算することを特徴とする請求項１に記載のドレイン電流のシミュレーション装置。
【請求項３】
コンピュータを、請求項１又は請求項２に記載のドレイン電流のシミュレーション装置として機能させるためのドレイン電流のシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタについて、ドレイン電流を計算するシミュレーション装置及びそのプログラムに関する。
【背景技術】
【０００２】
半導体トランジスタの構造設計では、ゲート絶縁膜厚や半導体膜厚といったデバイスパラメータの値を決める必要がある。また、サブスレッショールド係数（Ｓ値）や閾値電圧（Ｖｔｈ）といったトランジスタの重要な性能指標に対して、開発目標値が設定されている場合には、それらの性能指標及び目標を満たすように、デバイスパラメータの値を決めなければならない。そして、一般的に、こうしたトランジスタの構造設計には、シミュレーション技術が用いられる。効率的にデバイスパラメータの値を決めるためには、高速かつ高精度なドレイン電流特性のシミュレーションが必要であり、通常、市販の二次元デバイスシミュレータ（例えば、ＳＩＬＶＡＣＯ社の二次元デバイスシミュレータ「ＡＴＬＡＳ」）が用いられる。
【０００３】
具体的な構造設計法としては、まず、シミュレーションにより、ドレイン電流特性を計算し、そこから、サブスレッショールド係数（Ｓ値）や閾値電圧（Ｖｔｈ）といったトランジスタの性能指標を得る。そして、もし、それらが予め設定した条件を満たさなければ、デバイスパラメータの値を変更し、再び、シミュレーションを行う。これを繰り返すことで、ドレイン電流特性が条件を満たすように、デバイスパラメータの値を決めることができる。こうした方法により、トランジスタの構造設計のための実際の素子の試作回数を減らすことができ、トランジスタの開発期間やコストの削減が可能となる。
【０００４】
一方、アモルファスシリコンＴＦＴに比べて移動度が高く、また、多結晶シリコンＴＦＴに比べて均一性が高いことで、アモルファスＩｎＧａＺｎＯ（ＩＧＺＯ；インジウム・ガリウム・亜鉛酸化物）などの酸化物半導体を用いたＴＦＴが現在、注目されている。こうした酸化物半導体ＴＦＴの開発においても、前記したように、シミュレーション技術を用いたドレイン電流特性の計算が重要である。
【０００５】
そして、近年、市販の二次元デバイスシミュレータを用いて、ＩＧＺＯ−ＴＦＴのドレイン電流特性を計算した例が報告されている（非特許文献１、２参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Hsing-Hung Hsieh, Toshio Kamiya, Kenji Nomura, Hideo Hosono, and Chung-Chih Wu, Appl. Phys. Lett. 92, 133503 (2008)
【非特許文献２】Tze-Ching Fung, Chiao-Shun Chuang, Charlene Chen, Katsumi Abe, Robert Cottle, Mark Townsend, Hideya Kumomi, and Jerzy Kanicki, J. Appl. Phys. 106, 084511 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、前記したような二次元デバイスシミュレータを用いた計算では広範囲な条件で高精度にドレイン電流特性が得られる一方で、シミュレーションに長時間を要し、また、シミュレーションを実行させるためにハイスペックなコンピュータが必要である、といった問題がある。
【０００８】
また、酸化物半導体を用いたＴＦＴは、半導体膜中にキャリアを捕獲する欠陥を含む、多数キャリアを使う蓄積型のトランジスタである。このため、このようなＴＦＴには、アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴに用いられる、従来からあるシミュレーション方法をそのまま適用することはできない。
【０００９】
そこで、本発明は、酸化物半導体ＴＦＴのように、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴに適用可能であり、かつ、高速にドレイン電流のシミュレーションを行うことができるシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。
【課題を解決するための手段】
【００１０】
前記した課題を解決するために、請求項1に記載のドレイン電流のシミュレーション装置（以下、適宜シミュレーション装置という）は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、ドレイン電極とソース電極との間の電圧であるドレイン−ソース間電圧が低いときに、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、ポテンシャル分布演算手段と、キャリア密度分布演算手段と、キャリア面密度演算手段と、ドレイン電流演算手段と、フェルミ準位演算手段と、電荷担体密度演算手段と、を備えて構成した。
【００１１】
かかる構成によれば、シミュレーション装置は、ポテンシャル分布演算手段によって、半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算する。これによって、シミュレーション装置は、ポテンシャル分布を高速に算出する。
【００１２】
次に、シミュレーション装置は、キャリア密度分布演算手段によって、ポテンシャル分布演算手段により算出したポテンシャル分布を用いて半導体膜中の深さ方向のキャリア密度分布を算出する。次に、シミュレーション装置は、キャリア面密度演算手段によって、キャリア密度分布演算手段により算出したキャリア密度分布を半導体膜の深さ方向の全範囲について積分して半導体膜中のキャリア面密度を算出する。そして、シミュレーション装置は、ドレイン電流演算手段によって、キャリア面密度演算手段が算出したキャリア面密度に、移動度、電気素量、ドレイン−ソース間電圧、及びチャネル幅とチャネル長との比を乗じてドレイン電流を算出する。
これによって、シミュレーション装置は、ポテンシャル分布を高速に算出するため、結果的にドレイン電流を高速に算出する。
【００１４】
また、シミュレーション装置は、フェルミ準位演算手段によって、半導体膜のフラットバンド条件でのフェルミ準位を、フェルミ準位についての方程式である式（１８）から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、フェルミ準位演算手段により算出したフェルミ準位を、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入して、半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステート（Deep state）における密度、負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度及び負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度を、電荷担体密度として算出する。
【００１５】
次に、シミュレーション装置は、ポテンシャル分布演算手段によって、一次元ポアソン方程式である式（１）を差分化し、ゲート電極におけるポテンシャルがゲート電極及びソース電極の間の電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することでポテンシャル分布を算出する。また、ポテンシャル分布を算出する際に、電荷担体密度演算手段が算出した半導体膜のフラットバンド条件における電荷担体密度が用いられる。
【００１６】
次に、シミュレーション装置は、キャリア密度分布演算手段によって、キャリア密度分布を、式（１９）から算出し、更に、キャリア面密度演算手段によって、キャリア密度分布を、式（２０）によって算出する。そして、シミュレーション装置は、ドレイン電流演算手段によって、ドレイン電流を算出する。
【００１７】
ここで、式（１８）は、
【００１８】
【数１】
0005906079.tif 000002
である。
【００１９】
また、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）は、
【００２０】
【数２】
0005906079.tif 000003
である。
【００２１】
また、式（１）は、
【００２２】
【数３】
0005906079.tif 000004
【００２３】
である。ここで、半導体膜の電荷密度ρは式（２）のように表され、更に、半導体膜のホール密度ｐ、電子密度ｎ、正に帯電したドナー型欠陥のディープステートにおける密度Ｎｄｄ＋、負に帯電したアクセプタ型欠陥のディープステートにおける密度Ｎａｄ−及び負に帯電したアクセプタ型欠陥のテールステートにおける密度Ｎａｔ−は、それぞれ、式（３）、式（４）、式（１０）、式（１３）及び式（１６）のように表すことができる。なお、式（１０）、式（１３）及び式（１６）は、近似式であるため、ポテンシャル算出の高速化に寄与する。
【００２４】
【数４】
0005906079.tif 000005
【００２５】
また、式（１９）及び式（２０）は、次のように与えられる。
【００２６】
【数５】
0005906079.tif 000006
【００２７】
以上において、β＝ｑ／ｋＴ、γｄ＝ｑ／Ｅｄｄ、γａ＝ｑ／Ｅａｄである。
また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量である。
更に、ρは半導体膜の電荷密度、ｐ０は半導体膜のフラットバンド条件におけるホール密度、ｎ０は半導体膜のフラットバンド条件における電子密度、Ｎｄｄ０＋は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、Ｎａｄ０−は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、Ｎａｔ０−は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、ｇｄｄ０は半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、ｇａｄ０は半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、ｇａｔ０は半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、Ｅｖは半導体膜の価電子帯上端のエネルギー、Ｅｃは半導体膜の伝導帯下端のエネルギー、Ｅｆは半導体膜のフラットバンド条件でのフェルミ準位、Ｅｄｄは半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、Ｅａｄは半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、Ｅａｔは半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、ｎｉは半導体膜の真性キャリア密度、Ｅｉは半導体膜の真性フェルミ準位、εｓｃは半導体膜の誘電率、ｔｓｃは半導体膜の膜厚、φはポテンシャル、φ（ｘ）はポテンシャル分布、ｎ（ｘ）はキャリア密度分布、Ｎはキャリア面密度、Ｎｄは半導体の実効的なドナー密度である。また、ｘは半導体膜の厚さ方向の位置を示す。
【００２８】
請求項２に記載のシミュレーション装置は、請求項１に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。
【００２９】
かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数のゲート電圧をポテンシャル分布の計算条件として順次にポテンシャル分布演算手段に設定する。次に、シミュレーション装置は、ポテンシャル分布演算手段によって、当該ゲート電圧におけるポテンシャル分布を算出する。そして、シミュレーション装置は、前記したドレイン電流演算手段によってドレイン電流を算出する。また、シミュレーション装置は、計算範囲設定手段によって、所定の範囲におけるゲート電圧を逐次変化させ、前記したドレイン電流演算手段によって、順次に設定されたゲート電圧に対応するドレイン電流を算出する。これによって、シミュレーション装置は、ドレイン電流と、その計算の基になったポテンシャル分布の計算条件としたゲート電圧とを対応付けたドレイン電流のゲート電圧依存性を計算する。
【００３０】
請求項３に記載のドレイン電流のシミュレーションプログラムは、コンピュータを、請求項１又は請求項２に記載のシミュレーション装置として機能させるためのプログラムである。
【発明の効果】
【００３３】
請求項１又は請求項３に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、半導体膜の深さ方向についてのポテンシャル分布を算出し、その一次元ポテンシャル分布に基づいてドレイン電流を算出するため、ハイスペックなコンピュータを用いることなく、高速かつ高精度にドレイン電流の基本特性を計算することができる。更に、バンドギャップ中に指数関数型の状態密度を持つドナー型欠陥のディープステートにおける密度と、アクセプタ型欠陥のディープステートにおける密度と、アクセプタ型欠陥のテールステートにおける密度とを考慮に含めて一次元ポアソン方程式を数値解析してポテンシャル分布を計算し、その結果を用いてドレイン電流を計算するようにしたため、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、ドレイン電流の基本特性を高速かつ高精度に計算することができる。
請求項２又は請求項３に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴについて、ドレイン電流のゲート電圧依存特性を計算することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態における計算対象であるＴＦＴの構造を示す模式的断面図である。
【図２】本発明の実施形態における計算対象であるＴＦＴにおける半導体膜の欠陥のバンドギャップ中の状態密度分布を示す図である。
【図３】本発明の実施形態における計算対象であるＴＦＴについて、フラットバンド条件を説明するための図である。
【図４】本発明の実施形態における計算対象であるＴＦＴについて、ポアソン方程式を解く際の境界条件を説明するための図である。
【図５】本発明の実施形態におけるドレイン電流のシミュレーション装置の構成を示すブロック図である。
【図６】本発明の実施形態におけるドレイン電流のシミュレーション装置の処理の流れを示すフローチャートである。
【図７】本発明の実施形態におけるドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算結果の一例と実測値とを示す図であり、（ａ）及び（ｂ）は、それぞれ異なるデバイスパラメータを用いて計算した例である。
【図８】本発明の実施形態におけるドレイン電流のシミュレーション装置を用いたドレイン電流特性の計算結果の他の例を示す図であり、（ａ）及び（ｂ）は、それぞれ異なるデバイスパラメータを用いて計算した例である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、n型の蓄積型ＴＦＴについて説明する。
【００３６】
［ドレイン電流の計算方法］
まず、ドレイン電流を計算方法について説明する。
図１は本発明におけるドレイン電流の計算方法を説明するためのＴＦＴの断面を模式的に示したものである。このＴＦＴは、図面において半導体膜ＳＣの左右方向の両端にそれぞれソース電極Ｓとドレイン電極Ｄとが設けられ、図面において半導体膜ＳＣの下方向には、ゲート絶縁膜ＩＮを挟んでゲート電極Ｇが設けられているボトムゲート、トップコンタクト型の電界効果型トランジスタ（ＦＥＴ）である。なお、本実施形態では、ボトムゲート、トップコンタクト型のＴＦＴを例に説明するが、本発明が適用できるＴＦＴは、この構造に限定されるものではない。
【００３７】
ここで、ｔｓｃは半導体膜ＳＣの厚さであり、Ｌは半導体膜ＳＣのチャネル長であり、ｔｉｎはゲート絶縁膜ＩＮの厚さである。また、座標系は、半導体膜ＳＣの厚さ方向（深さ方向ともいう）である図面の上下方向をｘ方向とし、チャネル長方向である図面の左右方向をｙ方向とする。ｘ方向の座標は、半導体膜ＳＣのゲート絶縁膜ＩＮとの界面をｘ＝０とし、上端面はｘ＝ｔｓｃとする。また、ｙ方向の座標は、半導体膜ＳＣがソース電極Ｓの右端部と接触する位置をｙ＝０とし、半導体膜ＳＣがドレイン電極Ｄの左端部と接触する位置をｙ＝Ｌとする。
【００３８】
［ポアソン方程式］
ここで、半導体膜ＳＣ中のポアソン方程式は、式（１）のように、一次元の方程式で表すことができる。
【００３９】
【数６】
0005906079.tif 000007
【００４０】
式（１）において、φは静電ポテンシャル（以下、適宜単に「ポテンシャル」という）、ｘは半導体膜ＳＣの厚さ方向の位置、ρは電荷密度であり、εｓｃは半導体膜ＳＣの誘電率である。
【００４１】
ここで、一次元のポアソン方程式を用いることについて説明する。
ＴＦＴの基本的な特性（閾値電圧ＶｔｈやＳ値）を評価することで、ゲート絶縁膜ＩＮと半導体膜ＳＣとの界面や半導体膜ＳＣ中に存在する欠陥の量や、固定電荷の量などを推定することができる。従って、基本特性の評価はＴＦＴの開発時に極めて重要である。
【００４２】
しかし、チャネル長Ｌが短いＴＦＴでは、ドレイン電極Ｄとソース電極Ｓとの間の電圧であるドレイン電圧Ｖｄｓが大きくなると、その影響により、閾値電圧Ｖｔｈが低下したり、Ｓ値が大きくなったりしてしまう現象が生じる。こうした現象が生じると、そこで観測される閾値電圧ＶｔｈやＳ値は、ドレイン電圧Ｖｄｓの影響を強く受けたものであり、本来のＴＦＴの基本特性を反映した閾値電圧ＶｔｈやＳ値とは違うものになってしまう。
【００４３】
従って、ＴＦＴの基本特性として、ドレイン電圧Ｖｄｓの違いによる影響を大きく受けずに、安定して閾値電圧ＶｔｈやＳ値を評価するためには、ドレイン電圧Ｖｄｓが低い条件で、ドレイン電流特性を評価する必要がある。そして、このＴＦＴの基本特性を評価することは、ＴＦＴのデバイスパラメータを定めるために有用である。
【００４４】
そこで、本発明は、ＴＦＴの基本特性を計算するために、ドレイン電圧Ｖｄｓが小さい条件（例えば、１（Ｖ）程度から数Ｖ程度）で、ドレイン電流Ｉｄを高速かつ高精度に計算するシミュレーションモデルを用いることとした。ここで、ドレイン電圧Ｖｄｓが１（Ｖ）程度と低い場合には、チャネル長方向（図１のｙ方向）の変化については、考慮することが不要である。従って、厚さ方向（図１のｘ方向）についての一次元ポアソン方程式を用いて良好なシミュレーションモデルを構築することができる。
【００４５】
式（１）についての説明を続ける。
式（１）において、キャリアを捕獲する欠陥を含む半導体膜ＳＣにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式（２）で与えられる。
【００４６】
【数７】
0005906079.tif 000008
【００４７】
ここで、ｑは電気素量、ｐはホール密度、ｎは電子密度、Ｎｄは酸素欠損や不純物水素などに由来する実効的なドナー密度、Ｎｄｄ＋は正に帯電したドナー型欠陥のディープステート（Deep state）における密度、Ｎａｄ−は負に帯電したアクセプタ型欠陥のディープステート（Deep state）における密度、Ｎａｔ−は負に帯電したアクセプタ型欠陥のテールステート（Tail state）における密度である。また、ドレイン電流特性に対するドナー型欠陥のテールステート（Tail state）の影響は小さいため、それに関する項はここでは無視している。なお、Ｎｄｄ＋は正に帯電したドナー型欠陥のディープステート（Deep state）における密度などは、適宜「Ｎｄｄ＋は正に帯電したドナー型欠陥（Deep state）の密度」のように記載する。
また、「ディープステート（Deep state）」及び「テールステート（Tail state）」についての説明は後記する。
【００４８】
ここで、ホール密度ｐ及び電子密度ｎは、それぞれ式（３）及び式（４）のように与えられる。
【００４９】
【数８】
0005906079.tif 000009
【００５０】
ここで、ｐ０及びｎ０は、それぞれ、フラットバンド条件における半導体膜ＳＣのホール密度及び電子密度であり、βは熱電圧の逆数である。ここで、β＝ｑ／ｋＴであり、ｋはボルツマン定数、Ｔは絶対温度である。
また、フラットバンド条件における半導体膜ＳＣのホール密度ｐ０及び電子密度ｎ０は、それぞれ、式（５）及び式（６）のように与えられる。
【００５１】
【数９】
0005906079.tif 000010
【００５２】
ここで、ｎｉは真性キャリア密度、Ｅｉは真性フェルミ準位、Ｅｆはフラットバンド条件でのフェルミ準位である。
【００５３】
また、本実施形態における計算方法では、酸素欠損や不純物水素などに由来する実効的なドナー密度Ｎｄは、ポテンシャルφに依存せずに、熱処理の温度や熱処理の雰囲気（例えば、窒素ガス雰囲気、大気など）などの製造プロセスによって定められる所定値をとるものと近似する。この所定値としては、実験結果に基づいて定められる経験値を固有パラメータとして用いることができる。
【００５４】
次に、キャリアを捕獲する欠陥の密度について詳しく説明する。図２はバンドギャップ中のドナー型欠陥（Deep state）とアクセプタ型欠陥（Deep state, Tail state）の状態密度を表わした図である。なお、「Deep state」とは、価電子帯上端のエネルギーＥｖと伝導帯下端のエネルギーＥｃとの間のエネルギー状態において、中央部のエネルギー状態をいうものである。また、「Tail state」とは、前記したエネルギー間で、価電子帯上端のエネルギーＥｖの近傍又は伝導帯下端のエネルギーＥｃの近傍のエネルギー状態をいうものである。
【００５５】
ここで、ドナー型欠陥（Deep state）の状態密度ｇｄｄは、バンドギャップ中のエネルギーEの関数として、式（７）のように与えられる。
【００５６】
【数１０】
0005906079.tif 000011
【００５７】
ここで、ｇｄｄ０は価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度である。また、Ｅｄｄはドナー型欠陥（Deep state）の状態密度分布の傾きの逆数で、「Ｅｄｄ＞ｋＴ」である。なお、ｋＴは、室温で２６ｍｅＶである。
【００５８】
また、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ＋は、式（８）に示すように、欠陥準位の占有確率をｆ（Ｅ）として、式（７）に（１−ｆ（Ｅ））を掛けて、価電子帯上端のエネルギーＥｖから伝導帯下端のエネルギーＥｃまで積分することにより求めることができる。なお、欠陥準位の占有確率ｆ（Ｅ）は、式（９）のように与えられる。
【００５９】
【数１１】
0005906079.tif 000012
【００６０】
ここで、Ｅｆｅはフェルミ準位である。
次に、式（８）の積分計算は数値的に行う必要があるが、「Ｅｄｄ＞ｋＴ」であることを考慮することにより、解析的な近似解が得ることができる。この近似解の導出について説明する。
【００６１】
まず、式（８）に式（７）及び式（９）を代入し、積分範囲の上端を伝導帯下端のエネルギーＥｃから無限大に変えることで、近似式である式（Ａ１）が得られる。
【００６２】
【数１２】
0005906079.tif 000013
【００６３】
ここで、式（Ａ２）のように、ｚ、αをおくと、式（Ａ１）は、式（Ａ３）のように表すことができ、更に式（Ａ４）のように近似することができる。
【００６４】
【数１３】
0005906079.tif 000014
【００６５】
ここで、α＞１（Ｅｄｄ＞ｋＴ）のとき、式（Ａ５）の関係が成立するから、式（Ａ４）は、式（Ａ６）のようになる。
【００６６】
【数１４】
0005906079.tif 000015
【００６７】
ここで、式（Ａ６）に、式（Ａ７）に示した関係式を代入することで、式（Ａ８）が得られる。
【００６８】
【数１５】
0005906079.tif 000016
【００６９】
また、式（Ａ９）に示すように、式（Ａ８）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋である。
【００７０】
【数１６】
0005906079.tif 000017
【００７１】
従って、式（Ａ９）を用いることにより、式（Ａ８）は式（１０）のように表すことができる。本実施形態では、式（８）に示した正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ＋の近似式として、式（１０）を用いるものである。
【００７２】
【数１７】
0005906079.tif 000018
【００７３】
また、アクセプタ型欠陥（Deep state）の状態密度ｇａｄは、式（１１）のように与えられる。
【００７４】
【数１８】
0005906079.tif 000019
【００７５】
ここで、ｇａｄ０は伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度、Ｅａｄはアクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数であり、「Ｅａｄ＞ｋＴ」である。
【００７６】
また、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ−は、式（１２）に示すように、式（１１）に欠陥準位の占有確率ｆ（Ｅ）を掛けて、価電子帯上端のエネルギーＥｖから伝導帯下端のエネルギーＥｃまで積分することにより求めることができる。
【００７７】
【数１９】
0005906079.tif 000020
【００７８】
式（８）に示した積分計算と同様に、式（１２）の積分計算も数値的に行う必要があるが、「Ｅａｄ＞ｋＴ」であることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。
【００７９】
まず、式（１２）に式（９）及び式（１１）を代入することで、式（Ｂ１）が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーＥｖからマイナス無限大に変えることで、近似式である式（Ｂ２）が得られる。
【００８０】
【数２０】
0005906079.tif 000021
【００８１】
ここで、式（Ｂ３）に示すように、ｚ、αをおくと、式（Ｂ２）は、式（Ｂ４）のように表すことができ、更に、積分範囲の上端を無限大に変えることで、近似式である式（Ｂ５）が得られる。なお、式（Ｂ３）のｚ及びαは、前記した式（Ａ２）のｚ及びαとは異なるものである。
【００８２】
【数２１】
0005906079.tif 000022
【００８３】
ここで、α＞１（Ｅａｄ＞ｋＴ）のとき、式（Ｂ６）の関係が成立するから、式（Ｂ５）は、式（Ｂ７）のようになる。
【００８４】
【数２２】
0005906079.tif 000023
【００８５】
ここで、式（Ｂ７）に、式（Ｂ８）に示した関係式を代入することで、式（Ｂ９）が得られる。
【００８６】
【数２３】
0005906079.tif 000024
【００８７】
また、式（Ｂ１０）に示すように、式（Ｂ９）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−である。
【００８８】
【数２４】
0005906079.tif 000025
【００８９】
従って、式（Ｂ１０）を用いることにより、式（Ｂ９）は式（１３）のように表すことができる。本実施形態では、式（１２）に示した負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ−の近似式として、式（１３）を用いるものである。
【００９０】
【数２５】
0005906079.tif 000026
【００９１】
また、アクセプタ型欠陥（Tail state）の状態密度ｇａｔは、式（１４）のように与えられる。
【００９２】
【数２６】
0005906079.tif 000027
【００９３】
ここで、ｇａｔ０は伝導帯下端でのアクセプタ型欠陥（Tail state）の状態密度、Ｅａｔはアクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数であり、「Ｅａｔ＜ｋＴ」である。
【００９４】
また、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ−は、式（１５）に示すように、式（１４）に、式（９）に示した欠陥準位の占有確率ｆ（Ｅ）を掛けて、価電子帯上端のエネルギーＥｖから伝導帯下端のエネルギーＥｃまで積分することにより求めることができる。
【００９５】
【数２７】
0005906079.tif 000028
【００９６】
式（８）及び式（１２）に示した積分計算と同様に、式（１５）の積分計算も数値的に行う必要があるが、「Ｅａｔ＜ｋＴ」であることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。
【００９７】
まず、式（１５）に式（９）及び式（１４）を代入することにより式（Ｃ１）が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーＥｖからマイナス無限大に変えることで、近似式である式（Ｃ２）が得られる。
【００９８】
【数２８】
0005906079.tif 000029
【００９９】
ここで、アクセプタ型欠陥のTail stateの状態密度は、伝導帯下端のエネルギーＥｃの近くでのみ高い値をとるので、式（Ｃ２）の積分を行う際は、式（９）で表わされる占有確率ｆ（Ｅ）を式（Ｃ３）のように近似することができる。
【０１００】
【数２９】
0005906079.tif 000030
【０１０１】
従って、式（Ｃ２）は、更に、式（Ｃ４）に示すように近似でき、その結果として式（Ｃ５）が得られる。
【０１０２】
【数３０】
0005906079.tif 000031
【０１０３】
ここで、式（Ｃ５）に式（Ｃ６）の関係式を代入することで、式（Ｃ７）が得られ、更に、変形すると式（Ｃ８）が得られる。
【０１０４】
【数３１】
0005906079.tif 000032
【０１０５】
また、式（Ｃ９）に示すように、式（Ｃ８）において、ポテンシャルφ＝０とした場合が、半導体膜ＳＣのフラットバンド条件での負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−である。
【０１０６】
【数３２】
0005906079.tif 000033
【０１０７】
従って、式（Ｃ９）を用いることにより、式（Ｃ８）は式（１６）のように表すことができる。本実施形態では、式（１５）に示した負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ−の近似式として、式（１６）を用いるものである。
【０１０８】
【数３３】
0005906079.tif 000034
【０１０９】
［フラットバンド条件でのフェルミ準位の計算］
次に、半導体膜ＳＣの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Ｅｆを計算するプロセスについて説明する。
【０１１０】
ここで、図３を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図３に示すように、ＴＦＴのエネルギーバンド図において、半導体膜ＳＣにおけるエネルギーバンドが曲がらず、フラットになる条件のことである。ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数とが等しく、かつ、ゲート絶縁膜ＩＮ中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Ｇである金属のフェルミ準位Ｅｆｍと、半導体膜ＳＣのフェルミ順位Ｅｆｓとが等しくなる。
【０１１１】
また、ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数との間に差がある場合や、ゲート絶縁膜ＩＮ中に電荷がある場合に、これらによって生じる半導体膜ＳＣ中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Ｖｇがフラットバンド電圧Ｖｆｂである。
【０１１２】
フェルミ準位Ｅｆを計算するプロセスについて説明を続ける。
式（２）に、式（３）、式（４）、式（１０）、式（１３）及び式（１６）を代入して、フラットバンド条件「φ＝０」において、半導体膜ＳＣにおける電気的中性条件である「ρ＝０」とすることで、式（１７）が得られる。
【０１１３】
【数３４】
0005906079.tif 000035
【０１１４】
そして、式（１７）に、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）を代入すると、式（１８）が得られる。
【０１１５】
【数３５】
0005906079.tif 000036
【０１１６】
ここで、価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度ｇｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅｄｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度ｇａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Tail state）の状態密度ｇａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅａｔ、実効的なドナー密度Ｎｄ、真性キャリア密度ｎｉ、真性フェルミ準位Ｅｉ、価電子帯上端のエネルギーＥｖ及び伝導帯下端のエネルギーＥｃは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。従って、式（１８）において未知数はフェルミ準位Ｅｆのみである。
【０１１７】
そこで、フェルミ準位Ｅｆの方程式である式（１８）について、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することで、フラットバンド条件でのフェルミ準位Ｅｆを算出することができる。
【０１１８】
［フラットバンド条件での電荷担体密度の計算］
次に、式（１８）から算出したフェルミ準位Ｅｆを、式（５）、式（６）、式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）に代入することで、半導体膜ＳＣのフラットバンド条件での電荷担体密度として、ホール密度ｐ０、電子密度ｎ０、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−が得られる。そして、これらの電荷担体密度を用いて、ポテンシャル分布の計算を行う。
【０１１９】
［ポテンシャル分布の計算］
式（１）に示したポアソン方程式は、差分化することで、例えば、直接法であるガウスの消去法や、反復法であるヤコビ法などの公知の手法を用いた数値解析によって、その解を求めることができる。これによって、ｘ方向（深さ方向）のポテンシャル分布の算出を行うことができる。
【０１２０】
ここで、差分化するために、半導体膜ＳＣにおいて、数値解析をする際に、例えば等間隔メッシュを仮定して、そのメッシュ幅をΔｘとして、ポテンシャル分布φ（ｘ）を、Δｘ単位で離散化した数値関数として取り扱うこととする。その結果、数値解析によって、ポテンシャル分布φ（ｘ）は、｛φ（０），φ（Δｘ），φ（２Δｘ），・・・，φ（ｔｓｃ）｝という数値関数（数列）として算出される。
【０１２１】
ここで、図４を参照して、ポアソン方程式を解く際の境界条件について説明する。
まず、ゲート電極Ｇにおけるポテンシャルφは、ゲート−ソース間電圧Ｖｇｓとフラットバンド電圧Ｖｆｂとの差「Ｖｇｓ−Ｖｆｂ」とする。また、ゲート絶縁膜ＩＮと半導体膜ＳＣとの界面（ｘ＝０）において、電束密度が連続となるようにする。更にまた、「ｘ＞ｔｓｃ」となる領域、すなわち半導体膜ＳＣの上面側（図１参照）に、十分に厚い絶縁膜層があるものと仮定し、ｘ＝ｔｓｃにおいて電界Ｅがほぼゼロとなるようにする。
【０１２２】
［キャリア密度分布の計算］
半導体膜ＳＣ中のキャリア密度分布は、ポアソン方程式を解いて得られるポテンシャル分布から計算することができる。
式（４）において、位置ｘにおけるポテンシャルをφ（ｘ）とすると、位置ｘにおけるキャリア密度（電子密度）ｎ（ｘ）は、式（１９）で与えられる。
【０１２３】
【数３６】
0005906079.tif 000037
【０１２４】
［キャリア面密度の計算］
キャリア面密度Ｎは、式（２０）に示すように、キャリア密度ｎ（ｘ）を、厚さ方向にｘ＝０からｘ＝ｔｓｃまで積分することにより算出することができる。
【０１２５】
【数３７】
0005906079.tif 000038
【０１２６】
実際には、ポテンシャル分布は数値計算より得られるので、式（２０）における積分は解析的には行うことができない。従って、半導体膜ＳＣにおいて、数値計算をする際に等間隔メッシュを仮定して、そのメッシュ幅をΔｘとすると、キャリアの面密度Ｎは、式（２１）のようにして算出することができる。
【０１２７】
【数３８】
0005906079.tif 000039
【０１２８】
［ドレイン電流の計算］
チャネル長Ｌが長く、また、ドレイン−ソース間電圧Ｖｄｓが小さいときは、チャネル方向（ｙ方向）のキャリア密度分布は一定であると近似することができる。従って、ドレイン電流Ｉｄは、式（２０）（または式（２１））によって算出されるキャリア面密度Ｎを用いて、式（２３）のように、キャリア面密度Ｎに、移動度μ、電気素量ｑ、ドレイン−ソース間電圧Ｖｄｓ及びチャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）を乗じることで算出することができる。
【０１２９】
【数３９】
0005906079.tif 000040
【０１３０】
以上の計算プロセスにより、ドレイン電流Ｉｄを算出することができる。
【０１３１】
また、このドレイン電流Ｉｄを算出の際に設定するゲート電圧Ｖｇの値を、様々に変えて、対応するドレイン電流Ｉｄを算出することにより、ドレイン電流Ｉｄのゲート電圧依存性（ドレイン電流特性）を計算することができる。
なお、ゲート電圧Ｖｇの値は、ドレイン電流計算プロセスにおいて、ポテンシャル分布φ（ｘ）を計算する際の境界条件を定めるために用いられる。すなわち、ゲート電極Ｇにおけるポテンシャルφ＝Ｖｇｓ−Ｖｆｂ＝（Ｖｇ−Ｖｓ）−Ｖｆｂを算出するために用いられる。
【０１３２】
次に、図５を参照（適宜図１参照）して、前記した本発明におけるドレイン電流の計算方法を用いて、ドレイン電流のシミュレーションを行うドレイン電流のシミュレーション装置（以下、適宜シミュレーション装置という）について説明する。
【０１３３】
［シミュレーション装置の構成］
図５に示すように、本実施形態におけるシミュレーション装置（ドレイン電流のシミュレーション装置）１は、デバイスパラメータ入力手段１０、フェルミ準位演算手段１１、電荷担体密度演算手段１２、計算範囲設定手段１３、ポテンシャル分布演算手段１４、キャリア密度分布演算手段１５、キャリア面密度演算手段１６、ドレイン電流演算手段１７、パラメータ記憶手段１８、電荷担体密度記憶手段１９及びドレイン電流記憶手段２０を備えて構成されている。
【０１３４】
なお、シミュレーション装置１は、専用のハードウェアによって構成することもできるが、パソコン（パーソナルコンピュータ）などの一般的なコンピュータに、ドレイン電流を計算するための前記した各手段を実現するプログラム（ドレイン電流のシミュレーションプログラム）を実行させることによって実現することができる。本実施形態は、パソコンにドレイン電流のシミュレーションプログラムを実行させてドレイン電流のシミュレーション装置１を実現するものである。
以下、各手段について詳細に説明する。
【０１３５】
デバイスパラメータ入力手段１０は、不図示のキーボードなどの入力手段を介して、ドレイン電流Ｉｄの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段１０は、入力したデバイスパラメータを、パラメータ記憶手段１８に記憶する。
【０１３６】
入力するデバイスパラメータとしては、半導体膜ＳＣの厚さｔｓｃ、ゲート絶縁膜ＩＮの厚さｔｉｎ、チャネル長Ｌ、チャネル幅Ｗ、価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度ｇｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅｄｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度ｇａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥の状態密度（Tail state）ｇａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅａｔ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄが挙げられる。
【０１３７】
また、本実施形態では、半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、移動度μ、誘電率εｓｃ及びゲート絶縁膜ＩＮの誘電率εｉｎは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段１８に記憶しておく。更に、計算条件の一つであるソース電圧Ｖｓは、例えば、予め定められた値（例えば、０［Ｖ］）を、パラメータ記憶手段１８に記憶しておく。更にまた、ドレイン電流Ｉｄの計算に用いられるソース電圧Ｖｄ（またはドレイン−ソース間電圧Ｖｄｓ）は、例えば、予め定められた値（例えば、１［Ｖ］）を、パラメータ記憶手段１８に記憶しておく。
以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜「デバイスパラメータ等」という。
【０１３８】
また、デバイスパラメータ入力手段１０は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、ＬＡＮ（Local Area Network）などの通信回線を介して入力するようにしてもよい。
【０１３９】
フェルミ準位演算手段１１は、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、半導体膜ＳＣのフラットバンド条件でのフェルミ準位Ｅｆを算出し、算出したフェルミ準位Ｅｆを電荷担体密度演算手段１９に出力するものである。
【０１４０】
具体的には、フェルミ準位演算手段１１は、前記した式（１８）にデバイスパラメータ等を代入し、式（１８）をニュートン法や二分法などにより数値解析することによって、半導体膜ＳＣのフェルミ準位Ｅｆを算出する。
【０１４１】
電荷担体密度演算手段１２は、フェルミ準位演算手段１１から入力したフェルミ準位Ｅｆを用いて、半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０及び電子密度ｎ０を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段１９に記憶する。
【０１４２】
具体的には、電荷担体密度演算手段１２は、フェルミ準位Ｅｆを前記した式（５）、式（６）式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）、に代入することで、半導体膜ＳＣのフラットバンド条件における、それぞれ、ホール密度ｐ０、電子密度ｎ０、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−及び負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段１２は、適宜にパラメータ記憶手段１８に記憶されているデバイスパラメータ等を参照する。
【０１４３】
計算範囲設定手段１３は、ポアソン方程式を解いてポテンシャル分布を計算する際の、ゲート電圧Ｖｇの範囲を不図示のキーボードなどを介して入力し、ポテンシャル分布を計算する際に、入力したゲート電圧Ｖｇの範囲における様々なゲート電圧Ｖｇを計算条件として設定するものである。計算範囲設定手段１３は、ゲート電圧Ｖｇを計算条件として、ポテンシャル分布演算手段１４に設定する。
【０１４４】
具体的には、計算範囲設定手段１３は、ゲート電圧Ｖｇの設定範囲として、ゲート電圧の初期値Ｖ０と、ゲート電圧の最大値Ｖｍａｘと、ゲート電圧を変化させる間隔ΔＶとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖ０と、最大値Ｖｍａｘと、間隔ΔＶとに基づいて、順次、Ｖ０，Ｖ０＋ΔＶ，Ｖ０＋２×ΔＶ，・・・，Ｖｍａｘをゲート電圧Ｖｇとしてポテンシャル分布演算手段１４に設定する。
【０１４５】
ポテンシャル分布演算手段１４は、電荷担体密度記憶手段１９に記憶されている電荷担体密度及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段１３により設定されたゲート電圧Ｖｇにおける半導体膜ＳＣの深さ方向のポテンシャル分布φ（ｘ）を算出し、算出したポテンシャル分布φ（ｘ）をキャリア密度分布演算手段１５に出力するものである。
【０１４６】
具体的には、ポテンシャル分布演算手段１４は、電荷担体密度として正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０及び電子密度ｎ０と、必要なデバイスパラメータ等と、計算条件であるゲート電圧Ｖｇとを用いて式（１）を計算する。このとき式（２）から式（４）、式（１０）、式（１３）及び式（１６）も利用する。更に、式（１）に示したポアソン方程式を差分化し、この差分化したポアソン方程式を、ガウスの消去法やヤコビ法などにより数値解析することによって、ポテンシャル分布φ（ｘ）を算出する。
【０１４７】
ここで、ポテンシャル分布演算手段１４は、ゲート電極Ｇにおけるポテンシャルφ（−ｔｉｎ）が、ゲート−ソース間電圧Ｖｇｓ（Ｖｇｓ＝Ｖｇ−Ｖｓ）とフラットバンド電圧Ｖｆｂとの差（Ｖｇｓ−Ｖｆｂ）に等しいことを境界条件として、ポテンシャル分布φ（ｘ）を算出する。
【０１４８】
キャリア密度分布演算手段１５は、式（１９）に、ポテンシャル分布演算手段１４から入力したポテンシャル分布φ（ｘ）、電荷担体密度記憶手段１９に記憶されている電子密度ｎ０及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を代入して、キャリア密度分布（電子密度分布）ｎ（ｘ）を算出する。
キャリア密度分布演算手段１５は、算出したキャリア密度分布ｎ（ｘ）を、キャリア面密度演算手段１６に出力する。
【０１４９】
キャリア面密度演算手段１６は、キャリア密度分布演算手段１５から入力したキャリア面密度ｎ（ｘ）を、式（２０）に従って、半導体膜ＳＣの深さ方向の全範囲である下端（ｘ＝０）から上端（ｘ＝ｔｓｃ）まで積分することでキャリア面密度Ｎを算出する。
【０１５０】
具体的には、キャリア面密度演算手段１６は、式（２１）に示したように、メッシュ幅をΔｘとして数値積分によりキャリア面密度Ｎを算出する。
キャリア面密度演算手段１６は、算出したキャリア面密度Ｎをドレイン電流演算手段１７に出力する。
【０１５１】
ドレイン電流演算手段１７は、キャリア面密度演算手段１６から入力したキャリア面密度Ｎと、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を、式（２３）に代入して、ドレイン電流Ｉｄを算出する。
【０１５２】
ドレイン電流演算手段１７は、算出したドレイン電流Ｉｄを、計算条件であるゲート電圧Ｖｇに対応付けて、ドレイン電流記憶手段２０に記憶する。
なお、ドレイン電流演算手段１７は、ドレイン電流Ｉｄを、ゲート電圧Ｖｇに代えて、ゲート−ソース間電圧Ｖｇｓに対応付けてドレイン電流記憶手段２０に記憶するようにしてもよい。
【０１５３】
パラメータ記憶手段１８は、デバイスパラメータ入力手段１０が入力したデバイスパラメータである半導体膜ＳＣの厚さｔｓｃ、ゲート絶縁膜ＩＮの厚さｔｉｎ、チャネル長Ｌ、チャネル幅Ｗ、価電子帯上端のエネルギーＥｖでのドナー型欠陥（Deep state）の状態密度ｇｄｄ０、ドナー型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅｄｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Deep state）の状態密度ｇａｄ０、アクセプタ型欠陥（Deep state）の状態密度分布の傾きの逆数Ｅａｄ、伝導帯下端のエネルギーＥｃでのアクセプタ型欠陥（Tail state）の状態密度ｇａｔ０、アクセプタ型欠陥（Tail state）の状態密度分布の傾きの逆数Ｅａｔ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄを記憶するものである。
【０１５４】
また、パラメータ記憶手段１８は、他のパラメータである半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、移動度μ、誘電率εｓｃ及びゲート絶縁膜ＩＮの誘電率εｉｎを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。
【０１５５】
また、パラメータ記憶手段１８は、他の計算条件であるソース電圧Ｖｓ及び絶対温度Ｔとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数ｋ及び電気素量ｑを予め記憶することとする。
【０１５６】
パラメータ記憶手段１８に記憶されているデバイスパラメータ等は、フェルミ準位演算手段１１、電荷担体密度演算手段１２、ポテンシャル分布演算手段１４、キャリア密度分布演算手段１５、キャリア面密度演算手段１６及びドレイン電流演算手段１７によって、適宜参照される。
【０１５７】
電荷担体密度記憶手段１９は、電荷担体密度演算手段１２によって算出された電荷担体密度である、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０及び電子密度ｎ０を記憶するものである。これらのデータは、ポテンシャル分布演算手段１４、及びキャリア密度分布演算手段１５によって参照される。
【０１５８】
ドレイン電流記憶手段２０は、ドレイン電流演算手段１７によって算出されたドレイン電流Ｉｄを、ドレイン電流Ｉｄの計算条件であるゲート電圧Ｖｇに対応付けて記憶するものである。
【０１５９】
ドレイン電流記憶手段２０に記憶されたドレイン電流Ｉｄは、例えば、ＴＦＴの特性値である閾値電圧Ｖｔｈやサブスレッショールド係数（Ｓ値）などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、ドレイン電流特性としてグラフ表示することもできる（例えば、図７及び図８参照）。
【０１６０】
なお、本実施形態では、デバイスパラメータ入力手段１０で入力したデバイスパラメータをパラメータ記憶手段１８に一旦記憶して、フェルミ準位演算手段１１などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段１０は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。
【０１６１】
また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段１０によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Ｖｓは、デバイスパラメータ入力手段１０又は計算範囲設定手段１３によって入力するようにしてもよい。
【０１６２】
また、本実施形態では、電荷担体密度演算手段１２で算出した正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋などの電荷担体密度を、電荷担体密度記憶手段１９に一旦記憶して、ポテンシャル分布演算手段１４などによって適宜読み出されるようにしたが、電荷担体密度演算手段１２は、算出したこれらの電荷担体密度を直接にポテンシャル分布演算手段１４などに出力するようにしてもよい。
【０１６３】
［シミュレーション装置の動作］
次に、図６を参照（適宜図１及び図５参照）して、本実施形態におけるドレイン電流のシミュレーション装置１の動作について説明する。
【０１６４】
まず、シミュレーション装置１は、デバイスパラメータ入力手段１０によって、シミュレーション対象となるＴＦＴについてのデバイスパラメータを入力し、パラメータ記憶手段１８に記憶する（ステップＳ１０）。
【０１６５】
次に、シミュレーション装置１は、フェルミ準位演算手段１１によって、パラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１８）により、フラットバンド条件での半導体膜ＳＣのフェルミ準位Ｅｆを算出し、算出したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力する（ステップＳ１１）。
【０１６６】
次に、シミュレーション装置１は、電荷担体密度演算手段１２によって、フェルミ準位演算手段１１により算出されたフェルミ準位Ｅｆ及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（５）、式（６）式（Ａ９）、式（Ｂ１０）及び式（Ｃ９）により、半導体膜ＳＣのフラットバンド条件における電荷担体密度として、それぞれ、ホール密度ｐ０、電子密度ｎ０、正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−及び負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−を算出し、算出したこれらの値を電荷担体密度記憶手段１９に記憶する（ステップＳ１２）。
【０１６７】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、ポテンシャル分布φ（ｘ）を算出する際の、ゲート電圧Ｖｇの設定範囲を定めるデータとして、ゲート電圧の初期値Ｖ０と、ゲート電圧の最大値Ｖｍａｘと、ゲート電圧を変化させる間隔ΔＶとを、不図示のキーボードなどから入力し、初期値Ｖ０をゲート電圧Ｖｇとしてポテンシャル分布演算手段１４に設定する（ステップＳ１３）。
【０１６８】
次に、シミュレーション装置１は、ポテンシャル分布演算手段１４によって、電荷担体密度記憶手段１９に記憶されている正に帯電したドナー型欠陥（Deep state）の密度Ｎｄｄ０＋、負に帯電したアクセプタ型欠陥（Deep state）の密度Ｎａｄ０−、負に帯電したアクセプタ型欠陥（Tail state）の密度Ｎａｔ０−、ホール密度ｐ０、電子密度ｎ０、及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１）に示したポアソン方程式を差分化して、計算範囲設定手段１３により設定されたゲート電圧Ｖｇにおけるポテンシャル分布φ（ｘ）を算出し、算出したポテンシャル分布φ（ｘ）をキャリア密度分布演算手段１５に出力する（ステップＳ１４）。
【０１６９】
次に、シミュレーション装置１は、キャリア密度分布演算手段１５によって、ポテンシャル分布演算手段１４により算出したポテンシャル分布φ（ｘ）、電荷担体密度記憶手段１９に記憶されている電荷担体密度及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（１９）により、キャリア密度分布ｎ（ｘ）を算出し、算出したキャリア密度分布ｎ（ｘ）を、キャリア面密度演算手段１６に出力する（ステップＳ１５）。
【０１７０】
次に、シミュレーション装置１は、キャリア面密度演算手段１６によって、キャリア密度分布演算手段１５により算出したキャリア密度分布ｎ（ｘ）及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（２０）により、キャリア面密度Ｎを算出し、算出したキャリア面密度Ｎをドレイン電流演算手段１７に出力する（ステップＳ１６）。
【０１７１】
次に、シミュレーション装置１は、ドレイン電流演算手段１７によって、キャリア面密度演算手段１６により算出したキャリア面密度Ｎ及びパラメータ記憶手段１８に記憶されているデバイスパラメータ等を用いて、式（２３）により、ドレイン電流Ｉｄを算出し、算出したドレイン電流Ｉｄを、計算条件であるゲート電圧Ｖｇに対応付けて、ドレイン電流記憶手段２０に記憶する（ステップＳ１７）。
【０１７２】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次のドレイン電流Ｉｄを算出する際のゲート電圧Ｖｇに変更するために、前回のゲート電圧Ｖｇに、計算の間隔ΔＶを加算し、ポテンシャル分布演算手段１４に設定する（ステップＳ１８）。
【０１７３】
ここで、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ１８で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｍａｘより大きいかどうかを判断し（ステップＳ１９）、大きい場合は（ステップＳ１９でＹｅｓ）、所定の計算範囲におけるドレイン電流Ｉｄの計算が終了したため、シミュレーション装置１は、処理を終了する。
【０１７４】
一方、ステップＳ１８で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｍａｘ以下の場合は（ステップＳ１９でＮｏ）、シミュレーション装置１は、ステップＳ１４に戻り、ステップＳ１８で設定したゲート電圧Ｖｇについて、ポテンシャル分布演算手段１４によるポテンシャル分布φ（ｘ）の算出を繰り返す。
【０１７５】
また、得られたドレイン電流特性は、例えば、不図示の表示装置にグラフ表示することができる（例えば、図７及び図８参照）。そして、ドレイン電流特性が所望の特性であるかを、例えば閾値電圧ＶｔｈやＳ値を算出して確認し、所望の特性でなければ、ゲート絶縁膜厚ｔｉｎや半導体膜厚ｔｓｃなどのデバイスパラメータを変更し、前記した手順を繰り返してドレイン電流特性を計算し、所望のドレイン電流が得られるようにデバイスパラメータを決め、ＴＦＴのデバイス構造を決定することができる。
【実施例】
【０１７６】
次に、本発明の実施形態に係るドレイン電流のシミュレーション装置の実施例について説明する。
図７及び図８に、ＴＦＴのドレイン電流のゲート電圧依存性の計算結果（実線、□、△）及び実測値（○）を示す。半導体膜はＩＧＺＯ、ゲート絶縁膜はＳｉＯ２とし、半導体膜厚ｔｓｃ、ゲート絶縁膜厚ｔｉｎを様々に変えて計算及び実測を行った。ここでチャネル長Ｌ＝８０［μｍ］であり、チャネル幅Ｗ＝１３０［μｍ］である。また、前記したように、ＴＦＴの基本特性を評価するために、ドレイン−ソース間電圧Ｖｄｓは、１［Ｖ］の条件で測定を行った。なお、図７及び図８に示した計算結果では、ゲート絶縁膜厚ｔｉｎ及び半導体膜厚ｔｓｃ以外は、全て共通のデバイスパラメータを用いて計算を行った。
【０１７７】
図７において、縦軸はドレイン電流Ｉｄを示し、左側に対数スケール（Ｌのグラフ）、右側にリニアスケール（Ｒのグラフ）を示している。また、横軸は、ゲート−ソース間電圧Ｖｇｓを示している。また、図８において、縦軸はドレイン電流Ｉｄを対数スケールで示しており、横軸は、ゲート−ソース間電圧Ｖｇｓを示している。
【０１７８】
図７（ａ）は、ゲート絶縁膜厚ｔｉｎ＝１０［ｎｍ］、半導体膜厚ｔｓｃ＝３０［ｎｍ］のときのドレイン電流特性を示している。図７（ａ）に示すように、立ち上りが急峻なサブスレッシュホールド係数（Ｓ値＝９２［ｍＶ／ｄｅｃ］、すなわちＳ値が小さい）を示しており、計算結果は実測値を良好に再現していることが分かる。
【０１７９】
また、図７（ｂ）は、ゲート絶縁膜厚ｔｉｎ＝１００［ｎｍ］、半導体膜厚ｔｓｃ＝３０［ｎｍ］のときの、ドレイン電流特性を示しており、図７（ａ）に示した場合に比べてゲート絶縁膜ｔｉｎが１０倍厚いため、立ち上りが緩やかなサブスレッショールド係数（Ｓ値＝３３９［ｍＶ／ｄｅｃ］、すなわちＳ値が大きい）を示している。こうした緩やかなドレイン電流特性も、図７（ｂ）に示したように、計算結果は実測値（○）を精度よく再現していることが分かる。
【０１８０】
ここで、サブスレッシュホールド係数（Ｓ値）の計算方法について説明する。サブスレッシュホールド係数は、ドレイン電流Ｉｄが一桁変化するのに必要なゲート電圧Ｖｇ（ゲート−ソース間電圧Ｖｇｓ）の変化量を示すものである。従って、Ｓ値は式（２４）のように表すことができる。
【０１８１】
【数４０】
0005906079.tif 000041
【０１８２】
本実施例では、計算したすべてのゲート−ソース間電圧Ｖｇｓ（ゲート電圧Ｖｇ）について、隣接するゲート−ソース間電圧のとの差分と、それぞれのドレイン電流Ｉｄの間の差分とから、式（２４）に従ってＳ値を算出し、その中の最小値を、その構造のＴＦＴにおけるＳ値とした。
【０１８３】
また、一般的なデスクトップコンピュータ（インテル社製のＣＰＵ（Central Processing Unit）Intel Core 2 Duo E8400 3.00GHzを搭載）を用いて計算した際に、本発明のシミュレーション方法での計算時間は、図７に示した半導体膜厚ｔｓｃ＝３０［ｎｍ］のＴＦＴにおいて、半導体膜ＳＣ中におけるメッシュのサイズをΔｘ＝０．５［ｎｍ］とした場合、２５０点のゲート電圧Ｖｇについて計算に要した時間は１０秒程度であった。通常、市販の二次元デバイスシミュレータ（例えば、ＳＩＬＶＡＣＯ社の二次元デバイスシミュレータ「ＡＴＬＡＳ」）を用いた際のドレイン電流特性の計算時間は、数分から数十分であることから、本発明のシミュレーション方法による計算は、十分に高速であり、かつ高精度であることが分かる。
【０１８４】
以上から、本発明のシミュレーション方法により、半導体膜ＳＣ中にキャリアを捕獲する欠陥を含む蓄積型のＴＦＴにおいて、高速かつ高精度なドレイン電流Ｉｄの計算が実現されていることが分かる。
【０１８５】
図８は、ＴＦＴのドレイン電流特性の半導体膜厚ｔｓｃの依存性の計算結果である。図８（ａ）は、ゲート絶縁膜厚ｔｉｎ＝１０［ｎｍ］の場合の計算結果であり、半導体膜厚ｔｓｃを１０［ｎｍ］、３０［ｎｍ］及び５０［ｎｍ］とし、他のパラメータは、図７に示した計算に用いたものと同じものを用いている。同様に、図８（ｂ）は、ゲート絶縁膜厚ｔｉｎ＝１００［ｎｍ］の場合の計算結果であり、他のパラメータは、図８（ａ）に示した計算に用いたものと同じものを用いている。
【０１８６】
なお、本実施例においては、閾値電圧Ｖｔｈは、ドレイン電流Ｉｄ＝１０−７［Ａ］となるゲート電圧Ｖｇであると定義する。図８に示したように、半導体膜ＳＣの膜厚が薄くなるにつれて、グラフの立ち上りが急峻になるためＳ値は小さくなり、また閾値電圧Ｖｔｈも小さくなることが分かる。また、図８（ｂ）に示したように、ゲート絶縁膜ＩＮが厚い方（ｔｉｎ＝１００［ｎｍ］）が、図８（ａ）に示したように、ゲート絶縁膜ＩＮが薄い方（ｔｉｎ＝１０［ｎｍ］）よりも、ドレイン電流特性の半導体膜厚ｔｓｃの依存性が大きく、ゲート絶縁膜厚ｔｉｎの違いにより、Ｓ値や閾値電圧Ｖｔｈの半導体膜厚ｔｓｃの依存性が大きく異なることが分かる。
【０１８７】
以上に示したように、ゲート絶縁膜厚ｔｉｎや半導体膜厚ｔｓｃなどのデバイスパラメータを変更することで、ドレイン電流特性は大きく変わり、それにより、Ｓ値や閾値電圧Ｖｔｈの値が変化する。本発明によるドレイン電流のシミュレーション方法を用いることで、所望のドレイン電流特性が得られるように、膜厚などのデバイスパラメータを決定することができ、これにより、ＴＦＴの構造設計が可能となる。
【符号の説明】
【０１８８】
１      ドレイン電流のシミュレーション装置（シミュレーション装置）
１０    デバイスパラメータ入力手段
１１    フェルミ準位演算手段
１２    電荷担体密度演算手段
１３    計算範囲設定手段
１４    ポテンシャル分布演算手段
１５    キャリア密度分布演算手段
１６    キャリア面密度演算手段
１７    ドレイン電流演算手段
１８    パラメータ記憶手段
１９    電荷担体密度記憶手段
２０    ドレイン電流記憶手段
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｇ      ゲート電極
ＳＣ    半導体膜
ＩＮ    ゲート絶縁膜
【図１】
0005906079.tif 000048
【図２】
0005906079.tif 000049
【図３】
0005906079.tif 000050
【図４】
0005906079.tif 000051
【図５】
0005906079.tif 000052
【図６】
0005906079.tif 000053
【図７】
0005906079.tif 000054
【図８】
0005906079.tif 000055