(57)【特許請求の範囲】
【請求項１】
複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する複数の変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、
各列に配列された複数の単位画素それぞれに含まれる前記複数の変換手段のいずれかに共通に接続される信号線を、前記複数の変換手段それぞれに接続するように複数含み、前記複数の変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第１の方向に転送する第１の読み出し手段と、
前記第１の読み出し手段により転送された前記電圧信号を、第２の方向に転送する複数の第２の読み出し手段と、
前記複数の信号線を、各列毎に結合する結合手段と、
前記結合手段により前記複数の信号線を結合するか否かを制御する制御手段と、を有し、
前記複数の信号線を、各列毎に、前記複数の第２の読み出し手段のいずれか１つに接続したことを特徴とする撮像素子。
【請求項２】
前記制御手段は、前記結合手段により前記複数の信号線を結合する場合に、前記単位画素毎に、前記複数の変換手段を結合するように制御することを特徴とする請求項１に記載の撮像素子。
【請求項３】
複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する複数の変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、
各列に配列された複数の単位画素それぞれに含まれる前記複数の変換手段のいずれかに共通に接続される信号線を、前記複数の変換手段それぞれに接続するように複数含み、前記複数の変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第１の方向に転送する第１の読み出し手段と、
前記第１の読み出し手段により転送された前記電圧信号を、第２の方向に転送する複数の第２の読み出し手段と、
前記単位画素毎に、前記複数の変換手段を結合する結合手段と、
前記結合手段により前記複数の変換手段を結合するか否かを制御する制御手段と、を有し、
前記複数の信号線を、各列毎に、前記複数の第２の読み出し手段のいずれか１つに接続したことを特徴とする撮像素子。
【請求項４】
複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する複数の変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、
各列に配列された複数の単位画素それぞれに含まれる前記複数の変換手段のいずれかに共通に接続される信号線を、前記複数の変換手段それぞれに接続するように複数含み、前記複数の変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第１の方向に転送する第１の読み出し手段と、
前記第１の読み出し手段により転送された前記電圧信号を、第２の方向に転送する複数の第２の読み出し手段と、
前記複数の光電変換部により変換された電荷を、各光電変換部ずつ前記複数の変換手段に転送するか、または、複数の光電変換部ずつ前記複数の変換手段に転送するかを切り替える切り替え手段と、
前記切り替え手段による前記切り替えを制御する制御手段と、を有し、
前記複数の信号線を、各列毎に、前記複数の第２の読み出し手段のいずれか１つに接続したことを特徴とする撮像素子。
【請求項５】
前記複数の信号線それぞれに備えられた増幅手段を更に有することを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
【請求項６】
複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する２つの変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、
各列に配列された複数の単位画素それぞれに含まれる前記２つの変換手段のいずれかに共通に接続される信号線を、前記２つの変換手段それぞれに接続するように複数含み、前記２つの変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第１の方向に転送する第１の読み出し手段と、
前記第１の読み出し手段により転送された前記電圧信号を、第２の方向に転送する２つの第２の読み出し手段と、
一列おきに配置された単位画素の一方の変換手段に接続された信号線と、それ以外の列に配置された単位画素の他方の変換手段に接続された信号線を、前記２つの第２の読み出し手段のいずれに接続するかを選択するための選択手段と
を有し、
前記選択手段により選択されない信号線を、一列おきに、互いに異なる前記２つの第２の読み出し手段に接続したことを特徴とする撮像素子。
【請求項７】
請求項１乃至６のいずれか１項に記載の撮像素子と、
前記第２の読み出し手段から読み出された前記電圧信号を画像信号に処理する処理手段と、
前記処理手段により処理した画像信号を記憶する記憶手段と
を有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及び当該撮像素子を用いた撮像装置に関し、更に詳しくは、各画素が複数の光電変換部を有すると共に、各画素からの信号を複数の読み出し系を介して読み出す撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
単位画素につき、複数の光電変換部を設けた画素を、画素領域の一部に含む固体撮像素子が提案されている。このような画素は、位相差検出方式の焦点調節に用いられてきた。また単位画素における左グループ及び右グループなどの光電変換部の配置毎に撮像した画像は、互いに視点の異なる画像信号であることから、立体画像撮像装置などへの応用も期待される。
【０００３】
一方、ＣＭＯＳ固体撮像素子は、高速読み出しの目的で、複数の出力端子から、並列に、画像信号を出力することが一般的となってきている。とりわけ、列出力回路の配置スペースを大きくし、かつ水平走査回路や水平信号線との配線構造を単純化するため、１列おきに、画素領域の上及び下に配置した出力端子へ接続するよう構成していた。複数の出力端子とは典型的には偶数であり、最も簡単には２であることを想起すると、このような配置の必然性が理解される。
【０００４】
例えば、特許文献１には、光電変換部を有する撮像用画素と、一対の第１光電変換部及び第２光電変換部を有する焦点検出用画素とが二次元的に配列された撮像素子が開示されている。この撮像素子は、複数の焦点検出用画素のうち互いに隣接する第１焦点検出用画素と第２焦点検出用画素のそれぞれの第１光電変換部の出力どうしを加算した信号を第１焦点検出用画素から出力する出力部を備えている。また、該出力部は、第２光電変換部の出力どうしを加算した信号を第２焦点検出用画素から出力する。
【０００５】
この加算により、焦点検出用画素が配置されているにも関わらず、全てが撮像用画素で構成されている撮像素子と同じ読み出しシーケンスで焦点検出用画素から画像信号を読み出すことが可能となり、撮像素子の動作制御の複雑化を防止することができる。
【０００６】
一方、特許文献２は、２次元マトリクス状に配列され、被写体光学像を光電変換して電荷信号を生成する複数の画素を有する、複線読み出し構成のＣＭＯＳ固体撮像素子が開示されている。このＣＭＯＳ固体撮像素子は、画素から読み出された電荷信号に対して所定の処理を行う複数の列出力回路と、列出力回路により所定の処理が行われた電荷信号を出力する複数の出力端子とを有する。更に、画素から読み出された電荷信号の送出先の列出力回路を選択する複数の列出力回路選択部を有する。列出力回路選択部は、画素のうち、市松状に配置された特定画素で生成された電荷信号を１つの出力端子から出力し、他の画素で生成された電荷信号を他の出力端子から出力するように列出力回路を選択する。
【０００７】
このＣＭＯＳ固体撮像素子においては、多数の画素を複数の水平信号線より並列に出力するため、列出力回路や水平走査回路が画素領域を挟んで上下に設けられ、１列おきに当該列出力回路が接続されていた。従来、ベイヤーカラーフィルタ配列における、Ｒ行に存在するＧ信号と、Ｂ行に存在するＧ信号とで異なる列出力回路もしくは水平走査回路からのノイズを受けていた。これに対し、特許文献２では、列出力回路選択部により同一の列出力回路及び水平走査回路を使用することができるようになった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１０３８８５号公報
【特許文献２】特開２００７−７４６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１は、第１光電変換部どうし及び第２光電変換部どうしを加算してあくまで焦点検出用画素として用いることを目的としたもので、第１光電変換部と第２光電変換部とを加算することはできなかった。また、第１光電変換部どうしで同一の電荷電圧変換部（浮遊拡散層もしくはフローティングディフュージョンとも称する。）にその電荷を転送する加算方法しか開示されていなかった。更に、図面視上、同一のフローティングディフュージョンは撮像用画素におけるフローティングディフュージョンよりも面積が大きいので容量も大きくなり、焦点検出用画素の電荷変換係数が低くなり、Ｓ／Ｎ比が低下する可能性がある。
【００１０】
また、特許文献２の列出力回路選択部は、専ら市松状に配置された特定画素を１つの出力端子から出力できるように選択するのであって、その他の場合の効果については示唆されていない。さらに、１つの出力端子から出力した信号を加算する可能性についても示唆されていない。
【００１１】
本発明は上記問題点を鑑みてなされたものであり、各画素が複数の光電変換部を有し、各画素からの信号を複数の読み出し系を介して読み出す撮像素子において、画素単位の加算読み出し及び光電変換部毎の独立読み出しを適切に行えるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の撮像素子は、複数の光電変換部と、該複数の光電変換部により変換された電荷を電圧信号に変換して出力する複数の変換手段とをそれぞれ含む単位画素が、行列状に配列された画素領域と、各列に配列された複数の単位画素それぞれに含まれる前記複数の変換手段のいずれかに共通に接続される信号線を、前記複数の変換手段それぞれに接続するように複数含み、前記複数の変換手段から出力された前記電圧信号を、前記複数の信号線を介してそれぞれ独立に第１の方向に転送する第１の読み出し手段と、前記第１の読み出し手段により転送された前記電圧信号を、第２の方向に転送する複数の第２の読み出し手段と、前記複数の信号線を、各列毎に結合する結合手段と、前記結合手段により前記複数の信号線を結合するか否かを制御する制御手段と、を有し、前記複数の信号線を、各列毎に、前記複数の第２の読み出し手段のいずれか１つに接続したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、各画素が複数の光電変換部を有し、各画素からの信号を複数の読み出し系を介して読み出す撮像素子において、画素単位の加算読み出し及び光電変換部毎の独立読み出しを適切に行うことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る撮像装置の全体構成の一例を表すブロック図。
【図２】第１の実施形態に係る固体撮像素子の構成の一例を表す等価回路図。
【図３】第１の実施形態に係る単位画素の構成の一例を表す等価回路図。
【図４】第１の実施形態に係る固体撮像素子の駆動方法を表すタイミングチャート。
【図５】第２の実施形態に係る固体撮像素子の構成の一例を表す等価回路図。
【図６】第２の実施形態に係る単位画素の構成の一例を表す等価回路図。
【図７】第３の実施形態に係る固体撮像素子の構成の一例を表す等価回路図。
【図８】第３の実施形態に係る単位画素の構成の一例を表す等価回路図。
【図９】第３の実施形態に係る固体撮像素子の駆動方法を表すタイミングチャート。
【図１０】第４の実施形態に係る固体撮像素子の構成の一例を表す等価回路図。
【図１１】第４の実施形態に係る単位画素の構成の一例を表す等価回路図。
【図１２】第５の実施形態に係る固体撮像素子の構成の一例を表す等価回路図。
【図１３】第５の実施形態に係る固体撮像素子の駆動方法を表すタイミングチャート。
【図１４】第６の実施形態に係る固体撮像素子の構成の一例を表す等価回路図。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。
【００１６】
まず、本発明の実施形態に係る撮像装置の全体構成について説明する。図１は、本発明の実施形態に係る撮像装置の全体構成の一例を表すブロック図である。図１において、１は、絞りやメカニカルシャッタを含むレンズ等の撮影光学系である。固体撮像素子２は、撮影光学系１によって結像された被写体像を光電変換し、電気信号として取り出す。本発明の構成における特徴の大部分が、この固体撮像素子２にあるので、詳細に後述する。
【００１７】
相関二重サンプリング（ＣＤＳ）回路３は固体撮像素子２から出力されたアナログ信号をサンプリングし、Ａ／Ｄ変換器４はサンプリングされたアナログ信号をデジタル信号に変換する。デジタル化された画像信号は、画像メモリ８に記憶され、信号処理回路７により、ホワイトバランス補正、ガンマ補正をはじめとした各種信号処理が施される。信号処理の施された画像信号は、記録回路９を介して記録媒体１０に記録される。一方、画像信号は、表示回路１１を通して、液晶ディスプレイなどの表示装置１２に直接表示することもできる。表示装置１２はまた、これから撮像しようとする画面を連続的にライブで表示するライブビュー表示や、記録した動画の再生表示も可能である。
【００１８】
タイミング発生回路５は、駆動回路６を介して撮影光学系１及び固体撮像素子２などの撮像系を駆動する。さらに、撮像系の駆動ひいては固体撮像素子２の出力信号に同期して、ＣＤＳ回路３、Ａ／Ｄ変換器４を駆動・制御する。本実施形態は、タイミング発生回路５による駆動方法に特徴があるので、詳細に後述する。
【００１９】
システム制御部１３は、ＲＡＭなどの揮発性メモリ１４に一時記憶されたプログラムにより撮像装置全体を制御する。１５は、当該処理実行時に転送されるべきプログラム、各種データを格納したＲＯＭなどの不揮発性メモリである。
【００２０】
＜第１の実施形態＞
次に、本発明の特徴である固体撮像素子２の構成について詳述する。図２は、第１の実施形態に係る固体撮像素子２の構成の一例を表す等価回路図である。固体撮像素子２は、撮影光学系１によって、被写体が結像されるべき画素領域２０を有している。画素領域２０には、複数の光電変換部を含む単位画素が、垂直及び水平に、等間隔で行列状に配列されている。ここで、単位画素の構成について説明する。
【００２１】
図３は、固体撮像素子２の単位画素の構成の一例を説明するための等価回路図である。以下の説明において全て、（ｎ，ｍ）とは画素領域２０においてｎ行目かつｍ列目に存在する単位画素における構成要素を表すものである。また、Ｌ及びＲは、それぞれ図面上で左側に存在する構成要素及び右側に存在する構成要素であることを意味する。ただし、構成の行、列の配置位置及び左右に関わり無く構成を説明する場合には、（ｎ，ｍ）及びＬ、Ｒの少なくともいずれか一方の記載を省略することがある。
【００２２】
２００は、単位画素を径内に含むマイクロレンズである。２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）は、光電変換部であり、例えば、フォトダイオードにより構成される。光電変換部はＮ型の半導体領域を含み、電荷蓄積部としての機能も兼ねる。光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）で発生した信号電荷は、それぞれの転送トランジスタ２０３Ｌ（ｎ，ｍ）及び２０３Ｒ（ｎ，ｍ）を介してフローティングディフュージョン部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）に転送される。なお、フローティングディフュージョン部２０２は電荷電圧変換部として動作する。転送トランジスタ２０３Ｌ（ｎ，ｍ）及び２０３Ｒ（ｎ，ｍ）は、制御線Ｔｘ（ｎ）によりオン／オフ制御され、ハイ信号によりオン、ロー信号によりオフとなる。制御線Ｔｘ（ｎ）は、水平方向（行方向）に複数配置された単位画素に共通に接続されているので、転送トランジスタ２０３Ｌ（ｎ，ｍ）及び２０３Ｒ（ｎ，ｍ）は、各行（ｎ）毎にオン／オフ制御される。
【００２３】
電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）はＮ型の半導体領域を含み、光電変換部２０１と同様に電荷蓄積部としての機能も兼ねる。さらに、制御線Ｒｘ（ｎ）により制御されるリセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）を介して、図４を参照して後述するタイミングチャートの周期で、電源電圧ＶＤＤにリセットすることができる。制御線Ｒｘ（ｎ）にハイ信号を与えることにより、リセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）はオン状態となり、リセットが行われる。このリセットの後、リセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）はオフとされ、電気的に浮遊（フローティング）状態となる。そのため、光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）より転送された信号電荷に相当する分だけ電位が電源電圧ＶＤＤよりも降下する。これを信号として読み取ることで、アナログ電気信号を出力するのが単位画素の大まかな仕組みである。信号電荷に相当する電位とは、信号電荷量を、電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）の持つ容量で除算した電位である。
【００２４】
電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）はまた、増幅トランジスタ２０５Ｌ（ｎ，ｍ）及び２０５Ｒ（ｎ，ｍ）のゲートに接続されている。そして、制御線Ｓｘ（ｎ）により制御される選択トランジスタ２０６Ｌ（ｎ，ｍ）及び２０６Ｒ（ｎ，ｍ）のオン動作により、後述の垂直信号線ＶＬｍ及びＶＲｍに接続された定電流源（不図示）とソースフォロワ回路を構成する。これにより、電源電圧からの電位変化を伝達する。垂直信号線ＶＬｍ及びＶＲｍは、垂直方向（列方向、第１の方向）に複数配置された単位画素の光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）それぞれに共通に接続されている。
【００２５】
図２に示す例では、説明を分かり易くするために、上述したような構成を有する単位画素を、画素領域２０内に垂直及び水平に等間隔で４行×８列分配列した場合を示しているが、実際の撮像装置では、数百万から数千万画素程度の単位画素が配列される。
【００２６】
図２において、垂直信号線ＶＬｍ及びＶＲｍは、８列に配列された単位画素の複数の光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）がそれぞれ互いに異なる垂直信号線に接続されるように、１６本配線されている。そして、上述したように、各垂直信号線ＶＬｍ及びＶＲｍには、各列毎に、複数の光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）がそれぞれ接続されている。
【００２７】
垂直信号線ＶＬｍ及びＶＲｍそれぞれの後段には、列出力回路（第１の読み出し手段）を構成するキャパシタＣＳＬｍ、ＣＮＬｍ、ＣＳＲｍ及びＣＮＲｍが配列されている。これらのキャパシタＣＳＬｍ、ＣＮＬｍ、ＣＳＲｍ及びＣＮＲｍは、それぞれの垂直信号線ＶＬｍ及びＶＲｍの電位を書き込む１行分のメモリとしての機能を実現する。なお、ＣＳで示すキャパシタは信号電荷転送後の電位（画像信号）を保持するためのメモリを示し、ＣＮで示すキャパシタは信号電荷転送前の電位（ノイズ信号）を保持するためのメモリを示している。また、１６個のキャパシタＣＳＬｍ及びＣＳＲｍに電位書き込みを行うトランジスタの並列な制御線をＰＳ、同じく１６個のキャパシタＣＮＬｍ及びＣＮＲｍに電位書き込みを行うトランジスタの並列な制御線をＰＮと称している。
【００２８】
本第１の実施形態においては、列出力回路はさらに、制御線ＡＤＤ１（制御手段）により制御される、ノイズ信号用の加算平均化トランジスタＡＮｍを垂直信号線ＶＬｍ及びＶＲｍの組み合わせ毎に備えている（結合手段）。更に、制御線ＡＤＤ１（制御手段）により制御される、画像信号用の加算平均化トランジスタＡＳｍも垂直信号線ＶＬｍ及びＶＲｍの組み合わせ毎に備えている（結合手段）。このように構成することにより、ノイズ信号用の加算平均化トランジスタＡＮｍと、画像信号用の加算平均化トランジスタＡＳｍは、ノイズ信号及び画像信号を単位画素毎に加算平均化することができる。
【００２９】
垂直走査回路２１は、図３に示す転送トランジスタ２０３、リセットトランジスタ２０４及び選択トランジスタ２０６を、後述するタイミングチャートに示すタイミングで垂直方向に順次オンするよう行アドレスを送る。
【００３０】
水平走査回路２２Ｕ及び２２Ｄは、キャパシタＣＳＬｍ、ＣＳＮｍ、ＣＳＲｍ、ＣＮＲｍに蓄積された画像信号及びノイズ信号を、それぞれの出力端子２３Ｕもしくは２３Ｄに出力すべく水平方向（行方向、第２の方向）に順次走査するよう機能する。出力端子２３Ｕ及び２３Ｄは画像信号からノイズ信号を差し引きして出力する差動回路構成となっており、ノイズ除去済みのＳ−Ｎ信号を得ることができる。なお、出力端子２３Ｕ及び２３Ｄに接続された信号線を水平信号線と称することがある（第２の読み出し手段）。
【００３１】
ＩＮＶＵ及びＩＮＶＤは、いずれも入力値を反転する反転素子、ＭＳｍ、ＭＮｍ及びＭｍは、いずれも２つの入力値の積を出力値とするＡＮＤ素子である。
【００３２】
このように信号出力系を複数備えた構成において、単位画素毎に信号出力系を振り分けることで、各光電変換部２０１からＳ−Ｎ信号を独立かつ並列に読み出すだけではなく、単位画素毎に加算平均されたＳ−Ｎ信号を並列に読み出すことが可能になる。
【００３３】
図４は、本第１の実施形態における固体撮像素子２を駆動するためのタイミングチャートの一例であり、詳しくは、単位画素に含まれる複数の光電変換部２０１の加算平均化電圧信号を出力するためのタイミングチャートである。図４のようなタイミングチャートは、タイミング発生回路５により実現される。以下、このタイミングチャートに従って、固体撮像素子２の具体的な動作を説明する。
【００３４】
ここではまず、加算平均化制御信号ＡＤＤ１がハイ固定であるものとする。また、図４は、水平同期信号が表している通り、垂直走査回路２１がｎ行目を一時に選択したうえでの、各制御線の値を時間に対して示したものである。従って、図４に示した動作が完了すれば、垂直走査回路２１はｎ＋１行目を選択し、図４の動作を繰り返す。このような繰り返しは、選択可能な垂直アドレスが存在しなくなるまで継続される。
【００３５】
図４の時刻ｔ１において、水平同期信号の立ち上がりとともに、選択された行（ｎ行目）の選択トランジスタ２０６Ｌ（ｎ，ｍ）及び２０６Ｒ（ｎ，ｍ）の制御線Ｓｘ（ｎ）が立ち上がる。これにより、選択されたｎ行目の単位画素は全て垂直信号線ＶＬｍ及びＶＬｎと接続される。
【００３６】
図４の時刻ｔ２において、ｎ行目のリセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）の制御線Ｒｘ（ｎ）が立ち上がり、ｎ行目の電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）は全て電源ＶＤＤにリセットされる。こうして電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）の電位は略ＶＤＤとなる。この電位状態は、時刻ｔ３において、制御線Ｒｘ（ｎ）が立ち下がり、リセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）がオフ状態になった時点ではほとんど変化しない。すなわち、時刻ｔ３において、リセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）がオフ状態となったので、電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）はともに浮遊（フローティング）状態となっている。なお、時刻ｔ２の前に、水平同期信号が立ち下がっているが、これは同期信号が持つ情報として十分なだけハイ期間が維持されていればよいので、立ち下がり時刻は限定されるものではない。
【００３７】
時刻ｔ４において、このような浮遊（フローティング）状態の、電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）の詳細なる電位を、キャパシタＣＮＲｍでなる１行分のメモリに読み出すため、制御線ＰＮを立ち上げる。このとき、ＡＤＤ１がハイ固定であるので、図３の加算平均化トランジスタＡＮｍがオン状態であるため、ＶＬｍの電位とＶＲｍの電位とを加算平均化した電位が、キャパシタＣＮＲｍに読み出される。ここで、加算平均化した電位を読み出すのであるから列出力回路に配列したキャパシタＣＮＬｍとＣＮＲｍのうちの半分は必要ないため、本第１の実施形態では、キャパシタＣＮＲｍにのみ加算平均化された電位が読み出される構成としている。
【００３８】
キャパシタＣＮＬｍは、図３のＡＤＤ１を反転する反転素子ＩＮＶＵ及びＩＮＶＤやＡＮＤ素子ＭＮｍ及びＭＳｍの機能により遮断されている。すなわち反転素子ＩＮＶＵ及びＩＮＶＤは、加算平均化制御信号ＡＤＤ１がハイ固定であるので、ローを出力している。そして制御線ＰＮが制御しているトランジスタのうち、キャパシタＣＮＬｍに対応する経路のみに、ＡＮＤ素子ＭＮｍがそれぞれ挿入されている。これらＡＮＤ素子ＭＮｍの第１の入力は反転素子ＩＮＶＵ及びＩＮＶＤから出力されたロー信号であるため、仮にＰＮがハイの時刻ｔ４からｔ５になっても、ＡＮＤ素子ＭＮｍの出力はローである。従って、これらＡＮＤ素子ＭＮｍがその経路に挿入されたキャパシタＣＮＬｍには電位は読み出されないこととなる。もちろん、キャパシタＣＮＬｍの代わりに、キャパシタＣＮＲｍへの経路にＡＮＤ素子を挿入することで、キャパシタＣＮＬｍみに電位を読み出すように構成することも可能である。
【００３９】
その後、時刻ｔ５にてＰＮは立ち下がり、時刻ｔ６において、転送トランジスタ２０３Ｌ（ｎ，ｍ）及び２０３Ｒ（ｎ，ｍ）の制御線Ｔｘ（ｎ）が立ち上がる。これにより、光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）により光電変換され、蓄積されていた信号電荷が、電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）に転送される。そして、信号電荷の転送に十分な時刻ｔ７を待って、制御線Ｔｘ（ｎ）が立ち下がる。
【００４０】
次いで時刻ｔ８において、浮遊（フローティング）状態の電位に、信号電荷に対応する電位を加えた詳細なる電位を、キャパシタＣＳＲｍでなる１行分のメモリに読み出すため、制御線ＰＳを立ち上げる。この時も、時刻ｔ４において前述したように、加算平均化電位をキャパシタＣＳＲｍに読み出し、キャパシタＣＳＬｍには反転素子ＩＮＶＵ及びＩＮＶＤとＡＮＤ素子ＭＳｍの機能により何も読み出されない状態となっている。
【００４１】
時刻ｔ９において、ＰＳは立ち下がり、時刻ｔ１０において、Ｓｘ（ｎ）も立ち下がり、ｎ行目の電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）と垂直信号線ＶＬｍ及びＶＲｍとの接続が終了する。
【００４２】
図４では駆動信号を示していないが、時刻ｔ１０からｔ１１の時間帯を利用して、１行分のメモリに読み出された電位を水平方向に順次走査する水平走査が行われる。なお、加算平均化電位が、キャパシタＣＳＲｍ及びＣＮＲｍのみに読み出されていることに対応し、キャパシタＣＳＬｍ及びＣＮＬｍの電位読み出しトランジスタは、ＡＮＤ素子Ｍｍの機能により停止されている。停止のメカニズムは、反転素子ＭＳｍ及びＭＮｍにおける説明と同様であるので省略する。
【００４３】
なお、説明に用いた図４のタイミングチャートは、特に時刻ｔ４〜ｔ９までに起こる図２の等価回路に示す構成を有する固体撮像素子２における加算平均化動作を具体的に説明するための一例にすぎず、種々の変形態様が考えられる。
【００４４】
また、図４のタイミングチャートにおいて、加算平均化制御信号をオフとすれば、単位画素に含まれる光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）から、加算平均化せずに独立に電気信号を出力することができる。これらの駆動方法の使い分けは、例えば、立体画像撮影モードでは独立に電気信号を出力し、ライブビューモードでは加算平均化電圧信号を出力する、などの制御方法が考えられる。
【００４５】
以上説明したように本第１の実施形態によれば、２つの光電変換部を備えた単位画素を持ち、複数の出力系を有するＣＭＯＳ固体撮像素子において、２つの光電変換部から独立した信号読み出しと、加算平均した信号読み出しとを容易に両立することができる。
【００４６】
なお、第１の実施形態では、単位画素につき２つの光電変換部を配置した場合について説明しているが本発明はこれに限るものではなく、単位画素に３つ以上の光電変換部を配置したものであってもよい。その場合も、各単位画素の各光電変換部からの信号を、単位画素毎に複数の出力系のいずれかから読み出せるように構成すればよい。
【００４７】
＜第２の実施形態＞
本第２の実施形態では、その一例として、各単位画素が４つの光電変換部を含む場合について説明する。
【００４８】
図５は、各単位画素が４つの光電変換部を含む固体撮像素子２の構成の一例を示す等価回路図である。固体撮像素子２は、第１の実施形態と同様に画素領域２０を有し、４つの光電変換部を含む単位画素が、垂直及び水平に、等間隔で２行×４列分配列した場合を示しているが、実際の撮像装置では、数百万から数千万画素程度の単位画素が配列される。
【００４９】
図６は、固体撮像素子２の単位画素の構成の一例を説明するための等価回路図である。以下の説明において、４つの記号ＬＬ、ＬＣ、ＲＣ及びＲＲは、図面上の最も左側より最も右側へ数えて、順番に存在する４つの光電変換部に関わる構成要素であることを意味する。ただし、以下の説明では、説明を簡略にするために、（ｎ，ｍ）及びＬＬ、ＬＣ、ＲＣ、ＲＲの少なくともいずれか一方の記載を省略することがある。
【００５０】
２００は、図３の第１の実施形態と同様、単位画素を径内に含むマイクロレンズである。２０１ＬＬ（ｎ，ｍ）、２０１ＬＣ（ｎ，ｍ）、２０１ＲＣ（ｎ，ｍ）及び２０１ＲＲ（ｎ，ｍ）は、光電変換部である。光電変換部２０１（ｎ，ｍ）で発生した信号電荷は、それぞれの転送トランジスタ２０３ＬＬ（ｎ，ｍ）、２０３ＬＣ（ｎ，ｍ）、２０３ＲＣ（ｎ，ｍ）及び２０３ＲＲ（ｎ，ｍ）を介して、電荷電圧変換部２０２ＬＬ（ｎ，ｍ）、２０２ＬＣ（ｎ，ｍ）、２０２ＲＣ（ｎ，ｍ）及び２０２ＲＲ（ｎ，ｍ）に転送される。転送トランジスタ２０３（ｎ，ｍ）（切り替え手段）は、第１の実施形態と同様に、制御線Ｔｘ（ｎ）（制御手段）により制御される。制御線Ｔｘ（ｎ）は、水平方向（行方向）に複数配置された単位画素に共通に接続されているので、４つの転送トランジスタ２０３（ｎ，ｍ）は、各行（ｎ）毎にオン／オフ制御される。
【００５１】
さらに、制御線Ｒｘ（ｎ）により制御されるリセットトランジスタ２０４ＬＬ（ｎ，ｍ）、２０４ＬＣ（ｎ，ｍ）、２０４ＲＣ（ｎ，ｍ）及び２０４ＲＲ（ｎ，ｍ）を介して、第１の実施形態と同様のタイミングチャートの周期で、４つの電荷電圧変換部２０２（ｎ，ｍ）を電源電圧ＶＤＤにリセットすることができる。また、４つの電荷電圧変換部２０２（ｎ，ｍ）は、増幅トランジスタ２０５ＬＬ（ｎ，ｍ）、２０５ＬＣ（ｎ，ｍ）、２０５ＲＣ（ｎ，ｍ）及び２０５ＲＲ（ｎ，ｍ）のゲートにそれぞれ接続されている。そして制御線Ｓｘ（ｎ）により制御される選択トランジスタのオン動作により、それぞれの垂直信号線ＶＬＬｍ、ＶＬＣｍ、ＶＲＣｍ及びＶＲＲｍに接続された定電流源（不図示）とソースフォロワ回路を構成する。垂直信号線ＶＬＬｍ、ＶＬＣｍ、ＶＲＣｍ及びＶＲＲｍは、垂直方向（列方向）に複数配置された単位画素の光電変換部２０１ＬＬ（ｎ，ｍ）、２０１ＬＣ（ｎ，ｍ）、２０１ＲＣ（ｎ，ｍ）及び２０１ＲＲ（ｎ，ｍ）それぞれに共通に接続されている。
【００５２】
図５は、図６に示した構成を有する４つの光電変換部２０１を水平方向に配置した単位画素を、上述したように、垂直及び水平に等間隔で２行×４列配列した場合について示している。
【００５３】
図５において、垂直信号線ＶＬＬｍ、ＶＬＣｍ、ＶＲＣｍ及びＶＲＲｍは、４列に配列された単位画素の４つの光電変換部２０１ＬＬ（ｎ，ｍ）、２０１ＬＣ（ｎ，ｍ）、２０１ＲＣ（ｎ，ｍ）及び２０１ＲＲ（ｎ，ｍ）がそれぞれ互いに異なる垂直信号線に接続されるように、１６本配線されている。そして、垂直信号線ＶＬＬｍ、ＶＬＣｍ、ＶＲＣｍ及びＶＲＲｍの後段には、列出力回路を構成するキャパシタＣＳＬＬｍ、ＣＮＬＬｍ、ＣＳＬＣｍ、ＣＮＬＣｍ、ＣＳＲＣｍ、ＣＮＲＣｍ、ＣＳＲＲｍ及びＣＮＲＲｍが、配列されている。これにより、それぞれの垂直信号線の電位を書き込む１行分のメモリとしての機能を実現する。
【００５４】
列出力回路はさらに、制御線ＡＤＤ１により制御される、ノイズ信号用の３つの加算平均化トランジスタＡＮｍ１〜３と、画像信号用の３つの加算平均化トランジスタＡＳｍ１〜３とを４本の垂直信号線の組み合わせ毎に備えている。このように構成することにより、ノイズ信号用の加算平均化トランジスタＡＮｍ１〜３と、画像信号用の加算平均化トランジスタＡＳｍ１〜３は、ノイズ信号及び画像信号を単位画素毎に加算平均化することができる。
【００５５】
図２と同様に、２１は垂直走査回路、２２Ｕ及び２２Ｄは水平走査回路である。出力端子２３Ｕ及び２３Ｄは信号電荷転送後の電位と信号電荷転送前の電位を差し引きして出力する差動回路構成となっている。
【００５６】
本第２の実施形態における列出力回路も、出力端子２３Ｕ及び２３Ｄに対応して、固体撮像素子２の画素領域２０を挟んで上及び下に、それぞれの水平信号線に平行に配列される。それら２つの列出力回路グループは、垂直信号線を遡って解される通り、単位画素毎に上もしくは下に振り分けされている。このような構成により、単位画素に含まれる４つの光電変換部２０１の加算平均化電圧信号を出力することが容易となる。なお、タイミングチャートでの説明はしないが、反転素子ＩＮＶＵ及びＩＮＶＤと、ＡＮＤ素子ＭＳｍ１〜３、ＭＮｍ１〜３及びＭｍ１〜３との適当な組み合わせによる加算平均化の具体的な動作も第１の実施形態と同等である。
【００５７】
＜第３の実施形態＞
上述した第２の実施形態では、単位画素に含まれる複数の光電変換部は水平方向に配置され、その数を４つとした。しかしながら、単位画素における光電変換部の配置方向は、水平のみに限定されることはない。本第３の実施形態では、各単位画素に、垂直及び水平に２×２個の４つの光電変換部が配列された場合について説明する。このことにより、本発明は、各単位画素が複数の光電変換部を含む固体撮像素子における態様に一般化される。
【００５８】
図７は、このような単位画素を含む固体撮像素子２の構成の一例を示す等価回路図である。固体撮像素子２は、第１及び第２の実施形態と同様に画素領域２０を有し、垂直及び水平に２×２個の４つの光電変換部が配列された単位画素が、垂直及び水平に、等間隔で２行×４列分配列された場合を示している。なお、実際の撮像装置では、数百万から数千万画素程度の単位画素が配列される。
【００５９】
図８は、固体撮像素子２の単位画素の構成の一例を説明するための等価回路図である。以下の説明において、４つの記号ＬＵ、ＬＤ、ＲＵ及びＲＤは、図面上の左上、左下、右上、右下と数えて、順番に存在する４つの光電変換部に関わる構成要素であることを意味する。ただし、以下の説明では、説明を簡略にするために、（ｎ，ｍ）及びＬＵ、ＬＤ、ＲＵ、ＲＤの少なくともいずれか一方の記載を省略することがある。
【００６０】
２００は、第１及び第２の実施形態と同様、単位画素を径内に含むマイクロレンズである。２０１ＬＵ（ｎ，ｍ）、２０１ＬＤ（ｎ，ｍ）、２０１ＲＵ（ｎ，ｍ）及び２０１ＲＣ（ｎ，ｍ）は、光電変換部である。光電変換部２０１（ｎ，ｍ）で発生した信号電荷のうち、光電変換部２０１ＬＵ（ｎ，ｍ）及び２０１ＬＤ（ｎ，ｍ）は、それぞれの転送トランジスタ２０３ＬＵ（ｎ，ｍ）及び２０３ＬＤ（ｎ，ｍ）を介して電荷電圧変換部２０２Ｌ（ｎ，ｍ）に転送される。また、光電変換部２０１ＲＵ（ｎ，ｍ）及び２０１ＲＤ（ｎ，ｍ）については、それぞれの転送トランジスタ２０３ＲＵ（ｎ，ｍ）及び２０３ＲＤ（ｎ，ｍ）を介して電荷電圧変換部２０２Ｒ（ｎ，ｍ）に転送される。また、転送トランジスタ２０３ＬＵ（ｎ，ｍ）及び２０３ＲＵ（ｎ，ｍ）は、制御線Ｔｘ１（ｎ）により制御され、転送トランジスタＬＤ（ｎ，ｍ）及び２０３ＲＤ（ｎ，ｍ）は制御線Ｔｘ２（ｎ）により制御される。制御線Ｔｘ１（ｎ）及びＴｘ２（ｎ）は、水平方向（行方向）に複数配置された単位画素に共通に接続されているので、４つの転送トランジスタ２０３（ｎ，ｍ）は、各行（ｎ）毎にオン／オフ制御される。
【００６１】
さらに、制御線Ｒｘ（ｎ）により制御されるリセットトランジスタ２０４Ｌ（ｎ，ｍ）及び２０４Ｒ（ｎ，ｍ）を介して、図９を参照して後述するタイミングチャートの周期で電源電圧ＶＤＤにリセットすることができる。
【００６２】
電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）はまた、増幅トランジスタ２０５Ｌ（ｎ，ｍ）及び２０５Ｒ（ｎ，ｍ）のゲートに接続されている。そして、制御線Ｓｘ（ｎ）により制御される選択トランジスタ２０６Ｌ（ｎ，ｍ）及び２０６Ｒ（ｎ，ｍ）のオン動作により、それぞれの垂直信号線ＶＬｍ及びＶＲｍに接続された定電流源（不図示）とソースフォロワ回路を構成する。垂直信号線ＶＬｍ及びＶＲｍは、垂直方向（列方向）に複数配置された単位画素の電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）それぞれに共通に接続されている。
【００６３】
図７に示す例では、上述したように、図８に示すような４つの光電変換部を垂直及び水平に２×２個配置した単位画素を、垂直及び水平に等間隔で２行×４列配列した場合を示している。
【００６４】
図７において、垂直信号線ＶＬｍ及びＶＲｍは、４列に配列された単位画素の複数の電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）がそれぞれ互いに異なる垂直信号線に接続されるように、８本配線されている。そして、上述したように、各垂直信号線ＶＬｍ及びＶＲｍには、各列毎に、複数の電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）がそれぞれ接続されている。
【００６５】
垂直信号線ＶＬｍ及びＶＲｍそれぞれの後段には、列出力回路を構成するキャパシタＣＳＬｍ、ＣＮＬｍ、ＣＳＲｍ及びＣＮＲｍが配列され、それぞれの垂直信号線ＶＬｍ及びＶＲｍの電位を書き込む１行分のメモリとしての機能を実現する。
【００６６】
本第３の実施形態においては、列出力回路はさらに、制御線ＡＤＤ１により制御されるノイズ信号用の加算平均化トランジスタＡＮｍと、画像信号用の加算平均化トランジスタＡＳｍとを垂直信号線ＶＬｍ及びＶＲｍの組み合わせ毎に備えている。このように構成することにより、ノイズ信号用の加算平均化トランジスタＡＮｍと、画像信号用の加算平均化トランジスタＡＳｍは、ノイズ信号及び画像信号を単位画素毎に加算平均化することができる。
【００６７】
上述した第１及び第２の実施形態と同様に、２１は垂直走査回路、２２Ｕ及び２２Ｄは水平走査回路である。出力端子２３Ｕ及び２３Ｄは画像信号からノイズ信号を差し引きして出力する差動回路構成となっており、ノイズ除去済みのＳ−Ｎ信号を得ることができる。
【００６８】
本第３の実施形態における列出力回路も、出力端子２３Ｕ及び２３Ｄに対応して、固体撮像素子２の画素領域２０を挟んで上及び下に、それぞれの水平信号線に平行に配列される。これら２つの列出力回路は、垂直信号線ＶＬｍ及びＶＲｍを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。このような構成及び図９に後述するタイミングチャートにより、単位画素に含まれる４つの光電変換部２０１の加算平均化電圧信号を出力することが容易となる。
【００６９】
図９は、本第３の実施形態における固体撮像素子２を駆動するためのタイミングチャートの一例であり、詳しくは、単位画素に含まれる光電変換部２０１の加算平均化電圧信号を出力するためのタイミングチャートである。以下、このタイミングチャートに従って、固体撮像素子２の具体的な動作を説明する。
【００７０】
ここではまず、加算平均化制御信号ＡＤＤ１がハイ固定であるものとする。また、図４は、水平同期信号が表している通り、垂直走査回路２１がｎ行目を一時に選択したうえでの、各制御線の値を時間に対して示したものである。従って、図９に示した動作が完了すれば、垂直走査回路２１はｎ＋１行目を選択し、図９の動作を繰り返す。このような繰り返しは、選択可能な垂直アドレスが存在しなくなるまで継続される。
【００７１】
図４との相違点は、時刻ｔ６において、転送トランジスタ２０３ＬＵ（ｎ，ｍ）及び２０３ＲＵ（ｎ，ｍ）の制御線Ｔｘ１（ｎ）と、転送トランジスタ２０３ＬＤ（ｎ，ｍ）及び２０３ＲＤ（ｎ，ｍ）の制御線Ｔｘ２（ｎ）との双方が同時に立ち上がる点である。これにより、光電変換部２０１ＬＵ（ｎ，ｍ）及び２０１ＬＤ（ｎ，ｍ）により光電変換され、蓄積されていた信号電荷の全てが合算されて電荷電圧変換部２０２Ｌ（ｎ，ｍ）に転送される。一方、光電変換部２０１ＲＵ（ｎ，ｍ）及び２０１ＲＤ（ｎ，ｍ）により光電変換され、蓄積されていた信号電荷の全てが合算されて電荷電圧変換部２０２Ｒ（ｎ，ｍ）に転送される。これ以外の動作は、図４を参照して説明したものと同様であるため、ここでは説明を省略する。
【００７２】
なお、説明に用いた図９のタイミングチャートは、特に時刻ｔ４〜ｔ９までに起こる図７の等価回路に示す構成を有する固体撮像素子２における加算平均化動作を具体的に説明するための一例にすぎず、種々の変形態様が考えられる。
【００７３】
また、図９のタイミングチャートにおいて、加算平均化制御信号をオフとした上で、Ｔｘ１（ｎ）とＴｘ２（ｎ）とを同時ではなく順次垂直方向に走査するように駆動すれば、加算平均化せずに独立に電気信号を出力することができる。
【００７４】
以上説明したように本第３の実施形態によれば、複数の光電変換部を備えた単位画素を持ち、複数の出力系を有するＣＭＯＳ固体撮像素子において、複数の光電変換部から独立した信号読み出しと、加算平均した信号読み出しとを容易に両立することができる。
【００７５】
＜第４の実施形態＞
本第４の実施形態においては、加算平均化を実現するための別の構成例を示す。図１０は、第４の実施形態における固体撮像素子２の構成の一例を示す等価回路図であり、図１１は、固体撮像素子２の単位画素の構成を説明するための等価回路図の一例である。図１０及び図１１は、それぞれ図２及び図３と共通の要素に共通の符号を用いて示し、以下、図２及び図３との相違点についてのみ、詳細な説明を加える。
【００７６】
相違点は、図１０において、加算平均化制御線ＡＤＤ１が、各画素に対して制御している点にある。また、図１１において、加算平均化制御線ＡＤＤ１（制御手段）は、電荷電圧変換部２０２（ｎ，ｍ）と２０２Ｒ（ｎ，ｍ）とを接続可能なスイッチとしての加算平均化トランジスタ２０７（ｎ，ｍ）（結合手段）のゲートに接続されている。
【００７７】
図４に示すタイミングチャートと同様に、加算平均化制御線ＡＤＤ１の値をハイ固定のまま駆動すれば、電荷電圧変換部の容量は原則的に電荷電圧変換部２０２Ｌ（ｎ，ｍ）と２０２Ｒ（ｎ，ｍ）との並列加算容量となる。仔細に述べれば電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）に接続された各種トランジスタの接続端子までの配線容量や寄生容量、トランジスタ２０７（ｎ，ｍ）の配線容量などを加えた容量となる。しかしながら、いずれにしても加算した信号電荷を蓄積するのに十分な容量となっているものとする。他方、加算平均化制御線ＡＤＤ１の値がハイ固定であることにより、転送トランジスタ２０３Ｌ（ｎ，ｍ）及び２０３Ｒ（ｎ，ｍ）により電荷電圧変換部２０２Ｌ（ｎ，ｍ）及び２０２Ｒ（ｎ，ｍ）に読み出された左右の光電変換部の信号電荷は加算される。従って、垂直信号線ＶＲｍに読み出される電位は、略加算平均化電圧信号に等しいものとなっている。
【００７８】
本第４の実施形態における列出力回路も、出力端子２３Ｕ及び２３Ｄに対応して、固体撮像素子２の画素領域２０を挟んで上及び下に、それぞれの水平信号線に平行に配列される。これら２つの列出力回路は、垂直信号線ＶＬｍ及びＶＲｍを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。このような構成により、単位画素に含まれる光電変換部２０１Ｌ（ｎ，ｍ）及び２０１Ｒ（ｎ，ｍ）の加算平均化電圧信号を出力することが容易となる。なお、タイミングチャートでの説明はしないが、反転素子ＩＮＶＵ及びＩＮＶＤとＡＮＤ素子ＭＳｍ及びＭＮｍとの適当な組み合わせによる加算平均化の具体的な動作は、第１の実施形態と同様である。
【００７９】
なお、電荷電圧変換部を接続可能なトランジスタを含む場合であっても、単位画素に含まれる光電変換部の数は２つに限定されない。このことは、上述した第２及び第３の実施形態を鑑みると理解することができる。
【００８０】
＜第５の実施形態＞
第１から第３の実施形態においては、列出力回路の主なる構成が、加算平均化制御線ＡＤＤ１を含む１行分のメモリであった。また、第４の実施形態においては、加算平均化のため、単位画素に含まれる複数の光電変換部に対応する電荷電圧変換部同士を接続したため、接続して単一とみなされる電荷電圧変換部の容量は増加する。従って、加算平均化信号電荷に対応する電位を得る際の変換係数は小さくなり、暗部ノイズが課題となる暗い被写体においては、Ｓ／Ｎの上昇効果が得られにくい。近年の画素数増大による画素サイズの微細化や高感度化に伴い、更なるノイズ低減技術が必要となっている。ＣＭＯＳ固体撮像素子においては、電位伝達の過程で生じるノイズを低減することが有効な対策の一つである。
【００８１】
そこで本第５の実施形態においては、加算平均化の前に、電圧増幅を行う列アンプ回路（増幅手段）を設けることで、電位伝達の過程で生じるノイズを低減する。このことにより、本発明における列出力回路は、列アンプ回路を含む態様まで一般化される。
【００８２】
図１２は、本第５の実施形態における固体撮像素子２の構成の一例を示す等価回路図である。図１２において、図２と共通の要素には共通の符号を用い、図２との相違点についてのみ、以下で詳細な説明を加える。
【００８３】
相違点は、計１６本の垂直信号線ＶＬｍ及びＶＲｍ毎に、増幅素子ＡＭＰＬｍ及びＡＭＰＲｍと、周辺素子ＣＬｍ、ＣＲｍ、ＣｆＬｍ、ＣｆＲｍ、ＭＬｍ及びＭＲｍからなる列アンプ回路が、画素領域２０を挟んで固体撮像素子２の上下に備えられたことである。また、ＶＲＥＦは増幅素子ＡＭＰＬｍ及びＡＭＰＲｍの参照電圧である。ここで、周辺素子のうち、ＭＬｍは増幅素子ＡＭＰＬｍ及びＡＭＰＲｍの入出力を短絡しクランプ制御するためのクランプトランジスタであり、そのゲートにはクランプ制御線ＰＣが接続されている。クランプのタイミングに関しては、図１３のタイミングチャートを参照して後述する。また、この列アンプ回路における増幅率は、ＣＬｍ／ＣｆＬｍ及びＣＲｍ／ＣｆＲｍで表される。
【００８４】
本第５の実施形態における列出力回路も、出力端子２３Ｕ及び２３Ｄに対応して、固体撮像素子２の画素領域２０を挟んで上及び下に、それぞれの水平信号線に平行に配列される。それら２つの列出力回路は、垂直信号線ＶＬｍ及びＶＲｍを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。反転素子ＩＮＶＵ及びＩＮＶＤとＡＮＤ素子Ｍｍ、ＭＳｍ及びＭＮｍとの適当な組み合わせによる加算平均化の具体的な動作は、第１の実施形態と同様である。
【００８５】
また、本第５の実施形態のように列アンプ回路を含む場合であっても、単位画素に含まれる光電変換部の数は２つに限定されない。
【００８６】
図１３は、本第５の実施形態における固体撮像素子２を駆動するためのタイミングチャートの一例であり、詳しくは、単位画素に含まれる複数の光電変換部２０１の加算平均化電圧信号を出力するためのタイミングチャートである。
【００８７】
図４との相違点は、増幅素子のクランプ制御線ＰＣを、リセットトランジスタ制御線Ｒｘがハイである間の時刻ｔ２’から立ち上げ、ノイズ信号の電位書き込み制御線ＰＮが立ち上がる前の時刻ｔ３’までに立ち下げる点である。この動作により、ノイズ信号の電位及び画像信号の電位をそれぞれ増幅する前の、列アンプ回路のばらつきを校正することができる。これ以外の動作は、図４を参照して説明したものと同様であるため、ここでは説明を省略する。
【００８８】
上記の通り、本第５の実施形態おける列出力回路も、出力端子２３Ｕ及び２３Ｄに対応して、固体撮像素子２の画素領域２０を挟んで上及び下に、それぞれの水平信号線に平行に配列される。これら２つの列出力回路は、垂直信号線ＶＬｍ及びＶＲｍを遡って解される通り、単位画素毎に上もしくは下に振り分けされている。これにより、複数の光電変換部を、単位画素毎に加算平均化する場合に有用であるが、複数の光電変換部を、あるまとまり毎に複数の画像として処理記録する用途もある。ここで、あるまとまりとは、例えば、複数の光電変換部を、左に位置するグループと、右に位置するグループとに分けるまとまり等である。これらを、それぞれ左グループの画像及び右グループの画像として個別に処理記録すれば、２視点立体画像が得られるので有用である。
【００８９】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図１４は、本第６の実施形態における固体撮像素子２の構成の一例を示す等価回路図である。なお、図１４は、図１２と共通の要素に共通の符号を用いて示し、第５の実施形態との相違点についてのみ、以下で詳細な説明を加える。
【００９０】
相違点は、計１６本の垂直信号線ＶＬｍ及びＶＲｍのうち、ｍが奇数の垂直信号線ＶＬｍ及びｍが偶数の垂直信号線ＶＲｍの計８本が、画素領域２０を挟んで上もしくは下に配列された列出力回路を選択できるように、列出力回路選択部が構成されている点である。そのための具体的な構成として、当該８本の垂直信号線にのみ、列出力回路選択トランジスタＭＵｍ及びＭＤｍが備えられている。また、そのゲートには、列出力回路選択制御線ＬＲもしくはその反転信号を出力する反転素子ＩＮＶＵ及びＩＮＶＤが接続されている。
【００９１】
図１３に示す駆動タイミングチャートにおいて、加算平均化制御線ＡＤＤ１をロー固定とし、かつ、列出力回路選択制御線ＬＲをハイ固定とすれば、ｍが奇数の一列おきの垂直信号線ＶＬｍの電位は、固体撮像素子２の下側に配列された列出力回路に読み出される。そして、出力端子２３Ｄより出力される。一方、ｍが偶数の垂直信号線ＶＲｍの電位は固体撮像素子２の上側に配列された列出力回路に読み出されるので、出力端子２３Ｕより出力される。列出力回路選択トランジスタＭＵｍ及びＭＤｍを備えていない垂直信号線については、垂直信号線ＶＬｍが出力端子２３Ｄより、垂直信号線ＶＲｍが出力端子２３Ｕより出力される。その結果、出力端子２３Ｄは全ての左グループの光電変換部による画像を、出力端子２３Ｕは全ての右グループの光電変換部による画像を、それぞれ出力することとなる。
【００９２】
このように、出力端子毎に左もしくは右グループの画像を対応させることができれば、画像メモリ８を確保したり、信号処理回路７による信号処理を行ったりする際に、簡便な構成とすることができる。
【００９３】
一方で、図１３に示す駆動タイミングチャートの通りに加算平均化制御線ＡＤＤ１をハイ固定とした上で列出力回路選択制御線ＬＲをロー固定とすれば、ｍが奇数の一列おきの垂直信号線ＶＬｍの電位は固体撮像素子２の上側に配列された列出力回路に読み出される。これにより、同一単位画素の垂直信号線ＶＲｍの電位と加算平均化されて出力端子２３Ｕより出力される。同様に、ｍが偶数の垂直信号線ＶＲｍの電位は固体撮像素子２の下側に配列された列出力回路に読み出され、同一単位画素の垂直信号線ＶＬｍの電位と加算平均化されて出力端子２３Ｄより出力される。結果、出力端子２３Ｄは単位画素毎に加算平均化された偶数列の画像を、出力端子２３Ｕは単位画素毎に加算平均化された奇数列の画像を、それぞれ出力することとなる。この点は、第５の実施形態の結果と同一である。
【００９４】
このように本第６の実施形態によれば、列出力回路選択部をさらに付加したことで、単位画素毎の加算平均化画像と、加算平均化によらない左グループ及び右グループの画像とを、選択的に切り換えて出力することが可能となる。前者は、フレーム合わせなどのライブビュー表示などに用いて好適の画像であり、後者は、立体画像撮像に用いることができる。
【００９５】
以上、好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず適用可能である。また、その要旨の範囲内で種々の変形及び変更が可能である。
【００９６】
例えば、上述した第１〜第６の実施形態においては、偶数列の単位画素からの信号を画素領域２０の下側に配列された列出力回路に読み出され、奇数列の単位画素からの信号を画素領域２０の上側に配列された列出力回路に読み出される構成について説明した。しかしながら、画素領域２０の左側領域の単位画素の垂直信号線を画素領域２０の下側に配列された列出力回路に読み出し、右側領域の単位画素の垂直信号線を画素領域２０の下側に配列された列出力回路に読み出しても良い。もちろん、上下左右の組み合わせは適宜変更しても良い。また、画素領域２０を上下領域に分けて読み出しても良い。
【００９７】
また、列出力回路の数も３以上であっても構わない。いずれの場合であっても、各単位画素の各光電変換部からの信号を、単位画素毎に複数の出力系のいずれかから読み出せるように構成すればよい。
【図１】
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【図３】
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【図４】
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【図６】
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【図８】
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【図９】
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【図１１】
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【図１３】
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【図２】
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【図５】
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【図７】
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【図１０】
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【図１２】
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【図１４】
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