(57)【特許請求の範囲】
【請求項１】
−トレンチ（１２０、３２０、４２０、４３０、６２０、７２０）によって境界が定められた隆起領域（１１０、１３０、４１０、６１０、７１０）を有するパターン化された結晶質の半導体基板であって、前記トレンチの深さ（ｈ）は、その幅（ｄ）よりも大きい、基板と、
−隔離された半導体のパッチ（３３０）の形態において前記隆起領域上に堆積されたエピタキシャル半導体材料と、
を有する構造であって、
前記半導体のパッチの垂直方向の寸法は、水平方向の寸法よりも大きく、
パターン化された結晶質の半導体の前記基板は、結晶質の第１半導体材料から製造され、
前記エピタキシャル半導体材料は、前記基板に対する格子不整合を有する少なくとも１つの結晶質の第２半導体材料を有し、
前記パッチは、前記隆起領域に対して近接した位置に、前記隆起領域から離れながら漸増する幅を含む部分を有し、
前記パッチは、前記基板に対して垂直な垂直側壁（３５１）を有し、
隣接する前記パッチの前記垂直側壁は、離隔しており、
隣接する前記パッチの前記垂直側壁の間の間隔は、前記トレンチの幅よりも小さい、構造。
【請求項２】
前記第２半導体材料は、前記基板に対する熱不整合を有する請求項１に記載の構造。
【請求項３】
前記隆起領域は、ファセットを有する請求項１に記載の構造。
【請求項４】
前記トレンチの側壁（６５０）及び底部（６４０）は、厚さｄoxの誘電体層（６３０）によってカバーされ、前記厚さｄoxは、前記トレンチ幅（ｄ）よりも小さい請求項１に記載の構造。
【請求項５】
前記隆起領域は、その境界が前記基板の高対称性の方向に沿ってアライメントされた少なくとも１つの領域を有する請求項１に記載の構造。
【請求項６】
前記トレンチは、アンダーエッチングされた少なくとも１つのトレンチ（７２０）を有する請求項１に記載の構造。
【請求項７】
前記パッチは、ファセット（３６０）を有する請求項１に記載の構造。
【請求項８】
前記パッチは、水平方向の表面（３２６）を有する請求項１に記載の構造。
【請求項９】
前記基板は、Ｓｉ、ＳＯＩ、Ｇｅ、ＧｅＯＩ、ＧａＡｓ、ＩｎＰ、ＩｎＳｂ、ＣｄＴｅ、ＳｉＣ、Ａｌ2Ｏ3、ＡｌＮ、及びＧａＮからなる基板の群のうちの１つである請求項１に記載の構造。
【請求項１０】
前記エピタキシャル半導体材料は、第ＩＶ族元素半導体及びそれらの合金、並びに、第ＩＩＩ−Ｖ族、第ＩＩ−ＶＩ族、及び第ＩＶ−ＶＩ族からの化合物半導体及びそれらの合金からなる半導体材料の群のうちの１つである請求項１に記載の構造。
【請求項１１】
前記エピタキシャル半導体材料は、組成勾配を有する層を有し、前記勾配を有する層は、第ＩＶ族、第ＩＩＩ−Ｖ族、第ＩＩ−ＶＩ族、及び第ＩＶ−ＶＩ族半導体の合金からなる合金の群のうちから選択される請求項１に記載の構造。
【請求項１２】
前記エピタキシャル半導体材料は、複数の半導体層から製造された活性層積層体を有し、この複数の半導体層は、第ＩＶ族元素半導体及びそれらの合金、並びに、第ＩＩＩ−Ｖ族、第ＩＩ−ＶＩ族、及び第ＩＶ−ＶＩ族からの化合物半導体及びそれらの合金からなる半導体層の群のうちから選択される請求項１に記載の構造。
【請求項１３】
隆起領域上の隔離された半導体のパッチ（３３０）を有する請求項１に記載の前記構造を形成する方法であって、
−パターン化された結晶質の半導体基板を形成するステップであって、前記パターンは、トレンチ（１２０、３２０、４２０、４３０、６２０、７２０）によって境界が定められた隆起領域（１１０、１３０、４１０、６１０、７１０）を有する、ステップと、
−前記基板をエピタキシ反応炉に装入するステップと、
−前記隆起領域上に少なくとも１つの半導体材料をエピタキシャル堆積させるステップであって、前記パッチのファセットサイズよりも小さくなるように表面拡散長をチューニングすることにより、且つ、前記隆起領域によって提供される反応物の到来フラックスの相互遮蔽を活用して前記隆起領域の側壁に対する反応物の供給を低減させることにより、前記半導体材料の横方向の成長レートとの関係において優勢である前記半導体材料の垂直方向の成長レートを得る、ステップと、
を有する方法。
【請求項１４】
成長の際にエピタキシャル成長条件をチューニングし、これにより、傾斜したファセット（３６１、３６２）の形成を促進し、且つ、これにより、垂直方向の欠陥（３８０）を傾斜した方向（３８１）に偏向させ、これにより、前記欠陥は、前記近接して離隔した前記パッチの側壁（３５１）を通じて出ることになる請求項１３に記載の方法。
【請求項１５】
請求項１乃至１２のいずれか一項に記載の構造を有する半導体製品。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願に対する相互参照
本出願は、２０１０年４月２７日付けで出願された米国仮特許出願第６１３２８２０３号の利益を主張するものであり、この内容は、本引用により、本明細書に包含され、且つ、依拠される。
【０００２】
本発明は、パターン化された基板を使用することにより、格子不整合及び熱不整合層のエピタキシャル成長の際の貫通転位、層の亀裂、及びウエハの反りを除去するための構造及び方法に関する。本発明は、材料の選択肢と層の厚さが実質的に制限されていないため、多重接合太陽電池、発光ダイオード、半導体レーザー、放射撮像検出器、及び熱電装置などのように、適切に機能するために厚いエピ層を必要とする装置の製造に対しても適用することができる。又、本発明は、相対的に小さな厚さの不整合エピ層を必要とするマイクロ電子、光電子、及びフォトニック回路の製造のために実施することもできる。
【背景技術】
【０００３】
新しい光学的及び電気的な機能をＣＭＯＳプラットフォームに導入することによってムーアの法則を拡張するための試み、高効率の半導体照明の実現、集光光電池の製造、特に高エネルギーの電磁及び粒子放射用の撮像検出器の製造、及び熱電装置の製造は、いずれも、その形態は異なるものの、異なる格子パラメータを有する結晶質材料を相互に上下に集積することを必要としている。これは、基本的に２つの異なる方法によって実行可能であって、１つは、ウエハ接合によるものであり、もう１つは、「ヘテロエピタキシャル成長」によるものである。本出願は、第２の材料を組み合わせる方法に属しており、且つ、特に、その格子パラメータが１０分の数％超だけ異なると共にその熱膨張係数において広範に異なってもよい材料に属する。
【０００４】
格子不整合に関係する問題点
２つの不整合材料を相互に上下にエピタキシャル成長させた際には、その格子パラメータの差（ミスフィット）の結果として機械的応力が生じ、この機械的応力は、特定の限度を超過した場合に、弾性又は塑性緩和によって除去される。通常の状況においては、単一の結晶質基板上において十分に大きなミスフィットを伴う堆積を行った際には、応力の緩和は、例えば、アイランドの形態における表面の波形変形によって弾性的に発生することができる。但し、弾性緩和は、平らな薄膜上においては進展することができない。対照的に、ミスフィットが小さい場合には、特定の臨界薄膜厚を超過したら、応力が所謂ミスフィット転位によって塑性除去され、エピタキシャル薄膜は、平らな状態に留まることになる。結局のところ、ミスフィットがどれほど大きくても、界面におけるミスフィット転位による塑性緩和は常に発生する。例えば、トランジスタなどの装置の活性領域に大きなミスフィット転位密度を有する界面が内蔵されている際には、常に、その性能が大幅に劣化することになろう。従って、通常は、ミスフィット転位を含む界面を装置の活性領域から空間的に分離する必要がある。但し、残念ながら、ミスフィット転位を有する界面を装置の活性領域から所定の距離に維持することは、多くの場合に、その適切な性能を保証するものではない。実際に、転移がミスフィット転位の形態において２つの材料の間の界面にのみ局所化されることは、まれにしか発生しない。むしろ、ミスフィット転位には、通常、成長する薄膜の表面まで延在する貫通アームが伴っている。又、これらの貫通転位は、これらがヘテロエピタキシャル成長した層積層体の活性領域を横断している場合には、装置の機能にとって非常に有害であろう。従って、一般に、貫通転位の密度を可能な限り低く維持する必要がある。
【０００５】
熱膨張不整合に関係する問題点
格子のミスフィットから生じる転位の問題は、相互に上下に異なる材料をエピタキシャル成長させる際に克服を要する唯一の障害ではない。多くの場合に、熱膨張係数の不整合も、同様に深刻であり、これは、特に、例えば、汎用照明目的の高輝度発光ダイオード、多重接合太陽電池、放射検出器、熱電発電機、並びに、更に多くのものなどの装置内において、相対的に大きな厚さを有する層が必要とされる際に、当て嵌まる。
【０００６】
熱膨張係数の不整合は、エピタキシャル成長後の室温への冷却の際のウエハの反りをもたらし、これにより、フォトリソグラフィ及びパターン化などの後続の加工ステップを、又は更なるエピタキシャル成長をも、深刻に妨げることになろう。エピタキシャル層と基板の異なる熱膨張は、場合によっては、エピタキシャル成長の直後に、又は後続の温度サイクルにおいて、前者に亀裂を生成する場合があり、これは、例えば、集光光電池の動作の際に不可避に発生する（例えば、非特許文献１を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【０００７】
過去においては、ウエハの反りの問題に対しては、様々な方法によって対処している。１つの方法は、応力緩和層として機能する小さな結晶化度を有する中間層を導入するステップを有している（例えば、Ｍａｓａｈｉｒｏ  Ｓａｋａｉ他の特許文献１を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。別の方法は、ウエハの冷却の際に反対の応力を印加するなんらかの材料による基板の裏面被覆を伴っている（例えば、Ｔｅｔｓｕｚｏ  Ｕｅｄａの特許文献２を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。但し、残念ながら、ウエハの反りは部分的な弾性応力除去と関連しているため、ウエハの反りの低減は、場合によっては、上部層に亀裂が生じる傾向を増大させる場合もある。
【０００８】
ウエハの反りを低減するための代替方法が、Ｋａｚｕｈｉｄｅ  Ａｂｅの特許文献３に記述されており、この開示内容は、本引用により、そのすべてが本明細書に包含される。これによれば、半導体ウエハ上に曲がりが発生する方向に対して垂直に深い溝をシリコン炭化物薄膜内に形成し、これにより、前述の曲がりを低減している。
【０００９】
関係する一方法においては、約１０μｍの深さ及び１μｍの幅の溝を支持基板内に形成し、支持基板の上部にウエハ接合法によって転写基板から核生成層を転写する機械的応力吸収システムを設計している（例えば、Ｌｅｔｅｒｔｒｅ他の特許文献４を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。核生成層上に成長させた厚いエピタキシャル層内における温度侵入の際に応力を効果的に除去するには、Ｍａｓａｈｉｒｏ  Ｓａｋａｉ他の特許文献５に記述されている中間層と同様の応力吸収緩衝層が核生成層の下方に更に必要となり、この特許出願の開示内容は、本引用により、そのすべてが本明細書に包含される。応力は、緩衝層の特性に応じて、欠陥の生成、局所的な材料の変位、又は局所的な材料の歪によって吸収されるものと考えられる。これらの応力除去メカニズムは、大きな横方向の寸法を有する、即ち、基本的にウエハの全体に跨って延在する厚いエピタキシャル層において層の亀裂及びウエハの曲がりの除去を要する際には、非常に効果的なものであることを要する。従って、材料の変位又は歪が微視的な距離において発生しなければならず、これが実際に発生する可能性は非常に低い。
【００１０】
これは、エピタキシャルＳｉＧｅ／Ｓｉ（００１）層内のミスフィット応力の緩和は、滑りプロセスによって発生し、これにより、ＳｉＧｅエピ層が等軸晶系状態に留まるものと仮定している関係する一方法に対しても当て嵌まる。この場合には、バルクシリコン基板の代わりに、薄いＳＯＩ基板を使用している（例えば、Ｅｋ他の特許文献６を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。十分に高い温度における相対的に低い粘度にも拘わらず、この滑りプロセスが微視的な規模において発生する可能性は非常に低いものと考えられる。
【００１１】
ウエハの反り及び層の亀裂は、通常は１μｍを上回る層厚において生じる深刻な実際的問題であるが、塑性歪緩和に緊密に関係する貫通転位は、通常、１％の数分の１以上のレベルの大きな格子ミスフィットの場合には、更に小さな層厚において既に存在している。
【００１２】
緩衝層に組成勾配を付与するなどのブランケット薄膜内における貫通転位密度（Ｔｈｒｅａｄｉｎｇ  Ｄｉｓｌｏｃａｔｉｏｎ  Ｄｅｎｓｉｔｙ：ＴＤＤ）を引き下げるための多数の試みが存在している（例えば、Ｂｒａｓｅｎ他の特許文献７を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。或いは、この代わりに、高欠陥密度を含む緩衝層によって転位核生成及び消滅を促進してもよい（例えば、非特許文献２を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００１３】
更にその他の方法は、異なる基板温度における層の各部分のエピタキシャル成長を伴っており、一例は、低基板温度においてＧｅ基部層を堆積させた後に、更に高い温度において第２Ｇｅ層を堆積させるというものである（例えば、Ｈｅｒｎａｎｄｅｚ他の特許文献８を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。この背後にある概念は、アイランドと粗い表面をマージさせると、結果的に大きなＴＤＤがもたらされるため、成長の早い段階において、Ｓｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｗメカニズムにより、アイランドの形成を抑制するか又は少なくとも低減するというものである。
【００１４】
更には、成長後の熱アニーリングによって転位滑り及び消滅が改善されることが示されている。循環的な熱アニーリングは、特に効果的であると考えられる。この場合には、温度が、脆性／延性遷移の上方の（即ち、エピタキシャル層の融点に近い）第１値と第１値未満の第２値の間において循環的に変更される。この手順を使用することにより、例えば、Ｓｉ（００１）基板上にエピタキシャル成長させたＧｅ薄膜において、ＴＤＤの大きな低減が観察されている（例えば、Ｌｕａｎ他の特許文献９を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。但し、ブランケット薄膜の形態のＧｅを数マイクロメートルという大きな厚さに成長させた際には、この方法は、ウエハの反り及び亀裂の形成の問題を解決せず、且つ、ＴＤＤは、１μｍの厚さの薄膜の場合に、通常は２〜１０7ｃｍ-2というレベルの非常に大きな値に依然として留まっている。
【００１５】
誘電体マスクを使用したエリア限定エピタキシによる問題の解決
大きな格子及び熱膨張不整合を特徴とする基板上にエピタキシャル層を連続薄膜の形態において成長させる際には、常に、ミスフィット歪の塑性緩和が始まるや否や、過大なＴＤＤと、相対的に大きな厚さにおいては、ウエハの反り及び亀裂の形成と、という問題に遭遇する。
【００１６】
ＴＤＤの大きな更なる低減は、エピタキシャル成長エリアを低減することによってのみ、即ち、エピタキシャル構造を小さくすることによってのみ、実現可能であることが認識されたのは、ずいぶん以前のことである。これは、基板に誘電体マスクを設け、これにより、リソグラフィ及びエッチングによって予め規定された開口部内においてのみ基板表面を露出させることにより、実現することができる。背後にある概念は、十分な層厚の場合には、界面から生じる貫通アームが、上部表面に到達することなく、エピタキシャル構造の側部から出ることになるというものである。
【００１７】
この概念は、Ｓｉ、Ｇｅ、ＩＩＩ−Ｖ材料、ＩＩ−ＶＩ材料などの様々な半導体の組合せに適用されている（例えば、Ｇｏｏｄｆｅｌｌｏｗ他の特許文献１０を参照されたい）。同様に、この概念は、分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）又は化学蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によってＳｉ（００１）上の酸化物開口部内に成長させたＧａＡｓメサにも適用されており、酸化物マスク上に堆積したすべての材料を化学エッチングステップにおいて除去している（例えば、Ｆｉｔｚｇｅｒａｌｄの特許文献１１を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。「エピタキシャルネッキング」とも呼ばれるこの技法は、ＭＢＥによってＳｉ上に成長させたＧａＡｓメサ内におけるＴＤＤの低減のみならず、亀裂の除去にも有効であることが示されている（例えば、非特許文献３を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００１８】
「エピタキシャルネッキング」に加えて、欠陥を非結晶質の側壁において終了させるという概念も、「アスペクト比トラッピング（Ａｓｐｅｃｔ  Ｒａｔｉｏ  Ｔｒａｐｐｉｎｇ：ＡＲＴ）」という名称で知られるようになっている（例えば、Ｂａｉ他の特許文献１２を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。又、前述の循環的な熱アニーリングとの組合せにおいてエピタキシャル成長エリアを制限することも、Ｓｉ（００１）上にエピタキシャル成長させたＧｅメサ内におけるＴＤＤの徹底した低減をもたらすことが示されている（例えば、Ｌｕａｎ他の特許文献９を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００１９】
但し、熱アニーリングと組み合わせた場合にも、エリアを限定したエピタキシは、形状のサイズを非常に小さく維持した際にも、貫通転位の完全な除去のためには、それ自体、十分なものではない。これを理解するためには、転移の特性を考慮する必要がある。等軸晶系半導体においては、最も一般的な転位は、所謂６０度転位であり、この場合に、Ｂｕｒｇｅｒｓベクトル及び転移ラインは、相互に６０度の角度をなしており、且つ、いずれも、｛１１１｝滑りプレーン内に位置している（例えば、非特許文献４を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。このような転位は、その滑りプレーンが成長フロントを通過しなくなるようにエピタキシャル構造が十分に高くなったら、応力の影響下における滑りにより、エピタキシャル領域のエッジに到達することが可能であり、或いは、誘電体に対する界面に単純に到達することができる。但し、界面に対して垂直の転移ラインを有する所謂不動転移も存在している。これらは、応力の影響を受けず、且つ、傾斜した表面ファセットと相互作用することによってのみ、その垂直方向の向きから偏向させることができる。実際に、ファセット形成されたＧａＮアイランド内には、転位偏向のメカニズムが存在しており、且つ、これがＴＤＤの大きな低減をもたらすことができることが示されている（例えば、非特許文献５を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。表面のファセット形成は、第ＩＶ族の場合にも、且つ、化合物半導体の場合にも、同一の効果を有するものと予想される（例えば、Ｂａｉ他の特許文献１２を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００２０】
メサの形態において限られたエピタキシャル領域を形成する代わりに、基板ピットの形態における転位シンクを導入することにより、低ＴＤＤを有する不整合材料の大面積ヘテロエピタキシが可能であろうという議論が行われている。これは、実質的に平坦な表面という更なる利点を提供する（例えば、Ｂｅａｎ他の特許文献１３を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００２１】
ＴＤＤを低減する技術の更なる拡張は、前述の誘電体マスクによるパターン化を選択的エピタキシと組み合わせるステップと、これに続くＥＬＯ（Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒｇｒｏｗｔｈ）と、を伴っている。Ｓｉ（００１）上におけるＧｅの例の場合には、合着の時点までプロセスを継続することにより、本質的に欠陥のないブランケット薄膜の取得が期待されるであろうという議論が行われている（例えば、非特許文献６を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。但し、層の厚さを更に増大させた際には、ウエハの反りと層の亀裂の問題が生じることは明らかであろう。
【００２２】
更には、エピタキシャルネッキングを効果的なものにするには、マスク開口部の高さと幅の間のアスペクト比を少なくとも１に略等しくする必要がある。従って、約１μｍ未満の厚さを有する薄膜の場合には、マスク開口部のサイズを規定するためにサブミクロンのリソグラフィを使用する必要がある。弾性緩和がミスフィット歪の緩和に大きく寄与する必要がある際には、更に小さな寸法の開口部が必要となる（例えば、Ｌｏｃｈｔｅｆｅｌｄ他の特許文献１４を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００２３】
マスクを任意の厚さにすることができないため、誘電体窓内へのエピタキシャル成長に依存している方法は、いずれも、窓の側壁の高さによって更に制限される。又、これは、転位トラッピングが発生することになる領域の高さをも制限する。
【００２４】
更なる代替方法は、誘電体マスク内に形成されたピット内への成長ではなく、誘電体マスクによって取り囲まれた結晶質基板材料の突出部上における選択的なエピタキシャル成長の使用を伴っている。この方法においては、Ｓｉナノワイヤの緩衝層をＳｉ基板上に形成しており、これらのナノワイヤは、基板表面に対して垂直に直立し、且つ、これらのナノワイヤが貫通突出している誘電体材料によって取り囲まれている。化合物半導体をナノワイヤの先端上に選択的に堆積させた後に、連続した化合物半導体層が形成される時点まで、ＥＬＯを実行する（例えば、Ｌｉ他の特許文献１５を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。この方法は、化合物半導体層内におけるＴＤＤの低減にも有効であろうが、化合物半導体層がウエハの全体に跨って延在している際には、熱不整合と関連する問題を除去することができない。前述のように、化合物半導体層は、成長温度からの冷却の際に微細な距離にわたって基板に跨って滑らなければならなくなろう。誘電体層が任意の柔らかさを有することもできず、Ｓｉナノワイヤが冷却の際に発生するせん断力に耐えることもできないため、これが実際に発生する可能性は大きくない。
【００２５】
前述の技術、即ち、「エピタキシャルネッキング」又はＡＲＴを実現する基板のパターン化は、格子不整合材料から製造される電子及び光電子装置の製造に対して適用されている（例えば、Ｌｉ他の特許文献１６を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００２６】
多重接合太陽電池用の基板としてのＧｅウエハをＳｉウエハによって置換する可能性がＡＲＴの別の重要な用途として識別されている。この用途は、セルを基板の両面上に成長させない限り、相対的に厚い層積層体のエピタキシャル成長を意味している。この後者の方法においては、トリプル接合太陽電池の例を挙げれば、約１．１ｅＶの中間バンドギャップを有するサブセルが、Ｓｉ基板から製造され、最大のバンドギャップを有するサブセルが、通常は、例えば、上部表面に適用されるＡＲＴプロセスにより、ＩｎＧａＰから製造され、同様に、最小のバンドギャップを有するサブセルが、基板の下部表面上における別のＡＲＴプロセスによって製造される（例えば、Ｆｉｏｒｅｎｚａ他の特許文献１７を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。Ｓｉウエハの両面上にサブセルを製造する方法によれば、相対的に薄いエピ層に起因し、熱による層の亀裂の問題が極小化される。更には、ＡＲＴにおいて通常使用されている３００〜５００ｎｍの狭いトレンチは、なんらかの弾性緩和と、ＳｉＯ2マスクの多少の柔軟性と、を実現しよう。但し、太陽電池の動作の際の頻繁な循環的な熱変動に鑑み、横方向に変化する熱特性から構成された構造を有することは、依然として、不利であろう。更には、この概念は、湿潤層の使用を必要としており、これは、転位トラッピング領域に加えて、太陽放射の一部を吸収し、これにより、太陽電池の効率を低下させる。
【００２７】
熱不整合に伴う問題点は、ＡＲＴ及びＥＬＯプロセスを使用することによって多重接合太陽電池をＳｉ基板の同一面上に成長させる際には、更に著しくなると思われる。Ｇｅから製造された下部サブセルを特徴とする従来のトリプル接合太陽電池をすべてのサブセルがＩＩＩ−Ｖ材料のみから製造されるトリプル接合によって置換することが示唆されている（例えば、Ｆｉｏｒｅｎｚａ他の特許文献１８を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。このタイプの太陽電池においては、Ｇｅは、もはや活性材料として機能しないが、それにも拘わらず、活性ＩＩＩ−Ｖ層積層体を成長させる前に、まずは、ＡＲＴ＋ＥＬＯプロセスにより、合着したＧｅ層を形成することが示唆されている。但し、合着には、隣接する窓からの成長フロントが遭遇する領域内における大きなＴＤＤの生成が伴っている。ＡＲＴ＋ＥＬＯによる連続層の形成において遭遇するこの深刻な問題点は、これまで解決されてはいない（例えば、非特許文献７を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。更には、合着されたＧｅ層と活性ＩＩＩ−Ｖ層は、一体として、不可避に、厚さが少なくとも５μｍとなり、この結果、更なる装置の加工及び太陽電池の動作の際のウエハの反りと層の亀裂が深刻な障害となるものと予想しなければならない。
【００２８】
マスクレスパターン化表面上における成長
連続層をもたらす方法
別の種類のパターン化手順においては、エピタキシャル成長が始まる前に、誘電体マスク材料を基板ウエハから除去するか、或いは、この代わりに、マスクをまったく伴うことなしにパターン化を実行している。Ｓｉ基板の場合には、これは、多孔性のＳｉを形成する陽極酸化と呼ばれる電気化学的プロセスを使用することによって可能である。このような多孔性のＳｉ基板は、第ＩＩＩ族窒化物層の製造において使用されており、化合物半導体層の以前に、Ｇｅ層が多孔性のＳｉ基板上に堆積される（例えば、Ｂｏｒｇｈｓ他の特許文献１９を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。Ｓｉ基板と第ＩＩＩ族窒化物材料の熱膨張パラメータの差から生じる熱応力をＧｅ中間層が低減すると考えたものである。その一方で、多孔性のＳｉ層は、Ｓｉ基板と窒化物層の大きな格子不整合にも対応することになろう。この結果、窒化物薄膜内に存在する転位の数が減少し、且つ、層の亀裂と基板の反りが回避されることになろう。これらの議論は、小さな規模においては有効であるが、連続した第ＩＩＩ族窒化物層は、成長温度からの冷却の際に微視的な距離だけ、基板に跨って滑らなければならなくなるため、これらの議論は、ウエハの規模においては、大体において、当て嵌まらないであろう。
【００２９】
或いは、この代わりに、まずは、エピタキシャル層を平らな基板上に成長させてもよい。その後に、残っているストライプの間において基板の一部分が除去されるように、層内にストライプをエッチングする。後続の選択的な成長プロセスにおいて、材料は、残っているストライプから横方向に成長し、これにより、エッチングされた基板領域の上方に、宙に浮いた状態の薄膜を形成する。「ペンデオ−エピタキシ」と呼ばれるこのプロセスは、まず、ＳｉＣ基板上のエピタキシャルＧａＮ層に対して適用されている（例えば、非特許文献８を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。ペンデオ−エピタキシプロセスによってＴＤＤを徹底的に低減することはできるが、連続層が熱不整合基板上に最終的に形成されるすべてのその他の方法と同一の理由により、熱膨張不整合と関連する問題点が残る。
【００３０】
更なる方法においては、サブミクロンのサイズを有すると共に０．５を上回るアスペクト比を有する脆弱な柱状体の配列を形成するように基板をパターン化している。次いで、ペンデオ−エピタキシ法により、連続したＧａＮ層を柱状体の上部に成長させている（例えば、Ｌｉｎｔｈｉｃｕｍ他の特許文献２０を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。脆弱な柱状体は、基板とＧａＮ層の間の膨張係数の不整合に起因し、亀裂が生じるように構成されている。従って、成長温度からの冷却の際に、脆弱な柱状体の少なくとも一部分に亀裂が生じ、これにより、ＧａＮ層内の応力が除去されることになろう。ここで、問題は、この場合にも、ウエハの規模において有効なものになるには、柱状体の過半に亀裂が生じなければならず、この結果、基板からの層の分離をもたらすという点にある。これは、実際には、いくつかの用途においては望ましいものであろうが、この場合にも、前述のものと同一の理由から、層の分離を回避しつつウエハの規模において応力を除去することは考えにくい。
【００３１】
ナノロッドを伴う方法
上述のように、製造手順の詳細事項とは無関係に、層の合計厚さを相対的に小さく維持しない限り、連続層において、ＴＤＤを大幅に低減すると共に層の亀裂とウエハの反りを除去することは、従来技術による技法においては、ほとんど可能ではなかった。従って、限られた薄膜の厚さという制約を緩和した際に、これらの問題のすべてに対して取り組むための唯一の選択肢は、層の合着を完全に回避するというものになると考えられる。層の亀裂、ウエハの反り、及び転位の低減という実際的な問題に対する解決策の提供以外に、不連続な薄膜の使用は、その他の利点をも有していよう。このような１つの利点が、ＧａＮナノロッド内に内蔵されたＩｎＧａＮ量子井戸活性領域において示されているように、内部量子効率を劣化させることなしに、且つ、大きな光抽出効率を同時に実現しつつ、第ＩＩＩ族−窒化物ＬＥＤの活性層内における大きなＩｎ含有量を利用するという可能性である（例えば、Ｋｉｍ他の特許文献２１を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【００３２】
後者の例においては、まずは、当業者には既知のＭＯＣＶＤプロセスにより、ＧａＮ緩衝層を平坦なサファイアウエハ上に成長させている。その後に、低基板温度を使用して横方向よりも垂直方向の成長を促進することにより、ナノロッドを形成している。
【００３３】
ナノロッドに自発的に核を生成させる代わりに、窒化物半導体の成長の前に基板をパターン化することにより、ナノＬＥＤの正確な位置制御を得ている。これは、例えば、サブミクロンのサイズ及び約５μｍの高さを有するピラーの配列の形態にパターン化されたＳｉ（１１１）基板において実証されている。この従来技術においては、マスクレス基板上に形成されたエピタキシャル構造の高さは、相対的に小さく（２ミクロン未満）、且つ、ＭＯＣＶＤ堆積がＳｉピラーの間に等しく発生している（例えば、非特許文献９を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。ＡｌＧａＮ／ＩｎＧａＮ材料系の場合には、ナノワイヤが成長するのに必要な程度に横方向との関係において垂直方向の成長を促進するためには、窒素の豊富な成長条件と、プラズマアシストＭＢＥと、が必要である（例えば、非特許文献１０を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。但し、多くの装置の場合に、１ミクロンを上回る構造の高さを実現することが望ましい。特に、例えば、下部サブセルを形成するＧｅを有する従来の種類のトリプル接合太陽電池などの多重接合太陽電池のようないくつかの装置は、場合によっては、相当に大きな高さ（又は、層の厚さ）を必要とする。更には、例えば、Ｘ線検出の場合には、数十ミクロンという背の高い構造が必要である。
【００３４】
ＡｌＧａＮ／ＩｎＧａＮ材料系において柱状の成長を実現するための魅力的な１つの方法が、低エネルギープラズマ強化気相エピタキシ（Ｌｏｗ−Ｅｎｅｒｇｙ  Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｖａｐｏｕｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＬＥＰＥＶＰＥ）によって可能であることが判明している（例えば、ｖｏｎ  Ｋａｎｅｌの特許文献２２を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】米国特許出願公開第２００８／０３０８９０９号明細書
【特許文献２】米国特許出願公開第２００３／００３３９７４号明細書
【特許文献３】米国特許出願公開第２００８／０２３３７１６号明細書
【特許文献４】米国特許出願公開第２００６／０２１６８４９号明細書
【特許文献５】米国特許出願公開第２００８／０３０８９０９号明細書
【特許文献６】米国特許第５，７５９，８９８号明細書
【特許文献７】米国特許第５，２２１，４１３号明細書
【特許文献８】米国特許第６，５３７，３７０号明細書
【特許文献９】米国特許第６，６３５，１１０号明細書
【特許文献１０】英国特許出願公開第２２１５５１４号明細書
【特許文献１１】米国特許第５，１５８，９０７号明細書
【特許文献１２】国際特許出願公開第２００８／０３０５７４号パンフレット
【特許文献１３】欧州特許出願公開第０５０５０９３号明細書
【特許文献１４】米国特許出願公開第２００８／００１１６９号明細書
【特許文献１５】米国特許出願公開第２００８／１４９９４１号明細書
【特許文献１６】米国特許出願公開第２００９／０３９３６１号明細書
【特許文献１７】米国特許出願公開第２００９／０６５０４７号明細書
【特許文献１８】国際特許出願公開第２０１０／０３３８１３号パンフレット
【特許文献１９】米国特許出願公開第２００５／１９９８８３号明細書
【特許文献２０】米国特許第６，３８０，１０８号明細書
【特許文献２１】米国特許出願公開第２００７／０７７６７０号明細書
【特許文献２２】国際特許出願公開２００６／０９７８０４号パンフレット
【非特許文献】
【００３６】
【非特許文献１】Ｖ．Ｋ．  Ｙａｎｇ他、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ９３、３８５９（２００３）
【非特許文献２】Ｈ．  Ｃｈｅｎ他、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ７９、１１６７（１９９６）
【非特許文献３】Ｆｉｔｚｇｅｒａｌｄ他、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ  ２０、８３９（１９９１）
【非特許文献４】Ｂｌａｋｅｓｌｅｅ、Ｍａｔ．  Ｒｅｓ．Ｓｏｃ．  Ｓｙｍｐ．  Ｐｒｏｃ．  １４８、２１７（１９８９）
【非特許文献５】Ｋｎｏｋｅ他、Ｊ．  Ｃｒｙｓｔ．  Ｇｒｏｗｔｈ  ３１０、３３５１（２００８）
【非特許文献６】Ｌａｎｇｄｏ他、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ７６、３７００（２０００）
【非特許文献７】Ｆｉｏｒｅｎｚａ他、ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ  ３３、９６３（２０１０）
【非特許文献８】Ｔ．  Ｚｈｅｌｅｖａ他、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ  ２８、Ｌ５（１９９９）
【非特許文献９】Ｆｕｎｄｌｉｎｇ他、Ｐｈｙｓｉｃａ  Ｓｔａｔｕｓ  Ｓｏｌｉｄｉ  Ａ  ２０６、１１９４（２００９）
【非特許文献１０】Ｓｔｏｉｃａ他、ｓｍａｌｌ  ４、７５１（２００８）
【発明の概要】
【００３７】
プレパターン化された基板上にマスクレスプロセスによって格子整合及び格子不整合半導体層をエピタキシャル成長させることができる手段を提供することが本発明の目的である。
【００３８】
異なる熱膨張係数を有するプレパターン化された基板上にマスクレスプロセスによって半導体層をエピタキシャル成長させることができる手段を提供することが本発明の別の目的である。
【００３９】
プレパターン化された基板上にマスクレスプロセスによって低貫通転位密度を有する格子不整合半導体層をエピタキシャル成長させることができる手段を提供することが本発明の別の目的である。
【００４０】
亀裂のない熱不整合半導体層をマスクレスプロセスによってプレパターン化された基板上にエピタキシャル成長させることができる手段を提供することが本発明の別の目的である。
【００４１】
基板の反りを引き起こすことなしに熱不整合半導体層をマスクレスプロセスによってプレパターン化された基板上に成長させることができる手段を提供することが本発明の別の目的である。
【００４２】
格子及び熱不整合半導体層の成長をプレパターン化された基板の隆起領域に制限する手段を提供することが本発明の別の目的である。
【００４３】
マスクレスプロセスによって熱及び格子不整合プレパターン化基板上にモノリシックに集積された半導体発光ダイオード構造を製造する手段を提供することが本発明の別の目的である。
【００４４】
マスクレスプロセスによって熱及び格子不整合プレパターン化基板上にモノリシックに集積されたマイクロ電子回路を製造する手段を提供することが本発明の別の目的である。
【００４５】
マスクレスプロセスによって熱及び格子不整合プレパターン化基板上にモノリシックに集積された半導体レーザー構造を製造する手段を提供することが本発明の別の目的である。
【００４６】
マスクレスプロセスによって熱及び格子不整合プレパターン化基板上にモノリシックに集積された赤外線及びＸ線ピクセル検出器などの撮像検出器を製造する手段を提供することが本発明の別の目的である。
【００４７】
マスクレスプロセスによって熱及び格子不整合プレパターン化基板上にモノリシックに集積された熱電装置を製造する手段を提供することが本発明の別の目的である。
【００４８】
マスクレスプロセスによって熱及び格子不整合プレパターン化基板上にモノリシックに集積された多重接合太陽電池を製造する手段を提供することが本発明の別の目的である。
【００４９】
マスクレスプロセスによってプレパターン化ＣＭＯＳ加工基板上に格子及び／又は熱不整合半導体層を必要とする装置をモノリシックに集積する手段を提供することが本発明の別の目的である。
【００５０】
バックエンドＣＭＯＳプロセスによって格子及び／又は熱不整合半導体層を必要とする装置をモノリシックに集積する手段を提供することが本発明の別の目的である。
【００５１】
本発明は、格子整合、格子不整合、及び熱不整合材料の活性層積層体をマスクレスプロセスによってパターン化基板上に製造するための手段を提供する。基板は、狭いチャネルによって分離された隆起領域の形態においてパターン化され、チャネルの深さは、隆起領域の最小寸法を超過してもよい。弾性応力緩和と、消滅、前述の隆起領域のエッジに向かう滑り、成長の際の滑りプレーン上におけるラインの延長、又は表面のファセット形成による転位ラインの偏向による貫通転位の除去と、の組合せにより、貫通転位密度が極小化される。隆起した基板領域上に成長した材料がマージすることを妨げることにより、層の亀裂が妨げられ、且つ、ウエハの反りが極小化される。本発明は、格子不整合基板上におけるモノリシックに集積されたフォトニック、光電子、マイクロ電子、及び熱電装置の製造に対して適用することができる。
【図面の簡単な説明】
【００５２】
【図１（ａ）】平面図及び断面におけるパターン化ウエハの概略図である。
【図１（ｂ）】断面におけるパターン化ウエハの概略図である。
【図２】概略プロセスフローである。
【図３（ａ）】表面のファセット形成を伴わない及びこれを伴うエピタキシャル成長の後の、並びに、新たな表面平坦化の後の、パターン化ウエハの概略断面である。
【図３（ｂ）】表面のファセット形成を伴わない及びこれを伴うエピタキシャル成長の後の、並びに、新たな表面平坦化の後の、パターン化ウエハの概略断面である。
【図３（ｃ）】表面のファセット形成を伴わない及びこれを伴うエピタキシャル成長の後の、並びに、新たな表面平坦化の後の、パターン化ウエハの概略断面である。
【図４】パターンの群を有するパターン化ウエハの概略断面である。
【図５】エピタキシャル領域のマージの後のパターン化ウエハ上に成長した層の概略断面である。
【図６】酸化した底部及び側壁を有するパターン化ウエハの概略断面である。
【図７（ａ）】パターンの変動を有するパターン化ウエハの概略平面図である。
【図７（ｂ）】パターンの変動を有するパターン化ウエハの概略平面図である。
【図７（ｃ）】パターンの変動を有するパターン化ウエハの概略平面図である。
【図７（ｄ）】パターンの変動を有するパターン化ウエハの概略平面図及び断面である。
【図７（ｅ）】パターンの変動を有するパターン化ウエハの断面である。
【図８（ａ）】斜視図におけるパターン化ＳｉウエハのＳＥＭ画像である。
【図８（ｂ）】平面図におけるパターン化ＳｉウエハのＳＥＭ画像である。
【図８（ｃ）】平面図におけるパターン化ＳｉウエハのＳＥＭ画像である。
【図９（ａ）】パターン化Ｓｉ基板上にＬＥＰＥＣＶＤによって成長させた異なるエピタキシャル構造のＳＥＭ画像の斜視図である。
【図９（ｂ）】パターン化Ｓｉ基板上にＬＥＰＥＣＶＤによって成長させた異なるエピタキシャル構造のＳＥＭ画像の斜視図である。
【図９（ｃ）】パターン化Ｓｉ基板上にＭＢＥによって成長させたエピタキシャル構造の平面図である。
【図９（ｄ）】パターン化Ｓｉ基板上に選択的ＣＶＤによって成長させたエピタキシャル構造のＳＥＭ画像の斜視図である。
【図９（ｅ）】パターン化Ｓｉ基板上に成長させたエピタキシャル構造の断面図であり、対応するシミュレーションを伴っている。
【図１０（ａ）】パターン化Ｓｉ基板上の８μｍの厚さのＧｅエピ層を通じた断面の暗視野ＳＴＥＭ画像である。
【図１０（ｂ）】パターン化Ｓｉ基板上の８μｍの厚さのＧｅエピ層を通じた断面の暗視野ＳＴＥＭ画像である。
【図１０（ｃ）】欠陥エッチングの後のＧｅエピ層のパターン化領域と非パターン化領域の間の境界の平面図である。
【図１１（ａ）】パターン化Ｓｉ基板上の８μｍの厚さのＧｅエピ層の明視野断面ＴＥＭ画像であり、エピ層は、個々のピラーから構成されている。
【図１１（ｂ）】パターン化Ｓｉ基板上の８μｍの厚さのＧｅエピ層の明視野断面ＴＥＭ画像であり、エピ層は、溶解したピラーを有する領域から構成されている。
【図１２（ａ）】マージしたＧｅピラーの領域を示すパターン化Ｓｉ基板上に成長させたＧｅ層の斜視ＳＥＭ画像である。
【図１２（ｂ）】マージしたＧｅピラーの領域を示すパターン化Ｓｉ基板上に成長させたＧｅ層の平面ＳＥＭ画像である。
【図１３（ａ）】背の高いピラーの斜視図におけるＳＥＭ画像である。
【図１３（ｂ）】背の高い尾根部の斜視図におけるＳＥＭ画像である。
【図１３（ｃ）】図１３（ａ）に示されている背の高いピラーの平面図におけるＳＥＭ画像である。
【図１４（ａ）】パターン化及び非パターン化Ｓｉ基板上における３０μｍの厚さのＧｅエピ層のＳＥＭ断面画像である。
【図１４（ｂ）】Ｓｉ（００４）及びＧｅ（００４）反射の周りにおける図１４（ａ）のＧｅエピ層の対応するＸ線逆格子空間マップである。
【図１４（ｃ）】図１４（ａ）のＧｅエピ層及びＧｅウエハの対称的な（００４）反射の強度曲線である。
【図１４（ｄ）】図１４（ａ）のＧｅエピ層のＧｅ（００４）反射の周りにおけるＸ線逆格子空間マップの拡大図である。
【図１５（ａ）】パターン化Ｓｉ基板上に成長させた組成勾配を有するＳｉＧｅ層のＮｏｍａｒｓｋｉ干渉コントラスト画像である。
【図１５（ｂ）】パターン化Ｓｉ基板上に成長させた組成勾配を有するＳｉＧｅ層のＮｏｍａｒｓｋｉ干渉コントラスト画像である。
【図１６】装置製造のための概略プロセスシーケンスである。
【図１７】ウエハの反転及び接合による装置製造のための概略プロセスである。
【図１８】ウエハの接合による装置製造のための概略プロセスである。
【発明を実施するための形態】
【００５３】
上述のように、本発明は、特にエピタキシャル成長プロセスによる格子不整合及び／又は熱不整合半導体層のモノリシックな集積と、モノリシックに集積された半導体構造から製造された装置と、に関する。具体的には、本発明は、異なる格子パラメータ及び熱膨張係数を有する層／基板の組合せに関する。本発明は、まずは、シリコン（Ｓｉ）基板又はＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上における電子、光電子、及びフォトニック機能のモノリシックな集積に関するが、本発明は、ゲルマニウム（Ｇｅ）、ＧｅＯＩ（Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）、ガリウムヒ化物（ＧａＡｓ）、インジウムリン化物（ＩｎＰ）、インジウムアンチモン化合物（ＩｎＳｂ）、カドミウムテルル化物（ＣｄＴｅ）、シリコン炭化物（ＳｉＣ）、サファイア（Ａｌ2Ｏ3）、アルミニウム窒化物（ＡｌＮ）、ガリウム窒化物（ＧａＮ）、又は任意のその他の単一結晶基板などのその他の基板材料上に製造された機能性層及び装置の集積にも適用される。
【００５４】
これらの基板のうちのいずれかの基板上にモノリシックに集積される半導体材料は、例えば、Ｃ、Ｓｉ、Ｇｅ、Ｓｉのような第ＩＶ族材料及びこれらの組合せ、或いは、任意の化合物半導体材料であってよい。化合物半導体材料は、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ、及びこれらの合金のような窒化物、又はＡｌＡｓ、ＧａＡｓ、ＩｎＡｓ及びこれらの合金のようなヒ化物、又はＡｌＰ、ＧａＰ、ＩｎＰ、及びこれらの合金のようなリン化物、又はＧａＳｂ、ＩｎＳｂ、及びこれらの合金のようなアンチモン化合物などのＩＩＩ−Ｖ材料であってもよい。又、化合物半導体材料は、第ＩＩＩ族リン化物及びヒ化物の合金であってもよい。或いは、この代わりに、化合物半導体材料は、例えば、ＺｎＳ、ＣｄＳ、及びこれらの合金のような硫化物、ＺｎＳｅ、ＣｄＳｅ、及びこれらの合金などのセレン化物、又はＺｅＴｅ、ＣｄＴｅ、ＨｇＴｅ、及びこれらの合金のようなテルル化物などのＩＩ−ＶＩ材料であってもよい。又、化合物半導体材料は、ＰｂＳ、ＰｂＳｅ、及びＰｂＴｅなどの第ＩＶ族硫化物、セレン化物、及びテルル化物、或いは、これらの任意の組合せであってもよい。
【００５５】
本発明の第１実施形態が図１（ａ）及び図１（ｂ）に概略的に示されている。基板１００は、垂直の溝又はトレンチ１２０の２つの組の形態においてパターン化されており、この結果、図１（ａ）に示されているように、その間に隆起領域１１０が残されている。これらの隆起領域１１０は、例えば、正方形の形状であってよく、ｗは、正方形の寸法を示している。幅ｄの溝１２０が、深さｈだけ、エッチングされている。溝の幅ｄは、正方形の辺ｗよりも、小さくてもよく、或いは、大きくてもよい。エッチングの深さｈは、好ましくは、溝の幅に略等しいか、或いは、これを上回っている。本実施形態の好適な一態様においては、深さｈは、溝の幅ｄよりも格段に大きく、例えば、最大で１０倍も大きい。
【００５６】
この基板のパターン化は、当業者には既知のリソグラフィ及びエッチングステップにより、実行してもよい。まずは、リソグラフィステップを使用してパターンを規定する。基板内にエッチングする形状のサイズに応じて、光フォトリソグラフィ、又はホログラフ露光、又はＸ線リソグラフィ、又は電子ビームリソグラフィ、又はナノインプリンティングを使用してもよい。次いで、露光されたパターンを湿式化学又は乾式エッチングステップによって基板に転写してもよい。特に、Ｓｉウエハのパターン化については、当業者には周知である。溝１２０は、例えば、深堀り反応性イオンエッチング（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＤＲＩＥ）により、何ミクロンもの深さｈにまでエッチングしてもよい（例えば、Ｌａｅｒｍｅｒ他の米国特許第５，５０１，８９３号明細書に記述されている「Ｂｏｓｃｈプロセス」を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。使用されるリソグラフィ及びエッチングプロセスに応じて、隆起領域１１０のサイズｗは、例えば、１００ｎｍなどのサブミクロンの規模から、例えば、１０μｍなどの何マイクロメートルもの規模まで、変化してもよい。いくつかの用途においては、隆起領域１１０のサイズｗは、例えば、最大で１００μｍ、或いは、場合によっては、５００μｍなどのように、更に大きくなるように選択してもよい。溝１２０の幅ｄは、例えば、２〜５μｍなどのように、同様に、数十ナノメートルから数マイクロメートルまで、変化してもよい。エッチングの深さｈは、１マイクロメートル未満から数マイクロメートルまで、或いは、場合によっては、例えば、２０μｍなどのように、何マイクロメートルものものにまで変化してもよい。アスペクト比ｈ／ｗを、１に等しいか又は場合によってはこれを上回るものに維持することが推奨され、本実施形態の好適な一態様においては、例えば、１０などのように、１を格段に上回っている。
【００５７】
実施形態の別の態様が図１（ｂ）に示されている。ここでは、隆起した基板領域１３０は、平らである代わりに、ファセットを形成してもよい。垂直の溝１２０は、高さｈ1を有してもよく、且つ、ファセットは、高さｈ2だけ延在してもよい。表面のファセット１３０は、当業者には周知のエッチング及び／又は堆積法によって形成してもよい。隆起した基板領域１３０は、成長の際のエピタキシャルパッチのエッジに向かう転位の偏向のために有利であろう（図３をも参照されたい）。
【００５８】
次に、図２を参照すれば、プロセスシーケンス２００は、基板をパターン化するステップ２１０と、例えば、任意選択の表面パッシベーションのステップを含む当業者には周知の方法によってパターン化基板をイクスサイチュウ（ex-situ）洗浄するステップ２２０と、基板をエピタキシャル反応炉に装入するステップ２３０と、任意選択のインサイチュウ(in-situ)洗浄ステップを実行するステップ２４０と、を含んでもよい。この洗浄ステップ２４０は、物理吸着された炭化水素分子及び湿気を除去するように設計された熱アニーリングステップ又は水素ガスの流れが存在する状態におけるアニーリング、或いは、ＵＨＶにおける薄い表面酸化物の熱脱離などの当業者に周知の任意の数のサブステップから構成してもよい。次いで、第１エピタキシステップ２５０のニーズに従って清浄な基板の温度を調節するが、第１エピタキシステップ２５０は、基板材料自体などの格子整合材料の、又は格子不整合材料の、又は熱不整合材料のエピタキシャル成長から構成してもよく、これには、任意選択のアニーリングステップ２６０が後続する。次いで、格子不整合及び／又は熱不整合材料の第２エピタキシステップ２５０のニーズに従って基板温度を再調節してもよい。使用されるエピタキシャル成長法及びプロセスパラメータに応じて、エピタキシステップ２５０においては、垂直方向の成長レートを横方向の成長レートを上回るように選択してもよい。本実施形態の好適な一態様においては、垂直方向の成長レートは、例えば、１０倍だけ大きいか、或いは、場合によっては、これを上回るものなどのように、横方向の成長レートよりも格段に大きくなるように選択してもよい。図３（ａ）に示されているように、半導体材料の大部分を隆起した基板領域１１０、３１０の上部に表面３２６を有する隔離されたパッチ３３０の形態において堆積させてもよい。又、前述のトレンチが、非常に狭くなるように選択されていない限り、或いは、以前のエピタキシステップにおいて既に狭小化されていない限り、材料の一部を、トレンチ１２０、３２０の底部上に、且つ、更に少ない程度に、トレンチ１２０、３２０の側壁３５０上に、堆積させてもよい。換言すれば、本発明によれば、プロセスシーケンス２００は、厚いエピタキシャル層の場合にも、従来技術において予想可能なものとは非常に異なる層構造をもたらすことになろう。連続薄膜への合着の代わりに、ステップ２５０において成長する層は、隆起部１１０上にエピタキシャル成長した隔離されたパッチから構成されることになる。
【００５９】
成長の進展に伴ってピラーとなる隔離されたエピタキシャルパッチ３３０は、図３（ｂ）において観察されるように、転位構造に対して顕著な影響を有することになろう。ここでは、界面プレーンに対して傾斜した滑りプレーン内に位置する転位３７０は、滑り運動が存在しない状態においても、側壁３５１に到達することになり、その理由は、このような滑りプレーンは、いずれも、成長の際に、遅かれ早かれ、側壁を通過するためである。隔離されたエピタキシャルパッチ３３０の表面３２６が傾斜したファセット３６０、３６１、３６２を成長の際に有する場合には、垂直方向の不動転位ライン３８０が、傾斜したフェセット３６１、３６２、３６０と相互作用することにより、転移ライン３８１内に更に偏向され、これにより、側壁３５１に向かって延在することになる。ファセットの形成は、水平方向の上部ファセット３３１、３３２が成長の際に収縮する一方で傾斜したファセット３６１、３６２が膨張するようにエピタキシャル成長ステップ２５０におけるプロセス条件を選択することにより、実現してもよい。これには、例えば、表面拡散長を増大させ、これにより、例えば、安定したファセットの成長を促進するために、エピタキシャル成長ステップ２５０において、低い堆積レートと、高い基板温度と、が必要となろう。十分な高さのエピタキシャルピラーが実現されたら、基板パターン１１０の幅ｗに応じて、すべての垂直方向の不動転位ライン３８０は、傾斜したライン３８１内に成功裏に偏向されており、これにより、側壁３５１まで延在している。
【００６０】
図３（ｃ）に示されているように、エピタキシャル成長ステップ２５０の処理条件は、この時点において、再度、傾斜したファセット３６０を犠牲にして、水平方向の上部ファセット３２６の膨張を促進するように、変更してもよい。従って、すべての貫通転位３７０、３８１は、基本的に水平方向の上部表面３６０に伴う更なる処理を促進するために、傾斜したファセット３６０のサイズが満足できるように低減される時点までに、側壁３５１に到達しているであろう。従って、ファセット形成された及び平坦なピラーの成長の間においてプロセス条件２５０及び２６０を交互にスワップすることにより、すべての転位ラインをそれらが害を及ぼさない側壁３５１において終端させつつ、最終的な構造の形態を広い範囲にわたってチューニングしてもよい。
【００６１】
又、成長ステップ２５０には、任意選択のアニーリングステップ２６０が後続してもよく、このアニーリングステップにおいては、成長した層の転位構造は、例えば、領域１１０、３５１のエッジまで移動するショックレー部分貫通転位により、変化してもよい。ステップ２５０及び２６０は、例えば、層パッチ３３０が隔離された状態に留まるような状態を選択しつつ、所与の半導体材料の厚さを増大させるために、或いは、相互に上下に異なる材料の積層体を形成するために、複数回にわたって反復してもよい。
【００６２】
本実施形態の別の態様においては、隆起した基板領域１１０は、完全な傾斜ファセット３６０の形成のために過大なものであってもよい。転位３８０は、プロセスシーケンス２００のエピタキシャル成長ステップ２５０の適切な選択肢により、水平方向の平らなエリア３２６から依然として除去されよう。このような選択肢は、周知の組成勾配の概念を含むであろう（例えば、Ｂｒａｓｅｎ他の米国特許第５，２２１，４１３号明細書を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。小さな勾配率の場合には、不整合基板の上部において成長する勾配を有する層は、有効性の低い格子不整合の系に対応しており、且つ、垂直方向の転位３６０の形成は予想されない。一方、隆起した基板領域１１０、３１０の寸法が、約１０μｍを上回らないように選択される限り、エピタキシャルパッチ３３０の側壁への転位滑りは、非常に効率的に発生するものと予想される（例えば、Ｈａｍｍｏｎｄ他、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ７１、２５１７（１９９７）を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）。勾配率は、連続した勾配を有する層の場合には、転位滑りを促進するためには、例えば、１０％／μｍなどのように、小さく維持しなければならないが、これは、ミクロンのサイズ又は更に小さなサイズの構造の場合には、もはや必要ではない。従って、本発明によれば、隆起した基板領域１１０、３１０のサイズに応じて、勾配率を、１００％／μｍにまで、或いは、場合によっては、２００％／μｍにまで、増大させることができる。従って、隔離されたエピタキシャルパッチ３３０は、これらのパッチが勾配を有する層を内蔵する場合にも、例えば、０．５μｍのような低い高さ３１２を有するように、薄くなるように選択することができる。
【００６３】
任意選択の組成勾配の使用は、無視可能ではない濃度範囲において混和可能な合金を形成する任意の材料系に使用してもよい。このような例は、ＳｉＧｅ、ＩｎＧａＡｓ、ＨｇＣｄＴｅ、ＰｂＴｅＳｅ、ＩｎＧａＮ、並びに、電気的用途、電気光学的用途、及び更なる用途に好適な任意のその他のものであってよい。
【００６４】
最終的な層積層体の完成の後に、基板を、冷却し、且つ、ステップ２７０において、エピタキシ反応炉から取り出してもよい。用途に応じて、装置製造ステップ２８０が後続してもよく、これは、一般的には、この場合にも、当業者には既知の多数のサブステップから構成される。ステップ２８０の完了の後に、更なるパターン化ステップ２１０を伴う又は伴わないシーケンス全体の反復を含むプロセスシーケンス２００の多数の変形を適用してもよいことを理解されたい。
【００６５】
エピタキシャル成長ステップ２５０においては、分子ビームエピタキシ（ＭＢＥ）、化学蒸着（ＣＶＤ）、金属−有機化学蒸着（ＭＯＣＶＤ）、又はマグネトロンスパッタリングエピタキシ（例えば、ｖｏｎ  ｋａｎｅｌ他の国際特許出願公開第９６／０４６７７号パンフレットを参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）、又は低エネルギープラズマ強化化学蒸着（ＬＥＰＥＣＶＤ）（例えば、ｖｏｎ  Ｋａｎｅｌの米国特許第７，１１５，８９５号明細書を参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）、又は低エネルギープラズマ強化気相エピタキシ（ＬＥＰＥＶＰＥ）（例えば、ｖｏｎ  Ｋａｎｅｌの国際特許出願公開第２００６／０９７８０４号パンフレットを参照されたい。この開示内容は、本引用により、そのすべてが本明細書に包含される）などの当業者には既知の方法のうちの任意のものを使用してもよい。
【００６６】
次に図４を参照すれば、第２の実施形態の一態様が示されており、この場合には、基板４００内にエッチングされたトレンチ４２０、４３０は、等しくない幅ｄ1及びｄ2を有してもよく、この場合に、例えば、ｄ2は、ｄ1を上回っている。これは、基板パターン化ステップ２１０において規定されるリソグラフィ構造の対応する形状サイズを選択することにより、実現してもよい。当業者には周知のように、トレンチ４２０、４３０の等しくない幅は、反応性イオンエッチング又は化学エッチングステップにおいて等しくない深さｈ1及びｈ2をもたらすことになろう。従って、図５において観察されるように、隆起した基板形状４１０、５１０は、幅広のトレンチ４３０、５３０が開放した状態に留まっている状態において、狭いトレンチ４２０、５２０の上方に、側壁５７６を有するマージされた構造５７０から構成されたエピタキシャル領域をもたらすことになろう。狭いトレンチ４２０、５２０の底部５４０上には、エピタキシャル成長ステップ２５０及び任意選択のアニーリングステップ２６０において、幅広のトレンチ４３０、５３０の底部５８０よりも少ない又は無視可能な材料が堆積されるであろう。同様に、狭いトレンチの側壁５５０も、エピタキシャル成長ステップ２５０及び任意選択のアニーリングステップ２６０において、幅広のトレンチ４３０、５３０の側壁５６０よりも少ない又は無視可能な材料を受け取ることになろう。
【００６７】
マージされた構造５７０は、垂直及び水平方向の成長速度間の比率を低減するために、当業者には周知のエピタキシャル成長ステップ２５０及び任意選択のアニーリングステップ２６０において、堆積レートを低減すると共に基板温度を増大させることによって表面拡散長を増大させるなどの条件を選択することにより、狭いトレンチ４２０、５２０の上方に形成してもよい。エピタキシャル構造５７０のサイズ５１４は、幅広のトレンチ４３０、５３０の間の間隔を選択することにより、任意に選択してもよい。但し、室温への冷却の際の又は任意の熱サイクルにおける層の亀裂とウエハの反りを回避するために、このサイズを熱膨張係数の不整合と堆積物の厚さ５１２に従って選択することが推奨される。
【００６８】
本実施形態の一態様においては、処理シーケンス２００の処理ステップ２５０、２６０は、狭いトレンチ４２０、５２０の上方においてマージされた構造５７０内に空洞５９０の形成が促進されるように、選択してもよい。空洞５９０の存在は、マージされた構造５７０内の熱応力を除去する１つの方法であってよく、或いは、アイランドのマージの際に転位密度を低下させる１つの手段であってよい。
【００６９】
本実施形態のその他の態様においては、隆起した基板領域の多数の異なる形状及びサイズと共に、２つを上回る数の異なるトレンチ幅と、幅広の又は狭いトレンチの間の複数の間隔と、を選択してもよいことを理解されたい。
【００７０】
次に図６を参照すれば、基板パターン６００を有する第３の実施形態が示されており、この場合に、トレンチ１２０、３２０、４２０、４３０、５２０、５３０、６３０の側壁３５０、５５０、５６０、６５０及び底部３４０、５４０、５８０、６４０は、誘電体層６３０によって被覆されている。隆起領域１１０、４１０、６１０上には、以前と同様に、清浄な基板が露出している。これは、当業者には周知のプロセスによって実現してもよい。パターン化された基板を、例えば、誘電体層６３０により、被覆してもよい。その後に、この誘電体層を、例えば、この誘電体層がエッチングされている際に、保護層により、トレンチ１２０、３２０、４２０、４３０、５２０、５３０、６２０の底部３４０、５４０、５８０、６４０及び側壁３５０、５５０、５６０、６５０を保護することにより、隆起領域１１０、４１０、６１０から除去してもよい。誘電体層６３０は、例えば、パターン化Ｓｉ基板上に形成された熱酸化物であってもよい。層６３０は、エピタキシャル成長ステップ２５０において選択的なエピタキシプロセスを選択することにより、有利に使用してもよい。従って、成長ステップ２５０において選択的なエピタキシプロセスを使用することにより、トレンチ１２０、３２０、４２０、４３０、５２０、５３０、６２０の幅とは無関係に、側壁３５０、５５０、５６０、６５０がカバーされることを妨げてもよい。
【００７１】
但し、この単純な基板パターン６００は、使用してもよい任意に異なる基板パターンのうちの一例であることを理解されたい。更には、トレンチ１２０、３２０、４２０、４３０、５２０、５３０、６２０の被覆された側壁及び底部を有する基板パターン６００を誘電体被覆６３０が施されていないパターン化基板の領域と組み合わせてもよい。
【００７２】
次に図７ａ〜図７ｄを参照すれば、基板パターンの変形の例を示す様々な実施形態が示されている。当業者は、処理シーケンス２００のステップ２５０、２６０の実行の後に転位がなく且つ亀裂のないエピタキシャル領域をもたらす多数の更なる可能なパターンが存在することを理解するであろう。図７ａにおいては、隆起した基板領域７１０は、形状が矩形である。矩形の長辺７１４は、例えば、表面垂線（ｓｕｒｆａｃｅ  ｎｏｒｍａｌ）＜００１＞を有する立方体基板の場合に＜１１０＞又は＜１００＞に沿うなどのように、基板の対称性の方向に沿って方向付けしてもよい。向き＜１００＞は、処理シーケンス２００のステップ２５０、２６０の実行の際に、隔離されたパッチ３３０のエッジへの転位滑りを、或いは、単純に成長の際の転移ラインの延長を、促進するであろう。
【００７３】
トレンチ７２０の深さｈと矩形の隆起領域７１０の短辺７１８の間のアスペクト比ｈ／ｗ1は、１を上回るように、本実施形態の好適な態様においては、例えば、１０などのように、１を格段に上回るように、維持することが推奨される。これにより、処理シーケンス２００のステップ２５０、２６０の実行の際の短辺７１８の方向に沿ったミスフィット応力の緩和に対する弾性寄与度が向上することになろう。
【００７４】
次に図７ｂを参照すれば、基板パターンが示されており、この場合には、隆起領域７１０、７３０、７４０は、異なるサイズ及び形状を有する。処理シーケンス２００のステップ２５０、２６０の実行の後に隆起した基板領域７１０、７３０、７４０上に形成されるエピタキシャル層が連続薄膜を形成しないように、トレンチ７２０、７２２、７２４、７２６の幅を選択してもよい。
【００７５】
次に図７ｃを参照すれば、隆起した基板領域７５０が正方形の形状を有することは必須ではないことが観察されよう。一例として、領域７５０は、形状が円形になるように示されている。処理シーケンス２００のステップ２５０、２６０の実行の後に隆起した基板領域７５０上に形成されるエピタキシャル層が連続薄膜を形成しないようにトレンチ７２０が設計される限り、多数の更なる形状が可能である。
【００７６】
次に図７ｄを参照すれば、間に堆積した層に亀裂が生じることを防止するために、隆起した基板領域７１０、７３０、７４０、７５０、７６０が過大に離隔している一実施形態が示されている。従って、基板領域７１０、７３０、７４０、７５０、７６０を取り囲むトレンチ７８０の外側の領域を誘電体層７９０によって被覆してもよい。同様に、トレンチ７８０の底部及び側壁を誘電体層によって被覆してもよい。誘電体被覆７９０は、例えば、パターン化Ｓｉ基板上に形成された熱酸化物であってもよい。選択的なエピタキシプロセスを処理シーケンス２００のステップ２５０において使用する場合には、半導体材料が誘電体領域７９０上において成長することが妨げられよう。
【００７７】
次に図７ｅを参照すれば、基板のパターン化が、トレンチ１２０、３２０、４２０、４３０、５２０、５３０、６２０、７２０、７２２、７２４、７２６、７８０のまっすぐな側壁をもたらすことが必須ではないことが観察されよう。実際に、いくつかの理由から、アンダーエッチングされたトレンチの形成は非常に有利であろう。第１に、アンダーエッチングは、垂直方向の側壁によって規定される等しくサイズ設定された領域７１０と比べて、隆起領域７１０の下方の基板柱状体の幅を低減する。従って、基板の弾性緩和が改善されることになり、且つ、従って、ミスフィット転位の密度がある程度低下することになろう。第２に、トレンチが非常に狭くなるように選択された場合にも、且つ、誘電体層６３０が存在せず、且つ、エピタキシャル成長ステップ２５０の際の選択的エリアエピタキシが存在しない場合にも、十分なアンダーエッチングのために、側壁カバレージを大幅に低減してもよく、或いは、場合によっては、これを完全に除去してもよい。これは、隆起した基板形状１１０、３１０、４１０、５１０、６１０、７１０、７３０、７４０、７５０、７６０の電気特性が処理シーケンス２００のステップ２５０、２５０の実行の際の側壁上における材料の堆積によって変化するすべての用途において有利であろう。
【００７８】
図７ａ〜図７ｅは、本発明による基板パターンの例に過ぎないことを理解されたい。基板パターンは、これらのパターンの組合せであってもよく、且つ、例えば、上部における隔離されたパッチのエピタキシャル成長に好適なトレンチによって分離された隆起領域１１０、３１０、４１０、５１０、６１０、７１０、７３０、７４０、７５０、７６０を含んでいる限り、面心正方形又は六角形の対称性などの異なる任意の形状及び対称性のパターンであってもよい。
【００７９】
実施例
基板のパターン化
次に図８（ａ）〜図８（ｃ）を参照すれば、パターン化された基板の走査電子顕微鏡法（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ：ＳＥＭ）画像８００が斜視図（ａ）並びに平面図（ｂ）及び（ｃ）において観察されよう。ここでは、基板は、標準的なフォトリソグラフィと、Ｓｉピラー８１０の側壁上の波状の形状をもたらすＢｏｓｃｈプロセスと、によってパターン化されたＳｉ（００１）ウエハである。図８（ａ）においては、ピラー８１０は、幅が約１．８μｍであり、トレンチ８１２の幅は、約２．２μｍである。図８（ｂ）の平面ＳＥＭ画像は、狭いトレンチ８３０の場合に約１．７μｍの、そして、幅広のトレンチ８４０の場合には、２．９μｍの幅を有する２つの異なる種類のトレンチを示しており、ピラー８２０は、幅が約１．３μｍである。幅広のトレンチ８４０は、深さが約８μｍであり、且つ、狭いトレンチ８３０は、わずかに小さい。
【００８０】
図８（ｃ）は、異なるサイズ及び距離を有する隆起した基板領域８５０、８６０、８７０、及び８８０から構成されたパターンのその他の例Ａ１、Ｂ１、Ｃ１、及びＤ２を示している。サイズがサブミクロンから数十ミクロンまでの範囲の隆起した形状を有すると共に同様の範囲のトレンチ幅の変動を有する多数の更なる基板パターンを調査した。
【００８１】
パターン化された基板上におけるエピタキシ
（１）隔離された形状：アイランド及び尾根部の例
次に図９（ａ）〜図９（ｅ）を参照すれば、パターン化Ｓｉ（００１）基板のＳＥＭ画像９００が示されており、この基板上に、処理シーケンス２００のステップ２５０及び２６０を使用することにより、様々なエピタキシャル層を成長させた。図９（ａ）は、約８μｍの高さに成長させた純粋なＳｉ、Ｓｉ0.6Ｇｅ0.4合金、及び純粋なＧｅのピラー９１５の斜視図である。Ｇｅ／Ｓｉヘテロエピタキシの分野において研究している者には周知のように、純粋なＳｉと純粋なＧｅの間の格子不整合は、室温において約４．２％である。熱膨張係数の不整合は、更に大きく、室温において約１２５％にもなる。従って、大きなＴＤＤ密度を特徴とすることに加えて、数マイクロメートルの厚さを上回る連続したＧｅ層は、亀裂が生じると共に大きな層の反りを誘発する特性を有する。
【００８２】
但し、図９（ａ）の画像は、横方向との関係において垂直方向の成長を促進するように処理条件２５０及びトレンチ８１２、８３０、８４０の幅が選択された際には、Ｓｉピラー上に成長した隣接するＳｉ、ＳｉＧｅ、及びＧｅ領域９１５が接触しないことを示している。対照的に、処理条件２５０は、所与の基板温度及び堆積レートにおいて、Ｓｉ、ＳｉＧｅ、及びＧｅについて異なる表面拡散長を考慮することにより、選択した。この結果、隣接するピラー９１５の間の間隔９１０は、すべての３つの材料について、略同一である。図面によれば、この例においては、Ｓｉピラーのアンダーエッチングは、ほとんど存在していない。従って、成長の開始時点において大部分が発生するＳｉトレンチの底部９１２における多少の堆積に加えて、少量の側壁堆積９２０を観察することができる。
【００８３】
図９（ｂ）は、基板の＜１−１０＞方向に沿って方向付けされたＧｅ尾根部９６０を通じた断面の斜視ＳＥＭ図である。この場合にも、隣接する尾根部９６０が狭いトレンチ９６８によって分離された状態に留まるように、プロセスステップ２５０の条件を選択した。この場合にも、成長の開始時点において大部分が発生するＳｉトレンチの底部９６６における多少の堆積に加えて、少量の側壁堆積９６２を観察することができる。Ｇｅ尾根部の水平方向の上部ファセット９７０は、（００１）ファセットであり、傾斜したファセット９８０は、｛１１３｝ファセットであることに留意されたい。
【００８４】
高分解能のＸ線回折計測によれば（図１４をも参照されたい）、図９（ａ）及び図９（ｂ）に示されているピラー及び尾根部は、完全に緩和されている。従って、例えば、純粋なＧｅ構造をＧａＡｓの成長用のテンプレートして使用することができる。図９（ｃ）は、図９（ｂ）におけるものと同様に、ＧａＡｓをＧｅ尾根部上に成長させた一例を示している。Ｇｅ自体と同様に、ＧａＡｓの尾根部は、ファセットされ、上部の（００１）ファセット９９０と、傾斜したファセット９９１を有する。図示の例においては、表面拡散長が最適化されておらず、その結果、トレンチ９９２が略閉鎖していることに留意されたい。
【００８５】
図９（ｄ）は、パターン化Ｓｉ（００１）基板の一例であり、この場合には、選択的なＧｅ成長の前に、側壁６５０、８１０、８３０、８４０を酸化させている。この結果、Ｇｅの堆積９９４は、Ｓｉピラーの上部においてのみ発生しており、トレンチの側壁９９６及び底部９９８上においては、材料の核生成が行われていない。
【００８６】
図９（ｅ）は、Ｇｅ尾根部９６０のシミュレーションと、その断面の対応するＳＥＭ画像と、を最終的に示している。この場合には、Ｓｉ尾根部９６４及びトレンチ９６５は、幅が約２μｍであり、且つ、高さが８μｍである。シミュレーションによれば、図９（ａ）、図９（ｂ）、及び図９（ｅ）において可視状態にある自己アライメントされた垂直方向の成長は、非常に一般的であり、且つ、２つの主要因の組合せの結果として得られている。第１の要因は、エピタキシャル構造９１５、９６０の表面に沿った短い拡散長（１００〜２００ナノメートル程度であり、いずれにしても、代表的なファセットサイズよりも小さい）に関する運動学的なものであり、これにより、少なくとも結晶質内蔵（ｃｒｙｓｔａｌｌｉｎｅ  ｉｎｃｏｒｐｏｒａｔｉｏｎ）のためのプロトタイプ時間内における１つのファセットから別のファセットへの堆積された材料の移動が防止される。この枠組みにおいては、ファセットは、到来フラックス（incoming flux）及び結晶質内蔵の速度によって決定されるレートにおいて略独立的に成長する。第２の要因は、特異な種類のパターン化、即ち、隆起した基板領域による到来フラックスの相互幾何学的遮蔽に関係するものであり、これにより、ピラー９１５及び尾根部９６０の側壁及びトレンチの底部９１２、９６６に対する反応物の供給が、上部ファセット９１４、９７０、９８０、９９０に提供される反応物の供給との関係において、大幅に（５０％から約０．１％に）低減される。当業者には周知のように、互いに近づいた際に次第に小さくなるフラックスを受け取るピラー９１５及び尾根部９６０の側壁は、最終的に横方向における成長を停止し、これにより、その代わりに、ほとんど垂直方向においてのみ膨張する。シミュレーションによれば、図９において可視状態にある横方向よりも垂直方向における成長の優越には、プロセスシーケンス２００のステップ２５０、２６０における堆積レートと基板温度の慎重なバランスが必要であり、これにより、表面拡散長が十分に小さくなることが保証される。これは、例えば、ＬＥＰＥＣＶＤなどのプラズマ強化ＣＶＤプロセスにおいて大きな堆積レートを使用することにより、実現してもよい。図９（ａ）、図９（ｂ）、及び図９（ｅ）の実験結果は、約４ｎｍ／ｓの成長レートにおけるこのようなプロセスによって得られたものである。或いは、この代わりに、熱ＣＶＤプロセスにおいては、相対的に小さな堆積レートにおいて小さな拡散長を保証するために、好ましくは、低基板温度において分解するプレカーサを使用する必要がある。図９（ｄ）に示されている選択的なＧｅ堆積は、このような方法により、実現されたものであり、５００℃未満の基板温度において既に適切な分解が発生している。成長は、２ステッププロセスにおいて実行しており、この場合に、まずは、薄いテンプレートを約４ｎｍ／分という非常に小さなレートにおいて３３０℃において形成し、その後に、２５ｎｍ／分のレートにおいて、５００℃において主堆積を実行した。表面拡散定数は、アニオン及びカチオン供給間の比率によっても左右されるため、化合物半導体の成長の場合には、更なる自由度が働くことになる。図９（ｃ）に示されているＧａＡｓの��は、５２０℃の表面温度において固体源ＭＢＥによって得られたものであり、ヒ素は、クラッカセルから供給され、ガリウムは、通常の元素の形態であった。この場合には、堆積レートは、０．１ｎｍ／ｓという非常に小さなレベルになるように選択され、且つ、表面拡散長は、約１：２０という低いＩＩＩ／Ｖ比率を選択することにより、小さく維持した。
【００８７】
従って、実験及びシミュレーションは、いずれも、プロセスシーケンス２００のステップ２５０、２６０の慎重な選択肢により、隆起した基板領域１１０、３１０、４１０、５１０、６１０、７１０、７３０、７４０、７５０、７６０の上部における隔離されたエピタキシャル構造の成長を多数の異なる堆積プロセスによって実現してもよいことを示している。
【００８８】
次に図１０（ａ）〜図１０（ｃ）を参照すれば、パターン化されたＳｉ（００１）基板上に成長させたＧｅの欠陥分析の結果１０００が観察されよう。図１０（ａ）及び（ｂ）は、異なるファセット構造を特徴とするＧｅのピラーを通じた断面において得られた暗視野走査透過電子顕微鏡法（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ：ＳＴＥＭ）の画像である。図１０（ａ）の上部ファセット１０１６は、Ｓｉピラー１０１０の表面１０１１に対して平行な（００１）ファセットである。この場合にも、個々のＧｅピラーの間の有限の間隙１０１８を保証するように、プロセスシーケンス２００のステップ２５０の条件を選択した。隆起した基板形状１０１０の垂直方向の側壁と非選択的成長の使用に起因し、Ｓｉトレンチの側壁１０１２及び底部１０１４上には、有限なカバレージが発生している。図１０（ａ）は、貫通転位１０２０が、側壁１０１２上の堆積と、Ｓｉピラー１０１０の上部１０１１の近傍と、にほとんど閉じ込められていることを示している。実際に、大部分のＴＤＤは、Ｇｅ／Ｓｉ（００１）の界面から約１ミクロンの距離内においてＧｅアイランドのエッジに移動している。
【００８９】
但し、Ｇｅピラーの上部にまで延在する１つのまっすぐな転位１０２４を観察することができる。この転位は、表面ファセット１０１６との関係において直角を形成しているため、偏向されない。図１０（ｂ）に示されている傾斜ファセット１０４０を有するＧｅピラーの上部に延在する転位は、まったく観察されなかった。
【００９０】
但し、当業者には周知のように、断面ＴＥＭ分析は、転位密度の定量分析に適してはいない。従って、パターン化基板表面上に成長させた不整合層のＴＥＭ研究を欠陥エッチング及びエッチピットカウント処理によって補完した。図１０（ｃ）は、その上部にＧｅ層を図１０（ｂ）のものに類似した方式により、即ち、完全にファセット形成されたピラーの成長をもたらす条件において、エピタキシャル成長させたパターン化された及び平らな基板領域１０７０の間の境界のＳＥＭ画像を示している。このＳＥＭ画像は、標準的な欠陥エッチング手順の後に撮影したものである。この画像は、パターン化されていない基板領域においてのみエッチピット１０８０を示しており、ピラー上部の傾斜ファセット１０５０及び境界におけるファセット１０６０には、エッチピットを示していない。従って、本発明者らは、図３（ｂ）に示されているように、十分に大きなアスペクト比を有する構造の場合には、表面ファセットによる転位の偏向メカニズムは、非常に有効であると結論付けてもよいであろう。
【００９１】
（２）マージ（merge：結合）されたＧｅピラー
まず、図１１（ａ）及び図１１（ｂ）を参照すれば、パターン化されたＳｉ（００１）上における独立した及びマージされたＧｅピラー１１００の欠陥構造の比較が観察されよう。図１１（ａ）及び図１１（ｂ）は、独立したＧｅピラー（ａ）及びマージされたピラー（ｂ）を通じて取得された断面の明視野ＴＥＭ画像である。図１１（ａ）においては、転位１１１０を観察することが可能であり、これらは、ピラーの成長の際に傾斜したファセットと相互作用することによって偏向されている。この場合にも、転位１１１０は、基板ピラーの上部に近接した領域に閉じ込められている。興味深いことに、Ｇｅの成長フロントがピラーの溶解プロセスにおいて互いに遭遇したに違いないＳｉピラーの間の間隙内に位置する図１１（ｂ）の領域１１２０が示しているように、ピラーのマージの際には、追加の転位が形成されていないようである。
【００９２】
次に図１２（ａ）〜図１２（ｂ）を参照すれば、ピラーのマージの際の転位のわずかな生成が画像１２００を介して示されており、これにより、その理由を推定することができる。図１２（ａ）は、パターン化Ｓｉ（００１）基板上に約８μｍの厚さに成長させたエピタキシャルＧｅ層の斜視図におけるＳＥＭ画像である。この場合の基板のパターン化は、図８（ｂ）に表示されている例に類似しており、幅広のトレンチ８４０によって分離された近接して離隔したピラー８２０の１０×１０のブロックから構成されている。図１２（ａ）によれば、狭いトレンチ１２２０によって分離された近接して離隔したピラーのブロックは、マージしており、幅広のトレンチ１２３０は、開放した状態に留まっている。図１２（ｂ）において、類似の構造の平面ＳＥＭ画像が観察されよう。表面拡散長が変更されるようにプロセスシーケンスのステップ２５０、２６０における基板温度をチューニングすることにより、実際に、マージされたピラーの間に開口部１２１０、１２５０を生成することが可能であった。従って、適切な幅のトレンチによって分離された選択されたピラーの溶解にも拘わらず、隔離されたピラーの場合と同様に転位が逃避してもよい表面開口部を明確な場所に生成することが可能であろう。
【００９３】
この例によれば、且つ、先程概説した第２の実施形態によれば、水平方向との関係において垂直方向の成長レートを低減するために、トレンチ４２０、４３０、８３０、８４０の幅及び幅広のトレンチ４３０、８４０の間隔を規定することにより、且つ、処理シーケンス２００のステップ２５０、２６０の実行の際の適切な条件を選択することにより、連続したエピタキシャル領域のサイズを選択してもよい。図１２（ｂ）のマージされたピラーの各正方形は、長さが約３０μｍであり、且つ、それぞれ、１００本の溶解したＧｅピラーから構成されている。又、狭いトレンチ１２２０の上方に形成される空洞１２１０も、先程の第２実施形態において概説したように、熱応力の除去に有用であろう。
【００９４】
（３）非常に厚い構造、亀裂の欠如
次に図１３（ａ）〜図１３（ｃ）を参照すれば、ＳＥＭ画像１３００が示されている。図１３（ａ）のＳＥＭ画像から、ピラーの形態においてパターン化されたＳｉ（００１）基板上に成長したＧｅアイランドの背の高さが約２５μｍである一例が観察されよう。隣接するＧｅアイランドの間に小さな間隙１３１０を残すことによってそれらのマージを回避するように、処理シーケンス２００のステップ２５０、２６０における条件を選択した。図１３（ｂ）のＳＥＭ画像は、Ｓｉ（００１）基板内にエッチングされると共に＜１１０＞方向に沿って方向付けされた尾根部１３２０上に成長させた背の高さが約３０μｍのＧｅ尾根部１３３０の一例を示している。処理シーケンス２００のステップ２５０、２６０により、十分に短い表面拡散長と、横方向に対する垂直方向の成長速度の大きな比率と、が保証されている際には、間隙１３１０、１３４０を、例えば、５０ｎｍなどの非常に狭い値にチューニングすることができる。
【００９５】
図１３（ａ）のＧｅアイランドは、ＨＲＸＲＤによって示されているように、この場合にも、完全に応力を有していない。対照的に、図１３（ｂ）の平面ＳＥＭ画像内において可視状態にあるパターン化領域１３７０の外側のエリア１３５０内には、成長温度からの冷却の際に、熱応力が生成される。この結果、非パターン化領域１３５０は、亀裂１３６０を形成する傾向を有し、パターン化領域１３７０内には、亀裂は形成されない。更には、亀裂の伝播がパターン化領域１３７０によって妨げられることが観察される。
【００９６】
従って、本発明によれば、大きな連続領域の形成を妨げるようにプロセスシーケンス２００のステップ２５０及び２６０を選択している限り、適切な基板パターン１００、４００、６００、７００上に成長させることにより、ほとんど任意の厚さを有する格子及び熱不整合半導体構造を組み合わせることが可能であろう。
【００９７】
（４）完璧な基板材料との比較
次に図１４（ａ）〜図１４（ｄ）を参照すれば、パターン化されたＳｉ（００１）基板上に成長させたＧｅピラー１４１０において、パターン化されていないＳｉ（００１）基板上に成長させた連続Ｇｅ層１４２０において、並びに、最後にＧｅ（００１）ウエハ１４２６において、得られたＸ線データ１４００の比較が観察されよう。図１４（ａ）は、それぞれ、３０μｍの高さのＧｅピラー１４１０と連続した８μｍの厚さのＧｅ層１４２０のＳＥＭ画像を示している。
【００９８】
図１３（ｂ）には、Ｓｉ基板１４０２、１４０４からの対称的な（００４）反射の周りにおけるＸ線逆格子空間マップ（Ｒｅｃｉｐｒｏｃａｌ  Ｓｐａｃｅ  Ｍａｐ：ＲＳＭ）と、Ｇｅピラー１４１０及び層１４２０からの対応する（００４）反射と、が示されている。Ｇｅ（００４）反射１４１０、１４２０の領域内におけるＲＳＭの拡大された画像が図１４（ｄ）に示されている。
【００９９】
図１４（ｃ）は、Ｑzに沿ったＧｅ（００４）反射の領域内におけるＸ線走査の比較を示している。曲線１４１０は、図９（ａ）のＧｅピラー１４１０上において得られた計測値を示しており、曲線１４２０は、図９（ａ）の連続したＧｅ層１４２０上において得られた計測値を示しており、且つ、曲線１４２６は、バルクＧｅウエハ上において得られた対応する結果を示している。曲線１４１０は、鋭いピーク１４２６を示しており、その位置及び半値幅は、完璧なＧｅウエハ１４２６のものと同一であり、これにより、Ｇｅピラー１４１０は、完全に緩和されており、且つ、優れた結晶品質を有することが証明されている。曲線１４１０は、トレンチ１４１１内に存在する引っ張りによって歪んだＧｅから生じる大きなＱz値１４２４における第２の極大値を有する。連続した層１４２０の場合には、極大値は、更に大きなＱzにおいて発生しており、これから、約０．１５％の引っ張り歪を推定することができる。厚いＧｅ薄膜の場合の亀裂とウエハの曲がりをもたらすものは、この熱によって誘発される引っ張り歪である。
【０１００】
（５）組成勾配及びパターン化された成長
次に図１５（ａ）〜図１５（ｂ）を参照すれば、隆起した基板領域１１０、３１０、４１０、５１０、６１０、７１０、７３０、７４０、７５０、７６０上におけるエピタキシャル成長を組成勾配法と組み合わせた一例が画像１５００を介して観察されよう。この場合には、Ｓｉ1-xＧｅx合金に対して約１０％／μｍのレートで純粋なＳｉから純粋なＧｅまでの勾配を付与している。図１５（ａ）は、平らなＳｉ（００１）基板領域とサイズが１５×１５μｍの正方形を有するパターン化された領域の間の境界を示している。このサイズの隆起した基板領域上に成長した隔離したエピタキシャル構造は、傾斜ファセット１５２０によって境界が定められた水平方向のファセット１５１０を特徴としている。平らな基板領域の表面は、転位の群１５３０によって形成された顕著なクロスハッチングを示しており、パターン化された部分内には、転位の群１５３０はほとんど観察されないであろう。
【０１０１】
図１５（ｂ）によれば、９×９μｍという更に小さな形状サイズを有するパターン化領域は、水平方向のファセット１５４０上において可視状態のクロスハッチングを全く示していない。これは、隆起した基板領域１１０、３１０、４１０、５１０、６１０、７１０、７３０、７４０、７５０、７６０のサイズが何ミクロンもある際におけるエピタキシャルパッチ３３０の側壁に対する有効な転位滑りを示している。有効なミスフィットが常に小さいため、勾配を有する構造内においては、不動転位３８０の形成は予想されない。従って、組成勾配を使用している際には、傾斜ファセット３６０が存在しない状態において転位の偏向が発生できない際にも、十分な高さを有するエピタキシャルパッチ３３０は、転位のない状態に留まることになろう。
【０１０２】
用途
上述のように、本発明の好適な用途は、別の材料のパターン化基板上になんらかの材料の半導体層をエピタキシャル成長させることにあり、この場合に、成長した層の材料は、一般に、基板に対して価値を付与する。これは、例えば、安価な冶金学的グレードのシリコンから製造された基板を選択し、その上部に、例えば、図９（ａ）に示されているピラーの形態において高純度の非常に完璧なＳｉを成長させることにより、実行してもよい。先程検討した基板／層材料のいずれかを組み合わせることにより、実質的な高価な材料の基板を形成してもよい。多くの場合に、自明の選択肢は、好ましくはＧａＡｓやＩｎｐなどのなんらかの高価な半導体によって被覆された大寸法を有するシリコン基板となろう。従って、このようなすべての用途の製品は、後続の任意の種類の装置を製造するための開始点としての実質的な基板となろう。
【０１０３】
次に図１６を参照すれば、一般的な装置１６８０の製造のための概略プロセスシーケンス１６００が観察されよう。ステップ１６０２において、基板１６０５を処理シーケンス２００のプロセスステップ２１０に従ってパターン化し、これにより、互いに、且つ、取り囲んでいるエリア１６１１から、トレンチ１６２０によって分離された少なくとも１つの隆起した基板領域１６１０を規定する。基板１６０５は、例えば、Ｓｉウエハ又はＳＯＩウエハであるか、或いは、ＳｉＣウエハであってよく、これは、隆起した基板領域１６１０の下方における注入ステップ１６１５を含むいくつかの任意選択のＣＭＯＳ加工ステップを経たものであってもよい。誘電体層１６１４によってＣＭＯＳ回路１６１２を保護することが推奨されよう。或いは、この代わりに、基板１６０５は、例えば、任意選択により、パターン化ステップ１６０２の前に、任意のその他の方法によって前処理されたＳｉ、ＳＯＩ、ＧｅＯＩ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、又はサファイアウエハであってもよい。
【０１０４】
プロセスステップ１６０４において、プロセスシーケンス２００のステップ２２０〜２７０を適用してもよく、これにより、エピタキシャル層積層体１６３０が基板１６０５の露出した隆起領域１６１０上に形成される。基板１６０５が加工済みのＣＭＯＳウエハである場合には、プロセスステップ１６０４及びすべての後続のステップは、ＣＭＯＳバックエンドプロセスのための要件を充足するように選択してもよい。プロセスシーケンス２００のプロセスステップ２８０は、いくつかのサブステップから構成してもよい。サブステップ１６０６は、充填材料１６５０によってトレンチ１６２０を充填するステップから構成してもよく、この充填材料は、例えば、ポリマー又は無機誘電体であってもよい。この後に、プロセスステップ１６０８の前に、平坦な表面を生成するために、任意選択の化学機械的研磨ステップを実行してもよい。プロセスステップ１６０８は、接点１６６０がエピタキシャル層積層体１６３０上に形成される金属被覆ステップを含んでもよい。一般的な装置１６８０の製造は、例えば、任意選択の埋め込まれた領域１６１５を接触させるステップなどの更なるサブステップを含んでもよい。
【０１０５】
パターン化基板１００、４００、６００、７００の種類とプロセスシーケンス２００のステップ２５０、２６０において形成されるエピタキシャル層積層体の種類に応じて、いまや、例えば、ＣＭＯＳチップ上にモノリシックに集積された格子不整合層積層体から製造された導波路、変調器、検出器、及び放射器から構成されたフォトニック回路を包含するように、一般的な装置１６８０を適用してもよい。又、一般的な装置１６８０は、例えば、ＣＭＯＳチップ上においてモノリシックに集積された格子不整合層積層体から製造された電子回路を含んでもよい。又、一般的な装置１６８０は、例えば、赤外線撮像検出器及びＸ線ピクセル検出器などのＣＭＯＳチップ上においてモノリシックに集積された撮像検出器アレイを含んでもよく、この場合には、例えば、すべての単一のピクセル１６１０がＣＭＯＳ回路１６１２によって読み取られることになろう。又、一般的な装置１６８０は、多重接合太陽電池の配列であってもよい。一般的な装置１６８０は、単一結晶基板ウエハ上にモノリシックに集積された格子不整合層積層体から製造された光電子、マイクロ電子、及びフォトニック装置の任意のその他の組合せであってもよい。
【０１０６】
次に図１７を参照すれば、一般的な装置１７０４の代替製造手順１７００の概要が観察されよう。ここでは、パターン化されたウエハ１７０５にプロセスシーケンス２００のプロセスステップ２２０〜２７０を適用し、これにより、隆起した基板領域１７１０上に不整合エピタキシャル材料積層体１７３０を成長させてもよい。次いで、ウエハ１７０５を反転させ、且つ、低温ウエハ接合プロセスにおいて、ＣＭＯＳ加工済みのウエハ１７４０に対して接合させてもよい。ウエハ１７４０は、層積層体１７３０に接触する接触パッド１７４０を含んでもよい。ＣＭＯＳウエハ１７４０は、表面１７４４上に、又は表面１７４６上に、或いは、これら両方の表面１７４４及び１７４６上に製造されたＣＭＯＳ回路を含んでもよい。
【０１０７】
この方式の変形例においては、ウエハ１７０５に対してのみならず、ウエハ１７４０上にも、パターン化を適用してもよい。次いで、プロセスシーケンス２００のプロセスステップ２２０〜２７０において、ウエハ１７０４の隆起した基板１７１０領域上に成長させた不整合エピタキシャル材料積層体１７３０に、例えば、ｐドーピングを行ってもよい。逆に、ウエハ１７４０上に成長させた対応する不整合エピタキシャル材料積層体にｎドーピングを行ってもよく、この逆も又同様である。特定のｎドーピング及びｐドーピングが行われた領域を電気的接触状態とするために、反転及び接合プロセスを実行する前に、周知の反応性イオンエッチング及び金属被覆ステップなどのプロセスシーケンス２００の更なる装置加工ステップ２８０を両方のウエハ１７０５及び１７４０に対して適用してもよい。
【０１０８】
上述の処理シーケンスは、例えば、ＣＭＯＳチップ上に集積された熱電発電機の製造に適用してもよい。ここでは、ウエハ１７０５上のｐドーピングが行われた層積層体１７３０及び対応するウエハ１７４０上のｎドーピングが行われた層積層体は、ｐ−ｎ接合ダイオードを形成してもよく、この場合には、ｐ側を熱源に接続してもよく、且つ、ｎ側をヒートシンクに接続してもよく、或いは、この逆も又同様である。エピタキシャル層積層体１７３０は、例えば、ＳｉＧｅ合金又は熱電用途に好適な任意のその他の材料から構成してもよい。熱電装置は、例えば、検出器又は放射器或いはその他の能動装置と比べて、大きなＴＤＤの影響を受けることが少ないため、このような用途においては、ウエハの反り及び層の亀裂が無視可能な規模に留まる限り、パターン化基板８００は、例えば、１００μｍ又はこれを上回るレベルの寸法を有する相対的に大きな構造を含んでもよい。
【０１０９】
次に図１８を参照すれば、一般的な装置１８０４のための代替装置製造手順１８００の概要が観察されよう。ここでは、薄いパターン化ウエハ１８０５にプロセスシーケンス２００のプロセスステップ２２０〜２７０を適用する。次いで、ウエハ１８０５を低温ウエハ接合プロセスにおいてＣＭＯＳウエハ１８４０に接合させてもよい。ＣＭＯＳウエハ１８４０は、活性層積層体１８３０とアライメントされた任意選択の接触領域１８３５を有してもよい。ＣＭＯＳウエハ１８４０は、表面１８４４上に、又は表面１８４６上に、或いは、これら両方の表面１８４４及び１８４６上に製造されたＣＭＯＳ回路を含んでもよい。
【０１１０】
上述の特許及び文献は、特記されていない限り、引用により、それらが本開示と矛盾しない範囲において本明細書に包含される。
【０１１１】
本発明のその他の特性及び形態については、添付の請求項に記述されている。
【０１１２】
更には、本発明は、新規性を有し、発明性を有し、且つ、産業的に適用可能であると見なしてもよい本明細書、添付の請求項、及び／又は添付図面に記述されているすべての特徴のすべての可能な組合せを含むものと見なされたい。
【０１１３】
多数の変形及び変更が本明細書に記述されている本発明の実施形態において可能である。本明細書においては、本発明の特定の例示用の実施形態について図示及び説明したが、以上の開示内容には、様々な変更、修正、及び置換が想定される。以上の説明は多数の具体的な事項を含んでいるが、それらは、本発明の範囲の限定として解釈してはならず、むしろ、その１つの又は別の好適な実施形態の例示として見なされたい。いくつかの例においては、本発明のいくつかの特徴を、その他の特徴の対応する使用を伴うことなしに、利用してもよい。従って、以上の説明は、広範に解釈されると共に、例示を目的として、且つ、一例としてのみ、付与されているものと理解することが相応しく、本発明の精神及び範囲は、添付の請求項によってのみ限定される。
【０１１４】
付録
以下の米国特許文献、外国特許文献、及び追加の文献は、その引用により、本明細書に包含され、且つ、依拠される。
【０１１５】
米国特許文献
第２００８／０３０８９０９Ａｌ号明細書、２００８年１２月、Ｍａｓａｈｉｒｏ  Ｓａｋａｉ他
第２００３／００３３９７４Ａｌ号明細書、２００３年２月、Ｔｅｔｓｕｚｏ  Ｕｅｄａ他
第２００８／０２３３７１６Ａｌ号明細書、２００８年９月、Ｋａｚｕｈｉｄｅ  Ａｂｅ
第２００６／０２１６８４９Ａｌ号明細書、２００６年９月、Ｌｅｔｅｒｔｒｅ他
第２００８／０３０８９０９Ａｌ号明細書、２００８年１２月、Ｍａｓａｈｉｒｏ  Ｓａｋａｉ他
第５，７５９，８９８号明細書、１９９８年６月、Ｅｋ他
第５，２２１，４１３号明細書、１９９３年６月、Ｂｒａｓｅｎ他
第６，５３７，３７０号明細書、２００３年３月、Ｈｅｒｎａｎｄｅｚ他
第６，６３５，１１０Ｂｌ号明細書、２００３年１０月、Ｌｕａｎ他
第５，１５８，９０７号明細書、１９９２年１０月、Ｆｉｔｚｇｅｒａｌｄ
第２００８／０００１１６９Ａｌ号明細書、２００８年１月、Ｌｏｃｈｔｅｆｅｌｄ他
第２００８／０１４９９４１Ａｌ号明細書、２００８年６月、Ｌｉ他
第２００９／００３９３６１Ａｌ号明細書、２００９年２月、Ｌｉ他
第２００９／００６５０４７Ａｌ号明細書、２００９年３月、Ｆｉｏｒｅｎｚａ他
第２００５／０１９９８８３Ａｌ号明細書、２００５年９月、Ｂｏｒｇｈｓ他
第６，３８０，１０８Ｂｌ号明細書、２００２年４月、Ｌｉｎｔｈｉｃｕｍ他
第２００７／００７７６７０Ａｌ号明細書、２００７年４月、Ｋｉｍ他
第７，１１５，８９５Ｂ２号明細書、２００６年１０月、ｖｏｎ  Ｋａｎｅｌ
第５，５０１，８９３号明細書、１９９６年３月、Ｌａｅｒｍｅｒ他
【０１１６】
その他の特許文献
英国特許出願公開第２２１５５１４Ａ号明細書、１９８９年９月、Ｇｏｏｄｆｅｌｌｏｗ他
国際特許出願公開第２００８／０３０５７４Ａｌ号パンフレット、２００８年３月、Ｂａｉ他
欧州特許出願公開０５０５０９３Ａ２号明細書、１９９２年９月、Ｂｅａｎ他
特許出願公開第２０１０／０３３８１３Ａ２号明細書、２０１０年３月、Ｆｉｏｒｅｎｚａ他
国際特許出願公開第９６／０４６７７Ａｌ号パンフレット、１９９６年２月、ｖｏｎ  Ｋａｎｅｌ他
国際特許出願公開第２００６／０９７８０４Ａ３号パンフレット、２００６年９月、ｖｏｎ  Ｋａｎｅｌ
【０１１７】
追加の文献
Ｖ．Ｋ．  Ｙａｎｇ他、「Ｃｒａｃｋ  ｆｏｒｍａｔｉｏｎ  ｉｎ  ＧａＡｓ  ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ  ｆｉｌｍｓ  ｏｎ  Ｓｉ  ａｎｄ  ＳｉＧｅ  ｖｉｒｔｕａｌ  ｓｕｂｓｔｒａｔｅｓ」、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、第９３巻、第７号（２００３年４月１日）、３８５９〜３８６５頁
Ｈ．  Ｃｈｅｎ他、「Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｂｕｆｆｅｒ  ｌａｙｅｒ  ｆｏｒ  ｇｒｏｗｔｈ  ｏｆ  ｌｏｗ−ｄｉｓｌｏｃａｔｉｏｎ−ｄｅｎｓｉｔｙ  ＳｉＧｅ  ｌａｙｅｒ  ｏｎ  Ｓｉ  ｂｙ  ｍｏｌｅｃｕｌａｒ−ｂｅａｍ  ｅｐｉｔａｘｙ」、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、第２巻（１９９６年１月１５日）、１１６７〜１１６９頁
Ｅ．Ａ．  Ｆｉｔｚｇｅｒａｌｄ他、「Ｅｐｉｔａｘｉａｌ  ｎｅｃｋｉｎｇ  ｉｎ  ＧａＡｓ  ｇｒｏｗｎ  ｏｎ  ｐｒｅ−ｐａｔｔｅｒｎｅｄ  Ｓｉ  ｓｕｂｓｔｒａｔｅｓ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ、第２０巻、第１０号（１９９１）、８３９〜８５３頁
Ｔ．Ａ．  Ｌａｎｇｄｏ他、「Ｈｉｇｈ  ｑｕａｌｉｔｙ  Ｇｅ  ｏｎ  Ｓｉ  ｂｙ  ｅｐｉｔａｘｉａｌ  ｎｅｃｋｉｎｇ」、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、第７６巻、第２５号（２０００年６月１９日）、３７００〜３７０２頁
Ａ．Ｅ．  Ｂｌａｋｅｓｌｅｅ、「Ｔｈｅ  ｕｓｅ  ｏｆ  ｓｕｐｅｒｌａｔｔｉｃｅｓ  ｔｏ  ｂｌｏｃｋ  ｔｈｅ  ｐｒｏｐａｇａｔｉｏｎ  ｏｆ  ｄｉｓｌｏｃａｔｉｏｎｓ  ｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ、第１４８巻（１９８９）、２１７〜２２７頁
Ｉ．  Ｙ．  Ｋｎｏｋｅ他、「Ｒｅｄｕｃｔｉｏｎ  ｏｆ  ｄｉｓｌｏｃａｔｉｏｎ  ｄｅｎｓｉｔｙ  ｉｎ  ＧａＮ  ｄｕｒｉｎｇ  ｌｏｗ−ｐｒｅｓｓｕｒｅ  ｓｏｌｕｔｉｏｎ  ｇｒｏｗｔｈ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ、第３１０巻（２００８）、３３５１〜３３５７頁
Ｔ．  Ｓ．  Ｚｈｅｌｅｖａ他、「Ｐｅｎｄｅｏ−ｅｐｉｔａｘｙ：  Ａ  ｎｅｗ  ａｐｐｒｏａｃｈ  ｆｏｒ  ｌａｔｅｒａｌ  ｇｒｏｗｔｈ  ｏｆ  ｇａｌｌｉｕｍ  ｎｉｔｒｉｄｅ  ｆｉｌｍｓ」、Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ、第２８巻、第４号（１９９９）、Ｌ５〜Ｌ８頁
Ｓ．  Ｆｕｎｄｌｉｎｇ他、「Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌｌｙ  ｓｔｒｕｃｔｕｒｅｄ  ｓｉｌｉｃｏｎ  ａｓ  ａ  ｓｕｂｓｔｒａｔｅ  ｆｏｒ  ｔｈｅ  ＭＯＶＰＥ  ｇｒｏｗｔｈ  ｏｆ  ＧａＮ  ｎａｎｏＬＥＤｓ」、Ｐｈｙｓｉｃａ  Ｓｔａｔｕｓ  Ｓｏｌｉｄｉ  Ａ、第２０６巻、第６号（２００９年３月２５日）、１１９４〜１１９８頁
Ｊ．Ｇ．  Ｆｉｏｒｅｎｚａ他、「Ａｓｐｅｃｔ  ｒａｔｉｏ  ｔｒａｐｐｉｎｇ：  ａ  ｕｎｉｑｕｅ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｉｎｔｅｇｒａｔｉｎｇ  Ｇｅ  ａｎｄ  ＩＩＩ−Ｖｓ  ｗｉｔｈ  ｓｉｌｉｃｏｎ  ＣＭＯＳ」、ＥＣＳ  Ｔｒａｎｓａｃｔｉｏｎｓ、第３３巻、第６号（２０１０）、９６３〜９７６頁
Ｔ．  Ｓｔｏｉｃａ他、「Ｉｎｔｅｒｆａｃｅ  ａｎｄ  ｗｅｔｔｉｎｇ  ｌａｙｅｒ  ｅｆｆｅｃｔ  ｏｎ  ｔｈｅ  ｃａｔａｌｙｓｔ−ｆｒｅｅ  ｎｕｃｌｅａｔｉｏｎ  ａｎｄ  ｇｒｏｗｔｈ  ｏｆ  ＧａＮ  ｎａｎｏｗｉｒｅｓ」、ｓｍａｌｌ、第４巻、第６号（２００８）、７５１〜７５４頁
Ｒ．  Ｈａｍｍｏｎｄ他、「Ｔｈｅ  ｅｌｉｍｉｎａｔｉｏｎ  ｏｆ  ｓｕｒｆａｃｅ  ｃｒｏｓｓ−ｈａｔｃｈ  ｆｒｏｍ  ｒｅｌａｘｅｄ，  ｌｉｍｉｔｅｄ−ａｒｅａ  ｂｕｆｆｅｒ  ｌａｙｅｒｓ」、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、第７１巻、第１７号（１９９７）、２５１７〜２５１９頁
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図３（ｃ）】
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【図４】
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【図５】
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【図６】
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【図７（ａ）】
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【図７（ｂ）】
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【図７（ｃ）】
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【図７（ｄ）】
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【図７（ｅ）】
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【図８（ａ）】
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【図８（ｂ）】
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【図８（ｃ）】
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【図９（ａ）】
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【図９（ｂ）】
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【図９（ｃ）】
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【図９（ｄ）】
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【図９（ｅ）】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１０（ｃ）】
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【図１１（ａ）】
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【図１１（ｂ）】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１３（ａ）】
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【図１３（ｂ）】
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【図１３（ｃ）】
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【図１４（ａ）】
0005894145.tif 000034
【図１４（ｂ）】
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【図１４（ｃ）】
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【図１４（ｄ）】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１６】
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【図１７】
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【図１８】
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