(57)【特許請求の範囲】
【請求項１】
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器（ＶＤＡＣ）、ここにおいて、前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記ＶＤＡＣの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器（ＰＤＣ）と、
前記適応高域通過ゲインを決定するように構成されたＫv適応モジュール、ここにおいて、前記Ｋv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成される、と、
を備える、
２点変調デジタル位相ロックループ回路。
【請求項２】
前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、請求項１に記載の２点変調デジタル位相ロックループ回路。
【請求項３】
前記Ｋv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成し、前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成し、前記第２の信号を前記第２の信号の離散時間の１つ前の第２の信号と加算して第３の信号を生成し、前記第３の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成するようにさらに構成された、請求項１に記載の２点変調デジタル位相ロックループ回路。
【請求項４】
前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、請求項１に記載の２点変調デジタル位相ロックループ回路。
【請求項５】
前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、請求項４に記載の２点変調デジタル位相ロックループ回路。
【請求項６】
前記高域通過変調データが、前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）に入力される前に、前記ループフィルタの出力と加算される、請求項１に記載の２点変調デジタル位相ロックループ回路。
【請求項７】
前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）が、２点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、請求項１に記載の２点変調デジタル位相ロックループ回路。
【請求項８】
デジタル位相ロックループを使用する２点変調用集積回路であって、
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器（ＶＤＡＣ）、ここにおいて、前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記ＶＤＡＣの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器（ＰＤＣ）と、
前記適応高域通過ゲインを決定するように構成されたＫv適応モジュール、ここにおいて、前記Ｋv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成される、と、
を備える、集積回路。
【請求項９】
前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、請求項８に記載の集積回路。
【請求項１０】
前記Ｋv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成し、前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成し、前記第２の信号を前記第２の信号の離散時間の１つ前の第２の信号と加算して第３の信号を生成し、前記第３の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成するようにさらに構成された、請求項８に記載の集積回路。
【請求項１１】
前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、請求項８に記載の集積回路。
【請求項１２】
前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、請求項１１に記載の集積回路。
【請求項１３】
前記高域通過変調データが、前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）に入力される前に、前記ループフィルタの出力と加算される、請求項８に記載の集積回路。
【請求項１４】
前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）が、２点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、請求項８に記載の集積回路。
【請求項１５】
複数の周波数間で切替え可能なサンプリングクロックを受信するための手段と、
低域通過変調データを受信する、フィードバック経路に結合された変調するための手段と、
高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段と、
前記サンプリングクロックの周波数に基づいて前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データにゲインを適用するための手段、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記変換するための手段の出力部に結合された、受信されたアナログ入力信号に基づいて発振周波数を生成するための手段と、
フィードバック経路信号とループフィルタに結合された前記サンプリングクロックとの間の位相差を決定するための手段と、
前記適応高域通過ゲインを決定するための手段、ここにおいて、前記適応高域通過ゲインを決定するための前記手段が、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するための手段を備える、と、
を備える、２点変調デジタル位相ロックループ回路。
【請求項１６】
前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記変調するための手段用の周波数制御ワードと加算された変調データを備える、請求項１５に記載の２点変調デジタル位相ロックループ回路。
【請求項１７】
前記適応高域通過ゲインを決定するための前記手段が、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成するための手段と、
前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成するための手段と、
前記第２の信号を前記第２の信号の離散時間の１つ前の第２の信号と加算して第３の信号を生成するための手段と、
前記第３の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成するための手段と
をさらに備える、請求項１５に記載の２点変調デジタル位相ロックループ回路。
【請求項１８】
サンプリングクロック入力を受信することと、
低域通過変調データをシグマデルタ変調器に供給することと、
前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器（ＶＣＯ）の出力をプリスケールすることと、
前記サンプリングクロック入力と前記プリスケールされたＶＣＯ出力との間の位相差を決定することと、
前記位相差のフィルタ処理後、高域通過変調データを前記フィルタ処理後の位相差と加算してデジタルＶＣＯ制御ワードを生成することと、
前記サンプリングクロック入力の周波数に基づいて前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データにゲインを適用することと、
前記デジタルＶＣＯ制御ワードをアナログ制御ワードに変換することと、
前記アナログ制御ワードを前記アナログＶＣＯに供給することと、
適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングして、前記高域通過変調データを生成すること、
前記適応高域通過ゲインを決定すること、ここにおいて、前記適応高域通過ゲインを前記決定することが、ループフィルタによってフィルタ処理された、前記サンプリングクロックとフィードバック経路との間の位相誤差を受信することを備える、と、
を備える、２点変調のための方法。
【請求項１９】
前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングすることと、
前記低域通過ゲインスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算して、前記低域通過変調データを生成することと
をさらに備える、請求項１８に記載の方法。
【請求項２０】
前記適応高域通過ゲインを前記決定することが、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成することと、
前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成することと、
前記第２の信号を前記第２の信号の離散時間の１つ前の第２の信号と加算して第３の信号を生成することと、
前記第３の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成することと
をさらに備える、請求項１８に記載の方法。
【請求項２１】
デジタル位相ロックループを使用する２点変調用の、命令をその中に有するコンピュータ可読記憶媒体であって、前記命令は、
ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードと、
ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードと、
ワイヤレスデバイスに、前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器（ＶＣＯ）の出力をプリスケールさせるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力と前記プリスケールされたＶＣＯ出力との間の位相差を決定させるためのコードと、
ワイヤレスデバイスに、前記位相差のフィルタ処理後、高域通過変調データを前記フィルタ処理後の位相差と加算させてデジタルＶＣＯ制御ワードを生成させるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力の周波数に基づいて前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データにゲインを適用させるためのコードと、
ワイヤレスデバイスに、前記デジタルＶＣＯ制御ワードをアナログ制御ワードに変換させるためのコードと、
ワイヤレスデバイスに、前記アナログ制御ワードを前記アナログＶＣＯに供給させるためのコードと、
ワイヤレスデバイスに、適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングさせて、前記高域通過変調データを生成させるためのコードと、
ワイヤレスデバイスに、前記適応高域通過ゲインを決定させるためのコード、ここにおいて、ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、ワイヤレスデバイスに、ループフィルタによってフィルタ処理された、前記サンプリングクロックとフィードバック経路との間の位相誤差を受信させるためのコードを備える、と、
を備える、コンピュータ可読記憶媒体。
【請求項２２】
ワイヤレスデバイスに、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングさせるためのコードと、
ワイヤレスデバイスに、前記低域通過ゲインでスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算させて、前記低域通過変調データを生成させるためのコードと、
をさらに備える、請求項２１に記載のコンピュータ可読記憶媒体。
【請求項２３】
ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、
ワイヤレスデバイスに、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算させて第１の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第１の信号に前記変調データのサインビットを乗算させて第２の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第２の信号を前記第２の信号の離散時間の１つ前の第２の信号と加算させて第３の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第３の信号に帯域幅係数を乗算させて前記適応高域通過ゲインを生成させるためのコードと、
をさらに備える、請求項２１に記載のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に通信システムに関する。より具体的には、本開示は、２点変調デジタル位相ロックループに関する。
【背景技術】
【０００２】
電子デバイス（セルラー電話、ワイヤレスモデム、コンピュータ、デジタル音楽プレーヤ、全地球測位システムユニット、携帯情報端末、ゲームデバイスなど）は、日常生活の一部になっている。現在、自動車からハウジングロックまで、あらゆるものに小型コンピューティングデバイスが入っている。電子デバイスの複雑さは、ここ数年で劇的に増加した。たとえば、多くの電子デバイスは、デバイスを制御するのを助ける１つまたは複数のプロセッサ、ならびにプロセッサとデバイスの他の部分とをサポートするためのいくつかのデジタル回路を有する。
【０００３】
ワイヤレス通信システムは、ボイス、ビデオ、データなど、様々なタイプの通信コンテンツを提供するために広く展開されている。これらのシステムは、１つまたは複数の基地局との複数のワイヤレス通信デバイスの同時通信をサポートすることが可能な多元接続システムであり得る。
【０００４】
モバイルデバイスは、動作中に使用される様々な回路を含むことができる。たとえば、発振器は、モバイルデバイス内のボードまたは集積回路にわたって様々な回路を同期させるために使用され得る。さらに、モバイルデバイス内の様々な回路は、様々な周波数を使用して動作することができる。したがって、モバイルデバイスは、様々な目的のために複数の基準信号を発生させることができる。
【０００５】
しかしながら、他のポータブル電子デバイスのように、モバイルデバイスはバッテリー寿命が限られている場合がある。他のタイプの回路とともに、発振器は動作中に電流を消費し、それによりバッテリー寿命を短縮させる。さらに、基準信号中のノイズの量を最小化することが望ましい場合がある。したがって、２点変調デジタル位相ロックループにより、利益が実現され得る。
【発明の概要】
【０００６】
２点変調デジタル位相ロックループ回路が開示される。本回路は、複数の周波数間で切替え可能なサンプリングクロック入力を含む。本回路は、低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器も含む。本回路は、高域通過変調データを受信する電圧モードデジタルアナログ変換器（ＶＤＡＣ）も含む。本回路は、フィードバック経路およびＶＤＡＣの出力部に結合されたアナログ電圧制御発振器も含む。本回路は、フィードバック経路、サンプリングクロックおよびループフィルタに結合された位相デジタル変換器（ＰＤＣ）も含む。
【０００７】
高域通過変調データは、適応高域通過ゲインと高域通過ゲイン分解能調整値でスケーリングされた変調データとを含むことができる。低域通過変調データは、サンプリングクロック周波数に基づいた可変低域通過ゲインでスケーリングされ、シグマデルタ変調器用の周波数制御ワードと加算された変調データを含むことができる。
【０００８】
本回路は、適応高域通過ゲインを決定するように構成されたＫv適応モジュールも含むことができる。Ｋv適応モジュールは、ループフィルタによってフィルタ処理された、サンプリングクロックとフィードバック経路との間の位相誤差を受信するように、さらに構成され得る。Ｋv適応モジュールは、フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成し、第１の信号に変調データのサインビットを乗算して第２の信号を生成し、第２の信号を前の第２の信号と加算して第３の信号を生成し、第３の信号に帯域幅係数を乗算して高域通過ゲインを生成するように、さらに構成され得る。
【０００９】
デジタル位相ロックループ内のすべてのデジタルモジュールは、動作クロックとしてサンプリングクロック入力を使用することができる。これらのデジタルモジュールには、シグマデルタ変調器、位相デジタル変換器およびループフィルタが含まれ得る。高域通過変調データは、電圧モードデジタルアナログ変換器（ＶＤＡＣ）に入力される前に、ループフィルタの出力と加算され得る。電圧モードデジタルアナログ変換器（ＶＤＡＣ）は、２点変調用の高域通過変調データを受信し、位相ロッキングのためにループフィルタからの出力を受信するように構成され得る。
【００１０】
デジタル位相ロックループを使用する２点変調用集積回路も開示される。本集積回路は、複数の周波数間で切替え可能なサンプリングクロック入力を含む。本集積回路は、低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器も含む。本集積回路は、高域通過変調データを受信する電圧モードデジタルアナログ変換器（ＶＤＡＣ）も含む。本集積回路は、フィードバック経路およびＶＤＡＣの出力部に結合されたアナログ電圧制御発振器も含む。本集積回路は、フィードバック経路、基準周波数およびループフィルタに結合された位相デジタル変換器（ＰＤＣ）も含む。
【００１１】
２点変調デジタル位相ロックループ回路も開示される。本回路は、複数の周波数間で切替え可能なサンプリングクロックを受信するための手段を含む。本回路は、低域通過変調データを受信する、フィードバック経路に結合された変調するための手段も含む。本回路は、高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段も含む。本回路は、フィードバック経路に結合された、受信されたアナログ入力信号および変換するための手段の出力に基づいて、発振周波数を生成するための手段も含む。本回路は、フィードバック経路信号とループフィルタに結合された基準周波数との間の位相差を決定するための手段も含む。
【００１２】
２点変調のための方法も開示される。サンプリングクロック入力が受信される。低域通過変調データがシグマデルタ変調器に供給される。アナログ電圧制御発振器（ＶＣＯ）の出力がシグマデルタ変調器の出力に基づいてスケーリングされる。サンプリングクロック入力とプリスケールされたＶＣＯ出力との間の位相差が決定される。フィルタ処理後、高域通過変調データが位相差と加算されて、デジタルＶＣＯ制御ワードが生成される。デジタルＶＣＯ制御ワードがアナログ制御ワードに変換される。アナログ制御ワードがアナログＶＣＯに供給される。
【００１３】
デジタル位相ロックループを使用する２点変調用コンピュータプログラム製品も開示される。コンピュータプログラム製品は、その中に命令を有するコンピュータ可読媒体を含む。本命令は、ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードを含む。本命令は、ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードも含む。本命令は、ワイヤレスデバイスに、シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器（ＶＣＯ）の出力をプリスケールさせるためのコードも含む。本命令は、ワイヤレスデバイスに、サンプリングクロック入力とプリスケールされたＶＣＯ出力との間の位相差を決定させるためのコードも含む。本命令は、ワイヤレスデバイスに、フィルタ処理後高域通過変調データを位相差と加算してデジタルＶＣＯ制御ワードを生成させるためのコードも含む。本命令は、ワイヤレスデバイスに、デジタルＶＣＯ制御ワードをアナログ制御ワードに変換させるためのコードも含む。本命令は、ワイヤレスデバイスに、アナログ制御ワードをアナログＶＣＯに供給させるためのコードも含む。
【図面の簡単な説明】
【００１４】
【図１】２点変調デジタル位相ロックループ（ＰＬＬ）を使用する送信機を示すブロック図。
【図２】２点変調位相ロックループ（ＰＬＬ）を示すブロック図。
【図３】位相ロックループ（ＰＬＬ）内の２点変調の１つの可能な構成を示すブロック図。
【図４】マルチレート位相ロックループ（ＰＬＬ）の１つの可能な構成を示すブロック図。
【図５】２点変調デジタル位相ロックループ（ＤＰＬＬ）の１つの構成を示すブロック図。
【図６】２点変調のための方法を示す流れ図。
【図７】電流モードデジタルアナログ変換器（ＩＤＡＣ）を使用する位相ロックループ（ＰＬＬ）のフィードフォワード経路の一部を示すブロック図。
【図８】電圧モードデジタルアナログ変換器（ＶＤＡＣ）を使用する位相ロックループ（ＰＬＬ）のフィードフォワード経路の一部を示すブロック図。
【図９】２点変調デジタル位相ロックループ（ＤＰＬＬ）の別の構成を示すブロック図。
【図１０】ｋv適応中の電圧制御発振器（ＶＣＯ）の出力を示すタイミング図。
【図１１】簡略化された２点変調デジタル位相ロックループ（ＤＰＬＬ）を示すブロック図。
【図１２】２点変調デジタル位相ロックループ（ＤＰＬＬ）の別の構成を示すブロック図。
【図１３】ｋv適応のための方法を示す流れ図。
【図１４】シグマデルタ変調器用のゲインスケーリングを示すブロック図。
【図１５】基地局内に含まれ得る特定の構成要素を示す図。
【図１６】ワイヤレス通信デバイス内に含まれ得る特定の構成要素を示す図。
【発明を実施するための形態】
【００１５】
位相ロックループ（ＰＬＬ）は、様々な理由で、たとえば様々な周波数で安定した信号を生成するために、回路の中で使用され得る。最近では、デジタル位相ロックループ（ＤＰＬＬ）がワイヤレス通信デバイスで特に有用になった。たとえば、ＤＰＬＬは、グローバルシステムフォアモバイルコミュニケーションズ（ＧＳＭ（登録商標））またはＧＳＭ進化型高速データレート（ＥＤＧＥ）システムの中で、ガウス型最小シフトキーイング（ＧＭＳＫ）または８位相シフトキーイング（８ＰＳＫ）のデータの変調によって励振され得る。さらに、位相デジタル変換器（ＰＤＣ）でデジタル位相ロックループ（ＤＰＬＬ）内にデジタル２点変調（ＴＰＭ）を実装することは、電圧制御発振器（ＶＣＯ）の周波数で稼動している無線周波（ＲＦ）アキュムレータを取り去ることができるので、より電力効率の良い手法である。しかしながら、問題点のうちの１つは、低域通過データに適した注入点の選択である。１つの潜在的な注入点は、アキュムレータの後の位相デジタル変換器（ＰＤＣ）の出力である。しかしながら、そのようなアーキテクチャでは、２点変調（ＴＰＭ）システム内の高域通過ゲインは、電圧制御発振器（ＶＣＯ）のゲイン、位相デジタル変換器（ＰＤＣ）のゲイン、および分割比Ｎの関数に変えられる。位相デジタル変換器（ＰＤＣ）のゲインは、プロセス、電圧および温度（ＰＶＴ）依存なので、有効なゲイン較正が位相デジタル変換器（ＰＤＣ）のゲイン変動を最小化するために必要である。これに加えてＮはチャネル依存であり、このことは、高域通過ゲイン（ｋu）が一定になることができず、異なるチャネルが選択されると変更される必要があることを意味する。結果として、回路の複雑度および電力消費量が高い。より堅牢な手法が必要とされる。
【００１６】
デジタル２点変調（ＴＰＭ）における別の問題点は、そのサンプリングクロックに関係する。様々なサンプリングクロックが使用されると、スパー結合度、電力消費量および変調性能の間でトレードオフが存在する。動的な電力消費量だけでなく、基板を通るスパー結合度もサンプリング周波数につれて増加する。けれども、サンプリングクロックの周波数が減少すると、低いクロックレートを有するより高い量子化ノイズに起因して変調性能が損なわれる可能性がある。チップ面積がデジタルＴＰＭシステムにおける別のトレードオフである。入力変調データは、高域通過経路と低域通過経路とに分割され、２つの異なる点に適用される。入力変調データのビット幅は、データが２つに分割されると２倍になる。フリップフロップおよび関係するルーティング接続の数は、総チップ面積を増大させる。要約すると、デジタル位相ロックループ（ＤＰＬＬ）内のデジタル２点変調（ＴＰＭ）用の新しい解決策が、より少ない回路複雑度、より少ない電力消費量、より少ないスパー結合度および小さいチップ面積のために必要とされる。
【００１７】
したがって、本システムおよび方法は以下の５つの技法を使用することができる。第１に、低域通過データが、基準経路内の位相デジタル変換器（ＰＤＣ）の代わりに、フィードバック経路内のシグマデルタ変調器の入力部で適用され得る。フィードバック経路内のデータを適用することにより、デジタル２点変調（ＴＰＭ）システム内の位相デジタル変換器（ＰＤＣ）のゲインを含める必要がなく、複雑な位相デジタル変換器（ＰＤＣ）のゲイン正規化が除外され得る。さらに、高域通過ゲインはチャネル非依存である可能性があり、チャネルに応じて変更される必要がない可能性がある。
【００１８】
第２に、複数のサンプリングクロックがデジタル２点変調（ＴＰＭ）に使用され得る。低いサンプリング周波数は、より動的でない電力消費量およびスパー結合度のために使用され得る。デジタル位相ロックループ（ＤＰＬＬ）は、ほとんど整数のチャネルが選択されると、他のサンプリングクロックに切り替えられて、分数スパーを減少させることができる。
【００１９】
第３に、基準クロックが切り替えられると、高域通過ゲインの分解能はプログラムされ得る。量子化ノイズはより低い基準クロック用のより高い分解能を使用することによって低減されるので、低域通過経路と高域通過経路のゲイン整合は改善される。高域通過経路と低域通過経路がデジタル的に実装されると、２つの経路間のゲインおよび遅延の整合は、異なるプロセス、電圧および温度（ＰＶＴ）にわたってより正確でより適応できる可能性がある。
【００２０】
第４に、ｋv適応中の量子化ノイズを低減するために、ループフィルタ入力の代わりにループフィルタ内の極の後のフィルタ処理された信号が、ｋv適応への主要入力として使用され得る。帯域幅係数のｋv適応のアキュムレータ出力に対する乗算は、また、内部変数の精度を維持するように調整され得る。
【００２１】
第５に、共通経路内のゲインスケーリングが削除され得る。代わりに、可変ゲインが様々なサンプリングクロックについて低域通過経路内にセットされ得る。高域通過経路内のゲインはｋv適応によって処理され得る。入力変調データのビット幅は、データが２つに分割されてももはや２倍になることはない。これにより、フリップフロップ、ルーティング接続の数および全チップ面積が削減され得る。
【００２２】
図１は、２点変調デジタル位相ロックループ（ＤＰＬＬ）１０２を使用する送信機１００を示すブロック図である。たとえば、送信機１００は、ワイヤレス通信デバイスまたは基地局の中に存在することができる。送信機１００が示されたが、２点変調デジタル位相ロックループ１０２は、他の用途、たとえば受信機において使用され得る。２点変調デジタル位相ロックループ１０２に加えて、送信機１００は、発振器１０８と、駆動増幅器１１６と、電力増幅器１１８とを含むことができる。２点変調デジタル位相ロックループ１０２は、発振器１０８から基準信号１１０を、データソース１１２から変調データ１１４を受信することができる。たとえば、変調データ１１４は、ガウス型最小シフトキーイング（ＧＭＳＫ）データまたは８位相シフトキーイング（８ＰＳＫ）データであり得る。基準信号１１０は、クロック信号として送信機１００内のデジタル構成要素によって使用される、特定の周波数（すなわち、基準周波数）での周期信号であり得る。変調データ１１４は、別のデバイスにワイヤレスに送信されるべき有用なデジタルデータであり得る。送信機１００は、変調データ１１４を送信用に準備する、すなわち変調データ１１４を含む無線周波（ＲＦ）信号１０６を生成する方法で、変調データ１１４を加工することができる。たとえば、変調データ１１４が１００ｋＨｚの帯域幅を有する場合、ＲＦ信号１０６は、１００ｋＨｚの帯域幅と、１ＧＨｚまたは１．８ＧＨｚの中心周波数とを有する変調データ１１４であり得る。ＲＦ信号１０６がアンテナ１０４を介して送信される前に、ＲＦ信号１０６は駆動増幅器１１６、電力増幅器１１８、または両方によって増幅され得る。このように、送信機１００は２点変調デジタル位相ロックループ１０２を使用して、データを送信用の無線周波数レンジにアップコンバートすることができる。一構成では、２点変調デジタル位相ロックループ１０２は、混合器（図示せず）と組み合わせたアナログ位相ロックループの代わりに、局部発振器１０８が位相データを生成および変調するのに使用され得る。
【００２３】
図２は、２点変調位相ロックループ（ＰＬＬ）２０２を示すブロック図である。位相ロックループ２０２は、１つまたは複数の加算器２４６ａ〜ｂと、位相検出器２２０と、ループフィルタ２２２と、電圧制御発振器（ＶＣＯ）２２８と、分周器２３０とを含むことができる。基準周波数（ｆref）２１０は、位相ロックループ２０２への入力として受信され得るし、出力周波数は位相ロックループ２０２の出力であり得る。
【００２４】
通常動作中、分周器２３０は、電圧制御発振器（ＶＣＯ）２２８の出力（ｆout）２３２を受信し、同周波数を指定された値で除算することができる。位相検出器２２０は、分周器２３０の出力の位相を基準周波数２１０と比較し、位相差を生成することができる。フィルタ処理後、ループフィルタ２２２は、電圧制御発振器（ＶＣＯ）２２８を制御する信号を出力することができる。
【００２５】
２点変調では、変調データは、基準周波数２１０およびループフィルタ２２２の出力と加算され得る。これらの経路は、低域通過経路２２４および高域通過経路２２６と称することができる。低域通過経路２２４は低域通過特性を有し、高域通過経路２２６は高域通過特性を有する。変調データが２つの経路に一緒に注入され、（各経路に適用された様々なゲインで）十分に補償されると、変調帯域幅は位相ロックループ２０２の帯域幅によって限定されない可能性がある。高域通過経路ゲインは、離散時間ドメインに実装された式（１）に示された強正実アルゴリズムによって決定され得る。
【数１】
0005980817.tif 000002
【００２６】
ここで、ｎはインデックスであり、ｋuは高域通過経路２２６用の適応ゲインであり、γはループ２０２用の帯域幅係数であり、ｕは入力変調データであり、εは位相検出器２２０からの位相差である。
【００２７】
しかしながら、利点に加えて、２点変調はいくつかの問題を有する可能性がある。２点変調システム内の高域通過ゲインは、電圧制御発振器（ＶＣＯ）２２８のゲイン、（デジタル位相ロックループ内の）位相デジタル変換器（ＰＤＣ）のゲイン、および分周器２３０の分割比（Ｎ）の関数であり得る。位相デジタル変換器（ＰＤＣ）のゲインは、プロセス、電圧および温度（ＰＶＴ）依存である。したがって、有効な位相デジタル変換器（ＰＤＣ）の較正が使用され得る。Ｎはチャネル依存であり得る。さらに、動的な電力消費量および基板を通るスパー結合度がサンプリング周波数につれて増加する。変調性能は、より低いクロックレートを有するより高い量子化ノイズに起因して、低いサンプリング周波数で損なわれる可能性がある。
【００２８】
図３は、位相ロックループ（ＰＬＬ）３０２内の２点変調の１つの可能な構成を示すブロック図である。図２に示された位相ロックループ２０２とは対照的に、図３に示された位相ロックループ３０２は、デジタル位相ロックループ３０２である、すなわち、少なくとも位相デジタル変換器（ＰＤＣ）３３４およびループフィルタ３３６が基準周波数３１０を使用してデジタル的に実装され得る。位相デジタル変換器（ＰＤＣ）３３４は、基準周波数３１０と、周波数制御ワード（ＦＣＷ）３３８に基づいてシグマデルタ変調器３４０によって制御されるプリスケーラ３３１の出力との間の位相差を決定することができる。次いで、ループフィルタ３３６は、デジタル制御発振器（ＤＣＯ）３２９を制御することができる。
【００２９】
この構成では、変調データは、位相デジタル変換器３３４の後の低域通過経路３２４において、かつループフィルタ３３６の後の高域通過経路３２６において、位相ロックループ３０２に注入され得る。具体的には、遅延素子３４４と加算器３４６ａとを含むアキュムレータ３４２が、最新の変調データを前の変調データと合成するために使用され得る。この合成された変調データは、乗算器３４８ａを使用して位相デジタル変換器３３４の出力と乗算され得る。高域通過経路３２６内の変調データは、（別のデジタル乗算器３４８ｂを使用して）高域通過ゲイン（ｋu）３５０と乗算された後、（別の加算器３４６ｃを使用して）ループフィルタ出力３３６に加算され、デジタル制御発振器（ＤＣＯ）３２９を制御し、ｆout３３２を生成するために使用され得る。
【００３０】
しかしながら、この構成は実装するには複雑である可能性がある。たとえば、低域通過ゲインは（ＧPDC３５２と乗算器３４６ｂとを使用して）スケーリングされて位相スケールと整合する必要があり得る。このことは、位相デジタル変換器（ＰＤＣ）３３４のゲイン較正が必要であり得ることを意味し、設計の複雑度を増大させる可能性がある。言い換えれば、位相ロックループ３０２内の高域通過ゲイン（ｋu）３５０は、デジタル制御発振器（ＤＣＯ）３２９のゲイン、位相デジタル変換器（ＰＤＣ）３３４のゲイン、およびプリスケーラの分割比（Ｎ）の関数であり得る。位相デジタル変換器（ＰＤＣ）３３４のゲインは、プロセス、電圧および温度（ＰＶＴ）依存であり、Ｎはチャネル依存であるので、ＧPDC３５２を使用する較正は複雑であり得る。さらに、ＤＣＯ３２９の同調キャパシタにおける非線形性は、著しい出力無線周波スペクトル変動を引き起こす可能性がある。
【００３１】
図４は、マルチレート位相ロックループ（ＰＬＬ）４０２の１つの可能な構成を示すブロック図である。マルチレートＰＬＬ４０２内のモジュールは様々なサンプリングクロック速度を使用することができる。高速クロックは、より良い量子化ノイズから恩恵を受けるそれらのモジュール（たとえば、デジタル制御発振器（ＤＣＯ）４２９および時間デジタル変換器（ＴＤＣ）４６０）にのみ使用され得る。残りのモジュールは、より遅いクロックを使用して電流消費量を減少させることができる。この構成では、低域通過経路４２４内の変調データは、加算器４４６ａで周波数制御ワード（ＦＣＷ）４３８と加算され、アキュムレータ（ＡＣＣ）モジュール４５２に供給され得る。ＡＣＣモジュール４５２は、クロック信号（ｆclk）４５４によって制御され得る。ＡＣＣモジュール４５２の出力は、（別の加算器４４６ｂによって）加算され、ループフィルタ４３６に供給され得る。ループフィルタ４３６の出力は、（別の加算器４４６ｃにより）高域通過経路４２６からのゲイン調整された変調データと加算され得る。前述のように、高域通過ゲイン（ｋu）４５０は、（たとえば、式（１）に従って）導出され得るし、デジタル乗算器４４８によって適用され得る。高域通過変調データの注入後、アップサンプラ４５４は、適当な数のゼロをデータに付加することにより信号をアップサンプリングして、その低速サンプリングクロックを高速クロックに整合させることができる。第１の伝達関数（Ｌ［ｚ］）４５６は、アップサンプラ４５４によって付加されたゼロで値を補間するように適用され得る、すなわち、Ｌ［ｚ］４５６はアップサンプラ４５４用のフィルタであり得る。第１の伝達関数（Ｌ［ｚ］）４５６の出力は、マルチレートＰＬＬ４０２の出力周波数（ｆout）４３２を生成するデジタル制御発振器（ＤＣＯ）４２９を制御することができる。デジタル制御発振器（ＤＣＯ）４２９は、デジタル制御発振器（ＤＣＯ）のクロック周波数（ｆDCO）４５８に基づいて動作することができる。
【００３２】
時間デジタル変換器（ＴＤＣ）４６０は、マルチレートＰＬＬ４０２のフィードバックループ内に配置され得る。時間デジタル変換器（ＴＤＣ）４６０は、時間デジタル変換器（ＴＤＣ）のクロック周波数（ｆTDC）４６２を使用して動作することができる。第２の伝達関数（Ｈ［ｚ］）４６４は、時間デジタル変換器（ＴＤＣ）４６０の出力部に適用され得る。第２の伝達関数（Ｈ［ｚ］）４６４の出力は、ダウンサンプラ４６６に供給されて高速サンプリングクロックのレートを次のモジュールの遅いクロックに整合することができる、すなわち、Ｈ［ｚ］４６４はダウンサンプラ４６６用のフィルタであり得る。次いで、ダウンサンプラ４６６の出力は、高度クロック制御（ＡＣＣ）モジュール４５２の出力と加算され得る。
【００３３】
この構成はいくつかの制限を有する可能性がある。第１に、様々なクロック周波数（すなわち、ｆclk４５４、ｆDCO４５８およびｆTDC４６２）は、非線形歪みを介して混合し、より多くの低周波数スパーを生成する可能性がある。第２に、アップサンプラ４５４およびダウンサンプラ４６６からの補間およびデシメーションは、遅延をもたらし、位相マージンを劣化させる可能性がある。第３に、時間デジタル変換器（ＴＤＣ）４６０は、比較的高い周波数で走るので、高電力を消費し、複雑さをもたらす可能性がある。第４に、高域通過ゲイン（ｋu）４５０は、時間デジタル変換器（ＴＤＣ）４６０の関数である場合があり、時間デジタル変換器（ＴＤＣ）４６０の正規化を必要とする可能性がある。また、前述のように、デジタル制御発振器（ＤＣＯ）４２９の同調キャパシタにおける非線形性は、著しい出力無線周波スペクトル変動（ＯＲＦＳ）を引き起こす可能性がある。
【００３４】
図５は、２点変調デジタル位相ロックループ（ＤＰＬＬ）５０２の１つの構成を示すブロック図である。図５に示された構成は、以前に説明した問題の多くに対処することができる。具体的には、構成は、より少ないノイズ、より少ない複雑度、より少ない電力消費およびより少ない基準スパー結合のために、デジタル位相ロックループ（ＤＰＬＬ）５０２内の切替え可能なサンプリングクロックを利用することができる。
【００３５】
ＤＰＬＬ５０２の別の利点は、アキュムレータを有する時間デジタル変換器（ＴＤＣ）の代わりに、位相デジタル変換器（ＰＤＣ）５３４とシグマデルタ変調器５４０とを使用することであり得る。時間デジタル変換器（ＴＤＣ）およびアキュムレータは、高い周波数、たとえばｆout／２で動作するので、電力消費量が高い可能性がある。対照的に、位相デジタル変換器（ＰＤＣ）５３４およびシグマデルタ変調器５４０は、より低い周波数（たとえば、ｆref５１０）で動作し、電流消費量がより低い可能性がある。さらに、時間デジタル変換器（ＴＤＣ）のゲインは、２点変調において正規化される必要があり得るが、位相デジタル変換器（ＰＤＣ）５３４のゲインは、データがシグマデルタ変調器５４０で適用された場合、正規化を必要としない。
【００３６】
動作中、位相デジタル変換器（ＰＤＣ）５３４は、基準周波数（ｆref）５１０とプリスケーラ５３１の出力との間の位相誤差または位相差を決定することができる。一構成では、位相デジタル変換器（ＰＤＣ）５３４は、クロックとして基準周波数（ｆref）５１０を使用するデジタルモジュールであり得るし、デジタルモジュールは位相誤差および位相誤差に基づいた制御ワードを決定する。言い換えれば、位相デジタル変換器（ＰＤＣ）５３４は、アナログ位相ロックループ内の位相検出器および電荷ポンプの代わりに使用され得る。フィルタ処理後、デジタルループフィルタ５３６は、位相デジタル変換器（ＰＤＣ）５３４の出力を、高域通過、ゲインスケーリングされた変調データと加算することができる、すなわち、変調データ５７２は、加算器５４６ａの前のデジタル乗算器５４８ａで適用された高域通過ゲイン（ｋu）５５０を有することができる。加算された、フィルタ処理された位相デジタル変換器（ＰＤＣ）５３４の出力と高域通過変調データは、単一の電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８への入力であり得る。この構成では、単一の電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８のみがＰＬＬ５０２内で使用され得る。それは２つの機能を提供する。第１の機能は、位相と周波数のロッキング中の、アナログＶＣＯ５２８の前のデジタルアナログ変換である。他方の機能は、デジタル高域通過変調データがＰＬＬ５０２に注入されることを可能にすることである。以下で説明するように、電流モードデジタルアナログ変換器（図示せず）の代わりの電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８は、デジタル位相ロックループ（ＤＰＬＬ）５０２により少ないノイズしかもたらさない可能性がある。電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８は、アナログ電圧制御発振器（ＶＣＯ）５２８に対してアナログ制御信号を出力することができる。デジタル制御発振器（ＤＣＯ）３２９、４２９の代わりのアナログ電圧制御発振器（ＶＣＯ）５２８は、出力無線周波スペクトル（ＯＲＦＳ）変動を引き起こす微分非直線性をもたらす可能性がない。
【００３７】
フィードバックループ内のプリスケーラ５３１は、シグマデルタ変調器（ＳＤＭ）５４０に基づいて、電圧制御発振器（ＶＣＯ）５２８の出力周波数（ｆout）５３２をスケーリングすることができる。シグマデルタ変調器（ＳＤＭ）５４０は、（別のデジタル乗算器５４８ｂを使用して）低域通過ゲイン５７０によって乗算され、（別の加算器５４６ｂを使用して）周波数制御ワード（ＦＣＷ）５３８と加算されたデジタル変調データ５７２によって制御され得る、すなわち、シグマデルタ変調器５４０は低域通過変調データを受信することができる。シグマデルタ変調器５４０は、フラクショナルＮ周波数合成器内で使用されるものと同様であり得る。デジタルワードのフォーマットで周波数制御ワード（ＦＣＷ）５３８と一緒の変調データは、シグマデルタ変調器５４０によりマルチレベル出力に変換されて、プリスケーラ５３１の分割比をディザリングすることができる。シグマデルタ変調器５４０のノイズ整形特性は、量子化ノイズを比較的高い周波数にシフトさせ、次いで、量子化ノイズはＰＬＬ５０２の低域通過特性によって減衰され得る。
【００３８】
したがって、図５に示された２点変調デジタル位相ロックループ５０２では、変調データ５７２は高域通過点で適用される、すなわち、電圧制御発振器（ＶＣＯ）５２８は、高域通過経路５２６に沿って進んだ後の電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８の助けを借りて電圧を制御する。変調データ５７２は、すなわち低域通過経路５２４に沿って進んだ後のシグマデルタ変調器５４０の入力部であるフィードバック経路内の低域通過点でも適用される。位相デジタル変換器（ＰＤＣ）５３４の出力部でデータを注入する代わりに、フィードバック経路内の低域通過データを適用することにより、位相デジタル変換器（ＰＤＣ）５３４のゲインを補償する必要がなく、複雑な位相デジタル変換器（ＰＤＣ）５３４のゲイン正規化が取り除かれ得る。高域通過ゲインはチャネル非依存である可能性があり、チャネルに応じて変更される必要がない可能性がある。フィードバック経路内の変調データ５７２を導入すると、位相デジタル変換器（ＰＤＣ）５３４の入力部での位相変動も小さくなる。対照的に、水晶発振器または位相デジタル変換器（ＰＤＣ）５３４の出力部で注入された場合、もたらされる位相変動が大きい可能性がある。このことは、位相デジタル変換器（ＰＤＣ）５３４のダイナミックレンジに対する要件があまり厳しくないことを意味する。
【００３９】
さらに、複数のサンプリングクロックは、２点変調デジタル位相ロックループ（ＤＰＬＬ）５０２に使用され得る。したがって、ノイズ、スプリアス性能および電力消費量は、適切なクロックを選択することによって最適化され得る。言い換えれば、デジタル位相ロックループ（ＤＰＬＬ）５０２内のすべてのデジタル構成要素（すなわち、位相デジタル変換器（ＰＤＣ）５３４、ループフィルタ５３６、デジタル乗算器５４８ａ〜ｂ、加算器５４６ａ〜ｂおよびシグマデルタ変調器５４０）は、同じサンプリングクロック、たとえば基準周波数（ｆref）５１０を使用して動作することができる。このサンプリングクロックは、いくつかの異なる周波数間で切替え可能であり得る。したがって、より低い速度に与えられた選好を有する適切なサンプリングクロックを選ぶことにより、動的な電力消費量が減少され得る。切替え可能なサンプリングクロックは、グローバルシステムフォアモバイルコミュニケーションズ（ＧＳＭ）内の位相誤差と、ＧＳＭ進化型高速データレート（ＥＤＧＥ）内のエラーベクトル振幅（ＥＶＭ）とを低減することができる。加えて、切替え可能なサンプリングクロックは、出力無線周波スペクトル変動（ＯＲＦＳ）を引き起こす可能性がある、基板を通る照合／分数スパー結合を低減することができる。
【００４０】
図６は、２点変調のための方法６００を示す流れ図である。方法６００は、２点変調デジタル位相ロックループ（ＤＰＬＬ）５０２によって実行され得る。２点変調デジタル位相ロックループ（ＤＰＬＬ）５０２は、６７４でサンプリングクロック入力を受信することができる。サンプリングクロック入力は、デジタル位相ロックループ（ＤＰＬＬ）５０２への基準周波数（ｆref）５１０入力であり得るし、デジタル位相ロックループ（ＤＰＬＬ）５０２内のすべてのデジタルモジュールによって使用され得る。さらに、サンプリングクロックは複数の周波数間で切替え可能であり得る。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６７６でまた、受信した変調データ５７２を適応高域通過ゲイン（ｋu）５５０によって乗算して、高域通過変調データを生成することができる。以下で説明するように、変調データ５７２は、また、高域通過ゲイン分解能調整値によって乗算されて、高域通過変調データを生成することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６７８でまた、受信した変調データ５７２をプログラム可能な低域通過ゲイン５７０によって乗算することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６８０でまた、低域通過ゲインスケーリングされた変調データを周波数制御ワード５３８と加算して低域通過変調データを生成し、それをシグマデルタ変調器５４０に供給することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６８２でまた、プリスケーラ５３１を使用して、アナログ電圧制御発振器（ＶＣＯ）５２８の出力（すなわち、出力周波数５３２）をプリスケールすることができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６８４でまた、サンプリングクロック入力５１０とプリスケールされた電圧制御発振器（ＶＣＯ）５２８の出力との間、すなわち、位相デジタル変換器（ＰＤＣ）５３４における位相差を決定することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６８６でまた、位相差をデジタル的にフィルタ処理することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６８８でまた、高域通過変調データをフィルタ処理された位相差と加算して、デジタル電圧制御発振器（ＶＣＯ）５２８の制御ワードを生成することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６９０でまた、電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８を使用して、デジタル電圧制御発振器（ＶＣＯ）５２８の制御ワードをアナログ電圧制御発振器（ＶＣＯ）５２８の制御ワードに変換することができる。デジタル位相ロックループ（ＤＰＬＬ）５０２は、６９２でまた、アナログ電圧制御発振器（ＶＣＯ）５２８でアナログ制御ワードを受信し、アナログ電圧制御発振器（ＶＣＯ）の出力５３２を生成することができる。
【００４１】
図７は、電流モードデジタルアナログ変換器（ＩＤＡＣ）を使用する位相ロックループ（ＰＬＬ）のフィードフォワード経路の一部を示すブロック図である。高域通過変調データ７９４（すなわち、高域通過ゲイン５５０によってスケーリングされ、位相デジタル変換器（ＰＤＣ）５３４の出力と合成された変調データ５７２）は、もたらされた電流モードデジタルアナログ変換器（ＩＤＡＣ）の量子化ノイズ７９５を有する可能性がある。加算器７４６ａ〜ｂを用いてモデル化されたが、不要なノイズ７９５、７９６の付加は明示的な回路なしに発生する可能性がある。次いで、ノイズの多い高域通過変調データ７９４は、電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９に入力され得る。解析の目的で、電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９は、時間ｓの関数としての零次ホールドフィルタ（ＺＯＨ）、すなわちＺＯＨ（ｓ）としてモデル化され得る。デジタル時間連続時間インターフェース（Ｔ）７９４の後、電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９の出力は、積分器７９７による積分の前に、もたらされた電流モードデジタルアナログ変換器（ＩＤＡＣ）の熱ノイズ７９６を有する可能性がある。伝達関数７９８（ＨI,LPF（ｓ））は、ＰＬＬ内のループフィルタの伝達関数をモデル化するために使用される。次いで、電圧制御発振器（ＶＣＯ）７２８は、ｆout７３２を生成することができる。ＩＤＡＣの伝達関数は式（２）に従って与えられ得る。
【数２】
0005980817.tif 000003
【００４２】
ここで、ｓは時間におけるインデックスであり、ＺＯＨI（ｓ）は電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９の零次ホールドフィルタであり、Ｋintは積分キャパシタ７９７のゲインであり、ＫVCOは電圧制御発振器（ＶＣＯ）７２８の同調感度であり、ＨI,LPF（ｓ）はループフィルタの伝達関数であり、ＨI,OL（ｓ）はデジタル位相ロックループ（ＤＰＬＬ）のオープンループ伝達関数である。したがって、伝達関数ＨIDAC（ｓ）は低域通過であり得るし、低周波ノイズがデジタル位相ロックループ（ＤＰＬＬ）５０２の出力部に渡されるのを可能にし、比較的高い集積電力ノイズ（ＩＰＮ）をもたらす。
【００４３】
図８は、電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８を使用する位相ロックループ（ＰＬＬ）のフィードフォワード経路の一部を示すブロック図である。高域通過変調データ８９４（すなわち、高域通過ゲイン５５０によってスケーリングされ、制御ワードと合成された変調データ５７２）は、もたらされたＶＤＡＣの量子化ノイズ８９５を有する可能性がある。加算器８４６ａ〜ｂを用いてモデル化されたが、不要なノイズ８９５、８９６の付加は明示的な回路なしに発生する可能性がある。次いで、ノイズの多い高域通過変調データ８９４は、電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８に入力され得る。解析の目的で、電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８は、時間ｓの関数としての零次ホールド（ＺＯＨ）フィルタ、すなわちＺＯＨ（ｓ）としてモデル化され得る。デジタル時間連続時間インターフェース（Ｔ）８９４の後、電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８の出力は、もたらされた電圧モードデジタルアナログ変換器（ＶＤＡＣ）の熱ノイズ８９６を有する可能性がある。伝達関数（ＨV,LPF（ｓ））８９９は、ＰＬＬ内の伝達関数をモデル化するために使用される。次いで、電圧制御発振器（ＶＣＯ）８２８は、ｆout８３２を生成することができる。電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８の伝達関数は式（３）に従って与えられ得る。
【数３】
0005980817.tif 000004
【００４４】
ここで、ｓは時間におけるインデックスであり、ＺＯＨV（ｓ）は電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８の零次ホールドフィルタであり、ＫVCOは電圧制御発振器（ＶＣＯ）８２８の同調感度であり、ＨV,LPF（ｓ）８９９はループフィルタの伝達関数であり、ＨV,OL（ｓ）はデジタル位相ロックループ（ＤＰＬＬ）のオープンループ伝達関数である。この構成には積算キャパシタが存在せず、それにより、
【数４】
0005980817.tif 000005
【００４５】
因子が式（３）から取り除かれる。
【００４６】
したがって、伝達関数ＨVDAC（ｓ）は帯域通過であり得るし、低周波ノイズおよび高周波ノイズがデジタル位相ロックループ（ＤＰＬＬ）５０２の出力部に渡されるのを限定し、より良好な集積電力ノイズ（ＩＰＮ）をもたらす。言い換えれば、電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８のノイズ伝達関数が低域通過の代わりに帯域通過なので、電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８のデジタル位相ロックループ（ＤＰＬＬ）５０２に対するバンド内ノイズの寄与は、電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９よりも少ない。電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９は、デジタル位相ロックループ（ＤＰＬＬ）５０２内のノイズに寄与する主なものの１つであり得るので、電流モードデジタルアナログ変換器（ＩＤＡＣ）７６９の代わりに電圧モードデジタルアナログ変換器（ＶＤＡＣ）８６８を使用すると、性能の改善がもたらされ得る。
【００４７】
図９は、２点変調デジタル位相ロックループ（ＤＰＬＬ）９０２の別の構成を示すブロック図である。２点変調デジタル位相ロックループ（ＤＰＬＬ）９０２は、それぞれ、図５における位相デジタル変換器（ＰＤＣ）５３４と、ループフィルタ５３６と、電圧モードデジタルアナログ変換器（ＶＤＡＣ）５６８と、アナログ電力制御発振器（ＶＣＯ）５２８と、プリスケーラ５３１と、シグマデルタ変調器５４０と、複数の加算器５４６ａ〜ｂおよびデジタル乗算器５４８ａ〜ｂと同じ機能を含む、位相デジタル変換器（ＰＤＣ）９３４と、ループフィルタ９３６と、電圧モードデジタルアナログ変換器（ＶＤＡＣ）９６８と、アナログ電力制御発振器（ＶＣＯ）９２８と、プリスケーラ９３１と、シグマデルタ変調器９４０と、複数の加算器９４６ａ〜ｂおよびデジタル乗算器９４８ａ〜ｂとを含むことができる。
【００４８】
さらに、入力変調データ９７２は、有限インパルス応答（ＦＩＲ）フィルタ９１１によって処理され、サンプリング周波数（ｆref）９１０ａに応じて（再サンプラ９１３によって）再サンプリングされる。次いで、処理された変調データ９７２は、高域通過点と低域通過点の両方に適用され得る。低域通過データは、フィードバック経路内の（周波数制御ワード９３８によって制御される）シグマデルタ変調器９４０で適用され得る。高域通過データは、電力制御発振器（ＶＣＯ）９２８の前の電圧モードデジタルアナログ変換器（ＶＤＡＣ）９６８の入力部で適用され得る。電流モードデジタルアナログ変換器（ＩＤＡＣ）とは対照的に、電圧モードデジタルアナログ変換器（ＶＤＡＣ）９６８は、ＲＸ帯域ノイズ寄与がより少ないために使用され得る。次いで、電力制御発振器（ＶＣＯ）９２８は、入力に基づいて出力周波数（ｆout）９３２を生成することができる。
【００４９】
２点変調デジタル位相ロックループ（ＤＰＬＬ）９０２用のサンプリングクロックは、基準周波数（ｆref）９１０ｂと同じであり得るし、様々な周波数間で切替え可能、たとえば０．５×ｆrefであり得る。低域通過経路９２４および高域通過経路９２６における様々なサンプリング周波数に対するゲイン整合は、低域通過変調データ用のゲインスケーリング（すなわち、低域通過ゲイン９７０）を設定すること、および、ｋv適応９１５が高域通過経路９２６用のゲイン（ｋu）９５０を見いだすのを可能にすることによって行われ得る。有限インパルス応答フィルタ９１１および再サンプラ９１３におけるすべてのゲインスケーリングは取り除かれ、低域通過経路９２４内で一緒にされて、高域通過経路９２６の入力ビット幅を減少させることができる。言い換えれば、共通経路内にはいかなるゲインスケーリングも存在することがない。むしろ、可変ゲイン（すなわち、低域通過ゲイン９７０）は、様々なサンプリングクロックについて切り替えられ、低域通過経路９２４に適用され得る。高域通過経路９２６内のゲイン（ｋu）９５０は、ｋv適応モジュール９１５によって計算され得る。これにより、高域通過経路９２６のビット幅と全チップ面積とが削減され得る。
【００５０】
さらに、高域通過ゲイン（ｋu）９５０の分解能（すなわち、ｋu分解能９１７）は、様々なサンプリング周波数について最適化／プログラムされて、最高の性能を実現することができる。ｋu分解能９１７は、変調データとのその乗算に送られる、ｋu９５０のビットの数を制御するプログラム可能な変数であり得る。より具体的には、第１のｋu分解能制御９４９ａおよび第２の分解能制御９４９ｂは、ｋu分解能調整値９１７によって制御され得る。第１のｋu分解能制御９４９ａは、基準周波数９１０ａ〜ｂに基づいて、高域通過ゲイン（ｋu）９５０と変調データ９７２との積の分解能を制御することができる。第２のｋu分解能制御９４９ａは、ゲイン全体を復元するために使用され得る。ｋu９５０のビットの数が増加すると、乗算後の積の精度は増加することができる。たとえば、２点変調デジタル位相ロックループ（ＤＰＬＬ）９０２内の量子化ノイズは、より低いサンプリングクロック用のｋu分解能９１７を使用することによって低減され得る、すなわち、より高いｋu分解能９１７はより低いサンプリングクロックに使用され得る。異なるサンプリングクロックが選択されると、ｋu分解能９１７はプログラムされ得る。結果として、低域通過経路９２４と高域通過経路９２６とのゲイン整合は改善され得る。ループフィルタ９３６からのフィルタ処理された信号は、ｋv適応モジュール９１５への主要入力として使用され得るし、ゲインスケーリングは最終段階に移動され得る。これにより、ｋv適応モジュール９１５内の量子化ノイズを低減することに加えて、特に低いサンプリング周波数でゲイン整合が改善され得る。第１のｋu分解能制御９４９ａおよび第２の分解能制御９４９ｂは、符号付き右シフトおよび左シフトの演算子によって実装され得る。
【００５１】
図１０は、ｋv適応中の電圧制御発振器（ＶＣＯ）９２８の出力を示すタイミング図である。言い換えれば、図１０は、デジタル位相ロックループ（ＤＰＬＬ）９０２が高域通過ゲイン（ｋu）９５０を決定する前、間および後のｆout９３２を示す。変調が開始する前、低域通過ゲイン９７０は、参照周波数に応じてスケーリングされる。次いで、ｋv適応トレーニングデータは、デジタル位相ロックループ（ＤＰＬＬ）９０２のトラッキングモード１０９７の間、有限インパルス応答（ＦＩＲ）フィルタ９１１に適用されて、正確な高域通過ゲイン（ｋu）９５０を見いだすことができる。ｋv適応１０９８が終了すると、収束されたｋu９５０の値は、格納され、高域通過経路９２６内の変調データ用スケーリングファクタとして、すなわち変調モード１０９９において使用され得る。
【００５２】
図１１は、簡略化された２点変調デジタル位相ロックループ（ＤＰＬＬ）１１０２を示すブロック図である。言い換えれば、図１１は、図９に示された２点変調デジタル位相ロックループ（ＤＰＬＬ）９０２の簡略化されたｓドメインモデルを示すことができる。デジタル位相ロックループ（ＤＰＬＬ）１１０２の伝達関数は式（４）に従って与えられ得る。
【数５】
0005980817.tif 000006
【００５３】
ここで、Δｙ１１３２はデジタル位相ロックループ（ＤＰＬＬ）１１０２の出力であり、Δｘ１１７２ａ〜ｂは変調データであり、ｋu１１５０は高域通過ゲインであり、Ｋv１１７３はデジタルアナログ変換器（ＤＡＣ）と電圧制御発振器（ＶＣＯ）との合計ゲインであり、ｆref１１１０はサンプリングクロック（すなわち、基準周波数１１１０）であり、ｎはシグマデルタ変調器のビット幅分解能であり、Ｎ0はプリスケーラの分割比であり、ｈ（ｓ）１１７１は電圧制御発振器（ＶＣＯ）の前のフィードフォワード経路の伝達関数である。式（４）は全域通過伝達関数なので、式（５）は論理的に以下の通りである。
【数６】
0005980817.tif 000007
【００５４】
位相デジタル変換器（ＰＤＣ）９３４の後で低域通過変調データ（Δｘ１１７２ａ）を適用する代わりに、Δｘ１１７２ａはフィードバック経路上のシグマデルタ変調器１１４０に入力され得る。高域通過ゲイン（ｋu）９５０は、参照周波数９１０ａ〜ｂ、電圧モードＤＡＣ９６８およびアナログ電圧制御発振器（ＶＣＯ）９２８のゲイン、ならびにシグマデルタ変調器の分解能の関数にすぎない。高域通過ゲイン（ｋu）９５０は、選択されたチャネルおよび位相デジタル変換器（ＰＤＣ）９３４のゲインとは無関係であり得る。したがって、位相デジタル変換器（ＰＤＣ）９３４のゲインを較正し、選択されたチャネルに応じて（ｋu）９５０を更新する必要がない。フィードバック経路に低域通過変調データ（Δｘ１１７２ａ）を適用することの別の利点は、位相デジタル変換器（ＰＤＣ）９３４の入力部で誘導された位相変動が比較的小さいことである。このことは、位相デジタル変換器（ＰＤＣ）９３４の入力ダイナミックレンジに対する要件があまり厳しくないことを意味する。
【００５５】
図１２は、２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２の別の構成を示すブロック図である。たとえば、ＤＰＬＬ１２０２は集積回路として実装され得る。２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２は、図９に示されたデジタル位相ロックループ（ＤＰＬＬ）９０２と同様の機能を有することができるが、ｋv適応モジュール１２１５およびループフィルタ１２３６はより詳細に示される。ｋv適応モジュール１２１５は、第１の信号１２３１、第２の信号１２２９および第３の信号１２２７を伴って示されるが、これらの信号の説明は以下で述べる。
【００５６】
したがって、２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２は、それぞれ、図９における位相デジタル変換器（ＰＤＣ）９３４と、ループフィルタ９３６と、電圧モードデジタルアナログ変換器（ＶＤＡＣ）９６８と、アナログ電力制御発振器（ＶＣＯ）９２８と、プリスケーラ９３１と、シグマデルタ変調器９４０と、有限インパルス応答フィルタ（ＦＩＲ）９１１と、再サンプラ９１３と、加算器９４６ａ〜ｂと、デジタル乗算器９４８ａ〜ｃと同じ機能を含む、位相デジタル変換器（ＰＤＣ）１２３４と、ループフィルタ１２３６と、電圧モードデジタルアナログ変換器（ＶＤＡＣ）１２６８と、アナログ電力制御発振器（ＶＣＯ）１２２８と、プリスケーラ１２３１と、シグマデルタ変調器１２４０と、有限インパルス応答フィルタ（ＦＩＲ）１２１１と、再サンプラ１２１３と、加算器１２４６ａ〜ｄと、デジタル乗算器１２４８ａ〜ｇとを含むことができる。
【００５７】
加えて、図１２では、デジタルループフィルタ１２３６は、乗算器１２４８ａ〜ｂと、加算器１２４６ａと、極１２２１と、アキュムレータ１２１９とを有するものとしてより詳細に示される。より具体的には、デジタルループフィルタ１２３６は、２経路、多次元フィルタであり得る。デジタルループフィルタ１２３６は、１つの経路上のアキュムレータ１２１９と、他の経路上の複数のカスケード接続された１段ＩＩＲフィルタとを有する。加算器１２４６ｄを使用してこれら２つの経路を結合することにより、ゼロおよび複数の極は位相デジタル変換器（ＰＤＣ）１２３４の出力をフィルタ処理するように作成される。
【００５８】
前述のように、低域通過変調データ１２７７（すなわち、低域通過ゲイン１２７０によってスケーリングされ、周波数制御ワード１２３８と加算された変調データ１２７２）は、シグマデルタ変調器１２４０によって受信され得る。さらに、高域通過変調データ１２７５（すなわち、ｋu１２５０およびプログラム可能なｋu分解能調整値１２１７によってスケーリングされた変調データ１２７２）は、電圧モードデジタルアナログ変換器（ＶＤＡＣ）１２６８の入力部で注入され得る。前述のように、電圧モードデジタルアナログ変換器（ＶＤＡＣ）１２６８は、アナログ電力制御発振器（ＶＣＯ）１２２８を制御して、出力周波数（ｆout）１２３２を生成することができる。２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２の性能を高めるために、とりわけ４つの技法が使用され得る。第１に、切替え可能なサンプリングクロックが使用され得る。第２に、プログラム可能な高域通過ゲイン（ｋu）分解能調整値１２１７が、様々なクロック周波数を補償するために使用され得る。第３に、フィルタ処理された位相誤差（ε）１２２３が、ｋv適応モジュール１２１５の入力部への入力として使用され得る。第４に、ｋv適応モジュール１２１５が高精度で動作することができる。
【００５９】
第１に、切替え可能なサンプリングクロックがデジタル位相ロックループ（ＤＰＬＬ）１２０２内で使用され得る。デジタル位相ロックループ（ＤＰＬＬ）１２０２内の基準クロック１２１０ａがサンプリングクロックとして使用され得る。デジタル位相ロックループ（ＤＰＬＬ）１２０２では、低周波サンプリングクロックは、より少なく動的な電力を消費し、基板を通るより弱いスパー結合を有することができるので、好まれ得る。けれども、同じ低周波サンプリングクロックは、デジタル位相ロックループ（ＤＰＬＬ）１２０２のノイズと出力無線周波スペクトル（ＯＲＦＳ）性能とを劣化させ得る分数スパーに起因して、すべてのほとんど整数のチャネルに使用され得ない。１つの可能な解決策は、デジタル位相ロックループ（ＤＰＬＬ）１２０２の基準周波数１２１０ａ〜ｂを切り替えて、デジタル位相ロックループ（ＤＰＬＬ）１２０２の帯域外減衰が分数スパーを抑制できるように分数スパーを押しのけることである。言い換えれば、デジタル位相ロックループ（ＤＰＬＬ）１２０２は、ほとんど整数のチャネルが選択されると、他のサンプリングクロックに切り替えられて、分数スパーを低減することができる。基準周波数の切替えを使用することにより、２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２の電力消費量およびスプリアス性能は実現され得る。
【００６０】
調和した２点変調システム用の高域通過ゲイン（ｋu）１２５０は、式（５）に示すように、基準周波数１２１０ａ〜ｂとともに変化する可能性がある。位相誤差（ε）１２２３および出力無線周波スペクトル変動（ＯＲＦＳ）の劣化を最小化するために、Ｋv適応によって決定された正確な高域通過ゲイン（ｋu）１２５０は、基準周波数１２１０ａ〜ｂの切替えとともに使用され得る。Ｋvは、式（５）に示すように、ＶＤＡＣ１２６８およびＶＣＯ１２２８によって寄与された合計ゲインであり得る。式（５）に従って、Ｋv（およびｆref１２１０ａ〜ｂ）が調整されると、ｋu１２５０は変化する。したがって、Ｋv適応は、Ｋv（またはＶＤＡＣ１２６８とＶＣＯ１２２８との合計ゲイン）に応じて、ｋu１２５０の値を決定するために使用され得る。（定数Ｋvを有する）ｆref１２１０ａ〜ｂの関数としてのｋu１２５０のあり得る値は、表１に示される。
【表１】
0005980817.tif 000008
【００６１】
表１：同じｋvを有する様々な基準周波数についてのｋu値の例
第２に、ｆref１２１０ａ〜ｂに伴うｋu１２５０の値における減少は、低い基準周波数１２１０ａ〜ｂに伴うｋu１２５０の精度における増加を要求する、すなわち、最も低いサンプリングクロックは最も高い分解能を使用することができる。このより高精度のｋu１２５０は量子化ノイズを、最終的に高域通過経路１２２６と低域通過経路１２２４との間のゲイン不整合の影響を低減することができる、すなわち、高域通過経路１２２６と低域通過経路１２２４との間のゲイン整合はより高い分解能によって改善され得る。けれども、ｋu１２５０の分解能が大きすぎる場合、ｋv適応１２１５に必要なチップ面積および整定時間は不必要に増加する可能性がある。したがって、本システムおよび方法は、最も低いサンプリングクロックに必要な最適かつ最も高い分解能を見いだし、その他のサンプリングクロック用のｋu分解能調整値１２１７をプログラムすることができる。図１２に示すように、ｋu１２５０と変調データ１２７２用の乗算器１２４８ｂの出力部の前に第１のプログラム可能なｋu分解能制御１２４９ａを追加することにより、高域通過ゲイン（ｋu）１２５０と変調データ１２７２との積の分解能は、基準周波数１２１０ａ〜ｂに基づいて変更され得る。高域通過経路１２２６のゲインをそのまま保持するために、第２のｋu分解能制御１２４９ｂは、ゲイン全体を復元するために使用され得る。第１のｋu分解能制御１２４９ａおよび第２の分解能制御１２４９ｂは、ｋu分解能調整値１２１７によって制御され得る。第１のｋu分解能制御１２４９ａおよび第２の分解能制御１２４９ｂは、符号付き右シフトおよび左シフトの演算子によって実装され得る。
【００６２】
第３に、位相デジタル変換器（ＰＤＣ）１２３４の直接出力の代わりに、フィルタ処理された位相誤差（ε）１２２３が、ｋv適応モジュール１２１５に対する入力として使用され得る。このようにして、位相デジタル変換器（ＰＤＣ）１２３４の出力は、ループフィルタ１２３６内で２nによってスケールアップされ、その結果、位相誤差（ε）１２２３の分解能はｎ回拡張され得る。加えて、位相誤差（ε）１２２３内のノイズは極１２２１によって除去され得る。ｋv適応モジュール１２１５内の蓄積の前に直流電流（ＤＣ）オフセットを回避するために、位相誤差（ε）１２２３は、ループフィルタ１２３６内のアキュムレータ１２１９でマージされた出力の代わりに、２経路ループフィルタ１２３６内の極１２２１の後で取得され得る。
【００６３】
受信されたフィルタ処理済み位相誤差（ε）１２２３は、逆帯域幅係数（１／γ）１２２２および位相誤差（ε）１２２３のサインビットによって乗算されて、第２の信号１２２９（すなわち、ｓｇｎ（ｕ）・ε／γ）を生成することができる。一構成では、ｕ１２３５のサインビットのみが、そのε１２２３との乗算を単純なマルチプレクサ（ＭＵＸ）に簡略化するために使用される。この構成では、ε１２２３およびその２つの補数のみがＭＵＸの入力として必要とされる。
【００６４】
第４に、帯域幅係数（γ）１２２５は、アキュムレータの出力（すなわち、第３の信号１２２７）を乗算するためにｋv適応モジュール１２１５内で使用され得るし、ここで、アキュムレータは遅延素子１２３３と加算器１２４６ｃとを含む。γ１２２５は１よりもはるかに小さい可能性があるので、γ１２２５とのいかなる乗算もビット切捨てと同等であり、出力精度を限定する。後の段階でのγ１２２５との乗算は、内部変数の確度を保つ助けとなる。結果として、ｋv適応用のアルゴリズムは、式（６）に従って書き換えられ得る。
【数７】
0005980817.tif 000009
【００６５】
ここで、ｓｇｎ（）は入力データのサインビットすなわち最上位ビットであり、ｋu,tmpは第３の信号１２２７（すなわち、アキュムレータの出力）である。帯域幅係数（γ）１２２５のｋv適応モジュール１２１５のアキュムレータ出力への乗算の順序を調節すると、内部変数の精度が保たれ得る。逆帯域幅係数（１／γ）１２２２および帯域幅係数（γ）１２２５との乗算は、左シフトおよび右シフトの演算子、すなわち乗算器１２４８ｃ、１２４８ｅによって実装され得る。
【００６６】
図１３は、ｋv適応のための方法１３００を示す流れ図である。方法１３００は、２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２内のｋv適応モジュール１２１５によって実行され得る。ｋv適応モジュール１２１５は、１３０２で、位相誤差（ε）１２２３を帯域幅係数（γ）１２２５で除算（すなわち、逆帯域幅１２２２で乗算）して、第１の信号（ε／γ）１２３１を生成することができる。ｋv適応モジュール１２１５は、１３０４でまた、第１の信号１２３１を変調データのサインビット（すなわち、ｓｇｎ（ｕ）１２３５）で乗算して、第２の信号１２２９（すなわち、ｓｇｎ（ｕ）・ε／γ）を生成することができる。ｋv適応モジュール１２１５は、１３０６でまた、第２の信号１２２９を前の第２の信号と加算して、第３の信号１２２７（すなわち、ｋu,tmp）を生成することができる。ｋv適応モジュール１２１５は、１３０８でまた、第３の信号１２２７を帯域幅係数（γ）１２２５で乗算して、適応高域通過ゲイン１２５０を生成することができる。
【００６７】
図１４は、シグマデルタ変調器１２４０用のゲインスケーリングを示すブロック図である。ε１２２３のサインビットを使用するだけによるｋv適応モジュール１４１５内の乗算簡略化以外に、高域通過経路１４２６および低域通過経路１４２４は、また、面積効率の良い２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２を実装するように簡略化され得る。
【００６８】
共通経路ゲインスケーラ１４３７を使用する共通経路ゲインスケーリングは、シグマデルタ変調器１２４０、プリスケーラ、ＤＡＣおよびＶＣＯによって処理された後、各ビットによって表わされた位相偏差が同じであることを確認するために、有限インパルス応答（ＦＩＲ）フィルタ１４１１および再サンプラ１４１３の後の高域通過経路１４２６と低域通過経路１４２４との共通経路内の入力データ１４７２上で行われ得る。けれども、再サンプラ１４１３の後すぐに（通常１を超える値による）ゲインをスケーリングすると、高域通過経路１４２６および低域通過経路１４２４に入るデータのビット幅は増加され得る。
【００６９】
ビットの数を減らすために、共通経路ゲインスケーラ１４３７は取り除かれる場合があり、高域通過経路１４２６用および低域通過経路１４２４用のゲインスケーリングは別々に行われる場合がある。したがって、低域通過ゲイン１４７０は、シグマデルタ変調加算器１２４６ａの前の低域通過経路１４２４のみで適用され得る。この低域通過ゲイン１４７０は、様々なサンプリングクロック用にプログラム可能であり得る。低域通過経路１４２６の出力分解能は、ＦＩＲ１４１１および再サンプラ１４１３、プリスケーラおよびシグマデルタ変調器の後の入力データの分解能に依存する可能性がある。前に述べたように、シグマデルタ変調器によって処理された後、各ビットによって表された位相偏差が同じであることは有益であり得る。様々なサンプリングクロックの場合、再サンプラの出力部での分解能は異なっている場合がある。したがって、低域通過ゲインはそれに応じてプログラムされ得る。高域通過経路１４２６では、高域通過経路１４２６のゲインスケーリングが、本質的にｋv適応モジュール１４１５を介して実現されるので、特定のゲインスケーリングは必要とされ得ない。ｋv適応経路では、入力データのサインビットのみが使用されるので、単一のビット、最上位ビットのみがｋv適応モジュール１４１５に入力され得る。これにより、特に各経路用の遅延整合回路が含まれると、データバスのビット幅および２点変調デジタル位相ロックループ（ＤＰＬＬ）１２０２のチップ面積が最小化され得る、たとえば、変調データ１４７２のビット幅はデータが２つに分割されてももはや２倍にはなり得ず、フリップフロップの数、ルーティング結合、および全チップ面積が低減され得る。
【００７０】
図１５は、基地局１５０６内に含まれ得る特定の構成要素を示す。基地局１５０６は、アクセスポイント、ブロードキャスト送信機、ノードＢ、進化型ノードＢなどと呼ばれる場合もあり、これらの機能のうちの一部または全部を含むことができる。たとえば、基地局１５０６は、図１に示された送信機１００を含むことができる。基地局１５０６はプロセッサ１５０３を含む。プロセッサ１５０３は、汎用のシングルチップまたはマルチチップのマイクロプロセッサ（たとえば、ＡＲＭ）、専用マイクロプロセッサ（たとえば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ１５０３は中央処理装置（ＣＰＵ）と呼ばれる場合がある。図１５の基地局１５０６では単一のプロセッサ１５０３のみが示されているが、代替構成では、プロセッサの組合せ（たとえば、ＡＲＭとＤＳＰ）が使用され得る。
【００７１】
基地局１５０６はメモリ１５０５も含む。メモリ１５０５は、電子情報を記憶することが可能な任意の電子部品であり得る。メモリ１５０５は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭ内のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタなどとして、かつそれらの組合せを含んで具現化され得る。
【００７２】
データ１５０７ａおよび命令１５０９ａがメモリ１５０５に記憶され得る。命令１５０９ａは、本明細書に開示された方法を実装するためにプロセッサ１５０３によって実行可能であり得る。命令１５０９ａを実行することは、メモリ１５０５に記憶されたデータ１５０７ａの使用を伴う場合がある。プロセッサ１５０３が命令１５０９ａを実行すると、命令１５０９ｂの様々な部分がプロセッサ１５０３上にロードされ得るし、データ１５０７ｂの様々な部分がプロセッサ１５０３上にロードされ得る。
【００７３】
基地局１５０６は、また、基地局１５０６との間で信号の送信と受信とを可能にするための、送信機１５１１と受信機１５１３とを含むことができる。送信機１５１１と受信機１５１３は送受信機１５１５と総称される場合がある。複数のアンテナ１５１７ａ〜ｂは送受信機１５１５に電気的に結合され得る。基地局１５０６は、また、複数の送信機、複数の受信機、複数の送受信機、および／または追加のアンテナを含むことができる（図示せず）。
【００７４】
基地局１５０６はデジタル信号プロセッサ（ＤＳＰ）１５２１を含むことができる。基地局１５０６は通信インターフェース１５２３も含むことができる。通信インターフェース１５２３は、ユーザが基地局１５０６と対話することを可能にすることができる。
【００７５】
基地局１５０６の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどが含まれ得る、１つまたは複数のバスによって互いに結合され得る。理解しやすいように、図１５では様々なバスはバスシステム１５１９として示される。
【００７６】
図１６は、ワイヤレス通信デバイス１６０４内に含まれ得る特定の構成要素を示す。ワイヤレス通信デバイス１６０４は、アクセス端末、移動局、ユーザ機器（ＵＥ）などであり得る。たとえば、ワイヤレス通信デバイス１６０４は、図１に示された送信機１００を含むことができる。ワイヤレス通信デバイス１６０４はプロセッサ１６０３を含む。プロセッサ１６０３は、汎用のシングルチップまたはマルチチップのマイクロプロセッサ（たとえば、ＡＲＭ）、専用マイクロプロセッサ（たとえば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ１６０３は中央処理装置（ＣＰＵ）と呼ばれる場合がある。図１６のワイヤレス通信デバイス１６０４では単一のプロセッサ１６０３のみが示されているが、代替構成では、プロセッサの組合せ（たとえば、ＡＲＭとＤＳＰ）が使用され得る。
【００７７】
ワイヤレス通信デバイス１６０４はメモリ１６０５も含む。メモリ１６０５は、電子情報を記憶することが可能な任意の電子部品であり得る。メモリ１６０５は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭ内のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタなどとして、かつそれらの組合せを含んで具現化され得る。
【００７８】
データ１６０７ａおよび命令１６０９ａがメモリ１６０５に記憶され得る。命令１６０９ａは、本明細書に開示された方法を実装するためにプロセッサ１６０３によって実行可能であり得る。命令１６０９ａを実行することは、メモリ１６０５に記憶されたデータ１６０７ａの使用を伴う場合がある。プロセッサ１６０３が命令１６０９ａを実行すると、命令１６０９ｂの様々な部分がプロセッサ１６０３上にロードされ得るし、データ１６０７ｂの様々な部分がプロセッサ１６０３上にロードされ得る。
【００７９】
ワイヤレス通信デバイス１６０４は、また、ワイヤレス通信デバイス１６０４との間で信号の送信と受信とを可能にするための、送信機１６１１と受信機１６１３とを含むことができる。送信機１６１１と受信機１６１３は送受信機１６１５と総称される場合がある。複数のアンテナ１６１７ａ〜ｂは送受信機１６１５に電気的に結合され得る。ワイヤレス通信デバイス１６０４は、また、複数の送信機、複数の受信機、複数の送受信機、および／または追加のアンテナを含むことができる（図示せず）。
【００８０】
ワイヤレス通信デバイス１６０４はデジタル信号プロセッサ（ＤＳＰ）１６２１を含むことができる。ワイヤレス通信デバイス１６０４は通信インターフェース１６２３も含むことができる。通信インターフェース１６２３は、ユーザがワイヤレス通信デバイス１６０４と対話することを可能にすることができる。
【００８１】
ワイヤレス通信デバイス１６０４の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどが含まれ得る、１つまたは複数のバスによって互いに結合され得る。理解しやすいように、図１６では様々なバスはバスシステム１６１９として示される。
【００８２】
本明細書に記載された技法は、直交多重化方式に基づく通信システムを含む様々な通信システムに使用され得る。そのような通信システムの例には、直交周波数分割多元接続（ＯＦＤＭＡ）システム、シングルキャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）システムなどが含まれる。ＯＦＤＭＡシステムは、システム帯域幅全体を複数の直交サブキャリアに分割する変調技法である、直交周波数分割多重化（ＯＦＤＭ）を利用する。これらのサブキャリアは、トーン、ビンなどと呼ぶこともできる。ＯＦＤＭでは、各サブキャリアはデータで独立して変調され得る。ＳＣ−ＦＤＭＡシステムは、システム帯域幅にわたって分散されたサブキャリア上で送信するためのインターリーブされたＦＤＭＡ（ＩＦＤＭＡ）、隣接するサブキャリアのブロック上で送信するための局所ＦＤＭＡ（ＬＦＤＭＡ）、または隣接するサブキャリアの複数のブロック上で送信するための拡張ＦＤＭＡ（ＥＦＤＭＡ）を利用することができる。一般に、変調シンボルは、ＯＦＤＭでは周波数領域で、ＳＣ−ＦＤＭＡでは時間領域で送信される。
【００８３】
「決定」という用語は、多種多様なアクションを包含し、したがって、「決定」は、計算、算出、処理、導出、調査、検索（たとえば、テーブル、データベースまたは別のデータ構造での検索）、確認などを含むことができる。また、「決定」は、受信（たとえば、情報を受信すること）、アクセス（たとえば、メモリ内のデータにアクセスすること）などを含むことができる。また、「決定」は、解決、選択、選定、確立などを含むことができる。
【００８４】
「に基づいて」という句は、別段に明示されていない限り、「のみに基づいて」を意味しない。言い換えれば、「に基づいて」という句は、「のみに基づいて」と「に少なくとも基づいて」の両方を表す。
【００８５】
「プロセッサ」という用語は、汎用プロセッサ、中央処理装置（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、状態機械などを包含するものと広く解釈されるべきである。いくつかの状況下では、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを指す場合がある。「プロセッサ」という用語は、処理デバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成を指す場合がある。
【００８６】
「メモリ」という用語は、電子情報を記憶することが可能な任意の電子部品を包含するものと広く解釈されるべきである。メモリという用語は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気式または光学式のデータ記憶装置、レジスタなど、様々なタイプのプロセッサ可読媒体を指す場合がある。プロセッサがメモリから情報を読み込み、かつ／またはメモリに情報を書き込むことができる場合、メモリはプロセッサと電子通信していると言われる。プロセッサに一体化されたメモリは、プロセッサと電子通信している。
【００８７】
「命令」および「コード」という用語は、任意のタイプのコンピュータ可読ステートメントを含むものと広く解釈されるべきである。たとえば、「命令」および「コード」という用語は、１つまたは複数のプログラム、ルーチン、サブルーチン、関数、プロシージャなどを指す場合がある。「命令」および「コード」は、単一のコンピュータ可読ステートメントまたは多くのコンピュータ可読ステートメントを備えることができる。
【００８８】
本明細書に記載された機能は、ハードウェアによって実行されているソフトウェアまたはファームウェアに実装され得る。機能は、コンピュータ可読媒体上の１つまたは複数の命令として記憶され得る。「コンピュータ可読媒体」または「コンピュータプログラム製品」という用語は、コンピュータまたはプロセッサによってアクセスされ得る、任意の有形の記憶媒体を指す。限定ではなく例として、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは、命令またはデータ構造の形態で所望のプログラムコードを搬送または記憶するために使用され得るし、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用されるディスク（disk）およびディスク（disc）には、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（disc）（登録商標）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）が含まれ、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。
【００８９】
本明細書に開示された方法は、記載された方法を実現するための１つまたは複数のステップまたはアクションを備える。本方法のステップおよび／またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、記載されている方法の適切な動作のためにステップまたはアクションの特定の順序が必要とされない限り、特定のステップおよび／またはアクションの順序および／または使用は、特許請求の範囲から逸脱することなく修正され得る。
【００９０】
さらに、図６および図１３によって示されたものなど、本明細書に記載された方法と技法とを実行するためのモジュールおよび／または他の適切な手段は、デバイスによってダウンロードされ、および／または他の方法で取得され得ることが理解されるべきである。たとえば、デバイスは、本明細書に記載された方法を実行するための手段の転送を容易にするために、サーバに結合され得る。あるいは、本明細書に記載された様々な方法は、記憶手段をデバイスに結合するかまたは提供するときにデバイスが様々な方法を取得できるように、記憶手段（たとえば、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、コンパクトディスク（disc）（ＣＤ）またはフロッピーディスク（disk）などの物理的記憶媒体など）を介して提供され得る。
【００９１】
特許請求の範囲は、上記に示された厳密な構成および構成要素に限定されないことを理解されたい。特許請求の範囲から逸脱することなく、本明細書に記載されたシステム、方法、および装置の構成、動作および詳細において、様々な修正、変更および変形が行われ得る。
【００９２】
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器（ＶＤＡＣ）と、
前記フィードバック経路および前記ＶＤＡＣの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器（ＰＤＣ）とを備える、２点変調デジタル位相ロックループ回路。
［Ｃ２］  前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、Ｃ１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ３］  前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、Ｃ１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ４］  前記適応高域通過ゲインを決定するように構成されたＫv適応モジュールをさらに備える、Ｃ２に記載の２点変調デジタル位相ロックループ回路。
［Ｃ５］  前記Ｋv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、Ｃ４に記載の２点変調デジタル位相ロックループ回路。
［Ｃ６］  前記Ｋv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成し、前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成し、前記第２の信号を前の第２の信号と加算して第３の信号を生成し、前記第３の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、Ｃ５に記載の２点変調デジタル位相ロックループ回路。
［Ｃ７］  前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、Ｃ１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ８］  前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、Ｃ７に記載の２点変調デジタル位相ロックループ回路。
［Ｃ９］  前記高域通過変調データが、前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）に入力される前に、前記ループフィルタの出力と加算される、Ｃ１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ１０］  前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）が、２点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、Ｃ１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ１１］  デジタル位相ロックループを使用する２点変調用集積回路であって、
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器（ＶＤＡＣ）と、
前記フィードバック経路および前記ＶＤＡＣの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器（ＰＤＣ）とを備える、集積回路。
［Ｃ１２］  前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、Ｃ１１に記載の集積回路。
［Ｃ１３］  前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、Ｃ１１に記載の集積回路。
［Ｃ１４］  前記適応高域通過ゲインを決定するように構成されたＫv適応モジュールをさらに備える、Ｃ１２に記載の集積回路。
［Ｃ１５］  前記Ｋv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、Ｃ１４に記載の集積回路。
［Ｃ１６］  前記Ｋv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成し、前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成し、前記第２の信号を前の第２の信号と加算して第３の信号を生成し、前記第３の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、Ｃ１５に記載の集積回路。
［Ｃ１７］  前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、Ｃ１１に記載の集積回路。
［Ｃ１８］  前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、Ｃ１７に記載の集積回路。
［Ｃ１９］  前記高域通過変調データが、前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）に入力される前に、前記ループフィルタの出力と加算される、Ｃ１１に記載の集積回路。
［Ｃ２０］  前記電圧モードデジタルアナログ変換器（ＶＤＡＣ）が、２点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、Ｃ１１に記載の集積回路。
［Ｃ２１］  複数の周波数間で切替え可能なサンプリングクロックを受信するための手段と、
低域通過変調データを受信する、フィードバック経路に結合された変調するための手段と、
高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段と、
前記フィードバック経路および前記変換するための手段の出力部に結合された、受信されたアナログ入力信号に基づいて発振周波数を生成するための手段と、
フィードバック経路信号とループフィルタに結合された前記サンプリングクロックとの間の位相差を決定するための手段とを備える、２点変調デジタル位相ロックループ回路。
［Ｃ２２］  前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、Ｃ２１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ２３］  前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記変調器用の周波数制御ワードと加算された変調データを備える、Ｃ２１に記載の２点変調デジタル位相ロックループ回路。
［Ｃ２４］  前記適応高域通過ゲインを決定するための手段をさらに備える、Ｃ２２に記載の２点変調デジタル位相ロックループ回路。
［Ｃ２５］  前記適応高域通過ゲインを決定するための前記手段が、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するための手段を備える、Ｃ２４に記載の２点変調デジタル位相ロックループ回路。
［Ｃ２６］  前記適応高域通過ゲインを決定するための前記手段が、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成するための手段と、
前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成するための手段と、
前記第２の信号を前の第２の信号と加算して第３の信号を生成するための手段と、
前記第３の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するための手段とをさらに備える、Ｃ２５に記載の２点変調デジタル位相ロックループ回路。
［Ｃ２７］  サンプリングクロック入力を受信することと、
低域通過変調データをシグマデルタ変調器に供給することと、
前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器（ＶＣＯ）の出力をプリスケールすることと、
前記サンプリングクロック入力と前記プリスケールされたＶＣＯ出力との間の位相差を決定することと、
フィルタ処理後、高域通過変調データを前記位相差と加算してデジタルＶＣＯ制御ワードを生成することと、
前記デジタルＶＣＯ制御ワードをアナログ制御ワードに変換することと、
前記アナログ制御ワードを前記アナログＶＣＯに供給することとを備える、２点変調のための方法。
［Ｃ２８］  適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングして前記高域通過変調データを生成することをさらに備える、Ｃ２７に記載の方法。
［Ｃ２９］  前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングすることと、
前記低域通過ゲインスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算して、前記低域通過変調データを生成することとをさらに備える、Ｃ２７に記載の方法。
［Ｃ３０］  前記適応高域通過ゲインを決定することをさらに備える、Ｃ２８に記載の方法。
［Ｃ３１］  前記適応高域通過ゲインを前記決定することが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信することをさらに備える、Ｃ３０に記載の方法。
［Ｃ３２］  前記適応高域通過ゲインを前記決定することが、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第１の信号を生成することと、
前記第１の信号に前記変調データのサインビットを乗算して第２の信号を生成することと、
前記第２の信号を前の第２の信号と加算して第３の信号を生成することと、
前記第３の信号に帯域幅係数を乗算して前記高域通過ゲインを生成することとをさらに備える、Ｃ３１に記載の方法。
［Ｃ３３］  命令をその中に有する非一時的コンピュータ可読媒体を備えた、デジタル位相ロックループを使用する２点変調用のコンピュータプログラム製品であって、前記命令が、
ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードと、
ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードと、
ワイヤレスデバイスに、前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器（ＶＣＯ）の出力をプリスケールさせるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力と前記プリスケールされたＶＣＯ出力との間の位相差を決定させるためのコードと、
ワイヤレスデバイスに、フィルタ処理後、高域通過変調データを前記位相差と加算させてデジタルＶＣＯ制御ワードを生成させるためのコードと、
ワイヤレスデバイスに、前記デジタルＶＣＯ制御ワードをアナログ制御ワードに変換させるためのコードと、
ワイヤレスデバイスに、前記アナログ制御ワードを前記アナログＶＣＯに供給させるためのコードとを備える、コンピュータプログラム製品。
［Ｃ３４］  ワイヤレスデバイスに、適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングさせて、前記高域通過変調データを生成させるためのコードをさらに備える、Ｃ３３に記載のコンピュータプログラム製品。
［Ｃ３５］  ワイヤレスデバイスに、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングさせるためのコードと、
ワイヤレスデバイスに、前記低域通過ゲインスケーリングされたデータを、前記シグマデルタ変調器用の周波数制御ワードと加算させて、前記低域通過変調データを生成させるためのコードとをさらに備える、Ｃ３３に記載のコンピュータプログラム製品。
［Ｃ３６］  ワイヤレスデバイスに、前記適応高域通過ゲインを決定させるためのコードをさらに備える、Ｃ３４に記載のコンピュータプログラム製品。
［Ｃ３７］  ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、ワイヤレスデバイスに、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信させるためのコードを備える、Ｃ３６に記載のコンピュータプログラム製品。
［Ｃ３８］  ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、
ワイヤレスデバイスに、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算させて第１の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第１の信号に前記変調データのサインビットを乗算させて第２の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第２の信号を前の第２の信号と加算させて第３の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第３の信号に帯域幅係数を乗算させて前記高域通過ゲインを生成させるためのコードとをさらに備える、Ｃ３７に記載のコンピュータプログラム製品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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