(57)【特許請求の範囲】
【請求項１】
入力電圧と、前記入力電圧を変換して出力電圧を取り出す出力端子と、前記入力電圧と前記出力端子との間に接続され第１主電極、第２主電極、および制御電極を有しオンオフ動作を繰り返すスイッチング素子と、前記スイッチング素子の前記第１主電極または前記第２主電極のいずれか一方に接続されたインダクタと、前記インダクタに蓄積されたエネルギーを平滑する出力キャパシタと、前記出力電圧を前記スイッチング素子側に帰還するために第１帰還抵抗と第２帰還抵抗とで構成された帰還電圧生成回路と、前記スイッチング素子を駆動するための集積回路を備えたＤＣ／ＤＣコンバータであって、前記第１帰還抵抗および前記第２帰還抵抗は前記集積回路に内蔵されており、
さらに、前記ＤＣ／ＤＣコンバータは、前記ＤＣ／ＤＣコンバータをソフトスタート動作させるための傾斜信号を生成する傾斜信号生成回路を備え、前記傾斜信号生成回路は定電流回路と抵抗とキャパシタとで構成され、前記定電流回路は前記集積回路に内蔵され、前記抵抗および前記キャパシタは前記集積回路の外部に配設されており、
さらに、前記ＤＣ／ＤＣコンバータは、電源電圧に接続された定電流回路と、前記定電流回路の一端と接地電位との間に接続され前記抵抗と前記抵抗と並列に接続された前記キャパシタと、前記抵抗と前記キャパシタとの並列接続点と前記定電流回路との共通接続点に生じた前記傾斜信号がその一端に入力され、その他端に前記第１帰還抵抗と前記第２帰還抵抗とに分割された帰還電圧が入力されるコンパレータと、前記コンパレータの出力によって駆動されるワンショット回路を備えたＤＣ／ＤＣコンバータ。
【請求項２】
請求項１において、前記ＤＣ／ＤＣコンバータは第１主電極、第２主電極、および制御電極を有する同期整流トランジスタを備え、前記同期整流トランジスタは、前記出力端子に第１主電極が、接地電位に第２主電極がそれぞれ接続され、前記同期整流トランジスタの前記制御電極には前記スイッチング素子がオンのときにオフとなり、前記スイッチング素子がオフのときにオンとなる駆動信号が入力されるＤＣ／ＤＣコンバータ。
【請求項３】
請求項１において、前記出力端子と接地電位との間には前記出力端子にカソード、前記接地電位がアノードに接続されたダイオードが接続されたＤＣ／ＤＣコンバータ。
【請求項４】
受信信号から所望チャンネルの放送信号を選局するチューナ部と、
前記チューナ部で選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
前記映像信号を映像として出力する表示部と、
前記音声信号を音声として出力するスピーカ部と、
ユーザ操作を受け付ける操作部と、
外部入力信号を受け付けるインタフェイス部と、
上記各部の動作を統括的に制御する制御部と、
上記各部に電力供給を行う電源部と、
を有し、
前記電源部は、請求項１〜請求項３のいずれか一項に記載のＤＣ／ＤＣコンバータを含むことを特徴とするテレビ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関し、特に固定オン時間制御方式のＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータは、液晶ＴＶ、ＤＶＤ［digital versatile disc］プレーヤ、ブルーレイディスクプレーヤ、ＰＤＰ［plasma display panel］等の電源部に多く採用されている。
【０００３】
特許文献１（特開２００８−２９１５９号公報）は、固定オン時間のＰＦＭ［pulse frequency modulation］制御を行うＤＣ／ＤＣコンバータにおいて、簡易な制御回路構成で、軽負荷時にはスイッチング周波数を低下させ消費電流の低減を図り、重負荷時には入出力電圧の変化に関わらず概ね一定のスイッチング周波数で動作するものを提供するとしている。そのために、スイッチング素子のオン時間を固定してオフ時間を可変するパルス周波数変調制御を行う制御回路を備える。そして、その制御回路はスイッチング素子のオン時間を入力電圧もしくは出力電圧の少なくとも一方の変化に連動させるというものである。具体的には、スイッチング素子、すなわち、インダクタにエネルギーを供給するスイッチングトランジスタのオン時間を入力電圧の上昇に伴って減少させるか、もしくは出力電圧の上昇に伴って増加させるものである。
【０００４】
特許文献１において、前記制御回路は、出力電圧と目標電圧との誤差を増幅する誤差増幅器と、誤差増幅器から出力された誤差信号により周波数を増減する発振器と、同発振器から出力された周波数信号によりトリガーされて所定のオン時間を生成するワンショット回路を有する。そして、同ワンショット回路は、キャパシタと、同キャパシタに充電電流を供給する電流供給回路と、同キャパシタの電圧が設定電圧を超えたかを判定する電圧判定回路とを含む。
【０００５】
特許文献２（特開２００９−１４８１５５号公報）は、固定オン時間制御方式のＤＣ／ＤＣコンバータにかかり、出力電圧精度を高めた内部リプル発生型の固定オン時間利用電圧調整器を提案する。
【０００６】
特許文献２、段落０００３の記述によれば、出力電圧精度改善のために任意の等価直列抵抗（ＥＳＲ）を伴う出力キャパシタを備えるとしている。また、段落０００９の記述によれば、固定オン時間すなわち一定オン時間制御方式の電圧調整器はリプルモード制御による電圧調整器の一つのタイプであるとしている。また、段落００１１の記述によればリプルを下げることによって、雑音を最小に抑えるとともに負荷電圧変動を低下させることができるが、リプルモードの電圧調整は困難になるとしている。また、リプルの大きさを抑えると、比較電圧差が小さくなり、正確で迅速な比較が非常に困難になるとしている。なお、特許文献２のファミリー特許として、米国特許第７４８２７９１号公報および第７４８２７９３号公報を参照することができる。
【０００７】
特許文献３（特開２００９−１４８１５７号公報）は、そのファミリー特許として、米国特許第７４４３１４８号、第７４８２７９１号、および第７４８２７９３号を参照することができる。また、特許文献３は、特許文献２に関連し、最大デューティサイクルを高めた一定オン時間利用電圧調整器を提案する。すなわち、固定（一定）オン時間・最小オフ時間制御ループを用いたＤＣ／ＤＣコンバータを提供する。特許文献３は、入力電圧を受けて、最小オン時間・可変オフ時間帰還制御ループを用いてスイッチ出力ノードにスイッチング出力電圧を生成し、第１のオン時間長の経過時または最大オン時間の経過時にハイ側スイッチをオフに切り換える第１の信号を生ずる固定オン時間制御回路を含む。第１のオン時間長は少なくとも最小オン時間の長さを備え、帰還電圧が基準電圧以下に留まる場合は最大オン時間で延長可能であるとしている。
【０００８】
特許文献４（米国特許公報  ＵＳ７，７１４，５４７）は、固定オン時間スイッチモードのＤＣ／ＤＣコンバータを開示する。その図１を参照すると、固定オン時間型のＤＣ／ＤＣコンバータ１０は、制御回路１２、結合回路１６、ランプ信号生成器１８を備える。制御回路１２は、コンパレータ１４、ワンショットタイミング回路３０、および、ＳＲフリップフロップ３２を備える。
【０００９】
特許文献５（特開２０１０−２２６９３０号公報）は、スイッチング周波数の安定化を図ることができるＤＣ／ＤＣコンバータを提供するとしている。その段落０００３の記述によれば、コンパレータ方式のオン時間固定型のＤＣ／ＤＣコンバータは、出力電圧と基準電圧とを比較し、その比較結果に応じて生成した信号により一定期間スイッチ（トランジスタ）を制御（例えばオン）する。従って、スイッチのオフ期間を調整することにより、出力電圧を調整するとしている。
【００１０】
また、特許文献５、段落０００５には、コンパレータ方式のＤＣ／ＤＣコンバータでは、入力電圧、出力電圧又は出力電流が変動すると、スイッチのスイッチングのデューティ比が変動するとしている。これにより、スイッチング周波数（スイッチング周期）が変動することになる。このようなスイッチング周波数の変動は、スイッチングにより発生するノイズに対する対策を難しくする旨示唆する。周波数が一定であれば、その周波数に応じて対策することができるからである。また、複数のＤＣ／ＤＣコンバータを動作させると、ＤＣ／ＤＣコンバータ間のスイッチングの周波数の差に起因して、複数のスイッチング周波数が干渉し合って電磁波ノイズすなわちＥＭＩ［electro-magnetic interference］ノイズを発生するという問題点を指摘する。
【００１１】
図３は本発明に至るにあたり実験に供した固定オン時間制御方式の同期整流型降圧ＤＣ／ＤＣコンバータを示す。ＤＣ／ＤＣコンバータ３０の多くの回路部は集積回路ＩＣ３に内蔵されている。集積回路ＩＣ３はハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬを有する。ローサイドトランジスタＱＬは同期整流トランジスタとしての働きを有する。ハイサイドトランジスタＱＨの第１主電極Ｄは入力電圧ＶＩＮに、その第２主電極ＳはローサイドトランジスタＱＬの第１主電極Ｄにそれぞれ接続されている。
【００１２】
ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬはたとえば、ともにｎチャネル型ＭＯＳトランジスタで構成されるがこれに限定されない。たとえば、ｎチャネルとｐチャネルのＭＯＳトランジスタを組み合わせてもよい。また、ＭＯＳトランジスタではなくバイポーラトランジスタで構成してもよい。
【００１３】
ローサイドトランジスタＱＬの第２主電極Ｓは接地電位ＧＮＤに接続される。
【００１４】
ハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬの各制御電極Ｇにはそれぞれ駆動信号ＳＤＨ，ＳＤＬが入力される。駆動信号ＳＤＨ，ＳＤＬは互いに同期しており、それらの信号の極性はハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬのオン・オフ状態が互いに反転するように設定される。
【００１５】
本書においてトランジスタの各電極を指示する語句として、第１主電極、第２主電極、および制御電極なる用語を用いる。ＭＯＳトランジスタの場合、第１主電極がドレインであったり、ソースであったりする。また、同様に第２主電極がソースであったり、ドレインであったりするために電極を１つに特定することはできない。しかし、制御電極についてはゲートであると限定することができる。バイポーラトランジスタの場合にも同様のことがいえる。第１主電極と称した場合、その電極はコレクタであったり、エミッタであったりし、第２主電極と称した場合はその電極はエミッタであったり、コレクタであったりするために特定することはできない。しかし、制御電極についてはベースであると限定することができる。
【００１６】
ハイサイドトランジスタＱＨの第２主電極ＳとローサイドトランジスタＱＬの第１主電極Ｄとは共通接続され、その共通接続点は外部端子Ｔ１に接続される。外部端子Ｔ１は集積回路ＩＣ３に配設された外部端子の中の１つであり、とりわけ外部端子Ｔ１はＤＣ／ＤＣコンバータ３０の出力端子に相当する。図３に示した集積回路ＩＣ３には外部端子Ｔ１以外にも多くの端子が配設されているが説明の便宜上図示していない。
【００１７】
外部端子（出力端子）Ｔ１と接地電位ＧＮＤとの間にはインダクタＬ１と出力キャパシタＣ１とが直列に接続されている。インダクタＬ１と出力キャパシタＣ１との共通接続点から出力電圧ＶＯＵＴが出力される。
【００１８】
ハイサイドトランジスタＱＨの第１主電極Ｄに供給された入力電圧ＶＩＮは、それよりも低い電圧に降圧され、ハイサイドトランジスタＱＨの第２主電極Ｓ側から出力電圧ＶＯＵＴが出力される。入力電圧ＶＩＮ、出力電圧ＶＯＵＴの大きさは、たとえば、それぞれ１２Ｖ、５Ｖの直流電圧である。
【００１９】
図３は、同期整流型降圧ＤＣ／ＤＣコンバータを示すが、併せて固定オン時間制御方式のＤＣ／ＤＣコンバータを構成している。固定オン時間制御方式のＤＣ／ＤＣコンバータ３０は、ワンショット回路３０Ａを備える。
【００２０】
ワンショット回路３０Ａは、コンパレータＣＭＰ１の出力端にワンショットパルスＰＳ１を出力する。ワンショットパルスＰＳ１はたとえば図示しないＳＲフリップフロップに入力される。
【００２１】
ワンショット回路３０Ａは、カレントミラー回路ＣＭ１を有する。カレントミラー回路ＣＭ１はＭＯＳまたはバイポーラで構成した少なくとも一対のトランジスタを有する。カレントミラー回路ＣＭ１の一端から定電流Ｉ１が出力され、定電流Ｉ１はトランジスタＱ１の第１主電極Ｄから第２主電極Ｓに向かって流れる。
【００２２】
演算増幅器ＯＰ１の反転入力端（−）と、トランジスタＱ１の第２主電極Ｓは共通接続され、その共通接続点には抵抗Ｒ１が接続されている。このため、定電流Ｉ１は演算増幅器ＯＰ１の反転入力端（−）の電圧と抵抗Ｒ１によって決定される。演算増幅器ＯＰ１の反転入力端（−）の電圧は、演算増幅器ＯＰ１の回路動作上、演算増幅器ＯＰ１の非反転入力端子（＋）に入力された基準電圧ＶＢ１と等しい。基準電圧ＶＢ１は入力電圧ＶＩＮと、抵抗Ｒ２，Ｒ３のそれぞれの大きさによって決定される。したがって、定電流Ｉ１は抵抗Ｒ１の抵抗値をｒ１とすると、（数１）で表される。
【００２３】
【数１】
0005980514.tif 000002
【００２４】
演算増幅器ＯＰ１、トランジスタＱ１、抵抗Ｒ１〜Ｒ３、および入力電圧ＶＩＮによって生成された定電流Ｉ１は、カレントミラー回路ＣＭ１の他端から出力され、キャパシタＣ２を充電する。キャパシタＣ２を充電する電流はカレンミラー回路ＣＭ１の回路構成によって定電流Ｉ１よりも大きくも小さくすることは容易であるが、本発明の一実施形態では説明の便宜上同じ大きさとしている。
【００２５】
キャパシタＣ２が定電流Ｉ１によって充電され、トランジスタＱ２が所定のインターバルでオン・オフが制御されると、キャパシタＣ２の一端、すなわちコンパレータＣＭＰ１の非反転入力端（＋）には直線性に優れた三角波信号ＳＴが生成される。この三角波信号ＳＴによって、ワンショットパルスＰＳ１が生成される。
【００２６】
三角波信号ＳＴの振幅ＳＴＰはコンパレータＣＭＰ１の反転入力端（−）の基準電圧ＶＦＢ３によって決定される。従って、基準電圧ＶＦＢ３は、出力電圧ＶＯＵＴ、抵抗Ｒ４，Ｒ５によって決定される。たとえば、出力電圧ＶＯＵＴ＝５Ｖ、抵抗Ｒ４，Ｒ５の抵抗値をそれぞれ４０ＫΩ，１０ＫΩとすると、基準電圧ＶＦＢ３は１Ｖとなる。したがって、三角波信号ＳＴが１Ｖに達すると、コンパレータＣＭＰ１の出力はローレベルからハイレベルに遷移し、オン期間ＴＯＮ１を有するワンショットパルスＰＳ１が出力される。
【００２７】
ワンショットパルスＰＳ１のオン期間ＴＯＮ１は、入力電圧をＶＩＮ、出力電圧をＶＯＵＴ、定電流Ｉ１、抵抗Ｒ１の抵抗値をｒ１、キャパシタＣ２の容量をｃ２とすると、（数２）で表される。
【００２８】
【数２】
0005980514.tif 000003
【００２９】
（数２）から明らかなように、ワンショット回路３０Ａから出力されるワンショットパルスＰＳ１のオン期間ＴＯＮ１は、入力電圧ＶＩＮに反比例し、基準電圧ＶＦＢ３すなわち出力電圧ＶＯＵＴに比例する。
【００３０】
（数２）は言い換えれば、ワンショット回路３０Ａを用いて固定オン時間制御方式のＤＣ／ＤＣコンバータを構成した場合、スイッチング素子のオン期間ＴＯＮ１は入力電圧ＶＩＮと出力電圧ＶＯＵＴの大きさに依存することを表す。
【００３１】
さて、本発明者は、ワンショット回路３０Ａを用いた固定オン時間制御方式のＤＣ／ＤＣコンバータでは、負荷電流ＩＬすなわちハイサイドトランジスタＱＨからインダクタＬ１に向かって流れる電流が大きくなると、ハイサイドトランジスタＱＨのオン抵抗が無視できなくなり、スイッチング信号ＳＷのオンデューティ比ＤＯＮが変動するということを知見した。すなわち、ハイサイドトランジスタＱＨのオン抵抗によってハイサイドトランジスタＱＨでの電圧降下が無視できなくなったとしても、ＤＣ／ＤＣコンバータの回路構成上、出力電圧ＶＯＵＴは所定の大きさ、たとえば５Ｖに制御されるためにオンデューティ比ＤＯＮが大きくなるということである。言い換えれば、オフ期間ＴＯＦＦが短くなって、周期が小さくなり、ＤＣ／ＤＣコンバータ３０の動作周波数が大きくなるということである。
【００３２】
ＤＣ／ＤＣコンバータ３０の動作周波数が大きく、すなわち高くなると、ＥＭＩノイズ対策に支障をきたすとともに、リプル生成回路を用いたＤＣ／ＤＣコンバータではリプル生成回路の動作点が変わることによって、出力電圧ＶＯＵＴに変動が生じる。なお、リプル生成回路については後述する。
【００３３】
図４は、図３において外部端子Ｔ１に出力されるスイッチング信号ＳＷに変化が生じる状態を模式的に示す。スイッチング信号ＳＷ１は、ＤＣ／ＤＣコンバータ３０に流れる負荷電流ＩＬが比較的小さい場合、すなわち負荷が比較的軽い場合を、スイッチング信号ＳＷ２は、負荷電流ＩＬが比較的大きい場合、すなわち負荷が比較的重い場合をそれぞれ示す。
【００３４】
負荷電流ＩＬが比較的少ない場合、あるいは、ハイサイドトランジスタＱＨのオン抵抗ＲＯＮＨが比較的小さい場合には、すなわち、負荷が比較的軽いときには、ハイサイドトランジスタＱＨのオン抵抗ＲＯＮＨによる電圧降下を無視することができるため、スイッチング信号ＳＷ１の振幅ＶＰＳＷ１はほぼ入力電圧ＶＩＮに等しくなる。このときのスイッチング信号ＳＷ１は、オン期間ＴＯＮ１、オフ期間ＴＯＦＦ１、周期Ｔ１で示している。なお、周期Ｔ１＝ＴＯＮ１＋ＴＯＦＦ１で表され、スイッチング信号ＳＷ１のオンデューティ比ＤＯＮ１は、ＤＯＮ１＝ＴＯＮ１／（ＴＯＮ１＋ＴＯＦＦ１）で表される。
【００３５】
負荷電流ＩＬが比較的大きい場合、あるいは、ハイサイドトランジスタＱＨのオン抵抗ＲＯＮＨが比較的大きい場合には、すなわち、負荷が比較的重いときには、ハイサイドトランジスタＱＨのオン抵抗ＲＯＮＨによる電圧降下が無視できなくなるため、スイッチング信号ＳＷ２の振幅ＶＰＳＷ２は入力電圧ＶＩＮまでは至らず、電圧降下Ｖｄｒｏｐだけ低下する。電圧降下Ｖｄｒｏｐは、ハイサイドトランジスタＱＨのオン抵抗をＲＯＮＨに、負荷電流ＩＬを乗じた大きさ、すなわち、Ｖｄｒｏｐ＝ＲＯＮＨ×ＩＬで示される。なお、スイッチング信号ＳＷ２は、オン期間ＴＯＮ２、オフ期間ＴＯＦＦ２、周期Ｔ２で示している。なお、周期Ｔ２＝ＴＯＮ２＋ＴＯＦＦ２で表され、スイッチング信号ＳＷ２のオンデューティ比ＤＯＮ２は、ＤＯＮ２＝ＴＯＮ２／（ＴＯＮ２＋ＴＯＦＦ２）で表される。
【００３６】
スイッチング信号ＳＷ２の振幅ＶＰＳＷ２が小さくなったとしても、出力電圧ＶＯＵＴはＤＣ／ＤＣコンバータの回路構成上、所定の大きさ、たとえば５Ｖに設定されるため、ハイサイドトランジスタＱＨのオフ期間ＴＯＦＦ２が短くなり、オンデューティ比ＤＯＮ２は、スイッチング信号ＳＷ１のオンデューティ比ＤＯＮ１よりも大きく（高く）なる。すなわち、スイッチング信号ＳＷ２の周期Ｔ２とスイッチング信号ＳＷ１の周期Ｔ１との間にＴ２＜Ｔ１の関係が生じ、スイッチング信号ＳＷ２の周波数はスイッチング信号ＳＷ１のそれよりも高くなる。
【００３７】
スイッチング信号ＳＷ２の周波数が変化すると、ハイサイドトランジスタＱＨのスイッチングにより発生するノイズ対策を難しくする。なぜならば、周波数が一定であればその周波数成分を減衰させるバンドパスフィルタを用意することができるが、ＤＣ／ＤＣコンバータ３０の動作周波数がランダムに変動するとその対策が困難になるからである。
【００３８】
図５はノイズ対策を講ずるために用意したもう１つのＤＣ／ＤＣコンバータ５０を示す。ＤＣ／ＤＣコンバータ５０は、図３に示したものと同様に固定オン時間制御方式の同期整流型降圧ＤＣ／ＤＣコンバータの１つである。とりわけ、ＤＣ／ＤＣコンバータ５０の特徴はリプル生成回路ＲＩを備えていることである。固定オン時間（すなわち、一定オン時間）制御方式のＤＣ／ＤＣコンバータは、特許文献３にも示唆されるように、リプルモード制御による一つのタイプである。
【００３９】
ＤＣ／ＤＣコンバータ５０は、集積回路ＩＣ５を有する。集積回路ＩＣ５には少なくとも外部端子Ｔ１，Ｔ２，Ｔ３，およびＴ４が用意されている。外部端子Ｔ１はＤＣ／ＤＣコンバータ５０の出力端子に相当し、スイッチング信号ＳＷが出力される外部端子Ｔ１と接地電位ＧＮＤとの間にはインダクタＬ１と出力キャパシタＣ１が直列に接続され、インダクタＬ１と出力キャパシタＣ１の共通接続点から出力電圧ＶＯＵＴが出力される。
【００４０】
外部端子Ｔ１は、ハイサイドトランジスタＱＨとローサイドトランジスタＱＬとの共通接続点に配設される。ハイサイドトランジスタＱＨは入力電圧ＶＩＮ側に、ローサイドトランジスタＱＬは接地電位ＧＮＤ側にそれぞれ配置される。ハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬ、インダクタＬ１、出力キャパシタＣ１、入力電圧ＶＩＮ、出力電圧ＶＯＵＴは図３に示したものと同じである。
【００４１】
外部端子Ｔ２は、コンパレータＣＭＰ２の反転入力端（−）を集積回路ＩＣ５の外部に取り出すために用意される。外部端子Ｔ２には出力電圧ＶＯＵＴを抵抗Ｒ１１，Ｒ１２で分割した帰還電圧ＶＦＢ５が帰還される。
【００４２】
外部端子Ｔ３は、ソフトスタート電圧ＶＳＳを生成するキャパシタＣ６を接続するために用意される。ソフトスタート電圧ＶＳＳはこの種のＤＣ／ＤＣコンバータではよく用いられるが、その目的はＤＣ／ＤＣコンバータ５０の立上り動作をなだらかにするためである。また、外部端子Ｔ３には定電流源ＣＣ１とバンドギャップ電圧回路ＢＧが接続されている。
【００４３】
バンドギャップ電圧回路ＢＧは、電源電圧ＶＣ１の大きさや周囲温度の変化に依存しないたとえば、１．２Ｖのバンドギャップ電圧を生成する。
【００４４】
バンドギャップ電圧回路ＢＧで生成された基準電圧はソフトスタート電圧ＶＳＳの上限値を制限したり、あるいはソフトスタート電圧ＶＳＳの平均電圧を設定したりするために用いられる。
【００４５】
リプル生成回路ＲＩではリプルがソフトスタート電圧ＶＳＳに重畳される。リプル生成回路ＲＩは正確に記述すれば擬似リプル成分を生成するための回路機能を有する。リプル生成回路ＲＩを設けることによって、出力キャパシタＣ１の適用範囲を拡げることができる。
【００４６】
通常、リプル制御方式のＤＣ／ＤＣコンバータは出力リプル電圧を正しく検出するために、ある程度大きな振幅が必要である。このため、ＥＳＲが比較的大きな出力キャパシタＣ１を用意しなければならない。しかし、ＥＳＲを大きくし、リプル電圧の振幅を大きくすると、耐ノイズ特性が低下し、負荷電圧特性も低下させるために好ましくない。
【００４７】
リプル生成回路ＲＩを設けるならば任意値のＥＳＲを有する出力キャパシタＣ１に適応させることができる。たとえば、出力キャパシタＣ１のＥＳＲが大きい場合にはリプル生成回路ＲＩで生成するリプル電圧をまったく生成しないか、またはその振幅を小さく抑える。また、出力キャパシタＣ１のＥＳＲが小さい場合にはリプル生成回路ＲＩで生成するリプル電圧の振幅が大きくなるように調整すればよい。なお、リプル生成回路ＲＩの具体的な回路については後述する。
【００４８】
リプル電圧ＶＲＩが重畳されたソフトスタート電圧ＶＳＳは基準電圧ＶＲＥＦ５としてコンパレータＣＭ２の非反転入力端（＋）に入力される。コンパレータＣＭ２の反転入力端（−）は、外部端子Ｔ２に接続される。外部端子Ｔ２は、出力電圧ＶＯＵＴを抵抗Ｒ１１，Ｒ１２で分割した帰還電圧ＶＦＢ５が帰還されている。
【００４９】
コンパレータＣＭＰ２はリプル電圧が重畳された基準電圧ＶＲＥＦ５と帰還電圧ＶＦＢ５を比較し、比較信号ＶＣＭＰ２を出力する。帰還電圧ＶＦＢ５が基準電圧ＶＲＥＦ５よりも高ければ比較信号ＶＣＭＰ２はローレベルとなり、逆に帰還電圧ＶＦＢ５が基準電圧ＶＲＥＦ５よりも低ければ比較信号ＶＣＭＰ２はハイレベルとなる。
【００５０】
比較信号ＶＣＭＰ２はワンショット回路ＯＳ１に入力されると共にＳＲフリップフロップＦＦのセット端子Ｓに入力される。
【００５１】
ワンショット回路ＯＳ１は、比較信号ＶＣＭＰ２の立上りエッジまたは立下りエッジによってワンショットパルスＰＳ１を出力する。ワンショット回路ＯＳ１には外部端子Ｔ４を介して出力電圧ＶＯＵＴが入力される。これによってワンショット回路ＯＳ１は出力電圧ＶＯＵＴによって所定の回路動作点に維持される。
【００５２】
ワンショット回路ＯＳ１から出力されたワンショットパルスＰＳ１はＳＲフリップフロップのリセット端子Ｒに入力される。
【００５３】
ＳＲフリップフロップＦＦは、比較信号ＶＣＭＰ２によってセットされ、ワンショットパルスＰＳ１でリセットされた出力信号を出力しドライバＤＲＶに入力する。
【００５４】
ドライバＤＲＶはハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬをそれぞれドライブするためのドライブ信号ＤＲＶＨ、ＤＲＶＬを生成する。ドライバＤＲＶはハイサイドトランジスタＱＨがオン状態のとき、ローサイドトランジスタＱＬがオフ状態となるドライブ信号を生成する。なお、ドライブ信号ＤＲＶＨおよびＤＲＶＬの極性は必ずしも反転された状態に設定されているわけではなく、ハイサイドトランジスタＱＨとローサイドトランジスタＱＬの導電型が異なる場合には互いに同極性のドライブ信号が同期して入力されることになる。
【００５５】
ハイサイドトランジスタＱＨは入力電圧ＶＩＮに接続され、外部端子Ｔ１に接続されたインダクタＬ１にエネルギーを供給する。ローサイドトランジスタＱＬはインダクタＬ１に蓄積されたエネルギーを同期整流するために用意される。
【００５６】
なお本発明者は、図５に示したリプル制御方式のＤＣ／ＤＣコンバータ５０は、帰還電圧ＶＦＢ５をコンパレータＣＭＰ２に入力するための外部端子Ｔ２を集積回路ＩＣ５に配設しなければならないので、外部端子の数が増加し、また、集積回路ＩＣ５の外部に導出されているため耐ノイズ特性が低下することを知見した。
【００５７】
図６は図５に示したリプル制御方式のＤＣ／ＤＣコンバータに用いたリプル生成回路を示す。リプル生成回路ＲＩは、外部端子Ｔ１から出力されるスイッチング信号ＳＷを利用して生成される。リプル生成回路ＲＩは、演算増幅器ＯＰ２、抵抗Ｒ９，Ｒ１０、およびキャパシタＣ３で構成される。演算増幅器ＯＰ２の非反転入力端（＋）には基準電圧ＶＲ１が入力される。演算増幅器ＯＰ２の反転入力端（−）には抵抗Ｒ９と抵抗Ｒ１０との共通接続点およびキャパシタＣ３の一端が接続される。抵抗Ｒ１０とキャパシタＣ３とは並列に接続され、いわゆる積分回路を構成している。スイッチング信号ＳＷはこの積分回路によって積分され、さらに増幅され演算増幅器ＯＰ２の出力には三角波状の擬似リプル電圧ＤＶＲ１が生成される。
【先行技術文献】
【特許文献】
【００５８】
【特許文献１】特開２００８−２９１５９号公報
【特許文献２】特開２００９−１４８１５５号公報
【特許文献３】特開２００９−１４８１５７号公報
【特許文献４】米国特許第７７１４５４７号公報
【特許文献５】特開２０１０−２２６９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００５９】
本発明のＤＣ／ＤＣコンバータは特許文献１〜５に示された固定オン時間制御方式のＤＣ／ＤＣコンバータと技術分野はではほぼ共通する。また、本発明のＤＣ／ＤＣコンバータは、図３および図５で説明した耐ノイズ特性を向上させることができるＤＣ／ＤＣコンバータを提供するものである。
【課題を解決するための手段】
【００６０】
本発明のＤＣ／ＤＣコンバータは、入力電圧と、前記入力電圧を変換して出力電圧を取り出す外部端子と、前記外部端子に接続されるインダクタと、前記インダクタにエネルギーを供給するために前記入力電圧に第１主電極が、前記インダクタに第２主電極が接続されるスイッチング素子と、前記インダクタに蓄積されたエネルギーを平滑するとともに前記出力電圧が出力される出力キャパシタと、前記出力キャパシタに生じた前記出力電圧を前記スイッチング素子側に帰還する帰還電圧生成回路と、前記スイッチング素子がオンしたときのオン電圧と前記帰還電圧生成回路で生成した帰還電圧とを加算する加算器を備える。
【００６１】
また本発明の別のＤＣ／ＤＣコンバータは、入力電圧と、前記入力電圧を変換して出力電圧を取り出す出力端子と、前記入力電圧と前記出力端子との間に接続され第１主電極、第２主電極、および制御電極を有しオンオフ動作を繰り返すスイッチング素子と、前記スイッチング素子の前記第１主電極または前記第２主電極のいずれか一方に接続されたインダクタと、前記インダクタに蓄積されたエネルギーを平滑する出力キャパシタと、前記出力電圧を前記スイッチング素子側に帰還するために第１帰還抵抗と第２帰還抵抗とで構成された帰還電圧生成回路と、前記スイッチング素子を駆動するための集積回路を備えたＤＣ／ＤＣコンバータであって、前記第１帰還抵抗および前記第２帰還抵抗は前記集積回路に内蔵されている。
【発明の効果】
【００６２】
本発明によれば、ハイサイドトランジスタすなわちスイッチング素子のオン抵抗によって生じるオン電圧が増加するにつれてオンデューティ比を高めるようにしたので、ＤＣ／ＤＣコンバータの動作点が変化し、動作周波数が変動するという不具合を排除し、耐ノイズ特性の低下を抑止することができる。また、本発明の別の発明によれば、出力電圧を決定するための帰還抵抗を集積回路に内蔵するようにしたので、外来ノイズによって耐ノイズ特性が低下するという不具合を排除することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態にかかるＤＣ／ＤＣコンバータの概略回路図である。
【図２】本発明の第２の実施形態にかかるＤＣ／ＤＣコンバータの概略回路図である。
【図３】本発明の第１の実施形態に至るにあたり実験に供した固定オン時間制御方式の同期整流型降圧、ＤＣ／ＤＣコンバータを示す。
【図４】図３に示したＤＣ／ＤＣコンバータのスイッチング素子に出力されるスイッチング信号を模式的に示す。
【図５】本発明の第２の実施形態に至るにあたり実験に供した固定オン時間制御方式の同期整流型降圧、ＤＣ／ＤＣコンバータを示す。
【図６】図５に示したＤＣ／ＤＣコンバータに用いたリプル生成回路を示す。
【図７】ＤＣ／ＤＣコンバータ１０の動作を説明するためのタイミングチャート
【図８】ＤＣ／ＤＣコンバータを搭載したテレビの一構成例を示すブロック図
【図９Ａ】ＤＣ／ＤＣコンバータを搭載したテレビの正面図
【図９Ｂ】ＤＣ／ＤＣコンバータを搭載したテレビの側面図
【図９Ｃ】ＤＣ／ＤＣコンバータを搭載したテレビの背面図
【発明を実施するための形態】
【００６４】
＜第１の実施形態＞
図１は本発明の第１の実施形態にかかるＤＣ／ＤＣコンバータを示す。ＤＣ／ＤＣコンバータ１０は、図３に示した多くの回路構成部を利用しており、これらの回路部の動作説明は割愛する。ハイサイドトランジスタＱＨは本発明でいうスッチング素子に相当し、ローサイドトランジスタＱＬは同期整流素子としての働きを有する。
【００６５】
図１に示した本発明の第１の実施形態の特徴は端的にいえば、入力電圧ＶＩＮと、入力電圧ＶＩＮを変換して出力電圧ＶＯＵＴを取り出す外部端子Ｔ１と、外部端子Ｔ１に接続されるインダクタＬ１と、インダクタＬ１にエネルギーを供給するために入力電圧ＶＩＮに第１主電極Ｄが、インダクタＬ１に第２主電極Ｓが接続されるハイサイドトランジスタ（スイッチング素子）ＱＨと、インダクタＬ１に蓄積されたエネルギーを平滑するとともに出力電圧ＶＯＵＴが出力される出力キャパシタＣ１と、出力キャパシタＣ１に生じた出力電圧ＶＯＵＴをハイサイドトランジスタ（スイッチング素子）ＱＨ側に帰還する帰還電圧生成回路（出力電圧ＶＯＵＴ、帰還抵抗Ｒ４，Ｒ５）と、ハイサイドトランジスタ（スイッチング素子）ＱＨがオンしたときのオン電圧と帰還電圧生成回路（出力電圧ＶＯＵＴ、帰還抵抗Ｒ４，Ｒ５）で生成した帰還電圧ＶＦＢ１とを加算する加算器ＣＢを備えている。
【００６６】
なお、スイッチング素子ＱＨがオンしたときのオン電圧はスイッチング素子ＱＨと並列に接続された検知トランジスタＱＤから取り出される。詳細は後述する。
【００６７】
さて、図１に示したＤＣ／ＤＣコンバータ１０と、図３に示したＤＣ／ＤＣコンバータ３０との第１の相違点は、ハイサイドトランジスタＱＨと並列に検知トランジスタＱＤを構成したことである。すなわち、ハイサイドトランジスタＱＨの第１主電極Ｄは、検知抵抗ＲＤを介して、検知トランジスタＱＤの第１主電極Ｄと共通接続している。ハイサイドトランジスタＱＨの第２主電極Ｓと検知トランジスタＱＤの第２主電極Ｓとは共通接続されている。共通接続点は外部端子Ｔ１に導出される。
【００６８】
検知抵抗ＲＤの抵抗値は検知トランジスタＱＤがオンしたときのオン抵抗ＲＱＤに比べて十分に大きくなるように、すなわち、ＲＤ≧ＲＱＤに選ぶ。なぜならば、こうした条件に設定すれば、ハイサイドトランジスタＱＨのオン抵抗によって生じる電圧降下分にほぼ等しい電圧を検知抵抗ＲＤの一端に取り出すことができるからである。もし、検知抵抗ＲＤとオン抵抗ＲＱＤがほぼ等しい場合には検知抵抗ＲＤの一端にはハイサイドトランジスタＱＨのオン抵抗によって生じる電圧降下分の半分程度しか出力することができなくなるので好ましいとはいえない。
【００６９】
なお、検知トランジスタＱＤの物理的なサイズはハイサイドトランジスタＱＨのそれとの関係で何らの制約を受けることはない。したがって、検知トランジスタＱＤの物理的なサイズはハイサイドトランジスタＱＨを配慮せずに単独で決めることができる。しかし、検知トランジスタＱＤの物理的サイズを小さくすればするほど、一般的にオン抵抗ＲＱＤは大きくなる。なお、検知抵抗ＲＤは検知トランジスタＱＤの第１主電極Ｄではなく第２主電極Ｓに接続してもよい。
【００７０】
図１に示した本発明と図３に示したものとの第２の相違点は、レベルシフタＬＳを設けたことである。レベルシフタＬＳは、検知トランジスタＱＤから取り出した検知電圧ＶＱＤを、入力電圧ＶＩＮ側から接地電位ＧＮＤ側にシフトさせるために用意されている。すなわち、検知電圧ＶＱＤは比較的高電位である入力電圧ＶＩＮを基準として取り出しているために、このままでは後段の加算器ＣＢとの結合が困難となる。このため、高電位側から低電位側、すなわち、接地電位ＧＮＤ側に検知電圧ＶＱＤをシフトさせている。したがって、レベルシフタＬＳは後段の回路部との直流結合を容易に行うために用意されている。
【００７１】
レベルシフタＬＳの出力には高電位側から低電位側にシフトされた検知電圧ＶＱＤ１が出力される。検知電圧ＶＱＤ１の大きさは、ハイサイドトランジスタＱＨのオン抵抗をＲＯＮＨとし、ハイサイドトランジスタＱＨに流れる出力電流をＩＯとすると、ＶＱＤ１＝ＲＯＮＨ×ＩＯで示される。検知電圧ＶＱＤ１は加算器ＣＢにおいて、帰還電圧ＶＦＢ１と加算される。
【００７２】
第３の相違点は、加算器ＣＢを設けたことである。加算器ＣＢは、ハイサイドトランジスタＱＨがオンしたときのオン電圧を検知トランジスタＱＤから検知電圧ＶＱＤとして取り出し、この検知電圧ＶＱＤ（より具体的にはレベルシフタＬＳを介して入力される検知電圧ＶＱＤ１）と、出力電圧ＶＯＵＴの帰還電圧ＶＦＢ１を加算するために用意されている。帰還電圧ＶＦＢ１は帰還抵抗Ｒ４，Ｒ５、および出力電圧ＶＯＵＴによって決定される。したがって、帰還抵抗Ｒ４，Ｒ５、および出力電圧ＶＯＵＴは帰還電圧生成回路を構成している
【００７３】
なお、出力電圧ＶＯＵＴは、インダクタＬ１と出力キャパシタＣ１との共通接続点に出力された、いわゆるＤＣ／ＤＣコンバータの出力電圧である。
【００７４】
さて、降圧型ＤＣ／ＤＣコンバータのオンデューティ比ＤＯＮは前に述べたように、入力電圧ＶＩＮと出力電圧ＶＯＵＴの大きさによって一意的に決定される。しかし、この状態が成立するのはハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬのオン抵抗を無視した場合である。しかし、ＤＣ／ＤＣコンバータ１０の負荷が重くなればなるほどこれらのオン抵抗を無視することができなくなる。
【００７５】
図１において、ハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬがそれぞれオンしたときのオン抵抗をそれぞれＲＯＮＨ、ＲＯＮＬ、ハイサイドトランジスタＱＨのオン期間をＴＯＮ、オフ期間をＴＯＦＦとし、それぞれの期間にインダクタＬ１に流れる電流の増加分を△ＩＯＮ、△ＩＯＦＦとすると、（数３），（数４）で表される。なお、（数３）、（数４）において、“Ｌ”はインダクタＬ１のインダクタンスを、“ＩＯ”はハイサイドトランジスタＱＨまたはローサイドトランジスタ（同期整流トランジスタ）ＱＬから供給される出力電流の大きさを示す。なお、ローサイドトランジスタＱＬからインダクタＬ１への電流経路はハイサイドトランジスタＱＨのオフ期間ＴＯＦＦに形成される。
【００７６】
【数３】
0005980514.tif 000004
【００７７】
【数４】
0005980514.tif 000005
【００７８】
（数３）、（数４）において、インダクタＬ１に流れる電流が連続しているとすると、インダクタＬ１に流れる負荷電流は増減することはなく、△ＩＯＮ＝△ＩＯＦＦとみなされるので、オンデューティ比ＤＯＮは（数５）で表される。
【００７９】
【数５】
0005980514.tif 000006
【００８０】
なお、ハイサイドトランジスタＱＨのオン抵抗ＲＯＮＨとローサイドトランジスタＱＬのオン抵抗ＲＯＮＬが互いに等しければ、（数５）に示したオンデューティ比ＤＯＮは（数６）で表すことができる。
【数６】
0005980514.tif 000007
【００８１】
（数６）から明らかになるように本発明の第１の実施形態においては、ハイサイドトランジスタＱＨ、すなわち、スイッチング素子のオンデューティ比ＤＯＮは、入力電圧ＶＩＮに反比例するとともに、、ハイサイドトランジスタＱＨのオン抵抗ＲＯＮＨに出力電流ＩＯを乗じた電圧と出力電圧ＶＯＵＴとの和に比例するようにすることができる。これによって、出力電流ＩＯが増大し動作周波数が大きくなるという不具合を排除することができ、耐ノイズ特性の低下を未然に抑止することができる。
【００８２】
ＤＣ／ＤＣコンバータ１０におけるオン期間ＴＯＮの可変制御については、上記の説明によって十分に理解することが可能であるが、以下では、その理解をより深めるために、図７を参照しながら具体的に説明する。
【００８３】
図７は、ＤＣ／ＤＣコンバータ１０の動作をより具体的に説明するためのタイミングチャートであり、先出の図４と同様、負荷の軽重（負荷電流ＩＬの大小）に起因して、外部端子Ｔ１に出力されるスイッチング信号ＳＷに変化が生じる様子を模式的に示している。
【００８４】
図７において、上段のスイッチング信号ＳＷ１は軽負荷時の挙動を示しており、中段のスイッチング信号ＳＷ２と下段のスイッチング信号ＳＷ３は、いずれも重負荷時の挙動を示している。ここで、スイッチング信号ＳＷ２とスイッチング信号ＳＷ３との違いは、上記の（数６）に基づいて、負荷電流ＩＬを反映したオン期間ＴＯＮの可変制御が行われているか否かである。
【００８５】
なお、スイッチング信号ＳＷ２は、負荷電流ＩＬを反映したオン期間ＴＯＮの可変制御が行われない場合の挙動を示しており、スイッチング信号ＳＷ３は、負荷電流ＩＬを反映したオン期間ＴＯＮの可変制御が行われる場合（すなわち、第１の実施形態を採用した場合）の挙動を示している。
【００８６】
負荷電流ＩＬを反映したオン期間ＴＯＮの可変制御が行われない場合には、スイッチング信号ＳＷ１とスイッチング信号ＳＷ２を比較すれば分かるように、負荷の軽重（負荷電流ＩＬの大小）に起因して、スイッチング周期に変動が生じてしまう（Ｔ１≠Ｔ２）。
【００８７】
一方、負荷電流ＩＬを反映したオン期間ＴＯＮの可変制御が行われる場合には、スイッチング信号ＳＷ１とスイッチング信号ＳＷ３を比較すれば分かるように、負荷が軽い（負荷電流ＩＬが小さい）ほどオン期間ＴＯＮが短くなり、負荷が重い（負荷電流ＩＬが大きいほど）オン期間ＴＯＮが長くなるので（ＴＯＮ１＜ＴＯＮ３）、負荷の軽重（負荷電流ＩＬの大小）に依ることなく、スイッチング周期（延いてはスイッチング周波数）を常に一定に維持することが可能となる。
【００８８】
このように、負荷に流れる負荷電流ＩＬの大小に応じてオン時間ＴＯＮを設定するオン時間設定部（図１の例では、検知トランジスタＱＤ、検知抵抗ＲＤ、レベルシフタＬＳ、及び、加算器ＣＢにより形成された回路ブロック）の働きにより、スイッチング信号ＳＷの周波数変動を抑制することにより、スイッチング信号ＳＷに基づいて生成される疑似リップルの周波数変動も抑制することができるので、結果として、ロードレギュレーション特性（負荷変動に対する出力電圧ＯＵＴの安定性）を向上することが可能となる。また、ＥＭＩ対策の面でも有利となる。
【００８９】
なお図１には同期整流型降圧ＤＣ／ＤＣコンバータを示したが、ローサイドトランジスタ（同期整流トランジスタ）ＱＬをダイオードに替えた、いわゆるダイオード整流型の降圧ＤＣ／ＤＣコンバータにも本発明は適用することができる。
【００９０】
＜第２の実施形態＞
図２は、本発明の第２の実施形態にかかる。耐ノイズ特性を向上させる点では第１の実施形態と共通する。
【００９１】
ＤＣ／ＤＣコンバータ２０の主体回路部は集積回路ＩＣ２で示される。集積回路ＩＣ２は、図５に示した集積回路ＩＣ５に内蔵された多くの回路部を利用することができるので、これらの回路部の動作説明は割愛する。ここで図２と図５との相違点を説明する。まず、第１の相違点は集積回路ＩＣ２が外部端子Ｔ２を備えていないことである。外部端子Ｔ２を削減させることは集積回路ＩＣ２を構成する上で好都合である。なぜならば、集積回路ＩＣ２を実装するパッケージの小型化が図れるからである。また、削減できた外部端子Ｔ２を他の回路部に用いるならば、集積回路ＩＣ１に内蔵する回路機能を増加させることができる。
【００９２】
図２に示した第２の実施形態が図５に示したものと相違する第２の相違点は出力電圧ＶＯＵＴを帰還させるための帰還抵抗Ｒ１１ａ，Ｒ１２ａを集積回路ＩＣ２に内蔵させたことである。帰還抵抗Ｒ１１ａ，Ｒ１２ａは、図５に示したＤＣ／ＤＣコンバータ５０ではそれぞれ帰還抵抗Ｒ１１，Ｒ１２に相当する。
【００９３】
第２の実施形態が図５に示したものと相違する第３の相違点はコンパレータＣＭＰ２の非反転入力端（＋）を集積回路ＩＣ２の外部端子として取り出したことである。第３の相違点は第２の相違点に関連している。すなわち、帰還抵抗Ｒ１１ａ，Ｒ１２ａを集積回路ＩＣ２に内蔵させることで、出力電圧ＶＯＵＴの調整が集積回路ＩＣ２の外部から調整することができなくなる。こうした不具合を解消するためにコンパレータＣＭＰ２の非反転入力端（＋）を直接、集積回路ＩＣ２の外部端子に取り出し、併せて、コンパレータＣＭＰ２の非反転入力端（＋）にソフトスタート電圧ＶＲＥＦ２を供給するようにしたのである。
【００９４】
第２の実施形態が図５に示したものと相違する第４の相違点は第３の相違点にも関連するが、コンパレータＣＭＰ２の非反転入力端（＋）、すなわち、外部端子Ｔ３と接地電位ＧＮＤとの間に抵抗Ｒｒｅｆを接続するようしたことである。抵抗Ｒｒｅｆと並列に接続されるキャパシタＣ４とを組み合わせることによって、コンパレータＣＭＰ２の回路動作点を調整できる。すなわち、帰還抵抗Ｒ１１ａ，Ｒ１２ａを調整するのと同等の調整をコンパレータＣＭＰ２の非反転入力端（＋）側で行うものである。
【００９５】
図２に示した本発明の第２の実施形態の特徴は端的にいえば、入力電圧ＶＩＮと、入力電圧ＶＩＮを変換して出力電圧ＶＯＵＴを取り出す出力端子Ｔ１と、入力電圧ＶＩＮと出力端子Ｔ１との間に接続され第１主電極Ｄ、第２主電極Ｓ、および制御電極Ｇを有しオンオフ動作を繰り返すスイッチング素子ＱＨと、スイッチング素子ＱＨの第１主電極Ｄまたは第２主電極Ｓのいずれか一方に接続されたインダクタＬ１と、インダクタＬ１に蓄積されたエネルギーを平滑する出力キャパシタＣ１と、出力電圧ＶＯＵＴをスイッチング素子ＱＨ側に帰還するために第１帰還抵抗Ｒ１１ａと第２帰還抵抗１２ａとで構成された帰還電圧生成回路と、スイッチング素子を駆動するための集積回路ＩＣ２を備えたＤＣ／ＤＣコンバータ２０であって、第１帰還抵抗Ｒ１１ａおよび第２帰還抵抗Ｒ１２ａは集積回路ＩＣ２に内蔵されている。
【００９６】
コンパレータＣＭＰ２は、非反転入力端（＋）に入力されるソフトスタート電圧ＶＲＥＦ２と、帰還電圧ＶＦＢ２を比較し、ソフトスタート電圧ＶＲＥＦ２が帰還電圧ＶＦＢ２よりも高い場合にはワンショット回路ＯＳ１は、ローレベルからハイレベルに遷移するワンショットパルスＰＳ１を、逆に帰還電圧ＶＦＢ２がソフトスタート電圧ＶＲＥＦ２よりも高い場合には、ハイレベルからローレベルに遷移するワンショットパルスを出力する。こうした、回路動作の調整と制御は、図２に示したＤＣ／ＤＣコンバータ２０では、コンパレータＣＭＰ２の非反転入力端（＋）に接続される帰還電圧ＶＦＢ２の調整ではなく、外部端子Ｔ３に接続される抵抗Ｒｒｅｆ、キャパシタＣ４の大きさを調整することで行われる。
【００９７】
＜テレビへの適用＞
図８は、ＤＣ／ＤＣコンバータを搭載したテレビの一構成例を示すブロック図である。また、図９Ａ〜図９Ｃは、それぞれ、ＤＣ／ＤＣコンバータを搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。
【００９８】
チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャンネルの放送信号を選局する。
【００９９】
デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【０１００】
表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、液晶表示パネルなどを好適に用いることができる。
【０１０１】
スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。
【０１０２】
操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
【０１０３】
インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【０１０４】
制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ［central processing unit］などを用いることができる。
【０１０５】
電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。電源部Ｘ８としては、先述のＤＣ／ＤＣコンバータ１０または２０を好適に用いることができる。
【産業上の利用可能性】
【０１０６】
本発明のＤＣ／ＤＣコンバータは第１の実施形態では、比較的簡便な回路構成によって耐ノイズ特性を向上させることができる。また、第２の実施形態では外部端子を削減することができるとともにノイズ影響を受けやすい出力電圧の帰還端子を集積回路の外部端子から排除するようにしたので耐ノイズ特性を向上させることができる。してみれば、本発明のＤＣ／ＤＣコンバータはその産業上の利用可能性は高いといえる。
【符号の説明】
【０１０７】
１０，２０  ＤＣ／ＤＣコンバータ
Ｃ１  出力キャパシ  
Ｃ２，Ｃ３，Ｃ４  キャパシタ
ＣＢ  加算器
ＣＣ１  定電流源
ＣＭ１  カレンミラー回路
ＣＭＰ１，ＣＭＰ２  コンパレータ
ＤＲＶ  ドライバ
ＦＦ  ＳＲフリップフロップ
ＩＣ１，ＩＣ２  集積回路
Ｌ１  インダクタ
ＬＳ  レベルシフタ
ＯＳ１  ワンショット回路
Ｑ１，Ｑ２  トランジスタ
ＱＤ  検知トランジスタ
ＱＨ  ハイサイドトランジスタ（スイッチング素子）
ＱＬ  ローサイドトランジスタ（同期整流トランジスタ）
Ｔ１，Ｔ２，Ｔ３，Ｔ４  外部端子
Ｘ    テレビ
Ｘ０    アンテナ
Ｘ１    チューナ部
Ｘ２    デコーダ部
Ｘ３    表示部
Ｘ４    スピーカ部
Ｘ５    操作部
Ｘ６    インタフェイス部
Ｘ７    制御部
Ｘ８    電源部
【図１】
0005980514.tif 000008
【図２】
0005980514.tif 000009
【図３】
0005980514.tif 000010
【図４】
0005980514.tif 000011
【図５】
0005980514.tif 000012
【図６】
0005980514.tif 000013
【図７】
0005980514.tif 000014
【図８】
0005980514.tif 000015
【図９Ａ】
0005980514.tif 000016
【図９Ｂ】
0005980514.tif 000017
【図９Ｃ】
0005980514.tif 000018