(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、
を有し、前記ゲート電極と前記ゲート配線の上面の面積は前記ゲート電極と前記ゲート配線の下面の面積より大きいことを特徴とする半導体装置。
【請求項２】
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、及び、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
【０００３】
従来のＳＧＴの製造方法では、シリコン柱を描画するためのマスクを用いて窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、平面状シリコン層を描画するためのマスクを用いてシリコン柱底部に平面状シリコン層を形成し、ゲート配線を描画するためのマスクを用いてゲート配線を形成している（例えば特許文献４を参照）。
すなわち、３つのマスクを用いてシリコン柱、平面状シリコン層、ゲート配線を形成している。
【０００４】
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
【０００５】
また、メタルを埋め込む際、孔の下部より孔の上部が狭いと、孔の上部が先に埋まり、空孔が発生する。
【０００６】
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２００９−１８２３１７号公報
【非特許文献】
【０００８】
【非特許文献１】IEDM2007 K.Mistry et.al, pp 247-250
【非特許文献２】IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とする。
【００１１】
また、前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きいことを特徴とする。
【００１２】
また、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部に第１の拡散層を形成することを特徴とする。
【００１３】
また、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を有することを特徴とする。
【００１４】
また、前記第４工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を有することを特徴とする。
【００１５】
また、本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された金属からなるゲート電極と、前記ゲート電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなるゲート配線と、前記柱状半導体層の上部に形成された第１の拡散層と、前記フィン状半導体層の上部と前記柱状半導体層の下部に形成された第２の拡散層と、を有し、前記ゲート電極と前記ゲート配線の上面の面積は前記ゲート電極と前記ゲート配線の下面の面積より大きいことを特徴とする。
【００１６】
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜とをさらに有することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、２個のマスクで、フィン状シリコン層、柱状シリコン層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。
【００１８】
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程と、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングをすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を有することを特徴とすることにより、２個のマスクで、フィン状半導体層、柱状半導体層、後にゲート電極とゲート配線となる第１のダミーゲート及び第２のダミーゲートを形成することができ、工程数を削減することができる。
【００１９】
また、第１と第２のハードマスクにより、第１と第２のダミーゲート上に金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層上のみに金属と半導体の化合物を形成することができる。
【００２０】
また、第２のポリシリコンをエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲートの上面の面積は、前記第２のダミーゲートの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
【００２１】
柱状半導体層と、ゲート配線との合わせずれをなくすことができる。
【００２２】
また、ポリシリコンで第１のダミーゲートと第２のダミーゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＳＧＴを容易に形成できる。
【００２３】
また、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜により、ゲート電極とゲート配線とは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００２５】
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図４４を参照して説明する。
【００２６】
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、半導体基板をシリコンとしたが、半導体であればシリコン以外のものでもよい。
【００２７】
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
【００２８】
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【００２９】
図４に示すように、第１のレジスト１０２を除去する。
【００３０】
図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
【００３１】
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、非特許文献２のフィン状シリコン層の製法と同じである。
【００３２】
以上によりシリコン基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第一の絶縁膜１０４を形成する第１工程が示された。
【００３３】
次に、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程を示す。
【００３４】
図７に示すように、前記フィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
【００３５】
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
【００３６】
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
【００３７】
図１０に示すように、ゲート配線と柱状シリコン層を形成するための第２のレジスト１０８を、前記フィン状シリコン層１０３の方向に対して垂直の方向に形成する。
【００３８】
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記フィン状シリコン層１０３をエッチングすることにより、柱状シリコン層１０９と前記第１のポリシリコンによる第１のダミーゲート１０６ａと第３の絶縁膜による第１のハードマスク１０７ａを形成する。
【００３９】
図１２に示すように、第２のレジスト１０８を除去する。
【００４０】
以上により、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、前記第１のポリシリコン上に第３の絶縁膜を形成し、ゲート配線と柱状半導体層を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第３の絶縁膜と前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと前記第３の絶縁膜による第１のハードマスクとを形成する第２工程が示された。
【００４１】
次に、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程を示す。
【００４２】
図１３に示すように、前記柱状シリコン層１０９と前記第１のダミーゲート１０６ａの周囲に第４の絶縁膜１１０を形成する。第４の絶縁膜１１０は、酸化膜が好ましい。
【００４３】
図１４に示すように、第３のレジスト１１１を形成し、エッチバックを行い、前記柱状シリコン層１０９上部を露出する。
【００４４】
図１５に示すように、不純物を導入し、前記柱状シリコン層１０９上部に第１の拡散層１１２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
【００４５】
図１６に示すように、第３のレジスト１１１を除去する。
【００４６】
図１７に示すように、前記第４の絶縁膜１１０の周囲に第２のポリシリコン１１３を堆積し平坦化する。
【００４７】
図１８に示すように、第２のポリシリコン１１３をエッチバックし、前記第１のハードマスク１０７ａを露出する。
【００４８】
図１９に示すように、第６の絶縁膜１１４を堆積する。第６の絶縁膜１１４は窒化膜が好ましい。
【００４９】
図２０に示すように、第６の絶縁膜１１４をエッチングすることにより、前記第１のハードマスク１０７ａの側壁に、第２のハードマスク１１４ａを形成する。
【００５０】
図２１に示すように、前記第２のポリシリコン１１３をエッチングすることにより、前記第１のダミーゲート１０６ａと前記柱状半導体層１０９の側壁に残存させ、第２のダミーゲート１１３ａを形成する。第２のポリシリコン１１３をエッチングする際、逆テーパエッチングを用いることにより、前記第２のダミーゲート１１３ａの上面の面積は、前記第２のダミーゲート１１３ａの下面の面積より大きくすることができ、ゲートのための金属を埋め込む際、空孔が形成されないようにすることができる。
【００５１】
以上により、前記第２工程の後、前記柱状半導体層と前記第１のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し平坦化し、エッチバックし、前記第１のハードマスクを露出し、第６の絶縁膜を堆積し、エッチングすることにより、前記第１のハードマスクの側壁に、第２のハードマスクを形成し、前記第２のポリシリコンをエッチングすることにより、前記第１のダミーゲートと前記柱状半導体層の側壁に残存させ、第２のダミーゲートを形成する第３工程が示された。
【００５２】
次に、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
【００５３】
図２２に示すように、前記第２のダミーゲート１１３ａの周囲に、第５の絶縁膜１１５を形成する。第５の絶縁膜１１５は、窒化膜が好ましい。
【００５４】
図２３に示すように、第５の絶縁膜１１５をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１１５ａを形成する。
【００５５】
図２４に示すように、不純物を導入し、前記フィン状シリコン層１０３上部と前記柱状シリコン層１０９下部に第２の拡散層１１６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
【００５６】
図２５に示すように、前記第２の拡散層１１６上に金属と半導体の化合物１１７を形成する。このとき、また、第１と第２のハードマスク１０７ａ、１１４ａにより、第１と第２のダミーゲート１０６ａ、１１３ａ上に金属と半導体の化合物が形成されることを防ぎ、フィン状半導体層１０３上のみに金属と半導体の化合物を形成することができる。
【００５７】
以上により、前記第２のダミーゲートの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記フィン状半導体層上部と前記柱状半導体層下部に第２の拡散層を形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
【００５８】
次に、前記第４工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程を示す。
【００５９】
図２６に示すように、コンタクトストッパ膜１１８を堆積し、層間絶縁膜１１９を堆積する。コンタクトストッパ膜１１８として、窒化膜が好ましい。
【００６０】
図２７に示すように、化学機械研磨し、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａの上部を露出する。
【００６１】
図２８に示すように、前記第２のダミーゲート１１３ａと前記第１のダミーゲート１０６ａを除去する。
【００６２】
図２９に示すように、前記第２の絶縁膜１０５と前記第４の絶縁膜１１０を除去する。
【００６３】
図３０に示すように、ゲート絶縁膜１２０を前記柱状シリコン層１０９の周囲と前記第５の絶縁膜１１５ａの内側に形成する。
【００６４】
図３１に示すように、金属１２１を堆積する。
【００６５】
図３２に示すように、金属１２１のエッチバックを行い、柱状シリコン層１０９上部を露出する。柱状シリコン層１０９の周囲にゲート電極１２１ａが形成される。また、ゲート配線１２１ｂが形成される。前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記ゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁することができる。
【００６６】
以上により、前記第４工程の後、コンタクトストッパ膜を堆積し、層間絶縁膜を堆積し化学機械研磨し、前記第２のダミーゲートと前記第１のダミーゲートの上部を露出し、前記第２のダミーゲートと前記第１のダミーゲートを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、ゲート電極及びゲート配線を形成する第５工程が示された。
【００６７】
図３３に示すように、第２の層間絶縁膜１２２を堆積する。
【００６８】
図３４に示すように、コンタクト孔を形成するための第４のレジスト１２３を形成する。
【００６９】
図３５に示すように、第２の層間絶縁膜１２２、ゲート絶縁膜１２０、層間絶縁膜１１９をエッチングすることにより、コンタクト孔１２４、１２５を形成する。
【００７０】
図３６に示すように、第４のレジスト１２３を除去する。
【００７１】
図３７に示すように、コンタクト孔を形成するための第５のレジスト１２６を形成する。
【００７２】
図３８に示すように、第２の層間絶縁膜１２２、ゲート絶縁膜１２０をエッチングし、コンタクト孔１２７を形成する。
【００７３】
図３９に示すように、第５のレジスト１２６を除去する。
【００７４】
図４０に示すように、コンタクト孔１２４下のコンタクトストッパ膜１１８を除去する。
【００７５】
図４１に示すように、金属１２８を堆積し、コンタクト１２９、１３０、１３１を形成する。
【００７６】
図４２に示すように、金属配線を形成するため第６のレジスト１３２、１３３、１３４を形成する。
【００７７】
図４３に示すように、金属１２８をエッチングし、金属配線１２８ａ、１２８ｂ、１２８ｃを形成する。
【００７８】
図４４に示すように、第６のレジスト１３２、１３３、１３４を除去する。
【００７９】
以上により、２個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるＳＧＴの製造方法が示された。
【００８０】
上記製造方法によって得られる半導体装置の構造を図１に示す。
【００８１】
図1に示す半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１０９と、前記柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１２０と、前記ゲート絶縁膜１２０の周囲に形成された金属からなるゲート電極１２１ａと、前記ゲート電極１２１ａに接続された前記フィン状シリコン層１０３に直交する方向に延在する金属からなるゲート配線１２１ｂと、前記柱状シリコン層１０９の上部に形成された第１の拡散層１１２と、前記フィン状シリコン層１０３の上部と前記柱状シリコン層１０９の下部に形成された第２の拡散層１１６と、を有し、そして、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの上面の面積は前記ゲート電極１２１ａと前記ゲート配線１２１ｂの下面の面積よりも大きい。
【００８２】
セルフアラインで形成されるので、柱状シリコン層１０９と、ゲート配線１２１ｂとの合わせずれをなくすことができる。
【００８３】
また、前記ゲート電極１２１ａと前記ゲート配線１２１ｂの周囲と底部に形成された前記ゲート絶縁膜１２０により、ゲート電極１２１ａとゲート配線１２１ｂとは、柱状シリコン層１０９とフィン状シリコン層１０３とから絶縁をすることができる。
【００８４】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００８５】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００８６】
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第１のハードマスク
１０８．第２のレジスト
１０９．柱状シリコン層
１１０．第４の絶縁膜
１１１．第３のレジスト
１１２．第１の拡散層
１１３．第２のポリシリコン
１１３ａ．第２のダミーゲート
１１４．第６の絶縁膜
１１４ａ．第２のハードマスク
１１５．第５の絶縁膜
１１５ａ．サイドウォール
１１６．第２の拡散層
１１７．金属と半導体の化合物
１１８．コンタクトストッパ膜
１１９．層間絶縁膜
１２０．ゲート絶縁膜
１２１．金属
１２１ａ．ゲート電極
１２１ｂ．ゲート配線
１２２．第２の層間絶縁膜
１２３．第４のレジスト
１２４．コンタクト孔
１２５．コンタクト孔
１２６．第５のレジスト
１２７．コンタクト孔
１２８．金属
１２８ａ．金属配線
１２８ｂ．金属配線
１２８ｃ．金属配線
１２９．コンタクト
１３０．コンタクト
１３１．コンタクト
１３２．第６のレジスト
１３３．第６のレジスト
１３４．第６のレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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