(57)【特許請求の範囲】
【請求項１】
電源が供給される基準電圧発生回路と、
一方の基準電圧が供給される第１の端子、他方の基準電圧が供給される第２の端子、識別対象電圧が入力される入力端子、及び該識別対象電圧に基づいて該第１の端子からの電圧又は該第２の端子からの電圧に応じた出力電圧を出力する出力端子、を備え、該第１の端子が前記基準電圧発生回路に接続される識別回路と、
前記識別回路の前記第２の端子及び接地電位に接続され、一定の電流を生成する定電流源と、を有し、
前記基準電圧発生回路と前記識別回路と前記定電流源と前記接地電位とがこの順に接続される半導体装置。
【請求項２】
前記識別回路はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣＭＯＳ回路であり、
前記識別対象電圧は該ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極に入力される
請求項１記載の半導体装置。
【請求項３】
前記定電流源はカレントミラー回路である
請求項１記載の半導体装置。
【請求項４】
前記カレントミラー回路は前記電流を調整可能な可変抵抗を備えた
請求項３記載の半導体装置。
【請求項５】
前記カレントミラー回路は前記電流を停止する切り替え手段を備えた
請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の大きさを識別する半導体装置に関する。
【背景技術】
【０００２】
秒針、分針及び時針などの時計の針（以下、「指針」という。）は、モータで生成される駆動力を受けて動作する。指針の動作に係る制御は時計用ＬＳＩ（Large Scale Integration；大規模集積回路）を用いて行われる。時計用ＬＳＩは、最小の電力で指針を動かすために、モータに対して駆動用電流の供給を開始してから所定時間（例えば、数ｍｓ）後にモータへの電流の供給を一時的に遮断する。このとき、指針が動けばモータから逆起電圧が発生し、指針が動かなければ逆起電圧は発生しない。指針が動かないときは再度、より長い時間モータに電流を供給する必要がある。そして、時計用ＬＳＩは指針の動作を継続的に制御するために指針が動いたか否かを識別する必要がある。指針が動いたか否かを識別する方法としては、モータから発生する逆起電圧の大きさを識別する方法が知られている。
【０００３】
逆起電圧の大きさを識別する際に比較対象となる閾値が当初予定していた値よりも低くなっていれば、ノイズによる誤識別が発生する場合がある。つまり、時計用ＬＳＩは、指針が動いていないにも拘らず指針が動いたと認識してしまう。そのため、再度モータに駆動用電流が供給されず、その結果、指針が動かない不具合が発生する。逆に、閾値が当初予定していた値よりも高くなっていれば、時計用ＬＳＩは、指針が動いていたにも拘らず指針が動いていないと認識してしまう。そのため、再度モータに不要な駆動用電流が供給され、その結果、消費電流が増大するという不具合が発生する。このため、逆起電圧の大きさを識別する際に比較対象となる閾値としては最適値（当初予定していた値の許容範囲）に設定しておく必要がある。なお、使用するモータによってもその最適値が変わる。
【０００４】
図８には、時計に搭載され、逆起電圧の大きさを識別するために用いられるＮＡＮＤ回路１００の構成の一例が示されている。同図に示すように、ＮＡＮＤ回路１００は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１０４，１０６及びＮチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１０８，１１０を含んで構成されている。また、ＮＡＮＤ回路１００は、電源から電源電圧が印加される電圧線ＶＤＤと、ＰＭＯＳトランジスタ１０６及びＮＭＯＳトランジスタ１０８の各々のオン状態とオフ状態とを選択的に切り替えるための電圧が印加されるイネーブル線ＥＮと、逆起電圧の大きさと閾値とを比較して得た比較結果に相当する電圧が印加される出力端子１１２と、を備えている。このように構成されたＮＡＮＤ回路１００は、その電源が時計用ＬＳＩの電源と共用する場合、使用する電源（例えば電池）及びモータ１０２に合わせてＰＭＯＳトランジスタ１０４及びＮＭＯＳトランジスタ１０８の各々のゲート長及びゲート幅を調整することにより閾値を調整する。
【０００５】
しかし、時計の小型化が進むに従って、例えば電池の個数削減又は太陽電池パネルの枚数削減による発電電圧の大きさの低下や、充電可能な小型２次電池の使用による時計用ＬＳＩの電源電圧の低下に合わせて、幅広い電源電圧範囲に閾値を対応させる必要が生じてきた。そのため、ＮＡＮＤ回路１００のように、その電源を時計用ＬＳＩの電源と共用するのでは閾値が電源電圧の大きさに依存するという不具合が生じてしまう。従来のＮＡＮＤ回路１００において、閾値を電源電圧の大きさに近い値に設定するには、ＰＭＯＳトランジスタ１０４のゲート幅を大きくすることでＰＭＯＳトランジスタ１０４における電流を流す能力を大きくし、かつＮＭＯＳトランジスタ１０８のゲート長を大きくすることでＮＭＯＳトランジスタ１０８における電流を流す能力を小さくして、ＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０８との間の電流を流す能力の比を大幅にずらす必要があり、回路面積の増大を招いてしまうという問題があった。
【０００６】
そこで、本発明者は、回路面積の増大を抑制するために、ＮＡＮＤ回路１００に代えて一例として図９に示すＮＡＮＤ回路１００Ａの適用を検討した。ＮＡＮＤ回路１００Ａでは、レギュレータ１１４を利用して、電源によって電圧線ＶＤＤに印加された電源電圧を定電圧化し、該定電圧化されて得られた基準電圧は電圧線ＶＳＨに印加される。これにより、ＶＳＨには電源電圧に依存しない基準電圧が供給することができ、電源電圧に依存しない閾値を備えたＮＡＮＤ回路を実現した。
【０００７】
しかし、ＮＡＮＤ回路１００Ａを適用した場合、近年の時計用ＬＳＩのさらなる小型化の要請により、レギュレータ１１４内に十分な容量を備えた容量素子を適用することが困難であることから、電圧線ＶＳＨ（レギュレータ１１４の出力側）に充分な容量のコンデンサが無いために逆起電圧がＰＭＯＳトランジスタ１０４及びＮＭＯＳトランジスタ１０８の各ゲート端子に印加されると、ＮＡＮＤ回路１００Ａで貫通電流が発生し、レギュレータ１１４の出力が瞬間的に低下し、これに伴って閾値も低下するという不具合が発生した。なお、本明細書中において、貫通電流とは、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせて構成された所謂ＣＭＯＳ回路（スイッチング回路）を貫通する電流を示す（例えば、特許文献１及び特許文献２を参照）。同図に示す例では、逆起電圧としてモータ１０２からＮＡＮＤ回路１００Ａに入力される信号の信号レベルがローレベルからハイレベルへ、又はハイレベルからローレベルへと遷移すると、所定期間だけＰＭＯＳトランジスタ１０４及びＮＭＯＳトランジスタ１０８の各々が共にオン状態となり、電圧線ＶＳＨから接地線ＧＮＤに流れる電流が貫通電流である。
【０００８】
図９に示したＮＡＮＤ回路１００Ａを適用した場合に生じる問題の要因を、図１０に示したレギュレータの一例及び図１１を用いて説明する。図１０に示すように、レギュレータ１１４は、オペアンプ１１６、ＰＭＯＳトランジスタ１１８、定電流源１２０及びコンデンサ１２２を含んで構成されている。なお、コンデンサ１２２は、一般に、ＰＭＯＳトランジスタ１１８がオフ状態で負荷電流が発生したとしても、電荷を放出してＰＭＯＳトランジスタ１１８をオン状態にすることによりスイッチング動作の遅延を抑制する、といいう用途でレギュレータ１１４に用いられている。レギュレータ１１４は、出力側ＶＳＨに電流負荷が無い状態では、ＰＭＯＳトランジスタ１１８がオフ状態であるが、ここで、その状態で貫通電流に起因してＶＳＨに急激な電流負荷が発生した場合には、ＰＭＯＳトランジスタ１１８がオフ状態であるため、コンデンサ１２２に蓄積された容量に応じた電流が一時的にＶＳＨに印加されることとなる。しかしながら、上述の通り、コンデンサ１２２の面積を十分に確保することが難しいことから、コンデンサ１２２の容量が底をついてからＰＭＯＳトランジスタ１１８がオンするまでの間、一例として図１１に示すようにレギュレータ１１４からＶＳＨへ印加される電圧が一時的に低下する。これに伴って、一例として図１１に示すように閾値も瞬間的に低下することになる。
【０００９】
ここで、ＮＡＮＤ回路１００Ａで生じる問題を解決する手段として、発明者は、例えば、図１２に示すように、レギュレータ１１４の出力を時計用ＬＳＩの端子として外部に出し、その端子に充分な容量のコンデンサ１２４を付加する構成を検討した。同構成によれば、図１１に示されるように、レギュレータ１１４の出力の瞬間的な低下、ひいては一例として図１１に示すように閾値の瞬間的な低下も防止できることが判った。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−４４８２２号公報
【特許文献２】特開２００７−２４９７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、レギュレータ１１４の出力側にコンデンサ１２４を付加するという上記対策では、部品点数が増加するためコスト及び実装面積が増大してしまうという問題が生じた。そこで、発明者は、さらに、コンデンサを付加せずにＮＡＮＤ回路１００Ａで生じた問題を解決する方法として、図９に示す例において、レギュレータ１１４の出力側に電流負荷を接続し、常時電流を接地線ＧＮＤに流すことでレギュレータ１１４のＰＭＯＳトランジスタ１１８がオン状態からオフ状態に一時的に遷移することを防止する方法を検討した。しかし、この場合、コンデンサの付加に起因する実装面積の増大を回避することはできるものの、消費電流が増大する、という問題点が生じた。
【００１２】
なお、これらの問題点は、指針の動作を制御するために逆起電圧の大きさを識別する場合のみならず、貫通電流が流れるスイッチング回路を有する回路（例えば、ＮＡＮＤ回路、ＡＮＤ回路、ＯＲ回路及びＮＯＲ回路など）を用いて識別対象電圧の大きさを識別するあらゆる装置に対しても当て嵌まることであることは言うまでも無い。
【００１３】
本発明は上記問題点を解決するために成されたものであり、回路規模及び消費電流の増大を抑制しながら識別対象電圧の大きさを精度良く識別することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１に記載の半導体装置を、電源が供給される基準電圧発生回路と、一方の基準電圧が供給される第１の端子、他方の基準電圧が供給される第２の端子、識別対象電圧が入力される入力端子、及び該識別対象電圧に基づいて該第１の端子からの電圧又は該第２の端子からの電圧に応じた出力電圧を出力する出力端子、を備え、該第１の端子が前記基準電圧発生回路に接続される識別回路と、前記識別回路の前記第２の端子及び接地電位に接続され、一定の電流を生成する定電流源と、を有し、前記基準電圧発生回路と前記識別回路と前記定電流源と前記接地電位とがこの順に接続される。
【発明の効果】
【００１５】
本発明によれば、回路規模及び消費電流の増大を抑制しながら識別対象電圧の大きさを精度良く識別することができる、という効果が得られる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係る電圧識別装置の要部構成の一例を示すブロック図である。
【図２】第１の実施形態に係る時計制御装置の構成の一例を示す構成図である。
【図３】第１の実施形態に係る電圧識別指示処理プログラムの処理の流れを示すフローチャートである。
【図４】第１の実施形態に係る電圧識別装置の要部の等価回路の一例を示す回路図である。
【図５】第１の実施形態に係るＣＭＯＳ回路におけるＰＭＯＳトランジスタのゲート端子及びソース端子間の電圧の大きさとＰＭＯＳトランジスタのソース端子及びドレイン端子間に流すことができる電流の最大の大きさとの相関を示すグラフが示
【図６】第２の実施形態に係る時計制御装置の構成の一例を示す構成図である。
【図７】第３の実施形態に係る時計制御装置の構成の一例を示す構成図である。
【図８】従来の時計制御装置に搭載されたＮＡＮＤ回路の構成の一例を示す構成図である。
【図９】従来の時計制御装置に搭載されたＮＡＮＤ回路の構成の他の一例を示す構成図である。
【図１０】従来の時計制御装置にレギュレータの構成の一例を示す回路図である。
【図１１】閾値が変化する理由を説明するためのタイムチャートである。
【図１２】従来の時計制御装置にレギュレータの構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００１７】
図１は、本発明に係る電圧識別装置１０の要部構成の一例を示すブロック図である。同図に示すように、電圧識別装置１０は、基準電圧生成回路１２、識別回路１４及び制御部１６を含んで構成されている。
【００１８】
基準電圧生成回路１２は、所定の大きさの基準電圧を生成する。識別回路１４は、識別対象電圧が印加される被印加線１８と、基準電圧生成回路１２によって生成された基準電圧が印加される電圧線ＶＳＨ及び基準電圧とは異なる大きさの他の基準電圧である接地電圧が印加される接地線ＧＮＤが導通可能となるように電圧線ＶＳＨと接地線ＧＮＤとの間に挿入されると共に被印加線１８に印加された識別対象電圧の大きさに応じてスイッチングを行うスイッチング回路２０と、を備え、被印加線１８に印加された識別対象電圧の大きさと閾値とを比較することにより識別対象電圧の大きさを識別する。
【００１９】
制御部１６は、識別回路１４に対して識別対象電圧の大きさを識別させる間、電圧線ＶＳＨと接地線ＧＮＤとの間に流れる電流の大きさが所定の大きさに保たれるようにスイッチング回路２０と接地線ＧＮＤとの間の抵抗２２の大きさを制御することにより電圧線ＶＳＨと接地線ＧＮＤとの間に流れる電流の大きさ（電流量）を制御する。
【００２０】
以下、本発明の各実施形態においては、電圧識別装置１０を、指針を動かすための動力を生成するモータから発生する逆起電圧の大きさを識別する電圧識別装置という位置付けとし、時計の指針の動作を制御する時計制御装置に適用する場合を例に挙げて説明する。
【００２１】
［第１の実施形態］
【００２２】
図２は、図１に示す電圧識別装置１０の具体的な形態例としての電圧識別装置１０Ａを含む時計制御装置１１に適用した場合の構成の一例を示す構成図である。同図に示すように、時計制御装置１１は、電圧識別装置１０Ａの他に、電源３０及びモータ１３を含んで構成されている。モータ１３は、電源３０から駆動用の電圧が印加されるように電源３０に接続されている。モータ１３の駆動軸（図示省略）は、時計の指針（図示省略）の回転軸に駆動力が伝達可能となるようにギア機構などを介して接続されている。従って、指針はモータ１３で発生した駆動力を受けて動作する。
【００２３】
電圧識別装置１０Ａは、レギュレータ１５、ＮＡＮＤ回路１４Ａ及び制御部１６Ａを含んで構成されている。なお、ＮＡＮＤ回路１４Ａは、図１に示す識別回路１４として機能する。また、制御部１６Ａは、電源３０を制御することによりモータ１３の駆動を制御することで時計の指針の動作を制御するものであって、図１に示す制御部１６として機能する。
【００２４】
レギュレータ１５は、図１に示す基準電圧生成回路１２として機能するものであり、電圧線ＶＤＤを介して電源３０に接続されている。また、レギュレータ１５は、電圧線ＶＳＨを介してＮＡＮＤ回路１４Ａに接続されている。
【００２５】
ＮＡＮＤ回路１４Ａは、被印加線１８を介してモータ１３に接続されている。また、ＮＡＮＤ回路１４Ａは制御部１６Ａに接続されている。また、制御部１６Ａは、電源３０から電源電圧が印加されるように電圧線ＶＤＤに接続されている。また、制御部１６Ａは電源３０を制御可能となるように電源３０に接続されている。更に、モータ１３は電源３０から駆動用の電圧が印加されるように電源３０に接続されている。
【００２６】
レギュレータ１５において、一例として図１０に示すように、ＰＭＯＳトランジスタ１５Ｂのソース端子は電圧線ＶＤＤに接続され、ＰＭＯＳトランジスタ１５Ｂのドレイン端子は定電流源１５Ｃの一方の端子、コンデンサ１５Ｄの一方の電極及び電圧線ＶＳＨに接続されている。定電流源１５Ｃの他方の端子は接地線ＧＮＤに接続されている。
【００２７】
オペアンプ１５Ａの非反転入力端子はＰＭＯＳトランジスタ１５Ｂのドレイン端子に接続され、オペアンプ１５Ａの出力端子はＰＭＯＳトランジスタ１５Ｂのゲート端子及びコンデンサ１５Ｄの他方の電極に接続されている。また、オペアンプ１５Ａの反転入力端子には、所定電圧（大きさが一定の電圧）が印加されている。更に、オペアンプ１５Ａは、電圧線ＶＤＤ及び接地線ＧＮＤに接続されており、これによって電源３０から電圧線ＶＤＤを介して駆動用の電圧が供給される。
【００２８】
ＮＡＮＤ回路１４Ａは、一例として図２に示すように、図１に示すスイッチング回路２０として機能するＣＭＯＳ回路３２、第２切替手段としてのＰＭＯＳトランジスタ１９、第１切替手段としてのＮＭＯＳトランジスタ２３及び逆起電圧の大きさと閾値電圧の大きさとを比較して得た比較結果に相当する信号が出力される出力端子２５を含んで構成されている。ＣＭＯＳ回路３２は、第１スイッチング素子としてのＰＭＯＳトランジスタ１７及び第２スイッチング素子としてのＮＭＯＳトランジスタ２１を含んで構成されている。ＰＭＯＳトランジスタ１７において、ソース端子は電圧線ＶＳＨに接続され、ドレイン端子はＮＭＯＳトランジスタ２１のドレイン端子に接続され、ゲート端子はモータ１３の逆起電圧が印加されるように被印加線１８を介してモータ１３に接続されている。ＮＭＯＳトランジスタ２１において、ソース端子はＮＭＯＳトランジスタ２３のドレイン端子に接続され、ゲート端子はモータ１３の逆起電圧が印加されるように被印加線１８を介してモータ１３に接続されている。ＰＭＯＳトランジスタ１７のドレイン端子とＮＭＯＳトランジスタ２１のドレイン端子との接続点は第３電圧線としての配線ＯＵＴを介して出力端子２５に接続されている。
【００２９】
ＰＭＯＳトランジスタ１９において、ソース端子は電圧線ＶＳＨに接続され、ドレイン端子は配線ＯＵＴに接続されている。
【００３０】
時計制御装置１１は、システムコントローラ３６を含んで構成されている。システムコントローラ３６は、所定のプログラムの処理を実行することにより時計制御装置１１全体を制御するＣＰＵ（中央処理装置）、時計制御装置１１の基本的な作動を制御する制御プログラム及び後述する電圧識別指示処理プログラムが予め記憶された記憶媒体であるＲＯＭ（Read Only Memory）、各種プログラムの実行時のワークエリア等として用いられる記憶媒体であるＲＡＭ（Random Access Memory）及び不揮発性メモリなどを含んで構成された汎用的なコンピュータである。システムコントローラ３６は、電源３０に接続されている。また、システムコントローラ３６は、イネーブル線ＥＮを介してＰＭＯＳトランジスタ１９のゲート端子及びＮＭＯＳトランジスタ２３のゲート端子に接続されている。従って、システムコントローラ３６は、電源３０の制御と、ＮＡＮＤ回路１４ＡのＰＭＯＳトランジスタ１９及びＮＭＯＳトランジスタ２３のスイッチング動作の制御と、を各々行うことができる。
【００３１】
制御部１６Ａは、カレントミラー回路３８及び基準電流生成回路４０を含んで構成されている。カレントミラー回路３８は、基準電流生成回路４０及び第３スイッチング素子としてのＮＭＯＳトランジスタ４２を含んで構成されている。基準電流生成回路４０は、電源３０から電圧線ＶＤＤを介して印加された電源電圧に基づいて所定の大きさの基準電流ｉ１を生成するものである。基準電流生成回路４０は、抵抗器４４、ＮＭＯＳトランジスタ４６，４８及びＰＭＯＳトランジスタ５０，５２を含んで構成されている。抵抗器４４の一端は接地線ＧＮＤに接続され、抵抗器４４の他端はＮＭＯＳトランジスタ４６のソース端子に接続されている。ＮＭＯＳトランジスタ４６のドレイン端子はＰＭＯＳトランジスタ５０のドレイン端子に接続されている。ＰＭＯＳトランジスタ５０のソース端子は電圧線ＶＤＤに接続され、ＰＭＯＳトランジスタ５０のゲート端子はＰＭＯＳトランジスタ５２のゲート端子及び自身のドレイン端子に接続されている。
【００３２】
ＮＭＯＳトランジスタ４８のソース端子は接地線ＧＮＤに接続され、ＮＭＯＳトランジスタ４８のゲート端子はＮＭＯＳトランジスタ４６のゲート端子及び自身のドレイン端子に接続されている。ＰＭＯＳトランジスタ５２のドレイン端子はＮＭＯＳトランジスタ４８のドレイン端子に接続され、ＰＭＯＳトランジスタ５２のソース端子は電圧線ＶＤＤに接続されている。
【００３３】
カレントミラー回路３８は、基準電流ｉ１に対応する定電圧が印加される定電圧線としての配線５４を有している。配線５４は、基準電流生成回路４０とカレントミラー回路３８とに跨って配されており、ＮＭＯＳトランジスタ４８のドレイン端子とＰＭＯＳトランジスタ５２のドレイン端子との接続点αが定電圧線としての配線５４を介してＮＭＯＳトランジスタ４２のゲート端子に接続されている。ＮＭＯＳトランジスタ４２のソース端子は接地線ＧＮＤに接続され、ＮＭＯＳトランジスタ４２のドレイン端子はＮＭＯＳトランジスタ２３のソース端子に接続されている。このように、カレントミラー回路１６Ａは、ＮＭＯＳトランジスタ２３と接地線ＧＮＤとの間に挿入されたＮＭＯＳトランジスタ４２のゲート端子と基準電流生成回路４０の接続点αとがカレントミラー接続されて構成されているので、ＮＭＯＳトランジスタ４２のソース端子及びドレイン端子間に基準電流ｉ１に対応するミラー電流が流れる。なお、同図には、ミラー電流として基準電流ｉ１の大きさと同じ大きさの電流が流れる例が図示されているが、これに限らず、カレントミラー比を変えることによってミラー電流を基準電流ｉ１の大きさとは異なる大きさの電流としても良い。
【００３４】
このように構成された電圧識別装置１０Ａでは、図１に示すスイッチング回路２０と接地線ＧＮＤとの間の抵抗２２、すなわち、図２に示すＮＭＯＳトランジスタ４２のオン抵抗を制御することにより、電圧線ＶＳＨと接地線ＧＮＤとの間に流れる電流の大きさ（電流量）を制御することが可能となり、その結果、電圧線ＶＳＨと接地線ＧＮＤとの間に基準電流ｉ１に対応するミラー電流が流れることになる。
【００３５】
次に、時計制御装置１１の作用を説明する。
【００３６】
時計の指針を動作させるために、システムコントローラ３６の指示に従って電源３０から電流がモータ１３に供給されるとモータ１３は駆動を開始する。指針の動作開始に際して電源３０からモータ１３への電流の供給が開始されてから所定時間（例えば数ｍｓ）後にシステムコントローラ３６の指示に従って電流の供給が停止されるとモータ１３の駆動が停止し、これによって指針の動作は停止する。このようにして指針が動作すると、モータ１３から逆起電圧が発生する。この逆起電圧の大きさはＮＡＮＤ回路１４Ａによって識別され（例えば、逆起電圧の大きさが閾値を超えたか否かが識別され）、識別結果を示す電圧に基づく信号が出力端子２５から出力される。これによって指針が動作したか否かの把握が可能となる。
【００３７】
しかし、逆起電圧の大きさの識別を行う期間（逆起電圧が被印加線１８に印加される時点も含めた期間）にＣＭＯＳ回路３２に貫通電流が流れると閾値が変動してしまう場合があり、この場合、精度良く逆起電圧の大きさを識別することができない。
【００３８】
そこで、本第１の実施形態に係る電圧識別装置１０Ａでは、逆起電圧の大きさの識別を行う際にＮＡＮＤ回路１４Ａに対して逆起電圧の大きさの識別の実行を指示する電圧識別指示処理が実行される。
【００３９】
図３を参照して、電圧識別指示処理が実行されているときの電圧識別装置１０Ａの作用を説明する。なお、図３は、電圧線ＶＤＤに電源電圧が印加された際にシステムコントローラ３６によって実行される電圧識別指示処理プログラムの処理の流れを示すフローチャートである。また、ここでは、錯綜を回避するために、初期状態としてイネーブル線ＥＮにローレベルの電圧（ハイレベルに遷移可能な電圧）が印加されている状態で電圧識別指示処理が開始される場合について説明する。
【００４０】
同図のステップ２００では、逆起電圧の大きさの識別を開始する条件である識別開始条件を満足するまで待機する。識別開始条件としては、例えば、モータ１３の駆動指示を行ってから逆起電圧が発生する時間として予め定められた時間が経過した、との条件や、逆起電圧が発生するタイミングとして予め定められたタイミングが到来した、との条件が挙げられる。なお、“予め定められたタイミング”は、所定の時間（例えば数ｍｓ）が経過する毎に到来するものとする。
【００４１】
上記ステップ２００の処理において、識別開始条件を満足すると肯定判定となってステップ２０２に移行する。ステップ２０２では、イネーブル線ＥＮに印加される電圧（期間信号）のレベルを識別期間レベルとしてのローレベルから非識別期間レベルとしてのハイレベルに遷移させた後、ステップ２０４に移行する。ＮＡＮＤ回路１４Ａでは、ステップ２０２の処理に応じて、ＰＭＯＳトランジスタ１９がオン状態からオフ状態に遷移し、その一方でＮＭＯＳトランジスタ２３がオフ状態からオン状態に遷移する。これにより、被印加線１８に印加される電圧の大きさに応じて、出力端子２５に印加される電圧の大きさ、すなわち、出力端子２５から出力される信号の信号レベルが遷移する。
【００４２】
ここで、ＮＡＮＤ回路１４Ａにおいて、逆起電圧の大きさを識別する際に逆起電圧の大きさとの比較対象となる閾値（被印加線１８に印加される電圧の大きさで、ＮＡＮＤ回路１４Ａが反転論理信号を出力する上で必要な電圧の大きさ）を設定する方法について説明する。なお、ここでは、一例として、電圧線ＶＳＨに印加される基準電圧の大きさを１．３Ｖとして、閾値を１．０Ｖに設定する場合について説明する。
【００４３】
この場合、例えば、ＮＭＯＳトランジスタ２１を、ゲート端子に印加される電圧（ゲート電圧）が０．５Ｖで電流を１０ｕＡ以上流すことができるゲート長及びゲート幅となるように形成する。そのため、ＮＭＯＳトランジスタ２１は、閾値の１．０Ｖに対して、ＮＭＯＳトランジスタ２３と同様にオン状態となり、ＮＭＯＳトランジスタ２３と同様に閾値の１．０Ｖに影響されない。ＮＭＯＳトランジスタ２１，２３を共にオン抵抗が閾値の１．０Ｖに対して無視できる程小さく設定することで、ＮＡＮＤ回路１４Ａは一例として図４に示すように定電流源ｉＳ１を用いた等価回路で表現することができる。
【００４４】
一方、ＰＭＯＳトランジスタ１７については、ゲート端子及びソース端子間の電圧Ｐ１Ｖｇｓの大きさが０．３Ｖでソース端子及びドレイン端子間に流れる電流Ｐ１ｉｄｓの大きさが１００ｎＡとなるようにＰＭＯＳトランジスタ１７の寸法を設定する。電圧線ＶＳＨに印加される基準電圧の大きさが１．３Ｖでかつ被印加線１８（図５に示す例では“ＩＮ”）に印加される電圧の大きさが１．０Ｖであれば、ＰＭＯＳトランジスタ１７のゲート端子及びソース端子間の電圧Ｐ１Ｖｇｓの大きさは１．３Ｖ−１．０Ｖ＝０．３Ｖとなる。よって、ソース端子及びドレイン端子間に流れる電流Ｐ１ｉｄｓの大きさがゲート端子及びソース端子間の電圧Ｐ１Ｖｇｓの大きさと相関があるＭＯＳトランジスタの特性から、ＰＭＯＳトランジスタ１７のソース端子及びドレイン端子間に流すことができる電流Ｐ１ｉｄｓの最大の大きさは１００ｎＡとなる。一方、定電流ｉＳ１もＮＭＯＳトランジスタ２１のドレイン端子に印加される電圧の大きさに関係なく、最大で１００ｎＡの電流を流すことができるように設定する。
【００４５】
図５には、本第１の実施形態に係るＰＭＯＳトランジスタ１７のゲート端子及びソース端子間の電圧Ｐ１Ｖｇｓの大きさとＰＭＯＳトランジスタ１７のソース端子及びドレイン端子間に流すことができる電流Ｐ１ｉｄｓの最大の大きさとの相関を示すグラフが示されている。電圧線ＶＳＨに印加されている基準電圧の大きさが１．３Ｖで、かつ被印加線１８に印加された電圧の大きさが１．０Ｖの場合、一例として同図に示すように、ＰＭＯＳトランジスタ１７のソース端子及びドレイン端子間には最大で１００ｎＡの電流を流すことができ、ＮＭＯＳトランジスタ２１のソース端子からＮＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ４２を介して接地線ＧＮＤに流すことができる電流の最大の大きさと同じになる。よって、電圧線ＶＳＨに印加されている基準電圧の大きさが理論的にはＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ２１，２３，４２とで１／２ずつ分圧され、出力端子２５には電圧線ＶＳＨに印加されている基準電圧の大きさの１／２の大きさの電圧が印加される。
【００４６】
また、被印加線１８に印加された電圧の大きさが１．０Ｖよりも大きくなると、ＰＭＯＳトランジスタ１７のゲート端子及びソース端子間の電圧の大きさが０．３Ｖよりも小さくなる。よって、ＰＭＯＳトランジスタ１７のソース端子及びドレイン端子間に流すことができる電流Ｐ１ｉｄｓの最大の大きさは一例として同図に示すように１００ｎＡよりも小さくなる。これに対し、ＮＭＯＳトランジスタ２１のソース端子からＮＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ４２を介して接地線ＧＮＤに流すことができる定電流ｉＳ１の最大の大きさは１００ｎＡのままなのでＰＭＯＳトランジスタ１７の電流を流す能力がＮＭＯＳトランジスタ２１，２３，４２の電流を流す能力に比べて低くなる。そのため、出力端子２５には電圧線ＶＳＨに印加されている基準電圧の大きさの１／２の大きさよりも小さな電圧が印加される。
【００４７】
逆に、被印加線１８に印加された電圧の大きさが１．０Ｖよりも小さくなると、ＰＭＯＳトランジスタ１７のゲート端子及びソース端子間の電圧Ｐ１Ｖｇｓの大きさが０．３Ｖよりも大きくなる。よって、ＰＭＯＳトランジスタ１７のソース端子及びドレイン端子間に流すことができる電流Ｐ１ｉｄｓの最大の大きさは一例として同図に示すように１００ｎＡよりも大きくなる。これに対し、ＮＭＯＳトランジスタ２１のソース端子からＮＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ４２を介して接地線ＧＮＤに流すことができる定電流ｉＳ１の最大の大きさは１００ｎＡのままなのでＰＭＯＳトランジスタ１７の電流を流す能力がＮＭＯＳトランジスタ２１，２３，４２の電流を流す能力に比べて高くなる。そのため、出力端子２５には電圧線ＶＳＨに印加されている基準電圧の大きさの１／２の大きさよりも大きな電圧が印加される。
【００４８】
ステップ２０４では、逆起電圧の大きさの識別を終了する条件である識別終了条件を満足するまで待機する。識別終了条件としては、例えば、モータ１３の駆動指示を行ってから逆起電圧が発生し、発生した逆起電圧の大きさの識別が完了するまでの時間として予め定められた時間が経過した、との条件や、逆起電圧の識別を完了するタイミングとして予め定められたタイミングが到来した、との条件が挙げられる。
【００４９】
上記ステップ２０４の処理において、識別終了条件を満足すると肯定判定となってステップ２０６に移行する。ステップ２０６では、イネーブル線ＥＮに印加される電圧をハイレベルからローレベルに遷移させた後、本電圧識別指示処理プログラムを終了する。ＮＡＮＤ回路１４Ａでは、ステップ２０６の処理に応じて、ＰＭＯＳトランジスタ１９がオフ状態からオン状態に遷移し、その一方でＮＭＯＳトランジスタ２３がオン状態からオフ状態に遷移する。
【００５０】
以上詳細に説明したように、本第１の実施形態に係る電圧識別装置１０Ａでは、逆起電圧を識別するＮＡＮＤ回路１４Ａに基準電圧をレギュレータ１５で供給し、ＮＡＮＤ回路１４ＡのＮＭＯＳトランジスタ２１と接地線ＧＮＤとの間に定電流源ｉＳ１を挿入することで、逆起電圧が印加された際のＣＭＯＳ回路３２の貫通電流を一定の大きさに制限しているので、レギュレータ１５によって電圧線ＶＳＨに印加される基準電圧の大きさが一時的に低下する不具合の発生を抑制することができる。その結果、電源３０からレギュレータ１５に供給される電源電圧の大きさに依存することなく、ＮＡＮＤ回路１４Ａで用いられる閾値を一定に保つことが可能となる。また、ＣＭＯＳ回路３２を構成している素子（例えばＰＭＯＳトランジスタ１７やＮＭＯＳトランジスタ２１）の製造ばらつきに起因して生じる閾値のずれを、定電流源ｉｓ１を調整することによって容易に調整することができる。
【００５１】
また、ＮＡＮＤ回路１４Ａで用いられる閾値を電源電圧の大きさに近い値に設定する際、本発明を適用しない場合に比べてＰＭＯＳトランジスタ１７の電流を流す能力とＮＭＯＳトランジスタ２１の電流を流す能力との比を大幅にずらす必要がなくなるので、回路面積の縮小に寄与することができる。
【００５２】
また、従来のＮＡＮＤ回路で発生した数１０ｕＡ程度の貫通電流も接地線ＧＮＤに向けて流れる電流を定電流にすることで、数１０ｎＡ〜１００ｎＡ程度まで低減することができ、消費電流を削減することができる。更に、レギュレータ１５の出力側に設けられるコンデンサの容量も数ｐＦ程度で済ませることができ、従来であれば１０００ｐＦ程度必要であったコンデンサも不要になる。そのため、端子数の削減及び外付け部品の削減によるコスト低減及び実装面積の低減に寄与することができる。
【００５３】
また、本第１の実施形態に係る電圧識別装置１０Ａによれば、基準電流生成回路４０及びレギュレータ１５が電源３０を共用しているため、時計制御装置１１の小型化に寄与することができる。
【００５４】
［第２の実施形態］
【００５５】
本第２の実施形態では、上記第１の実施形態に係る時計制御装置１１と異なる点について説明する。
【００５６】
図６は、本第２の実施形態に係る時計制御装置１１Ａの構成の一例を示す構成図である。同図に示すように、本第２の実施形態に係る時計制御装置１１Ａは、上記第１の実施形態に係る時計制御装置１１に比べ、電圧識別装置１０Ａに代えて電圧識別装置１０Ｂを適用した点が異なっている。電圧識別装置１０Ｂは、上記第１の実施形態に係る電圧識別装置１０Ａに比べ、制御部１６Ａに代えて制御部１６Ｂを適用した点が異なっている。制御部１６Ｂは、上記第１の実施形態に係る制御部１６Ａに比べ、カレントミラー回路３８に代えてカレントミラー回路３８Ａを適用した点が異なっている。カレントミラー回路３８Ａは、上記第１の実施形態に係るカレントミラー回路３８に比べ、基準電流生成回路４０に代えて基準電流生成回路４０Ａを適用した点が異なっている。基準電流生成回路４０Ａは、上記第１の実施形態に係る基準電流生成回路４０に比べ、抵抗器４４に代えて可変抵抗器４４Ａを適用した点が異なっている。
【００５７】
このように構成された時計制御装置１１Ａの電圧識別装置１０Ｂでは、可変抵抗器４４Ａの抵抗値を小さくすると、これに伴ってＮＭＯＳトランジスタ４８のソース端子及びドレイン端子間を流れる基準電流ｉ１が大きくなり、接続点αとカレントミラー接続されたＮＭＯＳトランジスタ４２のソース端子及びドレイン端子間を流れるミラー電流も大きくなる。よって、ＮＡＮＤ回路１４Ａで用いられる閾値を小さくすることができる。
【００５８】
逆に、可変抵抗器４４Ａの抵抗値を大きくすると、これに伴ってＮＭＯＳトランジスタ４８のソース端子及びドレイン端子間を流れる基準電流ｉ１が小さくなり、接続点αとカレントミラー接続されたＮＭＯＳトランジスタ４２のソース端子及びドレイン端子間を流れるミラー電流も小さくなる。よって、ＮＡＮＤ回路１４Ａで用いられる閾値を大きくすることができる。
【００５９】
このように第２の実施形態によれば、カレントミラー回路３８Ａに基準電流ｉ１を調整可能な可変抵抗器４４Ａを設けることにより、ＮＡＮＤ回路１４Ａで用いられる閾値を容易に調整することができる。なお、閾値の調整は、例えば、半導体装置のウエハプロセス工程が完了して、プロービング工程（最初のテスト工程）時に行われる。
【００６０】
［第３の実施形態］
【００６１】
本第３の実施形態では、上記第２の実施形態に係る時計制御装置１１Ａと異なる点について説明する。
【００６２】
図７は、本第３の実施形態に係る時計制御装置１１Ｂの構成の一例を示す構成図である。同図に示すように、
【００６３】
本第３の実施形態に係る時計制御装置１１Ｂは、上記第２の実施形態に係る時計制御装置１１Ａに比べ、電圧識別装置１０Ｂに代えて電圧識別装置１０Ｃを適用した点が異なっている。電圧識別装置１０Ｃは、上記第２の実施形態に係る電圧識別装置１０Ｂに比べ、ＮＡＮＤ回路１４Ａに代えてＮＡＮＤ回路１４Ｂを適用した点、及び制御部１６Ｂに代えて制御部１６Ｃを適用した点が異なっている。ＮＡＮＤ回路１４Ｂは、上記第２の実施形態に係るＮＡＮＤ回路１４Ａに比べ、ＮＭＯＳトランジスタ２３を除いた点が異なっている。制御部１６Ｃは、上記第２の実施形態に係る制御部１６Ｂに比べ、カレントミラー回路３８Ａに代えてカレントミラー回路３８Ｂを適用した点が異なっている。カレントミラー回路３８Ｂは、上記第２の実施形態に係るカレントミラー回路３８Ａに比べ、基準電流生成回路４０Ａに代えて基準電流生成回路４０Ｂを適用した点が異なっている。基準電流生成回路４０Ｂは、上記第２の実施形態に係る基準電流生成回路４０Ａに比べ、ＮＭＯＳトランジスタ６０、反転論理器６２及びＰＭＯＳトランジスタ６４を更に備えた点が異なっている。なお、本第３の実施形態では、ＮＭＯＳトランジスタ６０及びＰＭＯＳトランジスタ６４が第１切替手段として機能する。
【００６４】
基準電流生成回路４０Ｂにおいて、ＮＭＯＳトランジスタ６０のドレイン端子は配線５４に接続され、ＮＭＯＳトランジスタ６０のソース端子は接地線ＧＮＤに接続され、ＮＭＯＳトランジスタ６０のゲート端子は反転論理器６２の出力端子に接続されている。反転論理器６２の入力端子はイネーブル線ＥＮに接続されている。ＰＭＯＳトランジスタ６４のゲート端子はイネーブル線ＥＮに接続され、ＰＭＯＳトランジスタ６４のソース端子は電圧線ＶＤＤに接続され、ＰＭＯＳトランジスタ６４のドレイン端子はＰＭＯＳトランジスタ５０，５２の各ゲート端子に接続されている。
【００６５】
このように構成された時計制御装置１１Ｂの電圧識別装置１０Ｃでは、イネーブル線ＥＮに印加される電圧がハイレベルの場合、ＰＭＯＳトランジスタ６４はオフ状態となり、反転論理器６２の出力はローレベルとなる。これに応じてＮＭＯＳトランジスタ６０はオン状態からオフ状態に遷移し、ＮＭＯＳトランジスタ４８のソース端子及びドレイン端子間に基準電流ｉ１が流れる。その一方で、ＰＭＯＳトランジスタ１９もオフ状態となり、ＮＡＮＤ回路１４Ｂは逆起電圧の大きさが識別できる状態になる。
【００６６】
逆に、イネーブル線ＥＮに印加される電圧がローレベルの場合、ＰＭＯＳトランジスタ６４はオフ状態となり、反転論理器６２の出力はハイレベルとなる。これに応じてＮＭＯＳトランジスタ６０はオフ状態からオン状態に遷移し、ＮＭＯＳトランジスタ４８のソース端子及びドレイン端子間には電流が流れない。その一方で、ＰＭＯＳトランジスタ１９もオン状態となり、出力端子２５の電圧はハイレベルに固定される。
【００６７】
このように第３の実施形態によれば、基準電流生成回路４０Ｂにおいて基準電流ｉ１を遮断するようにＮＭＯＳトランジスタ６０、反転論理器６２及びＰＭＯＳトランジスタ６４を設けたので、逆起電圧の大きさを識別しないときの基準電流生成回路４０Ｂにおける消費電流を削減することができる。
【００６８】
なお、上記各実施形態では、ＣＭＯＳ回路３２を例に挙げて説明したが、これに限らず、ＣＭＯＳ回路３２と同様のスイッチングを行うことができるスイッチング回路（被印加線１８に印加される逆起電圧の電圧レベルの遷移に応じて貫通電流が流れるスイッチング回路）であれば如何なるものであってもよい。例えば、ＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ２１の組み合わせで構成されたスイッチング回路に代えて、導電型の異なる一対のバイポーラトランジスタが組み合わされて構成されたスイッチング回路が挙げられる。
【００６９】
また、上記各実施形態では、ＮＡＮＤ回路１４Ａ（１４Ｂ）を用いて逆起電圧の大きさを識別する形態例を挙げて説明したが、これに限らず、ＡＮＤ回路、ＯＲ回路及びＮＯＲ回路などの論理回路にも本発明を適用することができることは言うまでも無い。
【００７０】
また、上記各実施形態では、時計制御装置１１（１１Ａ，１１Ｂ）を例に挙げて説明したが、これに限らず、例えば貫通電流が生じることによって閾値が変動して識別対象電圧の大きさを精度良く識別することができない回路に対して本発明を適用しても良いことは言うまでも無い。
【符号の説明】
【００７１】
１０，１０Ａ，１０Ｂ，１０Ｃ  電圧識別回路
１１，１１Ａ，１１Ｂ  時計制御装置
１２  基準電圧生成回路
１３  モータ
１４，１４Ａ，１４Ｂ  識別回路
１６，１６Ａ，１６Ｂ，１６Ｃ  制御部
１７，１９，６４  ＰＭＯＳトランジスタ
１８  被印加線
２０  スイッチング回路
２１，２３，４２，６０  ＮＭＯＳトランジスタ
２２  抵抗
３０  電源
３２  ＣＭＯＳ回路
３６  システムコントローラ
３８，３８Ａ，３８Ｂ  カレントミラー回路
４０，４０Ａ，４０Ｂ  基準電流生成回路
４４Ａ  可変抵抗器
５４  配線
６２  反転論理器
【図１】
0005989834.tif 000002
【図２】
0005989834.tif 000003
【図３】
0005989834.tif 000004
【図４】
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【図５】
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【図６】
0005989834.tif 000007
【図７】
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【図８】
0005989834.tif 000009
【図９】
0005989834.tif 000010
【図１０】
0005989834.tif 000011
【図１１】
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【図１２】
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