(57)【特許請求の範囲】
【請求項１】
誘電体層を含み、前記誘電体層の積層方向に互いに対向する第１及び第２主面、前記第１及び第２主面を連結し、互いに対向する長さ方向の第３、第４側面及び幅方向の第５、第６側面を有する、長さ１．７９ｍｍ以下、幅１．０９ｍｍ以下のセラミック本体と、
前記セラミック本体内で、前記誘電体層を挟んで互いに対向するように配置される第１及び第２内部電極と、
前記第１内部電極と電気的に連結された第１外部電極及び前記第２内部電極と電気的に連結された第２外部電極と、を含み、
前記第１及び第２外部電極のうち少なくとも一つにおいて、前記セラミック本体の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たし、前記セラミック本体の長さをＬ、前記第１外部電極と前記第２外部電極との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たす積層セラミック電子部品。
【請求項２】
前記第１及び第２内部電極は、一端が前記セラミック本体の第３及び第４側面に交互に露出される請求項１に記載の積層セラミック電子部品。
【請求項３】
前記セラミック本体は、前記第１及び第２内部電極と前記誘電体層を挟んで前記第１及び第２内部電極と重畳領域を形成する少なくとも一つ以上の浮遊電極をさらに含む請求項１に記載の積層セラミック電子部品。
【請求項４】
前記誘電体層の平均厚さをｔｄと規定すると、ｔｄ≧１０μｍである請求項１に記載の積層セラミック電子部品。
【請求項５】
複数の誘電体層が積層され、前記誘電体層の積層方向に互いに対向する第１及び第２主面、前記第１及び第２主面を連結し、互いに対向する長さ方向の第３、第４側面及び幅方向の第５、第６側面を有する、長さ１．７９ｍｍ以下、幅１．０９ｍｍ以下のセラミック本体と、
前記セラミック本体内で、前記複数の誘電体層夫々を挟んで互いに対向するように配置される複数の第１及び第２内部電極と、
前記第１内部電極と電気的に連結された第１外部電極及び前記第２内部電極と電気的に連結された第２外部電極と、を含み、
前記第１及び第２外部電極のうち少なくとも一つにおいて、前記セラミック本体の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たし、前記セラミック本体の長さをＬ、前記第１外部電極と前記第２外部電極との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たす積層セラミック電子部品。
【請求項６】
前記複数の第１及び第２内部電極は、一端が前記セラミック本体の第３及び第４側面に交互に露出される請求項５に記載の積層セラミック電子部品。
【請求項７】
前記セラミック本体は、前記複数の第１及び第２内部電極と前記誘電体層を挟んで前記第１及び第２内部電極と重畳領域を形成する少なくとも一つ以上の浮遊電極をさらに含み、前記第１及び第２内部電極と前記浮遊電極は、前記誘電体層の間に交互に積層される請求項５に記載の積層セラミック電子部品。
【請求項８】
前記誘電体層の平均厚さをｔｄと規定すると、ｔｄ≧１０μｍである請求項５に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アーク（ａｒｃ）の発生を極力抑制することができる高圧用積層セラミック電子部品に関する。
【背景技術】
【０００２】
最近、電子製品の小型化傾向に伴い、積層セラミック電子部品にも小型化、大容量化が求められている。
【０００３】
これにより、誘電体と内部電極の薄膜化、多層化のための多様な方法が試されており、最近は誘電体層の厚さは薄くなって積層数が増加する積層セラミック電子部品が製造されている。
【０００４】
しかし、定格電圧が相対的に高い高圧製品の場合、両端にかけられる高電圧により外部電極の両端子間にアーク（ａｒｃ）が発生する危険性があるため、小型化に対する技術的な困難が伴う。
【０００５】
特に、製品サイズが小さくなる場合には、外部電極の両端子間の間隔が大幅に減少するため、両端子間でのアーク発生の危険性がさらに高くなる。
【０００６】
従って、高圧製品において、製品サイズが小さくなる場合、外部電極の形状が重要な因子となる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、アーク（ａｒｃ）の発生を極力抑制することができる高圧用積層セラミック電子部品に関する。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によると、誘電体層を含み、上記誘電体層の積層方向に互いに対向する第１及び第２主面、上記第１及び第２主面を連結し、互いに対向する長さ方向の第３、第４側面及び幅方向の第５、第６側面を有する、長さ１．７９ｍｍ以下、幅１．０９ｍｍ以下のセラミック本体と、上記セラミック本体内で、上記誘電体層を挟んで互いに対向するように配置される第１及び第２内部電極と、上記第１内部電極と電気的に連結された第１外部電極及び上記第２内部電極と電気的に連結された第２外部電極と、を含み、上記第１及び第２外部電極のうち少なくとも一つにおいて、上記セラミック本体の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たす積層セラミック電子部品が提供される。
【０００９】
上記第１及び第２内部電極は、一端が上記セラミック本体の第３及び第４側面に交互に露出されることができる。
【００１０】
また、上記セラミック本体は、上記第１及び第２内部電極と上記誘電体層を挟んで上記第１及び第２内部電極と重畳領域を形成する少なくとも一つ以上の浮遊電極をさらに含むことができる。
【００１１】
上記セラミック本体の長さをＬ、上記第１外部電極と上記第２外部電極との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たすことができる。
【００１２】
上記誘電体層の平均厚さをｔｄと規定すると、ｔｄ≧１０μｍであることができる。
【００１３】
本発明の他の実施形態によると、複数の誘電体層が積層され、上記誘電体層の積層方向に互いに対向する第１及び第２主面、上記第１及び第２主面を連結し、互いに対向する長さ方向の第３、第４側面及び幅方向の第５、第６側面を有する、長さ１．７９ｍｍ以下、幅１．０９ｍｍ以下のセラミック本体と、上記セラミック本体内で、上記複数の誘電体層夫々を挟んで互いに対向するように配置される複数の第１及び第２内部電極と、上記第１内部電極と電気的に連結された第１外部電極及び上記第２内部電極と電気的に連結された第２外部電極と、を含み、上記第１及び第２外部電極のうち少なくとも一つにおいて、上記セラミック本体の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たす積層セラミック電子部品が提供される。
【００１４】
上記複数の第１及び第２内部電極は、一端が上記セラミック本体の第３及び第４側面に交互に露出されることができる。
【００１５】
また、上記セラミック本体は、上記複数の第１及び第２内部電極と上記誘電体層を挟んで上記第１及び第２内部電極と重畳領域を形成する少なくとも一つ以上の浮遊電極をさらに含み、上記第１及び第２内部電極と上記浮遊電極は、上記誘電体層の間に交互に積層されることができる。
【００１６】
上記セラミック本体の長さをＬ、上記第１外部電極と上記第２外部電極との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たすことができる。
【００１７】
上記誘電体層の平均厚さをｔｄと規定すると、ｔｄ≧１０μｍであることができる。
【発明の効果】
【００１８】
本発明によると、外部電極の形状を均一に塗布することにより、アーク（ａｒｃ）の発生を極力抑制することができる高圧用積層セラミック電子部品の実現が可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図２】図１のＣ方向からみた概略的な平面図である。
【図３】本発明の他の実施形態による図１のＣ方向からみた概略的な平面図である。
【図４】図１のＢ−Ｂ'断面図である。
【図５】本発明の他の実施形態による図１のＢ−Ｂ'断面図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがあり、図面上において同一の符号で表される要素は同一の要素である。
【００２１】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
【００２２】
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【００２３】
図２は図１のＣ方向からみた概略的な平面図である。
【００２４】
図３は本発明の他の実施形態による図１のＣ方向からみた概略的な平面図である。
【００２５】
図４は図１のＢ−Ｂ'断面図である。
【００２６】
図１、図２及び図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含み、上記誘電体層１の積層方向に互いに対向する第１及び第２主面、上記第１及び第２主面を連結し、互いに対向する長さ方向の第３、第４側面及び幅方向の第５、第６側面を有する、長さ１．７９ｍｍ以下、幅１．０９ｍｍ以下のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１を挟んで互いに対向するように配置される第１及び第２内部電極２ａ、２ｂと、上記第１内部電極２ａと電気的に連結された第１外部電極２２及び上記第２内部電極２ｂと電気的に連結された第２外部電極２４と、を含み、上記第１及び第２外部電極２２、２４のうち少なくとも一つにおいて、上記セラミック本体１０の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たすことができる。
【００２７】
上記第１及び第２内部電極２ａ、２ｂは、一端が上記セラミック本体の第３及び第４側面に交互に露出されることができる。
【００２８】
上記セラミック本体１０の長さをＬ、上記第１外部電極２２と上記第２外部電極２４との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たすことができる。
【００２９】
上記誘電体層１の平均厚さをｔｄと規定すると、ｔｄ≧１０μｍであることができる。
【００３０】
以下、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に積層セラミックキャパシタを用いて説明するが、これに制限されるものではない。
【００３１】
上記セラミック本体１０は直方体状を有することができる。本実施形態において、積層方向の断面を第１主面Ｔｆ及び第２主面Ｂｆ、長さ方向の断面を第３及び第４側面Ｓｆ１、Ｓｆ２、また幅方向の断面を第５及び第６側面Ｌｆ１、Ｌｆ２と定義する。
【００３２】
一方、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち「積層方向」と同様の概念で用いられることができる。
【００３３】
本発明の一実施形態によると、上記誘電体層１を形成する原料としては、十分な静電容量を得ることができるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００３４】
上記誘電体層１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
【００３５】
上記第１及び第２内部電極２ａ、２ｂを形成する材料は、特に制限されず、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、及び銅（Ｃｕ）の一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００３６】
本発明の一実施形態による積層セラミックキャパシタは、上記第１内部電極２ａと電気的に連結された第１外部電極２２及び上記第２内部電極２ｂと電気的に連結された第２外部電極２４を含むことができる。
【００３７】
上記第１及び第２外部電極２２、２４は、静電容量の形成のために上記第１及び第２内部電極２ａ、２ｂと電気的に連結されることができ、上記第２外部電極２４は、上記第１外部電極２２と異なる電位に連結されることができる。
【００３８】
また、上記第１及び第２外部電極２２、２４の形成位置は、上記第１及び第２内部電極２ａ、２ｂと電気的に連結される位置であれば特に制限されず、例えば、第１外部電極２２は上記セラミック本体１０の第１及び第２主面と第３側面に、第２外部電極２４は第１及び第２主面と第４側面に夫々形成されることができる。
【００３９】
上記第１及び第２外部電極２２、２４は、内部電極と同一の材質の導電性物質で形成されることができ、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されることができる。
【００４０】
上記第１及び第２外部電極２２、２４は、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後、焼成することにより形成されることができる。
【００４１】
また、上記第１及び第２外部電極２２、２４は、特に制限されないが、例えば、上記セラミック本体１０の一面でアーク（ａｒｃ）防止ギャップを形成するように配置されることができる。
【００４２】
図２を参照すると、上記第１及び第２外部電極２２、２４のうち少なくとも一つにおいて、上記セラミック本体１０の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たすことができる。
【００４３】
上記第１及び第２外部電極２２、２４において、上記セラミック本体１０の両端部から長さ方向に形成された最短塗布長さＡと最長塗布長さＢＷは、外部電極の形成のために塗布された外部電極用ペーストが乾燥される前に本体に沿って部分的に流れ落ちて、外部電極の形状が不均一になるため発生する。
【００４４】
上記外部電極の形状は多様な形状に不規則に形成され、例えば、図２のように上記セラミック本体１０の表面に沿って外部電極用ペーストが流れ落ちる形状、または図３のように上記セラミック本体１０の長さ方向に角に沿って流れ落ちる形状になりうる。
【００４５】
また、上記外部電極の不規則な形状は、全ての外部電極に形成されることもありうるが、何れか一つの外部電極にのみ形成されることもありうるということは勿論である。
【００４６】
本発明の一実施形態による積層セラミックキャパシタは高圧用部品であり、アーク（ａｒｃ）の発生を極力抑制するために、上記のように第１及び第２外部電極２２、２４のうち少なくとも一つにおいて、上記セラミック本体１０の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たすことができる。
【００４７】
ここで、高圧用とは、例えば、１〜５ＫＶの範囲の電圧帯域を意味するが、これに制限されず、２００Ｖ以上の範囲の中圧用にも適用されることができるということは勿論である。
【００４８】
上記第１及び第２外部電極２２、２４において、上記セラミック本体１０の両端部から長さ方向に形成された最長長さＢＷに対する最短長さＡの比が０．５未満である場合は、電界集中によるアーク放電が起こる可能性があり、上記比が１．０である場合は、外部電極用ペーストが流れ落ちない外部電極の形状であり、アーク放電が理想的に抑制されることができる。
【００４９】
高圧用積層セラミックキャパシタの小型化傾向により、外部電極の両端子間にアークが発生する危険性が高く、特に、製品サイズが２０１２サイズ以下である場合、アークの発生危険性がさらに高くなる。
【００５０】
本発明の一実施形態による積層セラミックキャパシタの製品サイズは、特に制限されないが、製品サイズが２０１２サイズ以下である場合、上記のように外部電極の形状を均一にすることにより、アークの発生を極力抑制することができる。
【００５１】
アーク（ａｒｃ）の発生を極力抑制するために、第１及び第２外部電極２２、２４のうち少なくとも一つにおいて、上記セラミック本体１０の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たすように、外部電極の形状を均一にする方法について以下で具体的に説明する。
【００５２】
本発明の一実施形態により、上記外部電極の形状を均一にするための方法は、特に制限されないが、例えば、除去しやすい有機物コーティング膜を用いて、上記外部電極の形状において不均一な領域の形成を最小限に制御することにより、均一にすることができる。
【００５３】
上記第１及び第２外部電極２２、２４は、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後、焼成することにより形成されることができる。
【００５４】
上記方法は、セラミック本体１０に第１及び第２外部電極２２、２４を形成する前に、まず、除去しやすい有機物コーティング膜を上記セラミック本体１０の表面に形成することができる。
【００５５】
次に、上記セラミック本体１０から、第１及び第２外部電極２２、２４が形成される部分の有機物コーティング膜を除去する工程を行うことができる。
【００５６】
次に、上記セラミック本体１０の表面に外部電極用導電性ペーストを塗布して、第１及び第２外部電極２２、２４を形成する工程を行うことができる。
【００５７】
最後に、上記第１及び第２外部電極２２、２４が形成された上記セラミック本体１０の表面から有機物コーティング膜を除去することにより、有機物コーティング膜上に付着した外部電極用導電性ペーストが流れ落ちた部分まで除去することができる。
【００５８】
また、図２及び図３を参照すると、上記セラミック本体１０の長さをＬ、上記第１外部電極２２と上記第２外部電極２４との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たすことができる。
【００５９】
本発明の一実施形態による積層セラミック電子部品は、アーク（ａｒｃ）の発生を極力抑制するために、上記のように０．５≦Ａ／ＢＷ≦１．０の関係を満たすように外部電極の形状を制御するだけでなく、セラミック本体の長さと、上記第１外部電極２２と上記第２外部電極２４との間の最短長さと、の比を制御することにより、アークの発生抑制の効果がさらに向上されることができる。
【００６０】
特に、本発明の一実施形態による積層セラミック電子部品は、アークの発生危険性がより高い２０１２以下のサイズの高圧用製品群において、アークの発生抑制の効果がより優れる。
【００６１】
上記のように、上記セラミック本体１０の長さＬと、上記第１外部電極２２と上記第２外部電極２４との間の最短長さＧと、の比が０．７５≦Ｇ／Ｌ≦０．９４になるように制御すると、アークの発生を抑制することができる。
【００６２】
上記セラミック本体１０の長さＬと上記第１外部電極２２と上記第２外部電極２４との間の最短長さＧとの比が０．７５未満である場合は、電界集中によるアーク放電が起こる可能性があり、上記比が０．９４を超過する場合は、メッキ液がセラミック本体の内部に侵入したり、外部電極の接着強度が低下する可能性があるため、問題となりうる。
【００６３】
上記第１及び第２内部電極２ａ、２ｂは、一端が上記セラミック本体の第３及び第４側面Ｓｆ１、Ｓｆ２に交互に露出されることができる。
【００６４】
本発明の一実施形態による積層セラミックキャパシタは、上記誘電体層１の平均厚さをｔｄと規定すると、ｔｄ≧１０μｍであることができる。
【００６５】
上記誘電体層１の平均厚さは、隣接する内部電極２ａ、２ｂの間に形成された誘電体層の平均厚さを意味することができる。
【００６６】
上記誘電体層１の平均厚さは、図２のように、セラミック本体１０の長さ方向の断面を走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
【００６７】
例えば、図２のように、セラミック本体１０の幅Ｗ方向の中央部で切断した長さ及び厚さ方向（Ｌ−Ｔ）の断面を走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層に対して、長さ方向に等間隔である３０個の地点でその厚さを測定することにより、平均値を測定することができる。
【００６８】
上記等間隔である３０個の地点は、第１及び第２内部電極２ａ、２ｂが重なり合う領域を意味する容量形成部で測定されることができる。
【００６９】
また、このような平均値の測定を、１０個以上の誘電体層に拡張して平均値を測定すると、誘電体層の平均厚さをより一般化することができる。
【００７０】
本発明の一実施形態による積層セラミックキャパシタは高圧用部品であり、絶縁破壊電圧（ＢＤＶ：Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ）を高めて耐電圧特性を向上させるために、上記のように誘電体層１の平均厚さｔｄが１０μｍ以上であることができる。
【００７１】
図５は本発明の他の実施形態による図１のＢ−Ｂ'断面図である。
【００７２】
図５を参照すると、セラミック本体１０は、第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と、誘電体層を挟んで上記第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と重畳領域を形成する少なくとも一つ以上の浮遊電極４と、をさらに含むことができる。
【００７３】
本発明の上記の実施形態によると、上記誘電体層１を挟んで第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と重畳領域を形成する少なくとも一つ以上の浮遊電極４を含むことにより、誘電体層の厚さの減少による電界集中を防止し、所望の耐電圧性能を得ることができる。
【００７４】
本発明の他の実施形態による積層セラミック電子部品は、複数の誘電体層１が積層され、上記誘電体層１の積層方向に互いに対向する第１及び第２主面Ｔｆ、Ｂｆ、上記第１及び第２主面Ｔｆ、Ｂｆを連結し、互いに対向する長さ方向の第３、第４側面Ｓｆ１、Ｓｆ２及び幅方向の第５、第６側面Ｌｆ１、Ｌｆ２を有する、長さ１．７９ｍｍ以下、幅１．０９ｍｍ以下のセラミック本体１０と、上記セラミック本体１０内で上記複数の誘電体層１夫々を挟んで互いに対向するように配置される複数の第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と、上記第１内部電極２ａ’、２ｂ’と電気的に連結された第１外部電極２２及び上記第２内部電極２ａ’’、２ｂ’’と電気的に連結された第２外部電極２４と、を含み、上記第１及び第２外部電極２２、２４のうち少なくとも一つにおいて、上記セラミック本体１０の両端部から長さ方向に形成された最短長さをＡ、最長長さをＢＷと規定すると、０．５≦Ａ／ＢＷ＜１．０の関係を満たすことができる。
【００７５】
上記の実施形態による積層セラミック電子部品は、誘電体層、第１及び第２内部電極層が夫々複数で積層されたことを除き、上述した一実施形態による積層セラミック電子部品と同様であるため、重複される説明は省略する。
【００７６】
上記第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’は、一端が上記セラミック本体の第３及び第４側面Ｓｆ１、Ｓｆ２に交互に露出されることができる。
【００７７】
また、上記積層セラミックキャパシタは、上記複数の第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と、上記誘電体層１を挟んで上記第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と重畳領域を形成する少なくとも一つ以上の浮遊電極４と、をさらに含むことができる。
【００７８】
また、上記第１及び第２内部電極２ａ’、２ａ’’、２ｂ’、２ｂ’’と上記浮遊電極４とは、上記誘電体層１の間に交互に積層されることができる。
【００７９】
上記少なくとも一つ以上の浮遊電極４により、上記積層セラミックキャパシタには直列接続のキャパシタ部が複数個で形成されるように構成されることができる。
【００８０】
これにより、小型大容量の積層セラミックキャパシタの実現が可能であるだけでなく、誘電体の単位厚さ当たりの耐電圧を大きくすることができて、耐電圧性能に優れた高圧用積層セラミックキャパシタを実現することもできる。
【００８１】
上記セラミック本体１０の長さをＬ、上記第１外部電極２２と上記第２外部電極２４との間の最短長さをＧと規定すると、０．７５≦Ｇ／Ｌ≦０．９４を満たすことができる。このように制御することにより、アークの発生を抑制する効果が優れるということは、上述したとおりである。
【００８２】
以下、実施例を利用して本発明をより詳細に説明するが、本発明はこれによって制限されるものではない。
【００８３】
本実施例は、第１及び第２内部電極と浮遊電極とが誘電体層の間に交互に積層され、上記誘電体層の厚さｔｄが１０μｍ以上である積層セラミックキャパシタに対して、アーク放電の発生電圧をテストするために行われた。
【００８４】
本実施例による積層セラミックキャパシタは、下記のような段階を経て製作された。
【００８５】
まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して複数のセラミックグリーンシートを製造し、これにより誘電体層を形成した。
【００８６】
上記複数のセラミックグリーンシートの厚さは、焼成後における誘電体層の平均厚さが１０μｍとなるように設定された。
【００８７】
上記誘電体層の平均厚さは、光学顕微鏡を利用して誘電体層の写真を撮影した後、測定プログラムを利用して実測した。
【００８８】
次に、ニッケル粒子の平均サイズが０．０５〜０．２μｍである内部電極用導電性ペーストを製造した。
【００８９】
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法により塗布して内部電極を形成した後、５０層を積層して積層体を製作した。
【００９０】
ここで、上記内部電極は、上記セラミック素体の長さ方向の側面に末端が夫々露出される複数の第１及び第２内部電極と、上記第１及び第２内部電極と重畳領域を形成する少なくとも一つ以上の浮遊電極とが交互に形成されるように製作した。
【００９１】
その後、圧着及び切断して２０１２規格サイズ（Ｓｉｚｅ）のチップ（長さ×幅×厚さが２．０ｍｍ×１．２ｍｍ×１．２ｍｍ）を製作し、上記チップをＨ２０．１％以下の還元雰囲気の温度１０５０〜１２００℃で焼成した。
【００９２】
次に、外部電極の形成、メッキなどの工程を経て、積層セラミックキャパシタを製作した。
【００９３】
一方、比較例は上記実施例と比較して、上記第１及び第２外部電極２２、２４において、上記セラミック本体１０の両端部から長さ方向に形成された最長長さＢＷに対する最短長さＡの比、またはセラミック本体１０の長さＬ及び上記第１外部電極２２と上記第２外部電極２４との間の最短長さＧとの比が、本発明の数値範囲を外れるように製作したことを除き、その製造方法は同様であった。
【００９４】
下記の表１は、積層セラミックキャパシタの誘電体層の厚さによるアーク放電の発生電圧（Ｖ）を比較した表である。
【００９５】
【表１】
0005980549.tif 000002
【００９６】
上記表１を参照すると、比較例１及び２は誘電体層の平均厚さが１０μｍ未満の場合であり、本発明の数値範囲を満たす場合にも、上記誘電体層の平均厚さが薄いためアーク放電は発生しないが、誘電体の内部が破損するという問題が生じる。
【００９７】
実施例１は誘電体層の平均厚さが１０μｍ以上の場合であり、本発明の数値範囲を満たす場合、アーク放電の発生電圧が高いため、絶縁破壊の電圧特性が向上されることが分かる。
【００９８】
従って、上述の説明のように、本発明の一実施形態による積層セラミック電子部品は、誘電体層１の焼成後の平均厚さが１０μｍ以上である場合、アーク放電の発生電圧が高いため、絶縁破壊の電圧特性が向上されることが分かる。
【００９９】
下記の表２は、積層セラミックキャパシタのサイズによるアーク放電の発生電圧（Ｖ）を比較した表である。
【０１００】
【表２】
0005980549.tif 000003
【０１０１】
上記表２を参照すると、比較例３は２０１２規格サイズ（Ｓｉｚｅ）のチップの場合であり、第１及び第２外部電極２２、２４において、上記セラミック本体１０の両端部から長さ方向に形成された最長長さＢＷに対する最短長さＡの比、またはセラミック本体１０の長さＬと、上記第１外部電極２２と上記第２外部電極２４との間の最短長さＧとの比が本発明の数値範囲を外れる場合、アーク放電の発生電圧が低いため問題が生じることが分かる。
【０１０２】
一方、比較例４及び５は夫々３２１６規格サイズ（Ｓｉｚｅ）のチップ及び４５３２規格サイズ（Ｓｉｚｅ）のチップの場合であり、第１及び第２外部電極２２、２４において、上記セラミック本体１０の両端部から長さ方向に形成された最長長さＢＷに対する最短長さＡの比、またはセラミック本体１０の長さＬと上記第１外部電極２２と上記第２外部電極２４との間の最短長さＧとの比が本発明の数値範囲を外れる場合にも、アーク放電の発生電圧が高いため問題がないことが分かる。
【０１０３】
従って、上述の説明のように、本発明の一実施形態による積層セラミック電子部品は、２０１２規格サイズ（Ｓｉｚｅ）以下の場合、アーク放電の発生電圧が高いため効果があることが分かる。
【０１０４】
下記の表３は２０１２規格サイズ（Ｓｉｚｅ）のチップにおいて、第１及び第２外部電極における、上記セラミック本体１０の両端部から長さ方向に形成された最長長さＢＷ、セラミック本体の長さＬと上記第１外部電極と上記第２外部電極との間の最短長さＧとの比によるアーク放電の発生電圧（Ｖ）を比較した表である。
【０１０５】
【表３】
0005980549.tif 000004
【０１０６】
上記の表３から分かるように、セラミック本体の長さＬと第１外部電極と第２外部電極との間の最短長さＧとの比が０．７５以上、０．９４以下の数値範囲を満たす実施例２から８の場合、アーク放電の発生電圧（Ｖ）が２２５０Ｖ以上であり、アークの発生を防止することができるということが分かる。
【０１０７】
一方、比較例６から１２は、上記セラミック本体の長さＬと第１外部電極と第２外部電極との間の最短長さＧとの比が０．７５未満及び０．９４を超過する場合であり、０．７５未満ではアーク放電の発生電圧が低いため、アークが発生する問題が生じ、０．９４超過ではメッキ液がセラミック本体内部に侵入し、耐湿不良が発生する恐れがあり、問題となりうる。
【０１０８】
結論的に、本発明の一実施形態によると、第１及び第２外部電極において、上記セラミック本体１０の両端部から長さ方向に形成された最長長さＢＷに対する最短長さＡの比が０．５≦Ａ／ＢＷ＜１．０の関係を満たす場合、アーク放電の発生電圧（Ｖ）が高くなり、アーク（ａｒｃ）の発生を極力抑制することができる高圧用積層セラミック電子部品の実現が可能である。
【０１０９】
また、セラミック本体の長さＬと、第１外部電極と第２外部電極との間の最短長さＧとの比が０．７５≦Ｇ／Ｌ≦０．９４を満たす場合、アーク放電の発生電圧（ｋＶ）がさらに高くなり、アーク（ａｒｃ）の発生を極力抑制することができる高圧用積層セラミック電子部品の実現が可能である。
【０１１０】
本発明は、上述の実施形態及び添付の図面により限定されず、添付の特許請求の範囲により限定される。従って、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野の通常の知識を有する者には明白であり、これも本発明の範囲に属する。
【符号の説明】
【０１１１】
１  誘電体層
２ａ、２ａ'、２ａ''  第１内部電極
２ｂ、２ｂ'、２ｂ''  第２内部電極
２２、２４  外部電極
４  浮遊電極
１０  セラミック本体
ｔｄ  誘電体層の平均厚さ
Ａ  外部電極の長さ方向の最短塗布長さ
ＢＷ  外部電極の長さ方向の最長塗布長さ
Ｌ  セラミック本体の長さ
Ｇ  第１外部電極塗布領域と第２外部電極塗布領域との間の最短長さ
【図１】
0005980549.tif 000005
【図２】
0005980549.tif 000006
【図３】
0005980549.tif 000007
【図４】
0005980549.tif 000008
【図５】
0005980549.tif 000009