(57)【特許請求の範囲】
【請求項１】
定電流を負荷に供給する定電流出力ドライバであって、
基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、
前記ドライバセルは、
前記基準電圧ラインに接続されている出力駆動ラインと、
前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、
前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、
第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含むことを特徴とする定電流出力ドライバ。
【請求項２】
複数の前記ドライバセルが並置して形成されており、
前記第１テスト信号を外部から受ける為の外部端子に接続されており前記複数のドライバセルに沿って伸張するテスト信号ラインと、
前記テスト信号ライン上において前記外部端子からの配線長が夫々異なる分岐位置から前記第１テスト信号を前記複数のドライバセル各々に個別に供給する複数の分岐ラインと、
前記外部端子に前記第１テスト信号が供給された際に、前記外部端子からの配線長が最も長い前記分岐位置に前記第１テスト信号が表れた後に前記基準電圧ラインを接地電位に設定すべき制御を前記プルダウン回路に施すゲート回路と、を含むことを特徴とする請求項１記載の定電流出力ドライバ。
【請求項３】
前記電流出力トランジスタはｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項１又は２記載の定電流出力ドライバ。
【請求項４】
定電流を負荷に供給する定電流出力ドライバが形成されている半導体装置であって、
基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、
前記ドライバセルは、
前記基準電圧ラインに接続されている出力駆動ラインと、
前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、
前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、
第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含むことを特徴とする半導体装置。
【請求項５】
複数の前記ドライバセルが並置して形成されており、
前記第１テスト信号を外部から受ける為の外部端子に接続されており前記複数のドライバセルに沿って伸張するテスト信号ラインと、
前記テスト信号ライン上において前記外部端子からの配線長が夫々異なる分岐位置から前記第１テスト信号を前記複数のドライバセル各々に個別に供給する複数の分岐ラインと、
前記外部端子に前記第１テスト信号が供給された際に、前記外部端子からの配線長が最も長い前記分岐位置に前記第１テスト信号が表れた後に前記基準電圧ラインを接地電位に設定すべき制御を前記プルダウン回路に施すゲート回路と、を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記電流出力トランジスタはｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項４又は５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流出力ドライバ、特に複数の負荷を夫々一定電流で駆動する為の定電流出力ドライバ及びこの定電流出力ドライバが形成された半導体装置に関する。
【背景技術】
【０００２】
プリンタヘッド又はディスプレイパネルに複数個配列されているＬＥＤ（Light Emitting Diode）素子又は有機エレクトロルミネッセンス（以下、有機ＥＬと略称する）素子等の負荷を夫々定電流で駆動する定電流ドライバとして、基準電流発生回路を備えたものが提案されている（例えば、特許文献１の図２、図３参照）。この定電流ドライバでは、先ず、外部接続された基準抵抗の一端の電圧値を所定の定電圧と一致させるべき制御信号を制御用トランジスタのゲート端子に印加することにより、制御用トランジスタ及び基準抵抗に基準電流を流す。そして、多出力型のカレントミラー回路によって上記基準電流と同一電流値を有する、各負荷毎の複数の定電流を生成するのである。ところで、かかる定電流ドライバが形成される半導体チップの構造、或いは使用環境によっては、上記した如き制御信号のラインにノイズが重畳する場合がある。従って、このようなノイズが動作に悪影響を与える場合には、ノイズ軽減用のコンデンサを信号ラインに接続する必要がある。
【０００３】
また、近年、製造後の半導体チップの信頼性、つまり平均寿命等を試験する信頼性試験として、仕様上の電圧よりも高い電圧を各内部素子に印加することにより信頼性試験の時間短縮化を図るようにした電圧加速試験が実施されている。
【０００４】
この際、上記した如きコンデンサに対する信頼性試験を短時間で終了させる為には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの耐圧よりも高い電圧を電源ラインを介してこのコンデンサに印加するのが好ましい。
【０００５】
ところが、このような高電圧を印加した際に、電源ラインに接続されているＭＯＳトランジスタがオン状態にあると、そのゲート・ソース間の電圧が耐圧オーバーとなり、ＭＯＳトランジスタに損傷を与えてしまう虞が生じる。よって、電圧加速試験を実施するにあたり、ノイズ軽減用のコンデンサを含む定電流出力ドライバに対しては、むやみに高い電圧を印加することは出来ない。
【０００６】
従って、ゲート・ソース間の耐圧が低いＭＯＳトランジスタ、つまり電流駆動能力が高いＭＯＳトランジスタが形成されている定電流ドライバ内に、ノイズ軽減を担うコンデンサが設けられている場合には、電圧加速試験に長大な時間が費やされてしまうという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２９３２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、電流出力用のトランジスタを損傷させることなく且つ電圧加速試験の期間増大を抑えることが可能な定電流出力ドライバ及びこれを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る定電流出力ドライバは、定電流を負荷に供給する定電流出力ドライバであって、基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、前記ドライバセルは、前記基準電圧ラインに接続されている出力駆動ラインと、前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含む。
【００１０】
また、本発明に係る半導体装置は、定電流を負荷に供給する定電流出力ドライバが形成されている半導体装置であって、基準電圧を発生してこれを基準電圧ラインに送出する基準電圧発生回路と、一端が前記基準電圧ラインに接続されており他端に電源電位が印加されているコンデンサと、第１テスト信号に応じて前記基準電圧ラインを接地電位に固定するプルダウン回路と、ドライバセルと、を有し、前記ドライバセルは、前記基準電圧ラインに接続されている出力駆動ラインと、前記出力駆動ラインを介してゲート端子に供給された前記基準電圧に応じた電流量の電流を前記定電流として出力する電流出力トランジスタと、前記第１テスト信号に応じて前記基準電圧ライン及び前記出力駆動ライン同士の接続を遮断するラインスイッチと、第２テスト信号に応じて前記出力駆動ラインを前記電源電位に固定するプルアップ回路と、を含む。
【発明の効果】
【００１１】
本発明においては、電流出力トランジスタを駆動する為の基準電圧を伝送する基準電圧ラインに接続されているノイズ除去用のコンデンサに対して電圧加速試験を実施可能とすべく、電流出力ドライバ内に、以下の如きプルダウン回路、ラインスイッチ、及びプルアップ回路を設けるようにしている。プルダウン回路は、第１のテスト信号に応じて基準電圧ラインを接地電圧に設定することにより電圧加速試験用の電圧をコンデンサに印加する。また、ラインスイッチは、第１のテスト信号に応じて電流出力トランジスタのゲート端子に接続されている出力駆動ライン及び基準電圧ライン間の接続を遮断する。また、プルアップ回路は、第２のテスト信号に応じて、出力駆動ラインを電源電圧に設定する。
【００１２】
かかる構成によれば、電圧加速試験用の電圧が上記コンデンサに印加されている間に亘り、電流出力トランジスタのゲート端子に接続されている出力駆動ライン及び基準電圧ライン間の接続を遮断すると共に、出力駆動ラインを介して電流出力トランジスタのゲート端子に電源電圧を印加することが可能となる。
【００１３】
よって、電流出力用トランジスタのゲート・ソース間耐圧よりも高い電圧加速試験用の電圧が外部から印加されても、この間、電流出力トランジスタのゲート・ソース間に掛かる電圧を低下させることが可能となる。従って、本発明によれば、電流出力トランジスタとしてゲート・ソース間耐圧の低いものが採用されていた場合であっても、かかるトランジスタに損傷を与えることなく、電圧加速試験の期間増大を抑えることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る定電流出力ドライバを含む表示装置１００の概略構成を示すブロック図である。
【図２】定電流出力ドライバ４０の内部構成を示す図である。
【図３】ドライバセル４２１〜４２ｍ各々の内部構成を示す回路図である。
【図４】電圧加速試験を実施する際に構築するシステム構成を示すブロック図である。
【図５】コンデンサ４３に対する電圧加速試験における動作を示すタイムチャートである。
【図６】コンデンサ４３に対する電圧加速試験における他の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１５】
図１は、本発明に係る定電流出力ドライバを含む表示装置１００の概略構成を示すブロック図である。
【００１６】
図１に示すように、表示装置１００は、表示パネル１、駆動制御部２、走査線駆動部３、及び本発明に係る駆動回路としてのデータ線駆動部４からなる。
【００１７】
表示パネル１には、夫々が２次元画面の水平方向に伸張するｎ個の走査線Ｓ１〜Ｓｎ（ｎは２以上の整数）と、夫々が２次元画面の垂直方向に伸張するｍ個のデータ線Ｄ１〜Ｄｍ（ｍは２以上の整数）とが設けられている。更に、走査線及びデータ線の各交叉部の領域（破線にて囲まれる領域）には、ＬＥＤ素子又は有機ＥＬ素子からなる表示セルが形成されている。
【００１８】
駆動制御部２は、入力映像信号に応じて表示パネル１の走査線Ｓ１〜Ｓｎ各々に走査パルスを順次印加させるべき走査制御信号を生成しこれ走査線駆動部３に供給する。
【００１９】
また、駆動制御部２は、入力映像信号に基づき各画素毎の輝度レベルに対応したパルス幅を有する画素駆動信号ＰＷＭ１〜ＰＷＭｍを生成し、これらを制御信号ＶＥＬと共にデータ線駆動部４に供給する。例えば、駆動制御部２は、動作を活性化させるべき論理レベル１の制御信号ＶＥＬと共に、輝度レベルが高いほど論理レベル０のパルス幅が広い画素駆動信号ＰＷＭをデータ線駆動部４に供給する。
【００２０】
走査線駆動部３は、駆動制御部２から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル１の走査線Ｓ１〜Ｓｎ各々に順次択一的に印加する。
【００２１】
データ線駆動部４は、本発明に係る定電流出力ドライバ４０を含み、駆動制御部２から供給された画素駆動信号ＰＷＭ１〜ＰＷＭｍ各々のパルス幅に応じた期間に亘り、夫々が所定の一定電流を有する発光駆動電流ＧＣ１〜ＧＣｍを生成して表示パネル１のデータ線Ｄ１〜Ｄｍに夫々送出する。
【００２２】
図２は、定電流出力ドライバ４０の内部構成を示す図である。
【００２３】
定電流出力ドライバ４０は、半導体装置としての半導体チップに形成されており、基準電圧発生回路４１、ドライバセル４２１〜４２ｍ、コンデンサ４３、アンドゲート４４及びプルダウン回路４５を有する。この半導体チップには、チップ外部から供給された、テスト信号ＴＶＳＴ及びＴＶＳＴＢ、電源電圧ＶＤＤ、接地電圧ＧＮＤ、制御信号ＶＥＬ、及び画素駆動信号ＰＷＭ１〜ＰＷＭｍを夫々受ける為の外部端子ＴＩＮ、並びに発光駆動電流ＧＣ１〜ＧＣｍを外部出力する為の外部端子ＴＯＵＴが形成されている。尚、かかる半導体チップ上には、上記したｍ個のドライバセル４２１〜４２ｍが例えば一列に並置されており、これらドライバセル４２１〜４２ｍに沿って、テスト信号ラインＬＴ１、テスト信号ラインＬＴ２、接地ラインＬＧ、及び電源ラインＬＰの各々が伸張して形成されている。この際、電源ラインＬＰの一端が電源電圧ＶＤＤを受ける為の外部端子ＴＩＮに接続されており、接地ラインＬＧの一端が接地電圧ＧＮＤを受ける為の外部端子ＴＩＮに接続されている。また、テスト信号ラインＬＴ１の一端がテスト信号ＴＶＳＴを受ける為の外部端子ＴＩＮに接続されており、テスト信号ラインＬＴ２の一端がテスト信号ＴＶＳＴＢを受ける為の外部端子ＴＩＮに接続されている。尚、テスト信号ラインＬＴ１は、図２に示す如き、ドライバセル４２１〜４２ｍに沿ったＵ字状の配線パターンを有する。
【００２４】
図２に示すように、基準電圧発生回路４１には、電源ラインＬＰを介して電源電圧ＶＤＤが供給されていると共に、接地ラインＬＧを介して接地電圧ＧＮＤが供給されている。基準電圧発生回路４１は、上記した制御信号ＶＥＬに応じて以下の如き基準電圧ＶＢＩＡＳの発生動作を開始する。すなわち、基準電圧発生回路４１は、電源電圧ＶＤＤ及び接地電圧ＧＮＤに基づき、発光駆動電流ＧＣ１〜ＧＣｍの電流値を決定する基準電圧ＶＢＩＡＳを発生し、これを基準電圧ラインＬＲを介して、ドライバセル４２１〜４２ｍ、コンデンサ４３の一端及びプルダウン回路４５の各々に印加する。
【００２５】
ドライバセル４２１〜４２ｍの各々には、電源ラインＬＰ、接地ラインＬＧ、基準電圧ラインＬＲ、テスト信号ラインＬＴ１及びテスト信号ラインＬＴ２が接続されている。この際、ドライバセル４２１には、テスト信号ラインＬＴ１上において外部端子ＴＩＮから配線長ＷＡだけ離間した分岐位置Ａ１から分岐した分岐ラインを介してテスト信号ＴＶＳＴが供給される。更に、このドライバセル４２１には、テスト信号ラインＬＴ２上において外部端子ＴＩＮから配線長ＷＡだけ離間した分岐位置Ｂ１から分岐した分岐ラインを介してテスト信号ＴＶＳＴＢが供給される。また、ドライバセル４２２には、テスト信号ラインＬＴ１上において上記分岐位置Ａ１よりも外部端子ＴＩＮからの配線長が長い分岐位置Ａ２から分岐した分岐ラインを介してテスト信号ＴＶＳＴが供給される。更に、このドライバセル４２２には、テスト信号ラインＬＴ２上において上記分岐位置Ｂ１よりも外部端子ＴＩＮからの配線長が長い分岐位置Ｂ２から分岐した分岐ラインを介してテスト信号ＴＶＳＴＢが供給される。要するに、ドライバセル４２Ｋ（Ｋ：１〜ｍの整数）には、テスト信号ラインＬＴ１上において分岐位置Ａ（Ｋ−１）よりも外部端子ＴＩＮからの配線長が長い分岐位置Ａ（Ｋ）から分岐した分岐ラインを介して、テスト信号ＴＶＳＴが供給される。更に、ドライバセル４２Ｋには、テスト信号ラインＬＴ２上において分岐位置Ｂ（Ｋ−１）よりも外部端子ＴＩＮからの配線長が長い分岐位置Ｂ（Ｋ）から分岐した分岐ラインを介して、テスト信号ＴＶＳＴＢが供給される。要するに、テスト信号ライン（ＬＴ１、ＬＴ２）上において外部端子ＴＩＮからの配線長が夫々異なる位置から分岐した分岐ラインを介して各ドライバセル４２に第１のテスト信号ＴＶＳＴが供給されるのである。
【００２６】
また、ドライバセル４２１には画素駆動信号ＰＷＭ１、４２２にはＰＷＭ２、４２３にはＰＷＭ３、・・・、４２ｍ−１にはＰＷＭｍ−１、４２ｍにはＰＷＭｍが夫々供給されている。
【００２７】
図３は、ドライバセル４２１〜４２ｍ各々の内部構成を示す回路図である。
【００２８】
ドライバセル４２１〜４２ｍの各々は同一の回路構成からなる。ｐチャネルＭＯＳ型トランジスタからなるラインスイッチ４２１のゲート端子はテスト信号ラインＬＴ１に接続されており、そのソース端子は基準電圧ラインＬＲに接続されている。また、ラインスイッチ４２１のドレイン端子は出力駆動ラインＬＱを介して、ｐチャネルＭＯＳ型トランジスタからなるプルアップ回路４２２のドレイン端子、及びｐチャネルＭＯＳ型トランジスタからなる電流出力トランジスタ４２３のゲート端子に夫々接続されている。プルアップ回路４２２のソース端子は電源ラインＬＰに接続されており、そのゲート端子はテスト信号ラインＬＴ３に接続されている。ｐチャネルＭＯＳ型のトランジスタ４２４のソース端子は電源ラインＬＰに接続されており、そのゲート端子には画素駆動信号ＰＷＭＫ（Ｋ：１〜ｍの整数）が供給されている。また、トランジスタ４２４のドレイン端子は電流出力トランジスタ４２３のソース端子に接続されている。電流出力トランジスタ４２３のドレイン端子は外部端子ＴＯＵＴに接続されており、かかる外部端子ＴＯＵＴを介して発光駆動電流ＧＣＫが出力される。尚、上記したラインスイッチ４２１、プルアップ回路４２２、電流出力トランジスタ４２３及びトランジスタ４２４各々のバックゲートは電源ラインＬＰに接続されている。
【００２９】
以下に、各ドライバセル４２Ｋの内部動作について説明する。
【００３０】
トランジスタ４２４は、画素駆動信号ＰＷＭＫが論理レベル０となっている間だけオン状態となり、電源ラインＬＰを介して供給された電源電圧ＶＤＤを電流出力トランジスタ４２３に供給する。ラインスイッチ４２１は、電圧加速試験の非実行を示す論理レベル０のテスト信号ＴＶＳＴが供給された場合にはオン状態となり、出力駆動ラインＬＱと、基準電圧ラインＬＲとを電気的に接続する。これにより、ラインスイッチ４２１は、基準電圧ラインＬＲを介して供給された基準電圧ＶＢＩＡＳを出力駆動ラインＬＱを介して電流出力トランジスタ４２３のゲート端子に供給する。一方、電圧加速試験を実行することを示す論理レベル１のテスト信号ＴＶＳＴがテスト信号ラインＬＴ１を介して供給された場合には、ラインスイッチ４２１はオフ状態となり、出力駆動ラインＬＱと、基準電圧ラインＬＲとの接続を遮断する。
【００３１】
よって、テスト信号ＴＶＳＴが電圧加速試験の非実行を示す論理レベル０の状態にある場合、例えば通常動作時には、電流出力トランジスタ４２３及びトランジスタ４２４が上記した基準電圧ＶＢＩＡＳに応じた電流量の発光駆動電流ＧＣＫを生成し、これを画素駆動信号ＰＷＭＫが論理レベル０となっている期間に亘り外部端子ＴＯＵＴを介して出力する。
【００３２】
一方、テスト信号ＴＶＳＴが電圧加速試験の実行を示す論理レベル１であり、且つテスト信号ＴＶＳＴＢが論理レベル０である場合には、プルアップ回路４２２がオン状態となり、電源ラインＬＰを介して電源電圧ＶＤＤが電流出力トランジスタ４２３のゲート端子に印加される。すなわち、電圧加速試験時には、電流出力トランジスタ４２３を強制的にオフ状態とする高電圧（ＶＤＤ）が印加され、そのゲート端子がプルアップされるのである。
【００３３】
コンデンサ４３は、基準電圧ＶＢＩＡＳに対するノイズ除去を担う安定化容量であり、その一端が基準電圧ラインＬＲ、他端が電源ラインＬＰに接続されている。
【００３４】
アンドゲート４４は、半導体チップ上においてテスト信号ＴＶＳＴを受ける外部端子ＴＩＮの近傍に形成されている。ここで、アンドゲート４４の第１及び第２入力端子は共にテスト信号ラインＬＴ１に接続されているが、第１入力端子はテスト信号ラインＬＴ１上において、上記分岐位置Ａ１よりも外部端子ＴＩＮからの配線長が短い位置に接続されており、第２入力端子は上記分岐位置Ａｍよりも外部端子ＴＩＮからの配線長が長い位置に接続されている。アンドゲート４４は、上記した第１及び第２入力端子に供給されたテスト信号ＴＶＳＴの信号が共に論理レベル１である場合には論理レベル１、その他の場合には論理レベル０のテスト信号ＴＶＳＴＤをプルダウン回路４５に供給する。
【００３５】
要するに、アンドゲート４４は、テスト信号ラインＬＴ１の配線遅延を考慮し、外部端子ＴＩＮに論理レベル１のテスト信号ＴＶＳＴが供給された際に、外部端子ＴＩＮからの配線長が最も長い分岐位置Ａｍから論理レベル１のテスト信号ＴＶＳＴが表れてから、論理レベル１のテスト信号ＴＶＳＴＤをプルダウン回路４５に供給するのである。
【００３６】
プルダウン回路４５は、ｎチャネルＭＯＳ型のトランジスタからなり、そのソース端子は接地ラインＬＧに接続されており、ドレイン端子は基準電圧ラインＬＲに接続されている。更に、プルダウン回路４５のゲート端子には上記テスト信号ＴＶＳＴＤが供給されている。プルダウン回路４５は、アンドゲート４４から論理レベル１のテスト信号ＴＶＳＴＤが供給された場合にだけオン状態となり、基準電圧ラインＬＲ及び接地ラインＬＧ間を短絡する。すなわち、プルダウン回路４５は、全てのドライバセル４２１〜４２ｍに対してテスト信号ＴＶＳＴの供給が為され、各ドライバセル４２内の出力駆動ラインＬＱ及び基準電圧ラインＬＲ同士の接続が遮断された後に、コンデンサ４３の一端を接地電圧ＧＮＤに設定するのである。
【００３７】
以下に、上記した定電流出力ドライバ４０内のコンデンサ４３に対して実施される電圧加速試験について、図４及び図５を参照しつつ説明する。
【００３８】
図４は、かかる電圧加速試験を実施する際に構築するシステム構成を示すブロック図である。
【００３９】
図４において、テスタ６０は、試験対象となる定電流出力ドライバ４０が形成されている半導体チップに対して、図５に示す如き、テスト信号ＴＶＳＴ、テスト信号ＴＶＳＴＢ、電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給する。
【００４０】
すなわち、テスタ６０は、先ず、コンデンサ４３に印加すべき電圧加速試験用の電圧値を有する電源電圧ＶＤＤを定電流出力ドライバ４０に供給する。
【００４１】
次にテスタ６０は、図５に示すように、電圧加速試験を実行することを示す論理レベル１のテスト信号ＴＶＳＴ、及び論理レベル０のテスト信号ＴＶＳＴＢを定電流出力ドライバ４０に供給する。これにより、配線長ＷＡに対応した遅延時間ｄ１だけ遅延して、論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢがドライバセル４２１に供給される。その後、図５に示すように、外部端子ＴＩＮから各分岐位置（Ａ２〜Ａｍ、Ｂ２〜Ｂｍ）までの距離が大きくなるほど、大なる遅延時間をもってその位置に接続されているドライバセル４２に論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢが供給される。つまり、外部端子ＴＩＮから最も離間している分岐位置（Ａｍ、Ｂｍ）に接続されているドライバセル４２ｍには、テスタ６０が論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢを送出してから、図５に示す如き最大の遅延時間ｄｍの経過後に、これらテスト信号ＴＶＳＴ及びテスト信号ＴＶＳＴＢが供給される。
【００４２】
かかる論理レベル１のテスト信号ＴＶＳＴ及び論理レベル０のテスト信号ＴＶＳＴＢに応じて、ドライバセル４２１〜４２ｍの順に、夫々のラインスイッチ４２１がオフ状態、プルアップ回路４２２がオン状態に遷移して行く。これにより、図５に示す如く、ドライバセル４２１〜４２ｍの順に、各ドライバセル４２の出力駆動ラインＬＱは電源電圧ＶＤＤにプルアップされるので、上記した遅延時間ｄｍの経過後、ドライバセル４２１〜４２ｍの全ての電流出力トランジスタ４２３がオフ状態固定となる。
【００４３】
ここで、遅延時間ｄｍが経過し、更に、分岐位置Ａｍからアンドゲート４４の第２入力端子までの配線区間に対応した遅延時間が経過すると、アンドゲート４４の第２入力端子が論理レベル０から論理レベル１に遷移する。よって、この際、アンドゲート４４は、図５に示す如き論理レベル１のテスト信号ＴＶＳＴＤをプルダウン回路４５に供給する。かかる論理レベル１のテスト信号ＴＶＳＴＤに応じてプルダウン回路４５がオン状態となり、基準電圧ラインＬＲが接地電圧ＧＮＤの状態に設定される。
【００４４】
従って、テスト信号ＴＶＳＴＤが論理レベル１の状態にある間に亘り、かかる基準電圧ラインＬＲ及び電源ラインＬＰ間に接続されているコンデンサ４３には、電圧加速試験用の電圧値として電圧（ＶＤＤ−ＧＮＤ）が印加されることになる。
【００４５】
その後、テスト信号ＴＶＳＴＤが論理レベル１から論理レベル０の状態に遷移すると、これに応じて、ドライバセル４２１〜４２ｍの順に、夫々のラインスイッチ４２１がオン状態、プルアップ回路４２２がオフ状態に遷移して行く。これにより、ドライバセル４２１〜４２ｍ各々の基準電圧ラインＬＲの電圧は、基準電圧発生回路４１で生成された基準電圧ＶＢＩＡＳのレベルに復帰する。 
【００４６】
よって、上記した構成によれば、コンデンサ４３に対する電圧加速試験において、電流出力トランジスタ４２３のゲート・ソース間耐圧よりも高い電圧加速試験用の電圧が外部から印加されても、この間、出力駆動ラインＬＱはプルアップ回路４２２によって電源電圧ＶＤＤの状態に設定されているので、電流出力トランジスタ４２３のゲート・ソース間に掛かる電圧は低電圧となる。従って、電流出力トランジスタ４２３として、ゲート・ソース間耐圧が低いものが採用されていた場合であっても、この電流出力トランジスタ４２３に損傷を与えることなく、ノイズ除去用コンデンサに対する電圧加速試験の期間増大を抑えることが可能になる。
【００４７】
要するに、定電流出力ドライバ（４０）においては、電流出力トランジスタ（４２３）を駆動する為の基準電圧（ＶＢＩＡＳ）を伝送する基準電圧ライン（ＬＲ）に接続されているノイズ除去用のコンデンサ（４３）に対して電圧加速試験を実施可能とすべく、プルダウン回路（４５）、ラインスイッチ（４２１）及びプルアップ回路（４２２）を設けるようにしたのである。この際、プルダウン回路（４５）は、第１のテスト信号（ＴＶＳＴ、ＴＶＳＴＤ）に応じて基準電圧ラインを接地電圧に設定することにより、電圧加速試験用の電圧をコンデンサに印加する。ラインスイッチ（４２１）は、第１のテスト信号（ＴＶＳＴ）に応じて、電流出力トランジスタのゲート端子に接続されている出力駆動ライン（ＬＱ）と、基準電圧ライン（ＬＲ）との接続を遮断する。この間、プルアップ回路（４２２）は、第２のテスト信号（ＴＶＳＴＢ）に応じて、出力駆動ラインを電源電圧に設定する。以上の如き構成により、テスト信号に応じて、基準電圧ライン及び出力駆動ライン同士の接続を遮断すると共に、出力駆動ラインに電源電圧を印加しつつ基準電圧ラインに接地電圧を印加することによりコンデンサに電圧加速試験用の電圧を印加するのである。
【００４８】
尚、上記実施例では、テスト信号ＴＶＳＴＤが論理レベル１から論理レベル０の状態に遷移すると、図５に示すように、外部端子ＴＩＮに近い位置に接続されているドライバセル（例えば４２１、４２２）の基準電圧ラインＬＲ上の電圧が一時的に低下する場合がある。すると、基準電圧ラインＬＲの電圧と電源電圧ＶＤＤとの電圧差が大となり電流出力トランジスタ４２３のゲート・ソース間耐圧を超える虞がでてくる。
【００４９】
そこで、このような状態を回避すべく、テスタ６０は、図５に示す如きテスト信号ＴＶＳＴＤが論理レベル１から論理レベル０の状態に遷移した時点、つまり基準電圧ラインＬＲへの接地電圧ＧＮＤの印加を停止させることによって電圧加速試験用電圧の印加を停止した時点から、所定期間ＴＰの間だけ電源電圧ＶＤＤを低下させる。これにより、電流出力トランジスタ４２３のゲート・ソース間耐圧違反が解消されるのである。
【００５０】
また、上記した状態を回避すべく、図６に示す如きタイミングで、第１のテスト信号ＴＶＳＴ及び第２のテスト信号ＴＶＳＴＢを試験対象となる定電流出力ドライバ４０に供給するようにしても良い。
【００５１】
尚、図６に示す動作では、テスト信号ＴＶＳＴＢを論理レベル０から論理レベル１の状態に遷移させるタイミングを図５に示すものよりも遅延させた点、及び電源電圧ＶＤＤを一定とした点を除く他の動作は図５に示すものと同一である。すなわち、テスト信号ＴＶＳＴが論理レベル１から論理レベル０の状態に遷移した時点、つまり基準電圧ラインＬＲ及び出力駆動ラインＬＧ同士が接続状態に遷移した時点から、所定期間の経過後に、テスト信号ＴＶＳＴＢを論理レベル０から論理レベル１に遷移させることにより、出力駆動ラインＬＧへの電源電圧ＶＤＤの印加を停止するのである。要するに、出力駆動ラインＬＱをプルアップ状態に維持しておく期間を延長するのである。これにより、外部端子ＴＩＮに近い位置に接続されているドライバセル（例えば４２１、４２２）内においても、基準電圧ラインＬＲに対するプルダウン状態の解除後、図６に示す如く出力駆動ラインＬＱは引き続きプルアップ状態、つまり電源電圧ＶＤＤが印加された状態に維持されるので、基準電圧ラインＬＲ上での電圧低下が抑制される。
【００５２】
よって、図６に示す電圧加速試験によれば、図５に示す如く電源電圧ＶＤＤを一時的に低下させずとも、電流出力トランジスタ４２３のゲート・ソース間耐圧違反が解消される。
【符号の説明】
【００５３】
４０                  定電流出力ドライバ
４１                  基準電圧発生回路
４２１〜４２ｍ          ドライバセル
４３                  コンデンサ
４４                  アンドゲート
４５                  プルダウン回路
４２１                ラインスイッチ
４２２                プルアップ回路
４２３                電流出力トランジスタ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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