(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成され、開口幅が前記半導体層の表面へ向かってラッパ状に広がる湾曲部を開口端に有し、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を有するゲートトレンチと、
前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記湾曲部を形成する第１導電型のソース領域と、
前記ソース領域に対して前記半導体層の前記裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記平面部を形成する第２導電型のチャネル領域と、
前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域と、
前記ゲートトレンチの内面に形成されたゲート酸化膜と、
前記ゲートトレンチの前記平面部において、前記ゲート酸化膜の内側に埋め込まれたゲート電極と、
前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に埋め込まれ、その上面が前記半導体層の表面と面一である埋め込み絶縁膜と、
前記ゲートトレンチの前記湾曲部に対して自己整合的に前記半導体層に形成され、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、
前記コンタクトトレンチの底面に形成された第２導電型のチャネルコンタクト領域とをさらに含む、半導体装置。
【請求項２】
前記ゲート酸化膜の前記湾曲部に形成された部分が、前記ゲート酸化膜の前記平面部に形成された部分よりも２〜４倍厚い、請求項１に記載の半導体装置。
【請求項３】
前記ゲートトレンチに対する前記コンタクトトレンチのアライメント誤差は、０．０１μｍ以内である、請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクトトレンチの開口幅は、０．２μｍ〜０．５μｍである、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体層が、Ｓｉ半導体層からなる、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
表面側に露出するように形成された第１導電型のソース領域、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域、および前記チャネル領域に対して前記裏面側に前記チャネル領域に接するように形成された第１導電型のドレイン領域を有する半導体層の前記表面にハードマスクを形成する工程と、
前記ハードマスクを利用したエッチングにより、前記ソース領域および前記チャネル領域を貫通し、最深部が前記ドレイン領域に達するゲートトレンチを形成する工程と、
前記ゲートトレンチの内面にゲート酸化膜を形成する工程と、
少なくとも前記ゲートトレンチの深さ方向における前記チャネル領域の上端位置まで、前記ゲート酸化膜の内側に電極材料を埋め込むことにより、前記ゲート酸化膜の一部を露出させるようにゲート電極を形成する工程と、
前記ハードマスクで前記半導体層の前記表面を覆った状態で、前記半導体層を熱酸化処理して、前記ゲート酸化膜の前記露出した部分の酸化を進行させることにより、前記ゲートトレンチの開口端に、開口幅が前記半導体層の前記表面へ向かってラッパ状に広がる湾曲部を形成し、同時に、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を形成する工程と、
前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に絶縁材料を埋め込むことにより、その上面が前記半導体層の表面と面一である埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜をマスクとして利用したエッチングにより、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチを、前記ゲートトレンチの前記湾曲部に対して自己整合的に形成する工程と、
前記コンタクトトレンチの底面へ第２導電型イオンを注入することにより、前記チャネル領域にチャネルコンタクト領域を形成する工程とを含む、半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程は、
前記ゲートトレンチが前記電極材料で埋め尽くされるように、前記電極材料を堆積させる工程と、
堆積した前記電極材料の上面をエッチングして嵩下げすることにより、前記ゲート酸化膜の一部を露出させる工程とを含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記埋め込み絶縁膜を形成する工程は、
少なくとも前記半導体層の前記表面が隠れるまで前記絶縁材料を堆積させる工程と、
前記半導体層の前記表面が露出するまで、堆積した前記絶縁材料をエッチバックする工程とを含む、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記ハードマスクを形成する工程は、ＳｉＯ２膜を形成し、当該ＳｉＯ２膜上にＳｉＮ膜を形成することにより、ＳｉＯ２膜およびＳｉＮ膜の２層膜を形成する工程を含む、請求項６〜８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型ＭＯＳＦＥＴを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、トレンチゲート型ＭＯＳＦＥＴのボディコンタクトを形成する方法として、たとえば、特許文献１は、基板にトレンチを形成する工程と、熱酸化によりトレンチの内壁にゲート絶縁膜を形成する工程と、トレンチにおいてゲート絶縁膜の内側にポリシリコン層を埋設する工程と、基板に第２ベース層とソース領域とを形成する工程と、トレンチ内のポリシリコン層の上面にＡｓ（ヒ素）イオンを注入することにより、ポリシリコン層の上端部をアモルファス化させてイオン注入層を形成する工程と、熱酸化によりイオン注入層を層間絶縁膜（ＬＯＣＯＳ絶縁膜）に変質させる工程と、層間絶縁膜をマスクとして用いて、自己整合的にセルフアラインコンタクト溝を形成する工程と、セルフアラインコンタクト溝の底面に、第２ベース層に接続されるボディコンタクト層を形成する工程とを含む方法を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６２４７７号公報
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、半導体層と、前記半導体層に形成され、開口幅が前記半導体層の表面へ向かってラッパ状に広がる湾曲部を開口端に有し、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を有するゲートトレンチと、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの前記湾曲部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の前記裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記平面部を形成する第２導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域と、前記ゲートトレンチの内面に形成されたゲート酸化膜と、前記ゲートトレンチの前記平面部において、前記ゲート酸化膜の内側に埋め込まれたゲート電極と、前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に埋め込まれた埋め込み絶縁膜と、前記ゲートトレンチの前記湾曲部に対して自己整合的に前記半導体層に形成され、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチと、前記コンタクトトレンチの底面に形成された第２導電型のチャネルコンタクト領域とをさらに含む。
【０００５】
この構成によれば、ゲートトレンチの湾曲部に対して自己整合的に、ソース領域を貫通してチャネル領域に達するコンタクトトレンチが形成されており、このコンタクトトレンチの底面にチャネルコンタクト領域が形成されている。
これにより、コンタクトトレンチの側面の一部にソース領域を露出させることができる。そのため、埋め込み絶縁膜が形成されている領域を除く全面にコンタクトトレンチを形成することにより、ソース領域とのコンタクトを確保しながら、チャネル領域に対して広い面積でコンタクトすることができる。その結果、チャネル領域に対するコンタクト抵抗を低くでき、チャネル抵抗を低くすることができる。
【０００６】
これにより、チャネル領域とソース領域との間に形成されるｐｎ接合をオンしにくくすることができ、さらには半導体装置に内蔵される寄生バイポーラトランジスタをオンしにくくすることができるので、破壊耐量を向上させることができる。
そして、本発明の半導体装置は、たとえば、表面側に露出するように形成された第１導電型のソース領域、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第２導電型のチャネル領域、および前記チャネル領域に対して前記裏面側に前記チャネル領域に接するように形成された第１導電型のドレイン領域を有する半導体層の前記表面にハードマスクを形成する工程と、前記ハードマスクを利用したエッチングにより、前記ソース領域および前記チャネル領域を貫通し、最深部が前記ドレイン領域に達するゲートトレンチを形成する工程と、前記ゲートトレンチの内面にゲート酸化膜を形成する工程と、少なくとも前記ゲートトレンチの深さ方向における前記チャネル領域の上端位置まで、前記ゲート酸化膜の内側に電極材料を埋め込むことにより、前記ゲート酸化膜の一部を露出させるようにゲート電極を形成する工程と、前記ハードマスクで前記半導体層の前記表面を覆った状態で、前記半導体層を熱酸化処理して、前記ゲート酸化膜の前記露出した部分の酸化を進行させることにより、前記ゲートトレンチの開口端に、開口幅が前記半導体層の前記表面へ向かってラッパ状に広がる湾曲部を形成し、同時に、当該湾曲部に対して前記半導体層の前記裏面側に開口幅が一定な平面部を形成する工程と、前記ゲートトレンチの前記湾曲部において、前記ゲート酸化膜の内側に絶縁材料を埋め込むことにより、埋め込み絶縁膜を形成する工程と、前記埋め込み絶縁膜をマスクとして利用したエッチングにより、前記ソース領域を貫通し、最深部が前記チャネル領域に達するコンタクトトレンチを、前記ゲートトレンチの前記湾曲部に対して自己整合的に形成する工程と、前記コンタクトトレンチの底面へ第２導電型イオンを注入することにより、前記チャネル領域にチャネルコンタクト領域を形成する工程とを含む、半導体装置の製造方法により製造することができる。
【０００７】
この方法によれば、ゲートトレンチ形成時に利用したハードマスク（エッチングマスク）で半導体層の表面を覆い、さらにゲート酸化膜の一部をゲート電極で覆った状態で熱酸化処理する。これにより、半導体層の表面およびゲート酸化膜の一部と、酸素（Ｏ２）および水蒸気（Ｈ２Ｏ）との接触を妨げて、当該覆われた部分の酸化を抑制しながら、ゲートトレンチの内面の一部（湾曲部が形成される部分）を局所的に酸化させる。これにより、ゲート電極で覆われずに露出しているゲート酸化膜の部分の酸化を進行させて、ゲートトレンチの開口端の開口幅をラッパ状に広げることができる。そして、このようなラッパ形状のゲートトレンチの湾曲部に埋め込み絶縁膜を埋め込み、当該埋め込み絶縁膜をマスクとしたエッチングにより、当該ゲートトレンチの湾曲部に対して自己整合的に、コンタクトトレンチを形成することができる。したがって、たとえゲートトレンチのピッチが微細であっても、コンタクトトレンチを形成する際のアライメント精度が必要ないので、コンタクトトレンチを簡単に形成することができる。
【０００８】
しかも、熱酸化処理の際、チャネル領域に接するゲート酸化膜の部分がゲート電極で覆われているので、チャネル領域と酸素（Ｏ２）および水蒸気（Ｈ２Ｏ）との接触を妨げることができる。そのため、チャネル領域に対向するゲート酸化膜の部分の厚さを維持することができる。その結果、閾値電圧等の特性を設計通りに発現させることができるので、信頼性の高い半導体装置を製造することができる。
【０００９】
また、前記ゲート酸化膜の前記湾曲部に形成された部分が、前記ゲート酸化膜の前記平面部に形成された部分よりも２〜４倍厚いことが好ましい。
ゲートトレンチの湾曲部に形成されたゲート酸化膜の部分の厚さが上記範囲に収まるように熱酸化処理を実行することにより、ゲートトレンチの湾曲部の開口幅を適切な大きさに広げることができる。
【００１０】
また、前記ゲートトレンチに対する前記コンタクトトレンチのアライメント誤差は、０．０５μｍ以内であることが好ましい。
また、本発明によれば、前記コンタクトトレンチの開口幅が、０．１μｍ〜０．１８μｍである微細なトレンチも簡単に形成することができる。
また、前記半導体層は、Ｓｉ半導体層からなっていてもよい。
【００１１】
また、前記ゲート電極を形成する工程は、前記ゲートトレンチが前記電極材料で埋め尽くされるように、前記電極材料を堆積させる工程と、堆積した前記電極材料の上面をエッチングして嵩下げすることにより、前記ゲート酸化膜の一部を露出させる工程とを含むことが好ましい。
この方法では、電極材料のエッチング量を制御することにより、ゲート酸化膜の露出させる範囲を簡単に設定することができる。これにより、ゲートトレンチの開口幅が広げられる範囲（すなわち、熱酸化処理により湾曲部が形成される範囲）を簡単に決めることができる。
【００１２】
また、前記埋め込み絶縁膜を形成する工程は、少なくとも前記半導体層の前記表面が隠れるまで前記絶縁材料を堆積させる工程と、前記半導体層の前記表面が露出するまで、堆積した前記絶縁材料をエッチバックする工程とを含むことが好ましい。
この方法では、コンタクトトレンチを形成すべき領域を、エッチバックにより露出させるので、当該領域を区画するためのパターニング等の煩雑な工程を省略することができる。
【００１３】
また、前記ハードマスクを形成する工程は、ＳｉＯ２膜を形成し、当該ＳｉＯ２膜上にＳｉＮ膜を形成することにより、ＳｉＯ２膜およびＳｉＮ膜の２層膜を形成する工程を含むことが好ましい。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係るトレンチゲート型ＭＯＳトランジスタの模式的な平面図である。
【図２】図２は、図１のトレンチゲート型ＭＯＳトランジスタの鳥瞰断面図であって、図１の切断線Ａ−Ａでの切断面を示す。
【図３Ａ】図３Ａは、図２のトレンチゲート型ＭＯＳトランジスタの製造工程の一部を示す図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す図である。
【図４】図４は、図１のトレンチゲート型ＭＯＳトランジスタの単位セルの配置形態の第１変形例を示す図である。
【図５】図５は、図１のトレンチゲート型ＭＯＳトランジスタの単位セルの配置形態の第２変形例を示す図である。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るトレンチゲート型ＭＯＳトランジスタの模式的な平面図である。図２は、図１のトレンチゲート型ＭＯＳトランジスタの鳥瞰断面図であって、図１の切断線Ａ−Ａでの切断面を示す。
図１を参照して、ＭＯＳトランジスタ１は、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、互いに平行に配列されたストライプ状の単位セル２を複数備えている。各単位セル２は、ストライプ状のゲートトレンチ３により区画されており、隣り合うゲートトレンチ３の間隔（トレンチのピッチＰ）は、たとえば、０．９μｍ〜１．５μｍである。また、単位セル２には、その長手方向一端から他端向かって延びる長尺（平面視長方形）なコンタクトトレンチ４が、各単位セル２に１つずつ形成されている。
【００１６】
次に、図２を参照して、ＭＯＳトランジスタ１は、ｎ＋型（たとえば、濃度が１×１０１９〜５×１０１９ｃｍ−３）のＳｉ基板５を備えている。Ｓｉ基板５は、ＭＯＳトランジスタ１のドレインとして機能する。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。以下同じ。
Ｓｉ基板５の表面６（上面）には、Ｓｉ基板５よりも低濃度のｎ−型（たとえば、濃度が１×１０１６〜１×１０１５ｃｍ−３）のＳｉエピタキシャル層８が積層されている。半導体層としてのＳｉエピタキシャル層８の厚さは、たとえば、３μｍ〜１０μｍである。
【００１７】
Ｓｉエピタキシャル層８には、その表面９からＳｉ基板５へ向かって掘り下がった、側面１１および底面１２を有するゲートトレンチ３がストライプ状に形成されている。これにより、Ｓｉエピタキシャル層８には、ストライプ状のゲートトレンチ３の側面１１により区画されたストライプ状の単位セル２が複数本形成されている。
各ゲートトレンチ３は、開口幅Ｗ１がＳｉエピタキシャル層８の表面９へ向かって断面視でラッパ状に連続して広がる湾曲部１３を開口端に有し、当該湾曲部１３に対してＳｉエピタキシャル層８の裏面１０側に開口幅Ｗ２が一定な平面部１４を有している。
【００１８】
ゲートトレンチ３の湾曲部１３は、当該湾曲部１３で区画される単位セル２の上部（この実施形態では、後述するソース領域１７の一部）が、Ｓｉエピタキシャル層８の表面９へ向かって凸に湾曲しながら幅狭となるドーム形状（半球状）となるように、ゲートトレンチ３内部へ向かって凸に湾曲する湾曲面（側面１５）を有している。
ゲートトレンチ３の平面部１４は、湾曲部１３の側面１５（湾曲面）の下端に連続し、互いに向き合う平行な平面（側面１６）を有している。
【００１９】
互いに平行な平面部１４の側面１６の間隔（開口幅Ｗ２）は、たとえば、０．１８μｍ〜０．５μｍである。一方、この平面部１４の側面１６に連続する湾曲部１３の側面１５の間隔（開口幅Ｗ１）は、たとえば、下限（湾曲面１５の下端位置）が０．１８μｍ〜０．５μｍであり、上限（Ｓｉエピタキシャル層８の表面９位置）が０．３８μｍ〜０．７μｍであり、当該下限から上限へと連続して増加する。
【００２０】
また、Ｓｉエピタキシャル層８の表面９から測定されるゲートトレンチ３の深さＤ１は、たとえば、１．０μｍ〜１．５μｍである。また、湾曲部１３の深さＤ２は、後述するソース領域１７やチャネル領域１８の深さにより適宜設計すればよいが、たとえば、０．２μｍ〜０．４μｍであり、平面部１４の深さＤ３は、たとえば、０．８μｍ〜０．６μｍである。
【００２１】
Ｓｉエピタキシャル層８においてゲートトレンチ３の周囲には、ｎ＋型のソース領域１７およびｐ−型（たとえば、濃度が１×１０１７〜５×１０１７ｃｍ−３）のチャネル領域１８が、Ｓｉエピタキシャル層８の表面９に近い側からこの順に形成されている。チャネル領域１８には、ｐ型不純物として、たとえば、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。以下同じ。
【００２２】
ソース領域１７は、Ｓｉエピタキシャル層８の表面９に露出するとともに、ゲートトレンチ３の湾曲部１３全部と平面部１４の上部（一部）を形成するように、各単位セル２の表層部に形成されている。表面９からＳｉ基板５へ向かう方向に沿うソース領域１７の厚さＴ１は、たとえば、０．２μｍ〜０．４μｍである。なお、以下の説明で厚さを定義する場合には、特に断りのない限り、Ｓｉエピタキシャル層８の表面９からＳｉ基板５へ向かう方向に沿った厚さのことをいう。
【００２３】
チャネル領域１８は、ソース領域１７に対してＳｉ基板５側（Ｓｉエピタキシャル層８の裏面１０側）にソース領域１７に接するように、かつ、ゲートトレンチ３の平面部１４の中間部を形成するように形成されている。また、チャネル領域１８の厚さＴ２は、たとえば、０．２μｍ〜０．４μｍである。
一方、Ｓｉエピタキシャル層８における、チャネル領域１８に対してＳｉ基板５側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域１９となっている。ドレイン領域１９は、チャネル領域１８に対してＳｉ基板５側にチャネル領域１８に接しており、ゲートトレンチ３の平面部１４の下部およびゲートトレンチ３の底面１２を形成している。
【００２４】
ゲートトレンチ３の内面には、その全域を覆うように、ゲート酸化膜２０が形成されている。ゲート酸化膜２０は、ゲートトレンチ３の湾曲部１３の側面１５上の第１部分２１が、ゲートトレンチ３の平面部１４の側面１６上の第２部分２２よりも２倍〜４倍厚くなっている。具体的には、たとえば、第１部分２１の厚さｔ１が１０００Å〜２０００Åであり、第２部分２２の厚さｔ２が３５０Å〜６００Åである。第１部分２１は、湾曲部１３の側面１５に沿ってゲートトレンチ３内部へ向かって凸に湾曲している。
【００２５】
そして、ゲートトレンチ３の平面部１４（すなわち、ゲートトレンチ３の底面１２からソース領域１７の中間部まで）において、ｎ型不純物が高濃度にドーピングされたポリシリコンをゲート酸化膜２０の内側に埋め込むことにより、ゲートトレンチ３内にゲート電極２３が埋設されている。こうして、ソース領域１７とドレイン領域１９とが、Ｓｉエピタキシャル層８の表面９に垂直な縦方向にチャネル領域１８を介して離間して配置された、縦型ＭＯＳトランジスタ１構造が構成されている。
【００２６】
また、ゲートトレンチ３の湾曲部１３（すなわち、ソース領域１７の中間部からＳｉエピタキシャル層８の表面９まで）において、ゲート酸化膜２０の内側には、酸化シリコン（ＳｉＯ２）からなる埋め込み絶縁膜２４が埋め込まれている。埋め込み絶縁膜２４は、その上面がＳｉエピタキシャル層８の表面９と面一になるように形成されている。なお、ゲート酸化膜２０と埋め込み絶縁膜２４との境界は、これらがいずれもＳｉＯ２からなるため、実際には図２のような明確な境界がない場合もある。
【００２７】
各単位セル２には、Ｓｉエピタキシャル層８の表面９からソース領域１７を貫通し、最深部がチャネル領域１８に達するコンタクトトレンチ４が、ゲートトレンチ３の湾曲部１３に対して自己整合的に形成されている。すなわち、コンタクトトレンチ４とゲートトレンチ３との間で互いに開口縁２５が共有されている。ゲートトレンチ３に対するコンタクトトレンチ４のアライメント誤差は、たとえば、０．０１μｍ以内である。
【００２８】
また、コンタクトトレンチ４の開口幅Ｗ３は、その深さ方向において一定であり、たとえば、０．２μｍ〜０．５μｍである。
ゲートトレンチ３の湾曲部１３と開口縁２５を互いに共有するコンタクトトレンチ４の開口幅Ｗ３が一定であるので、コンタクトトレンチ４の側面２６とゲートトレンチ３の平面部１４の側面１６との間には、ゲートトレンチ３の湾曲部１３の開口幅Ｗ１から、ゲートトレンチ３の平面部１４の開口幅Ｗ２を差し引いた幅（Ｗ１−Ｗ２）の１／２に相当するソース領域１７が必然的に残り、そのソース領域１７がコンタクトトレンチ４の側面２６に露出することとなる。一方、コンタクトトレンチ４の底面２７には、チャネル領域１８が露出している。
【００２９】
そして、コンタクトトレンチ４の底面２７に露出したチャネル領域１８には、ｐ＋型（たとえば、濃度が１×１０１９〜１×１０２０ｃｍ−３）のチャネルコンタクト領域２８が形成されている。チャネルコンタクト領域２８は、コンタクトトレンチ４の長手方向に沿って、コンタクトトレンチ４の底面２７全面に直線状に形成されている。
なお、図示は省略するが、埋め込み絶縁膜２４上には、ソース電極が形成されており、このソース電極は、各コンタクトトレンチ４を介して、すべての単位セル２（ソース領域１７およびチャネルコンタクト領域２８）に一括して接している。すなわち、ソース電極は、すべての単位セル２に対して共通の配線となっている。また、Ｓｉ基板５の裏面７には、その全域を覆うようにドレイン電極が形成されている。このドレイン電極は、すべての単位セル２に対して共通の電極となっている。
【００３０】
図３Ａ〜図３Ｊは、図２のトレンチゲート型ＭＯＳトランジスタの製造工程の一部を示す図であって、図２と同じ位置での切断面を示す。
ＭＯＳトランジスタ１を製造するには、図３Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、Ｓｉ基板５の表面６上に、ｎ型不純物をドーピングしながらＳｉ結晶を成長させる。これにより、Ｓｉ基板５上に、ｎ−型のＳｉエピタキシャル層８（ドレイン領域１９）が形成される。次に、Ｓｉエピタキシャル層８の表面９へ向け、ｐ型不純物およびｎ型不純物を順に注入する。注入後、アニール処理（たとえば、９００℃〜１０００℃で、１０分〜３０分）することによって、注入された各不純物が活性化されて、チャネル領域１８およびソース領域１７が同時に形成される。次に、たとえば、ＣＶＤ法により、Ｓｉエピタキシャル層８の表面９にＳｉＯ２膜２９を形成し、当該ＳｉＯ２膜２９上にＳｉＮ膜３０を形成することにより、ＳｉＯ２膜２９およびＳｉＮ膜３０の２層膜からなるハードマスク３１を形成する。ＳｉＯ２膜２９の厚さは、たとえば、５０Å〜１００Åとし、ＳｉＮ膜３０の厚さは、たとえば、１０００Å〜１５００Åとする。
【００３１】
次に、図３Ｂに示すように、このハードマスク３１を利用して、Ｓｉエピタキシャル層８をエッチングする。これにより、Ｓｉエピタキシャル層８が表面９からドライエッチングされて、平面部１４のみを有するゲートトレンチ３が形成される。それとともに、Ｓｉエピタキシャル層８に複数の単位セル２が形成される。
次に、図３Ｃに示すように、たとえば、熱酸化法（たとえば、８５０℃〜９５０℃で、１０分〜３０分）により、ゲートトレンチ３の内面（側面１１および底面１２）に第２部分２２（膜厚が一様な部分）のみを有するゲート酸化膜２０を形成する。
【００３２】
次に、図３Ｄに示すように、たとえば、ＣＶＤ法により、ドーピングされたポリシリコン（電極材料）を、Ｓｉエピタキシャル層８の上方から堆積する。ポリシリコンの堆積は、少なくともＳｉエピタキシャル層８の表面９が隠れるまで続ける。その後、堆積したポリシリコンを、エッチバック面がＳｉエピタキシャル層８の表面９に対して面一になるまでエッチバックする。これにより、ゲートトレンチ３内に残存するポリシリコンからなるゲート電極２３が形成される。
【００３３】
次に、図３Ｅに示すように、たとえば、ドライエッチングにより、ゲート電極２３の上面を嵩下げすることにより、ゲートトレンチ３内部にゲート酸化膜２０の一部（第１部分２１となる部分）を露出させる。
次に、図３Ｆに示すように、ハードマスク３１でＳｉエピタキシャル層８の表面９を覆った状態で、Ｓｉエピタキシャル層８を熱酸化処理（たとえば、１０００℃〜１１００℃で、１０分〜３０分）する。これにより、ゲート酸化膜２０の露出した部分の酸化を進行させることにより、ゲートトレンチ３の開口端に、開口幅Ｗ１がラッパ状に広がる湾曲部１３が形成され、同時に、酸化が進行して分厚くなったゲート酸化膜２０の部分が第１部分２１となる。この後、ハードマスク３１を剥離する。
【００３４】
次に、図３Ｇに示すように、たとえば、ＣＶＤ法により、ＳｉＯ２３２（絶縁材料）を、Ｓｉエピタキシャル層８の上方から堆積する。ＳｉＯ２３２の堆積は、少なくともＳｉエピタキシャル層８の表面９が隠れるまで続ける。
次に、図３Ｈに示すように、堆積したＳｉＯ２３２を、エッチバック面がＳｉエピタキシャル層８の表面９に対して面一になるまでエッチバックする。これにより、ゲートトレンチ３内に残存するＳｉＯ２からなる埋め込み絶縁膜２４が形成され、同時に、埋め込み絶縁膜２４の間からＳｉエピタキシャル層８の表面９が露出することとなる。
【００３５】
次に、図３Ｉに示すように、埋め込み絶縁膜２４をマスクとして利用して、露出したＳｉエピタキシャル層８をエッチングする。これにより、Ｓｉエピタキシャル層８が表面９からドライエッチングされて、ゲートトレンチ３の湾曲部１３に対して自己整合的にコンタクトトレンチ４が形成される。
次に、図３Ｊに示すように、コンタクトトレンチ４の内部へ向け、ｐ型不純物をゲートトレンチ３の深さ方向に沿って注入する。注入後、アニール処理（たとえば、９００℃〜９５０℃で、０．５分〜１分）することによって、注入されたｐ型不純物が活性化されて、チャネルコンタクト領域２８が形成される。
【００３６】
その後は、ソース電極（図示せず）、ドレイン電極（図示せず）などを形成することにより、図２に示すＭＯＳトランジスタ１が得られる。
以上、この実施形態によれば、ゲートトレンチ３形成時に利用したハードマスク３１（エッチングマスク）でＳｉエピタキシャル層８の表面９を覆い、さらにゲート酸化膜２０の一部（第２部分２２となる部分）をゲート電極２３で覆った状態で熱酸化処理する（図３Ｆ）。これにより、Ｓｉエピタキシャル層８の表面９およびゲート酸化膜２０の一部と、酸素（Ｏ２）および水蒸気（Ｈ２Ｏ）との接触を妨げて、当該覆われた部分の酸化を抑制しながら、ゲートトレンチ３の内面の一部（湾曲部１３が形成される部分）を局所的に酸化させる。
【００３７】
これにより、ゲート電極２３で覆われずに露出しているゲート酸化膜２０の部分の酸化を進行させて、ゲートトレンチ３の開口端をラッパ状に広げて湾曲部１３を形成することができる。そして、このようなラッパ形状のゲートトレンチ３の湾曲部１３に埋め込み絶縁膜２４を埋め込み、当該埋め込み絶縁膜２４をマスクとしたエッチングにより、当該ゲートトレンチ３の湾曲部１３に対して自己整合的に、コンタクトトレンチ４を形成することができる（図３Ｉ）。
【００３８】
したがって、たとえゲートトレンチ３のピッチＰが微細であっても、コンタクトトレンチ４を形成する際のアライメント精度が必要ないので、コンタクトトレンチ４を簡単に形成することができる。
しかも、図３Ｆの熱酸化処理の際、チャネル領域１８に接するゲート酸化膜２０の部分がゲート電極２３で覆われているので、チャネル領域１８と酸素（Ｏ２）および水蒸気（Ｈ２Ｏ）との接触を妨げることができる。そのため、チャネル領域１８に対向するゲート酸化膜２０の第２部分２２の厚さを、ゲート酸化膜２０形成時の厚さに維持することができる。その結果、閾値電圧等の特性を設計通りに発現させることができるので、信頼性の高いＭＯＳトランジスタ１を製造することができる。
【００３９】
また、図３Ｄ〜図３Ｅに示すように、ポリシリコンを、エッチバック面がＳｉエピタキシャル層８の表面９に対して面一になるまでエッチバックし、さらに、ドライエッチングにより、ゲート電極２３の上面を嵩下げすることにより、ゲートトレンチ３内部にゲート酸化膜２０の一部を露出させる。そのため、ポリシリコンのエッチング量を制御することにより、ゲートト酸化膜の露出させる範囲を簡単に設定することができる。これにより、ゲートトレンチ３の開口幅が広げられる範囲（すなわち、熱酸化処理により湾曲部１３が形成される範囲）を簡単に決めることができる。
【００４０】
また、図３Ｈに示すように、コンタクトトレンチ４を形成すべきＳｉエピタキシャル層８の領域を、エッチバックにより露出させるので、当該領域を区画するためのパターニング等の煩雑な工程を省略することができる。
そして、上記のようにして得られたＭＯＳトランジスタ１によれば、ゲートトレンチ３の湾曲部１３に対して自己整合的に、ソース領域１７を貫通してチャネル領域１８に達するコンタクトトレンチ４が形成されており、このコンタクトトレンチ４の底面２７にチャネルコンタクト領域２８が形成されている。
【００４１】
これにより、コンタクトトレンチ４の側面２６とゲートトレンチ３の平面部１４の側面１６との間には、ゲートトレンチ３の湾曲部１３の開口幅Ｗ１から、ゲートトレンチ３の平面部１４の開口幅Ｗ２を差し引いた幅（Ｗ１−Ｗ２）の１／２に相当するソース領域１７が必然的に残すことができ、そのソース領域１７をコンタクトトレンチ４の側面２６に露出させることができる。
【００４２】
そのため、埋め込み絶縁膜２４が形成されている領域を除く全面にコンタクトトレンチ４を形成することにより、ソース領域１７とのコンタクトを確保しながら、チャネル領域１８に対して広い面積でコンタクトすることができる。その結果、チャネル領域１８に対するコンタクト抵抗を低くでき、チャネル抵抗を低くすることができる。
これにより、チャネル領域１８とソース領域１７との間に形成されるｐｎ接合をオンしにくくすることができ、さらにはＭＯＳトランジスタ１に内蔵される寄生バイポーラトランジスタをオンしにくくすることができるので、破壊耐量を向上させることができる。
【００４３】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、単位セル２の配置形態は、ストライプ状である必要はなく、図４に示すような行列状、図５に示すような千鳥状であってもよい。
また、各単位セル２の形状は、ストライプ状（図１）、四角柱状（図４，図５）に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
【００４４】
また、ＭＯＳトランジスタ１において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ＭＯＳトランジスタ１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、Ｓｉエピタキシャル層８に代えて、たとえば、ＳｉＣエピタキシャル層を用いることもできる。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４６】
１    ＭＯＳトランジスタ
２    単位セル
３    ゲートトレンチ
４    コンタクトトレンチ
５    Ｓｉ基板
６    （Ｓｉ基板の）表面
７    （Ｓｉ基板の）裏面
８    Ｓｉエピタキシャル層
９    （Ｓｉエピタキシャル層の）表面
１０  （Ｓｉエピタキシャル層の）裏面
１１  （ゲートトレンチの）側面
１２  （ゲートトレンチの）底面
１３  湾曲部
１４  平面部
１５  （湾曲部の）側面
１６  （平面部の）側面
１７  ソース領域
１８  チャネル領域
１９  ドレイン領域
２０  ゲート酸化膜
２１  （ゲート酸化膜の）第１部分
２２  （ゲート酸化膜の）第２部分
２３  ゲート電極
２４  埋め込み絶縁膜
２５  開口縁
２６  （コンタクトトレンチの）側面
２７  （コンタクトトレンチの）底面
２８  チャネルコンタクト領域
２９  ＳｉＯ２膜
３０  ＳｉＮ膜
３１  ハードマスク
３２  ＳｉＯ２
【図１】
0005894383.tif 000002
【図２】
0005894383.tif 000003
【図３Ａ】
0005894383.tif 000004
【図３Ｂ】
0005894383.tif 000005
【図３Ｃ】
0005894383.tif 000006
【図３Ｄ】
0005894383.tif 000007
【図３Ｅ】
0005894383.tif 000008
【図３Ｆ】
0005894383.tif 000009
【図３Ｇ】
0005894383.tif 000010
【図３Ｈ】
0005894383.tif 000011
【図３Ｉ】
0005894383.tif 000012
【図３Ｊ】
0005894383.tif 000013
【図４】
0005894383.tif 000014
【図５】
0005894383.tif 000015