(57)【特許請求の範囲】
【請求項１】
第１方向に間隔をおいて配置され映像信号の書込開始側の第１領域から書込終了側の第２領域に亘り第１方向に直交する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第１主画素電極と、前記第２領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第２主画素電極と、前記第１ソース配線に対向する第１主共通電極と、前記第１主共通電極と同電位であり前記第２ソース配線に対向する第２主共通電極と、を備え、前記第１主画素電極と前記第１ソース配線との第１間隔が前記第１主画素電極と前記第２ソース配線との第２間隔より小さく、前記第２主画素電極と前記第１ソース配線との第３間隔が前記第２主画素電極と前記第２ソース配線との第４間隔より大きい第１基板と、
前記第１基板に対向配置された第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記第１基板は、さらに、前記第１領域と前記第２領域との間の第３領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第３主画素電極を備え、前記第３主画素電極と前記第１ソース配線との第５間隔が前記第３主画素電極と前記第２ソース配線との第６間隔と略同等であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１主画素電極及び前記第２主画素電極は、それぞれ１本であることを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１ソース配線には第１フレームで正極性の映像信号が供給され続く第２フレームで負極性の映像信号が供給され、前記第２ソース配線には第１フレームで負極性の映像信号が供給され続く第２フレームで正極性の映像信号が供給されることを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第２基板は、さらに、前記第１主共通電極と同電位であり前記第１主共通電極と対向する第３主共通電極と、前記第２主共通電極と同電位であり前記第２主共通電極と対向する第４主共通電極と、を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記第１基板は、さらに、前記第１主共通電極及び前記第２主共通電極と繋がり第１方向に沿って延出した複数の第１副共通電極を備え、
前記第２基板は、さらに、前記第１副共通電極と同電位であり前記第１副共通電極と対向する第２副共通電極を備えたことを特徴とする請求項５に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開２０１１−２０９４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に間隔をおいて配置され映像信号の書込開始側の第１領域から書込終了側の第２領域に亘り第１方向に直交する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第１主画素電極と、前記第２領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第２主画素電極と、前記第１ソース配線に対向する第１主共通電極と、前記第１主共通電極と同電位であり前記第２ソース配線に対向する第２主共通電極と、を備え、前記第１主画素電極と前記第１ソース配線との第１間隔が前記第１主画素電極と前記第２ソース配線との第２間隔より小さく、前記第２主画素電極と前記第１ソース配線との第３間隔が前記第２主画素電極と前記第２ソース配線との第４間隔より大きい第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に間隔をおいて配置され映像信号の書込開始側の第１領域から書込終了側の第２領域に亘り第１方向に直交する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第１主画素電極と、前記第２領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第２主画素電極と、前記第１ソース配線に対向する第１主共通電極と、前記第１主共通電極と同電位であり前記第２ソース配線に対向する第２主共通電極と、を備え、前記第１主共通電極について前記第１ソース配線から前記第１主画素電極に向かって延出した第１幅が前記第２主共通電極について前記第２ソース配線から前記第１主画素電極に向かって延出した第２幅より小さく、また、前記第１主共通電極について前記第１ソース配線から前記第２主画素電極に向かって延出した第３幅が前記第２主共通電極について前記第２ソース配線から前記第２主画素電極に向かって延出した第４幅より大きい第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００８】
本実施形態によれば、
映像信号の書込開始側の第１領域に位置し第１方向に沿って延出した第１補助容量線と、映像信号の書込終了側の第２領域に位置し第１方向に沿って延出した第２補助容量線と、第１方向に間隔をおいて配置され前記第１領域から前記第２領域に亘り第１方向に直交する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第１主画素電極と、前記第２領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第２主画素電極と、前記第１ソース配線に対向する第１主共通電極と、前記第１主共通電極と同電位であり前記第２ソース配線に対向する第２主共通電極と、を備え、前記第１補助容量線が前記第１ソース配線から前記第１主画素電極に向かって第１幅で延出した第１電極部を有し、前記第２補助容量線が前記第２ソース配線から前記第１主画素電極に向かって第１幅より大きな第２幅で延出した第２電極部を有し、また、前記第１補助容量線が前記第１ソース配線から前記第２主画素電極に向かって第３幅で延出した第３電極部を有し、前記第２補助容量線が前記第２ソース配線から前記第２主画素電極に向かって第３幅より小さな第４幅で延出した第４電極部を有する第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００９】
本実施形態によれば、
第１方向に間隔をおいて配置され映像信号の書込開始側の第１領域から書込終了側の第２領域に亘り第１方向に直交する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第１主画素電極と、前記第２領域において前記第１ソース配線と電気的に接続され前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の第２主画素電極と、前記第１ソース配線に対向する第１主共通電極と、前記第１主共通電極と同電位であり前記第２ソース配線に対向する第２主共通電極と、を備え、前記第１ソース配線が前記第１主画素電極に向かって第１幅で延出した第１コンタクト部を有し、前記第２ソース配線が前記第１主画素電極に向かって第１幅より小さな第２幅で延出した第２コンタクト部を有し、また、前記第１ソース配線が前記第２主画素電極に向かって第３幅で延出した第３コンタクト部を有し、前記第２ソース配線から前記第２主画素電極に向かって第３幅より大きな第４幅で延出した第４コンタクト部を有する第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。
【図４】図４は、図３のＡ−Ｂ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。
【図５】図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。
【図６】図６は、本実施形態の第１構成例を説明するための模式図である。
【図７】図７は、第１構成例の他の例を説明するための模式図である。
【図８】図８は、本実施形態の第２構成例を説明するための模式図である。
【図９】図９は、第２構成例の他の例を説明するための模式図である。
【図１０】図１０は、本実施形態の第３構成例を説明するための模式図である。
【図１１】図１１は、本実施形態の第４構成例を説明するための模式図である。
【図１２】図１２は、本実施形態において導入したクロストーク率の定義を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１３】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１４】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、補助容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。ソース配線Ｓは、ゲート配線Ｇと交差している。ソース配線Ｓは、第１方向Ｘに交差する第２方向Ｙに沿って略直線的に延出した信号配線に相当する。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。
【００１５】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１６】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１７】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１８】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１９】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されているが、不透明な配線材料などの他の導電材料によって形成されていても良い。
【００２０】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２１】
次に、アクティブエリアに配置される一画素の基本構造について説明する。
【００２２】
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２３】
アレイ基板ＡＲは、ゲート配線ＧＮ、ゲート配線Ｇ（Ｎ＋１）、補助容量線ＣＮ、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている（但し、Ｎは正の整数である）。図示した第１構成例では、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部である第１共通電極ＣＥ１を備えている。
【００２４】
図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線ＧＮ及びゲート配線Ｇ（Ｎ＋１）は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線ＣＮは、ゲート配線ＧＮとゲート配線Ｇ（Ｎ＋１）との間に位置し、第１方向Ｘに沿って延出している。図示した例では、補助容量線ＣＮは、ゲート配線ＧＮとゲート配線Ｇ（Ｎ＋１）との略中間に位置している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線ＧＮとゲート配線Ｇ（Ｎ＋１）との第２方向Ｙに沿ったピッチに相当する。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線ＧＮとゲート配線Ｇ（Ｎ＋１）との間に位置している。
【００２５】
図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置され、ゲート配線ＧＮは上側端部に配置され、ゲート配線Ｇ（Ｎ＋１）は下側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線ＧＮは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ（Ｎ＋１）は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。
【００２６】
スイッチング素子ＳＷは、図示した例では、ゲート配線ＧＮ及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線ＧＮとソース配線Ｓ１の交点に設けられている。スイッチング素子ＳＷのゲート電極はゲート配線ＧＮと電気的に接続され、ソース電極はソース配線Ｓ１と電気的に接続され（あるいは、ソース電極はソース配線Ｓ１と一体的に形成され）、ソース配線Ｓ１及び補助容量線Ｃ１に沿って延長されたドレイン配線に接続されたドレイン電極は画素電極ＰＥと電気的に接続されている。
【００２７】
画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。これらの主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。
【００２８】
主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。図示した例では、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。つまり、ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔Ｌ１は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔Ｌ２と略同等である。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００２９】
副画素電極ＰＢは、画素ＰＸの略中央部に位置し、第１方向Ｘに沿って直線的に延出している。図示した例では、副画素電極ＰＢは、補助容量線ＣＮと重なる位置に配置され、主画素電極ＰＡの第２方向Ｙに沿った略中央部で交差している。換言すると、副画素電極ＰＢは、主画素電極ＰＡからソース配線Ｓ１及びソース配線Ｓ２の双方に向かってそれぞれ延出している。このような副画素電極ＰＢは、補助容量線ＣＮと重なる位置でスイッチング素子ＳＷと電気的に接続されている。なお、副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されているが、その形状は図示した例に限らない。なお、副画素電極ＰＢは、後述するが、一画素内により多くのドメインを形成するために設けたが、本実施形態では省略しても良い。
【００３０】
第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１を備えている。これらの第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。
【００３１】
第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。この第１主共通電極ＣＡ１は、ソース配線Ｓと対向する位置に形成されている。このような第１主共通電極ＣＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００３２】
図示した例では、第１主共通電極ＣＡ１は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された第１主共通電極ＣＡＬ１と、画素ＰＸの右側端部に配置された第１主共通電極ＣＡＲ１と、を備えている。厳密には、第１主共通電極ＣＡＬ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第１主共通電極ＣＡＲ１は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。第１主共通電極ＣＡＬ１はソース配線Ｓ１と対向し、第１主共通電極ＣＡＲ１はソース配線Ｓ２と対向している。なお、この第１主共通電極ＣＡ１は、ソース配線Ｓからの不所望な電界をシールドするなどのために設けたが、本実施形態では省略しても良い。
【００３３】
第１副共通電極ＣＢ１は、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線的に延出している。この第１副共通電極ＣＢ１は、ゲート配線Ｇと対向する位置に形成されている。このような第１副共通電極ＣＢ１は、帯状に形成されている。なお、第１副共通電極ＣＢ１の第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。
【００３４】
図示した例では、第１副共通電極ＣＢ１は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上側端部に配置された第１副共通電極ＣＢＵ１と、画素ＰＸの下側端部に配置された第１副共通電極ＣＢＢ１と、を備えている。厳密には、第１副共通電極ＣＢＵ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第１副共通電極ＣＢＢ１は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、ここに示した例では、第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１により、画素ＰＸを区画する格子状に形成されている。第１副共通電極ＣＢＵ１は、ゲート配線ＧＮと対向している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ（Ｎ＋１）と対向している。
【００３５】
画素電極ＰＥと第１共通電極ＣＥ１との位置関係に着目すると、Ｘ−Ｙ平面内において、主画素電極ＰＡと第１主共通電極ＣＡ１とは、互いに略平行であり、第１方向Ｘに沿って交互に配置されている。すなわち、第１方向Ｘに沿って間隔をおいて隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間（あるいは、隣接するソース配線間）には、１本の主画素電極ＰＡが位置している。
【００３６】
このようなアレイ基板ＡＲにおいては、画素電極ＰＥ及び第１共通電極ＣＥ１は、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。
【００３７】
図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極ＰＥ及び第１共通電極ＣＥ１を破線で示している。
【００３８】
対向基板ＣＴは、共通電極ＣＥの一部である第２共通電極ＣＥ２を備えている。この第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えている。これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。また、これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、例えば、アクティブエリアの外側などにおいて、アレイ基板に備えられた第１共通電極ＣＥ１と電気的に接続されており、第１共通電極ＣＥ１と同電位である。
【００３９】
第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。この第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１と対向する位置に形成されている。このような第２主共通電極ＣＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００４０】
図示した例では、第２主共通電極ＣＡ２は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された第２主共通電極ＣＡＬ２と、画素ＰＸの右側端部に配置された第２主共通電極ＣＡＲ２と、を備えている。厳密には、第２主共通電極ＣＡＬ２は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、第２主共通電極ＣＡＲ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１と対向する。第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１と対向する。
【００４１】
第２副共通電極ＣＢ２は、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線的に延出している。この第２副共通電極ＣＢ２は、第１副共通電極ＣＢ１と対向する位置に形成されている。このような第２副共通電極ＣＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００４２】
図示した例では、第２副共通電極ＣＢ２は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上側端部に配置された第２副共通電極ＣＢＵ２と、画素ＰＸの下側端部に配置された第２副共通電極ＣＢＢ２と、を備えている。厳密には、第２副共通電極ＣＢＵ２は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、第２副共通電極ＣＢＢ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、対向基板ＣＴにおいては、第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２により、画素ＰＸを区画する格子状に形成されている。第２副共通電極ＣＢＵ２は、第１副共通電極ＣＢＵ１と対向する。第２副共通電極ＣＢＢ２は、第１副共通電極ＣＢＢ１と対向する。
【００４３】
このような対向基板ＣＴにおいては、第２共通電極ＣＥ２は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまりゲート配線Ｇ（Ｎ＋１）からゲート配線ＧＮに向かう側であっても良い。
【００４４】
図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮをゲート配線Ｇ（Ｎ＋１）側から見た断面構造を概略的に示す断面図である。図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮをソース配線Ｓ１側から見た断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００４５】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４６】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側においてゲート配線ＧＮ、ゲート配線Ｇ（Ｎ＋１）、補助容量線ＣＮ、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１共通電極ＣＥ１、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００４７】
詳述しないスイッチング素子のポリシリコンからなる半導体層ＳＣは、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。補助容量線ＣＮ、ゲート配線ＧＮ及びゲート配線Ｇ（Ｎ＋１）は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、透明な樹脂材料によって形成されている。この第３絶縁膜１３は、ソース配線Ｓや画素電極ＰＥと第２絶縁膜１２との段差を緩和し、その表面が略平坦化されている。このような第３絶縁膜１３の膜厚は、例えば、１μｍ以下である。
【００４８】
画素電極ＰＥの主画素電極ＰＡ及び副画素電極ＰＢや、第１共通電極ＣＥ１の第１主共通電極ＣＡＬ１、第１主共通電極ＣＡＲ１、第１副共通電極ＣＢＵ１、及び、第１副共通電極ＣＢＢ１は、第３絶縁膜１３の上に形成されている。つまり、画素電極ＰＥ及び第１共通電極ＣＥ１は、同一層に形成され、同一材料、例えば、ＩＴＯによって形成されている。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１の上方に位置している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２の上方に位置している。第１副共通電極ＣＢＵ１は、ゲート配線ＧＮの上方に位置している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ（Ｎ＋１）の上方に位置している。主画素電極ＰＡは、隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間に位置している。副画素電極ＰＢは、隣接する第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の間に位置している。
【００４９】
なお、図示した例では、当該画素の駆動に必要な容量は、第１絶縁膜１１を介して対向する半導体層ＳＣと補助容量線ＣＮとの間、及び、第２絶縁膜１２及び第３絶縁膜１３を介して対向する補助容量線ＣＮと副画素電極ＰＢとの間で形成される。
【００５０】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥ及び第１共通電極ＣＥ１を覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００５１】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側においてブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２共通電極ＣＥ２、第２配向膜ＡＬ２などを備えている。
【００５２】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線ＧＮ及びゲート配線Ｇ（Ｎ＋１）の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００５３】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００５４】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。
【００５５】
第２共通電極ＣＥ２の第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの下方に位置している。第２主共通電極ＣＡＬ２の下方には、第１主共通電極ＣＡＬ１が位置している。第２主共通電極ＣＡＲ２の下方は、第１主共通電極ＣＡＲ１が位置している。第２副共通電極ＣＢＵ２の下方には、第１副共通電極ＣＢＵ１が位置している。第２副共通電極ＣＢＢ２の下方には、第１副共通電極ＣＢＢ１が位置している。上記の開口部ＡＰにおいて、画素電極ＰＥと第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。
【００５６】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、第２共通電極ＣＥ２やオーバーコート層ＯＣを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５７】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。
【００５８】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５９】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００６０】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００６１】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡの延出方向あるいは液晶分子の初期配向方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡの延出方向あるいは液晶分子の初期配向方向が第２方向Ｙである場合、一方の偏光板の吸収軸は、第２方向Ｙと略平行である、あるいは、第２方向Ｙと略直交する。
【００６２】
図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。
【００６３】
次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。
【００６４】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行且つ同じ向きの方向である。ＯＦＦ時においては、図３に破線で示したように、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。
【００６６】
液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界としてアレイ基板ＡＲの近傍（つまり、第１配向膜ＡＬ１の近傍）及び対向基板ＣＴの近傍（つまり、第２配向膜ＡＬ２の近傍）において対称となるようなプレチルト角を持って配向する（スプレイ配向）。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６７】
このようなＯＦＦ時において、バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６８】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥ（第１共通電極ＣＥ１及び第２共通電極ＣＥ２）との間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。
【００６９】
図３に示した例では、画素電極ＰＥと第２主共通電極ＣＡＬ２との間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと第２主共通電極ＣＡＲ２との間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。
【００７０】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００７１】
このようなＯＮ時に、液晶表示パネルＬＰＮに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。
【００７２】
次に、本実施形態の第１構成例について説明する。
【００７３】
図６は、第１構成例を説明するための模式図である。なお、この図６では、説明に必要な構成のみを図示しており、画素電極については主画素電極ＰＡのみを図示し副画素電極の図示を省略している。ここに示した例では、ソース配線Ｓ１とソース配線Ｓ２との間に位置する一列分の画素列に着目し、ソース配線Ｓ１とソース配線Ｓ２との間に位置するそれぞれの画素電極（図中では主画素電極ＰＡ１乃至ＰＡ５）はスイッチング素子ＳＷを介していずれもソース配線Ｓ１と電気的に接続されているものとする。また、アクティブエリアは例えば４８０ラインで構成され、ここでは、アクティブエリアＡＣＴに１フレームの映像信号を書き込む際に、アクティブエリアＡＣＴの４８０ラインのうちの１ライン（つまりゲート配線Ｇ１に接続された画素のライン）から映像信号の書込を開始し、４８０ライン（つまりゲート配線Ｇ４８０に接続された画素のライン）で映像信号の書込を終了するものとする。つまり、映像信号の書込開始側の領域とはアクティブエリアＡＣＴのゲート配線Ｇ１を含む領域であり、映像信号の書込終了側の領域とはアクティブエリアＡＣＴのゲート配線Ｇ４８０を含む領域である。なお、４８０ラインから映像信号の書込を開始し、１ラインで映像信号の書込を終了する場合もあり、このときには、映像信号の書込開始側の領域とはアクティブエリアＡＣＴのゲート配線Ｇ４８０を含む領域であり、映像信号の書込終了側の領域とはアクティブエリアＡＣＴのゲート配線Ｇ１を含む領域となる。ソース配線Ｓ１及びソース配線Ｓ２は、いずれも書込開始側から書込終了側に亘って延出している。
【００７４】
アクティブエリアＡＣＴは、例えば、５つの領域からなる。すなわち、アクティブエリアＡＣＴは、書込開始側に位置する第１領域Ａ１、第１領域Ａ１に続いて映像信号が書き込まれる第２領域Ａ２、第２領域Ａ２に続いて映像信号が書き込まれる第３領域Ａ３、第３領域Ａ３に続いて映像信号が書き込まれる第４領域Ａ４、及び、第４領域Ａ４に続いて映像信号が書き込まれる第５領域Ａ５を有している。ここでの第５領域Ａ５は、書込終了側に位置する領域に相当する。ここでは、アクティブエリアＡＣＴが５つの領域からなる場合について説明するが、アクティブエリアの分割数は５つに限らない。
【００７５】
今、５つの領域にそれぞれ等しいライン数を割り当てた場合について検討する。つまり、第１領域Ａ１は、１ライン目に相当するゲート配線Ｇ１から９６ライン目に相当するゲート配線Ｇ９６までの領域に相当する。第２領域Ａ２は、９７ライン目に相当するゲート配線Ｇ９７から１９２ライン目に相当するゲート配線Ｇ１９２までの領域に相当する。第３領域Ａ３は、１９３ライン目に相当するゲート配線Ｇ１９３から２８８ライン目に相当するゲート配線Ｇ２８８までの領域に相当する。第４領域Ａ４は、２８９ライン目に相当するゲート配線Ｇ２８９から３８４ライン目に相当するゲート配線Ｇ３８４までの領域に相当する。第５領域Ａ５は、３８５ライン目に相当するゲート配線Ｇ３８５から４８０ライン目に相当するゲート配線Ｇ４８０までの領域に相当する。なお、５つの領域にそれぞれ異なるライン数を割り当てても良い。
【００７６】
書込開始側の第１領域Ａ１においては、主画素電極ＰＡ１とソース配線Ｓ１との間隔Ｌ１１は、主画素電極ＰＡ１とソース配線Ｓ２との間隔Ｌ１２よりも小さい。つまり、主画素電極ＰＡ１は、図中に破線で示したソース配線Ｓ１及びソース配線Ｓ２から等距離に位置する中間線Ｏよりもソース配線Ｓ１側に位置している。一例として、間隔Ｌ１１は８μｍであり、間隔Ｌ１２は１２μｍである。なお、この第１構成例で説明する間隔とは、いずれも第１方向Ｘに沿った長さである。
【００７７】
一方で、書込終了側の第５領域Ａ５においては、主画素電極ＰＡ５とソース配線Ｓ１との間隔Ｌ５１は、主画素電極ＰＡ５とソース配線Ｓ２との間隔Ｌ５２よりも大きい。つまり、主画素電極ＰＡ５は、中間線Ｏよりもソース配線Ｓ２側に位置している。一例として、間隔Ｌ５１は１２μｍであり、間隔Ｌ５２は８μｍである。
【００７８】
第１領域Ａ１と第５領域Ａ５との間の中間に位置する第３領域Ａ３においては、主画素電極ＰＡ３とソース配線Ｓ１との間隔Ｌ３１は、主画素電極ＰＡ３とソース配線Ｓ２との間隔Ｌ３２と略同等である。つまり、主画素電極ＰＡ３は、中間線Ｏの上に位置している。一例として、間隔Ｌ３１は１０μｍであり、間隔Ｌ３２は１０μｍである。
【００７９】
また、第２領域Ａ２においては、主画素電極ＰＡ２とソース配線Ｓ１との間隔Ｌ２１は、主画素電極ＰＡ２とソース配線Ｓ２との間隔Ｌ２２よりも小さい。但し、この第２領域Ａ２における間隔Ｌ２１と間隔Ｌ２２との差は、第１領域Ａ１における間隔Ｌ１１と間隔Ｌ１２との差よりも小さい。つまり、主画素電極ＰＡ２は、中間線Ｏよりもソース配線Ｓ１側に位置しているが、主画素電極ＰＡ１よりは中間線Ｏ側に位置している。一例として、間隔Ｌ２１は９μｍであり、間隔Ｌ２２は１１μｍである。
【００８０】
また、第４領域Ａ４においては、主画素電極ＰＡ４とソース配線Ｓ１との間隔Ｌ４１は、主画素電極ＰＡ４とソース配線Ｓ２との間隔Ｌ４２よりも大きい。但し、この第４領域Ａ２における間隔Ｌ４１と間隔Ｌ４２との差は、第５領域Ａ５における間隔Ｌ５１と間隔Ｌ５２との差よりも小さい。つまり、主画素電極ＰＡ４は、中間線Ｏよりもソース配線Ｓ２側に位置しているが、主画素電極ＰＡ５よりは中間線Ｏ側に位置している。一例として、間隔Ｌ４１は１１μｍであり、間隔Ｌ４２は９μｍである。
【００８１】
このように、ソース配線Ｓ１とソース配線Ｓ２との間の画素列における主画素電極ＰＡの位置に着目したとき、書込開始側では主画素電極ＰＡは自身と電気的に接続されたソース配線Ｓ１の側に片寄り、書込開始側から書込終了側に向かうにしたがって、主画素電極ＰＡはソース配線Ｓ１から離れ、書込終了側では主画素電極ＰＡはソース配線Ｓ１に隣接するソース配線Ｓ２（つまり、主画素電極自身と電気的に接続されていない側のソース配線）の側に片寄っている。なお、第１領域Ａ１乃至第５領域Ａ５の各々の領域では、主画素電極ＰＡとソース配線Ｓ１及びソース配線Ｓ２との間隔が必ずしも一定でなくてもよい。
【００８２】
このような第１構成例によれば、画素電極ＰＥに隣接するソース配線Ｓからの漏れ電界の影響を緩和することができ、クロストークによる表示品位の劣化を抑制することが可能となる。この点について、以下に説明する。
【００８３】
すなわち、ソース配線Ｓ１とソース配線Ｓ２との間の画素列における主画素電極ＰＡがすべて中間線Ｏの上に位置している比較例について検討する。ソース配線Ｓ１から書き込まれる映像信号の極性と、ソース配線Ｓ２から書き込まれる映像信号の極性とが異なる場合、主画素電極ＰＡとソース配線Ｓ２との間に大きな電位差が形成され、ソース配線Ｓ２からの漏れ電界による画素透過率の影響が無視できなくなるおそれがある。例えば、共通電極ＣＥのコモン電位（０Ｖ）に対して、１フレーム期間のあるタイミングでソース配線Ｓ１に＋５Ｖの映像信号が供給され、ソース配線Ｓ２に−５Ｖの映像信号が供給された場合、主画素電極ＰＡとソース配線Ｓ１とが同電位である（いずれも＋５Ｖである）、あるいは、同極性の電位である（主画素電極ＰＡが正極性の電位に保持されているフレーム期間は、ソース配線Ｓ１に供給される映像信号は正極性である）ため、主画素電極ＰＡとソース配線Ｓ１との間には大きな電位差は形成されにくい。一方で、主画素電極ＰＡとソース配線Ｓ２とでは電位の極性が異なる（主画素電極ＰＡの電位が＋５Ｖに保持されている一方でソース配線Ｓ２が−５Ｖである）ため、主画素電極ＰＡとソース配線Ｓ２との間に大きな電位差が形成されてしまう。このため、主画素電極ＰＡとソース配線Ｓ１との間の領域には正規の電界が形成され、液晶分子が所望の方向に配向されるため、必要な透過率が得られる一方で、主画素電極ＰＡとソース配線Ｓ２との間の領域には過大な電界が形成され、液晶分子が所望の方向に配向されず、必要な透過率が得られなくなることがある。各画素で中間調（グレー）を表示する場合、主画素電極ＰＡとソース配線Ｓ１との間の領域ではグレー表示に対応した透過率が得られる一方で、主画素電極ＰＡとソース配線Ｓ２との間の領域では白表示に近い高い透過率が得られるため、画素単位で所望の透過率が得られない。
【００８４】
また、比較例の構成において、フレーム毎に各ソース配線Ｓに供給される映像信号の極性が反転するような駆動方法が適用された場合、さらにソース配線Ｓからの漏れ電界の影響を受けやすくなる。例えば、ソース配線Ｓ１には第１フレームで正極性の映像信号が供給され、この第１フレームに続く第２フレームで負極性の映像信号が供給される一方で、ソース配線Ｓ２には第１フレームで負極性の映像信号が供給され、第２フレームで正極性の映像信号が供給される場合、書込終了側に位置する主画素電極ＰＡとソース配線Ｓ１との間に大きな電位差が形成され、ソース配線Ｓ１からの漏れ電界による画素透過率の影響が無視できなくなるおそれがある。例えば、書込終了側に位置する主画素電極ＰＡに対して、第１フレームではソース配線Ｓ１から＋５Ｖの映像信号が書き込まれた場合、映像信号書込の直後は、主画素電極ＰＡの電位が＋５Ｖに保持されているため、ソース配線Ｓ１との間に大きな電位差は形成されないが、第２フレームでソース配線Ｓ１に負極性の映像信号が供給されると、主画素電極ＰＡとソース配線Ｓ１との間に大きな電位差が形成される。このとき、第２フレームでは、当該主画素電極ＰＡの電位とソース配線Ｓ２の電位とが同極性であるため、これらの間では大きな電位差は形成されない。つまり、上記の駆動方法を適用した場合には、書込終了側に位置する主画素電極ＰＡとソース配線Ｓ２との間の領域にはほとんどのフレーム期間で正規の電界が形成され、液晶分子が所望の方向に配向されるため、必要な透過率が得られる一方で、主画素電極ＰＡとソース配線Ｓ１との間の領域には過大な電界が形成され、液晶分子が所望の方向に配向されず、必要な透過率が得られなくなることがある。このため、各画素で中間調（グレー）を表示する場合、主画素電極ＰＡとソース配線Ｓ２との間の領域ではグレー表示に対応した透過率が得られる一方で、主画素電極ＰＡとソース配線Ｓ１との間の領域では白表示に近い高い透過率が得られるため、画素単位で所望の透過率が得られない。
【００８５】
なお、このような駆動方法を適用した場合、書込開始側に位置する主画素電極ＰＡとソース配線Ｓ２との間には、上記の通り、大きな電位差が形成され、ソース配線Ｓ２からの漏れ電界の影響を受ける。
【００８６】
このように、比較例の構成では、映像信号の書込開始側に位置する主画素電極と自身と接続されていない側のソース配線との間で不所望な電界が形成されやすく、また、映像信号の書込終了側に位置する主画素電極と自身と接続されたソース配線との間で不所望な電界が形成されやすい。なお、書込開始側と、書込終了側との中間の領域では、主画素電極と一方のソース配線との間、及び、主画素電極と他方のソース配線との間にフレーム毎に交互に不所望な電界が形成されるが、２フレーム単位で時間的に平均化されるため、表示不良が目立ちにくい。
【００８７】
本実施形態の第１構成例によれば、映像信号の書込開始側に位置する主画素電極、例えば第１領域Ａ１に位置する主画素電極ＰＡ１とこの主画素電極ＰＡ１と接続されていないソース配線Ｓ２との間隔Ｌ１２は、主画素電極ＰＡ１とこの主画素電極ＰＡ１と接続されたソース配線Ｓ１との間隔Ｌ１１よりも大きい。このため、主画素電極ＰＡ１とソース配線Ｓ２との間に大きな電位差が形成される条件であったとしても、ソース配線Ｓ２からの漏れ電界の影響を緩和することが可能となる。つまり、主画素電極ＰＡ１とソース配線Ｓ１との間の領域に本来形成すべき正規の電界が形成される一方で、主画素電極ＰＡ１とソース配線Ｓ２との間の領域においても不所望な漏れ電界の影響が緩和され、正規の電界と同等の電界を形成することが可能となる。したがって、映像信号の書込開始側での表示品位の劣化を抑制することが可能となる。
【００８８】
また、映像信号の書込終了側に位置する主画素電極、例えば第５領域Ａ５に位置する主画素電極ＰＡ５とこの主画素電極ＰＡ５と接続されたソース配線Ｓ１との間隔Ｌ５１は、主画素電極ＰＡ５とこの主画素電極ＰＡ５と接続されていないソース配線Ｓ２との間隔Ｌ５２よりも大きい。このため、主画素電極ＰＡ５とソース配線Ｓ１との間に大きな電位差が形成される条件であったとしても、ソース配線Ｓ１からの漏れ電界の影響を緩和することが可能となる。つまり、主画素電極ＰＡ５とソース配線Ｓ２との間の領域に本来形成すべき正規の電界が形成される一方で、主画素電極ＰＡ５とソース配線Ｓ１との間の領域においても不所望な漏れ電界の影響が緩和され、正規の電界と同等の電界を形成することが可能となる。したがって、映像信号の書込終了側での表示品位の劣化を抑制することが可能となる。
【００８９】
なお、書込開始側と書込終了側との間に位置する主画素電極、例えば第３領域Ａ３に位置する主画素電極ＰＡ３とソース配線Ｓ１との間隔Ｌ３１は、主画素電極ＰＡ３とソース配線Ｓ２との間隔Ｌ３２と同等であるが、上記の通り、主画素電極ＰＡ３とソース配線Ｓ１との間の領域と、主画素電極ＰＡ３とソース配線Ｓ２との間の領域とでフレーム毎に交互に不所望な電界が形成されるため、表示不良が目立ちにくい。
【００９０】
したがって、映像信号の書込終了側での表示品位の劣化を抑制することが可能となる。
【００９１】
なお、この第１構成例は、図６に示した例に限らない。
【００９２】
図７は、第１構成例の他の例を説明するための模式図である。なお、この図７では、説明に必要な構成のみを図示しており、画素電極については主画素電極ＰＡのみを図示し副画素電極の図示を省略している。ここに示した例は、図６に示した例と比較して、ソース配線Ｓ１とソース配線Ｓ２との間に位置するそれぞれの画素電極（図中では主画素電極ＰＡ１乃至ＰＡ５）はスイッチング素子ＳＷを介してソース配線Ｓ１及びソース配線Ｓ２と交互に電気的に接続されている点で相違している。
【００９３】
図示した例では、アクティブエリアＡＣＴの奇数ライン、つまり、ゲート配線Ｇ１、Ｇ３、Ｇ５…に接続された画素のラインでは、主画素電極ＰＡは、スイッチング素子ＳＷを介してソース配線Ｓ１と電気的に接続されている。また、アクティブエリアＡＣＴの偶数ライン、つまり、ゲート配線Ｇ２、Ｇ４、Ｇ６…に接続された画素のラインでは、主画素電極ＰＡは、スイッチング素子ＳＷを介してソース配線Ｓ２と電気的に接続されている。
【００９４】
このような例においても、映像信号の書込開始側に位置する主画素電極と、この主画素電極と接続されていないソース配線との間隔は、主画素電極とこの主画素電極と接続されたソース配線との間隔よりも大きい。例えば、ゲート配線Ｇ１に接続された画素の主画素電極ＰＡ１１とソース配線Ｓ２との間隔は、主画素電極ＰＡ１１とソース配線Ｓ１との間隔よりも大きい。また、ゲート配線Ｇ２に接続された画素の主画素電極ＰＡ１２とソース配線Ｓ１との間隔は、主画素電極ＰＡ１２とソース配線Ｓ２との間隔よりも大きい。このため、図６に示した例と同様に、映像信号の書込開始側での表示品位の劣化を抑制することが可能となる。
【００９５】
また、映像信号の書込終了側に位置する主画素電極と、この主画素電極と接続されたソース配線との間隔は、主画素電極とこの主画素電極と接続されていないソース配線との間隔よりも大きい。例えば、ゲート配線Ｇ３８５に接続された画素の主画素電極ＰＡ５１とソース配線Ｓ１との間隔は、主画素電極ＰＡ５１とソース配線Ｓ２との間隔よりも大きい。また、ゲート配線Ｇ３８６に接続された画素の主画素電極ＰＡ５２とソース配線Ｓ２との間隔は、主画素電極ＰＡ５２とソース配線Ｓ１との間隔よりも大きい。このため、図６に示した例と同様に、映像信号の書込終了側での表示品位の劣化を抑制することが可能となる。
【００９６】
次に、本実施形態の第２構成例について説明する。
【００９７】
図８は、第２構成例を説明するための模式図である。なお、この図８では、説明に必要な構成のみを図示しており、画素電極については主画素電極ＰＡのみを図示し副画素電極の図示を省略している。この第２構成例は、第１構成例と比較して、アクティブエリアＡＣＴの第１領域Ａ１から第５領域Ａ５に亘り主画素電極ＰＡが中間線Ｏの上に位置している一方で、ソース配線Ｓ１に対向する第１主共通電極ＣＡＬ１及びソース配線Ｓ２に対向する第１主共通電極ＣＡＲ１の主画素電極ＰＡに向かって延出した幅が第１領域Ａ１から第５領域Ａ５で異なる点で相違している。なお、以下に説明する幅とは、第１方向Ｘに沿った長さである。
【００９８】
より具体的に説明すると、書込開始側の第１領域Ａ１においては、第１主共通電極ＣＡＬ１についてソース配線Ｓ１のエッジから主画素電極ＰＡ１に向かって延出した幅Ｗ１１は、第１主共通電極ＣＡＲ１についてソース配線Ｓ２のエッジから主画素電極ＰＡ１に向かって延出した幅Ｗ１２よりも小さい。主画素電極ＰＡ１が中間線Ｏの上に位置している場合、第１主共通電極ＣＡＬ１と主画素電極ＰＡ１との間隔は、第１主共通電極ＣＡＲ１と主画素電極ＰＡ１との間隔より大きい。
【００９９】
一方で、書込終了側の第５領域Ａ５においては、第１主共通電極ＣＡＬ１についてソース配線Ｓ１のエッジから主画素電極ＰＡ５に向かって延出した幅Ｗ５１は、第１主共通電極ＣＡＲ１についてソース配線Ｓ２のエッジから主画素電極ＰＡ５に向かって延出した幅Ｗ５２よりも大きい。主画素電極ＰＡ５が中間線Ｏの上に位置している場合、第１主共通電極ＣＡＬ１と主画素電極ＰＡ５との間隔は、第１主共通電極ＣＡＲ１と主画素電極ＰＡ５との間隔より小さい。
【０１００】
第１領域Ａ１と第５領域Ａ５との間の中間に位置する第３領域Ａ３においては、第１主共通電極ＣＡＬ１についてソース配線Ｓ１のエッジから主画素電極ＰＡ３に向かって延出した幅Ｗ３１は、第１主共通電極ＣＡＲ１についてソース配線Ｓ２のエッジから主画素電極ＰＡ３に向かって延出した幅Ｗ３２と略同等である。主画素電極ＰＡ３が中間線Ｏの上に位置している場合、第１主共通電極ＣＡＬ１と主画素電極ＰＡ３との間隔は、第１主共通電極ＣＡＲ１と主画素電極ＰＡ３との間隔と略同等である。
【０１０１】
また、第２領域Ａ２においては、第１主共通電極ＣＡＬ１についてソース配線Ｓ１のエッジから主画素電極ＰＡ２に向かって延出した幅Ｗ２１は、第１主共通電極ＣＡＲ１についてソース配線Ｓ２のエッジから主画素電極ＰＡ２に向かって延出した幅Ｗ２２よりも小さい。主画素電極ＰＡ２が中間線Ｏの上に位置している場合、第１主共通電極ＣＡＬ１と主画素電極ＰＡ２との間隔は、第１主共通電極ＣＡＲ１と主画素電極ＰＡ２との間隔より大きい。但し、この第２領域Ａ２における幅Ｗ２１と幅Ｗ２２との差は、第１領域Ａ１における幅Ｗ１１と幅Ｗ１２との差よりも小さい。つまり、幅Ｗ２１は、幅Ｗ１１より大きく、幅Ｗ３１より小さい。また、幅Ｗ２２は、幅Ｗ１２より小さく、幅Ｗ３２より大きい。
【０１０２】
また、第４領域Ａ４においては、第１主共通電極ＣＡＬ１についてソース配線Ｓ１のエッジから主画素電極ＰＡ４に向かって延出した幅Ｗ４１は、第１主共通電極ＣＡＲ１についてソース配線Ｓ２のエッジから主画素電極ＰＡ４に向かって延出した幅Ｗ４２よりも大きい。主画素電極ＰＡ４が中間線Ｏの上に位置している場合、第１主共通電極ＣＡＬ１と主画素電極ＰＡ４との間隔は、第１主共通電極ＣＡＲ１と主画素電極ＰＡ４との間隔より小さい。但し、この第４領域Ａ４における幅Ｗ４１と幅Ｗ４２との差は、第５領域Ａ５における幅Ｗ５１と幅Ｗ５２との差よりも小さい。つまり、幅Ｗ４１は、幅Ｗ３１より大きく、幅Ｗ５１より小さい。また、幅Ｗ４２は、幅Ｗ３２より小さく、幅Ｗ５２より大きい。
【０１０３】
このように、ソース配線Ｓ１と対向する第１主共通電極ＣＡＬ１及びソース配線Ｓ２と対向する第１主共通電極ＣＡＲ１の位置に着目したとき、書込開始側では主画素電極ＰＡと電気的に接続されたソース配線Ｓ１と対向する第１主共通電極ＣＡＬ１よりも、主画素電極ＰＡと電気的に接続されていないソース配線Ｓ２と対向する第１主共通電極ＣＡＲ１の方が主画素電極ＰＡに向かって幅広く延出している。書込開始側から書込終了側に向かうにしたがって、第１主共通電極ＣＡＲ１の主画素電極ＰＡ側への延出幅が順次小さくなるとともに第１主共通電極ＣＡＬ１の主画素電極ＰＡ側への延出幅が順次大きくなり、書込終了側では第１主共通電極ＣＡＲ１よりも第１主共通電極ＣＡＬ１の方が主画素電極ＰＡに向かって幅広く延出している。なお、第１領域Ａ１乃至第５領域Ａ５の各々の領域では、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれの主画素電極ＰＡ側への延出幅が必ずしも一定でなくてもよい。
【０１０４】
このような第２構成例によれば、書込開始側では、主画素電極ＰＡと接続されていない側のソース配線Ｓ２からの漏れ電界を第１主共通電極ＣＡＲ１でシールドすることができるとともに、第１主共通電極ＣＡＲ１を主画素電極ＰＡに接近させ、これらの間の電界を強化することができる。また、書込終了側では、主画素電極ＰＡと接続されている側のソース配線Ｓ１からの漏れ電界を第１主共通電極ＣＡＬ１でシールドすることができるとともに、第１主共通電極ＣＡＬ１を主画素電極ＰＡに接近させ、これらの間の電界を強化することができる。したがって、表示品位の劣化を抑制することが可能となる。
【０１０５】
なお、この第２構成例は、図８に示したように、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１が書込開始側から書込終了側に亘って階段状に形成された例に限らない。
【０１０６】
図９は、第２構成例の他の例を説明するための模式図である。ここに示した例は、図８に示した例と比較して、第１主共通電極ＣＡＬ１がソース配線Ｓ１の延出方向に対して斜めの方向に延出しつつソース配線Ｓ１と対向し、主共通電極ＣＡＲ１がソース配線Ｓ２の延出方向に対して斜めの方向に延出しソース配線Ｓ２と対向している点で相違している。但し、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、互いに平行である。
【０１０７】
このような例であっても、図８に示した例と同様に、映像信号の書込開始側及び書込終了側での表示品位の劣化を抑制することが可能となる。
【０１０８】
次に、本実施形態の第３構成例について説明する。
【０１０９】
図１０は、第３構成例を説明するための模式図である。なお、この図１０では、説明に必要な構成のみを図示している。この第３構成例は、第１構成例と比較して、アクティブエリアＡＣＴの第１領域Ａ１から第５領域Ａ５に亘り主画素電極ＰＡが中間線Ｏの上に位置している一方で、補助容量線ＣＳがソース配線Ｓ１に対向する第１電極部ＥＬ１及びソース配線Ｓ２に対向する第２電極部ＥＬ２を有し、これらの第１電極部ＥＬ１及び第２電極部ＥＬ２のそれぞれの主画素電極ＰＡに向かって延出した幅が第１領域Ａ１から第５領域Ａ５で異なる点で相違している。なお、詳述しないが、各ソース配線は、補助容量線のいずれかの電極部と第１主共通電極との間に位置している。
【０１１０】
より具体的に説明すると、書込開始側の第１領域Ａ１において、例えば、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置する補助容量線ＣＳ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間で第２方向Ｙに沿って延出した第１電極部ＥＬ１１及び第２電極部ＥＬ１２を有している。第１電極部ＥＬ１１は、ゲート配線Ｇ１及びゲート配線Ｇ２から離間し、ソース配線Ｓ１の下層に位置している。第２電極部ＥＬ１２は、ゲート配線Ｇ１及びゲート配線Ｇ２から離間し、ソース配線Ｓ２の下層に位置している。第１電極部ＥＬ１１についてソース配線Ｓ１のエッジから主画素電極ＰＡ１に向かって延出した幅Ｗ１１は、第２電極部ＥＬ１２についてソース配線Ｓ２のエッジから主画素電極ＰＡ１に向かって延出した幅Ｗ１２よりも小さい。主画素電極ＰＡ１が中間線Ｏの上に位置している場合、第１電極部ＥＬ１１と主画素電極ＰＡ１との間隔は、第２電極部ＥＬ１２と主画素電極ＰＡ１との間隔より大きい。
【０１１１】
一方で、書込終了側の第５領域Ａ５において、例えば、ゲート配線Ｇ３８５とゲート配線Ｇ３８６との間に位置する補助容量線ＣＳ３８５は、ゲート配線Ｇ３８５とゲート配線Ｇ３８６との間で第２方向Ｙに沿って延出した第１電極部ＥＬ５１及び第２電極部ＥＬ５２を有している。第１電極部ＥＬ５１はソース配線Ｓ１の下層に位置し、第２電極部ＥＬ５２はソース配線Ｓ２の下層に位置している。第１電極部ＥＬ５１についてソース配線Ｓ１のエッジから主画素電極ＰＡ５に向かって延出した幅Ｗ５１は、第２電極部ＥＬ５２についてソース配線Ｓ２のエッジから主画素電極ＰＡ５に向かって延出した幅Ｗ５２よりも大きい。主画素電極ＰＡ５が中間線Ｏの上に位置している場合、第１電極部ＥＬ５１と主画素電極ＰＡ５との間隔は、第２電極部ＥＬ５２と主画素電極ＰＡ５との間隔より小さい。
【０１１２】
第１領域Ａ１と第５領域Ａ５との間の中間に位置する第３領域Ａ３において、例えば、ゲート配線Ｇ１９３とゲート配線Ｇ１９４との間に位置する補助容量線ＣＳ１９３は、ゲート配線Ｇ１９３とゲート配線Ｇ１９４との間で第２方向Ｙに沿って延出した第１電極部ＥＬ３１及び第２電極部ＥＬ３２を有している。第１電極部ＥＬ３１はソース配線Ｓ１の下層に位置し、第２電極部ＥＬ３２はソース配線Ｓ２の下層に位置している。第１電極部ＥＬ３１についてソース配線Ｓ１のエッジから主画素電極ＰＡ３に向かって延出した幅Ｗ３１は、第２電極部ＥＬ３２についてソース配線Ｓ２のエッジから主画素電極ＰＡ３に向かって延出した幅Ｗ３２と略同等である。主画素電極ＰＡ３が中間線Ｏの上に位置している場合、第１電極部ＥＬ３１と主画素電極ＰＡ３との間隔は、第２電極部ＥＬ３２と主画素電極ＰＡ３との間隔と略同等である。
【０１１３】
また、第２領域Ａ２において、例えば、ゲート配線Ｇ９７とゲート配線Ｇ９８との間に位置する補助容量線ＣＳ９７は、ゲート配線Ｇ９７とゲート配線Ｇ９８との間で第２方向Ｙに沿って延出した第１電極部ＥＬ２１及び第２電極部ＥＬ２２を有している。第１電極部ＥＬ２１はソース配線Ｓ１の下層に位置し、第２電極部ＥＬ２２はソース配線Ｓ２の下層に位置している。第１電極部ＥＬ２１についてソース配線Ｓ１のエッジから主画素電極ＰＡ２に向かって延出した幅Ｗ２１は、第２電極部ＥＬ２２についてソース配線Ｓ２のエッジから主画素電極ＰＡ２に向かって延出した幅Ｗ２２よりも小さい。主画素電極ＰＡ２が中間線Ｏの上に位置している場合、第１電極部ＥＬ２１と主画素電極ＰＡ２との間隔は、第２電極部ＥＬ２２と主画素電極ＰＡ２との間隔より大きい。但し、この第２領域Ａ２における幅Ｗ２１と幅Ｗ２２との差は、第１領域Ａ１における幅Ｗ１１と幅Ｗ１２との差よりも小さい。つまり、幅Ｗ２１は、幅Ｗ１１より大きく、幅Ｗ３１より小さい。また、幅Ｗ２２は、幅Ｗ１２より小さく、幅Ｗ３２より大きい。
【０１１４】
また、第４領域Ａ４において、例えば、ゲート配線Ｇ２８９とゲート配線Ｇ２９０との間に位置する補助容量線ＣＳ２８９は、ゲート配線Ｇ２８９とゲート配線Ｇ２９０との間で第２方向Ｙに沿って延出した第１電極部ＥＬ４１及び第２電極部ＥＬ４２を有している。第１電極部ＥＬ４１はソース配線Ｓ１の下層に位置し、第２電極部ＥＬ４２はソース配線Ｓ２の下層に位置している。第１電極部ＥＬ４１についてソース配線Ｓ１のエッジから主画素電極ＰＡ４に向かって延出した幅Ｗ４１は、第２電極部ＥＬ４２についてソース配線Ｓ２のエッジから主画素電極ＰＡ４に向かって延出した幅Ｗ４２よりも大きい。主画素電極ＰＡ４が中間線Ｏの上に位置している場合、第１電極部ＥＬ４１と主画素電極ＰＡ４との間隔は、第２電極部ＥＬ４２と主画素電極ＰＡ４との間隔より小さい。但し、この第４領域Ａ４における幅Ｗ４１と幅Ｗ４２との差は、第５領域Ａ５における幅Ｗ５１と幅Ｗ５２との差よりも小さい。つまり、幅Ｗ４１は、幅Ｗ３１より大きく、幅Ｗ５１より小さい。また、幅Ｗ４２は、幅Ｗ３２より小さく、幅Ｗ５２より大きい。
【０１１５】
このように、ソース配線Ｓ１と対向する第１電極部ＥＬ１及びソース配線Ｓ２と対向する第２電極部ＥＬ２の位置に着目したとき、書込開始側では主画素電極ＰＡと電気的に接続されたソース配線Ｓ１と対向する第１電極部ＥＬ１よりも、主画素電極ＰＡと電気的に接続されていないソース配線Ｓ２と対向する第２電極部ＥＬ２の方が主画素電極ＰＡに向かって幅広く延出している。書込開始側から書込終了側に向かうにしたがって、第２電極部ＥＬ２の主画素電極ＰＡ側への延出幅が順次小さくなるとともに第１電極部ＥＬ１の主画素電極ＰＡ側への延出幅が順次大きくなり、書込終了側では第２電極部ＥＬ２よりも第１電極部ＥＬ１の方が主画素電極ＰＡに向かって幅広く延出している。なお、第１領域Ａ１乃至第５領域Ａ５の各々の領域では、第１電極部ＥＬ１及び第２電極部ＥＬ２のそれぞれの主画素電極ＰＡ側への延出幅が必ずしも一定でなくてもよい。
【０１１６】
このような第３構成例によれば、書込開始側では、主画素電極ＰＡと接続されていない側のソース配線Ｓ２からの漏れ電界は、ソース配線Ｓ２の上層に位置する第１主共通電極ＣＡＲ１によってシールドされるとともに、ソース配線Ｓ２の下層に位置する第２電極部ＥＬ２でもシールドすることができる。また、書込終了側では、主画素電極ＰＡと接続されている側のソース配線Ｓ１からの漏れ電界は、ソース配線Ｓ１の上層に位置する第１主共通電極ＣＡＬ１によってシールドされるとともに、ソース配線Ｓ１の下層に位置する第１電極部ＥＬ１でもシールドすることができる。したがって、表示品位の劣化を抑制することが可能となる。
【０１１７】
次に、本実施形態の第４構成例について説明する。
【０１１８】
図１１は、第４構成例を説明するための模式図である。なお、この図１１では、説明に必要な構成のみを図示している。この第４構成例は、第１構成例と比較して、アクティブエリアＡＣＴの第１領域Ａ１から第５領域Ａ５に亘り主画素電極ＰＡが中間線Ｏの上に位置している一方で、ソース配線Ｓ１が第１コンタクト部ＣＴ１を有し、ソース配線Ｓ２が第２コンタクト部ＣＴ２を有し、これらの第１コンタクト部ＣＴ１及び第２コンタクト部ＣＴ２のそれぞれの主画素電極ＰＡに向かって延出した幅が第１領域Ａ１から第５領域Ａ５で異なる点で相違している。
【０１１９】
より具体的に説明すると、書込開始側の第１領域Ａ１において、ソース配線Ｓ１は、主画素電極ＰＡ１と電気的に接続された半導体層ＳＣ１１にコンタクトする第１コンタクト部ＣＴ１１を有している。ソース配線Ｓ２は、隣接する画素の半導体層ＳＣ１２にコンタクトする第２コンタクト部ＣＴ１２を有している。第１コンタクト部ＣＴ１１についてソース配線Ｓ１のエッジから主画素電極ＰＡ１に向かって延出した幅Ｗ１１は、第２コンタクト部ＣＴ１２についてソース配線Ｓ２のエッジから主画素電極ＰＡ１に向かって延出した幅Ｗ１２よりも大きい。主画素電極ＰＡ１が中間線Ｏの上に位置している場合、第１コンタクト部ＣＴ１１と主画素電極ＰＡ１との間隔は、第２コンタクト部ＣＴ１２と主画素電極ＰＡ１との間隔より小さい。
【０１２０】
一方で、書込終了側の第５領域Ａ５において、ソース配線Ｓ１は、主画素電極ＰＡ５と電気的に接続された半導体層ＳＣ５１にコンタクトする第１コンタクト部ＣＴ５１を有している。ソース配線Ｓ２は、隣接する画素の半導体層ＳＣ５２にコンタクトする第２コンタクト部ＣＴ５２を有している。第１コンタクト部ＣＴ５１についてソース配線Ｓ１のエッジから主画素電極ＰＡ５に向かって延出した幅Ｗ５１は、第２コンタクト部ＣＴ５２についてソース配線Ｓ２のエッジから主画素電極ＰＡ５に向かって延出した幅Ｗ５２よりも小さい。主画素電極ＰＡ５が中間線Ｏの上に位置している場合、第１コンタクト部ＣＴ５１と主画素電極ＰＡ５との間隔は、第２コンタクト部ＣＴ５２と主画素電極ＰＡ５との間隔より大きい。
【０１２１】
第１領域Ａ１と第５領域Ａ５との間の中間に位置する第３領域Ａ３において、ソース配線Ｓ１は、主画素電極ＰＡ３と電気的に接続された半導体層ＳＣ３１にコンタクトする第１コンタクト部ＣＴ３１を有している。ソース配線Ｓ２は、隣接する画素の半導体層ＳＣ３２にコンタクトする第２コンタクト部ＣＴ３２を有している。第１コンタクト部ＣＴ３１についてソース配線Ｓ１のエッジから主画素電極ＰＡ３に向かって延出した幅Ｗ３１は、第２コンタクト部ＣＴ３２についてソース配線Ｓ２のエッジから主画素電極ＰＡ３に向かって延出した幅Ｗ３２と略同等である。主画素電極ＰＡ３が中間線Ｏの上に位置している場合、第１コンタクト部ＣＴ３１と主画素電極ＰＡ３との間隔は、第２コンタクト部ＣＴ３２と主画素電極ＰＡ３との間隔と略同等である。
【０１２２】
また、第２領域Ａ２において、ソース配線Ｓ１は、主画素電極ＰＡ２と電気的に接続された半導体層ＳＣ２１にコンタクトする第１コンタクト部ＣＴ２１を有している。ソース配線Ｓ２は、隣接する画素の半導体層ＳＣ２２にコンタクトする第２コンタクト部ＣＴ２２を有している。第１コンタクト部ＣＴ２１についてソース配線Ｓ１のエッジから主画素電極ＰＡ２に向かって延出した幅Ｗ２１は、第２コンタクト部ＣＴ２２についてソース配線Ｓ２のエッジから主画素電極ＰＡ２に向かって延出した幅Ｗ２２よりも大きい。主画素電極ＰＡ２が中間線Ｏの上に位置している場合、第１コンタクト部ＣＴ２１と主画素電極ＰＡ２との間隔は、第２コンタクト部ＣＴ２２と主画素電極ＰＡ２との間隔より小さい。但し、この第２領域Ａ２における幅Ｗ２１と幅Ｗ２２との差は、第１領域Ａ１における幅Ｗ１１と幅Ｗ１２との差よりも小さい。つまり、幅Ｗ２１は、幅Ｗ３１より大きく、幅Ｗ１１より小さい。また、幅Ｗ２２は、幅Ｗ３２より小さく、幅Ｗ１２より大きい。
【０１２３】
また、第４領域Ａ４において、ソース配線Ｓ１は、主画素電極ＰＡ４と電気的に接続された半導体層ＳＣ４１にコンタクトする第１コンタクト部ＣＴ４１を有している。ソース配線Ｓ２は、隣接する画素の半導体層ＳＣ４２にコンタクトする第２コンタクト部ＣＴ４２を有している。第１コンタクト部ＣＴ４１についてソース配線Ｓ１のエッジから主画素電極ＰＡ４に向かって延出した幅Ｗ４１は、第２コンタクト部ＣＴ４２についてソース配線Ｓ２のエッジから主画素電極ＰＡ４に向かって延出した幅Ｗ４２よりも小さい。主画素電極ＰＡ４が中間線Ｏの上に位置している場合、第１コンタクト部ＣＴ４１と主画素電極ＰＡ４との間隔は、第２コンタクト部ＣＴ４２と主画素電極ＰＡ４との間隔より大きい。但し、この第４領域Ａ４における幅Ｗ４１と幅Ｗ４２との差は、第５領域Ａ５における幅Ｗ５１と幅Ｗ５２との差よりも小さい。つまり、幅Ｗ４１は、幅Ｗ５１より大きく、幅Ｗ３１より小さい。また、幅Ｗ４２は、幅５２より小さく、幅Ｗ３２より大きい。
【０１２４】
このように、ソース配線Ｓ１の第１コンタクト部ＣＴ１及びソース配線Ｓ２の第２コンタクト部ＣＴ２の位置に着目したとき、書込開始側では主画素電極ＰＡと電気的に接続されたソース配線Ｓ１の第１コンタクト部ＣＴ１は、主画素電極ＰＡと電気的に接続されていないソース配線Ｓ２の第２コンタクト部ＣＴ２よりも主画素電極ＰＡに向かって幅広く延出している。書込開始側から書込終了側に向かうにしたがって、第１コンタクト部ＣＴ１の主画素電極ＰＡ側への延出幅が順次小さくなるとともに第２コンタクト部ＣＴ２の主画素電極ＰＡ側への延出幅が順次大きくなり、書込終了側では第１コンタクト部ＣＴ１よりも第２コンタクト部ＣＴ２の方が主画素電極ＰＡに向かって幅広く延出している。なお、第１領域Ａ１乃至第５領域Ａ５の各々の領域では、第１コンタクト部ＣＴ１及び第２コンタクト部ＣＴ２のそれぞれの主画素電極ＰＡ側への延出幅が必ずしも一定でなくてもよい。
【０１２５】
このような第４構成例によれば、書込開始側では、主画素電極ＰＡと接続されていない側のソース配線Ｓ２の第２コンタクト部ＣＴ２は、主画素電極ＰＡから遠ざかるため、第２コンタクト部ＣＴ２からの漏れ電界の影響を緩和することができる。また、書込終了側では、主画素電極ＰＡと接続されている側のソース配線Ｓ１の第１コンタクト部ＣＴ１は、主画素電極ＰＡから遠ざかるため、第１コンタクト部ＣＴ１からの漏れ電界の影響を緩和することができる。したがって、表示品位の劣化を抑制することが可能となる。
【０１２６】
ここまでに第１乃至第４構成例について説明したが、これらのうちの複数の構成例を組み合わせても良い。
【０１２７】
次に、本実施形態の効果について検証した。
【０１２８】
図１２は、本実施形態において導入したクロストーク率の定義を説明するための図である。
【０１２９】
すなわち、アクティブエリアＡＣＴの略中央に矩形状のウインドーＷＤＷを表示した場合であって、ウインドーＷＤＷが黒表示または白表示である一方で、その周辺部分が中間色を表示した場合に、ウインドーＷＤＷを囲む四方の輝度を測定した。図示した４箇所のそれぞれの輝度をＷ１、Ｗ２、Ｗ３、Ｗ４とした。また、同一のアクティブエリアＡＣＴの全面で同一の中間色を表示した場合に、上記と同一箇所の４箇所の輝度を測定した。図示した４箇所のそれぞれの輝度をＧ１、Ｇ２、Ｇ３、Ｇ４とした。このとき、クロストーク率は以下の式で定義する。
【０１３０】
クロストーク率＝|W(n)-G(n)|/G(n)×100  （但し、n=1〜4である）
まず、上記の比較例について、クロストーク率を測定した。次に、本実施形態の第１構成例である図６に示した例について、クロストーク率を測定した。比較例のクロストーク率を１として規格化したところ、第１構成例のクロストーク率は０．６９であった。このように、本実施形態によれば、クロストークを低減することが可能であることが確認された。
【０１３１】
また、本実施形態によれば、上記した効果に加えて、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（例えば、主画素電極ＰＡに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。
【０１３２】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下している。これは、ソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することができる。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【０１３３】
また、本実施形態によれば、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２は、それぞれソース配線Ｓと対向している。このため、主共通電極がソース配線よりも画素電極側に配置された場合と比較して、透過領域の面積を拡大することができ、画素ＰＸの透過率を向上することが可能となる。また、画素電極ＰＥと、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２との間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【０１３４】
また、本実施形態によれば、第１副共通電極ＣＢ１は、ゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。つまり、第１副共通電極ＣＢ１は、ゲートシールド電極として機能する。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。
【０１３５】
また、本実施形態によれば、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、互いに電気的に接続され、格子状に形成されている。また、対向基板ＣＴに備えられた第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、互いに電気的に接続され、格子状に形成されている。したがって、アレイ基板ＡＲに備えられた第１共通電極ＣＥ１の一部で断線が発生したり、対向基板ＣＴに備えられた第２共通電極ＣＥ２の一部に断線が発生したりしたとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。
【０１３６】
なお、本実施形態においては、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成の液晶表示パネルＬＰＮについて説明したが、画素電極ＰＥ及び第１共通電極ＣＥ１が形成されたアレイ基板と共通電極が形成されていない対向基板ＣＴとを組み合わせた構成の液晶表示パネルについても、上記した構成例を適用可能である。
【０１３７】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１３８】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＰＥ…画素電極  ＰＡ…主画素電極  ＰＢ…副画素電極
ＣＥ…共通電極  ＣＥ１…第１共通電極  ＣＥ２…第２共通電極
ＣＡ１…第１主共通電極  ＣＢ１…第１副共通電極
ＣＡ２…第２主共通電極  ＣＢ２…第２副共通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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