(57)【特許請求の範囲】
【請求項１】
複数のデバイス種類を含む集積回路ダイを製造する方法であって、
複数のドープされたウェルを形成する工程と、
前記複数のドープされたウェルのうちの少なくとも一部に二次的に炭素とボロンを共注入して、前記ウェルより高濃度にドープされたスクリーン層を形成する工程と、
前記スクリーン層上に前記スクリーン層より低濃度にドープされた閾値電圧設定層を形成する工程と、
閾値電圧設定層を形成した後、前記複数のドープされたウェル上方にエピタキシャルシリコン層を形成する工程と、
シャロートレンチアイソレーションを用いて前記複数のドープされたウェルのうちの少なくとも一部を互いに分離する工程と、
前記エピタキシャルシリコン層上に複数のゲートスタックを形成する工程であり、複数のデバイス種類を可能にするよう、少なくとも一部のゲートスタックは、第１の組成を有し、且つ該ゲートスタックと前記スクリーン層との間に延在する空乏領域を有するように動作可能にされ、他のゲートスタックは、前記第１の組成とは異なる第２の組成を有するように形成される、工程と、
を有する方法。
【請求項２】
前記シャロートレンチアイソレーションを用いて前記複数のドープされたウェルのうちの少なくとも一部を互いに分離する工程は、前記エピタキシャルシリコン層を形成する工程の後に行われる、請求項１に記載の方法。
【請求項３】
前記閾値電圧設定層上の前記エピタキシャルシリコン層はチャネル層を含む、請求項１に記載の方法。
【請求項４】
前記エピタキシャルシリコン層の少なくとも一部は、前記複数のゲートスタックの下方で、５×１０１７原子／ｃｍ３未満の濃度を有するチャネル層として維持される、請求項１又は３に記載の方法。
【請求項５】
ドーパント注入中に、前記エピタキシャルシリコン層の少なくとも一部をマスクし、マスクされた前記エピタキシャルシリコン層部分をアンドープに保つことによって、異なるデバイス種類が形成される、請求項１に記載の方法。
【請求項６】
前記エピタキシャルシリコン層及び／又はチャネル層の少なくとも一部をドーピングすることによって、異なるデバイス種類が形成される、請求項１又は３に記載の方法。
【請求項７】
前記閾値電圧設定層は、閾値電圧設定ノッチを形成するようにドープされる、請求項１に記載の方法。
【請求項８】
前記複数のゲートスタックのうちの少なくとも一部は、ゲートラストプロセスを用いて形成される、請求項１に記載の方法。
【請求項９】
熱酸化膜の代わりにパッド酸化膜を用いることによって低サーマルバジェットが維持される、請求項１に記載の方法。
【請求項１０】
前記複数のデバイス種類は、ＤＤＣデジタル論理デバイス、レガシーデジタル論理デバイス、ＤＤＣアナログデバイス、レガシーアナログデバイス、レガシー入力・出力（Ｉ／Ｏ）アナログ回路・システム、高ＶＴデバイス、及び低ＶＴデバイス、のうちの少なくとも１つを含むように選択されている、請求項１に記載の方法。
【請求項１１】
複数のデバイス種類を含む集積回路を製造する方法であって、
第１の領域および第２の領域にイオン注入してウェルを形成する工程と、
前記第２の領域をマスクして前記第１の領域にイオン注入して、前記ウェルより浅いスクリーン層を形成する工程と、
前記第２の領域をマスクして前記第１の領域にイオン注入して、前記スクリーン層より浅い第１の閾値電圧設定層を形成する工程と、
前記第１の閾値電圧設定層の形成後、前記第１の領域および前記第２の領域上にエピタキシャルシリコン層を形成する工程と、
前記第１の領域をマスクして前記第２の領域の前記エピタキシャルシリコン層にイオン注入して、第２の閾値電圧設定層を形成する工程と、
前記第２の閾値電圧設定層の形成後、前記第１の領域と前記第２の領域の前記ウェルを互いに分離する素子分離膜を形成する工程と、
前記素子分離膜の形成後、前記第１の領域および前記第２の領域上にゲート誘電膜を形成する工程と、
前記第１の領域と前記第２の領域の前記ゲート誘電膜上に第１のゲート電極膜を形成する工程と、
前記第１の領域の前記第１のゲート電極膜を残し、前記第２の領域の前記第１のゲート電極膜を除去する工程と、
前記第２の領域の前記第１のゲート電極膜の除去後、前記第１の領域および前記第２の領域上に第２のゲート電極膜を形成する工程と、
前記第１の領域の前記第１のゲート電極膜と前記第２のゲート電極膜、および前記第２の領域の前記第２のゲート電極膜をパターニングして、前記第１の領域に前記第１のゲート電極膜と前記第２のゲート電極膜を有する第１のゲート電極、前記第２の領域に前記第２のゲート電極膜を有する第２のゲート電極を形成する工程と、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概して半導体デバイス及びそれに関連する製造プロセスに関し、より具体的には閾値電圧設定ノッチを有するトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
しばらくの間、半導体産業は、バルクＣＭＯＳウエハー技術を用いて集積回路を作製してきた。ウエハーは、一般的にダイ又はチップとして知られる個々の区画にダイシングされ、各チップが電子デバイス内にパッケージングされる。バルクＣＭＯＳ技術は、許容可能な製造コストを維持するために既存の製造プロセス及び設備の最適化及び再利用をしながらバルクＣＭＯＳトランジスタをますます小さく製造することができるというわけで、とりわけ“スケーラブル”であることが分かっている。歴史的に、バルクＣＭＯＳトランジスタのサイズが縮小されるにつれて、その電力消費が低減され、産業界が増大されたトランジスタ密度及び低減された動作電力を実現する助けとなってきた。故に、半導体産業は、それらのサイズでもバルクＣＭＯＳトランジスタの電力消費をスケーリングし、トランジスタ及びそれらが属するシステムを稼働させるコストを低減することができていた。
【０００３】
しかしながら、近年、バルクＣＭＯＳトランジスタの電力消費を、それらのサイズを縮小しながら低減することは、ますます困難になっている。トランジスタの電力消費は直接的にチップの電力消費に影響し、ひいては、システムを稼働させるコスト、そして場合によってシステムの実用性に影響を及ぼす。例えば、トランジスタ当たりの電力消費が同じあるいは増大しながら同一チップ面積内のトランジスタ数が２倍になると、チップの電力消費は２倍より大きくなる。これは、部分的に、得られるチップを冷却する必要があり、それにも更なるエネルギーを必要とするためである。結果として、これは、チップを動作させるエンドユーザに課されるエネルギーコストを２倍より大きくする。このような増大された電力消費はまた、例えば移動式（モバイル）装置の電池寿命を短縮することによって、消費者電子機器の有用性を有意に低下させ得る。例えば熱生成の増大及び熱放散の必要性などのその他の影響もあり、それにより、システムの信頼性を潜在的に低下させ且つ環境に悪影響を及ぼし得る。
【０００４】
半導体エンジニアの間では、トランジスタサイズが縮小するにつれてトランジスタの動作電圧ＶＤＤを低下させることはもはやできないことを部分的な理由として、バルクＣＭＯＳの電力消費の継続的な低減は実現可能でないとの認識が広がっている。ＣＭＯＳトランジスタはオンであるかオフであるかの何れかである。ＣＭＯＳトランジスタの状態は、トランジスタの閾値電圧ＶＴに対する、トランジスタのゲートに印加される電圧の値によって決定される。トランジスタは、オンにスイッチされるとき、式：Ｐｄｙｎａｍｉｃ＝ＣＶＤＤ２ｆによって表され得る動的電力を消費する。ただし、ＶＤＤはトランジスタに供給される動作電圧であり、Ｃはトランジスタがオンにスイッチされるときのトランジスタの負荷キャパシタンスであり、ｆはトランジスタが動作される周波数である。トランジスタは、オフにスイッチされるとき、式：Ｐｓｔａｔｉｃ＝ＩＯＦＦＶＤＤによって表され得る静的電力を消費する。ただし、ＩＯＦＦはトランジスタがオフにスイッチされているときのリーク電流である。歴史的に、産業界は、主に、動的及び静的の双方の電力を低減するものである動作電圧ＶＤＤの低減によって、トランジスタの電力消費を低減してきた。
【０００５】
動作電圧ＶＤＤを低減することができるかは、閾値電圧ＶＴを正確に設定することができることに部分的に依存するが、それは、トランジスタ寸法が縮小するにつれてますます困難になっている。バルクＣＭＯＳプロセスを用いて製造されるトランジスタでは、閾値電圧ＶＴを設定する主なパラメータのうちの１つはチャネル内のドーパントの量である。ＶＴに影響を及ぼすその他の要因は、ハロー（halo）注入、低濃度ドープのソース・ドレインエクステンション及びチャネル厚さである。理論的には、トランジスタＶＴの整合（マッチング）は、同一チップ上の同じトランジスタが同じＶＴを有するように精度良く行われ得るが、実際には、ドーパント濃度のプロセス上及び統計上のバラつき並びに配置が意味することには、閾値電圧は有意に変動し得る。このような不整合のあるトランジスタは、同一のゲート電圧に応答して全てが同時にスイッチせず、極端なケースでは、一部がオンにスイッチしないことがある。更に関心あることには、不整合のあるトランジスタはリーク損失の増大をもたらし、それにより、トランジスタがアクティブにスイッチングしていないときにも電力を浪費してしまう。
【０００６】
１００ｎｍ以下のチャネル長を有するトランジスタでは、通常のドーパント濃度レベルで３０から５０ほどの少なさのドーパント原子のみがチャネル内に位置することになり得る。これが、１００ｎｍより大きいチャネル長を有する従来世代のトランジスタの場合にチャネル内に位置する数千原子又は数万原子とは対照的である。ナノメートルスケールのトランジスタでは、このような少ないドーパント原子の個数及び配置における生来の統計バラつきが、ランダムドーパント揺らぎ（random  dopant  fluctuations；ＲＤＦ）として知られる検出可能な変動をもたらす。プロセス上及び材料上のバラつきとともに、ドープされたチャネルを有するナノメートルスケールのバルクＣＭＯＳトランジスタでは、ＲＤＦが、ＶＴバラつき（典型的にシグマＶＴ又はσＶＴと称される）の主な決定因子であり、ＲＤＦによって生じるσＶＴの大きさは、チャネル長が短縮するにつれて増大するのみである。
【０００７】
大いに低減されたσＶＴを有する新たなトランジスタのためのプロセス及び設計が、産業界で探し求められている。しかしながら、例えばアンドープチャネル型ＦＩＮＦＥＴなどの提案された多くの解決策は、トランジスタのプロセス製造及びレイアウトに実質的な変更を必要とすることになる。これは採択が進まないものである。何故なら、産業界は、従来からの広く使用されている集積回路製造プロセス及びトランジスタレイアウトに実質的な変更を要する設計変更を避けることを好むからである。これは特に、例えばアナログ入力・出力回路（Ｉ／Ｏ）、デジタル回路及びその他の種類の回路などの多様な回路タイプを含むシステム・オン・チップ（ＳｏＣ）又はその他の高集積デバイスに云える。また、このような高集積システム上の様々な種類の回路を考えるに、１つ以上の種類の回路が改善され得るが必要なレガシー回路は同じままである場合、製造プロセスの追加工程を避けるためには、依然としてＳｏＣ全体が一緒に製造されるべきである。例えば、デジタル回路への改善を為すことができるが、アナログ回路にはその改善が適用されない場合、更なる処理工程を追加することなく、これらの回路を共に同時に製造することが望ましい。より低い電圧の電源での動作を可能にするように、集積回路全体を再設計することはできる。なお、“再設計”なる用語は、ここでは、回路製造に先立つトランジスタゲートの適切な寸法決定を含み得る。しかしながら、再設計を試みるとき、困難に遭遇する。追加のプロセス及びマスキング工程は、複雑、高コスト、且つ技術的に困難なものになり得る。
【０００８】
新たな技術への移行に伴う実質的なコスト及びリスクを考慮し、半導体及び電子システムの製造者は長い間、バルクＣＭＯＳの利用を広げる道を探し求めてきた。ＶＤＤが実質的に１ボルト未満まで低下されるときに一群のトランジスタのσＶＴバラつきを容易に制御できないことに少なくとも部分的に起因して、引き続いてのバルクＣＭＯＳにおける電力消費の低減は、半導体産業において、ますます、乗り越えられない問題として見られるようになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
低電力トランジスタが標準トランジスタを置き換えるときにも、ダイ上のアナログＩ／Ｏトランジスタを変更しないままにすることを可能にするような、低電力デジタルトランジスタのプロセス及び構造を有することには、実質的な利点が存在する。故に、一部が変更され且つ他の部分が不変のレガシー回路にされるが、それらを製造するプロセスは実質的に変更されないような回路の組合せを持つことが望ましい。また、コストを低減し且つ歩留まりを向上させるためには、集積回路全体を製造する際の製造工程数を実質的に増やさないことがベストとなり得る。
【００１０】
従って、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ及び集積回路用の改善された構造及び製造方法が技術的に望まれる。また、単一の集積回路ダイ上の、古い及び新しい、デジタルトランジスタ及びアナログトランジスタトランジスタの製造と相性の良い製造プロセスが技術的に望まれる。以下に見られるように、ここに記載する様々な実施形態は、従来技術における欠点を洗練された手法で解消する構造及びプロセスを提供する。
【課題を解決するための手段】
【００１１】
数々の電子デバイス及びシステムにおける電力消費を低減するため、一組の新たな様々な構造及び方法が提供される。これらの新たな様々な構造は、レガシーデバイスを含むその他のデバイスとともに、共通のシリコン基板上に実装され得る。これらの構造及び方法のうちの一部は、概して既存のバルクＣＭＯＳプロセスフロー及び製造技術を再利用することによって実現されることができ、半導体産業及びより広範な電子装置産業がコスト及びリスクを伴って代替技術に切り替わることを回避することを可能にする。構造及び方法の一部は、深く空乏化される深空乏化チャネル（Deeply  Depleted  Channel；ＤＤＣ）設計に関し、従来のバルクＣＭＯＳと比較して低減されたσＶＴを有するＣＭＯＳベースのデバイスを可能にするとともに、チャネル領域内にドーパントを有するＦＥＴの閾値電圧ＶＴを遙かに正確に設定することを可能にし得る。ＤＤＣを構成して様々な利益を達成することには数多くの手法が存在し、また、ここで提示される更なる構造及び方法を、単独で、あるいはＤＤＣとともに使用して、更なる利益を生み出すことが可能である。
【００１２】
本開示により、従来の半導体製造プロセスに対する様々な技術的利点が説明される。１つの技術的利点は、ＶＴ設定の調整を精密な幅内で可能にするための特徴的なノッチを指し示すドーパントプロファイルが提供されることである。他の１つの技術的利点は、金属の適切な選択によってＶＴ設定範囲が拡大され、ダイ上で非常に広範囲でのＶＴ設定が提供されることである。更なる他の１つの技術的利点は、ボディバイアスの使用により、ＤＤＣトランジスタにおける電力消費の有意な動的制御が提供されることを含む。結果として、ＶＴ（低いσＶＴを有する）及びＶＤＤを独立に制御することができ、所与のデバイスにおいてＶＴとは別個にボディバイアスを調整することができる。
【００１３】
本開示の特定の実施形態は、これらの利点の一部又は全てを享受することもあるし、これらの利点を享受しないこともある。以下の説明、図面及び特許請求の範囲から、その他の技術的利点が当業者に明らかになる。
【図面の簡単な説明】
【００１４】
より完全なる本開示の理解のため、以下の図を含む添付図面とともに、以下の説明を参照する。図面において、似通った参照符号は同様の部分を表す。
【図１】ＤＤＣデジタルトランジスタ、デジタルレガシートランジスタ、ＤＤＣアナログトランジスタ、アナログレガシートランジスタ、高ＶＴデバイス、低ＶＴデバイス、及びその他のデバイスが概略的にグループ分けされた典型的なＳｏＣを、例示的な形状とともに示す図である。
【図２Ａ】様々な実施形態に従った様々なアナログデバイス及びデジタルデバイスの処理に関する様々な処理工程を示す概略的なフローチャートである。
【図２Ｂ】様々な実施形態に従って設定可能なドーパントプロファイルを例示する図である。
【図２Ｃ】様々な実施形態に従って設定される様々なドーパントプロファイルを示す図である。
【図２Ｄ】様々な実施形態に従って設定される様々なドーパントプロファイルを示す図である。
【図３】様々な実施形態に従った処理工程を示すトランジスタプロセス構成の一例である。
【図３Ａ】様々な実施形態に従ったデバイス機構を２つの表で示す図である。
【図４Ａ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｂ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｃ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｄ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｅ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｆ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｇ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｈ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｉ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｊ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｋ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図４Ｌ】集積回路プロセスフローの一実施形態を示すフロー図である。
【図５Ａ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｂ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｃ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｄ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｅ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｆ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｇ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｈ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｉ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図５Ｊ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ａ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｂ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｃ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｄ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｅ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｆ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｇ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｈ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｉ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｊ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｋ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｌ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図６Ｍ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ａ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｂ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｃ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｄ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｅ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｆ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｇ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｈ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｉ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【図７Ｊ】集積回路プロセスフローの他の一実施形態を示すフロー図である。
【発明を実施するための形態】
【００１５】
数々の電子デバイス及びシステムにおける電力消費を低減するように構成された新たな構造及び方法が提供される。これらは、デジタル及びアナログの双方のデバイスを含む多様な異なるコンポーネントとともに、また、レガシーデバイスとともに、同じ回路内に製造され得る。高精度且つ広範囲でのＶＴ制御と改善されたσＶＴとを有する広範なトランジスタを同一ダイ上に構築するためのプロセスフレンドリーな技術が提供される。さらに、ボディバイアス係数とＶＴとを別々に設定することができるように単一のＳｏＣ上に構築されることが可能な構造が提供される。これら２つの設定を切り離すことは、設計者に、大きく異なる種類のトランジスタデバイスを単一のＳｏＣ上で組み合わせてマッチングする能力を提供する。
【００１６】
ＤＤＣ構造を用いてＶＴの値が高精度に（低いσＶＴで）設定され、特徴的なノッチを指し示す新たなドーパントプロファイルが、ＶＴ設定を精密範囲内（一例において、約±０．２Ｖ）で調整することを可能にする。このＶＴ設定範囲は、金属の適切な選択によって拡大されることができ、ダイ上で非常に広範囲でのＶＴ設定が提供される。また、これは、各トランジスタへの複数の別個のマスキング工程を必ずしも必要とすることなく可能である。静的バイアス及び／又は動的バイアスの正確な設定が付与されることで、広範囲のＶＴを有する異なる種類のトランジスタを十分に正確な範囲内で構築することができる。例えば、実質的に如何なる種類のトランジスタも、（１．０ＶＤＤトランジスタの場合）−０．９Ｖと＋０．９Ｖとの間のＶＴを有するように構築されることができ、また、同一ダイ上に構築され得る。
【００１７】
機能的には、これが意味することは、ここに記載される実施形態が、複雑な高・低ＶＴ混同信号回路のコスト効率的な製造を可能にする幅広く適用可能なトランジスタプロセス工程を実現するということである。そのようなプロセスによって形成されるトランジスタは、十分にマッチングされ、且つ／或いは、旧来通り動作したり、あるいは所望のように様々な低電力モードで動作したりすることができる。
【００１８】
これら新たな構造及び方法のうちの一部は、概して既存のバルクＣＭＯＳプロセスフロー及び現行の基盤製造技術を再利用することによって実現されることができ、半導体産業及びより広範な電子装置産業がコスト及びリスクを伴って、製造プロセス及び装置の高コストな変更を要する代替技術に切り替わることを回避することを可能にする。電力節減及び性能上の利益を高めるために、アナログトランジスタ及びデジタルトランジスタの双方並びにレガシー構造及び刷新構造の組合せを含む異なる複数のトランジスタ設計を、単一の集積回路又はシステム・オン・チップ（ＳｏＣ）に組み込むことができる。レガシーモード又は低電力モードを含む異なる複数の電力モードが望みに応じて達成され得る。また、これら新たな構造は、レガシートランジスタ及びレイアウト構成とともにプロセスフローに組み入れられることができ、追加のプロセス工程を回避することによって、集積回路のプロセスフローに新たな構造を組み入れることの製造者へのリスクが軽減される。結果として、新たな電力節減トランジスタ構造を組み入れた例えばＳｏＣなどの集積回路の製造費用の増加は、殆どあるいは全くない。
【００１９】
また、より低い電力での動作の結果として従来デバイスに対する実質的な利益をもたらすよう、ここに記載される新手法を例えばエレクトロニクス製品などのシステムに組み入れて使用する方法及び構造が提供される。このような利益は、ここに記載・例示される実施形態に従って設計・製造され得る一層素晴らしい低減力システムの結果としての、システムレベルでの電力消費の低減、システム性能の向上、システムコストの改善、システム製造性の向上、及び／又はシステム信頼性の向上を含む。後に例証するように、この新手法は、例えばパーソナルコンピュータ、携帯電話、テレビジョン、デジタル音楽再生機、セットトップボックス、ラップトップ型及びパームトップ型の計算装置、電子書籍（ｅブック）リーダー、デジタルカメラ、ＧＰＳシステム、フラットパネルディスプレイ、ポータブルデータ記憶装置及びタブレットなどの消費者製品を含む広範なエレクトロニクスシステム、並びに多様なその他のエレクトロニクス装置にて有利に用いられ得る。一部の実装形態において、トランジスタ及び集積回路は、エレクトロニクスシステム全体としての動作、ひいては、商業的な適合性を実質的に高めることができる。一部の実施形態において、ここに記載される革新的なトランジスタ、集積回路、及びそれらを含むシステムはまた、その他の手法より環境に優しい実装形態を可能にし得る。
【００２０】
これら及びその他の利益は、設計者、製造者及び消費者の数多くの要求を満たすような、デジタル回路における進展を提供する。これらの利益は、集積回路の引き続いての更なる進展を可能にする新たな構造を有するシステムを提供し、それにより、向上された性能を有する装置及びシステムをもたらし得る。ここでは、実施形態及び実施例は、トランジスタ、集積回路、エレクトロニクスシステム及び関連方法を参照して説明され、新たな構造及び方法が、エレクトロニクス製品のエンドユーザへのものを含め、様々なレベルの製造プロセス及び商業連鎖で提供する特徴及び利益を強調する。これらの例における構造並びに集積回路及びエレクトロニクスシステムを製造する方法に特有の概念の適用は広範囲であることが判明するであろう。従って、理解されるように、発明の精神及び範囲は、これらの実施形態及び実施例に限定されるものではなく、本願及び同一出願人の関連出願に添付の請求項によってのみ限定されるものである。
【００２１】
一実施形態において、同じチャネル長の従来のドープトチャネルデバイスと比較して正確に制御された閾値電圧を有する新たなナノスケール電界効果トランジスタ（ＦＥＴ）構造が提供される。この文脈において、正確に制御された閾値電圧とは、σＶＴの有意な改善又は低減をもたらすＶＴ値を設定することができ、且つ場合により調整することができることを含む。この構造及びその製造方法は、従来デバイスと比較して低い動作電圧を有するＦＥＴトランジスタを可能にし得る。一実施形態は、ゲートから、該ゲートの下方の或る深さに設定される高濃度ドープされたスクリーン（遮蔽）層まで延在する空乏ゾーン又は空乏領域（すなわち、深空乏化チャネル）を有するように動作可能なナノスケールＦＥＴ構造を含む。一実施形態において、ゲート近傍のチャネル領域は、該ゲートの下方にゲート長の１／２以上の距離を空けて配置された高濃度スクリーン領域と比較して実質的にアンドープである。これにより、高濃度ドープされたスクリーン領域又はスクリーン層と対を為す、実質的にアンドープのチャネル領域又はチャネル層（濃度は５×１０１７原子／ｃｍ３未満であり、典型的に、エピタキシャル成長されたシリコン層として形成される）が提供される。また、動作時、これらの構造は、閾値電圧にほぼ等しい電圧又はそれより大きい電圧がゲートに印加されるときにゲートから生じる電界を終端させる深空乏化ゾーン又は深空乏化領域を画成するように作用する。
【００２２】
特定の実施形態において、スクリーン層は、ソース及びドレインとの直接的な接触を回避するように位置付けられる。他の特定の実施形態において、スクリーン層は、複数のソース／ドレイン／チャネル／スクリーン領域の下に延在するシートとして形成されてもよい。スクリーン領域の厚さは典型的に、５ｎｍから５０ｎｍの範囲内とし得る。スクリーン領域は、チャネル、閾値電圧調整領域（設けられる場合）及びＰウェルより高濃度にドープされる。実用上、スクリーン領域は、１×１０１８原子／ｃｍ３と１×１０２０原子／ｃｍ３との間の濃度を有するようにドープされる。特定の実施形態において、アンドープのチャネル及びゲートの方へのドーパントマイグレーションを防止するため、炭素、ゲルマニウム又はこれらに類するものなどからなる耐ドーパントマイグレーション層が、スクリーン領域の上に設けられ得る。
【００２３】
閾値電圧は主として、ゲート仕事関数と、ボディバイアスと、チャネル厚と、スクリーン層の深さ及びドーパント濃度と、の組合せによって設定されるが、必要に応じて、スクリーン領域に隣接して別のエピタキシャル成長シリコン層を設けることにより、閾値電圧の微調整が可能である。この閾値電圧調整領域は、スクリーン領域のドーパント濃度より低いドーパント濃度を有する。典型的な用途では、閾値電圧調整領域は、５×１０１７原子／ｃｍ３と２×１０１９原子／ｃｍ３との間の範囲内の平均濃度を有するようにドープされる。存在するとき、閾値電圧調整領域の厚さは、典型的に、２ｎｍから５０ｎｍの範囲内とし得る。特定の実施形態において、チャネル領域への、あるいはスクリーニング領域から閾値電圧調整領域への、ドーパントのマイグレーションを防止するため、閾値電圧調整領域の上及び／又は下に、炭素、ゲルマニウム又はこれらに類するものなどからなる耐ドーパントマイグレーション層が設けられ得る。
【００２４】
認識されるように、１００ｎｍ未満の論理デバイスでは、ＤＤＣ深さ（Ｘｄ）は、ゲートの下方のスクリーン層の深さによって設定され、典型的にゲート長の１／２（すなわち、１／２×ＬＧ）であり、場合によりゲート長（すなわち、ＬＧ）に等しく、あるいはこれらの中間の割合（例えば、３／４×ＬＧ）に等しい。一例において、ＤＤＣ深さは、チャネル長の１／２より大きく、あるいはそれにほぼ等しく設定され、それにより、動作時に、１Ｖ未満の低い動作電圧であっても閾値電圧の正確な設定を可能にする。特定の用途の要求に応じて、異なる深さが異なる有利な結果をもたらし得る。この開示によれば、理解されるように、異なる用途、異なるデバイス構成、及び特定の設計の様々なパラメータにおいて、異なるＤＤＣ深さが可能である。特定の用途のパラメータに応じて、ＤＤＣトランジスタを形成する際に使用される異なる領域厚さ、ドーパント濃度及び動作条件が、異なる有利な結果をもたらし得る。
【００２５】
後述するように、構造及び方法の一部は、レガシートランジスタデバイスとともに、同一のウエハー及びダイ上にレイアウトされるモノリシック回路内に製造されることが可能なＤＤＣ設計に関する。ＤＤＣは、高濃度ドープされたチャネルを有する従来のバルクＣＭＯＳと比較して低減されたσＶＴを有するとともに増大されたＶＴの可変性を可能にするＣＭＯＳデバイスを可能にし得る。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、トランジスタ閾値電圧設定のバイアス電圧支援制御の向上を可能にし得る。異なる効果を達成するようにＤＤＣを構成する数多くの手法が存在し、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
【００２６】
これらの構造及びその製造方法は、従来のナノスケールデバイスと比較して低い動作電圧と低い閾値電圧との双方を有するＦＥＴトランジスタを可能にする。さらに、ＤＤＣトランジスタは、ボディバイアス電圧発生器の助けを借りて閾値電圧が静的に設定されることを可能にするように構成され得る。一部の実施形態において、閾値電圧は更に、動的に制御されることができ、トランジスタのリーク電流を大幅に低減（低リークの低速動作用にＶＴを上げる方向に調整するようにバイアス電圧を設定することによる）あるいは増大（高リークの高速動作用にＶＴを下げる方向に調整することによる）することを可能にする。結局のところ、これらの構造及びその製造方法は、回路が動作している間に動的に調整されることが可能なＦＥＴデバイスを有する集積回路を設計することを可能にする。故に、集積回路内のトランジスタ群は、名目上同じ構造を有するように設計されながら、異なるバイアス電圧に応答して異なる動作電圧で動作するように、あるいは異なるバイアス電圧及び動作電圧に応答して異なる動作モードで動作するように、制御、調整あるいはプログラムされることができる。また、これらは回路内で異なる用途に合わせて製造後に設定されることが可能である。
【００２７】
ここでは、トランジスタを参照して特定の実施形態及び例を説明し、新たな構造及び方法がトランジスタに提供する特徴及び利益を強調する。しかしながら、これらの実施形態における構造及び集積回路の製造方法に特有の概念の適用可能性は、広範囲であり、トランジスタ又はバルクＣＭＯＳに限定されない。従って、技術的に理解されるように、本発明の精神及び範囲は、これらの実施形態及び例、又は本願及び同一出願人の関連出願に添付の請求項に限定されるものではなく、その他のデジタル回路の状況にも有利に適用され得る。
【００２８】
以下の説明においては、発明が実施され得る好適な手法のうちの一部の数多くの具体的な詳細事項が与えられる。直ちに明らかになるように、本発明はこれらの具体的詳細事項を用いずに実施されることも可能である。また、不必要に詳細にして発明を不明瞭にしないよう、周知の回路、構成要素、アルゴリズム及びプロセスについては詳細には示しておらず、あるいは模式図又はブロック図の形態で図示している。また、大抵の部分に関して、材料、工具、処理タイミング、回路レイアウト及びダイ設計についての詳細は、当該技術の当業者の理解の範囲内であると考えられるので、発明の完全なる理解を得るためにそのような細部が必要でない限りは省略している。以下の説明及び特許請求の範囲の全体を通して、特定のシステム構成要素を参照するために特定の用語を使用する。同様に、認識されるように、構成要素は異なる名称で呼ばれることもあり、ここでの説明は、名称で異なるが機能で異ならない構成要素間で区別することを意図するものではない。以下の説明及び特許請求の範囲において、用語“含む”及び“有する”は、終わりのないオープンエンド的なものとして使用され、故に、例えば“含むが、それらに限定されない”などを意味するように解釈されるべきものである。
【００２９】
ここでは、上述の方法及び構造の様々な実施形態及び例を説明する。認識されるように、この詳細な説明は、単に例示的なものであり、何らかの限定を意図したものではない。この開示の恩恵を受ける当業者には直ちに、その他の実施形態も示唆される。添付の図面に図示される実施形態が詳細に参照される。図面及び以下の詳細な説明の全体を通して、同一あるいは同様の部分には同一の参照符号を用いる。
【００３０】
明瞭化のため、ここに記載される実装形態及び実施形態の通常機能の全てを図示して説明するようなことはしない。認識されるように、当然ながら、本発明を実際に実装する開発においては、開発者の具体的な目的を達成するために、典型的に数多くの実装特有の決定が為されることになる。また、認識されるように、そのような開発努力は、複雑で時間を消費するものとなることがあるが、そうは言っても、この開示の恩恵を受ける当業者にとっての通常のエンジニアリング作業であろう。
【００３１】
また、半導体の物理的特性及び電気的特性を変化させるために半導体の基板又は結晶層に注入される、あるいはその他の方法で存在する原子の濃度が、物理的及び機能的な領域又は層（レイヤ）との関連で説明される。これらは、当業者によって、特定の平均濃度を有する３次元の材料の集まりとして理解され得る。あるいは、それらは、異なる濃度又は空間的に変化する濃度を有する部分領域又はサブレイヤとして理解され得る。それらはまた、ドーパント原子の小集団、実質的に同様のドーパント原子の領域若しくはそれに類するもの、又はその他の物理的形態として存在し得る。これらの特性に基づく領域の記述は、形状や正確な位置又は向きを限定することを意図するものではない。それらはまた、これらの領域又は層を、特定の、プロセス工程の種類若しくは数、層の種類若しくは数（例えば、複合層若しくは単一層）、使用される半導体堆積技術、エッチング技術若しくは成長技術に限定することを意図したものではない。これらのプロセスは、エピタキシャルに形成される領域若しくは原子層成長、ドーパント注入方法、又は線形、単調増加、レトログレード（逆行性）若しくはその他の好適に空間変化するドーパント濃度を含む特定の縦方向若しくは横方向のドーパントプロファイルを含み得る。ここに含まれる実施形態及び例は、図に示されて後述されるエピタキシャルプロセス及びその他のプロセスなどの、使用される具体的なプロセス技術又は材料を示すことがある。それらの例は、単に例示的な例として意図されたものであり、限定的なものとして解釈されるべきではない。ドーパントプロファイルは、異なるドーパント濃度の１つ以上の領域又は層を有することができ、プロセスにかかわらずに、濃度バラつき、及び領域若しくは層がどのように定義されるかは、赤外線分光法、ラザフォード後方散乱（ＲＢＳ）、二次イオン質量分析法（ＳＩＭＳ）、又は様々な定性的あるいは定量的なドーパント濃度決定法を用いるその他のドーパント分析ツール、を含む技術によって検出可能であってもよいし、検出可能でなくてもよい。
【００３２】
一実施形態において、低電力回路の構築ブロックは、ここで提供される１．０Ｖ以下の電圧ＶＤＤで動作可能な例えば低電力電界効果トランジスタなどの低電力トランジスタを有するように構成され得る。一例において、トランジスタは、１００ｎｍ未満のゲート長を有するポリシリコンゲートを含むことができ、該ゲートはポリシリコン層と誘電体層とを含み得る。デバイスは更に、ポリシリコンゲートの誘電体層に接触する低濃度ドープのエピタキシャルチャネルを含む。高濃度ドープされたスクリーン層が、低濃度ドープされたエピタキシャルチャネルの下方且つトランジスタボディの上方で延在するように配置され得る。スクリーン層は、より詳細に後述するように、低濃度ドープされたエピタキシャルチャネル内へのドーパント拡散を抑制するように処理され得る。デバイスはソース及びドレインを含み、低濃度ドープされたエピタキシャルチャネルがソースとドレインとの間に延在する。
【００３３】
特定の実施形態において、トランジスタボディへのボディバイアス電圧の印加を可能にするため、ボディタップも含められ得る。ボディバイアスは、ＭＯＳＦＥＴのＶＴを変調するボディ効果現象を当てにしたものであり、一般的にボディ効果係数として定量化される。認識されるように、ソースに対してボディを順方向にボディバイアスすること（forward  body  biasing；ＦＢＢ）は、ＶＴを低下させ、トランジスタスピードを高める。しかしながら、リーク電流のＶＴに対する指数関数的依存性のため、ＦＢＢはまた、電力使用量の大きな増大をもたらす。同様に、逆方向のボディバイアス（reverse  body  biasing；ＲＢＢ）は、スピードの低下及び遅延の増大という代償の下に、リークを低減する。特定の実施形態において、ボディバイアスの印加は、例えば０．３Ｖより高い値までの、閾値電圧ＶＴの上昇を可能にする。
【００３４】
ボディタップは、ボディバイアス発生器とトランジスタボディとの間の接続部として模式的に図示されるものであるが、用途に応じて、所与の集積回路上の個々のデバイス、デバイス群、又は回路全体若しくは部分回路に設けられ得る。これらの実施形態によれば、改善されたσＶＴにより、より強いボディバイアス係数が可能にされ、それにより、改善されたＶＴ変化が可能にされる。従来技術に係るシステムにおいては、ボディバイアス係数は、チャネルを高濃度ドーピングすることによって高められており、それにより、望ましくない広範囲のσＶＴがもたらされていた。故に、そのようなデバイスがボディバイアス媒介制御を用いて動作するためには、高い閾値電圧が必要であった。ここに記載される実施形態によれば、低いσＶＴと高度に調整可能なＶＴ値とを有するデバイスを構築することができる。また、ボディバイアス及びＶＴを別々且つ独立に設定且つ／或いは調整することができ、様々なコンポーネントを単一のＳｏＣ上で組み合わせてマッチングするという特有の能力が設計者に与えられる。
【００３５】
繰り返しになるが、数々の電子デバイス及びシステムにおける電力消費を低減するように構成された新たな構造及び方法が提供され、それらは、デジタル及びアナログの双方のデバイスを含む多様な異なるコンポーネントとともに、また、レガシーデバイスとともに、同じ回路内に製造されることができる。ここに記載される実施形態によれば、大幅に改善された（より低い）σＶＴを可能にするとともに、向上された強いボディバイアス係数を提供することが可能なデバイス、システム及び方法が提供される。故に、強いボディバイアスを用いて広範囲で調整可能なＶＴが可能であり、それにより、より低い電力で動作する一層良好に機能するデバイス及びシステムがもたらされる。これを達成するため、高精度且つ広範囲でのＶＴ制御と改善されたσＶＴとを有する広範なトランジスタを同一ダイ上に構築するためのプロセスフレンドリーな技術が提供される。さらに、ボディバイアス係数とＶＴとを別々に設定することができるように単一のＳｏＣ上に構築されることが可能な構造が提供される。これら２つの設定を切り離すことは、設計者に、大きく異なるトランジスタデバイスを単一のＳｏＣ上で組み合わせてマッチングする能力を提供する。
【００３６】
図１は、ここに記載される方法を用いてデバイスに組み入れられることが可能な複数の様々なデジタル及びアナログのトランジスタ構成を、シリコン１１５上に有して構成された、例示的なＳｏＣ１００を示している。ここで説明される方法及びプロセスによれば、新たなトランジスタデバイス及び構造とレガシートランジスタデバイス及び構造との多様な組合せを有するシステムを、バルクＣＭＯＳを用いてシリコン上に作り出すことができる。様々な実施形態において、チップは、動的バイアス構造１０、静的バイアス構造１２又は非バイアス構造１４が別々あるいは組合せで存在する１つ以上の領域に分割され得る。動的バイアスの区画１０内には、例えば、動的に調整可能なデバイス１６が、高ＶＴデバイス１８及び低ＶＴデバイス２０とともに、そして場合によりＤＤＣ論理デバイス２１とともに存在し得る。静的バイアスの区画１２内には、例えば、ＤＤＣ論理デバイス１０２が、レガシーデバイス１０４、並びに高ＶＴデバイス２２及び低ＶＴデバイス２４とともに存在し得る。バイアスが存在しない区画１４内には、ＤＤＣアナログデバイス１０６と、レガシーアナログデバイス１０８と、Ｉ／Ｏ通信チャネル１１２を有するレガシーＩ／Ｏアナログシステム１１０とがともに存在し得る。
【００３７】
この例示的なシステムにおいて、各区画に所望されるバイアスの種類に応じて異なる複数の区画に分離され得る単一のＳｏＣ１００上に、多様な異なるデバイスが存在することができる。故に、ＳｏＣ１００は、ＤＤＣデジタル論理デバイス１０２、レガシーデジタル論理デバイス１０４、ＤＤＣアナログデバイス１０６、レガシーアナログデバイス１０８、レガシー入力・出力（Ｉ／Ｏ）アナログ回路・システム１１０、高ＶＴデバイス１８、２２、低ＶＴデバイス２０、２４、及び場合によりその他のデバイスを含むことができ、これらは、共通バス１１４、ワイヤ配線（図示せず）又はその他のインタコネクションを介して、回路内で互いに相互接続され得る。これらのデバイスは、典型的にはシリコン基板又はその他の同様の基板である共通基板１１５上で、バルクＣＭＯＳとして形成され、あるいはその他処理される。
【００３８】
ＳｏＣ１００は、ＤＤＣ断面プロファイルを有する少なくとも１つのデバイス１０６を含んでいる。ＤＤＣ断面プロファイルの一例が、全てが共に基板１１５上に形成されることが可能な多様なアナログ及びデジタルのトランジスタ１２０、１３０、１４０、１５０として、ここに示されている。第１のデバイス１２０は、ゲートスタック１２２及びスペーサと、ソース及びドレイン１２４／１２６と、シャロートレンチアイソレーション（ＳＴＩ）構造１１７同士間を延在する深空乏化チャネル１２８及びスクリーン層１２９の下の浅いウェル１２７（又はトランジスタボディ）と、を有するデジタルトランジスタである。このプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のデバイスによって低電力特性が可能なことである。別の１つのデジタルデバイス１３０は、ゲートスタック１３２及びスペーサと、ソース及びドレイン１３４／１３６と、深空乏化チャネル１３８の下の浅いウェル１３７とを有している。デバイス１２０と異なり、このデジタルデバイス１３０は、ＤＤＣ１３８とともにソース及びドレイン１３４／１３６間を延在するスクリーン層１３９を有している。デバイス１２０と同様に、このプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のデバイスによって低電力特性が可能なことである。
【００３９】
左から３番目及び４番目のデバイスは、チャネル領域においてデジタルデバイスの物理特性のうちの一部を共有するアナログデバイスであり、これら及びその他同様のデバイスに電力節減機能が提供される。アナログデバイス１４０は、ゲートスタック１４２及びスペーサと、ソース及びドレイン１４４／１４６と、ＳＴＩ構造１１７同士間を延在する深空乏化チャネル１４８及びスクリーン層１４９の下の浅いウェル１４７と、を有するアナログトランジスタである。上述のデジタルデバイスと同様に、このアナログデバイスのプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のアナログデバイスによって低電力特性が可能なことである。もう１つのアナログデバイス１５０は、ゲートスタック１５２及びスペーサと、ソース及びドレイン１５４／１５６と、深空乏化チャネル１５８の下の浅いウェル１５７とを有している。デバイス１４０と異なり、このアナログデバイス１５０は、ＤＤＣ１５８とともにソース及びドレイン１５４／１５６間を延在するスクリーン層１５９を有している。デバイス１４０と同様に、このプロファイルの意義は、深空乏化チャネル及びスクリーン層のおかげで、この及びその他のデバイスによって低電力特性が可能なことである。これら及びその他のデバイスについては、以下にて更に図示して説明する。
【００４０】
一部の用途において、例えば図１に示したバイアス電圧源１６０などにより、トランジスタのボディ１２７にバイアス電圧を印加することが望ましいことがある。一実施形態によれば、ボディにバイアス電圧を印加することによって、所与の１つ又は複数のデバイスのＶＴが動的に設定され得る。故に、やはり、バイアス電圧源１６０とトランジスタとの間の接続として模式的に図示されるボディタップが、用途に応じて、所与の集積回路上の個々のデバイス、デバイス群、又は回路全体若しくは部分回路に設けられ得る。
【００４１】
これらの実施形態によれば、改善されたσＶＴにより、改善されたＶＴ変化を可能にする一層強いボディバイアス係数が可能にされる。これらのデバイスは、高ＶＴ又は低ＶＴの何れかを有することができ、異なるパラメータを用いて構築され得る。また、これらのデバイスは、ボディバイアス係数及びＶＴを別々に設定することができるように単一のＳｏＣ上に構築され得る。繰り返しになるが、これら２つの設定を切り離すことは、設計者に、大きく異なる種類のトランジスタデバイスを単一のＳｏＣ上で組み合わせてマッチングする能力を提供する。結果として、例えば長めのチャネルのデバイスと短めのチャネルのデバイスなどの異なるデバイスのＶＴ設定が、これら異なるデバイス間の電力合意を構築するように調整されマッチングされ得る。実際には、ＶＴの調整は、例えば０．２Ｖなど、何れかのデバイスのＶＴ全体と比較してかなり小さくされ得る。ＶＴの一層大きい変更は、例えば金属ゲートの構築、ゲート仕事関数、選択ＥＰＩ成長、イオン注入、アニール、及びより大きなＶＴ変化をもたらすその他のプロセスなど、他のプロセスを用いて為され得る。
【００４２】
図２を参照するに、アナログデバイス及びデジタルデバイスの様々な種類のＤＤＣ構造を作り出すための簡潔なフローチャート２００が例示されている。ここに例示されるプロセスは、本発明の概念を不明瞭にしないよう、その記載において一般的且つ広いものであるように意図されたものであり、より詳細な実施形態及び例については以下にて説明する。これらのプロセス工程は、他のプロセス工程とともに、レガシーデバイスとともにＤＤＣ構造デバイスを含む集積回路の処理及び製造を可能にし、向上された性能と低減された電力とを有する幅広いアナログデバイス及びデジタルデバイスの全体に及ぶ設計を可能にする。
【００４３】
また、ＶＴを調整することができることにより、異なるトランジスタをマッチングすることができ、大きく異なるデバイスを同一のシリコンウエハー上に製造することが可能になる。そして、周知の処理技術及び設計ルールを用いて、新たな構造をレガシーデバイスとともに形成することができる。これは、ボディバイアス係数の設定をＶＴの設定から分離することによって可能にされる。
【００４４】
このプロセスは、工程２０２にて、ウェル形成で開始する。これは、様々な実施形態及び例に従って、数多くの異なるプロセスのうちの１つとし得る。２０３に示されるように、ウェル形成は、所望の用途及び結果に応じて、ＳＴＩ（シャロートレンチアイソレーション）形成２０４の前又は後とし得る。Ｐ型注入には、ボロン（Ｂ）、インジウム（Ｉ）又はその他のＰ型材料を使用することができ、Ｎ型注入には、ヒ素（Ａｓ）、リン（Ｐ）又はその他のＮ型材料を使用することができる。ＰＭＯＳウェル注入では、Ｐ＋注入物が、１０ｋｅＶから８０ｋｅＶの範囲内且つ１×１０１３／ｃｍ２から８×１０１３／ｃｍ２の濃度で注入され得る。Ａｓ＋が、５ｋｅＶから６０ｋｅＶの範囲内且つ１×１０１３／ｃｍ２から８×１０１３／ｃｍ２の濃度で注入されてもよい。ＮＭＯＳウェル注入においては、ボロン注入のＢ＋注入は０．５ｋｅＶから５ｋｅＶの範囲内且つ１×１０１３／ｃｍ２から８×１０１３／ｃｍ２の濃度範囲内とし得る。ゲルマニウム注入Ｇｅ＋が、１０ｋｅＶから６０ｋｅＶの範囲内且つ１×１０１４／ｃｍ２から５×１０１４／ｃｍ２の濃度で実行されてもよい。炭素注入Ｃ＋が、０．５ｋｅＶから５ｋｅＶの範囲且つ１×１０１３／ｃｍ２から８×１０１３／ｃｍ２の濃度で実行されてもよい。
【００４５】
ウエハー上の一部のデバイスはＤＤＣ型デバイスであり、他のデバイスは非ＤＤＣ型デバイスであり、プロセスは、ＤＤＣプロセスを必要としない特定のデバイス上で一部のイオン注入が選択的にマスクされるようにした、ここに記載されるものと同じプロセスフローを含み得る。
【００４６】
ウェル形成２０２は、２０２Ａに示すように、Ｇｅ／Ｂ（Ｎ）、Ａｓ（Ｐ）のビームライン注入と、その後のエピタキシャル（ＥＰＩ）プレ洗浄プロセスと、その後の非選択ブランケット（全面）ＥＰＩ堆積とを含み得る。他の例では、ウェルは、２０２Ｂに示すように、Ｂ（Ｎ）、Ａｓ（Ｐ）のプラズマ注入と、その後のＥＰＩプレ洗浄と、その後の非選択（ブランケット）ＥＰＩ堆積とを用いて形成されてもよい。ウェル形成は、他の例では、２０２Ｃに示すように、Ｂ（Ｎ）、Ａｓ（Ｐ）の固体ソース拡散と、その後のＥＰＩプレ洗浄と、その後の非選択（ブランケット）ＥＰＩ堆積とを含んでもよい。更なる他の代替例として、ウェル形成は、２０２Ｄに示すように、単純に、ウェル注入と、その後のＢ（Ｎ）、Ｐ（Ｐ）のその場ドープ選択ＥＰＩとを含んでもよい。さらに後述するように、ウェル形成は、新たなＤＤＣ構造、レガシー構造、高ＶＴ構造、低ＶＴ構造、改善されたσＶＴ、標準σＶＴ、又はレガシーσＶＴを含む異なる種類のデバイスを念頭に置いて構成され得る。ここに記載される実施形態は、異なるウェル構造で異なるパラメータに従って共通基板上に構成される多数のデバイスのうちの何れかを可能にする。
【００４７】
ウェル形成２０２の前又は後に行われ得るＳＴＩ形成２０４は、９００℃未満の温度での、図６Ａ−Ｈとともに更に詳細に後述する、低温トレンチ犠牲酸化物（trench  sacrificial  oxide；ＴＳＯＸ）ライナーを含み得る。
【００４８】
ゲートスタック２０６が、多数の様々な手法にて、様々な仕事関数の様々な材料から形成あるいはその他の方法で構築され得る。１つの選択肢は、ポリ／ＳｉＯＮゲートスタック２０６Ａである。別の１つの選択肢は、ＳｉＯＮ／メタル／ポリ又はＳｉＯＮ／ポリとその後のｈｉｇｈ−ｋ／メタルゲートとを含むゲートファーストプロセス２０６Ｂである。別の１つの選択肢のゲートラストプロセス２０６Ｃはｈｉｇｈ−ｋ／メタルゲートスタックを含み、ゲートスタックは、“ｈｉｇｈ−ｋファースト−メタルゲートラスト”フロー又は“ｈｉｇｈ−ｋラスト−メタルゲートラスト”フローの何れかで形成され得る。更なる他の選択肢２０６Ｄは、デバイス構造に応じて調整可能な範囲の仕事関数、Ｎ（ＮＭＯＳ）／Ｐ（ＰＭＯＳ）／Ｎ（ＰＭＯＳ）／Ｐ（ＮＭＯＳ）／ミッドギャップ又はこれら間の何処か、を含むメタルゲートである。一例において、Ｎは４．０５±０．２ｅＶの仕事関数（ＷＦ）を有し、Ｐは５．０１±０．２ｅＶのＷＦを有する。
【００４９】
次に、工程２０８にて、ソース／ドレインチップが注入され得る。あるいは場合により、用途に応じて、ソース／ドレインチップは注入されないこともある。チップの寸法は、要求に応じて異なり、ゲートスペーサ（ＳＰＣＲ）が使用されるかに部分的に依存することになる。１つの選択肢において、２０８Ａのように、チップ注入は行われなくてもよい。
【００５０】
次に、必要に応じての工程２１０及び２１２にて、歪みチャネルを作り出す性能向上策として、ＰＭＯＳ又はＮＭＯＳのＥＰＩ層がソース及びドレイン領域内に形成され得る。当業者に理解されるように、歪みチャネルの分野には膨大な文献が存在する。
【００５１】
ゲートラストのゲートスタックの選択肢の場合、工程２１４にて、ゲートラストモジュールが形成される。これは、２１４Ａに示すように、ゲートラストプロセスの場合のみとし得る。
【００５２】
以下の例を用いて、上述及びその他の特徴を更に詳細に説明する。
【００５３】
図２Ｂを参照するに、トランジスタデバイス内の異なる複数のチャネル層の様々な範囲を例示するグラフ２０３が示されている。これらの範囲は、デバイスの異なる複数の層（チャネル、閾値電圧調整（ＶＴＡ）層及びスクリーン層を含む）を画成する深さ及び濃度を測るものである。これら異なる複数の層は、ここに記載される例を含む様々なプロセスを用いてチャネル内に形成される。深さ及び濃度のこれらの範囲は、ボディバイアス（ＶＢＢ）、閾値電圧（ＶＴ）を有し得る可能な例の範囲を定めている。
−  ｘ＝１０−５０ｎｍ、理想的には３０ｎｍ（チャネル）
−  ｙ＝１−３０ｎｍ、理想的には２０ｎｍ（ＶＴＡ層）
−  ｚ＝１０−４０ｎｍ、理想的には３０ｎｍ（スクリーン層）
−  Ａ≦５ｅ１７原子／ｃｍ３、理想的には≦１ｅ１７原子／ｃｍ３
−  ５ｅ１７原子／ｃｍ３≦Ｂ≦５ｅ１８原子／ｃｍ３、理想的には１ｅ１８原子／ｃｍ３
−  ５ｅ１８原子／ｃｍ３≦Ｃ≦１ｅ２０原子／ｃｍ３、理想的には１ｅ１９原子／ｃｍ３
−  ｍ＝１−１０ｎｍ／ｄｅｃａｄｅ、理想的には＜５ｎｍ／ｄｅｃａｄｅ
−  ｎ１＝１−１５ｎｍ／ｄｅｃａｄｅ、理想的には＜５ｎｍ／ｄｅｃａｄｅ
−  ｎ２＝１−１０ｎｍ／ｄｅｃａｄｅ、理想的には＜５ｎｍ／ｄｅｃａｄｅ
−  ｎ３＞１０ｎｍ／ｄｅｃａｄｅ、理想的には＞２０ｎｍ／ｄｅｃａｄｅ。
【００５４】
例：
Ｂが５ｅ１８であると仮定
Ｂが１ｅ１９まで増加すると、ＶＴが（最大で０．５Ｖだけ）上昇する
Ｂが０まで減少すると、ＶＴが（最大で−０．５Ｖだけ）低下する。
【００５５】
Ｘが３０ｎｍであると仮定
Ｘが５０ｎｍまで増加すると、ＶＴが（最大で−０．５Ｖだけ）低下する
Ｘが１０ｎｍまで減少すると、ＶＴが（最大で０．５Ｖだけ）上昇する。
【００５６】
Ｃが１ｅ１９であると仮定
Ｃが２ｅ１９まで増加すると、ボディ係数が４０％増大する
Ｃが５ｅ１９まで減少すると、ボディ係数が４０％減少する。
【００５７】
Ｙが１５ｎｍであると仮定
Ｙが３０ｎｍまで増加すると、ＶＴが（最大で−０．５Ｖだけ）低下する
Ｙが１ｎｍまで減少すると、ＶＴが（最大で０．５Ｖだけ）上昇する。
【００５８】
図２Ｃ及び２Ｄを参照するに、様々な実施形態に従って設定される様々なドーピングプロファイルが示されている。プロファイル２２０−Ａ、２２０−Ｂ及び２２０−Ｃは、ＥＰＩ層を用いずに実行され得るＳＳＲＷ又はレトログレード注入と、それぞれ同様にＥＰＩ層を用いないが外方拡散のみを用いて形成され得る凸状プロファイル及び凹状プロファイルとを含む、従来技術に係るプロファイル曲線を例示している。ここに記載される実施形態によれば、ノッチを有するようにされた曲線が、特有の特性を提供するチャネル領域、ＶＴ設定層及びスクリーン層を画成する異なる複数の層のプロファイルを示す。それらの特性には、個々のトランジスタにおいてＶＴとＶＢＢとを別々に制御可能なことが含まれる。どこにノッチが位置するかに応じて、トランジスタの異なる特性が達成され得る。図２Ｃ及び２Ｄには、様々な設定２２０−Ｄ乃至２２０−Ｐが例示されている。例２２０−Ｄは、９０°又はそれより大きい中間屈曲点を有するノッチを含んでおり、デバイスのウェル及びチャネルを形成するときに単一のＥＰＩ層を用いて作り出すことができる。リバースノッチ２２０−Ｅは、ＶＴ設定層とスクリーン層との間のドーパント濃度における相対的な低下を指し示す９０°未満の中間屈曲を有しており、デバイスのウェル及びチャネルを形成するときに、傾斜された単一ＥＰＩ層を用いて、あるいは二重ＥＰＩ層を用いて作り出すことができる。シャローノッチ２２０−Ｆは、ＶＴ設定層からスクリーン層への比較的滑らかな濃度コントラストを指し示す１２０°より大きいノッチ角を有しており、デバイスのウェル及びチャネルを形成するときに単一のＥＰＩ層を用いて作り出すことができる。ローレベルノッチ２２０−Ｇは、ＶＴ設定層における、より低いドーパント濃度を指し示し、デバイスのウェル及びチャネルを形成するときに単一のＥＰＩ層を用いて作り出すことができる。ディープリバースノッチ２２０−Ｈは、ＶＴ設定層とスクリーン層との間の濃度における、シャローリバースノッチと比較して深い中間低下を指し示し、デバイスのウェル及びチャネルを形成するときに、傾斜された単一ＥＰＩ層を用いて、あるいは二重ＥＰＩ層を用いて作り出すことができる。ハイレベルノッチ２２０−Ｊは、ＶＴ設定層における比較的高いドーパント濃度とスクリーン層前での横ばいとを示し、デバイスのウェル及びチャネルを形成するときに単一のＥＰＩ層を用いて作り出すことができる。ハイリバースノッチ２２０−Ｋは、ＶＴ設定層における比較的高いドーパントレベルと、それに続くスクリーン層前のドーパントレベルにおける中間低下と示し、デバイスのウェル及びチャネルを形成するときに、傾斜された単一ＥＰＩ層を用いて、あるいは二重ＥＰＩ層を用いて作り出すことができる。上述の実施形態を考えるに、デバイスのウェル及びチャネルを形成するときに２つ又は複数のＥＰＩ層を用いて作り出すことが可能な多重ノッチプロファイル２２０−Ｌ、及びデバイスのウェル及びチャネルを形成するときに単一又は複数の傾斜ＥＰＩ層を用いて作り出すことが可能な多重リバースノッチ２２０−Ｍを含むその他の変形例も可能である。その他の変形例も可能であり、例えば、複合プロファイル２２０−Ｎ、複合リバースプロファイル２２０−Ｏ、埋込チャネル２２０−Ｐ、並びに、単一若しくは複数のＥＰＩ層、１つ以上の傾斜ＥＰＩ層、及びチャネルの様々な深さ位置でドーパントレベルを調整するためのここに記載され且つ当業者に既知のその他のプロセスを用いて作り出され得るチャネルプロファイルのその他の変形例なども可能である。当業者に理解されるように、本開示を考えるに、その他のプロファイルも可能である。
【００５９】
図３を参照するに、構造の様々なオプションの例３００が示されており、それらのプロセスフローが図４Ａ−４Ｌに例示されている。オプションＡ、３０２、は、例えば、浅（シャロー）ウェルとＤＤＣチャネルとＴｉＮ／ポリゲートスタックとを有するトランジスタを含んだ、論理回路、ＳＲＡＭデバイス又はアナログデバイスに使用されることが可能な、基本新トランジスタ構造を例示している。一例において、オプションＡは、金属／ポリ複合ゲートスタックを有するトランジスタを含む。金属は、ＴａＮ、ＴｉＮ、ＴｉＡｌＮ、Ｍｏ若しくはＮｉ、又はその他の金属を含むことができ、得られる仕事関数はミッドギャップからＰ＋ポリ又はＮ＋ポリの仕事関数までで調整され得る。また、例えばＡＬＤ（原子層成長）法が堆積技術として使用され得る。堆積方法は、場合により、ＰＶＤ（物理気相成長）法又はＣＶＤ（化学気相成長）法を含み得る。オプションＢ、３０４、は、基本新トランジスタ構造（浅ウェル、ＤＤＣチャネル、及びＴｉＮ／ポリゲートスタック）を含んでおり、さらに、ＰＯＲウェルとＤＤＣチャネルとＴｉＮ／ポリゲートスタックとを有する非浅（ノンシャロー）ウェルオプション、並びに、ＰＯＲウェルとＤＤＣチャネルとＴｉＮ／ポリゲートスタックとを有するアナログトランジスタを含んでいる。オプションＣ、３０６、は、浅ウェルとＤＤＣチャネルとＰＯＲゲートスタックとを含むとともに、ＰＯＲウェルとＤＤＣチャネルとＴｉＮ／ポリゲートスタックとを有する選択的な非浅ウェルを含んでいる。
【００６０】
異なるオプションは、異なるデバイス特性を提供するとともに、ＰＭＯＳアナログデバイスに使用され得るゲートにＮ型仕事関数を適応させることを可能にする。図３Ａを参照するに、表２は、ＮＭＯＳ構造及びＰＭＯＳ構造との適合性を示すように様々なデバイス機構を記しており、表３は、浅ウェル、非浅ウェル、レガシーデバイスについての３つのオプションの適用可能性、及び各オプションフローで何枚のマスクが追加されるかを示している。マスク数は、トランジスタの組合せごとに異なり、表３に示されるように、必要な追加マスクは、どのオプションが所望されるかに応じて、少なくて１枚、多くて３枚となり得る。
【００６１】
図４Ａ−４Ｌは、例えば、浅ウェルとＤＤＣチャネルとＴｉＮ／ポリゲートスタックとを有するトランジスタを含んだ、論理回路、ＳＲＡＭデバイス又はアナログデバイスに使用されることが可能な、新トランジスタ構造のベースライン（基本線）を例示している。このプロセスはシリコンウエハーで開始する。シリコンウエハーは典型的に、その上に複数の集積回路を形成するために使用される。図４Ａ−４Ｌは、幾つかの異なる回路コンポーネントの処理の一例を、シリコンウエハーの漸進的な一連の断面図によって示すものである。図５Ａ−５Ｊ及び図６Ａ−６Ｍは他の実施形態を示すものである。プロセスが進むにつれ、異なる構造のクロスオーバー及び除去があり、構造のうちの一部が置換あるいはその他の方法で除去される。従って、これら漸進的な図中のラベルは必然的に消去されることになり、全ての参照符号が最後までの全ての図中に示されることはない。この例は、ＰＭＯＳ  ＤＤＣ論理トランジスタ、ＮＭＯＳ  ＤＤＣ論理トランジスタ、ＰＭＯＳ  ＤＤＣアナログトランジスタ、ＮＭＯＳ  ＤＤＣアナログトランジスタ、ＰＭＯＳレガシー論理トランジスタ、ＮＭＯＳレガシー論理トランジスタ、ＰＭＯＳレガシーアナログトランジスタ、ＮＭＯＳレガシーアナログトランジスタ、高ＶＴデバイス、低ＶＴデバイス、及びその他のデバイス、を含む複数の構成デバイスを、単一のＳｏＣ上で処理するプロセスを例示するものである。当業者が理解するように、ここに記載される例を考えるに、これら及びその他のデバイスの様々な組合せ及び置換が可能であり、また、以下の例は単に例示を目的とするものである。
【００６２】
図４Ａにて、デバイス４００はＰ型基板（Ｐ−ｓｕｂ）４０８を含んでいる。先ずＳＴＩがアライメントされ、Ｐ型ウェル（ＰＷＬ）パターニング及びイオン注入によるＰＷＬ４１０の形成と、Ｎ型ウェル（ＮＷＬ）パターニングによるＮＷＬ４１２の形成とが続く。他の実施形態において、図示のように同じ基礎構造を用いて、非浅ウェル４０４とアナログ及び入力／出力回路（Ｉ／Ｏ）４０６とが形成され得る。一例において、Ｎウェル＝Ａｓ（５０−１５０ｋｅＶ、１ｅ１３−１ｅ１４）であり、Ｐウェル＝Ｂ（１０−８０ｋｅＶ、１ｅ１３−１ｅ１４）である。一実施形態によれば、従来既知のフローとは逆に、ウェルパターニングはＳＴＩパターニングの前に行われる。また、一部のデバイスは、追加のトランジスタ・回路機能を提供する浅ウェルを有し得る。浅ウェルデバイスの場合、ＮウェルがＮＭＯＳトランジスタ内に形成され、ＰウェルがＰＭＯＳトランジスタ内に形成される。非浅ウェルデバイスの場合には、ＮウェルがＰＭＯＳトランジスタ内に形成され、その逆もまた然りである。
【００６３】
図４Ｂを参照するに、浅ウェルであるシャローＮ型ウェル４１４及びシャローＰ型ウェル４１６が、他方がイオン注入されるときにもう一方をマスクするための別々のパターニングを用いて注入される。非浅ウェルデバイス４０４、並びにアナログ及びＩ／Ｏデバイス４０６の場合、この例では、如何なる浅ウェルも注入されない。一例において、ＳＮウェル＝Ａｓ（１５−８０ｋｅＶ、１ｅ１３−１ｅ１４）であり、ＳＰウェル＝Ｂ（５−３０ｋｅＶ、１ｅ１３−１ｅ１４）である。この例において、浅ウェルは必要に応じてのものであり、同一ウエハー上に両方の型のトランジスタを形成するためのリソグラフィマスクを用いて形成あるいは阻止され得る。
【００６４】
図４Ｃにて、Ｎ型スクリーン形成が実行されて、浅Ｎウェル上にＡｓ４２０が注入されるとともに、Ｐ型スクリーン形成が実行されて、浅Ｐウェル上にＧｅ、Ｂ又はＣ４２４が注入される。また、浅Ｎウェル上にＶＴ設定層を設けるために、論理ＶＴＰ（Ｐ型デバイスのＶＴ設定層）パターニング４１８Ｌ／Ｓ／Ｈ注入が実行される。同様に、浅Ｐウェル上にＶＴ設定層を設けるために、論理ＶＴＮ（Ｎ型デバイスのＶＴ設定層）パターニング４２２Ｌ／Ｈ／ＳＨ注入が実行される。この例において、これらと同じ層が、同じ手法で非浅ウェルデバイスにも形成されるが、アナログ及びＩ／Ｏデバイスには形成されない。この例において、Ｐ型スクリーン形成は、例えばＧｅ（３０−７０ｋｅＶ、５ｅ１４−１ｅ１５）、Ｂ（０．５−２．５ｋｅＶ、１ｅ１３−５ｅ１４）、Ｃ（２−８ｋｅＶ、５ｅ１３−５ｅ１４）といった、Ｇｅ注入、Ｂ注入及びＣ注入のうちの何れか又は全ての組合せとし得る。Ｎ型スクリーン形成は、例えばＡｓ（３−８ｋｅＶ、２ｅ１３−２ｅ１４）、Ｐ（２−５ｋｅＶ、２ｅ１３−２ｅ１４）といった、Ａｓ注入及びＰ注入のうちの何れか又は双方の組合せとし得る。ＮＶＴＡは、Ｂ及び／又はＢＦ２（例えば、ドーズ、エネルギー＝Ｂ（０．１−５ｋｅＶ、１ｅ１２−５ｅ１４）、ＢＦ２（０．５−２０ｋｅＶ、１ｅ１２−５ｅ１４））の組合せとし得る。ＰＶＴＡは、Ａｓび／又はＰ（例えば、ドーズ、エネルギー＝Ａｓ（１−２０ｋｅＶ、１ｅ１２−５ｅ１４）、Ｐ（０．５−１２ｋｅＶ、１ｅ１２−５ｅ１４））の組合せとし得る。
【００６５】
図４Ｄを参照するに、各タイプのデバイスに対して２つの工程が実行される。ＤＤＣチャネルＥＰＩプレ洗浄と、それに続くＤＤＣチャネルＥＰＩ堆積とにより、ＥＰＩ層４２６が与えられる。一例において、Ｓｉの真性層（１０−８０ｎｍ）が、ＤＤＣウェル及び非ＤＤＣウェルを含むウエハー全面にエピタキシャル成長され得る。ＥＰＩと基板との間に汚染のない界面を確保するために、堆積前に一組の表面処理が実行されてもよく、それにより、ＥＰＩ層内に低い欠陥密度を維持するための最適な表面処理が提供され得る。スクリーン層は、ＤＤＣトランジスタが望まれる箇所のウェル内に形成されるのみでよい。その他の領域はリソグラフィを用いてマスクオフされ得る。また、ＶＴＡ層のドーズ／エネルギーは、デバイスに所望されるＶＴによって決定されることができ、例えば、高ＶＴデバイス、低ＶＴデバイスを形成するためには、それぞれ、より多くのドーズ、より少ないドーズを必要とすることになる。
【００６６】
図４Ｅを参照するに、アナログデバイスのPウェル及びNウェルに、それぞれ、高ＶＴパターニング及び注入４３０、４３２が形成される。この例において、Ｓｉの真性層（１０−８０ｎｍ）が、ＤＤＣウェル及び非ＤＤＣウェルを含むウエハー全面にエピタキシャル成長され得る。一例において、ＥＰＩと基板との間に汚染のない界面を確保するために、堆積前に一組の表面処理が実行されてもよい。ＥＰＩ層内に低い欠陥密度を維持するためには、適切な表面処理を確実に行うことが重要となり得る。
【００６７】
図４Ｆを参照するに、全てのデバイス上で、ＳＴＩパターニング及びエッチングと、それに続くＳＴＩ充填／研磨及び犠牲酸化とが実行されて、ＳＴＩ４３４が形成される。シリコン内に複数のアクティブ領域を画成するよう、従来からのシャロートレンチアイソレーションプロセスが使用され得る。実際には、ウェルスタックに適合させるために、ＳＴＩ形成中の温度サイクルを＜９００℃に制限する必要があり得る。
【００６８】
図４Ｇにて、例えばＳｉＯ２、ｈｉｇｈ−ｋ又はＳｉＯＮなどのゲート誘電体の形成が実行されて、各デバイスのゲート誘電体層４３６が形成される。アナログ及びＩ／Ｏデバイスの上には、ｈｉｇｈ−ｋ又はＳｉＯ２とし得る厚いゲート誘電体層４３６が形成される。次に、浅ウェルデバイス、非浅ウェルデバイス、並びにアナログＩ／Ｏデバイスの各々上で、ＡＬＤ  ＴｉＮ堆積４３８（この例において２−４ｎｍ）と、それに続くポリシリコン堆積４４０（この例において５−１０ｎｍ）とが実行されて、それらの層４３８及び４４０が与えられる。ここでは、ゲート誘電体として機能するよう、従来からの技術を用いて、露出されたＳｉ領域上に薄いＳｉＯＮ層が成長されてもよい。ＳｉＯＮは、場合により、ｈｉｇｈ−ｋ誘電体で置き換えられ得る。この誘電体は、例えばＴｉＮなどの薄いＡＬＤミッドギャップ金属層で覆われ得る。この金属層は、薄いポリＳｉ層（５ｎｍ）で覆われ得る。一部の実施形態において、単純なＳｉＯ２／ポリＳｉダミーゲートスタックが用いられてもよい。このダミーゲートスタックは、後に置換ゲートフローにてｈｉｇｈ−ｋ／金属ゲートスタックで置換され得る
図４Ｈにて、アナログ及びＩ／ＯデバイスからＴｉＮ層４３８が剥離される。ここでは、金属ゲートが望ましくない例えばアナログ及びＩ／Ｏデバイスなどのデバイスが、リソグラフィを用いて露出される。それらの領域からポリＳｉ及びＴｉＮが剥離される。回路上に複数のデバイスを有するが、レジストをウエハーから除去すると、一部のデバイスは金属を有したままにされ、一部は金属を有しないものとされている。
【００６９】
図４Ｉにて、ポリＳｉ層４４２の堆積が実行される。一例において、ウエハー全面にポリＳｉが８０−１００ｎｍの厚さまで堆積される。これに続き、以前の５ｎｍのポリＳｉ堆積によって生じたトポロジーを除去するための平坦化が行われ得る。これに続いて、従来からのリソグラフィを用いて、ポリパターニングを支援するＨＭ堆積が行われる、その層４４４が得られる。
【００７０】
図４Ｊを参照するに、ポリがパターニングされて、ウエハー上にゲート４４６Ａ、４４６Ｂ（非浅ウェルデバイスでは４４８Ａ、４４８Ｂ）が形成される。一部のデバイスでは、ポリＳｉゲートが存在し得る。他のデバイスにおいては、ＴｉＮ／ポリＳｉ積層ゲートが存在することになる。他のデバイスにおいては、ＤＤｃウェルスタックの有無によらず浅ウェルが存在することになる。アナログ及びＩ／Ｏデバイスはゲート４５０Ａ、４５０Ｂを有する。
【００７１】
図４Ｋを参照するに、各デバイスにチップ領域及びスペーサが付与される（浅ウェルデバイスのＳ／Ｄ４５２Ａ、４５２Ｂ、４５６Ａ、４５６Ｂ及びスペーサ４５４Ａ、４５４Ｂ、４５８Ａ、４５８Ｂ；非浅ウェルデバイスのＳ／Ｄ４６２Ａ、４６２Ｂ、４６６Ａ、４６６Ｂ及びスペーサ４６０Ａ、４６０Ｂ、４６４Ａ、４６４Ｂ；アナログ及びＩ／ＯデバイスのＳ／Ｄ４７０Ａ、４７０Ｂ、４７４Ａ、４７４Ｂ及びスペーサ４６８Ａ、４６８Ｂ、４７２Ａ、４７２Ｂ）。一例において、Ｎ及びＰのエクステンション接合をイオン注入すること、及びポリＳｉにスペーサを形成することには、従来からのプロセスが使用され得る。
【００７２】
図４Ｌを参照するに、スペーサが形成された後、各デバイスにおいて、従来からの技術を用いて、各ＮＭＯＳデバイス及び各ＰＭＯＳデバイス内に、深いＳ／Ｄ接合４７６Ａ、４７６Ｂ、４７８Ａ、４７８Ｂが形成される。一部のケースにおいて、ＰＭＯＳデバイスのＳ／Ｄ領域にＳｉＧｅをインテグレートすることができ、その一方で、ＮＭＯＳデバイスにＳｉ又はＳｉＣのＥＰＩをインテグレートし得る。後続の工程は、十分に確立されたＣＭＯＳプロセスと同様とし得る。ゲート材料４７５及び４７７がスペーサ間に得られる。一実施形態によれば、このプロセスフローを用いることにより、浅ウェルの有無にかかわらず、ポリゲートスタック又は金属ゲートスタックの何れを有するかにかかわらず、ＮＭＯＳデバイス及びＰＭＯＳデバイスを単一ウエハー上に形成することが可能である。
【００７３】
図５Ａ−５Ｊは、ゲートラスト構成を有する代替的な一実施形態を示している。図５Ａにて、デバイス５００はＰ型基板（Ｐ−ｓｕｂ）５０２を含んでいる。先ずＳＴＩがアライメントされ、Ｐ型ウェル（ＰＷＬ）パターニング及びイオン注入によるＰＷＬ５０４の形成と、Ｎ型ウェル（ＮＷＬ）パターニングによるＮＷＬ５０６の形成とが続く。上述と同様に、一例において、Ｎウェル＝Ａｓ（５０−１５０ｋｅＶ、１ｅ１３−１ｅ１４）であり、Ｐウェル＝Ｂ（１０−８０ｋｅＶ、１ｅ１３−１ｅ１４）である。上述と同様に、従来既知のフローとは逆に、ウェルパターニングはＳＴＩパターニングの前に行われてもよい。
【００７４】
図５Ｂを参照するに、浅ウェルであるシャローＮ型ウェル５０８及びシャローＰ型ウェル５１０が、他方がイオン注入されるときにもう一方をマスクするための別々のパターニングを用いて注入される。上述と同様に、一例において、ＳＮウェル＝Ａｓ（１５−８０ｋｅＶ、１ｅ１３−１ｅ１４）であり、ＳＰウェル＝Ｂ（５−３０ｋｅＶ、１ｅ１３−１ｅ１４）である。この例において、浅ウェルは必要に応じてのものであり、同一ウエハー上に両方の型のトランジスタを形成するためのリソグラフィマスクを用いて形成あるいは阻止され得る。浅ウェルデバイスの場合、ＮウェルがＮＭＯＳトランジスタ内に形成され、ＰウェルがＰＭＯＳトランジスタ内に形成される。非浅ウェルデバイスの場合には、ＮウェルがＰＭＯＳトランジスタ内に形成され、その逆もまた然りである。
【００７５】
図５Ｃにて、Ｎ型スクリーン形成が実行されて、浅Ｎウェル上にＡｓ５１２が注入されるとともに、Ｐ型スクリーン形成が実行されて、浅Ｐウェル上にＧｅ／Ｂ／Ｃの組合せ５１４が注入される。また、Ｐウェル上にＶＴ設定層を設けるために、論理ＶＴＰ（ＰＭＯＳデバイスのＶＴ設定層）パターニング５１６Ｌ／Ｓ／Ｈ注入が実行される。同様に、浅Ｎウェル上にＶＴ設定層を設けるために、論理ＶＴＮ（ＮＭＯＳデバイスのＶＴ設定層）パターニング５１８Ｌ／Ｈ／ＳＨ注入が実行される。この例において、Ｐスクリーン形成は、Ｇｅ注入、Ｂ注入及びＣ注入のうちの何れか又は全ての組合せとし得る。Ｎスクリーン形成では、プロセスはＡｓ及びＰのうちの何れか又は双方の組合せとし得る。スクリーン層は、ＤＤＣトランジスタが望まれる箇所のウェル内に形成されるのみでよい。その他の領域は、必要に応じて、リソグラフィを用いてマスクオフされ得る。また、ＶＴＡ層のドーズ／エネルギーは、デバイスに所望されるＶＴによって決定されることができ、例えば、高ＶＴデバイス、低ＶＴデバイスを形成するためには、それぞれ、より多くのドーズ、より少ないドーズを必要とすることになる。
【００７６】
図５Ｄを参照するに、ＥＰＩ成長の２つの工程が実行される。ＤＤＣチャネルＥＰＩプレ洗浄と、それに続くＤＤＣチャネルＥＰＩ堆積とにより、ＥＰＩ層５２０が与えられる。
【００７７】
図５Ｅを参照するに、全てのデバイス上で、ＳＴＩパターニング及びエッチングと、それに続くＳＴＩ充填／研磨及び犠牲酸化とが実行されて、ＳＴＩ５２２が形成される。シリコン内に複数のアクティブ領域を画成するよう、従来からのシャロートレンチアイソレーションプロセスが使用され得る。実際には、ウェルスタックに適合させるために、ＳＴＩ形成中の温度サイクルを＜９００℃に制限する必要があり得る。
【００７８】
図５Ｆにて、ゲート誘電体形成が実行されて、それぞれのデバイスに層５２４、５２６が形成される。双方のデバイス上にダミーポリシリコン層５２８が形成される。ダミーポリシリコン堆積は、例えば８０ｎｍである。その後、層５３０が付加される。
【００７９】
図５Ｇにて、ポリがパターニングされて、ウエハー上にゲート５３２、５３４が形成される。これは、ＨＭ／ポリパターニングと、それに続くポリエッチ後洗浄プロセスとを用いて実行され得る。
【００８０】
図５Ｈにて、各デバイスにソース／ドレイン構造及びスペーサが付与される（Ｓ／Ｄ５３６、５３８、５４０、５４２、スペーサ５４２、５４４、５４６、５４８）。一例において、Ｎ及びＰのエクステンション接合をイオン注入すること、及びポリＳｉにスペーサを形成することには、従来からのプロセスが使用され得る。チップ領域が形成されてもよい。チップ領域は、ＮＴＰパターニングを行い、浅Ｎウェル上でソース・ドレインの注入を行うことと、ＰＴＰパターニングを行い、浅Ｐウェル上でソース・ドレイン形成のための注入を行うこととによって形成され得る。スペーサは、プレ洗浄、堆積、それに続くスペーサエッチング、及び洗浄のプロセスによって形成されることができる。
【００８１】
次に、図５Ｉを参照するに、ＰＭＯＳデバイスのソース及びドレインが、ＰＳＤパターニングとＮＭＯＳデバイスをマスクオフさせてのイオン注入とにより形成され得る。ＮＭＯＳデバイスのソース及びドレインが、ＮＳＤパターニングとＰＭＯＳデバイスをマスクオフさせてのイオン注入とにより形成され得る。そして、アニールプロセスを用いて、双方のデバイスのソース及びドレインの各々を活性化させることで、各デバイスのソース及びドレインが与えられる。
【００８２】
繰り返しとなるが、この代替プロセスはゲートラストプロセスと呼ばれており、従来プロセスでは行われないものである。図５Ｊに示す最終工程にて、幾つかの工程を用いてゲート形成が実行される。先ず、ＩＬＤの堆積及び研磨があり、続いて、空間５６４内のダミーゲート除去が行われ、その後、マスクパターニングを用いて、それぞれのデバイス内でｈｉｇｈ−ｋ／金属ゲート堆積、ＮＭＯＳ金属堆積、及びＰＭＯＳ金属堆積が行われる。最終的に、充填金属が形成された後に金属研磨が行われる。
【００８３】
図６Ａ−６Ｍは、選択その場ＥＰＩプロセスが使用される他の代替的な一実施形態を示している。図６Ａにて、デバイス６００はＰ型基板（Ｐ−ｓｕｂ）６０２を含んでいる。先ずＳＴＩがアライメントされ、Ｐ型ウェル（ＰＷＬ）パターニング及びイオン注入によるＰＷＬ６０４の形成と、Ｎ型ウェル（ＮＷＬ）パターニングによるＮＷＬ６０６の形成とが続く。上述のように、他の実施形態において、非浅ウェルとアナログ及び入力／出力回路（Ｉ／Ｏ）が、図示と同じ基礎構造を用いて形成され得る。一例において、Ｎウェル＝Ａｓ（５０−１５０ｋｅＶ、１ｅ１３−１ｅ１４）であり、Ｐウェル＝Ｂ（１０−８０ｋｅＶ、１ｅ１３−１ｅ１４）である。一実施形態によれば、従来既知のフローとは逆に、ウェルパターニングはＳＴＩパターニングの前に行われる。
【００８４】
図６Ｂを参照するに、浅ウェルであるシャローＮ型ウェル６０８及びシャローＰ型ウェル６１０が、他方がイオン注入されるときにもう一方をマスクするための別々のパターニングを用いて注入される。一例において、ＳＮウェル＝Ａｓ（１５−８０ｋｅＶ、１ｅ１３−１ｅ１４）であり、ＳＰウェル＝Ｂ（５−３０ｋｅＶ、１ｅ１３−１ｅ１４）である。この例において、浅ウェルは必要に応じてのものであり、同一ウエハー上に両方の型のトランジスタを形成するためのリソグラフィマスクを用いて形成あるいは阻止され得る。
【００８５】
図６Ｃを参照するに、ＳＰＷＬ上の酸化物層６１２の酸化物堆積が、ＳＮＷＬ６０８を露出させるように実行される。次に、図６Ｄを参照するに、その場Ａｓステップ状ドープトＥＰＩ膜が堆積される。２つの層６１４、６１６が図示されているが、必要に応じての第３の層が存在し得る。一プロセスにおいて、ステップドーピングを用いて単一のＥＰＩ膜が堆積される。当初の層は１０−３０ｎｍ、Ａｓ＝１ｅ１９であり、中間の層は２ｎｍ−１０ｎｍ、Ａｓ＝５ｅ１８であり、頂部層は５ｎｍ−２０ｎｍ、Ａｓ≦５ｅ１７である。他の一例において、先ずイニシャル層を１０−３０ｎｍ、Ａｓ＝５ｅ１９で堆積し、続いて頂部層を５ｎｍ−２０ｎｍ、Ａｓ≦５ｅ１７で堆積するステップドーピングを用いて、単一のＥＰＩ膜を形成するように二層のみが堆積される。一例において、ファセットはＳＴＩ幅内に含まれ、すなわち、ファセット幅＜０．５×ＳＴＩ幅であり、ファセット幅は、膜厚１０ｎｍごとにおよそ７ｎｍである。
【００８６】
図６Ｅを参照するに、酸化物６１２が剥離され、図６Ｆにて、ＳＮＷＬ６０８上の新たな構造物上に酸化物層６１８が堆積される。
【００８７】
図６Ｇにて、図６Ｅの構造６１４、６１６と同じようにして、あるいは同様にして、新たな層６２０、６２２が形成されるが、ヒ素に代えてボロンでドープされる。一プロセスにおいて、ステップドーピングを用いて単一のＥＰＩ膜が堆積される。当初の層は１０−３０ｎｍ、Ｂ＝１ｅ１９であり、中間の層は２ｎｍ−１０ｎｍ、Ｂ＝５ｅ１８であり、頂部層は５ｎｍ−２０ｎｍ、Ｂ≦５ｅ１７である。他の一例において、先ずイニシャル層を１０−３０ｎｍ、Ｂ＝５ｅ１９で堆積し、続いて頂部層を５ｎｍ−２０ｎｍ、Ｂ≦５ｅ１７で堆積するステップドーピングを用いて、単一のＥＰＩ膜を形成するように二層のみが堆積される。図６Ｈにて酸化物６１８が剥離され、ＳＮＷＬ６０８及びＳＰＷＬ６１０のそれぞれ上に、２つの揃った構造物が残される。
【００８８】
図６Ｉにて、ＳＴＩパッド酸化膜（Ｌｏ−Ｔ熱酸化）及び窒化物堆積（Ｌｏ−Ｔ  ＣＶＤ）により、新たなパッド酸化膜層６２４が与えられる。実際には、異なるファセットがドープされ、故に、異なる酸化レートを有し得る。
【００８９】
図６Ｊにて、ＳＴＩプロセスの準備として、別個のトランジスタ群をマスクするように、Ｎウェル及びＰウェルのそれぞれ上にＳＴＩリソグラフィ層６２６、６２８が堆積される。実際には、例えば最大ファセット幅の２倍より大きいＳＴＩ幅など、最小限のＳＴＩ幅が好ましい。図６Ｋにて、ＳＴＩスペースがエッチングされて洗浄されて、ＳＴＩスペース６３０が与えられる。図６Ｌにて、レジスト層６２６、６２８が除去されて洗浄され、ＳＴＩトレンチ犠牲酸化物及びＨＤＰ、ＣＶＤ又はＳＯＤ充填が実行されてＳＴＩ６３２が形成され、続いて、窒化物上で停止するように酸化物ＣＭＰが行われる。図６Ｍにて、例えばホット過酸化物ウェットエッチングによって窒化物が除去され、続いて、段差高さ調整（例えば、ＨＦウェットエッチングによる）が行われて、ウェル形成６３４が与えられる。
【００９０】
一実施形態によれば、チャネル及びウェル内でのドーパントの熱拡散を、上述のデバイス仕様に合わせて制御するために、低いサーマルバジェット（熱量）のシャロートレンチアイソレーション（ＳＴＩ）プロセスが提供される。処理において、特定のフローのサーマルバジェットは時間と温度との関数である。何れかが他方よりも低減され得る場合、そのプロセスには直接的な経済的利益及びデバイス上の利益がもたらされ得る。更なる背景として、最新のＩＣ技術は、互いに電気的に相互作用しないように個々のトランジスタを分離する手段として、ＳＴＩを採用している。ここでは、先端ＣＭＯＳプロセス用に、新たな低サーマルバジェットのアイソレーションプロセスが提供される。このプロセスフローは、典型的な集積回路製造に使用されている伝統的な高サーマルバジェット工程を排除する。積層成長／堆積されたパッド（ＰＡＤ）酸化膜が、伝統的な高サーマルバジェット（＞９００℃／＞１５分）の熱酸化物を置き換える。新たな低サーマルバジェット積層プロセスは、極めて薄く成長されるバッファ酸化膜で開始し得る。バッファ酸化膜の目的は、原子的に平滑であり且つ元のままのシリコン表面を維持することである。何故なら、シリコン表面は、より低い膜質の低サーマルバジェット堆積される酸化物に続かれるからである。この成長されるバッファ酸化膜のサーマルバジェットは、＜６００℃且つ＜１２０秒となり得る。原子的に元のままのバッファ酸化膜の総サーマルバジェットは、その厚さを２ｎｍ未満まで薄くすることによって低く保たれる。バッファ酸化膜は、入手ウエハーの表面から金属不純物をゲッタリングする手段として塩化酸化物とし得る。パッド酸化膜の最終スタックを、およそ１１ｎｍのその最終厚さに完成させるため、低サーマルバジェット堆積される酸化膜が使用される。パッド酸化膜の最終厚さに達するよう、ＰＥＣＶＤ（プラズマ化学気相成長）又はＬＰＣＶＤ（低圧化学気相成長）によって＜５００℃で堆積される酸化膜が堆積される。当初に成長されるバッファ酸化膜も、入手シリコンの表面、欠陥及び不純物の一部を奪い得る。このプロセス内で後に行われるこの酸化膜のウェットエッチング除去により、ゲート誘電体形成を目的とした原子的に平滑なシリコン表面を提供することができる。このシリコンの頂面はまた、ＮＭＯＳデバイス及びＰＭＯＳデバイスの双方で、ＣＭＯＳデバイスのチャネルとしても作用する。縦型拡散炉での高速流（ファーストストリーム）酸化を用いた代替的な低サーマルバジェットパッド酸化が用いられてもよい。
【００９１】
繰り返しとなるが、一実施形態によれば、低サーマルバジェット処理のためのプロセスが提供される。アイソレーション用の窒化物が、パッド酸化膜処理に続く。アイソレーション窒化物は、ＣＭＰストッパ層として利用されることができる。この窒化物の密度及び厚さは、隙間充填後のトレンチプロファイル、ディッシング及びオーバーハングを決定する。典型的なアイソレーション窒化物形成は、一般的に、縦型拡散炉内にて高温で行われる。このような窒化物系は、一般に、２００ＭＰａから１ＧＰａまでの範囲内の引張応力を有するように形成される。ＰＥＣＶＤ窒化物層は、３ＧＰａの引張性及び−３ＧＰａの圧縮性の調整可能な応力を有するように堆積されることができる。例えば屈折率、応力、密度及び研磨速度などの基本的な窒化膜特性が、所与の製品に要求される具体的なプロセス条件に合致するように調整され得る。
【００９２】
このプロセスに続いて、ＳＴＩリソグラフィ及びパターニングが行われる。典型的な４５ｎｍノードのＳＴＩは、およそ２００／２００ｎｍのピッチ及び深さを使用している。３２ｎｍノードでは、ピッチ及び深さは、およそ１５０／２００ｎｍに縮小されることができる。窒化物エッチングとそれに続く酸化物エッチングとにより、最終的なアイソレーションシリコンエッチングのシリコン表面が露出される。そして、塩素ベースのケミストリを用いて、所望のトレンチ形状でシリコンがエッチングされる。シリコンエッチング後、ウェットエッチングケミストリを用いて、エッチング残渣からシリコン表面が洗浄される。シリコンのコーナー部及び側壁の非対称的な酸化のために、二段階の低サーマルバジェット酸化が使用されてもよく、それにより、結果として得られるトランジスタにおけるリークを低減することが可能な、丸められたコーナー部がもたらされる。そして、例えば高密度プラズマ、スピンオン誘電体、又はサブ大気（Sub  Atmospheric）化学気相成長などの酸化物隙間充填プロセスによって、トレンチが充填される。この堆積プロセスは、処理温度の有意な低減である５００℃未満で実行され得る。
【００９３】
後続の化学的機械的研磨工程のためにエッチングレートを低下させ且つ酸化物を硬くするために、堆積されたこの隙間充填酸化物に対する高サーマルバジェット（＞９００℃／＞１５分）での緻密化（デンシファイ）が必要とされている。この高サーマルバジェット緻密化工程は、例えばレーザパルスへの露出などの、ラピッドサーマル処理（ＲＴＰ）技術又はその他のラピッドサーマルアニール技術で置換される。レーザの周波数及びパルス幅が、隙間充填酸化物による熱の吸収の最大化、又は周囲のシリコンによる吸収の最大化の何れかのために最適化され得る。周囲のシリコンは、隣接するトレンチ内の隙間充填酸化物に熱を伝達することになる。このプロセスに続いて、窒化物をエッチングストッパ層として用いる化学的機械的研磨が行われ、次いで、酸化物のドライエッチング又はエッチングレートを低下させるように制御されたウェットエッチングが行われる。堆積された隙間充填酸化物のウェットエッチングレートを制御するため、先ず該酸化物を、例えばＮＨ３などの窒化ガス内、又は例えばＮ２Ｏなどのデュアル窒化／酸化ガス内で窒化することによってエッチングレートを最小化するケミストリが選定される。窒化された隙間充填酸化物のエッチングレートは有意に低下され、故に、緻密化工程のサーマルバジェットを有意に低減することが可能になる。
【００９４】
図７Ａ−７Ｈは、この代替的な手法の一例を示すものであり、製造プロセスにおけるサーマルバジェットを低減して製造コストを削減するように構成されたプロセスフローを示している。デバイス７００を形成するプロセスは、図７Ａにて、Ｐ＋基板７０２と、それに続くＰ−基板／ＥＰＩ層７０４、バッファ酸化膜層７０５、パッド酸化膜層７０６、及びアイソレーション窒化物層７０８とで開始する。一実施形態において、入手ウエハーは、Ｐ＋基板上のＰ−型ＥＰＩを有して製造され得る。パッド酸化膜は、ＶＤＦプロセスにておよそ９００℃で形成された、およそ１０ｎｍの熱酸化膜とし得る。パッド酸化膜は、バッファ酸化膜であり、堆積されたＰＥＣＶＤ酸化膜であってもよい。アイソレーション窒化物は、ＶＤＦプロセスにておよそ５００℃で形成された、およそ１００ｎｍのＣＶＤ窒化膜とし得る。アイソレーション窒化物はＰＥＣＶＤアイソレーション窒化膜であってもよい。
【００９５】
図７Ｂにて、アイソレーション窒化物上にレジスト層７１０が堆積される。これは、アイソレーション窒化物、パッド酸化膜、Ｐ−基板、及びＰ＋基板の一部を含んだレイヤ群７１２の除去を可能にする。これは、先ず窒化物のドライエッチングを実行し、続いて、パッド酸化膜のドライエッチングと、その後の特定深さまでのシリコンエッチングとを行うことによって実行され得る。この実施形態によれば、このレイヤ群の除去は、Ｐ−基板の下方までのＳＴＩトレンチ及びＰ＋基板の部分内までのトレンチをもたらし、様々な異なるデバイスとともに形成されるＤＤＣ構造のウェル構造の適切な分離を可能にする。
【００９６】
図７Ｃにて、結果物はシャロートレンチアイソレーションを示しており、ＳＴＩ構造の形成の準備が整っている。図７Ｄにて、高温酸化とそれに続く高温窒化とによって側壁前処理７１６が形成されており、パッド酸化膜層７０６と側壁前処理層７１６とをともに有する拡張されたパッド酸化膜層が残されている。この側壁前処理層の利点の１つは、これがＰ−基板を或る程度保護し、図７Ｅにおいてのようにシャロートレンチアイソレーション（ＳＴＩ）充填が実行されるときに、Ｐ−基板の周りのコーナー部７１９が丸められることである。この丸められたコーナー部は、結果として得られるトランジスタデバイスにおけるリークを抑制する。一例において、図７ＥのＳＴＩ充填は、３２ｎｍノード設計までにおいて、ＨＤＰ圧縮酸化物によって実行され得る。３２ｎｍノード設計では、ＳＡＣＶＤ（sub-atomic  ＣＶＤ）引張酸化物ポストが用いられてもよい。ＳＯＤ（スピンオン誘電体）も３２ｎｍノードで用いられることができ、これは高温アニールを必要とし得る。図７Ｆにて、化学的機械的研磨（ＣＭＰ）が実行され、アイソレーション窒化物層７０８上の頂部層７２０が化学的機械的研磨によって減退され得る。実際には、現行の処理デバイスでは、この層はアイソレーション窒化物層の手前で自動的に停止する。図７Ｇにて、ＨＦパッド酸化膜エッチングプロセスを用いてパッド酸化膜層がエッチング除去されるとともに、リンのエッチングプロセスを用いてアイソレーション窒化物がエッチング除去される。その結果は、Ｐ−基板ＥＰＩを備え且つ高品質なシャロートレンチアイソレーション充填７２２を備えたＰ＋基板である。図７Ｈは、結果として得られた、例えば図示のような２つの部分デバイスなどの複数のデバイスように製造されることが可能な構造を示している。場合により、一方はＰ型トランジスタ用のＰ−基板７２６を有し、他方７２８はＰ−基板上のＮ＋基板上のＰ−基板であるか、あるいはＳＴＩ７２４を有する他のデバイスから分離されたその他の構成のデバイスであるかの何れかとし得る。
【００９７】
図７Ｉ及び７Ｊは、代替的な一実施形態を示しており、ＳＴＩトレンチアイソレーション充填７２２は下方にＰ−基板内まで達しているが、Ｐ＋基板内には達していない。例えば非ＤＤＣ構成のデバイスなどのデバイスにおいては、この構成が望ましいことがある。ＳＴＩの深いアイソレーションは一部のデバイスでは必要とされないからである。
【００９８】
ここに記載される様々な実施形態によれば、異なるドーパントプロファイルが特定の範囲内で達成され得る。図示したこれらの範囲及び説明したパラメータは、例として意図されたものであり、当業者が理解するように、ここに記載され図示された実施形態の利益は、一般に、これらの範囲内又はその付近で達成することができる。
【００９９】
実際には、設計者及び製造者は、数学モデルと実際の回路からのサンプル測定とから統計データを集めて、回路設計の閾値電圧の相違を決定する。製造バラつきから得られるものであろうと、ＲＤＦから得られるものであろうと、トランジスタ間の電圧差の不整合がσＶＴとして決定される。回路全体として動作するためには、σＶＴを考慮して動作電圧ＶＤＤを選定しなければならない。一般的に、バラつきが大きいほどσＶＴが高くなり、トランジスタが適正に動作するためには、動作電圧ＶＤＤを高く設定しなければならない。回路全体にわたって複数のデバイスが実装される場合、その回路が適正に動作するためには、全体で最も高い値にＶＤＤを設定する必要がある。
【０１００】
σＶＴを低減し、集積回路にわたるトランジスタ群の閾値電圧のバラつき範囲を低減するような、その製造に係る構造及び方法が提供される。σＶＴが低減されると、静的なＶＴの値は、より正確に設定されることができ、さらには、バイアス電圧を変化させることに応答して変化されることができる。集積回路にわたる名目上同じデバイスの閾値電圧が、低減されたσＶＴにより一層正確に設定され、故に、より低い動作電圧ＶＤＤを用いてデバイスが動作すること、ひいては、より少ない電力を消費することが可能になる。また、所与のトランジスタ又はトランジスタ群に対してＶＴを変化させるための、より大きな余地を有することで、特定のモード用の異なるバイアス電圧に対応する異なるモードでデバイスを動作させることができる。これは、多くのデバイス及びシステムに機能を追加し得るものであり、特に、デバイスの電力モードの細かい制御が有用なデバイスに利益をもたらし得る。
【０１０１】
ここに記載される様々なプロセスにおいて、ドーパントは注入されることができ、あるいはエピタキシャル成長中に共に堆積されることができるが、更なる高温処理は、シリコン格子を介してのドーパント拡散を促進させ得る。トランジスタ構造を形成するために必要な高温プロセス工程は、ドーパント原子が、スクリーン層から、事前にはアンドープのチャネル内に、あるいは更にはゲート酸化膜内に移動することをもたらし得る。例えばプロセス中に熱アニール処理が実行されるときなどの様々なプロセスフローにおけるドーパント拡散を防止するための方法がここに幾つか提供される。
【０１０２】
一手法において、イオン注入、又は炭化シリコン（ＳｉＣ）エピタキシャル層の成長により、スクリーン層内に炭素を導入することができる。例えばアニール中、置換炭素は、例えばボロン又はリンなどの移動キャリアを（キックアウト機構によって）トラップする。炭素の添加は、ポリシリコンゲートトランジスタが典型的に経験する高温サイクル中の拡散を防止する助けとなる。
【０１０３】
インジウムは、ボロンと一緒になって移動しないクラスタを形成することが知られている。しかしながら、これはまた、ボロンの低いドーパント活性をももたらす。故に、高い活性化と低い拡散性との双方を達成する方法は、インジウムとボロンとの共注入（co-implantation）を含む。幾つかの例が本明細書に含まれているが、本開示を受けて、その他の例（ここでの例とその他のプロセスとが様々な組合せで共に用いられるものを含む）も可能である。例示的な一プロセスにおいて、インジウム及びボロンの共注入は、それらのピークが揃うように実行され得る。インジウムのピークとボロンのピークとの間の異なる比は、例えばフラッシュ及びレーザなどのアニールの選択肢とともに、高濃度且つ鋭いプロファイルをもたらすことになる。他の一例において、インジウム及びボロンの共注入は、インジウムのピークが、ボロンのピークより、表面に近くなるように実行され得る。表面へと拡散していくボロンがインジウムのよって減速されることになる一方で、スクリーン層及びＶＴ層が高い活性化を達成することになる。更なる他の一例において、インジウム及びボロンの共注入は、インジウムのピークが、ボロンのピークより、基板に近くなるように実行され得る。これは、インジウムが基板内に拡散することを防止することになり、スクリーン層内に高い濃度が存在することを可能にする。より更なる一例において、分子形態のボロン及び炭素が使用されてもよい。
【０１０４】
炭素は、ボロン又はその他のドーパントのマイグレーションを防止するのに有用であるが、炭素自体がアンドープのチャネル内に移動して、散乱を増大させ且つチャネル移動度を低下させてしまうことがある。炭素の拡散を防止するために、以下の手順が有用となり得る。炭素及びボロンがアモルファスシリコン内に共注入される場合、シリコン層を再成長させるために低温アニールが用いられ得る。この低温アニール中、炭素が置換的に再成長する。これは、プロセスがシリコン上の結晶で開始するとき、処理のためにはアモルファスにされる、すなわち、アモルファス化される必要があり、故に、もはや結晶状態にはないためである。そしてその後、結晶状態へと戻すために、すなわち、再結晶化のために、アニールされなければならない。そして、シリコン上でのアモルファス状態からの結晶の再成長が達成され得る。結晶格子内の格子間（インタースティシャル）位置に炭素があると、炭素が格子内のシリコン原子を置換することになる。故に、炭素が置換的に再成長する。
【０１０５】
この再成長は、シリコンインタースティシャルの大きい集中をもたらす。その後のアニールにより、これらのインタースティシャルは表面に向かってすばやく拡散し、スクリーン層からチャネル領域へボロンを引き寄せる。さらに、置換炭素は、ボロン拡散を遅らせるキックアウト機構を介してインタースティシャルになる。このインタースティシャル炭素も表面に向かって拡散し、通常、チャネルの移動度低下を引き起こすとともに、望ましくない表面状態を作り出すことになる。
【０１０６】
しかしながら、このプロセス実施形態においては、過剰なインタースティシャルであるボロンと、炭素とが表面へと移動するとき、酸化又は高温酸化に続かれる高温アニールが、ボロン、炭素、及び表面に移動したインタースティシャル集中を消費するよう作用する。酸化プロセスは更なるインタースティシャルを生成することになり、故に、この酸化は薄く（およそ２ｎｍ）にされる必要がある。その後、この酸化物は剥離され、汚染のない表面上に、アンドープのシリコンチャネルがエピタキシャル成長される。アンドープのＥＰＩは、酸化物の成長及び剥離を介してシステムから除去された移動性の炭素及びボロンに曝されることが低減される。さらに、ＥＰＩ成長の後且つゲート酸化の前に、同様の酸化を用いることができる。この更なる酸化は、上述の第１の酸化に加えて、あるいは代えて行われ得る。
【０１０７】
イオン注入中、シリコン内に有意なダメージが導入される。発生するインタースティシャルは、ボロンがすばやく拡散することを支援してしまう。一実施形態によれば、注入によるダメージを除去することにより、インタースティシャルが排除されて、より少ない拡散と、より急峻な接合（ジャンクション）とが可能になり得る。これを達成する２つの方法が、プラズマ注入及びドープトスピンオンガラスである。スピンオンガラスプロセスにおいては、高ドーズの二酸化シリコンがシリコンの表面に配置される。プラズマ注入では、高ドーズの高濃度ドープされたプラズマが表面に沈着される。ここで、基板内への進入又は堆積は存在せず、注入も起こらない。アニールされるとき、ドーパントが固溶限で引き込まれる。より高い温度は、より高い固溶限をもたらす。そして、ドーパントは熱アニールによる影響を受けて、シリコン構造にダメージを与えることなく、より多くのドーパントが引き込まれる。その結果、より高いドーピングが急峻な接合で達成され、また、シリコンへのダメージが大幅に低減される。
【０１０８】
一実施形態において、スクリーン層からチャネルへのボロンの拡散を減速させるために、ＳｉＧｅを用いることができる。ＳｉＧｅは基板の頂部に堆積され得る。ドーパントが、基板内に注入され、あるいは、ＳｉＧｅ層のエピタキシャル成長中に直接的に同時堆積され得る。この場合もＳｉ層がチャネルとして堆積される。ＳｉＧｅが、ドープされたこれらの層からＳｉチャネル内への拡散を防止する。
【０１０９】
スクリーン層とＥＰＩ層との間の界面に、Ｃ／Ｎ／Ｇｅ／Ｃｌ／Ｆのデルタドーピングを用いることができる。この層は、この層を横切ってのドーパント拡散を防止するように作用する。この層はまた、デバイスのチャネル内に拡散する、あるいはゲート内に別れることが可能な、システム内のドーパントの量を最小化する。
【０１１０】
ソース／ドレイン、及びソース／ドレインエクステンションは、ＤＤＣチャネル領域の形成によるダメージを被り得る。ポリシリコンが、ポリの空乏化を防止するために深いイオン注入及び高温熱アニールを必要とすることに起因して、横方向の散らばり（lateral  straggle）によってチャネル領域に導入されたダメージ及びドーパントは、ＤＤＣチャネルスタックからチャネル内への（インタースティシャル又は共拡散効果を介した）大きな拡散を生じさせ得る。ポリの空乏化効果は犠牲にすることができないので、注入エネルギー／ドーズ又はアニール基準を低下させることはできない。チャネルドーピングがＤＤＣチャネルスタックに達することを避ける２つの方法が、ＲＳＤの使用と補助的なスペーサの使用である。
【０１１１】
ドーパントを注入するときのシリコンへのダメージを防止するようＳＤ注入とＤＤＣチャネルドーズとの横方向距離を増大させるために、第２のスペーサを用いることができる。このスペーサは、ＳＤ注入の後且つシリサイド形成の前に除去されてもよいし、除去されなくてもよい。ＳｉとＤＤＣチャネルとの間に増大された横方向Ｓｉを有することで、横方向の散らばりの効果が低減される。
【０１１２】
特定の例示的な実施形態を図面に図示して説明したが、理解されるように、様々なその他の変形が当業者に明らかになり得るのであり、これらの実施形態は、単なる例示であって広範囲の発明を限定するものではなく、また、本発明は、図示して説明された具体的な構造及び構成に限定されるものではない。従って、本明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。
【図１】
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【図２Ａ】
0005840205.tif 000003
【図２Ｂ】
0005840205.tif 000004
【図２Ｃ】
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【図２Ｄ】
0005840205.tif 000006
【図３】
0005840205.tif 000007
【図３Ａ】
0005840205.tif 000008
【図４Ａ】
0005840205.tif 000009
【図４Ｂ】
0005840205.tif 000010
【図４Ｃ】
0005840205.tif 000011
【図４Ｄ】
0005840205.tif 000012
【図４Ｅ】
0005840205.tif 000013
【図４Ｆ】
0005840205.tif 000014
【図４Ｇ】
0005840205.tif 000015
【図４Ｈ】
0005840205.tif 000016
【図４Ｉ】
0005840205.tif 000017
【図４Ｊ】
0005840205.tif 000018
【図４Ｋ】
0005840205.tif 000019
【図４Ｌ】
0005840205.tif 000020
【図５Ａ】
0005840205.tif 000021
【図５Ｂ】
0005840205.tif 000022
【図５Ｃ】
0005840205.tif 000023
【図５Ｄ】
0005840205.tif 000024
【図５Ｅ】
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【図５Ｆ】
0005840205.tif 000026
【図５Ｇ】
0005840205.tif 000027
【図５Ｈ】
0005840205.tif 000028
【図５Ｉ】
0005840205.tif 000029
【図５Ｊ】
0005840205.tif 000030
【図６Ａ】
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【図６Ｂ】
0005840205.tif 000032
【図６Ｃ】
0005840205.tif 000033
【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
0005840205.tif 000036
【図６Ｇ】
0005840205.tif 000037
【図６Ｈ】
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【図６Ｉ】
0005840205.tif 000039
【図６Ｊ】
0005840205.tif 000040
【図６Ｋ】
0005840205.tif 000041
【図６Ｌ】
0005840205.tif 000042
【図６Ｍ】
0005840205.tif 000043
【図７Ａ】
0005840205.tif 000044
【図７Ｂ】
0005840205.tif 000045
【図７Ｃ】
0005840205.tif 000046
【図７Ｄ】
0005840205.tif 000047
【図７Ｅ】
0005840205.tif 000048
【図７Ｆ】
0005840205.tif 000049
【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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