(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、誘電体を介して前記基板と並行に延在形成された半導体材料の第１の層と、
前記第１の層を貫通するように設けられた第１のピラーおよび第２のピラーと、
前記第１のピラーと前記第１の層とが交差する部分に少なくともその一部が形成された第１のメモリセルと、
前記第２のピラーと前記第１の層とが交差する部分に少なくともその一部が形成された第１の周辺トランジスタと、
を備え、
前記第１のメモリセルは、前記第１の層の一部から成る選択ゲート、前記第１のピラーの一部から成るソース、チャンネルおよび/またはドレイン、並びに前記選択ゲートと前記第１のピラーの間に形成された電荷蓄積構造を備えるか又は、前記第１のピラーの一部から成る選択ゲート、前記第１の層の一部から成るソース、チャンネルおよび／またはドレイン、並びに前記選択ゲートと前記第１の層の間に形成された電荷蓄積構造を備え、
前記第１の周辺トランジスタは、前記第２のピラーの一部から成るゲート、並びに前記第１の層の一部から成り前記第２のピラーを取り囲んで形成されるソース、チャンネルおよび/またはドレインを備える、装置。
【請求項２】
前記第１のピラーおよび第２のピラーは、前記第１の層を前記基板に対し垂直方向に貫通する、
ことを特徴とする、請求項１記載の装置。
【請求項３】
前記第１の周辺トランジスタを含むデコーダブロックをさらに備え、
前記デコーダブロックは前記第１の層に形成された前記第１のメモリセルの前記選択ゲートと接続される、
ことを特徴とする、請求項１記載の装置。
【請求項４】
前記第１の層は、スロットによって、
前記第１のメモリセルを含む第１の領域と、
前記第１の周辺トランジスタを含む第２の領域に分離されている、
ことを特徴とする、請求項１記載の装置。
【請求項５】
基板上に形成され、互いに誘電体を介して積層された半導体材料の複数の層と、
前記複数の層のうちの第１の層と、
前記複数の層のうち、前記第１の層とは異なる第２の層と、
前記第１の層と前記第２の層をともに貫通するように設けられた第１のピラーおよび第２のピラーと、
前記第１のピラーと前記第１の層とが交差する部分に少なくともその一部が形成された第１のメモリセルと、
前記第２のピラーと前記第１の層とが交差する部分に少なくともその一部が形成された第１の周辺トランジスタと、
前記第１のピラーと前記第２の層とが交差する部分に少なくともその一部が形成された第２のメモリセルと、
前記第２のピラーと前記第２の層とが交差する部分に少なくともその一部が形成された第２の周辺トランジスタと、
を備え、
前記第１のメモリセルは、
前記第１の層の一部から成る選択ゲートと、
前記第１のピラーの一部から成るソース、チャンネルおよび/またはドレインと、
前記第１の層と前記第１のピラーの間に形成された電荷蓄積構造と、
を備え、
前記第２のメモリセルは、
前記第２の層の一部から成る選択ゲートと、
前記第１のピラーの一部から成るソース、チャンネルおよび/またはドレインと、
前記第２の層と前記第１のピラーの間に形成された電荷蓄積構造と、
を備え、
前記前記第１の周辺トランジスタは、
前記第２のピラーの一部から成るゲートと、
前記第１の層の一部から成り、前記第２のピラーを取り囲んで形成されるソース、チャンネルおよび/またはドレインと、
を備え、
前記第２の周辺トランジスタは、
前記第２のピラーの一部から成るゲートと、
前記第２の層の一部から成り、前記第２のピラーを取り囲んで形成されるソース、チャンネルおよび/またはドレインと、
を備える、
ことを特徴とする、装置。
【請求項６】
前記第１の周辺トランジスタと前記第２の周辺トランジスタを含むデコーダブロックをさらに備え、
前記第１のメモリセルの選択ゲートと前記第２のメモリセルの選択ゲートは、それぞれ前記デコーダブロックに接続される、
ことを特徴とする、請求項５記載の装置。
【請求項７】
前記第１のメモリセルの選択ゲートが、前記第１の周辺トランジスタの前記ソース又は前記ドレインに接続される、
ことを特徴とする、請求項５記載の装置。
【請求項８】
前記第１のメモリセルの選択ゲートが、前記第２の周辺トランジスタの前記ソース又は前記ドレインに接続される、
ことを特徴とする、請求項５記載の装置。
【請求項９】
前記半導体材料の前記複数の層は、スロットによって、それぞれ、
前記第１のメモリセルと前記第２のメモリセルを含む第１の領域と、
前記第１の周辺トランジスタと前記第２の周辺トランジスタを含む第２の領域に、分離されている、
ことを特徴とする、請求項５記載の装置。
【請求項１０】
前記第１の層の上に前記第２の層が形成され、
前記第２の領域における前記第２の層の面積は、前記第２の領域における前記第１の層の面積より小さい、
ことを特徴とする、請求項９記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
＜優先権出願＞
この出願は、２０１１年４月２８日に出願された米国出願第１３／０９６，８２２号の優先権の利益を主張するものであり、その米国出願は、その全体が参照によって本明細書に組み込まれる。
【背景技術】
【０００２】
多数の層を備える半導体構造は、多くの電子デバイス、例えば、パーソナルデジタルアシスタント（ＰＤＡ）、ラップトップコンピュータ、移動電話およびデジタルカメラなどに使用される。これらの半導体構造のいくつかは、電荷蓄積トランジスタのアレイを有する。
【図面の簡単な説明】
【０００３】
いくつかの実施形態は、例として例示され、添付図の図面に限定されるものではない。
【図１】発明の種々の実施形態に係る半導体メモリデバイスの３次元図である。
【図２】発明の種々の実施形態に係る半導体構造の正面図である。
【図３】発明の種々の実施形態に係る半導体構造の正面図である。
【図４】発明の種々の実施形態に係る半導体構造の正面図である。
【図５】発明の種々の実施形態に係る半導体構造の上面図である。
【図６】発明の種々の実施形態に係る半導体構造の上面図である。
【図７】発明の種々の実施形態に係る半導体構造の上面図である。
【図８】発明の種々の実施形態に係る半導体構造の上面図である。
【図９】発明の種々の実施形態に係る半導体構造の上面図である。
【図１０】発明の種々の実施形態に係る半導体構造の上面図である。
【図１１】発明の種々の実施形態に係るデコーダトランジスタの３次元図である。
【図１２】発明の種々の実施形態に係るメモリセルの３次元図である。
【図１３】発明の種々の実施形態に係る半導体構造の概略図である。
【図１４】発明の種々の実施形態に係る半導体構造の上面図である。
【図１５】発明の種々の実施形態に係る半導体構造の断面図である。
【図１６】発明の種々の実施形態に係る半導体構造の断面図である。
【図１７】発明の種々の実施形態に係る半導体メモリデバイスの斜視図である。
【図１８】発明の種々の実施形態に係る半導体構造の概略図である。
【図１９】発明の種々の実施形態に係る半導体構造の断面図である。
【図２０】発明の種々の実施形態に係る半導体構造の断面図である。
【図２１】発明の種々の実施形態に係る半導体メモリデバイスの断面図である。
【図２２】発明の種々の実施形態に係る半導体メモリデバイスの断面図である。
【図２３】発明の種々の実施形態に係る方法のフロー図である。
【図２４】発明の種々の実施形態に係るシステムを例示する図である。
【発明を実施するための形態】
【０００４】
３次元半導体デバイスにおける構成要素の密度は、デバイスの販売を増やすための競争と共に絶えず増えている。発明者は、上記の課題のみならずその他のことが、半導体材料の複数の層の各層において、それぞれの第１のデバイスの少なくともそれぞれの一部およびそれぞれの第２のデバイスの少なくとも一部を製造することによって対処され得ることを見い出した。例えば、周辺回路についての３次元トランジスタの部分、例えばアクセスラインデコーダ回路またはデータライン多重化回路など、および３次元メモリセルの部分は、メモリデバイスの半導体材料の同じ層に製造される。結果として生じるメモリデバイスは、少なくとも１つの周辺回路のトランジスタを製造するためにかなり大きな処理イベントを追加すること無く、メモリセルの密度増加をもたらし得る。
【０００５】
図１は、発明の種々の実施形態に係る半導体メモリデバイス１００の３次元図である。メモリデバイス１００は、基板１０６上に形成され得、電荷蓄積トランジスタの電荷蓄積構造（例えば、浮遊ゲート）を少なくとも部分的に囲むアクセスライン１１０、１１２、１１４および１１６を含む半導体材料の多数の層を含む。この書類の目的上、「半導体材料の層」は、同じ平面、階層、行、または構成単位で、例えば、水平もしくは垂直または傾斜平面、行、階層あるいは構造の構成単位などで、形成された半導体材料を意味し得る。２つのＵ型ピラー１１８および１２０は、デバイス１００において形成され、電荷蓄積トランジスタのためのチャネルとして機能し得る。Ｕ型ピラー１１８および１２０は、基板１０６の中に延び得る。垂直スロット１２４は、電荷蓄積トランジスタと、各Ｕ型ピラー１１８および１２０を少なくとも部分的に囲むそれらのアクセスライン１１０、１１２、１１４および１１６とを分離する。各Ｕ型ピラー１１８および１２０は、シリコンまたはポリシリコンなどの半導体材料（例えば、コア部を有するシリコンまたはポリシリコンのチューブ、ここで、コア部は空気または誘電材料で満たされ得る）を備える。選択ゲート１３０の単一層は、Ｕ型ピラー１１８および１２０のそれぞれの両端部に形成された選択トランジスタを囲む。ソースライン１３８は、Ｕ型ピラー１１８および１２０の第１の端部における選択トランジスタ上に形成される。データライン１４４は、Ｕ型ピラー１１８および１２０の第２の端部における選択トランジスタ上に形成される。アクセスライン１１０、１１２、１１４および１１６を含む半導体材料の層はまた、例えばデコーダトランジスタなどの周辺トランジスタの本体としてそれぞれ機能し得る。Ｕ型ピラー１１８および１２０は、以下の図２〜図１６を参照にして示され記載されるように、周辺トランジスタのゲートとしても機能する半導体材料を備える可能性がある。
【０００６】
図２は、発明の種々の実施形態に係る半導体構造２００の正面図である。半導体構造２００における同じ層および領域は、簡潔さおよび明瞭さの目的で図２〜図１０を通して同じ参照数字によって識別されることになる。半導体構造２００は半導体（例えば、シリコン）基板２０６上に形成され得る。ｎ型ポリシリコンなどの半導体材料の層は、基板２０６上に誘電体（図示しない）と交互に堆積される。半導体材料の層は、第１の層２１０、第２の層２１４、第３の層２１８、第４の層２２２および第５の層２２６を含む。誘電体は、例えば、半導体材料の層２１０、２１４、２１８、２２２および２２６を互いにおよび基板２０６から分離するために使用される二酸化ケイ素とすることができる。（以下に例としてポリシリコンの層と呼ばれる）半導体材料の層２１０、２１４、２１８、２２２および２２６は、積み重ねられた配置にある。半導体構造２００は、誘電体と交互に形成された、例えば、８、１６、２４、３２、４０、４８またはそれ以上などの偶数の、ポリシリコンの層を含み得る。本明細書に記述された実施形態はｎ型ポリシリコンの層を含むが、ポリシリコンの層は、発明の種々の実施形態に従って、代わりに非ドープまたはｐ型のポリシリコンであってもよい。
【０００７】
図３は、発明の種々の実施形態に係る半導体構造２００の正面図である。垂直スロット３０２は、半導体構造２００を、例えば、左側構造３０４および右側構造３０８に、分割するために層２１０、２１４、２１８、２２２および２２６を通してエッチングされる。左側構造３０４および右側構造３０８はサイズが異なり得、および／または構造２００は、追加構造に更に分割され得る。例えば、左側構造３０４は、半導体構造２００の約７０〜８０％を含み得る一方で、右側構造３０８は、半導体構造２００の約５％を含み得る。垂直スロット３０２は、左側構造３０４と右側構造３０８との間に形成されることになる相互接続ライン（例えば、ワイヤ）には十分大きいものである。左側構造３０４は、層２１０、２１４、２１８、２２２、および２２６の第１の部分３１０、３１４、３１８、３２２および３２６をそれぞれ含む一方で、右側構造は、層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６をそれぞれ含む。
【０００８】
図４は、発明の種々の実施形態に係る半導体構造２００の正面図である。左側構造３０４および右側構造３０８は、階段構成にそれぞれ形成される（例えば、エッチングされる）。結果として、左側構造３０４において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の、第１の部分３１０は第１の部分３１４よりも長く、第１の部分３１４は第１の部分３１８よりも長く、第１の部分３１８は第１の部分３２２よりも長く、第１の部分３２２は第１の部分３２６よりも長い。右側構造３０８において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の、第２の部分３４０は第２の部分３４４よりも長く、第２の部分３４４は第２の部分３４８よりも長く、第２の部分３４８は第２の部分３５２よりも長く、第２の部分３５２は第２の部分３５６よりも長い。
【０００９】
図５は、図４に関して記載された半導体構造２００の上面図である。
【００１０】
図６は、発明の種々の実施形態に係る半導体構造２００の上面図である。左側構造３０４および右側構造３０８は、例えば異なるエッチング作用などによって、それぞれ、メモリセルおよび周辺トランジスタのアレイに形成される。垂直スロット６３７は、例えば、第１のデコーダブロック６５４および第２のデコーダブロック６５８を残すように、右側構造３０８を通してエッチングされ得る。左側構造３０４は、互い違いに配置される第１の組の指状部６７２および第２の組の指状部６７８にエッチングされ得る。層２１０、２１４、２１８、２２２、および２２６の第１の部分３１０、３１４、３１８、３２２および３２６のそれぞれが２つの部分にそれぞれ分離されるように、第１の組の指状部６７２および第２の組の指状部６７８は、互いに分離される。各第１の部分３１０、３１４、３１８および３２２の各分離した部分は、メモリセルのためのアクセスラインとして機能し得る。層２１０、２１４、２１８、２２２、および２２６の第１の部分３１０、３１４、３１８、３２２および３２６の全てではなく一部が、それぞれ、簡潔さおよび明瞭さの目的で図６に示される。
【００１１】
層２１４、２１８および２２２の第１の部分３１４、３１８および３２２からのポリシリコンは、それぞれ、第１の組の指状部６７２内に示される。層２１０、２１４、および２１８の第１の部分３１０、３１４および３１８からのポリシリコンは、それぞれ、第２の組の指状部６７８内に示される。層２２６の第１の部分３２６からのポリシリコンは、細長いおよび実質的に平行の選択ゲート６８０、６８２、６８４、６８６、６８８、６９０、６９２、６９４、６９６および６９８に形成される（例えば、エッチングされる）。選択ゲート６８０、６８２、６８４、６８６、６８８、６９０、６９２、６９４、６９６および６９８のうちの２つは、第１の組の指状部６７２および第２の組の指状部６７８の各指状部にある。
【００１２】
図７は、発明の種々の実施形態に係る半導体構造２００の上面図である。穴７８２は、第２の組の指状部６７８において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の第１の部分３１０、３１４、３１８、３２２および３２６を通してエッチングされる。類似の穴７８８は、第１の組の指状部６７２において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の第１の部分３１０、３１４、３１８、３２２および３２６を通してエッチングされる。穴７８２および７８８は、左側構造３０４において半導体材料のＵ型ピラーに適応させるようにエッチングされ、発明のいくつかの実施形態においてほぼ同じサイズである。
【００１３】
右側構造３０８の第１のデコーダブロック６５４および第２のデコーダブロック６５８において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６のそれぞれは、メモリセルのアクセスラインまたは選択ゲートに結合されることになるデコーダトランジスタの本体（ソース、チャネルおよび／またはドレイン）として機能する。多数の穴７９４は、マルチゲートデコーダトランジスタのゲートとして機能し得る（例えば、ポリシリコン材料の）ピラーに適応させるために、第１のデコーダブロック６５４および第２のデコーダブロック６５８のそれぞれにおいて、層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６の全てをそれぞれ通って、エッチングされる。穴７９４は、個別に形成されることができ、ならびに／あるいは、例えばデコーダトランジスタにおいてより高い駆動電流を供給するために、左側構造３０４における穴７８２および／または７８８よりも大きくすることができる。右側構造３０８のデコーダトランジスタのいくつかまたは全てはまた、単一ゲートデコーダトランジスタとすることができる。右側構造３０８における穴７９４はまた、実質的に同じサイズとすることができ、および／または発明の種々の実施形態に係る左側構造３０４における穴７８２もしくは７８８と実質的に同時に形成されることができる。
【００１４】
図８は、発明の種々の実施形態に係る半導体構造２００の上面図である。左側構造３０４におけるメモリセルトランジスタは、穴７８２および７８８において形成された電荷蓄積構造（例えば、電荷トラップまたは浮遊ゲート）を含む。メモリセルトランジスタは、左側構造３０４においてポリ間（ｉｎｔｅｒ‐ｐｏｌｙ）誘電体と、例えば浮遊ゲートや窒化ケイ素（ＳｉＮ）などの記憶素子と、トンネル酸化物と、ポリシリコン層とを堆積することによって形成され得る一方で、右側構造３０８は、その構造を堆積から保護するために覆われる。半導体材料のＵ型ピラー８１０は、メモリセルのための左側構造３０４における穴７８２および７８８において形成される。各Ｕ型ピラー８１０は、第１の組の指状部６７２から第２の組の指状部６７８まで延び、指状部６７２および６７８におけるいくつかのメモリセルトランジスタの本体（ソース、チャネルおよび／またはドレイン）として機能し、例えば、ここで、各アクセスラインについて１つのメモリセルトランジスタがある。各Ｕ型ピラー８１０は、例えば、シリコンまたはポリシリコン（例えば、コア部を有するシリコンまたはポリシリコンのチューブ、ここで、コア部は、空気または誘電材料で満たされ得る）を備える。電荷蓄積構造（例えば、電荷トラップまたは浮遊ゲート）はＵ型ピラー８１０の周りの穴７８２および７８８において形成される。
【００１５】
デコーダトランジスタのための（例えば、ポリシリコンを含む）ゲート（図示しない）は、第１のデコーダブロック６５４の層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６における穴７９４において形成される。同様に、デコーダトランジスタのためのゲートは、第２のデコーダブロック６５８の層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６における穴７９４において形成される。ゲートは、ゲート酸化物およびゲートをそれぞれ形成するために、例えば、二酸化ケイ素などの誘電材料、その後にポリシリコン層を続けて堆積することによって形成され得、一方、左側構造３０４は、その構造を堆積から保護するために覆われる。ゲートは、別個のゲートとして堆積されエッチングされてもよいし、あるいは、第１のデコーダブロック６５４と第２のデコーダブロック６５８との両方のための単一ゲートとして堆積されエッチングされてもよい。
【００１６】
ポリシリコンは、同時にまたは別個のステップにおいて、左側構造３０４におけるＵ型ピラー８１０のために、ならびに、第１のデコーダブロック６５４および／または第２のデコーダブロック６５８におけるデコーダトランジスタのためのゲートのために、堆積され得る。
【００１７】
ライン８８２は、第１のデコーダブロック６５４および第２のデコーダブロック６５８におけるデコーダトランジスタのためのゲート（図示しない）に結合するように形成される。左側構造３０４におけるＵ型ピラー８１０のポリシリコンはまた、第１のデコーダブロック６５４または第２のデコーダブロック６５８におけるデコーダトランジスタのためのゲートとすることができる。ライン８８２は、例えば、タングステン、アルミニウムまたは銅とすることができる。ライン８８２は、例えばポリシリコンラインなどの半導体ラインに置き換えられてもよい。
【００１８】
データライン８２６およびソースライン（図示しない）、例えば金属またはドープされたポリシリコンを含むものなどは、左側構造３０４における穴７８２および７８８におけるＵ型ピラー８１０の対向端部とそれぞれ接触して形成される。データライン８２６は、互いに実質的に平行に、また、選択ゲート６８０、６８２、６８４、６８６、６８８、６９０、６９２、６９４、６９６および６９８に実質的に垂直に配置され得る。データライン８２６は金属またはポリシリコンを含む。層２１０、２１４、２１８および２２２の第１の部分３１０、３１４、３１８および３２２は、それぞれ、各Ｕ型ピラー８１０において及びその周りに形成された（複数の）それぞれのメモリセルトランジスタへのアクセスラインとしてそれぞれ機能する。金属は、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはタングステン（Ｗ）とすることができる。
【００１９】
簡潔さおよび明瞭さの目的で、第１のデコーダブロック６５４のデコーダトランジスタのアクセスラインおよび選択ラインへの結合は、図８に示されていない。しかしながら、第２のデコーダブロック６５８のデコーダトランジスタは、層２１０と２１４の第１の部分３１０および３１４のアクセスラインに、ならびにライン８４０、８５０、８６０および８７０によって選択ゲート６８４および６８６に、それぞれ結合して示される。ライン８４０、８５０、８６０および８７０は、同時に、ならびに／あるいはデータライン８２６またはソースライン（図示しない）を形成するために使用されるものと同じ材料、例えば、ポリシリコン、タングステン、アルミニウムまたは銅などから形成され得る。別の実施形態では、データライン８２６またはソースライン（図示しない）とライン８４０、８５０、８６０および８７０とは、異なる時間におよび／または異なる材料から形成され得る。描写されるように、ライン８４０は、第１の部分３１０を第２の部分３４０に結合するように形成される。ライン８５０は、第１の部分３１４を第２の部分３４４に結合するように形成される。ライン８６０は、選択ゲート６８４を第２の部分３４８に結合するように形成される。ライン８７０は、選択ゲート６８６を第２の部分３５２に結合するように形成される。簡潔さおよび明瞭さのために、左側構造３０４の他のアクセスラインと選択ゲートとのデコーダトランジスタへの結合は、図示されていない。図２〜図８に示された半導体構造２００は、層２１０、２１４、２１８および２２２の第１の部分３１０、３１４、３１８および３２２のアクセスラインがそれぞれ互いに対して積み重ねられるように、配置される。
【００２０】
図９は、発明の種々の実施形態に係る半導体構造２００の上面図である。左側構造３０４は、図７に示された左側構造３０４と同じであり、右側構造３０８は、上記のように穴がエッチングされる前の図６に示された右側構造３０８と同じである。同じ参照数字は、簡潔さおよび明瞭さの目的で同じ要素を識別する。
【００２１】
右側構造３０８の第１のデコーダブロック６５４および第２のデコーダブロック６５８において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６のそれぞれは、メモリセルのアクセスラインに結合されることになるデコーダトランジスタの本体（ソース、チャネルおよび／またはドレイン）として機能する。穴９１０は、デコーダトランジスタのポリシリコンゲートに適応させるために、第１のデコーダブロック６５４および第２のデコーダブロック６５８において、それぞれ、層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６の全てを通してエッチングされる。右側構造３０８における穴９１０は、左側構造３０４における穴７８２または７８８と同じサイズであり、同時にエッチングされる。穴９１０の多数の行および列は、より高い駆動電流が右側構造３０８を通ることを可能にするためにエッチングされる。
【００２２】
ゲートは、ゲート酸化物およびゲートを形成するために、右側構造３０８において、例えば、二酸化ケイ素などの誘電材料、その後にポリシリコン層を続けて堆積することによって形成され得、一方で、左側構造３０４は、その構造をこれらの堆積から保護するために覆われる。ゲートは、別個のゲートとして堆積されエッチングされてもよいし、あるいは、第１のデコーダブロック６５４および第２のデコーダブロック６５８のための単一ゲートとして堆積されエッチングされてもよい。メモリセルトランジスタは、ポリ間誘電体と、例えば浮遊ゲートやＳｉＮなどの記憶素子と、左側構造３０４におけるトンネル酸化物と、ポリシリコン層とを堆積することによって形成され得、一方で、右側構造３０８は、その構造をこれらの堆積から保護するために覆われる。
【００２３】
図１０は、発明の種々の実施形態に係る半導体構造２００の上面図である。半導体材料のＵ型ピラー１０１０は、図７に示されるようなメモリセルのための左側構造３０４における穴７８２および７８８において形成される。データライン１０２６およびソースライン（図示しない）、例えば金属またはドープされたポリシリコンを含むものなどは、図１０に示されるように左側構造３０４における穴７８２および７８８におけるＵ型ピラー１０１０の対向端部とそれぞれ接触して形成される。データライン１０２６は、互いに実質的に平行に、また、選択ゲート６８０、６８２、６８４、６８６、６８８、６９０、６９２、６９４、６９６および６９８に実質的に垂直に配置され得る。層２１０、２１４、２１８および２２２の第１の部分３１０、３１４、３１８および３２２は、それぞれ、Ｕ型ピラー１０１０のそれぞれにおいて形成され、各Ｕ型ピラー１０１０におよびその周りに形成された（複数の）それぞれのメモリセルトランジスタへのアクセスラインとしてそれぞれ機能する。
【００２４】
ライン１０８２は、デコーダトランジスタのゲートに結合するために、第１のデコーダブロック６５４および第２のデコーダブロック６５８の穴９１０を通って形成される。左側構造３０４におけるＵ型ピラー１０１０のポリシリコンはまた、第１のデコーダブロック６５４または第２のデコーダブロック６５８におけるデコーダトランジスタのためのゲートとすることができる。ライン１０８２は、例えば、タングステン、アルミニウムまたは銅とすることができる。ライン１０８２は、例えばポリシリコンラインなどの半導体ラインに置き換えられてもよい。
【００２５】
第１のデコーダブロック６５４のデコーダトランジスタは、図１０に示されないメモリセルトランジスタに結合されることになる。第２のデコーダブロック６５８のデコーダトランジスタは、ライン１０４０、１０５０、１０６０および１０７０によって第１の部分３１０および第１の部分３１４のアクセスラインと選択ゲート６８４および６８６に結合される。ライン１０４０、１０５０、１０６０および１０７０は、例えば、タングステン、アルミニウムまたは銅とすることができる。ライン１０４０、１０５０、１０６０および１０７０は、例えばポリシリコンなどの半導体に置き換えられてもよい。ライン１０４０は、第１の部分３１０を第２の部分３４０に結合するよう経路設定される。ライン１０５０は、第１の部分３１４を第２の部分３４４に結合するよう経路設定される。ライン１０６０は、選択ゲート６８４を第２の部分３４８に結合するよう経路設定される。ライン１０７０は、選択ゲート６８６を第２の部分３５２に結合するよう経路設定される。左側構造３０４の他のアクセスラインおよび選択ゲートは、図示されないデコーダトランジスタに結合される。図２〜図１０に示される半導体構造２００は、層２１０、２１４、２１８および２２２の第１の部分３１０、３１４、３１８および３２２のアクセスラインが、それぞれ、互いに対して積み重ねられるように、配置される。
【００２６】
層２１０、２１４、２１８、２２２、および２２６の第１の部分３１０、３１４、３１８および３２２におけるアクセスラインを形成するために使用されるポリシリコンは、それぞれ、層２１０、２１４、２１８、２２２、および２２６の第２の部分３４０、３４４、３４８、３５２および３５６におけるデコーダトランジスタの本体のポリシリコンとそれぞれ同じまたは異なる埋め込み濃度を有し得る。また、前の記載は、アクセスラインとデコーダトランジスタの本体との両方がポリシリコンから形成される実施形態に焦点を当てたが、他の実施形態では、アクセスラインは、金属に置き換えられてもよい。そのような場合において、構造３０４または３０８の一方の少なくとも一部は、構造３０４または３０８の他の構造または部分が処理される間にマスクされ得る。
【００２７】
半導体構造２００は、メモリセルのアクセスラインと、半導体材料の同じ層におけるデコーダトランジスタなどの周辺トランジスタの本体とを備える。デコーダトランジスタのゲートはまた、メモリセルの本体を形成するために堆積された同じ半導体材料から形成され得る。
【００２８】
図２から図１０に示される半導体構造２００の実施形態は、発明の種々の実施形態に係る図１に示される半導体メモリデバイス１００の例である。
【００２９】
図１１は、図６〜図１０に示されたデコーダブロック６５４および６５８におけるデコーダトランジスタの例である発明の種々の実施形態に係るデコーダトランジスタ１１００の３次元図である。３つのデコーダトランジスタ１１０２、１１０４および１１０６はポリシリコンの３つの層１１１０、１１２０および１１３０において形成される。層１１１０、１１２０および１１３０は、階段構成で上下に配置される。層１１３０は、その層の上の層１１２０よりも大きく、層１１２０はその層の上の層１１１０よりも大きい。層１１１０、１１２０および１１３０は、二酸化ケイ素などの誘電体（図示しない）によって互いに分離される。例えばポリシリコンが、層１１１０、１１２０および１１３０の上のブロック選択ライン１１５０を形成するために使用され得、２つのゲート１１６０が、層１１１０、１１２０および１１３０における穴（例えば、穴７９４）において形成される。ライン１１５０の一方側上の層１１１０、１１２０および１１３０の部分は、デコーダトランジスタ１１０２、１１０４および１１０６のためのドレイン１１７０として機能する。ライン１１５０の第２の側上の層１１１０、１１２０および１１３０の部分は、デコーダトランジスタ１１０２、１１０４および１１０６のためのソース１１８０として機能する。ソース１１８０とドレイン１１７０との間の層１１１０、１１２０および１１３０におけるポリシリコンは、デコーダトランジスタ１１０２、１１０４および１１０６のためのチャネルとして機能する。
【００３０】
図１２は、図８および図１０に示される左側構造３０４におけるメモリセルとＵ型ピラー８１０の部分の例である発明の種々の実施形態に係るメモリセルの３次元図である。図１２は、６つの３次元メモリセル１２０６を示す。各メモリセル１２０６は、浮遊ゲートとして機能するｐ＋型ポリシリコン１２１０のリングを含む電荷蓄積トランジスタである。ｐ＋型ポリシリコン１２１０のリングは、誘電体１２２０の層によって互いに分離される。ポリシリコンピラー１２３０は、ｐ＋型ポリシリコン１２１０のリングを通過し、トンネル誘電体１２２８によってそれらのそれぞれのリングから分離される。誘電材料１２２０の層間で、ｐ＋型ポリシリコン１２１０のリングのそれぞれは、例えば二酸化ケイ素、窒化ケイ素（Ｓｉ３Ｎ４）および二酸化ケイ素（ＯＮＯ）を含むものなどの、ポリ間誘電体（ｉｎｔｅｒ‐ｐｏｌｙ  ｄｉｅｌｅｃｔｒｉｃ：ＩＰＤ）１２３６と、それぞれのポリシリコンアクセスライン１２４０とによって囲まれる。誘電体１２２０およびトンネル誘電体１２２８の層は、例えば二酸化ケイ素とすることができる。メモリセル１２０６は、アクセスライン１２４０が積み重ねられるように、配置される。アクセスライン１２４０は、金属を含み得るが、ポリシリコンを含み得ない。
【００３１】
図１３は、発明の種々の実施形態に係る半導体構造１３００の概略図である。半導体構造１３００は、メモリセルのアレイ１３０２と、デコーダトランジスタの４つのデコーダブロック、第１のデコーダブロック１３１２、第２のデコーダブロック１３１４、第３のデコーダブロック１３１６および第４のデコーダブロック１３１８と、を含む。アレイ１３０２は、互い違いに配置される指状部をそれぞれ有するメモリセルの第１のアレイ１３０４および第２のアレイ１３０６に分割される。アレイ１３０２とデコーダブロック１３１２、１３１４、１３１６および１３１８とのそれぞれは、ｎ型ポリシリコンの９つの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６において形成される。ポリシリコンの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６は、二酸化ケイ素などの誘電体の層（図示しない）によって互いに分離され、アレイ１３０２ならびにデコーダブロック１３１２、１３１４、１３１６および１３１８は、階段構成にエッチングされる。第１のアレイ１３０４と第２のアレイ１３０６とのそれぞれにおけるポリシリコンの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６は、メモリセルのためのアクセスラインまたは選択ゲートとして機能する。Ｕ型ピラー１３４７は、第１のアレイ１３０４と第２のアレイ１３０６との間に延びる。各Ｕ型ピラー１３４７は、そのＵ型ピラー１３４７を少なくとも部分的に囲む各アクセスラインのためのメモリセルトランジスタの本体（ソース、チャネルおよび／またはドレイン）として機能する。各Ｕ型ピラー１３４７は、半導体材料、例えばシリコンまたはポリシリコン（例えば、コア部を有するシリコンまたはポリシリコンのチューブ、ここで、コア部は、空気または誘電材料で満たされ得る）などを備える。第１のアレイ１３０４および第２のアレイ１３０６における上部層１３４６は選択ゲートにエッチングされ、各選択ゲートは、多数のＵ型ピラー１３４７のうちの複数の端部に結合される。
【００３２】
デコーダブロック１３１２、１３１４、１３１６および１３１８のそれぞれにおけるポリシリコンの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６のいくつかは、メモリセルのアクセスラインまたは選択ゲートに結合されることになるデコーダトランジスタの本体（ソース、チャネルおよび／またはドレイン）として機能し、いくつかは、アクセスラインまたは選択ゲートに結合されない可能性がある。デコーダトランジスタのためのポリシリコンゲート１３５０は、デコーダブロック１３１２、１３１４、１３１６および１３１８のそれぞれにおけるポリシリコンの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６内の穴を通って延びる。第１のアレイ１３０４および第２のアレイ１３０６のそれぞれにおけるポリシリコンの個々の層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６の分離した部分をデコーダブロック１３１２、１３１４、１３１６および１３１８のそれぞれ１つにおけるポリシリコンの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６の１つに結合する２４本のライン１３５６（ＷＬ０からＷＬ１５までと、ＳＧ０〜７）が示される。ライン１３５６のうちの８本は、上部層１３４６において形成された８つの選択ゲートのそれぞれをデコーダブロック１３１２、１３１４、１３１６および１３１８のそれぞれ１つにおけるポリシリコンの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６のそれぞれ１つに結合するように示される。ライン１３５６のそれぞれの結合は、表１に提供され、表１において、ＷＬ＃はアクセスラインを示し、ＳＧ＃は選択ゲートを示す。あるライン１３５６は、例えば（第２のアレイ１３０６における層１３４０からデコーダブロック１３１４における同じ層１３４０に結合される）ＷＬ２に関して示されるように、同じ層を互いに結合し得る。代わりに、あるライン１３５６は、例えば（第１のアレイ１３０４における層１３３６からデコーダブロック１３１２における層１３４２に結合される）ＷＬ１１に関して示されるように、互いに異なる層を結合する可能性がある。「Ｘ」は、デコーダブロック１３１２、１３１４、１３１６および１３１８のそれぞれにおけるポリシリコンの下部の３つの層１３３０、１３３２、１３３４が、アクセスラインに結合されず、使用されないことを示す。結果として、ポリシリコンの９つの層１３３０、１３３２、１３３４、１３３６、１３３８、１３４０、１３４２、１３４４および１３４６の全てがアクセスラインとして使用される一方で、ポリシリコンの６つの層１３３６、１３３８、１３４０、１３４２、１３４４および１３４６はデコーダトランジスタとして使用される。デコーダトランジスタとして使用されるポリシリコンの６つの層に対するアクセスラインとして使用されるポリシリコンの９つの層の比率は、図１３に示される。他の比率、例えば、８対５、１０対７、または１対１もまた、使用され得る。例えば、デコーダブロック１３１２、１３１４、１３１６および１３１８の１つは、残りのデコーダブロックにおけるポリシリコンの層がすべてデコーダトランジスタとして使用されるのと共に、他のメモリセル（図示しない）のために使用され得る。デコーダブロック１３１２、１３１４、１３１６および１３１８は、データラインの経路設定を適応させるためにアレイ１３０２と位置合わせされ得る。
【００３３】
【表１】
0005894261.tif 000002
【００３４】
図１３に示された半導体構造１３００の実施形態は、発明の種々の実施形態に係る図１に示された半導体メモリデバイス１００の例である。
【００３５】
図１４は、発明の種々の実施形態に係る半導体構造１４００の上面図である。半導体構造１４００は、誘電体と交互に形成されたポリシリコンの層から形成される。半導体構造１４００は、互い違いに配置される第１の組の指状部１４０２および第２の組の指状部１４０８にエッチングされる。半導体構造１４００における層の１つ以上は、周辺トランジスタの本体（ソース、チャネルおよび／またはドレイン）とメモリセルのアクセスラインまたは選択ゲートとを含むポリシリコンの、連続した、一体形成された層である。ポリシリコンの、連続した、一体形成された層の１つ以上は、発明の種々の実施形態に係る周辺トランジスタの本体（ソース、チャネルおよび／またはドレイン）とメモリセルまたは選択ゲートの本体（ソース、チャネルおよび／またはドレイン）とを含み得る。周辺トランジスタはデコーダトランジスタであり得る。第１の穴は、第１の組の指状部１４０２および第２の組の指状部１４０８のポリシリコンの層を通してエッチングされ、半導体材料の第１のピラー１４１０は、メモリセルのためのチャネルとなるように第１の穴において形成される。第１のピラー１４１０はシリコンまたはポリシリコンを含む。ライン１４１６は、第１のピラー１４１０のためのデータラインとなるように第１のピラー１４１０の端部と接触して形成される。第２の穴は、第１の組の指状部１４０２および第２の組の指状部１４０８のポリシリコンの層を通してエッチングされ、半導体材料の第２のピラー１４２０は、例えばポリシリコンの層におけるデコーダトランジスタなどの周辺トランジスタのための選択ラインとなるように第２の穴において形成される。第２のピラー１４２０は、シリコンまたはポリシリコンを含み、周辺トランジスタのポリシリコンゲートに接続され得る。ライン１４２８は、第２のピラー１４２０の端部と接触して形成される。グローバルアクセスまたは選択ライン１４３４は、第１の組の指状部１４０２および第２の組の指状部１４０８におけるポリシリコンの層と接触して形成される。第１の穴および第２の穴は、発明の種々の実施形態に従うほぼ同じサイズである。ライン１４１６、１４２８および１４３４は、例えば、タングステン、アルミニウムまたは銅とすることができる。ライン１４１６、１４２８および１４３４は、例えばポリシリコンラインなどの半導体ラインに置き換えられてもよい。
【００３６】
図１５は、発明の種々の実施形態に係る半導体構造１４００の断面図である。半導体構造１４００は、ポリシリコンの連続した、一体形成された層１５１０、１５１２、１５１４、１５１６および１５１８をシリコン基板１５３０の上に含む。第１のピラー１４１０は、ライン１４１６から層１５１０、１５１２、１５１４、１５１６および１５１８を通って基板１５３０まで延びる。層１５１０および１５１８は、それらを通過する第１のピラー１４１０の１つ以上を選択するために（隠れたラインによって示された）選択トランジスタ１５４０を含む。層１５１２、１５１４および１５１６は、（隠れたラインによって示された）電荷蓄積デバイス１５５０のためのアクセスラインであり、第１のピラー１４１０は、その電荷蓄積デバイスのためのチャネルである。第１のピラー１４１０は、基板１５３０を通過するかまたは基板１５３０で終了し得るＵ型ピラーとすることができる。第２のピラー１４２０は、ライン１４２８から層１５１０、１５１２、１５１４、１５１６および１５１８を通って延び、基板１５３０の前で終了する。第２のピラー１４２０は、層１５１０、１５１２および１５１４内の周辺トランジスタ１５６０と接触している。層１５１６および１５１８はまた、周辺トランジスタを含み得る。ライン１４３４は、１５１０、１５１２、１５１４、１５１６および１５１８の層から延びる。半導体構造１４００は、図１５に示されたものより多くのポリシリコンの層を含む。
【００３７】
図１６は、発明の種々の実施形態に係る半導体構造１４００の断面図である。図１６に示された第１のピラー１４１０は、ライン１４１６の１つから層１５１０、１５１２、１５１４、１５１６および１５１８を通って基板１５３０まで延びる。層１５１２、１５１４、１５１６および１５１８は、第１のピラー１４１０の２つが層１５１０、１５１２、１５１４および１５１６の部分のそれぞれを通過し、各ピラー１４１０が層１５１８の部分の１つを通過するように、分離した部分に分割される。層１５１０および１５１８の部分のそれぞれは、それを通過する第１のピラーまたはピラー１４１０を選択するための選択ゲートを含む。層１５１２、１５１４および１５１６の部分は、電荷蓄積デバイスのためのアクセスラインであり、第１のピラー１４１０はその電荷蓄積デバイスのためのチャネルである。
【００３８】
図１４から図１６に示された半導体構造１４００の実施形態は、発明の種々の実施形態に係る図１に示された半導体メモリデバイス１００の例である。
【００３９】
図１７は、発明の種々の実施形態に係る半導体メモリデバイス１７００の斜視図である。メモリデバイス１７００は電荷蓄積デバイスの水平ＮＡＮＤストリングを含む。ＮＡＮＤストリングの電荷蓄積デバイスの本体（それぞれが、ソース、チャネルおよび／またはドレインを含み得る）は、ポリシリコンなどの半導体材料の水平バー１７１０において共有される。メモリデバイス１７００は、水平誘電体１７１６によって互いに分離される多数の水平バー１７１０を含む。各水平バー１７１０は、矩形または円形断面を有し得る。各水平バー１７１０は１２個の電荷蓄積デバイスの本体を含むが、水平バー１７１０は、異なる数の電荷蓄積デバイスを支持し得る。８つの水平バー１７１０は、垂直平面に配置され、垂直平面における各水平バー１７１０は、電圧源である共通ソースライン（ＣＳＬ）であるポリシリコンなどの半導体材料の第１の垂直ピラー１７２０に第１の端部で接続される。その平面における各水平バー１７１０は、その平面における電荷蓄積デバイスのためのデータラインであるポリシリコンなどの半導体材料の第２の垂直ピラー１７３０に第２の端部で接続される。各水平バー１７１０における電荷蓄積デバイスの本体は、垂直平面におけるそれらの上下の本体と位置合わせされ、ポリシリコンなどの半導体材料の第３の垂直ピラー１７４０は、垂直平面における電荷蓄積デバイスのためのアクセスラインとして機能する。各第３の垂直ピラー１７４０は、各水平バー１７１０と関連付けられた１つの電荷蓄積デバイスのためのアクセスラインであり、垂直平面における水平バー１７１０の全てを通って延びる。水平バー１７１０の６つの垂直平面が、単一メモリデバイスとして図１７に示されるが、メモリデバイス１７００は、異なる数の水平バー１７１０と、関連付けられた電荷蓄積デバイスとを含み得る。第２の垂直ピラー１７３０は、方向を変え、半導体構造１７００の下を通過する水平部分１７６０を有する。第２の垂直ピラー１７３０の水平部分１７６０は、水平バー１７１０と実質的に平行な水平方向にデータラインを延ばす。
【００４０】
図１８は、発明の種々の実施形態に係る半導体構造１８００の概略図である。半導体構造１８００は、メモリセルのアレイ１８０２と、デコーダトランジスタの７つのデコーダブロック１８１２、１８１４、１８１６、１８１８、１８２０、１８２２および１８２４とを備える。デコーダブロック１８１２、１８１４、１８１６、１８１８、１８２０、１８２２および１８２４は、ポリシリコンゲート１８２８を有する多数のデコーダトランジスタをそれぞれ備え、階段構成を有する。アレイ１８０２は、例えばｎ型ポリシリコンなどの半導体材料のそれぞれの水平バー１８３０に形成される、ソース、チャネルおよび／またはドレインをそれぞれ備える、メモリセルの本体を備える。アクセスライン１８４０は、水平バー１８３０におけるセルと接触して形成される。アクセスライン１８４０は、例えばｎ型ポリシリコンなどの半導体材料の垂直ピラーである。各アクセスライン１８４０は、導電ライン１８５０のそれぞれ１つを通してデコーダブロック１８１２、１８１４、１８１６および１８１８のそれぞれ１つにおいてそれぞれのデコーダトランジスタに結合される。各水平バー１８３０は、データライン１８６０のそれぞれ１つを通してデコーダブロック１８２０、１８２２および１８２４のそれぞれ１つにおけるそれぞれのデコーダトランジスタに結合される。デコーダブロック１８１６および１８１８はメモリセルのアレイ１８０２と位置合わせされ得る。デコーダブロック１８１２および１８１４もまた、発明の種々の実施形態に係るメモリセルのアレイ１８０２と位置合わせされることができる。
【００４１】
図１９は、発明の種々の実施形態に係る半導体構造１８００の断面図である。メモリセルの本体を有する水平バー１８３０は、シリコン基板１９３０の上に位置する。水平バー１８３０に実質的に直交するアクセスライン１８４０の断面図が示される。アクセスライン１８４０は、実質的に四角形であるが、異なる形状を有してもよい。各アクセスライン１８４０は、複数の水平バー１８３０と交差するように延びる第１の接触部１９５０を有する。（隠れたラインによって示された）電荷蓄積デバイス１９５６は、第１の接触部１９５０との水平バー１８３０の各交差部に位置し、第１の接触部１９５０は、二酸化ケイ素などの誘電体によって水平バー１８３０から分離され得る。各水平バー１８３０は、第２の接触部１９７０を通してデータライン１８６０に結合される。第１の接触部１９５０および第２の接触部１９７０は金属またはポリシリコンを含む。半導体構造１８００は、発明の種々の実施形態に従って、図１９に示されるものよりも多くの水平バー１８３０と、より多くのアクセスライン１８４０とを含む。
【００４２】
図２０は、発明の種々の実施形態に係る半導体構造１８００の断面図である。水平バー１８３０およびデータライン１８６０の断面図が図２０に例示され、各データライン１８６０は、第２の接触部１９７０の１つによって水平バー１８３０の４つに結合される。アクセスライン１８４０およびデータライン１８６０は実質的に四角形であるが、異なる形状を有してもよい。アクセスライン１８４０の１つが、シリコン基板１９３０と水平バー１８３０との間に示され、第１の接触部１９５０は、アクセスライン１８４０から水平バー１８３０の方へ延びる。電荷蓄積デバイス、例えば（隠れたラインによって示された）電荷蓄積デバイス２０１０は、水平バー１８３０と第１の接触部１９５０との間の各交差部に位置する。第１の接触部１９５０は、二酸化ケイ素などの誘電体によって水平バー１８３０から分離され得る。半導体構造１８００は、発明の種々の実施形態に従って、図２０に示されるものより多くの水平バー１８３０と、より多くのアクセスライン１８４０とを含む。
【００４３】
図１８から図２０に示された半導体構造１８００の実施形態は、発明の種々の実施形態に係る図１７に示された半導体メモリデバイス１７００の例である。
【００４４】
図２１は、発明の種々の実施形態に係る半導体メモリデバイス２１００の断面図である。半導体構造２１００は、ｐ型シリコン基板２１１４上に形成された２つのポリシリコンピラー２１１０の周りに配置された電荷トラップ層を含む。各ピラー２１１０は、基板２１１４と導電プラグ２１１８との間に延びる。導電プラグ２１１８は金属またはポリシリコンを含む。金属は、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはタングステン（Ｗ）とすることができる。導電プラグ２１１８は、データライン２１２０と電気的に接触している。データライン２１２０はピラー２１１０のドレイン端部にあり、基板２１１４はピラー２１１０のソース端部にある。電流は、半導体構造２１００の動力を供給された動作の間にデータライン２１２０からピラー２１１０を通って基板２１１４に流れる。
【００４５】
データは、各ピラー２１１０を囲む電荷トラップ層２１３０内に格納される。各電荷トラップ層２１３０は、ピラー２１１０と接触する電荷トラップ層２１３０の第１の部分２１３４と、誘電体２１４２によってピラーから分離された電荷トラップ層２１３０の第２の部分２１３８と、を含む蛇行パターンを有する。誘電体２１４２は、例えば、二酸化ケイ素（ＳｉＯ２）、酸窒化物または窒化酸化物を含むことができる。各電荷トラップ層２１３０は、ピラー２１１０に最も近いトンネル酸化物層である二酸化ケイ素（ＳｉＯ２）の層を備える。窒化ケイ素（Ｓｉ３Ｎ４）のトラップ層はトンネル酸化物層上に形成され、ブロッキング層はトラップ層上に形成される。ブロッキング層は、酸化物‐窒化物‐酸化物（ＳｉＯ２Ｓｉ３Ｎ４ＳｉＯ２または「ＯＮＯ」）のポリ間誘電体（ＩＰＤ）層を共に備える二酸化ケイ素（ＳｉＯ２）の２つの層の間に窒化ケイ素（Ｓｉ３Ｎ４）を備え得る。制御ゲート２１４６は、ピラー２１１０と接触する電荷トラップ層２１３０の第１の部分２１３４のそれぞれ１つと接触して各ピラー２１１０を囲む。制御ゲート２１４６は金属またはポリシリコンを含む。制御ゲート２１４６の１つ以上の電位は、電荷トラップ層２１３０のそれぞれの第１の部分２１３４において電荷を蓄積するためにまたはデータを読み取るために上昇される可能性がある。図１１に示されるデコーダトランジスタ１１００を参照にして、デコーダトランジスタ１１００のゲート１１６０は、ピラー２１１０と共に形成され得る。更に、デコーダトランジスタ１１００のソース１１８０およびドレイン１１７０を含むポリシリコンの３つの層１１１０、１１２０および１１３０は、発明の種々の実施形態に係るメモリデバイス２１００の制御ゲート２１４６と共に形成され得る。
【００４６】
図２２は、発明の種々の実施形態に係る半導体メモリデバイス２２００の断面図である。ＮＡＮＤストリングの電荷蓄積デバイスは、アクセスライン２２１４および隔離膜２２１８の４つの交互の層のスタック２２１０上に形成される。ゲート誘電体およびポリシリコンのチャネル２２２６は、アクセスライン２２１４および隔離膜２２１８のスタック２２１０の上に形成される。チャネル２２２６は、スタック２２１０における４つのアクセスライン２２１４によって制御される８つの電荷蓄積デバイスを備える。各アクセスライン２２１４は、一方がスタック２２１０のそれぞれの側上にあるチャネル２２２６における２つの電荷蓄積デバイスを制御する。各チャネル２２２６は、第１の端部にあるソース選択ライン（ＳＳＬ）トランジスタ２２４０および第２の端部にあるグランド選択ライン（ＧＳＬ）トランジスタ２２５０によって制御される。各ＧＳＬトランジスタ２２５０は、供給電圧を受け取るためにライン２２５２に結合され、各ＳＳＬトランジスタ２２４０は、データライン２２６０に結合される。各アクセスライン２２１４は、金属端子２２７０に結合される。半導体構造２２００が７２個の電荷蓄積デバイスを備えるように、各チャネル２２２６は、アクセスライン２２１４の３つのスタック２２１０の上に形成され、アクセスライン２２１４の各スタック２２１０は、３つの別個のおよび実質的に平行なチャネル２２２６の下に延びる。チャネル２２２６は、ポリシリコン以外の半導体材料を含み得る。半導体メモリデバイス２２００は、異なる数のチャネル２２２６を含むことができ、アクセスライン２２１４のスタック２２１０は、より多くのチャネル２２２６の下に延びるように長くすることができる。図１１に示されるデコーダトランジスタ１１００を参照にして、デコーダトランジスタ１１００のゲート１１６０は、アクセスライン２２１４と共に形成され得る。更に、デコーダトランジスタ１１００のソース１１８０およびドレイン１１７０を含むポリシリコンの３つの層１１１０、１１２０および１１３０は、発明の種々の実施形態に従って、チャネル２２２６と共に形成され得る。
【００４７】
図２３は、発明の種々の実施形態に係る方法２３００のフロー図である。ブロック２３１０において、方法２３００が開始する。ブロック２３２０では、ｎ型ポリシリコンなどの半導体材料の複数の層が形成される。ブロック２３３０では、メモリセルのアクセスラインが半導体材料（例えば、ｎ型ポリシリコン）の層において形成される。ブロック２３４０では、デコーダトランジスタなどの周辺トランジスタのソース、チャネルおよび／またはドレインが、ｎ型ポリシリコンの同じ層において形成される。このプロセスは、各層について繰り返され得る。ブロック２３５０では、周辺トランジスタのソースまたはドレインが、アクセスラインの１つに結合される。ブロック２３６０では、方法２３００が終了する。種々の実施形態は、図２３に示されるものよりも多くのまたは少ない動作を有することができる。いくつかの実施形態では、その動作は、繰り返されることができ、１つのものから別のものに代えることができ、および／または直列もしくは並列方式で実行されることができる。
【００４８】
図２４は、発明の種々の実施形態に係るシステム２４００を例示する図である。システム２４００は、プロセッサ２４１０、メモリデバイス２４２０、メモリコントローラ２４３０、グラフィックコントローラ２４４０、入出力（Ｉ／Ｏ）コントローラ２４５０、ディスプレイ２４５２、キーボード２４５４、ポインティングデバイス２４５６、および周辺デバイス２４５８を含む可能性がある。バス２４６０は、これらのデバイスの全てを共に結合する。クロック発生器２４７０は、バス２４６０を通してシステム２４００のデバイスの少なくとも１つにクロック信号を供給するためにバス２４６０に結合される。クロック発生器２４７０は、マザーボードなどの回路基板における発振器を含むことができる。システム２４００において示された２つ以上のデバイスは、単一の集積回路チップに形成され得る。メモリデバイス２４２０は、本明細書に記載され、発明の種々の実施形態に係る図面に示されたメモリデバイス１００、１７００、２１００または２２００の１つを備えることができる。メモリデバイス２４２０は、例えば、本明細書に記載され、発明の種々の実施形態に係る図面に示された半導体構造２００、１３００、１４００および１８００の１つ以上などの、半導体構造２４８２または２４８４を備えることができる。バス２４６０は、回路基板上のトレースを相互接続することができ、あるいは１つ以上のケーブルとすることができる。バス２４６０は、無線手段によって、例えば電磁放射、例えば、電波などによって、システム２４００のデバイスを結合することができる。Ｉ／Ｏコントローラ２４５０に結合される周辺デバイス２４５８は、プリンタ、例えばＣＤ‐ＲＯＭおよびＤＶＤリーダやライタなどの光学デバイス、例えばフロッピー（登録商標）ディスクドライバなどの磁気デバイスリーダやライタ、あるいは例えばマイクロホンなどのオーディオデバイスとすることができる。
【００４９】
図２４によって表わされたシステム２４００は、コンピュータ（例えば、デスクトップ機、ラップトップ機、ハンドヘルド機、サーバ、ウェブ用機器、ルータ等）、無線通信デバイス（例えば、携帯電話、コードレス電話、ページャ、パーソナルデジタルアシスタント等）、コンピュータ関連周辺器（例えば、プリンタ、スキャナ、モニタ等）、娯楽デバイス（例えば、テレビ、ラジオ、ステレオ、テープおよびコンパクトディスクプレーヤー、ビデオカセットレコーダ、カムコーダー、デジタルカメラ、ＭＰ３（ムービング・ピクチャー・エクスパーツ・グループのＡｕｄｉｏ  Ｌａｙｅｒ３（ＭＰ３））プレーヤ、ビデオゲーム、腕時計等）、および同様のものを含む可能性がある。
【００５０】
構造および半導体デバイスを製造する方法の例が記載された。特定の実施形態が記載されたが、種々の修正および変更がこれらの実施形態になされ得ることは、明らかであろう。従って、明細書および図面は、限定的な意味ではなく、例示的な意味のものであると見なされる。
【００５１】
開示の要約は、読み手が、技術的開示の本質を迅速に確認することを可能にする要約を要求する３７Ｃ．Ｆ．Ｒ．  §１．７２（ｂ）を遵守するように提供される。その要約は、それが特許請求の範囲を解釈するためにまたは限定するために使用されないことになるという理解を伴って、提示される。更に、上記発明を実施するための形態では、開示の合理化の目的で、種々の特徴が単一の実施形態においてグループ化されることが分かるであろう。開示のこの方法は、特許請求の範囲を限定するものであると解釈されない。従って、以下の特許請求の範囲は、これにより、各特許請求の範囲がそれ自体で別個の実施形態としてある状態で、発明を実施するための形態に組み込まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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