(57)【特許請求の範囲】
【請求項１】
半導体基板（２）上に複数の配線（４、５）を形成する配線形成工程と、
前記複数の配線（４、５）を覆うように１又は複数の絶縁膜層からなる第１絶縁膜（１０）を形成する第１絶縁膜形成工程と、
前記第１絶縁膜形成工程によって形成された前記第１絶縁膜（１０）上にＣＶＤ法によりＴＥＯＳ膜から構成される第２絶縁膜（２０）を形成する第２絶縁膜形成工程と、
前記第２絶縁膜形成工程によって形成された前記第２絶縁膜（２０）上において前記複数の配線（４、５）を跨ぐように薄膜素子（８）を形成する薄膜素子形成工程と、
を含み、
前記第２絶縁膜形成工程では、前記第１絶縁膜（１０）上に前記第２絶縁膜（２０）を形成する際に、前記第１絶縁膜（１０）において前記複数の配線（４、５）の配線間上に発生する第１凹部（１８）の深さをＤ１、幅をＷとし、前記第２絶縁膜（２０）において前記第１凹部（１８）上に対応して形成される第２凹部（２２）の深さをＤ２とした場合に、Ｄ１／Ｗ＞２、かつＤ１＞Ｄ２の関係を満たすように前記第２絶縁膜（２０）を形成し、
前記薄膜素子形成工程では、前記薄膜素子（８）の厚さをＴ０とした場合に、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように前記薄膜素子（８）を形成することを特徴とする半導体装置（１、１０１、２０１）の製造方法。
【請求項２】
前記第１絶縁膜形成工程は、
前記配線形成工程にて形成された前記複数の配線（４、５）を覆うように下層側の層間絶縁膜（１２）を形成する下層側形成工程と、
前記下層側形成工程にて形成された前記下層側の層間絶縁膜（１２）を覆う構成で上層側の層間絶縁膜（１４）を形成する上層側形成工程と、を含み、
前記上層側形成工程では、前記複数の配線（４、５）の配線間上に深さＤ１の前記第１凹部（１８）が生じる構成で前記上層側の層間絶縁膜（１４）を形成し、
前記第２絶縁膜形成工程及び前記薄膜素子形成工程では、Ｄ１／Ｗ＞２、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように前記第２絶縁膜（２０）及び前記薄膜素子（８）をそれぞれ形成することを特徴とする請求項１に記載の半導体装置（１、１０１、２０１）の製造方法。
【請求項３】
前記第１絶縁膜形成工程は、
前記下層側形成工程で形成された前記下層側の層間絶縁膜（１２）に対して絶縁膜（１６）を塗布する絶縁膜塗布工程と、
前記絶縁膜塗布工程にて絶縁膜（１６）が塗布された前記下層側の層間絶縁膜（１２）に対してエッチバックを行うエッチバック工程と、を含み、
前記上層側形成工程は、前記エッチバック工程にてエッチバックされた前記下層側の層間絶縁膜（１２）を覆う構成で前記上層側の層間絶縁膜（１４）を形成することを特徴とする請求項２に記載の半導体装置（１、１０１、２０１）の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の分野では、半導体基板上に複数の配線を形成し、その配線を覆うように絶縁膜を形成する構成が用いられている。たとえば、このような半導体装置としては、下記特許文献１がある。
【０００３】
特許文献１の半導体装置（半導体集積回路装置）では、下層配線（配線パターン）（１０２）が形成された半導体基板（１０１）上に、第１の絶縁膜（１０３）が形成されている。また、この第１の絶縁膜（１０３）において、下層配線（１０２）間に空隙部（１０５）が形成されている。また、第１の絶縁膜（１０３）の上には第２の絶縁膜（１０４）が形成されており、さらにこの第２の絶縁膜（１０４）上には上層配線（１０７）が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３３５４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、このような半導体装置では、絶縁膜上に、薄膜抵抗などの薄膜素子を形成することがある。そして、この薄膜素子は、下地（絶縁膜）の表面粗さが素子特性に影響を及ぼしやすい。したがって、薄膜素子は、できるかぎり、表面が平滑な絶縁膜上に形成することが望ましい。
【０００６】
一方で、近年、半導体装置の高集積化とともに、チップサイズは小型化される傾向にある。そして、これに伴い、配線直上の領域の絶縁膜上にも、薄膜素子を形成できる構造が求められている。しかしながら、配線上の領域に設けられる絶縁膜には、配線間の溝がきっかけとなって、この配線間に空隙が発生しやすい。そして、このような空隙が発生した絶縁膜は、表面が段差状になりやすいが故、薄膜素子を精度良く形成することが難しいといった課題がある。
【０００７】
また、特許文献１の構成では、配線上に形成された第１の絶縁膜の上に第２の絶縁膜を設けることで、この第２の絶縁膜により第１の絶縁膜に形成された空隙部を覆うようにしている。しかしこのように、単に、第１の絶縁膜の上に、第２の絶縁膜を積層する構成では、第１の絶縁膜に形成された空隙の形状が第２の絶縁膜にも引き継がれてしまうために、第２の絶縁膜の表面を平滑化することが難しく、この第２の絶縁膜上に薄膜素子を形成することが困難であった。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、配線上に形成された絶縁膜上に薄膜素子を精度良く形成することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、上述した課題を解決するためになされたものであり、第１の発明に係る半導体装置の製造方法は、半導体基板上に複数の配線を形成する配線形成工程と、前記複数の配線を覆うように１又は複数の絶縁膜層からなる第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜形成工程によって形成された前記第１絶縁膜上にＣＶＤ法によりＴＥＯＳ膜から構成される第２絶縁膜を形成する第２絶縁膜形成工程と、前記第２絶縁膜形成工程によって形成された前記第２絶縁膜上において前記複数の配線を跨ぐように薄膜素子を形成する薄膜素子形成工程と、を含み、前記第２絶縁膜形成工程では、前記第１絶縁膜上に前記第２絶縁膜を形成する際に、前記第１絶縁膜において前記複数の配線の配線間上に発生する第１凹部の深さをＤ１、幅をＷとし、前記第２絶縁膜において前記第１凹部上に対応して形成される第２凹部の深さをＤ２とした場合に、Ｄ１／Ｗ＞２、かつＤ１＞Ｄ２の関係を満たすように前記第２絶縁膜を形成し、前記薄膜素子形成工程では、前記薄膜素子の厚さをＴ０とした場合に、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように前記薄膜素子を形成することを特徴とする。
【００１０】
また、第２の発明に係る製造方法では、前記第１絶縁膜形成工程は、前記配線形成工程にて形成された前記複数の配線を覆うように下層側の層間絶縁膜を形成する下層側形成工程と、前記下層側形成工程にて形成された前記下層側の層間絶縁膜を覆う構成で上層側の層間絶縁膜を形成する上層側形成工程と、を含み、前記上層側形成工程では、前記複数の配線の配線間上に深さＤ１の前記第１凹部が生じる構成で前記上層側の層間絶縁膜を形成し、前記第２絶縁膜形成工程及び前記薄膜素子形成工程では、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように前記第２絶縁膜及び前記薄膜素子をそれぞれ形成することを特徴とする。
【発明の効果】
【００１７】
請求項１の半導体装置の製造方法では、半導体基板上に複数の配線を形成する配線形成工程と、複数の配線を覆うように１又は複数の絶縁膜層からなる第１絶縁膜を形成する第１絶縁膜形成工程と、第１絶縁膜形成工程によって形成された第１絶縁膜上にＣＶＤ法によりＴＥＯＳ膜から構成される第２絶縁膜を形成する第２絶縁膜形成工程と、第２絶縁膜形成工程によって形成された第２絶縁膜上において複数の配線を跨ぐように薄膜素子を形成する薄膜素子形成工程とを有している。そして、第２絶縁膜形成工程では、第１絶縁膜上に第２絶縁膜を形成する際に、第１絶縁膜において複数の配線の配線間上に発生する第１凹部の深さをＤ１、幅をＷとし、第２絶縁膜において第１凹部上に対応して形成される第２凹部の深さをＤ２とした場合に、Ｄ１＞Ｄ２の関係を満たすように第２絶縁膜を形成するようにしている。さらに、薄膜素子形成工程では、薄膜素子の厚さをＴ０とした場合に、Ｄ１／Ｗ＞２、かつＤ１＞Ｔ０＞Ｄ２の関係を満たすように薄膜素子を形成するようにしている。 
このように、上記関係（Ｄ１＞Ｄ２及びＤ１＞Ｔ０＞Ｄ２）を満たすように各層（各絶縁膜層と薄膜素子）を形成することで、第２絶縁膜の表面を平滑に形成することができる。そして、この第２絶縁膜上に薄膜素子を形成することで、下地（第２絶縁膜）の表面粗さ（凹み）の影響を抑えることができる。
また、第２絶縁膜形成工程において、第２絶縁膜をＣＶＤ法により形成するようにしている。このように、第２絶縁膜を孔埋め性が良好なＣＶＤ法を用いて形成することで、凹部の開口幅を、より効果的に小さくすることができ、第２絶縁膜の表面をより平滑化することができる。
【００１８】
請求項２の発明では、第１絶縁膜形成工程は、配線形成工程にて形成された複数の配線を覆うように下層側の層間絶縁膜を形成する下層側形成工程と、下層側形成工程にて形成された下層側の層間絶縁膜を覆う構成で上層側の層間絶縁膜を形成する上層側形成工程とを有している。そして、上層側形成工程では、複数の配線の配線間上に深さＤ１の第１凹部が生じる構成で上層側の層間絶縁膜を形成し、第２絶縁膜形成工程及び薄膜素子形成工程では、Ｄ１／Ｗ＞２、かつＤ１＞Ｔ０＞Ｄ２の関係を満たすように第２絶縁膜及び薄膜素子をそれぞれ形成するようにしている。
このように、第１絶縁膜形成工程が下層側形成工程と上層側形成工程とを有していることで、第１絶縁膜を所望の形状に形成しやすくなり、上記関係（Ｄ１＞Ｔ０＞Ｄ２）を満たした半導体装置を容易に製造しやすくなる。
【００１９】
請求項３の発明では、第１絶縁膜形成工程は、下層側形成工程で形成された下層側の層間絶縁膜に対して絶縁膜を塗布する絶縁膜塗布工程と、絶縁膜塗布工程にて絶縁膜が塗布された下層側の層間絶縁膜に対してエッチバックを行うエッチバック工程とをさらに有している。そして、上層側形成工程では、エッチバック工程にてエッチバックされた下層側の層間絶縁膜を覆う構成で上層側の層間絶縁膜層を形成するようにしている。
このように、下層側の層間絶縁膜に対して絶縁膜を塗布することで、微細な凹凸部分（すなわち、配線間上に発生した凹部よりも小さい凹凸）を滑らかにすることができる。そして、この塗布した絶縁膜をエッチバックし、さらに下層側の層間絶縁膜を覆うように上層側の層間絶縁膜を形成することで、第１絶縁膜を所望の形状により形成しやすくなり、上記関係（Ｄ１＞Ｔ０＞Ｄ２）を満たした半導体装置をより容易に製造しやすくなる。
【図面の簡単な説明】
【００２１】
【図１】図１は、第１実施形態に係る半導体装置を示す断面説明図である。
【図２】図２は、第１配線及び第２配線と、薄膜素子を平面視したときの配置関係を概略的に説明する説明図である。
【図３】図３は、第１配線及び第２配線と、薄膜素子を平面視したときの配置関係を概略的に説明する説明図である。
【図４】図４は、薄膜素子の抵抗値と第１凹部の開口幅の関係を示した図である。
【図５】図５は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図６】図６は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図７】図７は、第１実施形態の第１変形例に係る半導体装置の製造工程を示す断面説明図である。
【図８】図８は、第１実施形態の第２変形例に係る半導体装置の構成概要を示す説明図である。
【発明を実施するための形態】
【００２２】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
本実施形態の半導体装置１は、図１に示すように、半導体基板２上に、複数の配線（第１配線４と第２配線５）と、第１絶縁膜１０及び第２絶縁膜２０が順に積層されており、さらに第２絶縁膜２０上に薄膜素子８が形成されてなる。そして、第１絶縁膜１０及び第２絶縁膜２０と、薄膜素子８は、所定の関係を満たすように構成されている（詳細は後述）。
【００２３】
半導体基板２は、例えば、ＳＯＩ（Silicon On Insulator）基板から構成されていてもよく、バルクシリコンウェハなどを加工したものであってもよい。そして、この半導体基板２の一方面２ａ側には、複数の配線が形成されている。なお、配線の数は、２つ以上設けられていれば特に限定されないが、図１では、説明の都合上、第１配線４及び第２配線５の２つのみ示す。第１配線４及び第２配線５は、例えば、信号用配線、ゲート電極、分離用ＬＯＣＯＳ、ダミー配線、ダミーゲート電極などの機能を有して構成されている。また、第１配線４及び第２配線５は、素子段差であってもよい。これら第１配線及び第２配線の組み合わせは、特に限定されない。なお、図１、図２、図３（Ａ）では、第１配線４及び第２配線５が、ともに信号用配線として構成されている例を示している。また、図３（Ｂ）では、第１配線４ａ及び第２配線５ａがともにダミー配線として構成されている例を示しており、図３（Ｃ）、（Ｄ）では、第１配線４が信号用配線、第２配線５ａがダミー配線として構成されている例を示している。
【００２４】
第１配線４及び第２配線５の形状は、図２に示すように、平面視した場合に、細長形状となるように構成することができる。また、これに限らず、図３（Ｂ）〜（Ｄ）に示すように、第１配線４及び第２配線５の少なくとも一方は、略正方形状に構成されていてもよい。また、第１配線４及び第２配線５は、図２に示すように、平面視した場合に、互いに略平行となるように配置されていてもよく、図３（Ａ）、（Ｄ）に示すように、互いに略平行となる位置から若干ずれて配置されていてもよい。
【００２５】
第１配線４及び第２配線５が電極や信号用配線などとして構成される場合には、例えば、Ａｌ、ＡｌＣｕ、ＡｌＳｉＣｕなどの材料から形成することができる。第１配線４及び第２配線５の膜厚は、例えば、４０００〜８０００Å程度とするとよい。また、第１配線４と第２配線５の間隔は、例えば、０．３〜１．５μｍ程度とするとよい。第１配線４及び第２配線５は、例えば、スパッタリング法により形成することができる。
【００２６】
第１絶縁膜１０は、図１に示すように、半導体基板２の一方面２ａ側において複数の第１配線４及び第２配線５を覆うように配置されている。また、第１絶縁膜１０は、複数の絶縁膜層から構成されている。具体的に、第１絶縁膜１０は、第１配線４及び第２配線５に隣接する下層側層間絶縁膜１２と、下層側層間絶縁膜１２上に設けられるＳＯＧ（Spin On Glass）膜１６と、下層側層間絶縁膜１２及びＳＯＧ（Spin On Glass）膜１６を覆う上層側層間絶縁膜１４とから主に構成されている。なお、下層側層間絶縁膜１２は、「下層側の層間絶縁膜」の一例に相当し、上層側層間絶縁膜１４は、「上層側の層間絶縁膜」の一例に相当する。また、ＳＯＧ膜１６は、「絶縁膜」の一例に相当する。
【００２７】
下層側層間絶縁膜１２と上層側層間絶縁膜１４は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により形成されたＴＥＯＳ（テトラエトキシシラン）膜から構成することができる。ＳＯＧ膜１６は、スピンコート法にて形成された後、所定の厚さエッチバックされて構成されている（詳細は後述）。第１絶縁膜１０全体の膜厚は、例えば、７０００〜１４０００Å程度で構成することができる。
【００２８】
そして、図１に示すように、上層側層間絶縁膜１４には、第１配線４と第２配線５の配線間上に、第１凹部１８が生じるようになっている。この第１凹部１８は、第１絶縁膜１０を形成する際に、第１配線４と第２配線５の間の溝に起因して発生するものである。そして、第１凹部１８の開口端から最下位置（最深位置）までの深さＤ１は、１００〜３０００Å程度で形成される。また、第１凹部１８の開口幅Ｗは、例えば、０．０５〜０．３μｍの範囲内となるように形成されている。
【００２９】
第２絶縁膜２０は、第１絶縁膜１０を覆う構成で、第１絶縁膜１０に隣接して設けられている。この第２絶縁膜２０は、ＣＶＤ法により形成されたＴＥＯＳ膜から構成することができる。また、第２絶縁膜２０の膜厚は、１０００〜２０００Åの範囲内となるように形成されている。そして、第２絶縁膜２０には、第１絶縁膜１０の第１凹部１８上に対応して第２凹部２２が形成されている。この第２凹部２２は、第１凹部１８の形状（凹み）に起因して発生するものである。第２凹部２２の開口端から最下位置（最深位置）までの深さＤ２は、５０〜２００Å程度で形成される。すなわち、第２絶縁膜２０は、Ｄ１＞Ｄ２の関係を満たすように形成されている。
【００３０】
薄膜素子８は、図１〜図３に示すように、第２絶縁膜２０上において第１配線４及び第２配線５を跨ぐように配置されている。この薄膜素子８は、例えば、薄膜抵抗体としての機能を備えており、スパッタリング法により形成されている。そして、薄膜素子８は、ＣｒＳｉ、ＣｒＳｉＮ、Ｗ、ＴｉＷ、ＴｉＮ、Ｔｉから選択される１種または２種以上を主体とした硬質膜（すなわち、比較的屈折率の高い膜）から構成されている。より好ましくは、薄膜素子８は、ＣｒＳｉ、ＣｒＳｉＮ、ＴｉＷのいずれかから形成されているとよい。ＣｒＳｉ、ＣｒＳｉＮ、ＴｉＷは、比抵抗が比較的高く、また膜厚の制御もし易いため、より所望の素子特性（抵抗値）が得られやすいからである。また、薄膜素子８の膜厚Ｔ０は、例えば、１００〜３００Å程度で形成することができる。
【００３１】
本実施形態では、上述したように、第１絶縁膜１０及び第２絶縁膜２０と、薄膜素子８は、所定の関係を満たすように構成されている。具体的には、図１に示すように、第１凹部１８の深さＤ１、第２凹部２２の深さＤ２、薄膜素子８の厚さＴ０が、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすようにそれぞれ形成されている。この関係を満たすように、各層を形成することで、第２絶縁膜２０の表面粗さ（凹み）が薄膜素子８の素子特性へ影響を及ぼすことを抑えることができる。
【００３２】
なお、図４は、薄膜素子８の抵抗値と開口幅Ｗの関係を示したグラフであり、上記関係（Ｄ１＞Ｔ０＞Ｄ２）を満たすように各層を形成したときの薄膜素子８の抵抗値を図４中白丸で示している。なお、抵抗値（縦軸）は、相対値で示している。また、比較のために、第２絶縁膜２０を設けていない場合の薄膜素子の抵抗値を白四角で示している。図４からわかるように、第２絶縁膜２０を設けていない場合には、薄膜素子の抵抗値は、開口幅Ｗが８ｎｍを超える大きさになると、抵抗値が急激に上昇してしまうことがわかる。一方、上記関係を満たすように形成された本実施形態の薄膜素子８の抵抗値は、開口幅Ｗの大きさに寄らず（すなわち開口幅Ｗが８ｎｍを超える大きさになっても）、抵抗値が変動せず、ほぼ一定の値となっていることがわかる。このことからも、上記関係を満たすように、各層（第１絶縁膜１０及び第２絶縁膜２０と、薄膜素子８）を構成することで、薄膜素子８を精度良く形成できることが確認できる。
【００３３】
次に、半導体装置１の製造方法について図５〜７を用いて説明する。
本発明の半導体装置１の製造方法では、まず、半導体基板２の一方面２ａ側に、スパッタリング法により、成膜温度３００〜４６０℃でアルミ膜を形成する。そして、フォトリソグラフィとドライエッチングによりこのアルミ膜にパターンニングを施し、厚さ４０００〜８０００Å程度の第１配線４及び第２配線５を形成する（図５（Ａ））。これら第１配線４と第２配線５の配線間隔は、０．６μｍ程度となるように形成されている。なお、半導体基板２上に、第１配線４及び第２配線５を形成する工程は、「配線形成工程」の一例に相当する。
【００３４】
次に、これら第１配線４及び第２配線５を覆うように、複数の絶縁膜層（具体的には、下層側層間絶縁膜１２、ＳＯＧ膜１６、上層側層間絶縁膜１４）からなる第１絶縁膜１０を形成する。第１絶縁膜１０を形成する工程（第１絶縁膜形成工程）では、まず、第１配線４及び第２配線５を覆うように、ＣＶＤ法によりＴＥＯＳ膜を厚さ２０００〜４０００Åで形成し、これを下層側層間絶縁膜１２とする（図５（Ｂ））。なお、下層側層間絶縁膜１２を形成する工程は、「下層側形成工程」の一例に相当する。
【００３５】
次に、この下層側層間絶縁膜１２上に、スピンコータを用いてＳＯＧ液を塗布した後、熱処理を行い、ＳＯＧ膜１６を厚さ４０００Å程度形成する（図５（Ｃ））。その後、このＳＯＧ膜１６の表面から６０００Å程度、異方性エッチングによりエッチバックし、微細な凹凸部分に埋め込まれたＳＯＧ膜１６を残し、他の部分を除去する（図５（Ｄ））。なお、下層側層間絶縁膜１２に対してＳＯＧ膜１６を塗布する工程は、「絶縁膜塗布工程」の一例に相当する。また、ＳＯＧ膜１６が塗布された下層側層間絶縁膜１２に対してエッチバックを行う工程は、「エッチバック工程」の一例に相当する。
【００３６】
次に、エッチバックされた下層側層間絶縁膜１２を覆うように、ＣＶＤ法によりＴＥＯＳ膜を厚さ１００００〜２００００Åで形成し（図６（Ａ））、さらに、このＴＥＯＳ膜の表層をＣＭＰ（Chemical Mechanical Polishing）によって研磨し、これを上層側層間絶縁膜１４とする（図６（Ｂ））。このとき、第１配線４及び第２配線５の配線間上に、深さＤ１が５００Å程度、開口幅Ｗが０．１μｍ程度の第１凹部１８が生じるようにＴＥＯＳ膜を研磨する。なお、下層側層間絶縁膜１２を覆う構成で上層側層間絶縁膜１４を形成する工程は、「上層側形成工程」の一例に相当する。
【００３７】
次に、上層側層間絶縁膜１４（第１絶縁膜１０）上に、ＣＶＤ法によりＴＥＯＳ膜を１０００〜２０００Å程度形成し、これを第２絶縁膜２０とする。このとき、第２絶縁膜２０は、第１凹部１８に蓋をするように形成される。より具体的に、第２絶縁膜２０は、第１凹部１８表面上に堆積されるよりも速く、第１凹部１８の上部（開口側）を横方向（基板面方向）から、この第１凹部１８をブリッジするように形成されるようになっている。また、第２絶縁膜２０には、第１凹部１８上に対応して、深さをＤ２（深さ１００Å程度）の第２凹部２２が生じるようになっている。なお、この第２凹部２２は、第１凹部１８よりも深さが浅くなるように形成される（すなわちＤ１＞Ｄ２の関係を満たすように形成される）。
【００３８】
さらに、この第２絶縁膜２０上に、第１配線４及び第２配線５を跨ぐように、ＣｒＳｉ膜をスパッタリング法により、成膜温度３００〜４００℃で、１５０Å程度堆積させて薄膜素子８を形成し、半導体装置１を製造することができる（図６（Ｃ））。このとき、薄膜素子８は、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように形成されるようになっている。また、薄膜素子８は、タングステン膜から構成する場合には、例えば、ＣＶＤ法によっても形成することができる。なお、第２絶縁膜２０上において第１配線４及び第２配線５を跨ぐように薄膜素子８を形成する工程は、「薄膜素子形成工程」の一例に相当する。
【００３９】
以上説明したように、本第１実施形態に係る半導体装置１によれば、半導体基板２の一方面２ａ側に第１配線４及び第２配線５（複数の配線）が形成されており、第１配線４及び第２配線５を覆うように複数の絶縁膜層（下層側層間絶縁膜１２、ＳＯＧ膜１６、上層側層間絶縁膜１４）からなる第１絶縁膜１０が配置されている。また、この第１絶縁膜１０を覆う構成で第２絶縁膜２０が配置されており、この第２絶縁膜２０上において第１配線４及び第２配線５を跨ぐように薄膜素子８が配置されている。そして、これら各層は、第１絶縁膜１０において第１配線４及び第２配線５の配線間上に発生した第１凹部１８の深さをＤ１とし、薄膜素子８の厚さをＴ０とし、第２絶縁膜２０において第１凹部１８上に対応して形成される第２凹部２２の深さをＤ２とした場合に、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように形成されている。
このように、半導体基板２の一方面２ａ側に形成された第１配線４及び第２配線５と薄膜素子８との間に設けられる絶縁膜層を、複数の層（第１絶縁膜１０と第２絶縁膜２０）から構成し、上記関係を満たすように各層（各絶縁膜層と薄膜素子８）を構成することで、第２絶縁膜２０の表面を平滑化でき（表面粗さを小さくでき）、第２絶縁膜２０上に形成される薄膜素子８への影響を抑えることができる。したがって、配線上に形成された絶縁膜上に薄膜素子８を精度良く形成することが可能となる。
【００４０】
また、薄膜素子８は、薄膜抵抗体として構成されている。このように、薄膜素子８が、下地の影響を受けやすい薄膜抵抗体であっても、本発明を適用することでより効果的に抵抗値（素子特性）のバラツキを抑えることが可能となる。
【００４１】
また、薄膜素子８は、スパッタリング法により形成されている。ＣＶＤ法などで形成された薄膜素子８と比較して、下地の影響（表面粗さの影響）を比較的受けやすいスパッタリング法により形成された薄膜素子８であっても、本発明を適用することで、下地（凹み）の影響を抑えることができる。
【００４２】
また、薄膜素子８は、硬質膜から構成されている。一般的に、薄膜素子８が硬質膜から構成されている場合には、膜が割れやすく断線が起きやすいが（特に下地の段差などが断線の切っ掛けとなりやすい）、本発明を適用することで、このような硬質膜においても断線を抑えることができる。
【００４３】
また、硬質膜が、ＣｒＳｉ、ＣｒＳｉＮ、Ｗ、ＴｉＷ、ＴｉＮ、Ｔｉから選択される１種または２種以上を主体として構成されている。このように、硬質膜を、成膜レートが比較的遅く膜厚の制御がし易いＣｒＳｉ、ＣｒＳｉＮ、Ｗ、ＴｉＷ、ＴｉＮ、Ｔｉを主体として構成することで、薄膜素子８をより精度良く形成することができる。
【００４４】
また、第１絶縁膜１０における第１凹部１８の開口幅が０．０５〜０．３μｍの範囲内であり、且つ、第２絶縁膜２０の厚さが１０００〜２０００Åの範囲内にあるように構成されている。このように、第１絶縁膜１０に開口幅が０．０５〜０．３μｍの比較的大きな凹み（第１凹部１８）が発生した場合でも、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように構成することで、第１絶縁膜１０上に形成される第２絶縁膜２０の表面を平滑化することができ、薄膜素子８への影響を抑えることができる。
【００４５】
また、本第１実施形態に係る半導体装置１の製造方法では、半導体基板２上に第１配線４及び第２配線５を形成する配線形成工程と、第１配線４及び第２配線５を覆うように複数の絶縁膜層からなる第１絶縁膜１０を形成する第１絶縁膜形成工程と、第１絶縁膜形成工程によって形成された第１絶縁膜１０上に第２絶縁膜２０を形成する第２絶縁膜形成工程と、第２絶縁膜形成工程によって形成された第２絶縁膜２０上において第１配線４及び第２配線５を跨ぐように薄膜素子８を形成する薄膜素子形成工程とを有している。そして、第２絶縁膜形成工程では、第１絶縁膜１０上に第２絶縁膜２０を形成する際に、第１絶縁膜１０において第１配線４及び第２配線５の配線間上に発生する第１凹部１８の深さをＤ１とし、第２絶縁膜２０において第１凹部１８上に対応して形成される第２凹部２２の深さをＤ２とした場合に、Ｄ１＞Ｄ２の関係を満たすように第２絶縁膜２０を形成するようにしている。さらに、薄膜素子形成工程では、薄膜素子８の厚さをＴ０とした場合に、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように薄膜素子８を形成するようにしている。
このように、上記関係（Ｄ１＞Ｄ２及びＤ１＞Ｔ０＞Ｄ２）を満たすように各層（各絶縁膜層と薄膜素子８）を形成することで、第２絶縁膜２０の表面を平滑に形成することができる。そして、この第２絶縁膜２０上に薄膜素子８を形成することで、下地（第２絶縁膜２０）の表面粗さ（凹み）の影響を抑えることができる。
【００４６】
また、第１絶縁膜形成工程は、配線形成工程にて形成された第１配線４及び第２配線５を覆うように下層側層間絶縁膜１２（下層側の層間絶縁膜）を形成する下層側形成工程と、下層側形成工程にて形成された下層側層間絶縁膜１２を覆う構成で上層側層間絶縁膜１４（上層側の層間絶縁膜）を形成する上層側形成工程とを有している。そして、上層側形成工程では、第１配線４及び第２配線５の配線間上に深さＤ１の第１凹部１８が生じる構成で上層側層間絶縁膜１４を形成し、第２絶縁膜形成工程及び薄膜素子形成工程では、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすように第２絶縁膜２０及び薄膜素子８をそれぞれ形成するようにしている。
このように、第１絶縁膜形成工程が下層側形成工程と上層側形成工程とを有していることで、第１絶縁膜１０を所望の形状に形成しやすくなり、上記関係（Ｄ１＞Ｔ０＞Ｄ２）を満たした半導体装置１を容易に製造しやすくなる。
【００４７】
また、第１絶縁膜形成工程は、下層側形成工程で形成された下層側層間絶縁膜１２に対してＳＯＧ膜１６（絶縁膜）を塗布する絶縁膜塗布工程と、絶縁膜塗布工程にてＳＯＧ膜１６が塗布された下層側層間絶縁膜１２に対してエッチバックを行うエッチバック工程とをさらに有している。そして、上層側形成工程では、エッチバック工程にてエッチバックされた下層側層間絶縁膜１２を覆う構成で上層側層間絶縁膜１４を形成するようにしている。
このように、下層側層間絶縁膜１２に対してＳＯＧ膜１６を塗布することで、微細な凹凸部分（すなわち、配線間上に発生した凹部よりも小さい凹凸）を滑らかにすることができる。そして、この塗布したＳＯＧ膜１６をエッチバックし、さらに下層側層間絶縁膜１２を覆うように上層側層間絶縁膜１４を形成することで、第１絶縁膜１０を所望の形状により形成しやすくなり、上記関係（Ｄ１＞Ｔ０＞Ｄ２）を満たした半導体装置１をより容易に製造しやすくなる。
【００４８】
また、第２絶縁膜形成工程において、第２絶縁膜２０をＣＶＤ法により形成するようにしている。このように、第２絶縁膜２０を孔埋め性が良好なＣＶＤ法を用いて形成することで、凹部の開口幅を、より効果的に小さくすることができ、第２絶縁膜２０の表面をより平滑化することができる。
【００４９】
［第１実施形態の第１変形例］
次に、本発明の第１実施形態における第１変形例について、図７を参照して説明する。第１変形例では、上述の第１実施形態における半導体装置１の製造方法において、ＣＭＰによりＴＥＯＳ膜を研磨する工程が省略されている点が上記第１実施形態と主に異なる。したがって、第１実施形態の構成と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００５０】
本第１変形例では、下層側層間絶縁膜１２上に形成したＳＯＧ膜１６をエッチバックした後（図５（Ｄ））、エッチバックされた下層側層間絶縁膜１２を覆うように、ＣＶＤ法によりＴＥＯＳ膜（上層側層間絶縁膜１４）を厚さ５０００〜８０００Åで形成する（図７（Ａ））。そして、ＣＭＰによるＴＥＯＳ膜の研磨を行わず（ＣＭＰによる研磨工程を省略し）、上層側層間絶縁膜１４上に、ＣＶＤ法によりＴＥＯＳ膜（第２絶縁膜２０）を１０００〜２０００Å程度形成する。さらに、この第２絶縁膜２０上に、第１配線４及び第２配線５を跨ぐように、ＣｒＳｉ膜をスパッタリング法により、成膜温度３００〜４００℃で、１５０Å程度堆積させて薄膜素子８を形成し、半導体装置１０１を製造する（図７（Ｂ））。なお、このように、ＣＭＰによる研磨工程を省略した場合でも、第１凹部１８の深さＤ１と、第２凹部２２の深さＤ２、及び薄膜素子８の厚さＴ０を、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすようにそれぞれ形成することで、薄膜素子８を精度良く形成することができる。
【００５１】
［第１実施形態の第２変形例］
次に、本発明の第１実施形態における第２変形例について、図８を参照して説明する。第２変形例では、上述の第１実施形態における半導体装置１の製造方法において、ＳＯＧ膜１６を下層側層間絶縁膜１２上に形成しエッチバックする工程がさらに省略されている点が主に異なる。したがって、第１実施形態の構成と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００５２】
本第２変形例では、半導体基板２の一方面２ａ側に、第１配線４及び第２配線５を形成した後（図５（Ａ））、第１配線４及び第２配線５を覆うように、ＣＶＤ法によりＴＥＯＳ膜を形成し、これを第１絶縁膜１０とする（図５（Ｂ））。次に、この第１絶縁膜１０の上に、ＣＶＤ法によりＴＥＯＳ膜を形成し、これを第２絶縁膜２０とする。そして、第２絶縁膜２０上に、第１配線４及び第２配線５を跨ぐように、スパッタリング法により薄膜素子８を形成し、半導体装置１を製造する（図８）。このように、ＳＯＧ膜１６の塗布工程及びエッチバック工程、ＣＭＰによるＴＥＯＳ膜の研磨工程を省略した場合でも、第１凹部１８の深さＤ１と、第２凹部２２の深さＤ２、及び薄膜素子８の厚さＴ０を、Ｄ１＞Ｔ０＞Ｄ２の関係を満たすようにそれぞれ形成することで、薄膜素子８を精度良く形成することができる。
【００５３】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５４】
上記実施形態では、薄膜素子８は、薄膜抵抗体としての機能を備えた構成を例示したが、薄膜素子８の機能は、これに特に限定されない。
【符号の説明】
【００５５】
１、１０１、２０１…半導体装置
２…半導体基板
２ａ…一方面
４、４ａ…第１配線（配線）
５、５ａ…第２配線（配線）
８…薄膜素子（薄膜抵抗体）
１０…第１絶縁膜
１２…下層側層間絶縁膜
１４…上層側層間絶縁膜
１６…ＳＯＧ膜
１８…第１凹部
２０…第２絶縁膜
２２…第２凹部
Ｄ１…第１凹部の深さ
Ｄ２…第２凹部の深さ
Ｔ０…薄膜素子の厚さ
Ｗ…第１凹部の開口幅
【図１】
0005850407.tif 000002
【図２】
0005850407.tif 000003
【図３】
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【図４】
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【図５】
0005850407.tif 000006
【図６】
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【図７】
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【図８】
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