(57)【特許請求の範囲】
【請求項１】
複数のグローバルビット線と、
前記各グローバルビット線に接続された複数のローカルビット線と、
前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置であって、
前記メモリセルに対してデータを書き込む場合、
前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を第１レベルとし、
前記ローカルビット線のレベルを、前記第１レベルよりも大きい第２レベルに拡大して前記メモリセルにデータを書き込み、
前記第１レベルは、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って規定される、
ことを特徴とする半導体記憶装置。
【請求項２】
さらに、
前記ローカルビット線を前記グローバルビット線から切り離した後、前記ローカルビット線の前記第１レベルを、前記第２レベルに拡大するセンスアンプ回路を含む、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のグローバルビット線と、
前記各グローバルビット線に接続された複数のローカルビット線と、
前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置のデータ書き込み方法であって、
前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って第１レベルとし、
前記ローカルビット線を、前記グローバルビット線から切り離した後、前記第１レベルよりも大きい第２レベルとして前記メモリセルにデータを書き込む、
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項４】
前記ローカルビット線を前記第１レベルから前記第２レベルに拡大するとき、前記データ書き込みを行う前記メモリセルに対応するワード線を選択して当該メモリセルに前記ローカルビット線を接続する、
ことを特徴とする請求項３に記載の半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、半導体記憶装置およびそのデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、半導体製造技術の進歩に伴って、半導体記憶装置も微細化および高集積化が進み、また、駆動電圧の低電圧化も行われている。さらに、電池駆動による携帯機器への適用や省エネを実現するために、半導体記憶装置の低消費電力化も進められている。
【０００３】
このような半導体記憶装置としては、例えば、ＳＲＡＭ(Static Random Access Memory)が挙げられるが、ＳＲＡＭは、演算処理装置(プロセッサ)のキャッシュメモリや高速処理を実行するメモリとして使用されている。
【０００４】
ＳＲＡＭは、一般的に、階層化されており、複数のグローバルビット線と、各グローバルビット線に接続された複数のローカルビット線と、各ローカルビット線とワード線の間に設けられた複数のメモリセルを有している。
【０００５】
ところで、従来、階層化された半導体記憶装置(例えば、ＳＲＡＭ)としては、様々なものが提案されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】K. Takeda et al., "Multi-step Word-line Control Technology in Hierarchical Cell Architecture for Scaled-down High-Density SRAMs," Symposium on VLSI Circuits, 2010
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、例えば、ＳＲＡＭは、複数のグローバルビット線と、各グローバルビット線に接続された複数のローカルビット線により、階層化されている。ここで、１本のグローバルビット線には、複数のローカルビット線が接続され、また、グローバルビット線の配線長は、ローカルビット線の配線長よりも遥かに長い。
【０００８】
そのため、グローバルビット線をフルスイングさせると、大きな電力を消費することになる。なお、グローバルビット線をフルスイングさせることによる消費電力の増大を招く階層化された半導体記憶装置としては、ＳＲＡＭに限定されるものではなく、ＤＲＡＭ(Dynamic Random Access Memory)等でも同様である。
【０００９】
このように、階層化された半導体記憶装置では、データ書き込み時における消費電力の増大が問題になっている。
【課題を解決するための手段】
【００１０】
一実施形態によれば、複数のグローバルビット線と、前記各グローバルビット線に接続された複数のローカルビット線と、前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置が提供される。
【００１１】
前記メモリセルに対してデータを書き込む場合、前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を第１レベルとする。そして、前記ローカルビット線のレベルを、前記第１レベルよりも大きい第２レベルに拡大して前記メモリセルにデータを書き込む。前記第１レベルは、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って規定される。
【発明の効果】
【００１２】
開示の半導体記憶装置およびそのデータ書き込み方法は、データ書き込み時の消費電力を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、半導体記憶装置の一例を示す回路図である。
【図２】図２は、図１に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。
【図３】図３は、本実施例に係る半導体記憶装置を示す回路図である。
【図４】図４は、図３に示す半導体記憶装置におけるセンスアンプ回路の一例を示す回路図である。
【図５】図５は、図３に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１４】
まず、半導体記憶装置およびそのデータ書き込み方法の実施例を詳述する前に、図１および図２を参照して、半導体記憶装置の一例、並びに、その半導体記憶装置における問題点を説明する。
【００１５】
図１は、半導体記憶装置の一例を示す回路図であり、図２は、図１に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。図１において、参照符号ＭＣはメモリセル、ＳＡはセンスアンプ回路、ＧＢＬ<0>，ＧＢＬＸ<0>〜ＧＢＬ<m>，ＧＢＬＸ<m>はグローバルビット線、ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>はローカルビット線、そして、ＷＬはワード線を示す。
【００１６】
また、参照符号ＰＲＥはプリチャージ信号、ＬＳＡＥはセンスアンプイネーブル信号、ＷＥＮはライトイネーブル信号、ＣＯＬ<0>〜ＣＯＬ<m>はカラム信号、そして、ＧＣ−０<0>〜ＧＣ−ｎ<0>，…，ＧＣ−０<m>〜ＧＣ−ｎ<m>はバンクカラム信号を示す。
【００１７】
なお、参照符号ＣGBLは、グローバルビット線の容量(寄生容量)を示し、また、ＣLBLは、ローカルビット線の容量(寄生容量)を示す。さらに、参照符号ＶＤＤは高電位電源線(高電位電源レベル)を示し、また、ＶＳＳは低電位電源線(低電位電源レベル)を示す。
【００１８】
ここで、半導体記憶装置としては、例えば、ＳＲＡＭが挙げられるが、これに限定されるものではなく、ＤＲＡＭ(Dynamic Random Access Memory)等であってもよい。また、本明細書では、相補型の半導体記憶装置を例として説明するが、シングルエンドのものであってもよいのはもちろんである。
【００１９】
図１に示されるように、半導体記憶装置は、ｍ＋１個のカラムを有し、各カラムは、それぞれｎ＋１個のバンクを有している。なお、図１では、左端のカラム(カラム<m>)が選択カラムを示し、他の非選択カラム(カラム<0>〜<m-1>)の代表として、右端のカラム(カラム<0>)が非選択カラムを示す。また、各カラムは、同様の回路構成とされている。
【００２０】
選択カラムにおいて、相補の書き込みデータＷＤ，ＷＤＸは、それぞれ３入力アンドゲートＡＮＤm1，ＡＮＤm2の第１入力端子に入力されている。なお、アンドゲートＡＮＤm1，ＡＮＤm2の第２入力端子には、それぞれライトイネーブル信号ＷＥＮが入力され、また、第３入力端子には、カラム信号ＣＯＬ<m>が入力されている。
【００２１】
カラム信号ＣＯＬ<m>は、ソースが高電位電源線(ＶＤＤ)に接続されると共に、ドレインがグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>に接続されたｐＭＯＳトランジスタＴＰm1，ＴＰm2のゲートにも入力されている。
【００２２】
グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>と各バンク０〜ｎのローカルビット線の間には、それぞれバンクカラム信号ＧＣ−０<m>〜ＧＣ−ｎ<m>により接続が制御されるバンク選択トランジスタＴＮm01，Ｔm02〜ＴＮmn1，Ｔmn2が設けられている。
【００２３】
すなわち、カラムｍのバンクｎのローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>とグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>の間には、ゲートにバンクカラム信号ＧＣ−ｎ<m>が入力されたｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＴＮmn1，ＴＮmn2が配置される。
【００２４】
なお、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、それぞれワード線ＷＬにより選択される複数のメモリセルＭＣが接続され、また、センスアンプイネーブル信号ＬＳＡＥにより制御されるセンスアンプ回路ＳＡが接続されている。さらに、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＴＰmn1，ＴＰmn2も接続されている。
【００２５】
ここで、例えば、高レベル『Ｈ』の書き込みデータＷＤを、カラムｍのバンクｎにおけるワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間に設けられたメモリセルＭＣに書き込む場合を考える。
【００２６】
図２に示されるように、カラム信号ＣＯＬ<m>およびライトイネーブル信号ＷＥＮは、両方とも『Ｈ』とされ、トランジスタＴＰm1，ＴＰm2は共にオフし、ＡＮＤm1の出力が『Ｈ』でＡＮＤm2の出力が『Ｌ』になる。
【００２７】
これにより、トランジスタＴＮＬmがオンして、トランジスタＴＮＬmに接続されたグローバルビット線ＧＢＬ<m>が『Ｌ』(低電位電源レベルＶＳＳ)にプルダウンされる。このとき、トランジスタＴＮＲmはオフして、トランジスタＴＮＲmに接続されたグローバルビット線ＧＢＬＸ<m>は『Ｈ』(高電位電源レベルＶＤＤ)を維持する。
【００２８】
このグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>のレベルは、『Ｈ』のバンクカラム信号ＧＣ−ｎ<m>によりオン状態とされたトランジスタＴＮmn1，ＴＮmn2を介してローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>に伝えられる。
【００２９】
このとき、プリチャージ信号ＰＲＥが『Ｈ』なので、トランジスタＴＰmn1，ＴＰmn2はオフし、また、ワード線ＷＬが『Ｈ』なので、ワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間のメモリセルＭＣが選択される。
【００３０】
そして、センスアンプイネーブル信号ＬＳＡＥが『Ｈ』になって、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>に接続されたセンスアンプ回路ＳＡが活性化され、ＷＬとＬＢＬ<m>，ＬＢＬＸ<m>間のメモリセルＭＣにデータが書き込まれる。なお、書き込みデータＷＤが『Ｌ』の場合には、相補のグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>およびローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>のレベルが逆転する。
【００３１】
このように、図１および図２に示す半導体記憶装置では、ＷＬとＬＢＬ<m>，ＬＢＬＸ<m>間の所定のメモリセルＭＣにデータ書き込みを行う場合、グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>およびローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>がフルスイングする。
【００３２】
すなわち、グローバルビット線ＧＢＬ<m>およびローカルビット線ＬＢＬ<m>>の両方がＶＤＤからＶＳＳへフルスイングで変化することになる。なお、データ書き込みを行わないローカルビット線ＬＢＬ<m-1>〜ＬＢＬ<0>のレベルは、例えば、ＶＤＤ(『Ｈ』)から徐々に低下した後、ＶＳＳ(『Ｌ』)に変化し、その後、プリチャージ信号ＰＲＥにより『Ｈ』に戻る。
【００３３】
ここで、１本のグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>には、複数のローカルビット線ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>が接続可能とされ、グローバルビット線の配線長は、ローカルビット線の配線長よりも遥かに長い。そのため、グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>には、大きな寄生容量が存在し、そのグローバルビット線をフルスイングさせると、大きな電力を消費することになる。
【００３４】
一例として、バンク数を８、カラム数を４と仮定した場合、データ書き込み時の１ビット当たりの電力は、ローカルビット線の消費電力をＰLBLとすると、以下のように表される。
ＰLBL＝ＣLBL×ＶＤＤ2×カラム数
＝ＣLBL×ＶＤＤ2×４
また、グローバルビット線の消費電力ＰGBLは、以下のように表される。
ＰGBL＝ＣGBL×ＶＤＤ2
【００３５】
ここで、グローバルビット線の寄生容量ＣGBLは、ローカルビット線の寄生容量ＣLBLに対して約バンク数（＝８）−１倍大きいので、
ＰGBL＝ＣLBL×７×ＶＤＤ2
よって、データ書き込み時の１ビット当たりの消費電力ＰBLは、以下のように表される。
ＰBL＝ＰLBL＋ＰGBL
＝ＣLBL×１１×ＶＤＤ2
【００３６】
以下、半導体記憶装置およびそのデータ書き込み方法の実施例を、添付図面を参照して詳述する。図３は、本実施例に係る半導体記憶装置を示す回路図である。
【００３７】
図３において、参照符号ＭＣはメモリセル、ＳＡはセンスアンプ回路、ＧＢＬ<0>，ＧＢＬＸ<0>〜ＧＢＬ<m>，ＧＢＬＸ<m>はグローバルビット線、ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>はローカルビット線、そして、ＷＬはワード線を示す。
【００３８】
また、参照符号ＰＲＥはプリチャージ信号、ＬＳＡＥはセンスアンプイネーブル信号、ＷＥＮはライトイネーブル信号、ＣＯＬ<0>〜ＣＯＬ<m>はカラム信号、そして、ＧＣ−０<0>〜ＧＣ−ｎ<0>，…，ＧＣ−０<m>〜ＧＣ−ｎ<m>はバンクカラム信号を示す。
【００３９】
さらに、参照符号ＣGBLはグローバルビット線の容量(寄生容量)、ＣLBLはローカルビット線の容量(寄生容量)、そして、ＣWRVSSはドライバの低電位電源線ＷＲＶＳＳの容量(寄生容量)を示す。
【００４０】
また、参照符号ＶＤＤは高電位電源線(高電位電源レベル)を示し、さらに、ＶＳＳは低電位電源線(低電位電源レベル)を示す。なお、参照符号Ｃdは、ノードＷＲＶＳＳの容量(寄生容量ＣWRVSS)の値が小さいときに追加するダミー容量を示す。
【００４１】
なお、前述したように、半導体記憶装置としては、例えば、ＳＲＡＭが挙げられるが、これに限定されるものではなく、ＤＲＡＭ等の不揮発性メモリであってもよい。また、本明細書では、相補型の半導体記憶装置を例として説明するが、シングルエンドのものであってもよいのはもちろんである。
【００４２】
図３に示されるように、半導体記憶装置は、ｍ＋１個のカラムを有し、各カラムは、それぞれｎ＋１個のバンクを有している。なお、図３でも、前述した図１と同様に、左端のカラム(カラム<m>)が選択カラムを示し、他の非選択カラム(カラム<0>〜<m-1>)の代表として、右端のカラム(カラム<0>)が非選択カラムを示す。ここで、各カラムは、同様の回路構成とされているが、以下の説明では、主として選択カラムについて説明する。
【００４３】
選択カラムにおいて、相補の書き込みデータＷＤＸ，ＷＤは、それぞれ３入力ナンドゲートＮＡＮＤm1，ＮＡＮＤm2の第１入力端子に入力されている。なお、ナンドゲートＮＡＮＤm1，ＮＡＮＤm2の第２入力端子には、それぞれライトイネーブル信号ＷＥＮが入力され、また、第３入力端子には、カラム信号ＣＯＬ<m>が入力されている。
【００４４】
ここで、ナンドゲートＮＡＮＤm1，ＮＡＮＤm2、トランジスタＴＰm5，ＴＰm6，ＴＰＬm，ＴＰＲm，ＴＮ、インバータＩＮＶはライトドライバに対応し、ノードＷＲＶＳＳはライトドライバのソースラインに対応する。
【００４５】
また、本実施例では、図１におけるＡＮＤm1，ＡＮＤm2をナンドゲートとしているため、ＮＡＮＤm1に対して反転論理の書き込みデータＷＤＸを入力しているが、このような回路および信号の論理は、様々に変更することができるのはいうまでもない。
【００４６】
カラム信号ＣＯＬ<m>は、ソースが高電位電源線(ＶＤＤ)に接続されると共に、ドレインがグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>に接続されたｐＭＯＳトランジスタＴＰm1，ＴＰm2のゲートにも入力されている。
【００４７】
グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>と各バンク０〜ｎのローカルビット線の間には、それぞれバンクカラム信号ＧＣ−０<m>〜ＧＣ−ｎ<m>により接続が制御されるバンク選択トランジスタＴＰm03，Ｔm04〜ＴＮmn3，Ｔmn4が設けられている。
【００４８】
ここで、図３に示す実施例では、ＴＰm03，ＴＰm04〜ＴＰmn3，ＴＰmn4がｐＭＯＳトランジスタとされているが、これは、ＧＢＬ<m>，ＧＢＬＸ<m>の『Ｈ』をレベル低下させることなくＬＢＬ<m>，ＬＢＬＸ<m>へ伝えるためである。
【００４９】
すなわち、カラムｍのバンクｎのローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>とグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>の間には、ゲートにバンクカラム信号ＧＣＸ−ｎ<m>が入力されたｐＭＯＳトランジスタＴＰmn3，ＴＰmn4が配置される。なお、ｐＭＯＳトランジスタＴＰmn3，ＴＰmn4の代わりに、ｎＭＯＳトランジスタやトランスファーゲートを使用することもできるのはいうまでもない。
【００５０】
ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、それぞれワード線ＷＬにより選択される複数のメモリセルＭＣが接続され、また、センスアンプイネーブル信号ＬＳＡＥにより制御されるセンスアンプ回路ＳＡが接続されている。さらに、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＴＰmn1，ＴＰmn2も接続されている。
【００５１】
図４は、図３に示す半導体記憶装置におけるセンスアンプ回路の一例を示す回路図である。図４に示されるように、図３におけるセンスアンプ回路ＳＡは、ｐＭＯＳトランジスタＳＴＰ1〜ＳＴＰ4，ｎＭＯＳトランジスタＳＴＮ1〜ＳＴＮ7およびインバータＳＩ1〜ＳＩ3を有する。
【００５２】
ここで、参照符号ＷＳＡＥ<m>は、２つのインバータＳＩ2，ＳＩ3によるラッチ回路のラッチノードを示し、このラッチノードＷＳＡＥ<m>の信号がｎＭＯＳトランジスタＳＴＮ7のゲートに入力される。
【００５３】
なお、前述した図１に示す半導体記憶装置におけるセンスアンプ回路は、例えば、図４において破線で囲ったｐＭＯＳトランジスタＳＴＰ1，ＳＴＰ2およびＳＴＮ1〜ＳＴＮ4の部分に対応する。ただし、図４では、トランジスタの段数を揃えるため、ｎＭＯＳトランジスタＳＴＮ4が追加されている。
【００５４】
ｐＭＯＳトランジスタＳＴＰ3，ＳＴＰ4およびｎＭＯＳトランジスタＳＴＮ5は、高電位電源線ＶＤＤと低電位電源線ＶＳＳの間に直列に接続され、トランジスタＳＴＰ3のゲートには、バンクカラム信号ＧＣＸ−ｎ<m>が入力されている。また、トランジスタＳＴＰ4およびＳＴＮ5のゲートには、インバータＳＩ1で反転されたプリチャージ信号ＰＲＥが入力される。
【００５５】
なお、前述したラッチノードＷＳＡＥ<m>は、トランジスタＳＴＰ4およびＳＴＮ5の共通接続ノード(ドレイン)でもあり、バンクカラム信号ＧＣＸ−ｎ<m>は、トランジスタＳＴＮ6のゲートにも入力されている。
【００５６】
図５は、図３に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。ここで、例えば、高レベル『Ｈ』の書き込みデータＷＤを、カラムｍのバンクｎにおけるワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間に設けられたメモリセルＭＣに書き込む場合を考える。
【００５７】
図５に示されるように、カラム信号ＣＯＬ<m>およびライトイネーブル信号ＷＥＮは、両方とも『Ｈ』とされ、トランジスタＴＰm1，ＴＰm2は共にオフし、トランジスタＴＮもオフする。さらに、ＮＡＮＤm1の出力が『Ｈ』でＮＡＮＤm2の出力が『Ｌ』になる。
【００５８】
これにより、トランジスタＴＰm5，ＴＰＲmがオフして、トランジスタＴＰm6，ＴＰＬmがオンする。ここで、グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>のレベルは、『Ｌ』のバンクカラム信号ＧＣＸ−ｎ<m>によりオン状態とされたトランジスタＴＰmn3，ＴＰmn4を介してローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>に伝えられる。また、プリチャージ信号ＰＲＥが『Ｈ』なので、トランジスタＴＰmn1，ＴＰmn2はオフする。
【００５９】
前述したように、本実施例では、ＴＰmn3，ＴＰmn4をｐＭＯＳトランジスタとしてＧＢＬ<m>，ＧＢＬＸ<m>の『Ｈ』をレベル低下させることなくＬＢＬ<m>，ＬＢＬＸ<m>へ伝えるようにしているため、反転論理のバンクカラム信号ＧＣＸ−ｎ<m>を使用する。
【００６０】
ここで、図５に示されるように、図４を参照して説明したセンスアンプＳＡは、ラッチ回路(ＳＩ2，ＳＩ3)を有し、そのラッチノードＷＳＡＥ<m>は通常『Ｌ』になっている。選択カラムｍのバンクカラム信号ＧＣＸ−ｎ<m>が『Ｌ』になると、ラッチノードＷＳＡＥ<m>は『Ｌ』から『Ｈ』に変化し、トランジスタＳＴＮ7がオンする。
【００６１】
しかしながら、ＧＣＸ−ｎ<m>が『Ｌ』であるため、トランジスタＳＴＮ6はオフしており、この時点では、センスアンプＳＡは起動しない。従って、ＧＣＸ−ｎ<m>が『Ｌ』になっている間(センスアンプＳＡが起動する前)、ビット線ＧＢＬ<m>，ＬＢＬ<m>(ＧＢＬＸ<m>，ＬＢＬＸ<m>）のレベルは、チャージシェアによる小振幅のレベル変化になる。
【００６２】
すなわち、ライトドライバのソースノードＷＲＶＳＳは、通常、低電位電源レベルＶＳＳにディスチャージされている。そして、データ書き込み時に、ＷＥＮ，ＣＯＬ<m>およびＰＲＥが『Ｈ』で、ＧＣＸ−ｎ<m>が『Ｌ』になると、ＧＢＬ<m>およびＬＢＬ<m>は、『Ｈ』(ＶＤＤ)の状態でフローティングになり、ＷＲＶＳＳは、『Ｌ』(ＶＳＳ)の状態でフローティングになる。
【００６３】
また、ビット線(ＧＢＬ<m>およびＬＢＬ<m>)の総容量は、ＣLBL＋ＣGBLになり、ノードＷＲＶＳＳの容量は、ＣWRVSSになる。この『Ｌ』レベルで容量ＣWRVSSと、『Ｈ』レベルで容量ＣLBL＋ＣGBLが接続されることにより、グローバルビット線ＧＢＬ<m>(ローカルビット線ＬＢＬ<m>)のレベル変化は、チャージシェアによる小振幅のものになる。ここで、チャージシェアによる小振幅とは、例えば、ＶＤＤとＶＳＳのフルスイングの１／１０程度である。
【００６４】
なお、書き込みデータＷＤが『Ｌ』の場合には、ノードＷＲＶＳＳの容量ＣWRVSSと、相補のビット線の他方(ＧＢＬＸ<m>，ＬＢＬＸ<m>)の容量(ＧＢＬ<m>，ＬＢＬ<m>の容量と同じ)ＣLBL＋ＣGBLによるチャージシェアが発生する。
【００６５】
このように、チャージシェアを使ってグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>を振幅させることで、トランジスタのランダムバラツキに関係なく、振幅量を一定にすることができる。例えば、センスアンプ回路ＳＡを動作させるための最小振幅(ビット線振幅量)がＶＤＤの１０％とすると、ビット線の総容量（ＣGBL＋ＣLBL）とライトドライバのソースノードの容量ＣWRVSSは、９：１の容量比にすればよい。
【００６６】
このように、チャージシェアによる小振幅のレベル変化がＧＢＬ<m>(ＬＢＬ<m>)に生じたところで、バンクカラム信号ＧＣＸ−ｎ<m>を『Ｌ』から『Ｈ』に立ち上げて、センスアンプ回路ＳＡを起動する。すなわち、ＧＣＸ−ｎ<m>を『Ｈ』にすることで、トランジスタＳＴＰ3をオフし、トランジスタＳＴＮ6をオンしてセンスアンプ回路ＳＡを活性化する。
【００６７】
センスアンプ回路ＳＡが活性化されると、小振幅のローカルビットＬＢＬ<m>の電位は、フルスイング(ＶＳＳ)まで増幅される。このとき、ワード線ＷＬを『Ｌ』から『Ｈ』に立ち上げることで、ワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間のメモリセルＭＣを選択し、このメモリセルＭＣに対するデータ書き込みが行われる。
【００６８】
なお、書き込みデータＷＤが『Ｌ』の場合には、相補のグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>およびローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>のレベルが逆転することになる。
【００６９】
また、メモリセルＭＣとしては、例えば、一般的な６トランジスタのＳＲＡＭセルや負荷を抵抗素子に代えた４トランジスタのＳＲＡＭセル、或いは、８トランジスタのＳＲＡＭセルを適用することができる。さらに、メモリセルＭＣとしては、ＳＲＡＭセルに限定されるものではなく、ＤＲＡＭセル等であってもよい。また、グローバルビット線およびローカルビット線は、相補(差動)でもよいが、シングルエンドのものでも適用可能である。
【００７０】
このように、本実施例によれば、データ書き込み時において、ローカルビット線よりも配線長が長く多くの電力を消費するグローバルビット線では、小振幅(例えば、フルスイングの１／１０程度)の信号を扱うことで、消費電力を低減することが可能になる。
【００７１】
また、グローバルビット線の小振幅信号は、ライトドライバのソースノードＷＲＶＳＳの容量(ＣWRVSS：第１容量)とビット線の総容量(グローバルビット線ＧＢＬの容量ＣGBLとローカルビット線ＬＢＬの容量ＣLBLの和：第２容量)の容量比により生成する。すなわち、第１容量ＣWRVSSと第２容量(ＣGBL＋ＣLBL)の間でチャージシェアが発生し、その第１および第２容量の容量比によって、グローバルビット線の信号(小振幅信号)が得られる。
【００７２】
そして、グローバルビット線の小振幅信号をローカルビット線に伝えた後、グローバルビット線を切り離し、ローカルビット線の小振幅信号を、センスアンプ回路を使って増幅し、フルスイング(ＶＤＤ〜ＶＳＳの振幅レベル)させる。
【００７３】
ここで、第１容量ＣWRVSSは、例えば、ノードＷＲＶＳＳの配線容量やライトドライバトランジスタＴＰＬm〜ＴＰＬ0，ＴＰＲm〜ＴＰＲ0とディスチャージトランジスタＴＮのジャンクション容量を用いることで占有面積の増大をなくすことができる。なお、第１容量ＣWRVSSの値が小さい場合には、例えば、ノードＷＲＶＳＳにダミー容量Ｃdを設け、或いは、ジャンクション容量が大きいトランジスタを適用することになる。
【００７４】
このようにして、ライトドライバのソースノードの容量ＣWRVSSを、例えば、ビット線の総容量(グローバルビット線の容量ＣGBL＋ローカルビット線の容量ＣLBL)の１／９程度に設定することができる。
【００７５】
一例として、バンク数を８、カラム数を４と仮定した場合、データ書き込み時の１ビット当たりの電力は、次のようになる。まず、ローカルビット線の消費電力について説明する。選択カラムのローカルビット線は、チャージシェアを使って一定量ディスチャージするが、この分は電力を消費しないため、以下のようになる。
【００７６】
ローカルビット線の消費電力をＰLBLとすると、ＰLBL＝非選択カラムの電力＋選択カラムの電力になる。非選択カラムの電力ＰLBLNSCは、以下のように表される。
ＰLBLNSC＝ＣLBL×ＶＤＤ2×(カラム数−１)
＝ＣLBL×ＶＤＤ2×３
【００７７】
また、選択カラムの電力ＰLBLSCは、以下のように表される。
ＰLBLSC＝ディスチャージの電力＋チャージ時の電力
＝(１／２×ＣLBL×(ＣGBL＋ＣLBL／ＣGBL＋ＣLBL＋ＣWRVSS))×ＶＤＤ2)＋(１／２×ＣLBL×ＶＤＤ2)
【００７８】
ここで、(ＣGBL＋ＣLBL)とＣWRVSSの容量比を９：１とする(小振幅がフルスイングの１／１０の場合)と、ＰLBLSCなので、ＰLBLSCは以下のように表すことができる。
ＰLBLSC＝(１／２×ＣLBL×０．９×ＶＤＤ2)＋(１／２×ＣLBL×ＶＤＤ2)
＝０．９５×ＣLBL×ＶＤＤ2
【００７９】
よって、ローカルビット線の消費電力ＰLBLは、
ＰLBL＝(ＣLBL×ＶＤＤ2×３)＋(０．９５×ＣLBL×ＶＤＤ2)
＝３．９５×ＣLBL×ＶＤＤ2
【００８０】
次に、グローバルビット線の消費電力について説明する。グローバルビット線もローカルビット線と同様にチャージシェアを使ってディスチャージしている。よって、グローバルビット線での消費電力は、プリチャージ時のみ考えれば良い。従って、グローバルビット線消費電力ＰGBLは、以下のように表される。
ＰGBL＝ＣGBL×(ＣWRVSS/ＣGBL＋ＣLBL＋ＣWRVSS)×ＶＤＤ2×(１／２)
【００８１】
ここで、(ＣGBL＋ＣLBL)とＣWRVSSの容量比は、９：１なので、ＰGBLは以下のように表すことができる。
ＰGBL＝ＣGBL×０．１×ＶＤＤ2×(１／２)
【００８２】
グローバルビット線容量ＣGBLは、ローカルビット線容量ＣLBLに対して約バンク数−１倍大きいので、ＰGBLは以下のように表すことができる。
ＰGBL＝ＣLBL×７×０．１×ＶＤＤ2×(１／２)
＝０．３５×ＣLBL×ＶＤＤ2
【００８３】
次に、ライトドライバのソースノードの消費電力について説明する。ライトドライバのソースノードＷＲＶＳＳは、チャージシェアを使ってノードをチャージするため、チャージする際には電力を消費しない。従って、ディスチャージ時のみ考えれば良い。
【００８４】
ライトドライバのソースノードＷＲＶＳＳの消費電力ＰWRVSSは、以下のように表される。
ＰWRVSS＝ＣWRVSS×(ＣGBL＋ＣLBL／ＣGBL＋ＣLBL＋ＣWRVSS)×ＶＤＤ2×(１／２)
【００８５】
ここで、(ＣGBL＋ＣLBL)とＣWRVSSの容量比は、９：１なので、ＰWRVSSは、以下のように表すことができる。
ＰWRVSS＝(１／９)×(ＣGBL＋ＣLBL)×０．９×ＶＤＤ2×(１／２)
【００８６】
グローバルビット線の容量(寄生容量)ＣGBLは、ローカルビット線の容量(寄生容量)ＣLBLに対して約バンク数−１倍大きいので、ＰWRVSSは、以下のように表すことができる。
ＰWRVSS＝(１／９)×ＣLBL×８×０．９×ＶＤＤ2×(１／２)
＝０．４×ＣLBL×ＶＤＤ2
【００８７】
よって、データ書き込み時の１ビット当たりの消費電力ＰBLは、以下のようになり、図１および図２を参照してものに対して、約５７．３％削減することが可能になる。
ＰBL＝ＰLBL＋ＰGBL＋ＰWRVSS
＝(３．９５＋０．３５＋０．４)×ＣLBL×ＶＤＤ2
＝４．７×ＣLBL×ＶＤＤ2
【００８８】
このように、本実施例は、容量の大きいグローバルビット線をフルスイングで充放電する代わりに、例えば、グローバルビット線の数分の１程度の容量のライトドライバのソースノードを充放電させることで、データ書き込み時の消費電力の低減を可能とする。
【００８９】
また、本実施例によれば、チャージシェアを使ってグローバルビット線を振幅させるため、トランジスタのランダムバラツキの影響を殆ど受けずに、消費電力を低減することができる。さらに、主としてライトドライバのソースノードの容量(トランジスタのジャンクション容量)とソースラインの配線容量を用いるため、面積ペナルティー(占有面積の増大)も殆ど生じない。
【００９０】
なお、図３〜図５を参照して説明した半導体記憶装置およびセンスアンプ回路ＳＡは、単なる例であり、様々な回路および信号を適用することができるのはいうまでもない。
【００９１】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００９２】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数のグローバルビット線と、
前記各グローバルビット線に接続された複数のローカルビット線と、
前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置であって、
前記メモリセルに対してデータを書き込む場合、
前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を第１レベルとし、
前記ローカルビット線のレベルを、前記第１レベルよりも大きい第２レベルに拡大して前記メモリセルにデータを書き込む、
ことを特徴とする半導体記憶装置。
【００９３】
（付記２）
前記第１レベルは、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って規定される、
ことを特徴とする付記１に記載の半導体記憶装置。
【００９４】
（付記３）
さらに、
前記ローカルビット線を前記グローバルビット線から切り離した後、前記ローカルビット線の前記第１レベルを、前記第２レベルに拡大するセンスアンプ回路を含む、
ことを特徴とする付記１または付記２に記載の半導体記憶装置。
【００９５】
（付記４）
前記グローバルビット線を駆動する配線は、ライトドライバのソースラインである、
ことを特徴とする付記２に記載の半導体記憶装置。
【００９６】
（付記５）
さらに、
前記ライトドライバのソースラインに接続されたダミー容量を含む、
ことを特徴とする付記４に記載の半導体記憶装置。
【００９７】
（付記６）
前記メモリセルは、スタティックランダムアクセルメモリセルである、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の半導体記憶装置。
【００９８】
（付記７）
前記グローバルビット線および前記ローカルビット線は、相補構成とされている、
ことを特徴とする付記１乃至付記６のいずれか１項に記載の半導体記憶装置。
【００９９】
（付記８）
複数のグローバルビット線と、
前記各グローバルビット線に接続された複数のローカルビット線と、
前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置のデータ書き込み方法であって、
前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って第１レベルとし、
前記ローカルビット線を、前記グローバルビット線から切り離した後、前記第１レベルよりも大きい第２レベルとして前記メモリセルにデータを書き込む、
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【０１００】
（付記９）
前記ローカルビット線を前記第１レベルから前記第２レベルに拡大するとき、前記データ書き込みを行う前記メモリセルに対応するワード線を選択して当該メモリセルに前記ローカルビット線を接続する、
ことを特徴とする付記８に記載の半導体記憶装置のデータ書き込み方法。
【符号の説明】
【０１０１】
ＣGBL    グローバルビット線の容量
ＣLBL    ローカルビット線の容量
ＣWRVSS    ドライバの低電位電源線（ライトドライバのソースライン）の容量
ＣＯＬ<0>〜ＣＯＬ<m>    カラム信号
Ｃd    ダミー容量
ＧＢＬ<0>，ＧＢＬＸ<0>〜ＧＢＬ<m>，ＧＢＬＸ<m>    グローバルビット線
ＧＣ−０<0>〜ＧＣ−ｎ<0>，…，ＧＣ−０<m>〜ＧＣ−ｎ<m>    バンクカラム信号
ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>    ローカルビット線
ＬＳＡＥ    センスアンプイネーブル信号
ＭＣ    メモリセル
ＰＲＥ    プリチャージ信号
ＳＡ    センスアンプ回路
ＴＮ    ｎＭＯＳトランジスタ
ＴＰ    ｐＭＯＳトランジスタ
ＶＤＤ    高電位電源線(高電位電源レベル)
ＶＳＳ    低電位電源線(低電位電源レベル)
ＷＥＮ    ライトイネーブル信号
ＷＬ    ワード線
ＷＲＶＳＳ    ドライバの低電位電源線（ライトドライバのソースライン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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