(57)【特許請求の範囲】
【請求項１】
複数のプロセッサが双方向に通信を行うマルチプロセッサ装置であって、
前記複数のプロセッサに含まれるプロセッサは、
電力供給がされた状態に維持され、プロセッサ外部からデータを受信する受信部と、
プロセッサ外部にデータを送信する送信部と、
前記送信部がプロセッサ外部にデータを送信する場合に前記送信部への電力供給が行われ、前記送信部がプロセッサ外部にデータを送信しない場合に前記送信部への電力供給が遮断されるように制御する電力制御部と、
を備え、
前記各プロセッサは、命令を実行する実行部と、該実行部によってアクセスされるメモリを制御するメモリ制御部と、を備え、
前記電力制御部は、前記実行部がメモリ空間にアクセスする際に生成する信号と、前記メモリ制御部が所定の場合に生成する信号とに基づいて、前記送信部への電力供給を行うか否かを決定する、
マルチプロセッサ装置。
【請求項２】
前記実行部によってアクセスされるメモリは、キャッシュメモリを含み、
前記メモリ制御部が所定の場合に生成する信号は、前記メモリ制御部が他のプロセッサのキャッシュメモリに格納されたデータを無効化するように要求する際に生成される信号を含む、
請求項１記載のマルチプロセッサ装置。
【請求項３】
前記実行部によってアクセスされるメモリは、キャッシュメモリを含み、
前記メモリ制御部が所定の場合に生成する信号は、キャッシュミスが発生した際に生成される信号を含む、
請求項１記載のマルチプロセッサ装置。
【請求項４】
複数のプロセッサが双方向に通信を行うマルチプロセッサ装置の電力制御方法であって、
前記複数のプロセッサに含まれるプロセッサの電力制御部が、
プロセッサ外部からデータを受信する受信部を電力供給がされた状態に維持し、
プロセッサ外部にデータを送信する送信部がプロセッサ外部にデータを送信する場合に前記送信部への電力供給を行い、
前記送信部がプロセッサ外部にデータを送信しない場合に前記送信部への電力供給を遮断し、
前記各プロセッサは、命令を実行する実行部と、該実行部によってアクセスされるメモリを制御するメモリ制御部と、を備え、
前記電力制御部は、前記実行部がメモリ空間にアクセスする際に生成する信号と、前記メモリ制御部が所定の場合に生成する信号とに基づいて、前記送信部への電力供給を行うか否かを決定する、
マルチプロセッサ装置の電力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプロセッサ装置、及びマルチプロセッサ装置の電力制御方法に関する。
【背景技術】
【０００２】
従来、双方向に通信を行う複数のプロセッサを有するマルチプロセッサ装置が知られている。マルチプロセッサ装置では、電力消費の増大が問題となっており、電力消費を低減することへの要求が大きい。各プロセッサが有するプロセッサコアやＣＰＵ等における電力消費は、例えば搭載されるＯＳ（オペレーティングシステム）が電力ステートを変更することで、低減することができる。一方、プロセッサコアやＣＰＵ以外の部分の電力制御は比較的困難である。
【０００３】
パワーマネジメント制御を行うＨＤＤコントローラが知られている。このＨＤＤコントローラでは、ＣＰＵが、ＨＤＤへのライト命令を書き込むコマンドレジスタにライトアクセスすると、コマンドレジスタライト監視部が、パワーマネジメント制御部へアクセス情報を伝達する。また、転送終了監視部が、所定の状態のときにパワーマネジメント制御部へＨＤＤへの転送終了情報を伝達する。パワーマネジメント制御部は、転送終了信号を受信するとインターフェースに対してパワーマネジメントモードへ移行させる命令を出し、コマンドレジスタライト監視部からアクセス情報を受信するとパワーマネジメントモードから通常モードへの復帰命令を出す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２９３４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のＨＤＤコントローラは、双方向に通信を行う複数のプロセッサを有するマルチプロセッサ装置を対象としていない。このため、上記従来のＨＤＤコントローラは、双方向に通信を行う複数のプロセッサを有するマルチプロセッサ装置において、通信インターフェースの電力制御を適切に行うことができない。
【０００６】
一つの側面では、本発明は、双方向に通信を行う複数のプロセッサを備えるマルチプロセッサ装置において、通信インターフェースを省電力且つ適切に作動させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、
複数のプロセッサが双方向に通信を行うマルチプロセッサ装置であって、
前記複数のプロセッサに含まれるプロセッサは、
電力供給がされた状態に維持され、プロセッサ外部からデータを受信する受信部と、
プロセッサ外部にデータを送信する送信部と、
前記送信部がプロセッサ外部にデータを送信する場合に前記送信部への電力供給が行われ、前記送信部がプロセッサ外部にデータを送信しない場合に前記送信部への電力供給が遮断されるように制御する電力制御部と、
を備え、
前記各プロセッサは、命令を実行する実行部と、該実行部によってアクセスされるメモリを制御するメモリ制御部と、を備え、
前記電力制御部は、前記実行部がメモリ空間にアクセスする際に生成する信号と、前記メモリ制御部が所定の場合に生成する信号とに基づいて、前記送信部への電力供給を行うか否かを決定する、マルチプロセッサ装置である。
【発明の効果】
【０００８】
一実施態様によれば、双方向に通信を行う複数のプロセッサを備えるマルチプロセッサ装置において、通信インターフェースを省電力且つ適切に作動させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施例に係るマルチプロセッサ装置１の全体構成例である。
【図２】マルチコアプロセッサチップ１０のハードウェア構成例である。
【図３】マルチコアプロセッサチップ間の通信接続に関するハードウェア構成を示す図である。
【図４】電源回路３０による制御の流れを示すフローチャートの一例である。
【図５】Ｔｘ部アクティブ化信号生成部３２がＴｘ部アクティブ化信号を生成する処理を説明するための説明図である。
【図６】Ｌ３キャッシュコントローラ部３６が保持するテーブルデータ３６Ａの一例である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１１】
以下、図面を参照し、本発明の一実施例に係るマルチプロセッサ装置、及びその電力制御方法について説明する。
【００１２】
図１は、本発明の一実施例に係るマルチプロセッサ装置１の全体構成例である。マルチプロセッサ装置１は、マルチコアプロセッサチップ１０＃０、１０＃１、１０＃２、１０＃３を備える。各マルチコアプロセッサチップ同士は、シリアル通信線５０によって双方向に通信を行うことができる。また、各マルチコアプロセッサチップは、それぞれＤＩＭＭ（Dual  Inline  Memory  Module）４０＃０、４０＃１、４０＃２、４０＃３に接続されている。各ＤＩＭＭは、複数のＤＲＡＭ（Dynamic  Random  Access  Memory）チップをプリント基板上に搭載したメモリモジュールであり、各マルチコアプロセッサチップのメインメモリとして機能する。以下、いずれのマルチコアプロセッサチップであるかを区別しないときは、単にマルチコアプロセッサチップ１０と表記して説明する。
【００１３】
図２は、マルチコアプロセッサチップ１０のハードウェア構成例である。マルチコアプロセッサチップ１０は、コア１１（０）、１１（１）、１１（２）、１１（３）と、コア間結合網２０と、ＤＤＲコントローラ２２、２３と、ＤＤＲメモリインターフェース２４、２５と、最下位のキャッシュメモリであるＬ３キャッシュ２６とを備える。
【００１４】
コア１１（０）、１１（１）、１１（２）、１１（３）は、それぞれＬ１キャッシュ１３（０）、１３（１）、１３（２）、１３（３）と、Ｌ２キャッシュ１４（０）、１４（１）、１４（２）、１４（３）とを備える。また、各コアは、命令を実行するための各種演算器、ＬＳＵ（Load  Store  Unit）等を有する。以下、コア１１（０）、１１（１）、１１（２）、１１（３）を、プロセッサコア部１１と総称する。
【００１５】
コア間結合網２０は、各コア間を接続する。ＤＤＲコントローラ２２、２３とＤＤＲメモリインターフェース２４、２５は、マルチコアプロセッサチップ１０に対応するＤＩＭＭと間のインターフェースとして機能する。
【００１６】
また、マルチコアプロセッサチップ１０は、プロセッサ間通信インターフェース２８（０）、２８（１）、２８（２）、２８（３）を備える。プロセッサ間通信インターフェース２８（０）、２８（１）、２８（２）は、例えば、他のマルチコアプロセッサチップ１０との間を接続するシリアル通信線５０に、それぞれ接続される。また、プロセッサ間通信インターフェース２８（３）は、例えば、ＨＤＤ（Hard  Disk  Drive）やＰＣＩ  Ｅｘｐｒｅｓｓ等に接続するための図示しないＩ／Ｏハブに接続される。以下、いずれのプロセッサ間通信インターフェースであるかを区別しないときは、単にプロセッサ間通信インターフェース２８と表記して説明する。
【００１７】
図３は、マルチコアプロセッサチップ間の通信接続に関するハードウェア構成を示す図である。本図は、マルチコアプロセッサチップ１０＃０とマルチコアプロセッサチップ１０＃１との間の通信接続に関する構成を示している。
【００１８】
各マルチコアプロセッサチップのプロセッサ間通信インターフェース２８は、Ｔｘ部２８Ａと、Ｒｘ部２８Ｂとを有する。マルチコアプロセッサチップ１０＃０のＴｘ部２８Ａはマルチコアプロセッサチップ１０＃１のＲｘ部２８Ｂとシリアル通信線５０を介して接続される。マルチコアプロセッサチップ１０＃０のＴｘ部２８Ａはマルチコアプロセッサチップ１０＃１のＲｘ部２８Ｂとシリアル通信線５０を介して接続される。シリアル通信線５０のＲｘ部側は、終端抵抗Ｒを介してグランド端子等に接続される。
【００１９】
各マルチコアプロセッサチップのＴｘ部２８Ａは、例えば送信バッファ２８Ａａ、ＩＯバッファ２８Ａｂ等を有する。また、各マルチコアプロセッサチップのＲｘ部２８Ｂは、例えば受信バッファ２８Ａａ、ＩＯバッファ２８Ａｂ等を有する。
【００２０】
プロセッサ間通信インターフェース２８には、電源２９から電力が供給される。プロセッサ間通信インターフェース２８のＲｘ部２８Ｂには、電源２９が起動している間、すなわちマルチプロセッサ装置１が起動している間、定常的に電力が供給される。このため、Ｒｘ部２８Ｂは、他ノードが送信したデータを漏らさずに受信することができる。
【００２１】
一方、プロセッサ間通信インターフェース２８のＴｘ部２８Ａには、電源回路３０によって電力供給のオン／オフ制御が行われる。図４は、電源回路３０による制御の流れを示すフローチャートの一例である。電源回路３０は、まず、Ｔｘ部アクティブ化信号が入力されているか否かを判定する（Ｓ１００）。Ｔｘ部アクティブ化信号が入力されている場合、電源回路３０は、Ｔｘ部２８Ａに電力を供給する（Ｓ１０２）。Ｔｘ部アクティブ化信号が入力されていない場合、電源回路３０は、送信バッファ２８Ａａに送信データがあるか否かを判定する（Ｓ１０４）。送信バッファ２８Ａａに送信データがある場合、電源回路３０は、Ｔｘ部２８Ａに電力を供給する（Ｓ１０２）。電源回路３０は、Ｔｘ部アクティブ化信号が入力されておらず、且つ送信バッファ２８Ａａに送信データが無い場合、Ｔｘ部２８Ａへの電力供給を遮断する（Ｓ１０６）。
【００２２】
Ｔｘ部アクティブ化信号生成部３２は、マルチコアプロセッサチップ内の各構成要素が生成する制御信号に基づいて、Ｔｘ部アクティブ化信号を生成し電源回路３０に出力する。以下、これにＴｘ部アクティブ化信号の生成手法について説明する。
【００２３】
図５は、Ｔｘ部アクティブ化信号生成部３２がＴｘ部アクティブ化信号を生成する処理を説明するための説明図である。Ｔｘ部アクティブ化信号生成部３２には、プロセッサコア部１１から信号Ａ、Ｂが、Ｒｘリード信号生成部３４から信号Ｅが、Ｌ３キャッシュ２６を制御するＬ３キャッシュコントローラ部３６から信号Ｃ、Ｄが、それぞれ入力される。また、プロセッサコア部１１からＬ３キャッシュコントローラ部３６には信号Ｆが入力される。
【００２４】
信号Ａは、プロセッサコア部１１が、自ノードすなわち当該マルチコアプロセッサチップに接続されたＤＩＭＭ以外のメモリ空間にアクセスする際に生成する、他ノードメモリ空間アクセス信号である。以下、他のマルチコアプロセッサチップのことを、「他ノード」と称する。自ノードに接続されたＤＩＭＭ以外のメモリ空間とは、例えば他ノードに接続されたＤＩＭＭ、及びＩ／Ｏハブに接続されたＨＤＤやＰＣＩ  Ｅｘｐｒｅｓｓ等を示すメモリ空間である。
【００２５】
信号Ｂは、プロセッサコア部１１が、ノンキャッシャブル空間にアクセスする際に生成する、ノンキャッシャブル空間アクセス信号である。ノンキャッシャブル空間とは、例えば、Ｉ／Ｏハブに接続されたＨＤＤやＰＣＩ  Ｅｘｐｒｅｓｓ等を示すメモリ空間である。
【００２６】
信号Ｃは、プロセッサコア部１１からロード／ストアアクセス信号である信号Ｆが入力されるのに応じて、Ｌ３キャッシュコントローラ部３６がＬ３キャッシュ２６を探索した結果、キャッシュミスが生じた際に出力されるＬ３キャッシュミス信号である。
【００２７】
信号Ｄは、Ｌ３キャッシュコントローラ部３６がＬ３キャッシュ２６を更新した際に生成される他ノードキャッシュ一貫性保持要求信号である。Ｌ３キャッシュコントローラ部３６は、例えばテーブルデータ３６Ａを参照し、他ノードキャッシュ一貫性保持要求信号を生成する。図６は、Ｌ３キャッシュコントローラ部３６が保持するテーブルデータ３６Ａの一例である。テーブルデータ３６Ａは、例えば他ノードに当該データを転送したか否かを示すフラグ１、及び自ノードのＤＩＭＭ４０に対してＬ３キャッシュ２６に格納されたデータが新しいか否かを示すフラグ２が、ＤＩＭＭ４０のアドレスに対応付けられたデータである。Ｌ３キャッシュコントローラ部３６は、Ｌ３キャッシュ２６に格納されたデータの一部を更新すると、該当するデータを含むキャッシュラインに対応付けられたフラグ１を参照し、当該データを転送済であることが判明すると、他ノードキャッシュ一貫性保持要求信号を他ノードに送信する。他ノードキャッシュ一貫性保持要求信号は、より具体的には、他ノードが有するＬ３キャッシュ２６に格納された該当するデータを含むキャッシュラインを無効化することを要求する信号である。なお、フラグ２は、所望のタイミングでＬ３キャッシュ２６に格納されたデータをＤＩＭＭ４０に書き込む際に参照される。すなわち、フラグ２がオンになっていれば、Ｌ３キャッシュ２６に格納されたデータがＤＩＭＭ４０に格納されたデータよりも新しいことが分かるため、Ｌ３キャッシュコントローラ部３６は、例えば該当するデータを含むキャッシュラインが置き換えられる場合や無効化される場合には、該当するデータをＤＩＭＭ４０に書き込む。
【００２８】
信号Ｅは、他ノードから自ノードへのデータアクセスのうち、他ノードからのリードアクセスがあったときに、Ｒｘリード信号生成部３４により生成される。
【００２９】
Ｔｘ部アクティブ化信号生成部３２は、これらの信号に基づいて、Ｔｘ部アクティブ化信号Ｇを生成し出力する。式（１）は、Ｔｘ部アクティブ化信号生成部３２が信号Ｇを生成する条件を示す論理式である。
【００３０】
信号Ｇ  ＝  信号Ａ  ＡＮＤ  （信号Ｂ  ＯＲ  信号Ｃ）  ＯＲ  信号Ｄ  ＯＲ  信号Ｅ      …（１）
信号Ａは、プロセッサコア部１１が他ノードのメモリ空間へアクセスする際に生成される信号であるが、他ノードのメモリ空間に格納されたアクセス先のデータがＬ３キャッシュ２６に格納されている場合、実際には他ノードへのデータアクセスは生じない。一方、信号Ｂはノンキャッシャブル空間アクセス信号であり、信号ＣはＬ３キャッシュミス信号であるため、いずれもＬ３キャッシュ２６に該当するデータが存在しないことを示している。
【００３１】
従って、「信号Ａ  ＡＮＤ  （信号Ｂ  ＯＲ  信号Ｃ）」という論理和は、プロセッサコア部１１が他ノードのメモリ空間へ「実際に」アクセスすることを示しており、この論理和を満たす場合には、Ｔｘ部アクティブ化信号Ｇが生成される。
【００３２】
また、信号Ｄは、Ｌ３キャッシュコントローラ部３６が他ノードに送信する他ノードキャッシュ一貫性保持要求信号であるため、他ノードへのデータ送信が実際に行われる。従って、信号Ｄが入力された場合には、Ｔｘ部アクティブ化信号Ｇが生成される。
【００３３】
また、信号Ｅは、他ノードからのリードアクセスがあったときに生成される信号であるため、アクセス先に格納されたデータを他ノードに返信するためのデータ送信が実際に行われる。従って、信号Ｅが入力された場合には、Ｔｘ部アクティブ化信号Ｇが生成される。
【００３４】
Ｔｘ部アクティブ化信号生成部３２は、入力された制御信号に基づいて、Ｔｘ部２８Ａが実際に他ノードへのデータ送信を行う場面であるか否かを正確に判別し、Ｔｘ部アクティブ化信号Ｇを生成することができる。また、Ｔｘ部アクティブ化信号生成部３２は、制御信号に対する論理和に基づいてＴｘ部アクティブ化信号Ｇを生成するため、複雑なソフトウェアを使用することなく実用化される。より具体的には、Ｔｘ部アクティブ化信号生成部３２は、マルチコアプロセッサチップ１０に搭載されたＯＳ等のソフトウェアを改版することなく実用化される。
【００３５】
（Ｔｘ部アクティブ化信号Ｇを生成する論理和の他の例）
ところで、マルチプロセッサ装置の構成として、ＳＭＰ（Symmetric  Multi-Processor）構成が知られている。ＳＭＰ構成を採用したマルチプロセッサ装置では、自ノードメモリ空間と他ノードメモリ空間はソフトウェア上、区別されないため、プロセッサコア部が信号Ａを生成できない場合がある。この場合、Ｔｘ部アクティブ化信号生成部３２は、上式（１）に代えて、次式（２）を用いてＴｘ部アクティブ化信号Ｇを生成する。
【００３６】
信号Ｇ  ＝  信号Ｂ  ＯＲ  信号Ｃ  ＯＲ  信号Ｄ  ＯＲ  信号Ｅ      …（２）
こうすれば、「プロセッサコア部１１が自ノードのＤＩＭＭ４０にアクセスしようとしてキャッシュミスが生じた」場合にも信号Ｇが生成されることになり、この場合についてはＴｘ部２８Ａへの不要な電力供給がなされることになる。しかしながら、その他の場合に関してはＴｘ部２８Ａが実際に他ノードへのデータ送信を行う場面であるか否かを正確に判別することができるため、上式（２）を採用したマルチプロセッサ装置は、十分な実用性を備えている。
【００３７】
一方、マルチプロセッサ装置がｃｃＮＵＭＡ（Cache  coherent  Non-Uniformed  Memory  Access）アーキテクチャと称される構成を採用している場合は、自ノードメモリ空間と他ノードメモリ空間は明確に区別される。この場合、プロセッサコア部が信号Ａを容易に生成することができる。従って、ｃｃＮＵＭＡを採用したマルチプロセッサ装置は、上式（１）を採用することができ、ＳＭＰ構成を採用したマルチプロセッサ装置よりも電力消費を低減することができる。
【００３８】
以上説明した本実施例のマルチプロセッサ装置、及びその電力制御方法によれば、Ｔｘ部アクティブ化信号生成部３２が、入力された制御信号に基づいて、Ｔｘ部２８Ａが実際に他ノードへのデータ送信を行う場面であるか否かを正確に判別することができる。
【００３９】
そして、Ｔｘ部アクティブ化信号に基づいて電源回路３０がＴｘ部２８Ａへの電力供給のオン／オフ制御を行うため、Ｔｘ部２８Ａの電力消費を低減することができる。
【００４０】
また、プロセッサ間通信インターフェース２８のＲｘ部２８Ｂには、電源２９が起動している間、すなわちマルチプロセッサ装置が起動している間、定常的に電力が供給される。このため、Ｒｘ部２８Ｂは、他ノードが送信したデータを漏らさずに受信することができる。
【００４１】
これらの結果、本実施例のマルチプロセッサ装置は、通信インターフェース２８を省電力且つ適切に作動させることができる。
【００４２】
また、Ｔｘ部アクティブ化信号生成部３２は、制御信号に対する論理和に基づいてＴｘ部アクティブ化信号Ｇを生成するため、複雑なソフトウェアを使用することなく実用化される。
【００４３】
なお、特許請求の範囲における「電力制御部」は、例えばＴｘ部アクティブ化信号生成部３２及び電源回路３０に対応し、「メモリ制御部」は、例えばＬ３キャッシュコントローラ部３６に対応し、「実行部」は、例えばプロセッサコア部１１に対応する。
【００４４】
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【００４５】
例えば、複数のマルチコアプロセッサチップがシリアル通信線５０によって接続された構成を例示したが、マルチプロセッサ装置は、全体が一チップに搭載されたものであってもよい。
【００４６】
以上の説明に関し、さらに以下の項を開示する。
（付記１）
複数のプロセッサが双方向に通信を行うマルチプロセッサ装置であって、
前記複数のプロセッサに含まれるプロセッサは、
電力供給がされた状態に維持され、プロセッサ外部からデータを受信する受信部と、
プロセッサ外部にデータを送信する送信部と、
前記送信部がプロセッサ外部にデータを送信する場合に前記送信部への電力供給が行われ、前記送信部がプロセッサ外部にデータを送信しない場合に前記送信部への電力供給が遮断されるように制御する電力制御部と、
を備えるマルチプロセッサ装置。
（付記２）
前記各プロセッサは、命令を実行する実行部と、該実行部によってアクセスされるメモリを制御するメモリ制御部と、を備え、
前記電力制御部は、前記実行部がメモリ空間にアクセスする際に生成する信号と、前記メモリ制御部が所定の場合に生成する信号とに基づいて、前記送信部への電力供給を行うか否かを決定する、
付記１記載のマルチプロセッサ装置。
（付記３）
前記実行部によってアクセスされるメモリは、キャッシュメモリを含み、
前記メモリ制御部が所定の場合に生成する信号は、前記メモリ制御部が他のプロセッサのキャッシュメモリに格納されたデータを無効化するように要求する際に生成される信号を含む、
付記２記載のマルチプロセッサ装置。
（付記４）
前記実行部によってアクセスされるメモリは、キャッシュメモリを含み、
前記メモリ制御部が所定の場合に生成する信号は、キャッシュミスが発生した際に生成される信号を含む、
付記２記載のマルチプロセッサ装置。
（付記５）
複数のプロセッサが双方向に通信を行うマルチプロセッサ装置の電力制御方法であって、
前記複数のプロセッサに含まれるプロセッサの電力制御部が、
プロセッサ外部からデータを受信する受信部を電力供給がされた状態に維持し、
プロセッサ外部にデータを送信する送信部がプロセッサ外部にデータを送信する場合に前記送信部への電力供給が行い、
前記送信部がプロセッサ外部にデータを送信しない場合に前記送信部への電力供給を遮断する、
マルチプロセッサ装置の電力制御方法。
（付記６）
付記１ないし４のいずれか１項記載のマルチプロセッサ装置であって、
前記複数のプロセッサに含まれる各プロセッサは、自己に接続されたメインメモリを主にアクセスするようにアドレス空間が割り当てられた分散共有メモリ型システムであることを特徴とする、マルチプロセッサ装置。
（付記７）
付記１ないし４のいずれか１項記載のマルチプロセッサ装置であって、
前記複数のプロセッサに含まれる各プロセッサは、それぞれ１チップで構成され、チップ間インターフェースを用いて双方向に通信を行うことを特徴とする、マルチプロセッサ装置。
【符号の説明】
【００４７】
１      マルチプロセッサ装置
１０    マルチコアプロセッサチップ
１１    コア
２０    コア間結合網
２６    Ｌ３キャッシュ
２８    プロセッサ間通信インターフェース
２８Ａ  Ｔｘ部
２８Ｂ  Ｒｘ部
２９    電源
３０    電源回路
３２    Ｔｘ部アクティブ化信号生成部
３４    Ｒｘリード信号生成部
３６    Ｌ３キャッシュコントローラ部
４０    ＤＩＭＭ
５０    シリアル通信線
【図１】
0005861496.tif 000002
【図２】
0005861496.tif 000003
【図３】
0005861496.tif 000004
【図４】
0005861496.tif 000005
【図５】
0005861496.tif 000006
【図６】
0005861496.tif 000007