(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記容量素子の電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記容量素子の電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
前記第１のトランジスタが有する、シリコン半導体層と、
前記シリコン半導体層が有する不純物領域と、
前記シリコン半導体層上の、第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上の、前記第１のトランジスタのゲート電極と、
前記第１のトランジスタのゲート電極の表面と接する領域を有する、前記第２のトランジスタのソース電極又はドレイン電極の一方と、
前記第２のトランジスタのソース電極又はドレイン電極の他方と、
前記第２のトランジスタのソース電極又はドレイン電極の一方、及び他方と、電気的に接続された、前記第２のトランジスタが有する酸化物半導体層と、
前記酸化物半導体層上の、第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上の、前記第２のトランジスタのゲート電極と、
前記第２のトランジスタのゲート電極上の、絶縁膜と、を有し、
前記酸化物半導体層は、開口部を有し、
前記開口部に設けられた、電極は、前記第２のトランジスタのソース電極又はドレイン電極の他方と電気的に接続される、ことを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記容量素子の電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記容量素子の電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
前記第１のトランジスタが有する、シリコン半導体層と、
前記シリコン半導体層が有する不純物領域と、
前記シリコン半導体層上の、第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上の、前記第１のトランジスタのゲート電極と、
前記第１のトランジスタのゲート電極の表面と接する領域を有する、前記第２のトランジスタのソース電極又はドレイン電極の一方と、
前記第２のトランジスタのソース電極又はドレイン電極の他方と、
前記第２のトランジスタのソース電極又はドレイン電極の一方、及び他方と、電気的に接続された、前記第２のトランジスタが有する酸化物半導体層と、
前記酸化物半導体層上の、第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上の、前記第２のトランジスタのゲート電極と、
前記第２のトランジスタのゲート電極上の、絶縁膜と、を有し、
前記酸化物半導体層は、第１の開口部を有し、
前記絶縁膜は、第２の開口部を有し、
前記第１の開口部及び前記第２の開口部に設けられた、電極は、前記第２のトランジスタのソース電極又はドレイン電極の他方と電気的に接続される、ことを特徴とする半導体装置。
【請求項３】
第１のトランジスタと、
第２のトランジスタと、
容量素子と、を有し、
前記容量素子の電極は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記容量素子の電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
前記第１のトランジスタが有する、シリコン半導体層と、
前記シリコン半導体層が有する、ソース領域と、
前記シリコン半導体層が有する、ドレイン領域と、
前記シリコン半導体層上の、第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上の、前記第１のトランジスタのゲート電極と、
前記シリコン半導体層上の、第１の絶縁膜と、
前記ソース領域と電気的に接続する、前記第１のトランジスタのソース電極と、
前記ドレイン領域と電気的に接続する、前記第１のトランジスタのドレイン電極と、
前記第１のトランジスタのゲート電極の表面と接する領域を有する、前記第２のトランジスタのソース電極又はドレイン電極の一方と、
前記第２のトランジスタのソース電極又はドレイン電極の他方と、
前記第２のトランジスタのソース電極又はドレイン電極の一方、及び他方と、電気的に接続された、前記第２のトランジスタが有する酸化物半導体層と、
前記酸化物半導体層上の、第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上の、前記第２のトランジスタのゲート電極と、
前記第２のトランジスタのゲート電極上の、第２の絶縁膜と、を有し、
前記第１の絶縁膜は、第１の開口部を有し、
前記第１の絶縁膜は、第２の開口部を有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第１の開口部に設けられ、
前記第２の絶縁膜は、第３の開口部を有し、
前記第２の絶縁膜は、第４の開口部を有し、
前記第１のトランジスタのソース電極又はドレイン電極の他方は、前記第２の開口部及び前記第４の開口部に設けられ、
前記第３の開口部に設けられた、電極は、前記第２のトランジスタのソース電極又はドレイン電極の他方と電気的に接続される、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶
装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。
【００１２】
開示する発明の一態様は、ソース線と、ビット線と、信号線と、ワード線と、ソース線と
ビット線との間に、並列に接続されたメモリセルと、ソース線と第１のスイッチング素子
を介して電気的に接続され、且つビット線と第２のスイッチング素子を介して電気的に接
続された第１の駆動回路と、ソース線と第３のスイッチング素子を介して電気的に接続さ
れた第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気
的に接続された第４の駆動回路と、を有し、メモリセルは、第１のゲート電極、第１のソ
ース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極
、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素
子と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され
、第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のゲート電極と、第
２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的
に接続され、ソース線と、第１のソース電極と、第２のソース電極または第２のドレイン
電極の他方とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接
続され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の
電極の他方とは電気的に接続された半導体装置である。
【００１３】
開示する発明の一態様は、ソース線と、ビット線と、信号線と、ワード線と、ソース線と
ビット線との間に、並列に接続されたメモリセルと、ソース線と第１のスイッチング素子
を介して電気的に接続され、且つビット線と第２のスイッチング素子を介して電気的に接
続された第１の駆動回路と、ビット線と第３のスイッチング素子を介して電気的に接続さ
れた第２の駆動回路と、信号線と電気的に接続された第３の駆動回路と、ワード線と電気
的に接続された第４の駆動回路と、を有し、メモリセルは、第１のゲート電極、第１のソ
ース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極
、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素
子と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され
、第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のゲート電極と、第
２のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的
に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第２
のソース電極または第２のドレイン電極の他方と、第１のドレイン電極とは、電気的に接
続され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の
電極の他方とは電気的に接続された半導体装置である。
【００１４】
開示する発明の他の一態様は、ｎ（ｎは自然数）本のビット線と、ｎ２（ｎ２はｎ／２以
上の最小の自然数）本のソース線と、ｍ（ｍは自然数）本の信号線と、ｍ本のワード線と
、ソース線とビット線との間に、並列に接続されたｍ×ｎ個のメモリセルと、ソース線と
第１のスイッチング素子を介して電気的に接続され、且つビット線と第２のスイッチング
素子を介して電気的に接続された第１の駆動回路と、ビット線と第３のスイッチング素子
を介して電気的に接続された第２の駆動回路と、信号線と電気的に接続された第３の駆動
回路と、ワード線と電気的に接続された第４の駆動回路と、を有し、ソース線は、同じ行
で隣り合う２つのメモリセルで共有され、メモリセルは、第１のゲート電極、第１のソー
ス電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、
第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子
と、を有し、第１のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
第２のトランジスタは、酸化物半導体材料を含んで構成され、第１のゲート電極と、第２
のソース電極または第２のドレイン電極の一方と、容量素子の電極の一方とは、電気的に
接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１の
ドレイン電極と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続
され、信号線と、第２のゲート電極とは、電気的に接続され、ワード線と、容量素子の電
極の他方とは電気的に接続された半導体装置である。
【００１５】
上記において、第１のスイッチング素子の制御信号は、情報の書き込み時にデアサートさ
れ、読み出し時にアサートされ、第２のスイッチング素子の制御信号は、情報の書き込み
時にデアサートされ、読み出し時にアサートされ、第３のスイッチング素子の制御信号は
、情報の書き込み時にアサートされ、読み出し時にデアサートされる、構成とすることが
できる。
【００１６】
また、上記において、第１のトランジスタは、酸化物半導体以外の半導体材料が用いられ
た第１のチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、
チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極
と、不純物領域と電気的に接続された第１のソース電極および第１のドレイン電極と、を
有する構成とすることができる。また、酸化物半導体以外の半導体材料に単結晶シリコン
を用いる構成とすることができる。また、第１のトランジスタは、第２のトランジスタよ
り動作が高速であることが好ましい。
【００１７】
また、上記において、第２のトランジスタは、第１のトランジスタの上方の第２のソース
電極および第２のドレイン電極と、酸化物半導体材料が用いられ、第２のソース電極およ
び第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、第２のチャネル
形成領域上の第２のゲート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有
する構成とすることができる。
【００１８】
また、上記において、容量素子は、第２のソース電極または第２のドレイン電極と、酸化
物半導体層と、第２のゲート絶縁層と、第２のゲート絶縁層上の容量素子用電極と、によ
って構成することができる。
【００１９】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示
する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材
料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば
、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
【００２１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２４】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２５】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
【００２６】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の
注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化と
いった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮
発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上す
る。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるた
め、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるとい
うメリットもある。
【００２７】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２８】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置の回路図
【図２】半導体装置の回路図
【図３】タイミングチャート図
【図４】半導体装置の回路図
【図５】半導体装置の回路図
【図６】半導体装置の回路図
【図７】タイミングチャート図
【図８】半導体装置の断面図および平面図
【図９】半導体装置の作製工程に係る断面図
【図１０】半導体装置の作製工程に係る断面図
【図１１】半導体装置の断面図および平面図
【図１２】半導体装置の作製工程に係る断面図
【図１３】半導体装置の断面図および平面図
【図１４】半導体装置の作製工程に係る断面図
【図１５】半導体装置の作製工程に係る断面図
【図１６】半導体装置の断面図および平面図
【図１７】半導体装置の平面図
【図１８】半導体装置を用いた電子機器を説明するための図
【図１９】メモリウィンドウ幅の調査結果を示す図
【図２０】酸化物半導体を用いたトランジスタの特性を示す図
【図２１】酸化物半導体を用いたトランジスタの特性評価用回路図
【図２２】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート
【図２３】酸化物半導体を用いたトランジスタの特性を示す図
【図２４】酸化物半導体を用いたトランジスタの特性を示す図
【図２５】半導体装置の断面図及び平面図。
【図２６】半導体装置の作製工程に係る断面図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトラ
ンジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３４】
図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジ
スタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とト
ランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、トランジスタ
１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、
容量素子１６４の電極の一方と電気的に接続されている。また、第３の配線（３ｒｄ  Ｌ
ｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接
続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電
気的に接続されている。また、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電
極の他方は電気的に接続されている。
【００３５】
ここで、トランジスタ１６２には、酸化物半導体を用いたトランジスタが適用される。酸
化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。
このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電
極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４
を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易に
なり、また、保持された情報の読み出しが容易になる。なお、酸化物半導体を用いたトラ
ンジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、
消費電力が小さく、動作速度もきわめて高いという特徴を有する。
【００３６】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【００３７】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４
の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２
をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持
される（保持）。
【００３８】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【００３９】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲー
ト電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態
」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電
位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０の
ゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル
電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、ト
ランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、
第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態
」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み
出すことができる。
【００４０】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外の
メモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０
がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の
配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となる
ような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。また、各
メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出し
の対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトラン
ジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第
５の配線に与えればよい。
【００４１】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【００４２】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
【００４３】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たものと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半
導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタ
の１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲ
ート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体
を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性
の記憶装置を実現することが可能である。
【００４４】
例えば、トランジスタ１６２の室温でのオフ電流が１０ｚＡ／μｍ（１ｚＡ（ゼプトアン
ペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である
場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、
トランジスタ特性や容量値によって変動することはいうまでもない。
【００４５】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
【００４６】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。
つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量）値に相当する。
【００４７】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい
条件において、Ｒ１がＲＯＳ以上であり、且つＲ２がＲＯＳ以上である場合には、電荷の
保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ
電流によって決定されることになる。
【００４８】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
【００４９】
一方で、Ｃ１とＣ２は、Ｃ１がＣ２以上であることが望ましい。Ｃ１を大きくすることで
、第５の配線によってフローティングゲート部ＦＧの電位を制御する際（例えば、読み出
しの際）に、第５の配線の電位の変動を低く抑えることができるためである。
【００５０】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制
御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５１】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用
をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフロー
ティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲ
ートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲ
ートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。この
ことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電
界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因する
ものである。
【００５２】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界（１０４〜１０５回程度）という別の問題も生じる。
【００５３】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
【００５４】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる
。
【００５５】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。
【００５６】
なお、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成
する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層
の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが
、２×Ｓ２がＳ１以上（望ましくはＳ２がＳ１以上）を満たしつつ、Ｃ１がＣ２以上を実
現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくし
つつ、Ｃ１をＣ２以上とすることが容易である。具体的には、例えば、容量素子１６４を
構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸
化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採
用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層におい
ては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００５７】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【００５８】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００５９】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。
【００６０】
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（
１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好まし
くは、１ｚＡ（１×１０−２１Ａ）以下であることが望ましい。通常のシリコンでは、上
述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工し
て得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとし
て、酸化物半導体を含むトランジスタを用いることが好ましい。
【００６１】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【００６２】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ま
しい。
【００６３】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供
給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の
電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さ
いため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質
的に０であれば、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、また
は、リフレッシュ動作の頻度を極めて低く（例えば、一ヶ月乃至一年に一度程度）するこ
とが可能となり、半導体装置の消費電力を十分に低減することができる。
【００６４】
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可
能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去
の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減す
ることができる。本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子
に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット
）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下で
ある。
【００６５】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
１メモリセルあたり６つのトランジスタを必要とするＳＲＡＭと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる
。
【００６６】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜（ト
ンネル絶縁膜）中を電荷が移動するために、該ゲート絶縁膜（トンネル絶縁膜）の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とさ
れていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の
制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明
の一態様に係るメモリセルは、１×１０９回（１０億回）以上の書き込み後であっても、
電流−電圧特性に劣化が見られない。
【００６７】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶと大きく熱励
起キャリアが極めて少ないこともあり、例えば、１５０℃もの高温環境下でもメモリセル
の電流−電圧特性に劣化が見られない。
【００６８】
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、１５０℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が１００ｚＡ以下と極めて小さいとい
う優れた特性を有することを初めて見出した。開示する発明の一態様は、このような優れ
た特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来
にない特徴を有する半導体装置を提供するものである。
【００６９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００７０】
（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。
【００７１】
次に、図２にｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。
【００７２】
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の信号線Ｓと、ｎ本
のビット線ＢＬ、ｎ本のソース線ＳＬと、複数のメモリセル１１００が縦ｍ個（行）×横
ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の
駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路
１１１４といった周辺回路によって構成されている。ここで、メモリセル１１００として
は、先の実施の形態において説明した構成（図１（Ａ−１）に示される構成）が適用され
る。
【００７３】
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞ
れ有している。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極ま
たはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線Ｓ
Ｌと、第１のトランジスタのソース電極と、第２のトランジスタのソース電極またはドレ
イン電極の他方とは、電気的に接続され、ビット線ＢＬと、第１のトランジスタのドレイ
ン電極とは、電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは、電
気的に接続され、ワード線ＷＬと、容量素子の電極の他方とは、電気的に接続されている
。つまり、ソース線ＳＬが、図１（Ａ−１）に示される構成における第１の配線（１ｓｔ
Ｌｉｎｅ）及び第３の配線（３ｒｄ  Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎ
ｄ  Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ  Ｌｉｎｅ）に、ワード線ＷＬが第５
の配線（５ｔｈ  Ｌｉｎｅ）に相当する。
【００７４】
また、メモリセル１１００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されて
いる。例えば、ｉ行ｊ列のメモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊ
は１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、ワード線ＷＬ（
ｉ）、信号線Ｓ（ｉ）、にそれぞれ電気的に接続されている。
【００７５】
ソース線ＳＬ及びビット線ＢＬは、スイッチング素子を介して第１の駆動回路１１１１と
電気的に接続されており、ソース線ＳＬは、スイッチング素子を介して第２の駆動回路１
１１２と電気的に接続されており、信号線Ｓは第３の駆動回路１１１３と電気的に接続さ
れており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続されている。なお、
ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３
、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定
されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
【００７６】
次に、書き込み動作および読み出し動作について説明する。図３は、書き込み動作および
読出し動作のタイミングチャートの一例である。
【００７７】
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の
動作について説明するが、開示する発明はこれに限定されない。
【００７８】
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書
き込み、第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２
）からの読み出しを行う場合について説明する。なお、以下では、メモリセル１１００（
１，１）へ書き込むデータを”１”とし、メモリセル１１００（１，２）へ書き込むデー
タを”０”とする場合について説明する。
【００７９】
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与
え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に
電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【００８０】
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＳＬ＿ｂ（１）とＳＳＬ＿ｂ（２
）をアサート（有効化）して、第２の駆動回路１１１２の端子ＳＬ＿ｂ（１）とＳＬ＿ｂ
（２）をソース線ＳＬ（１）とソース線ＳＬ（２）に電気的に接続する。ここで、ＳＬ＿
ｂ（１）には電位Ｖ２、ＳＬ＿ｂ（２）には電位０Ｖを与える。
【００８１】
その結果、メモリセル１１００（１，１）のフローティングゲート部ＦＧには電位Ｖ２が
、メモリセル１１００（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられ
る。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、
第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態
とすることで、書き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ
１以下とするのが好ましい。
【００８２】
なお、書き込み動作の間、ワード線ＷＬ（１）、ＷＬ（２）は電位０Ｖとしておく。また
、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）、ＳＢＬ（１）、Ｓ
ＢＬ（２）はデアサート（非有効化）としておく。また、ＳＬ＿ｂ（１）の電位を変化さ
せる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセル
のしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。
ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の
間の抵抗状態が変化する、ワード線ＷＬに電気的に接続される端子の電圧をいうものとす
る。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【００８３】
また、ビット線ＢＬとソース線ＳＬは、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、
ＳＳＬ＿ａ（２）、ＳＢＬ（１）、ＳＢＬ（２）をデアサート（非有効化）としておくこ
とで、第１の駆動回路１１１１からは電位が供給されず、第２の駆動回路１１１２の端子
ＳＬ＿ｂから電位が供給される。よって、ソース線ＳＬは、端子ＳＬ＿ｂと同じ電位が供
給される。また、ビット線ＢＬは、ビット線ＢＬに電気的に接続されるメモリセルの第１
のトランジスタが一つでもオン状態であればソース線ＳＬと同電位となり、第１のトラン
ジスタが全てオフ状態であれば浮遊状態となる。図３に示したタイミングチャートでは、
ビット線ＢＬがソース線ＳＬと同電位となる場合を示した。
【００８４】
なお、本書き込み動作では、スイッチング素子の制御信号ＳＢＬ（１）、ＳＢＬ（２）を
デアサート（非有効化）としたが、スイッチング素子の制御信号ＳＢＬ（１）、ＳＢＬ（
２）をアサート（有効化）することも可能である。その場合、端子ＢＬ＿ａ（１）には端
子ＳＬ＿ｂ（１）と同じ電位を、端子ＢＬ＿ａ（２）には端子ＳＬ＿ｂ（２）と同じ電位
を与えるとよい。
【００８５】
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図４に示す読み出し回路
が電気的に接続されているとする。図４に示す読み出し回路では、ビット線ＢＬが、リー
ドイネーブル信号（ＲＥ信号）によって制御されるスイッチング素子を介して、クロック
ドインバータと、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタと、電
気的に接続されている。
【００８６】
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）
には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ（
１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセル
の第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のト
ランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目におい
て、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトラ
ンジスタはオフ状態となる。
【００８７】
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２
）、ＳＢＬ（１）、ＳＢＬ（２）をアサート（有効化）し、第１の駆動回路１１１１の端
子ＢＬ＿ａ（１）とＢＬ＿ａ（２）をビット線ＢＬ（１）とビット線ＢＬ（２）に電気的
に接続し、第１の駆動回路１１１１の端子ＳＬ＿ａ（１）とＳＬ＿ａ（２）をソース線Ｓ
Ｌ（１）とソース線ＳＬ（２）に電気的に接続し、ＳＬ＿ａ（１）とＳＬ＿ａ（２）に電
位０Ｖを与える。また、リードイネーブル信号（ＲＥ信号）をアサート（活性状態）とす
る。
【００８８】
その結果、端子ＢＬ＿ａ（１）−ＳＬ＿ａ（１）間は、メモリセル１１００（１，１）の
トランジスタがオン状態であるため低抵抗状態となり、端子ＢＬ＿ａ（２）−ＳＬ＿ａ（
２）間は、メモリセル１１００（１，２）のトランジスタがオフ状態であるため、高抵抗
状態となる。端子ＢＬ＿ａ（１）、ＢＬ＿ａ（２）に電気的に接続される読み出し回路は
、ビット線の抵抗状態の違いから、データを読み出すことができる。なお、スイッチング
素子の制御信号ＳＳＬ＿ｂ（１）、ＳＳＬ＿ｂ（２）はデアサートしておく。
【００８９】
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬ
を与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲー
ト部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第
２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲ
ート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電
位より低い電位となってしまう。これにより、２行目の第２のトランジスタがオン状態と
なることを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位Ｖ
Ｌ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
【００９０】
読み出し回路として、図４に示す回路を用いる場合の出力電位について説明する。端子Ｂ
Ｌ＿ａ（１）−ＳＬ＿ａ（１）間は低抵抗であるため、クロックドインバータには低電位
が入力され、出力Ｄ（１）はＨｉｇｈとなる。端子ＢＬ＿ａ（２）−ＳＬ＿ａ（２）間は
高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗ
となる。
【００９１】
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとするこ
とができる。
【００９２】
以上のような構造の半導体装置を作製することにより、ソース線ＳＬがメモリセルのフロ
ーティングゲート部に電位を与えるための配線としても機能するので、メモリセル一個あ
たりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半
導体装置の単位面積あたりの記憶容量を増大することができる。
【００９３】
図２に示す半導体装置に、トランジスタのオフ電流を極めて小さくすることができる酸化
物半導体を用いることにより、極めて長期にわたり記憶内容を保持することが可能である
。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて
低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の
供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００９４】
また、図２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化
の問題もない。そのため、図２に示す半導体装置では、従来の不揮発性メモリで問題とな
っている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジ
スタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易
に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００９５】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００９６】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
【００９７】
なお、本実施の形態では、上述のように、ソース線ＳＬと、第２のトランジスタのソース
電極またはドレイン電極の他方とを電気的に接続したが、これに限られるものではない。
図５の半導体装置の回路図に示すように、ビット線ＢＬと、第２のトランジスタのソース
電極またはドレイン電極の他方とを電気的に接続しても構わない。また、この場合、ソー
ス線ＳＬではなく、ビット線ＢＬが、スイッチング素子を介して第２の駆動回路１１１２
と電気的に接続される。ここで、図５に示す半導体装置の構成は、ビット線ＢＬと、第２
のトランジスタのソース電極またはドレイン電極の他方とが電気的に接続されていること
、およびビット線ＢＬがスイッチング素子を介して第２の駆動回路１１１２と電気的に接
続されていること以外は、図２に示す半導体装置と同様である。
【００９８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００９９】
（実施の形態３）
本実施の形態では、先の実施の形態において説明した半導体装置をマトリクス状に配列し
た半導体装置の別の一例について説明する。
【０１００】
図６にｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。
【０１０１】
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ、及びｍ本の信号線Ｓと、ｎ本
のビット線ＢＬ、ｎ２本のソース線ＳＬと、複数のメモリセル１２００が縦ｍ個（行）×
横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２１１
、第２の駆動回路１２１２、第３の駆動回路１２１３、第４の駆動回路１２１４といった
周辺回路によって構成されている（ｍ、ｎ、ｎ２は自然数、ｎ２はｎ／２以上の最小の自
然数）。ここで、メモリセル１２００としては、先の実施の形態において説明した構成（
図１（Ａ−１）に示される構成）が適用される。
【０１０２】
各メモリセル１２００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞ
れ有している。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極ま
たはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線Ｓ
Ｌと、第１のトランジスタのソース電極とは、電気的に接続され、ビット線ＢＬと、第１
のトランジスタのドレイン電極と、第２のトランジスタのソース電極またはドレイン電極
の他方とは、電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは、電
気的に接続され、ワード線ＷＬと、容量素子の電極の他方とは、電気的に接続されている
。つまり、ソース線ＳＬが、図１（Ａ−１）に示される構成における第１の配線（１ｓｔ
Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ  Ｌｉｎｅ）及び第３の配線（３ｒ
ｄ  Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ  Ｌｉｎｅ）に、ワード線ＷＬが第５
の配線（５ｔｈ  Ｌｉｎｅ）に相当する。
【０１０３】
また、メモリセル１２００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されて
いる。例えば、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊ
は１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ２）、ビット線ＢＬ（ｊ）、ワード線ＷＬ
（ｉ）、信号線Ｓ（ｉ）、にそれぞれ電気的に接続されている（ｊ２はｊ／２以上の最小
の自然数）。言い換えると、隣り合うメモリセルである、メモリセル１２００（ｉ，２ｋ
−１）とメモリセル１２００（ｉ，２ｋ）は、同じソース線ＳＬ（ｋ）に電気的に接続さ
れている（ｋは１以上ｎ／２以下の自然数）。
【０１０４】
ソース線ＳＬ及びビット線ＢＬは、スイッチング素子を介して第１の駆動回路１２１１と
電気的に接続されており、ビット線ＢＬは、スイッチング素子を介して第２の駆動回路１
２１２と電気的に接続されており、信号線Ｓは第３の駆動回路１２１３と電気的に接続さ
れており、ワード線ＷＬは、第４の駆動回路１２１４と電気的に接続されている。なお、
ここでは、第１の駆動回路１２１１、第３の駆動回路１２１３、第２の駆動回路１２１２
、第４の駆動回路１２１４は、それぞれ独立に設けているが、開示する発明はこれに限定
されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
【０１０５】
次に、書き込み動作および読み出し動作について説明する。図７は、書き込み動作および
読み出し動作のタイミングチャートの一例である。
【０１０６】
なお、ここでは、簡単のため、２行×４列のメモリセルアレイで構成される半導体装置の
動作について説明するが、開示する発明はこれに限定されない。
【０１０７】
第１行目のメモリセル１２００（１，１）、メモリセル１２００（１，２）、メモリセル
１２００（１，３）、およびメモリセル１２００（１，４）への書き込みと、第１行目の
メモリセル１２００（１，１）、メモリセル１２００（１，２）、メモリセル１２００（
１，３）、およびメモリセル１２００（１，４）からの読み出しを行う場合について説明
する。なお、以下では、メモリセル１２００（１，１）へ書き込むデータを”１”、メモ
リセル１２００（１，２）へ書き込むデータを”０”、メモリセル１２００（１，３）へ
書き込むデータを”１”、メモリセル１２００（１，４）へ書き込むデータを”１”とす
る場合について説明する。
【０１０８】
はじめに、書き込み動作について説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１
を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２
）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
【０１０９】
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＢＬ＿ｂ（１）〜ＳＢＬ＿ｂ（４
）をアサート（有効化）して、第２の駆動回路１２１２の端子ＢＬ＿ｂ（１）〜ＢＬ＿ｂ
（４）をビット線ＢＬ（１）〜ＢＬ（４）に電気的に接続する。ここで、端子ＢＬ＿ｂ（
１）には電位Ｖ２、端子ＢＬ＿ｂ（２）には電位０Ｖ、端子ＢＬ＿ｂ（３）には電位Ｖ２
、端子ＢＬ＿ｂ（４）には電位Ｖ２、をそれぞれ与える。
【０１１０】
その結果、メモリセル１２００（１，１）のフローティングゲート部ＦＧには電位Ｖ２が
、メモリセル１２００（１，２）のフローティングゲート部ＦＧには電位０Ｖが、メモリ
セル１２００（１，３）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１２
００（１，４）のフローティングゲート部ＦＧには電位Ｖ２が、それぞれ与えられる。こ
こでは、電位Ｖ２は第１のトランジスタのしきい値電圧より高い電位とする。そして、第
１行目の信号線Ｓ（１）の電位を電位０Ｖとして、第１行目の第２のトランジスタをオフ
状態とすることで、書き込みを終了する。ここで、書込終了時には、端子ＢＬ＿ｂの電位
を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。なお、電位Ｖ２は、電位
Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
【０１１１】
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ
”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジス
タのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに電気的に接続
される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０１１２】
なお、書き込み動作の間、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（
２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）はデアサート（非有効化）としておく。また
、ワード線ＷＬ（１）、ＷＬ（２）は電位０Ｖとしておく。
【０１１３】
また、ビット線ＢＬとソース線ＳＬは、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、
ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）をデアサート（非有効化）とし
ておくことで、第１の駆動回路１２１１からは電位が供給されない。ビット線は、第２の
駆動回路１２１２の端子ＢＬ＿ｂから電位が供給される。よって、ビット線ＢＬは、端子
ＢＬ＿ｂと同じ電位が供給される。
【０１１４】
ソース線ＳＬは、データ”１”を有するメモリセルに電気的に接続されるビット線ＢＬと
、オン状態の第１のトランジスタを介して電気的に接続され、データ”０”を有するメモ
リセルに電気的に接続されるビット線ＢＬと、オフ状態の第１のトランジスタを介して接
続される。つまり、ソース線ＳＬ（ｋ）は、ソース線ＳＬ（ｋ）に電気的に接続されるメ
モリセルが全てデータ”０”であれば浮遊状態、ビット線ＢＬ（２ｋ―１）、ビット線Ｂ
Ｌ（２ｋ）のいずれか一方にデータ”１”のメモリセルが電気的に接続される場合は、デ
ータ”１”のメモリセルに電気的に接続されるビット線ＢＬと同電位となる。また、ビッ
ト線ＢＬ（２ｋ―１）、ビット線ＢＬ（２ｋ）いずれにもデータ”１”のメモリセルが電
気的に接続される場合は、ソース線ＳＬ（ｋ）はビット線ＢＬ（２ｋ―１）とビット線Ｂ
Ｌ（２ｋ）の間の電位となる。
【０１１５】
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図４に示す読み出し回路
が電気的に接続されているとする。図４に示す読み出し回路の構成は、実施の形態２で示
したものと同様である。
【０１１６】
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）
には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ（
１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセル
の第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のト
ランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目におい
て、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトラ
ンジスタはオフ状態となる。
【０１１７】
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２
）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）をアサート（有効化）し、第１の駆動回路１２
１１の端子ＢＬ＿ａ（１）〜ＢＬ＿ａ（４）をビット線に電気的に接続し、第１の駆動回
路１２１１の端子ＳＬ＿ａ（１）とＳＬ＿ａ（２）をソース線に電気的に接続し、ＳＬ＿
ａ（１）とＳＬ＿ａ（２）に電位０Ｖを与える。また、リードイネーブル信号（ＲＥ信号
）をアサート（活性状態）とする。
【０１１８】
なお、スイッチング素子の制御信号ＳＢＬ＿ｂ（１）〜ＳＢＬ＿ｂ（４）はデアサートし
ておく。
【０１１９】
その結果、端子ＢＬ＿ａ（１）−ＳＬ＿ａ（１）間は、メモリセル１２００（１，１）の
トランジスタがオン状態であるため低抵抗状態となり、端子ＢＬ＿ａ（２）−ＳＬ＿ａ（
１）間は、メモリセル１２００（１，２）のトランジスタがオフ状態であるため、高抵抗
状態となる。端子ＢＬ＿ａ（３）−ＳＬ＿ａ（２）間は、メモリセル１２００（１，３）
のトランジスタがオン状態であるため低抵抗状態となり、端子ＢＬ＿ａ（４）−ＳＬ＿ａ
（２）間は、メモリセル１２００（１，４）のトランジスタがオン状態であるため、低抵
抗状態となる。端子ＢＬ＿ａ（１）〜（４）に電気的に接続される読み出し回路は、ビッ
ト線−ソース線間の抵抗状態の違いから、データを読み出すことができる。
【０１２０】
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬ
を与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲー
ト部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第
２のトランジスタを全てオフ状態とすることができる。一方、第２行目のフローティング
ゲート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の
電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となるこ
とを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）と
する。以上により、第２のトランジスタを全てオフ状態とすることができる。
【０１２１】
読み出し回路として、図４に示す回路を用いる場合の出力電位について説明する。端子Ｂ
Ｌ＿ａ（１）−ＳＬ＿ａ（１）間は低抵抗であるため、クロックドインバータには低電位
が入力され、出力Ｄ（１）はＨｉｇｈとなる。端子ＢＬ＿ａ（２）−ＳＬ＿ａ（１）間は
高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗ
となる。端子ＢＬ＿ａ（３）−ＳＬ＿ａ（２）間は低抵抗であるため、クロックドインバ
ータには低電位が入力され、出力Ｄ（３）はＨｉｇｈとなる。端子ＢＬ＿ａ（４）−ＳＬ
＿ａ（２）間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ
（４）はＨｉｇｈとなる。
【０１２２】
次に、図６に示す構成の半導体装置において、上述した書き込み動作とは異なる書き込み
動作について説明する。書き込むデータは上述した書き込み動作と同じとする。まず、第
１行目の信号線Ｓ（１）に電位Ｖ１を与え、第１行目の第２のトランジスタをオン状態と
する。また、第２行目の信号線Ｓ（２）に電位ＶＬを与え、２行目の第２のトランジスタ
をオフ状態とする。
【０１２３】
次に、電位Ｖ１を与えてスイッチング素子の制御信号ＳＢＬ＿ｂ（１）〜ＳＢＬ＿ｂ（４
）をアサート（有効化）して、第２の駆動回路１２１２の端子ＢＬ＿ｂ（１）〜ＢＬ＿ｂ
（４）をビット線に電気的に接続する。ここで、端子ＢＬ＿ｂ（１）には電位Ｖ２、端子
ＢＬ＿ｂ（２）には電位０Ｖ、端子ＢＬ＿ｂ（３）には電位Ｖ２、端子ＢＬ＿ｂ（４）に
は電位Ｖ２、をそれぞれ与える。
【０１２４】
その結果、メモリセル１２００（１，１）のフローティングゲート部ＦＧには電位Ｖ２が
、メモリセル１２００（１，２）のフローティングゲート部ＦＧには電位０Ｖが、メモリ
セル１２００（１，３）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル１２
００（１，４）のフローティングゲート部ＦＧには電位Ｖ２が、それぞれ与えられる。こ
こでは、電位Ｖ２は第１のトランジスタのしきい値電圧より高い電位とする。そして、第
１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態と
することで、書き込みを終了する。ここで、書込終了時には、端子ＢＬ＿ｂの電位を変化
させる前に第１行目の信号線Ｓ（１）を０Ｖとする。
【０１２５】
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ
”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジス
タのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに電気的に接続
される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【０１２６】
なお、書き込み動作の間、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（
２）、ＳＢＬ＿ａ（１）〜（４）はデアサート（非有効化）としておく。また、ワード線
ＷＬ（１）は電位０Ｖ、ワード線ＷＬ（２）は電位ＶＬとしておく。第２行目のワード線
ＷＬ（２）を電位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれ
が保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【０１２７】
また、ビット線ＢＬとソース線ＳＬは、スイッチング素子の制御信号ＳＳＬ＿ａ（１）、
ＳＳＬ＿ａ（２）、ＳＢＬ＿ａ（１）〜ＳＢＬ＿ａ（４）をデアサート（非有効化）とし
ておくことで、第１の駆動回路１２１１からは電位が供給されない。ビット線は、第２の
駆動回路１２１２の端子ＢＬ＿ｂから電位が供給される。よって、ビット線ＢＬは、端子
ＢＬ＿ｂと同じ電位が供給される。
【０１２８】
ここで、書き込みを行わない行のメモリセルの第１のトランジスタはオフ状態であるから
、ソース線ＳＬは、書き込みを行う行のメモリセルを介してビット線ＢＬとの関係が決ま
る。メモリセルにデータ”１”を書き込む場合は、オン状態の第１のトランジスタを介し
てビット線ＢＬと電気的に接続され、データ”０”を書き込む場合は、オフ状態の第１の
トランジスタを介してビット線ＢＬと電気的に接続される。つまり、ソース線ＳＬは、ソ
ース線ＳＬに電気的に接続される２つのメモリセルにデータ”０”を書き込む場合は、浮
遊状態、それ以外の場合は、データ”１”に書き込みを行うメモリセルに電気的に接続さ
れるビット線ＢＬ（電位Ｖ２）と同電位となる。
【０１２９】
本書き込み動作では、ビット線ＢＬ（２ｋ−１）とビット線ＢＬ（２ｋ）がオン状態のト
ランジスタを介して電気的に接続されるのは、２つのメモリセルにデータ”１”を書き込
む場合であり、ビット線ＢＬ（２ｋ−１）とビット線ＢＬ（２ｋ）はいずれも電位Ｖ２で
ある。従って、書き込み時にビット線ＢＬに定常電流が流れることはなく、低消費電力で
の書き込みを行うことができる。
【０１３０】
なお、本書き込み動作では、ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）をデアサート（非有効
化）としたが、ＳＳＬ＿ａ（１）、ＳＳＬ＿ａ（２）をアサート（有効化）することも可
能である。その場合、端子ＳＬ＿ａ（１）には端子ＢＬ＿ｂ（１）と端子ＳＬ＿ａ（２）
の電位のうち大きいほうの電位を与えると良い。或いは、電位Ｖ２を与えてもよい。
【０１３１】
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとするこ
とができる。
【０１３２】
以上のような構造の半導体装置を作製することにより、ビット線ＢＬがメモリセルのフロ
ーティングゲート部に電位を与えるための配線としても機能するので、メモリセル一個あ
たりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半
導体装置の単位面積あたりの記憶容量を増大することができる。
【０１３３】
また、２個の隣り合うメモリセルでソース線ＳＬを共有することにより、ソース線ＳＬの
本数を約半分に削減することができる。これにより、メモリセルの占有面積を低減し、半
導体装置の単位面積あたりの記憶容量を増大することができる。
【０１３４】
実施の形態２と同様に、図６に示す半導体装置に、トランジスタのオフ電流を極めて小さ
くすることができる酸化物半導体を用いることにより、極めて長期にわたり記憶内容を保
持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッ
シュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。
【０１３５】
また、実施の形態２と同様に、図６に示す半導体装置では、情報の書き込みに高い電圧を
必要とせず、素子の劣化の問題もない。そのため、図６に示す半導体装置では、従来の不
揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上
する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われる
ため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であると
いうメリットもある。
【０１３６】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１３７】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
【０１３８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１３９】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図８乃至図１０を参照して説明する。
【０１４０】
〈半導体装置の断面構成および平面構成〉
図８は、半導体装置の構成の一例である。図８（Ａ）には、半導体装置の断面を、図８（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図８（Ａ）および図８（Ｂ）に示さ
れる半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、
上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導体以外
の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、その特性により長時間の電荷保持を可能とする。
【０１４１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
【０１４２】
図８におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領
域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート
絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソース
電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有す
る。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電
極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。なお、半導体材料とし
ては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、または
ガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。
【０１４３】
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない
領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物
領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分
離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６
および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、お
よびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２
８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり
、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０
ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と
電気的に接続されている。また、電極１３０ｃは、層間絶縁層１２６および層間絶縁層１
２８に形成された開口を通じて、ゲート電極１１０と電気的に接続されている。なお、ト
ランジスタ１６０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合
もある。
【０１４４】
図８におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極ま
たはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接
続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、
ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１
４８ａと、を有する。ここで、トランジスタ１６０のゲート電極１１０は、電極１３０ｃ
を介して、トランジスタ１６２のソース電極またはドレイン電極１４２ａと電気的に接続
される。
【０１４５】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、
二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔ
ｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純
度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
が低減された酸化物半導体層１４４では、キャリア密度が１×１０１２／ｃｍ３未満、望
ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満
となる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは
１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された
酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得るこ
とができる。
【０１４６】
なお、図８のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため
、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１４７】
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲ
ート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはド
レイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容
量素子１６４の他方の電極として機能することになる。
【０１４８】
なお、図８の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。
【０１４９】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお
、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１
４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層
１４４の被覆性を向上し、段切れを防止することができるためである。
【０１５０】
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
【０１５１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図９を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図１０を参照して説明する。
【０１５２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図９（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層
が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の
材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラ
ス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるも
のとする。
【０１５３】
特に、半導体材料を含む基板１００として、シリコンなどの単結晶半導体基板を用いるこ
とにより、実施の形態２又は実施の形態３に示す半導体装置の読み出し動作を高速化する
ことができる。
【０１５４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図９（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
【０１５５】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図９（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
【０１５６】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図９（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ処理などの研磨処理やエッチング処理などがある
が、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶
縁層１０６の形成後には、上記保護層１０２を除去する。
【０１５７】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
【０１５８】
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸
化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形
成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、
酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ま
た、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０
ｎｍ以下とすることができる。
【０１５９】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
【０１６０】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図９（Ｃ）参照）。
【０１６１】
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図９（Ｃ）参照）。そして、半
導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域
１１４を形成する（図９（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するため
にリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やア
ルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記不純物領域１１４の形成に
より、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成
される（図９（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができる
が、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。ま
た、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用して
いるが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
【０１６２】
次に、サイドウォール絶縁層１１８を形成する（図９（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、
絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１４
の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、高集積化などの目的
のために形成されない場合もある。
【０１６３】
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（
Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図９（Ｅ）参照）。その後
、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純物
領域１２０等を覆うように金属層１２２を形成する（図９（Ｅ）参照）。当該金属層１２
２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成
することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応する
ことによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバル
ト、白金等がある。
【０１６４】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図９（Ｆ）参照）。
なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０
の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１６５】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【０１６６】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図９（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、ア
クリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁
層１２６と層間絶縁層１２８の積層構造としているが、開示する発明の一態様はこれに限
定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層１２８
の形成後には、その表面を、ＣＭＰ処理やエッチング処理などによって平坦化しておくこ
とが望ましい。
【０１６７】
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図９（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の
一部を除去することにより形成することができる。
【０１６８】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１
２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１６９】
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって
、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を
向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース
電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において
、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１７０】
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極などをあわせて形成することができる。ソース電極または
ドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができ
る材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソ
ース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、熱処
理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
【０１７１】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
９（Ｈ）参照）。酸化物半導体以外の材料を用いたトランジスタ１６０は、高速動作が可
能である。
【０１７２】
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、
高度に集積化した半導体装置を提供することができる。
【０１７３】
〈上部のトランジスタの作製方法〉
次に、図１０を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程につい
て説明する。なお、図１０は、層間絶縁層１２８上の各種電極や、トランジスタ１６２な
どの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ
１６０等については省略している。
【０１７４】
まず、層間絶縁層１２８上に導電層を形成し、該導電層を選択的にエッチングして、ソー
ス電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する
（図１０（Ａ）参照）。
【０１７５】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
【０１７６】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
【０１７７】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１７８】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
【０１７９】
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソ
ース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャ
ネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を
行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖ
ｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大
きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１００
０ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能であ
る。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１８０】
なお、層間絶縁層１２８上には、下地として機能する絶縁層を設けても良い。当該絶縁層
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１８１】
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはド
レイン電極１４２ｂとの間の寄生容量を低減することが可能である。
【０１８２】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように、酸化物半導体層１４４を形成する（図１０（Ｂ）参照）。
【０１８３】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。
【０１８４】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【０１８５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
【０１８６】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用い
るのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比
］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］（ｘ＝１、ｙ＝０．５）の組
成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比
］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：０：２［ｍｏｌ数比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いるこ
ともできる。
【０１８７】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。
【０１８８】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
【０１８９】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
【０１９０】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を
形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半
導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽
減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いる
ことが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用
いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除
去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
【０１９１】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚
さの酸化物半導体層１４４を用いることで、微細化に伴う短チャネル効果を抑制すること
が可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切
な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる
。
【０１９２】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁層１２８の表面）
の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいて
は、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、
酸素などによる雰囲気を適用してもよい。
【０１９３】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい
。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む
）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。
【０１９４】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
【０１９５】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【０１９６】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
【０１９７】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１９８】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジス
タを実現することができる。
【０１９９】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
【０２００】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１０（Ｃ）参照
）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。ま
た、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミ
ニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ
ｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯ
ｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４
６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定され
ないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くす
るのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、
好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２０１】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
【０２０２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２０３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
【０２０４】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８
ｂを形成する（図１０（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート
絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによ
って形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、ス
パッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成する
ことができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり
、これらの記載を参酌できる。
【０２０５】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層
１５０および層間絶縁層１５２を形成する（図１０（Ｅ）参照）。層間絶縁層１５０およ
び層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、
酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の
形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、開示する発明
の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い
。また、層間絶縁層を設けない構成とすることも可能である。
【０２０６】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理な
どの方法を用いて行うことができる。
【０２０７】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図１０（Ｅ）参照）。また、容量素子１６４が完成する。
【０２０８】
図１０（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１
４４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４
６上のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはド
レイン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２
ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
【０２０９】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温
でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（
１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下と
なる。
【０２１０】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２１１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２１２】
（実施の形態５）
本実施の形態では、実施の形態４とは異なる、開示する発明の一態様に係る半導体装置の
構成およびその作製方法について、図１１及び図１２を参照して説明する。
【０２１３】
〈半導体装置の断面構成および平面構成〉
図１１は、半導体装置の構成の一例である。図１１（Ａ）には、半導体装置の断面を、図
１１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１１（Ａ）は、図１１
（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１１（Ａ）および図１
１（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ
１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸
化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物
半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２１４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
【０２１５】
図１１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板
１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設
けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物
領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲー
ト絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続するソー
ス電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂを有
する。また、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン
電極１３０ｂ上には、配線１４２ｃ、および配線１４２ｄを有する。なお、半導体材料と
しては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、また
はガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。
【０２１６】
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない
領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物
領域１２４が存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分
離絶縁層１０６が設けられている。ゲート電極１１０上に開口を有し且つ、トランジスタ
１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソー
ス電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂは、
層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１
２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ、およ
びソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介して高濃度不純
物領域１２０および不純物領域１１４と電気的に接続されている。なお、トランジスタ１
６０の集積化などのため、サイドウォール絶縁層１１８が形成されない場合もある。
【０２１７】
図１１におけるトランジスタ１６２は、層間絶縁層１２８上に設けられたソース電極また
はドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極
またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に
接続されている、島状の酸化物半導体層１４４と、ソース電極またはドレイン電極１４２
ａ、ソース電極またはドレイン電極１４２ｂ、島状の酸化物半導体層１４４を覆うゲート
絶縁層１４６と、ゲート絶縁層１４６上に島状の酸化物半導体層１４４と重畳するように
設けられたゲート電極１４８ａと、を有する。
【０２１８】
ここで、下部のトランジスタ１６０と上部のトランジスタ１６２は、ゲート電極１１０上
にソース電極またはドレイン電極１４２ａが直接形成されることで電気的に接続されてい
る。つまり、本実施の形態に示す半導体装置は、実施の形態４で示した半導体装置におい
て、ゲート電極１１０の上面より上部を除去した、下部のトランジスタ１６０の上に、上
部トランジスタ１６２を形成した構成となっている。
【０２１９】
なお、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または
、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。
具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ
３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７
ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二
次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒ
ｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア密度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は
１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１
０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸
化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ること
ができる。
【０２２０】
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲ
ート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはド
レイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容
量素子１６４の他方の電極として機能することになる。
【０２２１】
なお、図１１の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層
させることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶
縁性を十分に確保することができる。
【０２２２】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお
、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１
４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層
１４４の被覆性を向上し、段切れを防止することができるためである。
【０２２３】
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
【０２２４】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ１６０を形成した後の工程、上部のトランジスタ１６２の作製方法について図１２を参
照して説明する。下部のトランジスタ１６０については、実施の形態４で示した方法と同
様の方法で作製することができ、実施の形態４の記載を参酌することができる。
【０２２５】
まず、実施の形態４に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ
１６０のゲート電極１１０の上面より上部を除去する（図１２（Ａ）参照）。トランジス
タ１６０の当該部分の除去は、ゲート電極１１０の上面が露出するまで、下部のトランジ
スタ１６０に研磨処理（例えばＣＭＰ処理）を行うことによって成される。これにより、
ゲート電極１１０より上の、層間絶縁層１２６、１２８、ソース電極またはドレイン電極
１３０ａ、１３０ｂは、ＣＭＰ処理で除去される。このとき、層間絶縁層１２６、１２８
、ソース電極またはドレイン電極１３０ａ、１３０ｂを含む表面を平坦化することにより
、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能と
なる。また、実施の形態４で示した電極１３０ｃは、このＣＭＰ処理で完全に除去されて
しまうので形成する必要はない。
【０２２６】
このように、ＣＭＰ処理を行い、ゲート電極１１０の上面を露出させることにより、ゲー
ト電極１１０とソース電極またはドレイン電極１４２ａとを直接接することができるので
、トランジスタ１６０とトランジスタ１６２の電気的接続を容易に取ることができる。
【０２２７】
次に、層間絶縁層１２６、１２８上に導電層を形成し、該導電層を選択的にエッチングし
て、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、
配線１４２ｃ、配線１４２ｄを形成する（図１２（Ｂ）参照）。ここで、ソース電極また
はドレイン電極１４２ａはゲート電極１１０と、配線１４２ｃはソース電極またはドレイ
ン電極１３０ａと、そして、配線１４２ｄはソース電極またはドレイン電極１３０ｂと、
直接接するように形成する。
【０２２８】
ここで、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂ、配線１４２ｃ、配線１４２ｄを形成する導電層は、実施の形態４で示した材料と同様
の材料を用いることができ、実施の形態４の記載を参酌することができる。また、導電層
のエッチングについても、実施の形態４で示した方法と同様にすることができ、実施の形
態４の記載を参酌することができる。
【０２２９】
また、実施の形態４で示したように、ソース電極またはドレイン電極１４２ａ、およびソ
ース電極またはドレイン電極１４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を
設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極１４２
ａ、およびソース電極またはドレイン電極１４２ｂとの間の寄生容量を低減することが可
能である。
【０２３０】
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
、配線１４２ｃ及び配線１４２ｄを覆うように酸化物半導体層を成膜し、該酸化物半導体
層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、およびソース電
極またはドレイン電極１４２ｂと接するように酸化物半導体層１４４を形成する（図１２
（Ｃ）参照）。
【０２３１】
酸化物半導体層は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜す
ることができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態４を参
酌することができる。
【０２３２】
このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、
島状に加工して、島状の酸化物半導体層１４４を形成する。
【０２３３】
酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用
いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を
所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスや
エッチング液、エッチング時間、温度等）は適宜設定する。
【０２３４】
また、酸化物半導体層１４４は、実施の形態４で示したように、熱処理（第１の熱処理）
を行うことが望ましい。第１の熱処理は、実施の形態４で示した方法で行うことができ、
実施の形態４を参酌することができる。第１の熱処理によって不純物を低減し、ｉ型（真
性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優
れた特性のトランジスタを実現することができる。なお、第１の熱処理は、酸化物半導体
層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後
に行っても良い。
【０２３５】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図１２（Ｃ）参照
）。
【０２３６】
ゲート絶縁層１４６は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成
膜することができる。よって、ゲート絶縁層１４６の材料と成膜方法について、実施の形
態４を参酌することができる。
【０２３７】
また、ゲート絶縁層１４６の形成後、実施の形態４で示したように、不活性ガス雰囲気下
、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理は、実施の形態
４で示した方法で行うことができ、実施の形態４を参酌することができる。第２の熱処理
を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲ
ート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半
導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化
物半導体層を形成することもできる。
【０２３８】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
【０２３９】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８
ｂを形成する（図１２（Ｄ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート
絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによ
って形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、ス
パッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成する
ことができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり
、これらの記載を参酌できる。
【０２４０】
次に、実施の形態４で示したように、ゲート絶縁層１４６、ゲート電極１４８ａ、および
電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１
５０および層間絶縁層１５２は、実施の形態４で示した材料と同様の材料を用い、同様の
方法で成膜することができる。よって、層間絶縁層１５０および層間絶縁層１５２の材料
と成膜方法について、実施の形態４を参酌することができる。
【０２４１】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理な
どの方法を用いて行うことができる。
【０２４２】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図１２参照）。また、容量素子１６４が完成する。
【０２４３】
図１２Ｄに示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４４
と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソー
ス電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上
のゲート電極１４８ａと、を有する。また、容量素子１６４は、ソース電極またはドレイ
ン電極１４２ａと、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａを
覆うゲート絶縁層１４６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
【０２４４】
〈半導体装置の断面図および平面図〉
次に、図１１とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製
方法について、図２５および図２６を参照して説明する。
【０２４５】
図２５は、半導体装置の構成の一例である。図２５（Ａ）には、半導体装置の断面を、図
２５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２５（Ａ）は、図２５
（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図２５（Ａ）および図２
５（Ｂ）に示す半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６
０を有し、上部に酸化物半導体を用いたトランジスタ１６３を有するものである。なお、
図２５において、下部のトランジスタ１６０の構成は、図１１と同様であるため詳細な説
明を省略する。
【０２４６】
図２５に示すトランジスタ１６３は、酸化物半導体層１４４、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、ゲート絶縁層１４６、ゲート電
極１４８ａ、を含む点で、図１１に示すトランジスタ１６２と共通している。トランジス
タ１６３とトランジスタ１６２との相違は、酸化物半導体層１４４と、ソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂが接続する位置で
ある。すなわち、トランジスタ１６３では、酸化物半導体層１４４の上部において、酸化
物半導体層１４４とソース電極またはドレイン電極１４２ａ、およびソース電極またはド
レイン電極１４２ｂとが接している。
【０２４７】
図２５において、酸化物半導体層１４４の被形成面である層間絶縁層１２８の平坦性を高
めることで、酸化物半導体層１４４の膜厚分布を均一にすることができるため、トランジ
スタ１６３の特性を向上させることができる。
【０２４８】
また、図２５に示す容量素子１６５は、ソース電極またはドレイン電極１４２ａ、ゲート
絶縁層１４６、電極１４８ｂを含む点で、図１１に示す容量素子１６４と共通している。
容量素子１６５と容量素子１６４との相違は、容量素子１６５が酸化物半導体層１４４を
含まない点である。
【０２４９】
容量素子１６５において、酸化物半導体層１４４を含まないことにより、トランジスタ１
６２のゲート絶縁層１４６と、トランジスタ１６３のゲート絶縁層１４６の材料および膜
厚が同じ場合、容量素子１６４よりも容量を大きくすることができる。
【０２５０】
また、トランジスタ１６３および容量素子１６５の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
【０２５１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ１６０を形成した後の、上部のトランジスタ１６３の作製方法について図２６を参照し
て説明する。下部のトランジスタについては、実施の形態４に示した方法と同様の方法で
作製することができ、実施の形態４の記載を参酌することができる。
【０２５２】
まず、実施の形態４に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ
１６０のゲート電極１１０の上面より上部を除去する（図２６（Ａ）参照）。トランジス
タ１６０のゲート電極１１０の上面より上部の除去は、ゲート電極１１０の上面が露出す
るまで、下部のトランジスタ１６０にＣＭＰ処理を行うことによって行われる。これによ
り、ゲート電極１１０より上の、層間絶縁層１２６、１２８、ソース電極またはドレイン
電極１３０ａ、１３０ｂは、ＣＭＰ処理により除去される。このとき、後に形成される酸
化物半導体層が形成される面となる層間絶縁層１２６、１２８、ソース電極またはドレイ
ン電極１３０ａ、１３０ｂの表面を平坦化することにより、酸化物半導体層１４４の膜厚
分布を均一にすることができる。
【０２５３】
次に、平坦化された層間絶縁層１２６、１２８、ソース電極またはドレイン電極１３０ａ
、１３０ｂ上に、酸化物半導体層を成膜し、該酸化物半導体層を選択的にエッチングして
、酸化物半導体層１４４を形成する（図２６（Ａ）参照）。
【０２５４】
酸化物半導体層は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成膜す
ることができる。よって、酸化物半導体層の材料と成膜方法については、実施の形態４を
参酌すればよい。
【０２５５】
このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、
島状に加工して、島状の酸化物半導体層１４４を形成する。酸化物半導体層の加工方法に
ついては、実施の形態４を参酌すればよい。
【０２５６】
また、酸化物半導体層１４４は、実施の形態４で示したように、熱処理（第１の熱処理）
を行うことが望ましい。第１の熱処理は、実施の形態４で示した方法で行うことができ、
実施の形態４を参酌することができる。第１の熱処理によって不純物を低減し、ｉ型（真
性半導体）またはｉ型に限りなく近い酸化物半導体層１４４を形成することで、極めて優
れた特性のトランジスタを実現することができる。なお、第１の熱処理は、酸化物半導体
層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後
に行っても良い。
【０２５７】
次に、酸化物半導体層１４４などの上に導電層を成膜し、該導電層を選択的にエッチング
して、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
、配線１４２ｃ、１４２ｄを形成する（図２６（Ｂ）参照）。ここで、ソース電極または
ドレイン電極１４２ａはゲート電極１１０と、配線１４２ｃはソース電極またはドレイン
電極１３０ａと、そして、配線１４２ｄはソース電極またはドレイン電極１３０ｂと、直
接接するように形成する。
【０２５８】
ここで、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂ、配線１４２ｃ、配線１４２ｄを形成する導電層は、実施の形態４で示した材料と同様
の材料を用いることができ、実施の形態４の記載を参酌することができる。また、導電層
のエッチングについても、実施の形態４で示した方法と同様にすることができ、実施の形
態４の記載を参酌することができる。
【０２５９】
上述のように、ゲート電極１１０より上の、層間絶縁層１２６、１２８をＣＭＰ処理で除
去して、ゲート電極１１０の上面を露出させることにより、ゲート電極１１０とソース電
極またはドレイン電極１４２ａとが直接接することができるので、トランジスタ１６０と
トランジスタ１６３の電気的接続を容易に取ることができる。
【０２６０】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図２６（Ｃ）参照
）。
【０２６１】
ゲート絶縁層１４６は、実施の形態４で示した材料と同様の材料を用い、同様の方法で成
膜することができる。よって、ゲート絶縁層１４６の材料と成膜方法について、実施の形
態４を参酌することができる。
【０２６２】
また、ゲート絶縁層１４６の形成後、実施の形態４で示したように、不活性ガス雰囲気下
、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理は、実施の形態
４で示した方法で行うことができ、実施の形態４を参酌することができる。第２の熱処理
を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲ
ート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半
導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化
物半導体層を形成することもできる。
【０２６３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極１４８ａの形
成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行って
も良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱
処理を兼ねさせても良い。
【０２６４】
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成し、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８
ｂを形成する（図２６（Ｃ）参照）。ゲート電極１４８ａおよび電極１４８ｂは、ゲート
絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによ
って形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、ス
パッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成する
ことができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり
、これらの記載を参酌できる。
【０２６５】
次に、実施の形態４で示したように、ゲート絶縁層１４６、ゲート電極１４８ａ、および
電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する。層間絶縁層１
５０および層間絶縁層１５２は、実施の形態４で示した材料と同様の材料を用い、同様の
方法で成膜することができる。よって、層間絶縁層１５０および層間絶縁層１５２の材料
と成膜方法について、実施の形態４を参酌することができる。
【０２６６】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理な
どの方法を用いて行うことができる。
【０２６７】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６３が完成す
る（図２６（Ｄ）参照）。また、容量素子１６５が完成する。
【０２６８】
図２６（Ｄ）に示すトランジスタ１６３は、酸化物半導体層１４４と、酸化物半導体層１
４４と電気的に接続するソース電極またはドレイン電極１４２ａ、１４２ｂと、酸化物半
導体層１４４、ソース電極またはドレイン電極１４２ａ、１４２ｂを覆うゲート絶縁層１
４６と、ゲート絶縁層１４６上のゲート電極１４８ａと、を有する。また、図２６（Ｄ）
に示す容量素子１６５は、ソース電極またはドレイン電極１４２ａと、ゲート絶縁層１４
６と、ゲート絶縁層１４６上の電極１４８ｂと、を有する。
【０２６９】
本実施の形態において示すトランジスタ１６２およびトランジスタ１６３では、酸化物半
導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般
的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十
分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１
０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、
トランジスタ１６２およびトランジスタ１６３の室温でのオフ電流（ここでは、単位チャ
ネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１
０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下となる。
【０２７０】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２７１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２７２】
（実施の形態６）
本実施の形態では、実施の形態４、実施の形態５とは異なる、開示する発明の一態様に係
る半導体装置の構成およびその作製方法について、図１３乃至図１５を参照して説明する
。
【０２７３】
〈半導体装置の断面構成および平面構成〉
図１３は、半導体装置の構成の一例である。図１３（Ａ）には、半導体装置の断面を、図
１３（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１３（Ａ）は、図１３
（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図１３（Ｂ）の平面図に
おいては、煩雑になることを避けるため、ソース電極またはドレイン電極１５４や、配線
１５６など、構成要素の一部を省略している。図１３（Ａ）および図１３（Ｂ）に示され
る半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ１６０を有
し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。酸化物半導体
以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導
体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２７４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
【０２７５】
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半
導体装置の平面レイアウトである。本実施の形態では、トランジスタ１６２および容量素
子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レ
イアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとし
て、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０２７６】
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は
、トランジスタ１６０におけるサイドウォール絶縁層１１８の有無である。つまり、図１
３に示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶
縁層を形成しないことにより、不純物領域１１４が形成されていない。このように、サイ
ドウォール絶縁層を設けない場合は、サイドウォール絶縁層１１８を設ける場合と比較し
て集積化が容易である。また、サイドウォール絶縁層１１８を設ける場合と比較して、作
製工程を簡略化することが可能である。
【０２７７】
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は
、トランジスタ１６０における層間絶縁層１２５の有無である。つまり、図１３に示され
る半導体装置は、層間絶縁層１２５を有する。層間絶縁層１２５として、水素を含む絶縁
層を適用することで、トランジスタ１６０に対して水素を供給しトランジスタ１６０の特
性を向上させることが可能である。このような層間絶縁層１２５としては、例えば、プラ
ズマＣＶＤ法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁
層１２６として、水素が十分に低減された絶縁層を適用することで、トランジスタ１６２
の特性を悪化させるおそれがある水素の、トランジスタ１６２への混入を防ぐことが可能
である。このような層間絶縁層１２６としては、例えば、スパッタ法により形成された窒
化シリコン層などがある。このような構成を採用することにより、トランジスタ１６０と
トランジスタ１６２の特性を十分に高めることが可能できる。
【０２７８】
図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は
、トランジスタ１６２における絶縁層１４３ａおよび絶縁層１４３ｂの有無である。つま
り、図１３に示される半導体装置は、絶縁層１４３ａおよび絶縁層１４３ｂを有する。こ
のように、絶縁層１４３ａおよび絶縁層１４３ｂを設けることにより、ゲート電極１４８
ａと、ソース電極またはドレイン電極１４２ａ（または、ゲート電極１４８ａと、ソース
電極またはドレイン電極１４２ｂ）とによる、いわゆるゲート容量を低減し、トランジス
タ１６２の動作速度を向上させることができる。
【０２７９】
また、図１３に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他
の一は、トランジスタ１６０のソース電極またはドレイン電極１５４が、配線１５６と接
して設けられている点にある。
【０２８０】
なお、実施の形態５と同様、下部のトランジスタ１６０と上部のトランジスタ１６２は、
ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直接形成されることで電
気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と比
較して、集積度が向上する。また、作製工程が簡略化される。
【０２８１】
なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点
のいずれか一のみを有する構成を採用しても良い。
【０２８２】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ１６０を形成した後の工程、上部のトランジスタ１６２の作製方法について図１４およ
び図１５を参照して説明する。下部のトランジスタ１６０については、実施の形態４で示
した方法と同様の方法で作製することができる。詳細については、実施の形態４の記載を
参酌できる。なお、本実施の形態では、トランジスタ１６０を覆うように層間絶縁層１２
５、層間絶縁層１２６、層間絶縁層１２８、の三種類の層間絶縁層が形成されるものとす
る（図９（Ｇ）参考）。また、本実施の形態では、トランジスタ１６０の作製工程におい
て、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成しないが（図９（Ｈ）参考）、ソース電極またはドレイン電極１３０ａおよびソース
電極またはドレイン電極１３０ｂが形成されていない状態であっても、便宜上、トランジ
スタ１６０と呼ぶことにする。
【０２８３】
まず、実施の形態４に示す方法で下部のトランジスタ１６０を形成した後、トランジスタ
１６０のゲート電極１１０の上面より上部を除去する。当該除去工程には、ＣＭＰ（化学
的機械的研磨）処理などの研磨処理を適用すればよい。これにより、ゲート電極１１０上
面より上の、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８は除去される。な
お、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極
、配線、絶縁層、半導体層などを形成することが可能となる。
【０２８４】
次に、ゲート電極１１０、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８上に
導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１４（Ａ）参照）。ここ
で、ソース電極またはドレイン電極１４２ａは、ゲート電極１１０と直接接するように形
成する。
【０２８５】
ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成
するための導電層は、実施の形態４で示した材料と同様の材料を用いて形成することがで
きる。また、導電層のエッチングについても、実施の形態４で示した方法と同様の方法を
用いて行うことができる。詳細については、実施の形態４の記載を参酌することができる
。
【０２８６】
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
を覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはド
レイン電極１４２ａ上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂ上に
絶縁層１４３ｂを、それぞれ形成する（図１４（Ｂ）参照）。
【０２８７】
当該絶縁層１４３ａ、絶縁層１４３ｂを設けることにより、後に形成されるゲート電極と
、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４
２ｂとの間の寄生容量を低減することが可能である。
【０２８８】
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
を覆うように酸化物半導体層１４４を形成し、酸化物半導体層１４４上にゲート絶縁層１
４６を形成する（図１４（Ｃ）参照）。
【０２８９】
酸化物半導体層１４４は、実施の形態４で示した材料、方法により形成することができる
。また、酸化物半導体層１４４に対しては、熱処理（第１の熱処理）を行うことが望まし
い。詳細については、実施の形態４の記載を参酌することができる。
【０２９０】
ゲート絶縁層１４６は、実施の形態４で示した材料、方法により形成することができる。
また、ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱
処理（第２の熱処理）を行うのが望ましい。詳細については、実施の形態４の記載を参酌
することができる。
【０２９１】
次に、ゲート絶縁層１４６上において、トランジスタ１６２のチャネル形成領域となる領
域と重畳する領域にゲート電極１４８ａを形成し、ソース電極またはドレイン電極１４２
ａと重畳する領域に電極１４８ｂを形成する（図１４（Ｄ）参照）。
【０２９２】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０２９３】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、層間絶縁層
１５０および層間絶縁層１５２を形成する（図１５（Ａ）参照）。層間絶縁層１５０およ
び層間絶縁層１５２は、実施の形態４で示した材料、方法により形成することができる。
詳細については、実施の形態４の記載を参酌することができる。
【０２９４】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理な
どの方法を用いて行うことができる。
【０２９５】
次に、層間絶縁層１２５、層間絶縁層１２６、層間絶縁層１２８、酸化物半導体層１４４
、ゲート絶縁層１４６、層間絶縁層１５０、層間絶縁層１５２を選択的にエッチングして
、トランジスタ１６０の金属化合物領域１２４にまで達する開口を形成する（図１５（Ｂ
）参照）。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用い
ても良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。
【０２９６】
そして、上記開口に埋め込むように、ソース電極またはドレイン電極１５４を形成する。
そして、ソース電極またはドレイン電極１５４と接続する配線１５６を形成する（図１５
（Ｃ）参照）。
【０２９７】
ソース電極またはドレイン電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法
などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、
上記導電層の一部を除去することにより形成することができる。より具体的には、例えば
、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜
を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用するこ
とができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸
化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低
減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を
抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。
【０２９８】
配線１５６は、ソース電極またはドレイン電極１５４に接する導電層を形成した後に、当
該導電層を選択的にエッチングすることによって形成することができる。当該導電層は、
スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成す
ることができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であ
る。
【０２９９】
以上により、トランジスタ１６０、トランジスタ１６２および容量素子１６４を有する半
導体装置が完成する。
【０３００】
また、実施の形態３に示す半導体装置（図１３に相当する半導体装置）の断面図および平
面図を、図１６（Ａ）および図１６（Ｂ）にそれぞれ示す。ここで、図１６（Ａ）は、図
１６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図１６（Ｂ）
の平面図においては、煩雑になることを避けるため、ソース電極またはドレイン電極１５
４など、構成要素の一部を省略している。また、配線１５６ａの一部については、破線で
表している。また、図１６（Ｂ）には、トランジスタ１６０、トランジスタ１６２および
容量素子１６４から構成されるメモリセル１６８だけでなく、メモリセル１６８と隣り合
うメモリセルも記載している。
【０３０１】
また、図１３（Ａ）および図１３（Ｂ）に示す半導体装置と同様に、図１６（Ａ）および
図１６（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたト
ランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するもの
である。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である
。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可
能とする。
【０３０２】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
【０３０３】
図１３に示す半導体装置と異なり、図１６に示される半導体装置では、層間絶縁層１５２
上に配線１５６ａおよび配線１５６ｂが形成されている。配線１５６ａは、電極１５８ｂ
を介してソース電極またはドレイン電極１４２ｂと接続され、さらにソース電極またはド
レイン電極１５８ａを介して金属化合物領域１２４ｂと接続される。また、配線１５６ｂ
は、ソース電極またはドレイン電極１５４を介して金属化合物領域１２４ａと接続される
。
【０３０４】
ここで、ソース電極またはドレイン電極１５８ａは、層間絶縁層１２８の形成後に、上述
のソース電極またはドレイン電極１５４を形成する方法と同様の方法で、層間絶縁層１２
８、層間絶縁層１２６および層間絶縁層１２５を選択的にエッチングして開口を形成し、
導電層を成膜し、該導電層を選択的にエッチングすればよい。このように形成したソース
電極またはドレイン電極１５８ａは、ソース電極またはドレイン電極１４２ｂに直接接す
る。
【０３０５】
また、電極１５８ｂは、層間絶縁層１５２の形成後に、上述のソース電極またはドレイン
電極１５４を形成する方法と同様の方法で層間絶縁層１５２、層間絶縁層１５０、ゲート
絶縁層１４６、酸化物半導体層１４４、および絶縁層１４３ｂを選択的にエッチングして
開口を形成し、導電層を成膜し、該導電層を選択的にエッチングすることで形成できる。
なお、ソース電極またはドレイン電極１５４と電極１５８ｂは同じ工程で形成しても良い
し、異なる工程で形成しても良い。また、ソース電極またはドレイン電極１５４を、ソー
ス電極またはドレイン電極１５８ａ、ソース電極またはドレイン電極１４２ｂ、電極１５
８ｂと同様の構造で形成しても良い。
【０３０６】
ここで、図１６に示される半導体装置のメモリセル１６８を構成する、トランジスタ１６
０、トランジスタ１６２および容量素子１６４は、実施の形態３に示すメモリセル１２０
０を構成する第１のトランジスタ、第２のトランジスタおよび容量素子に相当する。また
、図１６に示される、配線１５６ａ、配線１５６ｂ、ゲート電極１４８ａおよび電極１４
８ｂは、実施の形態３に示される、ビット線ＢＬ、ソース線ＳＬ、信号線Ｓおよびワード
線ＷＬに相当する。
【０３０７】
実施の形態３と同様に、図１６に示される半導体装置のメモリセル１６８は、ビット線Ｂ
Ｌに相当する配線１５６ａが、メモリセル１６８のフローティングゲート部に電位を与え
るための配線としても機能するので、メモリセル一個あたりの配線数を削減することがで
きる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶
容量を増加させることができる。
【０３０８】
また、図１６に示すように、ソース線ＳＬに相当する配線１５６ｂは、メモリセル１６８
だけでなく、メモリセル１６８に隣接するメモリセルにも接続されているので、ソース線
ＳＬの本数を約半分に削減することができる。これにより、メモリセルの占有面積を低減
し、半導体装置の単位面積あたりの記憶容量を増大することができる。
【０３０９】
また、半導体装置の平面レイアウトは、図１６（Ｂ）に示すようなものだけでなく、例え
ば、図１７に示すようなものを用いても良い。図１７に示す半導体装置の平面レイアウト
は、半導体材料を含む基板１００としてＳＯＩ基板を用いる場合の一例である。
【０３１０】
図１７に示す半導体装置は、半導体材料を含む基板１００としてＳＯＩ基板を用いている
ので、半導体層１６６は島状にパターニングされている。また、酸化物半導体層１４４も
島状にパターニングされている。
【０３１１】
なお、半導体層１６６は、配線１５６ａ、配線１５６ｂの一部と重なるように形成されて
おり、ソース電極またはドレイン電極１４２ａは、酸化物半導体層１４４の一部と重なる
ように形成されており、ソース電極またはドレイン電極１４２ｂは、配線１５６ａの一部
と重なるように形成されている。
【０３１２】
以上のような平面レイアウトを用いることにより、半導体装置のメモリセルの占有面積を
低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。
【０３１３】
本実施の形態で示す半導体装置は、トランジスタ１６２および容量素子１６４が、トラン
ジスタ１６０と重畳する構成を備えていること、トランジスタ１６０がサイドウォール絶
縁層を有しないこと、ゲート電極１１０上にソース電極またはドレイン電極１４２ａが直
接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略化
されている。
【０３１４】
また、本実施の形態で示す半導体装置は、層間絶縁層１２５として、水素を含む絶縁層を
適用し、層間絶縁層１２６として、水素が十分に低減された絶縁層を適用することで、ト
ランジスタ１６０およびトランジスタ１６２の特性が高められている。また、絶縁層１４
３ａおよび絶縁層１４３ｂを有することで、いわゆるゲート容量が低減され、トランジス
タ１６２の動作速度が向上している。
【０３１５】
本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供すること
が可能である。
【０３１６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３１７】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
【０３１８】
図１８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
ノート型のパーソナルコンピュータが実現される。
【０３１９】
図１８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
【０３２０】
図１８（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
【０３２１】
図１８（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１８（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポイ
ンティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えてい
る。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロ
ット７５０などを備えている。また、表示パネル７４２はタッチパネル機能を備えており
、図１８（Ｄ）には映像表示されている複数の操作キー７４５を点線で示している。また
、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一に
は、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよ
び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯
電話機が実現される。
【０３２２】
図１８（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
【０３２３】
図１８（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
【０３２４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０３２５】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図１９を参照して説明する。
【０３２６】
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４
に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０３２７】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのい
ずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えること
により行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２
に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、フローティ
ングゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５
Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３
の配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
【０３２８】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖ
ｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フロー
ティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローテ
ィングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つま
り、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行
うことで確認できる。ここで、Ｌｏｗ状態では−２Ｖ以上５Ｖ以下の範囲で電位Ｖｃｇの
掃引を行い、Ｈｉｇｈ状態では−７Ｖ以上０Ｖ以下の範囲で電位Ｖｃｇの掃引を行った。
また、いずれの場合も、電位Ｖｄｓ＝１Ｖとした。
【０３２９】
図１９に、初期状態におけるメモリウィンドウ幅と、１×１０９回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図１９において、横軸はＶｃｇ（Ｖ）を
示し、縦軸はＩｄ（Ａ）を示す。また、実線は１回目の書き込みにおける特性曲線を示し
、破線は１×１０９回目の書き込みにおける特性曲線を示す。また、実線と破線双方にお
いて、左側の曲線はＨｉｇｈ状態における特性曲線を示し、右側の曲線はＬｏｗ状態にお
ける特性曲線を示す。図１９から、１×１０９回の書き込み前後において、メモリウィン
ドウ幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリ
ウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が劣化しない
ことを示すものである。
【０３３０】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１０９
回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示す
る発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【実施例２】
【０３３１】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
【０３３２】
本実施例では、実施の形態４に従って、高純度化された酸化物半導体を用いてトランジス
タを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十
分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意して
オフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果
を図２０に示す。図２０において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤであ
る。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２
０Ｖの範囲では、薄膜トランジスタのオフ電流は、検出限界である１×１０−１３Ａ以下
であることがわかった。また、トランジスタのオフ電流密度は１ａＡ／μｍ（１×１０−
１８Ａ／μｍ）以下となることがわかった。
【０３３３】
次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に
求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたト
ランジスタのオフ電流は、測定器の検出限界である１×１０−１３Ａ以下であることがわ
かった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における
測定器の検出限界以下の値）を求めた結果について説明する。
【０３３４】
はじめに、電流測定方法に用いた特性評価用素子について、図２１を参照して説明する。
【０３３５】
図２１に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、実施の
形態４に従って作製したトランジスタを使用した。
【０３３６】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０
４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびド
レイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子
とは、電気的に接続されている。また、トランジスタ８０８のソース端子およびドレイン
端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジ
スタ８０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また
、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６の
ソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子Ｖｏｕｔとなっ
ている。
【０３３７】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
【０３３８】
次に、上記の測定系を用いた電流測定方法について説明する。
【０３３９】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と電気的に接続されるノード（つまり、トランジスタ８０８のソース端子
およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５の
ゲート端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、
電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０３４０】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース端
子及びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
【０３４１】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
【０３４２】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図２２に示す。
【０３４３】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となる
ような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする
。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖ
ｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって
、ノードＡがフローティング状態となり、初期化期間が終了する。
【０３４４】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
【０３４５】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０３４６】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０３４７】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
【０３４８】
【数１】
0005840267.tif 000002
【０３４９】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに電気的に接続される容量
素子の容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノード
Ａに電気的に接続される容量素子の容量ＣＡは、容量素子８０２の容量と他の容量の和で
ある。
【０３５０】
【数２】
0005840267.tif 000003
【０３５１】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０３５２】
【数３】
0005840267.tif 000004
【０３５３】
このように、ノードＡに電気的に接続される容量素子の容量ＣＡと、出力端子の出力電位
Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
【０３５４】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
【０３５５】
本実施例では、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８
０８を作製した。トランジスタのチャネル長（Ｌ）とチャネル幅（Ｗ）の比は、Ｌ／Ｗ＝
１／５とした。また、並列された各測定系８００において、容量素子８０２の容量値をそ
れぞれ、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０３５６】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。
【０３５７】
図２３に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
時間の経過にしたがって、電位が変化している様子が確認できる。
【０３５８】
図２４には、上記電流測定によって算出されたオフ電流を示す。なお、図２４は、ソース
−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２４から、ソース−ドレ
イン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。ま
た、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下で
あることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０３５９】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
【符号の説明】
【０３６０】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１２    絶縁層
１１４    不純物領域
１１６    チャネル形成領域
１１８    サイドウォール絶縁層
１２０    高濃度不純物領域
１２２    金属層
１２４    金属化合物領域
１２４ａ    金属化合物領域
１２４ｂ    金属化合物領域
１２５    層間絶縁層
１２６    層間絶縁層
１２８    層間絶縁層
１３０ａ    ソース電極またはドレイン電極
１３０ｂ    ソース電極またはドレイン電極
１３０ｃ    電極
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４２ｃ    配線
１４２ｄ    配線
１４３ａ    絶縁層
１４３ｂ    絶縁層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    電極
１５０    層間絶縁層
１５２    層間絶縁層
１５４    ソース電極またはドレイン電極
１５６    配線
１５６ａ  配線
１５６ｂ  配線
１５８ａ  ソース電極またはドレイン電極
１５８ｂ  電極
１６０    トランジスタ
１６２    トランジスタ
１６３    トランジスタ
１６４    容量素子
１６５    容量素子
１６６    半導体層
１６８    メモリセル
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
８００    測定系
８０２    容量素子
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０８    トランジスタ
１１００    メモリセル
１１１１    駆動回路
１１１２    駆動回路
１１１３    駆動回路
１１１４    駆動回路
１２００    メモリセル
１２１１    駆動回路
１２１２    駆動回路
１２１３    駆動回路
１２１４    駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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