(57)【特許請求の範囲】
【請求項１】
ゲートパッドと、
平面視において前記ゲートパッドの角部に対向する領域に配設された第１セルと、
平面視において前記第１セルに対して前記ゲートパッドと逆側の領域に配設された第２セルと
を備え、
前記第１及び第２セルのそれぞれは、
第１導電型の半導体層と、
前記半導体層の上部に形成された第２導電型のベース領域と、
前記ベース領域を貫通して前記ベース領域下の前記半導体層に達するトレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記第１及び第２セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、
前記トレンチの底部に形成された第２導電型の保護拡散層と
を備え、
前記第１及び第２セルのうち少なくとも前記第２セルは、
前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、
前記ベース領域及び前記ソース領域と電気的に接続されたソース電極と
をさらに備え、
前記第１及び第２セルの前記外郭形状は、四角形以上の多角形状であり、
前記第１セルの前記外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、前記第２セルの均等な一辺または短辺の長さの２倍以下であり、
前記第１セルの前記多角形状の頂点は、前記第２セルの前記多角形状の頂点よりも多い、半導体装置。
【請求項２】
ゲートパッドと、
平面視において前記ゲートパッドの角部に対向する領域に配設された第１セルと、
平面視において前記第１セルに対して前記ゲートパッドと逆側の領域に配設された第２セルと、
平面視において前記ゲートパッドの辺部に対向する領域に配設され、前記第２セルの辺よりも大きい辺を最長の辺として有する第３セルと
を備え、
前記第１、第２及び第３セルのそれぞれは、
第１導電型の半導体層と、
前記半導体層の上部に形成された第２導電型のベース領域と、
前記ベース領域を貫通して前記ベース領域下の前記半導体層に達するトレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記第１、第２及び第３セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、
前記トレンチの底部に形成された第２導電型の保護拡散層と
を備え、
前記第１、第２及び第３セルのうち少なくとも前記第２セルは、
前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、
前記ベース領域及び前記ソース領域と電気的に接続されたソース電極と
をさらに備え、
前記第１、第２及び第３セルの前記外郭形状は、四角形以上の多角形状であり、
前記第１セルの前記外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、前記第２セルの均等な一辺または短辺の長さの２倍以下であり、
前記第１セルの前記多角形状の頂点は、前記第２セルの前記多角形状の頂点よりも多い、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１セルは、前記第２セルより面積が大きい、半導体装置。
【請求項４】
請求項１から請求項３のうちいずれか１項に記載の半導体装置であって、
前記第１セルの前記多角形状の内角は全て９０°以上である、半導体装置。
【請求項５】
請求項１から請求項３のうちいずれか１項に記載の半導体装置であって、
前記第１セルは前記ソース領域を備えない、半導体装置。
【請求項６】
請求項１から請求項３のうちいずれか１項に記載の半導体装置であって、
前記第１セルにおいて、前記ソース電極と、前記ベース領域及び前記ソース領域とが電気的に絶縁されている、半導体装置。
【請求項７】
請求項１から請求項３のうちいずれか１項に記載の半導体装置であって、
前記第１セルは、
前記ソース領域及び前記ゲート電極をさらに備え、単独でスイッチング素子の機能を有する、半導体装置。
【請求項８】
ゲートパッドと、
セルと、
前記セルが存在しない、平面視において前記ゲートパッドの角部に対向する領域である無効領域と
を備え、
前記セルは、
第１導電型の半導体層と、
前記半導体層の上部に形成された第２導電型のベース領域と、
前記ベース領域を貫通して前記ベース領域下の前記半導体層に達する第１トレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、
前記第１トレンチの底部に形成された第２導電型の第１保護拡散層と、
前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、
前記ベース領域及び前記ソース領域と電気的に接続されたソース電極と
を備え、
前記無効領域は、
前記ベース領域を貫通して前記ベース領域下の前記半導体層に達する第２トレンチの底部に形成された第２導電型の第２保護拡散層を備え、前記第２トレンチは前記第１トレンチよりも幅が大きく、
前記第１セルの前記多角形状の頂点は、前記第２セルの前記多角形状の頂点よりも多い、半導体装置。
【請求項９】
請求項１から請求項８のうちいずれか１項に記載の半導体装置であって、
前記半導体層は、ワイドバンドギャップ半導体を含む、半導体装置。
【請求項１０】
請求項１から請求項９のうちいずれか１項に記載の半導体装置であって、
前記ゲートパッドの前記角部は曲部を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の半導体装置に関するものである。
【背景技術】
【０００２】
モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が、パワーエレクトロニクス機器において広く使用されている。電力制御用の縦型ＭＯＳＦＥＴの一つに、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型ＭＯＳＦＥＴがある（例えば下記の特許文献１，２）。電力制御用のＭＯＳＦＥＴでは、オン動作時の抵抗は小さく、オフ動作時の耐圧は高くする必要があるが、一般にトレンチゲート型ＭＯＳＦＥＴでは、高耐圧化と低オン抵抗化とがトレードオフの関係にある。【０００３】
一方、高耐圧及び低損失を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴやＩＧＢＴなどが注目されており、１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。【０００４】
電力制御用の縦型ＭＯＳＦＥＴでは、複数の単位ＭＯＳＦＥＴを並列に接続して一つのＭＯＳＦＥＴとして取り扱うものがある。ＭＯＳＦＥＴはそれを構成する個々の単位ＭＯＳＦＥＴの配置パターンによって分類することができる。代表的なものとしてはソース領域を正方形状のパターンに形成し、その周囲をゲートトレンチで取り囲んだ一つの単位ＭＯＳＦＥＴ（セル）からなるセル型や、ソース領域を細長いストライプ状のパターンに形成し、２つのパターンの間にゲートトレンチを配設するストライプ型などがある。【０００５】
複数の単位ＭＯＳＦＥＴ（セル）を含むＭＯＳＦＥＴ領域において、ＭＯＳＦＥＴ領域の外周部では、電界の状態がＭＯＳＦＥＴ領域の内部とは異なる。このため、ＭＯＳＦＥＴ領域の外周部にＭＯＳＦＥＴ領域の内部と同じ構造のセルを配設した構成では、外周部においてアバランシェ破壊が生じることがある。ＭＯＳＦＥＴ全体としての耐圧は個々のセルの耐圧のうち最も低いものによって決まるため、電界状態の異なる外周部に配設されるセルにおいても内部のセルと同等の耐圧を有することが必要である。そこで高耐圧化を目的に、外周部に配設するセルを、内部に配設するセルとは異なる構造あるいは寸法とすることが提案されている。【０００６】
例えば、特許文献１では外周部に配設するセルのトレンチを延伸して電界緩和部に到達させることで外周部に高電界が生じることを抑制する技術が示されている。また、特許文献２では外周部に配設する全てのセルからゲートトレンチを省くなど、外周部に電界緩和専用の構造を形成する技術が示されている。これらの技術によれば、アバランシェ破壊が生じやすい外周部セルでの耐圧が向上し、ＭＯＳＦＥＴ全体としての耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３２２９４９号公報
【特許文献２】特開２０１１−１００８７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＯＳＦＥＴのゲート電極及びソース電極を取り出すための配線は、それぞれゲートパッド及びソースパッドに接続される。ゲートパッド及びソースパッドは電界集中を避けるため、それら角部は曲線状に形成されることがある。発明者らの解析によれば、外周部のセルのうちでもこのゲートパッドの角部（曲部）に対向する領域に形成されたセルにおいてアバランシェ破壊が多発する傾向が見られた。【０００９】
一方、特許文献１及び２には、外周部のセルに関する技術を開示しているが、アバランシェ破壊が多発するセル、つまりゲートパッドの角部（曲部）に対向するセルにおけるアバランシェ破壊を抑制することは開示していない。【００１０】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ゲートパッドの角部に対向するセルにおけるアバランシェ破壊を抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、ゲートパッドと、平面視において前記ゲートパッドの角部に対向する領域に配設された第１セルと、平面視において前記第１セルに対して前記ゲートパッドと逆側の領域に配設された第２セルとを備える。前記第１及び第２セルのそれぞれは、第１導電型の半導体層と、前記半導体層の上部に形成された第２導電型のベース領域と、前記ベース領域を貫通して前記ベース領域下の前記半導体層に達するトレンチ内に、ゲート絶縁膜を介して配設されるとともに、前記第１及び第２セルの平面視での外郭形状に対応するパターンを有し、かつ、前記ゲートパッドと電気的に接続されたゲート電極と、前記トレンチの底部に形成された第２導電型の保護拡散層とを備える。前記第１及び第２セルのうち少なくとも前記第２セルは、前記ベース領域の上部のうち、前記ゲート絶縁膜に隣接する部分に形成された第１導電型のソース領域と、前記ベース領域及び前記ソース領域と電気的に接続されたソース電極とをさらに備える。前記第１及び第２セルの前記外郭形状は、四角形以上の多角形状であり、前記第１セルの前記外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、前記第２セルの均等な一辺または短辺の長さの２倍以下である。前記第１セルの前記多角形状の頂点は、前記第２セルの前記多角形状の頂点よりも多い。
【発明の効果】
【００１２】
本発明によれば、平面視においてゲートパッドの角部に対向する領域に配設された第１セルと、第１セルに対してゲートパッドと逆側の領域に配設された第２セルとを備え、第１セルの外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、第２セルの均等な一辺または短辺の長さの２倍以下である。したがって、ゲートパッドの角部に対向する第１セルにおけるアバランシェ破壊を抑制することができる。【００１３】
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。
【図２】実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。
【図３】実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。
【図４】実施の形態１に係るＭＯＳＦＥＴの構成を示す断面図である。
【図５】実施の形態１に係るＭＯＳＦＥＴの構成を示す断面図である。
【図６】関連ＭＯＳＦＥＴの一部の構成を示す平面図である。
【図７】関連ＭＯＳＦＥＴの一部の構成を示す断面図である。
【図８】セル寸法比と電界強度との関係を示す図である。
【図９】実施の形態１に係るＭＯＳＦＥＴの構成を示す平面図である。
【図１０】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１１】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１２】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１３】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１４】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１５】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１６】実施の形態１に係るＭＯＳＦＥＴの製造方法を示す断面図である。
【図１７】実施の形態１の変形例に係るＭＯＳＦＥＴの構成を示す平面図である。
【図１８】実施の形態１の変形例に係るＭＯＳＦＥＴの構成を示す平面図である。
【図１９】実施の形態２に係るＭＯＳＦＥＴの構成を示す平面図である。
【図２０】実施の形態２に係るＭＯＳＦＥＴの構成を示す断面図である。
【図２１】実施の形態３に係るＭＯＳＦＥＴの構成を示す断面図である。
【図２２】実施の形態４に係るＭＯＳＦＥＴの構成を示す平面図である。
【図２３】実施の形態４に係るＭＯＳＦＥＴの構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
【００１６】
＜実施の形態１＞
＜構成＞
以下、本実施の形態１に係る半導体装置は、炭化珪素（ＳｉＣ）半導体装置であってトレンチゲート型ＭＯＳＦＥＴである場合を例にして説明する。図１は、本実施の形態１に係るＭＯＳＦＥＴの全体構成を示す平面図である。
【００１７】
図１のＭＯＳＦＥＴは、ゲートパッド１３と、セル領域３１とを備えており、全体として概ね四角形状を有している。このようにＭＯＳＦＥＴの外郭形状を四角形状とすることにより、ダイシングによるチップ化がしやすくすることができたり、ゲートパッド１３がＭＯＳＦＥＴ全体に占める面積を小さくすることができたりする。
【００１８】
セル領域３１の外郭形状は、ソースパッドの外郭形状に対応している。図１に示すように、ゲートパッド１３及びソースパッド（セル領域３１）は電界集中を避けるため、それら外郭形状の角部は曲線状に形成されている。ゲートパッド１３及びソースパッドの角部は、巨視的にみれば尖っているが、微視的にみれば丸みを有する曲部となっている。
【００１９】
図２は、本実施の形態１に係るＭＯＳＦＥＴの構成の一部を示す平面図であり、具体的には、図１の破線で囲った領域を拡大した平面図である。図１のセル領域３１には、図２の破線で示される複数のセル（セル１４，１５，１７）が配設されている。
【００２０】
セル１５は、平面視においてセル領域３１のうち、ゲートパッド１３に対向しない外周部の領域と、ゲートパッド１３の辺部（直線部分）と対向する領域とに配設されたセル（以下「外周部セル１５」と記す）である。ここでは外周部セル１５の平面視での外郭形状は、長方形状となっている。この外周部セル１５の寸法を、セル１４の寸法よりも大きくすることにより、外周部セル１５にかかる電界を緩和することが可能となっている。
【００２１】
セル１７（第１セル）は、平面視においてセル領域３１のうち、ゲートパッド１３の角部（曲部）に対向する領域（内側コーナー部）に配設されたセル（以下「コーナーセル１７」と記す）である。ここではコーナーセル１７の平面視での外郭形状は、二種類の五角形状（四角形以上の多角形状）となっている。また、コーナーセル１７の五角形状の内角は全て９０°以上となっている。
【００２２】
図３は、コーナーセル１７が配設された、ゲートパッド１３の角部に対向する領域４１を示す図である。ゲートパッド１３の角部に対向する領域４１は、図３の一点鎖線に囲まれた領域に相当する。本実施の形態１では、ゲートパッド１３の一つの角部を中心にして、ゲートパッド１３の領域を平面視で１８０度回転させた場合に、当該領域と重なるセル領域３１が第１領域として規定されている。また、ゲートパッド１３及び第１領域に隣接する二つの外部セル１５ａの端部のうち、ゲートパッド１３と逆側の端部同士を結ぶ線を対角線とする正方形または長方形の領域が第２領域として規定されている。そして、第１領域と第２領域とが重なる領域が、本実施の形態１に係るゲートパッド１３の角部に対向する領域４１として規定されている。
【００２３】
図２に戻って、セル１４（第２セル）は、平面視においてセル領域３１のうち、外周部セル１５またはコーナーセル１７に対してゲートパッド１３と逆側の領域などの内部の領域に配設されたセル（以下「内部セル１４」と記す）である。この内部セル１４は、セル領域３１に配設されたセルの多数を占めている。ここでは内部セル１４の平面視での外郭形状は、正四角形状（四角形以上の多角形状）となっている。ここで、内部セル１４の平面視での外郭形状は、長方形または正方形であってもよい。また、コーナーセル１７の多角形状の頂点は、内部セル１４の多角形状の頂点よりも多くなっている。
【００２４】
図４及び図５は、本実施の形態１に係るＭＯＳＦＥＴの構成の一部を示す断面図である。具体的には、図４は、図２のＡ−Ａ線に沿った断面図であり、内部セル１４の断面構成を示している。図５は、図２のＢ−Ｂ線に沿った断面図であり、内部セル１４及びコーナーセル１７の断面構成を示している。
【００２５】
本実施の形態１では、内部セル１４及びコーナーセル１７は、ｎ型のＳｉＣ基板１と、ｎ型（第１導電型）のエピタキシャル層（半導体層）２と、ｐ型（第２導電型）のベース領域３と、ｎ型のソース領域４と、ゲート絶縁膜６と、保護拡散層７と、ゲート電極８と、層間絶縁膜９と、ソース電極１０と、オーミック電極１１と、ドレイン電極１２とを備えている。そして、内部セル１４及びコーナーセル１７はいずれも、単独でＭＯＳＦＥＴ（スイッチング素子）の機能を有している。また、外周部セル１５も内部セル１４及びコーナーセル１７と同様に構成され、単独でＭＯＳＦＥＴの機能を有しているものとする。
【００２６】
次に、内部セル１４及びコーナーセル１７の構成について詳細に説明する。
【００２７】
エピタキシャル層２は、ＳｉＣ基板１上にＳｉＣ層をエピタキシャル成長させることにより形成される。例えば、ＳｉＣ基板１及びエピタキシャル層２には、ＳｉＣ基板１にエピタキシャル層２が予め成長されたエピタキシャル基板が適用される。
【００２８】
ベース領域３は、エピタキシャル層２とは逆の導電型を有し、エピタキシャル層２の上部（上面）に形成されている。なお、ベース領域３が形成されていない残余のエピタキシャル層２は、ドリフト層２ａとなる。エピタキシャル層２及びベース領域３にはトレンチ（ゲートトレンチ）５が形成されている。このトレンチ５は、ベース領域３を貫通しており、トレンチ５の底部はドリフト層２ａ（ベース領域３下のエピタキシャル層２）に達している。
【００２９】
ゲート絶縁膜６は、トレンチ５の内面（底面及び側面）上に設けられており、ゲート電極８は、ゲート絶縁膜６を介してトレンチ５内に配設されている。なお、図２に示すように、トレンチ５は、内部セル１４、外周部セル１５及びコーナーセル１７の外郭形状に対応するパターン（概ね格子状のパターン）を有していることが示されている。図２では、図の簡素化の観点からゲート絶縁膜６及びゲート電極８（ひいては後述する層間絶縁膜９及びソース電極１０）の図示は省略しているが、トレンチ５内に配設されるゲート電極８もトレンチ５と同様に、内部セル１４、外周部セル１５及びコーナーセル１７の平面視での外郭形状に対応するパターン（概ね格子状のパターン）を有している。
【００３０】
また、図２に示される、ゲートパッド１３とセル領域３１との間に配設されたゲートパッド下ウェル３２においては、いずれも図示しないシリコン酸化膜、ゲート配線（多結晶シリコン）及びシリコン膜が、ＳｉＣ基板１上に順に配設されている。そして、ゲートパッド下ウェル３２に隣接するゲート絶縁膜６の下部にはコンタクトホールが設けられており、ゲート電極８は、当該コンタクトホール及びゲート配線を介してゲートパッド１３と電気的に接続されている。
【００３１】
保護拡散層７は、図４及び図５に示すように、トレンチ５の底部、すなわちトレンチ５の下部に隣接するドリフト層２ａに形成されている。この保護拡散層７もゲート電極８と同様に平面視において概ね格子状のパターンを有している。なお、保護拡散層７は、ＭＯＳＦＥＴのオフ時にドリフト層２ａの空乏化を促進するとともに、トレンチ５の底部への電界集中を緩和してゲート絶縁膜６の破壊を抑制する機能を有している。
【００３２】
ベース領域３の上部のうち、ゲート絶縁膜６に隣接する部分に、ソース領域４が形成されている。
【００３３】
層間絶縁膜９は、ソース領域４のうちゲート絶縁膜６に近い部分、並びに、ゲート絶縁膜６及びゲート電極８を覆うように、これらの上に配設される。層間絶縁膜９には、ソース領域４のうちゲート絶縁膜６から遠い部分及びベース領域３に達するコンタクトホールが設けられており、当該コンタクトホール内には低抵抗のオーミック電極１１が配設されている。
【００３４】
ソースパッドを構成するソース電極１０は、層間絶縁膜９上に配設されているとともに、オーミック電極１１を介してソース領域４及びベース領域３と電気的に接続されている。ドレイン電極１２は、ＳｉＣ基板１の下面に配設されている。
【００３５】
ここで本実施の形態１では、コーナーセル１７の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、例えば内部セル１４の均等な一辺の２倍以下となるように構成されている。次に、以上のように構成された本実施の形態１に係るＭＯＳＦＥＴの効果を説明するために、それと関連するＭＯＳＦＥＴ（以下「関連ＭＯＳＦＥＴ」と記す）について説明する。
【００３６】
＜関連ＭＯＳＦＥＴ＞
図６は、関連ＭＯＳＦＥＴの一部の構成を図２と同様に示す平面図である。以下、関連ＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一ものについては同じ参照符号を付して、関連ＭＯＳＦＥＴのうち上述の構成要素と異なる構成要素と問題点とについて説明する。
【００３７】
図６に示されるように、関連ＭＯＳＦＥＴは、上述のコーナーセル１７の代わりに、一つの関連コーナーセル１６を備えている。ここでは関連コーナーセル１６の平面視での外郭形状は、外周部セル１５の長辺よりも長い辺を有している。
【００３８】
なお、実施の形態１に係るＭＯＳＦＥＴと同様に、関連ＭＯＳＦＥＴにおいても、外周部セル１５にかかる電界を緩和するために、外周部セル１５の寸法と内部セル１４の寸法とを異ならせているとともに、電界集中を緩和するために、ゲートパッド１３等の外郭形状の角部に一定の曲率を持たせている。
【００３９】
以上のような関連ＭＯＳＦＥＴにおいて解析を行ったところ、発明者は、関連コーナーセル１６においてアバランシェ破壊が多発する傾向を見出した。そこで、発明者は、関連コーナーセル１６においてアバランシェ破壊が生じる理由は、図１のＭＯＳＦＥＴ全体の終端領域側のセル（例えばセル領域３１の他のコーナーまたは辺部に配設された外周部セル１５）においてアバランシェ破壊が生じる理由とは異なると考えた。そして、その上で、発明者は、関連コーナーセル１６においてアバランシェ破壊が生じる原因を次のように考察した。
【００４０】
図７は、関連ＭＯＳＦＥＴの構成の一部を示す断面図であり、具体的には、図６のＣ−Ｃ線に沿った断面図である。なお、図７には、関連ＭＯＳＦＥＴにおいて想定される空乏層端１８が示されている。
【００４１】
以上のような構成をとる関連ＭＯＳＦＥＴでは、関連コーナーセル１６は、内部セル１４に比べて寸法及び形状が大きく異なり、関連コーナーセル１６の外郭形状の対向する二辺の間の距離が比較的大きくなっている。このため、図７に示されるように、空乏層端１８が、関連コーナーセル１６の中央部でベース領域３に近接する。これに伴って関連コーナーセル１６の中心部での電界強度が高まり、アバランシェ破壊が生じ易くなると考えられる。また、セル領域３１の終端領域においては、終端構造の効果により電界が抑えられるが、終端領域から離れた内側コーナー部では、特異な電界状態となっており、そのことも、関連コーナーセル１６においてアバランシェ破壊が起きやすくなることに多少影響していると考えられる。
【００４２】
これらのことを踏まえた上で、発明者は、内部セル１４の均等な一辺に対する、関連コーナーセル１６の短辺の長さの比と、関連コーナーセル１６の中心部での電界強度との関係を調べた。図８は、その結果を示す図である。図８に示すように、セル寸法比が小さい範囲（２以下などの範囲）では、セル寸法比と電界強度との関係は線形となっていない。これは、トレンチ５及び保護拡散層７から延びる空乏層が関連コーナーセル１６の中心部まで届くためであると考えられる。逆に、寸法及び形状が大きかった関連ＭＯＳＦＥＴでは、トレンチ５及び保護拡散層７から延びる空乏層が関連コーナーセル１６の中心部に届かない程度に空乏層厚が小さく、その結果として関連コーナーセル１６においてアバランシェ破壊が多発すると考えられる。
【００４３】
＜実施の形態１に係るＭＯＳＦＥＴの寸法＞
そこで、発明者は、これを利用することで、平面視においてゲートパッド１３の曲部に対向する領域４１に配設されたセル中心部での空乏層厚の減少を抑制することを想起した。
【００４４】
具体的には、図２に示すコーナーセル１７の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離を適切に短くする。ここでは、図８の関係を考慮して、内部セル１４の外郭形状が正四角形である場合には、適切に短くすべき距離は、内部セル１４の均等な一辺の長さの２倍以下とし、内部セル１４の外郭形状が長方形などである場合には、適切に短くすべき距離は、内部セル１４の短辺の長さの２倍以下とする。図２では、その一例として、コーナーセル１７のうち適切に短くすべき距離は、内部セル１４の均等な一辺の長さの１．５倍としている。
【００４５】
以上のような構成によれば、長辺側のトレンチ５及び保護拡散層７から延びる空乏層によって、コーナーセル１７の中心部において空乏層厚が減少することを抑制することができる。
【００４６】
ここで、コーナーセル１７において適切に短くすべき距離について具体的に説明する。図９は、図２に示すコーナーセル１７の一つにおいて適切に短くすべき距離を説明するための図である。図９において、コーナーセル１７の長辺１７ａは実線で示されており、長辺１７ａと対向する辺１７ｂ，１７ｃはそれぞれ二点鎖線及び一点鎖線で示されている。
【００４７】
長辺１７ａと対向する辺１７ｂとの最短距離（長辺１７ａ上の任意の点と辺１７ｂ上の任意の点との間の距離のうち最も短い距離）はＬ１である。長辺１７ａと対向する辺１７ｃとの最短距離（長辺１７ａ上の任意の点と辺１７ｃ上の任意の点との間の距離のうち最も短い距離）はＬ２である。これら最短距離（Ｌ１，Ｌ２）のうち、最も長い距離はＬ２である。このため、図９に示すコーナーセル１７においては、適切に短くすべき距離はＬ２となる。
【００４８】
＜製造方法＞
次に、本実施の形態１に係るＭＯＳＦＥＴの製造方法について説明する。図１０〜図１６は、当該製造方法の工程を示す図であり、具体的には、図５と同様に図２のＢ−Ｂ線に沿った断面図である。
【００４９】
まず、図１０に示すように、ＳｉＣ基板１上にエピタキシャル層（半導体層）２を形成する。ここでは一例として、４Ｈのポリタイプを有するｎ型で低抵抗のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法によりｎ型のエピタキシャル層２をエピタキシャル成長させた。そして、最終的に形成されるドリフト層２ａが、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度、及び、５〜２００μｍの厚さを有することが確保できるように、エピタキシャル層２を形成した。
【００５０】
次に、エピタキシャル層２の表面に予め定められたドーパントをイオン注入することにより、ベース領域３及びソース領域４を形成する。これにより、図１０に示される構造が得られる。
【００５１】
ベース領域３はｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。Ａｌのイオン注入の深さは、エピタキシャル層２の厚さを超えない深さ（例えば０．５〜３μｍ程度）とする。注入するＡｌの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高くする。このときＡｌの注入深さよりも深いエピタキシャル層２の領域がｎ型のドリフト層２ａとして残る。
【００５２】
なお、ベース領域３は、ｐ型のエピタキシャル成長によって形成してもよい。その場合もベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合と同等とする。
【００５３】
ソース領域４は、窒素（Ｎ）をベース領域３の表面に選択的にイオン注入することによって形成する。ソース領域４の平面視での外郭形状は、この後の工程で形成されるゲート電極８（トレンチ５）のレイアウトに沿ったパターンに形成される（図２参照）。これにより、ゲート電極８が形成されたときに、ゲート電極８の両側にソース領域４が配設されることになる。この工程でのＮのイオン注入の深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型不純物濃度よりも高くし、例えば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とする。
【００５４】
なお、上記の不純物領域を形成するイオン注入の順番は、最終的に図５の構造が得られるのであれば、上記の通りでなくてもよい。また、ベース領域３の下部に、ｎ型不純物である窒素（Ｎ）またはリン（Ｐ）をイオン注入することにより形成される空乏化抑制層（図示せず）を設けてもよい。空乏化抑制層を設けていない図４及び図５の構造では、ベース領域３及び保護拡散層７の両方から延びる空乏層によって電流経路が搾取される、いわゆるＪＦＥＴ抵抗が両者の間に発生する。これに対し、上記空乏化抑制層を設けた構成では、オン時にベース領域３などから空乏層が延びることが抑制されるため、ＪＦＥＴ抵抗を低減することができる。なお、空乏化抑制層の深さは、ベース領域３より深く、エピタキシャル層２の厚さを超えない範囲で、厚みは例えば０．５〜３μｍ程度とすることが望ましい。この工程でのＮの不純物濃度は、エピタキシャル層２のｎ型不純物濃度より高く、かつ１×１０１７ｃｍ−３以上であることが望ましい。なお、空乏化抑制層は、ｎ型のエピタキシャル成長によって形成してもよい。その場合の空乏化抑制層の不純物濃度及び厚さは、イオン注入によって形成する場合と同等とする。
【００５５】
続いて、図１１に示すように、エピタキシャル層２の表面にシリコン酸化膜２１を１〜２μｍ程度堆積し、その上にレジスト材からなるエッチングマスク２２を形成する。エッチングマスク２２には、フォトリソグラフィ技術により、ソース領域４のうちトレンチ５の形成領域を開口したパターンに形成される。トレンチ５が平面視にて概ね格子状のパターンを有することから、エッチングマスク２２のパターンは、そのパターンを反転したマトリクス状のパターンを含む。
【００５６】
それから、エッチングマスク２２をマスクとする反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）処理により、シリコン酸化膜２１をパターニングする。つまりエッチングマスク２２のパターンがシリコン酸化膜２１に転写される。これにより、図１１に示される構造が得られる。パターニングされたシリコン酸化膜２１は、次の工程のエッチングマスクとなる。
【００５７】
次に、図１２に示すように、パターニングされたシリコン酸化膜２１をマスクとするＲＩＥ処理により、ソース領域４及びベース領域３を貫通してドリフト層２ａに達するトレンチ５を形成する。トレンチ５の深さは、ベース領域３の深さ以上であり、例えば１．０〜６．０μｍ程度とする。
【００５８】
その後、図１３に示すように、トレンチ５を露出するパターン（エッチングマスク２２と同様のパターン）を有する注入マスク２３を形成し、それをマスクとするイオン注入を行うことにより、トレンチ５の底部にｐ型の保護拡散層７を形成する。保護拡散層７のｐ型不純物としてＡｌを用いる。この工程で注入するＡｌの不純物濃度は、例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲であることが望ましい。
【００５９】
なお、注入マスク２３の代わりに、トレンチ５形成の際のエッチングマスクである（パターニングされた）シリコン酸化膜２１を使用してもよい。これにより製造工程の簡略化及びコスト削減を図ることができる。注入マスク２３の代わりにシリコン酸化膜２１を使用する場合には、トレンチ５を形成した後、ある程度の厚さのシリコン酸化膜２１が残存するように、シリコン酸化膜２１の厚さやエッチング条件を調整する必要がある。
【００６０】
以上のように保護拡散層７を形成した後、注入マスク２３を除去する。その後、熱処理装置を用いて、上記の工程でイオン注入した不純物を活性化させるアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中や真空中で、１３００〜１９００℃、３０秒〜１時間の処理条件で行う。
【００６１】
そして、エピタキシャル層２の全面（トレンチ５の内面も含む）にシリコン酸化膜を形成した後、トレンチ５を埋めるようにポリシリコンを減圧ＣＶＤ法により堆積する。そして、それらをパターニングまたはエッチバックすることにより、図１４に示すように、トレンチ５内にゲート絶縁膜６及びゲート電極８を形成する。ゲート絶縁膜６となるシリコン酸化膜は、エピタキシャル層２の表面を熱酸化して形成してもよいし、エピタキシャル層２上に堆積させて形成してもよい。
【００６２】
続いて、減圧ＣＶＤ法により、ゲート電極８を覆う層間絶縁膜９を、エピタキシャル層２の全面上に形成する。そして、図１５に示すように、層間絶縁膜９をパターニングすることで、ソース領域４及びベース領域３に達するコンタクトホールを形成する。
【００６３】
続いて、図１５に示すように、コンタクトホールの底に露出したエピタキシャル層２（ソース領域４及びベース領域３）上にオーミック電極１１を形成する。オーミック電極１１の形成方法としては、例えば、コンタクトホールの底に露出したエピタキシャル層２の全面にニッケル（Ｎｉ）を主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により炭化珪素と反応させてオーミック電極１１となるシリサイド膜を形成する。その後、層間絶縁膜９上に残留した未反応の金属膜を、硝酸、硫酸若しくは塩酸、または、それらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する。なお、層間絶縁膜９上に残留した金属膜を除去した後に、再度熱処理を行ってもよい。この場合に、先の熱処理よりも高温で行えば、さらに低コンタクト抵抗のオーミック接触が形成される。
【００６４】
それから、図１６に示すように、図１５で得られた構造の上にＡｌ合金等の電極材を堆積することにより、層間絶縁膜９上及びコンタクトホール内にソース電極１０を形成する。最後に、ＳｉＣ基板１の下面にＡｌ合金等の電極材を堆積することにより、ドレイン電極１２を形成する。以上により図５に示される構造、すなわち本実施の形態１に係るＭＯＳＦＥＴが得られる。
【００６５】
＜効果＞
以上に構成された本実施の形態１に係るＭＯＳＦＥＴでは、コーナーセル１７の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の均等な一辺または短辺の長さの２倍以下となるように構成される。これにより、コーナーセル１７においても内部セル１４と同等の空乏層厚を得ることができるため、アバランシェ破壊を抑制することができる。
【００６６】
また、本実施の形態１では、コーナーセル１７の多角形上の頂点は、内部セル１４の多角形上の頂点よりも多くなっている。これにより、内部セル１４よりもコーナーセル１７のレイアウトを設計しやすくすることができる。
【００６７】
また、本実施の形態１では、コーナーセル１７の多角形上の内角は全て９０°以上である。これにより電界集中によるコーナーセル１７でのアバランシェ破壊を抑制することができるので、耐圧を向上させることができる。
【００６８】
また、本実施の形態１では、コーナーセル１７は、ソース領域４及びソース電極１０を備え、単独でＭＯＳＦＥＴの機能を有している。これにより、特許文献１及び２に記載された、外周部に電界緩和専用の構造を形成する技術、つまり、外周部にＭＯＳＦＥＴの機能を有さない技術とは異なり、オン抵抗の増加を伴うことなく、高耐圧化を図ることができる。
【００６９】
また、本実施の形態１では、エピタキシャル層（半導体層）２は、ＳｉＣなどのワイドバンドギャップ半導体を含む。これにより、ＭＯＳＦＥＴの高耐圧及び低損失を実現することができる。なお、ワイドバンドギャップはＳｉＣに限ったものではなく、例えば、ＧａＮ系材料、ダイヤモンドなどであってもよい。
【００７０】
＜変形例＞
なお、以上の説明では、ドリフト層２ａと、バッファ層であるＳｉＣ基板１とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、ドリフト層２ａとＳｉＣ基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。例えば、図４及び図５に示した構成において、ＳｉＣ基板１のｎ導電型をｐ導電型に代えればＩＧＢＴの構成となる。そして、そのような構成では、ＭＯＳＦＥＴのソース領域４及びソース電極１０は、それぞれＩＧＢＴのエミッタ領域及びエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１２はコレクタ電極に対応することになる。
【００７１】
また、本実施の形態１では、ゲート電極８（セルの外郭形状）は概ね格子状のパターンを有していたがこれに限ったものではない。ゲート電極８（セルの外郭形状）は、例えば図１７に示されるように概ね六角形状のパターンを有していてもよいし、例えば図１８に示されるようにストライプ状のパターンを有していてもよいし、その他のパターンであってもよい。ゲート電極８（セルの外郭形状）がいずれのパターンであっても上述と同様の効果を得ることができる。
【００７２】
また、実施の形態１では、ワイドバンドギャップ半導体の１つであるＳｉＣからなる半導体装置について説明した。しかしこれに限ったものではなく、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどの他のワイドバンドギャップ半導体からなる半導体装置に対しても適用可能である。
【００７３】
＜実施の形態２＞
＜構成＞
図１９は、本発明の実施の形態２に係るＭＯＳＦＥＴの構成の一部を、図２と同様に示す平面図である。図２０は、本実施の形態２に係るＭＯＳＦＥＴの構成の一部を示す断面図であり、具体的には、図１９のＤ−Ｄ線に沿った断面図であり、内部セル１４及びコーナーセル１７の断面構成を示している。以下、本実施の形態２に係るＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
【００７４】
本実施の形態２に係るＭＯＳＦＥＴは、実施の形態１で説明したコーナーセル１７の代わりに、コーナーセル１９を備えている点が異なる。そして、図５に示したように、実施の形態１に係るコーナーセル１７はソース領域４を備えたが、図２０に示すように、本実施の形態２に係るコーナーセル１９は、ソース領域４を備えないように構成されている。
【００７５】
＜効果＞
図５及び図２０を参照して、本実施の形態２に係るコーナーセル１９の効果について説明する。コーナーセル１７，１９が配設された内側コーナー部では、電界状態がセル領域３１の内部や他の外周部とは異なる状態となっているため、空乏層の延びが異なる。これに伴って、ソース領域４を備える実施の形態１のコーナーセル１７では、ベース領域３内で上部のソース領域４から延びる空乏層と下部のドリフト層２ａから延びる空乏層とが接触し、ドリフト層２ａとソース領域４との間の絶縁が破れてキャリアが流れるパンチスルー現象が生じる可能性が多少ある。
【００７６】
これに対して、本実施の形態２に係るコーナーセル１９はソース領域４を備えないので、パンチスルー現象を抑制することができる。
【００７７】
なお、コーナーセル１９でのパンチスルー現象を抑制するには、ベース領域３の不純物濃度を高め、ベース領域３中に延びる空乏層を小さくする方法をとることもできるが、その場合にはパターニング及びイオン注入の回数が増加する。これに対して本実施の形態２によれば、コーナーセル１９がソース領域４を備えないので、その製造方法としては、実施の形態１の図１０の工程において、ソース領域４を形成する際のパターンのうち、コーナーセル１９のパターンを変更すればよい。したがって、実施の形態１と同じ工数でＭＯＳＦＥＴを形成することができる。
【００７８】
一方、本実施の形態２に係るコーナーセル１９は、単独でＭＯＳＦＥＴの機能を有さないので、ＭＯＳＦＥＴのオン抵抗は、セル領域３１全体に占めるコーナーセル１９の面積分だけ実施の形態１の当該オン抵抗よりも増加するものの、これはＭＯＳＦＥＴ製造時のばらつきに比べて無視できる程度に小さい。これに対して特許文献１及び２に記載された技術では、セル領域３１の外周部のセル全てがＭＯＳＦＥＴの機能を失うので、本実施の形態２に係るＭＯＳＦＥＴのオン抵抗の増加分に比べるとはるかに大きい。
【００７９】
以上をまとめると、本実施の形態２によれば、コーナーセル１９はソース領域４を備えないように構成されている。これにより、ほぼ無視できる程度のオン抵抗の増加は伴う可能性があるが、パンチスルー現象の発生を抑えて高耐圧化を実現することができる。
【００８０】
なお、本実施の形態２においては、コーナーセル１９の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の短辺の長さの２倍以下となるように構成されていなくてもよい。
【００８１】
＜実施の形態３＞
＜構成＞
図２１は、本実施の形態３に係るＭＯＳＦＥＴの構成の一部を、図２０と同様に示す断面図である。以下、本実施の形態３に係るＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
【００８２】
本実施の形態３に係るＭＯＳＦＥＴは、実施の形態１で説明したコーナーセル１７の代わりに、コーナーセル２０を備えている点が異なる。そして、図５に示すように、実施の形態１では、コーナーセル１７において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に接続されていたが、図２１に示すように、本実施の形態３では、コーナーセル２０において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に絶縁されている。なお、図２１に示されるように、本実施の形態３に係るコーナーセル２０は、実施の形態２と同様にソース領域４を備えないように構成されてもよい。
【００８３】
＜効果＞
図２１を参照して、本実施の形態３に係るコーナーセル２０の効果について説明する。コーナーセル２０などの各種セルにアバランシェ電流が流れる経路は、ドレイン電極１２とソース電極１０との間である。このため、耐圧の低いコーナーセル２０において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に絶縁されている本実施の形態３によれば、全体の耐圧を向上させることができる。また、本実施の形態３に係るＭＯＳＦＥＴの製造方法としては、実施の形態１の図１５の工程において、コーナーセル２０における層間絶縁膜９を除去しないようにするだけでよく、容易に実現することができる。また、本実施の形態３に係るコーナーセル２０は、単独でＭＯＳＦＥＴの機能を有さないが、それに伴うオン抵抗の増加分は、実施の形態２と同様、実質的にほぼ無視できる程度である。
【００８４】
以上をまとめると、本実施の形態３によれば、コーナーセル２０において、ソース電極１０と、ソース領域４及びベース領域３とが電気的に絶縁されるように構成されている。これにより、ほぼ無視できる程度のオン抵抗の増加は伴う可能性があるが、パンチスルー現象の発生を抑えて高耐圧化を実現することができる。
【００８５】
なお、本実施の形態３においては、コーナーセル２０の平面視での外郭形状において、最も長い辺と、当該辺に対向する各辺との間の各最短距離のうち、最も長い距離が、内部セル１４の短辺の長さの２倍以下となるように構成されていなくてもよい。
【００８６】
また、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
【００８７】
＜実施の形態４＞
＜構成＞
図２２は、本発明の実施の形態４に係るＭＯＳＦＥＴの構成の一部を、図２と同様に示す平面図である。図２３は、本実施の形態４に係るＭＯＳＦＥＴの構成の一部を、図２０と同様に示す断面図であり、具体的には図２２のＣ−Ｃ線に沿った断面図である。以下、本実施の形態４に係るＭＯＳＦＥＴにおいて、以上で説明した構成要素と同一または類似するものについては同じ参照符号を付し、異なる部分について主に説明する。
【００８８】
本実施の形態４に係るＭＯＳＦＥＴは、実施の形態１で説明したコーナーセル１７の代わりに、セル（内部セル１４、外周部セル１５、コーナーセル１７）が存在しない無効領域４２を備えている点が異なる。つまり、図４に示すように、実施の形態１では、ゲートパッド１３に対向する領域４１においてコーナーセル１７が配設されていたが、図２２に示すように、本実施の形態４では、当該領域４１において無効領域４２が配設されている。
【００８９】
図２３に示すように、無効領域４２には、内部セル１４などのベース領域３を貫通してベース領域３下のエピタキシャル層２に達する第２トレンチであるトレンチ５１が配設されている。なお、このトレンチ５１は、第１トレンチであるトレンチ５よりも幅が大きい。
【００９０】
そして、無効領域４２は、第２保護拡散層であるｎ型の保護拡散層５２を備える。なお、この保護拡散層５２は、第１保護拡散層である保護拡散層７と同様に、トレンチ５１の底部に形成されている。
【００９１】
＜効果＞
図２１を参照して、本実施の形態４に係る無効領域４２の効果について説明する。コーナーセル１７などが配設される領域４１（図３）がセル領域３１に占める割合は実質的に無視できる程度である。しかし、当該領域４１はこれまで説明してきたようにアバランシェ破壊が生じやすいため通常のセルを配設することが難しい。そこで、当該領域４１全体をトレンチ５１とし、その底部に保護拡散層５２を設けることで当該領域４１での耐圧低下を防ぎ、全体の耐圧を向上させることができる。
【００９２】
なお、本実施の形態４に係るＭＯＳＦＥＴの製造方法としては、実施の形態１の図１１の工程において、領域４１上のエッチングマスク２２を除去し、ＲＩＥによってシリコン酸化膜２１を除去すればよい。これにより、図１２においてシリコン酸化膜２１をマスクとしたＲＩＥを行った際に、当該領域４１には全てトレンチ５１が配設され、その後のイオン注入によって当該領域４１にあたるトレンチ５１の底部全てに保護拡散層５２が形成される。これにより、無効領域４２を形成することができる。
【００９３】
また、本実施の形態４に係る無効領域４２は、単独でＭＯＳＦＥＴの機能を有さないが、それに伴うオン抵抗の増加分は、実施の形態２および３と同様、実質的にほぼ無視できる程度である。
【００９４】
以上をまとめると、本実施の形態４によれば、ゲートパッド１３に対向する領域４１に、トレンチ５１の底部に形成された保護拡散層５２を備える無効領域４２が配設されている。これにより、ほぼ無視できる程度のオン抵抗の増加は伴う可能性があるが、高耐圧化を実現することができる。
【００９５】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００９６】
２  エピタキシャル層、３  ベース領域、４  ソース領域、５，５１  トレンチ、６  ゲート絶縁膜、７，５２  保護拡散層、８  ゲート電極、１０  ソース電極、１３  ゲートパッド、１４  内部セル、１７，１９，２０  コーナーセル、４１  領域、４２  無効領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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