(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、
ハイ期間及びロー期間の一方の期間であり、リセット解除後の１番目の期間である第１初期期間と、当該第１初期期間より後に位置し、かつ、当該第１初期期間より短いハイ期間又はロー期間である複数の通常期間とを含むクロック信号を生成するクロック生成回路と、
前記クロック信号を用いて動作するインクリメンタル型のアナログ−デジタル変換器とを備え、
前記アナログ−デジタル変換器は、
前記アナログ入力信号の電圧値に応じた積分値を生成する積分器と、
前記積分値と予め定められた基準電圧とを比較することで前記デジタル出力信号を生成するコンパレータと、
前記デジタル出力信号に応じたアナログ信号を生成し、生成した前記アナログ信号を前記積分器に出力するデジタル−アナログ変換器とを含む
アナログ−デジタル変換回路。
【請求項２】
前記第１初期期間の長さは、前記通常期間の長さの２以上の整数倍である
請求項１記載のアナログ−デジタル変換回路。
【請求項３】
前記アナログ−デジタル変換器は、ΔΣモジュレータ型ＡＤ変換器である
請求項１又は２記載のアナログ−デジタル変換回路。
【請求項４】
前記複数の通常期間は、前記クロック信号における前記リセット解除後の２番目の期間及びそれ以降の期間を含む
請求項１〜３のいずれか１項に記載のアナログ−デジタル変換回路。
【請求項５】
前記クロック信号は、さらに、前記リセット解除後の２番目の期間であり、前記通常期間より長い第２初期期間を含む
請求項１〜３のいずれか１項に記載のアナログ−デジタル変換回路。
【請求項６】
前記アナログ−デジタル変換器は、さらに、
前記積分器の出力端子と前記コンパレータの入力端子との間に配置されたバッファ回路を備える
請求項１〜５のいずれか１項に記載のアナログ−デジタル変換回路。
【請求項７】
前記アナログ−デジタル変換器は、さらに、
前記アナログ入力信号と前記積分値との加算値を生成する容量加算器を備え、
前記コンパレータは、前記加算値と前記基準電圧とを比較することで前記デジタル出力信号を生成する
請求項１〜６のいずれか１項に記載のアナログ−デジタル変換回路。
【請求項８】
前記アナログ−デジタル変換器は、さらに、
前記容量加算器の出力端子に接続され、前記加算値を保持するための容量素子を備える
請求項７記載のアナログ−デジタル変換回路。
【請求項９】
請求項１〜８のいずれか１項に記載のアナログ−デジタル変換回路を備える
撮像素子。
【請求項１０】
請求項９記載の撮像素子を備える
デジタルカメラ。
【請求項１１】
請求項９記載の撮像素子を備える
携帯情報端末。
【請求項１２】
請求項１〜８のいずれか１項に記載のアナログ−デジタル変換回路を備える
バッテリモニタシステム。
【請求項１３】
請求項９記載の撮像素子を備える
医療用画像診断システム。
【請求項１４】
アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換器の駆動方法であって、
前記アナログ−デジタル変換器は、
クロック信号を用いて動作するインクリメンタル型のアナログ−デジタル変換器であり、
前記アナログ入力信号の電圧値に応じた積分値を生成する積分器と、
前記積分値と予め定められた基準電圧とを比較することで前記デジタル出力信号を生成するコンパレータと、
前記デジタル出力信号に応じたアナログ信号を生成し、生成した前記アナログ信号を前記積分器に出力するデジタル−アナログ変換器とを含み、
前記駆動方法は、
ハイ期間及びロー期間の一方の期間であり、リセット解除後の１番目の期間である第１初期期間と、当該第１初期期間より後に位置し、かつ、当該第１初期期間より短いハイ期間又はロー期間である複数の通常期間とを含むクロック信号を前記アナログ−デジタル変換器に供給する
アナログ−デジタル変換器の駆動方法。
【請求項１５】
前記第１初期期間の長さは、前記通常期間の長さの２以上の整数倍である
請求項１４記載のアナログ−デジタル変換器の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−デジタル変換回路及びその制御方法に関し、特に、インクリメンタル型のアナログ−デジタル変換器を備えるアナログ−デジタル変換回路に関する。
【背景技術】
【０００２】
ＡＤ（アナログ−デジタル）変換器には様々なタイプがあり、その代表的なものには、フラッシュ型、逐次比較型、パイプライン型、サイクリック型、及びΔΣモジュレータ型等がある。特にサイクリック型及びΔΣモジュレータ型は、変換サイクル数を増やすことで変換精度を向上させることができるため、積分型（インクリメンタル型）ＡＤ変換器と見なすことができる。【０００３】
実際の設計では、サイクリック型の回路構成の場合、その構成要素であるアナログ素子（特にアンプ）の精度でシステム全体の精度が制限されるため、精度の向上には限りがある。一方、ΔΣモジュレータ型の回路構成では、用いられるアナログ素子の精度を向上させることなく、単純に変換サイクル数のみを増やすことで変換精度をいくらでも向上させることができる。このように、ΔΣモジュレータ型の回路構成が、特にインクリメンタル型ＡＤ変換器に適することが、非特許文献１にて開示されている。さらには、２次以上のΔΣモジュレータ型ＡＤ変換器と、その出力パルス列を演算するデシメーションフィルタとの組み合わせにより、大幅に精度を改善できることも、非特許文献１にて開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｊ．Ｍａｒｋｕｓ，Ｊ．Ｓｉｌｖａ，Ｇ．Ｃ．Ｔｅｍｅｓ，“Ｔｈｅｏｒｙ  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ  ｏｆ  Ｉｎｃｒｅｍｅｎｔａｌ  ΔΣ  Ｃｏｎｖｅｒｔｅｒｓ，”  ＩＥＥＥ  ＴＣＡＳ−Ｉ，Ｖｏｌ．５１，Ｎｏ．４，ｐｐ．６７８−６９０，Ａｐｒ．２００４．
【非特許文献２】Ｊ．Ｓｉｌｖａ，Ｊ．Ｓｔｅｅｎｓｇａａｒｄ，Ｇ．Ｃ．Ｔｅｍｅｓ，“Ｗｉｄｅｂａｎｄ  ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ  ｄｅｌｔａ−ｓｉｇｍａ  ＡＤＣ  ｔｏｐｏｌｏｇｙ，”  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．３７，Ｎｏ．１２，ｐｐ．７３７−７３８，Ｊｕｎ．２００１．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このようなＡＤ変換器では、消費電力の増加を抑制しつつ、精度を向上することが求められている。【０００６】
そこで、本発明は、消費電力の増加を抑制しつつ、精度を向上できるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様に係るＡＤ変換回路は、アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、ハイ期間及びロー期間の一方の期間であり、リセット解除後の１番目の期間である第１初期期間と、当該第１初期期間より後に位置し、かつ、当該第１初期期間より短いハイ期間又はロー期間である複数の通常期間とを含むクロック信号を生成するクロック生成回路と、前記クロック信号を用いて動作するインクリメンタル型のアナログ−デジタル変換器とを備え、前記アナログ−デジタル変換器は、前記アナログ入力信号の電圧値に応じた積分値を生成する積分器と、前記積分値と予め定められた基準電圧とを比較することで前記デジタル出力信号を生成するコンパレータと、前記デジタル出力信号に応じたアナログ信号を生成し、生成した前記アナログ信号を前記積分器に出力するデジタル−アナログ変換器とを含む。【０００８】
なお、これらの全般的又は具体的な態様は、システム、方法、又は集積回路で実現されてもよく、システム、方法、及び集積回路の任意な組み合わせで実現されてもよい。
【発明の効果】
【０００９】
以上により、本発明は、消費電力の増加を抑制しつつ、精度を向上できるＡＤ変換回路を提供できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係るＡＤ変換器の一例を示す回路図である。
【図２】図２は、実施の形態の課題を示す図であり、ＡＤ変換器の内部波形の一例を示すタイミングチャートである。
【図３】図３は、実施の形態１に係るＡＤ変換回路を示すブロック図である。
【図４】図４は、実施の形態１に係るΔΣＡＤ変換器の一例を示す回路図である。
【図５】図５は、実施の形態１に係るΔΣＡＤ変換器の動作を示すタイミングチャートである。
【図６】図６は、実施の形態１に係るＡＤ変換回路の内部波形の一例を示すタイミングチャートである。
【図７】図７は、実施の形態１に係るＡＤ変換回路の内部波形の一例を示すタイミングチャートである。
【図８】図８は、実施の形態１に係るクロック信号及びリセット信号の一例を示すタイミングチャートである。
【図９】図９は、実施の形態１に係るＡＤ変換回路の変形例を示すブロック図である。
【図１０】図１０は、実施の形態１に係るＡＤ変換回路を示すブロック図である。
【図１１】図１１は、実施の形態１に係るクロック信号及びリセット信号の一例を示すタイミングチャートである。
【図１２】図１２は、実施の形態２に係るＡＤ変換器の参考例を示す回路図である。
【図１３】図１３は、実施の形態２に係るＡＤ変換器の一例を示す回路図である。
【図１４】図１４は、実施の形態２に係るＡＤ変換器の変形例を示す回路図である。
【図１５】図１５は、実施の形態２に係るバッファ回路の一例を示す回路図である。
【図１６】図１６は、実施の形態２の課題を示す図であり、バッファ回路の内部波形の一例を示すタイミングチャートである。
【図１７】図１７は、実施の形態２に係るＡＤ変換器の内部波形を示すタイミングチャートである。
【図１８】図１８は、実施の形態２に係るＡＤ変換器の内部波形を示すタイミングチャートである。
【図１９】図１９は、実施の形態３に係る撮像素子を示す図である。
【図２０】図２０は、実施の形態３に係る携帯情報端末を示す図である。
【図２１】図２１は、実施の形態３に係るバッテリモニタシステムを示す図である。
【図２２】図２２は、実施の形態３に係る医療用画像診断システムを示す図である。
【発明を実施するための形態】
【００１１】
（発明の基礎となった知見）
本発明者は、以下の課題を見出した。
【００１２】
従来のΔΣモジュレータ型ＡＤ変換器（以下、ΔΣＡＤ変換器）では、システム全体の低消費電力化を狙ってアンプを低消費電流化すると、アンプの駆動能力が低下する。これにより、初期リセット状態から期待される振る舞いを示す定常状態に至るまでの期間（以下、初期遷移期間）に、実波形と期待波形（期待値）との間に誤差（以下、初期遷移誤差）が生じる。
【００１３】
図１は、典型的な２次のΔΣＡＤ変換器１００の構成を示す回路図である。また、図２は、このΔΣＡＤ変換器１００におけるアンプ１０１の出力電圧Ｖ１の実波形と、当該出力電圧Ｖ１の期待波形を示す図である。
【００１４】
図２に示すように、出力電圧Ｖ１の初期遷移期間Ｔ０において、当該出力電圧Ｖ１の実波形と期待波形との間に誤差が生じる。これは、定常動作時のアンプの振幅に比べて初期遷移期間に必要な電圧変動が大きいためである。また、定常動作時に最も効率よく動作するように省電力設計されたアンプでは、リセット解除後の最初の動作期間Ｔ１でアンプ１０１の出力ノードを充分に駆動しきれないためである。この例では、動作期間Ｔ１は、図２におけるクロック信号２０１の最初のハイ期間に相当する。
【００１５】
なお、アンプ１０２の出力電圧に対しても同様の問題が発生する。
【００１６】
また、非特許文献１に示されているように、２次以上の高次のΔΣＡＤ変換器の場合、ＡＤ変換後のデジタルパルスに対して重み付けをもつデシメーションを掛けることで精度を増幅することができる。しかしながら、２次以上のΔΣＡＤ変換器では、最初の１サイクル目のデジタルコードは最も重み付けが大きい。よって、１サイクル目のデジタルコードに誤差が生じると、デシメーション処理後の誤差も大きくなってしまう。つまり、２次以上のΔΣＡＤ変換器では、上記問題がより顕著となる。
【００１７】
また、この問題を解決する単純な方法としてアンプ１０１の駆動能力を増加させる方法が考えられる。しかしながら、アンプ１０１の駆動能力を増加させることは、ＡＤ変換器の消費電力の増加に直結する。特に、非常に多くのＡＤ変換器を備える撮像素子等では、ＡＤ変換器の消費電力の増加は、素子全体の消費電力の増加に大きな影響を与える。さらに、このような撮像素子が、省電力が要求されるバッテリ駆動の機器等に搭載される場合には、特に、この消費電力の増加が問題となる。
【００１８】
そこで、本実施の形態では、消費電力の増加を抑制しつつ、リセット解除後の期待波形と実波形との誤差を低減することで、精度を向上できるＡＤ変換回路について説明する。
【００１９】
この問題を解決するために、本発明の一態様に係るアナログ−デジタル変換回路は、アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、ハイ期間及びロー期間の一方の期間であり、リセット解除後の１番目の期間である第１初期期間と、当該第１初期期間より後に位置し、かつ、当該第１初期期間より短いハイ期間又はロー期間である複数の通常期間とを含むクロック信号を生成するクロック生成回路と、前記クロック信号を用いて動作するインクリメンタル型のアナログ−デジタル変換器とを備え、前記アナログ−デジタル変換器は、前記アナログ入力信号の電圧値に応じた積分値を生成する積分器と、前記積分値と予め定められた基準電圧とを比較することで前記デジタル出力信号を生成するコンパレータと、前記デジタル出力信号に応じたアナログ信号を生成し、生成した前記アナログ信号を前記積分器に出力するデジタル−アナログ変換器とを含む。
【００２０】
この構成によれば、本発明の一態様に係るアナログ−デジタル変換回路は、消費電力の増加を抑制しつつ、リセット解除後の期待波形と実波形との誤差を低減することで、精度を向上できる。
【００２１】
例えば、前記第１初期期間の長さは、前記通常期間の長さの２以上の整数倍であってもよい。
【００２２】
この構成によれば、カウンタ等を用いることにより、回路構成上容易に第１初期期間を通常期間より長くすることができる。
【００２３】
例えば、前記アナログ−デジタル変換器は、ΔΣモジュレータ型ＡＤ変換器であってもよい。
【００２４】
例えば、前記複数の通常期間は、前記クロック信号における前記リセット解除後の２番目の期間及びそれ以降の期間を含んでもよい。
【００２５】
例えば、前記クロック信号は、さらに、前記リセット解除後の２番目の期間であり、前記通常期間より長い第２初期期間を含んでもよい。
【００２６】
例えば、前記アナログ−デジタル変換器は、さらに、前記積分器の出力端子と前記コンパレータの入力端子との間に配置されたバッファ回路を備えてもよい。
【００２７】
この構成によれば、本発明の一態様に係るアナログ−デジタル変換回路は、コンパレータへの信号の受け渡しを確実に行える。
【００２８】
例えば、前記アナログ−デジタル変換器は、さらに、前記アナログ入力信号と前記積分値との加算値を生成する容量加算器を備え、前記コンパレータは、前記加算値と前記基準電圧とを比較することで前記デジタル出力信号を生成してもよい。
【００２９】
この構成によれば、本発明の一態様に係るアナログ−デジタル変換回路は、ＡＤ変換器のダイナミックレンジを広げることができる。
【００３０】
例えば、前記アナログ−デジタル変換器は、さらに、前記容量加算器の出力端子に接続され、前記加算値を保持するための容量素子を備えてもよい。
【００３１】
この構成によれば、本発明の一態様に係るアナログ−デジタル変換回路は、容量加算器からコンパレータへ信号の受け渡しを確実に行える。
【００３２】
また、本発明の一態様に係るバッテリモニタシステムは、前記アナログ−デジタル変換回路を備える。
【００３３】
また、本発明の一態様に係る医療用画像診断システムは、前記撮像素子を備える。
【００３４】
また、本発明の一態様に係るアナログ−デジタル変換器の駆動方法は、アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換器の駆動方法であって、前記アナログ−デジタル変換器は、クロック信号を用いて動作するインクリメンタル型のアナログ−デジタル変換器であり、前記アナログ入力信号の電圧値に応じた積分値を生成する積分器と、前記積分値と予め定められた基準電圧とを比較することで前記デジタル出力信号を生成するコンパレータと、前記デジタル出力信号に応じたアナログ信号を生成し、生成した前記アナログ信号を前記積分器に出力するデジタル−アナログ変換器とを含み、前記駆動方法は、ハイ期間及びロー期間の一方の期間であり、リセット解除後の１番目の期間である第１初期期間と、当該第１初期期間より後に位置し、かつ、当該第１初期期間より短いハイ期間又はロー期間である複数の通常期間とを含むクロック信号を前記アナログ−デジタル変換器に供給する。
【００３５】
例えば、前記第１初期期間の長さは、前記通常期間の長さの２以上の整数倍である。
【００３６】
なお、これらの全般的又は具体的な態様は、システム、方法、又は集積回路で実現されてもよく、システム、方法、及び集積回路の任意な組み合わせで実現されてもよい。
【００３７】
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中の同一又は相当部分には同一の符号を付し、その説明を繰り返さない場合もある。
【００３８】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３９】
（実施の形態１）
本発明の実施の形態１に係るＡＤ変換回路は、リセット解除後の最初の動作期間（ハイ期間又はロー期間）を長くする。これにより、当該ＡＤ変換回路は、消費電力の増加を抑制しつつ、リセット解除後の期待波形と実波形との誤差を低減できる。
【００４０】
図３は、本発明の実施の形態１に係るＡＤ変換回路１０の構成を示す図である。図３に示すＡＤ変換回路１０は、アナログ入力信号Ａｉｎをデジタル出力信号Ｄｏｕｔに変換する。このＡＤ変換回路１０は、ＡＤ変換器１００と、クロック生成回路１５０とを備える。
【００４１】
ＡＤ変換器１００は、例えば、図１に示す２次のΔΣＡＤ変換器であり、クロック信号２１１（φ１）及びクロック信号２１２（φ２）を用いて、当該クロック信号２１１及び２１２に同期して動作する。
【００４２】
図１に示すＡＤ変換器１００は、積分器１３０及び１３１と、コンパレータ１０３と、１ビットのＤＡ変換器１０４と、容量１０５及び１０７と、スイッチ１１１〜１１４及び１２１〜１２４とを備える。
【００４３】
アナログ入力信号Ａｉｎが入力されるアナログ入力端子は、スイッチ１１１、容量１０５及びスイッチ１２２を介して、積分器１３０の入力端子に接続されている。また、容量１０５とスイッチ１２２との間のノードは、スイッチ１１２を介して、接地電位線（ＧＮＤ）に接続されている。
【００４４】
積分器１３０の出力端子は、スイッチ１２３、容量１０７及びスイッチ１１４を介して積分器１３１の入力端子に接続されている。また、容量１０７とスイッチ１２３との間のノードは、スイッチ１１３を介して、接地電位線に接続されている。容量１０７とスイッチ１１４との間のノードは、スイッチ１２４を介して、接地電位線に接続されている。寄生容量１０９は、積分器１３１の出力端子と接地電位線との間に接続されている。
【００４５】
積分器１３０は、アンプ１０１と、容量１０６とを含む。積分器１３１は、アンプ１０２と、容量１０８とを含む。
【００４６】
コンパレータ１０３は、積分器１３１の出力端子に接続されている。このコンパレータ１０３は、積分器１３１の出力信号と、予め定められた基準電圧Ｖｒｅｆとを比較し、積分器１３１の出力信号と基準電圧Ｖｒｅｆとの大小関係に応じたデジタル出力信号Ｄｏｕｔを出力する。
【００４７】
ＤＡ変換器１０４は、デジタル出力信号Ｄｏｕｔの論理値に応じたアナログ信号を出力する。スイッチ１２１は、スイッチ１１１と容量１０５との間のノードと、ＤＡ変換器１０４の出力端子との間に接続されている。
【００４８】
スイッチ１１１〜１１４はクロック信号φ１に応じてオンとオフとが切り替えられる。スイッチ１２１〜１２４はクロック信号φ２に応じてオンとオフとが切り替えられる。例えば、これらのスイッチは、供給されるクロック信号がハイレベルの場合にオンし、ローレベルの場合にオフする。なお、これらのスイッチは、供給されるクロック信号がローレベルの場合にオンしてもよい。この場合、本実施の形態で例示するクロック信号φ１φ２の論理を反転させればよい。
【００４９】
なお、ＡＤ変換器１００は、２次のΔΣＡＤ変換器に限定されず、１次又は３次以上のΔΣＡＤ変換器であってもよい。また、ＡＤ変換器１００は、ΔΣＡＤ変換器以外のインクリメンタル型のＡＤ変換器であってもよい。具体的には、ＡＤ変換器１００は、アナログ入力信号Ａｉｎの電圧値に応じた積分値を生成する１以上の積分器と、上記積分値と予め定められた基準電圧とを比較することでデジタル出力信号Ｄｏｕｔを生成するコンパレータと、デジタル出力信号Ｄｏｕｔに応じたアナログ信号を生成し、生成したアナログ信号を上記積分器に出力（フィードバック）するデジタル−アナログ変換器とを少なくとも含むインクリメンタル型のＡＤ変換器であればよい。例えば、ＡＤ変換器１００は、サイクリック型ＡＤ変換器であってもよい。
【００５０】
まず、ΔΣＡＤ変換器の動作の概略を説明する。なお、ここでは簡単化のため、１次のΔΣＡＤ変換器の動作を説明する。図４は、１次のΔΣＡＤ変換器１００Ａの回路図である。
【００５１】
図５は、当該ＡＤ変換器１００Ａのタイミングチャートである。図５において、アナログ入力信号Ａｉｎが第１の値の場合の出力電圧Ｖ１及びデジタル出力信号Ｄｏｕｔを実線で示し、アナログ入力信号Ａｉｎが第１の値より大きい第２の値の場合の出力電圧Ｖ１及びデジタル出力信号Ｄｏｕｔを点線で示す。
【００５２】
図５に示すように、クロック信号φ１がハイレベルになることにより、アナログ入力信号Ａｉｎの電圧値に応じた電荷が容量１０５に充電される。そして、この容量１０５に保持された電荷が積分器１３０により積分されることで出力電圧Ｖ１が、１サイクル（クロック信号の１周期）ごとにΔＶａだけ増加する。また、出力電圧Ｖ１が基準電圧Ｖｒｅｆより小さい場合、コンパレータ１０３は、デジタル出力信号Ｄｏｕｔとしてローレベルを出力する。これにより、ＤＡ変換器１０４は、例えば、０Ｖ（ＧＮＤレベル）を出力する。
【００５３】
そして、出力電圧Ｖ１が基準電圧Ｖｒｅｆより大きくなると、デジタル出力信号Ｄｏｕｔの論理が反転する。これにより、ＤＡ変換器１０４は、予め定められたアナログ電圧値（例えば、ＶＤＤ）を出力する。この結果、積分器１３０の出力電圧Ｖ１がリセットされる。その後、以上の動作が繰り返し行われる。
【００５４】
以上の動作により、図５に示すように、アナログ入力信号Ａｉｎのアナログ電圧値に応じた周期で、デジタル出力信号Ｄｏｕｔは、ハイレベルとなる。よって、この周期に基づき、アナログ入力信号Ａｉｎに対応するデジタル値を決定できる。
【００５５】
具体的には、図５に点線で示すように、アナログ入力信号Ａｉｎのアナログ電圧値が大きい場合には、サイクル毎の出力電圧Ｖ１の増加量ΔＶｂが大きくなる。これにより、デジタル出力信号Ｄｏｕｔの周期が短くなる。
【００５６】
このように、ΔΣＡＤ変換器１００は、変換サイクル数を増やすことで変換精度を向上させることができる。
【００５７】
再度、図３を参照して説明する。
【００５８】
クロック生成回路１５０は、互いにアクティブ期間（この例ではハイ期間）が重複しないノンオーバーラップクロック信号であるクロック信号２１１（φ１）及びクロック信号２１２（φ２）を生成する。図６は、クロック信号２１１及び２１２の一例を示す図である。図６に示すように、クロック信号２１１及びクロック信号２１２の、リセット解除後の、ハイ期間及びロー期間のうちの最初の期間である初期期間Ｔ２（ここでは、クロック信号２１１のハイ期間）は、この初期期間Ｔ２より後に位置する通常期間Ｔ３に比べて長い。これにより、出力電圧Ｖ１の期待波形と実波形との誤差を低減できる。
【００５９】
また、リセット期間において、例えば、図示していない複数のスイッチにより、ＡＤ変換器１００が備える容量１０５〜１０８の各々の両端が短絡されるとともに、デジタル出力信号Ｄｏｕｔが予め定められた論理（例えばローレベル）に固定される。
【００６０】
また、初期期間Ｔ２の長さは、アンプ１０１及び１０２の駆動能力で定まる期間に応じて充分長くすることが好ましい。言い換えると、初期期間Ｔ２の長さは、ＡＤ変換器１００のもつ時定数に対して充分に長く設定される。ここで、時定数とは、積分器１３０に含まれる、容量１０６の容量値Ｃと、アンプ１０１の出力インピーダンスとの積である。これにより、上述した初期遷移誤差を低減することができる。具体的には、図１に示すΔΣＡＤ変換器１００はクロック信号２１２の立ち上がりのタイミングで比較動作をする。つまり、このタイミングでの期待波形と実波形との誤差がゼロになることが好ましい。言い換えると、初期期間Ｔ２において出力電圧Ｖ１の期待波形と実波形とが一致するように、当該初期期間Ｔ２の長さを決定することが好ましい。例えば、初期期間Ｔ２を通常期間Ｔ３の２倍以上にすることが好ましい。
【００６１】
また、図６に示す例では、リセット解除後のＡＤ変換期間に含まれるハイ期間及びロー期間のうちリセット解除後の１番目の期間のみが、２番目及びそれ以降の期間である通常期間Ｔ３よりも長い。言い換えると、複数の通常期間Ｔ３は、クロック信号２１１及び２１２におけるリセット解除後の２番目の期間及びそれ以降の期間を含む。
【００６２】
なお、図７に示すように、クロック生成回路１５０は、上記クロック信号２１１及び２１２の代わりに、図７に示すクロック信号２２１及び２２２を生成してもよい。クロック信号２２１及び２２２は、１サイクル目だけサイクル期間を延ばしたクロック信号である。つまり、クロック信号２２１及び２２２において、１サイクル目のサイクル期間Ｔ４は、その後のサイクルのサイクル期間Ｔ５に比べて長い。言い換えると、当該クロック信号２２１及び２２２は、１サイクルだけ周波数を下げたクロック信号である。例えば、サイクル期間Ｔ４をサイクル期間Ｔ５の２倍以上にすることが好ましい。
【００６３】
言い換えると、図７に示す例では、リセット解除後のＡＤ変換期間に含まれるハイ期間及びロー期間のうちリセット解除後の１番目の期間である初期期間Ｔ６と２番目の期間である初期期間Ｔ７のみが、３番目及びそれ以降の期間である通常期間Ｔ３よりも長い。つまり、クロック信号２２１及び２２２は、リセット解除後の１番の期間であり、通常期間Ｔ３より長い初期期間Ｔ６と、リセット解除後の２番目の期間であり、通常期間Ｔ３より長い初期期間Ｔ７とを含む。
【００６４】
ここで、図６に示すクロック信号２１１及び２１２と、図７に示すクロック信号２２１及び２２２とのいずれが好ましいかは、周辺回路等の機能に依存する。具体的には、例えば、周辺回路がクロック信号の周波数を変更する機能を有している場合には、この機能を流用することで、図７に示す周波数の変更を、回路の追加を抑制しつつ実現できる。一方で、上述したようにクロック信号φ２の立ち上がりタイミングまでに出力電圧Ｖ１の期待波形と実波形とが一致することが要求される。よって、図６に示すように最初の初期期間のみを延ばすほうが、全体の処理時間の増加を抑制しつつ、その要求を満たすことができる。
【００６５】
以上のように、本実施の形態に係るＡＤ変換回路１０は、ＡＤ変換器１００の構成部品を低消費電力化しても、精度を落とすことなくＡＤ変換できる。また、個々のＡＤ変換器１００を低消費電力化できるため、従来よりも多くの画素を搭載する高精細な撮像素子を実現できるようになる。
【００６６】
また、クロック生成回路１５０は、例えば、非ノンオーバーラップクロック信号であるクロック信号２３１を用いて、クロック信号２１１及び２１２（又はクロック信号２２１及び２２２）を生成する。
【００６７】
図８は、クロック信号２３１及びリセット信号２３２の一例を示す図である。図８に示すように、クロック信号２３１は、リセット信号２３２が非アクティブになった後の少なくとも、１サイクル目の動作期間（この例ではハイ期間）である初期期間Ｔ８が、その後のハイ及びロー期間に比べて長く設定されている。この初期期間Ｔ８の長さは、ＡＤ変換器１００のもつ時定数に対して充分に長く設定される。これにより、初期遷移誤差を低減にできる。
【００６８】
なお、クロック生成回路１５０は、周波数が一定の通常のクロック信号を用いて、クロック信号２１１及び２１２（又はクロック信号２２１及び２２２）を生成してもよい。例えば、遅延回路又は分周器等を用いて、通常のクロック信号からクロック信号２１１及び２１２（又はクロック信号２２１及び２２２）を生成することができる。
【００６９】
さらに、クロック生成回路１５０は、通常のクロック信号又はクロック信号２３１を生成する機能を有してもよい。
【００７０】
また、クロック生成回路１５０は、ＡＤ変換器１００ごとに設けられる必要はなく、複数のＡＤ変換器１００で共用されてもよい。例えば、図９に示すように、１つのクロック生成回路１５０で生成されたクロック信号２１１及び２１２が、複数のＡＤ変換器１００に供給されてもよい。
【００７１】
以上のように、本発明の実施の形態１に係るＡＤ変換回路１０は、リセット解除後の最初の動作期間（ハイ期間又はロー期間）である初期期間を長くする。これにより、当該ＡＤ変換回路１０は、消費電力の増加を抑制しつつ、リセット解除後の期待波形と実波形との誤差を低減できる。
【００７２】
なお、設計容易化の観点からは、初期期間Ｔ２の長さは通常期間Ｔ３の長さの２以上の整数倍であることが、より好ましい。以下、図１０及び図１１を参照して説明する。
【００７３】
図１０に示すＡＤ変換回路１０は、図３に示すＡＤ変換回路１０の構成に加え、さらに、カウンタ１６０と、ＯＲ回路１７０とを備える。カウンタ１６０は、周期及びデューティ比（ハイ期間の長さとロー期間の長さの比）が一定の基準クロック信号２３０と、リセット信号２３２とにより駆動される。また、カウンタ１６０は、この基準クロック信号２３０及びリセット信号２３２を用いて、図１１に示す制御信号２３３を生成する。ＯＲ回路１７０は、制御信号２３３と基準クロック信号２３０との論理和であるクロック信号２３１を生成し、生成したクロック信号２３１をクロック生成回路１５０へ出力する。このような構成により、クロック信号２３１を容易に生成することができる。なお、図１１は、初期期間Ｔ２の長さが通常期間Ｔ３の長さの７倍のときの例を示す。
【００７４】
（実施の形態２）
本実施の形態では、本発明の一態様であるフィードフォワード型の２次ΔΣＡＤ変換器について説明する。なお、以下では、実施の形態１との相違点を主に説明し、重複する説明は省略する。
【００７５】
本実施の形態に係るＡＤ変換回路の全体構成は、図３に示す構成と同様であり、図３に示すＡＤ変換器１００をフィードフォワード型の２次ΔΣＡＤ変換器３００に置き換えた構成である。
【００７６】
図１２は、フィードフォワード型の２次ΔΣＡＤ変換器３００の回路図である。このＡＤ変換器３００は、図１に示すＡＤ変換器１００に対して、さらに、容量加算器３３０を備える。
【００７７】
容量加算器３３０は、アナログ入力信号Ａｉｎと積分器１３０で生成された積分値と、積分器１３１で生成された積分値との加算値を生成する。また、コンパレータ１０３は、容量加算器３３０で生成された加算値と基準電圧Ｖｒｅｆとを比較することでデジタル出力信号Ｄｏｕｔを生成する。
【００７８】
この容量加算器３３０は、容量３０１、３０２及び３０３と、スイッチ３１１、３１２、３１３、３２１、３２２及び３２３とを備える。
【００７９】
容量３０１は、アナログ入力信号Ａｉｎが入力されるアナログ入力端子からコンパレータ１０３の入力端子に至るバイパス経路に挿入されている。容量３０２は、積分器１３０の出力端子からコンパレータ１０３の入力端子に至るバイパス経路に挿入されている。これらのバイパス経路により、積分器１３０及び１３１を通る本来の信号パスに流れる電力を迂回させることで、本来の信号パスの電圧振幅を抑制できる。結果的にＡＤ変換器全体のダイナミックレンジを広げる効果がある。
【００８０】
なお、このフィードフォワード型の２次ΔΣＡＤ変換器３００は、非特許文献２に開示されている。
【００８１】
しかしながら、図１２に示す構成では、実際の設計において不具合が生じる。回路構成上、コンパレータ１０３として、クロック信号φ２の立ち上がりエッジのタイミングで動作するラッチトコンパレータを用いるのが現実的である。しかし、その場合、容量加算器３３０からコンパレータ１０３への信号の受け渡しで課題が生じる。具体的には、正しい容量加算結果はクロック信号φ１がハイレベルの時のみ保持されるため、クロック信号φ１がローレベルになった瞬間、信号を保持する容量は寄生容量１０９のみとなる。しかしながら、寄生容量１０９は通常、高々数ｆＦ程度しかないため、寄生容量１０９が保持する信号はノイズに対して非常に敏感である。したがって、この信号を維持することが困難である。
【００８２】
そこで、図１３に示すＡＤ変換器４００のように、充分な容量値をもつ容量４０１を寄生容量１０９と置き換える（又は追加する）ことで、容量加算器３３０からコンパレータ１０３への受け渡しが確実に行われるようにできる。ここで、容量４０１は、容量加算器３３０で生成された加算値を保持するための容量素子であり、例えば、寄生容量１０９の１００倍以上（数１００ｆＦ以上）の容量値を有する。
【００８３】
さらには、図１４に示すＡＤ変換器５００のように、容量加算器３３０の後段、かつコンパレータ１０３の前段にバッファ回路５０１及びスイッチ５０２を含む信号伝達回路を挿入してもよい。これにより、容量加算器３３０と容量４０１（又は容量４０１と寄生容量１０９との合成容量）とを分離することができる。ここで、バッファ回路５０１の入力容量は充分に小さいため、容量加算結果の寄生容量は無視できるほど小さくなる。
【００８４】
図１５は、この信号伝達回路とコンパレータ１０３との回路図である。本実施の形態が適用されるアプリケーションによっては、ＡＤ変換結果のオフセットに不感なアプリケーションもあることから、同図ではバッファ回路５０１をソースフォロワ回路で実現している。なお、バッファ回路５０１をソースフォロワ回路以外で実現してもよい。
【００８５】
具体的には、バッファ回路５０１は、電流源として機能するトランジスタ５１１と、容量加算器３３０の出力電圧Ｖｃａｌが入力され、ドレイン接地回路を構成するトランジスタ５１２と、リセット時の消費電力を最小化するためのプルアップ機能を実現するトランジスタ５１３と、リセット時の消費電力を最小化するためのプルダウン機能を実現するトランジスタ５１４とを備える。
【００８６】
また、ここでは、容量加算器３３０を備えるＡＤ変換器が、さらに、バッファ回路５０１（信号伝達回路）を備える例を説明したが、容量加算器３３０を備えないＡＤ変換器（例えば、図１に示すＡＤ変換器１００）が、さらに、バッファ回路５０１（信号伝達回路）を備えてもよい。つまり、バッファ回路５０１（信号伝達回路）は、積分器１３１の出力端子とコンパレータ１０３の入力端子との間に配置されてもよい。
【００８７】
ここで、低消費電力化の観点からは、バッファ回路５０１の動作消費電力を、定常動作時の信号帯域をギリギリ満たす程度に抑えることが望ましい。しかしながら、その場合、バッファ回路５０１においても初期遷移誤差が生じてしまう。図１６は、本実施の形態の課題を示す図であり、通常の一定周期のクロック信号２０１及び２０２が供給される場合の、コンパレータ１０３の入力電圧Ｖｓｉｇの期待波形と実波形とを示す図である。図１６に示すように、コンパレータ１０３の入力電圧Ｖｓｉｇでも、上述した実施の形態１における出力電圧Ｖ１と同様の課題が発生する。
【００８８】
図１７は、本実施の形態におけるＶｓｉｇの期待波形と実波形とを示す図である。図１７に示すように、上記実施の形態１と同様に、クロック信号２１１及び２１２に含まれる、リセット解除後の最初の期間である初期期間Ｔ２をバッファ回路５０１のソースフォロワ回路の時定数よりも充分長く設定することで、アンプ１０１の出力電圧Ｖ１の初期遷移誤差に加え、コンパレータ１０３の入力電圧Ｖｓｉｇの初期遷移誤差をゼロにできる。
【００８９】
また、図１８に示すように、クロック信号φ１及びφ２として、１サイクル目のサイクル期間Ｔ４を延ばしたクロック信号２２１及びクロック信号２２２を用いてもよい。
【００９０】
（実施の形態３）
本実施の形態では、上記実施の形態１又は２で説明したＡＤ変換回路１０を用いた機器について説明する。
【００９１】
まず、上記ＡＤ変換回路１０を用いた撮像素子６００について説明する。図１９は、本実施の形態に係る撮像素子６００のブロック図である。この撮像素子６００は、ＡＤ変換器アレイ６０１及び６０２と、複数の受光素子が行列状に配置された受光素子アレイ６０３と、コントローラ６０４と、周辺回路６０５とを備える。
【００９２】
一般にＣＭＯＳイメージセンサに搭載される撮像素子の画素数は受光素子の感度で決まるが、ＡＤ変換器の消費電力も重要な要素である。一般的なカラム並列型のＡＤ変換器の場合、受光素子アレイ６０３の上下にＡＤ変換器アレイ６０１及び６０２が配置される。また、各ＡＤ変換器アレイ６０１及び６０２には、数千個のオーダで、ＡＤ変換器が配置されている。これにより、こられのＡＤ変換器での合計消費電力は大きく、熱及びバッテリ寿命の問題で画素数の拡大が難しい。
【００９３】
これに対して、上述したＡＤ変換回路１０を用いることで、インクリメンタル型ＡＤ変換器の消費電流を必要最小限度まで絞ることができる。これにより、画素数の拡大、発熱の低減及びバッテリ寿命の延長を実現できる。このように、上記実施の形態に係るＡＤ変換回路１０は、複数のＡＤ変換器が用いられる機器、例えば、撮像素子に極めて好適である。
【００９４】
また、上記撮像素子６００を、デジタルスチルカメラ又はデジタルビデオカメラ等のデジタルカメラに用いてもよい。
【００９５】
さらに、上記実施の形態に係るＡＤ変換回路１０を、その他の機器に用いてもよい。
【００９６】
例えば、スマートフォン及びタブレット端末に代表される携帯情報端末にはカメラ部分にＣＭＯＳイメージセンサが搭載されている。よって、図２０に示すように、上記撮像素子６００を携帯情報端末６１０に適用してもよい。これにより、ＣＭＯＳイメージセンサの消費電力を低減できるので、バッテリ寿命の延長を実現できる。
【００９７】
また、上記ＡＤ変換回路１０を、図２１に示すようにバッテリモニタシステム６２０に適用してもよい。具体的には、上記ＡＤ変換回路１０は、バッテリ６２１をモニタするバッテリモニタ６２２で用いられる。上述したようにＡＤ変換回路１０は、低消費電力を実現できるため、非常に小さな待機電力かつ非常に広いダイナミックレンジを同時に満たすことができる。このように、上記ＡＤ変換回路１０は、車載バッテリモニタシステムに好適である。
【００９８】
また、上記ＡＤ変換回路１０を、図２２に示すように医療用画像診断システム６３０に適用してもよい。例えば、上記撮像素子６００を、ファイバ型内視鏡６３１等に組み込むことで、発熱が少なくかつ高精細かつ広ダイナミックレンジの医療用画像診断システム６３０を実現できる。また、上記撮像素子６００を、カプセル型内視鏡６３２に組み込むことで、撮影時間を延ばすことができる。また、上記ＡＤ変換回路１０は、医療用画像診断装置６３３に適用することもできる。
【００９９】
以上、実施の形態に係るＡＤ変換回路及びそれを用いた機器について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１００】
また、上記実施の形態に係るＡＤ変換回路及び撮像素子に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１０１】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１０２】
また、上記各実施の形態に係る、ＡＤ変換回路、ＡＤ変換器、及びそれらの変形例の機能又は構成のうち少なくとも一部を組み合わせてもよい。
【０１０３】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１０４】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０１０５】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。
【０１０６】
また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
【０１０７】
以上、本発明の一つ又は複数の態様に係るＡＤ変換回路及びそれを用いた機器について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０１０８】
本発明は、インクリメンタル型ＡＤ変換器に適用できる。また、本発明は、ＡＤ変換器を用いる撮像素子に好適である。さらに、本発明は、撮像素子を用いる、デジタルスチルカメラ、及びデジタルビデオカメラ、並びにそれらの機能を搭載した携帯電話、スマートフォン、及びタブレット端末等に有用である。また、本発明は、極めて広ダイナミックレンジの要求される電圧測定用ＡＤ変換器の搭載された車載用バッテリモニタシステム、及び医療用画像診断システムにも有用である。
【符号の説明】
【０１０９】
１０  ＡＤ変換回路
１００、１００Ａ、３００、４００、５００  ＡＤ変換器
１０１、１０２  アンプ
１０３  コンパレータ
１０４  ＤＡ変換器
１０５、１０６、１０７、１０８、３０１、３０２、３０３、４０１  容量
１０９  寄生容量
１１１、１１２、１１３、１１４、１２１、１２２、１２３、１２４、３１１、３１２、３１３、３２１、３２２、５０２  スイッチ
１３０、１３１  積分器
１５０  クロック生成回路
１６０  カウンタ
１７０  ＯＲ回路
２０１、２０２、２１１、２１２、２２１、２２２、２３１  クロック信号
２３０  基準クロック信号
２３２  リセット信号
２３３  制御信号
３３０  容量加算器
５０１  バッファ回路
５１１、５１２、５１３、５１４  トランジスタ
６００  撮像素子
６０１、６０２  ＡＤ変換器アレイ
６０３  受光素子アレイ
６０４  コントローラ
６０５  周辺回路
６１０  携帯情報端末
６２０  バッテリモニタシステム
６２１  バッテリ
６２２  バッテリモニタ
６３０  医療用画像診断システム
６３１  ファイバ型内視鏡
６３２  カプセル型内視鏡
６３３  医療用画像診断装置
Ａｉｎ  アナログ入力信号
Ｄｏｕｔ  デジタル出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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