(57)【特許請求の範囲】
【請求項１】
スイッチング素子と、前記スイッチング素子におけるスイッチングのデューティ比を制御する制御回路と、前記スイッチング素子により入力電圧の供給が制御され、前記デューティ比に見合った高さの出力電圧を生成する定電圧生成部と、を有し、
前記制御回路は、前記入力電圧のアナログ値から前記入力電圧のデジタル値を得る第１ＡＤコンバータと、前記出力電圧のアナログ値から前記出力電圧のデジタル値を得る第２ＡＤコンバータと、前記出力電圧のデジタル値を用いて前記デューティ比を定める信号処理回路と、前記デューティ比に従って、前記スイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、前記入力電圧のデジタル値及び前記出力電圧のデジタル値に従って、前記信号処理回路への電源電圧の供給の有無を選択する電源制御回路と、を有し、
前記信号処理回路は、前記デューティ比を記憶する記憶装置を有し、
前記記憶装置は、前記電源電圧の供給によりデータが保持される揮発性の記憶素子と、前記記憶素子に保持されているデータに従って電荷を保持する容量素子と、前記容量素子における前記電荷の供給、保持、放出を制御するトランジスタとを有し、
前記トランジスタは、酸化物半導体をチャネル形成領域に含むＤＣＤＣコンバータ。
【請求項２】
スイッチング素子と、前記スイッチング素子におけるスイッチングのデューティ比を制御する制御回路と、前記スイッチング素子により入力電圧の供給が制御され、前記デューティ比に見合った高さの出力電圧を生成する定電圧生成部と、を有し、
前記制御回路は、前記入力電圧のアナログ値から前記入力電圧のデジタル値を得る第１ＡＤコンバータと、前記出力電圧のアナログ値から前記出力電圧のデジタル値を得る第２ＡＤコンバータと、前記出力電圧のデジタル値を用いて前記デューティ比を定める信号処理回路と、前記デューティ比に従って、前記スイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、前記入力電圧のデジタル値及び前記出力電圧のデジタル値に従って、前記信号処理回路への電源電圧の供給の有無を選択する電源制御回路と、を有し、
前記信号処理回路は、前記デューティ比を記憶する記憶装置を有し、前記記憶装置は、前記電源電圧の供給によりデータが保持される揮発性の記憶素子と、前記記憶素子に保持されているデータに従って電荷を保持する容量素子と、前記容量素子における前記電荷の供給、保持、放出を制御するトランジスタとを有し、
前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の論理素子を有し、
前記トランジスタは、酸化物半導体をチャネル形成領域に含むＤＣＤＣコンバータ。
【請求項３】
請求項２において、
前記論理素子は、入力された信号の論理値を反転させて出力するＤＣＤＣコンバータ。
【請求項４】
請求項２において、
前記論理素子は、インバータまたはクロックドインバータであるＤＣＤＣコンバータ。
【請求項５】
請求項２乃至４のいずれか１項において、
前記論理素子は、トランジスタを有し、
前記論理素子が有するトランジスタは、シリコンをチャネル形成領域に含むＤＣＤＣコンバータ。
【請求項６】
請求項１乃至請求項５のいずれか１項に記載の前記ＤＣＤＣコンバータと、整流回路とを有する電源回路。
【請求項７】
請求項１乃至請求項５のいずれか１項に記載の前記ＤＣＤＣコンバータを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御型のＤＣＤＣコンバータと、上記ＤＣＤＣコンバータを用いた電源回路及び半導体装置に関する。
【背景技術】
【０００２】
ＤＣＤＣコンバータは、入力電圧の値に係わらず、一定の出力電圧を得ることができる定電圧回路であり、整流回路などと共に電源回路に用いられている。特に、スイッチング方式のＤＣＤＣコンバータを用いた電源回路は、スイッチング電源またはスイッチングレギュレータと呼ばれている。
【０００３】
スイッチング方式のＤＣＤＣコンバータは、スイッチング素子により入力電圧からパルス状の波形を有する電圧を形成し、当該電圧をコイルや容量素子などにおいて平滑化或いは保持することで、所望の値の出力電圧を得るものである。そして、上記スイッチング素子がオンである期間の割合、所謂デューティ比は、ＤＣＤＣコンバータ内の制御回路において制御されている。上記デューティ比の値を制御回路において制御することで、出力電圧の値を制御することができる。
【０００４】
なお、ＤＣＤＣコンバータは、制御回路をアナログ回路で構成するアナログ制御型が主流であった。しかし、近年では、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などの信号処理回路が制御回路に用いられた、デジタル制御型のＤＣＤＣコンバータが実用化されている。デジタル制御型のＤＣＤＣコンバータは、スイッチング素子を高速でスイッチングさせることが可能であり、制御回路における信号処理の精度を高め、なおかつ、制御回路の構成を簡素化することができる。
【０００５】
下記特許文献１には、デジタル制御方式を用いた電源制御について記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−９３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、電子機器の性能を評価する上で、低消費電力であることは重要なポイントの一つである。とりわけ、携帯電話などの携帯型の電子機器は、消費電力の高さが連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図ることが強く要求される。そして、ＤＣＤＣコンバータは、二次電池から出力される電圧を制御する目的で携帯用の電子機器に多用されていることもあり、消費電力の低減が求められている。
【０００８】
上記特許文献１では、情報処理装置が省電力モードに移行する際に、ＤＳＰのクロックを停止することでＤＳＰを停止し、低消費電力化を図る技術について記載されている。しかし、ＤＳＰなどの集積回路では、クロック信号などの駆動信号の供給を停止している状態でも、集積回路へ電源電圧が供給されているため、トランジスタのオフ電流などによって電力が消費されている。よって、ＤＣＤＣコンバータの更なる低消費電力化を図るためには、ＤＳＰへの駆動信号の供給を停止するだけではなく、ＤＳＰへの電源電圧の供給も停止する必要がある。
【０００９】
しかし、ＤＳＰへの電源電圧の供給を停止する場合、ＤＳＰ内のレジスタに保持されているデューティ比のデータが消失してしまう。そのため、ＤＳＰへの電源電圧の供給を再開した際に、ＤＣＤＣコンバータから出力される電圧が一時的に不安定な状態になりやすい。上記状態になるのを防ぐために、ＤＳＰへの電源電圧の供給を停止する前に、フラッシュメモリ等の不揮発性を有する外部記憶装置に、デューティ比のデータを退避させておくことは可能である。しかし、上記外部記憶装置からＤＳＰ内のレジスタにデータを戻すのには時間を要するため、上記方法は消費電力の低減を目的とした短時間の電源電圧の供給の停止には適さない。
【００１０】
上述したような技術的背景のもと、本発明では、消費電力を抑えることができるＤＣＤＣコンバータと、上記ＤＣＤＣコンバータを用いた電源回路または半導体装置の提供を課題の一つとする。特に、短時間の電源電圧の供給の停止により消費電力を抑えることができるＤＣＤＣコンバータと、上記ＤＣＤＣコンバータを用いた電源回路または半導体装置の提供を課題の一つとする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の一態様では、制御回路において、デューティ比を決めるＤＳＰなどの信号処理回路内に、下記の構成を有する記憶装置を設ける。上記記憶装置は、記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するトランジスタとを有する。
【００１２】
上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含む。上記特性を有する半導体をチャネル形成領域に含むトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が極めて小さい。
【００１３】
具体的に、上記記憶素子は、インバータまたはクロックドインバータなどの、入力された信号の論理値を反転させて出力する論理素子を用いて構成することができる。
【００１４】
そして、本発明の一態様では、ＤＣＤＣコンバータに与えられる入力電圧及び出力電圧の大きさに従って、信号処理回路への電源電圧の供給を停止するか否かを選択する電源制御回路を、制御回路内に設ける。具体的に、電源制御回路は、出力電圧が所望の値に保たれており、なおかつ、入力電圧の変動が小さい場合において、信号処理回路への電源電圧の供給を停止する。また、電源制御回路は、入力電圧の変動が大きい場合において、或いは、出力電圧が所望の値に保たれていない場合において、信号処理回路への電源電圧の供給を行う。
【００１５】
信号処理回路において定められたデューティ比のデータは、記憶装置が有する記憶素子において保持される。そして、記憶素子に保持されているデューティ比のデータは、信号処理回路への電源電圧の供給が停止する前に、記憶装置が有する容量素子に待避させる。具体的に、データの待避は、容量素子における電荷の保持により行い、上記電荷の保持は、上記オフ電流の低いトランジスタをオフにすることで行う。そして、信号処理回路への電源電圧の供給が再開された後に、待避させておいたデータを、記憶素子に戻す。上記構成により、電源電圧の供給が停止されても記憶装置内のデータの消失を防ぐことができる。よって、外部記憶回路にデータを待避させる必要がないため、信号処理回路、もしくは信号処理回路を含む制御回路において、短い時間でも電源電圧の供給の停止を行うことができる。その結果、ＤＣＤＣコンバータの消費電力を低減させることができる。また、電源電圧の供給が停止されても、デューティ比のデータは記憶装置内において保持されているため、電源電圧の供給が再開された後も、ＤＣＤＣコンバータの出力電圧が不安定になるのを防ぐことができる。
【００１６】
具体的に、本発明の一態様に係るＤＣＤＣコンバータは、スイッチング素子と、スイッチング素子のデューティ比を制御する制御回路と、スイッチング素子により入力電圧の供給が制御され、デューティ比に見合った高さの出力電圧を生成する定電圧生成部とを有する。上記制御回路は、出力電圧をアナログ値からデジタル値に変換するＡＤコンバータと、入力電圧をアナログ値からデジタル値に変換するＡＤコンバータと、上記出力電圧のデジタル値を用いてデューティ比を定める信号処理回路と、上記デューティ比に従って、スイッチング素子のスイッチングを制御する信号を生成するパルス変調回路と、入力電圧のデジタル値と出力電圧のデジタル値に従って、信号処理回路への電源電圧の供給の有無を選択する電源制御回路とを有する。信号処理回路は、上記デューティ比を記憶する記憶装置を有する。そして、上記記憶装置は、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に有するトランジスタを用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するトランジスタとを有し、上記トランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体をチャネル形成領域に含む。
【発明の効果】
【００１７】
本発明の一態様では、上記構成により、消費電力を抑えることができるＤＣＤＣコンバータと、上記ＤＣＤＣコンバータを用いた電源回路または半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】ＤＣＤＣコンバータの構成と、記憶装置の構成を示す図。
【図２】ＤＣＤＣコンバータの動作を示すフローチャート。
【図３】記憶回路の回路図。
【図４】記憶装置の構成を示す図。
【図５】信号処理回路のブロック図。
【図６】記憶装置の断面図。
【図７】トランジスタの断面図、及び上面図。
【図８】トランジスタの断面図、及び上面図。
【図９】酸化物半導体の構造を説明する図。
【図１０】酸化物半導体の構造を説明する図。
【図１１】酸化物半導体の構造を説明する図。
【図１２】ＤＣＤＣコンバータの構成の一例を示す図。
【図１３】ＤＣＤＣコンバータの構成の一例を示す図。
【図１４】ＤＣＤＣコンバータを用いた半導体装置の図。
【図１５】電子機器の図。
【図１６】ＤＣＤＣコンバータの構成を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、太陽電池、発光素子を用いた発光装置、半導体表示装置等、ＤＣＤＣコンバータまたは電源回路を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、ＤＣＤＣコンバータまたは電源回路を有している半導体表示装置が、その範疇に含まれる。
【００２１】
（実施の形態１）
本発明の一態様に係るＤＣＤＣコンバータの構成を、図１（Ａ）に一例として示す。
【００２２】
図１（Ａ）に示すＤＣＤＣコンバータ１００は、入力端子ＩＮに与えられる入力電圧（Ｖｉｎ）を用いて、一定の出力電圧（Ｖｏｕｔ）を生成し、出力端子ＯＵＴから出力する電力変換回路１０１を有する。また、電力変換回路１０１は、スイッチング素子１０２と、定電圧生成部１０３とを有する。さらに、図１（Ａ）に示すＤＣＤＣコンバータ１００は、スイッチング素子１０２がオンである期間の割合、すなわちデューティ比を制御するための制御回路１０４を、有する。
【００２３】
スイッチング素子１０２は、制御回路１０４によって定められたデューティ比に従ってスイッチングする。そして、スイッチング素子１０２がオンのときに定電圧生成部１０３への入力電圧Ｖｉｎの供給を行い、オフのときにその供給を停止する。スイッチング素子１０２がオフすると、定電圧生成部１０３にはグラウンドなどの基準電圧が与えられる。よって、スイッチング素子１０２のスイッチングに従って、入力電圧と基準電圧が交互に出現するパルス状の信号が、定電圧生成部１０３に供給される。
【００２４】
定電圧生成部１０３は、コイル、容量素子、ダイオードのいずれか一つまたは複数を有している。定電圧生成部１０３は、パルス状の信号が供給されると、上記信号の電圧を平滑化或いは保持することで、一定の出力電圧を生成する。
【００２５】
そして、制御回路１０４によって定められたデューティ比が変化すると、出力電圧の値も変化する。具体的には、入力電圧を有するパルスの出現する期間の割合が大きいほど、出力電圧と基準電圧の差は大きくなる。逆に、入力電圧によるパルスの出現する期間の割合が小さいほど、出力電圧と基準電圧の差は小さくなる。
【００２６】
なお、本発明の一態様では、スイッチング素子１０２のスイッチングは、パルス幅制御（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ  ｃｏｎｔｒｏｌ）により行っても良いし、パルス周波数制御（ＰＦＭ：Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ  ｃｏｎｔｒｏｌ）により行っても良い。
【００２７】
或いは、本発明の一態様では、パルス幅制御とパルス周波数制御とを組み合わせて、スイッチング素子１０２のスイッチングによる出力電圧の調整を行っても良い。例えば、出力電圧が小さい場合は、パルス周波数制御を用いた方がスイッチング素子１０２のスイッチングの周波数を低く抑えることができ、スイッチング素子１０２のスイッチングによる電力損失を小さく抑えることができる。逆に、出力電圧が大きい場合は、パルス幅制御を用いた方がスイッチング素子１０２のスイッチングの周波数を低く抑えることができ、スイッチング素子１０２のスイッチングによる電力損失を小さく抑えることができる。よって、出力電圧の大きさに合わせて、パルス幅制御とパルス周波数制御を切り替えることで、電力変換効率の向上を図ることができる。
【００２８】
制御回路１０４は、ＡＤコンバータ１０５と、ＡＤコンバータ１０６と、信号処理回路１０７と、パルス変調回路１０８と、電源制御回路１０９とを有する。また、信号処理回路１０７は、記憶装置１１０を有する。
【００２９】
ＡＤコンバータ１０５は、出力電圧Ｖｏｕｔをアナログ値からデジタル値に変換する機能を有する。信号処理回路１０７は、上記出力電圧Ｖｏｕｔのデジタル値を用いて、デューティ比を定める機能を有する。定められたデューティ比のデータは、信号処理回路１０７内の記憶装置１１０において保持される。パルス変調回路１０８は、上記デューティ比に従って、スイッチング素子１０２のスイッチングを制御する制御信号を、生成する機能を有する。ＡＤコンバータ１０６は、入力電圧Ｖｉｎをアナログ値からデジタル値に変換する機能を有する。電源制御回路１０９は、上記入力電圧Ｖｉｎのデジタル値及び出力電圧Ｖｏｕｔのデジタル値に従って、信号処理回路１０７への電源電圧ＶＤＤの供給の有無を選択する機能を有する。
【００３０】
次いで、図１（Ｂ）に、記憶装置１１０の構成の一例を、ブロック図で示す。図１（Ｂ）に示すように、記憶装置１１０は、記憶素子１１１と、当該記憶素子１１１のデータを記憶する容量素子１１２と、当該容量素子１１２における電荷の供給、保持、放出を制御するトランジスタ１１３とを有する。記憶素子１１１は、入力された信号の論理値を反転させて出力する論理素子１１５を複数用いている。記憶素子１１１と、容量素子１１２と、トランジスタ１１３とで、１ビットのデータを記憶することができる単位記憶回路１１４が構成されており、記憶装置１１０は、単位記憶回路１１４を単数または複数有する。
【００３１】
なお、論理素子１１５には、インバータ、クロックドインバータなどを用いることができる。
【００３２】
また、単位記憶回路１１４は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００３３】
信号Ｄｉｎが有する１ビットのデューティ比のデータが、初段の単位記憶回路１１４に入力されると、上記データは記憶素子１１１に入力される。記憶素子１１１は、基準電圧ＧＮＤと、ハイレベルの電源電圧ＶＤＤが与えられている限りにおいて、上記データを保持する。そして、上記１ビットのデータが、後段の単位記憶回路１１４に入力されると、信号Ｄｉｎが有する次の１ビットのデューティ比のデータが、初段の単位記憶回路１１４に入力される。上記動作を繰り返すことで、信号Ｄｉｎが有する全ビットのデータが、複数の単位記憶回路１１４によって保持される。
【００３４】
容量素子１１２は、単位記憶回路１１４に入力された信号Ｄｉｎのデータを必要に応じて記憶できるように、トランジスタ１１３を介して、記憶素子１１１に接続されている。具体的に、容量素子１１２は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、トランジスタ１１３を介して記憶素子１１１に接続され、他方の電極は、グラウンドなどの基準電圧が与えられているノードに接続されている。トランジスタ１１３は、そのゲート電極に与えられる信号Ｓｉｇによりスイッチングが制御される。
【００３５】
なお、図１（Ａ）において示した電源制御回路１０９は、上述したように、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのデジタル値に従って、信号処理回路１０７への電源電圧ＶＤＤの供給の有無を選択する。具体的には、出力電圧Ｖｏｕｔが所望の値に保たれており、入力電圧Ｖｉｎの変動が小さい場合において、電源制御回路１０９は、信号処理回路１０７への電源電圧ＶＤＤの供給を停止する。また、入力電圧Ｖｉｎの変動が大きい場合において、或いは、出力電圧Ｖｏｕｔが所望の値に保たれていない場合において、電源制御回路１０９は、信号処理回路１０７への電源電圧ＶＤＤの供給を行う。
【００３６】
そして、電源制御回路１０９によって信号処理回路１０７への電源電圧ＶＤＤの供給が停止される場合、記憶装置１１０では、電源電圧ＶＤＤの供給が停止される前に、記憶素子１１１に保持されていたデューティ比のデータを、容量素子１１２に待避させる。具体的に、データの待避は、容量素子１１２における電荷の保持により行い、上記電荷の保持は、上記オフ電流の低いトランジスタ１１３をオフにすることで行う。そして、信号処理回路１０７への電源電圧ＶＤＤの供給が再開された後に、待避させておいたデータを、記憶素子１１１に戻す。上記構成により、記憶装置１１０に保持されていたデューティ比のデータが、電源電圧ＶＤＤの供給が停止されることにより消失するのを防ぐことができる。
【００３７】
図１（Ａ）及び図１（Ｂ）に示した構成を有するＤＣＤＣコンバータ１００の、具体的な動作の一例について、図２に示したフローチャートを用いて説明する。
【００３８】
まず、信号処理回路１０７への電源電圧ＶＤＤの供給を停止するか否かの判断と、出力電圧Ｖｏｕｔの調整が、開始される（Ａ：０１  開始）。上記判断の開始は、ＤＣＤＣコンバータ１００の外部から入力された命令に従って行っても良いし、所定のタイミングで自動的に行うようにしておいても良い。なお、信号処理回路１０７に既に電源電圧ＶＤＤが供給されているという前提のもと、信号処理回路１０７への電源電圧ＶＤＤの供給を停止するか否かの判断と、出力電圧Ｖｏｕｔの調整とを行うものとする。
【００３９】
信号処理回路１０７は、ＡＤコンバータ１０５から出力された、出力電圧Ｖｏｕｔのデジタル値と、所望の出力電圧Ｖｄのデジタル値とを比較する。そして、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに保たれているか否かを判断した結果をデータとして含む信号Ｌ−Ｆｌａｇが、信号処理回路１０７から出力される。また、ＡＤコンバータ１０６は、入力電圧Ｖｉｎのデジタル値を生成することで、入力電圧Ｖｉｎが変動しているか否かを判断した結果をデータとして含む信号Ｖ−Ｆｌａｇを、出力する。
【００４０】
例えば、信号Ｌ−Ｆｌａｇのデジタル値が１の場合、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに保たれているものとする。信号Ｌ−Ｆｌａｇのデジタル値が０の場合、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに保たれていないものとする。また、例えば、信号Ｖ−Ｆｌａｇのデジタル値が１の場合、入力電圧Ｖｉｎが変動しているものとする。信号Ｖ−Ｆｌａｇのデジタル値が０の場合、入力電圧Ｖｉｎが変動していないものとする。
【００４１】
電源制御回路１０９では、信号Ｌ−Ｆｌａｇのデジタル値と信号Ｖ−Ｆｌａｇのデジタル値に従って、電源電圧ＶＤＤを信号処理回路１０７に供給するか否かを判断する。具体的には、信号Ｌ−Ｆｌａｇのデジタル値が１か否かを判断し（Ａ：０２  Ｌ−Ｆｌａｇ＝１）、信号Ｖ−Ｆｌａｇのデジタル値が１か否かを判断する（Ａ：０３  Ｖ−Ｆｌａｇ＝１）。そして、信号Ｌ−Ｆｌａｇのデジタル値が１、信号Ｖ−Ｆｌａｇのデジタル値が０である場合、信号処理回路１０７への電源電圧ＶＤＤの供給を停止する（Ａ：０４  ＶＤＤの供給を停止）。また、信号Ｌ−Ｆｌａｇのデジタル値が１または０である場合、或いは、信号Ｌ−Ｆｌａｇのデジタル値及び信号Ｖ−Ｆｌａｇのデジタル値が１である場合、信号処理回路１０７への電源電圧ＶＤＤの供給を行う（Ａ：０５  ＶＤＤを供給）。
【００４２】
なお、信号Ｌ−Ｆｌａｇのデジタル値が１、信号Ｖ−Ｆｌａｇのデジタル値が１である場合、入力電圧Ｖｉｎの変動に合わせて、出力電圧Ｖｏｕｔを所望の出力電圧Ｖｄに近づける必要がある。また、信号Ｌ−Ｆｌａｇのデジタル値が０、信号Ｖ−Ｆｌａｇのデジタル値が１または０である場合、入力電圧Ｖｉｎの変動の有無に関わらず、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに保たれていない状態であるため、出力電圧Ｖｏｕｔを所望の出力電圧Ｖｄに近づける必要がある。信号処理回路１０７では、ＡＤコンバータ１０５から出力された、出力電圧Ｖｏｕｔのデジタル値と、所望の出力電圧Ｖｄのデジタル値とを比較した結果に従って、デューティ比を定める。
【００４３】
具体的に、信号処理回路１０７において、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄと一致しているか否かを判断する（Ａ：０６  Ｖｏｕｔ＝Ｖｄ）。一致している場合、出力電圧のデジタル値Ｓｏｕｔの補正は行わない（Ａ：０７  Ｓｏｕｔ→Ｓｏｕｔ）。すなわち、この場合、補正前のデジタル値Ｓｏｕｔが、補正後のデジタル値Ｓｏｕｔ’と等しくなる。
【００４４】
一致していない場合、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄよりも大きいか否かを判断する（Ａ：０８  Ｖｏｕｔ＞Ｖｄ）。出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄよりも大きい場合、デューティ比が小さくなるように、出力電圧のデジタル値Ｓｏｕｔから補正値Ｄを差し引くことでデジタル値Ｓｏｕｔを補正し、デジタル値Ｓｏｕｔ’＝Ｓｏｕｔ−Ｄを生成する（Ａ：０９  Ｓｏｕｔ→Ｓｏｕｔ−Ｄ）。
【００４５】
出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄよりも小さい場合、デューティ比が大きくなるように、出力電圧のデジタル値Ｓｏｕｔに補正値Ｄを加算することでデジタル値Ｓｏｕｔを補正し、デジタル値Ｓｏｕｔ’＝Ｓｏｕｔ＋Ｄを生成する（Ａ：１０  Ｓｏｕｔ→Ｓｏｕｔ＋Ｄ）。
【００４６】
次いで、信号処理回路１０７では、補正後のデジタル値Ｓｏｕｔ’にデジタルフィルタ処理を施す（Ａ：１１  ＤＦ処理）、デジタルフィルタ処理後のデジタル値Ｓｏｕｔ’をデータとして含む信号を、パルス変調回路１０８に送る。なお、デジタル値Ｓｏｕｔ’には、所望の出力電圧Ｖｄを得るために必要なデューティ比が、データとして含まれている。パルス変調回路１０８は、スイッチング素子１０２が所望のデューティ比に従ってスイッチングするように、信号処理回路１０７から送られてきた上記信号に従って、スイッチング素子１０２を制御するための制御信号を、生成する。
【００４７】
そして、電力変換回路１０１では、上記制御信号に従ってスイッチング素子１０２がスイッチングすることで、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに近づくように、出力電圧Ｖｏｕｔが調整される（Ａ：１２  Ｖｏｕｔ→Ｖｄ）。
【００４８】
なお、出力電圧Ｖｏｕｔが調整された後、信号処理回路１０７は、ＡＤコンバータ１０５から出力された、出力電圧Ｖｏｕｔのデジタル値と、所望の出力電圧Ｖｄのデジタル値とを再度比較する。そして、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに保たれているか否かを判断した結果をデータとして含む信号Ｌ−Ｆｌａｇが、信号処理回路１０７から出力される。
【００４９】
電源制御回路１０９では、信号Ｌ−Ｆｌａｇのデジタル値に従って、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄに近づいたか否かを判断する。具体的には、信号Ｌ−Ｆｌａｇのデジタル値が１か否かを判断する（Ａ：１３  Ｌ−Ｆｌａｇ＝１）。そして、信号Ｌ−Ｆｌａｇのデジタル値が１である場合、信号処理回路１０７への電源電圧ＶＤＤの供給を停止するか否かの判断と、出力電圧Ｖｏｕｔの調整が終了する（Ａ：１４  終了）。信号Ｌ−Ｆｌａｇのデジタル値が０である場合、信号処理回路１０７において、ＡＤコンバータ１０５から出力された、出力電圧Ｖｏｕｔのデジタル値と、所望の出力電圧Ｖｄのデジタル値とを比較した結果に従って、デューティ比を再度定める。具体的には、ＤＣＤＣコンバータ１００は、信号処理回路１０７が、出力電圧Ｖｏｕｔが所望の出力電圧Ｖｄと一致しているか否かを判断する（Ａ：０６  Ｖｏｕｔ＝Ｖｄ）ところから、信号Ｌ−Ｆｌａｇのデジタル値が１か否かを判断する（Ａ：１３  Ｌ−Ｆｌａｇ＝１）ところまでを、再度繰り返す。なお、上記繰り返しの回数は、設計者が適宜設定することができる。
【００５０】
本発明の一態様では、外部記憶回路にデータを待避させる必要がないため、信号処理回路１０７において、短い時間でも電源電圧ＶＤＤの供給の停止を行うことができる。その結果、ＤＣＤＣコンバータ１００の消費電力を低減させることができる。また、電源電圧ＶＤＤの供給が停止されても、デューティ比のデータは記憶装置１１０内において保持されているため、電源電圧の供給が再開された後も、ＤＣＤＣコンバータ１００の出力電圧Ｖｏｕｔが不安定になるのを防ぐことができる。
【００５１】
したがって、ＤＣＤＣコンバータ１００において、オフ電流に起因する消費電力を大幅に削減することができ、ＤＣＤＣコンバータ１００を用いた電源回路または半導体装置の消費電力を低く抑えることが可能となる。
【００５２】
なお、図１及び図２では、出力電圧Ｖｏｕｔが所望の値に保たれており、入力電圧Ｖｉｎの変動が小さい場合において、電源制御回路１０９が信号処理回路１０７への電源電圧ＶＤＤの供給を停止する場合を例示している。しかし、本発明の一態様では、電源制御回路１０９が、信号処理回路１０７への電源電圧ＶＤＤの供給のみならず、ＡＤコンバータ１０５への電源電圧ＶＤＤの供給を停止しても良い。上記構成により、ＤＣＤＣコンバータ１００の消費電力をさらに低減させることができる。
【００５３】
本発明の一態様では、トランジスタ１１３が、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含む。酸化物半導体をチャネル形成領域に有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が著しく小さい。容量素子１１２におけるデータの保持期間の長さは、容量素子１１２に蓄積されている電荷が、トランジスタ１１３を介してリークする量に依存する。よって、オフ電流の著しく小さいトランジスタ１１３により、容量素子１１２に蓄積された電荷を保持することで、容量素子１１２からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。
【００５４】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも高い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲート電極よりも低い電圧とした状態において、ソースの電圧を基準としたときのゲート電極の電圧が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【００５５】
また、図１（Ｂ）では、トランジスタ１１３がシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００５６】
また、図１（Ｂ）では、トランジスタ１１３を一つだけ用いて、容量素子１１２における電荷の供給、保持、放出を制御する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタ１１３を用いて、容量素子１１２における電荷の供給、保持、放出を制御する構成を採用しても良い。トランジスタ１１３を複数用いる場合、上記複数のトランジスタ１１３は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００５７】
なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方のみが、第２のトランジスタのソースとドレインのいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソースとドレインのいずれか一方が、第２のトランジスタのソースとドレインのいずれか一方に接続され、第１のトランジスタのソースとドレインの他方が第２のトランジスタのソースとドレインの他方に接続されている状態を意味する。
【００５８】
また、トランジスタが有するソースとドレインは、トランジスタの極性及びソースとドレインに与えられる電圧の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、ソースとドレインのうち、低い電圧が与えられる方がソースと呼ばれ、高い電圧が与えられる方がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、ソースとドレインのうち、低い電圧が与えられる方がドレインと呼ばれ、高い電圧が与えられる方がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電圧の関係に従ってソースとドレインの呼び方が入れ替わる。
【００５９】
また、本発明の一態様では、記憶素子１１１を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいても良いし、トランジスタ１１３と同様に、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、酸化物半導体などの半導体を、チャネル形成領域に含んでいても良い。酸化物半導体よりも結晶性を有するシリコン、またはゲルマニウムなどの半導体の方が、移動度が高い場合、記憶素子１１１を構成するトランジスタが、結晶性を有するシリコン、またはゲルマニウムなどの半導体をチャネル形成領域に含んでいることで、記憶装置１１０、延いてはＤＣＤＣコンバータ１００の高速動作を確保することができる。
【００６０】
なお、図１（Ａ）では、出力電圧Ｖｏｕｔのみを用いてスイッチング素子１０２のデューティ比を制御しているが、本発明の一態様に係るＤＣＤＣコンバータでは、出力電圧Ｖｏｕｔのみならず、出力電流を用い、スイッチング素子１０２のデューティ比を制御するようにしても良い。
【００６１】
図１６に、本発明の一態様に係るＤＣＤＣコンバータ１００の構成を、一例として示す。図１６に示すＤＣＤＣコンバータ１００は、ＡＤコンバータ１５０が制御回路１０４に追加されている点において、図１（Ａ）に示すＤＣＤＣコンバータ１００と構成が異なる。ＡＤコンバータ１５０は、ＣＴセンサ（カレントトランスセンサ）などで検出された出力電流を、アナログ値からデジタル値に変換した後、当該デジタル値を信号処理回路１０７に送る。ＤＣＤＣコンバータ１００では、出力電圧Ｖｏｕｔのデジタル値と出力電流のデジタル値に従ってスイッチング素子１０２のデューティ比を制御する。
【００６２】
ＤＣＤＣコンバータ１００の出力電圧Ｖｏｕｔ及び出力電流を両方とも検出し、これらのデジタル値に従ってデューティ比を制御することで、ＤＣＤＣコンバータの出力電圧のみならず、出力電力をも所望の値に保てるように、デューティ比を適切な値に設定することができる。
【００６３】
（実施の形態２）
本実施の形態では、信号処理回路と、信号処理回路が有する記憶装置の構成について説明する。
【００６４】
本発明の一態様では、１ビットのデータを記憶することができる単位記憶回路を、単数または複数、記憶装置に有する。図３に、単位記憶回路１１４の、回路図の一例を示す。
【００６５】
図３に示す単位記憶回路１１４は、記憶素子１１１と、容量素子１１２と、トランジスタ１１３とを有する。記憶素子１１１は、入力された信号の論理値を反転させて出力する第１の論理素子１１５ａ及び第２の論理素子１１５ｂと、トランジスタ１１６と、トランジスタ１１７とを有する。
【００６６】
単位記憶回路１１４に入力されたデータを含む信号Ｄｉｎは、トランジスタ１１６を介して第１の論理素子１１５ａの入力端子に与えられる。第１の論理素子１１５ａの出力端子は、第２の論理素子１１５ｂの入力端子に接続されている。第２の論理素子１１５ｂの出力端子は、トランジスタ１１７を介して、第１の論理素子１１５ａの入力端子に接続されている。第１の論理素子１１５ａの出力端子または第２の論理素子１１５ｂの入力端子の電圧が、信号Ｄｏｕｔとして後段の単位記憶回路１１４、或いは他の回路に出力される。
【００６７】
なお、図３では、第１の論理素子１１５ａ及び第２の論理素子１１５ｂとしてインバータを用いる例を示しているが、第１の論理素子１１５ａまたは第２の論理素子１１５ｂとして、インバータの他に、クロックドインバータを用いることもできる。
【００６８】
容量素子１１２は、単位記憶回路１１４に入力された信号Ｄｉｎのデータを必要に応じて記憶できるように、トランジスタ１１６及びトランジスタ１１３を介して、単位記憶回路１１４の入力端子、すなわち信号Ｄｉｎの電圧が与えられるノードに接続されている。具体的に、容量素子１１２が有する一対の電極のうち、一方の電極は、トランジスタ１１３を介して第１の論理素子１１５ａの入力端子に接続され、他方の電極は、グラウンドなどの基準電圧が与えられているノードに接続されている。
【００６９】
また、トランジスタ１１３は、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流が極めて小さい。容量素子１１２におけるデータの保持期間の長さは、容量素子１１２に蓄積されている電荷が、トランジスタ１１３を介してリークする量に依存する。よって、上述したような、オフ電流の著しく小さいトランジスタ１１３により、容量素子１１２に蓄積された電荷を保持することで、容量素子１１２からの電荷のリークを防ぐことができ、データの保持期間を長く確保することができる。
【００７０】
なお、図３では、トランジスタ１１３を構成するトランジスタがシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００７１】
また、図３では、トランジスタ１１３を一つだけ用いて、容量素子１１２における電荷の供給、保持、放出を制御する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタ１１３を用いて、容量素子１１２における電荷の供給、保持、放出を制御する構成を採用しても良い。トランジスタ１１３を複数用いる場合、上記複数のトランジスタ１１３は並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００７２】
また、単位記憶回路１１４は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００７３】
第１の論理素子１１５ａは、ゲート電極が互いに接続されたｐチャネル型トランジスタ１１８と、ｎチャネル型トランジスタ１１９とが、ハイレベルの電源電圧ＶＤＤが与えられる第１のノードと、ローレベルの基準電圧ＧＮＤが与えられる第２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ１１８のソースが、電源電圧ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ１１９のソースが、基準電圧ＧＮＤの与えられる第２のノードに接続される。また、ｐチャネル型トランジスタ１１８のドレインと、ｎチャネル型トランジスタ１１９のドレインとが接続されており、上記２つのドレインの電圧は、第１の論理素子１１５ａの出力端子の電圧とみなすことができる。また、ｐチャネル型トランジスタ１１８のゲート電極、及びｎチャネル型トランジスタ１１９のゲート電極の電圧は、第１の論理素子１１５ａの入力端子の電圧とみなすことができる。
【００７４】
第２の論理素子１１５ｂは、ゲート電極が互いに接続されたｐチャネル型トランジスタ１２０と、ｎチャネル型トランジスタ１２１とが、ハイレベルの電源電圧ＶＤＤが与えられる第１のノードと、ローレベルの基準電圧ＧＮＤが与えられる第２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ１２０のソースが、電源電圧ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ１２１のソースが、基準電圧ＧＮＤの与えられる第２のノードに接続される。また、ｐチャネル型トランジスタ１２０のドレインと、ｎチャネル型トランジスタ１２１のドレインとが接続されており、上記２つのドレインの電圧は、第２の論理素子１１５ｂの出力端子の電圧とみなすことができる。また、ｐチャネル型トランジスタ１２０のゲート電極、及びｎチャネル型トランジスタ１２１のゲート電極の電圧は、第２の論理素子１１５ｂの入力端子の電圧とみなすことができる。
【００７５】
また、トランジスタ１１６は、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチングが制御される。また、トランジスタ１１７は、そのゲート電極に与えられる信号Ｓｉｇ２によりスイッチングが制御される。トランジスタ１１３に用いられるトランジスタは、そのゲート電極に与えられる制御信号Ｓｉｇ３によりスイッチングが制御される。
【００７６】
なお、図３に示す単位記憶回路１１４において、トランジスタ１１６の代わりに、複数のトランジスタで構成されるスイッチング素子を用いても良い。トランジスタ１１６の代わりに、複数のトランジスタで構成されるスイッチング素子を用いる場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図３に示す単位記憶回路１１４において、トランジスタ１１７の代わりに、複数のトランジスタで構成されるスイッチング素子を用いても良い。トランジスタ１１７の代わりに、複数のトランジスタで構成されるスイッチング素子を用いる場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００７７】
また、第１の論理素子１１５ａ、第２の論理素子１１５ｂには、高速動作が要求される。よって、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有するトランジスタを、第１の論理素子１１５ａが有するｎチャネル型トランジスタ１１９、またはｐチャネル型トランジスタ１１８として、或いは、第２の論理素子１１５ｂが有するｎチャネル型トランジスタ１２１、またはｐチャネル型トランジスタ１２０として用いることが、望ましい。
【００７８】
また、トランジスタ１１６またはトランジスタ１１７は、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有していても良い。
【００７９】
次いで、図３に示す単位記憶回路１１４の動作の一例について説明する。
【００８０】
まず、データの書き込み時において、トランジスタ１１６はオン、トランジスタ１１７はオフ、トランジスタ１１３はオフとする。そして、第１のノードに電源電圧ＶＤＤを与え、第２のノードに基準電圧ＧＮＤを与えることで、記憶素子１１１に電源電圧が与えられる。単位記憶回路１１４に与えられる信号Ｄｉｎの電圧は、トランジスタ１１６を介して第１の論理素子１１５ａの入力端子に与えられるので、第１の論理素子１１５ａの出力端子は、信号Ｄｉｎの位相が反転した電圧になる。そして、トランジスタ１１７をオンにし、第１の論理素子１１５ａの入力端子と第２の論理素子１１５ｂの出力端子とを接続することで、第１の論理素子１１５ａ及び第２の論理素子１１５ｂにデータが書き込まれる。
【００８１】
次いで、入力されたデータの保持を、第１の論理素子１１５ａ及び第２の論理素子１１５ｂによって行う場合、トランジスタ１１７をオン、トランジスタ１１３をオフの状態にしたままで、トランジスタ１１６をオフにする。トランジスタ１１６をオフにすることで、入力されたデータは、第１の論理素子１１５ａ及び第２の論理素子１１５ｂによって保持される。このとき、第１のノードに電源電圧ＶＤＤを与え、第２のノードに基準電圧ＧＮＤを与えることで、第１のノードと第２のノード間に電源電圧が印加されている状態を維持する。
【００８２】
そして、第１の論理素子１１５ａの出力端子の電圧には、第１の論理素子１１５ａ及び第２の論理素子１１５ｂによって保持されているデータが反映されている。よって、上記電圧を読み取ることで、データを単位記憶回路１１４から読み出すことができる。
【００８３】
なお、データの保持時において電源電圧の供給を停止する場合、電源電圧の供給が停止される前に、データの保持を、容量素子１１２において行う。容量素子１１２においてデータの保持を行う場合、まず、トランジスタ１１６はオフ、トランジスタ１１７はオン、トランジスタ１１３はオンとする。そして、トランジスタ１１３を介して、第１の論理素子１１５ａ及び第２の論理素子１１５ｂによって保持されているデータの値に見合った量の電荷が容量素子１１２に蓄積されることで、容量素子１１２へのデータの書き込みが行われる。容量素子１１２にデータが記憶された後、トランジスタ１１３をオフにすることで、容量素子１１２に記憶されたデータは保持される。トランジスタ１１３をオフにした後は、第１のノードと第２のノードとに、例えば基準電圧ＧＮＤを与えて等電圧とすることで、第１のノードと第２のノード間の電源電圧の印加を停止する。なお、容量素子１１２にデータが記憶された後は、トランジスタ１１７をオフにしても良い。
【００８４】
このように、入力されたデータの保持を容量素子１１２において行う場合は、第１のノードと第２のノード間に電源電圧を印加する必要がないので、第１の論理素子１１５ａが有するｐチャネル型トランジスタ１１８及びｎチャネル型トランジスタ１１９、或いは、第２の論理素子１１５ｂが有するｐチャネル型トランジスタ１２０及びｎチャネル型トランジスタ１２１を介して、第１のノードと第２のノードの間に流れるオフ電流を限りなく０に近づけることができる。したがって、データの保持時における記憶素子１１１のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いたＤＣＤＣコンバータの、消費電力を低く抑えることが可能となる。
【００８５】
また、上述したように、トランジスタ１１３はオフ電流が著しく小さい。よって、上記トランジスタ１１３がオフである時、容量素子１１２に蓄積された電荷はリークしにくいため、データは保持される。
【００８６】
また、容量素子１１２に記憶されているデータを読み出す場合は、トランジスタ１１６をオフとする。そして、再び、第１のノードに電源電圧ＶＤＤを与え、第２のノードに基準電圧ＧＮＤを与えることで、第１のノードと第２のノード間に電源電圧を印加する。そして、トランジスタ１１３をオンにすることで、データが反映された電圧を有する信号Ｄｏｕｔを、単位記憶回路１１４から読み出すことができる。
【００８７】
なお、酸化物半導体をチャネル形成領域に有するトランジスタを用いて、第１のノードと第２のノード間の電源電圧の印加を制御する構成としても良い。図４（Ａ）に、上記構成を有する記憶装置を一例として示す。
【００８８】
図４（Ａ）に示す記憶装置１１０は、単位記憶回路１１４を複数有している。具体的に、各単位記憶回路１１４には、図３に示した単位記憶回路１１４を用いることができる。また、スイッチング素子１３０は、電源制御回路１０９に含まれており、記憶装置１１０が有する各単位記憶回路１１４には、スイッチング素子１３０を介して、ハイレベルの電源電圧ＶＤＤが供給されている。さらに、記憶装置１１０が有する各単位記憶回路１１４には、信号Ｄｉｎの電圧と、ローレベルの基準電圧ＧＮＤの電圧が与えられている。
【００８９】
図４（Ａ）では、スイッチング素子１３０として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、当該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。スイッチング素子１３０に用いるトランジスタは、酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく小さい。
【００９０】
なお、図４（Ａ）では、スイッチング素子１３０がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子１３０が、トランジスタを複数有していても良い。スイッチング素子１３０が、トランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００９１】
また、図４（Ａ）では、スイッチング素子１３０により、記憶装置１１０が有する各単位記憶回路１１４への、ハイレベルの電源電圧ＶＤＤの供給が制御されているが、スイッチング素子１３０により、ローレベルの基準電圧ＧＮＤの供給が制御されていても良い。図４（Ｂ）に、記憶装置１１０が有する各単位記憶回路１１４に、スイッチング素子１３０を介して、ローレベルの基準電圧ＧＮＤが供給されている、記憶装置１１０の一例を示す。スイッチング素子１３０により、記憶装置１１０が有する各単位記憶回路１１４への、ローレベルの基準電圧ＧＮＤの供給を制御することができる。
【００９２】
次いで、本発明のＤＣＤＣコンバータが有する信号処理回路の具体的な一形態について説明する。図５に、半導体装置の構成をブロックで一例として示す。
【００９３】
信号処理回路１０７は、制御装置１３１と、演算装置に相当するＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１３２と、データキャッシュ１３３と、命令キャッシュ１３４と、プログラムカウンタ１３５と、命令レジスタ１３６と、不揮発性記憶装置１３７と、記憶装置１１０とを有する。
【００９４】
制御装置１３１は、入力された命令をデコードし、実行する機能を有する。ＡＬＵ１３２は、四則演算、論理演算などの各種演算処理を行う機能を有する。データキャッシュ１３３は、使用頻度の高いデータを一時的に記憶しておく緩衝記憶装置である。命令キャッシュ１３４は、制御装置１３１に送られる命令（プログラム）のうち、使用頻度の高い命令を一時的に記憶しておく緩衝記憶装置である。プログラムカウンタ１３５は、次に実行する命令のアドレスを記憶するレジスタである。命令レジスタ１３６は、次に実行する命令を記憶するレジスタである。不揮発性記憶装置１３７には、ＡＬＵ１３２における演算処理に用いられるデータや、制御装置１３１において実行される命令が記憶されている。記憶装置１１０は、ＡＬＵ１３２の演算処理の結果得られた、補正後のデジタル値Ｓｏｕｔ’のデータ、Ｌ−Ｆｌａｇのデジタル値のデータなどの他、不揮発性記憶装置１３７から読み出されたデータ、ＡＬＵ１３２の演算処理の途中で得られたデータなどを記憶することができる。
【００９５】
次いで、信号処理回路１０７の動作について説明する。
【００９６】
制御装置１３１は、プログラムカウンタ１３５に記憶されている、次に実行する命令のアドレスに従い、命令キャッシュ１３４の対応するアドレスから命令を読み出し、命令レジスタ１３６に上記命令を記憶させる。命令キャッシュ１３４の対応するアドレスに、該当する命令が記憶されていない場合は、不揮発性記憶装置１３７の対応するアドレスにアクセスし、不揮発性記憶装置１３７から命令を読み出し、命令レジスタ１３６に記憶させる。この場合、上記命令を命令キャッシュ１３４にも記憶させておく。
【００９７】
制御装置１３１は、命令レジスタ１３６に記憶されている命令をデコードし、命令を実行する。具体的には、上記命令に従ってＡＬＵ１３２の動作を制御するための各種信号を生成する。
【００９８】
実行すべき命令が演算命令の場合は、記憶装置１１０に記憶されているデータを用いてＡＬＵ１３２に演算処理を行わせ、その演算処理の結果を記憶装置１１０に格納する。
【００９９】
実行すべき命令がロード命令の場合は、制御装置１３１は、まずデータキャッシュ１３３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ１３３中にあるか否かを確認する。該当するデータがある場合は、上記データをデータキャッシュ１３３の対応するアドレスから記憶装置１１０にコピーする。該当するデータがない場合は、上記データを不揮発性記憶装置１３７の対応するアドレスからデータキャッシュ１３３の対応するアドレスにコピーした後、データキャッシュ１３３の対応するアドレスから記憶装置１１０に上記データをコピーする。なお、該当するデータがない場合は、低速な不揮発性記憶装置１３７にアクセスする必要があるため、データキャッシュ１３３などの緩衝記憶装置にのみアクセスする場合よりも、命令の実行に時間を要する。しかし、上記データのコピーに加えて、不揮発性記憶装置１３７における当該データのアドレス及びその近傍のアドレスのデータも緩衝記憶装置にコピーしておくことで、不揮発性記憶装置１３７における当該データのアドレス及びその近傍のアドレスへの２度目以降のアクセスを、高速に行うことができる。
【０１００】
実行すべき命令がストア命令の場合は、記憶装置１１０のデータを、データキャッシュ１３３の対応するアドレスに記憶させる。このとき、制御装置１３１は、まずデータキャッシュ１３３の対応するアドレスにアクセスし、該当するデータがデータキャッシュ１３３中に格納できるか否かを確認する。格納できる場合は、上記データを記憶装置１１０からデータキャッシュ１３３の対応するアドレスにコピーする。格納できない場合は、データキャッシュ１３３の一部領域に新たに対応するアドレスを割り振り、上記データを記憶装置１１０からデータキャッシュ１３３の対応するアドレスにコピーする。なお、データキャッシュ１３３にデータをコピーしたら直ちに、不揮発性記憶装置１３７にも上記データをコピーする構成も可能である。また、幾つかのデータをデータキャッシュ１３３にコピーした後、それらのデータをまとめて不揮発性記憶装置１３７にコピーする構成も可能である。
【０１０１】
そして、制御装置１３１は、命令の実行が終了すると、再度プログラムカウンタ１３５にアクセスし、命令レジスタ１３６から読み出した命令をデコード、実行するという上記動作を繰り返す。
【０１０２】
なお、ＡＬＵ１３２は、記憶装置１１０における保持動作の選択を行う。すなわち、記憶装置１１０において、記憶素子１１１にデータを保持するか、容量素子１１２にデータを保持するかを、選択する。具体的には、ＤＣＤＣコンバータの入力電圧の変動が大きい場合において、或いは、ＤＣＤＣコンバータの出力電圧が所望の値に保たれていない場合において、記憶素子１１１によるデータの保持が選択される。また、出力電圧が所望の値に保たれており、なおかつ、入力電圧の変動が小さい場合において、記憶装置１１０内の記憶素子１１１への電源電圧の供給が停止される前に、容量素子１１２におけるデータの保持が選択され、容量素子１１２へのデータの書き換えが行われる。電源電圧の供給の停止に関しては、図４に示すように、単位記憶回路１１４群と、電源電圧ＶＤＤまたは基準電圧ＧＮＤの与えられているノード間に、スイッチング素子を設けることにより行うことができる。
【０１０３】
本発明の一態様では、オフ電流が著しく小さいトランジスタを、容量素子の電荷を保持するためのスイッチング素子として用いる構成とすることで、容量素子からリークする電荷の量を小さく抑えることができる。よって、本発明の一態様では、記憶装置１１０への電源電圧の供給を停止しても、データの消失を防ぐことができる。よって、信号処理回路１０７全体、もしくは信号処理回路１０７を構成する制御装置１３１、ＡＬＵ１３２などの論理回路において、短い時間でも電源電圧の供給を停止することができる。従って、信号処理回路１０７の消費電力を小さく抑えることができる。
【０１０４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１０５】
（実施の形態３）
本実施の形態では、記憶装置の具体的な構成の一例について説明する。なお、本実施の形態では、記憶素子が、結晶性を有するシリコンをチャネル形成領域に有するトランジスタを用いており、容量素子における電荷の供給、保持、放出を制御するトランジスタが、酸化物半導体をチャネル形成領域に有する場合を例示している。
【０１０６】
図６に、記憶素子が有するｐチャネル型トランジスタ１１８及びｎチャネル型トランジスタ１１９と、容量素子１１２と、トランジスタ１１３との構成を、断面図で一例として示す。
【０１０７】
図６に示す記憶装置は、その表面に絶縁膜２０１が形成された基板２００上に、ｎチャネル型トランジスタ１１９と、ｐチャネル型トランジスタ１１８とを有する。
【０１０８】
ｎチャネル型トランジスタ１１９は、結晶性を有するシリコンを有する半導体膜２０３ｎと、半導体膜２０３ｎ上のゲート絶縁膜２０４ｎと、ゲート絶縁膜２０４ｎを間に挟んで半導体膜２０３ｎと重なる位置に設けられたゲート電極２０５ｎと、半導体膜２０３ｎに接続された導電膜２０６及び導電膜２０７とを有する。そして、半導体膜２０３ｎは、チャネル形成領域として機能する第１の領域２０８と、ソースまたはドレインとして機能する第２の領域２０９及び第２の領域２１０とを有する。第２の領域２０９及び第２の領域２１０は、第１の領域２０８を間に挟んでいる。なお、図６では、半導体膜２０３ｎが、第１の領域２０８と第２の領域２０９及び第２の領域２１０との間に、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する第３の領域２１１及び第３の領域２１２を有している場合を例示している。
【０１０９】
また、ｐチャネル型トランジスタ１１８は、結晶性を有するシリコンを有する半導体膜２０３ｐと、半導体膜２０３ｐ上のゲート絶縁膜２０４ｐと、ゲート絶縁膜２０４ｐを間に挟んで半導体膜２０３ｐと重なる位置に設けられたゲート電極２０５ｐと、半導体膜２０３ｐに接続された導電膜２０７及び導電膜２１３とを有する。そして、半導体膜２０３ｐは、チャネル形成領域として機能する第１の領域２１４と、ソースまたはドレインとして機能する第２の領域２１５及び第２の領域２１６とを有する。第２の領域２１５及び第２の領域２１６は、第１の領域２１４を間に挟んでいる。なお、図６では、半導体膜２０３ｐが、第１の領域２１４と第２の領域２１５及び第２の領域２１６との間に、ＬＤＤ領域として機能する第３の領域２１７及び第３の領域２１８を有している場合を例示している。
【０１１０】
なお、図６では、ｎチャネル型トランジスタ１１９と、ｐチャネル型トランジスタ１１８とが導電膜２０７を共有している。
【０１１１】
また、図６では、ｎチャネル型トランジスタ１１９と、ｐチャネル型トランジスタ１１８とが、薄膜の半導体膜を用いている場合を例示しているが、ｎチャネル型トランジスタ１１９と、ｐチャネル型トランジスタ１１８とが、バルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１１２】
そして、図６に示す記憶装置は、導電膜２０６、導電膜２０７、及び導電膜２１３上に絶縁膜２１９が設けられている。そして、絶縁膜２１９上には、第１の酸化絶縁膜２４０ａ、第２の酸化絶縁膜２４０ｂ、及び第３の酸化絶縁膜２４０ｃを有する絶縁膜２４０が設けられている。絶縁膜２４０上には、トランジスタ１１３が設けられている。
【０１１３】
第１の酸化絶縁膜２４０ａ及び第３の酸化絶縁膜２４０ｃは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜２４０ａ及び第３の酸化絶縁膜２４０ｃとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１１４】
第２の酸化絶縁膜２４０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁膜２４０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１１５】
なお、「加熱により一部の酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１１６】
以下、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について説明する。
【０１１７】
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【０１１８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の式１で求めることができる。質量数３２のものとしてＣＨ３ＯＨがあるが、絶縁膜中に存在する可能性は低い。よって、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全ては、酸素分子由来であると仮定する。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため、存在しないものと仮定する。
【０１１９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （式１）
【０１２０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。標準試料の基準値は、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【０１２１】
また、ＴＤＳ分析において、一部の酸素は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
【０１２２】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
【０１２３】
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１２４】
また、具体的に、トランジスタ１１３は、酸化物半導体膜２４２と、酸化物半導体膜２４２上のゲート絶縁膜２４３と、ゲート絶縁膜２４３を間に挟んで酸化物半導体膜２４２と重なる位置に設けられたゲート電極２４４と、酸化物半導体膜２４２に接続された導電膜２４５及び導電膜２４６とを有する。酸化物半導体膜２４２は、ゲート電極２４４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域２４７と、ソースまたはドレインとして機能し、第１の領域２４７を挟む第２の領域２４８及び第２の領域２４９とを有している。
【０１２５】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体などがある。酸化物半導体は、炭化珪素や窒化ガリウムと異なり、スパッタリング法や湿式法により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【０１２６】
次いで、図７を用いて、図６に示したトランジスタ１１３の具体的な断面構造について説明する。
【０１２７】
図７（Ａ）は、絶縁膜２４０及びトランジスタ１１３の断面図であり、図７（Ｂ）は、絶縁膜２４０及びトランジスタ１１３の上面図である。図７（Ｂ）の破線Ａ１−Ａ２における断面図が、図７（Ａ）に相当する。また、図７（Ｃ）は、図７（Ｂ）の破線Ｂ１−Ｂ２における、絶縁膜２４０及びトランジスタ１１３の断面図である。
【０１２８】
トランジスタ１１３は、ゲート電極２４４の側部に、絶縁膜を有するサイドウォール２５０が設けられており、ゲート電極２４４の上部に、絶縁膜２５１が設けられている。そして、導電膜２４５及び導電膜２４６は、その一部がサイドウォール２５０に接している。導電膜２４５及び導電膜２４６は必ずしもサイドウォール２５０に接している必要は無いが、サイドウォール２５０に接するように導電膜２４５及び導電膜２４６を形成することで、導電膜２４５及び導電膜２４６の位置が多少ずれて形成されたとしても、導電膜２４５及び導電膜２４６と酸化物半導体膜２４２との接する面積が、変動するのを防ぐことができる。よって、導電膜２４５及び導電膜２４６の位置がずれることによる、トランジスタ１１３のオン電流の変動を防ぐことができる。
【０１２９】
なお、ゲート電極２４４の上部に位置する絶縁膜２５１は必ずしも設ける必要は無いが、絶縁膜２５１を設けることで、導電膜２４５及び導電膜２４６の位置がずれて形成され、ゲート電極２４４の上部にかかっても、導電膜２４５及び導電膜２４６とゲート電極２４４が導通するのを防ぐことができる。
【０１３０】
絶縁膜２４０では、下層に位置する第３の酸化絶縁膜２４０ｃ上に、第１の酸化絶縁膜２４０ａと、第２の酸化絶縁膜２４０ｂとが順に積層するように設けられている。そして、第１の酸化絶縁膜２４０ａ及び第２の酸化絶縁膜２４０ｂには開口部２４１が設けられており、上記開口部２４１には、トランジスタ１１３が有する酸化物半導体膜２４２が設けられている。そして、第１の酸化絶縁膜２４０ａは、酸化物半導体膜２４２の端部に接するように、酸化物半導体膜２４２の周囲に設けられている。また、第２の酸化絶縁膜２４０ｂは、第１の酸化絶縁膜２４０ａを間に挟んで酸化物半導体膜２４２の周囲に設けられている。第３の酸化絶縁膜２４０ｃは、酸化物半導体膜２４２の下部に設けられている。
【０１３１】
上記構成により、加熱により第１の酸化絶縁膜２４０ａから放出された酸素が、第２の酸化絶縁膜２４０ｂを通過するのを抑制することができるので、上記酸素が第１の領域２４７における酸化物半導体膜２４２の端部２５２に効率よく供給される。また、第３の酸化絶縁膜２４０ｃから放出された酸素は、酸化物半導体膜２４２の下部に供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ１１３は、酸化物半導体膜２４２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜２４２の端部の減圧雰囲気における暴露等により、酸化物半導体膜２４２の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜２４２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１１３のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第１の領域２４７における酸化物半導体膜２４２の端部２５２に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【０１３２】
また、図６に示すように、容量素子１１２は、絶縁膜２４０上の導電膜２５３と、導電膜２５３上の絶縁膜２５４と、絶縁膜２５４を間に挟んで導電膜２５３と重なる位置に設けられた導電膜２５５とを有する。絶縁膜２５４は、トランジスタ１１３上にも設けられている。また、導電膜２５３と導電膜２４５とは電気的に接続されていても良いし、或いは、導電膜２５３と導電膜２４５とが一の連続した導電膜で構成されていても良い。
【０１３３】
なお、図６では、容量素子１１２をトランジスタ１１３と共に絶縁膜２４０の上に設けている場合を例示しているが、容量素子１１２は、ｎチャネル型トランジスタ１１９及びｐチャネル型トランジスタ１１８と共に、絶縁膜２４０の下に設けられていても良い。
【０１３４】
また、図６では、絶縁膜２４０と、ｎチャネル型トランジスタ１１９及びｐチャネル型トランジスタ１１８との間に、絶縁膜２１９を設けている場合を例示しているが、絶縁膜２１９は必ずしも設ける必要は無い。絶縁膜２１９を設けない場合、導電膜２０６、導電膜２０７、及び導電膜２１３に接するように、絶縁膜２４０が設けられる。
【０１３５】
また、図６において、トランジスタ１１３は、ゲート電極２４４を酸化物半導体膜２４２の片側において少なくとも有していれば良いが、酸化物半導体膜２４２を間に挟んで存在する一対のゲート電極を有していても良い。
【０１３６】
次いで、トランジスタ１１３の構成が図６に示した記憶装置と異なる、本発明の一態様に係る記憶装置の構成について説明する。図８（Ａ）、図８（Ｂ）及び図８（Ｃ）に、トランジスタ１１３の構成を一例として示す。図８（Ａ）、図８（Ｂ）及び図８（Ｃ）では、第１の酸化絶縁膜２２０ａ及び第２の酸化絶縁膜２２０ｂを有する絶縁膜２２０上に、トランジスタ１１３が設けられている。なお、図８（Ａ）は、絶縁膜２２０及びトランジスタ１１３の断面図であり、図８（Ｂ）は、絶縁膜２２０及びトランジスタ１１３の上面図である。図８（Ｂ）の破線Ａ１−Ａ２における断面図が、図８（Ａ）に相当する。また、図８（Ｃ）は、図８（Ｂ）の破線Ｂ１−Ｂ２における、絶縁膜２２０及びトランジスタ１１３の断面図である。
【０１３７】
第１の酸化絶縁膜２２０ａは、加熱により一部の酸素が脱離する酸化絶縁膜を用いて形成する。加熱により一部の酸素が脱離する酸化絶縁膜としては、化学量論的組成比を満たす酸素よりも多くの酸素を含む絶縁膜を用いることが好ましい。第１の酸化絶縁膜２２０ａとして、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【０１３８】
第２の酸化絶縁膜２２０ｂは、酸素の拡散を防ぐ酸化絶縁膜で形成する。第２の酸化絶縁膜２２０ｂの一例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウム、または化学量論的組成比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論的組成比を満たす酸素を含む酸化アルミニウムの一部の酸素が窒素で置換されている。
【０１３９】
トランジスタ１１３は、絶縁膜２２０上に位置する酸化物半導体膜２２２と、酸化物半導体膜２２２上のゲート絶縁膜２２３と、ゲート絶縁膜２２３を間に挟んで酸化物半導体膜２２２と重なる位置に設けられたゲート電極２２４と、酸化物半導体膜２２２に接続された導電膜２２５及び導電膜２２６とを有する。酸化物半導体膜２２２は、ゲート電極２２４と重なり、少なくとも一部がチャネル形成領域として機能する第１の領域２２７と、ソースまたはドレインとして機能し、第１の領域２２７を挟む第２の領域２２８及び第２の領域２２９とを有している。
【０１４０】
そして、トランジスタ１１３は、ゲート電極２２４の側部に、絶縁膜を有するサイドウォール２３０が設けられており、ゲート電極２２４の上部に、絶縁膜２３１が設けられている。そして、導電膜２２５及び導電膜２２６は、その一部がサイドウォール２３０に接している。導電膜２２５及び導電膜２２６は必ずしもサイドウォール２３０に接している必要は無いが、サイドウォール２３０に接するように導電膜２２５及び導電膜２２６を形成することで、導電膜２２５及び導電膜２２６の位置が多少ずれて形成されたとしても、導電膜２２５及び導電膜２２６と酸化物半導体膜２２２との接する面積が、変動するのを防ぐことができる。よって、導電膜２２５及び導電膜２２６の位置がずれることによる、トランジスタ１１３のオン電流の変動を防ぐことができる。
【０１４１】
なお、ゲート電極２２４の上部に位置する絶縁膜２３１は必ずしも設ける必要は無いが、絶縁膜２３１を設けることで、導電膜２２５及び導電膜２２６の位置がずれて形成され、ゲート電極２２４の上部にかかっても、導電膜２２５及び導電膜２２６とゲート電極２２４が導通するのを防ぐことができる。
【０１４２】
そして、絶縁膜２２０は、第１の酸化絶縁膜２２０ａの周囲に第２の酸化絶縁膜２２０ｂが設けられている。そして、酸化物半導体膜２２２は、第１の領域２２７において上記第１の酸化絶縁膜２２０ａに接し、第２の領域２２８及び第２の領域２２９において第１の酸化絶縁膜２２０ａ及び第２の酸化絶縁膜２２０ｂに接する。
【０１４３】
上記構成により、加熱により第１の酸化絶縁膜２２０ａから放出された酸素が、第２の酸化絶縁膜２２０ｂを通過するのを抑制することができるので、上記酸素が第１の領域２２７における酸化物半導体膜２２２の端部２３２に効率よく供給される。なお、酸化物半導体をチャネル形成領域に有するトランジスタ１１３は、酸化物半導体膜２２２を所望の形状にエッチングするためのエッチング処理、酸化物半導体膜２２２の端部の減圧雰囲気における暴露等により、酸化物半導体膜２２２の端部において酸素の脱離による酸素欠損が形成されやすい。そして、酸素欠損はキャリアの移動経路となるため、酸化物半導体膜２２２の端部に酸素欠損が形成されると、寄生チャネルが生じ、それによりトランジスタ１１３のオフ電流が高まる。しかし、本発明の一態様では、上記構成により、第１の領域２２７における酸化物半導体膜２２２の端部２３２に酸素欠損が形成されるのを防ぎ、オフ電流を低減させることができる。
【０１４４】
また、図８において、トランジスタ１１３は、ゲート電極２２４を酸化物半導体膜２２２の片側において少なくとも有していれば良いが、酸化物半導体膜２２２を間に挟んで存在する一対のゲート電極を有していても良い。
【０１４５】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【０１４６】
具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１４７】
なお、酸化物半導体としては、好ましくはＩｎまたはＺｎを含有する酸化物を用いるとよく、さらに好ましくは、Ｉｎ及びＧａを含有する酸化物、またはＩｎ及びＺｎを含有する酸化物を用いるとよい。酸化物半導体膜をｉ型（真性）とするため、後に説明する脱水化または脱水素化は有効である。また、酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を含むことが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を含むことが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を含むことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を含むことが好ましい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【０１５０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高いため、固体撮像装置、または半導体表示装置に用いる半導体材料としては好適である。
【０１５１】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＦｅ、Ｇａ及びＮｉ、Ｇａ及びＭｎ、Ｇａ及びＣｏなどを適用することができる。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１５２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５３】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成比が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成比の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５５】
また、酸化物半導体は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。一部分が結晶性を有する構成の一例として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いてもよい。
【０１５６】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５７】
また、結晶性を有する酸化物半導体は、アモルファス状態の酸化物半導体に比較してバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５８】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式２にて定義される。
【０１５９】
【数１】
0006031259.tif 000002
【０１６０】
なお、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１６１】
なお、例えば、酸化物半導体膜は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により形成することができる。Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１６２】
なお、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物である酸化物半導体膜の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１６３】
そして、具体的に酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６４】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
【０１６５】
酸化物半導体膜に加熱処理を施すことで、酸化物半導体膜中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１６６】
なお、上記加熱処理により、酸化物半導体膜から酸素が脱離し、酸化物半導体膜内に酸素欠損が形成される場合がある。よって、本発明の一態様では、酸化物半導体膜と接するゲート絶縁膜などの絶縁膜として、酸素を含む絶縁膜を用いる。そして、酸素を含む絶縁膜を形成した後、加熱処理を施すことで、上記絶縁膜から酸化物半導体膜に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体膜に含まれる酸化物半導体の、化学量論的組成比を満たすことができる。半導体膜には化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１６７】
なお、酸素を酸化物半導体膜に供与するための加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【０１６８】
また、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅともいう。）を含む酸化物について、以下、説明する。
【０１６９】
ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。
【０１７０】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１７１】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１７２】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透光性を有していたり、有していなかったりする。
【０１７３】
このようなＣＡＡＣの例として、膜状に形成され、膜表面またはＣＡＡＣが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１７４】
ＣＡＡＣに含まれる結晶構造の一例について図９乃至図１１を用いて詳細に説明する。なお、特に断りがない限り、図９乃至図１１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図９において丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１７５】
図９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図９（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図９（Ａ）に示す小グループは電荷が０である。
【０１７６】
図９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図９（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に示す小グループは電荷が０である。
【０１７７】
図９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
【０１７８】
図９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図９（Ｄ）に示す小グループは電荷が＋１となる。
【０１７９】
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷が−１となる。
【０１８０】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１８１】
ここで、これらの小グループ同士が結合する規則について説明する。図９（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１８３】
図１０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１８４】
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１８５】
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１８６】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１８７】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１８８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１８９】
例えば、図１１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０１９０】
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１９１】
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１９３】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１９４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【０１９５】
（実施の形態４）
本発明の一態様に係るＤＣＤＣコンバータは、入力電圧に対して大きい出力電圧が得られる昇圧型であっても良いし、入力電圧に対して小さい出力電圧が得られる降圧型であっても良い。
【０１９６】
図１２（Ａ）に、本発明の一態様に係る、降圧型のＤＣＤＣコンバータの構成を示す。図１２（Ａ）に示すＤＣＤＣコンバータは、定電圧生成部１０３がダイオード４３０、コイル４３１、容量素子４３２を有する。また、図１２（Ａ）に示すＤＣＤＣコンバータは、入力電圧の与えられる入力端子ＩＮ１と、基準電圧の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。
【０１９７】
スイッチング素子１０２は、入力端子ＩＮ１とダイオード４３０の陰極との間の接続を制御している。具体的に、スイッチング素子１０２は、そのソースまたはドレインの一方が入力端子ＩＮ１に接続されており、そのソースまたはドレインの他方がダイオード４３０の陰極に接続されている。コイル４３１が有する一対の端子は、一方がダイオード４３０の陰極に接続され、他方がＤＣＤＣコンバータの出力端子ＯＵＴ１に接続されている。入力端子ＩＮ２は、ダイオード４３０の陽極と出力端子ＯＵＴ２に接続されている。そして、容量素子４３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続され、他方が出力端子ＯＵＴ２に接続されている。
【０１９８】
図１２（Ａ）に示すＤＣＤＣコンバータでは、スイッチング素子１０２がオンになると、入力端子ＩＮ１と出力端子ＯＵＴ１との間に電圧が生じるので、コイル４３１に電流が流れる。コイル４３１は、上記電流が流れることで磁化すると共に、自己誘導により電流の流れとは逆向きの起電力が生じる。そのため、出力端子ＯＵＴ１には、入力端子ＩＮ１に与えられる入力電圧を降圧することで得られる電圧が与えられる。すなわち、容量素子４３２が有する一対の電極間には、入力端子ＩＮ２から与えられる基準電圧と、入力電圧を降圧することで得られる電圧との差分に相当する電圧が、与えられる。
【０１９９】
次いで、スイッチング素子１０２がオフになると、入力端子ＩＮ１と出力端子ＯＵＴ１の間に形成されていた電流の経路が遮断される。コイル４３１では、上記電流の変化を妨げる方向、すなわち、スイッチング素子１０２がオンのときに生じた起電力とは逆の方向の起電力が生じる。そのため、コイル４３１を流れる電流は、上記起電力によって生じた電圧により、維持される。すなわち、スイッチング素子１０２がオフのときには、入力端子ＩＮ２または出力端子ＯＵＴ２と、出力端子ＯＵＴ１の間にコイル４３１とダイオード４３０を介した電流の経路が形成される。よって、容量素子４３２が有する一対の電極間に与えられている電圧は、ある程度保持される。
【０２００】
なお、容量素子４３２に保持されている電圧は、出力端子ＯＵＴ１から出力される出力電圧に相当する。上記動作において、スイッチング素子１０２がオンである期間の比率が高いほど、容量素子４３２に保持される電圧は基準電圧と入力電圧の差分に近くなる。よって、入力電圧により近い大きさの出力電圧が得られるように、降圧することができる。逆に、スイッチング素子１０２がオフである期間の比率が高いほど、容量素子４３２に保持される電圧は基準電圧との差分が小さくなる。よって、基準電圧により近い大きさの出力電圧が得られるように、降圧することができる。
【０２０１】
次いで、図１２（Ｂ）に、本発明の一態様に係る、昇圧型のＤＣＤＣコンバータの構成を示す。
【０２０２】
図１２（Ｂ）に示すＤＣＤＣコンバータは、定電圧生成部１０３がダイオード４３０、コイル４３１、容量素子４３２を有する。また、図１２（Ｂ）に示すＤＣＤＣコンバータは、入力電圧の与えられる入力端子ＩＮ１と、基準電圧の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。
【０２０３】
コイル４３１が有する一対の端子は、一方が入力端子ＩＮ１に接続され、他方がダイオード４３０の陽極に接続されている。スイッチング素子１０２は、上記コイル４３１とダイオード４３０の間のノードと、入力端子ＩＮ２または出力端子ＯＵＴ２との間の接続を制御している。具体的に、スイッチング素子１０２は、そのソースまたはドレインの一方がコイル４３１とダイオード４３０間のノードに接続されており、そのソースまたはドレインの他方が入力端子ＩＮ２及び出力端子ＯＵＴ２に接続されている。また、ダイオード４３０の陰極は出力端子ＯＵＴ１に接続されている。容量素子４３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続され、他方が出力端子ＯＵＴ２に接続されている。
【０２０４】
図１２（Ｂ）に示すＤＣＤＣコンバータでは、スイッチング素子１０２がオンになると、入力端子ＩＮ１と入力端子ＩＮ２の間に生じる電圧により、コイル４３１に電流が流れる。コイル４３１は、上記電流が流れることで磁化する。なお、コイル４３１は、自己誘導により電流の流れとは逆向きの起電力が生じるため、上記電流は徐々に上昇する。
【０２０５】
次いで、スイッチング素子１０２がオフになると、入力端子ＩＮ１と入力端子ＩＮ２の間に形成されていた電流の経路が遮断される。コイル４３１では、上記電流の変化を妨げる方向、すなわち、スイッチング素子１０２がオンのときに生じた起電力とは逆の方向の起電力が生じる。そのため、コイル４３１が有する一対の端子間には、スイッチング素子１０２がオンのときにコイル４３１に流れていた電流に準じた大きさの電圧が生じる。そして、コイル４３１を流れる電流は、端子間に生じた電圧によって維持される。すなわち、スイッチング素子１０２がオフのときには、入力端子ＩＮ１と出力端子ＯＵＴ１の間に、コイル４３１とダイオード４３０を介した電流の経路が形成される。このとき、出力端子ＯＵＴ１には、入力端子ＩＮ１に与えられている入力電圧に、コイル４３１の端子間に生じた電圧が加算された電圧が与えられ、この電圧が出力電圧としてＤＣＤＣコンバータから出力される。上記出力端子ＯＵＴ１の電圧と、基準電圧との差分に相当する電圧は、容量素子４３２の電極間において保持される。
【０２０６】
上記動作において、スイッチング素子１０２がオンである期間の比率が高いと、コイル４３１に流れる電流が高くなる。そのため、スイッチング素子１０２がオフになったときにコイル４３１の端子間に生じる電圧が大きくなるので、出力電圧と入力電圧の差が大きくなるように昇圧することができる。逆に、スイッチング素子１０２がオフである期間の比率が高いほど、コイル４３１に流れる電流は低くなる。そのため、スイッチング素子１０２がオフになったときにコイル４３１の端子間に生じる電圧が小さくなるので、出力電圧と入力電圧の差が小さくなるように昇圧することができる。
【０２０７】
次いで、図１３（Ａ）に、本発明の一態様に係る、フライバック式のＤＣＤＣコンバータの構成を示す。図１３（Ａ）に示すＤＣＤＣコンバータは、定電圧生成部１０３がダイオード４３０、容量素子４３２、トランス４３３を有する。また、図１３（Ａ）に示すＤＣＤＣコンバータは、入力電圧の与えられる入力端子ＩＮ１と、基準電圧の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。
【０２０８】
トランス４３３は、その中心に共通のコアが設けられた、一次コイルと二次コイルを有している。スイッチング素子１０２は、入力端子ＩＮ２と、トランス４３３の一次コイルが有する一方の端子との、間の接続を制御している。具体的に、スイッチング素子１０２は、そのソースまたはドレインの一方が入力端子ＩＮ２に接続されており、そのソースまたはドレインの他方が、トランス４３３の一次コイルが有する一方の端子に接続されている。また、トランス４３３の一次コイルが有する他方の端子は、入力端子ＩＮ１に接続されている。
【０２０９】
また、トランス４３３が有する二次コイルは、一対の端子のいずれか一方がダイオード４３０の陽極に接続されており、他方の端子が出力端子ＯＵＴ２に接続されている。ダイオード４３０の陰極は、出力端子ＯＵＴ１に接続されている。容量素子４３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続されており、他方が出力端子ＯＵＴ２に接続されている。
【０２１０】
また、図１３（Ｂ）に、本発明の一態様に係る、フォワード式のＤＣＤＣコンバータの構成を示す。図１３（Ｂ）に示すＤＣＤＣコンバータは、定電圧生成部１０３がダイオード４３０、ダイオード４３４、コイル４３１、容量素子４３２、トランス４３５を有する。また、図１３（Ｂ）に示すＤＣＤＣコンバータは、入力電圧の与えられる入力端子ＩＮ１と、基準電圧の与えられる入力端子ＩＮ２と、出力端子ＯＵＴ１と、出力端子ＯＵＴ２とを有している。
【０２１１】
トランス４３５は、図１３（Ａ）に示したトランス４３３と同様に、その中心に共通のコアが設けられた、一次コイルと二次コイルを有している。ただし、トランス４３３は、一次コイルと二次コイルの巻き始めの位置が逆側に配置されているのに対し、トランス４３５は、一次コイルと二次コイルの巻き始めの位置が同じ側に配置されている。
【０２１２】
スイッチング素子１０２は、入力端子ＩＮ２と、トランス４３５の一次コイルが有する一方の端子との、間の接続を制御している。具体的に、スイッチング素子１０２は、そのソースまたはドレインの一方が入力端子ＩＮ２に接続されており、そのソースまたはドレインの他方が、トランス４３５の一次コイルが有する一方の端子に接続されている。また、トランス４３５の一次コイルが有する他方の端子は、入力端子ＩＮ１に接続されている。
【０２１３】
また、トランス４３５が有する二次コイルは、一対の端子のいずれか一方がダイオード４３０の陽極に接続されており、他方の端子が出力端子ＯＵＴ２に接続されている。ダイオード４３０の陰極は、ダイオード４３４の陰極及びコイル４３１の一方の端子に接続されている。ダイオード４３４の陽極は、出力端子ＯＵＴ２に接続されている。コイル４３１の他方の端子は、出力端子ＯＵＴ１に接続されている。容量素子４３２が有する一対の電極は、一方が出力端子ＯＵＴ１に接続されており、他方が出力端子ＯＵＴ２に接続されている。
【０２１４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１５】
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置の構成について説明する。
【０２１６】
図１４（Ａ）に、半導体装置の一つである、発光装置の一形態を示す。図１４（Ａ）に示す発光装置は、交流電源３０１と、スイッチ３０２と、整流回路３０３と、ＤＣＤＣコンバータ１００と、発光素子３０４とを有している。整流回路３０３及びＤＣＤＣコンバータ１００が、電源回路を構成している。
【０２１７】
具体的に、図１４（Ａ）に示す発光装置では、交流電源３０１からの交流電圧が、スイッチ３０２を介して整流回路３０３に与えられ、整流される。整流されることで得られた直流電圧は、ＤＣＤＣコンバータ１００に入力され、その大きさが調整されて出力される。ＤＣＤＣコンバータ１００の詳しい構成及び動作については、上記実施の形態を参照することができる。
【０２１８】
そして、ＤＣＤＣコンバータ１００から出力された電圧が、発光素子３０４に与えられることで、発光素子３０４は発光する。発光素子３０４には、発光ダイオード（ＬＥＤ）、有機発光素子（ＯＬＥＤ）など、様々な光源を用いることができる。
【０２１９】
なお、図１４（Ａ）では、電源として交流電源３０１を用いている発光装置の構成を示しているが、本発明はこの構成に限定されない。電源として交流電源ではなく直流電源を用いていても良い。ただし、直流電源を用いる場合は、整流回路３０３を設けなくとも良い。
【０２２０】
また、図１４（Ａ）では、電源である交流電源３０１を有している発光装置の構成を示しているが、本発明の一態様に係る発光装置は、必ずしも電源をその構成要素に含める必要はない。
【０２２１】
図１４（Ｂ）に、半導体装置の一つである、太陽電池の一形態を示す。
【０２２２】
図１４（Ｂ）に示す太陽電池は、フォトダイオード３５０と、スイッチ３５１と、容量素子３５２と、ＤＣＤＣコンバータ１００と、パルス幅変調回路３５３と、インバータ３５４と、バンドパスフィルタ３５５とを有している。
【０２２３】
具体的に、図１４（Ｂ）に示す太陽電池では、フォトダイオード３５０に光が照射されると電圧が生じる。上記電圧は、容量素子３５２において平滑化された後、スイッチ３５１を介して、ＤＣＤＣコンバータ１００に入力される。なお、容量素子３５２を設けることで、スイッチ３５１のスイッチングによって生じるパルス状の電流が、フォトダイオード３５０に流れ込むのを防ぐことができる。
【０２２４】
そして、ＤＣＤＣコンバータ１００に入力された電圧は、ＤＣＤＣコンバータ１００においてその大きさが調整されてから、出力される。ＤＣＤＣコンバータ１００の詳しい構成及び動作については、上記実施の形態を参照することができる。
【０２２５】
ＤＣＤＣコンバータ１００の出力端子ＯＵＴ１及び出力端子ＯＵＴ２から出力された電圧は直流電圧である。インバータ３５４は、ＤＣＤＣコンバータ１００から出力された直流電圧を交流電圧に変換し、出力する。図１４（Ｂ）では、インバータ３５４が４つのトランジスタ３５６〜トランジスタ３５９と、４つのダイオード３６０〜ダイオード３６３とで構成されている例を示している。
【０２２６】
具体的に、トランジスタ３５６は、そのソース又はドレインの一方がＤＣＤＣコンバータ１００の出力端子ＯＵＴ１に接続されており、そのソース又はドレインの他方がトランジスタ３５７のソース又はドレインの一方に接続されている。トランジスタ３５７のソース又はドレインの他方は、ＤＣＤＣコンバータ１００の出力端子ＯＵＴ２に接続されている。トランジスタ３５８は、そのソース又はドレインの一方がＤＣＤＣコンバータ１００の出力端子ＯＵＴ１に接続されており、そのソース又はドレインの他方がトランジスタ３５９のソース又はドレインの一方に接続されている。トランジスタ３５９のソース又はドレインの他方は、ＤＣＤＣコンバータ１００の出力端子ＯＵＴ２に接続されている。ダイオード３６０〜ダイオード３６３は、トランジスタ３５６〜トランジスタ３５９と、それぞれ並列に接続されている。具体的には、トランジスタ３５６〜トランジスタ３５９のソース又はドレインの一方にダイオード３６０〜ダイオード３６３の陽極がそれぞれ接続され、トランジスタ３５６〜トランジスタ３５９のソース又はドレインの他方にダイオード３６０〜ダイオード３６３の陰極がそれぞれ接続されている。
【０２２７】
また、パルス幅変調回路３５３には、ＤＣＤＣコンバータ１００から出力された電圧が与えられている。パルス幅変調回路３５３は、上記電圧が与えられることで動作し、トランジスタ３５６〜トランジスタ３５９のスイッチングを制御する信号を生成する。
【０２２８】
パルス幅変調回路３５３からの上記信号に従ってトランジスタ３５６〜トランジスタ３５９がスイッチングを行うことで、インバータ３５４が有する、トランジスタ３５６のソース又はドレインの他方とトランジスタ３５７のソース又はドレインの一方が接続されているノードと、トランジスタ３５８のソース又はドレインの他方とトランジスタ３５９のソース又はドレインの一方が接続されているノードとから、ＰＷＭ波形を有する交流電圧が出力される。
【０２２９】
そして、バンドパスフィルタ３５５を用いて、インバータ３５４から出力された交流の電圧の高周波成分を除去することで、正弦波を有する交流電圧を得ることができる。
【０２３０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２３１】
本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、低消費電力の電子機器を実現することができる。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０２３２】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２３３】
図１５（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に、本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２３４】
図１５（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い携帯電話を提供することができる。
【０２３５】
図１５（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い携帯情報端末を提供することができる。
【０２３６】
図１５（Ｄ）はノート型パーソナルコンピュータであり、筐体７０６１、画像表示部７０６２、キーボード７０６３、ポインティングデバイス７０６４等を有する。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置は、ノート型パーソナルコンピュータの駆動を制御するための集積回路に用いることができる。ノート型パーソナルコンピュータの駆動を制御するための集積回路に本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、消費電力の低いノート型パーソナルコンピュータを提供することができる。
【０２３７】
図１５（Ｅ）は卓上型の照明装置であり、筐体７０７１、光源７０７２、支持台７０７３等を有する。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置は、照明装置の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係る半導体装置の一つである発光装置は、光源７０７２とその動作を制御する駆動回路に用いることができる。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い照明装置を提供することができる。
【０２３８】
図１５（Ｆ）は据え付け型の照明装置であり、筐体７０８１、光源７０８２等を有する。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置は、照明装置の駆動を制御するための集積回路に用いることができる。また、本発明の一態様に係る半導体装置の一つである発光装置は、光源７０８２とその動作を制御する駆動回路に用いることができる。本発明の一態様に係るＤＣＤＣコンバータ、電源回路、または半導体装置を用いることで、消費電力の低い照明装置を提供することができる。
【０２３９】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２４０】
１００    ＤＣＤＣコンバータ
１０１    電力変換回路
１０２    スイッチング素子
１０３    定電圧生成部
１０４    制御回路
１０５    ＡＤコンバータ
１０６    ＡＤコンバータ
１０７    信号処理回路
１０８    パルス変調回路
１０９    電源制御回路
１１０    記憶装置
１１１    記憶素子
１１２    容量素子
１１３    トランジスタ
１１４    単位記憶回路
１１５    論理素子
１１５ａ    論理素子
１１５ｂ    論理素子
１１６    トランジスタ
１１７    トランジスタ
１１８    ｐチャネル型トランジスタ
１１９    ｎチャネル型トランジスタ
１２０    ｐチャネル型トランジスタ
１２１    ｎチャネル型トランジスタ
１３０    スイッチング素子
１３１    制御装置
１３２    ＡＬＵ
１３３    データキャッシュ
１３４    命令キャッシュ
１３５    プログラムカウンタ
１３６    命令レジスタ
１３７    不揮発性記憶装置
１５０    ＡＤコンバータ
２００    基板
２０１    絶縁膜
２０３ｎ    半導体膜
２０３ｐ    半導体膜
２０４ｎ    ゲート絶縁膜
２０４ｐ    ゲート絶縁膜
２０５ｎ    ゲート電極
２０５ｐ    ゲート電極
２０６    導電膜
２０７    導電膜
２０８    第１の領域
２０９    第２の領域
２１０    第２の領域
２１１    第３の領域
２１２    第３の領域
２１３    導電膜
２１４    第１の領域
２１５    第２の領域
２１６    第２の領域
２１７    第３の領域
２１８    第３の領域
２１９    絶縁膜
２２０    絶縁膜
２２０ａ    酸化絶縁膜
２２０ｂ    酸化絶縁膜
２２２    酸化物半導体膜
２２３    ゲート絶縁膜
２２４    ゲート電極
２２５    導電膜
２２６    導電膜
２２７    第１の領域
２２８    第２の領域
２２９    第２の領域
２３０    サイドウォール
２３１    絶縁膜
２３２    端部
２４０    絶縁膜
２４０ａ    酸化絶縁膜
２４０ｂ    酸化絶縁膜
２４０ｃ    酸化絶縁膜
２４１    開口部
２４２    酸化物半導体膜
２４３    ゲート絶縁膜
２４４    ゲート電極
２４５    導電膜
２４６    導電膜
２４７    第１の領域
２４８    第２の領域
２４９    第２の領域
２５０    サイドウォール
２５１    絶縁膜
２５２    端部
２５３    導電膜
２５４    絶縁膜
２５５    導電膜
３０１    交流電源
３０２    スイッチ
３０３    整流回路
３０４    発光素子
３５０    フォトダイオード
３５１    スイッチ
３５２    容量素子
３５３    パルス幅変調回路
３５４    インバータ
３５５    バンドパスフィルタ
３５６    トランジスタ
３５７    トランジスタ
３５８    トランジスタ
３５９    トランジスタ
３６０    ダイオード
３６３    ダイオード
４３０    ダイオード
４３１    コイル
４３２    容量素子
４３３    トランス
４３４    ダイオード
４３５    トランス
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
７０６１    筐体
７０６２    画像表示部
７０６３    キーボード
７０６４    ポインティングデバイス
７０７１    筐体
７０７２    光源
７０７３    支持台
７０８１    筐体
７０８２    光源
【図１】
0006031259.tif 000003
【図２】
0006031259.tif 000004
【図３】
0006031259.tif 000005
【図４】
0006031259.tif 000006
【図５】
0006031259.tif 000007
【図６】
0006031259.tif 000008
【図７】
0006031259.tif 000009
【図８】
0006031259.tif 000010
【図９】
0006031259.tif 000011
【図１２】
0006031259.tif 000012
【図１３】
0006031259.tif 000013
【図１４】
0006031259.tif 000014
【図１５】
0006031259.tif 000015
【図１６】
0006031259.tif 000016
【図１０】
0006031259.tif 000017
【図１１】
0006031259.tif 000018