(57)【特許請求の範囲】
【請求項１】
第１チャネル材料を有する第１ＭＯＳＦＥＴと、第２チャネル材料を有する第２ＭＯＳＦＥＴとを含むハイブリッドＭＯＳＦＥＴデバイスの製造方法であって、
少なくとも第１領域（Ｉ、Ｉ’）に、第１チャネル材料として機能するのに適したＩＶ族半導体材料の半導体層（１０７、１０８、２０７、２０８）を含む第１基板（Ａ）を提供する工程と、
露出した絶縁体層（１０４）に覆われて、これと接続するＩＩＩ−Ｖ層（１０３）を含む第２基板（Ｂ）であって、ＩＩＩ−Ｖ層は、第２チャネル材料として機能するのに適したＩＩＩ−Ｖ化合物を含む第２基板を供給する工程と、
第１基板（Ａ）を第２基板（Ｂ）にダイレクト基板ボンディングして、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）を第１基板（Ａ）上に形成する工程であって、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）は、第１領域（Ｉ、Ｉ’）と第２領域（ＩＩ）の上で第１基板（Ａ）を覆いこれと接続する絶縁体層（１０４、２０４、３０４）と、第１領域（Ｉ、Ｉ’）と第２領域（ＩＩ）の上で絶縁体層（１０４、２０４、３０４）を覆いこれと接続するＩＩＩ−Ｖ層（１０３、２０３、３０３）とを含む工程と、
第１領域（Ｉ、Ｉ’）のＩＩＩ−Ｖ層（１０３、２０３、３０３）と絶縁体層（１０４、２０４、３０４）とを選択的に除去して、第１領域（Ｉ、Ｉ’）で半導体層（１０７、１０８、２０７、２０８）を露出させる工程と、
第１領域（Ｉ、Ｉ’）で露出した半導体層の上に、第１ＭＯＳＦＥＴの第１ゲートスタック（１０９、１０９’）を形成する工程と、
第２領域（ＩＩ）で、ＩＩＩ−Ｖ層の上に第２ＭＯＳＦＥＴの第２ゲートスタック（１０９”）を形成する工程と、を含み、
シャロウトレンチ分離パターン（１０５、１０５’）は、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）がその上に形成される前に第１基板中に形成され、第２領域（ＩＩ）から第１領域（Ｉ、Ｉ’）を絶縁する方法。
【請求項２】
第１ゲートスタックと第２ゲートスタックとは同時に形成される請求項１に記載の方法。
【請求項３】
第２基板（Ｂ）は、最初に、半導体基板（１００’）、半導体基板の上の段階的なバッファ層（１０２）、段階的なバッファ層の上のＩＩＩ−Ｖ層（１０３、２０３、３０３）、およびＩＩＩ−Ｖ層（１０３、２０３．３０３）の上の絶縁体層（１０４、２０４、３０４）を含み、
半導体基板（１００’）および段階的なバッファ層（１０２）は、ダイレクト基板ボンディングの後に、ＩＩＩ−Ｖ層を露出させるために除去される請求項１または２に記載の方法。
【請求項４】
ＩＶ族半導体材料（１０７、１０８）は、シリコンおよび／またはゲルマニウムを含む請求項１〜３のいずれかに記載の方法。
【請求項５】
第１領域（Ｉ、Ｉ’）中のＩＩＩ−Ｖオン絶縁体スタック（Ｃ）を除去した後に、第１領域（Ｉ、Ｉ’）中の露出した半導体層の上に第２のＩＶ族半導体材料（２０７、２０８）が続いて成長され、第２のＩＶ族半導体材料は、第１チャネル材料として機能するのに適した請求項１〜４のいずれかに記載の方法。
【請求項６】
第２のＩＶ族半導体材料（２０７、２０８）は、シリコンおよび／またはゲルマニウムを含む請求項１〜５のいずれかに記載の方法。
【請求項７】
第１ＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴで、第２ＭＯＳＦＥＴはｎ−ＭＯＳＦＥＴである請求項１〜６のいずれかに記載の方法。
【請求項８】
更に、第２ＭＯＳＦＥＴ（ＩＩ）のソース領域およびドレイン領域に対応する領域で、ＩＩＩ−Ｖ絶縁体スタック（Ｃ）を除去し、半導体基板（３００）中にリセスを形成する工程と、続いて第２ＭＯＳＦＥＴのソース（３０１）およびドレイン（３０１’）の領域のそれぞれにドープされたＩＶ族半導体材料の選択エピタキシャル再成長を行い、その後に、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの上に同時にソースコンタクトとドレインコンタクトを形成する工程とを含む請求項１〜７のいずれかに記載の方法。
【請求項９】
段階的なバッファ層（１０２）のサブレイヤは、エッチストップ層として機能する請求項１〜８のいずれかに記載の方法。
【請求項１０】
絶縁体層（１０４）は、誘電体ボンディング層として機能するのに適した酸化物を含む請求項１〜９のいずれかに記載の方法。
【請求項１１】
絶縁体層（１０４）は、シリコン酸化物またはアルミニウム酸化物を含む請求項１〜１０のいずれかに記載の方法。
【請求項１２】
ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）は１５ｎｍより薄い膜厚を有する請求項１〜１１のいずれかに記載の方法。
【請求項１３】
第１チャネル材料を有する第１ＭＯＳＦＥＴと、第２チャネル材料を有する第２ＭＯＳＦＥＴとを含むハイブリッドＭＯＳＦＥＴデバイスであって、
少なくとも第１領域（Ｉ、Ｉ’）に、第１チャネル材料として機能するのに適した、ＩＶ族半導体材料の露出した半導体層（１０７、１０８、２０７、２０８）を含む第１基板（Ａ）と、
第１基板（Ａ）に接続されたＩＩＩ−Ｖオン絶縁体スタック（Ｃ）であって、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）は、第２領域（ＩＩ）の上で第１基板（Ａ）を覆いこれと接続する絶縁体層（１０４、２０４、３０４）と、第２領域（ＩＩ）の上で絶縁体層（１０４、２０４、３０４）を覆いこれと接続するＩＩＩ−Ｖ層（１０３、２０３、３０３）とを含み、ＩＩＩ−Ｖ層は第２チャネル材料として機能するのに適したＩＩＩ−Ｖ化合物を含む、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）と、
第１領域（Ｉ、Ｉ’）で露出した半導体層の上に直接形成され、絶縁体層とＩＩＩ−Ｖ層は存在しない第１ＭＯＳＦＥＴの第１ゲートスタック（１０９、１０９’）と、
第２領域（ＩＩ）でＩＩＩ−Ｖ層の上に形成された第２ＭＯＳＦＥＴの第２ゲートスタック（１０９”）と、を含み、
シャロウトレンチ分離パターン（１０５、１０５’）は、第１基板中に形成され、第２領域（ＩＩ）から第１領域（Ｉ、Ｉ’）を絶縁し、
絶縁体層とＩＩＩ−Ｖ層は、シャロウトレンチ分離パターン（１０５、１０５’）の上にも形成されているハイブリッドＭＯＳＦＥＴデバイス。
【請求項１４】
ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）は、１５ｎｍより薄い膜厚を有する請求項１３に記載のハイブリッドＭＯＳＦＥＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、ＩＶ族半導体材料を含む第１チャネルを有する第１ＭＯＳＦＥＴと、ＩＩＩ−Ｖ族半導体材料を含む第２チャネルを有する第２ＭＯＳＦＥＴとを含むハイブリッドＭＯＳＦＥＴデバイスを製造する方法に関する。
【０００２】
本明細書は、また、ここで記載された製造方法を用いて得られるハイブリッドＭＯＳＦＥＴデバイスに関する。
【背景技術】
【０００３】
高移動度デバイス（Ｇｅチャネル、ＩＩＩ−Ｖ化合物チャネル）は、１１ｎｍノードおよびそれを超える場合に考えられるデバイス小型化の選択肢の１つである。システムオンチップ（ＳｏＣ）の応用では、全ての異なる性能の要求（高性能コアＣＭＯＳ、周辺（アナログ、Ｉ／Ｏ）、高電圧デバイス、ＥＳＤ、ＲＦ）に同時に答えるために、シリコン基板上で、高移動度デバイスが標準Ｓｉ相補型金属酸化物半導体（ＣＭＯＳ）と集積化されるであろうことが信じられる。
【０００４】
ｐＭＯＳのための公知の解決は、シリコン上に直接ＳｉＧｅまたはＧｅの量子井戸を成長させることにより、量子井戸デバイスを形成することである。しかしながら、ｎＭＯＳのために最も高いポテンシャルを有するＩＩＩ−Ｖ化合物デバイスは、十分に高い移動度を与えるために、例えばＩｎＡｓやＩｎＧａＡｓのようなチャネル材料が必要である。それらの後者の材料は、シリコンに対して非常に大きな格子不整合を有し、それゆえにバッファまたは積層の上への成長を必要とする。
【０００５】
ＩＩＩ−ＶｎＭＯＳデバイスのフットプリント（foot-print）の損失を避けるために、バッファ層は十分に薄くて、約２５０ｎｍから３００ｎｍの、典型的なシャロウトレンチ分離（ＳＴＩ）のトレンチ深さ内にフィットできなければならない。また、全ての格子不整合欠陥が制限されて、臨界表面領域に伝わらないようにしなければならない。しかしながら、それらの２つの要求は、相反し、それらの困難を回避するために代わりの製造方法が要求される。
【発明の概要】
【０００６】
本発明の目的は、ハイブリッドＭＯＳＦＥＴデバイス中のバッファ層の存在が避けられる、ハイブリッドＭＯＳＦＥＴデバイスの代わりの製造方法を提供することである。
【０００７】
本発明の目的は、最初の独立請求項の工程を含む方法を用いて、この説明により達成される。
【０００８】
本発明の他の目的は、改良された特性を有するハイブリッドＭＯＳＦＥＴデバイスを提供することである。
【０００９】
この他の目的は、第２の独立請求項のハイブリッドＭＯＳＦＥＴデバイスを用いて、この説明により達成される。
【００１０】
この説明の最初の形態では、ハイブリッドＭＯＳＦＥＴの製造方法が記載され、ハイブリッドＭＯＳＦＥＴは、第１チャネル材料を有する第１ＭＯＳＦＥＴと、第２チャネル材料を有する第２ＭＯＳＦＥＴとを含み、この方法は以下の工程、即ち、
少なくとも第１領域に、第１チャネル材料として機能するのに適したＩＶ族半導体材料の半導体層を含む第１基板を提供する工程と、
露出した絶縁体層に覆われて、これと接続するＩＩＩ−Ｖ層を含む第２基板であって、ＩＩＩ−Ｖ層は、第２チャネル材料として機能するのに適したＩＩＩ−Ｖ化合物を含む第２基板を供給する工程と、
第１基板を第２基板にダイレクト基板ボンディングして、ＩＩＩ−Ｖオン絶縁体スタックを第１基板上に形成する工程であって、ＩＩＩ−Ｖオン絶縁体スタックは、第１領域と第２領域の上で第１基板を覆いこれと接続する絶縁体層と、第１領域と第２領域の上で絶縁体層を覆いこれと接続するＩＩＩ−Ｖ層とを含む工程と、
第１領域のＩＩＩ−Ｖ層と絶縁体層とを選択的に除去して、第１領域で半導体層を露出させる工程と、
第１領域で露出した半導体層の上に、第１ＭＯＳＦＥＴの第１ゲートスタックを形成する工程と、
第２領域で、ＩＩＩ−Ｖ層の上に第２ＭＯＳＦＥＴの第２ゲートスタックを形成する工程と、を含む。
【００１１】
この第１の形態では、ＩＩＩ−Ｖオン絶縁体スタックは、第１基板の上側に、後で接続される分離した基板の上側に形成される。この方法では、第１基板に存在するバッファ層や層のスタックの上に、ＩＩＩ−Ｖ化合物材料を成長する従来技術の工程が避けられる。結果として、第１基板中でのそのようなバッファや層のスタックの必要性が避けられる。結果のハイブリッドＭＯＳＦＥＴデバイスは、このように、そのようなバッファや層のスタックを含まなくとも良く、従来技術のデバイスに比較して膜厚を低減でき、そして格子不整合欠陥をより少なくできる。更に、それらの製造は、完全にＣＭＯＳと互換性を有し、バッファ層アプローチを用いる製造中に形成される応力を避けることができる。
【００１２】
第２の形態では、本説明は、またＣＭＯＳプロセス技術のためにハイブリッド集積スキームに関連し、これにより、ＩＩＩ−Ｖ化合物材料を含むチャネルを有するｎＭＯＳ高移動度デバイスが、ｐＭＯＳ高移動度デバイスおよび／またはＣＭＯＳ周辺デバイスと同時に、同じ基板上に形成される。ｎＭＯＳ高移動度デバイスは、埋め込み絶縁体（ＩＩＩ−Ｖオン絶縁体）を有する領域の上に形成され、これは第１の形態に関して記載された工程を用いて形成されても良く、一方、他のデバイス、即ちｐＭＯＳ高移動度デバイスおよび／またはＣＭＯＳ周辺デバイスはバルクＳｉ上に直接形成されても良い。
【００１３】
記載の具体例では、第１および第２のゲートスタック、特にｎＭＯＳ高移動度デバイスのゲートスタックおよびｐＭＯＳ高移動度デバイスのゲートスタックが、同時に形成されても良い。これは、ゲートスタックの形成に先立って、第１の形態に関して記載された工程が実質的にプレーナー構造になるという事実により可能になる。
【００１４】
明細の具体例では、工程、特に第１領域の露出した半導体層の上に第２のＩＶ族半導体材料を成長する工程で、第２のＩＶ族半導体材料は第１チャネル材料として機能するのに好ましい工程が、ゲートスタックの作製前に、構造を更に平坦化するために導入されても良い。
【００１５】
明細の具体例では、以下の工程：ＩＩＩ−Ｖオン絶縁体スタックを除去し、第２ＭＯＳＦＥＴのソース領域およびドレイン領域に対応する領域中の第１基板中にリセスを形成し、続いて第２ＭＯＳＦＥＴのソース領域およびドレイン領域のそれぞれにドープされたＩＶ族半導体材料を選択的に再成長させ、続いて第１および第２のＭＯＳＦＥＴのソース領域およびドレイン領域のそれぞれに、ソースコンタクトとドレインコンタクトを同時に形成する工程を、ゲートスタックの形成に続いて行っても良い。
【００１６】
この明細の具体例では、ハイブリッドＭＯＳＦＥＴデバイスは、更に、ＩＶ族半導体材料を含む第３チャネルを有する第３ＭＯＳＦＥＴを含んでも良い。第３ＭＯＳＦＥＴは、第１ＭＯＳＦＥＴと同じでも良く、第１ＭＯＳＦＥＴと同時に作製しても良い。
【図面の簡単な説明】
【００１７】
明細は、更に以下の記載と添付された図面の手段により明確にされる。
【００１８】
【図１Ａ】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図１Ｂ】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図１Ｃ】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図１Ｄ】本明細の第１の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図１Ｅ】本明細の第１の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図１Ｆ】本明細の第１の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図２Ａ】本明細の第２の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図２Ｂ】本明細の第２の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図２Ｃ】本明細の第２の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図２Ｄ】本明細の第２の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図２Ｅ】本明細の第２の具体例にかかるハイブリッドＭＯＳＦＥＴの製造方法を模式的に示す。
【図３Ａ】本明細の具体例にかかる第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴの上に同時にＳ／Ｄコンタクトを形成する方法を模式的に示す。
【図３Ｂ】本明細の具体例にかかる第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴの上に同時にＳ／Ｄコンタクトを形成する方法を模式的に示す。
【図３Ｃ】本明細の具体例にかかる第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴの上に同時にＳ／Ｄコンタクトを形成する方法を模式的に示す。
【図３Ｄ】本明細の具体例にかかる第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴの上に同時にＳ／Ｄコンタクトを形成する方法を模式的に示す。
【発明を実施するための形態】
【００１９】
本明細は、特定の具体例について、添付図面を参照しながら説明するが、本明細はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本明細の実施の実際の縮小には対応していない。
【００２０】
更に、明細や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、連続的、または時間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、明細の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００２１】
また、明細や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された明細は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００２２】
また、「好ましくは」として言及されるが、多くの具体例は、明細の範囲を限定するよりもむしろ、明細が実行できるような例示的な方法として解釈される。
【００２３】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素や方法に限定して解釈すべきでなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分の存在を明記したと解釈される必要があり、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではなく、むしろ本明細に関して、単に数えられたデバイスの成分がＡとＢであり、更に、請求項は、それらの成分の均等物を含むと解釈されるべきである。
【００２４】
以下の、この記載にかかる好適な具体例は、ＩＶ族半導体材料を含む第１チャネルを有する第１ＭＯＳＦＥＴと、ＩＩＩ−Ｖ化合物材料を含む第２チャネルを有する第２ＭＯＳＦＥＴとを含むハイブリッドＭＯＳＦＥＴデバイスの製造を表す。デバイスは、更に、ＩＶ族半導体材料を含む第３チャネルを有する第３ＭＯＳＦＥＴを含んでも良い。
【００２５】
好適な具体例は、ＣＭＯＳプロセス技術のハイブリッド集積スキームを提供し、これにより、ＩＩＩ−Ｖ化合物材料を含むチャネルを有するｎＭＯＳ高移動度デバイスが、ｐＭＯＳ高移動度デバイスおよび／またはＣＭＯＳ周辺デバイスと同じ基板上に、同時に形成される。ｎＭＯＳ高移動度デバイスは、埋め込み絶縁体を有する領域（ＩＩＩ−Ｖオン絶縁体）の上に形成され、ｐＭＯＳ高移動度デバイスおよび／またはＣＭＯＳ周辺デバイスのような他のデバイスはバルクＳｉ上に直接形成される。好適には、ｐＭＯＳ高移動度デバイスは、ゲルマニウム含有チャネルを有する。好適には、ＣＭＯＳ周辺デバイスは、シリコン含有チャネルを有する。
【００２６】
図１Ａ〜図１Ｆを参照して、以下の工程を含むハイブリッドＭＯＳＦＥＴの製造方法について説明する。
【００２７】
図１Ａは、従来技術において知られ、それゆえに更に説明する必要のない方法で、分離基板上にＩＩＩ−Ｖオン絶縁体スタック（Ｃ）が製造されることが示される。ここでは第２基板またはハンドルウエハと呼ばれるこの分離基板は、基板層のスタック（１００’）、段階的な（graded）バッファ層（１０２）、ＩＩＩ−Ｖ化合物活性層を形成するＩＩＩ−Ｖ化合物層（１０３）、および絶縁体層（１０４）を含む。基板層（１００’）はＳｉ基板（ウエハ）でも良く、その上にバッファ層（１０２）およびＩＩＩ−Ｖ化合物層（１０３）はエピタキシャル成長される。
【００２８】
更に、段階的なバッファ層（１０２）は、１またはそれ以上のサブレイヤを含み、それぞれのサブレイヤは、２元化合物または３元化合物を含んでも良い。好適な具体例では、段階的なバッファ層（１０２）のサブレイヤは、エッチストップとして機能し、即ち、基板層（１００’）と、基板（１００’）とエッチストッパ層との間の段階的なバッファ層の層とは異なる化学剤で除去できる。
【００２９】
更に、ＩＩＩ−Ｖ層（１０３）は１またはそれ以上のサブレイヤを含み、それぞれのサブレイヤは、２元化合物または３元化合物を含んでも良い。特定の例では、ＩＩＩ−Ｖ層（１０３）はＩｎＧａＡｓまたはＩｎＡｓを含む。
【００３０】
絶縁体層（１０４）は、好適には、誘電体ボンディング層として機能するのに適した酸化物である。特定の具体例では、絶縁体層（１０４）は、シリコン酸化物またはアルミニウム酸化物を含む。
【００３１】
図１Ｂは、好適にはバルク半導体基板（１００）である第１基板、即ちデバイスウエハが提供されることを示す。第１領域（Ｉ、Ｉ’）と第２領域（ＩＩ）は、半導体基板（１００）にシャロウトレンチ分離パターン（１０５、１０５’）を規定して形成される。特定の具体例では、ＩＶ族半導体材料（１０７、１０８）は、シリコンおよび／またはゲルマニウムを含む。更に特定の具体例では、ＩＶ族半導体材料（１０７、１０８）はゲルマニウムである。
【００３２】
図１Ｃは、第１基板（Ａ）と第２基板（Ｂ）とのダイレクト基板ボンディングであり、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）が第１基板（Ａ）上に形成され、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）は、第１領域（Ｉ、Ｉ’）と第２領域（ＩＩ）の上の第１基板（Ａ）の上でこれと接続する絶縁体層（１０４）と、第１領域（Ｉ、Ｉ’）と第２領域（ＩＩ）上の絶縁体層（１０４）の上でこれと接続するＩＩＩ−Ｖ層（１０３）とを含む。
【００３３】
図１Ｄは、好適にはエッチングによる、ダイレクト基板ボンディング後の、ＩＩＩ−Ｖ層を露出させるための半導体基板（１００’）および段階的なバッファ層（１０２）の除去を示す。
【００３４】
図１Ｅは、ＩＩＩ−Ｖ層（１０３）と絶縁体層（１０４）を、第１領域（Ｉ、Ｉ’）で選択的に除去する工程を示し、これにより、第１領域（Ｉ、Ｉ’）で半導体基板（１０７、１０８）を露出させる。
【００３５】
図１Ｆは、第１領域（Ｉ、Ｉ’）で露出した半導体材料の上に第１ＭＯＳＦＥＴおよび第３ＭＯＳＦＥＴの第１および第２ゲートスタック（１０９、１０９’）を形成する工程と、第２領域（ＩＩ）でＩＩＩ−Ｖ層の上に第２ＭＯＳＦＥＴの第２ゲートスタック（１０９”）を形成する工程とを示す。それらの工程は、好適には、しかし本質的には、同時に行われる。
【００３６】
図１Ａ〜図１Ｆのシーケンスでは、シャロウトレンチ分離パターン（１０５、１０５’）が、基板（１００）上にＩＩＩ−Ｖオン絶縁体スタック（Ｃ）の前に（を形成するのに先立って）、半導体基板（１００）に形成される。代わりに、図２Ａ〜図２Ｂに示すように、シャロウトレンチ分離パターン（２０５、２０５’）が、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ、２０３−２０４）が基板（２００）にボンディグされた後に、形成されても良い。
【００３７】
図１Ａ〜図１Ｆのシーケンスでは、第１および第３のゲートスタック（１０９、１０９’）が、第２領域（ＩＩ）において、ＩＩＩ−Ｖオン絶縁体スタックの除去により露出した基板（１００）の半導体材料の上に直接形成される。代わりに、図２Ｃ〜図２Ｅに示すように、第１領域（Ｉ、Ｉ’）において、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）を除去した後、第２のＩＶ族半導体材料（２０７、２０８）が、第１領域（Ｉ、Ｉ’）の半導体基板の上にその後に成長され、この第２のＩＶ族半導体材料は、第１チャネル材料として機能するのに適している。特定の具体例では、第２のＩＶ族半導体材料（２０７、２０８）は、シリコンおよび／またはゲルマニウムを含む。図２Ａ〜図２Ｅの具体例では、構造は、更にゲートスタック（２０９、２０９’、２０９”）の形成前に平坦化される。
【００３８】
この明細の多くの具体例では、第１ＭＯＳＦＥＴはｐ−ＭＯＳＦＥＴで、第２ＭＯＳＦＥＴはｎ−ＭＯＳＦＥＴである。
【００３９】
この明細の多くの具体例では、ハイブリッドＭＯＳＦＥＴデバイスは、第３領域（Ｉ’）の上の第３ＭＯＳＦＥＴを含みことができる。それらの具体例では、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴが上述のように第１領域（Ｉ）と第２領域（ＩＩ）の上にそれぞれ形成され、共に高性能ＣＭＯS（コア）デバイスを形成する。第３ＭＯＳＦＥＴ（例えばＣＭＯＳ周辺）は、Ｓｉバルク基板（１００、２００、３００）の上に直接形成される。ゲートパターニングと３つのＭＯＳＦＥＴを集積する更なるプロセスは同時に行われても良い。
【００４０】
追加の集積の挑戦は、ＮｉＳｉのようなシリサイドコンタクトスキームが一般に用いられるＳｉ系やＳｉＧｅ系のデバイスのような他のデバイスと好適には互換性のある集積スキームを用いた良好なコンタクト領域の形成である。
【００４１】
明細の方法は、以下の工程を有する図３Ａ〜図３Ｄのシーケンスにより、この挑戦に取り組む。図３Ｃは、第２ＭＯＳＦＥＴ（ＩＩ）のソース（Ｓ）およびドレイン（Ｄ）に対応する領域で、更にＩＩＩ-Ｖ絶縁体スタック（Ｃ）を除去し、半導体基板（３００）中にリセスを形成する。続いて、第２ＭＯＳＦＥＴのソース（３０１）およびドレイン（３０１’）のリセスのそれぞれでドープされたＩＶ族半導体材料の選択エピタキシャル再成長が行われ、その後に、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの上に同時にソースコンタクトとドレインコンタクトを形成する。
【００４２】
それらの追加のプロセス工程は、高移動度デバイスとＳｉＣＭＯＳ周辺デバイスの双方に対して、例えばＮｉシリサイドのような同一コンタクトスキームを用いることができる。Ｓ／Ｄ領域のエピタキシャル再成長のためのプロセス条件は、成長温度がＩＩＩ−Ｖチャネル材料と互換性があるように適用されても良い。
【００４３】
明細の異なる具体例では、ＩＩＩ−Ｖオン絶縁体スタック（Ｃ）は、１５ｎｍより薄い膜厚、好適には１０ｎｍより薄い膜厚を有しても良い。換言すれば、絶縁体層（１０４）とＩＩＩ−Ｖ層（１０３）との膜厚の合計は、１５ｎｍより薄く、好適には１０ｎｍより薄い。１５ｎｍより薄いＩＩＩ−Ｖオン絶縁体スタック（Ｃ）の全膜厚は、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートスタックのパターニングを同時に行い、集積スキームを十分に単純化することを可能にする。
【図１Ａ】
0006031253.tif 000002
【図１Ｂ】
0006031253.tif 000003
【図１Ｃ】
0006031253.tif 000004
【図１Ｄ】
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【図１Ｅ】
0006031253.tif 000006
【図１Ｆ】
0006031253.tif 000007
【図２Ａ】
0006031253.tif 000008
【図２Ｂ】
0006031253.tif 000009
【図２Ｃ】
0006031253.tif 000010
【図２Ｄ】
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【図２Ｅ】
0006031253.tif 000012
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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