(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に、素子分離領域によりフラッシュメモリセル領域を、また前記半導体基板の第２の領域に、前記素子分離領域によりロジック素子領域を画成する工程と、
前記第１および第２の領域上に、第１の膜を形成する工程と、
前記第１の膜を前記第１の領域において前記半導体基板の表面からエッチングにより除去し、前記第１の領域において前記半導体基板の表面を露出する工程と、
前記第１の領域および前記第２の領域にわたり、前記第１の領域においては前記半導体基板上に、また前記第２の領域においては前記第１の膜上に第２の膜を、形成する工程と、
前記第１の領域に、前記第２の膜を前記フラッシュメモリセル領域において覆い前記素子分離領域において露出する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクに前記第２の膜をパターニングし、前記第２の膜を前記第１の領域においては前記素子分離領域上から、また前記第２の領域においては前記第１の膜上から、エッチングにより除去する工程と、
前記第１のレジストパターンを除去した後、前記第１の領域を第２のレジストパターンにより覆い、前記第２のレジストパターンをマスクに前記第２の領域から、前記第１の膜をエッチングにより除去し、前記半導体基板の表面を露出する工程と、
前記第２のレジストパターンを除去する工程と、
前記第１の領域において前記第２の膜を電荷蓄積膜としてフラッシュメモリ素子を、また前記第２の領域において前記ロジック素子領域にロジック素子を形成する工程と、
を含むこと、を特徴とする半導体装置の製造方法。
【請求項２】
前記素子分離領域は絶縁膜を有し、
前記第２の膜をパターニングする工程は、前記第２の膜の下の前記絶縁膜の一部を除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離領域は絶縁膜を有し、
前記第１の膜は、前記絶縁膜よりエッチング速度が高いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の膜をパターニングする工程の後、
パターニングされた前記第２の膜の側壁を酸化する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２の膜をパターニングする工程におけるエッチングは、ＣＦ４，ＳＦ６，ＮＦ３のいずれかをエッチングガス種として使って実行されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第１の膜をパターニングする工程は、ＨＦをエッチャントとしたウェットエッチングにより実行されることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第１の膜を形成する工程において前記第１の膜は、前記第２の膜よりも厚く形成されることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜は高密度プラズマＣＶＤ法により形成されたシリコン酸化膜よりなり、前記第１の膜はプラズマＣＶＤ法により形成されたシリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜よりなることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項９】
前記第２の膜は、シリコン酸化膜とシリコン窒化膜と別の絶縁膜とを積層した構造を有し、前記別の絶縁膜はシリコン酸化膜あるいは高誘電体膜よりなることを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記シリコン窒化膜は、化学量論組成よりもＳｉリッチな膜であることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造に関する。
【背景技術】
【０００２】
フラッシュメモリはゲート電極直下の電荷蓄積膜に情報を電荷の形で蓄積する不揮発性記憶素子であるが、最近ではフラッシュメモリを、ロジック動作を行う高速半導体素子とともに同一の半導体基板上に集積した、いわゆるロジックフラッシュ混載素子の技術が要求されている。このようなロジックフラッシュ混載素子においても、ロジック動作の速度を向上させ、またフラッシュメモリのメモリ容量を拡張すべく、さらなる微細化が進んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６８３０６号公報
【特許文献２】特開平１１−３１２７９６公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような微細化されたフラッシュメモリでは、一のメモリセルの電荷蓄積膜が隣接したメモリセルの電荷蓄積膜に連続していた場合、前記一のメモリセルにおいて電荷蓄積膜に蓄積された電荷が、当該電荷蓄積膜を伝って隣接のメモリセルに移動する問題が生じることがある。このため微細化されたフラッシュメモリでは電荷蓄積膜を、それぞれのメモリセルに対応して分離させるのが好ましい。
【０００５】
ところが、フラッシュメモリを、高速ロジック動作を行う高速半導体素子とともに、同一の半導体基板上に集積化した半導体装置では、このような電荷蓄積膜を個々のメモリ素子に対応して分離させようとすると、分離に伴うエッチングが、フラッシュメモリのメモリセルや高速半導体素子に様々な悪影響を及ぼす恐れがある。
【課題を解決するための手段】
【０００６】
一の側面によれば半導体装置の製造方法は、半導体基板の第１の領域に、素子分離領域によりフラッシュメモリセル領域を、また前記半導体基板の第２の領域に、前記素子分離領域によりロジック素子領域を画成する工程と、前記第１および第２の領域上に、第１の膜を形成する工程と、前記第１の膜を前記第１の領域において前記半導体基板の表面からエッチングにより除去し、前記第１の領域において前記半導体基板の表面を露出する工程と、前記第１の領域および前記第２の領域にわたり、前記第１の領域においては前記半導体基板上に、また前記第２の領域においては前記第１の膜上に第２の膜を、形成する工程と、前記第１の領域に、前記第２の膜を前記フラッシュメモリセル領域において覆い前記素子分離領域において露出する第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクに前記第２の膜をパターニングし、前記第２の膜を前記第１の領域においては前記素子分離領域上から、また前記第２の領域においては前記第１の膜上から、エッチングにより除去する工程と、前記第１のレジストパターンを除去した後、前記第１の領域を第２のレジストパターンにより覆い、前記第２のレジストパターンをマスクに前記第２の素子領域から、前記第１の膜をエッチングにより除去し、前記半導体基板の表面を露出する工程と、前記第２のレジストパターンを除去する工程と、前記第１の領域において前記第２の膜を電荷蓄積膜としてフラッシュメモリ素子を、また前記第２の領域において前記ロジック素子領域にロジック素子を形成する工程と、を含む。
【発明の効果】
【０００７】
本発明によれば、前記第２の領域を、第１の膜により覆っておくことにより、前記第１の領域において電荷蓄積膜をパターニングする際のエッチングを、前記電荷蓄積膜の下の素子分離絶縁膜がエッチングされる条件で実行することにより、前記メモリセル領域上における前記第１のレジストパターンの消耗を抑制でき、エッチングに伴う前記メモリセル領域へのダメージを回避することが可能となる。また前記第２の領域において引き続き、前記素子分離領域よりもエッチング速度の大きい膜を除去することにより、ダメージの無い平坦な半導体基板表面を露出することが可能となり、前記第２の領域に形成される高速半導体素子において特性の変化が阻止される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態による半導体装置の製造工程を示す図（その１）である。
【図２】第１の実施形態による半導体装置の製造工程を示す図（その２）である。
【図３】第１の実施形態による半導体装置の製造工程を示す図（その３）である。
【図４】第１の実施形態による半導体装置の製造工程を示す図（その４）である。
【図５】第１の実施形態による半導体装置の製造工程を示す図（その５）である。
【図６】第１の実施形態による半導体装置の製造工程を示す図（その６）である。
【図７】第１の実施形態による半導体装置の製造工程を示す図（その７）である。
【図８】第１の実施形態による半導体装置の製造工程を示す図（その８）である。
【図９】第１の実施形態による半導体装置の製造工程を示す図（その９）である。
【図１０】第１の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図１１】第１の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図１２】第１の実施形態による半導体装置の製造工程を示す図（その１２）である。
【図１３】第１の実施形態による半導体装置の製造工程を示す図（その１３）である。
【図１４】第１の実施形態による半導体装置の製造工程を示す図（その１４）である。
【図１５】第１の実施形態による半導体装置の製造工程を示す図（その１５）である。
【図１６】第１の実施形態による半導体装置の製造工程を示す図（その１６）である。
【図１７】第１の実施形態による半導体装置の製造工程を示す図（その１７）である。
【図１８】第１の実施形態による半導体装置の製造工程を示す図（その１８）である。
【図１９】第１の実施形態による半導体装置の製造工程を示す図（その１９）である。
【図２０】第１の実施形態による半導体装置の製造工程を示す図（その２０）である。
【図２１】第１の実施形態による半導体装置の製造工程を示す図（その２１）である。
【図２２】第１の実施形態による半導体装置の製造工程を示す図（その２２）である。
【図２３】第１の実施形態による半導体装置の製造工程を示す図（その２３）である。
【図２４】第１の実施形態による半導体装置の製造工程を示す図（その２４）である。
【図２５】第１の実施形態による半導体装置の製造工程を示す図（その２５）である。
【図２６】第１の実施形態による半導体装置の製造工程を示す図（その２６）である。
【図２７】第１の実施形態による半導体装置の製造工程を示す図（その２７）である。
【図２８】第１の実施形態による半導体装置の製造工程を示す図（その２８）である。
【図２９】第１の実施形態による半導体装置の製造工程を示す図（その２９）である。
【図３０】第１の実施形態による半導体装置の製造工程を示す図（その３０）である。
【図３１】第１の実施形態による半導体装置の製造工程を示す図（その３１）である。
【図３２】第１の実施形態による半導体装置の製造工程を示す図（その３２）である。
【図３３】第１の実施形態による半導体装置の製造工程を示す図（その３３）である。
【図３４】第１の実施形態による半導体装置の製造工程を示す図（その３４）である。
【図３５】第１の実施形態による半導体装置の製造工程を示す図（その３５）である。
【図３６】第１の実施形態による半導体装置の製造工程を示す図（その３６）である。
【図３７】第１の比較対照例による半導体装置の製造工程を示す図（その１）である。
【図３８】第１の比較対照例による半導体装置の製造工程を示す図（その２）である。
【図３９】第１の比較対照例による半導体装置の製造工程を示す図（その３）である。
【図４０】第２の比較対照例による半導体装置の製造工程を示す図（その１）である。
【図４１】第２の比較対照例による半導体装置の製造工程を示す図（その２）である。
【図４２】一変形例による半導体装置の製造工程を示す図（その１）である。
【図４３】一変形例による半導体装置の製造工程を示す図（その２）である。
【図４４】第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図４５】第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図４６】第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図４７】第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図４８】第３の実施形態による半導体装置の製造工程を示す図（その１）である。
【図４９】第３の実施形態による半導体装置の製造工程を示す図（その２）である。
【図５０】第３の実施形態による半導体装置の製造工程を示す図（その３）である。
【図５１】第３の実施形態による半導体装置の製造工程を示す図（その４）である。
【発明を実施するための形態】
【０００９】
［第１の実施形態］
以下、第１の実施形態による半導体装置の製造方法を、図１〜図３６を参照しながら説明する。
【００１０】
図１は、フラッシュメモリのための第１の基板領域１１Ａを示すシリコン基板２１の断面図、図２はロジック素子のための第２の基板領域１１Ｂを示すやはり前記シリコン基板２１の断面図であり、図１中、左側はワード線に垂直方向の断面図、右側はワード線に平行な方向の断面図を示す。一方図２中、左側は電源電圧が１．２Ｖの低電圧素子のための基板領域１１Ｃを示しており、右側は電源電圧が３．３Ｖの高電圧素子のための基板領域１１Ｄを示している。図３〜図３６のうち、奇数番目の図面は図１と同様な断面を示しており、偶数番目の図面は図２と同様な断面を示している。
【００１１】
まず図１を参照するに、前記第１の基板領域１１Ａにおいては右側の断面図に示す紙面に垂直方向に互いに平行に延在するＳＴＩ型の素子分離領域２１Ｉにより、多数の素子領域２１Ａが紙面に垂直方向に、互いに平行に画成されている。また前記シリコン基板２１の表面にはウェット熱酸化により、犠牲酸化膜１１Ｅが、例えば１０ｎｍの膜厚に形成されている。前記ＳＴＩ型の素子分離領域２１Ｉは、前記シリコン基板２１中に形成された素子分離溝を、堆積とスパッタエッチングを競合させる高密度プラズマＣＶＤ法によりシリコン酸化膜を充填し、さらに余計なシリコン酸化膜を化学機械研磨（ＣＭＰ）法により除去することにより形成される。前記素子分離領域２１Ｉには、素子分離溝を形成する際にマスクとして使われたシリコン酸化膜とシリコン窒化膜に対応して、突出部が形成されている。
【００１２】
次に図２を参照するに、左側の低電圧素子のための領域１１Ｃは素子分離領域２１ＩによりｐチャネルＭＯＳトランジスタＰＭＯＳＬのための素子領域２１ＣとｎチャネルＭＯＳトランジスタＮＭＯＳＬのための素子領域２１Ｄとに分割されており、右側の高電圧素子のための領域１１Ｄは素子分離領域２１ＩによりｎチャネルＭＯＳトランジスタＮＭＯＳＨのための素子領域２１ＥとｐチャネルＭＯＳトランジスタＰＭＯＳＨのための素子領域２１Ｆとに分割されている。前記素子領域２１Ｃ〜２１Ｆの表面にも、前記犠牲酸化膜１１Ｅが熱酸化により形成されている。
【００１３】
次に図３の工程において前記シリコン基板２１中、前記領域１１Ａに例えばＡｓやＰなどｎ型の不純物元素を第１の大きな加速エネルギで、次いでより低い加速エネルギでイオン注入し、前記シリコン基板２１中、前記領域１１Ａにおいて深いｎ型ウェル２１ＤＮＷとより浅いｐ型ウェル２１ＦＰＷとを順次形成する。例えば前記深いｎ型ウェル２１ＤＮＷは１０００ｋｅＶ〜３０００ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量でＰのイオン注入を行うことにより、形成することができる。また前記より浅いｐ型ウェル２１ＦＰＷは３００ｋｅＶ〜５００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量でＢのイオン注入を行うことにより、形成することができる。
【００１４】
さらに図３の工程では、前記シリコン基板２１中、前記領域１１Ａ、従って素子領域２１Ａ，２１Ｂの表面部分に例えばＢなどｐ型の不純物元素を第３の小さな加速エネルギでイオン注入し、前記素子領域２１Ａ，２１Ｂに形成されるフラッシュメモリのためのチャネルドープを行う。なお図３の工程において深いｎ型ウェル２１ＤＮＷを形成するイオン注入処理とより浅いｐ型ウェル２１ＦＰＷを形成するイオン注入処理、さらにチャネルドープの順序は任意に変更してよい。
【００１５】
さらに図４の工程において前記基板領域１１Ｃのうち素子領域２１ＣにＢなどのｐ型不純物元素を導入することにより、ｎ型ウェル２１Ｃｐｗを形成する。例えば前記ｐ型ウェル２１Ｃｐｗは、１００ｋｅＶ〜２００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＢのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｃの表面部分にＰやＡｓなどのｎ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｃに形成される低電圧ｎチャネルＭＯＳトランジスタのチャネルドープを行う。
【００１６】
同様に図４の工程において前記基板領域１１Ｃのうち素子領域２１ＤにＰやＡｓなどのｎ型不純物元素を導入することにより、ｎ型ウェル２１Ｄｎｗを形成する。例えば前記ｎ型ウェル２１Ｄｎｗは、２００ｋｅＶ〜５００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＰのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｄの表面部分にＢなどのｐ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｄに形成される低電圧ｐチャネルＭＯＳトランジスタのチャネルドープを行う。
【００１７】
さらに図４の工程において前記基板領域１１Ｄのうち素子領域２１ＥにＢなどのｐ型不純物元素を導入することにより、ｐ型ウェル２１Ｅｐｗを形成する。例えば前記ｐ型ウェル２１Ｅｐｗは、１００ｋｅＶ〜２００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＢのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｅの表面部分にＰやＡｓなどのｎ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｅに形成される高電圧ｎチャネルＭＯＳトランジスタのチャネルドープを行う。
【００１８】
さらに図４の工程において前記基板領域１１Ｄのうち素子領域２１ＦにＰやＡｓなどのｎ型不純物元素を導入することにより、ｎ型ウェル２１Ｅｎｗを形成する。例えば前記ｎ型ウェル２１Ｆｎｗは、２００ｋｅＶ〜５００ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のドーズ量でＰのイオン注入を行うことにより、形成することができる。さらに図示は省略するが、図４の工程において前記素子領域２１Ｆの表面部分にＢなどのｐ型不純物元素を低い加速電圧でイオン注入し、前記素子領域２１Ｆに形成される高電圧ｐチャネルＭＯＳトランジスタのチャネルドープを行う。
【００１９】
次に本実施形態では図５および図６の工程において、前記シリコン基板２１上に例えばＴＥＯＳを原料としたＣＶＤ法により、保護膜２２を１０ｎｍ〜１００ｎｍ、例えば４５ｎｍの膜厚に形成する。前記保護膜２２は前記シリコン基板２１の全面にわたり、前記基板領域１１Ａ〜基板領域１１Ｄを覆って、下地の形状に沿って形成される。このようにして形成された保護膜２２はシリコン酸化膜よりなるが、例えばＨＦによるウェットエッチングを施された場合、高密度プラズマＣＶＤ法により形成されたＳＴＩ型の素子分離領域２１Ｉを構成するシリコン酸化膜よりも大きなエッチング速度を示す。
【００２０】
次に図７および図８の工程において前記基板領域１１Ｃおよび基板領域１１Ｄをレジストパターン２３で覆い、前記基板領域１１Ａにおいて前記保護膜２２を、その下の犠牲酸化膜ともども、例えばＨＦを使ったウェットエッチングにより除去する。その結果、前記基板領域１１Ａにおいては当初のシリコン基板１１の表面が露出される。本実施形態では、前記保護膜２２を、前記素子分離領域２１Ｉを構成する、高密度プラズマＣＶＤ法で形成されたシリコン酸化膜よりもエッチング速度の大きいシリコン酸化膜により形成しているため、このように図７の工程において前記保護膜２２をエッチングにより除去しても、素子分離領域２１Ｉのかかるエッチングによる沈み込み（図示せず）を最小限に止めることが可能である。
【００２１】
次に図９および図１０の工程において前記レジストパターン２３を除去し、前記基板領域１１Ａにおいては露出されたシリコン基板２１の表面に、また前記基板領域１１Ｃおよび基板領域１１Ｄにおいては前記保護膜２２上に、酸化膜２３ＡとＳｉＮ膜２３Ｂと酸化膜２３Ｃを積層したいわゆるＯＮＯ構造の絶縁膜２３ＯＮＯが、熱酸化処理またはプラズマ酸化処理、ＣＶＤ処理、熱酸化処理またはプラズマ酸化処理を順次実行することにより形成される。なおかかるＯＮＯ膜２３ＯＮＯを熱酸化膜よりなる素子分離領域２１Ｉ上に形成する場合には、下地膜が酸化膜であるため最下層の酸化膜２３Ａは形成されない。同様に前記基板領域１１Ｃ，１１Ｄにおいては前記保護膜２２上にＳｉＮ膜２３Ｂとこれを酸化して形成したシリコン酸化膜２３Ｃを積層したＯＮＯ膜２３ＯＮＯが形成される。本実施形態においては、前記ＯＮＯ膜２３ＯＮＯの膜厚を、前記保護膜２２の膜厚よりも実質的に小さく形成する。
【００２２】
次に図１１および図１２の工程において前記基板領域１１Ａおよび基板領域１１Ｃ，基板領域１１Ｄ上に、前記ＯＮＯ膜２３ＯＮＯを覆ってレジスト膜２４を形成し、これを前記基板領域１１Ｃおよび基板領域１１Ｄにおいて除去し、さらに前記基板領域１１Ａにおいてパターニングし、前記基板領域１１Ａにおいて前記ＯＮＯ膜２３ＯＮＯを露出するレジスト開口部２４Ａを前記素子分離領域２１Ｉに対応して形成する。
【００２３】
さらに図１３および図１４の工程において、前記レジスト膜２４を前記基板領域１１Ａに残したまま、露出されたＯＮＯ膜２３ＯＮＯを、ＣＦ４あるいはＳＦ６、あるいはＮＦ３などの酸素を含まず、従ってレジスト開口部２４Ａにおいてレジスト膜２４の顕著な後退を生じないエッチングガスを使ってドライエッチングし、前記ＯＮＯ膜２３ＯＮＯ中に、前記ＯＮＯ膜２３ＯＮＯを貫通しその下の素子分離領域２１Ｉに到達する凹部２１Ｖを形成する。このような凹部２１Ｖの形成により、前記ＯＮＯ膜２３ＯＮＯは、相互に分離した多数のＯＮＯパターン２３Ｐに分離される。なおこのようなＣＦ４あるいはＳＦ６、あるいはＮＦ３を使ったドライエッチングでは、シリコン酸化膜とシリコン窒化膜とでエッチング速度が同等になり、一方を他方のエッチングストッパとして選択的なエッチングを行うことは困難で、エッチングの結果前記凹部２１Ｖは、一回のドライエッチングで前記素子分離領域２１Ｉに進入するように形成される。このようなドライエッチングは、例えばＣＦ４ガスを使った場合、５．０Ｐａの圧力下、Ａｒガスの分圧を例えば４．０Ｐａ〜４．５Ｐａに設定し、前記ＣＦ４ガスの分圧を例えば１．０Ｐａ〜０．５Ｐａに設定することで実行することができ、例えば１００ｎｍ／分のエッチング速度を達成することができる。またＳＦ６ガスを使う場合、前記ドライエッチングは、１．０Ｐａの圧力下、Ａｒガスの分圧を例えば０．８Ｐａ〜０．９Ｐａに設定し、前記ＳＦ６ガスの分圧を例えば０．２Ｐａ〜０．１Ｐａに設定することで実行することができ、例えば１２０ｎｍ／分のエッチング速度を達成できる。またＮＦ３ガスを使う場合、前記ドライエッチングは、１．０Ｐａの圧力下、Ａｒガスの分圧を例えば０．９０Ｐａ〜０．９５Ｐａに設定し、前記ＮＦ３ガスの分圧を例えば０．１０Ｐａ〜０．０５Ｐａに設定することで実行することができ、例えば１５０ｎｍ／分のエッチング速度を達成できる。
【００２４】
先にも述べたように、図１３，図１４の工程においてレジスト膜２４の後退はエッチングガスが酸素を含まないためわずかであり、このため本実施形態では、後でフラッシュメモリの電荷蓄積膜となるＯＮＯパタ―ン２３Ｐへのプラズマダメージの導入を抑制することができる。またロジック素子が形成される基板領域１１Ｃおよび基板領域１１Ｄは、前記ドライエッチングの間、前記保護膜２２により保護されており、このためロジック素子のチャネル領域が形成されるシリコン基板２１に表面にイオンなどの荷電粒子が打ち込まれたり、あるいはシリコン基板２１の表面がエッチングされて不規則な表面が生成されたりする問題が生じることはない。さらに前記図１３および図１４の工程において前記保護膜２２は前記ＯＮＯ膜２３ＯＮＯの膜厚よりも実質的に厚く形成されているため、このようなドライエッチングを行っても前記保護膜２２が消失してシリコン基板２１の表面が露出することはない。
【００２５】
次に図１５および図１６の工程においてプラズマ酸化処理を行い、前記ＯＮＯパタ―ン２３Ｐのうち電荷蓄積層となるＳｉＮ膜２３Ｂに前記図１３および図１４の工程で生じた露出端面を、図１５中、○で囲んで示したように酸化し、前記露出端面を前記酸化膜２３Ｃに連続する酸化膜により覆う。このように前記露出端面を酸化膜により覆うことにより、前記ＳｉＮ膜２３Ｂと後で形成されるポリシリコン制御電極パタ―ンとの接触が防止され、前記ＳｉＮ膜２３Ｂの電荷保持特性が向上する。
【００２６】
さらに図１７および図１８の工程において前記基板領域１１Ａをレジスト膜２５で保護し、前記基板領域１１Ｃおよび１１Ｄから前記犠牲酸化膜１１Ｅを、例えばＨＦをエッチャントとしたウェットエッチングにより除去する。図１８の工程の結果、前記基板領域１１Ｃにおいては素子領域２１Ｃおよび２１Ｄに対応したシリコン基板２１の表面が、また前記基板領域１１Ｄにおいては素子領域２１Ｅおよび２１Ｆに対応したシリコン基板２１の表面が、露出される。図１７および図１８の工程においても、前記保護膜２２を、前記素子分離領域２１Ｉを構成する、高密度プラズマＣＶＤ法で形成されたシリコン酸化膜よりもエッチング速度の大きいシリコン酸化膜により形成しているため、前記保護膜２２をエッチングにより除去しても、素子分離領域２１Ｉのかかるエッチングによる沈み込み（図示せず）を最小限に止めることが可能である。
【００２７】
次に図１９および図２０の工程において前記レジスト膜２５が除去され、前記基板領域１１Ｄにおいて露出されたシリコン基板２１の表面に、例えば３．３Ｖの高電圧で動作するトランジスタのためのゲート絶縁膜２６を、熱酸化により４ｎｍ〜１０ｎｍ、例えば７ｎｍの膜厚に形成する。同じゲート絶縁膜２６は、同時に基板領域１１Ｃにおいても前記露出シリコン基板２１の表面に形成される。
【００２８】
次に図２１および図２２の工程において前記シリコン基板２１上に前記基板領域１１Ａおよび１１Ｃ〜１１Ｄにわたりレジスト膜２７を形成し、さらにこれをパターニングして、図２２の基板領域１１Ｃを露出させる。さらにこのようにしてパターニングされたレジスト膜２７をマスクに、前記基板領域１１Ｃから前記ゲート絶縁膜２６を除去し、再びシリコン基板２１の表面を露出させる。
【００２９】
さらに図２３および図２４の工程において前記レジスト膜２７を除去し、さらに熱酸化により前記基板領域１１Ｃにおいて前記シリコン基板２１の露出表面に、例えば１．２Ｖの低電圧で動作するトランジスタのためのゲート絶縁膜２８を熱酸化により、前記ゲート絶縁膜２６の膜厚よりも薄い１．４ｎｍ〜２ｎｍの膜厚に形成する。
【００３０】
次に図２５および図２６の工程において、前記シリコン基板２１上に前記素子領域１１Ａ、および前記素子領域１１Ｃおよび素子領域１１Ｄにわたり、ポリシリコン膜を堆積し、さらにこれをパターニングすることにより、前記基板領域１１Ａにおいてはポリシリコンゲート電極パターン２９Ａ，２９Ｂを、それぞれ素子領域２１Ａおよび２１Ｂに対応して形成する。図２５の断面図のうち右側の断面では、前記ゲート電極パターン２９Ａおよび２９Ｂは紙面に垂直な方向に、左側の断面図よりわかるように多数の素子領域２１Ａ，２１Ｂ・・・上を順次通過しながら延在している。
【００３１】
一方前記基板領域１１Ｃにおいては前記ポリシリコン膜のパターニングの結果、ポリシリコンゲート電極パターン２９Ｃおよび２９Ｄが、それぞれ先にｐ型ウェル２１Ｃｐｗおよびｎ型ウェル２１Ｄｎｗが形成された素子領域２１Ｃおよび２１Ｄ上に、紙面に垂直方向に延在するように形成されており、同様に基板領域１１Ｄにおいては前記ポリシリコン膜のパターニングの結果、ポリシリコンゲート電極パターン２９Ｅおよび２９Ｆが、それぞれ先にｐ型ウェル２１Ｅｐｗおよびｎ型ウェル２１Ｆｎｗが形成された素子領域２１Ｅおよび２１Ｆ上に、やはり紙面に垂直方向に延在するように形成されている。
【００３２】
さらに図２７および図２８の工程において、前記基板領域１１Ｃにおいて前記ポリシリコンゲート電極パターン２９Ｃおよび２９Ｄを覆うように、また前記基板領域１１Ｄにおいて前記ポリシリコンゲート電極パターン２９Ｅおよび２９Ｆを覆うようにレジスト膜３０が形成され、前記基板領域１１Ａにおいて前記ポリシリコンゲート電極パターン２９Ａ，２９Ｂをマスクにその下のＯＮＯパタ―ン２３Ｐをパターニングする。これにより電荷保持膜として機能するＯＮＯパタ―ン２３Ｐは、個々のゲート電極パタ―ン２９Ａあるいは２９Ｂの下においても相互に分離される。
【００３３】
次に図３１および図３２の工程において前記基板領域１１Ｃおよび１１Ｄをレジストパターン（図示せず）により覆い、前記基板領域１１Ａにおいて前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂをマスクに前記シリコン基板２１中にｎ型の不純物元素をイオン注入することにより、前記素子領域２１Ａ，２１Ｂ・・・中に前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂに隣接して、ｎ型拡散領域３０ａ〜３０ｄを、前記素子領域２１Ａ，２１Ｂに形成されるフラッシュメモリのソースエクステンション領域あるいはドレインエクステンション領域として形成する。前記ｎ型拡散領域３０ａ〜３０ｄは例えばＡｓをドーパントとして使う場合、イオン注入を１０ｋｅＶ〜４０ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。なお図示の例では拡散領域３０ｂと３０ｃとは実際には連続した単一の拡散領域を構成している。
【００３４】
さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｄをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｃをマスクにイオン注入することにより、前記素子領域２１Ｃ中、ゲート電極パタ―ン２９Ｃの両側に前記素子領域２１Ｃに形成され低電圧動作する高速ｎチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｎ拡散領域３１ａ，３１ｂがそれぞれ形成される。前記ｎ型拡散領域３１ａ，３１ｂは例えばＡｓをドーパントとして使う場合、イオン注入を１ｋｅＶ〜５ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。また前記ｎ型拡散領域３１ａ，３１ｂは、例えばＰをドーパントとして使う場合、イオン注入を１ｋｅＶ〜５ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。さらに前記基板領域１１Ｃにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｃをマスクにイオン注入することにより、ポケット注入（図示せず）が行われ、ショートチャネル効果の調整がなされる。前記ポケット注入は例えばＢをドーパントとして使う場合、イオン注入を１ｋｅＶ〜１０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量で行われる。
【００３５】
さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｃをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｄをマスクにイオン注入することにより、前記素子領域２１Ｄ中、ゲート電極パタ―ン２９Ｄの両側に前記素子領域２１Ｄに形成され低電圧動作する高速ｐチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｐ拡散領域３１ｃ，３１ｄがそれぞれ形成される。前記ｐ型拡散領域３１ｃ，３１ｄは例えばＢをドーパントとして使う場合、イオン注入を０．５ｋｅＶ〜１ｋｅＶの加速電圧下、１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２のドーズ量で行うことにより形成できる。さらに前記基板領域１１Ｃにおいてシリコン基板２１中にＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｄをマスクにイオン注入することにより、ポケット注入（図示せず）が行われ、ショートチャネル効果の調整がなされる。前記ポケット注入は例えばＰをドーパントとして使う場合、イオン注入を１５ｋｅＶ〜３０ｋｅＶの加速電圧下、５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２のドーズ量で行われる。
【００３６】
さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｆをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｅをマスクにイオン注入することにより、前記素子領域２１Ｅ中、ゲート電極パタ―ン２９Ｅの両側に、前記素子領域２１Ｅに形成され高電圧動作する高速ｎチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｎ拡散領域３２ａ，３２ｂがそれぞれ形成される。前記ｎ型拡散領域３２ａ，３２ｂは例えばＰをドーパントとして使う場合、イオン注入を３０ｋｅＶ〜４０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で行うことにより形成できる。
【００３７】
さらに図３１および図３２の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｅをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｆをマスクにイオン注入することにより、前記素子領域２１Ｆ中、ゲート電極パタ―ン２９Ｆの両側に前記素子領域２１Ｆに形成され高電圧動作する高速ｐチャネルＭＯＳトランジスタのソースエクステンション領域あるいはドレインエクステンション領域となるｐ拡散領域３２ｃ，３２ｄがそれぞれ形成される。前記ｐ型拡散領域３２ｃ，３２ｄは例えばＢＦをドーパントとして使う場合、イオン注入を５ｋｅＶ〜２０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量で行うことにより形成できる。
【００３８】
次に図３３および３４の工程において、前記ポリシリコンゲート電極２９Ａ〜２９Ｆの相対向する側壁面上に側壁絶縁膜を形成する。さらに図３３および図３４の工程においては前記基板領域１１Ｃおよび１１Ｄをレジストパターン（図示せず）により覆い、前記基板領域１１Ａにおいて前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂおよびその側壁絶縁膜をマスクに前記シリコン基板２１中にｎ型の不純物元素をイオン注入することにより、前記素子領域２１Ａ，２１Ｂ・・・中に前記ポリシリコンゲート電極パタ―ン２９Ａおよび２９Ｂの側壁絶縁膜のそれぞれ外側にｎ＋型拡散領域３０ｅおよび３０ｆあるいは３０ｇ，３０ｈを、前記素子領域２１Ａ，２１Ｂに形成されるフラッシュメモリのソース領域あるいはドレイン領域として形成する。前記ｎ＋型拡散領域３０ｅ〜３０ｈは例えばＰをドーパントとして使う場合、イオン注入を５ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。ここで前記拡散領域３０ｆおよび３０ｇは連続して、単一のｎ＋型拡散領域を形成する。
【００３９】
さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｄをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｃおよびその側壁絶縁膜をマスクにイオン注入することにより、前記素子領域２１Ｃ中、ゲート電極パタ―ン２９Ｃの側壁絶縁膜の外側に、前記素子領域２１Ｃに形成され低電圧動作する高速ｎチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｎ＋拡散領域３１ｅおよび３１ｆがそれぞれ形成される。前記ｎ＋型拡散領域３１ｅおよび３１ｆは例えばＰをドーパントとして使う場合、イオン注入を５ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。
【００４０】
さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｄ、さらに前記基板領域１１Ｃのうち素子領域２１Ｃをレジストパターン（図示せず）で覆い、前記基板領域１１Ｃにおいてシリコン基板２１中にＢなどｐ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｄおよびその側壁絶縁膜をマスクにイオン注入することにより、前記素子領域２１Ｄ中、ゲート電極パタ―ン２９Ｄの側壁絶縁膜の外側に前記素子領域２１Ｄに形成され低電圧動作する高速ｐチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｐ＋拡散領域３１ｇおよび３１ｈがそれぞれ形成される。前記ｐ＋型拡散領域３１ｇおよび３１ｈは例えばＢをドーパントとして使う場合、イオン注入を１ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。
【００４１】
さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｆをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＡｓあるいはＰなどｎ型の不純物元素を前記ポリシリコンゲート電極パタ―ン２９Ｅをマスクにイオン注入することにより、前記素子領域２１Ｅ中、ゲート電極パタ―ン２９Ｅの両側でその側壁絶縁膜の外側に、前記素子領域２１Ｅに形成され高電圧動作する高速ｎチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｎ＋拡散領域３２ｅ，３２ｆがそれぞれ形成される。前記ｎ＋型拡散領域３２ｅ，３２ｆは例えばＰをドーパントとして使う場合、イオン注入を５ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。
【００４２】
さらに図３３および図３４の工程では前記基板領域１１Ａおよび基板領域１１Ｃ、さらに前記基板領域１１Ｄのうち素子領域２１Ｅをレジストパターン（図示せず）で覆い、前記基板領域１１Ｄにおいてシリコン基板２１中にＢなどｐ型の不純物元素を、前記ポリシリコンゲート電極パタ―ン２９Ｆおよびその側壁絶縁膜をマスクにイオン注入することにより、前記素子領域２１Ｆ中、ゲート電極パタ―ン２９Ｆの側壁絶縁膜の外側に前記素子領域２１Ｆに形成され高電圧動作する高速ｐチャネルＭＯＳトランジスタのソース領域あるいはドレイン領域となるｐ＋拡散領域３２ｇ，３２ｈがそれぞれ形成される。前記ｐ＋型拡散領域３２ｇ，３２ｈは例えばＢをドーパントとして使う場合、イオン注入を１ｋｅＶ〜１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量で行うことにより形成できる。
【００４３】
さらに図３５および図３６の工程で前記ポリシリコンゲート電極パタ―ン２９Ａ，２９Ｂ，２９Ｃ，２９Ｄ，２９Ｅおよび２９Ｆ上にシリサイド層３１が形成され、同時にシリサイド層３２が前記ｎ＋型拡散領域３０ｅ，３０ｆ，ｐ＋型拡散領域３０ｇ，３０ｈ、ｎ＋型拡散領域３１ｅ，３１ｆ，ｐ＋型拡散領域３１ｇ，３１ｈ、さらにｎ＋型拡散領域３２ｅ，３２ｆ，ｐ＋型拡散領域３２ｇ，３２ｈ上に形成され、半導体装置の製造が終了する。
【００４４】
［比較対照例１］
図３７〜図３９は、第１の比較対照例による半導体装置の製造方法の一部を示す工程断面図である。ただし図３７〜図３９中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００４５】
本比較対照例では、前記図１３および図１４におけるＯＮＯ膜２３ＯＮＯのパターニングの際に、シリコン酸化膜に作用する選択エッチングとシリコン窒化膜に作用する選択エッチングを組みあわせている。ただし図３７〜図３９は前記シリコン基板２１のうち、基板領域１１Ａおよび１１Ｃのみを示しており、また基板領域１１Ａでは例えば先の図１３の左側の断面図のみを示している。
【００４６】
図１１および図１２に対応する図３７を参照するに、本実施形態では前記レジスト膜２４中に前記ＯＮＯ膜２３ＯＮＯを露出するレジスト開口部２４Ａが形成され、図１３および図１４に対応する図３８の工程において、例えばフルオロカーボン（ＣｘＦｙ）とＡｒと酸素の混合ガスを使ったドライエッチングにより、前記ＯＮＯ膜２３ＯＮＯの最上部のシリコン酸化膜２３Ｃが、その下のＳｉＮ膜２３Ｎに対して選択的に除去される。
【００４７】
さらに図３９の工程において、前記図３８の工程の結果露出されたＳｉＮ膜２３Ｂが、フッ化炭化水素（ＣＨｘＦｙ）とＡｒと酸素の混合ガスを使ったドライエッチングにより、その下のＳＴＩ構造の素子分離領域２１Ｉに対して選択的に除去され、電荷蓄積膜として機能するＳｉＮ膜２３Ｂが個々のパタ―ン２３Ｐへとパターニングされる。
【００４８】
しかしこのような比較対照例１による工程では、特に図３９のドライエッチングの際に、エッチングガス中に含まれる酸素により、前記レジスト膜２４がレジスト開口部２４Ａにおいて著しく後退してしまう。このようにレジスト膜２４が後退してしまうと、図３９よりわかるように電荷蓄積膜となるＯＮＯパタ―ン２３Ｐの実質的な部分が露出してしまい、ドライエッチングの際に生じるイオンやその他の電荷により損傷を受けてしまう。すなわちこのような膜では、電荷を安定して長時間保持することが魂胆となる問題が生じる。
【００４９】
また図３９の工程ではロジック素子のための基板領域１１Ｃにおいても、シリコン基板２１の表面が非常に薄いシリコン酸化膜２３Ａで覆われているだけなので、同様にエッチングによる損傷を受けてしまう。さらに図３９よりわかるように基板に垂直な方向に作用するドライエッチングでは、素子分離領域２１Ｉの一部、特に段差部に当初のＯＮＯ膜２３ＯＮＯの一部が残渣として残留しやすいが、このようなＯＮＯ構造の膜が素子分離構造２１Ｉに接して残留してしまうと、蓄積された電荷によりロジック領域１１Ｃにおいて半導体装置の動作が不安定になってしまう問題が生じる。
【００５０】
［比較対照例２］
図４０〜図４１は、第２の比較対照例による半導体装置の製造方法の一部を示す工程断面図である。ただし図４０〜図４１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５１】
本比較対照例では、前記図１３および図１４におけるＯＮＯ膜２３ＯＮＯのパターニングの際に、ＣＦ４をエッチングガスに使ってシリコン酸化膜とシリコン窒化膜を同時にエッチングしている。図４０および図４１においても、前記シリコン基板２１のうち基板領域１１Ａおよび１１Ｃのみが示されており、また基板領域１１Ａでは例えば先の図１３の左側の断面図のみが示されている。
【００５２】
図４０〜図４１の比較対照例では、基板領域１１Ｃにおいて前記ＯＮＯ膜２３ＯＮＯがシリコン基板２１上に直接に形成されている。
【００５３】
このため、図４０のレジスト膜２４のパターニング工程の後、前記ＯＮＯ膜２３ＯＮＯをドライエッチングするとエッチングはＳＴＩ型の素子分離領域２１Ｉにまで進行し、一度のエッチングで前記ＯＮＯ膜２３ＯＮＯが個々のＯＮＯパタ―ン２３Ｐへと分離する。
【００５４】
比較対照例２では、エッチングの際に酸素を含まないエッチングガスを使っており、このためレジスト膜２４がレジスト開口部２４Ａにおいて後退する問題は回避できるが、このような構成では、エッチングの結果、前記基板領域１１Ｃにおいてシリコン基板２１が露出してしまい、基板表面に符号２１Ｘで概略的に示すように電荷やその他の欠陥が打ち込まれたりスパッタにより不規則にエッチングされたりするなどの欠陥が発生する問題が生じ、かかる基板領域１１Ｃに形成される高速ロジック素子の特性が劣化してしまう。
【００５５】
このような比較対照例１および比較対照例２に対し、本実施形態の方法により製造された半導体装置では、先に図１３および図１４の工程で説明したようにＯＮＯ膜２３ＯＮＯを個々のＯＮＯパタ―ン２３Ｐへとパターニングするドライエッチングプロセスにおいてエッチングガスとして酸素を含まないガスを使っているためレジスト開口部２４Ａにおけるレジスト膜２４の後退が抑制される、パターニングにより形成されるＯＮＯ膜パタ―ン２３Ｐはドライエッチングプロセスの間、前記レジスト膜２４により保護される。このため電荷蓄積膜として使われるＯＮＯパタ―ン２３Ｐのプラズマダメージが回避され、得られるフラッシュメモリは優れた電荷保持特性を示す。またこのようなドライエッチングによるＯＮＯ膜パタ―ン２３Ｐのパターニングの際、ロジック素子が形成される基板領域１１Ｃ，１１Ｄでは素子領域２１Ｃ〜２１Ｆの表面が前記保護膜２２で覆われており、ロジック素子のチャネル領域が形成される素子領域２１〜２１Ｆの表面に荷電粒子が打ち込まれたりスパッタにより不規則な形状にエッチングされたりする問題を回避することができる。なお図１３の工程では前記ＯＮＯ膜２３ＯＮＯのパターニングのためのドライエッチングの際、前記保護膜２２を、ＴＥＯＳを原料としたシリコン酸化膜で形成している場合には保護膜２２もエッチングを受ける。しかし前記保護膜２２の膜厚は前記ＯＮＯ膜２３ＯＮＯの膜厚よりも厚く、このため膜厚の減少は生じても保護膜２２が前記基板領域１１Ｃあるいは１１Ｄから除去されたりシリコン基板の表面が露出したりすることはない。
【００５６】
また本実施形態では図１３および図１４の工程において前記基板領域１１Ｃ，１１ＤのＯＮＯ膜２３ＯＮＯを除去する場合、仮にＳｉＮ膜２３Ｂの一部が残ったとしても、前記保護膜２２は図１７および図１８の工程で除去されるため、プロセスに不具合が生じることはない。
【００５７】
なお本実施形態において保護膜２２はＴＥＯＳを原料としたプラズマＣＶＤ法により形成されたシリコン酸化膜に限定されるものではなく、基板２１を構成するシリコンに対して選択的にエッチングされ前記素子分離領域２１Ｉを構成するシリコン酸化膜よりも大きなエッチング速度を示す膜であれば、他の膜、例えばＰＳＧ膜やＢＰＳＧ膜などを使うことも可能である。このようなＰＳＧ膜、ＢＰＳＧ膜は、例えばプラズマＣＶＤ法により形成することができる。また前記保護膜２２は後で除去されるものであるため、絶縁膜に限定されるものではなく、他の半導体膜や金属膜でも、シリコンに対して選択的にエッチングされ、かつ素子分離領域２１Ｉを構成するシリコン酸化膜よりも大きなエッチング速度を示す膜であれば、使うことが可能である。
【００５８】
また本実施形態において、フラッシュメモリの電荷蓄積膜として、前記ＯＮＯ膜２３ＯＮＯを構成する最上部酸化膜２３Ｃの代わりにＡｌ２Ｏ３膜やＨｆＯ２膜などの高誘電体膜を使っても、同様な効果を得ることができる。Ａｌ２Ｏ３膜やＨｆＯ２膜は、ＭＯＣＶＤ法あるいはＡＬＤ法により形成することができる。なおこのような高誘電体膜は、一般に完全なエッチングのためにはオーバーエッチングが必要になる、いわゆる難エッチング性の材料であり、前記ＯＮＯ膜２３ＯＮＯの最上部酸化膜２３Ｃに使った場合、その下のＳｉＮ膜２３Ｂに対して選択性が得られるような条件ではドライエッチングは困難である。これに対し本実施形態では、前記図１３および図１４の工程において、エッチングを膜２３Ａ〜２３Ｃで選択性が実質的に生じないような条件で行っており、同時に基板領域１１Ｃ，１１Ｄにおいて保護膜２２にもエッチングは生じるが、前記保護膜２２は大きな膜厚で形成されているため、消失することはない。
【００５９】
さらに本実施形態において、前記ＯＮＯ膜２３ＯＮＯにおいてＳｉＮ膜の代わりにシリコン酸化膜注にシリコンナノクリスタルを包含した絶縁膜を使っても、同様な効果を得ることができる。すなわち本実施形態においてフラッシュメモリの電荷蓄積膜は、ＯＮＯ膜に限定されるものではない。さらに前記ＯＮＯ膜２３ＯＮＯを構成するＳｉＮ膜は、組成がＳｉｘＮ４：ｘ＞３で表される化学量論組成Ｓｉ３Ｎ４のものに限定されるものではなく、よりＳｉリッチなＳｉＮ膜を使うことも可能である。
【００６０】
なお本実施形態ではフラッシュメモリ素子のチャネルドープは前記図３の工程において行っているが、これを前記図５および図６の工程の後、かつ前記図７および図８の工程の前に、図４２および図４３の変形例において示すように前記基板領域１１Ｃおよび１１Ｄをレジストパターン３３により覆い、ｐ型不純物元素のイオン注入を前記素子領域２１Ａ，２１Ｂの表面部分に対して実行することで行うことも可能である。
【００６１】
本変形例の場合、チャネルドープ工程の後、前記レジストパターン３３を使って前記基板領域１１Ａから前記保護膜２２を除去することにより、レジストプロセスを増やすことなく、そのまま次の図７および図８の工程に進むことが可能となる。この場合、レジストパターン３３が図７および図８のレジストパターン２３に対応する。
［第２の実施形態］
図４４〜図４７は、第２の実施形態による半導体装置の製造方法を示す工程断面図である。第２の実施形態は前記第１の実施形態の一変形例であり、前記図１３および図１４の工程に引き続き実行される。先の実施形態と同様、図４４は、フラッシュメモリのための第１の基板領域１１Ａを示すシリコン基板２１の断面図、図４５はロジック素子のための第２の基板領域１１Ｂを示すやはり前記シリコン基板２１の断面図であり、図４４中、左側はワード線に垂直方向の断面図、右側はワード線に平行な方向の断面図を示す。一方図４５中、左側は電源電圧が１．２Ｖの低電圧素子のための基板領域１１Ｃを示しており、右側は電源電圧が３．３Ｖの高電圧素子のための基板領域１１Ｄを示している。図４６および図４７も同様である。
【００６２】
図４４および図４５を参照するに、本実施形態では先の図１３および図１４の工程の後、前記レジストパターン２４を除去し、新たにレジストパターン３４により基板領域１１Ａおよび基板領域１１Ｃを覆う。
【００６３】
さらに本実施形態では前記レジストパターン３４をマスクに前記基板領域１１Ｄにおいて前記保護膜２２をウェットエッチングにより先の実施形態と同様にして除去し、前記レジストパターン３４を除去した後、図４６および図４７の工程において熱酸化により前記基板領域１１Ｄにおいて素子領域２１Ｅ，２１Ｆを構成するシリコン基板２１の表面に、高電圧ｎチャネルＭＯＳトランジスタおよび高電圧ｐチャネルＭＯＳトランジスタのゲート絶縁膜となる厚い熱酸化膜２６を形成する。
【００６４】
さらに図示は省略するが、前記基板領域１１Ａおよび１１Ｄをレジスト膜で保護し、前記基板領域１１Ｃにおいて前記保護膜２２を除去して素子領域２１Ｃ，２１Ｄにおいて前記シリコン基板２１の表面を露出し、さらに露出表面を熱酸化することにより、前記素子領域２１Ｃ，２１Ｄに、前記低電圧ｎチャネルＭＯＳトランジスタおよび低電圧ｐチャネルＭＯＳトランジスタのゲート絶縁膜となる薄い熱酸化膜２８を形成することができる。
【００６５】
また本実施形態では、このようなプロセスを繰り返すことにより、前記シリコン基板２１上に、必要に応じて他の電源電圧、例えば５．５Ｖの電源電圧で動作するＭＯＳトランジスタの更に厚いゲート絶縁膜を、同様にして形成することが可能となる。
【００６６】
以後は、図２５〜図３６の工程を実行することにより、所望の半導体装置が製造される。
【００６７】
かかる構成によれば、前記図４４および図４５の工程において基板領域１１Ｄから前記保護膜２２およびその下の犠牲酸化膜１１Ｅをエッチングで除去する際、他の基板領域１１Ａや１１Ｃはエッチングの影響を受けることがなく、これらの基板領域に形成される半導体装置にエッチングの影響が及ぶことはない。
【００６８】
なお本実施形態において前記図４６および図４７の工程において酸化膜２６を形成する際に、熱酸化処理の代わりに酸化力の強いプラズマ酸化処理を行うことにより、前記酸化膜２６の形成と同時に、先の図１５の工程で説明した、前記凹部２１Ｖに露出する前記ＳｉＮ膜２６Ｂの端面を前記図１５の工程と同様にして酸化することができ、電荷蓄積膜となるＳｉＮ膜２３Ｂに蓄積された電荷のリークを低減することが可能となる。このようなプラズマ酸化処理としては、前記ＯＮＯパタ―ン２３Ｐに対するダメージを低減できるリモートプラズマ酸化処理を行うことが可能である。
［第３の実施形態］
図４８〜図５１は、第３の実施形態による半導体装置の製造方法を示す工程断面図である。前記第３の実施形態も前記第１の実施形態の一変形例であり、図２３および図２４の工程の後、図２５および図２６の工程の代わりに実行される。先の実施形態と同様、図４８は、フラッシュメモリのための第１の基板領域１１Ａを示すシリコン基板２１の断面図、図４９はロジック素子のための第２の基板領域１１Ｂを示すやはり前記シリコン基板２１の断面図であり、図４８中、左側はワード線に垂直方向の断面図、右側はワード線に平行な方向の断面図を示す。一方図４９中、左側は電源電圧が１．２Ｖの低電圧素子のための基板領域１１Ｃを示しており、右側は電源電圧が３．３Ｖの高電圧素子のための基板領域１１Ｄを示している。図４５０および図５１も同様である。
【００６９】
図４８および図４９を参照するに、本実施形態では前記基板領域１１Ａを露出し基板領域１１Ｃ，１１Ｄを覆うレジスト膜３５が前記シリコン基板２１上に形成され、前記レジスト膜３５をマスクに前記基板領域１１Ａにおいてシリコン基板２１中にｎ型の不純物元素を、前記ＯＮＯ膜２３ＯＮＯを介してイオン注入することにより、前記基板領域１１Ａに前記図３１と同様なｎ型拡散領域３０ａ〜３０ｄが、前記ゲート電極２９Ａ，２９Ｂをマスクに形成される。
【００７０】
次に本実施形態では同じレジスト膜３５およびポリシリコンゲート電極パタ―ン２９Ａ，２９Ｂをマスクに、前記基板領域１１Ａにおいて前記ＯＮＯ膜２３ＯＮＯをＯＮＯパターニング２３Ｐにパターニングする。その際、本実施形態では先の図４８および図４９のイオン注入工程と図５０および５１のエッチング工程で、同一のレジストパターンをマスクとして使うことが可能で、工程数が増加することがない。
【００７１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【００７２】
１１Ａ〜１１Ｄ  基板領域
１１Ｅ  犠牲酸化膜
２１  シリコン基板
２１Ａ〜２１Ｆ  素子領域
２１ＤＮＷ  深いｎ型ウェル
２１ＦＰＷ  ｐ型ウェル
２１Ｃｐｗ，２１Ｅｐｗ  ｐ型ウェル
２１Ｄｎｗ，２１Ｆｎｗ  ｎ型ウェル
２１Ｉ  素子分離領域
２１Ｖ  凹部
２１Ｘ  
２２  保護膜
２３，２４，２５，２７  レジスト膜
２３ＯＮＯ  電荷蓄積膜
２３Ａ  熱酸化膜
２３Ｂ  ＳｉＮ膜
２３Ｃ  熱酸化膜またはhigh-K誘電体膜
２３Ｐ  電荷蓄積膜パタ―ン
２４Ａ  レジスト開口部
２６，２８  ゲート絶縁膜
２９Ａ〜２９Ｆ  ポリシリコン電極パタ―ン
３０ａ〜３１ｈ，３１ａ〜３１ｈ，３２ａ〜３２ｈ  拡散領域
３１０，３２０  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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