(57)【特許請求の範囲】
【請求項１】
装置であって、
アナログ入力信号を受け取る第１の連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）と、
前記第１のＣＴ ＳＤＭに結合される第１のデジタルアナログコンバータ（ＤＡＣ）と、
前記アナログ入力信号を受け取り、前記第１のＤＡＣに結合される第１の加算回路であって、前記アナログ入力信号と前記第１のＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ ＳＤＭであって、
前記増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合されるＳＤＭフィルタと、
前記ＳＤＭフィルタに結合される量子化器と、
前記量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を含み、前記第３の加算回路が前記増幅器の出力と前記第２のＤＡＣの出力との間の差異を判定する、前記第２のＣＴ  ＳＤＭと、
前記第２のＣＴ ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記第１のＤＡＣが第３の利得を有し、前記デジタルフィルタが第４の利得を有し、前記第２のＤＡＣが第５の利得を有し、前記第３の利得と前記第５の利得との比がおおよそ前記第４の利得に等しく、
前記増幅器と前記第２のＣＴ ＳＤＭと前記第１のＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が前記第１の伝達関数に実質的にマッチする、装置。
【請求項２】
請求項１に記載の装置であって、
前記ＳＤＭフィルタと前記量子化器とが、第１のＳＤＭフィルタと第１の量子化器とを含み、
前記第１のＣＴ ＳＤＭが、
前記アナログ入力信号を受け取る第４の加算回路と、
前記第４の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第４の加算回路とに結合される第３のＤＡＣと、
を更に含み、
前記第４の加算回路が前記アナログ入力信号と前記第３のＤＡＣの出力との間の差を判定する、装置。
【請求項３】
アナログ入力信号を受け取るアナログ遅延ラインと、
前記アナログ入力信号を受け取る第１のＣＴ  ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取り、前記ＤＡＣと前記アナログ遅延ラインとに結合される第１の加算回路であって、前記アナログ入力信号と前記ＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ  ＳＤＭと、
前記第２のＣＴ  ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ  ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
前記第１のＣＴ ＳＤＭと前記第１のＤＡＣとの間に結合されるデジタル予測器と、
を含み、
前記増幅器と前記第２のＣＴ  ＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数とマッチする、装置。
【請求項４】
アナログ入力信号を受け取るアナログ予測器と、
前記アナログ予測器に結合される第１のＣＴ  ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取り、前記ＤＡＣに結合される第１の加算回路であって、前記アナログ入力信号と前記ＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ  ＳＤＭと、
前記第２のＣＴ  ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ  ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記増幅器と前記第２のＣＴ  ＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数にマッチする、装置。
【請求項５】
アナログ入力信号を受け取る第１のＣＴ  ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取る第１の増幅器と、
前記ＤＡＣと前記第１の増幅器とに結合される第１の加算回路と、
前記第１の加算回路に結合される第２の増幅器であって、第１の利得を有し、フィルタを含む、前記第２の増幅器と、
前記第２の増幅器に結合される第２のＣＴ ＳＤＭと、
前記第２のＣＴ  ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ  ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記第２の増幅器と前記第２のＣＴ  ＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有する、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数にマッチする、装置。
【請求項６】
請求項５に記載の装置であって、
前記第１の増幅器が第３の利得を有し、前記第３の利得が前記第２のＣＴ ＳＤＭの出力の自己相関を最小化するような大きさとされる、装置。
【請求項７】
請求項６に記載の装置であって、
前記第２の加算回路に結合され、デジタル出力信号を提供する、出力回路を更に含む、装置。
【請求項８】
入力端子と、
パイプラインの第１のステージであって、
前記入力端子に結合される第１のＣＴ ＳＤＭと、
前記第１のＣＴ ＳＤＭに結合され、第１の伝達関数を有する、デジタルフィルタと、
を含む、前記パイプラインの第１のステージと、
パイプラインの第２のステージであって、
前記入力端子に結合され、差を判定するように適合される第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ ＳＤＭと、
前記第２のＣＴ ＳＤＭに結合され、前記第１の利得の逆数である第２の利得を有する、デジタル利得回路と
を含む、前記パイプラインの第２のステージと、
前記第１のＣＴ ＳＤＭと前記第１の加算回路との間に結合されるＤＡＣと、
前記デジタルフィルタの出力と前記デジタル利得回路の出力とを受け取るように前記パイプラインの各ステージに結合される第２の加算回路と、
を含み、
前記増幅器と前記ＤＡＣと前記第２のＣＴ ＳＤＭとが集合的に第２の伝達関数を有し、前記第１の伝達関数が前記第２の伝達関数に実質的にマッチするよう調節される、装置。
【請求項９】
請求項８に記載の装置であって、
前記ＤＡＣが、第３の利得を有する第１のＤＡＣを含み、前記デジタルフィルタが第４の利得を有し、
前記第２のＣＴ ＳＤＭが、
前記増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合されるＳＤＭフィルタと、
前記ＳＤＭフィルタに結合される量子化器と、
前記量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を更に含み、
前記第３の加算回路が前記増幅器の出力と前記第２のＤＡＣの出力との間の差を判定し、前記第２のＤＡＣが第５の利得を有し、前記第３の利得と前記第５の利得の比が前記第４の利得にほぼ等しい、装置。
【請求項１０】
請求項９に記載の装置であって、
前記ＳＤＭフィルタと前記量子化器とが、第１のＳＤＭフィルタと第１の量子化器とを含み、
前記第１のＣＴ ＳＤＭが、
前記アナログ入力信号を受け取る第４の加算回路と、
前記第４の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第４の加算回路とに結合される第３のＤＡＣと、
を更に含み、
前記第４の加算回路が前記アナログ入力信号と前記第３のＤＡＣの出力との間の差を判定する、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記第１の加算回路と前記入力端子との間に結合されるアナログ遅延ラインと、
前記第１のＣＴ ＳＤＭと前記第１のＤＡＣとの間に結合されるデジタル予測器と、
を更に含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記装置が、前記アナログ入力信号を受け取り且つ前記第４の加算回路に結合されるアナログ予測器を更に含む、装置。
【請求項１３】
請求項８に記載の装置であって、
前記増幅器が第１の増幅器を含み、
前記装置が、前記第１の加算回路に結合され、前記アナログ入力信号を受け取る、第２の増幅器を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記第２の増幅器が第３の利得を有し、前記第３の利得が前記第２のＣＴ ＳＤＭの出力の自己相関を最小化するようにコントローラにより調節される、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記第２の加算回路に結合され、デジタル出力信号を提供する、出力回路を更に含む、装置。
【請求項１６】
アナログ入力信号を受け取る入力端子と、
パイプラインの第１のステージであって、
第１のＣＴ  ＳＤＭであって、
前記アナログ入力信号を受け取るように前記入力端子に結合される第１の加算回路と、
前記第１の加算回路に結合される第１のＳＤＭフィルタと、
前記第１のＳＤＭフィルタに結合される第１の量子化器と、
前記第１の量子化器と前記第１の加算回路とに結合される第１のＤＡＣと、
を含み、
前記第１の加算回路が前記アナログ入力信号と前記第１のＤＡＣの出力との間の差を判定する、前記第１のＣＴ ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合され、第１の伝達関数を有する、デジタルフィルタと、
を含む、前記パイプラインの第１のステージと、
パイプラインの第２のステージであって、
前記アナログ入力信号を受け取るように前記入力端子に結合され、第１の利得を有する、第１の増幅器と、
前記第１の増幅器に結合され、差を判定するように適合される、第２の加算回路と、
前記第２の加算回路に結合され、第２の利得を有し、フィルタを含む、第２の増幅器と、
第２のＣＴ  ＳＤＭであって、
前記第２の増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を有し、
前記第３の加算回路が前記第２の増幅器の出力と前記第２のＤＡＣの出力との間の差を判定する、前記第２のＣＴ  ＳＤＭと、
前記第２のＣＴ ＳＤＭに結合されるデジタル利得回路であって、前記第２の利得の逆数である第３の利得を有する、前記デジタル利得回路と、
を含む、前記パイプラインの第２のステージと、
前記第１のＣＴ  ＳＤＭと前記第２の加算回路との間に結合される第３のＤＡＣであって、前記第３のＤＡＣと前記第２のＣＴ  ＳＤＭと前記第２の増幅器とが集合的に第２の伝達関数を有する、前記第３のＤＡＣと、
前記パイプラインの各ステージに結合される第４の加算回路と、
前記第４の加算回路に結合され、デジタル出力信号を提供する、出力回路と、
を含み、
前記第１の伝達関数が実質的に前記第２の伝達関数に調和するように調整されており、前記第１の利得が前記第２のＣＴ  ＳＤＭの出力の自己相関を最小化するように調整されており、前記デジタルフィルタの利得が前記第２のＤＡＣの利得と前記第３のＤＡＣの利得の比におおよそ等しくなる、装置。
【請求項１７】
請求項１６に記載の装置であって、
前記第２の加算回路と前記第１の増幅器との間に結合されるアナログ遅延ラインと、
前記第１のＣＴ  ＳＤＭと前記第３のＤＡＣとの間に結合されるデジタル予測器と、
を更に含む、装置。
【請求項１８】
請求項１６に記載の装置であって、
前記入力端子と前記第１の加算回路との間に結合されるアナログ予測器を更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全般的にデータコンバータに関し、更に特定して言えば、連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）又はシグマ−デルタアナログデジタルコンバータ（ＡＤＣ）に関連する。
【背景技術】
【０００２】
図１において、参照符号１００は全般的に、パイプライン離散時間（ＤＴ）ＳＤＭを示す。ＤＴデータコンバータを用いる場合、アナログ入力信号（信号ＡＩＮなど）が、個別の時点又はサンプリング時にサンプルアンドホールド（Ｓ／Ｈ）回路（Ｓ／Ｈ回路１０２など）によりサンプリングされ、これらのサンプルはデジタルに変換される。ここで、サンプルの各々の変換を実行するために、２つのＳＤＭステージ１０４−１及び１０４−２がパイプライン構成で用いられる。ステージ１０４−１及び１０４−２の各々はそれぞれ、加算回路１１６−１／１１８−１又は１１６−２／１１８−２、遅延１２０−１又は１２０−２、量子化器１２２−１又は１２２−２、デジタル低域フィルタ（ＬＰＦ）１２４−１又は１２４−２、及びデジタルアナログコンバータ（ＤＡＣ）１２８−１又は１２８−２を含む。また、ステージ１０４−１は、デジタルフィルタ１２６を更に含む。ステージ１０４−１及び１０４−２の間に、ステージ１０４−１及び１０４−２をパイプラインとして動作させる幾つかの他の構成要素がある。即ち、これらの構成要素は、遅延１０８、加算回路１１０、増幅器１１２及び１１４、アナログＬＰＦ１１３、及びデジタル出力回路１０６である。
【０００３】
オペレーションにおいて、ＤＴ  ＳＤＭ１００は、アナログ入力信号ＡＩＮをデジタル出力信号ＤＯＵＴに変換する。これを達成するには、アナログ入力信号ＡＩＮのサンプルがステージ１０４−１（Ｓ／Ｈ回路１０２により）に供給され、ここでサンプルが従来のシグマ−デルタ変調を用いてデジタルに変換される。同じサンプルが遅延１０８に供給されて、データ変換を実行するために充分な時間でステージ１０４−１を提供するようにする。（ＤＡＣ１２８−１からの）データ変換及び（遅延１０８からの）サンプリングされたアナログ入力信号ＡＩＮ又は残余のアナログ表示の差は、加算回路１１０によって判定される。この残余が、増幅器１１２及び１１４及びアナログＬＰＦ１１３により増幅及びフィルタリングされ、ステージ１０４−２に供給される。ステージ１０４−２はその後、その残余を従来のシグマ−デルタ変調を用いてデジタルに変換することができる。その後デジタル出力回路１０６は、各パイプライン１０４−１及び１０４−２からの出力に基づいてデジタル出力信号ＤＯＵＴを生成する。
【０００４】
しかし、このアーキテクチャはＣＴシグマ−デルタ変調と互換性がない。ＤＴシグマ−デルタ変調を用いる場合、Ｓ／Ｈ回路１０２がサンプリングされたアナログ入力信号ＡＩＮを保持するため、ステージ（即ち、ステージ１０４−１及び１０４−２）への入力は、変換の間一定である。これに対し、パイプラインのステージへの入力は変動し得る。ＤＴ  ＳＤＭ１００を見ると、これは、具体的には、ステージ１０４−１及び１０４−２が同一サンプルに対しシグマ−デルタ変調を行うように遅延１０８を用いる。継続的に変動する信号（即ち、アナログ入力信号ＡＩＮ）をステージ１０４−１及び遅延１０８に直に提供するようにＳ／Ｈ回路１０２が除かれる場合、ＤＴ  ＳＤＭ１００は機能しない。
【０００５】
幾つかの他の従来の回路は下記文献に開示されている。
【特許文献１】米国特許番号第５，７２９，２３０号
【特許文献２】米国特許番号第６，７８８，２３２号
【特許文献３】米国特許番号第７，４６０，０４６号
【特許文献４】米国特許番号第７，４８６，２１４号
【発明の概要】
【０００６】
例示の一実施例は或る装置を提供し、この装置は、アナログ入力信号を受け取る第１の連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）、第１のＣＴ  ＳＤＭに結合されるデジタルアナログコンバータ（ＤＡＣ）、アナログ入力信号を受け取り且つＤＡＣに結合される第１の加算回路であって、アナログ入力信号とＤＡＣからの出力との間の差を判定する第１の加算回路、第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む増幅器、増幅器に結合される第２のＣＴ  ＳＤＭ、第２のＣＴ  ＳＤＭに結合され、第２の利得を有するデジタル利得回路であって、第２の利得が実質的に第１の利得の逆数であり、増幅器と第２のＣＴ  ＳＴＭとＤＡＣとが集合的に第１の伝達関数を有する、デジタル利得回路、第１のＣＴ  ＳＤＭに結合され、第２の伝達関数を有するデジタルフィルタであって、第２の伝達関数が第１の伝達関数に実質的にマッチする、デジタルフィルタ、及びデジタルフィルタ及びデジタル利得回路に結合される第２の加算回路を含む。
【０００７】
例示の一実施例に従って、このＤＡＣが、第３の利得を有する第１のＤＡＣを更に含み、デジタルフィルタが第４の利得を有する。第２のＣＴ  ＳＤＭは、増幅器に結合される第３の加算回路、第３の加算回路に結合されるＳＤＭフィルタ、ＳＤＭフィルタに結合される量子化器、及び量子化器及び第３の加算回路に結合される第２のＤＡＣを更に含む。第３の加算回路は、増幅器の出力と第２のＤＡＣの出力との間の差を判定し、第２のＤＡＣが第５の利得を有し、第３の利得と第５の利得の比が第４の利得にほぼ等しい。
【０００８】
例示の一実施例に従って、ＳＤＭフィルタ及び量子化器が、第１のＳＤＭフィルタ及び第１の量子化器を更に含む。第１のＣＴ  ＳＤＭは、アナログ入力信号を受け取る第４の加算回路、第４の加算回路に結合される第２のＳＤＭフィルタ、第２のＳＤＭフィルタに結合される第２の量子化器、及び第２の量子化器及び第４の加算回路に結合される第２のＤＡＣを更に含む。第４の加算回路は、アナログ入力信号と第２のＤＡＣの出力との間の差を判定する。
【０００９】
例示の一実施例に従って、この装置が、アナログ入力信号を受け取り且つ第１の加算回路に結合されるアナログ遅延ラインと、第１のＣＴ  ＳＤＭと第１のＤＡＣとの間に結合されるデジタル予測器とを更に含む。
【００１０】
例示の一実施例に従って、この装置が、アナログ入力信号を受け取り且つ第４の加算回路に結合されるアナログ予測器を更に含む。
【００１１】
例示の一実施例に従って、この増幅器が第１の増幅器を更に含み、この装置が、第１の加算回路に結合され且つアナログ入力信号を受け取る第２の増幅器を更に含む。
【００１２】
例示の一実施例に従って、第２の増幅器が第３の利得を有し、第３の利得が、第２のＣＴ  ＳＤＭの出力の自己相関を最小化するような大きさとされる。
【００１３】
例示の一実施例に従って、この装置が、第２の回路に結合され且つデジタル出力信号を提供する出力回路を更に含む。
【００１４】
例示の一実施例に従って或る装置が提供される。この装置は、入力端子、パイプラインの第１のステージであって、入力端子に結合される第１のＣＴ  ＳＤＭと、第１のＣＴ  ＳＤＭに結合され、第１の伝達関数を有するデジタルフィルタとを含むパイプラインの第１のステージ、パイプラインの第２のステージであって、入力端子に結合され、差を判定するよう適合される第１の加算回路と、第１の加算回路に結合される第１の増幅器であって、第１の利得を有し、フィルタを含む第１の増幅器と、第１の増幅器に結合される第２のＣＴ  ＳＤＭと、第２のＣＴ  ＳＤＭに結合され、第１の利得の逆数である第２の利得を有するデジタル利得回路とを含むパイプラインの第２のステージ、第１のＣＴ  ＳＤＭと第１の加算回路との間に結合されるＤＡＣであって、増幅器とＤＡＣと第２のＣＴ  ＳＤＭが集合的に第２の伝達関数を有するＤＡＣ、及びパイプラインの各ステージに結合される第２の加算回路であって、第１の伝達関数が第２の伝達関数に実質的にマッチするよう調節される、第２の加算回路を含む。
【００１５】
例示の一実施例に従って、このＤＡＣが、第３の利得を有する第１のＤＡＣを更に含み、デジタルフィルタが第４の利得を有する。第２のＣＴ  ＳＤＭは、増幅器に結合される第３の加算回路、第３の加算回路に結合されるＳＤＭフィルタ、ＳＤＭフィルタに結合される量子化器、及び量子化器及び第３の加算回路に結合される第２のＤＡＣを更に含む。第３の加算回路が、増幅器の出力と第２のＤＡＣの出力との間の差を判定する。第２のＤＡＣが第５の利得を有し、第３の利得と第５の利得の比が第４の利得にほぼ等しい。
【００１６】
例示の一実施例に従って、ＳＤＭフィルタ及び量子化器が、第１のＳＤＭフィルタ及び第１の量子化器を更に含む。第１のＣＴ  ＳＤＭは、アナログ入力信号を受け取る第４の加算回路、第４の加算回路に結合される第２のＳＤＭフィルタ、第２のＳＤＭフィルタに結合される第２の量子化器、及び第２の量子化器及び第４の加算回路に結合される第２のＤＡＣを更に含む。第４の加算回路が、アナログ入力信号と第２のＤＡＣの出力との間の差を判定する。
【００１７】
例示の一実施例に従って、増幅器が第１の増幅器を更に含み、この装置が、第１の加算回路に結合され且つアナログ入力信号を受け取る第２の増幅器を更に含む。
【００１８】
例示の一実施例に従って、第２の増幅器が第３の利得を有し、第３の利得が、第２のＣＴ  ＳＤＭの出力の自己相関を最小化するようコントローラにより調節される。
【００１９】
例示の一実施例に従って、この装置が、第２の回路に結合され且つデジタル出力信号を提供する出力回路を更に含む。
【００２０】
例示の一実施例に従って或る装置が提供される。この装置は、アナログ入力信号を受け取る入力端子、パイプラインの第１のステージであって、アナログ入力信号を受け取るように入力端子に結合される第１の加算回路と、第１の加算回路に結合される第１のＳＤＭフィルタと、第１のＳＤＭフィルタに結合される第１の量子化器と、第１の量子化器及び第１の加算回路に結合される第１のＤＡＣとを含む第１のＣＴ  ＳＤＭであって、第１の加算回路がアナログ入力信号と第２のＤＡＣの出力との間の差を判定する、第１のＣＴ  ＳＤＭと、第１のＣＴ  ＳＤＭに結合され且つ第１の伝達関数を有するデジタルフィルタとを含む、パイプラインの第１のステージ、パイプラインの第２のステージであって、アナログ入力信号を受け取るように入力端子に結合される第１の増幅器であって、第１の利得を有する第１の増幅器と、第１の増幅器に結合される第２の加算回路であって、差を判定するよう適合される第２の加算回路と、第２の加算回路に結合される第２の増幅器であって、第２の利得を有し、フィルタを含む第２の増幅器と、第２のＣＴ  ＳＤＭであって、第２の増幅器に結合される第３の加算回路、第３の加算回路に結合される第２のＳＤＭフィルタ、第２のＳＤＭフィルタに結合される第２の量子化器、及び第２の量子化器及び第３の加算回路に結合される第２のＤＡＣを有する第２のＣＴ  ＳＤＭであって、第３の加算回路が、第２の増幅器の出力と第２のＤＡＣの出力との間の差を判定する、第２のＣＴ  ＳＤＭと、第２のＣＴ  ＳＤＭに結合されるデジタル利得回路であって、第３の増幅器が第２の利得の逆数である第３の利得を有するデジタル利得回路とを含む、パイプラインの第２のステージ、第１のＣＴ  ＳＤＭと第２の加算回路との間に結合される第３のＤＡＣであって、第３のＤＡＣと第２のＣＴ  ＳＤＭと第２の増幅器とが集合的に第２の伝達関数を有する、第３のＤＡＣ、パイプラインの各ステージに結合される第４の加算回路であって、第１の伝達関数が、第２の伝達関数に実質的にマッチするよう調節され、第１の利得が、第２のＣＴ  ＳＤＭの出力の自己相関を最小化するよう調節され、デジタルフィルタの利得が、第２及び第３のＤＡＣの利得の比にほぼ等しい、第４の加算回路、及び第４の加算回路に結合され且つデジタル出力信号を提供する出力回路を含む。
【００２１】
例示の実施例に従って、パイプライン連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）の少なくとも一部を較正するための方法が提供される。このＣＴ  ＳＤＭは、第１のステージ、第２のステージ、及び第１及び第２のステージ間に結合される第１のデジタルアナログコンバータ（ＤＡＣ）、及び第１及び第２のステージに結合されるデジタルフィルタを含み、第２のステージは、第２のＤＡＣを含む。この方法は、第１のＤＡＣの利得と第２のＤＡＣの利得の比を判定すること、第１のＤＡＣの利得と第２のＤＡＣの利得の比にほぼ等しくなるようにデジタルフィルタの利得を調節すること、及びデジタルフィルタの出力と第２のステージの出力との間の相互相関を最大化するようデジタルフィルタを調節することを含む。
【００２２】
例示の一実施例に従って、この方法は、パイプラインＣＴ  ＳＴＭの第１のステージ及び第２のステージ間に位置する第１のＤＡＣをディセーブルすること、第１のＤＡＣがディセーブルされる間、所定の入力信号を第２のステージに印加すること、第１のＤＡＣをイネーブルすること、第２のステージ内の第２のＤＡＣをディセーブルすること、及び第１のＤＡＣを第２のステージに対するフィードバックＤＡＣとして用いる間、所定の入力信号を第２のステージに印加することを更に含む。
【００２３】
例示の一実施例に従って、この方法は、第２のステージの出力の自己相関を最小化する第２のステージに位置する増幅器の利得を判定することを更に含む。
【００２４】
例示の一実施例に従って、パイプラインＣＴ  ＳＤＭの少なくとも一部を較正するための方法が提供される。この方法は、パイプラインＣＴ  ＳＴＭの第１のステージ及び第２のステージ間に位置する第１のＤＡＣをディセーブルすること、第１のＤＡＣがディセーブルされる間所定の入力信号を第２のステージに印加すること、第２のステージ内の第２のＤＡＣをディセーブルすること、第１のＤＡＣを第２のステージに対するフィードバックＤＡＣとして用いる間、所定の入力信号を第２のステージに印加すること、第１及び第２のＤＡＣの利得を判定すること、及びデジタルフィルタ利得を、第１及び第２のＤＡＣの利得の関数となるよう調節することを含む。
【００２５】
例示の一実施例に従って、デジタルフィルタが第１及び第２のステージに結合される。
【００２６】
例示の一実施例に従って、関数が、第１及び第２のＤＡＣの利得の比である。
【００２７】
例示の実施例に従って、この方法は、第２のステージの出力の自己相関を最小化する第２のステージ内に位置する増幅器の利得を判定することを更に含む。
【００２８】
例示の一実施例に従って、この方法は、デジタルフィルタの出力と第２のステージの出力との間の相互相関を最大化するようデジタルフィルタを調節することを更に含む。
【図面の簡単な説明】
【００２９】
例示の実施例を添付の図面を参照して説明する。
【００３０】
【図１】図１は、従来のパイプラインＤＴ  ＳＤＭのブロック図である。
【００３１】
【図２】図２は、本発明の例示の一実施例に従ったパイプラインＣＴ  ＳＤＭの一例のブロック図である。
【００３２】
【図３】図３は、図２のサブＣＴ  ＳＤＭの例を図示するブロック図である。
【図４】図４は、図２のサブＣＴ  ＳＤＭの例を図示するブロック図である。
【発明を実施するための形態】
【００３３】
図２〜図４において、本発明の例示の一実施例に従ったパイプラインＣＴ  ＳＤＭ２００の一例を見ることができる。一例として、ＣＴ  ＳＤＭ２００は２ステージパイプラインであるが、ＣＴ  ＳＤＭ２００は、更に多くのステージを含むようスケーリングされ得る。この例では、ＣＴ  ＳＤＭ２００は全般的に、ＣＴ  ＳＤＭ（又はサブＣＴ  ＳＤＭ）２０２及び２１２、ＤＡＣ２０４、デジタルフィルタ２０６、増幅器２２０及び２１０、デジタル利得回路２１４、加算回路２０８及び２１６、出力回路２１８、及び調節可能な遅延２２２を含む。ＣＴ  ＳＤＭ２０２（これは図３で見ることができる）は全般的に、加算回路３０２、ＳＤＭフィルタ３０４、量子化器３０６、及びＤＡＣ３０８を含む。ＣＴ  ＳＤＭ２１２は全般的に、加算回路４０２、ＳＤＭフィルタ４０４、量子化器４０５、及びＤＡＣ４０８を含む。また、ＣＴ  ＳＤＭ２０２は低次変調器（即ち、１次又は２次）とし得、ＣＴ  ＳＤＭ２１２は積極的なノイズシェーピングを備えた高次変調器（即ち、３次より大きい）とし得る。また、増幅器２１０はフィルタを更に含む。増幅器２２０及び２１０は、多くの形式をとり得、これらに限定されないが、電圧・電圧増幅器（即ち、演算増幅器）、電流利得を有する電圧・電流増幅器（即ち、トランスコンダクタンス増幅器又は可変レジスタ）、電流・電圧増幅器（即ち、トランスインピーダンス増幅器）、又は電流・電流増幅器（即ち、入力信号ＡＩＮに依存するトポロジーを有する電流モード増幅器）を含む。
【００３４】
ＣＴ  ＳＤＭが機能するために、ＣＴ  ＳＤＭ２００が概してシステムミスマッチを補償するよう較正されるが、任意の較正を行うには、ミスマッチ及び誤差の源が識別される必要がある。ＤＡＣ２０４、３０８、及び４０８の各々はそれぞれｇ４、ｇ１、及びｇ２の利得を有し、増幅器２２０及び２１０及びデジタル利得回路２１４は、ｇ３、ｇ５、及びｇ６の利得を有する。利得ｇ６を利得ｇ５の逆数にほぼ等しくなるよう（又はｇ６＝ｌ／ｇ５）調節することができ、これにより、概して増幅器２１０の影響がなくなる。代替として、利得ｇ５は、中に組み込まれるフィルタを用いるように１とし得る。また、ＳＤＭフィルタ３０４及び３０６の各々は、それらのそれぞれのＤＡＣ３０８及び４０８の利得を補償するため、それぞれ、１／ｇ１及びｌ／ｇ２の利得を含み、デジタルフィルタ２０６がｇＦの利得、及びＣＦ（ｚ）の伝達関数を有する。その結果、ＣＴ  ＳＴＭ２０２からの出力Ｙ１（ｚ）（これは、周波数ドメイン又はｚ−ドメインにある）は、下記の通りである。
【数１】
0005980786.tif 000002
ここで、Ｓ１（ｚ）は信号伝達関数（ＳＴＦ）であり、Ｎ１（ｚ）は等価な離散時間シグマ−デルタ変調器のノイズ伝達関数（ＮＴＦ）であり、これに対してＣＴ  ＳＤＭ２００が当業者に周知の手法を用いて分析の目的でマッピングされる。Ｑ１（ｚ）は量子化器の量子化誤差であり、Ｘ（ｚ）は連続時間入力の離散時間等価物である。これにより、デジタルフィルタ２０６からの出力Ｙ１，Ｎ（ｚ）が下記のようになる。
【数２】
0005980786.tif 000003
ＣＴ  ＳＤＭ２１２への入力Ｒ（ｚ）は、増幅器２２０からの出力と出力Ｙ１（ｚ）の組み合わせであり、下記を生じる。
【数３】
0005980786.tif 000004
ここで、ＣＴ  ＳＤＭ２０２に適用したものと同じ原理を用いると（ＣＴ  ＳＴＭ２０２及び２１２の構造が類似するため）、ＣＴ  ＳＤＭ２１２に対する出力Ｙ２（ｚ）は、下記の通りである。
【数４】
0005980786.tif 000005
そのため、ＣＴ  ＳＤＭ２００の出力Ｙ（ｚ）は下記のようになるはずである。
【数５】
0005980786.tif 000006
式（５）は下記のように還元することができる。
【数６】
0005980786.tif 000007
従って、出力Ｙ（ｚ）が所望の出力ＹＤＥＳ（ｚ）、入力位相不均衡ＹＰＩ（ｚ）、及び量子化ノイズ漏れＹＱＮＬ（ｚ）の組み合わせであることが容易に分かるであろう。これらは、下記の通りである。
【数７】
0005980786.tif 000008
【００３５】
まず量子化ノイズ漏れＹＱＮＬ（ｚ）を見ると、この誤差は、利得ｇ４、ｇ２、及びｇＦ及び伝達関数ＣＦ（ｚ）及びＳ２（ｚ）に関連する。利得ｇ４及びｇ２の比を利得ｇＦにほぼ等しくなるよう（ｇ４／ｇ２＝ｇＦ）設定するならば、伝達関数ＣＦ（ｚ）及びＳ２（ｚ）がマッチすることが、この量子化ノイズ漏れＹＱＮＬ（ｚ）をなくすことになる。利得ｇＦ及びＣＦ（ｚ）伝達関数が調節可能であるため（デジタルフィルタ２０６の一部として）、調節は、利得ｇ４及びｇ２及び伝達関数の判定に基づき得る。
【００３６】
利得ｇ４及びｇ２を判定するため、ＤＡＣ２０４及び４０８が選択的に不活性化され得る。まず、（任意の大きさの）テスト信号が、ＣＴ  ＳＤＭ２１２の出力Ｙ２（ｚ）が測定され得るようにＤＡＣ２０４が不活性化され且つ利得ｇ３が１に設定されて、ＣＴ  ＳＤＭ２００に適用され得る。これらの状況下では、利得ｇ４が事実上０であり、出力Ｙ２Ｃ１（ｚ）が下記となるように数式（４）を還元することができる。
【数８】
0005980786.tif 000009
その後、ＤＡＣ４０８が不活性化され且つＤＡＣ２０４がＣＴ  ＳＤＭ２１２に対するフィードバックＤＡＣとして、同じテスト信号がＣＴ  ＳＤＭ２１２に適用され得る。これにより、出力Ｙ２（ｚ）が下記のような出力Ｙ２Ｃ２（ｚ）となる。
【数９】
0005980786.tif 000010
出力Ｙ２Ｃ１（ｚ）及びＹ２Ｃ２（ｚ）の各々が測定され得る。出力Ｙ２Ｃ１（ｚ）をＹ２Ｃ２（ｚ）で割ることにより、及び対象の信号周りの小さな帯域幅ではＮ２（ｚ）Ｑ２（ｚ）項は無視できることを考えると、下記となる。
【数１０】
0005980786.tif 000011
そのため、システムの単純な分析（これは、ＳＤＭフィルタ４０４の構造に依存する）により比ｇ４／ｇ２を生じ得る。典型的に、ＣＴ  ＳＤＭ２１２は高次変調器（即ち、より大きい３）とし得るため、ＳＤＭフィルタ４０４は、高次フィルタとなる。その後、利得ｇＦは比ｇ４／ｇ２にほぼ等しくなるよう調節され得る。
【００３７】
利得ｇＦが設定されると、伝達関数ＣＦ（ｚ）は、伝達関数Ｓ２（ｚ）に実質的にマッチするよう調節され得る。こうするために、デジタルフィルタの出力Ｙ１，Ｎ（ｚ）及びＣＴ  ＳＤＭ２１２の出力Ｙ２（ｚ）の相互相関である誤差関数Ｅが用いられ、ここで、誤差関数Ｅは下記の通りである。
【数１１】
0005980786.tif 000012
この誤差関数Ｅは、伝達関数ＣＦ（ｚ）及びＳ２（ｚ）がマッチされるとき最大化される。そのため、デジタルフィルタ２０６は、誤差関数Ｅが実質的に最大化されるまで、調節され得る。また、Ｑ１（ｚ）は出力Ｙ１，Ｎ（ｚ）及びＹ２（ｚ）間の共通項であるため、デジタルフィルタ２０６が盲目的に調節又は較正され得る。
【００３８】
次に、利得不均衡に移ると、出力Ｙ２（ｚ）は概してシェーピングされたＱ−ノイズＹ２Ｑ（ｚ）及び位相／利得不均衡Ｙ２ＰＩ（ｚ）で構成され、これらは下記の通りである。
【数１２】
0005980786.tif 000013
増幅器２２０及びＤＡＣ２０４に関連する遅延があり得るため、利得ｇ３及びｇ４は、ｇ３Ａｄ（ｚ）及びｇ４Ｄｄ（ｚ）として表され得、上記の数式（１１）から、下記の状態が利得不均衡Ｙ２ＰＩ（ｚ）を実質的になくすことが明らかである。
【数１３】
0005980786.tif 000014
これは、Ｙ２（ｚ）の自己相関（利得ｇ３及びｇ４が、ｇ３Ａｄ（ｚ）及びｇ４Ｄｄ（ｚ）として表される）がゼロにほぼ等しいときＹ２ＰＩ（ｚ）の利得不均衡が実質的になくなることを意味し得る。そのため、遅延２２２と２２０の利得とを調節することにより、利得不均衡Ｙ２ＰＩ（ｚ）を実質的になくすことができる。
【００３９】
代替として、比ｇ４／ｇ２を判定するための上述の方法に類似して、ＤＡＣ２０４及び４０８を選択的に不活性化させることにより比ｇ４／ｇ１を判定することができる。まず、（任意の大きさの）テスト信号が、ＣＴ  ＳＤＭ２１２の出力Ｙ２（ｚ）が測定され得るようにＤＡＣ２０４が不活性化され且つ利得ｇ３が比ｇ４／ｇ１に設定されて、ＣＴ  ＳＤＭ２００に適用され得る。これらの状況下で、数式（４）は、下記のような出力Ｙ２Ｄ１（ｚ）となるように還元され得る。
【数１４】
0005980786.tif 000015
その後、ＤＡＣ４０８が不活性化され且つＤＡＣ２０４をＣＴ  ＳＤＭ２１２に対するフィードバックＤＡＣとして、同じテスト信号がＣＴ  ＳＤＭ２１２に適用され得る。これにより、出力Ｙ２（ｚ）が上記の数式（９）に示すような出力Ｙ２Ｃ２（ｚ）となる。出力Ｙ２Ｄ１（ｚ）及びＹ２Ｃ２（ｚ）の各々が測定され得る。出力Ｙ２Ｄ１（ｚ）をＹ２Ｃ２（ｚ）で割ることにより、及び対象の信号周りの小さな帯域幅ではＮ２（ｚ）Ｑ２（ｚ）項は無視できることを考えると、下記となる。
【数１５】
0005980786.tif 000016
そのため、システムの単純な分析（これは、ＳＤＭフィルタ４０４の構造に依存する）により比ｇ４／ｇ１を生じ得る。そのため、（上述の背景技術の方式とは対照的に）この前述の較正方式で利得ｇ３を比ｇ４／ｇ１にほぼ等しく調節することにより、利得不均衡を実質的になくすことができる。
【００４０】
位相不均衡を全般的になくすには、デジタル予測器２２０、又はアナログ遅延ライン２２２を備えたデジタル予測器のいずれかが用いられ得る。デジタル予測器２２０又はアナログ遅延ライン２２２のいずれかの調整は、（上述の方式に類似する）自己相関を最小化することにより成され得る。デジタル予測器２２０の場合、例えば、自己相関が最小化されるようにデジタル予測器２２０が調整され得るように、遅延ライン２２２を介する遅延がＣＴ  ＳＤＭ２０２を介するものより大きくなるように、遅延ライン２２２を導入することができる。
【００４１】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１】
0005980786.tif 000017
【図２】
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【図３】
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【図４】
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