(57)【特許請求の範囲】
【請求項１】
第１のメモリセルと、
前記第１のメモリセルに接続された第１のビット線対と、
第２のメモリセルと、
前記第２のメモリセルに接続された第２のビット線対と、
前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、
前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、
前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第２の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧に降圧することにより前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧に降圧し、前記第１のスイッチ回路により前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧に降圧する書き込み制御回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１のスイッチ回路は、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間に接続され、ゲート電極が前記第１のビット線対の前記他方に接続された第１のＮチャネルＭＯＳトランジスタであり、
前記第２のスイッチ回路は、前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間に接続され、ゲート電極が前記第２のビット線対の前記一方に接続された第２のＮチャネルＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２記載の半導体記憶装置において、
前記第１のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第１のカラム選択回路と、
前記第２のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第２のカラム選択回路とを更に有する
ことを特徴とする半導体記憶装置。
【請求項４】
第１のメモリセルと、
前記第１のメモリセルに接続された第１のビット線対と、
第２のメモリセルと、
前記第２のメモリセルに接続された第２のビット線対と、
前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、
前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、
前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第２の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも高い第３の電圧に昇圧することにより前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧に昇圧し、前記第２のスイッチ回路により前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧に昇圧する書き込み制御回路と
を有することを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記第１のスイッチ回路は、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間に接続され、ゲート電極が前記第１のビット線対の前記他方に接続された第１のＰチャネルＭＯＳトランジスタであり、
前記第２のスイッチ回路は、前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間に接続され、ゲート電極が前記第２のビット線対の前記一方に接続された第２のＰチャネルＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。
【請求項６】
請求項４又は５記載の半導体記憶装置において、
前記第１のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第１のカラム選択回路と、
前記第２のビット線対と前記第１のスイッチ回路及び前記第２のスイッチ回路との間に接続された第２のカラム選択回路とを更に有する
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体記憶装置において、
前記第１のメモリセル及び前記第１のビット線対は、第１のメモリセルアレイブロックに属し、
前記第２のメモリセル及び前記第２のビット線対は、前記第１のメモリセルブロックアレイに隣接する第２のメモリセルアレイブロックに属する
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
前記第１のメモリセルアレイブロックは、複数の前記第１のビット線対と、複数の前記第１のビット線のそれぞれに接続された複数の前記メモリセルを有し、
前記第２のメモリセルアレイブロックは、複数の前記第２のビット線対と、複数の前記第２のビット線のそれぞれに接続された複数の前記メモリセルを有する
ことを特徴とする半導体記憶装置。
【請求項９】
第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、
前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、
前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、
前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧にシフトすることにより、前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧にシフトし、
前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより、前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧にシフトし、
前記第１のビット線対の一方に印加された前記第５の電圧と、前記第１のビット線対の前記他方に印加された前記第２の電圧により、前記メモリセルへの書き込みを行う
ことを特徴とする半導体記憶装置の書き込み方法。
【請求項１０】
第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、
前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、
前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、
前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも高い第３の電圧にシフトすることにより、前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧にシフトし、
前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより、前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧にシフトし、
前記第１のビット線対の一方に印加された前記第１の電圧と、前記第１のビット線対の前記他方に印加された前記第５の電圧により、前記メモリセルへの書き込みを行う
ことを特徴とする半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
半導体記憶装置の大容量化・低電力化の要求に伴い、素子の微細化が進展している。しかしながら、近年のスケーリングの進展により、トランジスタの特性ばらつきが増大してＳＲＡＭの動作マージンが低下し、ひいては低電源電圧下において安定に書き込みを行うことが困難になっている。
【０００３】
ＳＲＡＭの書き込み動作を補助するための技術として、書き込み補助回路が積極的に用いられてきている。書き込み補助回路は、大別して２つの方式に分けられる。一方は、メモリセルの電源電圧を下げ、メモリセルのラッチ効果を弱めることでデータを反転しやすく、つまり書き込みやすくする方式である。他方は、書き込み時のゼロ書き込み側のビット線の電位を負電圧にすることでビット線間の電位幅を大きくし、書き込みやすくする方式である。動作電圧の低電圧化の要求に鑑みれば、後者の方式の方がメリットは大きい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３２０９８０号公報
【特許文献２】特開平１１−２５０６７０号公報
【特許文献３】特開２００９−１５１８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
書き込み時のゼロ書き込み側のビット線の電圧を負電圧にする方式は、ゼロ書き込み側のビット線に接続された容量素子の効果によってゼロ書き込み側のビット線の電位を０Ｖから負電圧にシフトするものである。しかしながら、この方式では、既存の書き込み回路に加えてビット線に連なる容量と同程度の容量素子をビット毎に追加する必要があり、周辺回路の面積増加が避けられなかった。また、負電圧を発生して印加するための追加の制御回路をもビット毎に準備する必要があり、これも周辺回路の面積増加の原因となっていた。
【０００６】
本発明の目的は、書き込み回路の面積や設計規模の増加を抑制しつつメモリセルの書き込みマージンを改善しうる半導体記憶装置及びその書き込み方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、第１のメモリセルと、前記第１のメモリセルに接続された第１のビット線対と、第２のメモリセルと、前記第２のメモリセルに接続された第２のビット線対と、前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第２の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧に降圧することにより前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧に降圧し、前記第１のスイッチ回路により前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧に降圧する書き込み制御回路とを有する半導体記憶装置が提供される。
【０００８】
また、実施形態の他の観点によれば、第１のメモリセルと、前記第１のメモリセルに接続された第１のビット線対と、第２のメモリセルと、前記第２のメモリセルに接続された第２のビット線対と、前記第１のビット線対の一方と前記第２のビット線対の一方との間の接続を制御する第１のスイッチ回路と、前記第１のビット線対の他方と前記第２のビット線対の他方との間の接続を制御する第２のスイッチ回路と、前記第１のビット線対の前記一方及び前記第２のビット線対の前記一方にローレベルの第１の電圧を印加し、前記第１のビット線対の前記他方及び前記第２のビット線対の前記他方にハイレベルの第２の電圧を印加し、前記第１のスイッチ回路により前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続を切り離し、前記第２のスイッチ回路により前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも高い第３の電圧に昇圧することにより前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧に昇圧し、前記第２のスイッチ回路により前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧に昇圧する書き込み制御回路とを有する半導体記憶装置が提供される。
【０００９】
また、実施形態の更に他の観点によれば、第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも低い第３の電圧にシフトすることにより、前記第２のビット線対の前記他方に容量結合された前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも低い第４の電圧にシフトし、前記第２のビット線対の前記一方と前記第１のビット線対の前記一方とを接続することにより、前記第１のビット線対の前記一方の電圧を前記第１の電圧よりも低い第５の電圧にシフトし、前記第１のビット線対の一方に印加された前記第５の電圧と、前記第１のビット線対の前記他方に印加された前記第２の電圧により、前記メモリセルへの書き込みを行う半導体記憶装置の書き込み方法が提供される。
【００１０】
また、実施形態の更に他の観点によれば、第１のメモリセルアレイブロックに属する第１のビット線対と、前記第１のビット線対に接続されたメモリセルと、前記第１のメモリセルアレイブロックに隣接する第２のメモリセルブロックアレイに属する第２のビット線対とを有する半導体記憶装置の書き込み方法であって、前記第１のビット線対の一方及び前記第２のビット線対の一方に第１の電圧を印加し、前記第１のビット線対の他方及び前記第２のビット線対の他方に第２の電圧を印加し、前記第１のビット線対の前記一方と前記第２のビット線対の前記一方との間の接続及び前記第１のビット線対の前記他方と前記第２のビット線対の前記他方との間の接続を切り離し、前記第２のビット線対の前記一方の電圧を前記第１の電圧よりも高い第３の電圧にシフトすることにより、前記第２のビット線対の前記一方に容量結合された前記第２のビット線対の前記他方の電圧を前記第２の電圧よりも高い第４の電圧にシフトし、前記第２のビット線対の前記他方と前記第１のビット線対の前記他方とを接続することにより、前記第１のビット線対の前記他方の電圧を前記第２の電圧よりも高い第５の電圧にシフトし、前記第１のビット線対の一方に印加された前記第１の電圧と、前記第１のビット線対の前記他方に印加された前記第５の電圧により、前記メモリセルへの書き込みを行う半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【００１１】
開示の半導体記憶装置及びその書き込み方法によれば、書き込み回路の面積増加を抑制しつつ、メモリセルに接続されたビット線対に印加する書き込み電圧の電圧幅を広げ、書き込みマージンを改善することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態による半導体記憶装置の構造を示す回路図である。
【図２】図２は、第１実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。
【図３】図３は、第１実施形態による半導体記憶装置の書き込み補助回路の構造を示す回路図である。
【図４】図４は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図（その１）である。
【図５】図５は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図（その２）である。
【図６】図６は、第１実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図（その３）である。
【図７】図７は、第１実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。
【図８】図８は、ビット線間の寄生容量とビット線の電圧シフト量との関係を示すグラフである。
【図９】図９は、第２実施形態による半導体記憶装置の書き込み補助回路の構造を示す回路図である。
【図１０】図１０は、第２実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。
【図１１】図１１は、参考例による半導体記憶装置の書き込み補助回路の構造を示す回路図である。
【図１２】図１２は、参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図（その１）である。
【図１３】図１３は、参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図（その２）である。
【図１４】図１４は、参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図（その３）である。
【図１５】図１５は、参考例による半導体記憶装置の書き込み方法を示すタイムチャートである。
【発明を実施するための形態】
【００１３】
［第１実施形態］
第１実施形態による半導体記憶装置及びその書き込み方法について図１乃至図８を用いて説明する。
【００１４】
図１は、本実施形態による半導体記憶装置の構造を示す回路図である。図２は、本実施形態による半導体記憶装置のメモリセルの構造を示す回路図である。図３は、本実施形態による半導体記憶装置の書き込み補助回路の構造を示す回路図である。図４乃至図６は、本実施形態による半導体記憶装置の書き込み制御回路の構造を示す回路図である。図７は、本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。図８は、ビット線間の寄生容量とビット線の電圧シフト量との関係を示すグラフである。
【００１５】
はじめに、本実施形態による半導体記憶装置の構造について図１乃至図７を用いて説明する。
【００１６】
本実施形態による半導体記憶装置は、図１に示すように、メモリセルＭＣが行方向及び列方向に配列された複数のメモリセルアレイブロック１０Ａ，１０Ｂを有している。メモリセルアレイブロック１０Ａ，１０Ｂは、列方向に隣接して配置されている。メモリセルアレイブロック１０Ａ，１０Ｂには、それぞれ、行方向に延在する複数のワード線ＷＬと、列方向に延在する複数のビット線ＢＬとが設けられている。メモリセルアレイブロック１０Ａには、列方向に隣接して配置された例えばｍ本のワード線ＷＬＡ０〜ＷＬＡｍと、行方向に隣接して配置された例えばｎ組のビット線対ＢＬＡ０，／ＢＬＡ０〜ＢＬＡｎ，／ＢＬＡｎとが設けられている。また、メモリセルアレイブロック１０Ｂには、列方向に隣接して配置された例えばｍ本のワード線ＷＬＢ０〜ＷＬＢｍと、行方向に隣接して配置された例えばｎ組のビット線対ＢＬＢ０，／ＢＬＢ０〜ＢＬＢｎ，／ＢＬＢｎとが設けられている。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの各交差部に、それぞれ設けられている。ワード線ＷＬＡ０〜ＷＬＡｍ，ＷＬＢ０〜ＷＬＢｍの一端部には、行選択回路１２が接続されている。メモリセルアレイブロック１０Ａに形成された各ビット線対ＢＬＡ０，／ＢＬＡ０〜ＢＬＡｎ，／ＢＬＡｎと、メモリセルアレイブロック１０Ｂに形成された各ビット線対ＢＬＢ０，／ＢＬＢ０〜ＢＬＢｎ，／ＢＬＢｎとの間には、書き込み補助回路１４０〜１４ｎが、それぞれ接続されている。書き込み補助回路１４０〜１４ｎには、書き込み制御回路１６が接続されている。
【００１７】
メモリセルＭＣは、例えば図２に示すようなフルＣＭＯＳ ＳＲＡＭセルである。メモリセルＭＣは、セル電源線ＶＤＬに接続されたハイ側電源ノードＶＨとストレージノードＮＤ１との間に接続されたＰチャネルＭＯＳトランジスタＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ１とを有している。また、ハイ側電源ノードＶＨとストレージノードＮＤ２との間に接続されたＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬとの間に接続されたＮチャネルＭＯＳトランジスタＮＱ２とを有している。ＰチャネルＭＯＳトランジスタＰＱ１のゲート電極及びＮチャネルＭＯＳトランジスタＮＱ１のゲート電極は、ストレージノードＮＤ２に接続されている。ＰチャネルＭＯＳトランジスタＰＱ２のゲート電極及びＮチャネルＭＯＳトランジスタＮＱ２のゲート電極は、ストレージノードＮＤ１に接続されている。ストレージノードＮＤ１は、ＮチャネルＭＯＳトランジスタＮＱ３を介してビット線ＢＬに接続されている。ストレージノードＮＤ２は、ＮチャネルＭＯＳトランジスタＮＱ４を介してビット線／ＢＬに接続されている。ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４のゲート電極は、ワード線ＷＬに接続されている。
【００１８】
ＮチャネルＭＯＳトランジスタＮＱ１及びＰチャネルＭＯＳトランジスタＰＱ１、ＮチャネルＭＯＳトランジスタＮＱ２及びＰチャネルＭＯＳトランジスタＰＱ２は、それぞれがＣＭＯＳインバータを構成する。これらＣＭＯＳインバータの入力及び出力が交差接続されてフリップフロップを構成し、ストレージノードＮＤ１及びＮＤ２には互いに相補なデータが保持される。
【００１９】
書き込み補助回路１４は、図３に示すように、ビット線ＢＬＡに接続されたＮチャネルＭＯＳトランジスタＮＴ１Ａと、ビット線／ＢＬＡに接続されたＮチャネルＭＯＳトランジスタＮＴ２Ａとを有している。また、ビット線ＢＬＢに接続されたＮチャネルＭＯＳトランジスタＮＴ１Ｂと、ビット線／ＢＬＢに接続されたＮチャネルＭＯＳトランジスタＮＴ２Ｂとを有している。また、ＮチャネルＭＯＳトランジスタＮＴ１ＡとＮチャネルＭＯＳトランジスタＮＴ１Ｂとの間に接続されたＮチャネルＭＯＳトランジスタＮＴ３と、ＮチャネルＭＯＳトランジスタＮＴ２ＡとＮチャネルＭＯＳトランジスタＮＴ２Ｂとの間に接続されたＮチャネルＭＯＳトランジスタＮＴ４とを有している。
【００２０】
ＮチャネルＭＯＳトランジスタＮＴ１Ａのゲート電極とＮチャネルＭＯＳトランジスタＮＴ２Ａのゲート電極とは、互いに接続され、書き込み制御回路１６からのカラム選択信号線ＣＳＷＡに接続されている。同様に、ＮチャネルＭＯＳトランジスタＮＴ１Ｂのゲート電極とＮチャネルＭＯＳトランジスタＮＴ２Ｂのゲート電極とは、互いに接続され、書き込み制御回路１６からのカラム選択信号線ＣＳＷＢに接続されている。ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａ及びＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２ＡＢは、カラム選択回路を形成するトランジスタである。
【００２１】
ＮチャネルＭＯＳトランジスタＮＴ３のゲート電極は、ＮチャネルＭＯＳトランジスタＮＴ２ＡとＮチャネルＭＯＳトランジスタＮＴ２Ｂとの間の接続ノードに接続されている。また、ＮチャネルＭＯＳトランジスタＮＴ４のゲート電極は、ＮチャネルＭＯＳトランジスタＮＴ１ＡとＮチャネルＭＯＳトランジスタＮＴ１Ｂとの間の接続ノードに接続されている。ＮチャネルＭＯＳトランジスタＮＴ３及びＮチャネルＭＯＳトランジスタＮＴ４は、隣接するメモリセルアレイブロック１０Ａのビット線対ＢＬＡ，／ＢＬＡとメモリセルアレイブロック１０Ｂのビット線対ＢＬＢ，／ＢＬＢとの間の接続を制御するためのスイッチ回路である。
【００２２】
ビット線ＢＬＡには、ＮチャネルＭＯＳトランジスタＮＴ１Ａを介してデータ線ＷＡＡが接続されている。また、ビット線／ＢＬＡには、ＮチャネルＭＯＳトランジスタＮＴ２Ａを介してデータ線ＷＡＸＡが接続されている。同様に、ビット線ＢＬＢには、ＮチャネルＭＯＳトランジスタＮＴ１Ｂを介してデータ線ＷＡＢが接続されている。また、ビット線／ＢＬＢには、ＮチャネルＭＯＳトランジスタＮＴ２Ｂを介してデータ線ＷＡＸＢが接続されている。
【００２３】
なお、図３において、ビット線ＢＬＢとビット線／ＢＬＢとの間に接続するように描かれた容量素子Ｃは、ビット線ＢＬＢとビット線／ＢＬＢとの間の寄生容量である。図３には示していないが、ビット線ＢＬＡとビット線／ＢＬＡとの間にも、同様の寄生容量が存在する。
【００２４】
書き込み制御回路１６は、書き込み補助回路１４０〜１４ｎに対してそれぞれ、図４乃至図６に示す制御信号生成回路を含む。
【００２５】
図４に示す制御信号生成回路は、ライトイネーブル信号ＷＥＰに基づき書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３を生成する書き込み制御信号生成回路２０である。書き込み制御信号生成回路２０は、図７に示すように、ライトイネーブル信号ＷＥＰがハイレベルの間に順番に立ち上がっては立ち下がる書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３を生成する。
【００２６】
書き込み制御信号生成回路２０は、特に限定されるものではないが、例えば図４に示すように、奇数個（例えば３個）のＮＯＴゲートを直列に接続した遅延回路２２と、ＡＮＤゲートＡＧ１と、偶数個（例えば４個）のＮＯＴゲートを直列に接続した遅延回路２４，２６とにより構成することができる。この例では、書き込み制御信号ＷＥＰ１は、ライトイネーブル信号ＷＥＰを遅延回路２２により反転且つ遅延した信号とライトイネーブル信号ＷＥＰとをＡＮＤゲートＡＧ１により論理演算することによって得られる。書き込み制御信号ＷＥＰ２は、書き込み制御信号ＷＥＰ１を遅延回路２４により遅延することによって得られる。書き込み制御信号ＷＥＰ３は、書き込み制御信号ＷＥＰ２を遅延回路２６により遅延することによって得られる。
【００２７】
図５に示す制御信号生成回路は、書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒに基づきカラム選択信号を生成するカラム制御信号生成回路である。アドレス選択信号ＡＤＲｎは選択するカラムを指定する信号であり、アドレス選択信号ＡＤＲ＿ｏｗｎ、ＡＤＲ＿ｏｔｈｅｒは選択するメモリセルアレイブロックを指定する信号である。
【００２８】
図５（ａ）は、同じ書き込み補助回路１４に接続されるビット線対ＢＬＡ，／ＢＬＡ及びビット線対ＢＬＢ，／ＢＬＢのうち、書き込み対象のメモリセルＭＣが接続されたビット線対を選択するためのカラム選択信号ＣＳＷ＿ｏｗｎを生成するカラム制御信号生成回路３０Ａである。図５（ｂ）は、同じ書き込み補助回路１４に接続されるビット線対ＢＬＡ，／ＢＬＡ及びビット線対ＢＬＢ，／ＢＬＢのうち、書き込み対象のメモリセルＭＣが接続されていないビット線対を選択するためのカラム選択信号ＣＳＷ＿ｏｔｈｅｒを生成するカラム制御信号生成回路３０Ｂである。
【００２９】
カラム制御信号生成回路３０Ａは、図７に示すように、書き込み制御信号ＷＥＰ１，ＷＥＰ３がハイレベルのときだけハイレベルとなるカラム選択信号ＣＳＷ＿ｏｗｎを生成する。なお、本明細書において、信号の識別符号に付される「ｏｗｎ」は、書き込み対象のメモリセルＭＣが接続された側のメモリセルアレイブロック１０用の制御信号であることを意味する。
【００３０】
カラム制御信号生成回路３０Ａは、特に限定されるものではないが、例えば図５（ａ）に示すような回路により構成することができる。この例では、まず、書き込み制御信号ＷＥＰ１を、ＮＯＴゲートＮＧ１Ａにより反転する。また、アドレス選択信号ＡＤＲ＿ｏｗｎと書き込み制御信号ＷＥＰ３とを、ＮＡＮＤゲートＮＡＧ１Ａにより論理演算する。また、アドレス選択信号ＡＤＲ＿ｏｔｈｅｒと書き込み制御信号ＷＥＰ２とを、ＮＡＮＤゲートＮＡＧ２Ａにより論理演算する。次いで、ＮＯＴゲートＮＧ１Ａの出力信号と、ＮＡＮＤゲートＮＡＧ１Ａの出力信号と、ＮＡＮＤゲートＮＡＧ２Ａの出力信号とを、ＮＡＮＤゲートＮＡＧ３Ａにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ３Ａの出力信号と、アドレス選択信号ＡＤＲｎとを、ＮＡＮＤゲートＮＡＧ４Ａにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ４Ａの出力信号をＮＯＴゲートＮＧ２Ａにより反転することにより、カラム選択信号ＣＳＷ＿ｏｗｎが得られる。
【００３１】
カラム制御信号生成回路３０Ｂは、図７に示すように、書き込み制御信号ＷＥＰ１の立ち上がりから書き込み制御信号ＷＥＰ２の立ち下がりまでの間だけハイレベルとなるカラム選択信号ＣＳＷ＿ｏｔｈｅｒを生成する。なお、本明細書において、信号の識別符号に付される「ｏｔｈｅｒ」は、書き込み対象のメモリセルＭＣが接続されていない側のメモリセルアレイブロック１０用の制御信号であることを意味する。
【００３２】
カラム制御信号生成回路３０Ｂは、特に限定されるものではないが、例えば図５（ｂ）に示すような回路により構成することができる。この例では、まず、書き込み制御信号ＷＥＰ１を、ＮＯＴゲートＮＧ１Ｂにより反転する。また、アドレス選択信号ＡＤＲ＿ｏｔｈｅｒと書き込み制御信号ＷＥＰ３とを、ＮＡＮＤゲートＮＡＧ１Ｂにより論理演算する。また、アドレス選択信号ＡＤＲ＿ｏｗｎと書き込み制御信号ＷＥＰ２とを、ＮＡＮＤゲートＮＡＧ２Ｂにより論理演算する。次いで、ＮＯＴゲートＮＧ１Ｂの出力信号と、ＮＡＮＤゲートＮＡＧ１Ｂの出力信号と、ＮＡＮＤゲートＮＡＧ２Ｂの出力信号とを、ＮＡＮＤゲートＮＡＧ３Ｂにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ３Ｂの出力信号と、アドレス選択信号ＡＤＲｎとを、ＮＡＮＤゲートＮＡＧ４Ｂにより論理演算する。次いで、ＮＡＮＤゲートＮＡＧ４Ｂの出力信号をＮＯＴゲートＮＧ２Ｂにより反転することにより、カラム選択信号ＣＳＷ＿ｏｗｎが得られる。
【００３３】
図６に示す制御信号生成回路は、ライトイネーブル信号ＷＥＰ、書き込み制御信号ＷＥＰ１，ＷＥＰ２及び書き込みデータ信号ＷＤ，ＷＤＸに基づき、データ線ＷＡＡ，ＷＡＢ，ＷＡＸＡ，ＷＡＸＢに入力されるデータ信号を生成するデータ信号生成回路４０である。書き込み制御回路１６には、ビット線ＢＬ側にデータ信号ＷＡ＿ｏｗｎ、ＷＡ＿ｏｔｈｅｒを出力するデータ信号生成回路４０と、ビット線／ＢＬ側にデータ信号ＷＡＸ＿ｏｗｎ、ＷＡＸ＿ｏｔｈｅｒを出力するデータ信号生成回路４０とが設けられている。
【００３４】
データ信号生成回路４０は、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズ、書き込み制御信号ＷＥＰ３がハイレベルである第３のフェーズのそれぞれにおいて、特定のデータ信号を生成する。
【００３５】
書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。
【００３６】
逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。
【００３７】
例えば、ビット線ＢＬＡに書き込むべきデータ信号ＷＤがローレベルの場合、データ信号線ＷＡＡ，ＷＡＢには、第１のフェーズにおいて、ローレベルのデータ信号が出力される。また、第２のフェーズ及び第３のフェーズにおいて、データ線ＷＡＡ，ＷＡＢはフローティング状態となる。
【００３８】
また、例えば、ビット線／ＢＬＡに書き込むべきデータ信号ＷＤがハイレベルの場合、データ信号線ＷＡＸＡ，ＷＡＸＢには、第１のフェーズにおいて、ハイレベルのデータ信号が出力される。また、第２のフェーズにおいて、ローレベルのデータ信号が出力される。また、第３のフェーズにおいて、ハイレベルのデータ信号が出力される。
【００３９】
データ信号生成回路４０は、特に限定されるものではないが、例えば図６に示すような回路により構成することができる。この例では、まず、データ信号ＷＤＸとライトイネーブル信号ＷＥＰとを、ＮＡＮＤゲートＮＡＧ５により論理演算する。また、書き込み制御信号ＷＥＰ２を、ＮＯＴゲートＮＧ３により反転する。また、データ信号ＷＤＸと書き込み制御信号ＷＥＰ１とを、ＮＡＮＤゲートＮＡＧ６により論理演算する。また、データ信号ＷＤと書き込み制御信号ＷＥＰ２とを、ＮＡＮＤゲートＮＡＧ７により論理演算する。次いで、ＮＡＮＤゲートＮＡＧ５の出力信号とＮＯＴゲートＮＧ３の出力信号とを、ＮＡＮＤゲートＮＡＧ８により論理演算する。また、ＮＡＮＤゲートＮＡＧ６の出力信号とＮＡＮＤゲートＮＡＧ７の出力信号とを、ＮＡＮＤゲートＮＡＧ９により論理演算する。
【００４０】
ＮＡＮＤゲートＮＡＧ８の出力信号は、ＰチャネルＭＯＳトランジスタＰＴ１のゲート電極に入力される。ＮＡＮＤゲートＮＡＧ９の出力信号は、ＮチャネルＭＯＳトランジスタＮＴ５のゲート電極に入力される。ＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ５とは直列に接続されており、ＰチャネルＭＯＳトランジスタＰＴ１側の端部に電源電圧が接続され、ＮチャネルＭＯＳトランジスタＮＴ５側の端部に基準電圧が接続されている。データ信号ＷＡ＿ｏｗｎは、ＰチャネルＭＯＳトランジスタＰＴ１とＮチャネルＭＯＳトランジスタＮＴ５との接続ノードから出力される。また、ＮＡＮＤゲートＮＡＧ８の出力信号は、ＰチャネルＭＯＳトランジスタＰＴ２のゲート電極に入力される。ＮＡＮＤゲートＮＡＧ９の出力信号は、ＮチャネルＭＯＳトランジスタＮＴ６のゲート電極に入力される。ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ６とは直列に接続されており、ＰチャネルＭＯＳトランジスタＰＴ２側の端部に電源電圧が接続され、ＮチャネルＭＯＳトランジスタＮＴ６側の端部に基準電圧が接続されている。データ信号ＷＡ＿ｏｔｈｅｒは、ＰチャネルＭＯＳトランジスタＰＴ２とＮチャネルＭＯＳトランジスタＮＴ６との接続ノードから出力される。
【００４１】
次に、本実施形態による半導体記憶装置の書き込み方法について図１乃至図８を用いて説明する。
【００４２】
メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベル（基準電圧Ｖｓｓ、例えば、接地電位の０Ｖ）に保持されている。また、ライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒは、ローレベルに保持されている。これらから生成される書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３及びカラム選択信号ＣＳＷ＿ｏｗｎ、ＣＳＷ＿ｏｔｈｅｒも、ローレベルに保持されている。
【００４３】
まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたカラムに対応するビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをハイレベル（電源電圧Ｖｄｄ）にプリチャージする。これにより、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ１１）。
【００４４】
次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベル（電圧Ｖｄｄ）の信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み補助回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎと、ローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとを出力する。
【００４５】
ここでは、ビット線ＢＬＡ，／ＢＬＡに接続されたメモリセルＭＣに書き込みを行うものとする。また、ビット線ＢＬＡが“０”書き込み側のビット線であり、ビット線／ＢＬＡが“１”書き込み側のビット線である場合を想定する。
【００４６】
ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎとローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとが入力されると、書き込み制御信号生成回路２０により、ハイレベルの書き込み制御信号ＷＥＰ１と、ローレベルの書き込み制御信号ＷＥＰ２，ＷＥＰ３が出力される。
【００４７】
すると、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０から、データ線ＷＡＡ，ＷＡＢにローレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力される。また、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０から、データ線ＷＡＸＡ，ＷＡＸＢにハイレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオンになり、ＮチャネルＭＯＳトランジスタＮＴ４がオフになる。
【００４８】
また、カラム制御信号生成回路３０Ａ，３０Ｂから、ハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎ，ＣＳＷ＿ｏｔｈｅｒが、それぞれカラム選択信号線ＣＳＷＡ，ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ１Ｂ，ＮＴ２Ａ，ＮＴ２Ｂがオンになり、データ線ＷＡＡ，ＷＡＢ，ＷＡＸＡ，ＷＡＸＢが、それぞれビット線ＢＬＡ，ＢＬＢ，／ＢＬＡ，／ＢＬＢに接続される。これにより、ビット線ＢＬＡ，ＢＬＢがローレベルにディスチャージされ、ビット線／ＢＬＡ，／ＢＬＢはハイレベルのまま保持される（ステップＳ１２）。
【００４９】
ビット線ＢＬＡ，ＢＬＢがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ１がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ２がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ３は、ローレベルのままである。
【００５０】
すると、カラム制御信号生成回路３０Ａからはローレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからはハイレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａがオフになり、ビット線ＢＬＡとビット線ＢＬＢとが切断され、ビット線／ＢＬＡとビット線／ＢＬＢとが切断される。ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂはオンのままである。
【００５１】
また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＡ，ＷＡＢがフローティング状態となり、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＸＡ，ＷＡＸＢにローレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ３がオフになる。また、データ線ＷＡＢにＮチャネルＭＯＳトランジスタＮＴ１Ｂを介して接続されたビット線ＢＬＢは、フローティング状態となる。
【００５２】
また、データ線ＷＡＸＢに出力されたローレベルのデータ信号ＷＡＸ＿ｏｔｈｅｒにより、ビット線／ＢＬＢがローレベルにディスチャージされる。なお、ＮチャネルＭＯＳトランジスタＮＴ２Ａ，ＮＴ４はオフのため、ビット線／ＢＬＡはハイレベルのままである。
【００５３】
このとき、ビット線／ＢＬＢとビット線ＢＬＢとは寄生容量Ｃによって容量結合されているため、ビット線／ＢＬＢの電圧が下がることによってフローティング状態のビット線ＢＬＢの電位が引き下げられる。これにより、ビット線ＢＬＢの電圧がマイナス側にシフトする。また、ＮチャネルＭＯＳトランジスタＮＴ１Ｂはオンのため、ビット線ＢＬＢに接続されたデータ線ＷＡＢの電圧も、マイナス側にシフトする（ステップＳ１３）。
【００５４】
ビット線／ＢＬＢがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ２がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ３がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ１は、ローレベルのままである。
【００５５】
すると、カラム制御信号生成回路３０Ａからハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからローレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。
【００５６】
また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＡ，ＷＡＢがフローティング状態となり、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＸＡ，ＷＡＸＢにハイレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。
【００５７】
これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂがオフになり、データ線ＷＡＡ，ＷＡＢがビット線ＢＬＢから切断される。また、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａ，ＮＴ３がオンになり、ビット線ＢＬＡとデータ線ＷＡＡ，ＷＡＢとが接続され、ビット線ＢＬＡの電圧がマイナス側にシフトする。また、ビット線／ＢＬＡにはデータ線ＷＡＸＡからハイレベルのデータ信号ＷＡＸ＿ｏｗｎが入力されるため、ビット線／ＢＬＡはハイレベルにクランプされる。
【００５８】
この結果、ビット線ＢＬＡとビット線／ＢＬＡとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなる。すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなり、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ１４）。
【００５９】
この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ１５）。
【００６０】
このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイブロック１０Ａ，１０Ｂへの書き込みを完了する。
【００６１】
図８は、ビット線ＢＬＢとビット線／ＢＬＢとの間の寄生容量Ｃと、ビット線ＢＬＡの電圧シフト量との関係をシミュレーションにより求めた結果を示すグラフである。図中、◆印のプロットは、２５℃の条件でビット線／ＢＬＢの電圧を１．２Ｖから０Ｖに下げた場合の計算例である。■印のプロットは、１２５℃の条件でビット線／ＢＬＢの電圧を１．４Ｖから０Ｖに下げた場合の計算例である。▲印のプロットは、−４０℃の条件でビット線／ＢＬＢの電圧を１．０Ｖから０Ｖに下げた場合の計算例である。本シミュレーションでは、各ビット線ＢＬに１２８個のメモリセルが接続された場合を想定した。
【００６２】
図８に示すように、何れの条件の場合にも、ビット線／ＢＬＢの電圧を下げることによってビット線ＢＬＡの電圧をマイナス側にシフトできることを確認できた。ビット線ＢＬＡの電圧シフト量は、ビット線間の寄生容量Ｃの値にもよるが、最大でビット線／ＢＬＢの電圧降下量に対して半分程度であった。
【００６３】
ビット線ＢＬの電圧シフト量は、ビット線ＢＬ間の寄生容量Ｃを大きくするほどに、大きくすることができる。その一方、ビット線ＢＬ間の寄生容量Ｃが大きくなると、動作速度が低下する。寄生容量Ｃの値は、要求される書き込みアシスト効果と動作速度との兼ね合いから、適宜設定することが望ましい。
【００６４】
本実施形態による半導体記憶装置の書き込み方法では、ビット線ＢＬの電位をＶｓｓからマイナスの電圧にシフトする際に、書き込み対象のメモリセルＭＣが属するメモリセルアレイブロック１０Ａに隣接するメモリセルアレイブロック１０Ｂのビット線間の寄生容量を用いる。この寄生容量Ｃは、複数のビット線を平行に配置する一般的なセルレイアウトでは不可避的に形成されるものであり、容量を形成するための面積的なペナルティは発生しない。この点で、本実施形態による半導体記憶装置は、ビット線ＢＬの電位をＶｓｓからマイナスの電圧にシフトするために用いる容量素子を別途設ける場合と比較して、周辺回路面積を縮小することができ、集積化の面で有利である。
【００６５】
また、後述する参考例に示すように、一種類の容量素子で様々な構成・規模のＳＲＡＭを制御する場合、ビット線に連なるメモリセル数に関わらず固定の容量値となるため、ＳＲＡＭ構成の違いによるアシスト特性に依存性が生じる。一般的には、安全側の設計となり、構成が大きなＳＲＡＭにおいては補助効果が小さくなる。また逆に、ＳＲＡＭ構成に応じて容量素子を配置する場合、設計する規模が非常に大きくなり、設計コストが増大する。
【００６６】
この点、本実施形態による半導体記憶装置では、Ｒｏｗ数（駆動するセル数）に比例した容量が付加されるため、ＳＲＡＭ構成（規模）に関わらず一定の高い書き込みアシスト効果を得ることができる。
【００６７】
このように、本実施形態によれば、書き込み対象のメモリセルが属するメモリセルアレイブロックに隣接する他のメモリセルアレイブロックに属するビット線対間の寄生容量を利用して、ローレベルを印加する側のビット線の電圧を降圧して書き込みを行うので、メモリセルへの書き込み動作を助長し、書き込みマージンを改善することができる。また、ビット線電圧を降圧するために用いる容量はビット線間の寄生容量であるため、回路面積の増加を大幅に抑えることができる。また、Ｒｏｗ数に比例した容量が付加されるため、ＳＲＡＭ構成に関わらず、一定の高い書き込みアシスト効果を得ることができる。
【００６８】
［第２実施形態］
第２実施形態による半導体記憶装置及びその書き込み方法について図９及び図１０を用いて説明する。図１乃至図８に示す第１実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００６９】
図９は、本実施形態による半導体記憶装置の書き込み回路の構造を示す回路図である。図１０は、本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。
【００７０】
第１実施形態による半導体記憶装置及びその書き込み方法では、隣接するメモリセルアレイブロックのビット線間の寄生容量を利用して“０”書き込み側のビット線の電圧をマイナス側にシフトすることにより、メモリセルＭＣへの書き込み電圧幅を増加した。本実施形態では、同様の手法を用い、“１”書き込み側のビット線の電圧をプラス側にシフトすることによってメモリセルＭＣへの書き込み電圧幅を増加しうる半導体記憶装置及びその書き込み方法を説明する。
【００７１】
はじめに、本実施形態による半導体記憶装置の構造について図９及び図１０を用いて説明する。
【００７２】
本実施形態による半導体記憶装置は、書き込み補助回路１４及びデータ信号生成回路４０の回路構成が異なるほかは、第１実施形態による半導体記憶装置と同様である。
【００７３】
本実施形態による半導体記憶装置の書き込み補助回路１４は、図９に示すように、図３の書き込み補助回路１４において、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４の代わりにＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２を用いたものである。
【００７４】
本実施形態による半導体記憶装置のデータ信号生成回路４０は、ここでは具体的な回路構成は省略するが、第１実施形態の場合と同様、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズ、書き込み制御信号ＷＥＰ３がハイレベルである第３のフェーズのそれぞれにおいて、以下のようなデータ信号を生成する回路である。
【００７５】
すなわち、書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。
【００７６】
逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第３のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。
【００７７】
例えば、ビット線ＢＬＡに書き込むべきデータ信号ＷＤがローレベルの場合、データ信号線ＷＡＡ，ＷＡＢには、第１のフェーズにおいて、ローレベルのデータ信号が出力される。また、第２のフェーズにおいて、ハイレベルのデータ信号が出力される。また、第３のフェーズにおいて、ローレベルのデータ信号が出力される。
【００７８】
また、例えば、ビット線／ＢＬＡに書き込むべきデータ信号ＷＤがハイレベルの場合、データ信号線ＷＡＸＡ，ＷＡＸＢには、第１のフェーズにおいて、ハイレベルの電圧が出力される。また、第２のフェーズ及び第３のフェーズにおいて、データ線ＷＡＡ，ＷＡＢはフローティング状態とする。
【００７９】
次に、本実施形態による半導体記憶装置の書き込み方法について図９及び図１０を用いて説明する。
【００８０】
メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベルに保持されている。また、ライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒは、ローレベルに保持されている。これらから生成される書き込み制御信号ＷＥＰ１，ＷＥＰ２，ＷＥＰ３及びカラム選択信号ＣＳＷ＿ｏｗｎ、ＣＳＷ＿ｏｔｈｅｒも、ローレベルに保持されている。
【００８１】
まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたカラムに対応するビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをハイレベル（電源電圧Ｖｄｄ）にプリチャージする。これにより、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ２１）。
【００８２】
次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベルの信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み補助回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎと、ローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとを出力する。
【００８３】
ここでは、ビット線ＢＬＡ，／ＢＬＡに接続されたメモリセルＭＣに書き込みを行うものとする。また、ビット線ＢＬＡが“０”書き込み側のビット線であり、ビット線／ＢＬＡが“１”書き込み側のビット線である場合を想定する。
【００８４】
ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎとローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとが入力されると、書き込み制御信号生成回路２０により、ハイレベルの書き込み制御信号ＷＥＰ１と、ローレベルの書き込み制御信号ＷＥＰ２，ＷＥＰ３が出力される。
【００８５】
すると、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０から、データ線ＷＡＡ，ＷＡＢにローレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力され、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０からデータ線ＷＡＸＡ，ＷＡＸＢにハイレベルのデータ信号ＷＡＸ＿ｏｗｎ，ＷＡＸ＿ｏｔｈｅｒが出力される。これにより、ＰチャネルＭＯＳトランジスタＰＴ１がオフになり、ＰチャネルＭＯＳトランジスタＰＴ２がオンになる。
【００８６】
また、カラム制御信号生成回路３０Ａ，３０Ｂから、ハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎ，ＣＳＷ＿ｏｔｈｅｒが、それぞれカラム選択信号線ＣＳＷＡ，ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ１Ｂ，ＮＴ２Ａ，ＮＴ２Ｂがオンになり、データ線ＷＡＡ，ＷＡＢ，ＷＡＸＡ，ＷＡＸＢが、それぞれビット線ＢＬＡ，ＢＬＢ，／ＢＬＡ，／ＢＬＢに接続される。これにより、ビット線ＢＬＡ，ＢＬＢがローレベルにディスチャージされ、ビット線／ＢＬＡ，／ＢＬＢはハイレベルのまま保持される（ステップＳ２２）。
【００８７】
ビット線ＢＬＡ，ＢＬＢがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ１がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ２がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ３は、ローレベルのままである。
【００８８】
すると、カラム制御信号生成回路３０Ａからはローレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからはハイレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａがオフになり、ビット線ＢＬＡとビット線ＢＬＢとが切断され、ビット線／ＢＬＡとビット線／ＢＬＢとが切断される。ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂはオンのままである。
【００８９】
また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＡ，ＷＡＢにハイレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力され、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＸＡ，ＷＡＸＢがフローティング状態となる。これにより、ＰチャネルＭＯＳトランジスタＰＴ２がオフになる。また、データ線ＷＡＸＢにＮチャネルＭＯＳトランジスタＮＴ２Ｂを介して接続されたビット線／ＢＬＢは、フローティング状態となる。
【００９０】
また、データ線ＷＡＢに出力されたハイレベルのデータ信号ＷＡ＿ｏｔｈｅｒにより、ビット線ＢＬＢがハイレベルになる。なお、ＮチャネルＭＯＳトランジスタＮＴ２Ａ及びＰチャネルＭＯＳトランジスタＰＴ１はオフのため、ビット線ＢＬＡはローレベルのままである。
【００９１】
このとき、ビット線ＢＬＢとビット線／ＢＬＢとは寄生容量Ｃによって容量結合されているため、ビット線ＢＬＢの電圧が上がることによってフローティング状態のビット線／ＢＬＢの電位が引き上げられる。これにより、ビット線／ＢＬＢの電圧がプラス側にシフトする。また、ＮチャネルＭＯＳトランジスタＮＴ２Ｂはオンのため、ビット線／ＢＬＢに接続されたデータ線ＷＡＸＢの電圧も、プラス側にシフトする（ステップＳ２３）。
【００９２】
ビット線ＢＬＢが十分にハイレベルになった後、書き込み制御信号ＷＥＰ２がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ３がハイレベルに立ち上がる。書き込み制御信号ＷＥＰ１は、ローレベルのままである。
【００９３】
これにより、カラム制御信号生成回路３０Ａからハイレベルのカラム選択信号ＣＳＷ＿ｏｗｎがカラム選択信号線ＣＳＷＡに出力され、カラム制御信号生成回路３０Ｂからローレベルのカラム選択信号ＣＳＷ＿ｏｔｈｅｒがカラム選択信号線ＣＳＷＢに出力される。
【００９４】
また、データ線ＷＡＡ，ＷＡＢに接続されたデータ信号生成回路４０からはデータ線ＷＡＡ，ＷＡＢにローレベルのデータ信号ＷＡ＿ｏｗｎ，ＷＡ＿ｏｔｈｅｒが出力され、データ線ＷＡＸＡ，ＷＡＸＢに接続されたデータ信号生成回路４０によってデータ線ＷＡＸＡ，ＷＡＸＢがフローティング状態となる。
【００９５】
これにより、ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂがオフになり、データ線ＷＡＡ，ＷＡＢがビット線ＢＬＢから切断される。また、ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａ及びＰチャネルＭＯＳトランジスタＰＴ２がオンになり、ビット線／ＢＬＡにデータ線ＷＡＸＡ，ＷＡＸＢが接続され、ビット線／ＢＬＡの電圧がプラス側にシフトする。また、ビット線ＢＬＡにはデータ線ＷＡＸＡからローレベルのデータ信号ＷＡ＿ｏｗｎが入力されるため、ビット線ＢＬＡはローレベルにクランプされる。
【００９６】
この結果、ビット線ＢＬＡとビット線／ＢＬＡとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなる。すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなり、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ２４）。
【００９７】
この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ２５）。
【００９８】
このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイブロック１０Ａ，１０Ｂへの書き込みを完了する。
【００９９】
このように、本実施形態によれば、書き込み対象のメモリセルが属するメモリセルアレイブロックに隣接する他のメモリセルアレイブロックに属するビット線対間の寄生容量を利用して、ハイレベルを印加する側のビット線の電圧を昇圧して書き込みを行うので、メモリセルへの書き込み動作を助長し、書き込みマージンを改善することができる。また、ビット線電圧を昇圧するために用いる容量はビット線間の寄生容量であるため、回路面積の増加を大幅に抑えることができる。また、Ｒｏｗ数に比例した容量が付加されるため、ＳＲＡＭ構成に関わらず、一定の高い書き込みアシスト効果を得ることができる。
【０１００】
［参考例］
参考例による半導体記憶装置及びその書き込み方法について図１１乃至図１５を用いて説明する。図１乃至図１０に示す第１及び第２実施形態による半導体記憶装置及びその書き込み方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１０１】
図１１は、本参考例による半導体記憶装置の書き込み補助回路の構造を示す回路図である。図１２乃至図１４は、本参考例による半導体記憶装置の書き込み制御回路の構造を示す回路図である。図１５は、本参考例による半導体記憶装置の書き込み方法を示すタイムチャートである。
【０１０２】
はじめに、本参考例による半導体記憶装置の構造について図１１乃至図１５を用いて説明する。
【０１０３】
図１１に示すように、ビット線ＢＬＡとビット線ＢＬＢとは、ＮチャネルＭＯＳトランジスタＮＴ１Ａ及びＮチャネルＭＯＳトランジスタＮＴ１Ｂを介して接続されている。また、ビット線／ＢＬＡとビット線／ＢＬＢとは、ＮチャネルＭＯＳトランジスタＮＴ２Ａ及びＮチャネルＭＯＳトランジスタＮＴ２Ｂを介して接続されている。
【０１０４】
ＮチャネルＭＯＳトランジスタＮＴ１Ａ，ＮＴ２Ａのゲート電極には、カラム選択信号線ＣＳＷＡが接続されている。ＮチャネルＭＯＳトランジスタＮＴ１Ｂ，ＮＴ２Ｂのゲート電極には、カラム選択信号線ＣＳＷＢが接続されている。
【０１０５】
カラム選択信号線ＣＳＷＡ，ＣＳＷＢには、図１２に示す回路により生成されるカラム選択信号ＣＳＷ＿ｏｗｎ，ＣＳＷ＿ｏｔｈｅｒが入力される。図１２（ａ）がカラム選択信号ＣＳＷ＿ｏｗｎを生成するカラム制御信号生成回路３０Ａであり、図１２（ｂ）がカラム選択信号ＣＳＷ＿ｏｔｈｅｒを生成するカラム制御信号生成回路３０Ｂである。
【０１０６】
ＮチャネルＭＯＳトランジスタＮＴ１ＡとＮチャネルＭＯＳトランジスタＮＴ１Ｂとの接続ノードには、データ線ＷＡが接続されている。また、容量素子Ｃ１を介してデータ線ＷＡ２が接続されている。ＮチャネルＭＯＳトランジスタＮＴ２ＡとＮチャネルＭＯＳトランジスタＮＴ２Ｂとの接続ノードには、データ線ＷＡＸが接続されている。また、容量素子Ｃ２を介してデータ線ＷＡ２Ｘが接続されている。
【０１０７】
データ線ＷＡ，ＷＡＸには、図１３に示すデータ信号生成回路４０Ａにより生成されるデータ信号が入力される。また、データ線ＷＡ２，ＷＡ２Ｘには、図１４に示すデータ信号生成回路４０Ｂにより生成されるデータ信号が入力される。
【０１０８】
書き込み制御信号ＷＥＰ１，ＷＥＰ２は、図４と同様の制御信号生成回路により生成される。書き込み制御信号ＷＥＰ１，ＷＥＰ２は、図１５に示すように、ライトイネーブル信号ＷＥＰがハイレベルの間に順番に立ち上がっては立ち下がる信号である。
【０１０９】
図１３に示すデータ信号生成回路４０Ａは、ライトイネーブル信号ＷＥＰ、書き込み制御信号ＷＥＰ１，ＷＥＰ２及び書き込みデータ信号ＷＤに基づき、データ線ＷＡ，ＷＡＸに入力されるデータ信号を生成する。
【０１１０】
データ信号生成回路４０Ａは、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズのそれぞれにおいて、特定のデータ信号を生成する。データ信号生成回路４０Ａは、データ線ＷＡ及びデータ線ＷＡＸのそれぞれに接続して設けられている。
【０１１１】
書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。
【０１１２】
逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）をフローティング状態とする。
【０１１３】
図１４に示すデータ信号生成回路４０Ｂは、書き込み制御信号ＷＥＰ１，ＷＥＰ２及び書き込みデータ信号ＷＤに基づき、データ線ＷＡ２，ＷＡＸ２に入力されるデータ信号を生成する。
【０１１４】
データ信号生成回路４０Ｂは、書き込み制御信号ＷＥＰ１がハイレベルである第１のフェーズ、書き込み制御信号ＷＥＰ２がハイレベルである第２のフェーズのそれぞれにおいて、特定のデータ信号を生成する。データ信号生成回路６０は、データ線ＷＡ２及びデータ線ＷＡＸ２のそれぞれに接続して設けられている。
【０１１５】
書き込むべきデータ信号ＷＤがハイレベルであり、その反転信号であるデータ信号ＷＤＸがローレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にローレベルのデータ信号を出力する。
【０１１６】
逆に、書き込むべきデータ信号ＷＤがローレベルであり、その反転信号であるデータ信号ＷＤＸがハイレベルの場合、第１のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。第２のフェーズでは、データ線ＷＡ（又はデータ線ＷＡＸ）にハイレベルのデータ信号を出力する。
【０１１７】
次に、本実施形態による半導体記憶装置の書き込み方法について図１１乃至図１５を用いて説明する。
【０１１８】
メモリセルＭＣが待機状態のとき、ワード線ＷＬはローレベルに保持されている。また、ライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｎ，ＡＤＲ＿ｏｗｎ，ＡＤＲ＿ｏｔｈｅｒは、ローレベルに保持されている。これらから生成される書き込み制御信号ＷＥＰ１，ＷＥＰ２及びカラム選択信号ＣＳＷ＿ｏｗｎ、ＣＳＷ＿ｏｔｈｅｒも、ローレベルに保持されている。
【０１１９】
まず、書き込みの初期段階として、書き込み対象のメモリセルＭＣが接続されたカラムに対応するビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをハイレベルにプリチャージする。これにより、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢの電圧がハイ側の電圧Ｖｄｄに昇圧される（ステップＳ３１）。
【０１２０】
次いで、書き込み対象のメモリセルＭＣが接続されるワード線ＷＬにハイレベルの信号を出力し、書き込み対象のメモリセルＭＣの選択トランジスタ（ＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４）をオンにする。また、書き込み制御回路１６から、書き込み対象のメモリセルＭＣが接続される書き込み補助回路１４に、ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎと、ローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとを出力する。
【０１２１】
ここでは、ビット線ＢＬＡ，／ＢＬＡに接続されたメモリセルＭＣに書き込みを行うものとする。また、ビット線ＢＬＡが“０”書き込み側のビット線であり、ビット線／ＢＬＡが“１”書き込み側のビット線である場合を想定する。
【０１２２】
ハイレベルのライトイネーブル信号ＷＥＰ及びアドレス選択信号ＡＤＲｒ、ＡＤＲ＿ｏｗｎとローレベルのアドレス選択信号ＡＤＲ＿ｏｔｈｅｒとが入力されると、ハイレベルの書き込み制御信号ＷＥＰ１と、ローレベルの書き込み制御信号ＷＥＰ２とが出力される。
【０１２３】
すると、データ信号生成回路４０Ａから、データ線ＷＡにローレベルのデータ信号が出力され、データ線ＷＡＸにハイレベルのデータ信号が出力される。また、データ信号生成回路４０Ｂから、データ線ＷＡ２にハイレベルのデータ信号が出力され、データ線ＷＡ２Ｘにハイレベルのデータ信号が出力される（ステップＳ３２）。
【０１２４】
ビット線ＢＬＡがローレベルまで十分にディスチャージされた後、書き込み制御信号ＷＥＰ１がローレベルに立ち下がり、これに続いて書き込み制御信号ＷＥＰ２がハイレベルに立ち上がる。
【０１２５】
すると、データ信号生成回路４０Ａによってデータ線ＷＡがフローティング状態となり、データ線ＷＡＸにはデータ信号生成回路４０Ａからハイレベルのデータ信号が出力される。また、データ信号生成回路４０Ｂから、データ線ＷＡ２にローレベルのデータ信号が出力され、データ線ＷＡ２Ｘにハイレベルのデータ信号が出力される。
【０１２６】
このとき、データ線ＷＡ２とデータ線ＷＡとは容量素子Ｃ１によって容量結合されているため、データ線ＷＡ２の電圧が下がることによってフローティング状態のデータ線ＷＡの電圧が引き下げられる。これにより、データ線ＷＡの電圧がマイナス側にシフトする。同時に、データ線ＷＡに接続されたビット線ＢＬＡの電圧がマイナス側にシフトする。
【０１２７】
この結果、ビット線ＢＬＡとビット線／ＢＬＡとの間の電位幅が電圧Ｖｄｄと電圧Ｖｓｓとの差分よりも大きくなる。すなわち、メモリセルＭＣへの書き込み電圧が相対的に大きくなり、メモリセルＭＣへの書き込み特性を向上することができる（ステップＳ３３）。
【０１２８】
この後、ワード線ＷＬをローレベルに戻してＮチャネルＭＯＳトランジスタＮＱ３，ＮＱ４をオフにし、メモリセルＭＣへの書き込みを完了する。また、ビット線ＢＬＡ，／ＢＬＡ，ＢＬＢ，／ＢＬＢをプリチャージし、次のメモリセルＭＣの書き込みに備える（ステップＳ３４）。
【０１２９】
このような書き込みを、行アドレス及び列アドレスを変えて繰り返し行い、メモリセルアレイブロック１０Ａ，１０Ｂへの書き込みを完了する。
【０１３０】
本参考例による半導体記憶装置の書き込み方法では、書き込み時に用いる負の電圧を発生させるために、各ビット線対に接続して容量素子Ｃ１，Ｃ２を設ける必要があり、大きな面積増加になる。
【０１３１】
また、容量素子の容量値が大きすぎると、ビット線の電位が下がりすぎてしまい、ワード線がオフしているはずのメモリセルのトランスファーにゲートソース間電圧が生じて非選択セルへの書き込み電流が生じるなど、誤動作の原因になる。また、逆に小さすぎれば十分な書き込み補助効果が得られない。そのため、様々なワード数のレイアウトを展開作成するとき、ビット線の長さに応じて容量素子のサイズをチューニングする必要があり、れーアウトデータを作成しにくいのと同時に設計コストが増大する。
【０１３２】
［変形実施形態］
以上、半導体記憶装置及びその書き込み方法の実施形態を説明してきたが、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変形、追加、置換等が可能である。
【符号の説明】
【０１３３】
１０Ａ，１０Ｂ…メモリセルアレイブロック
１２…行選択回路
１４…書き込み補助回路
１６…書き込み制御回路
２０…書き込み制御信号生成回路
２２，２４，２６…遅延回路
３０Ａ，３０Ｂ…カラム制御信号生成回路
４０，４０Ａ，４０Ｂ…データ信号生成回路
【図１】
0005867092.tif 000002
【図２】
0005867092.tif 000003
【図３】
0005867092.tif 000004
【図４】
0005867092.tif 000005
【図５】
0005867092.tif 000006
【図６】
0005867092.tif 000007
【図７】
0005867092.tif 000008
【図８】
0005867092.tif 000009
【図９】
0005867092.tif 000010
【図１０】
0005867092.tif 000011
【図１１】
0005867092.tif 000012
【図１２】
0005867092.tif 000013
【図１３】
0005867092.tif 000014
【図１４】
0005867092.tif 000015
【図１５】
0005867092.tif 000016