(57)【特許請求の範囲】
【請求項１】
直流電力と交流電力を双方向に変換して供給する三相電力変換回路を有し、この三相電力変換回路の直流側には直流コンデンサと負荷が接続され、交流側にはインダクタンス特性を持つ平滑フィルタを介して三相交流電源が接続される一方、上記平滑フィルタのリアクトルに流れる各相の検出電流と予め設定されたヒステリシス幅をもった各相の電流指令値とを比較して、上記検出電流が上記電流指令値の上記ヒステリシス幅の内に収まるように上記三相電力変換回路を構成するスイッチング素子のオン／オフ制御用のゲート信号を生成するヒステリシス制御回路を備えた電力変換装置において、
上記ヒステリシス制御回路は、各相に対応する上記電流指令値の正負のピーク値を含まない所定の期間にわたって、上記電流指令値の各相に対応した上記三相電力変換回路のアームを構成する高圧側と低圧側の一対の上記スイッチング素子の内、一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定するゲート信号を生成する、ことを特徴とする電力変換装置。
【請求項２】
上記所定の期間は、各相の上記電流指令値の基準位相のπ／６から２π／６、４π／６から５π／６、７π／６から８π／６、１０π／６から１１π／６（ｒａｄ）の各期間であり、上記ヒステリシス制御回路は、上記π／６から２π／６および上記４π／６から５π／６（ｒａｄ）の各期間では、高圧側の上記スイッチング素子を強制的にオンするとともに低圧側の上記スイッチング素子を強制的にオフし、上記７π／６から８π／６および上記１０π／６から１１π／６（ｒａｄ）の各期間では高圧側の上記スイッチング素子を強制的にオフするとともに低圧側の上記スイッチング素子を強制的にオンするゲート信号を生成するものである、請求項１に記載の電力変換装置。
【請求項３】
上記所定の期間は、各相の上記電流指令値の基準位相のπ／６から２π／６、４π／６から５π／６、７π／６から８π／６、１０π／６から１１π／６（ｒａｄ）の各期間の範囲内に含まれ、かつ当該各期間より短い期間である請求項２に記載の電力変換装置。
【請求項４】
上記所定の期間は、上記三相電力変換回路の各相の出力電圧を検出してその検出電圧の絶対値の大きさを互いに比較した場合に、ある一相の上記検出電圧の大きさが他の二相の上記検出電圧の大きさの間の中間電圧相に相当する期間であり、上記ヒステリシス制御回路は、上記中間電圧相の期間の上記検出電圧が正の場合には高圧側の上記スイッチング素子を強制的にオンするとともに低圧側の上記スイッチング素子を強制的にオフし、上記中間電圧相の期間の上記検出電圧が負の場合には高圧側の上記スイッチング素子を強制的にオフするとともに低圧側の上記スイッチング素子を強制的にオンするゲート信号を生成するものである、請求項１に記載の電力変換装置。
【請求項５】
上記所定の期間は、上記中間電圧相の期間の範囲内に含まれ、かつ当該中間電圧相の期間よりも短い期間である、請求項４に記載の電力変換装置。
【請求項６】
直流電力と交流電力を双方向に変換して供給する三相電力変換回路を有し、この三相電力変換回路の直流側には直流コンデンサと負荷が接続され、交流側にはインダクタンス特性を持つ平滑フィルタを介して三相交流電源が接続される一方、上記平滑フィルタのリアクトルに流れる各相の検出電流と予め設定されたヒステリシス幅をもった各相の電流指令値とを比較して、上記検出電流が上記電流指令値の上記ヒステリシス幅の内に収まるように上記三相電力変換回路を構成するスイッチング素子のオン／オフ制御用のゲート信号を生成するヒステリシス制御回路を備えた電力変換装置を適用し、
各相に対応する上記電流指令値の正負のピーク値を含まない所定の期間にわたって、上記電流指令値の各相に対応した上記三相電力変換回路のアームを構成する高圧側と低圧側の一対の上記スイッチング素子の内、一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定することを特徴とする電力変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ヒステリシス制御方式に基づいて三相の電力変換を行う電力変換装置および電力変換方法に関するものである。
【背景技術】
【０００２】
従来の三相の電力変換を行う場合の制御方式として、出力電圧指令値に基づく例えば正弦波等の信号波と、スイッチング周波数を定める例えば三角波等の搬送波とを比較して、信号波と搬送波との大小により所定のパルス幅を有するゲート信号を生成してスイッチング素子に出力する搬送波比較方式と、各相の出力電流の検出値と各相の正弦波の出力電流指令値とをヒステリシス特性をもたせて比較し、出力電流が所定のヒステリシス幅以内に収まるようにスイッチング素子のゲート信号を生成してスイッチング素子に出力するヒステリシス制御方式とがある。
【０００３】
この場合、後者のヒステリシス制御方式は、前者の搬送波比較方式に比べて電源電圧の変動の影響を受けにくく安定した電力変換を行える。また、前者の搬送波比較方式に比較して、リアクトルのインダクタンス値の電流高調波への依存度が小さく、リアクトルの小型化が可能であるという利点がある。
【０００４】
ところで、上記のヒステリシス制御方式に基づく電力変換装置において、スイッチング素子のスイッチング回数が多い程、スイッチング損失も増大することから、スイッチング損失を削減するために、従来技術では、次のような提案がなされている。すなわち、各相の電流指令値の正側のピーク値を含む所定期間だけ、ヒステリシス制御回路からのゲート信号に依らずに、三相のインバータ回路の上記電流指令値に対応する各相の直流電圧高圧側に接続されている上側スイッチング素子を強制的にオンさせると共に、直流電圧低圧側に接続されている下側スイッチング素子を強制的にオフさせる一方、各相の電流指令値の負側のピーク値を含む所定期間だけ、ヒステリシス制御回路からのゲート信号に依らずに、三相のインバータ回路の上記電流指令値に対応する各相の直流電圧高圧側に接続されている上側スイッチング素子を強制的にオフさせると共に、直流電圧低圧側に接続されている下側スイッチング素子を強制的にオンさせるようにしたものが提案されている（例えば、下記の特許文献１参照）。
【０００５】
このように、特許文献１記載の従来技術では、ヒステリシス制御方式を採用する場合において、各相の電流指令値の正負のピーク値を含む所定期間だけ各相のスイッチング素子をスイッチング動作させずに強制的にオンするので、ピーク値を含む所定期間においてスイッチング回数を低減して余分なスイッチング損失が発生するのを抑制することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１２０３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の特許文献１記載の従来の電力変換装置は、各相の電流指令値の正負のピーク値を含む所定期間は該当相のスイッチング素子のスイッチング動作を制限し、残りの二相のスイッチング素子はスイッチング動作を継続して三相の電流を制御している。この場合、三相電流の和はゼロであることから、二相のヒステリシス制御により、電流の変動はほぼ電流指令値のヒステリシス幅内に制御される。
【０００８】
しかし、電力変換装置を高力率で運転する場合、各相の電流指令値の正負のピーク付近は、電力変換装置の各相の出力電圧のピーク付近にほぼ一致する。この付近の位相では、電力変換装置の直流側に設けられたリアクトルの両端に印加される直流電圧と、電力変換装置の各相の出力電圧との電圧差が小さいため、電力変換装置の出力電流の変動も小さいことから、スイッチング動作を制限しない通常のヒステリシス制御方式でもスイッチングが少ない区間である。このため、この区間のスイッチング動作を制限しても、スイッチング回数の低減は限定的であり、大幅なスイッチング損失の削減は見込めない。
【０００９】
この発明は、上記の課題を解決するためになされたもので、ヒステリシス制御方式に基づいて三相の電力変換を行う場合において、従来よりもさらに大幅なスイッチング損失の削減を図ることができる電力変換装置および電力変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る電力変換装置は、直流電力と交流電力を双方向に変換して供給する三相電力変換回路を有し、この三相電力変換回路の直流側には直流コンデンサと負荷が接続され、交流側にはインダクタンス特性を持つ平滑フィルタを介して三相交流電源が接続される一方、上記平滑フィルタのリアクトルに流れる各相の検出電流と予め設定されたヒステリシス幅をもった各相の電流指令値とを比較して、上記検出電流が上記電流指令値の上記ヒステリシス幅内に収まるように上記三相電力変換回路を構成するスイッチング素子のオン／オフ制御用のゲート信号を生成するヒステリシス制御回路を備えた電力変換装置において、上記ヒステリシス制御回路は、各相に対応する上記電流指令値の正負のピーク値を含まない所定の期間にわたって、上記電流指令値の各相に対応した上記三相電力変換回路のアームを構成する高圧側と低圧側の一対の上記スイッチング素子の内、一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定するゲート信号を生成する、ことを特徴としている。
【００１１】
また、この発明に係る電力変換方法は、直流電力と交流電力を双方向に変換して供給する三相電力変換回路を有し、この三相電力変換回路の直流側には直流コンデンサと負荷が接続され、交流側にはインダクタンス特性を持つ平滑フィルタを介して三相交流電源が接続される一方、上記平滑フィルタのリアクトルに流れる各相の検出電流と予め設定されたヒステリシス幅をもった各相の電流指令値とを比較して、上記検出電流が上記電流指令値の上記ヒステリシス幅内に収まるように上記三相電力変換回路を構成するスイッチング素子のオン／オフ制御用のゲート信号を生成するヒステリシス制御回路を備えた電力変換装置を適用し、各相に対応する上記電流指令値の正負のピーク値を含まない所定の期間にわたって、上記電流指令値の各相に対応した上記三相電力変換回路のアームを構成する高圧側と低圧側の一対の上記スイッチング素子の内、一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定することを特徴としている。
【発明の効果】
【００１２】
この発明によれば、三相電力変換回路を構成する各相に対応したアームを構成する高圧側と低圧側の一対のスイッチング素子に対して、各相に対応する上記電流指令値の正負のピーク値を含まない所定の期間にわたって一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定する二相変調制御を行うので、従来よりもスイッチング回数の大幅な低減が可能となる。また、スイッチング回数を同等としたときにはフィルタリアクトルの小型化が可能となる。なお、電流歪率に制限がある場合には、スイッチング素子のオン／オフ動作を固定する期間を短くすることで対応が可能である。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１における電力変換装置の全体を示す構成図である。
【図２】この発明の実施の形態１の電力変換装置を構成するヒステリシス制御回路の部分を示すブロック図である。
【図３】この発明の実施の形態１の電力変換装置の三相電力変換回路における一相分の出力電圧と出力電流の関係を概念的に示す説明図である。
【図４】この発明の実施の形態１における二相変調方式の制御動作を示すフローチャートである。
【図５】この発明の実施の形態１において、二相変調制御を行う場合のＵ相、Ｖ相、Ｗ相の各位相の関係とスイッチング素子をオン／オフするタイミングとの関係を示す説明図である。
【図６】この発明の実施の形態３において、二相変調制御を行う場合のＵ相、Ｖ相、Ｗ相の各電圧位相とスイッチング素子をオン／オフするタイミングとの関係を示す説明図である。
【図７】この発明の実施の形態３における二相変調方式の制御動作を示すフローチャートである。
【発明を実施するための形態】
【００１４】
実施の形態１．
図１はこの発明の実施の形態１における電力変換装置の全体を示す構成図である。
【００１５】
この実施の形態１の電力変換装置１は、三相フルブリッジコンバータで構成された三相電力変換回路２を備え、この三相電力変換回路２には、その直流側に直流コンデンサ３と負荷４とが接続され、また交流側にはインダクタンス特性を持つ平滑フィルタ５を介して三相交流電源６が接続されている。そして、電力変換装置１は、三相交流電源６と負荷４との間で電力を双方向に変換するシステムとなっている。なお、接地点は三相交流電源６としている。
【００１６】
三相電力変換回路２は、Ｕ相、Ｖ相、Ｗ相の各相に対応した三相分のアームを備え、各アームは、上下一対のスイッチング素子７Ｕと８Ｕ、７Ｖと８Ｖ、７Ｗと８Ｗが直列に接続され、その各接続点に各相の交流端子を持つように構成されている。また、各相の上側のスイッチング素子７Ｕ、７Ｖ、７Ｗのコレクタ端子が直流コンデンサ３の高圧側に、各相の下側のスイッチング素子８Ｕ、８Ｖ、８Ｗのエミッタ端子が直流コンデンサ３の低圧側に接続されている。
【００１７】
この場合、各スイッチング素子７Ｕ，８Ｕ、７Ｖ，８Ｖ、７Ｗ，８Ｗは、ＩＧＢＴからなる自己消弧型の半導体素子と、これに逆並列に接続された還流用のダイオードを備える。なお、ここでは半導体素子としてＩＧＢＴを使用しているが、これに限らず、ＭＯＳＦＥＴなどの他の自己消弧型の半導体素子を適用することも可能である。
【００１８】
また、直流コンデンサ３に対してはその直流電圧を検出する直流電圧検出器９が設けられ、また、平滑フィルタ５と三相交流電源６との間には、平滑フィルタ５のリアクトルに流れる三相電力変換回路２の各相の出力電圧と出力電流をそれぞれ検出する電圧検出器１０Ｕ，１０Ｖ，１０Ｗと電流検出器１１Ｕ，１１Ｖ，１１Ｗが設けられている。なお、ここでは、各相の検出電流は三相交流電源６側から直流側の向きを正とする。
【００１９】
さらに、この実施の形態１の電圧変換装置は、上記の直流電圧検出器９で検出された直流電圧、各電圧検出器１０Ｕ，１０Ｖ，１０Ｗと各電流検出器１１Ｕ，１１Ｖ，１１Ｗで検出された検出電圧と検出電流をそれぞれ入力して、三相電力変換回路２を構成する６つのスイッチング素子７Ｕ，８Ｕ、７Ｖ，８Ｖ、７Ｗ、８Ｗをオン／オフ制御するヒステリシス制御回路１２を備えている。
【００２０】
図２は電力変換装置１を構成するヒステリシス制御回路１２の部分を示すブロック図である。
【００２１】
この実施の形態１のヒステリシス制御回路１２は、差分器２１、直流電圧制御回路２２、ｄｑ逆変換器２３、ヒステリシスコンパレータ２４、二相変調制御回路２５、ゲート制御回路２６、および位相検出回路２７を有する。
【００２２】
ここで、差分器２１は、直流電圧検出器９で検出された直流コンデンサ３の直流電圧と直流コンデンサ３の目標電圧との差分を求めるものである。また、直流電圧制御回路２２は、直流コンデンサ３の直流電圧が目標電圧に近づくように、すなわち、差分器２１の出力が零に近付くように、有効電流指令値を与える。なお、この場合の有効電流指令値は、負荷４の電力と三相電力変換回路２の電力がバランスすれば、直流電圧制御回路２２によるものに限らず、外部からの電流指令値や固定値としてもよい。
【００２３】
位相検出回路２７は、各電圧検出器１０Ｕ〜１０Ｗで検出される各相の検出電圧に基づいて位相θの情報を算出する。そして、この位相検出回路２７で検出された位相θの情報は、ｄｑ逆変換器２３、二相変調制御回路２５、およびゲート制御回路２６にそれぞれ与えられる。
【００２４】
ｄｑ逆変換器２３は、位相検出回路２７で検出された位相θの情報を用いて、直流電圧制御回路２２で得られた有効電流指令値を、Ｕ相、Ｖ相、Ｗ相の各電圧位相とほぼ同位相で正弦波状の各相の電流指令値に逆変換して出力する。
【００２５】
ヒステリシスコンパレータ２４は、ｄｑ逆変換器２３で得られた正弦波状の各相の電流指令値を中心として上下に所定のヒステリシス幅±ΔＩをもつ電流指令上限値と電流指令下限値をそれぞれ設定し、それらの電流指令上限値と電流指令下限値と各電流検出器１１Ｕ，１１Ｖ，１１Ｗで検出された各相の検出電流とを比較して、上記検出電流が電流指令上限値と電流指令下限値の範囲内、すなわちヒステリシス幅±ΔＩ内に収まるように三相電力変換回路２を構成する各スイッチング素子７Ｕ，８Ｕ、７Ｖ，８Ｖ、７Ｗ，８Ｗのオン／オフ制御用のゲート信号を生成する。
【００２６】
したがって、例えばＵ相の検出電流が電流指令上限値に到達した場合は、負荷４側から三相交流電源６側へ電流が流れて検出電流がヒステリシス幅±ΔＩ内に収まるように、このＵ相に対応する高圧側のスイッチング素子７Ｕをオン、かつ、低圧側のスイッチング素子８Ｕをオフとするゲート信号を生成する。また、Ｕ相の検出電流が電流指令下限値に到達した場合には、三相交流電源６側から負荷４側へ電流が流れて検出電流がヒステリシス幅±ΔＩ内に収まるように、このＵ相に対応する低圧側のスイッチング素子８Ｕをオン、かつ、高圧側のスイッチング素子７Ｕをオフとするゲート信号を生成する。他の相に対応するスイッチング素子７Ｖと８Ｖ、７Ｗと８Ｗに関しても同様である。このようにして、三相電力変換回路２の各相の出力電流がヒステリシス幅±ΔＩをもった電流指令値の範囲内に収まるようにヒステリシス制御される。
【００２７】
ここで、上述のヒステリシス幅ΔＩは、例えば三相交流電源６の電圧と三相電力変換回路２の各相の出力電圧との電圧差をΔＶ、平滑フィルタ５のインダクタンス値をＬ、単位時間をΔｔとすると、次の式（１）に基づいて決定することができる。
ΔＩ＝（ΔＶ／Ｌ）×Δｔ                      ・・・（１）
【００２８】
二相変調制御回路２５は、位相検出回路２７から生成された位相θの情報を用いて、この位相θをＵ相の電流指令値の基準位相とし、Ｖ相およびＷ相については、Ｕ相の位相θからそれぞれ２π／３、４π／３（ｒａｄ）位相を遅らせた位相を電流指令値の基準位相とする。そして、各相の電流指令値の基準位相の正負のピーク値を含まない後述する所定の期間にわたって、電流指令値の各相に対応したアームを構成する高圧側と低圧側の一対のスイッチング素子の内、一方のスイッチング素子を強制的にオンに固定し、他方のスイッチング素子を強制的にオフに固定した状態を継続し、それ以外の期間ではヒステリシスコンパレータ２４の出力に基づいて各相のアームを構成する一対のスイッチング素子７Ｕと８Ｕ、７Ｖと８Ｖ、７Ｗと８Ｗがオン／オフ制御されるようなゲート信号を生成する。
【００２９】
このように、各スイッチング素子の内、一相分に対応する一対のスイッチング素子をオンまたはオフの状態に固定し、残り二相分に対応する４つのスイッチング素子のみをオン／オフ制御する制御動作を、ここでは二相変調方式と称する。
【００３０】
ゲート制御回路２６は、各相に対応する上下一対のスイッチング素子７Ｕと８Ｕ、７Ｖと８Ｖ、７Ｗと８Ｗの短絡防止のためのデッドタイムを保持しており、二相変調制御回路２５から出力されるゲート信号に対して、短絡防止用のデッドタイムを付加している。具体的なデッドタイムの付加方法は、例えばＵ相に対応した一対のスイッチング素子７Ｕ，８Ｕに着目したとき、一方のスイッチング素子７Ｕまたは８Ｕがオンからオフになった場合には、デッドタイムの期間中、他方のスイッチング素子８Ｕおよび７Ｕも強制的にオフとする。Ｖ相、Ｗ相の各スイッチング素子７Ｖと８Ｖ、７Ｗと８Ｗについても同様の動作とする。
【００３１】
図３は、三相電力変換回路２における一相分の出力電圧と出力電流の関係を概念的に示す説明図である。
【００３２】
図３（ａ）に示すように、直流電圧検出器９で検出される直流電圧と、各相の電圧検出器１０Ｕ、１０Ｖ、１０Ｗで検出される三相交流電源６側の検出電圧との電圧差ΔＶが大きい期間、すなわち検出電圧のゼロクロス付近では、図３（ｂ）に示すように電流の変化量が大きくなる。このため、スイッチング後、電流指令上限値または電流指令下限値へ到達する時間が短くなるので、結果的にゼロクロス付近の平均スイッチング周波数が増加することになる。
【００３３】
一方、図３（ａ）に示すように、直流電圧と三相交流電源６側の検出電圧との電圧差ΔＶが小さい期間、すなわち検出電圧の正負のピーク値付近では、図３（ｂ）に示すように検出電流の変化量が小さくなる。このため、スイッチング後、電流指令上限値または電流指令下限値へ到達する時間が長くなるので、結果的に正負のピーク値付近の平均スイッチング周波数が減少することになる。
【００３４】
このように、電流指令上限値や電流指令下限値の正負のピーク値付近でスイッチング回数を低減するよりも、正負のピーク値付近を除く箇所でスイッチング回数を低減する方がスイッチング損失の削減効果が大きいことが分かる。
【００３５】
次に、上記構成を有するヒステリシス制御方式の電力変換装置１における動作、特にヒステリシス制御回路１２を構成する二相変調制御回路２５の動作に基づく二相変調方式について説明する。
【００３６】
前述のように、三相電力変換回路２の接地点は三相交流電源６側としているので、零相電流が流れない。このため、三相電力変換回路２の各相の出力電流をＩｕ，Ｉｖ，Ｉｗとすると、次の式（２）が成立する。
Ｉｕ＋Ｉｖ＋Ｉｗ＝０                            ・・・（２）
【００３７】
このことから、三相の内の二相が制御されれば、残りの一相は所定の電流値となる。例えば、Ｕ相に対応する一対のスイッチング素子７Ｕ、８Ｕの動作をオンまたはオフの状態に固定しているときには、Ｕ相の出力電流Ｉｕは、Ｖ相とＷ相に対応するスイッチング素子７Ｖ，８Ｖ、７Ｗ，８Ｗのスイッチングに伴う出力電流Ｉｖ，Ｉｗに依存する。
【００３８】
前述の特許文献１記載の従来技術では、各相の電流指令値の正負のピーク値を含む所定期間（例えば６０度期間）を二相変調期間として、ピーク値を含む相のスイッチング素子をオンまたはオフの状態に固定し、残りの二相のみオン／オフ制御している。図３に示したように、各相の電流指令値のピーク値を含む相は、三相電力変換回路２に加わる直流電圧と三相交流電源６の各相の出力電圧との電圧差ΔＶが小さい相であることからスイッチング回数が少ない期間であり、この期間にスイッチング素子をオンまたはオフの状態に固定しても大幅なスイッチング損失の削減は見込めない。
【００３９】
そこで、この実施の形態１では、二相変調制御回路２５では、三相変調の一般的なヒステリシス制御方式の場合と比較して大幅にスイッチング回数を低減するために、各相に対応する電流指令値の正負のピーク値を含まない所定の期間だけ一相分に対応する一対のスイッチング素子をオンまたはオフの状態に固定し、スイッチング動作を固定しない残りの二相のスイッチング素子のみをオン／オフ制御する二相変調方式を適用する。なお、二相変調制御による強制的なスイッチングは、短絡防止のための強制的なスイッチングの前段とし、短絡防止を優先させる。
【００４０】
図４はこの発明の実施の形態１に係る電力変換装置１の二相変調制御動作を示すフローチャートである。なお、図４中の符号Ｓは各処理ステップを意味する。
【００４１】
まず、Ｕ相、Ｖ相、Ｗ相の各電流指令値について、位相判定により一つの相の電流指令値の基準位相が正側であり、かつピーク値を含まない所定の期間内であるかどうかを判断し（Ｓ００１）、これに該当するなら、当該所定の期間にわたってその相に対応する高圧側のスイッチング素子を強制的にオンするとともに、低圧側のスイッチング素子を強制的にオフする（Ｓ００２）。その際、残り二相分に対応する４つのスイッチング素子についてはヒステリシス制御方式の下でオン／オフ制御を行う。
【００４２】
この場合、高圧側のスイッチング素子をオンするとともに低圧側のスイッチング素子をオフする上記の所定の期間は、具体的かつ理想的には、Ｕ相、Ｖ相、Ｗ相の各基準位相についてπ／６〜２π／６（ｒａｄ）の範囲と、４π／６〜５π／６（ｒａｄ）の範囲とする。
【００４３】
また、基準位相が正側であっても、上記の所定の期間以外では、ヒステリシス制御方式に基づいて三相分の各スイッチング素子につきオン／オフ制御を行う。一方、Ｓ００１で基準位相が正側でないときには、次のＳ００３に移行する。
【００４４】
次に、Ｕ相、Ｖ相、Ｗ相の各電流指令値について、位相判定により一つの相の電流指令値の基準位相が負側であり、かつピーク値を含まない所定の期間であるかどうかを判断し（Ｓ００３）、これに該当するなら、当該所定の期間にわたってその相に対応する、高圧側のスイッチング素子を強制的にオフするとともに、低圧側のスイッチング素子を強制的にオンにする（Ｓ００４）。その際、残り二相分に対応する４つのスイッチング素子についてはヒステリシス制御方式の下でオン／オフ制御を行う。
【００４５】
この場合、高圧側のスイッチング素子をオフするとともに低圧側のスイッチング素子をオンする上記の所定の期間は、具体的かつ理想的には、Ｕ相、Ｖ相、Ｗ相の各基準位相について７π／６〜８π／６（ｒａｄ）の範囲と、１０π／６〜１１π／６（ｒａｄ）の範囲とする。
【００４６】
また、基準位相が負側であっても、上記の所定の期間以外では、ヒステリシス制御方式に基づいて三相分の各スイッチング素子につきオン／オフ制御を行う。一方、Ｓ００３で基準位相が負側でないときには、先のＳ００１に戻る。
【００４７】
図５は二相変調制御を行う場合の、Ｕ相、Ｖ相、Ｗ相の各位相の関係とその場合にスイッチング素子をオン／オフするタイミングとの関係を示す説明図である。この場合、各相の位相は、前述のように位相検出回路２７から生成された位相θの情報を用い、この位相θをＵ相の基準位相とし、Ｖ相およびＷ相の各基準位相は、Ｕ相の位相θからそれぞれ２π／３、４π／３位相を遅らせた位相としている。
【００４８】
上記一相分のスイッチング素子をオンまたはオフの状態に固定する所定の期間は、図３（ｂ）に示したように、各相の電流指令値の正負のピーク値を含む期間よりも電流変化量が大きいので、スイッチング回数が多い期間となる。この実施の形態１では、この所定の期間、スイッチング素子を強制的にオンまたはオフの状態に固定することにより、特許文献１記載の従来技術のように、各相の電流指令値の正負のピーク値を含む６０度期間を強制的にオンまたはオフさせるよりも、大幅なスイッチング回数の低減を図ることができ、これに伴いスイッチング損失も削減することができる。また、スイッチング回数を同等としたときにはフィルタリアクトルの小型化が可能となる。
【００４９】
実施の形態２．
上記の実施の形態１では、二相変調制御を行う場合に、高圧側のスイッチング素子をオンの状態に、かつ低圧側のスイッチング素子をオフの状態に固定する期間を、各相の基準位相のπ／６〜２π／６、４π／６〜５π／６（ｒａｄ）、また、高圧側のスイッチング素子をオフの状態に、かつ低圧側のスイッチング素子をオンの状態に固定する期間を各相の基準位相の７π／６〜８π／６、１０π／６〜１１π／６（ｒａｄ）としたが、これに限らず、上記の各期間の範囲内に含まれ、かつ当該各期間より短い期間としてもよい。
【００５０】
このように、この実施の形態２では、二相変調制御を行う場合に、実施の形態１に示した上記の各期間の範囲内に含まれ、かつ当該各期間より短い期間としているので、スイッチング回数が許容できる場合、電流の歪率を改善することができる。また、電流の歪率に制限がある場合、二相変調期間を減らすことで歪率を改善することができる。
【００５１】
実施の形態３．
上記の実施の形態１では、二相変調制御を行う場合に、高圧側のスイッチング素子をオンの状態に、かつ低圧側のスイッチング素子をオフの状態に固定する期間を、各相の基準位相のπ／６〜２π／６、４π／６〜５π／６（ｒａｄ）、また、高圧側のスイッチング素子をオフの状態に、かつ低圧側のスイッチング素子をオンの状態に固定する期間を各相の基準位相の７π／６〜８π／６、１０π／６〜１１π／６（ｒａｄ）としたが、これに限らず、次のようにしてもよい。
【００５２】
各電圧検出器１０Ｕ、１０Ｖ、１０Ｗで検出される各相の検出電圧を二相変調制御回路２５に取り込み、二相変調制御回路２５は、この取り込まれた各相の検出電圧の波形について、図６に示すように、各相の検出電圧の絶対値の大きさを互いに比較し、ある一相の電圧の大きさが他の二相の電圧の大きさの中間（以下、これを中間電圧相という）に相当する期間内に二相変調制御を行う。
【００５３】
例えば、Ｕ相の電圧波形については、他のＶ相、Ｗ相の電圧波形との関係から、Ｕ相の検出電圧の絶対値の大きさと、他のＶ相、Ｗ相の検出電圧の絶対値の大きさとを比較し、Ｕ相の電圧の大きさが他のＶ相、Ｗ相の電圧の大きさに対して中間電圧相に相当する期間に、Ｕ相に対応する一対のスイッチング素子７Ｕ、８Ｕをオンまたはオフの状態に固定し、残りのＶ相とＷ相に対応する各スイッチング素子７Ｖと８Ｖ、７Ｗと８Ｗのみをオン／オフ制御する二相変調制御を行う。
【００５４】
図７はこの発明の実施の形態３に係る電力変換装置１の二相変調制御動作を示すフローチャートである。なお、図７中の符号Ｓは各処理ステップを意味する。
【００５５】
まず、Ｕ相、Ｖ相、Ｗ相の各検出電圧について、当該検出電圧が正側で、かつ中間電圧相かどうかを判断し（Ｓ１０１）、これに該当する場合には、当該中間電圧相の期間にわたって、その相に対応する高圧側のスイッチング素子を強制的にオンするとともに、低圧側のスイッチング素子を強制的にオフする（Ｓ１０２）。その際、残り二相分に対応する４つのスイッチング素子についてはヒステリシス制御方式の下でオン／オフ制御を行う。
【００５６】
また、位相が正側であっても、上記中間電圧相以外の期間では、ヒステリシス制御方式に基づいて三相分の各スイッチング素子につきオン／オフ制御を行う。一方、Ｓ１０１で位相が正側でないときには、次のＳ１０３に移行する。
【００５７】
次に、Ｕ相、Ｖ相、Ｗ相の各検出電圧について、当該検出電圧が負側で、かつ中間電圧相かどうかを判断し（Ｓ１０３）、これに該当する場合には、当該中間電圧相の期間にわたってその相に対応する低圧側のスイッチング素子を強制的にオンするとともに、高圧側スイッチング素子を強制的にオフする（Ｓ１０４）。その際、残り二相分に対応する４つのスイッチング素子についてはヒステリシス制御方式の下でオン／オフ制御を行う。
【００５８】
また、位相が負側であっても、上記中間電圧相以外の期間では、ヒステリシス制御方式に基づいて三相分の各スイッチング素子につきオン／オフ制御を行う。一方、Ｓ１０３で位相が負側でないときには、先のＳ１０１に戻る。
【００５９】
このように、この実施の形態３では、各電圧検出器１０Ｕ、１０Ｖ、１０Ｗで検出される各相の検出電圧の大きさに基づいて二相変調期間を設定しているので、位相検出回路２７による位相θの検出精度が悪くても二相変調制御と三相変調制御のタイミングを適切に切替えることができる。
【００６０】
実施の形態４．
上記の実施の形態３では、二相変調制御を行う場合に、高圧側のスイッチング素子をオンの状態に、かつ低圧側のスイッチング素子をオフの状態に固定する期間を、三相電力変換回路２の交流出力側の検出電圧が正の期間で、かつその大きさが中間電圧相である期間とし、また、高圧側のスイッチング素子をオフの状態に、かつ低圧側のスイッチング素子をオンの状態に固定する期間を、三相電力変換回路２の交流出力側の検出電圧が負の期間で、かつその大きさが中間電圧相である期間としたが、これに限らず、上記の各期間の範囲内に含まれ、かつ当該各期間より短い期間としてもよい。
【００６１】
このように、この実施の形態４では、二相変調制御を行う場合に、実施の形態３に示した上記の各期間の範囲内に含まれ、かつ当該各期間より短い期間としているので、スイッチング回数が許容できる場合、電流の歪率を改善することができる。また、電流の歪率に制限がある場合、二相変調期間を減らすことで歪率を改善することができる。
【００６２】
なお、この発明は、上記の実施の形態１〜４の構成のみに限定されるものではなく、この発明の趣旨を逸脱しない範囲内で、各実施の形態１〜４の各構成に変形を加えたり、構成を一部省略したり、さらに、各実施の形態１〜４を組み合わせた構成とすることが可能である。
【００６３】
例えば、各相の電流指令値の正負のピーク値を含まない所定の期間だけ一相分に対応する一対のスイッチング素子をオンまたはオフの状態に固定し、スイッチング動作を固定しない残りの二相のスイッチング素子のみをオン／オフ制御する二相変調方式を適用する場合の所定の期間としては、スイッチング回数を低減できる期間であれば、実施の形態１から４を適宜組み合わせた構成とすることも可能である。
【符号の説明】
【００６４】
１  電力変換装置、２  三相電力変換回路、３  直流コンデンサ、４  負荷、
５  平滑フィルタ、６  三相交流電源、
７Ｕ，７Ｖ，７Ｗ，８Ｕ，８Ｖ，８Ｗ  スイッチング素子、９  直流電圧検出器、
１０Ｕ，１０Ｖ，１０Ｗ  電圧検出器、１１Ｕ，１１Ｖ，１１Ｗ  電流検出器、
１２  ヒステリシス制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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