(57)【特許請求の範囲】
【請求項１】
入力信号と逆相の逆相入力信号が制御端子に入力し、当該制御端子の電圧によって第１及び第２端子間を流れる電流量が制御される第１電流制御素子、
前記入力信号または前記入力信号と同相の同相入力信号が制御端子に入力し、当該制御端子の電圧によって第１及び第２端子間を流れる電流量が制御される第２電流制御素子、
一端がハイサイド電源端子と接続し、他端が前記第１電流制御素子の前記第１端子と接続し、両端子間を流れる電流量に応じた電圧降下を発生する第１負荷回路、
一端が前記ハイサイド電源端子と接続し、他端が前記第２電流制御素子の前記第１端子と接続し、両端子間を流れる電流量に応じた電圧降下を発生する第２負荷回路、
第１電流出力端子が前記第１電流制御素子の前記第２端子と接続し、第２電流出力端子が前記第２電流制御素子の前記第２端子と接続し、前記第１電流制御素子と前記第２電流制御素子に夫々流れる電流を各別に発生する電流発生回路、
１対の差動入力端子の一方が前記第１電流制御素子の前記第１端子に接続し、前記１対の差動入力端子の他方が前記第２電流制御素子の前記第１端子に接続し、前記ハイサイド電源端子から電源電圧が供給され、ハイサイド基準端子から基準電圧が供給され、前記１対の差動入力端子間の電圧差に応じて出力信号を生成するコンパレータ、及び、
前記第１及び第２電流出力端子に各別または共通に接続して、前記第１及び第２電流出力端子夫々の電圧上昇を抑制する電圧抑制回路を、備えてなることを特徴とするレベルシフト回路。
【請求項２】
前記電圧抑制回路が、
２端子回路で構成され、前記２端子回路の一端が前記第１及び第２電流出力端子に各別または共通に接続し、前記２端子回路の他端が所定の固定電位に接続し、
前記２端子回路の一端と他端の間に、端子間電圧が所定の電圧を超えると導通状態となる２端子スイッチング素子または２端子スイッチング回路を備える第１回路構造、及び、前記２端子回路の一端に前記第１及び第２電流制御素子の前記第１端子と前記第２端子間の各端子間容量より電気容量の大きい容量素子が接続する第２回路構造の内の少なくとも何れか一方の回路構造を有することを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記電圧抑制回路が、単体のツェナーダイオードまたは複数のツェナーダイオードの直列回路からなる回路、単体のダイオードまたは複数のダイオードの直列回路からなる回路、ダイオードと電圧源の直列回路からなる回路、前記第１及び第２電流制御素子の前記第１端子と前記第２端子間の各端子間容量より電気容量の大きい電圧抑制用の容量素子からなる回路、前記電圧抑制用の容量素子と抵抗素子の直列回路からなる回路、及び、ダイオードと抵抗素子の並列回路と前記電圧抑制用の容量素子の直列回路からなる回路の内の少なくとも１つを備えて構成されていることを特徴とする請求項１または２に記載のレベルシフト回路。
【請求項４】
回路動作用の電源電圧を外部から受け付ける回路電源端子を備え、
前記回路電源端子と前記ハイサイド電源端子間にダイオードを備え、
前記ハイサイド電源端子と前記ハイサイド基準端子間に容量素子を備え、
前記ハイサイド基準端子と前記出力信号によって駆動される高電圧回路の出力端子が電気的に接続していることを特徴とする請求項１〜３の何れか１項に記載のレベルシフト回路。
【請求項５】
前記第１及び第２電流制御素子が夫々高耐圧ＭＯＳＦＥＴで構成され、前記第１及び第２電流制御素子の前記制御端子が前記ＭＯＳＦＥＴのゲートで、前記第１及び第２電流制御素子の前記第１端子及び前記第２端子が前記ＭＯＳＦＥＴのドレインとソースであることを特徴とする請求項１〜４の何れか１項に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関し、主にインバータ回路に使用されるハーフブリッジ接続されたＭＯＳＦＥＴ、ＩＧＢＴ、ＳｉＣＦＥＴ、ＧａＮＦＥＴ等のスイッチング素子を制御する制御信号の電圧レベルを当該制御に適正なレベルに変換する回路に関する。
【背景技術】
【０００２】
エアコン、冷蔵庫等の家電製品に使用されるモータの制御には、省エネ性能を向上させるためマイクロコントローラによる高度な制御が可能なインバータ方式が広く使用されている。一方、ＳｉＣＦＥＴやＧａＮＦＥＴ等のワイドバンドギャップ半導体素子の実用化に伴い、その低オン抵抗、高周波特性による効率向上を目指して求めてインバータ回路への応用が検討されている。【０００３】
図６に、従来のインバータ回路の回路構成例を示す。図６は、ドライバ回路３０とｎ型のＭＯＳＦＥＴの電力用スイッチング素子７ａ，７ｂとダイオード８とコンデンサ９で構成されたインバータ回路ＩＮＶの構成例である。ドライバ回路３０がレベルシフト回路の機能を有する。【０００４】
ドライバ回路３０には、外部から供給する電源端子ＶＣＣと接地端子ＶＳＳ、ハイサイド回路３６側の制御入力端子Ｉｎｈ、ローサイド側の制御入力端子Ｉｎｌ、ハイサイド回路３６側の正電圧電源端子Ｖｂと基準電源端子Ｖｓと出力端子Ｖｈ、及び、ローサイド側の出力端子Ｖｌが、夫々設けられている。ドライバ回路３０の電源端子ＶＣＣと接地端子ＶＳＳは、インバータ回路ＩＮＶの電源端子ＶＣＣと接地端子ＶＳＳと夫々接続している。【０００５】
制御入力端子Ｉｎｈより入力されたハイサイド回路３６側の制御入力信号はパルス発生回路３１の入力端子ＩＮに接続され、第１出力端子ＯＵＴ１より、制御入力信号の立ち上り後にパルス幅１００ｎｓ程度の第１パルスが、第２出力端子ＯＵＴ２より制御入力信号の立ち下がり後にパルス幅１００ｎｓ程度の第２パルスが夫々発生される。【０００６】
図７に、パルス発生回路３１の一回路構成例を示す。パルス発生回路３１は、カスケード接続された６つのインバータ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆと、２つのＮＡＮＤ回路４２ａ，４２ｂと、２つのインバータ４３ａ，４３ｂと、パルス幅設定用の２つのコンデンサ４４ａ，４４ｂを備えて構成されている。先頭のインバータ４１ａの入力が入力端子ＩＮに接続し、各インバータ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅ，４１ｆの出力ノードを前から順にＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６とすると、コンデンサ４４ａ，４４ｂの各一端が夫々接地され、各他端がノードＮ３，Ｎ４に接続し、ノードＮ２，Ｎ５がＮＡＮＤ回路４２ａの２つの入力に夫々接続し、ノードＮ１，Ｎ６がＮＡＮＤ回路４２ｂの２つの入力に夫々接続し、ＮＡＮＤ回路４２ａ，４２ｂの各出力がインバータ４３ａ，４３ｂの各入力に夫々接続し、インバータ４３ａ，４３ｂの各出力が出力端子ＯＵＴ１，ＯＵＴ２に夫々接続している。【０００７】
図８に、パルス発生回路３１の動作波形を示す。入力端子ＩＮに入力される制御入力信号の立ち上りに同期した第１パルスが第１出力端子ＯＵＴ１から、立ち下りに同期した第２パルスが第２出力端子ＯＵＴ２から、夫々出力している。【０００８】
第１パルスは、ｎ型の高耐圧ＭＯＳＦＥＴ３２ａのゲートに入力され、抵抗３３ａによってレベルシフトされた信号に変換され、ＲＳフリップフロップ３４のリセット入力Ｒに入力される。第２パルスは、ｎ型の高耐圧ＭＯＳＦＥＴ３２ｂのゲートに入力され、抵抗３３ｂによってレベルシフトされた信号に変換され、ＲＳフリップフロップ３４のセット入力Ｓに入力される。ＲＳフリップフロップ３４の出力Ｑはインバータ３５の入力に接続し、インバータ３５の出力は、出力端子Ｖｈを介してＭＯＳＦＥＴ７ａのゲートに接続する。【０００９】
この結果、制御入力端子Ｉｎｈに入力される制御入力信号が、フローティングであるハイサイド回路３６にレベルシフトして伝達され、ハイサイド出力信号としてＭＯＳＦＥＴ７ａのゲートに出力される。一方、ローサイド側の制御入力端子Ｉｎｌに入力されたローサイド側の制御入力信号はローサイド側の出力端子Ｖｌを介してＭＯＳＦＥＴ７ｂのゲート端子に出力される。【００１０】
ＭＯＳＦＥＴ７ａのドレインには、インバータ回路ＩＮＶの高電圧電源端子ＨＶを介して、例えば６００Ｖ程度の高電圧電源が接続される。ＭＯＳＦＥＴ７ａのソースとＭＯＳＦＥＴ７ｂのドレインは、夫々ドライバ回路３０の基準電源端子Ｖｓとインバータ回路ＩＮＶの出力端子ＯＵＴに接続される。ＭＯＳＦＥＴ７ｂのソースはインバータ回路ＩＮＶの出力用接地端子ＧＮＤに接続し、接地される。【００１１】
コンデンサ９の一端がダイオード８のカソード端子と正電圧電源端子Ｖｂに、他端が基準電源端子Ｖｓに接続し、ダイオード８のアノード端子が電源端子ＶＣＣに接続している。ダイオード８とコンデンサ９によりブートストラップ回路が構成される。電源端子ＶＣＣに接続されるインバータ回路ＩＮＶの電源端子ＶＣＣを介して供給される電源電圧をフローティングのコンデンサ９に充電し、ＭＯＳＦＥＴ７ａを介して基準電源端子Ｖｓの電位が上昇すると、コンデンサ９を介した静電結合によって正電圧電源端子Ｖｂに高電圧が発生することによりハイサイド回路３６にフローティングの電源供給が実現する。【００１２】
２つの制御入力端子Ｉｎｈ，Ｉｎｌに夫々位相の反転した正逆２つの制御入力信号を入力すると、基準電源端子Ｖｓに接続されたインバータ回路ＩＮＶの出力端子ＯＵＴには、インバータ回路ＩＮＶの電源端子ＨＶと接地端子ＧＮＤ間に印加される高電圧を振幅とする出力信号が発生する。【００１３】
図６に示す従来の回路構成において、パルス発生回路３１とＲＳフリップフロップ３４を使用するのは、ブーストラップ回路がコンデンサ９に供給する電力に限界があり、ハイサイド回路３６での消費電力を極力抑え、インバータ３５の出力能力を維持するためである。【００１４】
しかしながら、ＲＳフリップフロップ３４の入力はノイズに対して誤動作し易いという問題があり、ハイサイド回路３６のようなノイズの多い条件では、ノイズ対策が必要である。斯かる問題に対し、下記の特許文献１では、ＲＳフリップフロップの前段に論理回路によるフィルターを設置して、ノイズによる誤動作を防止する回路構成が提案されている。【００１５】
また、下記の特許文献２では、上アーム電力用スイッチング素子の誤動作を抑制できるレベルシフト回路並びにこれを備えたインバータ装置を提供するために、電力用スイッチング素子駆動回路の入力信号を生成する抵抗とｎ型のＭＯＳＦＥＴの直列回路において、抵抗とｎ型のＭＯＳＦＥＴを夫々２重の分離酸化膜で囲み、当該２重の分離酸化膜に挟まれたＳｉ活性層の電位を別途供給する方法が提案されている。具体的には、当該方法により、上アーム電力用スイッチング素子のソースに接続する電力用スイッチング素子駆動回路の低レベル電源電位の時間微分（ｄｖ／ｄｔ）発生時における、当該抵抗の電圧降下を低減して、レベルシフト回路の誤動作を抑制している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１１−１０９８４３号公報
【特許文献２】特開２０１２−１３４７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、インバータ回路の出力端子には高いｄｖ／ｄｔが発生するため、ハイサイド回路のＲＳフリップフロップの入力端子に対して、インバータ回路の出力端子のみならずハイサイド回路全体との容量結合によって生じるノイズによる誤動作を完全に防ぐことは不可能である。【００１８】
また、高速スイッチング可能なＳｉＣＦＥＴやＧａＮＦＥＴをスイッチング素子として使用すると、更に高いｄｖ／ｄｔが発生するため、当該高速スイッチング素子の使用を想定した場合、ノイズによる誤動作を防ぐことが更に困難となると予想される。【００１９】
上記問題を解決するために、ＲＳフリップフロップを使用せずに同相信号除去比の高いコンパレータを使用することで、高いｄｖ／ｄｔによって生じるノイズを同相信号として相殺する方法がある。この場合、ＲＳフリップフロップを使用する従来方法では、リセット信号により制御され、状態遷移時に電流を消費するのに対して、コンパレータを使用する方法では、常時電流を流し続けてコンパレータの入力電圧を維持し続けなければならないため、ＲＳフリップフロップを使用する従来方法と比較して、一般的に消費電流が大きくなる。【００２０】
また、コンパレータを使用する方法では、当該常時電流を流すことで、コンパレータの非反転入力と反転入力間に入力信号レベルに応じた電圧差を形成する回路に対して、ブートストラップ回路によって昇圧された高電圧が一時的に分圧され印加される現象が起り得る。この結果、当該現象により、当該常時電流の発生回路に一時的に高電圧が印加され、更に、コンパレータの非反転入力と反転入力間の差動入力に一時的にノイズが重畳する可能性が生じ、ハイサイド回路が電力用スイッチング素子を制御できなくなるという問題があった。【００２１】
本発明は、上記の問題点に鑑み、ノイズによる誤動作の可能性が低く、高信頼度のレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、本発明は、入力信号と逆相の逆相入力信号が制御端子に入力し、当該制御端子の電圧によって第１及び第２端子間を流れる電流量が制御される第１電流制御素子、前記入力信号または前記入力信号と同相の同相入力信号が制御端子に入力し、当該制御端子の電圧によって第１及び第２端子間を流れる電流量が制御される第２電流制御素子、一端がハイサイド電源端子と接続し、他端が前記第１電流制御素子の前記第１端子と接続し、両端子間を流れる電流量に応じた電圧降下を発生する第１負荷回路、一端が前記ハイサイド電源端子と接続し、他端が前記第２電流制御素子の前記第１端子と接続し、両端子間を流れる電流量に応じた電圧降下を発生する第２負荷回路、第１電流出力端子が前記第１電流制御素子の前記第２端子と接続し、第２電流出力端子が前記第２電流制御素子の前記第２端子と接続し、前記第１電流制御素子と前記第２電流制御素子に夫々流れる電流を各別に発生する電流発生回路、１対の差動入力端子の一方が前記第１電流制御素子の前記第１端子に接続し、前記１対の差動入力端子の他方が前記第２電流制御素子の前記第１端子に接続し、前記ハイサイド電源端子から電源電圧が供給され、ハイサイド基準端子から基準電圧が供給され、前記１対の差動入力端子間の電圧差に応じて出力信号を生成するコンパレータ、及び、前記第１及び第２電流出力端子に各別または共通に接続して、前記第１及び第２電流出力端子夫々の電圧上昇を抑制する電圧抑制回路を、備えてなることを特徴とするレベルシフト回路を提供する。【００２３】
更に、上記特徴のレベルシフト回路は、前記電圧抑制回路が、２端子回路で構成され、前記２端子回路の一端が前記第１及び第２電流出力端子に各別または共通に接続し、前記２端子回路の他端が所定の固定電位に接続し、前記２端子回路の一端と他端の間に、端子間電圧が所定の電圧を超えると導通状態となる２端子スイッチング素子または２端子スイッチング回路を備える第１回路構造、及び、前記２端子回路の一端に前記第１及び第２電流制御素子の前記第１端子と前記第２端子間の各端子間容量より電気容量の大きい容量素子が接続する第２回路構造の内の少なくとも何れか一方の回路構造を有することが好ましい。【００２４】
更に、上記特徴のレベルシフト回路は、前記電圧抑制回路が、単体のツェナーダイオードまたは複数のツェナーダイオードの直列回路からなる回路、単体のダイオードまたは複数のダイオードの直列回路からなる回路、ダイオードと電圧源の直列回路からなる回路、前記第１及び第２電流制御素子の前記第１端子と前記第２端子間の各端子間容量より電気容量の大きい電圧抑制用の容量素子からなる回路、前記電圧抑制用の容量素子と抵抗素子の直列回路からなる回路、及び、ダイオードと抵抗素子の並列回路と前記電圧抑制用の容量素子の直列回路からなる回路の内の少なくとも１つを備えて構成されていることが好ましい。【００２５】
更に、上記特徴のレベルシフト回路は、回路動作用の電源電圧を外部から受け付ける回路電源端子を備え、前記回路電源端子と前記ハイサイド電源端子間にダイオードを備え、前記ハイサイド電源端子と前記ハイサイド基準端子間に容量素子を備え、前記ハイサイド基準端子と前記出力信号によって駆動される高電圧回路の出力端子が電気的に接続していることが好ましい。【００２６】
更に、上記特徴のレベルシフト回路は、前記第１及び第２電流制御素子が夫々高耐圧ＭＯＳＦＥＴで構成され、前記第１及び第２電流制御素子の前記制御端子が前記ＭＯＳＦＥＴのゲートで、前記第１及び第２電流制御素子の前記第１端子及び前記第２端子が前記ＭＯＳＦＥＴのドレインとソースであることが好ましい。【００２７】
更に、上記特徴のレベルシフト回路は、前記電流発生回路が複数の低耐圧電流制御素子を備えて構成され、前記複数の低耐圧電流制御素子の夫々は、第１端子と第２端子と制御端子を備え、前記制御端子の電圧によって前記第１及び第２端子間を流れる電流量が制御され、前記第１及び第２端子間の耐圧が前記第１及び第２電流制御素子の前記第１及び第２端子間の耐圧より低く、前記複数の低耐圧電流制御素子の内の１つの前記第１端子が前記第１電流出力端子と接続し、前記複数の低耐圧電流制御素子の内の他の１つの前記第１端子が前記第２電流出力端子と接続する場合に、特に好適である。【００２８】
更に、上記特徴のレベルシフト回路は、前記ハイサイド電源端子と前記ハイサイド基準端子の各端子電圧が、前記出力信号によって駆動される高電圧回路の出力レベルの変化に追従して変化するように構成されていることが好ましい。
【発明の効果】
【００２９】
上記特徴のレベルシフト回路では、第１及び第２負荷回路とコンパレータで構成されるハイサイド回路が、本レベルシフト回路の基準電圧（接地電圧）に対してフローティング状態となり、第１及び第２電流制御素子に入力する入力信号の変化に応じてコンパレータの出力信号が高レベルに遷移した場合に、外付けのブートストラップ回路により、当該出力信号によって駆動される電力用スイッチング素子等で構成される高電圧回路の出力レベルに追従して、当該高電圧回路に供給される高電圧がハイサイド電源端子に印加され、当該高電圧回路の駆動に必要な信号レベルにレベルシフトされる。そして、当該レベルシフトの結果、ハイサイド電源端子から第１及び第２負荷回路、第１及び第２電流制御素子を介して、電流発生回路の各電流出力端子にも、分圧された高電圧が印加されることになる。しかし、本レベルシフト回路では、各電流出力端子に、当該端子の電圧上昇を抑制する電圧抑制回路が設けられているため、当該分圧された高電圧の印加は抑制される。この結果、高電圧印加によって生じる電流発生回路を構成する回路素子の損傷を未然に防止できるとともに、当該電圧上昇に伴って生じる第１及び第２電流制御素子のバイアス状態の変化によるハイサイド回路の誤動作を未然に防止でき、よって、ノイズによる誤動作の可能性が低く、高信頼度のレベルシフト回路を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るレベルシフト回路の一回路構成例を示す回路図
【図２】図１に示すレベルシフト回路の回路動作における電圧抑制回路を備えない場合の主要な端子電圧の変化を示す電圧波形図
【図３】図１に示す電圧抑制回路の第１回路構造の回路構成例を示す回路図
【図４】図１に示す電圧抑制回路の第２回路構造の回路構成例を示す回路図
【図５】本発明に係るレベルシフト回路の他の回路構成例を示す回路図
【図６】従来のレベルシフト回路を備えたインバータ回路の回路構成例を示す回路図
【図７】図６に示す従来のレベルシフト回路で使用されるパルス発生回路の回路構成例を示す回路図
【図８】図７に示すパルス発生回路の動作を示す入力信号と第１及び第２パルスの信号波形図
【発明を実施するための形態】
【００３１】
以下、本発明に係るレベルシフト回路（以下、適宜「本発明回路」称す。）の実施形態につき、図面を参照して説明する。尚、以下の各実施形態で説明する本発明回路において、説明の理解を容易にするため、図６に例示した従来のインバータ回路と共通する要素には、名称が異なっていても同じ符号を付して説明する。
【００３２】
図１に、本発明回路の回路構成の一例を示す。本発明回路１は、ハイサイド回路２、電流発生回路３、２つのインバータ１１ａ，１１ｂ、１対のｎ型の高耐圧ＭＯＳＦＥＴ１２ａ，１２ｂ（第１及び第２電流制御素子に相当）、１対の電圧抑制回路１５ａ，１５ｂ、ｎ型の高耐圧ＭＯＳＦＥＴ７ａ，７ｂ、ダイオード８、及び、コンデンサ９を備えて構成される。
【００３３】
図１に示すように、本発明回路１の基本部分は、ハイサイド回路２、電流発生回路３、及び、２つのインバータ１１ａ，１１ｂ、１対のｎ型の高耐圧ＭＯＳＦＥＴ１２ａ，１２ｂで構成される。
【００３４】
ハイサイド回路２は、ハイサイド電源端子Ｖｂ、ハイサイド基準端子Ｖｓ、ハイサイド出力端子Ｖｈ、１対の抵抗素子１３ａ，１３ｂ（第１及び第２負荷回路に相当）、及び、コンパレータ１４を備えて構成される。抵抗素子１３ａ，１３ｂの夫々の一端は、ハイサイド電源端子Ｖｂに接続し、抵抗素子１３ａの他端がコンパレータ１４の非反転入力端子Ｎｐに接続し、抵抗素子１３ｂの他端がコンパレータ１４の反転入力端子Ｎｎに接続している。コンパレータ１４は、ハイサイド電源端子Ｖｂから電源電圧が供給され、ハイサイド基準端子Ｖｓから基準電圧が供給され、非反転入力端子Ｎｐと反転入力端子Ｎｎ間の電圧差に応じて、ハイサイド出力端子Ｖｈからレベルシフトされたハイサイド出力信号を出力する。コンパレータ１４は、非反転入力端子Ｎｐと反転入力端子Ｎｎを差動入力端子対とする差動回路であるので、ｄｖ／ｄｔによって生じる同相ノイズに対して高い同相信号除去比を有するため、同相ノイズに起因する誤動作に対する耐性が高い。
【００３５】
電流発生回路３は、定電流回路４と、ｎ型のＭＯＳＦＥＴ１０ａ，１０ｂ，１０ｃとで構成される。定電流回路４の一端は、例えば、回路電源端子ＶＣＣに接続し、定電流回路４の他端、及び、ＭＯＳＦＥＴ１０ａ，１０ｂ，１０ｃの各ゲートは、ＭＯＳＦＥＴ１０ａのドレインに接続する。ＭＯＳＦＥＴ１０ａ，１０ｂ，１０ｃの各ソースは、回路基準端子ＶＳＳに接続する。ＭＯＳＦＥＴ１０ｂのドレインは第１電流出力端子Ｎａに接続し、ＭＯＳＦＥＴ１０ｃのドレインは第２電流出力端子Ｎｂに接続する。これにより、ｎ型のＭＯＳＦＥＴ１０ａ，１０ｂにより第１のカレントミラー回路が構成され、ｎ型のＭＯＳＦＥＴ１０ａ，１０ｃにより第２のカレントミラー回路が構成され、定電流回路４から供給される電流Ｉｓとほぼ同じ電流が、第１及び第２電流出力端子Ｎａ，Ｎｂから夫々ＭＯＳＦＥＴ１０ｂ，１０ｃを介して回路基準端子ＶＳＳに流れる。
【００３６】
インバータ１１ａの入力が制御入力端子Ｉｎｈに、インバータ１１ａの出力がインバータ１１ｂの入力とＭＯＳＦＥＴ１２ａのゲートに、インバータ１１ｂの出力がＭＯＳＦＥＴ１２ｂのゲートに、夫々接続している。これにより、制御入力端子Ｉｎｈに入力するハイサイド入力信号ＳＩＨと逆相の逆相入力信号がＭＯＳＦＥＴ１２ａのゲートに入力し、ハイサイド入力信号ＳＩＨと同相の同相入力信号がＭＯＳＦＥＴ１２ｂのゲートに入力する。
【００３７】
ＭＯＳＦＥＴ１２ａのドレインは、抵抗素子１３ａの他端とコンパレータ１４の非反転入力端子Ｎｐに接続し、ＭＯＳＦＥＴ１２ｂのドレインは、抵抗素子１３ｂの他端とコンパレータ１４の反転入力端子Ｎｎに接続し、ＭＯＳＦＥＴ１２ａのソースは、第１電流出力端子Ｎａに接続し、ＭＯＳＦＥＴ１２ｂのソースは、第２電流出力端子Ｎｂに接続している。
【００３８】
本実施形態では、１対のｎ型のＭＯＳＦＥＴ１２ａ，１２ｂ、及び、１対の抵抗素子１３ａ，１３ｂは、夫々対を成す素子間で同じ電気的特性のものを使用する。抵抗素子１３ａ，１３ｂは電流が流れることで電圧降下の生じる素子であれば、材料及び素子構造は問わず、また、必ずしも単体の素子でなくても良い。
【００３９】
回路電源端子ＶＣＣには、本発明回路１に対して低電圧回路動作用の電源電圧Ｖｃｃを供給する電圧源５の正極が接続し、回路基準端子ＶＳＳには、外部から基準電圧Ｖｓｓ（接地電圧＝０Ｖ）が供給される。
【００４０】
高耐圧ＭＯＳＦＥＴ７ａのドレインは、高電源電圧Ｖｈｈを供給する高電圧源６の正極と接続し、高耐圧ＭＯＳＦＥＴ７ａのソースは、高耐圧ＭＯＳＦＥＴ７ｂのドレインと接続して高電圧出力端子ＯＵＴを形成し、高耐圧ＭＯＳＦＥＴ７ｂのソースは、基準電圧Ｖｓｓ（接地電圧＝０Ｖ）と接続している。高耐圧ＭＯＳＦＥＴ７ａのゲートには、ハイサイド出力端子Ｖｈから出力されたハイサイド出力信号が入力し、高耐圧ＭＯＳＦＥＴ７ｂのゲートには、ハイサイド入力信号ＳＩＨと逆相のローサイド入力信号ＳＩＬが入力する。また、高電圧出力端子ＯＵＴとハイサイド基準端子Ｖｓが接続しており、ハイサイド基準端子Ｖｓの電圧レベルは、高電圧出力端子ＯＵＴから出力される出力電圧レベルに追従して変化する。つまり、ハイサイド回路２は、回路基準端子ＶＳＳから見て、基準電圧レベルが変化するフローティング回路となっている。
【００４１】
ダイオード８のアノードが回路電源端子ＶＣＣに、ダイオード８のカソードとコンデンサ９の一端がハイサイド電源端子Ｖｂに、コンデンサ９の他端がハイサイド基準端子Ｖｓに、夫々接続し、ブートストラップ回路が構成される。これにより、ハイサイド電源端子Ｖｂの端子電圧は、高電圧出力端子ＯＵＴから出力される出力電圧レベルが低レベル時には、回路電源端子ＶＣＣからダイオード８を介して供給される。一方、該出力電圧レベルが高レベルに遷移すると、ハイサイド基準端子Ｖｓの端子電圧も同様に遷移し、ハイサイド電源端子Ｖｂの端子電圧は、コンデンサ９を介して当該出力電圧レベルの変化に追従して、回路電源端子ＶＣＣの端子電圧を超えて昇圧される。当該昇圧されたハイサイド電源端子Ｖｂの端子電圧は、逆バイアス状態のダイオード８によって回路電源端子ＶＣＣ側に放電されず、高電圧状態が維持される。また、当該昇圧されたハイサイド電源端子Ｖｂの端子電圧は、コンパレータ１４に電源電圧として供給されるため、ハイサイド出力端子Ｖｈから出力されるハイサイド出力信号の出力レベルも同様に昇圧される。以上より、ハイサイド回路２は、フローティング回路として構成されることで、ブートストラップ回路と協働して、高耐圧ＭＯＳＦＥＴ７ａのゲート電圧を十分高電圧に駆動することが可能となる。
【００４２】
１対の電圧抑制回路１５ａ，１５ｂは、電流発生回路３の第１及び第２電流出力端子Ｎａ，Ｎｂの端子電圧が回路動作中に過度に上昇するのを抑制する。これにより、各電流出力端子Ｎａ，Ｎｂに接続するＭＯＳＦＥＴ１０ｂ，１０ｃに過剰なストレスが印加されるのを防止する。電圧抑制回路１５ａ，１５ｂの詳細については、後述する。
【００４３】
次に、本発明回路１の回路動作について説明する。先ず、１対の電圧抑制回路１５ａ，１５ｂが無い場合の動作について、図２に示す電圧波形図を参照して説明する。図２には、上段から順に、ハイサイド入力信号ＳＩＨ、ローサイド入力信号ＳＩＬ、非反転入力端子Ｎｐ、反転入力端子Ｎｎ、高電圧出力端子ＯＵＴ、第１電流出力端子Ｎａ、第２電流出力端子Ｎｂの各電圧波形が、模式的に示されている。尚、図２に示される電圧値は、実際の回路動作における電圧値に比例した値を正確に示すものではなく、電圧変化の概略を模式的に示している。尚、ハイサイド入力信号ＳＩＨ、ローサイド入力信号ＳＩＬ、高電圧出力端子ＯＵＴ、第１電流出力端子Ｎａ、及び、第２電流出力端子Ｎｂの各電圧は、回路基準端子ＶＳＳを基準とする電圧であり、非反転入力端子Ｎｐ、及び、反転入力端子Ｎｎの各電圧は、ハイサイド基準端子Ｖｓを基準とする電圧である。
【００４４】
図２に示すように、時刻ｔ０で、ハイサイド入力信号ＳＩＨが高レベルにあり、ローサイド入力信号ＳＩＬが低レベルにあり、高耐圧ＭＯＳＦＥＴ７ａがオン状態で、高耐圧ＭＯＳＦＥＴ７ｂがオフ状態となっており、以下に説明するように、高電圧出力端子ＯＵＴには高電圧Ｖｈｈが出力されている。当該定常状態（状態Ｈ）では、ＭＯＳＦＥＴ１２ａはゲートに低レベルの基準電圧Ｖｓｓが印加されオフ状態であり、ＭＯＳＦＥＴ１２ｂはゲートに高レベルの電源電圧Ｖｃｃが印加されオン状態である。当該状態では、ＭＯＳＦＥＴ１２ｂ及び抵抗素子１３ｂには、電流発生回路３のＭＯＳＦＥＴ１０ｃに流れる電流Ｉ２が流れ、抵抗素子１３ｂの両端には、電流Ｉ２に応じた電圧降下ΔＶ２が生じる。一方、ＭＯＳＦＥＴ１２ａはオフ状態であるので、抵抗素子１３ａには電流が流れず、抵抗素子１３ａの両端間の電圧降下ΔＶ１は０Ｖである。
【００４５】
また、当該定常状態では、第１電流出力端子Ｎａの端子電圧は、ＭＯＳＦＥＴ１２ａがオフ状態で、ＭＯＳＦＥＴ１０ｂに流れる電流Ｉ１がゼロであるので、基準電圧Ｖｓｓ（接地電圧＝０Ｖ）となっている。一方、ＭＯＳＦＥＴ１２ｂがオン状態で、ＭＯＳＦＥＴ１０ｃに流れる電流Ｉ２と同じ電流が流れるように、ＭＯＳＦＥＴ１２ｂのゲート・ソース間電圧が自動的に調整されるため、第２電流出力端子Ｎｂの端子電圧は当該調整されたＭＯＳＦＥＴ１２ｂのソース電圧となっている。
【００４６】
ハイサイド電源端子Ｖｂの電圧は、ハイサイド回路２がフローティング回路として動作するので、高電圧出力端子ＯＵＴの出力電圧Ｖｈｈに、電源電圧Ｖｃｃからダイオード８の電圧降下分を差し引いた電圧に略等しい電圧Ｖαを加えた電圧（Ｖｈｈ＋Ｖα）となっている。一方、ハイサイド電源端子Ｖｂの電圧も、高電圧出力端子ＯＵＴの出力電圧Ｖｈｈとなっている。従って、ハイサイド電源端子Ｖｂを基準とすると、非反転入力端子Ｎｐの電圧は、ハイサイド電源端子Ｖｂの電圧Ｖαに略等しく、反転入力端子Ｎｎの電圧は、ハイサイド電源端子Ｖｂの電圧Ｖαから抵抗素子１３ｂの電圧降下ΔＶ２を差し引いた電圧（Ｖα−ΔＶ２）に略等しくなる。よって、非反転入力端子Ｎｐの電圧の方が、反転入力端子Ｎｎの電圧より高くなるので、コンパレータ１４からはハイサイド基準端子Ｖｓを基準として高レベルの電圧（Ｖα）が出力され、電圧Ｖαを高耐圧ＭＯＳＦＥＴ７ａの閾値電圧より高くなるように設定しておくことで、図２に示すように、高電圧出力端子ＯＵＴに高電圧Ｖｈｈが出力される。
【００４７】
引き続き、時刻ｔ１において、ハイサイド入力信号ＳＩＨが高レベルから低レベルに遷移する場合を想定する。ハイサイド入力信号ＳＩＨが低レベルに遷移すると、ＭＯＳＦＥＴ１２ａはゲートに高レベルの電圧Ｖｃｃが印加されオフ状態からオン状態に変化し、ＭＯＳＦＥＴ１２ｂはゲートに低レベルの電圧Ｖｓｓが印加されオン状態からオフ状態に変化する。この結果、ＭＯＳＦＥＴ１２ａ及び抵抗素子１３ａには、電流発生回路３のＭＯＳＦＥＴ１０ｂに流れる電流Ｉ１が流れ、抵抗素子１３ａの両端には、電流Ｉ１に応じた電圧降下ΔＶ１が生じる。一方、ＭＯＳＦＥＴ１２ｂはオフ状態になるので、抵抗素子１３ｂには電流が流れず、抵抗素子１３ｂの両端間の電圧降下ΔＶ２は０Ｖである。
【００４８】
一方、時刻ｔ１において、ローサイド入力信号ＳＩＬが低レベルから高レベルに遷移するため、高耐圧ＭＯＳＦＥＴ７ｂがオフ状態からオン状態となり、高電圧出力端子ＯＵＴの電圧レベルは高電圧Ｖｈｈから低下し始める。これに追従して、ハイサイド回路２のハイサイド電源端子Ｖｂ及びハイサイド基準端子Ｖｓの各電圧も低下する。しかし、ハイサイド電源端子Ｖｂから見た上記電圧降下ΔＶ１及び電圧降下ΔＶ２は維持されるため、非反転入力端子Ｎｐの電圧の方が、反転入力端子Ｎｎの電圧より低くなるので、コンパレータ１４からはハイサイド基準端子Ｖｓを基準として低レベルの電圧（０Ｖ）が出力される。この結果、高耐圧ＭＯＳＦＥＴ７ａのゲート・ソース間の電圧が低レベルとなり、オン状態からオフ状態に遷移する。そして、高電圧出力端子ＯＵＴの電圧レベルは最終的に基準電圧Ｖｓｓ（接地電圧＝０Ｖ）まで低下する。また、ハイサイド基準端子Ｖｓの電圧も基準電圧Ｖｓｓ（接地電圧＝０Ｖ）となり、ハイサイド電源端子Ｖｂの電圧は、状態Ｈの電圧（Ｖｈｈ＋Ｖα）から高電圧出力端子ＯＵＴの電圧変化分（Ｖｈｈ）と略同じ電圧だけ低下して、電圧Ｖαまで低下する。これにより、非反転入力端子Ｎｐと反転入力端子Ｎｎの各電圧は、夫々、電圧（Ｖα−ΔＶ１）と電圧Ｖαとなる。
【００４９】
また、ＭＯＳＦＥＴ１２ａがオフ状態からオン状態となるため、ＭＯＳＦＥＴ１０ｂに流れる電流Ｉ１と同じ電流が流れるように、ＭＯＳＦＥＴ１２ａのゲート・ソース間電圧が自動的に調整され、第１電流出力端子Ｎａの端子電圧は、基準電圧Ｖｓｓ（接地電圧＝０Ｖ）から当該調整されたＭＯＳＦＥＴ１２ａのソース電圧まで上昇する。一方、第２電流出力端子Ｎｂは、ＭＯＳＦＥＴ１２ｂがオフ状態となるため、ＭＯＳＦＥＴ１０ｃに流れる電流Ｉ２がゼロとなって、基準電圧Ｖｓｓ（接地電圧＝０Ｖ）まで低下する。
【００５０】
引き続き、時刻ｔ２において、ハイサイド入力信号ＳＩＨが低レベルから高レベルに遷移し、ローサイド入力信号ＳＩＬが高レベルから低レベルに遷移する場合を想定する。
【００５１】
先ず、ローサイド入力信号ＳＩＬが低レベルになり、高耐圧ＭＯＳＦＥＴ７ｂがオフ状態となる。ハイサイド入力信号ＳＩＨが高レベルになるため、ＭＯＳＦＥＴ１２ａはゲートに低レベルの基準電圧Ｖｓｓが印加されオフ状態となり、ＭＯＳＦＥＴ１２ｂはゲートに高レベルの電源電圧Ｖｃｃが印加されオン状態となる。この結果、ＭＯＳＦＥＴ１２ｂ及び抵抗素子１３ｂには、電流発生回路３のＭＯＳＦＥＴ１０ｃに流れる電流Ｉ２が流れ、抵抗素子１３ｂの両端には、電流Ｉ２に応じた電圧降下ΔＶ２が生じる。一方、ＭＯＳＦＥＴ１２ａはオフ状態となるので、抵抗素子１３ａには電流が流れず、抵抗素子１３ａの両端間の電圧降下ΔＶ１は０Ｖとなる。
【００５２】
時刻ｔ２直後では、ハイサイド電源端子Ｖｂの電圧は、時刻ｔ２直前の定常状態（状態Ｌ）の電圧状態（電圧Ｖα）まで低下し、ハイサイド基準端子Ｖｓの電圧も、時刻ｔ２直前の状態Ｌの電圧状態（基準電圧Ｖｓｓ＝０Ｖ）まで低下している。よって、非反転入力端子Ｎｐの電圧は、ハイサイド電源端子Ｖｂの電圧Ｖαに略等しく、反転入力端子Ｎｎの電圧は、ハイサイド電源端子Ｖｂの電圧Ｖαから抵抗素子１３ｂの電圧降下ΔＶ２を差し引いた電圧（Ｖα−ΔＶ２）に略等しくなる。尚、時刻ｔ２直後では、非反転入力端子Ｎｐ及び反転入力端子Ｎｎの各電圧は、回路基準端子ＶＳＳを基準としても、夫々同じ電圧値となる。
【００５３】
以上の結果、非反転入力端子Ｎｐの電圧の方が、反転入力端子Ｎｎの電圧より高くなるので、コンパレータ１４からはハイサイド基準端子Ｖｓを基準として高レベルの電圧（Ｖα）が出力され、高耐圧ＭＯＳＦＥＴ７ａがオン状態となる。以下、高耐圧ＭＯＳＦＥＴ７ａがオン状態となる時点を時刻ｔ３とする。時刻ｔ２より僅かに遅れて、時刻ｔ３で高耐圧ＭＯＳＦＥＴ７ａがオン状態となると、高耐圧ＭＯＳＦＥＴ７ｂがオフ状態となっているため、高電圧出力端子ＯＵＴの電圧レベルが上昇する。当該電圧上昇に追従して、ハイサイド電源端子Ｖｂ及びハイサイド基準端子Ｖｓの各電圧も同様に上昇するため、オン状態の高耐圧ＭＯＳＦＥＴ７ａのゲート・ソース間電圧は閾値電圧より高い電圧Ｖαが維持され、高電圧出力端子ＯＵＴの電圧レベルが高電圧Ｖｈｈまで上昇する。
【００５４】
ここで、ハイサイド基準端子Ｖｓの電圧は、高電圧出力端子ＯＵＴの電圧レベルに完全に追従し、ハイサイド電源端子Ｖｂの電圧変化も、コンデンサ９を介した静電結合により高電圧出力端子ＯＵＴの電圧変化に略即座に追従する。非反転入力端子Ｎｐの電圧は、ＭＯＳＦＥＴ１２ａはオフ状態であるため、抵抗素子１３ａによる電圧降下が生じず、ハイサイド電源端子Ｖｂの電圧変化に追従して電圧上昇するが、非反転入力端子Ｎｐに寄生する容量と抵抗素子１３ａの抵抗値の積で表される時定数に応じた時間遅れが生じる。一方、反転入力端子Ｎｎの電圧は、ＭＯＳＦＥＴ１２ｂがオン状態であるため、抵抗素子１３ｂによる電圧降下分（ΔＶ２）を差し引いて、ハイサイド電源端子Ｖｂの電圧変化に追従して電圧上昇するが、反転入力端子Ｎｎに寄生する容量と抵抗素子１３ｂの抵抗値の積で表される時定数に応じた時間遅れが生じる。当該時間遅れの結果、ハイサイド基準端子Ｖｓを基準にすると、非反転入力端子Ｎｐと反転入力端子Ｎｎの各電圧は夫々、一時的に負電圧となるが、時刻ｔ３後も、非反転入力端子Ｎｐと反転入力端子Ｎｎ間の電圧の大小関係は維持されるため、コンパレータ１４の出力電圧は、電圧Ｖαに維持される。
【００５５】
非反転入力端子Ｎｐと反転入力端子Ｎｎの各電圧は、回路基準端子ＶＳＳを基準とした場合、時刻ｔ２に、電圧（Ｖα−ΔＶ１）と電圧Ｖαであったものが、時刻ｔ２直後に、夫々、電圧Ｖαと電圧（Ｖα−ΔＶ２）と大小関係が反転し、時刻ｔ３後、電圧（Ｖｈｈ＋Ｖα）と電圧（Ｖｈｈ＋Ｖα−ΔＶ２）まで上昇する。
【００５６】
ここで、ＭＯＳＦＥＴ１２ａはオフ状態であるが、高耐圧のＭＯＳＦＥＴ１２ａのドレイン・ソース間には、大きな寄生容量が存在し、更に、当該ドレイン・ソース間容量が、ＭＯＳＦＥＴ１２ａのソース側の第１電流出力端子Ｎａの寄生容量の内の、当該ドレイン・ソース間容量を除く寄生容量に比べて、相当大きいため（例えば、１０〜１００倍程度またはそれ以上）、非反転入力端子Ｎｐの電圧上昇に伴い、当該ドレイン・ソース間容量を介した静電結合によって、第１電流出力端子Ｎａの電圧も、時刻ｔ３直前の電圧状態（基準電圧Ｖｓｓ＝０Ｖ）から急激に上昇する。第１電流出力端子Ｎａに接続するＭＯＳＦＥＴ１０ｂは、第１電流出力端子Ｎａの電圧上昇に伴い導通するため、一端上昇した第１電流出力端子Ｎａの電圧は、最終的には、元の電圧状態（基準電圧Ｖｓｓ＝０Ｖ）まで低下する。
【００５７】
一方、ＭＯＳＦＥＴ１２ｂとＭＯＳＦＥＴ１０ｃはオン状態であり電流Ｉ２を流しているが、高耐圧のＭＯＳＦＥＴ１２ｂのドレイン・ソース間には、大きな寄生容量が存在し、更に、当該ドレイン・ソース間容量が、ＭＯＳＦＥＴ１２ｂのソース側の第２電流出力端子Ｎｂの寄生容量の内の、当該ドレイン・ソース間容量を除く寄生容量に比べて、相当大きいため（例えば、１０〜１００倍程度またはそれ以上）、反転入力端子Ｎｎの電圧上昇に伴い、当該ドレイン・ソース間容量を介した静電結合によって、第２電流出力端子Ｎｂの電圧も、ＭＯＳＦＥＴ１０ｃに流れる電流Ｉ２に抗して、時刻ｔ３直前の電圧状態（電流Ｉ２を流すＭＯＳＦＥＴ１２ｂのソース電圧）から急激に上昇する。第２電流出力端子Ｎｂに接続するＭＯＳＦＥＴ１０ｃはオン状態であるので、一端上昇した第２電流出力端子Ｎｂの電圧は、最終的には、上記の元の電圧状態にまで低下する。尚、第２電流出力端子Ｎｂの電圧が、ＭＯＳＦＥＴ１２ｂのゲート電圧（電源電圧Ｖｃｃ）よりＭＯＳＦＥＴ１２ｂの閾値電圧分低い電圧より高くなっている期間は、本来オン状態のＭＯＳＦＥＴ１２ｂがオフ状態となっている。つまり、反転入力端子Ｎｎ間の電圧がＭＯＳＦＥＴ１２ｂによって駆動されない状態となっており、コンパレータ１４の動作が一時的にノイズの影響を受け易くなり不安定となる虞がある。
【００５８】
以上を纏めると、時刻ｔ１直前の定常状態（状態Ｈ）から、時刻ｔ１直後の過渡状態を経て、その後の定常状態（状態Ｌ）に至る期間では、高電圧出力端子ＯＵＴの出力電圧が高電圧Ｖｈｈから基準電圧Ｖｓｓ（接地電圧＝０Ｖ）まで低下する動作であるため、第１及び第２電流出力端子Ｎａ，Ｎｂの端子電圧が過度に上昇する現象は生じない。これに対して、時刻ｔ２直前の状態Ｌから、時刻ｔ２において、ハイサイド入力信号ＳＩＨが低レベルから高レベルに遷移し、ローサイド入力信号ＳＩＬが高レベルから低レベルに遷移すると、時刻ｔ３後に、高電圧出力端子ＯＵＴの電圧レベルが、時刻ｔ２直前の電圧状態（基準電圧Ｖｓｓ＝０Ｖ）から高電圧Ｖｈｈまで上昇するため、これに追従して、非反転入力端子Ｎｐと反転入力端子Ｎｎの各電圧も上昇する。この結果、ＭＯＳＦＥＴ１２ａ，１２ｂの各ドレイン・ソース間容量を介した静電結合によって、第１及び第２電流出力端子Ｎａ，Ｎｂの各電圧も一時的に上昇し、所定時間経過後に、時刻ｔ３直前の電圧状態にまで低下する。即ち、第１及び第２電流出力端子Ｎａ，Ｎｂの端子電圧が過度に上昇する現象が生じる。
【００５９】
上述のように、電圧抑制回路１５ａ，１５ｂが無い場合では、第１及び第２電流出力端子Ｎａ，Ｎｂの端子電圧が過度に上昇する現象が生じ得るため、電圧抑制回路１５ａ，１５ｂを設けることで、当該端子電圧の過度な上昇を抑制することが可能となる。
【００６０】
次に、電圧抑制回路１５ａ，１５ｂの回路構成の具体例について説明する。本実施形態では、電圧抑制回路１５ａ，１５ｂは、夫々、２端子回路で構成され、当該２端子回路の一端（第１端子Ｎ１）が第１及び第２電流出力端子Ｎａ，Ｎｂに各別に接続し、当該２端子回路の他端（第２端子Ｎ２）が回路基準端子ＶＳＳに接続している。
【００６１】
電圧抑制回路１５ａ，１５ｂは、以下の第１回路構造と第２回路構造の内の少なくとも何れか一方の回路構造を有する。
【００６２】
第１回路構造は、第１及び第２端子Ｎ１，Ｎ２間に、端子間電圧が所定の電圧を超えると導通状態となる２端子スイッチング素子または２端子スイッチング回路を備えて構成される。
【００６３】
上述のように、状態Ｈの定常状態では、ＭＯＳＦＥＴ１２ｂがオン状態で、ＭＯＳＦＥＴ１０ｃに流れる電流Ｉ２と同じ電流が流れるように、ＭＯＳＦＥＴ１２ｂのゲート・ソース間電圧が自動的に調整されるため、第２電流出力端子Ｎｂの端子電圧は当該調整されたＭＯＳＦＥＴ１２ｂのソース電圧となっている。同様に、状態Ｌの定常状態では、ＭＯＳＦＥＴ１２ａがオン状態で、ＭＯＳＦＥＴ１０ｂに流れる電流Ｉ１と同じ電流が流れるように、ＭＯＳＦＥＴ１２ａのゲート・ソース間電圧が自動的に調整されるため、第１電流出力端子Ｎａの端子電圧は当該調整されたＭＯＳＦＥＴ１２ａのソース電圧となっている。従って、第１回路構造の電圧抑制回路１５ａ，１５ｂでは、第１及び第２電流出力端子Ｎａ，Ｎｂの一方の電圧が、上述の各定常状態におけるＭＯＳＦＥＴ１２ａ，１２ｂのソース電圧より高めに設定された所定の基準電圧を超えて上昇すると、第１及び第２端子Ｎ１，Ｎ２間が導通するように、上記２端子スイッチング素子または２端子スイッチング回路のターンオン電圧を設定する。
【００６４】
これにより、第１回路構造の電圧抑制回路１５ａ，１５ｂを備えることで、本発明回路１の回路動作を阻害せずに、第１及び第２電流出力端子Ｎａ，Ｎｂの端子電圧の過度な上昇を抑制することができる。
【００６５】
第２回路構造は、高耐圧のＭＯＳＦＥＴ１２ａ，１２ｂのドレイン・ソース間容量より電気容量の大きいコンデンサの一端が、第１端子Ｎ１に接続し、他端が直接或いは低インピーダンス素子または回路を介して、第２端子Ｎ２に接続して構成される。
【００６６】
上述のように、ハイサイド入力信号ＳＩＨが低レベルから高レベルに遷移し、高電圧出力端子ＯＵＴの電圧レベルが、基準電圧Ｖｓｓ（＝０Ｖ）から高電圧Ｖｈｈまで上昇する過渡期間において、当該電圧上昇に追従して、非反転入力端子Ｎｐと反転入力端子Ｎｎの各電圧も上昇し、更に、ＭＯＳＦＥＴ１２ａ，１２ｂの各ドレイン・ソース間容量を介した静電結合によって、第１及び第２電流出力端子Ｎａ，Ｎｂの各電圧も一時的に上昇する。従って、第２回路構造の電圧抑制回路１５ａ，１５ｂを設けることで、第１及び第２電流出力端子Ｎａ，Ｎｂの寄生容量が、ＭＯＳＦＥＴ１２ａ，１２ｂの各ドレイン・ソース間容量より大きくなるため、電圧抑制回路１５ａ，１５ｂのコンデンサへの電荷分配効果により、上記静電結合による第１及び第２電流出力端子Ｎａ，Ｎｂの過度な電圧上昇が抑制される。
【００６７】
図３に、第１回路構造の電圧抑制回路１５ａ，１５ｂの回路構成例を示す。図３に示す回路構成例では、上述の２端子スイッチング素子が、ツェナーダイオード２１及びダイオード２２で構成される場合を例示している。また、上述の２端子スイッチング回路として、ツェナーダイオードまたはダイオードの直列回路、または、ツェナーダイオード２１またはダイオード２２と定電圧源２３の直列回路等が使用できる。尚、２端子スイッチング素子は、ツェナーダイオード２１やダイオード２２に限定されるものではなく、２端子間の電圧が一定の閾値電圧を超えると電流が流れるスイッチング素子であれば、電流の流れる方向が片方向または双方向の何れであっても利用可能である。また、ダイオード２２は、ＰＮ接合ダイオードに限定されるものではなく、種々の形態のものが利用できる。
【００６８】
図４に、第２回路構造の電圧抑制回路１５ａ，１５ｂの回路構成例を示す。図４に示す回路構成例では、ＭＯＳＦＥＴ１２ａ，１２ｂのドレイン・ソース間容量より電気容量の大きい単体のコンデンサ２４で構成される場合、当該コンデンサ２４に抵抗素子２５が直列する直列回路で構成される場合、及び、当該コンデンサ２４に抵抗素子２５とダイオード２２の並列回路が直列する直列回路で構成される場合を例示している。
【００６９】
電圧抑制回路１５ａ，１５ｂは、図３及び図４に例示する第１回路構造と第２回路構造の回路を適宜、並列または直列に組み合わせて構成しても良い。
【００７０】
〈別実施形態〉
上記実施形態では、本発明回路の好適な実施形態の一例を詳細に説明した。本発明回路の回路構成は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。以下に、本発明回路の別実施形態につき説明する。
【００７１】
〈１〉  上記実施形態では、電流発生回路３として、ＭＯＳＦＥＴ１０ｂ，１０ｃを第１及び第２電流出力端子Ｎａ，Ｎｂに夫々個別に用意して、ＭＯＳＦＥＴ１２ａ，１２ｂに流す電流を夫々独立して生成する回路構成としたが、図５に示すように、第１及び第２電流出力端子Ｎａ，Ｎｂを１つの電流出力端子Ｎｃとして、ＭＯＳＦＥＴ１２ａ，１２ｂの各ソースと共通に接続する回路構成としても良い。この場合、ｎ型のＭＯＳＦＥＴ１０ａ，１０ｃの組み合わせからなる第２のカレントミラー回路は不要となる。当該別実施形態では、電流出力端子Ｎｃが１つであるので、それに接続する電圧抑制回路１５ｃも１つで良い。電圧抑制回路１５ｃとしては、上述の第１回路構造または第２回路構造のものが利用できる。
【００７２】
〈２〉  電流発生回路３は、図１に例示する回路構成例に限定されるものではない。ＭＯＳＦＥＴ１２ａ，１２ｂに流す定電流を発生できるものであれば、各種の定電流発生回路が利用可能である。例えば、図１に示すＭＯＳＦＥＴ１０ａに流れる電流を別のカレントミラー回路を用いて生成する回路構成であっても構わない。
【００７３】
〈３〉  上記実施形態では、非反転入力端子Ｎｐと反転入力端子Ｎｎ間の電圧差は、抵抗素子１３ａ，１３ｂの両端間に生じる電圧降下の差、つまり、抵抗素子１３ａ，１３ｂに流れる電流の差として発生するが、当該電圧降下を生じさせる負荷回路（電流電圧変換回路）としては、線形素子である抵抗素子に限定されるものではなく、電流の多寡に応じて両端間の電圧降下の量が変化する２端子素子或いは２端子回路であれば、その電流電圧特性が線形な抵抗特性でなくても、非線形な電流電圧特性であっても構わない。例えば、抵抗素子１３ａ，１３ｂに代えてダイオードやトランジスタを用いても構わない。
【００７４】
〈４〉  上記実施形態では、ＭＯＳＦＥＴ１２ａ，１２ｂは、ゲート電圧に応じてドレイン・ソース間に流れる電流が制御される電流制御素子として機能しており、同様の電流制御素子として機能する素子であれば、ＭＯＳＦＥＴ以外の素子であっても良く、また、必ずしも単体の素子である必要はない。
【００７５】
〈５〉  上記実施形態では、同相入力信号がＭＯＳＦＥＴ１２ｂのゲートに入力し、逆相入力信号がＭＯＳＦＥＴ１２ａのゲートに入力する構成としたが、逆相入力信号がＭＯＳＦＥＴ１２ｂのゲートに入力し、同相入力信号がＭＯＳＦＥＴ１２ａのゲートに入力する構成としても構わない。但し、この場合、ハイサイド入力信号ＳＩＨとコンパレータ１４から出力されるハイサイド出力信号の位相が反転するため、ハイサイド入力信号ＳＩＨとローサイド入力信号ＳＩＬは同相にする必要がある。また、上記実施形態において、同相入力信号に代えて、ハイサイド入力信号ＳＩＨを直接使用しても構わない。
【００７６】
〈６〉  また、コンパレータ１４から出力されるハイサイド出力信号によって駆動される高電圧回路は、図１に例示する高耐圧ＭＯＳＦＥＴ７ａ，７ｂからなる回路に限定されるものではない。
【産業上の利用可能性】
【００７７】
本発明に係るレベルシフト回路は、ハーフブリッジ接続され高い電圧が印加されるハイサイド側スイッチング素子を低い電圧レベルの制御信号から制御するドライバ回路に使用可能であり、インバータ回路のみならず電圧差のある回路へのレベルシフトに広範囲に使用することができる。
【符号の説明】
【００７８】
１：              本発明に係るレベルシフト回路
２：              ハイサイド回路
３：              電流発生回路
４：              定電流回路
５：              電圧源
６：              高電圧源
７ａ，７ｂ：      ｎ型の高耐圧ＭＯＳＦＥＴ
８：              ダイオード
９：              コンデンサ
１０ａ〜１０ｃ：  ｎ型ＭＯＳＦＥＴ
１１ａ，１１ｂ：  インバータ
１２ａ，１２ｂ：  ｎ型の高耐圧ＭＯＳＦＥＴ（第１及び第２電流制御素子）
１３ａ，１３ｂ：  抵抗素子（第１及び第２負荷回路）
１４：            コンパレータ
１５ａ〜１５ｃ：  電圧抑制回路
２１：            ツェナーダイオード
２２：            ダイオード
２３：            定電圧源
２４：            コンデンサ
２５：            抵抗素子
３０：            従来のレベルシフト回路（ドライバ回路）
３１：            パルス発生回路
３２ａ，３２ｂ：  ｎ型ＭＯＳＦＥＴ
３３ａ，３３ｂ：  抵抗素子
３４：            ＲＳフリップフロップ
３５，４１ａ〜４１ｆ，４３ａ，４３ｂ：  インバータ
３６：            ハイサイド回路
４２ａ，４２ｂ：  ＮＡＮＤ回路
４４ａ，４４ｂ：  コンデンサ
ＧＮＤ：          インバータ回路の出力用接地端子
ＨＶ：            インバータ回路の高電圧電源端子
ＩＮ：            電流制御回路の入力端子
ＩＮＨ：          インバータ回路の制御入力端子
ＩＮＬ：          インバータ回路の制御入力端子
ＩＮＶ：          インバータ回路
Ｉｎｈ：          制御入力端子、ハイサイド回路側の制御入力端子
Ｉｎｌ：          ローサイド側の制御入力端子
Ｎｎ：            コンパレータの反転入力端子
Ｎｐ：            コンパレータの非反転入力端子
Ｎａ：            第１電流出力端子
Ｎｂ：            第２電流出力端子
Ｎｃ：            電流出力端子
Ｎ１：            電圧抑制回路の第１端子
Ｎ２：            電圧抑制回路の第２端子
ＯＵＴ：          高電圧出力端子、インバータ回路の出力端子
ＯＵＴ１，ＯＵＴ２：  電流制御回路の出力端子
Ｒ：              ＲＳフリップフロップのリセット端子
Ｓ：              ＲＳフリップフロップのセット端子
Ｑ：              ＲＳフリップフロップの出力端子
ＶＣＣ：          回路電源端子、インバータ回路及びドライバ回路の電源端子
ＶＳＳ：          回路基準端子、インバータ回路及びドライバ回路の接地端子
Ｖｂ：            ハイサイド電源端子、ハイサイド回路側の正電圧電源端子
Ｖｈ：            ハイサイド出力端子、ハイサイド回路側の出力端子
Ｖｌ：            ローサイド側の出力端子
Ｖｓ：            ハイサイド基準端子、ハイサイド回路側の基準電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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