(57)【特許請求の範囲】
【請求項１】
第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記補助容量線の直上に位置するとともに第１方向に沿って延出した主画素電極を備え前記スイッチング素子と電気的に接続された画素電極と、
前記画素電極を覆う第１配向膜と、を備えた第１基板と、
前記ゲート配線の直上に位置するとともに第１方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持され、前記画素電極と前記共通電極との間に電界が形成されていない状態で第１方向に沿って初期配向するとともに前記第１基板と前記第２基板との間においてスプレイ配向した液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記画素電極は、第１方向に沿った長さが第２方向に沿った長さよりも短い画素に配置されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記スイッチング素子は、前記ソース配線及び前記補助容量線と重なる領域に設けられたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、さらに、前記ゲート配線と対向し前記共通電極と同電位のゲートシールド電極を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第２基板は、さらに、第２方向に沿って延出した副共通電極を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記第１基板は、さらに、前記主画素電極の一端部に繋がり第２方向に沿って延出した副画素電極を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
第１方向に沿ってそれぞれ延出するとともに第１方向に交差する第２方向に沿って第１ピッチで配置された第１ゲート配線及び第２ゲート配線と、第２方向に沿ってそれぞれ延出するとともに第１方向に沿って第１ピッチよりも小さな第２ピッチで配置された第１ソース配線及び第２ソース配線と、前記第１ゲート配線と前記第２ゲート配線との略中間に位置するとともに第１方向に沿って延出した第１主電極を備えた第１電極と、前記第１電極を覆う第１配向膜と、を備えた第１基板と、
前記第１ゲート配線及び前記第２ゲート配線のそれぞれの直上に位置するとともに第１方向に沿って延出した第２主電極を備えた第２電極と、前記第２電極を覆う第２配向膜と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持され、前記第１電極と前記第２電極との間に電界が形成されていない状態で第１方向に沿って初期配向するとともに前記第１基板と前記第２基板との間においてスプレイ配向した液晶分子を含む液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項８】
前記第１基板は、さらに、前記第１ゲート配線と前記第２ゲート配線との間に位置し第１方向に沿って延出した補助容量線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続され前記第１ソース配線及び前記補助容量線と重なる領域に設けられたスイッチング素子と、を備え、前記第１電極は前記補助容量線の直上に位置し前記スイッチング素子と電気的に接続されたことを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記第１基板は、さらに、前記第１ゲート配線及び前記第２ゲート配線とそれぞれ対向し前記第２電極と同電位のゲートシールド電極を備えたことを特徴とする請求項７または８に記載の液晶表示装置。
【請求項１０】
第１方向に沿った長さが第１方向に交差する第２方向に沿った長さよりも短い画素に配置されるとともに第１方向に沿って延出した主画素電極を備えた画素電極と、前記画素電極を覆うとともに第１方向と平行な第１配向処理方向に沿って配向処理された第１配向膜と、を備えた第１基板と、
前記主画素電極を挟んだ両側で第１方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆うとともに第２配向処理方向に配向処理された第２配向膜と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
を備え、
前記第１配向処理方向及び前記第２配向処理方向は互いに平行で且つ同じ向きであり、
前記画素は、第１方向に沿った一対の短辺と、第２方向に沿った一対の長辺を有する長方形状であり、
前記主共通電極は前記一対の短辺上にそれぞれ位置し、前記主画素電極は前記一対の短辺からそれぞれ略等距離の画素の略中央部に位置し、
前記第１基板は、さらに、前記主画素電極の直下に位置し第１方向に沿って延出した補助容量線と、前記主共通電極の直下に位置し第１方向に沿って延出したゲート配線と、第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されるとともに前記ソース配線及び前記補助容量線と重なる領域に設けられたスイッチング素子と、を備えたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記補助容量線の直上に位置するとともに第１方向に沿って延出した主画素電極を備え前記スイッチング素子と電気的に接続された画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記ゲート配線の直上に位置するとともに第１方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持され、前記画素電極と前記共通電極との間に電界が形成されていない状態で第１方向に沿って初期配向するとともに前記第１基板と前記第２基板との間においてスプレイ配向した液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向に沿ってそれぞれ延出するとともに第１方向に交差する第２方向に沿って第１ピッチで配置された第１ゲート配線及び第２ゲート配線と、第２方向に沿ってそれぞれ延出するとともに第１方向に沿って第１ピッチよりも小さな第２ピッチで配置された第１ソース配線及び第２ソース配線と、前記第１ゲート配線と前記第２ゲート配線との略中間に位置するとともに第１方向に沿って延出した第１主電極を備えた第１電極と、前記第１電極を覆う第１配向膜と、を備えた第１基板と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの直上に位置するとともに第１方向に沿って延出した第２主電極を備えた第２電極と、前記第２電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持され、前記第１電極と前記第２電極との間に電界が形成されていない状態で第１方向に沿って初期配向するとともに前記第１基板と前記第２基板との間においてスプレイ配向した液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００８】
本実施形態によれば、
第１方向に沿った長さが第１方向に交差する第２方向に沿った長さよりも短い画素に配置されるとともに第１方向に沿って延出した主画素電極を備えた画素電極と、前記画素電極を覆うとともに第１方向と平行な第１配向処理方向に沿って配向処理された第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で第１方向に沿って延出した主共通電極を備えた共通電極と、前記共通電極を覆うとともに第１配向処理方向と同一方向である第２配向処理方向に配向処理された第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００９】
本実施形態によれば、
直線的に延出した帯状の主画素電極を備えた第１基板と、前記主画素電極を挟んだ両側で前記主画素電極の延出方向と略平行な方向に沿って延出した主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備え、前記液晶分子は、前記主画素電極と前記主共通電極との間に電界が形成されていない状態で前記主画素電極の延出方向と略平行な初期配向方向に沿って初期配向するとともに前記第１基板と前記第２基板との間においてスプレイ配向し、前記主画素電極と前記主共通電極との間に電界が形成された状態でスプレイ配向を維持しつつ基板面と平行な面内で初期配向方向に対して鋭角な方向に向かって回転することを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。
【図４】図４は、図３のＡ−Ｂ線で切断した液晶表示パネルをソース配線Ｓ１側から見た断面構造を概略的に示す断面図である。
【図５】図５は、図３のＣ−Ｄ線で切断した液晶表示パネルをゲート配線Ｇ２側から見た断面構造を概略的に示す断面図である。
【図６】図６は、ＯＦＦ時の液晶層における液晶分子の配向状態を模式的に示す図である。
【図７】図７は、ＯＮ時の液晶層における液晶分子の配向状態を模式的に示す図である。
【図８】図８の（ａ）乃至（ｃ）は、本実施形態における画素構成のバリエーションを説明するための図である。
【図９】図９の（ａ）及び（ｂ）は、本実施形態における画素構成のバリエーションを説明するための図である。
【図１０】図１０の（ａ）乃至（ｄ）は、本実施形態における画素構成のバリエーションを説明するための図である。
【発明を実施するための形態】
【００１１】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１２】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１３】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１４】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１５】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１６】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１７】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１８】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１９】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００２０】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２１】
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２２】
アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。図示した例では、アレイ基板ＡＲは、さらに、ゲートシールド電極ＧＳを備えている。
【００２３】
図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状であり、ゲート配線Ｇ１上及びゲート配線Ｇ２上にそれぞれ位置する一対の短辺と、ソース配線Ｓ１上及びソース配線Ｓ２上に位置する一対の長辺と、を有している。ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第２ピッチで配置され、それぞれ第２方向Ｙに沿って延出している。
【００２４】
図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、ソース配線間の第２ピッチに相当する。
【００２５】
また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、ゲート配線間の第１ピッチに相当する。第１ピッチは、第２ピッチよりも大きい。
【００２６】
また、図示した画素ＰＸにおいては、補助容量線Ｃ１は、画素の略中央部、つまり、ゲート配線Ｇ２とゲート配線Ｇ１との略中間に位置している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔と略同一である。
【００２７】
スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１の交点に設けられている。スイッチング素子ＳＷのゲート電極はゲート配線Ｇ２と電気的に接続され、ソース電極ＷＳはソース配線Ｓ１と電気的に接続され、ソース配線Ｓ１及び補助容量線Ｃ１に沿って延長されたドレイン配線に接続されたドレイン電極は補助容量線Ｃ１と重なる領域で画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２８】
画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置するとともに、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。つまり、画素電極ＰＥは、ソース配線Ｓ１及びソース配線Ｓ２と、ゲート配線Ｇ１及びゲート配線Ｇ２とで囲まれた内側に位置している。
【００２９】
画素電極ＰＥは、補助容量線Ｃ１の直上に位置する主画素電極ＰＡを備えている。主画素電極ＰＡは、ソース配線Ｓ１と補助容量線Ｃ１とが交差する第１交差部ＣＲ１と、ソース配線Ｓ２と補助容量線Ｃ１とが交差する第２交差部ＣＲ２との間に位置しており、第１交差部ＣＲ１と第２交差部ＣＲ２との間を第１方向Ｘに沿って直線的に延出している。このような主画素電極ＰＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。このような主画素電極ＰＡの第１方向Ｘに沿った長さは、ソース配線間の第２ピッチよりも短い。
【００３０】
このような画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置されている。換言すると、ゲート配線Ｇ１及びゲート配線Ｇ２は、画素電極ＰＥを挟んだ両側に位置している。図示した例では、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との略中間の位置、つまり、画素ＰＸの略中央部に配置されている。このため、主画素電極ＰＡは、画素ＰＸの一対の短辺からそれぞれ略等距離に位置している。換言すると、ゲート配線Ｇ１と主画素電極ＰＡとの第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と主画素電極ＰＡとの第２方向Ｙに沿った間隔と略同等である。
【００３１】
ゲートシールド電極ＧＳは、Ｘ−Ｙ平面内において、ゲート配線Ｇとそれぞれ対向するとともに主画素電極ＰＡの延出方向と略平行な第１方向Ｘに沿って直線的に延出している。このようなゲートシールド電極ＧＳは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００３２】
図示した例では、ゲートシールド電極ＧＳは、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上下両端部にそれぞれ配置されている。以下では、これらのゲートシールド電極ＧＳを区別するために、図中の上側のゲートシールド電極をＧＳ１と称し、図中の下側のゲートシールド電極をＧＳ２と称する。ゲートシールド電極ＧＳ１は、ゲート配線Ｇ１と対向している。ゲートシールド電極ＧＳ２は、ゲート配線Ｇ２と対向している。
【００３３】
画素ＰＸにおいて、ゲートシールド電極ＧＳ１は上側端部に配置され、ゲートシールド電極ＧＳ２は下側端部に配置されている。厳密には、ゲートシールド電極ＧＳ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲートシールド電極ＧＳ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、ここに示した例では、アレイ基板ＡＲに備えられたゲートシールド電極ＧＳは、ストライプ状に形成され、給電部ＶＳに電気的に接続され、共通電極ＣＥと同電位となる。このため、ゲートシールド電極ＧＳは、画素電極ＰＥとの間で電界を形成可能な共通電極ＣＥと同様の機能を兼ね備えている。
【００３４】
画素電極ＰＥとゲートシールド電極ＧＳとの位置関係に着目すると、以下の関係が言える。
【００３５】
Ｘ−Ｙ平面内において、主画素電極ＰＡとゲートシールド電極ＧＳとは、第２方向Ｙに沿って交互に配置されている。これらの主画素電極ＰＡとゲートシールド電極ＧＳとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、ゲートシールド電極ＧＳのいずれも画素電極ＰＥとは重ならない。すなわち、第２方向Ｙに沿って間隔をおいて隣接するゲートシールド電極ＧＳ１及びゲートシールド電極ＧＳ２の間には、１本の主画素電極ＰＡが位置している。換言すると、ゲートシールド電極ＧＳ１及びゲートシールド電極ＧＳ２は、主画素電極ＰＡを挟んだ両側に配置されている。このため、ゲートシールド電極ＧＳ１、主画素電極ＰＡ、及び、ゲートシールド電極ＧＳ２は、第２方向Ｙに沿ってこの順に配置されている。
【００３６】
これらの主画素電極ＰＡとゲートシールド電極ＧＳとの第２方向Ｙに沿った間隔は略一定である。すなわち、ゲートシールド電極ＧＳ１と主画素電極ＰＡとの第２方向Ｙに沿った間隔は、ゲートシールド電極ＧＳ２と主画素電極ＰＡとの第２方向Ｙに沿った間隔と略同等である。
【００３７】
このようなアレイ基板ＡＲにおいては、画素電極ＰＥ及びゲートシールド電極ＧＳは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、主画素電極ＰＡの延出方向である第１方向Ｘと略平行である。
【００３８】
図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極ＰＥ、ゲートシールド電極ＧＳ、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃなどを破線で示している。
【００３９】
対向基板ＣＴは、対向基板ＣＴに主共通電極ＣＡを備えている。この主共通電極ＣＡは、例えば、アクティブエリアの外側などにおいて、アレイ基板に備えられた給電部ＶＳ及びゲートシールド電極ＧＳと電気的に接続されており、ゲートシールド電極ＧＳと同電位である。
【００４０】
主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第１方向Ｘに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ゲートシールド電極ＧＳとそれぞれ対向するとともに主画素電極ＰＡの延出方向と略平行な第１方向Ｘに沿って延出している。あるいは、主共通電極ＣＡは、ゲート配線Ｇの上方にそれぞれ配置されるとともに主画素電極ＰＡの延出方向と略平行な第１方向Ｘに沿って延出している。あるいは、主共通電極ＣＡは、画素ＰＸの一対の短辺上にそれぞれ位置している。このような主共通電極ＣＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００４１】
図示した例では、主共通電極ＣＡは、第２方向Ｙに間隔をおいて２本平行に並んでいる。すなわち、一画素あたり、２本の主共通電極ＣＡが第２方向Ｙに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡ１は上側端部に配置され、主共通電極ＣＡ２は下側端部に配置されている。厳密には、主共通電極ＣＡ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、主共通電極ＣＡ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡ１は、ゲートシールド電極ＧＳ１に対向するとともに、ゲート配線Ｇ１の上方に位置している。主共通電極ＣＡ２は、ゲートシールド電極ＧＳ２に対向するとともに、ゲート配線Ｇ２の上方に位置している。
【００４２】
主共通電極ＣＡ１及び主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置している。つまり、Ｘ−Ｙ平面において、第２方向Ｙに沿って主共通電極ＣＡと主画素電極ＰＡとが交互に並んでおり、図示した例では、主共通電極ＣＡ１、主画素電極ＰＡ、主共通電極ＣＡ２がこの順に並んでいる。なお、主画素電極ＰＡと主共通電極ＣＡ１との間の第２方向Ｙに沿った電極間距離、及び、主共通電極ＣＡ２と主画素電極ＰＡとの間の第２方向Ｙに沿った電極間距離は略同等である。
【００４３】
このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。すなわち、第２配向処理方向ＰＤ２は、主画素電極ＰＡの延出方向である第１方向Ｘと略平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。
【００４４】
図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮをソース配線Ｓ１側から見た断面構造を概略的に示す断面図である。図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮをゲート配線Ｇ２側から見た断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００４５】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４６】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側においてゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、ゲートシールド電極ＧＳ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
【００４７】
ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。つまり、第２絶縁膜１２は、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１と、ソース配線Ｓ１、ソース配線Ｓ２との間の層間絶縁膜に相当する。
【００４８】
画素電極ＰＥの主画素電極ＰＡや、ゲートシールド電極ＧＳ１及びゲートシールド電極ＧＳ２などは、同一絶縁膜の上面、すなわち、第３絶縁膜１３の上面に形成されている。このような画素電極ＰＥ及びゲートシールド電極ＧＳは、同一材料によって形成可能である。
【００４９】
主画素電極ＰＡは、隣接するゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの直上の位置よりもそれらの内側に位置している。ゲートシールド電極ＧＳ１は、ゲート配線Ｇ１の直上に位置している。ゲートシールド電極ＧＳ２は、ゲート配線Ｇ２の直上に位置している。なお、ソース配線Ｓ１の直上及びソース配線Ｓ２の直上には、共通電極ＣＥと同等の機能を有する電極類（シールド電極など）を配置する必要はない。これは、仮にソース配線Ｓと画素電極ＰＥとの間に漏れ電界が生じたとしても、その漏れ電界が液晶分子ＬＭの初期配向方向である第１方向Ｘと略平行に形成されるため、表示に悪影響を及ぼさないためである。
【００５０】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥや第１共通電極ＣＥ１などを覆っており、第３絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００５１】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側においてブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００５２】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００５３】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００５４】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００５５】
共通電極ＣＥの主共通電極ＣＡ１及び主共通電極ＣＡ２などは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの直下に位置している。主共通電極ＣＡ１は、ゲートシールド電極ＧＳ１の直上に位置している。また、主共通電極ＣＡ１の直下には、ゲート配線Ｇ１が位置している。主共通電極ＣＡ２は、ゲートシールド電極ＧＳ２の直上に位置している。また、主共通電極ＣＡ２の直下には、ゲート配線Ｇ２が位置している。
【００５６】
上記の開口部ＡＰにおいて、画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡ１と主画素電極ＰＡとの間の領域、及び、主共通電極ＣＡ２と主画素電極ＰＡとの間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。
【００５７】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５８】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。
【００５９】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００６０】
また、主画素電極ＰＡとゲートシールド電極ＧＳとの第２方向Ｙに沿った間隔は、液晶層ＬＱの厚みよりも大きく、主画素電極ＰＡとゲートシールド電極ＧＳとの間隔は、液晶層ＬＱの厚みの２倍以上の大きさを持つ。
【００６１】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００６２】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００６３】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡあるいは主共通電極ＣＡの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡあるいは主共通電極ＣＡの延出方向が第１方向Ｘである場合、一方の偏光板の吸収軸は、第１方向Ｘと略平行である（つまり、第２方向Ｙと略直交する）、あるいは、第１方向Ｘと略直交する（つまり、第２方向Ｙと略平行である）。
【００６４】
あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第１方向Ｘと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと平行、あるいは、第２方向Ｙと平行である。
【００６５】
図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第１方向Ｘ）に対して平行となる（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して直交する（つまり、第２方向Ｙと平行となる）ように配置されている。
【００６６】
また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第１方向Ｘ）に対して平行となる（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して直交する（つまり、第２方向Ｙと平行となる）ように配置されている。
【００６７】
次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。
【００６８】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００６９】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。
【００７０】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第１方向Ｘと略平行な方向であって且つ同じ向きである。ＯＦＦ時においては、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第１方向Ｘと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、主画素電極ＰＡあるいは主共通電極ＣＡの延出方向である第１方向Ｘと平行（あるいは、第１方向Ｘに対して０°）である。
【００７１】
図６は、ＯＦＦ時の液晶層ＬＱにおける液晶分子ＬＭの配向状態を模式的に示す図である。なお、液晶分子ＬＭは一般的には棒状あるいはラグビーボール状であるが、ここでは、液晶分子ＬＭを円錐形状で図示しており、それぞれの液晶分子ＬＭが一端部に円形の底面を有し、他端部に頂点を有する形で図示している。また、液晶表示パネルＬＰＮを図３のＡ−Ｂ線で切断したＡ−Ｂ断面については、図４に示した構成のうちの主要部、つまり、アレイ基板側の第３絶縁膜１３の上の主画素電極ＰＡ、ゲートシールド電極ＧＳ１及びゲートシールド電極ＧＳ２と、対向基板側のオーバーコート層ＯＣの上の主共通電極ＣＡ１及び主共通電極ＣＡ２とを図示している。また、液晶表示パネルＬＰＮを図３のＣ−Ｄ線で切断したＣ−Ｄ断面については、図５に示した構成のうちの主要部を図示している。
【００７２】
液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界としてアレイ基板ＡＲの近傍（つまり、第１配向膜ＡＬ１の近傍）及び対向基板ＣＴの近傍（つまり、第２配向膜ＡＬ２の近傍）において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００７３】
配向処理方向の下流側、つまり、ソース配線Ｓ１の側から見たＡ−Ｂ断面においては、液晶層ＬＱの中間部の液晶分子ＬＭＭは、図面の法線方向である第１方向Ｘを向き、円錐の底面が正面を向くように配向する。液晶層ＬＱのアレイ基板ＡＲ近傍の液晶分子ＬＭＢは、円錐の底面が第１方向Ｘの手前側で対向基板ＣＴ側を向くとともに、円錐の頂点が第１方向Ｘの奥側でアレイ基板ＡＲ側を向くように配向する。液晶層ＬＱの対向基板ＣＴ近傍の液晶分子ＬＭＵは、円錐の底面が第１方向Ｘの手前側でアレイ基板ＡＲ側を向くとともに、円錐の頂点が第１方向Ｘの奥側で対向基板ＣＴ側を向くように配向する。
【００７４】
主画素電極ＰＡと主共通電極ＣＡ２との間の領域をゲート配線Ｇ２の側から見たＣ−Ｄ断面においては、液晶層ＬＱの中間部の液晶分子ＬＭＭは、円錐の底面が配向処理方向の下流側（あるいはソース配線Ｓ１側）を向くとともに、円錐の頂点が配向処理方向の上流側（あるいはソース配線Ｓ２側）を向き、Ｘ−Ｙ平面と略平行に配向している。液晶層ＬＱのアレイ基板ＡＲ近傍の液晶分子ＬＭＢは、第１配向処理方向ＰＤ１の下流側で対向基板ＣＴに向かって起き上がり、第１配向処理方向ＰＤ１の上流側に位置する円錐の頂点がアレイ基板ＡＲ側を向くとともに、第１配向処理方向ＰＤ１の下流側に位置する円錐の底面が対向基板ＣＴ側を向くように配向する。液晶層ＬＱの対向基板ＣＴ近傍の液晶分子ＬＭＵは、第２配向処理方向ＰＤ２の下流側でアレイ基板ＡＲに向かって起き上がり、第２配向処理方向ＰＤ２の上流側に位置する円錐の頂点が対向基板ＣＴ側を向くとともに、第２配向処理方向ＰＤ２の下流側に位置する円錐の底面がアレイ基板ＡＲ側を向くように配向する。
【００７５】
このようなＯＦＦ時において、バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって変化するが、ＯＦＦ時においては、液晶層ＬＱを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００７６】
このように、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶層ＬＱにおける液晶分子ＬＭの配向状態はスプレイ配向になり、液晶層ＬＱの中間部を境界として、第１配向膜ＡＬ１の近傍での液晶分子ＬＭＢの配向と第２配向膜ＡＬ２の近傍での液晶分子ＬＭＵの配向は、上下で対称となる。このため、液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向である第３方向Ｚから傾いた視角は、主に液晶分子ＬＭＢ及び液晶分子ＬＭＵによって光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００７７】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。より具体的には、液晶分子ＬＭは、液晶層ＬＱの断面においてスプレイ配向を維持しつつ、基板面と平行なＸ−Ｙ平面内において初期配向方向に対して鋭角な方向に向かって回転する。
【００７８】
図３に示した例では、当該画素ＰＸにおいて、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡに対して対称に配向する。すなわち、画素ＰＸの上側半分の領域、つまり、主画素電極ＰＡと主共通電極ＣＡ１との間の透過領域内では、液晶分子ＬＭは、主に、主画素電極ＰＡと主共通電極ＣＡ１との間の電界により、その配向状態が変化する。Ｘ−Ｙ平面内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し、図中の左上を向くように配向する。また、画素ＰＸの下側半分の領域、つまり、主画素電極ＰＡと主共通電極ＣＡ２との間の透過領域内では、液晶分子ＬＭは、主に、主画素電極ＰＡと主共通電極ＣＡ２との間の電界により、その配向状態が変化する。Ｘ−Ｙ平面内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し、図中の左下を向くように配向する。
【００７９】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００８０】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、Ｘ−Ｙ平面内において、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。
【００８１】
上記の通り、本実施形態の構成によれば、一画素内における液晶分子ＬＭの配向方向は、ＯＮ時には、Ｘ−Ｙ平面内において少なくとも主として２方向に分かれる。液晶層ＬＱにおける液晶分子ＬＭの３次元的な配向状態については後述する。
【００８２】
このような配向を実現するためには、少なくとも主画素電極ＰＡを備えた画素電極ＰＥに加えて、共通電極ＣＥとして主共通電極ＣＡ１及び主共通電極ＣＡ２を備えていればよい。つまり、アレイ基板ＡＲに備えられたゲートシールド電極ＧＳは、ゲート配線Ｇからの電界をシールドしたり、液晶分子ＬＭの配向制御に必要な電界を補強したり、隣接する画素での液晶分子ＬＭの配向制御に必要な電界を形成したり、共通電極ＣＥを冗長化したりするものであって、上記のマルチドメインを形成するのに必須ではない。
【００８３】
図７は、ＯＮ時の液晶層ＬＱにおける液晶分子ＬＭの配向状態を模式的に示す図である。この図７においても、図６と同様に、液晶分子ＬＭを円錐形状で図示している。また、Ａ−Ｂ断面、及び、Ｃ−Ｄ断面については主要部のみを図示している。
【００８４】
液晶層ＬＱの断面において、液晶分子ＬＭの配向状態は、ＯＦＦ時と同様に依然としてスプレイ配向を維持している。
【００８５】
Ａ−Ｂ断面において、主画素電極ＰＡと主共通電極ＣＡ１との間の液晶分子ＬＭは、主画素電極ＰＡから主共通電極ＣＡ１を向くように配向している。液晶層ＬＱの中間部の液晶分子ＬＭＭ１、液晶層ＬＱのアレイ基板ＡＲ近傍の液晶分子ＬＭＢ１、及び、液晶層ＬＱの対向基板ＣＴ近傍の液晶分子ＬＭＵ１は、それぞれの円錐の底面が図面の法線方向である第１方向Ｘの手前側で主共通電極ＣＡ１の側を向くとともに、円錐の頂点が第１方向Ｘの奥側で主画素電極ＰＡを向くように配向する。液晶分子ＬＭＭ１は、アレイ基板ＡＲ及び対向基板ＣＴの主面と略平行な水平な方向に配向している。液晶分子ＬＭＢ１は円錐の底面が対向基板ＣＴに向かって起き上がり（あるいは円錐の底面が主共通電極ＣＡ１を向き）、液晶分子ＬＭＵ１は円錐の底面がアレイ基板ＡＲに向かって起き上がっている（あるいは円錐の底面がゲートシールド電極ＧＳ１を向く）。これらの液晶分子ＬＭＭ１、液晶分子ＬＭＢ１、及び、液晶分子ＬＭＵ１の配向状態は、スプレイ配向を維持している。
【００８６】
Ａ−Ｂ断面において、主画素電極ＰＡと主共通電極ＣＡ２との間の液晶分子ＬＭは、主画素電極ＰＡから主共通電極ＣＡ２を向くように配向している。液晶層ＬＱの中間部の液晶分子ＬＭＭ２、液晶層ＬＱのアレイ基板ＡＲ近傍の液晶分子ＬＭＢ２、及び、液晶層ＬＱの対向基板ＣＴ近傍の液晶分子ＬＭＵ２は、それぞれの円錐の底面が第１方向Ｘの手前側で主共通電極ＣＡ２の側を向くとともに、円錐の頂点が第１方向Ｘの奥側で主画素電極ＰＡを向くように配向する。液晶分子ＬＭＭ２は、アレイ基板ＡＲ及び対向基板ＣＴの主面と略平行なＸ−Ｙ平面と略平行に配向している。液晶分子ＬＭＢ２は円錐の底面が対向基板ＣＴに向かって起き上がり（あるいは円錐の底面が主共通電極ＣＡ２を向き）、液晶分子ＬＭＵ２は円錐の底面がアレイ基板ＡＲに向かって起き上がっている（あるいは円錐の底面がゲートシールド電極ＧＳ２を向く）。これらの液晶分子ＬＭＭ２、液晶分子ＬＭＢ２、及び、液晶分子ＬＭＵ２の配向状態は、スプレイ配向を維持している。
【００８７】
主画素電極ＰＡと主共通電極ＣＡ２との間の領域をゲート配線Ｇ２の側から見たＣ−Ｄ断面においては、液晶層ＬＱの中間部の液晶分子ＬＭＭ２、液晶層ＬＱのアレイ基板ＡＲ近傍の液晶分子ＬＭＢ２、及び、液晶層ＬＱの対向基板ＣＴ近傍の液晶分子ＬＭＵ２のそれぞれは、配向処理方向の下流側に位置する円錐の底面が図面の法線方向である第２方向Ｙの手前側に位置し、配向処理方向の上流側に位置する円錐の頂点が第２方向Ｙの奥側に位置するように配向する。液晶分子ＬＭＭ２は、Ｘ−Ｙ平面と略平行に配向している。液晶分子ＬＭＢ２は、第１配向処理方向ＰＤ１の下流側に位置する円錐の底面が対向基板ＣＴ側を向き第２方向Ｙの手前側に位置し、第１配向処理方向ＰＤ１の上流側に位置する円錐の頂点がアレイ基板ＡＲ側を向き第２方向Ｙの奥側に位置するように配向する。液晶層ＬＱの対向基板ＣＴ近傍の液晶分子ＬＭＵ２は、第２配向処理方向ＰＤ２の下流側に位置する円錐の底面がアレイ基板ＡＲ側を向き第２方向Ｙの手前側に位置し、第２配向処理方向ＰＤ２の上流側に位置する円錐の頂点が対向基板ＣＴ側を向き第２方向Ｙの奥側に位置するように配向する。
【００８８】
このように、液晶分子ＬＭＵ１、液晶分子ＬＭＢ１、液晶分子ＬＭＵ２、及び、液晶分子ＬＭＢ２は、ＯＮ時において、液晶層ＬＱの３次元空間においてそれぞれ異なる方位に配向しており、それぞれの液晶分子によって一画素内に実質的に４つのドメインを形成することが可能となる。そして、ＯＮ時においても、第３方向Ｚから傾いた視角方向において、主に液晶分子ＬＭＵ１と液晶分子ＬＭＢ１との組み合わせ、及び、主に液晶分子ＬＭＵ２と液晶分子ＬＭＢ２との組み合わせによって光学的に補償される。したがって、階調反転が生ずることなく高い透過率を得ることが可能な視角を拡大することができ、広視野角化が可能となる。
【００８９】
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。
【００９０】
また、高解像度の製品においては、一画素ＰＸにおけるソース配線間の第２ピッチは狭くなり、主画素電極ＰＡ及び主共通電極ＣＡをソース配線Ｓに対して平行に配置すると、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を十分にとることが出来ない虞がある。一方、一画素におけるゲート配線間の第１ピッチは第２ピッチより広く、本実施形態のように主画素電極ＰＡ及び主共通電極ＣＡをゲート配線Ｇに対して平行に配置すると、第２ピッチが狭い高解像度仕様においても、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を十分にとることが出来る。
【００９１】
ここで、一画素における第１ピッチと第２ピッチの関係について以下に述べる。カラーフィルタのＲ（赤）Ｇ（緑）Ｂ（青）にそれぞれ対応し隣接する画素のうち最小の画素数によって１つのユニット（絵素）が構成され、このユニット（絵素）が略正方形になるように画素ピッチは設計される。換言すれば、１つのユニットは最小の画素数、例えば、カラーフィルタがＲＧＢの３原色の場合には３つの画素を一方向に配列して略正方形になるように画素ピッチは設計される。第１方向Ｘに沿って３つの画素ＰＸを配列して１つのユニットを構成する場合、一画素ＰＸあたり、ゲート配線間の第１ピッチは、ソース配線間の第２ピッチよりも大きい。すなわち、第１ピッチは第２ピッチの略３倍となっている。この第１ピッチと第２ピッチの関係を考慮して、一画素ＰＸにおける主共通電極ＣＡ１と主共通電極ＣＡ２との電極間距離が第１ピッチと略等しくなるように主共通電極ＣＡをゲート配線に対して平行に配置する。さらに、この主共通電極ＣＡに対して平行であり且つ２本の主共通電極ＣＡの間（より望ましくは２本の主共通電極ＣＡの略中間の位置）に主画素電極ＰＡを配置する。これにより、高い透過率を維持できる電極間距離を確保することができる。換言すれば、長方形状の画素ＰＸにおいて画素ＰＸの長辺の距離を利用して表示に寄与する透過領域を形成するように、画素ＰＸの短辺に対して平行に主画素電極ＰＡ及び主共通電極ＣＡを配置することにより、電極間距離を十分にとることが出来る。これにより、第２ピッチの狭くなる高解像度の製品においても、一画素ＰＸあたりの透過率を十分に高くすることが可能であり、さらに、上述の通りマルチドメインとなるため広視野角化も可能となる。
【００９２】
尚、本実施形態では、第１方向Ｘに３原色ＲＧＢのカラーフィルタが配列されているが、４原色Ｒ（赤）Ｇ（緑）Ｂ（青）Ｙ（黄）以上の色を配列する場合も、３原色の場合と同様に長方形状の画素ＰＸにおいて、画素ＰＸの長辺の距離を利用して表示に寄与する透過領域を形成するように、画素ＰＸの短辺に対して平行に主画素電極ＰＡ及び主共通電極ＣＡを配置することにより上記と同様の効果が生じる。
【００９３】
また、ゲート配線間の間隔よりもソース配線間の間隔の方が大きい画素の場合、すなわち、画素ＰＸの長辺がゲート配線Ｇに平行な辺であり、画素ＰＸの短辺がソース配線Ｓに平行な辺である場合には、ソース配線間の第２ピッチを利用できるように主画素電極ＰＡと主共通電極ＣＡをソース配線Ｓに対して平行に配置する。具体的には、２本の主共通電極ＣＡ間の距離がソース配線間の第２ピッチに略等しくなるように主共通電極ＣＡをソース配線に対して平行に配置する。あるいは、２本の主共通電極ＣＡはそれぞれソース配線Ｓの上方に位置するように配置する。このとき、主画素電極ＰＡは、画素ＰＸの略中央部、つまり、主画素電極ＣＡのそれぞれから略等距離に位置するように配置することが望ましい。これにより、上記と同様の効果が生じる。
【００９４】
尚、主共通電極ＣＡと主画素電極ＰＡの配置は、上記の配置と入れ替えて配置しても良い。すなわち、一画素ＰＸにおいて、２本の主画素電極ＰＡを画素ＰＸの一対の短辺近傍にそれぞれ配置し、１本の主共通電極ＣＡを２本の主画素電極ＰＡの間に配置する。
【００９５】
また、画素ピッチが異なる製品仕様に対しては、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。
【００９６】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下している。これは、ゲート配線Ｇの上方に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。また、ソース配線Ｓの上方には共通電極ＣＥが配置されていないが、ソース配線Ｓと画素電極ＰＥとの間の漏れ電界は液晶分子ＬＭの初期配向方向である第１方向Ｘと略平行に形成されるため、その周辺領域の液晶分子ＬＭが初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００９７】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００９８】
また、本実施形態によれば、主共通電極ＣＡは、それぞれゲート配線Ｇと対向している。特に、主共通電極ＣＡ１及び主共通電極ＣＡ２がそれぞれゲート配線Ｇ１及びゲート配線Ｇ２の直上に配置されている場合には、主共通電極ＣＡ１及び主共通電極ＣＡ２がゲート配線Ｇ１及びゲート配線Ｇ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰのうちの透過領域を拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００９９】
また、主共通電極ＣＡ１及び主共通電極ＣＡ２をそれぞれゲート配線Ｇ１及びゲート配線Ｇ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡ１及び主共通電極ＣＡ２との間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となるとともに、基板の合わせズレによる画素電極ＰＥと共通電極ＣＥとの電極間距離の変化量に対して電極間距離を十分に大きく設定することができ、合わせズレに起因した輝度バラツキを低減することが可能である。
【０１００】
また、本実施形態によれば、アレイ基板ＡＲは、画素電極ＰＥを挟んだ両側に位置するゲートシールド電極ＧＳを備えている。このゲートシールド電極ＧＳは、ゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。
【０１０１】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）などの不透明な導電材料を用いて形成しても良い。
【０１０２】
画素電極ＰＥ及び共通電極ＣＥの少なくとも一方が上記の不透明な導電材料によって形成された場合、液晶表示パネルＬＰＮに入射した直線偏光は、画素電極ＰＥや共通電極ＣＥのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極ＰＥや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極ＰＥや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスＢＭの幅を拡張する必要がなく、開口部ＡＰの面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。
【０１０３】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。
【０１０４】
なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。以下に、図８乃至図１０を参照しながら、本実施形態における画素構成のバリエーションについて簡単に説明する。なお、各図において、アレイ基板ＡＲ近傍の液晶分子ＬＭＢを図示しており、円錐の底面が第１配向処理方向ＰＤ１の下流側に位置するとともに紙面の法線方向に起き上がり、円錐の頂点が第１配向処理方向ＰＤ１の上流側に位置している。また、各図において、主画素電極ＰＡ、主共通電極ＣＡはともに簡略化して図示しており、ソース配線、ゲート配線、補助容量線、スイッチング素子などの図示を省略している。図中の破線で囲んだ領域が画素ＰＸに相当する。
【０１０５】
図８の（ａ）は、上記の図２乃至図７を参照しながら説明した本実施形態の構造例に対応する。
【０１０６】
図８の（ｂ）及び（ｃ）の構造例は、共通電極として、主共通電極ＣＡに加えて、さらに、第２方向Ｙに沿って延出した副共通電極ＣＢを備えている点で、（ａ）に示した構造例と相違している。このような副共通電極ＣＢは、図示しないソース配線Ｓの上方に位置し、アレイ基板ＡＲ及び対向基板ＣＴの少なくとも一方に備えられている。
【０１０７】
（ｂ）の構造例では、副共通電極ＣＢは、第２方向Ｙに一直線状に延出しており、第２方向Ｙに隣接する画素ＰＸの同一の側のみ（つまり、画素ＰＸの右側のみあるいは画素ＰＸの左側のみ）に配置されている。また、第１方向Ｘに隣接する一方の画素ＰＸでは副共通電極ＣＢが右側に配置され、他方の画素ＰＸでは副共通電極が左側に配置されている。
【０１０８】
このような構造例の場合でも、いずれの画素ＰＸでも上記の通りＯＮ時及びＯＦＦ時にスプレイ配向しているが、副共通電極ＣＢが左側のみに配置されている画素ＰＸと、副共通電極ＣＢが右側のみに配置されている画素ＰＸとでは、液晶分子ＬＭＢの配向状態が相違する。すなわち、副共通電極ＣＢが左側のみに配置されている画素ＰＸでは、その上側の領域では液晶分子ＬＭＢが時計回りに回転する一方で、その下側の領域では液晶分子ＬＭＢが反時計回りに回転する。副共通電極ＣＢが右側のみに配置されている画素ＰＸでは、その上側の領域では液晶分子ＬＭＢが反時計回りに回転し且つ円錐の底面がアレイ基板側を向くとともに円錐の頂点が対向基板側を向く一方で、その下側の領域では液晶分子ＬＭＢが時計回りに回転し且つ円錐の底面がアレイ基板側を向くとともに円錐の頂点が対向基板側を向く。
【０１０９】
（ｃ）の構造例では、副共通電極ＣＢは、第２方向Ｙに隣接する一方の画素ＰＸでは右側のみに配置され、他方の画素ＰＸでは左側のみに配置されている。また、第１方向Ｘに隣接する一方の画素ＰＸでは副共通電極ＣＢが右側に配置され、他方の画素ＰＸでは副共通電極が左側に配置されている。このような構造例における液晶分子の配向状態は、（ｂ）に示した例と同様であり説明を省略する。
【０１１０】
図９の（ａ）及び（ｂ）の構造例は、画素電極として、主画素電極ＰＡに加えて、さらに、第２方向Ｙに沿って延出した副画素電極ＰＢを備えている点で、図８の（ａ）に示した構造例と相違している。このような副画素電極ＰＢは、主画素電極ＰＡの一端部に繋がっており、主画素電極ＰＡとでＴ字形の画素電極を形成している。そして、図示した例では、副画素電極ＰＢは、全ての画素ＰＸにおいて、主画素電極ＰＡの右側端部に繋がっている。つまり、全ての画素ＰＸの画素電極ＰＥは同一方向を向いている。
【０１１１】
（ａ）の構造例は、共通電極として、主共通電極ＣＡのみを備えており、（ｂ）の構造例は、共通電極として、主共通電極ＣＡに加えて副共通電極ＣＢを備えている。（ｂ）に示した副共通電極ＣＢは、第２方向Ｙに一直線状に延出しており、各画素ＰＸの両側に配置されている。つまり、副共通電極ＣＢは、第１方向Ｘに隣接する一方の画素ＰＸの副画素電極ＰＢと、他方の画素ＰＸの主画素電極ＰＡとの間に位置している。このような構造例における液晶分子の配向状態は、図８の（ａ）に示した例と同様である。
【０１１２】
図１０の（ａ）乃至（ｄ）の構造例は、図９の構造例と同様に、Ｔ字形の画素電極ＰＥを適用している。そして、図示した例では、第１方向Ｘに隣接する各画素ＰＸの画素電極ＰＥは互いに向きが異なっている。
【０１１３】
（ａ）及び（ｂ）の構造例では、第２方向Ｙに隣接する各画素ＰＸの画素電極ＰＥは、全て同一方向を向いている。図示した例では、第１方向Ｘに隣接する各画素ＰＸの画素電極ＰＥは、それぞれの副画素電極ＰＢが向かい合っている。第２方向Ｙに隣接する各画素ＰＸの画素電極ＰＥは、それぞれの副画素電極ＰＢが第２方向Ｙに沿って同一直線上に位置している。なお、（ａ）の構造例では共通電極として、主共通電極ＣＡのみを備えており、（ｂ）の構造例は、共通電極として、主共通電極ＣＡに加えて副共通電極ＣＢを備えている。（ｂ）に示した副共通電極ＣＢは、第２方向Ｙに一直線状に延出しており、各画素ＰＸの副画素電極ＰＢが配置される側とは反対側に配置されている。例えば、（ｂ）の左側の画素ＰＸでは、主画素電極ＰＡの右側端部に副画素電極ＰＢが繋がっているのに対して、副共通電極ＣＢは画素ＰＸの左側に配置されている。同様に、（ｂ）の右側の画素ＰＸでは、主画素電極ＰＡの左側端部に副画素電極ＰＢが繋がっているのに対して、副共通電極ＣＢは画素ＰＸの右側に配置されている。
【０１１４】
（ｃ）及び（ｄ）の構造例では、第２方向Ｙに隣接する各画素ＰＸの画素電極ＰＥは、互いに向きが異なっている。図示した例では、上段の列の第１方向Ｘに隣接する各画素ＰＸの画素電極ＰＥはそれぞれの主画素電極ＰＡが向かい合い、下段の列の第１方向Ｘに隣接する各画素ＰＸの画素電極ＰＥはそれぞれの副画素電極ＰＢが向かい合っている。なお、（ｃ）の構造例では共通電極として、主共通電極ＣＡのみを備えており、（ｄ）の構造例は、共通電極として、主共通電極ＣＡに加えて副共通電極ＣＢを備えている。（ｄ）に示した副共通電極ＣＢは、各画素ＰＸの副画素電極ＰＢが配置される側とは反対側に配置されている。例えば、（ｄ）の上段の列の左側の画素ＰＸでは、主画素電極ＰＡの左側端部に副画素電極ＰＢが繋がっているのに対して、副共通電極ＣＢは画素ＰＸの右側に配置され、上段の列の右側の画素ＰＸでは、主画素電極ＰＡの右側端部に副画素電極ＰＢが繋がっているのに対して、副共通電極ＣＢは画素ＰＸの左側に配置されている。また、（ｄ）の下段の列の左側の画素ＰＸでは、主画素電極ＰＡの右側端部に副画素電極ＰＢが繋がっているのに対して、副共通電極ＣＢは画素ＰＸの左側に配置され、下段の列の右側の画素ＰＸでは、主画素電極ＰＡの左側端部に副画素電極ＰＢが繋がっているのに対して、副共通電極ＣＢは画素ＰＸの右側に配置されている。このような図９に示した構造例における液晶分子の配向状態は、いずれも、図８の（ｂ）に示した例と同様である。
【０１１５】
これらのバリエーションにおいても、上記の効果が得られることは言うまでもない。
【０１１６】
上記の例では、第１主電極が主画素電極ＰＡに対応し、第１電極が画素電極ＰＥに対応し、第２主電極が主共通電極ＣＡに対応し、第２電極が共通電極ＣＡに対応する場合について説明したが、第１電極と第２電極との関係を入れ替えても良い。この場合、第２主電極が主画素電極ＰＡに対応し、第２電極が画素電極ＰＥに対応し、第１主電極が主共通電極ＣＡに対応し、第１電極が共通電極ＣＡに対応する。
【０１１７】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【０１１８】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１９】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＰＥ…画素電極  ＰＡ…主画素電極  ＰＢ…副画素電極
ＣＥ…共通電極  ＣＡ…主共通電極  ＣＢ…副共通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005926523.tif 000009
【図９】
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【図１０】
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