(57)【特許請求の範囲】
【請求項１】
第１の駆動回路と、
第２の駆動回路と、
第３の駆動回路と、
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１の駆動回路は、第１のビット線を駆動する機能を有し、
前記第２の駆動回路は、第２のビット線を駆動する機能を有し、
前記第３の駆動回路は、第１のワード線を駆動する機能を有し、
前記第３の駆動回路は、第２のワード線を駆動する機能を有し、
前記第１のメモリセルは、第１のトランジスタと、第１の容量素子とを有し、
前記第１のトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第１のビット線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の電極と電気的に接続され、
前記第２のメモリセルは、第２のトランジスタと、第２の容量素子とを有し、
前記第２のトランジスタのゲートは、前記第２のワード線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第２のビット線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の容量素子の電極と電気的に接続され、
前記第１のメモリセルを有するセルアレイは、前記第１の駆動回路と重なる領域を有し、
前記第２のメモリセルを有するセルアレイは、前記第２の駆動回路と重なる領域を有し、
前記第１のトランジスタの活性層は、第１の酸化物半導体層を有し、
前記第２のトランジスタの活性層は、第２の酸化物半導体層を有し、
前記第１の酸化物半導体層上、及び前記第２の酸化物半導体層上に、第１の絶縁膜を有し、
前記第１の絶縁膜上に、第２の絶縁膜を有し、
前記第１の酸化物半導体層は、結晶性を有し、
前記第２の酸化物半導体層は、結晶性を有し、
前記第１の絶縁膜は、化学量論的組成比よりも酸素が多い状態を有し、
前記第２の絶縁膜は、水又は水素を透過しにくい状態を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の駆動回路は、第３のトランジスタを有し、
前記第２の駆動回路は、第４のトランジスタを有し、
前記第３の駆動回路は、第５のトランジスタを有し、
前記第３のトランジスタ乃至第５のトランジスタの活性層は、それぞれ、シリコン又はゲルマニウムを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関する。また、該記憶装置を有する半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタの活性層の材料として、高移動度と、均一な素子特性とを兼ね備えた
酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化
物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画
素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸
化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性
を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許
文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体記憶装置（以下、単に記憶装置ともいう）には、揮発性メモリに分類さ
れるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて
形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、Ｄ
ＲＡＭは、トランジスタとキャパシタ（以下、容量素子ともいう）でメモリセルを構成す
る単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するた
めの半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高
めることができ、低コスト化を実現できる。
【０００５】
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつ
つ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面
積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メ
モリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを
得ない。
【０００６】
しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの
電荷量の差が小さくなるため、トランジスタのオフ電流の値が高いとデータの正確さを維
持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が
増加し、消費電力が嵩んでしまう。
【０００７】
また、大記憶容量化を図るためにメモリセルの数を増やすと、一のビット線に接続される
メモリセルの数が増大する、或いは、一のビット線が引き回される距離が長くなる。よっ
て、ビット線の有する寄生容量と寄生抵抗が増大するため、容量素子の面積縮小化により
各デジタル値どうしの電荷量の差が小さくなると、上記ビット線を介して上記電荷量の差
、すなわちデータを正確に読み出すのが困難になり、エラー発生率が高まる。
【０００８】
また、メモリセルの数を増やすと、ビット線の場合と同様に、一のワード線に接続される
メモリセルの数が増大する、或いは、一のワード線が引き回される距離が長くなる。よっ
て、ワード線の有する寄生容量と寄生抵抗が増大するため、ワード線に入力された信号の
パルスが遅延する、或いは、ワード線の電位降下が大きくなる。よって、ワード線を介し
てトランジスタのスイッチングを制御するための信号をメモリセルに供給すると、メモリ
セルによって、データが書き込まれない、データを十分に保持しきれずに消失してしまう
、読み出しにかかる時間が長すぎるために正確なデータが読み出されないなど、データの
書き込み、保持、読み出しの一連の動作に不具合が生じ、エラー発生率が高まる。
【０００９】
上述の課題に鑑み、本発明の一態様は、データの保持期間を確保しつつ、単位面積あたり
の記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明の
一態様は、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記
憶装置の提案を、目的の一とする。或いは、本発明の一態様は、上記記憶装置を用いるこ
とで、高集積化された半導体装置を実現することを、目的の一とする。或いは、本発明の
一態様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することを、目
的の一とする。
【課題を解決するための手段】
【００１０】
本発明者らは、一のビット線に接続されるメモリセルの数を小さく抑え、代わりにビット
線の数を増やすことで、メモリセルの数が増大してもビット線の寄生容量、寄生抵抗を小
さく抑えることができるのではないかと考えた。ただし、ビット線の数が増加すると、複
数のメモリセルで構成されるセルアレイのレイアウトが一方向に長く伸びた形状となり、
そのアスペクト比が１からかけ離れてしまう。
【００１１】
セルアレイのアスペクト比が１からかけ離れると、記憶装置の汎用性が低くなる。また、
記憶装置を用いた集積回路の設計を行う際に、レイアウト上の制約が大きくなる。そこで
、本発明の一態様に係る記憶装置では、複数のビット線を幾つかのグループに分割し、複
数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に
接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さ
らに、上記複数のビット線は、複数のビット線駆動回路によってグループごとにその駆動
が制御されるようにする。
【００１２】
上記構成により、アスペクト比が１に近づくようにセルアレイのレイアウトを設計するこ
とが容易となる。
【００１３】
さらに、本発明の一態様では、上記複数のビット線駆動回路と、ワード線駆動回路とを含
めた駆動回路上に、セルアレイを形成する。駆動回路とセルアレイが重なるように三次元
化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さく
することができる。
【００１４】
具体的には、本発明の一態様は、複数の第１ビット線を駆動する第１ビット線駆動回路と
、複数の第２ビット線を駆動する第２ビット線駆動回路と、複数の第１ワード線及び複数
の第２ワード線を駆動するワード線駆動回路と、複数の第１メモリセルを有する第１セル
アレイ及び複数の第２メモリセルを有する第２セルアレイと、を有し、前記第１メモリセ
ルは、ゲート電極が前記複数の第１ワード線のいずれか一に電気的に接続され、ソース電
極及びドレイン電極の一方が前記複数の第１ビット線のいずれか一に電気的に接続された
第１トランジスタと、一方の電極が前記第１トランジスタのソース電極及びドレイン電極
の他方に電気的に接続された第１容量素子と、を有し、前記第２メモリセルは、ゲート電
極が前記複数の第２ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン
電極の一方が前記複数の第２ビット線のいずれか一に電気的に接続された第２トランジス
タと、一方の電極が前記第２トランジスタのソース電極及びドレイン電極の他方に電気的
に接続された第２容量素子と、を有し、前記第１セルアレイは、前記第１ビット線駆動回
路上に重畳して設けられ、前記第２セルアレイは、前記第２ビット線駆動回路上に重畳し
て設けられることを特徴とする記憶装置である。
【００１５】
加えて、本発明の一態様では、駆動回路に用いるトランジスタなどの半導体素子に、シリ
コンやゲルマニウムなどの半導体を用いる。また、セルアレイのメモリセルが有するトラ
ンジスタに、上記シリコンやゲルマニウムなどよりもバンドギャップが広い酸化物半導体
などの半導体を用いる。
【００１６】
酸化物半導体などのバンドギャップの広い半導体を活性層に用いたトランジスタは、シリ
コンやゲルマニウムなどの半導体を用いたトランジスタに比べて、オフ電流が著しく低い
。よって、上記オフ電流の著しく低いトランジスタをメモリセルに用いることで、容量素
子からの電荷のリークを防ぐことができる。そのため、メモリセルの微細化により容量素
子が小さくなったとしても、リフレッシュ動作の頻度が増大するのを防ぐことができる。
【００１７】
すなわち、前記第１トランジスタ及び前記第２トランジスタが酸化物半導体を活性層に用
いたトランジスタであることを特徴とする記憶装置も本発明の一態様である。
【００１８】
一方、多結晶または単結晶のシリコンまたはゲルマニウムなどの半導体を活性層に用いた
トランジスタは、上記バンドギャップの広い半導体を活性層に用いたトランジスタに比べ
て移動度が高い。よって、上記移動度の高いトランジスタを駆動回路に用いることで、記
憶装置を高速で駆動させることができる。
【００１９】
すなわち、前記第１ビット線駆動回路及び前記第２ビット線駆動回路並びに前記ワード線
駆動回路が多結晶又は単結晶のシリコン又はゲルマニウムを活性層に用いたトランジスタ
を有することを特徴とする記憶装置も本発明の一態様である。
【発明の効果】
【００２０】
本発明の一態様に係る記憶装置は、ビット線に電気的に接続される素子数を低減すること
が可能である。すなわち、当該ビット線の寄生容量を低減することが可能である。また、
ビット線に電気的に接続される素子数を低減することに付随して、当該ビット線を短縮す
ることが可能である。すなわち、当該ビット線の寄生抵抗を低減することが可能である。
これにより、メモリセルに設けられる容量素子の容量値（容量素子のサイズ）が低減され
た場合であっても、当該メモリセルにおけるデータの保持が可能となる。したがって、単
位面積あたりの記憶容量を高めることができる。或いは、本発明の一態様に係る記憶装置
は、上記構成により、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めること
ができる。或いは、本発明の一態様に係る半導体装置は、上記記憶装置を用いることで、
集積度を高め、小型化することができる。或いは、本発明の一態様に係る半導体装置は、
上記記憶装置を用いることで、信頼性を高めることができる。
【図面の簡単な説明】
【００２１】
【図１】記憶装置の構造例を示す概念図。
【図２】セルアレイの構成例を示す回路図。
【図３】駆動回路の構成例を示すブロック図。
【図４】読み出し回路の構成例を示す回路図。
【図５】記憶装置の構造の一例を示す断面図。
【図６】（Ａ）、（Ｂ）トランジスタの変形例を示す断面図。
【図７】（Ａ）〜（Ｄ）トランジスタの変形例を示す断面図。
【図８】（Ａ）〜（Ｄ）トランジスタの作製方法の一例を示す断面図。
【図９】マイクロプロセッサの構成例を示すブロック図。
【図１０】ＲＦタグの構成例を示すブロック図。
【図１１】半導体装置の具体例を示す図。
【図１２】（Ａ）〜（Ｅ）本発明の一態様に係る酸化物材料の構造を説明する図。
【図１３】（Ａ）〜（Ｃ）本発明の一態様に係る酸化物材料の構造を説明する図。
【図１４】（Ａ）〜（Ｃ）本発明の一態様に係る酸化物材料の構造を説明する図。
【図１５】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１６】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１７】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】（Ａ）〜（Ｃ）計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】（Ａ）、（Ｂ）計算に用いたトランジスタの断面構造を説明する図。
【図２０】（Ａ）〜（Ｃ）酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２１】（Ａ）、（Ｂ）試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図２２】（Ａ）、（Ｂ）試料２のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図２３】Ｉｄｓおよび電界効果移動度のＶｇｓ依存性を示す図。
【図２４】（Ａ）、（Ｂ）基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２５】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２６】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２７】本発明の一態様に係るトランジスタの構造を説明する図。
【図２８】本発明の一態様に係るトランジスタの構造を説明する図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、半導
体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の
範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）
に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａ
ｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ
Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導
体膜を用いた回路素子を画素部又は駆動回路に有している半導体表示装置が、その範疇に
含まれる。
【００２４】
（実施の形態１）
まず、本発明の一態様の記憶装置について図１〜図５を参照して説明する。
【００２５】
＜記憶装置の構造例＞
図１は、本発明の一態様の記憶装置の構造例を示す概念図である。図１に示す記憶装置は
、半導体基板１００を用いて設けられたワード線駆動回路１０１と、第１ビット線駆動回
路１０２ａと、第２ビット線駆動回路１０２ｂと、第３ビット線駆動回路１０２ｃと、第
１ビット線駆動回路１０２ａ上に重畳して設けられる第１セルアレイ１０３ａと、第２ビ
ット線駆動回路１０２ｂ上に重畳して設けられる第２セルアレイ１０３ｂと、第３ビット
線駆動回路１０２ｃ上に重畳して設けられる第３セルアレイ１０３ｃと、を有する。なお
、図１においては、ワード線駆動回路１０１及び第１ビット線駆動回路１０２ａ乃至第３
ビット線駆動回路１０２ｃと、第１セルアレイ１０３ａ乃至第３セルアレイ１０３ｃとを
離間して図示しているが、当該記憶装置において両者は重なって設けられている。
【００２６】
なお、半導体基板１００としては、シリコンやゲルマニウム、シリコンゲルマニウム、炭
化シリコンなどの第１４族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン
等の化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ
基板」とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等にお
いては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含
むものとする。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半
導体層が設けられた構成のものが含まれるものとする。
【００２７】
なお、図１においては、記憶装置が３種のビット線駆動回路及び３種のセルアレイを有す
る構成について示しているが、当該記憶装置がｋ種（ｋは、２以上の自然数）のビット線
駆動回路と、それぞれが対応するビット線駆動回路上に重畳して設けられるｋ種のセルア
レイを有する構成とすることも可能である。
【００２８】
＜セルアレイの構成例＞
図２は、セルアレイ（第１セルアレイ１０３ａ〜第３セルアレイ１０３ｃ）の構成例を示
す回路図である。図２に示す第１セルアレイ１０３ａは、複数の第１ワード線１０４ａと
、複数の第１ビット線１０５ａと、マトリクス状に配設された複数の第１メモリセル１０
６ａと、を有する。なお、複数の第１メモリセル１０６ａのそれぞれは、ゲート電極が複
数の第１ワード線１０４ａのいずれか一に電気的に接続され、ソース電極及びドレイン電
極の一方が複数の第１ビット線１０５ａのいずれか一に電気的に接続されるトランジスタ
１０７ａと、一方の電極が当該トランジスタ１０７ａのソース電極及びドレイン電極の他
方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素子１０８ａと、
を有する。また、複数の第１ワード線１０４ａのそれぞれは、ワード線駆動回路１０１に
よって電位が制御される。すなわち、ワード線駆動回路１０１は、第１メモリセル１０６
ａが有するトランジスタのスイッチングを制御する回路である。また、複数の第１ビット
線１０５ａのそれぞれは、第１ビット線駆動回路１０２ａによって電位の制御及び電位の
判別が行われる。具体的には、特定の第１メモリセル１０６ａに対してデータの書き込み
を行う際には、当該特定の第１メモリセル１０６ａに電気的に接続された第１ビット線１
０５ａの電位が第１ビット線駆動回路１０２ａによって当該データに対応した電位となる
ように制御され、当該特定の第１メモリセル１０６ａからデータの読み出しを行う際には
、当該特定の第１メモリセル１０６ａに電気的に接続された第１ビット線１０５ａの電位
の判別することで当該データの読み出しが行われる。すなわち、第１ビット線駆動回路１
０２ａは、第１メモリセル１０６ａへのデータの書き込み及び当該データの読み出しを行
う回路である。
【００２９】
図２に示す第２セルアレイ１０３ｂ及び第３セルアレイ１０３ｃも、図２に示す第１セル
アレイ１０３ａと同様の構成を有する。具体的には、第２セルアレイ１０３ｂは、複数の
第２ワード線１０４ｂと、複数の第２ビット線１０５ｂと、マトリクス状に配設された複
数の第２メモリセル１０６ｂと、を有する。なお、第２メモリセル１０６ｂは、第１メモ
リセル１０６ａと同様の回路構成を有する。具体的には、複数の第２メモリセル１０６ｂ
のそれぞれは、ゲート電極が複数の第２ワード線１０４ｂのいずれか一に電気的に接続さ
れ、ソース電極及びドレイン電極の一方が複数の第２ビット線１０５ｂのいずれか一に電
気的に接続されるトランジスタ１０７ｂと、一方の電極が当該トランジスタ１０７ｂのソ
ース電極及びドレイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接
続された容量素子１０８ｂと、を有する。また、複数の第２ワード線１０４ｂのそれぞれ
は、ワード線駆動回路１０１によって電位が制御される。また、複数の第２ビット線１０
５ｂのそれぞれは、第２ビット線駆動回路１０２ｂによって電位の制御及び電位の判別が
行われる。
【００３０】
同様に、第３セルアレイ１０３ｃは、複数の第３ワード線１０４ｃと、複数の第３ビット
線１０５ｃと、マトリクス状に配設された複数の第３メモリセル１０６ｃと、を有する。
なお、第３メモリセル１０６ｃは、第１メモリセル１０６ａ及び第２メモリセル１０６ｂ
と同様の回路構成を有する。具体的には、複数の第３メモリセル１０６ｃのそれぞれは、
ゲート電極が複数の第３ワード線１０４ｃのいずれか一に電気的に接続され、ソース電極
及びドレイン電極の一方が複数の第３ビット線１０５ｃのいずれか一に電気的に接続され
るトランジスタ１０７ｃと、一方の電極が当該トランジスタ１０７ｃのソース電極及びド
レイン電極の他方に電気的に接続され、他方の電極が容量線に電気的に接続された容量素
子１０８ｃと、を有する。また、複数の第３ワード線１０４ｃのそれぞれは、ワード線駆
動回路１０１によって電位が制御される。また、複数の第３ビット線１０５ｃのそれぞれ
は、第３ビット線駆動回路１０２ｃによって電位の制御及び電位の判別が行われる。
【００３１】
＜駆動回路の構成例＞
図３は、駆動回路（ワード線駆動回路１０１及び第１ビット線駆動回路１０２ａ乃至第３
ビット線駆動回路１０２ｃ等）の構成例を示すブロック図である。なお、図３中において
は、機能ごとに分類された回路を互いに独立したブロックとして示すが、実際の回路は機
能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得
る。
【００３２】
図３に示す記憶装置は、第１セルアレイ１０３ａ、第２セルアレイ１０３ｂ、第３セルア
レイ１０３ｃ、駆動回路１２０を有している。駆動回路１２０は、ワード線駆動回路１０
１と、第１ビット線駆動回路１０２ａ乃至第３ビット線駆動回路１０２ｃと、を有する。
さらに、駆動回路１２０は、ワード線駆動回路１０１及び第１ビット線駆動回路１０２ａ
乃至第３ビット線駆動回路１０２ｃの動作を制御する制御回路１１０を有する。
【００３３】
また、図３に示す第１ビット線駆動回路１０２ａは、第１セルアレイ１０３ａにおいて、
選択されたメモリセルへのデータの書き込みを行う書き込み回路８１０と、第１セルアレ
イ１０３ａから読み出されたデータを情報として含む信号を生成する読み出し回路８１１
と、を有する。そして、書き込み回路８１０は、デコーダ８１２と、レベルシフタ８１３
と、セレクタ８１４とを有する。
【００３４】
なお、第２ビット線駆動回路１０２ｂ及び第３ビット線駆動回路１０２ｃは、その回路構
成が第１ビット線駆動回路１０２ａと同じである。よって、第２ビット線駆動回路１０２
ｂ及び第３ビット線駆動回路１０２ｃの具体的な回路構成については、上述した第１ビッ
ト線駆動回路１０２ａの回路構成を参照することができる。
【００３５】
また、図３に示すワード線駆動回路１０１は、デコーダ８１５と、レベルシフタ８１６と
、バッファ８１７とを有する。
【００３６】
次いで、図３に示す駆動回路の具体的な動作例について述べる。
【００３７】
図３に示す制御回路１１０に、アドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力
されると、制御回路１１０は、上記アドレスのメモリセルが、第１セルアレイ１０３ａ、
第２セルアレイ１０３ｂ、第３セルアレイ１０３ｃのいずれに属するかを判断する。そし
て、例えば上記メモリセルが第１セルアレイ１０３ａに属していた場合、アドレスの列方
向に関する情報であるアドレスＡｘを、第１セルアレイ１０３ａに対応する第１ビット線
駆動回路１０２ａに送る。また、制御回路１１０は、データを情報として含む信号ＤＡＴ
Ａを、上記第１ビット線駆動回路１０２ａに送る。さらに、アドレスの行方向に関する情
報であるアドレスＡｙをワード線駆動回路１０１に送る。
【００３８】
第１セルアレイ１０３ａ乃至第３セルアレイ１０３ｃにおけるデータの書き込み動作、読
み出し動作の選択は、制御回路１１０に供給される信号ＲＥ（Ｒｅａｄ  ｅｎａｂｌｅ）
、信号ＷＥ（Ｗｒｉｔｅ  ｅｎａｂｌｅ）などによって選択される。
【００３９】
例えば、第１セルアレイ１０３ａにおいて信号ＷＥによる書き込み動作が選択されると、
制御回路１１０からの指示に従って、ワード線駆動回路１０１が有するデコーダ８１５に
おいて、アドレスＡｙに対応するメモリセルを選択するための信号が生成される。当該信
号は、レベルシフタ８１６によって振幅が調整された後、バッファ８１７において波形が
処理され、第１セルアレイ１０３ａに第１ワード線を介して入力される。
【００４０】
一方、第１ビット線駆動回路１０２ａでは、制御回路１１０からの指示に従って、デコー
ダ８１２において選択されたメモリセルのうち、アドレスＡｘに対応するメモリセルを選
択するための信号が生成される。当該信号は、レベルシフタ８１３によって振幅が調整さ
れた後、セレクタ８１４に入力される。セレクタ８１４では、入力された信号に従って信
号ＤＡＴＡをサンプリングし、アドレス（Ａｘ、Ａｙ）に対応するメモリセルにサンプリ
ングした信号を入力する。
【００４１】
また、信号ＲＥによって読み出し動作が選択されると、制御回路１１０からの指示に従っ
て、ワード線駆動回路１０１が有するデコーダ８１５において、アドレスＡｙに対応する
メモリセルを選択するための信号が生成される。当該信号は、レベルシフタ８１６によっ
て振幅が調整された後、バッファ８１７において波形が処理され、第１セルアレイ１０３
ａに入力される。一方、第１ビット線駆動回路１０２ａが有する読み出し回路８１１は、
制御回路１１０からの指示に従って、デコーダ８１５により選択されたメモリセルのうち
、アドレスＡｘに対応するメモリセルを選択する。そして、読み出し回路８１１は、アド
レス（Ａｘ、Ａｙ）に対応するメモリセルに記憶されているデータを読み出し、該データ
を情報として含む信号を生成する。
【００４２】
なお、本発明の一態様に係る記憶装置は、プリント配線基板等に実装することが可能な接
続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっ
ても良い。
【００４３】
また、制御回路１１０は、記憶装置を構成する他の回路（ワード線駆動回路１０１及び第
１ビット線駆動回路１０２ａ乃至第３ビット線駆動回路１０２ｃ並びに第１セルアレイ１
０３ａ乃至第３セルアレイ１０３ｃ）と共に、一の基板を用いて形成されていても良いし
、互いに異なる基板を用いて形成されていても良い。
【００４４】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕ
ｉｔ）などを介して電気的な接続を確保することができる。この場合、制御回路１１０の
一部がＦＰＣにＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いて接続されていても良い。
或いは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）法を用いて、電気的な接続を確保するこ
とができる。
【００４５】
＜読み出し回路の構成例＞
次いで、読み出し回路の具体的な構成例について説明する。
【００４６】
セルアレイから読み出される電位は、メモリセルに書き込まれているデータに従って、そ
のレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが
記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのは
ずである。しかし、実際には、容量素子、スイッチング素子として機能するトランジスタ
の特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデ
ータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため
、その分布は幅を有する。しかし、読み出し回路は、セルアレイから読み出された電位に
多少のばらつきが生じていても、より正確なデータを情報として含み、なおかつ所望の仕
様に合わせて振幅、波形が処理された信号を形成することができる。
【００４７】
図４は、読み出し回路の構成例を示す回路図である。図４に示す読み出し回路は、セルア
レイから読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッ
チング素子として機能するトランジスタ２６０を有する。また、図４に示す読み出し回路
は、オペアンプ２６２を有している。
【００４８】
スイッチング素子として機能するトランジスタ２６０は、そのゲート電極に与えられる信
号Ｓｉｇの電位に従って、オペアンプ２６２の非反転入力端子（＋）への電位Ｖｄａｔａ
の供給を制御する。例えば、トランジスタ２６０がオンになると、電位Ｖｄａｔａが、オ
ペアンプ２６２の非反転入力端子（＋）に与えられる。一方、オペアンプ２６２の反転入
力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）
に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖ
ｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを情報として含む
信号を得ることができる。
【００４９】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のば
らつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅
を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取
るために電位Ｖｄａｔａのばらつきを考慮して定める。
【００５０】
また、図４では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データ
の読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ
用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデ
ータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１
とする。
【００５１】
＜記憶装置の断面構造例＞
図５は、記憶装置の構造の一例を示す断面図である。図５に示す記憶装置は、上部にメモ
リセル６７０が複数設けられたセルアレイ２０１を有し、下部に駆動回路２１０を有する
。上部のセルアレイ２０１は、酸化物半導体を用いたトランジスタ６６２を有し、下部の
駆動回路２１０は、多結晶または単結晶のシリコンまたはゲルマニウムなどの半導体を用
いたトランジスタ６６０を有する。
【００５２】
トランジスタ６６０、トランジスタ６６２には、ｎチャネル型トランジスタ、ｐチャネル
型トランジスタのいずれも用いることができる。ここでは、トランジスタ６６０、トラン
ジスタ６６２が、いずれもｎチャネル型である場合を例に挙げて、以下の説明を行う。
【００５３】
トランジスタ６６０は、シリコンやゲルマニウムなどの半導体を含む基板６００に設けら
れたチャネル形成領域６１６と、チャネル形成領域６１６を挟むように設けられた不純物
領域６２０と、不純物領域６２０に接する金属化合物領域６２４と、チャネル形成領域６
１６上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８上に設けられたゲート電
極６１０と、金属化合物領域６２４と電気的に接続するソース電極またはドレイン電極６
３０ａ、６３０ｂと、を有する。また、トランジスタ６６０を覆うように、絶縁膜６２８
が設けられている。ソース電極またはドレイン電極６３０ａ、６３０ｂは、絶縁膜６２８
に形成された開口を通じて、金属化合物領域６２４と電気的に接続されている。また、絶
縁膜６２８上には、ソース電極またはドレイン電極６３０ａに接して電極６３６ａが形成
され、ソース電極またはドレイン電極６３０ｂに接して電極６３６ｂが形成されている。
【００５４】
また、基板６００上にはトランジスタ６６０を囲むように素子分離絶縁層６０６が設けら
れている。なお、高集積化を実現するためには、図５に示すようにトランジスタ６６０が
サイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ６６
０の特性を重視する場合には、ゲート電極６１０の側面にサイドウォール絶縁膜を設け、
そのサイドウォール絶縁膜と重畳する領域に形成された不純物濃度が異なる領域を含めて
不純物領域６２０を設けても良い。
【００５５】
トランジスタ６６２は、電極６３６ａ及び電極６３６ｂを覆っている絶縁膜６４０上にお
いて、酸化物半導体膜６４４と、酸化物半導体膜６４４と電気的に接続されているソース
電極またはドレイン電極６４２ａ、６４２ｂと、酸化物半導体膜６４４、ソース電極また
はドレイン電極６４２ａ、６４２ｂ、を覆うゲート絶縁膜６４６と、ゲート絶縁膜６４６
上に酸化物半導体膜６４４と重畳するように設けられたゲート電極６４８ａと、を有する
。
【００５６】
酸化物半導体膜６４４は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏ
ｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９／
ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ
３以下、更に好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により
測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１
×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満とする。また、酸化
物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは
３ｅＶ以上である。水分又は水素などの不純物濃度が十分に低減されて高純度化された酸
化物半導体膜を用いることにより、トランジスタ６６２のオフ電流を下げることができる
。
【００５７】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及
び導電膜中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  
Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行う。ＳＩＭＳ分析は、その原理上、
試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であ
ることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分
析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ一定の
値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる
膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られ
る領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度
の極大値又は極小値を、当該膜中の水素濃度として採用する。更に、当該膜が存在する領
域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場
合、変曲点の値を水素濃度として採用する。
【００５８】
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍ
でチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイ
ン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００
ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量
素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、
オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物
半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該
トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極とドレイ
ン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、更に低いオフ電流密度が得られ
ることが分かった。従って、本発明の一態様に係る半導体装置では、高純度化された酸化
物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン
電極間の電圧によっては、１００ｙＡ／μｍ以下、好ましくは１０ｙＡ／μｍ以下、更に
好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体
膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いた
トランジスタに比べて著しく低い。
【００５９】
なお、トランジスタ６６２には、微細化に起因して素子間に生じるリークを抑制するため
に、島状に加工された酸化物半導体膜を用いているが、島状に加工されていない構成を採
用しても良い。酸化物半導体膜を島状に加工しない場合には、マスクの枚数を削減するこ
とができる。
【００６０】
容量素子６６４は、ソース電極またはドレイン電極６４２ａ、ゲート絶縁膜６４６、及び
導電膜６４８ｂで構成される。すなわち、ソース電極またはドレイン電極６４２ａは、容
量素子６６４の一方の電極として機能し、導電膜６４８ｂは、容量素子６６４の他方の電
極として機能することになる。このような構成とすることにより、十分な容量を確保する
ことができる。
【００６１】
なお、トランジスタ６６２及び容量素子６６４において、ソース電極またはドレイン電極
６４２ａ、６４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはド
レイン電極６４２ａ、ソース電極またはドレイン電極６４２ｂの端部をテーパー形状とす
ることにより、ゲート絶縁膜６４６の被覆性を向上させ、上記端部におけるゲート絶縁膜
６４６の膜切れを防止することができる。ここでは、テーパー角は、例えば、３０°以上
６０°以下とする。なお、テーパー角とは、テーパー形状を有する膜（例えば、ソース電
極またはドレイン電極６４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向
から観察した際に、当該膜の側面と底面がなす傾斜角を示す。
【００６２】
トランジスタ６６２及び容量素子６６４の上には絶縁膜６５０及び絶縁膜６５２が設けら
れている。そして、ゲート絶縁膜６４６、絶縁膜６５０、絶縁膜６５２などに形成された
開口には、電極６５４ａ、６５４ｂが設けられ、絶縁膜６５２上には、電極６５４ａ、６
５４ｂと接続する配線６５６が形成される。配線６５６は、メモリセルの一と他のメモリ
セルとを接続する配線である。また、配線６５６は、電極６５４ｂと、電極６４２ｃと、
電極６２６と、を介して電極６３６ｃと接続されている。上記構成により、下部の駆動回
路２１０と、上部のセルアレイ２０１とを接続することができる。なお、図５において、
電極６４２ｃは、電極６２６を介して電極６３６ｃと電気的に接続する場合について示し
たが、絶縁膜６４０に開口を設け、電極６４２ｃと電極６３６ｃとが直接接する構造とし
てもよい。
【００６３】
なお、図５においては、駆動回路２１０上に、１層のセルアレイ２０１を積層させる例に
ついて示したが、本発明の一態様はこれに限定されず、２層以上、セルアレイを積層して
もよい。すなわち、セルアレイ２０１を複数のセルアレイ層を用いて構成することが可能
である。なお、２層目のセルアレイ層は、１層目のセルアレイ層の上に設けられる。３層
目以上のセルアレイ層についても同様である。また、２層目以上のセルアレイ層について
も、１層目のセルアレイ層と同様の構成を適用することができる。または、２層目以上の
セルアレイ層については、１層目のセルアレイ層とは異なる構成を適用することもできる
。このような積層構造を適用することにより、記憶装置の集積化をさらに図ることができ
る。
【００６４】
＜本明細書で開示される記憶装置について＞
本明細書で開示される記憶装置は、ビット線の数を増やすことで、メモリセルの数が増大
しても、一のビット線に接続されるメモリセルの数を小さく抑えることができる。よって
、ビット線の有する寄生容量と寄生抵抗を小さくすることができるため、容量素子の面積
縮小化により各デジタル値どうしの電荷量の差が小さくなっても、上記ビット線を介して
読み出されるデータの正確性を高め、エラー発生率を低く抑えることができる。
【００６５】
また、本明細書で開示される記憶装置は、複数のビット線を幾つかのグループに分割し、
複数のビット線駆動回路によって上記グループごとにビット線の駆動が制御されるように
する。上記構成により、ビット線の数が増えても、セルアレイのアスペクト比が１から極
端に遠ざかるのを防ぐことができる。よって、記憶装置の汎用性を高めることができる。
また、記憶装置を用いた集積回路の設計を行う際に、レイアウト上の制約を小さくするこ
とができる。
【００６６】
また、本明細書で開示される記憶装置は、複数のワード線を幾つかのグループに分割し、
一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワー
ド線が接続されるようにする。上記構成により、メモリセルの数が増大しても、一のワー
ド線に接続されるメモリセルの数を小さく抑えることができる。よって、ワード線の有す
る寄生容量と寄生抵抗を小さくすることができるため、ワード線に入力された信号のパル
スが遅延する、或いは、ワード線の電位降下が大きくなるのを防ぎ、延いては記憶装置の
エラー発生率を低く抑えることができる。
【００６７】
また、本明細書で開示される記憶装置は、オフ電流の著しく低いトランジスタを、容量素
子に蓄積された電荷を保持するためのスイッチング素子として用いることで、容量素子か
らの電荷のリークを防ぐことができる。よって、長期間に渡るデータの保持が可能となり
、メモリセルを微細化することで容量素子の容量値が小さくなっても、リフレッシュ動作
の頻度が増大するのを防ぐことができる。
【００６８】
また、本明細書で開示される記憶装置では、駆動回路とセルアレイが重なるように三次元
化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さく
することができる。
【００６９】
＜トランジスタの変形例＞
図６及び図７に、図５に示したトランジスタ６６２とは異なるトランジスタの構成例を示
す。
【００７０】
図６（Ａ）に示すトランジスタ３１２は、酸化物半導体膜６４４と、ソース電極またはド
レイン電極６４２ａ、６４２ｂとの間に、ソース領域又はドレイン領域として機能する酸
化物導電膜６４３ａ、６４３ｂが設けられている。酸化物半導体膜６４４と、ソース電極
またはドレイン電極６４２ａ、６４２ｂとの間に、ソース領域又はドレイン領域として機
能する酸化物導電膜６４３ａ、６４３ｂを設けることにより、ソース領域及びドレイン領
域の低抵抗化を図ることができ、トランジスタ３１２を高速動作させることができる。ま
た、酸化物半導体膜６４４と、酸化物導電膜６４３ａ、６４３ｂと、ソース電極またはド
レイン電極６４２ａ、６４２ｂとを積層することにより、トランジスタ３１２の耐圧を向
上させることができる。また、容量素子３１４は、酸化物導電膜６４３ｂと、ソース電極
またはドレイン電極６４２ｂと、ゲート絶縁膜６４６と、導電膜６４８ｂと、で構成され
ている。
【００７１】
図６（Ｂ）に示すトランジスタ３２２は、酸化物半導体膜６４４と、ソース電極またはド
レイン電極６４２ａ、６４２ｂとの間に、ソース領域又はドレイン領域として機能する酸
化物導電膜６４３ａ、６４３ｂが設けられている点で、図６（Ａ）と共通している。図６
（Ａ）に示すトランジスタ３１２では、酸化物導電膜６４３ａ、６４３ｂが酸化物半導体
膜６４４の上面及び側面で接しているのに対し、図６（Ｂ）に示すトランジスタ３２２で
は、酸化物導電膜６４３ａ、６４３ｂが酸化物半導体膜６４４の上面で接している。この
ような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることが
でき、トランジスタ３２２を高速動作させることができる。また、酸化物半導体膜６４４
と、酸化物導電膜６４３ａ、６４３ｂと、ソース電極またはドレイン電極６４２ａ、６４
２ｂとを積層することにより、トランジスタ３２２の耐圧を向上させることができる。ま
た、容量素子３２４の構成については、図５の記載を参酌することができる。
【００７２】
図７（Ａ）に示すトランジスタ３３２は、絶縁膜６４０上に、ソース電極またはドレイン
電極６４２ａ、６４２ｂ、酸化物半導体膜６４４、ゲート絶縁膜６４６、ゲート電極６４
８ａを含む点で、図５に示すトランジスタ６６２と共通している。図７（Ａ）に示すトラ
ンジスタ３３２と、図５に示すトランジスタ６６２との相違は、酸化物半導体膜６４４と
、ソース電極またはドレイン電極６４２ａ、６４２ｂとが接続する位置である。すなわち
、トランジスタ６６２は、酸化物半導体膜６４４を形成後に、ソース電極またはドレイン
電極６４２ａ、６４２ｂを形成することで、少なくとも酸化物半導体膜６４４の上面の一
部が、ソース電極またはドレイン電極６４２ａ、６４２ｂと接している。これに対して、
トランジスタ３３２は、ソース電極またはドレイン電極６４２ａ、６４２ｂの上面の一部
が、酸化物半導体膜６４４と接している。また、容量素子３３４の構成については、図５
の記載を参酌することができる。
【００７３】
図５、図６及び図７（Ａ）では、トップゲート構造のトランジスタを示したが、ボトムゲ
ート構造としてもよい。図７（Ｂ）及び図７（Ｃ）に、ボトムゲート構造のトランジスタ
を示す。
【００７４】
図７（Ｂ）に示すトランジスタ３４２は、絶縁膜６４０上に、ゲート電極６４８ａが設け
られ、ゲート電極６４８ａ上にゲート絶縁膜６４６が設けられ、ゲート絶縁膜６４６上に
ソース電極またはドレイン電極６４２ａ、６４２ｂが設けられ、ゲート絶縁膜６４６、及
びソース電極またはドレイン電極６４２ａ、６４２ｂ上に、ゲート電極６４８ａと重畳す
るように酸化物半導体膜６４４が設けられている。また、容量素子３４４は、絶縁膜６４
０上に設けられた導電膜６４８ｂと、ゲート絶縁膜６４６と、ソース電極またはドレイン
電極６４２ｂとで、構成されている。
【００７５】
また、トランジスタ３４２及び容量素子３４４上に、絶縁膜６５０及び絶縁膜６５２が設
けられていてもよい。
【００７６】
図７（Ｃ）に示すトランジスタ３５２は、絶縁膜６４０上に、ゲート電極６４８ａ、ゲー
ト絶縁膜６４６、ソース電極またはドレイン電極６４２ａ、６４２ｂ、酸化物半導体膜６
４４を含む点で、図７（Ｂ）に示すトランジスタ３４２と共通している。図７（Ｃ）に示
すトランジスタ３５２と、図７（Ｂ）に示すトランジスタ３４２との相違は、酸化物半導
体膜６４４と、ソース電極またはドレイン電極６４２ａ、６４２ｂと、が接する位置であ
る。すなわち、トランジスタ３４２は、ソース電極またはドレイン電極６４２ａ、６４２
ｂを形成後に、酸化物半導体膜６４４を形成することで、少なくとも酸化物半導体膜６４
４の下面の一部が、ソース電極またはドレイン電極６４２ａ、６４２ｂと接している。こ
れに対して、トランジスタ３５２は、ソース電極またはドレイン電極６４２ａ、６４２ｂ
の下面の一部が、酸化物半導体膜６４４と接している。また、容量素子３５４の構成につ
いては、図７（Ｂ）の記載を参酌することができる。
【００７７】
また、トランジスタの構造は、チャネル形成領域の上下にゲート絶縁膜を介して配置され
た２つのゲート電極を有する、デュアルゲート構造としてもよい。図７（Ｄ）に、デュア
ルゲート構造のトランジスタを示す。
【００７８】
図７（Ｄ）に示すトランジスタ３６２は、絶縁膜６４０上に、ゲート電極６４８ａ、ゲー
ト絶縁膜６４６、ソース電極またはドレイン電極６４２ａ、６４２ｂ、酸化物半導体膜６
４４を含む点で、図７（Ｂ）に示すトランジスタ３４２と共通している。図７（Ｄ）では
、さらに、ソース電極またはドレイン電極６４２ａ、６４２ｂ、及び酸化物半導体膜６４
４を覆うように絶縁膜６５０が設けられており、絶縁膜６５０上には、酸化物半導体膜６
４４と重畳するように導電膜６５９が設けられている。絶縁膜６５０は、第２のゲート絶
縁膜として機能し、導電膜６５９は、第２のゲート電極として機能する。このような構造
とすることにより、トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以
下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタのしきい値電圧の変
化量をより低減することができる。導電膜６５９は、電位がゲート電極６４８ａと同じで
もよいし、異なっていても良い。また、導電膜６５９の電位がＧＮＤ、０Ｖ、或いはフロ
ーティング状態であってもよい。
【００７９】
＜トランジスタの作製方法の一例＞
次に、図５に示したトランジスタ６６２の作製方法の一例について、図８を参照して説明
する。
【００８０】
まず、絶縁膜６４０の上に酸化物半導体膜を形成し、当該酸化物半導体膜を加工して、酸
化物半導体膜６４４を形成する（図８（Ａ）参照）。
【００８１】
絶縁膜６４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁膜６４０に、誘電
率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を
十分に低減することが可能となるため好ましい。なお、絶縁膜６４０には、上述の材料を
用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較
して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能であ
る。また、絶縁膜６４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成するこ
とも可能である。絶縁膜６４０は、上述の材料を用いて単層構造または積層構造で形成す
ることができる。ここでは、絶縁膜６４０として、酸化シリコンを用いる場合について説
明する。
【００８２】
なお、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ
）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それ
らに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ
（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有
することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが
好ましい。
【００８３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【００８５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【００８６】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
【００８９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【００９０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）
の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―
Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸
化物でも同様である。
【００９１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
【００９２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【００９３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
【００９４】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
【００９５】
【数１】
0005980973.tif 000002
【００９６】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００９７】
また、酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方
法で作製するのが望ましい。酸化物半導体膜は、例えば、スパッタリング法などを用いて
作製することができる。
【００９８】
ここでは、酸化物半導体膜を、Ｉｎ−Ｇａ−Ｚｎ系の酸化物ターゲットを用いたスパッタ
リング法により形成する。
【００９９】
Ｉｎ−Ｇａ−Ｚｎ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができ
る。なお、ターゲットの材料及び組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いる
こともできる。
【０１００】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９
％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物
半導体膜を緻密な膜とすることができるためである。
【０１０１】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガ
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体膜への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１０２】
例えば、酸化物半導体膜は、次のように形成することができる。
【０１０３】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５
００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４
５０℃以下となるように加熱する。
【０１０４】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体膜を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため
、当該成膜室で成膜した酸化物半導体膜に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
【０１０５】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体膜の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体膜に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体膜の成膜を
行うことにより、酸化物半導体膜に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
【０１０６】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、
直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率
１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０１０７】
なお、酸化物半導体膜をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、酸化物半導体膜の被形成表面に付着している粉
状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１０８】
また、酸化物半導体膜を加工することによって、酸化物半導体膜６４４を形成する。酸化
物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸化物
半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォトリソ
グラフィなどの方法を用いて形成することができる。または、インクジェット法などの方
法を用いてマスクを形成しても良い。なお、酸化物半導体膜のエッチングは、ドライエッ
チングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい
。
【０１０９】
その後、酸化物半導体膜６４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処
理を行うことによって、酸化物半導体膜６４４中に含まれる水素原子を含む物質をさらに
除去し、酸化物半導体膜６４４の構造を整え、エネルギーギャップ中の欠陥準位を低減す
ることができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好
ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気
としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気
であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装
置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９
９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１１０】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜６４４は大気に触
れさせず、水や水素の混入が生じないようにする。
【０１１１】
熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近
い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することが
できる。
【０１１２】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体膜を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
【０１１３】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２
１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。ま
た、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合に
おいて顕著に現れる。従って、酸化物半導体膜中の水素の濃度が５×１０１９ｃｍ−３以
下、特に５×１０１８ｃｍ−３以下である場合には、上記不純物の濃度を低減することが
望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／
ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ
３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好まし
くは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５
／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１１４】
また、酸化物半導体膜６４４に錫（Ｓｎ）等のｐ型を付与する不純物元素を添加すること
によって、酸化物半導体膜６４４が弱いｐ型の導電性を示すようにしてもよい。Ｓｎは、
酸化物半導体のターゲットにＳｎＯｘとして含ませておくことで、酸化物半導体膜６４４
にｐ型不純物元素として添加することができる。上記のように高純度化された酸化物半導
体膜６４４は真性若しくは実質的に真性であるので、価電子制御をするための不純物元素
を微量に添加することによって、弱いｐ型の導電性を示す酸化物半導体膜を得ることがで
きる。これにより、当該酸化物半導体膜６４４を用いて形成されるトランジスタがノーマ
リオン（ゲート電極に電圧を印加しない状態でもドレイン電流が流れてしまう状態）とな
ってしまうことを防ぐことが可能となる。また、ノーマリオン化を防ぐには、酸化物半導
体膜６４４を挟んでゲート電極と対向する側に、第２のゲート電極を設け、これによって
しきい値電圧を制御するようにしても良い。
【０１１５】
なお、酸化物半導体膜６４４は非晶質であっても良いが、トランジスタのチャネル形成領
域として結晶性を有する酸化物半導体膜を用いることが好ましい。結晶性を有する酸化物
半導体膜を用いることで、トランジスタの信頼性（ゲート・バイアス・ストレス耐性）を
高めることができるからである。
【０１１６】
結晶性を有する酸化物半導体膜としては、理想的には単結晶であることが望ましいが、ｃ
軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼
ぶ）を含む酸化物であるものが好ましい。
【０１１７】
ここで、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形
状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状
に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転し
た）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）を含む酸化物に
ついて説明する。
【０１１８】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
【０１１９】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
【０１２０】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、Ｃ
ＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々
の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣ
の表面などに垂直な方向）を向いていてもよい。
【０１２１】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
【０１２２】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
【０１２３】
ＣＡＡＣについて図１２乃至図１４を用いて詳細に説明する。なお、特に断りがない限り
、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。な
お、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０１２４】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【０１２５】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。
図１２（Ｂ）に示す小グループは電荷が０である。
【０１２６】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１２（Ｃ）の上半分には３個の４配位のＯがあり、下半分には１
個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
【０１２７】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【０１２８】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループ
は電荷が−１となる。
【０１２９】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【０１３０】
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個の
Ｏは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを
有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向
の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子
の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４
配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４
になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向
にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結
合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位の
Ｏを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａまたは
Ｉｎ）または４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合すること
になる。
【０１３１】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【０１３２】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（
Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１３３】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
【０１３４】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
【０１３５】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
【０１３６】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
【０１３７】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−
Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃ
ｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ
−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−
Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚ
ｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ
−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉ
ｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１３８】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
【０１３９】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分
にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個
ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介
して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
【０１４０】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は
、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１４１】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
【０１４２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
【０１４３】
ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することがで
きる。スパッタリング法によってＣＡＡＣで構成された酸化物半導体膜を得るには酸化物
半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶
を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと
基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００
℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にする
と好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された
酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修
復することができる。
【０１４４】
ＣＡＡＣで構成された酸化物半導体膜は、高純度化され、酸素欠損による欠陥を低減し、
しかもｃ軸に配向した結晶を有することで、価電子制御をする不純物元素に対して構造敏
感になり、弱いｐ型に価電子制御することが容易となる。
【０１４５】
次に、酸化物半導体膜６４４などの上に、ソース電極及びドレイン電極（これと同じ層で
形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソー
ス電極またはドレイン電極６４２ａ、６４２ｂを形成する（図８（Ｂ）参照）。
【０１４６】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
【０１４７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極６４２ａ、６４２ｂへの加工が容易であるというメリッ
トがある。
【０１４８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１４９】
導電層のエッチングは、形成されるソース電極またはドレイン電極６４２ａ、６４２ｂの
端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば
、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極６４２ａ
、６４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成され
るゲート絶縁膜６４６の被覆性を向上し、段切れを防止することができる。
【０１５０】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極６４２ａ、及
びソース電極またはドレイン電極６４２ｂの下端部の間隔によって決定される。なお、チ
ャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光
を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ
ｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も
大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０
００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能で
ある。また、微細化によって、記憶装置の消費電力を低減することも可能である。
【０１５１】
次に、ソース電極またはドレイン電極６４２ａ、６４２ｂを覆い、かつ、酸化物半導体膜
６４４の一部と接するように、ゲート絶縁膜６４６を形成する（図８（Ｃ）参照）。
【０１５２】
ゲート絶縁膜６４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁膜６４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネー
ト（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。
ゲート絶縁膜６４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造と
しても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、ト
ランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用い
る場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とするこ
とができる。
【０１５３】
上述のように、ゲート絶縁膜６４６を薄くすると、トンネル効果などに起因するゲートリ
ークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜６４６に、酸化ハ
フニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ
＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲ
ート絶縁膜６４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するた
めに膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリ
コン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのい
ずれかを含む膜との積層構造としてもよい。
【０１５４】
また、酸化物半導体膜６４４に接する絶縁膜（図８（Ｃ）においては、ゲート絶縁膜６４
６）は、第１３族元素及び酸素を含む絶縁材料としてもよい。酸化物半導体には第１３族
元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、こ
れを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良
好に保つことができる。
【０１５５】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含
むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含
有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（
原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１５６】
例えば、ガリウムを含有する酸化物半導体膜に接してゲート絶縁膜を形成する場合に、ゲ
ート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲート絶縁膜の界
面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウムを含む絶縁膜と
を接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップ
を低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の
侵入防止という点においても好ましい。
【０１５７】
また、酸化物半導体膜６４４に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０１５８】
例えば、酸化物半導体膜６４４に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ
（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体膜６４４に接する
絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）と
することができる。または、酸化物半導体膜６４４に接する絶縁膜として酸化ガリウムア
ルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）
の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０１５９】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、また
は酸化物半導体膜と絶縁膜の界面における酸素不足欠陥を低減し、酸化物半導体膜をｉ型
化またはｉ型に限りなく近い酸化物半導体とすることができる。
【０１６０】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、ゲート絶縁膜６４６に代
えて、酸化物半導体膜６４４の下地膜に適用しても良く、ゲート絶縁膜６４６及び下地絶
縁膜の双方に適用しても良い。
【０１６１】
ゲート絶縁膜６４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁膜６４６が酸素を含む場合、酸化物半導体膜６４４
に酸素を供給し、該酸化物半導体膜６４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体膜を形成することもできる。
【０１６２】
なお、ここでは、ゲート絶縁膜６４６の形成後に第２の熱処理を行っているが、第２の熱
処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を
行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処
理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良
い。
【０１６３】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体膜６４４を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。
【０１６４】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形
成し、当該導電層を加工して、ゲート電極６４８ａ及び導電膜６４８ｂを形成する（図８
（Ｄ）参照）。
【０１６５】
ゲート電極６４８ａ及び導電膜６４８ｂは、モリブデン、チタン、タンタル、タングステ
ン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とす
る合金材料を用いて形成することができる。なお、ゲート電極６４８ａ及び導電膜６４８
ｂは、単層構造としても良いし、積層構造としても良い。
【０１６６】
以上により、高純度化された酸化物半導体膜６４４を用いたトランジスタ６６２、及び容
量素子６６４が完成する（図８（Ｄ）参照）。
【０１６７】
なお、図７（Ａ）に示すトランジスタ３３２及び容量素子３３４を形成する場合、絶縁膜
６４０上にソース電極またはドレイン電極６４２ａ、６４２ｂを形成し、絶縁膜６４０及
びソース電極またはドレイン電極６４２ａ、６４２ｂ上に酸化物半導体膜６４４を形成す
る。次に、ソース電極またはドレイン電極６４２ａ、６４２ｂ、及び酸化物半導体膜６４
４上にゲート絶縁膜６４６を形成する。その後、ゲート絶縁膜６４６上に、酸化物半導体
膜６４４と重畳するようにゲート電極６４８ａを形成し、ソース電極またはドレイン電極
６４２ｂと重畳するように導電膜６４８ｂを形成する。
【０１６８】
また、図７（Ｂ）に示すトランジスタ３４２及び容量素子３４４を形成する場合、絶縁膜
６４０上にゲート電極６４８ａ、導電膜６４８ｂを形成し、絶縁膜６４０、ゲート電極６
４８ａ及び導電膜６４８ｂ上にゲート絶縁膜６４６を形成する。次に、ゲート絶縁膜６４
６上に、ソース電極またはドレイン電極６４２ａ、６４２ｂを形成する。その後、ゲート
絶縁膜６４６上に、ゲート電極６４８ａと重畳するように酸化物半導体膜６４４を形成す
ることで、トランジスタ３４２及び容量素子３４４が完成する。なお、トランジスタ３４
２及び容量素子３４４を覆うように絶縁膜６５０及び絶縁膜６５２を形成してもよい。例
えば、絶縁膜６５０は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化
学量論的組成比より酸素が多い状態とすることが好ましく、絶縁膜６５２は、水や水素を
透過しにくい状態とすることが好ましい。絶縁膜６５２は、水や水素を透過しにくい状態
とすることで、酸化物半導体膜６４４に水や水素が浸入することを防止し、絶縁膜６５０
を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体膜６４４の酸素欠損
を補填して、ｉ型またはｉ型に限りなく近い酸化物半導体膜６４４を形成することができ
るからである。
【０１６９】
また、図７（Ｃ）に示すトランジスタ３５２及び容量素子３５４を形成する場合、絶縁膜
６４０上にゲート電極６４８ａ、導電膜６４８ｂを形成し、絶縁膜６４０、ゲート電極６
４８ａ及び導電膜６４８ｂ上にゲート絶縁膜６４６を形成する。次に、ゲート絶縁膜６４
６上に、ゲート電極６４８ａと重畳するように酸化物半導体膜６４４を形成する。その後
、酸化物半導体膜６４４上にソース電極またはドレイン電極６４２ａ、６４２ｂを形成す
ることで、トランジスタ３５２及び容量素子３５４が完成する。なお、絶縁膜６５０及び
絶縁膜６５２については、図７（Ｂ）の記載を参酌できる。
【０１７０】
また、図７（Ｄ）に示すトランジスタ３６２及び容量素子３６４を形成する場合、絶縁膜
６４０上にゲート電極６４８ａ、導電膜６４８ｂを形成し、絶縁膜６４０、ゲート電極６
４８ａ（図７（Ｄ）においては第１のゲート電極）及び導電膜６４８ｂ上にゲート絶縁膜
６４６（図７（Ｄ）においては第１のゲート絶縁膜）を形成する。次に、ゲート絶縁膜６
４６上に、ゲート電極６４８ａと重畳するように酸化物半導体膜６４４を形成し、酸化物
半導体膜６４４上にソース電極またはドレイン電極６４２ａ、６４２ｂを形成する。その
後、酸化物半導体膜６４４及びソース電極またはドレイン電極６４２ａ、６４２ｂ上に絶
縁膜６５０（図７（Ｄ）においては第２のゲート絶縁膜）を形成し、酸化物半導体膜６４
４と重畳するように導電膜６５９（図７（Ｄ）においては第２のゲート電極）を形成する
ことで、トランジスタ３６２及び容量素子３６４が完成する。なお、導電膜６５９は、ゲ
ート電極６４８ａの記載を参酌できる。
【０１７１】
次に、図６（Ａ）及び図６（Ｂ）に示すトランジスタ及び容量素子の作製方法について説
明する。
【０１７２】
図６（Ａ）に示すトランジスタ３１２及び容量素子３１４の作製方法について説明する。
【０１７３】
まず、絶縁膜６４０上に酸化物半導体膜６４４を形成し、絶縁膜６４０及び酸化物半導体
膜６４４上に、酸化物導電膜及び導電層の積層を成膜する。
【０１７４】
酸化物導電膜の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や
、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電膜の材料とし
ては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム
、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを
含ませてもよい。なお、導電層の成膜方法及び材料については、ソース電極またはドレイ
ン電極６４２ａ、６４２ｂを形成するための導電層の記載を参酌できる。
【０１７５】
次に、導電層上にマスクを形成し、導電層及び酸化物導電膜を選択的にエッチングするこ
とによって、ソース電極またはドレイン電極６４２ａ、６４２ｂ、及び酸化物導電膜６４
３ａ、６４３ｂを形成する。
【０１７６】
なお、導電層及び酸化物導電膜のエッチング処理の際、酸化物半導体膜が過剰にエッチン
グされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を
適宜調整する。
【０１７７】
次に、ソース電極またはドレイン電極６４２ａ、６４２ｂ、及び酸化物半導体膜６４４上
にゲート絶縁膜６４６を形成する。その後、ゲート絶縁膜６４６上に、酸化物半導体膜６
４４と重畳するようにゲート電極６４８ａを形成し、ソース電極またはドレイン電極６４
２ｂと重畳するように導電膜６４８ｂを形成する。
【０１７８】
以上により、トランジスタ３１２及び容量素子３１４が完成する（図６（Ａ）参照）。
【０１７９】
図６（Ｂ）に示すトランジスタ３２２及び容量素子３２４を作製する場合、酸化物半導体
膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォト
リソグラフィ工程によって形状を加工して、島状の酸化物半導体膜及び酸化物導電膜を形
成する。次に、島状の酸化物導電膜上にソース電極またはドレイン電極６４２ａ、６４２
ｂを形成した後、ソース電極またはドレイン電極６４２ａ、６４２ｂをマスクとして、島
状の酸化物導電膜をエッチングすることで、ソース領域又はドレイン領域となる酸化物導
電膜６４３ａ、６４３ｂを形成する。
【０１８０】
次に、ソース電極またはドレイン電極６４２ａ、６４２ｂ、及び酸化物半導体膜６４４上
にゲート絶縁膜６４６を形成する。その後、ゲート絶縁膜６４６上に、酸化物半導体膜６
４４と重畳するようにゲート電極６４８ａを形成し、ソース電極またはドレイン電極６４
２ｂと重畳するように導電膜６４８ｂを形成する。
【０１８１】
以上により、トランジスタ３２２及び容量素子３２４が完成する（図６（Ｂ）参照）。
【０１８２】
上述したトランジスタでは、酸化物半導体膜６４４が高純度化されているため、その水素
濃度は、５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望まし
くは５×１０１７／ｃｍ３以下である。また、酸化物半導体膜６４４のキャリア密度は、
一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して
、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１
０１０／ｃｍ３未満）をとる。そして、当該トランジスタのオフ電流も十分に小さくなる
。例えば、当該トランジスタの室温（２５℃）でのオフ電流（ここでは、単位チャネル幅
（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）
以下、望ましくは１０ｚＡ以下となる。
【０１８３】
また、酸化物半導体膜６４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低
減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×
１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１
０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５
ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３
以下となる。
【０１８４】
このように高純度化され、真性化された酸化物半導体膜６４４を用いることで、当該トラ
ンジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジス
タを用いることで、極めて長期にわたり記憶内容を保持することが可能な記憶装置が得ら
れる。
【０１８５】
＜記憶装置の利用例＞
以下では、上述した記憶装置の利用例について図９、１０を参照して説明する。
【０１８６】
図９に、マイクロプロセッサの構成例を示すブロック図である。図９に示すマイクロプロ
セッサは、ＣＰＵ４０１、メインメモリ４０２、クロックコントローラ４０３、キャッシ
ュコントローラ４０４、シリアルインターフェース４０５、Ｉ／Ｏポート４０６、端子４
０７、インターフェース４０８、キャッシュメモリ４０９等が形成されている。勿論、図
９に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイ
クロプロセッサはその用途によって多種多様な構成を有している。
【０１８７】
ＣＰＵ４０１をより高速に動作させるには、それに見合う程度の高速なメモリを必要とす
る。しかし、ＣＰＵ４０１の動作スピードにあったアクセスタイムをもつ高速の大容量メ
モリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ
４０２の他に、メインメモリ４０２よりも小容量であるが高速のメモリであるＳＲＡＭな
どのキャッシュメモリ４０９を、ＣＰＵ４０１とメインメモリ４０２の間に介在させる。
ＣＰＵ４０１がキャッシュメモリ４０９にアクセスすることにより、メインメモリ４０２
のスピードによらず、高速で動作することが可能となる。
【０１８８】
図９に示すマイクロプロセッサでは、メインメモリ４０２に上述した記憶装置を用いるこ
とができる。上記構成により、集積度の高いマイクロプロセッサ、信頼性の高いマイクロ
プロセッサを実現することができる。
【０１８９】
なお、メインメモリ４０２には、ＣＰＵ４０１で実行されるプログラムが格納されている
。そして例えば実行初期において、メインメモリ４０２に格納されているプログラムは、
キャッシュメモリ４０９にダウンロードされる。ダウンロードされるプログラムは、メイ
ンメモリ４０２に格納されているものに限定されず、他の外付のメモリからダウンロード
することもできる。キャッシュメモリ４０９は、ＣＰＵ４０１で実行されるプログラムを
格納するだけでなく、ワーク領域としても機能し、ＣＰＵ４０１の計算結果等を一時的に
格納する。
【０１９０】
なお、ＣＰＵは単数に限られず、複数設けていても良い。ＣＰＵを複数設け、並列処理を
行なうことで、動作速度の向上を図ることができる。その場合、ＣＰＵ間の処理速度がま
ちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰ
Ｕの処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【０１９１】
なお、ここではマイクロプロセッサを例示したが、上述した記憶装置は、マイクロプロセ
ッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用
いられるビデオラムや、画像処理回路に必要となる大容量メモリとしての用途も好ましい
。その他、様々なシステムＬＳＩにおいても、大容量もしくは小型用途のメモリとして用
いることができる。
【０１９２】
図１０は、ＲＦタグの構成例を示すブロック図である。図１０においてＲＦタグ５５０は
、アンテナ回路５５１と、集積回路５５２とを有している。集積回路５５２は、電源回路
５５３、復調回路５５４、変調回路５５５、レギュレータ５５６、演算回路５５７、記憶
装置５５８、昇圧回路５５９を有している。なお、記憶装置５５８は、上述した記憶装置
である。
【０１９３】
次いで、ＲＦタグ５５０の動作の一例について説明する。質問器から電波が送られてくる
と、アンテナ回路５５１において該電波が交流電圧に変換される。電源回路５５３では、
アンテナ回路５５１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５５３
において生成された電源用の電圧は、演算回路５５７とレギュレータ５５６に与えられる
。レギュレータ５５６は、電源回路５５３からの電源用の電圧を安定化させるか、又はそ
の高さを調整した後、集積回路５５２内の復調回路５５４、変調回路５５５、演算回路５
５７、記憶装置５５８又は昇圧回路５５９などの各種回路に供給する。
【０１９４】
復調回路５５４は、アンテナ回路５５１が受信した交流信号を復調して、後段の演算回路
５５７に出力する。演算回路５５７は復調回路５５４から入力された信号に従って演算処
理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置５５８は一次キャッ
シュメモリ又は二次キャッシュメモリとして用いることができる。また演算回路５５７は
、復調回路５５４から入力された信号を解析し、質問器から送られてきた命令の内容に従
って、記憶装置５５８内の情報の出力、又は記憶装置５５８内における命令の内容の実行
を行う。演算回路５５７から出力される信号は符号化され、変調回路５５５に送られる。
変調回路５５５は該信号に従ってアンテナ回路５５１が受信している電波を変調する。ア
ンテナ回路５５１において変調された電波は質問器で受け取られる。
【０１９５】
このようにＲＦタグ５５０と質問器との通信は、キャリア（搬送波）として用いる電波を
変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚ
など規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変
調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い
。
【０１９６】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方
式など様々な種類に分類することができる。
【０１９７】
昇圧回路５５９は、レギュレータ５５６から出力された電圧を昇圧し、記憶装置５５８に
供給している。
【０１９８】
図１０に示すＲＦタグ５５０では、上述した記憶装置を記憶装置５５８として用いること
で、高集積度、高信頼性を実現することができる。
【０１９９】
なお、ここでは、アンテナ回路５５１を有するＲＦタグ５５０の構成について説明してい
るが、図１０に示したＲＦタグは、必ずしもアンテナ回路をその構成要素に含む必要はな
い。また、図１０に示したＲＦタグに、発振回路又は二次電池を設けても良い。
【０２００】
（実施の形態２）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界
効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトラン
ジスタを作製した場合の特性の計算結果を示す。
【０２０１】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０２０２】
【数２】
0005980973.tif 000003
【０２０３】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、以下の式で表現できる。
【０２０４】
【数３】
0005980973.tif 000004
【０２０５】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、以下の式で表現できる。
【０２０６】
【数４】
0005980973.tif 000005
【０２０７】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、
以下のようになる。
【０２０８】
【数５】
0005980973.tif 000006
【０２０９】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、
横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタ
のＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉ
ｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは
欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２１０】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖ
ｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２１１】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れ
た場所における移動度μ１は、以下の式で表現できる。
【０２１２】
【数６】
0005980973.tif 000007
【０２１３】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と数６の右辺の第２項が増加するため、移動度μ１は低下することがわかる。
【０２１４】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度
μ２を計算した結果を図１５に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、
１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
【０２１５】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電
子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率
は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０
．１Ｖである。
【０２１６】
図１５で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔ
ｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２１７】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面構
造を図１９に示す。図１９に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域８１０３ａおよび半導体領域８１０３ｃを有する。半導体領域８１０３ａおよ
び半導体領域８１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２１８】
図１９（Ａ）に示すトランジスタは、下地絶縁層８１０１と、下地絶縁層８１０１に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁層８１０２の上に形成
される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート８１０５を有する。
【０２１９】
ゲート８１０５と半導体領域８１０３ｂの間には、ゲート絶縁膜８１０４を有し、また、
ゲート８１０５の両側面には側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂ、ゲート
８１０５の上部には、ゲート８１０５と他の配線との短絡を防止するための絶縁物８１０
７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａおよび半導体
領域８１０３ｃに接して、ソース８１０８ａおよびドレイン８１０８ｂを有する。なお、
このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２２０】
図１９（Ｂ）に示すトランジスタは、下地絶縁層８１０１と、酸化アルミニウムよりなる
埋め込み絶縁層８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃ
と、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート８１０５とゲ
ート絶縁膜８１０４と側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂと絶縁物８１０
７とソース８１０８ａおよびドレイン８１０８ｂを有する点で図１９（Ａ）に示すトラン
ジスタと同じである。
【０２２１】
図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図１９（
Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａおよび側壁絶縁物８１０６ｂの下の
半導体領域はｎ＋の導電型を呈する半導体領域８１０３ａおよび半導体領域８１０３ｃで
あるが、図１９（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。す
なわち、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート８１０５がＬｏｆｆだ
け重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオ
フセット長という。図から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側
壁絶縁物８１０６ｂ）の幅と同じである。
【０２２２】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１６は、
図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度
（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電
流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイ
ン電圧を＋０．１Ｖとして計算したものである。
【０２２３】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎ
ｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えること
が示された。
【０２２４】
図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍと
したものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとし
たものである。
【０２２５】
また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎ
ｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍ
としたものである。
【０２２６】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
【０２２７】
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０
ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長
Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる
１０μＡを超えることが示された。
【０２２８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２２９】
（実施の形態３）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成
比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導
体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上さ
せた場合について、図２０乃至図２６を用いて説明する。
【０２３０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱すること
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２３１】
例えば、図２０（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μ
ｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を
用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２３２】
図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓ
ｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２
ｃｍ２／Ｖｓｅｃが得られている。
【０２３３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処
理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎ
を主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖ
ｓｅｃが得られている。
【０２３４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１０
０ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２３５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２３６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ
）の対比からも確認することができる。
【０２３７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２３８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
【０２３９】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
【０２４０】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理
を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２４１】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の
測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート
絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し
、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖ
ｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験
と呼ぶ。
【０２４２】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄ
ｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に
、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２
０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２
５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマ
イナスＢＴ試験と呼ぶ。
【０２４３】
試料１のプラスＢＴ試験の結果を図２１（Ａ）に、マイナスＢＴ試験の結果を図２１（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の
結果を図２２（Ｂ）に示す。
【０２４４】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
【０２４５】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
【０２４６】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３
以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる
。
【０２４７】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。
【０２４８】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ
ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で
測定した。
【０２４９】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
【０２５０】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した
。
【０２５１】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（
ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした
。このようにして作製した試料を試料Ａとした。
【０２５２】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２５３】
図２５に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
【０２５４】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
【０２５５】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅１μｍあたりの電流値を示す。
【０２５６】
図２６に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
【０２５７】
具体的には、図２６に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１
０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ
）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にする
ことができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温に
おいて０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０２５８】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２５９】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて
、基板温度と電気的特性の関係について評価した。
【０２６０】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０
℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジス
タにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に
対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２６１】
図２３に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、
図２４（Ａ）に基板温度としきい値電圧の関係を、図２４（Ｂ）に基板温度と電界効果移
動度の関係を示す。
【０２６２】
図２４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２６３】
また、図２４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２６４】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃ
ｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２
／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、
Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖの
とき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
【０２６５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２６６】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例に
ついて、図２７などを用いて説明する。
【０２６７】
図２７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図および断面図である。図２７（Ａ）にトランジスタの上面図を示す。また、図２７（
Ｂ）に図２７（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。
【０２６８】
図２７（Ｂ）に示すトランジスタは、基板１１０１と、基板１１０１上に設けられた下地
絶縁層１１０２と、下地絶縁層１１０２の周辺に設けられた保護絶縁膜１１０４と、下地
絶縁層１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低
抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設
けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体膜１１０
６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設け
られた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対
の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一対
の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けら
れた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１
１８と、を有する。
【０２６９】
なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜
を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
【０２７０】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０２７１】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトラン
ジスタの他の一例について示す。
【０２７２】
図２８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
２８（Ａ）はトランジスタの上面図である。また、図２８（Ｂ）は図２８（Ａ）の一点鎖
線Ｂ１−Ｂ２に対応する断面Ｂ１−Ｂ２を示す。
【０２７３】
図２８（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地
絶縁層１６０２と、下地絶縁層１６０２上に設けられた酸化物半導体膜１６０６と、酸化
物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対
の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して
酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６
０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１
６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間
絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
【０２７４】
基板１６００としてはガラス基板を、下地絶縁層１６０２としては酸化シリコン膜を、酸
化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としては
タングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート電極１６１
０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６として
は酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、
アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポ
リイミド膜を、それぞれ用いることができる。
【０２７５】
なお、図２８（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電
極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一
対の電極１６１４のはみ出しをｄＷと呼ぶ。
【０２７６】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例３】
【０２７７】
本実施例では、上述した記憶装置を有する半導体装置の例について説明する。当該半導体
装置は、本発明の一態様に係る記憶装置を用いることで、信頼性を高め、小型化を実現す
ることが可能である。特に携帯用の半導体装置の場合、本発明の一態様に係る記憶装置を
用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得ら
れる。
【０２７８】
本発明の一態様に係る記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒
体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄ
ｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用い
ることができる。その他に、本発明の一態様に係る記憶装置を用いることができる半導体
装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲー
ションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、
複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴ
Ｍ）、自動販売機などが挙げられる。これら半導体装置の具体例を図１１に示す。
【０２７９】
図１１（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、
表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタ
イラス７０３８等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を
制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための
集積回路に本発明の一態様に係る記憶装置を用いることで、信頼性が高い携帯型ゲーム機
、コンパクトな携帯型ゲーム機を提供することができる。なお、図１１（Ａ）に示した携
帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲー
ム機が有する表示部の数は、これに限定されない。
【０２８０】
図１１（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、
音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いること
ができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を
用いることで、信頼性が高い携帯電話、コンパクトな携帯電話を提供することができる。
【０２８１】
図１１（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３
等を有する。図１１（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されてい
ても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積
回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一
態様に係る記憶装置を用いることで、信頼性が高い携帯情報端末、コンパクトな携帯情報
端末を提供することができる。
【符号の説明】
【０２８２】
１００      半導体基板
１０１      ワード線駆動回路
１０２ａ    第１ビット線駆動回路
１０２ｂ    第２ビット線駆動回路
１０２ｃ    第３ビット線駆動回路
１０３ａ    第１セルアレイ
１０３ｂ    第２セルアレイ
１０３ｃ    第３セルアレイ
１０４ａ    第１ワード線
１０４ｂ    第２ワード線
１０４ｃ    第３ワード線
１０５ａ    第１ビット線
１０５ｂ    第２ビット線
１０５ｃ    第３ビット線
１０６ａ    第１メモリセル
１０６ｂ    第２メモリセル
１０６ｃ    第３メモリセル
１０７ａ    トランジスタ
１０７ｂ    トランジスタ
１０７ｃ    トランジスタ
１０８ａ    容量素子
１０８ｂ    容量素子
１０８ｃ    容量素子
１１０      制御回路
１２０      駆動回路
２０１      セルアレイ
２１０      駆動回路
２６０      トランジスタ
２６２      オペアンプ
３１２      トランジスタ
３１４      容量素子
３２２      トランジスタ
３２４      容量素子
３３２      トランジスタ
３３４      容量素子
３４２      トランジスタ
３４４      容量素子
３５２      トランジスタ
３５４      容量素子
３６２      トランジスタ
３６４      容量素子
４０１      ＣＰＵ
４０２      メインメモリ
４０３      クロックコントローラ
４０４      キャッシュコントローラ
４０５      シリアルインターフェース
４０６      Ｉ／Ｏポート
４０７      端子
４０８      インターフェース
４０９      キャッシュメモリ
５５０      ＲＦタグ
５５１      アンテナ回路
５５２      集積回路
５５３      電源回路
５５４      復調回路
５５５      変調回路
５５６      レギュレータ
５５７      演算回路
５５８      記憶装置
５５９      昇圧回路
６００      基板
６０６      素子分離絶縁層
６０８      ゲート絶縁膜
６１０      ゲート電極
６１６      チャネル形成領域
６２０      不純物領域
６２４      金属化合物領域
６２６      電極
６２８      絶縁膜
６３０ａ    ソース電極またはドレイン電極
６３０ｂ    ソース電極またはドレイン電極
６３６ａ    電極
６３６ｂ    電極
６３６ｃ    電極
６４０      絶縁膜
６４２ａ    ソース電極またはドレイン電極
６４２ｂ    ソース電極またはドレイン電極
６４２ｃ    電極
６４３ａ    酸化物導電膜
６４３ｂ    酸化物導電膜
６４４      酸化物半導体膜
６４６      ゲート絶縁膜
６４８ａ    ゲート電極
６４８ｂ    導電膜
６５０      絶縁膜
６５２      絶縁膜
６５４ａ    電極
６５４ｂ    電極
６５６      配線
６５９      導電膜
６６０      トランジスタ
６６２      トランジスタ
６６４      容量素子
６７０      メモリセル
８１０      書き込み回路
８１１      読み出し回路
８１２      デコーダ
８１３      レベルシフタ
８１４      セレクタ
８１５      デコーダ
８１６      レベルシフタ
８１７      バッファ
１１０１    基板
１１０２    下地絶縁層
１１０４    保護絶縁膜
１１０６ａ  高抵抗領域
１１０６ｂ  低抵抗領域
１１０６    酸化物半導体膜
１１０８    ゲート絶縁膜
１１１０    ゲート電極
１１１２    側壁絶縁膜
１１１４    一対の電極
１１１６    層間絶縁膜
１１１８    配線
１６００    基板
１６０２    下地絶縁層
１６０６    酸化物半導体膜
１６０８    ゲート絶縁膜
１６１０    ゲート電極
１６１４    一対の電極
１６１６    層間絶縁膜
１６１８    配線
１６２０    保護膜
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
８１０１    下地絶縁層
８１０２    埋め込み絶縁層
８１０３ａ  半導体領域
８１０３ｂ  半導体領域
８１０３ｃ  半導体領域
８１０４    ゲート絶縁膜
８１０５    ゲート
８１０６ａ  側壁絶縁物
８１０６ｂ  側壁絶縁物
８１０７    絶縁物
８１０８ａ  ソース
８１０８ｂ  ドレイン
【図１】
0005980973.tif 000008
【図２】
0005980973.tif 000009
【図３】
0005980973.tif 000010
【図４】
0005980973.tif 000011
【図５】
0005980973.tif 000012
【図６】
0005980973.tif 000013
【図７】
0005980973.tif 000014
【図８】
0005980973.tif 000015
【図９】
0005980973.tif 000016
【図１０】
0005980973.tif 000017
【図１１】
0005980973.tif 000018
【図１２】
0005980973.tif 000019
【図１５】
0005980973.tif 000020
【図１６】
0005980973.tif 000021
【図１７】
0005980973.tif 000022
【図１８】
0005980973.tif 000023
【図１９】
0005980973.tif 000024
【図２０】
0005980973.tif 000025
【図２１】
0005980973.tif 000026
【図２２】
0005980973.tif 000027
【図２３】
0005980973.tif 000028
【図２４】
0005980973.tif 000029
【図２５】
0005980973.tif 000030
【図２６】
0005980973.tif 000031
【図２７】
0005980973.tif 000032
【図２８】
0005980973.tif 000033
【図１３】
0005980973.tif 000034
【図１４】
0005980973.tif 000035