(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板上に入力側および出力側となる長方形状のトランジスタ領域が集積化され、前記一導電型半導体基板に入力側の前記トランジスタ領域から出力側の前記トランジスタ領域に向かって該両領域の短辺方向に沿う電流経路が形成される絶縁ゲート型半導体装置であって、
前記トランジスタ領域はそれぞれ、該トランジスタ領域の角部に設けられ、ゲート−ソース間に接続される保護ダイオードと、
前記トランジスタ領域上に設けられた下層ソース電極および上層ソース電極と、
前記上層ソース電極に設けられた第１ソースパッド部と第２ソースパッド部と、
前記トランジスタ領域上に設けられた下層ゲート電極および上層ゲート電極と、
前記上層ゲート電極に設けられたゲートパッド部と、
を具備し、
前記ゲートパッド部は、前記第１ソースパッド部と前記第２ソースパッド部の間で前記トランジスタ領域の一の長辺までの距離が他の長辺までの距離より短い位置に配置され、
前記保護ダイオードは長方形状で一の長辺が前記トランジスタ領域の前記一の長辺に沿って配置されることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記上層ゲート電極は配線部を有し、前記保護ダイオードの短辺方向の幅はそれぞれ、前記配線部の前記短辺方向の幅と同等であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記保護ダイオードの長辺の長さは短辺の長さの４倍以上であることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記配線部下方にトランジスタセルが配置されることを特徴とする請求項２または３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記保護ダイオードから前記第１ソースパッド部までの距離は前記保護ダイオードから前記ゲートパッド部までの距離より短いことを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項６】
入力側の前記保護ダイオードと出力側の前記保護ダイオードとは隣接することを特徴とする請求項１から請求項５のいずれかに記載の絶縁ゲート型半導体装置。
【請求項７】
前記保護ダイオードは入力側の前記第１ソースパッド部から電流経路方向に延びる直線状の領域からずらして配置されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項８】
前記トランジスタ領域は前記トランジスタセルのゲート電極に接続するゲート引き出し部と該ゲート引き出し部に接続する抵抗部を有し、前記ゲート引き出し部および前記抵抗部は前記トランジスタ領域の短辺に沿って一直線状に配置されることを特徴とする請求項１から請求項７のいずれかに記載の絶縁ゲート型半導体装置。
【請求項９】
前記下層ゲート電極は前記保護ダイオード上に設けられ、前記上層ゲート電極の一部は前記下層ソース電極上に設けられることを特徴とする請求項１から請求項８のいずれかに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に関し、特に、電流密度の向上を図り、オン抵抗を低減できる絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ）において、トランジスタセルのゲート電極にゲート電位を印加するゲートパッド部と、トランジスタセルの保護ダイオードとが非重畳でかつ直近に配置される構成が知られている（例えば特許文献１参照。）。
【０００３】
図１２は、従来の半導体チップ２００の一例を示す平面図である。ここでは一例として、外部接続手段（外部接続端子）としてバンプ電極を用いて、実装基板にフリップチップ実装される半導体チップを示す。半導体チップは、ドレイン領域を共通として１つの半導体基板（チップ）に２つのＭＯＳＦＥＴのトランジスタ領域２００Ａ、２００Ｂを集積化した場合（以下共通ドレイン型ＭＯＳＦＥＴ）を例に示す。
【０００４】
共通ドレイン型ＭＯＳＦＥＴ２００は、半導体基板（半導体チップ）の一主面に２つのゲートパッド部２３１Ａ、２３１Ｂおよび２つのソースパッド部２３４Ａ、２３４Ｂが設けられ、これらのパッド部に外部接続手段（外部接続端子）としてそれぞれゲートバンプ電極およびソースバンプ電極（いずれも不図示）が設けられる。電流は、一方のソースパッド部２３４Ａから共通のドレイン領域を通過し、他方のソースパッド部２３４Ｂ（又はその逆）に流れる。
【０００５】
２つのトランジスタ領域２００Ａ、２００Ｂの構成は同様であるので、以下トランジスタ領域２００Ａについて説明する。トランジスタ領域２００Ａは矩形の領域であり、複数のトランジスタセルと、トランジスタセルのソース−ドレイン間を保護する保護ダイオードＤＡとが設けられる。保護ダイオードＤＡは長方形状のトランジスタ領域２００Ａの短辺に沿って設けられ、その下方にトランジスタセルは配置されない。
【０００６】
トランジスタ領域２００Ａ上を覆う電極はソース電極とゲート電極であり、それぞれ下層ソース電極（不図示）および上層ソース電極２２７Ａと、下層ゲート電極（不図示）および上層ゲート電極２２８Ａの２層構造となっている。
【０００７】
下層ゲート電極は保護ダイオードＤＡと同様の形状でこの上に重畳するように設けられる。上層ゲート電極２２８Ａは一端のコンタクト部２３３Ａが下層ゲート電極と重畳してこれとコンタクトし、他端が保護ダイオードＤＡと非重畳の位置まで配線部２３２Ａにより延在されてゲートパッド部２３１Ａが設けられる。
【０００８】
ゲート電極が単層構造の場合には、ゲートパッド部２３１Ａ下方にトランジスタセルが配置できないが、ソース電極およびゲート電極を２層構造とし、ゲートパッド部２３１Ａを保護ダイオードＤＡと非重畳にすることにより、ゲートパッド部２３１Ａおよび配線部２３２Ａ下方にトランジスタセルおよび下層ソース電極を配置でき、トランジスタ動作を行う領域を大きく確保できる。
【０００９】
また、配線部２３２Ａ下方は下層ソース電極のみが配置されるため、ソース電極が２層となる他の領域（上層ソース電極２２７Ａが配置される領域）に比べてソース電極内の抵抗が高くなる。しかし、保護ダイオードＤＡをゲートパッド部２３１Ａの直近に配置することで、配線部２３２Ａの長さ（面積）をできる限り小さくし、高抵抗となる領域を小さくできるので、オン抵抗の低減が図れる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１７７４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１３は、図１２に示す共通ドレイン型ＭＯＳＦＥＴのソース端子数（ソースパッド部）を増加した半導体チップ２１０を示す平面図である。
【００１２】
例えばソース端子を入力側と出力側でそれぞれ１つずつ増加する場合、ソースパッド部２３４Ａ、２３４Ｂに加えて、トランジスタ領域２１０Ａ、２１０Ｂにそれぞれ１つずつソースパッド部２３５Ａ、２３５Ｂが増設される。ところがこの場合、電流密度が低下する領域が生じる問題があった。
【００１３】
具体的には図１３の一点鎖線は、電流密度が高い領域を模式的に示している。電流密度はソースパッド部２３４Ａ、２３４Ｂ、２３５Ａ、２３５Ｂからの距離が遠くなるにつれて低下する。このため、例えば一点鎖線の内側の領域ではチップ全体の電流密度に対して例えば９０％〜１００％の電流密度が確保できる領域であるが、一点鎖線の外側の領域、特にゲートパッド部２３１Ａ、２３１Ｂの周囲の領域は、電流密度がチップ全体の電流密度に対して８０％〜９０％となる。つまり、ゲートパッド部２３１Ａ、２３１Ｂの周囲の領域では、トランジスタセルの性能を十分に活かしきれない問題があった。
【課題を解決するための手段】
【００１４】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板上に入力側および出力側となる長方形状のトランジスタ領域が集積化され、前記一導電型半導体基板に入力側の前記トランジスタ領域から出力側の前記トランジスタ領域に向かって該両領域の短辺方向に沿う電流経路が形成される絶縁ゲート型半導体装置であって、前記トランジスタ領域はそれぞれ、該トランジスタ領域の角部に設けられた保護ダイオードと、前記トランジスタ領域上に設けられた下層ソース電極および上層ソース電極と、前記上層ソース電極に設けられた第１ソースパッド部と第２ソースパッド部と、前記トランジスタ領域上に設けられた下層ゲート電極および上層ゲート電極と、前記上層ゲート電極に設けられたゲートパッド部と、を具備し、前記ゲートパッド部は、前記第１ソースパッド部と前記第２ソースパッド部の間で前記トランジスタ領域の一の長辺までの距離が他の長辺までの距離より短い位置に配置され、前記保護ダイオードは長方形状で一の長辺が前記トランジスタ領域の前記一の長辺に沿って配置されることにより解決するものである。
【発明の効果】
【００１５】
本発明によれば、以下の効果が得られる。
【００１６】
第１に、長方形状の２つのトランジスタ領域が集積化され４つのソースパッド部（ソース端子）と２つのゲートパッド部（ゲート端子）を有する共通ドレイン型ＭＯＳＦＥＴにおいて、それぞれのトランジスタ領域は長辺の延在方向に沿って２つのソースパッド部を配置し、その間にゲートパッド部を配置することで、電流密度が低下する領域を縮小できる。
【００１７】
具体的には、半導体基板（半導体チップ）の全面において９０％〜１００％の電流密度を確保できる。つまり従来構造と比較して半導体チップ全体として電流密度の均一化が図れ、チップの性能向上（オン抵抗の低減）が実現する。
【００１８】
第２に、保護ダイオードの平面形状は、その一端ができる限りゲートパッド部に近づくよう、縦横比が大きい長方形状（細長い短冊形状）とし、各トランジスタ領域のゲートパッド部に近い長辺に保護ダイオードの長辺が沿うように、各トランジスタ領域の角部に保護ダイオードを配置する。
【００１９】
例えば、各パッド部が半導体チップ（半導体基板）の短辺方向の中心線側に近接して配置されている場合は、当該中心線を挟むように、２つの保護ダイオードの長辺を隣接させて配置する。
【００２０】
本実施形態では、ゲート電極とソース電極を２層構造とし、保護ダイオードとゲートパッド部を非重畳で配置し、ゲートパッド部下方にトランジスタセルを配置することでセル密度の向上を実現できるが、この構成によりゲートパッド部と保護ダイオードを接続する配線部が必要となる。配線部下方はソース電極が単層で配置される領域となり、ソース電極が２層構造で配置される領域に比べてソース電極中の抵抗が高くなる。
【００２１】
本実施形態では保護ダイオードの形状と配置を上述の通り選択することで、ゲートパッド部を２つのソースパッド部の間に配置する構造であっても、保護ダイオードからゲートパッド部までの距離、すなわち配線部の長さを短くでき、抵抗の増加を抑えることができる。
【００２２】
また保護ダイオードを短冊形状にすることにより、一方のトランジスタ領域の保護ダイオード周辺にあって他方のトランジスタ領域のソースパッド部までの距離が最大となるセルについて、保護ダイオードの面積が同等（周辺長が同等）で正方形状である場合と比較して、当該ソースパッド部までの距離を短くすることができ、当該トランジスタセルおよびその周辺のセルについて電流経路方向の抵抗を低減できる。
【００２３】
第３に、保護ダイオードの他端が、チップの中心線を挟んで対向配置される２つのソースパッド部を結ぶ直線状の領域より半導体チップ端部（外側）に位置するよう、保護ダイオードを配置することにより、電流経路として最も活性な領域を有効に活用できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）回路概要図、（Ｃ）断面概略図である。
【図２】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図３】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図４】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図５】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図６】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明するための平面概略図である。
【図７】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明するための平面概略図である。
【図８】本発明の第１の実施形態の絶縁ゲート型半導体装置の比較となる他の構成を示す平面概略図である。
【図９】本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図１０】本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図１１】本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図１２】従来の絶縁ゲート型半導体装置を説明する平面図である。
【図１３】従来の絶縁ゲート型半導体装置を説明する平面図である。
【発明を実施するための形態】
【００２５】
本発明の実施の形態を、図１から図１１を参照して詳細に説明する。まず図１から図９を参照して第１の実施形態について説明する。
【００２６】
図１は、本実施形態の絶縁ゲート型半導体装置１０の半導体チップの一例を示す図であり、図１（Ａ）が半導体チップの平面図、図１（Ｂ）が半導体チップの回路概要図、図１（Ｃ）が半導体チップの電流経路を説明する断面概要図である。
【００２７】
絶縁ゲート型半導体装置１０は、１つの半導体基板に２つのトランジスタ領域１０Ａ、１０Ｂを集積化したものであり、具体的には１つの半導体基板を共通のドレイン領域として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のトランジスタ領域１０Ａ、１０Ｂを集積化した共通ドレイン型ＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴ１０）である。
【００２８】
またここでは一例として、外部接続手段（外部接続端子）としてバンプ電極などを用いて、実装基板にフリップチップ実装されるＭＯＳＦＥＴ１０を示す。
【００２９】
図１（Ａ）を参照して、ＭＯＳＦＥＴ１０は、それぞれＭＯＳＦＥＴ１０の入力側および出力側（又はその逆）として区画される２つのトランジスタ領域１０Ａ、１０Ｂを有する。２つのトランジスタ領域１０Ａ、１０Ｂはそれぞれ短辺Ｓｅ、長辺Ｌｅからなる長方形状の領域であり、互いの長辺Ｌｅを隣接させて１つの半導体基板ＳＢに集積化される。ここでは一例として、トランジスタ領域１０Ａ、１０Ｂは半導体基板ＳＢ（半導体チップ）の短辺ＳＥ方向の中心線Ｘに対して線対称に配置される。
【００３０】
例えば一方のトランジスタ領域１０Ａが入力側となり、他方のトランジスタ領域１０Ｂが出力側となるが、１つのＭＯＳＦＥＴ１０においてこれらは双方向に切替が可能である。
【００３１】
２つのトランジスタ領域１０Ａ、１０Ｂの構成は同一であるので、以下一方のトランジスタ領域１０Ａについて説明し、他方のトランジスタ領域１０Ｂについては説明を省略する。また入力側と出力側について同一構成要素については同一符号を用いて示すが、入力側および出力側の区別が必要な場合には、入力側の構成要素については符号の末尾に「・・Ｉ」を、出力側の構成要素については符号の末尾に「・・Ｏ」を付して示す。
【００３２】
トランジスタ領域１０Ａは、保護ダイオード６０と、下層ソース電極（不図示）および下層ゲート電極１８と、上層ソース電極２７と、上層ゲート電極２８と、第１ソースパッド部３４と、第２ソースパッド部３５と、ゲートパッド部３１とを有する。各パッド部にはバンプ電極（不図示）などが固着される。
【００３３】
トランジスタ領域１０Ａは、ソース電極とゲート電極がそれぞれ２層構造となっている。上層ソース電極２７は平面視において中央付近に湾曲する凹部２７Ｃが設けられた略凹形状であり、凹部２７Ｃを挟むようにトランジスタ領域１０Ａの長辺Ｌｅの延在方向に沿って、第１ソースパッド部３４と第２ソースパッド部３５が設けられる。
【００３４】
第１ソースパッド部３４および第２ソースパッド部３５はそれぞれ、上層ソース電極２７上の全面に設けられた絶縁膜（不図示）に例えば円形状の開口部を設け上層ソース電極２７の一部を露出した領域である。
【００３５】
上層ゲート電極２８は平面視において先端に湾曲する凸部２８Ｐが設けられた略Ｌ字形状であり、凸部２８Ｐが上層ソース電極２７の凹部２７Ｃに沿って配置され、凸部２８Ｐに、ゲートパッド部３１が設けられる。ゲートパッド部３１は、上層ゲート電極２８上の全面に設けられた絶縁膜（不図示）に例えば円形状の開口部を設け上層ゲート電極２８の一部を露出した領域である。
【００３６】
凸部２８Ｐからトランジスタ領域１０Ａの１つの角部に向かい、トランジスタ領域１０Ａの長辺Ｌｅに沿って上層ゲート電極２８が延在し、配線部３２およびコンタクト部３３が設けられる。コンタクト部３３は下層ゲート電極１８および保護ダイオード６０と重畳して電気的に接続する領域であり、配線部３２はコンタクト部３３とゲートパッド部３１とを接続する領域である。
【００３７】
本実施形態では、第１ソースパッド部３４、ゲートパッド部３１および第２ソースパッド部３５がトランジスタ領域１０Ａの長辺Ｌｅの延在方向に沿うように並び、第１ソースパッド部３４と第２ソースパッド部３５の間にゲートパッド部３１が配置される。
【００３８】
そして、保護ダイオード６０はトランジスタ領域１０Ａの角部に配置される。つまり、保護ダイオード６０（の第１ソースパッド部３４側端部）から第１ソースパッド部３４（中心）までの距離は、保護ダイオード６０（当該端部）からゲートパッド３１部（中心）までの距離より短く、保護ダイオード６０の直近に第１ソースパッド部３４が配置される。
【００３９】
またトランジスタ領域１０Ａの一の短辺Ｓｅに沿って、ゲート引き出し部８と抵抗体９が配置される。
【００４０】
図１（Ｂ）を参照して、ＭＯＳＦＥＴ１０は、電流経路の方向（電流が流れる方向）を双方向に切り替え可能なスイッチング素子であり、例えば二次電池（ＬＩＢ：Lithium  Ion  Battery）の保護回路に採用される。
【００４１】
トランジスタ領域１０Ａ、１０Ｂはそれぞれ多数のＭＯＳトランジスタセルにより構成されており、回路図ではそれぞれＭＯＳＦＥＴ１０Ａ、１０Ｂとして示す。
【００４２】
ＭＯＳＦＥＴ１０Ａ、１０Ｂは、それぞれのドレイン（端子）Ｄを共通として直列に接続される。そしてゲート端子ＧＡ、ＧＢにそれぞれゲート信号を印加して両ＭＯＳＦＥＴ１０Ａ、１０Ｂを制御し、ＭＯＳＦＥＴ１０Ａの第１ソース端子ＳＡ１および第２ソース端子ＳＡ２と、ＭＯＳＦＥＴ１０Ｂの第１ソース端子ＳＢ１および第２ソース端子ＳＢ２とに印加する電位差に応じて電流経路ｄ１、ｄ２を切り替える。
【００４３】
ＭＯＳＦＥＴ１０Ａ、１０Ｂはそれぞれ寄生ダイオードを有している。例えば、ＭＯＳＦＥＴ１０Ａのゲート端子ＧＡに印加する制御信号によりＭＯＳＦＥＴ１０Ａをオフし、ＭＯＳＦＥＴ１０Ｂのゲート端子ＧＢに印加する制御信号によりＭＯＳＦＥＴ１０Ｂをオンする。そしてＭＯＳＦＥＴ１０Ａの第１ソース端子ＳＡ１および第２ソース端子ＳＡ２を、ＭＯＳＦＥＴ１０Ｂの第１ソース端子ＳＢ１および第２ソース端子ＳＢ２より高電位にすることで、ＭＯＳＦＥＴ１０Ａの寄生ダイオードとＭＯＳＦＥＴ１０Ｂによりｄ１方向の電流経路を形成する。
【００４４】
また、ゲート端子ＧＡに印加する制御信号によりＭＯＳＦＥＴ１０Ａをオンし、ゲート端子ＧＢに印加する制御信号によりＭＯＳＦＥＴ１０Ｂをオフする。そして第１ソース端子ＳＡ１および第２ソース端子ＳＡ２を、第１ソース端子ＳＢ１および第２ソース端子ＳＢ２より低電位にすることで、ＭＯＳＦＥＴ１０ＡとＭＯＳＦＥＴ１０Ｂの寄生ダイオードとによりｄ２方向の電流経路を形成する。
【００４５】
さらに、ＭＯＳＦＥＴ１０Ａ、１０Ｂを共にオンすることで、寄生ダイオードを介さずに電流経路を形成する。
【００４６】
つまりＭＯＳＦＥＴ１０は、ｄ１方向の電流経路が形成される場合は、ＭＯＳＦＥＴ１０Ａが入力側となり、ＭＯＳＦＥＴ１０Ｂが出力側となる。また、ｄ２方向の電流経路が形成される場合は、ＭＯＳＦＥＴ１０Ｂが入力側となり、ＭＯＳＦＥＴ１０Ａが出力側となる。
【００４７】
図１（Ｃ）を参照して、ＭＯＳＦＥＴ１０を流れる主たる電流経路ＣＰについて説明する。図１（Ｃ）は、図１（Ａ）のａ−ａ線断面概略図である。
【００４８】
詳細は後述するが、半導体基板ＳＢは高濃度シリコン半導体基板１と低濃度シリコン半導体層２を積層してなり、低濃度シリコン半導体層２表面にトランジスタ領域１０Ａ、１０Ｂが設けられる。
【００４９】
トランジスタ領域１０Ａの上には例えば入力端子ＩＮに接続する第１ソースパッド部３４Ｉが設けられ、トランジスタ領域１０Ｂの上には例えば出力端子ＯＵＴに接続する第１ソースパッド部３４Ｏが設けられる。尚、第２ソースパッド部３５側も同様である。
【００５０】
この場合、入力側の第１ソースパッド部３４Ｉから出力側の第１ソースパッド部３４Ｏに向かってｄ１方向に電流経路ＣＰ’が形成される。より詳細には、電流経路ＣＰ’は第１主面Ｓｆ１に略垂直な成分である第１電流経路ＣＰ１と、第１主面Ｓｆ１に略水平な成分である第２電流経路ＣＰ２を有する。第１電流経路ＣＰ１は、入力側の第１ソースパッド部３４Ｉから低濃度シリコン半導体層２を通り高濃度シリコン半導体基板１に達する経路と高濃度シリコン半導体基板１から低濃度シリコン半導体層２を通り出力側の第１ソースパッド部３４Ｏに至る経路である。また第２電流経路は、入力側の第１ソースパッド部３４Ｉの下方の主に高濃度シリコン半導体基板１およびその近傍の低濃度シリコン半導体層から出力側の第１ソースパッド部３４ＯＢ下方の主に高濃度シリコン半導体基板１およびその近傍の低濃度シリコン半導体層まで、半導体基板１０の水平方向に形成される経路である。
【００５１】
ＭＯＳＦＥＴ１０の平面視においては、入力側の第１ソースパッド部３４Ｉから出力側の第１ソースパッド部３４Ｏに向かって電流が流れる。尚、入力端子と出力端子が入れ替わった場合は、電流経路ＣＰ’は逆方向（ｄ２方向）に形成される。
【００５２】
本実施形態では以下の説明において、平面視の電流経路、すなわち第２電流経路ＣＰ２の方向をＭＯＳＦＥＴ１０の主たる電流経路ＣＰの方向とする。ＭＯＳＦＥＴ１０の主たる電流経路ＣＰの方向は、トランジスタ領域１０Ａ、１０Ｂのそれぞれの短辺Ｓｅ（または半導体基板ＳＢの短辺ＳＥ）の延在方向と平行な方向である。
【００５３】
再び図１（Ａ）を参照して、本実施形態ではトランジスタ領域１０Ａ、１０Ｂにおいてそれぞれ第１ソースパッド部３４と第２ソースパッド部３５の間にゲートパッド部３１を配置することにより、従来構造と比較して、電流密度が低下する領域を低減できる。
【００５４】
具体的には、一点鎖線の内側の領域は、電流密度が９０％以上の領域である。これにより、チップの略全面（チップ面積の略１００％の領域）において、９０％以上の電流密度を確保できる。図１３の場合と比較して、チップ内で電流密度が低減する領域が減るので、全体として電流密度の均一化が測れる。
【００５５】
次に、本実施形態の保護ダイオード６０について説明する。
【００５６】
図２は、表面の金属電極（ソース電極およびゲート電極）を除いた、ＭＯＳＦＥＴ１０を示す平面図であり、図２（Ａ）がＭＯＳＦＥＴ１０全体の平面図であり、図２（Ｂ）が保護ダイオード６０とその近傍の拡大図である。
【００５７】
図２（Ａ）を参照して、トランジスタ領域１０Ａは、セル領域２０と保護ダイオード６０とゲート引き出し部８と抵抗体９を含む。
【００５８】
保護ダイオード６０は、トランジスタ領域１０Ａの１つの角部に設けられる。保護ダイオード６０は半導体基板ＳＢの表面に例えばポリシリコン層をパターンニングしてｐｎ接合を複数形成した双方向ダイオードであり、ＭＯＳＦＥＴ１０のゲート−ソース間に接続されゲート絶縁膜を保護する。
【００５９】
トランジスタ領域１０Ａは長辺Ｌｅ方向に沿って、例えばトレンチ型のトランジスタセルＴＣがストライプ状に配置される。トレンチ内に埋設されたゲート電極１３の一端は、トランジスタ領域１０Ａの一の短辺Ｓｅ側で半導体基板ＳＢの主面に引き出され、例えばポリシリコン層などの導電体からなるゲート引き出し部８で連結される。ゲート引き出し部８は、ポリシリコン層などの抵抗体９を介して保護ダイオード６０の一端と接続する。
【００６０】
図２（Ｂ）を参照して、保護ダイオード６０は長辺ＤＬｅ、短辺ＤＳｅからなる長方形状で一の長辺ＤＬｅがトランジスタ領域１０Ａの一の長辺Ｌｅに沿って配置され、一の短辺ＤＳｅがトランジスタ領域１０Ａの一の短辺Ｓｅ（電流経路ＣＰの方向）に沿って配置される。
【００６１】
保護ダイオード６０は、パターンニングしたポリシリコン層にｐ型不純物とｎ型不純物を交互に拡散して形成され、例えば同心状にｐ型不純物領域とｎ型不純物領域が配置された、長辺ＤＬｅと短辺ＤＳｅの縦横比が大きい短冊形状（細長い形状）である。ここで縦横比が大きいとは、例えば長辺ＤＬｅの長さｌ１が短辺ＤＳｅの長さｗ１の４倍以上であることをいい、短辺ＤＳｅの長さ（幅）ｗ１は、一例として、正常に（特性上適切に）動作する保護ダイオード６０を製造する際に許容される最小幅程度とする。
【００６２】
尚、ここでは保護ダイオード６０の最外周のｎ型不純物領域（またはｐ型不純物領域）の外側には、これと連続するポリシリコン層によるコンタクト部６０Ｃが設けられる。コンタクト部６０Ｃはここでは不図示の下層ソース電極とコンタクトする領域である。保護ダイオード６０の最外周のｎ型不純物領域（またはｐ型不純物領域）とは、ここでは平面視（図２（Ｂ））において保護ダイオード６０の耐圧を確保できる最低限の幅を確保した領域とする。つまり保護ダイオード６０とコンタクト部６０Ｃは連続した領域であるが、本実施形態の保護ダイオード６０は長さｌ１の長辺ＤＬｅと長さｗ１の短辺ＤＳｅからなる太実線で示す領域とする。
【００６３】
縦横比が大きい短冊形状にすることにより、ＭＯＳＦＥＴ１０のオン抵抗を低減できるが、これについては後に詳述する。
【００６４】
図３を参照して、下層（１層目）の電極構造を説明する。図３（Ａ）はＭＯＳＦＥＴ１０の全体の平面図であり、図３（Ｂ）は保護ダイオード６０付近の下層の電極構造を示す拡大図である。
【００６５】
図３（Ａ）を参照して、下層の電極は、下層ソース電極１７と下層ゲート電極１８である。下層ソース電極１７は、トランジスタセル上を覆い、保護ダイオード６０と抵抗体およびゲート引き出し部とを除くトランジスタ領域１０Ａの大部分の領域に設けられる。下層ゲート電極１８は、下層ソース電極１７が配置されないトランジスタ領域１０Ａの角部にＬ字状に設けられる。
【００６６】
図３（Ｂ）を参照して、下層ゲート電極１８は、保護ダイオード６０上に設けられた絶縁膜を介して、保護ダイオード６０と重畳するように設けられる。また下層ゲート電極１８の端部は、抵抗体９の一部の上にも延在し、これらと接続する。
【００６７】
保護ダイオード６０の例えば中央部付近の絶縁膜上にはコンタクトホールＣＨ１が設けられ、これを介して保護ダイオード６０の一端と下層ゲート電極１８とがコンタクトする。尚、保護ダイオード６０の短辺ＤＳｅの長さ（幅）ｗ１の一例として、保護ダイオード６０の製造工程上許容できる最小幅程度と上述したが、この最小幅とは、例えば、保護ダイオード６０と下層ゲート電極１８が適切に接続できるコンタクトホールＣＨ１が絶縁膜に形成できる限界（最小限）の幅である。
【００６８】
また、保護ダイオード６０の外周のコンタクト部６０Ｃの絶縁膜上にはコンタクトホールＣＨ２が設けられ、これを介して保護ダイオード６０の他端と下層ソース電極１７とがコンタクトする。コンタクトホールＣＨ２はここでは平面視においてＬ字状に設けられる。コンタクト部６０は、保護ダイオード６０と下層ソース電極１７が適切に接続できるコンタクトホールＣＨ２が絶縁膜に形成できる限界（最小限）の大きさがあれば十分である。
【００６９】
図４は、２層構造のソース電極ＳＭおよびゲート電極ＧＭの接続を示す平面図であり、図４（Ａ）はＭＯＳＦＥＴ１０の全体の平面図であり、図４（Ｂ）は保護ダイオード６０付近を示す拡大図であり、いずれも上層ソース電極２７および上層ゲート電極２８を実線で示し、下層ソース電極１７および下層ゲート電極１８を破線で示した。
【００７０】
図４（Ａ）（Ｂ）を参照して、上層ソース電極２７は、上層ゲート電極２８が配置される領域を除き、下層ソース電極１７上を覆って設けられこれとコンタクトする。
【００７１】
上層ゲート電極２８は、コンタクト部３３が保護ダイオード６０およびこの上に設けられた下層ゲート電極１８の一部と重畳してこれらと電気的に接続し、配線部３２はコンタクト部３３と連結して延在し、ゲートパッド部３１に接続する。
【００７２】
上層ゲート電極２８の配線部３２の電流経路ＣＰ方向（トランジスタ領域１０Ａの短辺Ｓｅ方向）の幅ｗ２は、保護ダイオード６０の幅ｗ１と同程度である。
【００７３】
図５を参照して、トランジスタ領域１０Ａの構成も含めて更に説明する。図５は図４（Ａ）のｂ−ｂ線の断面図である。
【００７４】
半導体基板ＳＢは、例えばｎ型の高濃度シリコン半導体基板１上にｎ型の低濃度半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域を構成する。半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。トレンチ７は、チャネル層４を貫通して半導体層２まで到達させる。トレンチ７は、一主面の平面パターンにおいてストライプ状にパターニングされる。
【００７５】
トレンチ７の内壁にはゲート絶縁膜（酸化膜）１１を設ける。ゲート絶縁膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００７６】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分が１つのトランジスタセルＴＣとなり、これが多数個集まってＭＯＳＦＥＴのセル領域２０を構成している。ゲート電極１３上には層間絶縁膜１６が設けられる。チャネル層４の端部には、高濃度のｐ型不純物領域であるガードリング２１が設けられる。また基板の外周端には、高濃度のｎ型不純物領域であるアニュラーが設けられるが、図示は省略する。
【００７７】
半導体基板ＳＢ上に設けられる金属電極はソース電極ＳＭおよびゲート電極ＧＭである。ソース電極ＳＭは下層ソース電極１７と上層ソース電極２７の２層構造であり、ゲート電極ＧＭは下層ゲート電極１８と上層ゲート電極２８の２層構造である。
【００７８】
下層ソース電極１７は半導体基板ＳＢ上に設けられてセル領域２０の全面を覆い、層間絶縁膜１６間から露出したソース領域１５およびボディ領域１４とコンタクトする。
【００７９】
下層ソース電極１７上には第１絶縁膜（例えば、窒化膜、酸化膜）２３が設けられ、その上に上層ソース電極２７が設けられる。上層ソース電極２７は、第１絶縁膜２３を開口して露出した下層ソース電極１７とコンタクトし、セル領域２０のソース領域１５と接続する。
【００８０】
セル領域２０外の基板１表面には、絶縁膜１１を介して、短冊形状の保護ダイオード６０が設けられる。保護ダイオード６０の上には絶縁膜１６が設けられ、絶縁膜１６にはコンタクトホールＣＨ１、ＣＨ２が設けられる。保護ダイオード６０の一端はコンタクトホールＣＨ２を介して下層ソース電極１７と接続する。
【００８１】
下層ゲート電極１８は、保護ダイオード６０の上に絶縁膜１６を介して設けられ、コンタクトホールＣＨ１を介して保護ダイオード６０の他端と接続する。下層ゲート電極１８上には第１絶縁膜２３が設けられ、その上に上層ゲート電極２８が設けられる。上層ゲート電極２８は、第１絶縁膜２３を開口して露出した下層ゲート電極１８とコンタクトし、下層ゲート電極１８およびここでは不図示のゲート引き出し部を介してセル領域２０のゲート電極１３と接続する。
【００８２】
上層ゲート電極２８は、第１絶縁膜２３を介して下層ゲート電極１８および下層ソース電極１７の上に設けられ、ゲートパッド部３１と配線部３２とコンタクト部３３を有する。コンタクト部３３は、上層ゲート電極２８のうち、保護ダイオー６０およびこの上に設けられた下層ゲート電極１８と重畳する領域とする。また配線部３２はコンタクト部３３とゲートパッド部３１を接続する領域とする。
【００８３】
上層ソース電極２７および上層ゲート電極２８上には、チップの最表面となる第２絶縁膜（例えば窒化膜およびその上に設けたソルダーレジスト）２５が設けられる。第２絶縁膜２５の所望の領域が開口され露出した上層ゲート電極２８の一部は、ゲートパッド部３１となる。ゲートパッド部３１には例えばバンプ電極などの外部接続手段が固着される。なお、第２絶縁膜２５がない場合もあるが、その場合も外部接続手段の固着領域をゲートパッド部３１とする。
【００８４】
またここでの図示は省略するが、第２絶縁膜２５の所望の領域を開口して上層ソース電極２７の一部を露出させ、第１ソースパッド部３４および第２ソースパッド部３５が設けられる（図１（Ａ）参照）。
【００８５】
このように、下層ゲート電極１８は保護ダイオード６０上に設けられ、上層ゲート電極２８の一部（ゲートパッド部３１および配線部３２）は下層ソース電極１７上に設けられる。尚ここでは明確に図示されていないが、配線部３２下方にもトランジスタセルＴＣが配置される。これにより、ゲートパッド部３１と配線部３２の下方にトランジスタセルＴＣが配置でき、セル密度を向上させることができる。
【００８６】
一方で、ゲートパッド部３１および配線部３２の下方は、下層ソース電極１７が単層で配置される領域（以下、単層ソース電極領域３７：図４（Ａ）のハッチングの領域）となる。
【００８７】
つまり下層ソース電極１７と上層ソース電極２７が配置され２層構造となる領域（第１ソースパッド部３４、第２ソースパッド部３５およびその周辺の領域）と比較して、単層ソース電極領域３７に配置されたトランジスタセルＴＣは、ソース電極内を流れる電流の抵抗が高くなる。
【００８８】
本実施形態では、保護ダイオード６０を縦横比の大きい短冊形状とすることにより、ソース電極内を流れる電流の抵抗を低減でき、ＭＯＳＦＥＴ１０のオン抵抗を低減できる。
【００８９】
図６を参照して説明する。図６は保護ダイオード６０と上層ゲート電極２８部分を抜き出した平面概略図である。図６（Ａ）が本実施形態の短冊形状の保護ダイオード６０と同面積（同周辺長）の正方形状の保護ダイオード６０’の場合であり、図６（Ｂ）が本実施形態の短冊形状の保護ダイオード６０の場合である。
【００９０】
既述の如く本実施形態ではゲートパッド部３１をトランジスタ領域１０Ａの中央付近（第１ソースパッド部と第２ソースパッド部の間）に配置することで、電流密度の低下する領域を低減している。
【００９１】
一方で、次６（Ａ）の如く保護ダイオード６０’の形状を正方形状に維持すると、ゲートパッド部をトランジスタ領域の端部近傍で保護ダイオードの直近に置いた場合（図１３参照）と比較して、保護ダイオード６０’からゲートパッド部３１までの距離ＬＬ１が長くなり、単層ソース電極領域３７の面積が増えることは避けられない。
【００９２】
そこで図６（Ｂ）の如く、トランジスタ領域１０Ａの角部に配置した保護ダイオード６０の一端（ゲートパッド部３１側の一端）がゲートパッド部３１にできる限り近づくよう、保護ダイオード６０の幅ｗ１を製造工程上許容できる程度に狭く、その分、長さｌ１を長く確保して短冊形状とする。更にこれに接続する上層ゲート電極２８の配線部３２Ａの幅ｗ２（電流経路ＣＰ方向の幅）も、保護ダイオード６０の幅ｗ１と同程度とする。尚、本実施形態では説明の便宜上、幅ｗ１、ｗ２が重畳しないよう、若干大きさを異ならせて表記しているが、幅ｗ１、ｗ２が同程度であるとは、例えばこれらが設計値上同じ幅であることをいう。
【００９３】
これにより、保護ダイオード６０が面積（外周長）が同じ正方形状である場合と比較して、保護ダイオード６０からゲートパッド部３１までの距離ＬＬ２を短くでき、単層ソース電極領域３７の面積を低減できる。
【００９４】
また、再び図４（Ａ）を参照して本実施形態のＭＯＳＦＥＴ１０は、第１ソースパッド部３４、ゲートパッド部３１および第２ソースパッド部３５の中心を通るパッド中心線ＰＣが、トランジスタ領域１０Ａの短辺Ｓｅ方向の中心線ＲＣよりも一方の長辺Ｌｅ側（例えばチップの中心線Ｘ側）にずれている。すなわち、パッド中心線ＰＣから一方の長辺Ｌｅまでの距離ｐ１が、他方の長辺Ｌｅ’までの距離ｐ２より短い配置となっている。
【００９５】
この様な場合に、トランジスタ領域１０Ａのパッド中心線ＰＣに近い長辺Ｌｅと保護ダイオード６０の長辺ＤＬｅが沿うように配置することで（図４（Ｂ））、保護ダイオード６０とゲートパッド部３１を接続する配線部３２の長さを可能な限り短くできる。
【００９６】
更に図７を参照して、入力側となるトランジスタ領域１０Ａの保護ダイオード６０Ｉの形状と出力側となるトランジスタ領域１０Ｂの第１ソースパッド部３４Ｏとの関係について説明する。図７はこれらの位置関係を示す平面概略図である。
【００９７】
例えば短冊形状の保護ダイオード６０Ｉ（実線）の場合、この周囲には出力側のトランジスタ領域１０Ｂの第１ソースパッド部３４Ｏ（の中心）からの距離が最大となるトランジスタセルＣ１が存在する。
【００９８】
同様に、同面積の正方形状の保護ダイオード６０Ｉ’（破線）の場合、この周囲には出力側のトランジスタ領域１０Ｂの第１ソースパッド部３４Ｏ（の中心）からの距離が最大となるトランジスタセルＣ２が存在する。
【００９９】
本実施形態の如く、保護ダイオード６０Ｉを短冊形状とすることにより、出力側の第１ソースパッド部３４ＯとトランジスタセルＣ１の距離ＬＬ３を、正方形状の保護ダイオード６０Ｉ’の場合の第１ソースパッド部３４ＯとトランジスタセルＣ２の距離ＬＬ４より短くすることができる。つまりトランジスタセルＣ１（およびその近傍トランジスタセル）について電流経路ＣＰ方向の抵抗を低減できる。
【０１００】
ここで、保護ダイオード６０自体をゲートパッド部３１に近付けて配置することで配線部３２の長さ（単層ソース電極領域３７の面積）を低減できる。しかし、本実施形態では下記の理由により、保護ダイオード６０はトランジスタ領域１０Ａの角部に配置する。
【０１０１】
図８は、保護ダイオード６０をトランジスタ領域１０Ａの角部よりゲートパッド部３１側にずらして配置した場合の、図２（Ｂ）に相当する平面拡大図である。
【０１０２】
保護ダイオード６０をトランジスタ領域１０Ａの角部よりチップ中央よりに配置した場合は、ポリシリコン層１２などの導電体をトランジスタ領域１０Ａの長辺Ｌｅから短辺Ｓｅにかけて引き回す必要がある。ポリシリコン層１２は抵抗体９あるいはゲート引き出し部８、又はこれらの接続配線である。
【０１０３】
ポリシリコン層１２をトランジスタ領域１０Ａの角部に曲折して配置すると、曲折部では所定の曲率を確保する必要があり、曲折部の内側においてトランジスタセルＴＣの配置領域（セル領域２０）の面積が低減してしまう。例えば、セル領域２０の最も外側のトランジスタセルＴＣ（太線）は、図２（Ｂ）の場合の最外の位置（破線）より内側に配置され、その分、セル領域２０が低減する。
【０１０４】
従って、本実施形態では抵抗体９を保護ダイオード６０の長辺ＤＬｅ側の側面に当接させ、抵抗体９とゲート引き出し部８とをトランジスタ領域１０Ａの短辺Ｓｅに沿って一直線状に配置し、セル領域２０をできる限り大きく確保している（図２（Ｂ）参照）。
【０１０５】
尚、抵抗体９およびゲート引き出し部８の上にも下層ゲート電極１８が設けられるが、これはポリシリコン層１２より幅が狭いため、曲折した場合であってもセル領域２０には影響を与えない。
【０１０６】
更に保護ダイオード６０は、入力側の第１ソースパッド部３４Ｉから電流経路ＣＰ方向に延びる直線状の領域からずらして配置することが望ましい。
【０１０７】
図９を参照して、本実施形態のＭＯＳＦＥＴ１０は例えば入力側のトランジスタ領域１０Ａと出力側のトランジスタ領域１０Ｂを長辺Ｌｅ同士が隣接するように、また各構成要素がチップの中心線Ｘに対して線対称になるように１つの半導体基板ＳＢ（半導体チップ）に集積化される。
【０１０８】
このとき、入力側の保護ダイオード６０Ｉと出力側の保護ダイオード６０Ｏは、入力側の第１ソースパッド部３４Ｉから電流経路ＣＰ方向に延びる直線状の領域、すなわち入力側の第１ソースパッド部３４Ｉと、これと電流経路ＣＰ方向で対向する出力側の第１ソースパッド部３４Ｏを結ぶ直線状の領域（破線で示す）と重畳しないように、それぞれトランジスタ領域１０Ａ、１０Ｂの角部に配置する。
【０１０９】
入力側の第１ソースパッド部３４Ｉから出力側の第１ソースパッド部３４Ｏに至る半導体基板ＳＢは電流経路ＣＰとして最も活性な領域である。保護ダイオード６０Ｉおよび保護ダイオード６０Ｏの下方にはトランジスタセルＴＣは配置できないため、２つのソースパッド部３４Ｉ、３４Ｏを結ぶ直線状の領域（破線の領域）内に保護ダイオード６０Ｉ、保護ダイオード６０Ｏを配置するのは効率的でない。
【０１１０】
電流は抵抗の低い高濃度シリコン半導体基板１を流れるので（図１（Ｂ）参照）、保護ダイオード６０下方にトランジスタセルＴＣが配置されなくても、保護ダイオード６０下方の高濃度シリコン半導体基板１には電流が流れる。しかし特に入力側のトランジスタ領域１０Ａではオンした各トランジスタセルＴＣのチャネルを電流が流れるので、入力側の第１ソースパッド部３４Ｉの下方またはその付近に配置されるトランジスタセルＴＣは最短経路で出力側の第１ソースパッド部３４Ｏに達することができる。
【０１１１】
また出力側においてもトランジスタセルＴＣのｐｎ接合（低濃度半導体層２とチャネル領域４）が電流経路となるので、トランジスタセルＴＣを配置することで最短経路で出力側の第１ソースパッド部３４Ｏに達することができる。
【０１１２】
しかしこれら間に保護ダイオード６０が配置されると、保護ダイオード６０周囲ではトランジスタセルが配置された領域まで迂回することとなり、その分効率が悪くなる。
【０１１３】
この点からも、保護ダイオード６０は、入力側の第１ソースパッド部３４Ｉから電流経路方向に延びる直線状の領域からチップの端部方向にずらして角部に配置し、入力側の第１ソースパッド部３４Ｉおよびこれと対向配置される出力側のソースパッド部（第１ソースパッド部３４Ｏ）の間には保護ダイオード６０を配置しないようにすることが望ましい。
【０１１４】
図１０は本発明の第２の実施形態を示す平面図である。
【０１１５】
トランジスタ領域１０Ａ、１０Ｂはチップの中心点ＣＸに対して点対称に配置してもよい。トランジスタ領域１０Ａ、１０Ｂの構成は第１の実施形態と同様であるので説明は省略する。
【０１１６】
この場合、例えば入力側の保護ダイオード６０Ｉと出力側の保護ダイオード６０Ｏは隣接して配置されないが、いずれも長辺ＤＬｅをトランジスタ領域１０Ａ、１０Ｂの長辺Ｌｅ（パッド中心線ＰＣに誓い長辺）に沿って配置される。
【０１１７】
また、入力側の保護ダイオード６０Ｉは、入力側の第１ソースパッド部３４Ｉから電流経路方向に延びる直線状の領域からチップ端部方向にずらして配置し、入力側の第１ソースパッド部３４Ｉおよびこれと対向配置される出力側のソースパッド部（第２ソースパッド部３５Ｏ）の間には配置しないようにすることが望ましい。
【０１１８】
同様に、出力側の保護ダイオード６０Ｏは、入力側の第２ソースパッド部３５Ｉから電流経路方向に延びる直線状の領域からチップ端部方向にずらして配置し、入力側の第２ソースパッド部３５Ｉおよびこれと対向配置される出力側のソースパッド部（第１ソースパッド部３４Ｏ）の間には配置しないようにすることが望ましい。
【０１１９】
図１１は本発明の第３の実施形態を示す平面図である。
【０１２０】
トランジスタ領域１０Ａ、１０Ｂはチップの中心線Ｘに対して線対称に配置されるが、パッド中心線ＰＣは、トランジスタ領域１０Ａ、１０Ｂの短辺Ｓｅ方向の中心線ＲＣより外側（チップの端部）配置される。
【０１２１】
従ってこの場合は、パッド中心線ＰＣからトランジスタ領域１０Ａ、１０Ｂの長辺Ｌｅまでの距離ｐ１が、他方の長辺Ｌｅ’までの距離ｐ２より近い長辺Ｌｅ（チップの端部側の辺）に沿って、保護ダイオード６０を配置する。
【０１２２】
このように本実施形態のＭＯＳＦＥＴ１０は、入力側および出力側のトランジスタ領域１０Ａ、１０Ｂのそれぞれにおいて第１ソースパッド部３４と第２ソースパッド部３５を設け、これらをゲートパッド部３１をはさんで対称に配置（ゲートパッド部３１を両ソースパッド部３４、３５の間に配置）することにより、チップ上の電流密度の均一化を図るものである。
【０１２３】
各パッド部をこのように配置することで、ゲートパッド部３１と対応する保護ダイオード６０とを直近に配置できなくなるが、保護ダイオード６０を短冊形状とすることでこれらを接続する配線部３２を可能な限り短くし、単層ソース電極領域３７を低減してソース電極ＳＭ内の抵抗の増加を抑えるものである。
【０１２４】
加えて、保護ダイオード６０、抵抗体９およびゲート引き出し部８の形状と配置を最適化する。すなわち、これらをトランジスタ領域１０Ａ、１０Ｂの角部に沿って配置し、抵抗体９およびゲート引き出し部８はトランジスタ領域１０Ａ、１０Ｂの短辺Ｓｅに沿って直線状に配置する。これによりトランジスタセルＴＣの配置できる領域を十分確保（セル密度を向上）できる。
【０１２５】
以上、トランジスタ領域１０Ａが入力側であり、トランジスタ領域１０Ｂが出力側の場合を例に説明したが、これを入れ替えても同様である。
【０１２６】
またＭＯＳＦＥＴは本実施形態と導電型を逆にしたものであっても同様に実施でき、同様の効果が得られる。
【符号の説明】
【０１２７】
１    高濃度シリコン半導体基板
２    低濃度シリコン半導体層
８    ゲート引き出し部
９    抵抗体
１０  ＭＯＳＦＥＴ
１０Ａ、１０Ｂ    トランジスタ領域
３１    ゲートパッド部
３２    配線部
３３  コンタクト部
３４    第１ソースパッド部
３５    第２ソースパッド部
６０    保護ダイオード
ＳＢ    半導体基板
【図１】
0005980515.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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