(57)【特許請求の範囲】
【請求項１】
化学的感応性トランジスタ（ＣｈｅｍＦＥＴ）；行ライン；および列ラインをそれぞれが備える、複数の化学的感応性画素と、
読み出しスイッチと
を備える、化学的検出画素アレイであって、
該ＣｈｅｍＦＥＴが、フローティングゲートを有する電界効果トランジスタであり、
該ＣｈｅｍＦＥＴのドレインが該行ラインに連結され、該ＣｈｅｍＦＥＴのソースが該列ラインに連結され、
前記読み出しスイッチが、列読み出しスイッチであり、かつ
前記列読み出しスイッチが、前記アレイ内の画素の列を接地するための第１のスイッチを備え、および前記アレイ内の画素の列を基準電圧にプリチャージするための第１のスイッチを含む、
前記化学的検出画素アレイ。
【発明の詳細な説明】
【背景技術】
【０００１】
関連出願
本出願は、先の出願、２０１０年６月３０日に出願された米国仮特許出願第６１／３６０，４９３号、２０１０年７月１日に出願された米国仮出願第６１／３６０，４９５号、２０１０年７月３日に出願された米国仮出願第６１／３６１，４０３号、および２０１０年７月１７日に出願された米国仮出願第６１／３６５，３２７号に対する優先権の恩典を主張する。すべての開示は、それらの全体が参照により本明細書に組み込まれる。
【０００２】
背景
電子装置および構成部品は、特に、様々な化学的反応および生体反応の検出および測定、ならびに各種化合物の識別、検出および測定のために、化学および生物学（より一般には「生命科学」）において多数の応用を見出した。このような電子装置の１つは、イオン感応性電界効果トランジスタと称され、「ＩＳＦＥＴ」（またはｐＨＦＥＴ）として、関連文献においてしばしば示されている。ＩＳＦＥＴは、溶液の水素イオン濃度（一般的に「ｐＨ」として示される）の測定を容易にするために、主として学術的な研究コミュニティにおいて、従来より調査されている。
【０００３】
より具体的には、ＩＳＦＥＴは、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）と同様の方式で動作し、溶液においてイオン活性を選択的に測定する（例えば、溶液中の水素イオンが「分析物」である）ように特に構成された、インピーダンス変換装置である。ＩＳＦＥＴの詳細な動作原理は、Ｐ．Ｂｅｒｇｖｅｌｄ，「Ｔｈｉｒｔｙ  ｙｅａｒｓ  ｏｆ  ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ  ｈａｐｐｅｎｅｄ  ｉｎ  ｔｈｅ  ｐａｓｔ  ３０  ｙｅａｒｓ  ａｎｄ  ｗｈａｔ  ｍａｙ  ｈａｐｐｅｎ  ｉｎ  ｔｈｅ  ｎｅｘｔ  ３０  ｙｅａｒｓ」Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ，８８（２００３），ｐｐ．１−２０（非特許文献１）（「Ｂｅｒｇｖｅｌｄ」）に示され、その刊行物は、その全体が参照により本明細書に組み込まれる。
【０００４】
従来のＣＭＯＳ（相補性金属酸化膜半導体）プロセスを用いてＩＳＦＥＴを製造することについての詳細は、Ｒｏｔｈｂｅｒｇらによる米国特許出願公開第２０１０／０３０１３９８号（特許文献１）、Ｒｏｔｈｂｅｒｇらによる米国特許出願公開第２０１０／０２８２６１７号（特許文献２）、およびＲｏｔｈｂｅｒｇらによる米国特許出願公開第２００９／００２６０８２号（特許文献３）において見出すことができ、これらの特許公報は、まとめて「Ｒｏｔｈｂｅｒｇ」と称され、その全体が参照によりすべて本明細書に組み込まれる。但し、ＣＭＯＳに加えて、ｂｉＣＭＯＳ（すなわち、バイポーラおよびＣＭＯＳ）プロセス（周囲にバイポーラ構造を有するＰＭＯＳ  ＦＥＴアレイを含むプロセスなど）を用いてもよい。あるいは、検知されたイオンが３つの端子のうちの１つを制御する信号の開発をもたらす三端子素子により検知元素を製作することができる他の技術を利用してもよく、このような技術は、また、例えば、ＧａＡｓおよびカーボンナノチューブの技術を含んでもよい。
【０００５】
ＣＭＯＳを例にとると、Ｐ型ＩＳＦＥＴの製作は、Ｐ型シリコン基板（Ｎ型ウェルがトランジスタ「本体」を形成する）に基づく。高濃度にドープしたＰ型（Ｐ＋）の領域ＳおよびＤは、Ｎ型ウェル内に形成される、ＩＳＦＥＴのソースおよびドレインを構成する。Ｎ型ウェルに対する導電材料（または「バルク」）接続を供給するために、高濃度にドープしたＮ型（Ｎ＋）領域Ｂも、Ｎ型ウェル内に形成されてもよい。酸化物層を、ソース、ドレイン、および本体の接続領域上（これらの領域に電気的接続（導電体を介して）を供給するために開口部が作られる）に配置してもよい。ポリシリコンゲートを、ソースとドレインとの間のＮ型ウェルの領域上の位置の酸化物層上に形成してもよい。酸化物層をポリシリコンゲートとトランジスタボディ（すなわちＮ型ウェル）との間に配置するので、酸化物層をしばしば「ゲート酸化膜」と称する。
【０００６】
ＭＯＳＦＥＴのように、ＩＳＦＥＴの動作は、ＭＯＳ（金属酸化膜半導体）キャパシタンスによりもたらされる電荷濃度（したがって、チャネルコンダクタンス）の変化に基づく。このキャパシタンスは、ソースとドレインとの間のポリシリコンゲート、ゲート酸化膜、およびウェル（例えばＮ型ウェル）領域により構成される。負電圧をゲート領域およびソース領域の両端に印加すると、この領域の電子を使い尽くすことにより、領域とゲート酸化膜との界面にチャネルを生成する。Ｎウェルに対して、チャネルは、Ｐチャネル（およびその逆）になる。Ｎウェルの場合において、Ｐチャネルは、ソースとドレインとの間に延伸し、ゲート・ソース間電位がソースからチャネルのホールを誘引するのに十分に負であれば、電流はＰチャネルを通じて伝導されるであろう。チャネルが電流を伝導し始めるゲート・ソース間電位を、トランジスタの閾値電圧ＶＴＨと称する（ＶＧＳが閾値電圧ＶＴＨよりも大きな絶対値をもつ場合にトランジスタは伝導する）。ソースはチャネルを介して流れる電荷キャリア（Ｐチャネルのためのホール）の供給源であるので、ソースと命名され、同様に、ドレインは、電荷キャリアがチャネルから流れ出る所である。
【０００７】
Ｒｏｔｈｂｅｒｇに記載されるように、ＩＳＦＥＴは、ゲート酸化膜上に配置された１つ以上の付加的な酸化物層内に配置された複数の金属層にポリシリコンゲートを連結することにより形成される、フローティングゲート構造で製造されてもよい。フローティングゲート構造は、ＩＳＦＥＴに関連づけた他の導線から電気的に分離されるので、そのように名付けられ、すなわち、ゲート酸化膜と、フローティングゲージの金属層（例えば最上部の金属層）上に配置されるパッシベーション層との間に挟まれる。
【０００８】
Ｒｏｔｈｂｅｒｇにおいてさらに記載されるように、ＩＳＦＥＴパッシベーション層は、デバイスのイオン感応性を生じさせるイオン感応性膜を構成する。分析用溶液（すなわち、対象の分析物（イオンを含む）を含む溶液または対象の分析物の有無に関して検査されている溶液）におけるイオンなどの分析物の有無は、パッシベーション層との接点において（特にフローティングゲート構造上に存在してもよい感応性領域において）、ＩＳＦＥＴのソースとドレインとの間のチャネルを介して流れる電流を調整するように、ＩＳＦＥＴの電気的特性を変化させる。パッシベーション層は、特定のイオンに対する感応性を促進するための様々な異材質のうちのいずれか１つを含んでもよく；例えばシリコン、アルミニウム、またはタンタルオキサイドなどの金属酸化物のみならず、窒化シリコンまたは酸窒化ケイ素を含むパッシベーション層は、一般に、分析用溶液内の水素イオン濃度（ｐＨ）に対する感応性を与え、その一方で、バリノマイシンを含有するポリ塩化ビニルを含むパッシベーション層は、分析用溶液内のカリウムイオン濃度に対する感応性を与える。パッシベーション層に好適で、且つ、例えばナトリウム、銀、鉄、臭素、ヨウ素、カルシウム、および硝酸塩などの他のイオンに対して高感度である材料は、既知であり、パッシベーション層は、様々な材料（例えば、金属酸化物、金属窒化物、金属オキシナイトライド）を含んでもよい。分析用溶液／パッシベーション層の界面における化学反応に関して、ＩＳＦＥＴのパッシベーション層のために利用される所与の材料の表面は、分析用溶液との界面におけるパッシベーション層の表面上に負に荷電された部位、正に荷電された部位および中性の部位を常に残しながら、分析用溶液に陽子を供与できる、または分析用溶液から陽子を受容できる化学基を含んでもよい。
【０００９】
イオン感応性に関して、一般的に「表面電位」と称される電位差が、（例えば、感応性領域に近接する分析用溶液中のイオンによる酸化物表面グループの解離を通常含む）化学反応による感応性領域内のイオン濃度に応じてパッシベーション層および分析用溶液の固体／液界面において生じる。この表面電位は、ＩＳＦＥＴの閾値電圧に順番に作用し、したがって、感応性領域に近接する分析用溶液内のイオン濃度の変化により変化するのは、ＩＳＦＥＴの閾値電圧である。ＩＳＦＥＴの閾値電圧ＶＴＨがイオン濃度に対して感応性があるので、Ｒｏｔｈｂｅｒｇに記載されているように、電源電圧ＶＳは、ＩＳＦＥＴの感応性領域に近接する分析用溶液内のイオン濃度に直接関連する信号を供給する。
【００１０】
化学感応性ＦＥＴ（「ｃｈｅｍＦＥＴ」）（または、より具体的にはＩＳＦＥＴ）のアレイを、例えば、反応の間に存在し、生成され、または用いられる分析物の監視に基づいて、核酸（例えばＤＮＡ）配列決定反応を含む反応の監視のために用いてもよい。より一般には、ｃｈｅｍＦＥＴの大型アレイを含むアレイは、様々な分析物（例えば、水素イオン、他のイオン、非イオンの分子または化合物など）の静的および／または動的な量または濃度を検出し測定するために、このような分析物の測定に基づいて有益な情報を取得できる様々な化学物質および／または生物過程（例えば、生物反応もしくは化学反応、細胞、または組織培養、または監視、神経作用、核酸配列決定など）において、利用できる。このようなｃｈｅｍＦＥＴアレイは、ｃｈｅｍＦＥＴ表面における電荷の変動を介して、分析物を検出する方法および／または生物過程または化学過程を監視する方法に利用できる。ＣｈｅｍＦＥＴ（またはＩＳＦＥＴ）アレイのこのような利用は、溶液内の分析物の検出および／またはｃｈｅｍＦＥＴ表面（例えばＩＳＦＥＴパッシベーション層）に対する電荷境界の変化の検出を含む。
【００１１】
ＩＳＦＥＴアレイ製作に関する研究は、Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｍ．Ｏ．Ｒｉｅｈｌｅ，ａｎｄ  Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，「Ａ  ｌａｒｇｅ  ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ  ｓｅｎｓｏｒ  ａｒｒａｙ  ｃｈｉｐ  ｆｏｒ  ｄｉｒｅｃｔ  ｅｘｔｒａｃｅｌｌｕｌａｒ  ｉａｇｉｎｇ」Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１１１−１１２，（２００５），ｐｐ．３４７−３５３（非特許文献２）およびＭ．Ｊ．Ｍｉｌｇｒｅｗ，Ｐ．Ａ．Ｈａｍｍｏｎｄ，ａｎｄ  Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ「Ｔｈｅ  ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ｓｃａｌａｂｌｅ  ｓｅｎｓｏｒ  ａｒｒａｙｓ  ｕｓｉｎｇ  ｓｔａｎｄａｒｄ  ＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ」Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１０３，（２００４），ｐｐ．３７−４２（非特許文献３）において報告されており、これらの刊行物は、参照により本明細書に組み込まれ、以降まとめて「Ｍｉｌｇｒｅｗら」と称される。イオンの検出を含む化学的検出のためのＣｈｅｍＦＥＴまたはＩＳＦＥＴのアレイを、ＤＮＡ塩基配列決定法に関連して製造し用いる説明は、Ｒｏｔｈｂｅｒｇに含まれる。より具体的には、Ｒｏｔｈｂｅｒｇは、ｃｈｅｍＦＥＴに接するまたは容量的に連結される反応チャンバ内の複数の同一の核酸に既知のヌクレオチドを組み込むこと（ここで該核酸は、反応チャンバ内の単一のビーズに結合している）、および、ｃｈｅｍＦＥＴにおける信号を検出すること（ここで該信号の検出は、既知のヌクレオチド三燐酸塩が合成核酸へ組み込まれたことに起因する、１つ以上の水素イオンの放出を示す）を含む、核酸の配列決定のためのｃｈｅｍＦＥＴアレイ（特にＩＳＦＥＴ）の使用を記載する。
【００１２】
しかしながら、従来より、分析用溶液内のイオン濃度は、ＩＳＦＥＴの出力における瞬間電圧を測定することにより測定される。瞬間電圧によって供給された信号対ノイズ比は、多くの場面で、所望されるほど高くない可能性がある。さらに、ＩＳＦＥＴセンサアレイの設計のスケーリングとともに、より多くのＩＳＦＥＴセンサがチップ上に詰め込まれる。したがって、当該技術分野において瞬間電圧測定よりも優れたＳＮＲを提供する必要があり、また、オンチップデータ圧縮に対する要求もある。
【００１３】
さらに、ＩＳＦＥＴセンサアレイの設計のスケーリングとともに、より多くのＩＳＦＥＴセンサがチップ上に詰め込まれる。したがって、当該技術分野において高速でチップから測定されたデータを出力するための読み出しスキームを提供する要求もある。
以下に、本発明の基本的な諸特徴および種々の態様を列挙する。
［１］
化学的感応性トランジスタ（ＣｈｅｍＦＥＴ）である唯一のトランジスタと、
唯一の行ラインと、
唯一の列ラインと
を備える、化学的検出画素。
［２］
前記化学的感応性トランジスタが、フローティングゲートを有する電界効果トランジスタである、［１］に記載の化学的検出画素。
［３］
前記化学的感応性電界効果トランジスタのドレインが、前記行ラインに連結され、前記化学的感応性トランジスタのソースが、前記列ラインに連結される、［２］に記載の化学的検出画素。
［４］
前記ＣｈｅｍＦＥＴのドレインが、前記列ラインに連結され、前記ＣｈｅｍＦＥＴのソースが、前記行ラインに連結される、［２］に記載の化学的検出画素。
［５］
前記ＣｈｅｍＦＥＴが、固定電圧に連結された該ＣｈｅｍＦＥＴのドレインと、電流源を介して接地された該ＣｈｅｍＦＥＴのソースとを有する、ソースフォロワモードで構成され、該ＣｈｅｍＦＥＴの該ソースが出力線に連結される、［２］に記載の化学的検出画素。
［６］
化学的感応性トランジスタ（ＣｈｅｍＦＥＴ）である唯一のトランジスタ；唯一の行ライン；および唯一の列ラインをそれぞれが備える、複数の化学的感応性画素と、
読み出しスイッチと
を備える、化学的検出画素アレイであって、
該ＣｈｅｍＦＥＴが、フローティングゲートを有する電界効果トランジスタであり、かつ
該ＣｈｅｍＦＥＴのドレインが該行ラインに連結され、該ＣｈｅｍＦＥＴのソースが該列ラインに連結される、化学的検出画素アレイ。
［７］
前記読み出しスイッチが、列読み出しスイッチである、［６］に記載の化学的検出画素アレイ。
［８］
前記列読み出しスイッチが、前記アレイ内の画素の列を接地するための第１のスイッチを備える、［７］に記載の化学的検出画素アレイ。
［９］
前記列読み出しスイッチが、前記アレイ内の画素の列を基準電圧にプリチャージするための第１のスイッチを含む、［７］に記載の化学的検出画素アレイ。
［１０］
化学的感応性トランジスタ（ＣｈｅｍＦＥＴ）である唯一のトランジスタ；唯一の行ライン；および唯一の列ラインをそれぞれが備える、複数の化学的感応性画素と、
読み出しスイッチと
を備える、化学的検出画素アレイであって、
該ＣｈｅｍＦＥＴが、フローティングゲートを有する電界効果トランジスタであり、かつ
該ＣｈｅｍＦＥＴのドレインが該列ラインに連結され、該ＣｈｅｍＦＥＴのソースが該行ラインに連結される、化学的検出画素アレイ。
［１１］
前記読み出しスイッチが、列読み出しスイッチである、［１０］に記載の化学的検出画素アレイ。
［１２］
前記列読み出しスイッチが、前記アレイ内の画素の列を接地するための第１のスイッチを備える、［１０］に記載の化学的検出画素アレイ。
［１３］
複数の画素を備える、画素アレイであって、
各画素が、
フローティングゲートと、固定電圧ラインに連結されたソースとを有する、唯一の化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）；および
該ＣｈｅｍＦＥＴのドレインに連結されたカスコードデバイス
を備え、
該カスコードデバイスが、該ＣｈｅｍＦＥＴのドレイン・ゲート間寄生容量を打ち消すように構成される、画素アレイ。
［１４］
前記カスコードデバイスが、ＣｈｅｍＦＥＴでない第２のトランジスタを備える、［１３］に記載の画素アレイ。
［１５］
前記第２のトランジスタが、バイアス電圧に連結されたゲートと、前記ＣｈｅｍＦＥＴの前記ドレインに連結されたソースと、電流源を介して固定電圧ラインに連結されたドレインとを有する、［１４］に記載の画素アレイ。
［１６］
複数の画素を備える、画素アレイであって、
各画素が、
フローティングゲートと、固定電圧ラインに連結されたソースとを有する、唯一の化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）；および
該画素アレイに連結されたカスコードデバイス
を備え、
該カスコードデバイスが、該ＣｈｅｍＦＥＴの利得を制御するように構成される、画素アレイ。
［１７］
前記カスコードデバイスが、バイアス電圧ラインに連結されたゲートを有する非ＣｈｅｍＦＥＴトランジスタと、前記画素アレイ内の列の末端における前記ＣｈｅｍＦＥＴのドレインに連結されたソースと、電流源を介して固定電圧ラインに連結されたドレインとを備える、［１６］に記載の画素アレイ。
［１８］
唯一の化学的感応性トランジスタと、
唯一の非化学的感応性トランジスタを備える選択装置と
を備える、化学的感応性画素。
［１９］
前記選択装置が行選択装置である、［１８］に記載の化学的感応性画素。
［２０］
前記化学的感応性トランジスタがイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）である、［１８］に記載の化学的感応性画素。
［２１］
複数の化学的感応性画素を備える、化学的感応性画素アレイであって、
各画素が、
唯一の化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）と、
唯一の非化学的感応性トランジスタを備える選択装置と
を備える、化学的感応性画素アレイ。
［２２］
複数の前記ＣｈｅｍＦＥＴが、共通ドレインを共有する、［２１］に記載の化学的感応性画素アレイ。
［２３］
複数の前記ＣｈｅｍＦＥＴが、複数対のＣｈｅｍＦＥＴを備え、かつ各対のＣｈｅｍＦＥＴが共通ドレインを共有する、［２１］に記載の化学的感応性画素アレイ。
［２４］
複数の前記ＣｈｅｍＦＥＴが、複数対のＣｈｅｍＦＥＴを備え、かつ各対のＣｈｅｍＦＥＴがソース接地を共有する、［２１］に記載の化学的感応性画素アレイ。
［２５］
化学的感応性画素アレイに連結された入力線と、
第１の電荷ポンプと、
出力線と
を備える、回路であって、
該化学的感応性画素アレイが複数の化学的感応性画素を備え、各画素が化学的感応性トランジスタを備える、回路。
［２６］
前記複数の化学的感応性画素の各画素が、１トランジスタ画素である、［２５］に記載の回路。
［２７］
前記複数の化学的感応性画素の各画素が、２トランジスタ画素である、［２５］に記載の回路。
［２８］
以下のステップを含む、方法：
化学的感応性画素アレイに入力線を連結するステップであって、該アレイが複数の化学的感応性画素を備え、各画素が化学的感応性トランジスタを備える、ステップ；および
該入力線と出力線との間に第１の電荷ポンプを設けるステップ。
［２９］
前記複数の化学的感応性画素の各画素が、１トランジスタ画素である、［２８］に記載の方法。
［３０］
前記複数の化学的感応性画素の各画素が、２トランジスタ画素である、［２８］に記載の方法。
［３１］
以下のステップを含む、出力線を有する化学的感応性画素アレイに連結された電荷ポンプを操作する方法であって、該アレイが複数の化学的感応性画素を備え、各画素が化学的感応性トランジスタを備える、前記方法：
第１の位相信号を受信するステップと、
該第１の位相信号を受信するステップに応答して、複数のコンデンサを並列配置に接続するステップであって、該複数のコンデンサ各々の１つの端子が、該化学的感応性画素アレイの該出力線に連結される、ステップと、
第２の位相信号を受信するステップと、
該第２の位相信号を受信するステップに応答して、該複数のコンデンサを直列配置に再接続するステップであって、該直列配置の末端におけるコンデンサの１つの端子が、該化学的感応性画素アレイの該出力線に連結され、前記直列配置の末端における前記１つのリードコンデンサは、前記複数のコンデンサの他のいずれにも接続されない、ステップ。
［３２］
前記第１の位相信号および第２の位相信号は、前記電荷ポンプに連結されたタイミング回路により生成される、［３１］に記載の方法。
［３３］
読み出し回路と、
ＩＳ電極と、
前記ＩＳ電極に電荷結合された少なくとも２つの電極と、
該読み出し回路に連結される、電荷−電圧変換のためのフローティングディフュージョンノードと
を備える、イオン感応性（ＩＳ）蓄積画素回路。
［３４］
前記少なくとも２つの電極のうちの１つが、電荷パケットのための障壁として機能する基準電極である、［３３］に記載のＩＳ蓄積画素回路。
［３５］
前記少なくとも２つの電極のうちの１つが、電荷パケットのためのウェルとして機能する基準電極である、［３３］に記載のＩＳ蓄積画素回路。
［３６］
前記読み出し回路が、前記フローティングディフュージョンノードおよび第１の列ラインの両方に連結されたソースと第２の列ラインに連結されたドレインとを有する唯一のトランジスタを備える、［３３］に記載のＩＳ蓄積画素回路。
［３７］
少なくとも２つのＩＳ蓄積画素回路を備える、画素アレイであって、各ＩＳ蓄積画素回路が、
読み出し回路と、
ＩＳ電極と、
該ＩＳ電極に電荷結合された少なくとも２つの電極と、
該読み出し回路に連結される、電荷−電圧変換のためのフローティングディフュージョンノードと
を備える、画素アレイ。
［３８］
前記読み出し回路が、前記フローティングディフュージョンノードおよび第１の列ラインの両方に連結されたソースと、第２の列ラインに連結されたドレインとを有する、唯一のトランジスタを備える、［３７］に記載の画素アレイ。
［３９］
前記読み出し回路が２つだけのトランジスタを備え、かつ、該２つのトランジスタが、リセットトランジスタおよびソースフォロワトランジスタを備える、［３７］に記載の画素アレイ。
［４０］
ＩＳ電極と、
該ＩＳ電極に電荷結合された少なくとも２つの電極と、
電荷−電圧変換のためのフローティングディフュージョンノードと、
該フローティングディフュージョンノードに連結されたソース、および固定電圧に連結されたドレインを有する、リセットトランジスタと、
該リセットトランジスタの該ソースに連結されたドレインを有する転送トランジスタと
を備える、イオン感応性（ＩＳ）蓄積画素回路。
［４１］
以下を備える、画素アレイ：
ＩＳ電極と、
該ＩＳ電極に電荷結合された少なくとも２つの電極と、
電荷−電圧変換のためのフローティングディフュージョンノードと、
該フローティングディフュージョンノードに連結されたソース、および固定電圧に連結されたドレインを有する、リセットトランジスタと、
該リセットトランジスタの該ソースに連結されたドレインを有する、転送トランジスタと
をそれぞれが備える、少なくとも２つのイオン感応性蓄積画素回路；ならびに
該少なくとも２つのイオン感応性蓄積画素回路のソースに連結されたゲートを有するソースフォロワトランジスタと、
行ラインに連結されたゲート、該ソースフォロワトランジスタのソースに連結されたドレイン、および列ラインに連結されたソースを有する、行選択トランジスタと
を備える、読み出し回路。
［４２］
ＩＳ電極と、
該ＩＳ電極に電荷結合された少なくとも２つの電極と、
電荷−電圧変換のためのフローティングディフュージョンノードと、
該フローティングディフュージョンノードに連結されたドレインを有する、転送トランジスタと
を備える、イオン感応性（ＩＳ）蓄積画素回路。
［４３］
以下を備える、画素アレイ：
ＩＳ電極と、
該ＩＳ電極に電荷結合された少なくとも２つの電極と、
電荷−電圧変換のためのフローティングディフュージョンノードと、
該フローティングディフュージョンノードに連結されたドレインを有する転送トランジスタと
をそれぞれが備える、少なくとも２つのイオン感応性蓄積画素回路；ならびに
該転送トランジスタの該ドレインに連結されたソースを有する、リセットトランジスタと、
該転送トランジスタの該ドレインに連結されたゲートを有する、ソースフォロワトランジスタと、
行ラインに連結されたゲート、該ソースフォロワトランジスタのソースに連結されたドレイン、および列ラインに連結されたソースを有する、行選択トランジスタと
を備える、読み出し回路。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許出願公開第２０１０／０３０１３９８号
【特許文献２】米国特許出願公開第２０１０／０２８２６１７号
【特許文献３】米国特許出願公開第２００９／００２６０８２号
【非特許文献】
【００１５】
【非特許文献１】Ｐ．Ｂｅｒｇｖｅｌｄ，「Ｔｈｉｒｔｙ  ｙｅａｒｓ  ｏｆ  ＩＳＦＥＴＯＬＯＧＹ：ｗｈａｔ  ｈａｐｐｅｎｅｄ  ｉｎ  ｔｈｅ  ｐａｓｔ  ３０  ｙｅａｒｓ  ａｎｄ  ｗｈａｔ  ｍａｙ  ｈａｐｐｅｎ  ｉｎ  ｔｈｅ  ｎｅｘｔ  ３０  ｙｅａｒｓ」Ｓｅｎｓ．Ａｃｔｕａｔｏｒｓ，８８（２００３），ｐｐ．１−２０
【非特許文献２】Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｍ．Ｏ．Ｒｉｅｈｌｅ，ａｎｄ  Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ，「Ａ  ｌａｒｇｅ  ｔｒａｎｓｉｓｔｏｒ−ｂａｓｅｄ  ｓｅｎｓｏｒ  ａｒｒａｙ  ｃｈｉｐ  ｆｏｒ  ｄｉｒｅｃｔ  ｅｘｔｒａｃｅｌｌｕｌａｒ  ｉａｇｉｎｇ」Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１１１−１１２，（２００５），ｐｐ．３４７−３５３
【非特許文献３】Ｍ．Ｊ．Ｍｉｌｇｒｅｗ，Ｐ．Ａ．Ｈａｍｍｏｎｄ，ａｎｄ  Ｄ．Ｒ．Ｓ．Ｃｕｍｍｉｎｇ「Ｔｈｅ  ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ｓｃａｌａｂｌｅ  ｓｅｎｓｏｒ  ａｒｒａｙｓ  ｕｓｉｎｇ  ｓｔａｎｄａｒｄ  ＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ」Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ，Ｂ：Ｃｈｅｍｉｃａｌ，１０３，（２００４），ｐｐ．３７−４２
【図面の簡単な説明】
【００１６】
【図１】本発明の１つの実施形態による１Ｔイオン感応性画素を示す。
【図２】本発明の１つの実施形態による１Ｔ画素の断面図を示す。
【図３】本発明の１つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を示す。
【図４】本発明の１つの実施形態による１Ｔ画素のソースフォロワ構成を示す。
【図５】図５Ａは、本発明の１つの実施形態による１Ｔソース接地イオン感応性画素を示す。図５Ｂは、本発明の１つの実施形態によるソース接地読み出し構成内の画素を示す。図５Ｃは、本発明の１つの実施形態によるソース接地等価回路を示す。
【図６】本発明の１つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を示す。
【図７】図７Ａは、本発明の１つの実施形態による１Ｔソース接地画素の断面図を示す。図７Ｂは、本発明の１つの実施形態による１Ｔソース接地画素の断面図を示す。
【図８】本発明の１つの実施形態によるカスコード型行選択装置を有するソース接地画素を示す。
【図９】本発明の１つの実施形態によるカスコード型列回路を有する１つのトランジスタ画素アレイを示す。
【図１０】図１０Ａおよび１０Ｂは、本発明の１つの実施形態による１トランジスタ画素アレイを示す。
【図１１】本発明の１つの実施形態による２トランジスタ（２Ｔ）画素を示す。
【図１２】図１２Ａ〜１２Ｈは、本発明の実施形態による２Ｔ画素構成を示す。
【図１３】図１３Ａ〜Ｄは、本発明の実施形態によるソース接地２Ｔセル構成を示す。
【図１４Ａ】本発明の１つの実施形態による２Ｔ画素アレイを示す。
【図１４Ｂ】本発明の１つの実施形態による２×２の２Ｔ画素アレイのためのレイアウトを示す。
【図１４Ｃ】本発明の１つの実施形態による２×２の２Ｔ画素アレイのためのレイアウトを示す。
【図１５】本発明の１つの実施形態による容量電荷ポンプを示す。
【図１６】本発明の１つの実施形態による電荷ポンプを示す。
【図１７】本発明の１つの実施形態による電荷ポンプを示す。
【図１８】本発明の１つの実施形態による電荷ポンプを示す。
【図１９】本発明の１つの実施形態による基本ＩＳ蓄積画素を示す。
【図２０】図２０Ａ〜Ｑは、本発明の１つの実施形態による基本電荷蓄積のための表面電位図を示す。
【図２１】本発明の１つの実施形態による２トランジスタを有するＩＳ蓄積画素を示す。
【図２２】本発明の１つの実施形態による２トランジスタを有するＩＳ蓄積画素を示す。
【図２３】本発明の１つの実施形態による図２２の画素のための表面電位図を示す。
【図２４】本発明の１つの実施形態による、２トランジスタおよび４電極を有するＩＳ蓄積画素を示す。
【図２５】本発明の１つの実施形態による、図２４の画素のための表面電位図を示す。
【図２６】本発明の１つの実施形態による、１トランジスタおよび３電極を有するＩＳ蓄積画素を示す。
【図２７】本発明の１つの実施形態による３トランジスタ（３Ｔ）能動画素センサを示す。
【図２８】３Ｔ能動画素センサの代替の実施形態を示す。
【図２９】本発明の１つの実施形態による、サンプルホールド回路を有する３Ｔ能動画素センサを示す。
【図３０】本発明の１つの実施形態による、相関二重サンプリング回路を有する３Ｔ能動画素センサを示す。
【図３１】本発明の１つの実施形態による２．５Ｔ能動画素センサアレイを示す。
【図３２】本発明の１つの実施形態による１．７５Ｔ能動画素センサアレイを示す。
【発明を実施するための形態】
【００１７】
詳細な説明
１トランジスタ画素アレイ
フローティングゲート（ＦＧ）トランジスタを、ゲート電極に接近するイオンを検出するために用いてもよい。アドレス指定可能な読み出しのためのアレイの中に配置することができる画素を形成するために、トランジスタを、他のトランジスタにより構成してもよい。最も単純な形式において、補助的なトランジスタを、アレイの読み出し用のフローティングゲートトランジスタを分離し選択するために、単独で用いる。フローティングゲートトランジスタは、化学的感応性トランジスタ、より具体的には、化学的感応性電界効果トランジスタ（ＣｈｅｍＦＥＴ）であってもよい。ＣｈｅｍＦＥＴは、標準相補性金属酸化膜半導体（ＣＭＯＳ）処理を用いて製造された、自己整合ソースおよびドレインインプラントを含む金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）により設計されてもよい。ＣｈｅｍＦＥＴは、イオン感応性ＦＥＴ（ＩＳＦＥＴ）であってもよいし、ＰＭＯＳまたはＮＭＯＳデバイスであってもよい。
【００１８】
画素サイズを最小寸法にし、且つ操作を最も簡単な形式にするために、補助的なトランジスタを省いて、１トランジスタを用いてイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）を形成してもよい。この１トランジスタ（または１Ｔ）画素は、ドレイン電流を列の電圧に変換することにより、利得を供給することができる。トランジスタの端子間の寄生オーバーラップ容量は、利得を制限する。キャパシタンス比は、また、受け入れがたい変更を引き起こさずに、必要な電流を吸い込むことができる行選択ラインの使用を正当化する、一貫した画素間利得整合および相対的に一定の電流操作を可能にする。このデリバティブは、読み出しの間に使用可能なカスコード型トランジスタを通じて、プログラマブル利得の増加を可能にする。構成可能な画素を、ソース接地読み出しとソースフォロワ読み出しの双方を可能にするように、作成することができる。
【００１９】
図１は、本発明の１つの実施形態による１Ｔイオン感応性画素を示す。図示するように、画素１００は、唯一のトランジスタ１０１と、唯一の行ラインＲと、唯一の列ラインＣとを有してもよい。この実施形態において、標準ＣＭＯＳプロセスを用いて動作するｐ型エピタキシャル基板のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして、トランジスタ１０１を示す。ＮＭＯＳが本発明の例としてのみ用いられ、トランジスタ１０１が同様にＰＭＯＳであってもよいことは、理解すべきである。好適なデバイスとしてのＮＭＯＳまたはＰＭＯＳの選択は、デバイスが所定のプロセスのために上面バルクコンタクトを必要としないかに左右される。典型的には、下層にあるＰ＋基板が、各々の画素位置におけるバルクコンタクトを配線する必要無しに画素のアレイ上のバルクをバイアスするので、Ｐ−エピタクシ層（エピウェハと呼ぶ）を有するＰ＋ウェハを用いる場合にはＮＭＯＳが好適である。したがって、小さい画素ピッチが必要とされる場合、グローバルなバルクコンタクトは、１Ｔ画素の使用に魅力的な組み合わせである。トランジスタ１０１のフローティングゲートＧは、電極が捕獲電荷（それは他のすべての端子も基板電位へとバイアスされているときの基板とほぼ同じ電位にあるように、適切に放電されてもよい）を含んでいてもよい。行ラインＲを、トランジスタ１０１のドレインＤに容量的に連結してもよく、列ラインを、トランジスタ１０１のソースＳに連結してもよい。ドレイン・ゲート間オーバーラップキャパシタンスＣｇｄを、ゲートＧとドレインＤとの間に形成してもよい。画素１００は、行ラインＲからアドレス指定可能であってもよく、行ラインは、列電流（すなわち、トランジスタ１０１のドレイン・ソース間電流）を供給し、フローティングゲートにおける電位を高める。
【００２０】
図３に示すもののような１トランジスタ画素アレイにおいて、特定の行のためのＦＧノードを高めることにより、行選択を促進してもよい。１つの実施形態において、画素の読み出しは、以下に記載される競争式回路である。
【００２１】
図２は、本発明の１つの実施形態による１Ｔ画素の断面図を示す。ｐ型半導体内のｎ型インプラントを用いて形成されたドレインＤおよびソースＳを有することにより、ｎチャネルＦＥＴ装置を用いて１Ｔ画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートＧと、ドレインＤと、ソースＳとを有してもよい。ソースＳは、列ラインＣに連結されてもよく、ドレインＤは、行ラインＲに連結されてもよい。低濃度ドープドレイン（ＬＤＤ）領域は、ドレイン・ゲート間オーバーラップキャパシタンスＣｇｄおよび／またはゲート・ソース間オーバーラップキャパシタンスＣｇｓを生じうる。
【００２２】
１つの実施形態において、１Ｔイオン画素１００は、列ラインバイアスに電流源を供給しながら、同時に行選択ラインＲをフローティングゲートＧにブートストラップすることにより作動してもよい。最も簡単な形式において、このブートストラップは、いかなる追加のコンデンサも付加せずに生じる。ドレイン・ゲート間オーバーラップキャパシタンスＣｇｄは、図１および図２に示すように、必要な容量結合を自然に形成してもよい。容量結合を増加させるために、必要に応じて、行選択金属ラインは、フローティング金属電極に対する追加の金属コンデンサを形成することができ、または、より有効なソース／ドレイン拡張はイオン注入により作ることができる。
【００２３】
図３は、本発明の１つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を示す。アレイ３００は１Ｔ画素の任意のサイズのアレイに拡張する可能性があるが、説明のために、アレイ３００の４つの１Ｔ画素３０１、３０２、３０３、および３０４を、２行×２列に配置して示す。１Ｔ画素は、図１に示すものと同様であってもよい。画素３０１および３０２のドレインを、行ラインＲ０に連結し、画素３０１および３０２のソースを、列ラインＣ０およびＣ１にそれぞれ連結する。画素３０３および３０４のドレインを、行ラインＲ１に連結し、画素３０３および３０４のソースを、列ラインＣ０およびＣ１にそれぞれ連結される。画素アレイは、電流源により負荷をかけられ得るが、最も簡単な具体化には、列ラインを基板電位などの低電位にプリチャージする単一スイッチを単に使用する。列読み出しスイッチ３０５を、列ラインＣ０に連結し、列読み出しスイッチ３０６を、列ラインＣ１に連結する。列読み出しスイッチ３０５は、スイッチＳａと、スイッチＳｂと、電流源Ｉｓｏｕｒｃｅと、コンデンサＣｗとを備える。列ラインをプリチャージし、且つサンプル間の列ラインを迅速に初期化するために、スイッチＳａを用いる。列ライン上で読み取られるアナログ値をサンプリングし保持するために、スイッチＳｂを用いる。場合により、画素がバイアス下で保持される一方で画素がアナログデジタル変換器を通じてデジタルに変換されるならば、サンプリングコンデンサもスイッチＳｂも必要としない。スイッチＳａは、列ラインＣ０を接地するために用いられる。列ラインスイッチＳｂが開いた後、サンプルはキャパシタに保持され、列ラインの終値は、「競争式（ｗｉｎｎｅｒ  ｔａｋｅ−ａｌｌ）」モードに従って回路が動作するので（すなわち、結果の電圧は読み出し回路に連結されたＩＳＦＥＴの最大電圧を表現する）、コンデンサによってサンプリングされるように、動作中の行によってほぼ完全に決定される。列読み出し回路３０６も同様に機能する。
【００２４】
この画素の動作は、任意の画素の信号範囲が、ソースフォロワの電源電圧または読み出し範囲と比較して小さいという事実に左右される。例えば、有用な信号範囲は、わずか１００ｍＶであってもよく、電源電圧は、３．３Ｖであってもよい。行が選択されているとき、他のすべての行ラインを負論理電圧ＶＬで保持する一方で、Ｒ線を、正論理電圧ＶＨに駆動する。任意の画素の読み出しの間に列ラインＣ上の公称電圧とほぼ等しくなるように、電圧ＶＬを選択する。信号範囲が小さいので、この電圧は、この例において１００ｍＶの範囲内で認識される。したがって、すべての非アクティブの画素のドレイン・ソース間電圧を、常に小さい値に固定する。非アクティブの画素のゲート・ソース間電圧がデバイスの閾値に近い場合、この点は極めて重要である。ＶＨに駆動された行に関して、その行に対するＦＧ電圧は、ＶＨに行ラインが移行するときに生じるブートストラップのために、他の行よりも著しく高い。列ラインスイッチＳｂが開いた後、回路が競争式モードに従って動作するので、列ラインの終値は、動作中の行によってほぼ完全に決定される。
【００２５】
信号値を歪ませる可能性がある他の行からの２つの電流源（一方は電流を付加し、もう一方は電流を減じる）があり、これらの源を生じる他の行からの際立った干渉を伴わない、画素を読み取るのに有効な十分なブートストラップがあるべきである。どれだけのブートストラップが必要かを判定するための分析は、以下の通りである。画素がサンプリングされる時までに、デバイスは、例えば約１００ｍＶ／ディケードのトランスコンダクタンス傾斜を有するサブスレッショルド領域の動作を始める。これはゲート電圧の１００ｍＶごとの変化を意味し、電流は１０倍ずつ変化する。効果的に単一画素を読み取るために、列ラインの電流の９９％がアクティブな行に帰着可能であり、１％のみが非アクティブの行に帰着可能であるように（歪み電流）、基準を設定する。ここから、どれだけのブートストラップが必要かを判定できる。画素アレイの２つの行のみに対して、サブスレッショルド傾斜によれば、フローティングゲート電圧の２００ｍＶの差分が必要である。約１００ｍＶの信号範囲も計上する必要があるので、合計の必要量は、約３００ｍＶである。１０行ある場合、非アクティブの行から１０倍の拠出がある可能性がある。したがって、追加の１００ｍＶは必要である。アレイが１００行に増加される場合、さらに１００ｍＶが必要である。アレイが１０ｎ行に増加される場合、３００＋１００×ｎ  ｍＶが必要である。例として、１００００（１０４）行の画素アレイは、合計７００ｍＶ（３００＋１００×４）のブートストラップのみを必要とする。ブートストラップの量は、ゲートおよびドレインのオーバーラップ容量から得ることができる。より多くのキャパシタンスが必要な場合、追加の結合がマスクレイアウト内で促進され得る。上記の分析は、読み出し電流を拠出する画素のみに当てはまる。
【００２６】
画素は、また列ラインから離れた電流を使用し、非アクティブ化された行ラインを通じて、それを吸い込むことができる。非アクティブ化された行ラインが、ほぼ列ラインのレベルに設定されるので、この電流引き込みは最小限になるが、これはまだ、定量化され制御されるべきである。これを達成するために、列ラインの最終電流を、一定レベルを超えて減少させるべきではない。これは、１μＡなどの小電流シンクを列にかけることにより保証される。Ｗ／Ｌ（長さに対する幅）比が１の場合、その閾値でバイアスされるトランジスタが、約０．１μＡの飽和電流を有する。この電流は、ゲート・ソース間電圧が１００ｍＶ低減するごとに１０倍減少する。電流の１％未満の拠出が必要とされる場合、行の画素数が１０ｎである場合、閾値電圧を１００＋１００×ｎ  ｍＶ下回る非アクティブの画素のＶＧＳを維持する必要がある。したがって、１００００行の画素アレイに関しては、閾値を５００ｍＶ下回るＶＧＳに保つ必要がある。典型的な３．３ＶのＮＭＯＳトランジスタは、６００ｍＶのＶＴを有する。したがって、ＶＧＳは非アクティブの画素のために１００ｍＶ未満であるべきである。行（Ｒ）線および列（Ｃ）線が０Ｖであるとき、ＦＧが０Ｖの公称電圧を有すると想定すると、この条件は、ＦＧへのＲおよびＣの結合でさえ満たされる。ＦＧが０Ｖよりも大きな公称電圧を有する場合（例えば捕獲電荷により）、列ラインがＦＧの１００ｍＶ以内のレベルに達するために、より多くのブートストラップが必要である。公称のＦＧ電圧が十分に低い限り、歪み電流を最小化する第２の基準は限定因子でない。最後に、画素が列ライン上の測定可能な電圧を生成することができるように、ブリーディング電流に一致する列ライン上の電流を生じるためには、十分なブートストラップが必要である。ＶＧが名目上０ｖである場合、ブートストラップのために７００ｍＶが必要である。したがって、６００ｍＶもの大きなＶＴを有するＮＭＯＳに関しては、必要なブートストラップの量は、ＶＴによって単純に制限される。マージンを有する画素を読み出すために、ブートストラップのための有効なターゲットは１Ｖである。これは、変動のために３００ｍＶの範囲を残す。１Ｖのブートストラップを得ることは３．３Ｖの電源の範囲内で実用的である。
【００２７】
列読み出しからの電流は、すべて行ラインを通じて分散される。列電流が著しい場合も、これは、行ラインの電圧の著しい降下を引き起こす。電圧降下は、ブートストラップレベルに影響を与えるが、ドレイン電圧における変動が二次効果だけを有するので、ソースフォロワの読み出しに有害ではない。画素は複数サンプルで読み出されるので、オフセットは、降下が画素の感応性に影響を与えないように相殺される。
【００２８】
最適化がいずれかのために行われない限り、ソースフォロワ読み出しとソース接地読み出しの両方のために、同じレイアウトを用いることができることは留意するべきである。必要な調節のみが、列回路にある。これは柔軟な読み出しアーキテクチャをなし、いずれかの読み出し方法を、必要な信号範囲に応じて用いてもよい。信号が高利得を必要とする場合、ソース接地モードを用いるべきである。その逆に、ソースフォロワモードを用いてもよい。
【００２９】
図４は、本発明の１つの実施形態による１Ｔ画素のソースフォロワ構成を示す。ソースフォロワモードは、バッファ付きの読み出しを有し、電圧モードで動作し、１未満の利得を有する。図示されるように、唯一のトランジスタ４０１を、そのゲートＧにおいて入力電圧Ｖｉに、そのドレインＤにおいて固定電圧に連結してもよい。トランジスタ４０１のソースＳを、電流源Ｉｓｏｕｒｃｅを介して接地する。出力電圧Ｖｏを、トランジスタ４０１のソースから得てもよい。結合キャパシタンスＣｃが、トランジスタ４０１の入力とゲートとの間に存在してもよく、寄生キャパシタンスＣｇｄが、トランジスタ４０１のゲートＧとドレインＤとの間に存在してもよく、寄生キャパシタンスＣｇｓが、トランジスタ４０１のゲートとソースＳとの間に存在してもよい。
【００３０】
以下の分析は、ソースフォロワ読み出しの利得のために定められる。図４を参照すると、回路（Ｇ）の利得はＶｏ／Ｖｉとして定義できる。参照画素を用いて、システムの電極を、Ｖｏ／Ｖｉ＝Ｇのように利得を測定するために掃引してもよい。パラメータＧの測定値（この例において０．６５である）を用いて、Ｃｃ対Ｃｇｄの比を決定してもよい。後で論じるように、この比がソース接地モードにおける利得を決定するであろう。ソースフォロワの入力容量は、Ｃｉ＝Ｃｇｄ＋Ｃｇｓ（ｌ−Ａｓｆ）であり、Ａｓｆはソースフォロワの利得である。基板効果により、Ａｓｆは、約０．８５である。ＦＥＴの入力電圧に関する容量分圧器は、Ｃｃ／（Ｃｉ＋Ｃｃ）であり、したがって、Ｃｃ／（Ｃｉ＋Ｃｃ）＝Ｇ／Ａｓｆである。ＣｇｓがＣｇｄよりも約３〜５倍大きく、Ａｓｆが約０．８５であるので、Ｃｉは、ほぼ２Ｃｇｄである。したがって、Ｃｃ＝２Ｃｇｄ（Ｇ／（Ａｓｆ−Ｇ））である。この例において、Ｃｃ対Ｃｇｄの比は、約６．５である。
【００３１】
１つの実施形態において、本発明は、ソース接地構成により読み出すことによって電圧利得を取得する。画素サイズの低減と信号レベルの増加の両方を得ることが望ましい。本発明は、他の画素設計における補助的なトランジスタを省き（例えば、以下で論じる２Ｔおよび３Ｔ）、これらの目的を両方とも得るために、選択ラインとしてＩＳＦＥＴのソースを用いる。ソース接地モードは、利得モードおよび電流モードである。
【００３２】
図５Ａは本発明の１つの実施形態による１Ｔソース接地イオン感応性画素を示す。図示するように、画素５００は、唯一のトランジスタ５０１と、唯一の行ラインＲと、唯一の列ラインＣとを有してもよい。トランジスタ５０１は、この実施形態における標準ＣＭＯＳプロセスを用いて使用可能なｐ型エピタキシャル基板のｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）トランジスタとして示される（それは同様にｐチャネルＭＯＳＦＥＴであってもよい）。ＮＭＯＳデバイスは、典型的には、前面バルクコンタクトを必要としないＰ＋エピウェハでの使用が好まれる。技術的に、ＰＭＯＳは、Ｎ＋エピウェハで使用できるが、この構成は、一般的に標準ＣＭＯＳプロセスでは生成されない。行ラインＲは、トランジスタ５０１のソースＳに連結されてもよく、列ラインは、トランジスタ５０１のドレインＤに連結されてもよい。行選択は、ソース電圧のための経路のスイッチを入れることによって容易になり、画素の読み出しは、ドレインを通じてである。
【００３３】
本発明の１つの実施形態による列読み出しスイッチを有する画素のアレイの概略図を図６に示す。アレイ６００は、４つの１Ｔソース接地画素６０１、６０２、６０３、および６０４を有する。１Ｔ画素は、図５Ａに示すものと同様であってもよい。この例において、画素を２行×２列に配置する。画素６０１および６０２のドレインは、列ラインＣ０に連結され、画素６０１および６０２のソースは、行ラインＲ０およびＲ１にそれぞれ連結される。画素６０３および６０４のドレインは、列ラインＣ１に連結され、画素６０３および６０４のソースは、行ラインＲ０およびＲ１にそれぞれ連結される。列読み出しスイッチ６０５は、列ラインＣ０に連結され、列読み出しスイッチ６０６は、列ラインＣ１に連結される。列読み出しスイッチ６０５は、スイッチＳａと、スイッチＳｂと、抵抗器Ｒと、コンデンサＣｗ０とを備える。列読み出しスイッチ６０６は、スイッチＳａと、スイッチＳｂと、抵抗器Ｒと、コンデンサＣｗ１とを備える。スイッチＳａは、列ラインの電圧を固定電圧に（例えば３．３Ｖの電源に）プルダウンしてもよい。列ラインスイッチＳｂが開くとき、スイッチＳｂがコンデンサＣｗ０と同調して、サンプルホールド回路として機能するので、列ラインの終値をアクティブな行が決定する。
【００３４】
画素アレイには、抵抗器などの有限出力抵抗または別の負荷装置を有する電流源が負荷をかけることができる。通常、行選択ラインは、正論理電圧ＶＨに保持される。読み出しのために行が選択されるとき、その行選択ラインは、ＶＬにローレベルにプルダウンされる。ＶＬの値を、公称電流レベルが約１μＡであるように設定する。ＦＧが標準よりも１００ｍＶ高い値を有すれば、この１０倍の電流が列ライン上に生じる。ＦＧの値が標準よりも１００ｍＶ低ければ、電流は１０倍低い電流であろう。列ラインの信号のセトリング時間は、信号依存である。電圧利得は、Ｒの値の選択により得られ、プログラマブル利得を得る構成が可能である。例えば、Ｒが１００ｋオームである場合、１００ｍＶは、出力において１Ｖになる。
【００３５】
実回路は、含まれる寄生容量のために、ごく単純な共通ソース増幅器よりも複雑である。ＦＧノードは駆動されないものの、むしろ出力に容量的に連結されるので、利得を制限するフィードバックメカニズムがある。この制限は、ゲートドレイン間キャパシタンスに対するＦＧノードでの全キャパシタンスとほぼ等しい。この比は、約３であってもよい。ソースおよびドレイン拡張を低減するために、念入りなマスク処理により、１０倍などのような高い利得を得るように設計される可能性がある。
【００３６】
図７Ａは、本発明の１つの実施形態による１Ｔソース接地画素の断面図を示す。ｐ型半導体内のｎ型インプラントを用いて形成されたドレインＤおよびソースＳを有することにより、ｎチャネルＦＥＴ装置を用いて１Ｔ画素内のトランジスタを形成してもよい。図示するように、トランジスタは、フローティングゲートＧと、ドレインＤと、ソースＳとを有してもよい。ソースＳを、行ラインＲに連結してもよく、ドレインＤを、列ラインＣに連結してもよい。低濃度ドープドレイン（ＬＤＤ）領域は、ゲート・ソース間オーバーラップキャパシタンスＣｇｓおよびドレイン・ゲート間オーバーラップキャパシタンスＣｇｄを生じうる。
【００３７】
ＬＤＤ領域によって生み出されたオーバーラップキャパシタンスは、デバイスに対してドレインにおけるＬＤＤインプラントをスキップすることによって低減することができる。図７Ｂは、本発明の１つの実施形態による１Ｔソース接地画素の断面図を示す。図７Ｂは、存在しないＬＤＤ領域とともにドレインノードを示す。この存在しない領域は、キャパシタンスを低減し、利得を増加させる。これはＬＤＤインプラントをマスクすることを通じて得ることができ、標準ＣＭＯＳ処理により実現することができる。
【００３８】
行選択ラインからソース電流を供給しなければならないので、図５Ａに示す１Ｔ画素において、信号の変動による電流の変動は、電圧の変動を引き起こすと考えられる。これらの変動は、測定結果を歪める可能性がある。したがって、行選択ラインは、低抵抗であるべきであるし、そのラインのためのドライバは、また、電流負荷とは無関係の安定したソース電圧を供給するべきである。これが可能でない場合には、列ラインから電流を供給することができ、以下に記載する図１０Ａに示すように、第２の選択トランジスタを、ソース接地読み出しのための２Ｔ画素を形成するために付加することができる。利得が寄生オーバーラップキャパシタンスによって制限されているので、用いるべき最良の負荷は、高出力抵抗のトランジスタにより実現した電流源であることが予想される。この場合、利得がコンデンサ比を通じて得られるので、相対的に定電流は、すべてのデバイス内で維持される。電流をすべて伝える１行選択ラインでさえもソースにおける電圧変動が最小であるので、これは１Ｔ構成を実現可能にする。
【００３９】
ソース接地読み出し構成の画素を、図５Ｂに示す。トランジスタは、負電圧利得により増幅器を形成する。この負電圧利得は、利得を制御するために寄生コンデンサにより自然フィードバックループを形成する。増幅器のオープンループ利得は、Ａ＝ｇｍ（ｒｏ）であり、ｇｍは、トランスコンダクタンスである。値Ａは、典型的には、定められたバイアス条件およびプロセス技術に対して１００よりも大きい。図５Ｃに示すように、ソース接地等価回路は、フィードバックキャパシタンスＣｇｄと、結合キャパシタンスＣｃおよびＣｇｓとを有する。
【００４０】
ループ利得と比較してＡが大きいので、マイナス入力端子を、仮想接地ノードとして考慮に入れてもよく、回路の利得は、Ｖｏ／Ｖｉ＝−Ｃｃ／Ｃｇｄのように決定してもよい。この比がソースフォロワ構成の分析または測定値から分かるので、利得を約６．５になるように決定してもよい。しかしながら、ソースフォロワと比較して、利得は、Ｖｏ／Ｖｉ＝２／（Ａｓｆ−Ｇ）である。この例において、１０の利得は、ソースフォロワ構成にわたって実現される。この利得の下限は、ソースフォロワの入力キャパシタンスがもっぱらＣｇｄによる、且つＡｓｆが１に等しいと想定することによって、与えられる。この場合、利得は、約３である。これらの条件のどちらも現実的ではないので、利得は、常にこの数を超えるものと予想される。したがって、画素のソースフォロワ構成の利得が分かっている場合、この画素のソース接地構成の利得も分かる。さらに、より高い利得が、より感応性の画素になる。これは、ソース接地構成を好ましいものにする。
【００４１】
フリッカノイズは、少数キャリアと同一形式のチャネルドーピングを用いることによって低減することができる。例えば、ｎ型インプラントを有するＮＭＯＳは、埋込チャネルトランジスタを生成する。デバイスの仕事関数をシフトするために、Ｐ＋ゲート電極を用いることができる。
【００４２】
カスコード型列回路を有する１トランジスタ画素アレイ
１トランジスタ画素の１つの派生物は、読み出しの間に使用可能なカスコード型トランジスタを通じてプログラマブル利得の増加を可能にする。
【００４３】
図５Ｂに示すように、ソース接地読み出しの利得がＣｇｄキャパシタンスによって制限されているので、このキャパシタンスを低下させることは利得を増加させる可能性がある。図８は、カスコード型行選択装置を有するソース接地画素を示す。図示するように、トランジスタ８０１を、ソース接地画素（例えば図５Ｂに示す回路）に付加してもよい。トランジスタ８０１のゲートを、電圧Ｖｂに連結してもよく、トランジスタ８０１のソースを、トランジスタ５０１のドレインに連結してもよい。出力電圧Ｖｏを、トランジスタ８０１のドレインから得てもよい。カスコードは、フィードバックループからＣｇｄキャパシタンスを効果的に取り除き、それを極めて小さいＣｄｓに置換する。ループ利得に類似した利得（それは１００を超え得る）が、その結果、達成可能である。
【００４４】
高利得および可変利得を、画素の外側のカスコードデバイスを列ラインに導くことによって、１Ｔ構成内に生じてもよい。図９は、カスコード型列回路を有する１トランジスタ画素アレイを示す。これは、高利得を可能にし、１つの画素当たり１トランジスタのみにより画素ピッチを最小化することをさらに可能にする。図示した画素アレイは、直列に接続する多くの１トランジスタ画素（例えば５００）を有する列であり、アレイのベースにおいてカスコードデバイスを有する。カスコードデバイスは、トランジスタ９０１を備えてもよい。トランジスタ９０１のゲートを、バイアス電圧Ｖｂに連結してもよく、トランジスタ９０１のソースを、トランジスタ５０１のドレインに連結してもよく、トランジスタ９０１のドレインを、電流源を介して固定電圧に連結してもよい。出力電圧Ｖｏを、トランジスタ９０１のドレインから得てもよい。アレイが多くの列を有してもよいことは、理解するべきである。
【００４５】
この場合、カスコードは、画素のドレインを、入力の範囲にわたって十分に安定した電圧で残存するようにする。これにより、画素は、電流の変化のほぼすべてを、アレイのベースにおけるカスコードデバイスを通じておよび電流負荷に押し上げる。これは、Ｃｄｓから負のフィードバックを低減する（さもなければ利得を制限する）。電流負荷が無限の出力抵抗を有し、ＦＧノードに対する結合コンデンサが事実上ないとすれば、画素の利得は、ここでは−（ｇｍｌｒＯ１＋１）ｇｍ２ｒＯ２であり、ｇｍｌは、列ラインのベースにおけるカスコードデバイスのトランスコンダクタンス、ｇｍ２は、画素のトランスコンダクタンス、ｒＯ１およびｒＯ２は、ドレインにおいて見られるような小信号出力抵抗である。出力抵抗の値は、チャネル長変調によって決定する。チャネル長変調の影響が最小化されるので、より長いゲート長は、高出力抵抗を生じる。この利得が非常に大きいので、電流源出力抵抗（図９にＲａｄｊとして示す）の変動によってこれを制限し構成することができる。これは、簡易な１トランジスタ画素を維持しながら、列レベルにおけるプログラマブル利得を可能にする。そして、画素の利得は、ＲＬがＲａｄｊの調整値である場合、負荷抵抗ＲＬがカスコード構成の出力抵抗よりも非常に小さいと想定して、−ｇｍ２ＲＬによって設定される。利得は、ここでは、１〜１００またはそれ以上の範囲内に構成可能で、且つプログラミング可能である。例えば、バイアス電流が約５μＡである場合、画素のトランスコンダクタンスは、約５０μＡ／Ｖであり、２０Ｋオームの負荷抵抗が、１の利得のために必要とされる。１０の利得は、２００Ｋオームの負荷および２Ｍオームの負荷による１００の利得により得られる。列ラインにおけるカスコードデバイスの影響を実現するための多くの方法がある。カスコードの主な目的は、ＮＭＯＳトランジスタとして図９０１に示すように、画素の電流レベルの主として独立した電位に、列ラインが固定されるということである。高利得を有する差動増幅器は、この条件をより精密に維持するために適用することができる。このアプローチは、利得が改善されたカスコードと呼ばれる。
【００４６】
１Ｔトランジスタおよび２Ｔトランジスタを実現するために、様々なレイアウト選択を行うことができる。画素のサイズを低減するために、隣接する画素のソースおよびドレインを共有することができる。このように、１行の選択ラインが、一度で２行を作動させる。これは、行配線を低減し、その結果、所定の列ピッチについて、２列を一度に読み出す。このようなスキームを、図１０Ａおよび図１０Ｂに示す。図示するように、画素アレイ１０００は、トランジスタ１００１、１００２、１００３、および１００４を一列に備える。１００１のソースを、行ラインＲ２に連結し、１００４のソースを、行ラインＲ０に連結する。トランジスタ１００１、１００２は、ミラーＭ１を形成してもよく、トランジスタ１００３および１００４は、ミラーＭ２を形成してもよい。１００１および１００２のドレインを、列ラインＣＡに連結し、１００３および１００４のドレインを、列ラインＣＢに連結する。
【００４７】
１つの実施形態において、列ライン上に定電圧を維持するトランジスタを制御するために、カスコードデバイスは、フィードバック内の差動増幅器により利得改善される。
【００４８】
２トランジスタ画素アレイ
画素アレイにおいて、行選択装置を、選択および分離のために用いてもよい。行選択ラインがアクティブであるとき、行選択装置（ＭＯＳＦＥＴ）は、閾値電圧を超えるゲート電圧によりチャネルを形成し、スイッチのようにはたらく。行選択が非アクティブ化されるとき、チャネルが縮小される。行選択装置が実際に完全には「オン」または「オフ」にならないことに留意することは重要である。それはスイッチを近似するのみである。ゲートが行選択トランジスタのソースよりも実質的にローレベルにあるとき、有効な分離は得られ、アクティブな行選択を有する画素は、非アクティブ化された画素から入力なしで効果的に読み取ることができる。画素のアレイ内の多くの行により、各々の行選択装置について所定のレベルの分離を得ることが必要である。すなわち、行選択装置のための要件は、行の数に左右される。
【００４９】
図１１は、本発明の１つの実施形態による２トランジスタ（２Ｔ）画素を示す。図示されるように、２Ｔ画素１１００は、ＩＳＦＥＴ１１０１と、行選択装置１１０２とを備える。画素１１００において、ＩＳＦＥＴ１１０１のソースを、列ラインＣｂに連結し、行選択装置１１０２のドレインを、列ラインＣｔに連結し、ＩＳＦＥＴ１１０１のドレインを、行選択装置１１０２のソースに連結する。行選択装置１１０２のゲートを、行ラインＲに連結する。
【００５０】
ＩＳＦＥＴ１１０１および行選択装置１１０２の両方をＮＭＯＳとして示すが、他の型のトランジスタを同様に用いてもよい。２Ｔ画素をソース接地読み出しモードとして構成してもよいが、２Ｔ画素１１００をソースフォロワ読み出しモードとして構成する。
【００５１】
図１２Ａ〜図１２Ｈに、本発明の実施形態による、さらなる２Ｔ画素構成を示す。これらの図において、「ＢＥ」とは「基板効果を有する」（すなわち、（ＩＳＦＥＴトランジスタ型式がｐチャネルとｎチャネルＭＯＳのどちらであるかに応じて）基板端子がアナログ電源電圧またはアナログ接地電圧に接続されるので、ＩＳＦＥＴには基板効果がある）ことを表す。基板端子がトランジスタのソース端末に接続される場合、基板効果が除外される。「ＰＲ」は「逆の位置におけるＰＭＯＳデバイス」（すなわち、画素回路トポロジー内のｐチャネルＩＳＦＥＴおよび行選択装置の位置を逆にした（または配置を入れ替えた）こと）を表す。「ＰＮＲ」は「逆の位置におけるＰＭＯＳ／ＮＭＯＳデバイス」（すなわち、画素回路トポロジー内のｐチャネルＩＳＦＥＴおよびｎチャネル行選択装置の位置を逆にした（または配置を入れ替えた））ことを表す。
【００５２】
図１２Ａは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、行選択装置のドレイン端子に連結したＩＳＦＥＴのソース端末を有するｐチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、行選択装置のソース端末から読み出される。
【００５３】
図１２Ｂは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、基板効果を除外するために基板端子に接続され、且つ行選択装置のドレイン端子にも接続された、ＩＳＦＥＴのソース端末を有するｐチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子を、アナログ接地電圧に接続し、行選択装置のソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、行選択装置のソース端末から読み出される。
【００５４】
図１２Ｃは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、行選択装置のソース端末に接続されたＩＳＦＥＴのドレイン端子を有するｐチャネルＭＯＳトランジスタである。行選択装置のドレイン端子を、アナログ接地電圧に接続し、ＩＳＦＥＴのソース端末を、電流源に接続する。出力電圧ＶｏｕｔはＩＳＦＥＴのソース端末から読み出される。
【００５５】
図１２Ｄは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬの両方は、行選択装置のソース端末に接続されたＩＳＦＥＴのドレイン端子を有するｐチャネルＭＯＳトランジスタである。行選択端子のドレインは、アナログ接地電圧に接続され、ＩＳＦＥＴのソース端末は、画素にバイアス電流を供給する電流源に接続される。出力電圧ＶｏｕｔはＩＳＦＥＴのソース端末から読み出される。ＩＳＦＥＴのソース端末は、基板効果を除外するために基板端子に接続される。
【００５６】
図１２Ｅは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に接続するそれらのソース端末をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。
【００５７】
図１２Ｆは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に接続するそれらのソース端末をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。ＩＳＦＥＴのドレイン端子は、アナログ接地電圧に接続され、行選択装置のドレインは、画素にバイアス電流を供給する電流源に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。ＩＳＦＥＴのソース端末は、基板効果を除外するために基板端子に接続される。
【００５８】
図１２Ｇは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に連結するそれらのドレイン端子をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ＩＳＦＥＴのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのソース端末から読み出される。
【００５９】
図１２Ｈは、本発明の１つの実施形態による２Ｔ画素を示す。図示するように、ＩＳＦＥＴおよび行選択装置ＳＥＬは、相互に連結するそれらのドレイン端子をそれぞれ有するｐチャネルおよびｎチャネルＭＯＳトランジスタである。行選択装置のソース端末を、アナログ接地電圧に接続し、ＩＳＦＥＴのソース端末を、画素にバイアス電流を供給する電流源に接続する。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのソース端末から読み出される。ＩＳＦＥＴのソース端末は、基板効果を除外するために基板端子に接続される。
【００６０】
図１３Ａ〜図１３Ｄは、本発明の実施形態によるソース接地２Ｔセル構成を示す。図１３Ａおよび図１３Ｂにおいて、ＩＳＦＥＴおよび行選択装置の双方は、ｎチャネルＭＯＳトランジスタである。図１３Ｃおよび図１３Ｄにおいて、ＩＳＦＥＴおよび行選択装置の双方は、ｐチャネルＭＯＳトランジスタである。
【００６１】
図１３Ａにおいて、ＩＳＦＥＴのソース端末は、アナログ接地電源に接続され、画素にバイアス電流を供給する行選択装置のドレイン端子は、電流源に接続される。行選択装置のソース端末およびＩＳＦＥＴのドレイン端子は、相互に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。
【００６２】
図１３Ｂにおいて、行選択装置のソース端末を、アナログ接地電源に接続し、ＩＳＦＥＴのドレイン端子を、画素にバイアス電流を供給する電流源に接続する。行選択装置のドレイン端子およびＩＳＦＥＴのソース端末は、相互に接続される。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのドレイン端子から読み出される。
【００６３】
図１３Ｃにおいて、ＩＳＦＥＴのソース端末は、アナログ電源電圧に接続され、行選択装置のドレイン端子は、画素にバイアス電流を供給する電流源に接続される。行選択装置のソース端末およびＩＳＦＥＴのドレイン端子は、相互に接続される。出力電圧Ｖｏｕｔは、行選択装置のドレイン端子から読み出される。
【００６４】
図１３Ｄにおいて、行選択装置のソース端末は、アナログ電源電圧に接続され、ＩＳＦＥＴのドレイン端子は、画素にバイアス電流を供給する電流源に接続される。ＩＳＦＥＴのソース端末および行選択端子のドレイン端子は、相互に接続される。出力電圧Ｖｏｕｔは、ＩＳＦＥＴのドレイン端子から読み出される。
【００６５】
図１４Ａは、本発明の１つの実施形態による２Ｔ画素アレイを示す。説明のために、８つの２Ｔ画素は、２列に配置されて示される（但し、２Ｔ画素アレイ１４００は、任意のサイズの２Ｔ画素のアレイに拡張する可能性がある）。各列ピッチは、３つの列ラインｃｂ［０］、ｃｔ［０］、およびｃｂ［１］を含む。行ラインｒｓ［０］、ｒｓ［１］、ｒｓ［２］およびｒｓ［３］は、すべての列に平行に接続する。行選択装置１４０１ＲＳおよびＩＳＦＥＴ１４０１ＩＳは、１４０１ＲＳのドレインに接続された１４０１ＩＳのソースを有する、１つの２Ｔ画素を形成してもよい。１４０１ＲＳのソースを、列ラインｃｂ［０］に接続し、１４０１ＩＳのドレインを、列ラインｃｔ［０］に接続する。１４０１ＲＳのゲートを、行ラインｒｓ［０）に接続する。この画素は、列ラインｃｔ［０］に接続された１４０１ＩＳおよび１４０２ＩＳのドレインと、行ラインｒｓ［１］に接続された１４０２ＲＳのゲートとを有する、１４０２ＩＳおよび１４０２ＲＳを備える画素においてミラーリングされる。１４０２ＩＳおよび１４０２ＲＳを備える画素は、行ラインｃｂ［１］に接続された１４０２ＲＳおよび１４０３ＲＳのソースと、行ラインｒｓ［２］に連結された１４０３ＲＳのゲートとを有する、１４０３ＩＳおよび１４０３ＲＳを備える画素においてミラーリングされる。１４０３ＩＳおよび１４０３ＲＳを備える画素は、行ラインｃｔ［０］に接続された１４０３ＩＳおよび１４０４ＩＳのドレインと、行ラインｒｓ［３］に連結された１４０４ＲＳのゲートと、列ラインｃｂ［０］に連結された１４０４ＲＳのソースとを有する、１４０４ＩＳおよび１４０４ＲＳを備える画素においてミラーリングされる。図１４に示す実施形態において、ＩＳデバイスの各々は、ＩＳＦＥＴであり、ＲＳデバイスの各々は、列選択デバイスである。
【００６６】
１４０５ＲＳおよび１４０５ＩＳから構成される画素と、１４０６ＲＳおよび１４０６ＩＳから構成される画素と、１４０７ＲＳおよび１４０７ＩＳから構成される画素と、１４０８ＲＳおよび１４０８ＩＳから構成される画素とを含む右の列は、上記と同じ方式で、列トレースｃｂ［２］、ｃｔ［１］、およびｃｂ［３］に実質的に連結される。
【００６７】
図１４Ｂおよび図１４Ｃは、本発明の１つの実施形態による２×２の２Ｔ画素アレイのためのレイアウトを示す。２×２の２Ｔ画素アレイは、画素アレイ１４００の一部であってもよい。図１４Ｂは、１４０１ＲＳ、１４０１ＩＳ、１４０２ＲＳおよび１４０２ＩＳのためのポリシリコンゲートを、連続的な拡散浸透層１４１０上に配置し、１４０５ＲＳ、１４０５ＩＳ、１４０６ＲＳおよび１４０６ＩＳのためのポリシリコンゲートを、連続的な拡散浸透層１４１２上に配置してもよいことを示す。１つの実施形態において、連続的な拡散浸透層１４１０および１４１２は、画素アレイの最上部から画素アレイの最下部まで及んでもよい。すなわち、拡散浸透層は、画素アレイ内で不連続性を有さなくてもよい。
【００６８】
図１４Ｃは、ＩＳＦＥＴ１４０１ＩＳ、１４０２ＩＳ、１４０５ＩＳ、および１４０６ＩＳのためのマイクロウェルを配置する場所を示す。マイクロウェルを、ＩＳＦＥＴによって解析してもよい分析用溶液を保持するために用いてもよい。図１４Ｃに示すように、１つの実施形態において、マイクロウェルは、各々、六角形の形状を有し、ハニカム状に積層してもよい。さらに、１つの実施形態において、コンタクトを、ゲート構造上に直接配置してもよい。すなわち、ＩＳＦＥＴは、薄い酸化物上のコンタクトに設けられたポリシリコンゲートを有してもよい。
【００６９】
連続的な拡散、共有されるコンタクト、ミラーリングされた画素、および物理的列ごとに１つのｃｔ（列最上部）ラインおよび２つのｃｂ（列最下部）ラインを有するので、画素アレイ１４００は高密度である。グローバルなバルクコンタクトを、Ｐ−エピタクシ領域を有するＰ＋ウェハを用いることによって実現してもよい。
【００７０】
画素アレイ１４００の配置は、高速演算を提供する。行ラインｒｓ［０］およびｒｓ［１］は、相互に選択され、ｃｂ［０］およびｃｂ［１］を介して読み出される。これは、各列が２倍高速になることを可能にして、単一の読み出しのために使用可能にされた画素数が２倍および連続的なアレイの寄生負荷が２分の１になることにより、４倍速い読み出しをもたらす。１つの実施形態において、全アレイは、上半分と下半分とに分離される。これは、画素数の読み出しが一度に（最上部および最下部の両方からの）２倍および連続的なアレイの寄生負荷が２分の１になることにより、さらに４倍速い読み出し時間をもたらす。したがって、連続的なアレイを選択した１行にわたる速度の増加分のトータルは、１６倍である。
【００７１】
１つの実施形態において、画素アレイの上部半分および下部半分の双方は、読み出しの間に同時に作動させてもよい。これは、上半分と下半分との間の読み出しの多重化を可能にすることができる。例えば、一方の半分は、「洗浄（ｗａｓｈ）」（例えば、画素デバイス上のウェルから反応物質をフラッシングする）をすることができ、他方の半分は、読み出しを実行することができる。他方の半分が一旦読み出されたら、２つの半分のための読み出しが切り替えられる。
【００７２】
１つの実施形態において、２Ｔ画素設計は、図１１〜図１４に記載したような１つの化学的感応性トランジスタおよび１つの列選択デバイスではなく、２つの化学的感応性トランジスタ（例えばＩＳＦＥＴ）を組み込むことができる。双方の化学的感応性トランジスタ（またはＩＳＦＥＴ）は、ＮＭＯＳまたはＰＭＯＳデバイスであり得るし、ソースフォロワまたはソース接地の読み出しモードで構成できる。このような２Ｔ画素の可能な用途とは、特定の分析物に対する第１の化学的感応性トランジスタの感応性が、第２の化学的感応性トランジスタの感応性と異なる場合であり得、これは、ローカル／画素内の差動測定法の実施を可能にする。あるいは、双方の化学的感応性トランジスタが特定の分析物に対して同じ感応性を有してもよく、これは、ローカル／画素内の平均値測定の実施を可能にする。これらは、この実施形態のための可能な用途の例のうちの２つであり、本明細書の記載に基づいて、当業者は、２つの化学的感応性トランジスタ（例えばＩＳＦＥＴ）を組込む２Ｔ画素設計の他の用途を認識するであろう。
【００７３】
１つの実施形態において、列回路は、サンプリング回路にソースフォロワモードまたはソース接地モードのいずれかにおいて、ソース側またはドレイン側の列選択のいずれかを行うことができるように、列ラインを取り替えることを可能にする。
【００７４】
容量電荷ポンプ
上記のもののような１つ以上のトランジスタを備える化学的感応性画素から出力電圧を増幅するために、１つ以上の電荷ポンプを用いてもよい。
【００７５】
図１５は、本発明の１つの実施形態による、２倍の電圧利得を有する容量電荷ポンプを示す。電荷ポンプ１５００は、φ１スイッチ１５０１、１５０２、１５０３および１５０４と、φ２スイッチ１５０５および１５０６と、コンデンサ１５０７および１５０８とを備えてもよい。Ｖｒｅｆ１およびＶｒｅｆ２は、出力信号の所望のＤＣオフセットを取得するために設定され、その両方は、ブースト段階の間に出力の飽和を回避するために選択される。電荷ポンプの動作は、タイミング信号が制御してもよく、タイミング信号は、タイミング回路が供給してもよい。
【００７６】
時間ｔ０においては、スイッチはすべてオフである。
【００７７】
時間ｔ１において、φ１スイッチ１５０１、１５０２、１５０３および１５０４がオンになる。トラック位相が始まってもよい。イオン感応性画素に由来しうる入力電圧Ｖｉｎは、コンデンサ１５０７および１５０８を充電し始めてもよい。
【００７８】
時間ｔ２においては、φ１スイッチ１５０１、１５０２、１５０３および１５０４がオフになり、コンデンサ１５０７および１５０８は、Ｖｉｎ−Ｖｒｅｆ１まで充電される。
【００７９】
時間ｔ３においては、φ１スイッチ１５０１、１５０２、１５０３および１５０４がオフのままである一方で、φ２スイッチ１５０５および１５０６は、オンになる。ブースト位相が始まってもよい。コンデンサ１５０７は、コンデンサ１５０８を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に半分にされるので、全キャパシタンスにわたる電圧は２倍になり、ＶｏｕｔはＶｉｎのほぼ２倍なる。
【００８０】
次工程から利得回路を切り離すために、ソースフォロワＳＦを用いてもよい。
【００８１】
電荷ポンプ１５００は、仮想接地を設けるために、ノイズの多い増幅器なしで、２倍の利得を供給できる。
【００８２】
図１６は、本発明の１つの実施形態による電荷ポンプを示す。
【００８３】
時間ｔ０において、スイッチはすべてオフである。
【００８４】
時間ｔ１において、φ１スイッチ１５０１、１５０２、１５０３、１５０４、１６０１および１６０２がオンになる。トラック位相が始まってもよい。入力電圧Ｖｉｎ（それはイオン感応性画素に由来しうる）は、コンデンサ１５０７、１５０８および１６０４を充電し始めてもよい。
【００８５】
時間ｔ２においては、φ１スイッチ１５０１、１５０２、１５０３、１５０４、１６０１および１６０２が、オフになり、コンデンサ１５０７、１５０８および１６０４は、Ｖｉｎ−Ｖｒｅｆ１に充電される。
【００８６】
時間ｔ３においては、φ１スイッチ１５０１、１５０２、１５０３、１５０４、１６０１および１６０２が、オフのままである一方で、φ２スイッチ１５０５および１６０３はオンになる。ブースト位相が始まってもよい。コンデンサ１５０７は、コンデンサ１５０８および１６０４を通じて放電し始めてもよく、コンデンサ１５０８は、コンデンサ１６０４を通じて放電し始めてもよい。コンデンサは、トラック位相の間は並列でブースト位相の間は直列であり、且つ全電荷が一定のままで全キャパシタンスがブースト位相の間に３分割されるので、全キャパシタンスにわたる電圧は３倍になり、ＶｏｕｔはＶｉｎのほぼ３倍になる。
【００８７】
図１７は、本発明の１つの実施形態による電荷ポンプの１つの実施形態を示す。図１５内の示される２つの電荷ポンプ１５００は直列に接続され、これにより利得パイプラインを可能にしかつ入力電圧Ｖｉｎを４倍に増幅する。
【００８８】
利得をさらに増加させるために、付加的な直列電荷ポンプを付加することができる。多段電荷ポンプにおいて、コンデンサ値は、段から段まで同じサイズである必要がない。コンデンサによって消費された全領域が利得の平方により増加することが認められ得る。場合によりこの特徴は、領域利用率、消費電力、およびスループットに関して望ましくない可能性があるが、適切なコンデンササイズを用いたときに、イオン感応性画素によって生じる全ノイズおよび関連する流体のノイズが、電荷ポンプＫＴ／Ｃノイズよりも大きな場合には、電荷ポンプをこれらの不利益なしで用いることができる。
【００８９】
図１８は、本発明の１つの実施形態による電荷ポンプの１つの実施形態を示す。ソースフォロワＳＦＰとスイッチφｆｂとを含むフィードバック経路が電荷ポンプ１５００に付加され、これは、電荷ポンプの入力に出力Ｖｏｕｔを戻す。
【００９０】
時間ｔ０においては、スイッチはすべてオフである
【００９１】
時間ｔ１において、スイッチφｓｐはオンであり、電荷ポンプ１５００の入力に入力電圧Ｖｉｎを供給する。
【００９２】
時間ｔ２から時間ｔ５まで、図１５に関して先に記載されたように、電荷ポンプ１５００は、出力電圧Ｖｏｕｔを２（Ｖｉｎ−Ｖｒｅｆ１）まで押し上げるように動作する。
【００９３】
時間ｔ６からｔ７まで、スイッチφｆｂがオンであり、もとの電荷ポンプ１５００の入力に出力電圧２（Ｖｉｎ−Ｖｒｅｆ１）を戻し、第１のサイクルは終わる。
【００９４】
第２のサイクルの間、電荷ポンプ１５００は出力電圧を２（２（Ｖｉｎ−Ｖｒｅｆ１））増幅する。そのプロセスは、各々のサイクルの間に出力を増幅しながら、繰り返される。
【００９５】
ＣＣＤ系マルチトランジスタ能動画素センサアレイ
搬送波の閉じ込めおよび分離の両方を容易にするために、イオン感応性ＭＯＳ電極を、隣接電極に電荷結合する。イオン濃度の測定は、各々の画素において生じ、且つ電位障壁およびウェルによって閉じ込めた離散的な電荷パケットによって行う。イオン感応性電極は、障壁レベルまたは電位ウェルのいずれかとして、作用することができる。電荷ドメインでの動作は、以下の事項を含む（但し限定はされない）いくつかの有効性を与える。１）各々の画素内の複数の電荷パケットの蓄積を通じて信号レベルおよび改善された信号対ノイズを増加させる。２）ＭＯＳ検知および基準構造の優れた閾値整合。３）フリッカノイズの低減。４）グローバルスナップショット動作。
【００９６】
電極に隣接するイオンを検出するために、フローティング電極を用いる。アドレス指定可能な読み出しのためにアレイの中に配置することができる画素を形成するために、電極を、他の電極および他のトランジスタに電荷結合する。別の電極の中に、またはフローティングディフュージョン（ＦＤ）ノードの上に、または直接列ライン上に蓄積する電荷によって、利得を取得することが可能である。画素サイズの低減だけでなく信号レベルの増加も、両方とも得ることが望ましい。画素サイズを低減するために、補助的なトランジスタを省いてもよく、一定の活性化および非活性化シーケンスを有する電荷蓄積ノードが用いられてもよい。
【００９７】
イオン感応性（ＩＳ）蓄積画素は、以下の概念のうちのいくつかを含んでいる。
１．電極はＩＳ電極に電荷結合される。
２．電荷パケットのための搬送波（電子または正孔）のソース。
３．電荷パケットのために障壁またはウェルとして作用する基準電極。
４．電荷−電圧変換のためのフローティングディフュージョンノード。
５．アドレス指定可能な読み出しのために、バッファリングおよび分離を与えるための補助的なトランジスタ。
６．用途に左右される、いくつかまたはすべての補助的なトランジスタを省くためのシーケンス。
【００９８】
基本ＩＳ蓄積画素を図１９に示す。電荷蓄積は、読み出しの時に局所的に、または個別の蓄積時間の間に大域的に、生じる可能性がある。図１９に示す実施形態は、３トランジスタ３電極（３Ｔ３Ｅ）の画素である。３トランジスタは、リセットトランジスタＲＴと、ソースフォロワ１９０１と、行選択トランジスタＲＳとを含む。３つの電極は、電極ＶＳと、電極ＶＲと、イオン感応性電極１９０２とを含む。画素は、また、転送ゲートＴＸを含む。また、同時の蓄積および読み出しを可能にするための追加素子を有するＩＳ蓄積画素を構成することが可能である。これは、プロセスをパイプライン処理するために、例えばさらに２つの電極を付加することによって、行うことができる。基本構成において、リセット（ＲＴ）制御ゲートのソースに接続されるフローティングディフュージョンノード上に、電荷を蓄積する。ロールシャッター操作において、フローティングディフュージョン（ＦＤ）をＣＤ＝ＶＤＤにリセットする。そして、行を選択し、行選択（ＲＳ）によって作動させたソースフォロワを介して行を読み出す。次に、寄生コンデンサを放電したＦＤノード上に、電荷を蓄積する。そして、第２のサンプルを得る。サンプル間の差分は、イオン濃度を表現する。サンプルは、相対的に早く関連づけられ、時間内に得られる。したがって、読み出し回路の熱ノイズが除去され、１／ｆノイズが低減される。グローバルなシャッタモードで動作するために、すべてのＦＤノードをＶＤＤに同時にリセットする。そして、各々の分離されたＦＤノード上に、電荷を蓄積する。蓄積の後、ＲＳゲートを作動させることによって、各行を選択する。信号値は、ソースフォロワの負荷をもつ列ライン上に読み出される。次に、再び画素をリセットし、サンプリングする。サンプル間の差分は、イオン濃度を表現する。二重サンプリングを通じて、１／ｆノイズを低減する。しかしながら、リセット値が時間内に相関しないので、熱のリセットノイズは除外されない。熱ノイズは、サンプリングの前にサブスレッショルドリセットによるリセット動作に従うことによって、電力の半分に低減することができる。一般に、熱ノイズは、電荷蓄積により、信号とローレベルとに比較される。グローバルなシャッタを有する相関リセットスキームは、他の構成においても使用可能である。
【００９９】
基本電荷蓄積スキームを、表面電位図を用いて、図２０に示す。読み出しのためにトランジスタのみが用いられるので、電極のみを示す。これらのシーケンスの各々において、電位の増加は、電子を含む電位ウェルを示すのに一般的であるように示す。電荷蓄積の４サイクルを、図２０のＡ〜Ｑに示す。まず、すべての電荷をＩＳ電極下のチャネルから取り除き、ＦＤの高電位を用いて、チャネルを完全に使い尽くす（Ａ）。次に、ＴＸゲートは、閉じ込め障壁を生成する低電位に移行する（Ｂ）。ＩＳ電極におけるイオン濃度に比例した電荷パケットを生じるために、充填および流出の操作を用いる（Ｃ−Ｄ）。次のサイクルにおいて、電子により、放電するＦＤノードに、この電荷パケットを移送する。図は、ＦＤノード上に蓄積する電子を示すが、電圧は、実際には減少している。多くのサイクル後、図２０のＥ〜Ｑに示すように、信号対ノイズ比は、改善されており、信号は、利得とともに読み出され得る。信号を増幅するために、何百〜何百万ものサイクルを用いることができる。
【０１００】
他の実施形態において、電極の順序を切り替えてもよく、および／または、ウェルではなく障壁としてＩＳ電極を用いてもよい。画素の大型アレイを作動させるために、この蓄積ラインに、トランジスタを付加してもよい。補助的なトランジスタを、速度を増加させるために用いる。しかしながら、トランジスタが蓄積ラインの全画素アレイを作動させるのに必要ではないことは、留意するべきである。それどころか、トランジスタが必要でないように、アレイを分割することができる。１つの実施形態において、ＦＤノードを列ラインに接続する。画素を読み出す前に、列ラインをＶＤＤにリセットする。そして、列ライン上にその行のために直接蓄積する電荷によって、行を選択する。多くのサイクルの後、列は、イオン濃度に比例する値まで放電する。列ラインのキャパシタンスが行の合計数に左右されるので、必要とする蓄積量は、行の数に左右される。タイミングを拡張可能にするために、アレイをサブアレイに分割することができる。例えば、１００行ごとに、その結果グローバルなアレイに接続されるローカルソースフォロワバッファを含むことができる。この階層的アプローチは、高速読み出しにより大量の画素アレイを得るために、すべての読み出しスキームとともに一般に用いることができる。
【０１０１】
搬送波の熱活性のために、電荷パケットをノイズなしで生成することができない。各充填および流出操作は、ＫＴＣ（フローティングディフュージョンコンデンサ内の熱ノイズ）に比例した電荷誤差を生じる（ここで、Ｃはイオン感応性電極の領域のＣｏｘ倍に等しい）。充填操作の間、電荷は、電子のソースと閉じ込めウェルとの間を自由に流れることができる。しかしながら、流出操作の間、デバイスはサブスレッショルドモードに入り、搬送波は、主として一方向のみへの拡散によって移行し、これによって抵抗性チャネルの熱ノイズの半分がもたらされる。したがって、ｑが１個の電子の電荷をクーロン（１．６×１０ｅ−１９）で表現する場合には、各々の電荷パケットについて電子の全ノイズは、ｓｑｒｔ（ＫＴＣ／２）／ｑである。電子内の信号は、ＶＣ／ｑに等しい。ｎサイクルの後の信号対ノイズ比は、Ｖ×ｓｑｒｔ（２ｎＣ／ＫＴ）に等しい。蓄積サイクル数の平方根によって、信号対ノイズ比が改善することに留意されたい。小信号レベルについては、蓄積量は、ＶＲ基準電極とイオン感応性電極との間の閾値ずれに制限されると考えられる。すべての画素内に基準電極があり、且つ電極が電荷結合されるので、各々の電極対の間の相対的な閾値ずれは小さい。この差分は約１ｍＶであると仮定して、１０００蓄積サイクル以上が実現可能であるべきであって、それによって、３０倍超に信号対ノイズを改善する。例として、信号が１ｍＶであり、電極面積がＣｏｘ＝５ｆＦ／μｍ２をもつ１平方ミクロンである場合、１０００サイクル後の信号対ノイズ比は、５０対１である。その結果、信号レベルが１Ｖに達するので、他のノイズ源が関連しないものと推測する。明確にするために、支配的なノイズは、単純に周知の電荷パケット熱ノイズである。
【０１０２】
図２１および図２２は、２トランジスタのみを有するＩＳ蓄積画素を示す。行を読み出した後、非活性化シーケンスを用いることにより、選択トランジスタを省く。非アクティブ化するために、ＦＤノードは放電され、これによりＦＤノードの電位を低減し、その行のためのソースフォロワを停止させる。図２２の画素のための表面電位図を、図２３に示す。
【０１０３】
図２４は、２トランジスタおよび４電極を有するＩＳ蓄積画素を示す。この画素は、同じＦＤノードにおいて充填および流出の電荷パケットおよび読み出しすべてを生成する。第４の電極は、グローバルシャッター作用及び関連する二重サンプリングを可能にする。高速の読み出しのために、電荷蓄積が１／ｆノイズ拠出を十分に低減するならば、シングルサンプリングを用いることができる。図２５は、図２４の画素の基本操作のための表面電位図を示す。
【０１０４】
図２６は、１トランジスタおよび３電極を有するＩＳ蓄積画素を示す。チャネルを枯渇させ、同じノードから供給することができる。この画素は、電荷結合に左右され、信号範囲は、他の画素のための信号範囲よりも低い。
【０１０５】
いくつかの設計置換は、所望の動作モードに依存して可能である。ＣＣＤチャネルは、表面モードであり、好ましくは０．１３μｍ未満の標準ＣＭＯＳテクノロジで形成される。表面を閉じ込め、且つ他の欠陥を回避するために、追加のインプラントを付加することができる。チャネルストップおよびチャネルを、ドナーおよびアクセプタ不純物のインプラントから形成することができる。動作モードのために最適な電位プロファイルを生成するために、チャネルを複数のインプラントから作ることができる。
【０１０６】
図２７は、３トランジスタ（３Ｔ）能動画素センサの１つの実施形態を示す。３トランジスタは、リセットトランジスタ２７０１、ソースフォロワ２７０２、および行選択スイッチ２７０３である。リセットトランジスタ２７０１は、リセット信号ＲＳＴによって制御されるゲートと、画素のフローティングディフュージョン（ＦＤ）に連結されたソースと、固定電圧に接続されたドレインとを有する。ソースフォロワ２７０２は、リセットトランジスタ２７０１のソースに接続されたそのゲートと、固定電圧に接続されたそのドレインとを有する。行選択トランジスタ２７０３は、行ラインに接続されたそのゲートと、固定電圧に接続されたそのドレインと、列に接続されたそのソースとを有する。画素と相互に作用する他の電極は、転送ゲートＴＧと、イオン選択電極ＩＳＥと、入力制御ゲートＩＣＧと、入力拡散ＩＤとを含む。これらの３つの構成要素は、図１９のＶＳ、ＶＲおよびＴＸと同一の方法で動作される電荷結合電極を形成する。
【０１０７】
図２８は、３Ｔ能動画素センサの別の実施形態を示す。図２８のセンサと図２７に示すセンサとの間の相違は、センサ２８００が第２の入力制御ゲートＩＣＧ２を有するということであり、それは、イオン感応性電極の近くに電位障壁に対するさらなる制御を可能にする。
【０１０８】
図２９は、信号の変動を除去するために用いてもよいサンプルホールド回路を有する３Ｔ能動画素センサの１つの実施形態を示す。図示するように、行選択トランジスタ２７０３のゲートは、行選択シフトレジスタによって与えられるＲｏｗＳｅｌｍ信号によって制御される。行選択トランジスタ２７０３のソースを、電流シンクＩＳｉｎｋ２９０２と列バッファ２９０３とに連結する。電流シンクＩＳｉｎｋ２９０２は、電圧ＶＢ１によってバイアスされてもよく、列バッファ（それは増幅器であってもよい）は、電圧ＶＢ２によってバイアスされてもよい。
【０１０９】
サンプルホールド回路２９０１は、スイッチＳＨと、スイッチＣＡＬと、コンデンサＣｓｈと、増幅器Ａｍｐとを含んでもよい。入力されたスイッチＳＨは、列バッファ２９０３の出力に連結され、その出力は、スイッチＣＡＬ、コンデンサＣｓｈのアッパー部および増幅器アンプの入力を介して、電圧ＶＲＥＦに連結される。増幅器は、電圧ＶＢ２によってバイアスされる。増幅器の出力を、列選択シフトレジスタからの信号ＣｏｌＳｅｌｎによって制御されたスイッチ２９０４に連結する。スイッチ２９０４の出力は、出力端子Ｖｏｕｔに到達する前に、出力バッファ２９０５によってバッファリングされる。出力バッファは、電圧ＶＢ３によってバイアスされる。
【０１１０】
図３０は、相関二重サンプリング回路を有する３Ｔ能動画素センサの１つの実施形態を示す。図３０のセンサと図２９のセンサとの間の最も顕著な相違は、列バッファ２９０３から信号を測定するために、前者が相関二重サンプリング回路３００１を用いるということである。相関二重サンプリング回路３００１の増幅器は、その第１の入力において、スイッチＳＨおよびコンデンサＣｉｎを介して列バッファ２９０３の出力を受信する。増幅器は、第２の入力において基準電圧ＶＲＥＦを受信し、電圧ＶＢ２によってバイアスされる。リセットスイッチＲＳＴおよびコンデンサＣｆは、増幅器により平行に連結される。
【０１１１】
図３１は、４つの画素アレイのために用いられる２．５Ｔ能動画素センサの１つの実施形態を示す。画素の各々は、それ自身の転送トランジスタＴＸ１、ＴＸ２、ＴＸ３、およびＴＸ４と、それ自身のリセットトランジスタとを有する。各々の転送トランジスタのドレインを、同じ画素内のリセットトランジスタのソースに連結し、各々の転送トランジスタのソースを、ソースフォロワのゲートに連結する。
【０１１２】
図３２は、４つの画素アレイのための１．７５Ｔ能動画素センサの１つの実施形態を示す。画素の各々は、それ自身の転送トランジスタを有する。各々の転送トランジスタのソースを、同じ画素のフローティングディフュージョンに連結し、各々の転送トランジスタのドレインを、センサのリセットトランジスタＲＳＴのドレインに連結する。
【０１１３】
本発明のいくつかの実施形態を、本明細書に具体的に示し、記載した。但し、本発明の変更および変形物が、上記の教示により網羅されることは、十分に理解されるであろう。他の例において、実施形態を不明瞭にしないように、周知の操作、構成部品および回路は、詳細に記載していない。本明細書に開示された特定の構造的・機能的な詳細は、典型的なものであり得、必ずしも実施形態の範囲を限定しないことは、十分に理解され得る。例えば、いくつかの実施形態は、ＮＭＯＳにより記載される。当業者は、同様にＰＭＯＳを用いてもよいことを十分に理解するであろう。
【０１１４】
当業者は、本発明が様々な形式により実現されてもよいし、且つ様々な実施形態が単独でまたは組み合わせて実行されてもよいことを、前述の説明から十分に理解できる。したがって、本発明の実施形態は、その特定の例に関連して記載されているが、他の変更が図面、明細書および添付の特許請求の範囲に関する研究に熟練した実施者には明らかであるので、本発明の実施形態および／または方法の真の範囲を、そのように限定するべきでない。
【０１１５】
様々な実施形態を、ハードウェア要素、ソフトウェア要素、またはその両方の組み合わせを用いて実行してもよい。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、キャパシタ、誘導子など）、集積回路、特定用途向けＩＣ（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでもよい。ソフトウェアの例は、ソフトウエアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械語プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、プロシージャ、ソフトウェアインターフェース、アプリケーションプログラムインターフェース（ＡＰＩ）、命令セット、コンピューティングコード、計算機コード、コードセグメント、計算機コードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含んでもよい。１つの実施形態がハードウェア要素および／またはソフトウェア要素を用いて実行されるかどうかの判定は、所望の電算機の速度、電力レベル、耐熱性、処理サイクル量、入力データ速度、出力データ速度、メモリリソース、データバス速度、および他の設計または性能の制約などのいくつかの要素によって変動し得る。
【０１１６】
いくつかの実施形態について、例えば、実施形態による方法および／または操作を（もしマシンにより実行されるのであれば）マシンに実行させることができる命令または命令セットを格納できるコンピュータ読み取り可能な媒体または物品を用いて実行してもよい。このようなマシンは、例えば、任意の好適な処理プラットフォーム、コンピューティングプラットフォーム、コンピュータ装置、処理デバイス、コンピューティングシステム、処理システム、コンピュータ、プロセッサなども含み、ハードウェアおよび／またはソフトウェアの任意の適切な組み合わせを用いて実行されてもよい。コンピュータ読み取り可能な媒体または物品は、例えば、任意の好適な型のメモリユニット、メモリデバイス、メモリ物品、メモリ媒体、ストレージデバイス、ストレージ物品、記憶媒体および／またはストレージ装置（例えば、リムーバブルメディアまたは非リムーバブルメディア、消去可能メディアまたは非消去可能メディア、書き込み可能メディアまたは再書き込み可能メディア、デジタルメディアまたはアナログメディア、ハードディスク、フロッピーディスク、コンパクトディスクを使った読み出し専用メモリ（ＣＤ−ＲＯＭ）、書き込み可能コンパクトディスク（ＣＤ−Ｒ）、再書き込み可能コンパクトディスク（ＣＤ−ＲＷ）、光ディスク、磁気媒体、光磁気媒体、リムーバブルメモリカードまたはディスク、各種ディジタルバーサタイルディスク（ＤＶＤ）、テープ、カセットなど）を含んでもよい。命令は、任意の好適なハイレベル、ローレベル、オブジェクト指向、ビジュアル、コンパイル済みおよび／または翻訳済みのプログラミング言語を用いて実行される、ソースコード、コード、翻訳済みコード、実行可能コード、静的コード、動的コード、暗号化コードなどの任意の好適な型のコードを含んでもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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