(57)【特許請求の範囲】
【請求項１】
半導体ダイアセンブリであって、
積層の中の複数の半導体ダイス、
前記積層の中の複数の半導体ダイスの集積回路の間に介在し、前記集積回路を相互接続している導電要素、
前記積層の中の複数の半導体ダイスの間に介在し、前記集積回路から電気的に絶縁された熱伝導構造、
前記積層の中の複数の半導体ダイスの間、および前記導電要素および前記熱伝導構造の周りに位置する誘電材料、および
前記積層の中の複数の半導体ダイスの下に位置し、相対的により高い電力密度領域を含む周辺部に伸びる領域を含む、別の半導体ダイ、
を含む半導体ダイアセンブリ。
【請求項２】
前記別の半導体ダイおよび前記積層の中の最下段半導体ダイの間の導電要素、ならびに前記別の半導体ダイおよび前記積層の中の前記最下段半導体ダイの間、および前記導電要素の周りに位置する誘電材料をさらに含む請求項１に記載の半導体ダイアセンブリ。
【請求項３】
前記別の半導体ダイおよび前記積層の中の最下段半導体ダイとの間に電気的に絶縁された熱伝導構造が無い請求項２に記載の半導体ダイアセンブリ。
【請求項４】
前記別の半導体ダイより大きい横方向に広がりを持つ基板、および
前記積層の中の前記複数の半導体ダイスおよび前記別の半導体ダイの上に配置され、前記積層の中の最上段ダイおよび前記基板の表面と熱接触している熱放散構造、
をさらに含む請求項１に記載の半導体ダイアセンブリ。
【請求項５】
前記熱放散構造が、前記別の半導体ダイの前記相対的により高い電力密度領域とも熱接触している請求項４に記載の半導体ダイアセンブリ。
【請求項６】
前記熱放散構造が、前記積層の中の前記最上段ダイおよび前記別の半導体ダイの前記相対的により高い電力密度領域とサーマルインターフェースマテリアルを介して熱接触し、前記基板と封止材料を介して熱接触する請求項４に記載の半導体ダイアセンブリ。
【請求項７】
前記別の半導体ダイおよび前記積層の中の前記最下段半導体ダイの間の電気的に絶縁された熱伝導構造が、前記積層の中の前記複数の半導体ダイスの間の熱伝導構造により与えられる熱伝達能力より小さい熱伝達能力を与える請求項２に記載の半導体ダイアセンブリ。
【請求項８】
前記電気的に絶縁された熱伝導構造が、少なくとも熱ピラーおよび壁構造のうちの１つを含む請求項１に記載の半導体ダイアセンブリ。
【請求項９】
前記電気的に絶縁された熱伝導構造が熱ピラーを含み、前記熱ピラーが前記積層の中の前記複数の半導体ダイスの主要表面全体にわたり実質的に均一に分布する請求項８に記載の半導体ダイアセンブリ。
【請求項１０】
前記電気的に絶縁された熱伝導構造が熱ピラーを含み、前記熱ピラーが前記積層の中の前記複数の半導体ダイスの主要表面全体にわたり不均一に分布する請求項８に記載の半導体ダイアセンブリ。
【請求項１１】
前記電気的に絶縁された熱伝導構造が、熱ピラーを含み、
前記積層の中の２つの隣接する半導体ダイスの間の熱ピラーが、前記積層の中の前記２つの隣接する半導体ダイスの内の少なくとも１つの半導体ダイと前記積層の中の他の半導体ダイスの内の少なくとも１つの半導体ダイとの間の熱ピラーと垂直方向に整列されている請求項８に記載の半導体ダイアセンブリ。
【請求項１２】
前記電気的に絶縁された熱伝導構造が、複数の熱ピラーを含み、前記積層の中の２つの隣接する半導体ダイスの間の少なくとも１つの熱ピラーが、前記積層の中の前記２つの隣接する半導体ダイスの内の少なくとも１つの半導体ダイと前記積層の中の他の半導体ダイスの内の少なくとも１つの半導体ダイとの間の少なくとも１つの他の熱ピラーから、横方向に片寄っている請求項８に記載の半導体ダイアセンブリ。
【請求項１３】
前記電気的に絶縁された熱伝導構造が、前記積層の中の前記複数の半導体ダイスの間で前記導電要素と共に散在している請求項１に記載の半導体ダイアセンブリ。
【請求項１４】
前記積層の中の前記半導体ダイスがメモリダイスを含み、前記別の半導体ダイが論理ダイを含む請求項１に記載の半導体ダイアセンブリ。
【請求項１５】
前記別の半導体ダイが周辺部に伸びる領域を含み、前記周辺部に伸びる領域および前記別の半導体ダイ内部領域の内の１つが、前記相対的により高い電力密度領域を含む請求項１に記載の半導体ダイアセンブリ。
【請求項１６】
半導体デバイスであって、
積層の中の複数のメモリダイス、
前記積層の中の隣接メモリダイスの集積回路に電気的に接続している導電要素以外の、前記積層の中の隣接メモリダイスの間の複数の熱伝導構造、
前記隣接メモリダイスの間、および前記複数の熱伝導構造の周りに介在する誘電材料、
前記積層の底部に位置し、相対的により高い電力密度領域および相対的により低い電力密度領域を含む論理ダイであって、少なくとも一部の前記相対的により高い電力密度領域が、前記積層の少なくとも１つの側面を越えて、周辺部に伸びる論理ダイ、
前記論理ダイより大きな周辺横方向の広がりを有する前記論理ダイの下の基板、および
前記基板と熱接触し、前記積層の最上段メモリダイならびに前記論理ダイの前記相対的により高い電力密度領域と熱接触している、前記複数のメモリダイスおよび前記論理ダイの上に配置されたリッド、
を含む半導体デバイス。
【請求項１７】
前記複数の熱伝導構造が、ピラーおよび壁の内の少なくとも１つを含む請求項１６に記載の半導体デバイス。
【請求項１８】
前記複数の熱伝導構造がピラーを含み、前記熱ピラーが前記積層の前記半導体ダイスの主要表面全体にわたり実質的に均一に分布している請求項１７に記載の半導体デバイス。
【請求項１９】
前記複数の熱伝導構造がピラーを含み、前記ピラーが前記積層の前記半導体ダイスの前記主要表面全体にわたり不均一に分布している請求項１７に記載の半導体デバイス。
【請求項２０】
前記複数の熱伝導構造がピラーを含み、前記積層中の２つの隣接半導体ダイスの間のピラーが、前記積層中の前記２つの隣接する半導体ダイスの内の少なくとも１つ、および前記積層の中の他の半導体ダイの少なくとも１つの間のピラーと垂直に整列している請求項１７に記載の半導体デバイス。
【請求項２１】
前記複数の熱伝導構造がピラーを含み、前記積層の中の２つの隣接する半導体ダイスの間の少なくとも１つのピラーが、前記積層の中の前記２つの隣接する半導体ダイスの内の少なくとも１つ、および前記積層の中の他の半導体ダイの内の少なくとも１つの間の少なくとも１つの他のピラーから、横方向に片寄っている請求項１７に記載の半導体デバイス。
【請求項２２】
前記複数の熱伝導構造が、前記積層の前記半導体ダイスの間に導電要素と共に散在している請求項１６に記載の半導体デバイス。
【請求項２３】
少なくとも２つの隣接メモリダイスの間の前記複数の熱伝導構造パターンが、前記少なくとも２つの隣接メモリダイスの内の少なくとも１つ、および別のメモリダイの間の他の熱伝導構造のパターンとは、少なくとも部分的に異なっている請求項１６に記載の半導体デバイス。
【請求項２４】
少なくとも２つの隣接メモリダイスの間の複数の熱伝導構造が、前記積層の周辺内の少なくとも１つの領域中で、前記積層の周辺内の少なくとも１つの他の領域中での熱伝達能力より大きな熱伝達能力を与えるように大きさが決められていることと構成されていることとの少なくとも１つがなされている請求項１６に記載の半導体デバイス。
【請求項２５】
前記積層の中の最下段メモリダイおよび前記論理ダイとの間に別の複数の熱伝導構造をさらに含み、前記別の複数の熱伝導構造が、前記論理ダイおよび前記最下段メモリダイとの間で、前記積層中の隣接メモリダイスの間の前記複数の熱伝導構造により与えられる熱伝達能力より小さい熱伝達能力を与えるように大きさが決められていることと構成されていることとの少なくとも１つがなされている請求項１６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権主張）
本出願は、２０１２年９月１３日出願の米国特許出願第１３／６１３，２３５号の利益を主張する。この特許出願は、２０１１年１１月１４日出願の米国仮出願特許第６１／５５９，６５９号の利益、および２０１１年１１月１４日出願の米国仮出願特許第６１／５５９，６６４号の利益を主張する。また、本出願は、２０１２年９月１３日出願の「多重熱経路を備えた積層半導体ダイアセンブリおよび関連システムおよび方法（ＳＴＡＣＫＥＤ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＩＥ  ＡＳＳＥＭＢＬＩＥＳ  ＷＩＴＨ  ＭＵＬＴＩＰＬＥ  ＴＨＥＲＭＡＬ  ＰＡＴＨＳ  ＡＮＤ  ＡＳＳＯＣＩＡＴＥＤ  ＳＹＳＴＥＭＳ  ＡＮＤ  ＭＥＴＨＯＤＳ）」の名称の米国特許出願第１３／６１３，５４０号に関連する。
【０００２】
（技術分野）
本開示の実施形態は、温度管理強化型半導体ダイアセンブリ、このようなアセンブリを含む半導体デバイス、および関連方法に関する。
【背景技術】
【０００３】
回路の高密度化は、半導体デバイス生産者の継続した目標である。長い間支持されている構造の１つは、垂直積層半導体ダイスアセンブリで、少なくともそのダイスの一部は電気的に相互接合されており、また、積層ダイアセンブリは、導電性パターンを有する基板などの高位レベルパッケージングに機械的、電気的に接続されている。
【０００４】
複数の積層半導体ダイスを採用した構造の１つは、マイクロピラー（Ｍｉｃｒｏｐｉｌｌａｒ）グリッドアレイパッケージ（「ＭＰＧＡ」）である。このようなパッケージは、最上段ダイから最下段ダイまで垂直に相互接続された複数の（例えば、４つ）ダイナミックランダムアクセス（ＤＲＡＭ）半導体メモリダイスの積層を含み、非制限的例の、システムオンチップ（ＳｏＣ）ダイ、などの論理ダイに接続するために、複数の電気導電性ピラーが、最下段メモリダイの下側から伸びる。
【０００５】
論理ダイまたはＳｏＣダイの供給者は、通常、それらのデバイスを、ボールグリッドアレイ（ＢＧＡ）基板、などのインターポーザにマウントする。この場合、論理ダイまたはＳｏＣダイは、ＭＰＧＡの下側の導電性ピラーに接続するための導電性貫通孔を有する。ＭＰＧＡは、インターポーザ上の論理ダイまたはＳｏＣダイにマウントされ、次に、アセンブリが、封止剤を使って完成ボールグリッドアレイ（ＢＧＡ）パッケージ中にオーバーモールドされる。
【０００６】
上述の構造は、高速メモリアクセスを可能とし、必要電力を減らす。
【０００７】
特に有望なＭＰＧＡ実装の１つは、所謂「ハイブリッドメモリキューブ」（ＨＭＣ）で、ＤＲＡＭダイスの垂直積層の下の高速論理ダイを組み込んだダイアセンブリは、シリコン貫通孔（ＴＳＶ）で相互接続される。ＤＲＡＭダイスは、特に、データのみを処理し、一方、論理ダイは、ＨＭＣ内の全ＤＲＡＭ制御を提供するように構成される。この設計は、レイテンシを減らし、バンド幅と速度を大きく改善する一方で、電力需要および物理的スペース要求を顕著に低減し、また、複数のプラットホームおよび異なる論理ダイスを通して使用を許容する柔軟性を得ることが期待されている。
【０００８】
上記設計の最終製品は、特に、所謂「スマートフォン」、ラップトップおよびノートブックコンピューター、スーパーコンピューター、ＢＬＡＣＫＢＥＲＲＹ（登録商標）デバイス、ｉＰＨＯＮＥ（登録商標）およびｉＰＡＤ（登録商標）デバイスなどのモバイル電子デバイス、ならびにＤＲＯＩＤ（登録商標）デバイスを含む各種の用途があると思われる。
【０００９】
上で言及した設計の実装に関する重要な留意点の１つは、ダイアセンブリの底部にある論理またはＳｏＣダイにより動作中に生成される実質的な量の熱を効率的に温度管理し、それにより、通常、Ｔｍａｘと呼ばれるパッケージ内の各ダイの最大動作温度が、許容限度を超えないようにすることである。
【発明の概要】
【００１０】
本開示の一実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、積層中の半導体ダイス集積回路の間に介在し、それらを相互接続する導電要素、積層中の半導体ダイス間に介在し、集積回路から電気絶縁された熱伝導構造、ならびに積層中の半導体ダイス間、および導電要素と熱伝導性要素の周りに位置する誘電材料を含む。
【００１１】
別の実施形態では、半導体デバイスは、積層された複数のメモリダイス、積層中の隣接メモリダイスの間で、積層中の隣接メモリダイス集積回路を電気接続する導電要素以外の複数の熱伝導構造、および隣接メモリダイス間および複数の熱伝導構造の周りに介在する誘電材料を含む。論理ダイは、積層の底部にあって、相対的により高い電力密度領域と相対的により低い電力密度領域を含み、少なくとも一部の相対的により高い電力密度領域は、少なくとも積層の１つの側面を越えて周辺部に伸びる。論理ダイより大きい基板の周辺横方向の広がりは、論理ダイの下にあり、リッドは積層メモリダイスおよび論理ダイの上に配置され、基板と熱接触し、積層の最上段メモリダイおよび論理ダイの相対的により高い電力密度領域と熱接触している。
【００１２】
また別の実施形態は、第２の、より高いＴｍａｘ仕様の別の半導体ダイに電気接続された第１のＴｍａｘ仕様の積層半導体ダイスを含む半導体ダイアセンブリ内で生成された熱を分布させる方法であり、方法は、積層半導体ダイス間の電気導電要素以外の熱伝導構造を備えたもう一方の半導体ダイのすぐ隣の積層の半導体ダイから、もう一方の積層半導体ダイから最も離れた半導体ダイを経由した、熱放散構造への熱伝達を強化すること、もう一方の半導体ダイから積層のすぐ隣の半導体ダイへの熱伝達を抑制すること、および別の半導体ダイから熱放散構造へ熱を直接伝達すること、を含む。
【００１３】
さらなる実施形態では、半導体ダイパッケージは、周辺部に伸びる領域を有する論理ダイ上の積層メモリダイス、メモリダイス集積回路から電気絶縁された積層中の隣接メモリダイス間の熱伝導構造、積層最上段メモリダイと熱接触し、周辺部に伸びる論理ダイ領域を備えた熱放散構造、を含む。
【００１４】
またさらなる実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、相対的により低い電力密度領域および相対的により高い電力密度領域を含むその積層に隣接する別の半導体ダイ、積層中の半導体ダイス集積回路およびもう一方の半導体ダイの集積回路の間に介在し、それらを電気的に相互接続する導電要素、積層半導体ダイス間に挿入された電気絶縁された熱ピラー、ならびに、積層最上段ダイおよびもう一方の半導体ダイの相対的により高い電力密度領域と熱接触している熱放散構造、を含む。
【００１５】
さらなる実施形態では、複数の半導体ダイスを含むアセンブリ中の熱伝達を管理する方法は、一部のより高い電力のダイから、隣接するより低い電力のダイへの熱伝達を遅らせること、隣接するより低い電力のダイから、少なくとも１つの他のより低い電力のダイへの熱伝達を強化し、より高い電力のダイの別の部分から、隣接する熱放散構造へ熱を伝達すること、を含む。
【００１６】
さらに別の追加の実施形態では、マルチダイアセンブリは、別の半導体ダイ上に積層された半導体ダイ、および複数の横方向に間隔を置いて配置された、少なくとも１つの半導体ダイおよびもう一方の半導体ダイの間に介在し、これらから電気絶縁された熱伝導構造、を含む。
【図面の簡単な説明】
【００１７】
【図１】ハイブリッドメモリキューブとして構成された半導体デバイスパッケージの一部の側断面図である。
【図２】図１の半導体デバイスパッケージの一部の拡大側断面図である。
【図３Ａ】表面に導電要素および熱ピラーを備えた半導体ダイの一部の正面図である。
【図３Ｂ】表面に導電要素および熱ピラーを備えた半導体ダイの一部の正面図である。
【図３Ｃ】表面に導電要素および熱ピラーを備えた半導体ダイの一部の正面図である。
【図４】横方向に片寄らせた熱ピラーを備えた２つの積層半導体ダイスの拡大側断面図である。
【発明を実施するための形態】
【００１８】
半導体ダイアセンブリ、半導体ダイアセンブリを含む半導体デバイス、および半導体ダイアセンブリを製造する方法、が開示される。本明細書で使われる用語の「ウエハ」は、バルク半導体基板の形の種々の半導体材料を意味し、含み、従来の実質的に円形のウエハに限定されない。本明細書で使われる用語の「半導体材料」は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、および他のＩＩＩ−ＶまたはＩＩ−ＶＩタイプ半導体材料を意味し、含む。本明細書で使われる用語の「半導体ダイ」および「ダイ」ならびにそれらの複数形は、集積回路を有し、バルク半導体基板からダイシングされたセグメントまたはセグメント（複数）を意味し、含む。本明細書で使われる用語の「メモリダイ」およびその複数形は、非限定的例としての、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、および他のメモリ形態を含む全ての形態の集積回路メモリを意味し、含む。
【００１９】
以下の説明は、本開示の実施形態の完全な説明を行うために、材料タイプおよび処理条件などの特定の詳細を提供する。しかし、当業者なら、本開示の実施形態は、これらの特定の詳細を採用しなくても実施できることを理解するであろう。実際に、本開示の実施形態は、産業界で採用されている従来の半導体製造技術を併用すれば実施可能である。さらに、以下に提供される説明は、半導体デバイス製造用の完全なプロセスフローを形成していない。本開示の実施形態を理解するために必要なこれらのプロセス作業と構造のみが、以下で詳細に記載される。半導体構造から完全な半導体デバイスを形成する追加の作業は従来の製造技術で行うことができる。
【００２０】
次の詳細説明では、付随する図に対し参照が行われ、図は、説明の一部を構成し、図で本開示を実施できる具体的実施形態が例として示される。これらの実施形態は、十分詳細に説明されるので、当業者が本開示の実施形態を実施することが可能となる。しかし、他の実施形態も実行でき、本開示に包含される構造的、論理的、および電気的変更も実施可能である。本仕様書で示される図は、いずれかの特定のアセンブリ、メモリダイ、論理ダイ、またはシステムの実際の観察を意図するものではなく、本開示の実施形態をより完全に記載するために採用された理想化された表現を意図しているにすぎない。本明細書で呈示される図は、必ずしも縮尺通りではない。さらに、図間で共通の要素は、同じ、または類似の数字の呼称になっている。
【００２１】
本明細書で採用される用語の「約」、および所与のパラメータと一緒に使われる「実質的に」は、状況に応じて、通常の製造許容誤差、材料の変動値、測定装置の精度、制御の整合性、などの、その特定のパラメータに関する指定値からの誤差をそれぞれ意味し、含む。
【００２２】
ここで、図１〜４を参照すると、１つまたは複数の本開示の実施形態による半導体ダイアセンブリおよび半導体デバイスが記載されている。
【００２３】
一実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、積層中の半導体ダイスの集積回路の間に介在して相互接続する導電要素、集積回路から電気絶縁された積層中の半導体ダイス間の熱伝導構造、ならびに積層中の半導体ダイスの間、および導電要素と熱ピラーの回りに配置された誘電材料を含む。
【００２４】
図１は、ＢＧＡパッケージとして構成されたＨＭＣ１００の一部を模式的に示す。具体的には、図１は、ＨＭＣ１００の半分を示し、残りの半分が、示した半分の鏡像を構成する場合もある。しかし、ＨＭＣ１００は、対称的でも、そうでなくてもよく、対称性は、本開示の実施形態の実行と機能にとって重要ではない。高速論理ダイ１０２は、複数の外部電気導電要素１０４ａを使って、インターポーザ１０６の形の基板の（図示せず）回路に電気的および物理的に接続され、外部電気導電要素１０４ａは、論理ダイ１０２のインターポーザ１０６への取り付けを強化するために、エポキシなどの誘電封止剤材料１０５を貫通して伸びる。インターポーザ１０６は、次に、別の複数の外部電気導電要素１０４ｂを採用して高レベルパッケージングに接続する。外部電気導電要素１０４ａおよび１０４ｂは、通常のはんだボールとして示されているが、限定されないが、金属、導電性エポキシ、導体充填エポキシ、ならびにＺ軸異方性導電性フィルムのスタッド、バンプ、ピラーまたはカラム、などの種々の材料および構造を含む他の電気導電要素もＨＭＣ１００用の信号、電力および接地導体として使用可能である。
【００２５】
高速論理ダイ１０２は、垂直積層メモリダイス１０８ａ〜１０８ｄを越えて、メモリダイ積層１１０の１つまたは複数の側面の周辺部に伸びる。一実施形態では、メモリダイス１０８ａ〜１０８ｄは、ＤＲＡＭダイスである。ポーチまたはシェルフとして特徴付けられる場合もある、論理ダイ１０２の周辺部へ伸びる領域１１２は、相対的により高い電力密度領域１１４を含んでもよく、一方、論理ダイ１０２の内部領域は、相対的により低い電力密度領域１１８を含む。同様に、別の実施形態では、論理ダイ１０２の内部領域１１６は、相対的により高い電力密度領域を含み、周辺部に伸びる領域１１２は、相対的により低い電力密度領域を含んでもよい。一部の実施形態では、論理ダイ１０２は、２つ以上の相対的により高い電力密度領域を含んでもよい。高電力密度領域１１４は、例えば、ＳＥＲＤＥＳ（すなわち、シリアライザ−デシリアライザ）高速通信リンクを含んでもよい。より高い電力密度領域１１４は、ダイアセンブリの動作中の大きな熱源であり、本開示の実施形態に含めて、メモリダイス１０８ａ〜１０８ｄの内の１つまたは複数の熱誘導劣化および故障、ならびに、論理ダイ１０２の故障を避けることができる。
【００２６】
論理ダイ１０２およびメモリダイ１０８ａ、ならびにメモリダイス１０８ｂ〜１０８ｄは、複数の電気導電要素１２０により電気的に相互接続され、このそれぞれは、金属材料または導電性または導体充填エポキシなどの他の電気導電性材料のピラー、カラム、スタッドまたはバンプの形の飛び飛びの要素を含んでもよい。論理ダイ１０２およびメモリダイス１０８ａ〜１０８ｄのそれぞれの能動面とその反対にある裏側との間の電気接続は、導電性貫通孔１２２を使って行うことができ、これは、上記のように、この産業分野では、通常、シリコン貫通孔、または「ＴＳＶ」と呼ばれ、通常、従来法で形成され、誘電材料を使って、周辺半導体材料から電気絶縁される。一部の実施形態では、ＴＳＶは、１つまたは複数のダイスの部分厚さ中に伸びるのみでもよい。これは、信号、電力、および接地電位を伝達する目的で、望ましいバリア材料を含むライナー中に配置できる種々の導電性材料をＴＳＶとして使ってもよい。銅は、ＴＳＶの使用に適する材料の１つである。
【００２７】
導電要素１２０およびＴＳＶ１２２は、電気接続の付与に加えて、論理ダイ１０２からメモリダイ積層１１０への熱伝達も付与する。このような熱伝達は、メモリダイ積層１１０に対する、特に、論理ダイ１０２との熱的結合のために最下段メモリダイ１０８ａに対する有害作用のために望ましいものではない。具体的には、論理ダイ１０２により、および、特に、相対的により高い電力密度領域１１４により生成され、最下段メモリダイ１０８ａに伝達された熱、ならびに、メモリダイス１０８ａ〜１０８ｄにより生成される熱を、許容最大値未満のダイの温度で動作するように維持するために十分効率的にメモリダイ積層１１０を通して伝達できない場合が多い。従って、このような熱は、許容限度を越えるメモリダイ１０８ａ（および、時間が経過すると、メモリダイ積層１１０中の他のメモリダイス１０８でもおそらく）のＴｍａｘを生じ、メモリダイ１０８ａを劣化させ、最終的にそのダイに損傷を与える可能性がある。従って、本開示の実施形態は、ＨＭＣ１００または他のマルチダイアセンブリの一部内の熱伝達を選択的に遅らせ、および高めることにより温度管理を強化する機能および要素を提供する。
【００２８】
一実施形態では、本明細書では、「熱ピラー」と呼び、電気導電要素１２０（以降、「導電要素」と呼ぶ場合もある）とは区別され、電気導電性ピラーを含むことも可能な、また、論理ダイ１０２およびメモリダイス１０８ａ〜１０８ｄの集積回路を電気的に相互接続するピラー１３０の形の熱伝導構造を、メモリダイス１０８ａ〜１０８ｄの一部または全ての間に使用し、メモリダイ積層１１０からサーマルインターフェースマテリアル（ＴＩＭ）１３２へ、さらに最終的には、熱放散構造への熱伝達を選択的に促進できる。熱伝導構造は、また、１つの形は熱スプレッダとしても特徴付けでき、さらに、リッド１３４の構造にすることもできる。リッド１３４は、例えば、ＴＩＭで接合された熱放散改善用の複数のフィンまたは他の表面積増加構造を有するヒートシンク（図示せず）を備えてもよく、または、一体型ヒートシンク構造を含んでもよい。熱ピラー１３０は、メモリダイス１０８ａ〜１０８ｄの集積回路に電気接続しないで、それぞれのメモリダイ積層１１０のメモリダイス１０８ａ〜１０８ｄの間の熱伝達導管としてのみ作用する。熱ピラー１３０は、銅ピラー、スタッド、バンプまたはパッド、はんだキャップを有する銅ピラーもしくはスタッド、ニッケルバリア層およびはんだキャップを有する銅ピラーもしくはスタッド、の形の飛び飛びの要素、または限定されないが、銅、スズ、銀、およびインジウムを含む１つまたは複数の適切な材料を含む別の高熱伝導構造を含んでもよい。熱伝導率以外の熱ピラー１３０の特性は、それらの機能にとって重要ではなく、したがって、各種の材料を利用可能である。
【００２９】
特に、少なくとも一部の実施形態では、論理ダイ１０２からの熱伝達を制限するために、論理ダイ１０２および最下段メモリダイ１０８ａの間に熱ピラー１３０を採用できない。一方、熱ピラー１３０を使って、メモリダイ１０８ａから、上方のメモリダイス１０８ｂ〜１０８ｄおよびＴＩＭ１３２を通してリッド１３４への熱伝達を促進する。一部の実施形態では、論理ダイ１０２とメモリダイ１０８ａの間により少ない数の熱ピラー１３０を採用して、メモリダイス１０８ａ〜１０８ｄ間の熱ピラー１３０よりも少ない熱伝達能力を与えてもよい。図２は、多層構造の最下段メモリダイ１０８ａおよび第２のメモリダイ１０８ｂセグメントと併せて、論理ダイ１０２セグメントを含む図１の拡大部分を示す。図示されるように、電気導電要素１２０は、それぞれ、図１に示す方向であり、論理ダイ１０２とメモリダイス１０８ａ〜１０８ｄは、所謂「フリップチップ」方向であり、逆向きである。結合パッド１４２の下に銅ピラー１４０、銅ピラー１４０の下にニッケルバリア材料１４４、およびニッケルバリア材料１４４の下にはんだ材料１４６（例えば、Ｓｎ／Ａｇ、Ｓｎ／Ｐｂ）を含み、はんだ１４６は、リフロー時に対向する低位側ダイの導電性パッド１４８に接合される。図に示すように、銅ピラー１４０は、各メモリダイ１０８の能動面１５０上に形成されるが、それらはダイの裏面１５２上にあってもよく、また、導電性パッド１４８は、活性表面１５０上に形成できることが意図されている。
【００３０】
熱ピラー１３０は、導電要素１２０と同様に、またはそれと違うように構築してもよい。図２に示すように、熱ピラー１３０は、それぞれ、銅ピラー１４０、ニッケルバリア材料１４４、およびはんだ材料１４６を含んでもよく、この内の後者は、リフロー時に、反対側のダイ上の導電性パッド１４８に接合される。図２に示すように、熱ピラー１３０は、メモリダイ１０８ｂの能動面パッシベーション１５４上で、パッシベーション１５４から隆起するように配置してもよい。さらに、熱ピラー１３０と一緒に使われる導電性パッド１４８ｔは、能動面パッシベーション１５４を通ってＴＳＶ１２２に電気接続される導電要素１２０と一緒に使われる導電性パッド１４８とは違って、結合パッド１４２を通して、その上に導電性パッド１４８ｔがあるメモリダイ１０８ａと電気接触していない。むしろ、導電性パッド１４８ｔは、そのダイのパッシベーション１５６上に配置でき、パッシベーション１５６は、裏面パッシベーションとして図２に示される。
【００３１】
また、能動面パッシベーション１５４により熱ピラー１３０がメモリダイ１０８ｂから電気絶縁される場合には、導電性パッド１４８ｔおよび一部の実施形態では、点線で示されるバリア材料１５８、例えば、ＳｉＮｘ、ＳｉＯｘの内の少なくとも１つは、裏面１５２上に直接配置されてもよい。バリア材料１５８は、化学蒸着により沈積させた酸化ケイ素／窒化ケイ素を含んでもよい。バリア材料１５８は、裏面パッシベーション１５６が無い場合に裏面１５２上の導電性パッド１４８ｔの下の裏面１５２上に配置され、導電性パッド１４８の材料の、関連メモリダイ１０８の半導体材料中への望ましくない移動を防ぐことができる。他のバリア材料１５８には、限定されないが、窒化タングステンおよび窒化チタンが含まれてもよい。チタニウムまたはタンタルなどの追加の接着材料を、バリア材料１５８の沈着前に裏面１５２上に配置して、バリア材料１５８の関連ダイ１０８半導体材料への接合を促進してもよい。
【００３２】
誘電アンダーフィル材料１６０は、論理ダイ１０２および最下段メモリダイ１０８ａの間に伸び、ならびに各メモリダイス１０８ａ〜１０８ｄおよび１つまたは複数の隣接メモリダイス１０８ａ〜１０８ｄの間に伸び、導電要素１２０および熱ピラー１３０の周りに横方向に伸びる。例えば、キャピラリーアンダーフィル、プリアプライド用非導電性ペースト、非導電性フィルム、ウエハレベルアンダーフィル、または成形アンダーフィルを誘電アンダーフィル１６０として採用してもよい。
【００３３】
さらに、熱ピラー１３０は、導電要素１２０と類似の構造および材料含量であるように図示され、説明されているが、これは、例であり、限定されない。例えば、熱ピラー１３０は、一体型の銅ピラー、またははんだ材料キャップを有する銅ピラーを含んでもよいが、介在するバリア材料は無く、または、はんだバンプのみを含む場合さえある。さらに、低熱収支を伴う、低動作温度を必要とするアセンブリのために、および性能を高めるために、インジウムベースはんだ、などの低温はんだ材料を使ってもよい。１つの半導体ダイにより保持される熱ピラー１３０は、隣接する半導体ダイに接触させることのみが目的で、必ずしも、それに接合する必要が無い場合は、導電性パッド１４８を除外して、熱ピラー１３０の末端を、隣接半導体ダイ上のバリア材料１５８、例えば、ＳｉＮｘおよびＳｉＯｘの内の少なくとも１つに直接接触させてもよい。
【００３４】
例えば、熱ピラー１３０の形の熱伝導構造は、図１に示すように、メモリダイス１０８ａ〜１０８ｄの主要面（例えば、能動面および裏面）全体にわたり実質的に均一に分布されており、実質的に均一に熱伝達させられるようにすることが意図されている。しかし、このような熱ピラー１３０はまた、非均一に分布していてもよく、動作中により大きな熱発生を示す領域に、さらに多くの熱ピラーが配置されるが、このような領域は、この産業分野では、「ホットスポット」として特徴付けられている。このような非均質の熱ピラー分布は、単独または組み合わせた１つまたは複数の実施態様を含んでもよい。例えば、図３Ａに示すように、ホットスポット１５５に隣接して（例えば、上部に）導電要素１２０と共に散在している熱ピラー１３０（わかりやすくするために、「Ｔ」とも命名されている）は、メモリダイ１０８の他の領域の熱ピラー１３０より単位表面積当たり、より多くの数で、より小さいピッチであってもよい。図３Ｂでは、ホットスポット１５５に隣接して導電要素１２０と共に散在している熱ピラー１３０ａは、メモリダイ１０８の他の領域の熱ピラー１３０と、単位表面積当たり同じ数であってもよいが、例えば、より大きな円柱状熱ピラー１３０ａ１、卵型熱ピラー１３０ａ２、または矩形熱ピラー１３０ａ３などの、より大きな横断面積であってもよい。図３Ｃでは、熱伝導構造１３０ｂは、それ自体は、ピラーとして構成されなくともよいが、むしろ、直鎖または非直線壁構造として構成されている。従って、本明細書で使われる用語の「ピラー」は、種々の熱伝導構造を包含するために、限定する意味ではなく、包括的な意味で解釈されるべきである。さらに、わかりやすくするために、相対的特徴サイズは、縮小され、ピッチは拡大されているので、当業者なら、導電要素１２０ならびに熱ピラー１３０、１３０ａおよび１３０ｂの寸法およびピッチは、原寸に比例していないことを理解するであろう。
【００３５】
従って、少なくとも２つの隣接メモリダイスの間に伸びる熱伝導構造は、積層の周辺内の少なくとも１つの他の領域の熱伝達能力より大きな積層の周辺内の少なくとも１つの領域中の熱伝達能力を与える大きさに作られ、構成された少なくとも１つの構造であってもよい。
【００３６】
さらに、複数の熱伝導構造は、積層中の最下段メモリダイおよび論理ダイの間に伸び、複数の熱伝導構造は、積層中の隣接メモリダイス間に伸びる別の複数の熱伝導構造により与えられる熱伝達能力よりも、論理ダイおよび最下段メモリダイの間で小さい熱伝達能力を与える大きさに作られ、構成された少なくとも１つの構造であってもよい。
【００３７】
また、積層された種々のメモリダイス１０８の間に伸びる熱ピラー１３０が垂直に整列している必要はないことも意図されている。例えば、図４に示すように、メモリダイ１０８ｂからメモリダイ１０８ｃに伸びる熱ピラー１３０−１は、メモリダイ１０８ａからメモリダイ１０８ｂに伸びる熱ピラー１３０−２から、横方向に片寄っていてもよい。さらに、破線で示される熱伝導性材料の熱伝達線１３８は、熱ピラー１３０−１の位置から、熱ピラー１３０−２の上の位置まで横方向に伸びて、２つの熱ピラー１３０−１および１３０−２の間の熱伝達を促進してもよい。
【００３８】
ある実施形態では、半導体ダイパッケージは、周辺部に伸びる領域を有する論理ダイの上の積層メモリダイス、積層中の隣接メモリダイの間に伸び、メモリダイス集積回路から電気絶縁された熱伝導構造、ならびに積層中の最上段メモリダイ、および周辺部に伸びる論理ダイの領域と熱接触している熱放散構造、を含む。
【００３９】
一部の実施形態では、さらなる温度管理の強化には、適切なＴＩＭ１３２およびリッド封止材料１３６（図１）と組み合わせた、リッド１３４（図１）の材料の選択的使用を含んでもよい。このリッドは熱スプレッダとしても特徴付けることもできる。例えば、リッド１３４には、ニッケルコート銅、アルミニウム、または陽極酸化アルミニウムなどの金属材料；ＡｌＳｉＣ、ＡｌＮ、ダイアロイ（ｄｉａｌｌｏｙ：（ダイアモンド／金属合金））、またはＳｉなどの低熱膨張係数（ＣＴＥ）高熱伝導率セラミックまたは複合材料を含めてもよい。リッド１３４は、製造とアセンブリを容易にするため、および１つまたは複数の部分のリッド１３４の熱伝達特性を選択的に適合させるために、一体構造、または複数の部分を含んでもよい。さらに、リッド１３４としてマイクロヒートパイプを採用することもできるが、このような構造は複雑化をもたらし、従って高価になる。
【００４０】
ＴＩＭ１３２には、ポリマーＴＩＭ、例えば、シリコーンベースゲルまたは接着剤、またはエポキシを含めてもよい。また、ＴＩＭ１３２には、インジウムまたは他の（Ｓｎ、Ａｇ、など）はんだ、などの金属ＴＩＭを含めてもよく、またはダイアモンド様炭素（ＤＬＣ）またはカーボンナノチューブなどのさらに高性能な材料を含めてもよい。リッド封止材料１３６により、リッド１３４がインターポーザ１０６に固定されるので、ＴＩＭ１３２は、最上段メモリダイ１０８ｄとリッド１３４の間に接着または他の結合効果を付与できる（必要というわけではないが）ことに留意されたい。ＴＩＭ１３２用の適切な選択の１つは、ポリマーベースの金属充填ＴＩＭである。
【００４１】
再度、図１を参照すると、注目すべきは、一部の実施形態では、リッド１３４は、メモリダイ積層１１０および論理ダイ１０２の周辺部に伸びる領域１１２に対する選択された近接度に関して構成できることであり、リッド１３４の第１の部分１３４ａは、ＴＩＭ１３２セグメントを介して最上段メモリダイ１０８ｄに熱接触し、別のリッド部１３４ｂは、別のＴＩＭ１３２セグメントを介して論理ダイ１０２の周辺部に伸びる領域１１２と密接に熱接触し、および、さらなるリッド部１３４ｃは、リッド封止材料１３６を介してインターポーザ１０６と熱接触する。リッド１３４は、メモリダイス１０８ａ〜１０８ｄおよび論理ダイ１０２の両方を収容するキャビティ１７０を備えるように構成され、リッド部１３４ａのキャビティフロア１７２は、メモリダイ１０８ｄ用の熱接触領域を与え、別のリッド部１３４ｂのステップ１７４は、論理ダイ１０２の伸長周辺領域１１２用の熱接触領域を与え、およびさらなるリッド部１３４ｃのステップ１７６は、インターポーザ１０６との熱接触領域を与える。従って、２つの別々の熱伝達経路が提供される。
【００４２】
このような実施形態では、半導体デバイスは、積層された複数のメモリダイス；積層中の隣接メモリダイス間の熱伝導構造；隣接メモリダイス間および熱伝導要素の周りに介在する誘電材料；積層の底部に位置し、相対的により高い電力密度領域および相対的により低い電力密度領域を含み、少なくとも一部の相対的により高い電力密度領域が積層の少なくとも１つの側面を越えて周辺部に伸びる論理ダイ；論理ダイより大きい周辺横方向広がりのある論理ダイの下の基板；ならびにメモリダイスの積層および基板と熱接触している論理ダイの上に配置され、積層の最上段メモリダイと熱接触し、さらに論理ダイの相対的により高い電力密度領域と熱接触するリッド、を含む。
【００４３】
リッド封止材料１３６は、例えば、シリコーンベースもしくはエポキシベース接着剤、または、はんだ、などのいくつかの異なる形態を取ることができる。リッド１３４およびインターポーザ１０６の間のＳｉ−ＳｉまたはＣｕ−Ｃｕ直接リッド封止の使用、などの別の手法を取ってもよい。リッド封止材料１３６用の適切な選択の１つは、ＥＡ−６７００  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ａｄｈｅｓｉｖｅ（Ｄｏｗ  Ｃｏｒｎｉｎｇ  Ｃｏｒｐｏｒａｔｉｏｎ  ｏｆ  Ｍｉｄｌａｎｄ、Ｍｉｃｈｉｇａｎ）として提供されるシリコーンベース接着剤である。
【００４４】
一部の実施形態では、論理ダイ１０２およびメモリダイス１０８ａ〜１０８ｄの構造に関しては、パッシベーション材料の適切な選択を行うことにより、所望に応じ、熱伝達を遅らせるか、または高めることができる。例えば、従来のポリマーベースパッシベーション材料を、最下段メモリダイ１０８ａに面する論理ダイ１０２の主表面に、任意選択で、メモリダイ１０８ａの主表面側に、採用できる。このような材料、例えば、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、またはビスマレイミド−トリアジン（ＢＴ）樹脂は、０．２Ｗ／ｍＫ台の低熱伝導率を示す。このような材料の使用は、論理ダイ１０２からメモリダイ１０８ａへの熱伝達を都合よく遅らせる。他方、効率的な拡散バリアとして作用する、より高い２．０Ｗ／ｍＫ台の熱伝導率を示すパッシベーション材料を、メモリダイス１０８ａ〜１０８ｄの能動面パッシベーション１５４および裏面パッシベーション１５６の両方として採用し、リッド１３４への熱伝達を促進できる。適切な材料には、例えば、限定されないが、ＳｉＮｘ、ＳｉＯｘ、またはスピンオンガラス（ＳＯＧ）が含まれる。結晶質Ｓｉ３Ｎ４が３０Ｗ／ｍＫの熱伝導率を有するものとしてよく引き合いに出されるが、ウエハ処理に使われるような低温沈着条件を使うと、２．０Ｗ／ｍＫのより低い熱伝導率（κ値）が得られる。κ値は、例えば、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＮｄＯｘを加えることにより、１００Ｗ／ｍＫを越える値まで劇的に高めることができる。勿論、比較的薄いパッシベーション層の使用により、メモリダイ１０８と接触熱ピラー１３０の間の熱伝達が促進される。
【００４５】
アンダーフィル材料１６０には、上述のように、任意の適切な誘電材料または材料（複数）を使うことができる。しかし、論理ダイ１０２およびＤＲＡＭダイ１０８ａの間で相対的に低い熱伝導率（例えば、低κ）を示すアンダーフィルを採用して、熱伝達を抑制するのが望ましい場合があり、一方、ＤＲＡＭダイス１０８ａ〜１０８ｄ間で相対的に高い熱伝導率（例えば、高κ）を示し得る別の、異なるアンダーフィル材料を採用し、熱伝達を高めるのが望ましい場合もある。例えば、窒化ホウ素、シリカコート窒化アルミニウム、および酸化アルミニウム充填剤が、アンダーフィル材料の熱伝導を高める材料として提案されている。論理ダイ１０２およびメモリダイ１０８ａ間に配置するための適切なアンダーフィルは、約０．２〜約０．５Ｗ／ｍＫの熱伝導率を示す従来のキャピラリーアンダーフィルでもよい。相互隣接メモリダイス１０８ａ〜１０８ｄ間に、従来の非導電性の約０．５Ｗ／ｍＫの熱伝導率のノーフローエポキシペーストを配置することができる。しかし、論理ダイ１０２およびメモリダイ１０８ａ間、ならびに各メモリダイス１０８ａ〜１０８ｄ間に、同じまたは異なるアンダーフィル材料１６０を使ってもよい。
【００４６】
広い視点から、異なる熱伝導率を示す異なる誘電材料を積層された異なる半導体ダイス間にそれぞれ採用し、積層中の隣接ダイス間の熱伝達を促進、または抑制できる。同様に、異なる熱伝導率を示す誘電材料を垂直方向に隣接する半導体ダイスの異なる、横方向に間隔を隔てた領域の間に配置し、垂直方向の熱伝達を選択的に促進または妨害できる。例えば、多層構造の積層された半導体ダイスの相対的により高い電力密度領域を垂直方向に整列させ、高熱伝導率の誘電材料を相対的により高い電力密度領域と整列させた半導体ダイス間に採用して、熱伝達が強化された導管を提供でき、一方、隣接半導体ダイス間の横方向に隣接する領域か、または周辺領域により低い熱伝導率の誘電材料を充填し、熱伝達を抑制できる。
【００４７】
例えば、銅とはんだキャップの間にニッケルバリアを有する銅の熱ピラー１３０は、パッシベーションを介して約３０Ｗ／ｍＫ台の熱伝導率にすることができる。従って、十分な横断面積と十分な数の熱ピラー１３０の存在は、アンダーフィル材料１６０の相対的に限られた熱伝導率を相殺できる。勿論、論理ダイ１０２および最下段メモリダイ１０８ａ間に熱ピラー１３０の無い場合に低κアンダーフィル材料１６０を採用することにより、論理ダイ１０２および最下段メモリダイ１０８ａ間の熱伝達を都合よく抑制できる。
【００４８】
本開示の実施形態を大局的に捉えると、構造と材料の選択的使用を採用することにより、マルチダイアセンブリの異なる領域を選択的に、実質的に、熱結合または熱分断して、アセンブリの各ダイの全ての部品をＴｍａｘ未満の動作温度に維持できる。別の観点からのアプローチにより、本開示の実施形態を使って、選択的に、有利に、マルチダイアセンブリの種々のダイスにより生成される熱を再分布させることができる。
【００４９】
従って、本開示の実施形態は、第２の、より高いＴｍａｘ仕様の別の半導体ダイに電気接続された第１のＴｍａｘ仕様の積層半導体ダイスを含む半導体ダイアセンブリ内で生成される熱を分配する方法を含み、この方法は、積層半導体ダイス間の電気導電要素以外の熱伝導構造を備えたもう一方の半導体ダイのすぐ隣の積層半導体ダイから、もう一方の積層半導体ダイから最も離れた半導体ダイを経由した、熱放散構造までの熱伝達を強化すること、もう一方の半導体ダイからすぐ隣の積層半導体ダイへの熱伝達を抑制すること、およびもう一方の半導体ダイから熱放散構造へ直接熱を伝達すること、を含む。
【００５０】
将来の展望に関して、論理ダイ１０２、およびその上に４つのＤＲＡＭダイス１０８ａ〜１０８ｄの積層を採用したＨＭＣ１００の場合について検討してみよう。図１に示すように、より高い電力密度領域１１４を含んでもよい論理ダイ１０２の伸長周辺領域１１２は、ダイ積層１１０の１つまたは複数の側面を越えて周辺部に伸びる。ダイアセンブリ中に局所ホットスポットを生成する論理ダイ１０２の高い電力密度領域１１４は、従来の熱管理技術が採用される場合、銅ＴＳＶを使った場合でも、論理ダイ上のＤＲＡＭダイ積層１１０を採用する従来のパッケージ中で、３０℃のアセンブリのダイス中のＴｍａｘを高める原因となる可能性がある。
【００５１】
例えば、再度、図１を参照して、熱スプレッダとも呼ばれる従来のリッドは、ＴＩＭ１３２を介したダイ積層１１０の上端との熱接触のみであり、このようなリッドの内部プロファイルは、破線Ｌにより示され、より高い電力密度領域１１４を含む場合もある伸長周辺領域１１２がリッドの接触から外れる。結果として、論理ダイ１０２の周辺部に伸びる領域１１２から内部プロファイルＬを有するリッドまでの利用できる主熱伝達経路は、メモリダイ積層１１０を介するものになる。最底部ＤＲＡＭダイ１０８ａは、特に、論理ダイ１０２からの著しく増加した熱流に遭遇する。これは、仕様の要件より劇的に高い接合部温度、ＴｊおよびＴｍａｘを生ずる。対照的に、本開示の１つまたは複数の実施形態は、ＴＩＭ１３２およびリッド１３４のステップ１７４を介して論理ダイ１０２の周辺部に伸びる領域１１２に対し、第１の熱伝達経路（矢印ＨＴ１）を提供し、ＤＲＡＭダイス１０８ａ〜１０８ｄを実質的に迂回させる。最下段メモリダイ１０８からの熱、および論理ダイ１０２からの全ての残留熱に対しては、メモリダイス１０８ｂ〜１０８ｄを通る熱ピラー１３０による、およびＴＩＭ１３２からリッド１３４への、別の、第２の熱伝達経路ＨＴ２が提供される。従って、本開示の実施形態は、２つの分断された熱伝達経路ＨＴ１およびＨＴ２を提供し、ＨＭＣ１００の温度管理を強化し、最底部ＤＲＡＭダイ１０８ａのより低い動作温度を実現し、論理ダイ１０２およびＤＲＡＭダイス１０８ａ〜１０８ｄの両方を、それぞれの温度仕様に適合させる。
【００５２】
考察下の具体的な例では、論理ダイのＴｍａｘは、１０５℃未満で、ＤＲＡＭは、９５℃未満である。市販のＡＮＳＹＳ、Ｉｎｃ．、Ｃａｎｏｎｓｂｕｒｇ、Ｐｅｎｎｓｙｌｖａｎｉａの有限要素解析ＡＮＳＹＳ（登録商標）ＭＥＣＨＡＮＩＣＡＬコンピュータ支援エンジニアリング（ＣＡＥ）ソフトウェアを使って、４つのＤＲＡＭダイス１０８ａ〜１０８ｄ＋１つの論理ダイ１０２の積層に対し、数学的熱シミュレーションを行った。行ったシミュレーション用のパラメータ値は、以降で設定される。アセンブリの基板（例えば、インターポーザ１０６）側経由の熱流束放散は無いとして、論理ダイ１０２上で１１．２Ｗ電力、および各ＤＲＡＭダイ１０８上で１．６Ｗ電力の境界条件を採用した。論理ダイ１０２およびそれぞれのＤＲＡＭダイス１０８ａ〜１０８ｄは、約５０μｍ厚さ、室温で１４０Ｗ／ｍＫと動作温度で１１０Ｗ／ｍｋの熱伝導率（κ）のシリコンであると指定した。ダイス間のアンダーフィルは、κ＝０．５Ｗ／ｍＫとし、各ダイ能動面のパッシベーションを４μｍでκ＝０．２Ｗ／ｍＫのポリイミドと指定した。各ダイの裏面パッシベーションを別の０．５μｍのκ＝２．０Ｗ／ｍＫのシリコンナイトライドを含む１．５〜２μｍのポリイミドと指定し、また、κ＝１．５Ｗ／ｍＫの誘電ライナーを含む各ダイ内のＴＳＶ１２２をκ＝３９８Ｗ／ｍＫと指定した。ＴＩＭ１３２を３．８Ｗ／ｍＫの熱伝導率と指定した。ニッケルバリア層とＳｎＡｇはんだを有する３０μｍ直径の銅ピラーを含み、９８Ｗ／ｍＫの熱伝導率の導電要素１２０を備え、ＴＳＶと連通しているが、いずれのダイス間にも熱ピラー１３０がない状態で、また、論理ダイ１０２の周辺部に伸びる領域１１２と接触していない（図１の破線Ｌにより示されるように）従来の方式で構成されたリッドを採用した場合、成形品で、論理ダイのＴｍａｘは１２７．７℃であり、一方、最底部ＤＲＡＭのＴｍａｘは、１０８．９℃であった。図１に関して記載のように、３．８Ｗ／ｍＫの熱伝導率の５０μｍ厚さのＴＩＭおよび、論理ダイ１０２の周辺部に伸びる領域１１２上のリッド１３４の４００μｍオーバーラップを備えた本開示によるリッド１３４を使うことにより、論理ダイＴｍａｘは、１０５．９℃に低下し、一方、最低部ＤＲＡＭのＴｍａｘは、９８．９℃に低下した。アセンブリの全ダイス間で１００μｍのピッチの電気絶縁された３０Ｗ／ｍＫのパッシベーションを介した熱伝導率の３０μｍ直径の熱ピラー１３０を加える場合は、９９．０℃の論理ダイＴｍａｘの結果で、一方、Ｔｍａｘ最底部ＤＲＡＭは、９５．５℃の結果であり、論理ダイ１０２は、仕様内であったが、最低部ＤＲＡＭダイ１０８ａは、仕様からはまだ外れていた。しかし、最底部ＤＲＡＭダイ１０８ａおよび論理ダイ１０２の間の熱ピラー１３０を取り除くと、１０２．８℃の論理ダイＴｍａｘ、および９３．０℃のＤＲＡＭ  Ｔｍａｘとなり、十分仕様内であった。一部の熱ピラーは、論理ダイ１０２およびＤＲＡＭダイ１０８ａの間に採用され、仕様外の値までＤＲＡＭダイ１０８ａを加熱することなく、論理ダイ温度をさらに下げることが可能であることが意図されている。
【００５３】
上述のように、複数の半導体ダイスを含むアセンブリ中の熱伝達を管理する方法は、より高い電力のダイの一部から、隣接のより低い電力のダイへの熱伝達を遅らせること、隣接のより低い電力のダイから、少なくとも１つの他の低い電力のダイへの熱伝達を強化すること、およびより高い電力のダイの別の部分から、隣接する熱放散構造へ熱を伝達すること、を含む。
【００５４】
また、上述のように、本開示の実施形態は、別の半導体ダイ上に積層された半導体ダイ、および複数の横方向に間隔を置いて配置された、少なくとも１つの半導体ダイおよびもう一方の半導体ダイの間に介在し、少なくとも１つの半導体ダイおよびもう一方の半導体ダイから電気絶縁された熱伝導構造、を含むマルチダイアセンブリとして特徴付けできる。
【００５５】
個別メモリダイス１０８ａ〜１０８ｄの積層との関連で図示されているが、本開示は、また、より大きな、またはより小さいメモリダイスの使用、ならびにメモリダイスの複数の積層の使用、論理ダイ上の各積層、ならびにそれぞれ２つ以上のメモリダイを含む積層された部分ウエハセグメント、２つ以上の論理ダイを含むウエハセグメント上の多層構造の使用も意図している。
【００５６】
本開示の実施形態により与えられる上記に列挙した利点に加えて、また、導電要素１２０と関連して、ウエハ規模で行うことができるような電気メッキまたは無電解メッキによる熱ピラー１３０の形成は、構造の両方のタイプのメッキの改善された均一性を生ずることに留意されたい。
【００５７】
また、本開示は、選択的熱伝達抵抗、選択的熱伝達強化、およびアセンブリの部分内の、および外部への熱放散のための熱放散構造への熱伝達に関する選択的熱伝達再分布の形の温度管理のための構造と材料を備えたメモリおよび論理ダイス以外の半導体ダイスを組み込んだ、マルチダイアセンブリの１つまたは複数の実施形態の実施を意図している。このような熱放散構造およびこれらの組み合わせは、限定されないが、リッド、ヒートシンク、熱スプレッダ、マイクロヒートパイプ、などを含む。
【００５８】
上述の種々の実施形態では、半導体ダイアセンブリは、積層された複数の半導体ダイス、相対的により低い電力密度領域および相対的により高い電力密度領域を含むその積層に隣接する別の半導体ダイ、電気的に相互接続している積層中の半導体ダイスの集積回路およびもう一方の半導体ダイの集積回路の間の導電要素、積層半導体ダイス間に挿入された熱ピラー、および、積層最上段ダイおよびもう一方の半導体ダイの相対的により高い電力密度領域と熱接触している熱放散構造、を含む。
【００５９】
本開示は、種々の修正および代替形態が可能であるが、具体的実施形態は、図を用いて例として示され、本明細書で詳細に記載されてきた。しかし、本開示は、特定の開示形態に限定する意図はない。むしろ、本開示は、以下に添付の請求項およびそれらの法的等価物により規定される本発明の範囲内に入る全ての修正、等価物、および代替物を包含する。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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