(57)【特許請求の範囲】
【請求項１】
基板上に導電層及び絶縁層を形成し、前記絶縁層上に第１パターンマスクを形成する段階と、
前記第１パターンマスク及び前記絶縁層上に選択されたターゲット幅と同じ厚さを持つ第１スペーサ層を形成する段階と、
前記第１パターンマスクの上面を露出させるように、前記第１スペーサ層をエッチングして前記第１パターンマスクの側壁上に第１スペーサを形成する段階と、
前記第１パターンマスクを除去する段階と、
前記第１スペーサをエッチングマスクとして前記絶縁層をエッチングし、前記ターゲット幅の２倍の幅を持つパッド領域を有する第２パターンマスクを形成する段階と、
前記ターゲット幅と同じ厚さを持つ第２スペーサ層を前記パッド領域を満たしつつ前記導電層及び前記第２パターンマスク上に形成する段階と、
前記第２パターンマスク及び前記導電層の上面を露出させるように前記第２スペーサ層をエッチングし、前記第２パターンマスクの側壁上に第２スペーサを形成する段階と、
前記第２パターンマスクを除去する段階と、
前記ターゲット幅を持つ導電ライン及び前記ターゲット幅の２倍の幅を持つパッドを形成するために、前記第２スペーサをエッチングマスクとして利用して前記導電層をエッチングする段階と、
前記パッドを形成した後、前記導電ラインを互いに電気的に分離する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項２】
前記第１スペーサが前記第１パターンマスクを取り囲む場合、
前記第２スペーサが前記第２パターンマスクを取り囲み、前記パッド領域で前記ターゲット幅の２倍である第１方向の幅を持つ場合、及び
前記絶縁層が複数の層で形成され、かつ反射防止層を含む場合、のうち少なくとも一つを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記第１パターンマスクを形成する段階は、
第１方向に延長され、前記第１方向に垂直な第２方向に前記ターゲット幅の３倍である第２方向幅を持つ第１領域、前記第１領域の終部から第２方向に延長され、前記ターゲット幅の３倍である第１方向幅を持つ第２領域、及び前記第２領域から延長され第１突出部、第２突出部及び第３突出部を含む第３領域を形成する段階を含み、
前記第１突出部及び前記第３突出部は、前記第２突出部の両側面から前記ターゲット幅の４倍の間隔で離隔しており、前記ターゲット幅の２倍である前記第２方向幅を持つことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記第１パターンマスクを形成する段階は、複数の単位パターンを形成することを含み、単位パターンのそれぞれは、前記ターゲット幅の５倍の間隔を隔てて一体型に形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項５】
前記単位パターンのそれぞれは第１方向に延長される第１領域を持ち、前記ターゲット幅の３倍である前記第１方向に垂直な第２方向幅を持つことを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記単位パターンは第１方向の中心線に対して対称的に形成され、
中央の前記単位パターンの上部及び下部に配される前記単位パターンの前記第１方向の長さは、前記第１方向に垂直な第２方向に沿って前記第１方向の中心線から離れるに従って順に短くなることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項７】
前記絶縁層は、ＰＲ（ｐｈｏｔｏｒｅｓｉｓｔ）層、ＡＣＬ（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）、及びＣ−ＳＯＨ層のうち少なくとも一つを含み、
前記第１スペーサ層は、前記第１パターンマスクに対してエッチング選択比を持つ物質を含み、
前記第２スペーサ層は、前記絶縁層に対してエッチング選択比を持つ物質を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項８】
反射防止膜が前記絶縁層上にさらに形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項９】
前記第２パターンマスクは、前記絶縁層、反射防止膜、及び、前記第１スペーサ層の一部を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項１０】
第１層及び第２層を形成する段階と、
前記第２層上に第１パターンマスクを形成する段階と、
前記第１パターンマスク及び前記第２層上に選択されたターゲット幅と同じ厚さを持つ第１スペーサ層を形成する段階と、
前記第１パターンマスクの上面一部を露出させるように前記第１スペーサ層をブランケットエッチングして、前記第１パターンマスクの側壁上に第１スペーサを形成する段階と、
前記第１パターンマスクを除去する段階と、
前記第１スペーサをエッチングマスクとして利用して前記第２層をエッチングし、前記ターゲット幅の２倍の幅を持つパッド領域を有する第２パターンマスクを形成する段階と、
前記第１層及び前記第２パターンマスク上に前記ターゲット幅と同じ厚さを持つ第２スペーサ層を前記パッド領域を満たしつつ前記第２層及び前記第２パターンマスク上に形成する段階と、
前記第２パターンマスク及び前記第２層の上面を露出させるように前記第２スペーサ層をブランケットエッチングし、前記第２パターンマスクの側壁上に第２スペーサを形成する段階と、
前記第２パターンマスクを除去する段階と、
前記ターゲット幅を持つライン及び前記ターゲット幅の２倍の幅を持つパッドを形成するために、前記第２スペーサをエッチングマスクとして利用して前記第１層をエッチングする段階と、
前記パッドを形成した後、前記ラインを互いに電気的に分離する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項１１】
前記第１スペーサが前記第１パターンマスクを取り囲む場合、
前記第２スペーサが前記第２パターンマスクを取り囲み、少なくとも一つの選択領域で前記ターゲット幅の複数倍である第１方向の幅を持つ場合、及び
前記第２層が複数の層で形成される場合、のうち少なくとも一つを含むことを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１２】
前記第１層は反射防止膜を含むことを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１３】
前記第２層は、ＰＲ層、ＡＣＬ及びＣ−ＳＯＨ層のうち少なくとも一つを含むことを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１４】
前記第１スペーサ層が前記第１パターンマスクに対してエッチング選択比を持つ物質を含む場合、及び
前記第２スペーサ層が前記第２層に対してエッチング選択比を持つ物質を含む場合、のうち少なくとも一つを含むことを特徴とする請求項１０に記載の半導体素子の形成方法。
【請求項１５】
前記第２パターンマスクは、前記第２層、反射防止膜及び前記第１スペーサ層の一部を含むことを特徴とする請求項１０に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子の高密度領域に超微細な幅及び間隔を持つ高密度パターンを含む半導体素子の形成方法に関する。
【背景技術】
【０００２】
高度にスケーリングされた高集積半導体素子を製造する場合、フォトリソグラフィ工程の解像限界を超える微細な幅及び間隔を持つ微細パターンを具現する必要がある。これにより、既存のフォトリソグラフィ工程における解像限界以下の微細パターンを形成する方法を発展させることが有効であり、これらの微細パターンは、高密度及び高速動作を持つ半導体素子を形成するために使われうる。特許文献１には、２つの異なるパターンが形成されているマスクを利用して、被加工膜をエッチングするパターン形成方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１４０９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、フォトリソグラフィ工程の解像限界内で具現可能なサイズのパターンを利用して、超微細な幅及び間隔を持つ高密度パターンが形成された半導体素子の形成方法を提供するところにある。
また、本発明が解決しようとする他の課題は、高密度パターンの形成中にパッドのための別途のフォトリソグラフィ工程なしに自動でパッドを形成できる配置構造を持つ半導体素子の形成方法を提供するところにある。
【課題を解決するための手段】
【０００９】
本発明の半導体素子の形成方法は課題を解決するために、基板上に導電層及び絶縁層を形成し、絶縁層上に第１パターンマスクを形成する段階と、第１パターンマスク及び絶縁層上に選択されたターゲット幅と同じ厚さを持つ第１スペーサ層を形成する段階と、第１パターンマスクの上面を露出させるように、第１スペーサ層をエッチングして第１パターンマスク側壁上に第１スペーサを形成する段階と、第１パターンマスクを除去する段階と、第２パターンマスクを形成するために、第１スペーサをエッチングマスクとし利用して絶縁層をエッチングしターゲット幅の２倍の幅を持つパッド領域を有する第２パターンマスクを形成する段階と、導電層及び第２パターンマスク上にパッド領域を満たしつつターゲット幅と同じ厚さを持つ第２スペーサ層を形成する段階と、第２パターンマスク及び導電層の上面を露出させるように第２スペーサ層をエッチングする段階と、第２パターンマスクを除去する段階と、ターゲット幅を持つ導電ライン及びターゲット幅の２倍の幅を持つパッドを形成するために、第２スペーサをエッチングマスクとして利用して導電層をエッチングする段階と、パッドを形成したのちに導電ラインを互いに電気的に分離する段階と、を含むことを特徴とする。
【００１０】
また、本発明の半導体素子の形成方法は、第１スペーサが第１パターンマスクを取り囲む場合、第２スペーサが第２パターンマスクを取り囲み、パッド領域でターゲット幅の２倍である第１方向の幅を持つ場合、及び絶縁層が複数の層で形成され、かつ反射防止層を含む場合、のうち少なくとも一つを含む。
【００１１】
また、本発明の半導体素子の形成方法は、第１パターンマスクを形成する段階は、第１方向に拡張し、ターゲット幅の３倍である第１方向に垂直な第２方向幅を持つ第１領域、第２方向で第１領域の終部から拡張し、ターゲット幅の３倍である第１方向幅を持つ第２領域、及び第２領域から拡張して第１突出部、第２突出部及び第３突出部を含む第３領域を形成する段階を含み、第１突出部及び第３突出部は、第２突出部の両側面からターゲット幅の４倍の間隔で離隔しており、ターゲット幅の２倍である第２方向幅を持つ。
【００１２】
また、本発明の半導体素子の形成方法は、第１パターンマスクを形成する段階は、複数の単位パターンを形成することを含み、各単位パターンは、ターゲット幅の５倍の間隔を隔てて一体型に形成される。
【００１３】
本発明の本発明の半導体素子の形成方法は、それぞれの単位パターンは第１方向に拡張する第１領域を持ち、ターゲット幅の３倍である第１方向に垂直な第２方向幅を持つ。
【００１４】
本発明の半導体素子の形成方法は、単位パターンは第１方向の中心線に対して対称的に形成され、中央の単位パターンの上部及び下部に配される単位パターンの第１方向の長さは、第１方向に垂直な第２方向に順次に減少する。
【００１５】
本発明の半導体素子の形成方法は、絶縁層は、ＰＲ（ｐｈｏｔｏｒｅｓｉｓｔ）層、ＡＣＬ（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）、及びＣ−ＳＯＨ層のうち少なくとも一つを含み、第１スペーサ層は、第１パターンマスクに対してエッチング選択比を持つ物質を含み、第２スペーサ層は、絶縁層に対してエッチング選択比を持つ物質を含む。
【００１６】
本発明の半導体素子の形成方法は、反射防止膜（ＡＲＣ）が絶縁層上にさらに形成される。
【００１７】
本発明の半導体素子の形成方法は、第２パターンマスクは、絶縁層、反射防止膜、及び第１スペーサ層の一部を含む。
【００１９】
本発明は課題を解決するためにまた、第１層及び第２層を形成する段階と、第２層上に第１パターンマスクを形成する段階と、第１パターンマスク及び第２層上に選択されたターゲット幅と同じ厚さを持つ第１スペーサ層を形成する段階と、第１パターンマスクの上面一部を露出させるように第１スペーサ層をブランケットエッチングして、第１パターンマスクの側壁上に第１スペーサを形成する段階と、第１パターンマスクを除去する段階と、第２パターンマスクを形成するために、第１スペーサをエッチングマスクとして利用して第２層をエッチングしターゲット幅の２倍の幅を持つパッド領域を有する第２パターンマスクを形成する段階と、第１層及び第２パターンマスク上にターゲット幅と同じ厚さを持つ第２スペーサ層をパッド領域を満たしつつ第２層及び第２パターンマスク上に形成する段階と、第２パターンマスク及び第２層の上面を露出させるように第２スペーサ層をブランケットエッチングする段階と、第２パターンマスクを除去する段階と、ターゲット幅を持つライン及びターゲット幅の２倍の幅を持つパッドを形成するために、第２スペーサをエッチングマスクとして利用して第１層をエッチングする段階と、パッドを形成したのちに前記ラインを互いに電気的に分離する段階と、を含むことを特徴とする半導体素子の形成方法を提供する。
【００２０】
本発明の半導体素子の形成方法は、第１スペーサが第１パターンマスクを取り囲む場合、第２スペーサが第２パターンマスクを取り囲み、少なくとも一つの選択領域でターゲット幅の複数倍である第１方向の幅を持つ場合、及び第２層が複数の層で形成される場合、のうち少なくとも一つを含む。
【００２１】
本発明の半導体素子の形成方法は、第１層は反射防止膜を含む。本発明の半導体素子の形成方法は、第２層は、ＰＲ層、ＡＣＬ及びＣ−ＳＯＨ層のうち少なくとも一つを含む。
【００２２】
本発明の半導体素子の形成方法は、第１スペーサ層が第１パターンマスクに対してエッチング選択比を持つ物質を含む場合、及び第２スペーサ層が第２層に対してエッチング選択比を持つ物質を含む場合、のうち少なくとも一つを含む。
【００２３】
本発明の半導体素子の形成方法は、第２パターンマスクは、第２層、反射防止膜及び第１スペーサ層の一部を含む。
【発明の効果】
【００２４】
本発明による半導体素子の形成方法は、いままで開発されたリソグラフィ技術で提供される露光装備及び露光技術により得られる解像限界以内で具現可能なサイズを持つパターンを利用して、前述した超微細パターンを具現できる。
【００２５】
また、本発明による半導体素子の形成方法は、超微細導電ラインと共に導電ライン幅の２倍の幅を持つパッドが同時に形成されることで、パッド形成のための別途のフォトリソグラフィ工程が不要であり、またコネクタ領域でパッド形成のために十分な工程マージンを確保する問題を解決できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態によるメモリ素子のブロックダイアグラムである。
【図２】図１のメモリ素子に含まれたメモリセルアレイの回路図である。
【図３】本発明の第１実施形態による半導体素子の一部を示す平面図である。
【図４】図３のＡ部分を拡大して示す平面図である。
【図５Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図５Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図５Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図６Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図６Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図６Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図７Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図７Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図７Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図８Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図８Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図８Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図９Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図９Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図９Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１０Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図１０Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１０Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１１Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図１１Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１１Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１２Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図１２Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１２Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１３Ａ】本発明の第１実施形態による図３の半導体パターン形成過程を示す平面図である。
【図１３Ｂ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１３Ｃ】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１４】本発明の第１実施形態による図３の半導体パターン形成過程を示す断面図である。
【図１５Ａ】本発明の第２実施形態による半導体素子のパターン形成過程を示す平面図である。
【図１５Ｂ】本発明の第２実施形態による半導体素子のパターン形成過程を示す断面図である。
【図１６Ａ】本発明の第３実施形態による半導体素子のパターン形成過程を示す平面図である。
【図１６Ｂ】本発明の第３実施形態による半導体素子のパターン形成過程を示す断面図である。
【図１７Ａ】本発明の第４実施形態による半導体素子のパターン形成過程を示す平面図である。
【図１７Ｂ】本発明の第４実施形態による半導体素子のパターン形成過程を示す断面図である。
【図１８Ａ】本発明の第５実施形態による半導体素子のパターン形成過程を示す平面図である。
【図１８Ｂ】本発明の第５実施形態による半導体素子のパターン形成過程を示す断面図である。
【図１９】本発明によって製造された半導体素子を含むメモリカードのブロックダイアグラムである。
【図２０】本発明によって製造された半導体素子を含むメモリカードを採用するメモリシステムのブロックダイアグラムである。
【発明を実施するための形態】
【００２７】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。以下の説明において構成要素が他の構成要素の上部に存在すると記述される時、これは他の構成要素の真上に存在しても、その間に第３の構成要素が介在されてもよい。また、図面で各構成要素の厚さやサイズは説明の便宜及び明確性のために誇張され、説明と関係ない部分は省略される。図面上で同一符号は同じ要素を称する。一方、使われる用語は単に本発明を説明するための目的で使われたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。
【００２８】
（第１実施形態）
図１は、本発明の第１実施形態によるメモリ素子のブロックダイアグラムであり、図２は、図１のメモリ素子に含まれたメモリセルアレイの回路図である。
【００２９】
図１及び図２を参照すれば、ＮＡＮＤフラッシュメモリ素子などのメモリ素子は、メモリセルアレイ１０００、Ｘ−デコーダブロック２０００、Ｙ−デコーダブロック３０００、及びＰ−パス回路４０００を含む。
【００３０】
メモリセルアレイ１０００は、高密度構成で配列されたメモリセルのアレイで構成できる。かかるメモリセルアレイ１０００は、図２のようなアレイ構造を持つことができる。
【００３１】
Ｘ−デコーダブロック２０００は、メモリセルアレイ１０００のアクセス及び駆動のための周辺回路であって、アクセスされるメモリセルアレイ１０００のワードラインＷＬ、例えば、ワードラインＷＬ０からワードラインＷＬｍまでのｍ本（ｍ：1以上の整数）のワードラインを選択する役割を行う。
【００３２】
Ｙ−デコーダブロック３０００は、活性化されるメモリセルアレイ１０００のビットラインＢＬ、例えば、ビットラインＢＬ０からビットラインＢＬｎまでのｎ本（ｎ：１以上の整数）のビットラインを選択する役割を行う。
【００３３】
Ｐ−パス回路４０００はメモリセルアレイ１０００に連結されており、Ｙ−デコーダブロック３０００の出力に基づいてビットライン経路を割り当てる役割を行う。
【００３４】
図２を参照すれば、メモリセルアレイ１０００は複数のセルストリング１０１０を含むことができるが、それぞれのセルストリング１０１０は、直列に連結された複数のメモリセル１０２０を含むことができる。１本のセルストリング１０１０に含まれている複数のメモリセル１０２０のゲート電極は、それぞれ相異なるワードラインＷＬ０、ＷＬ１、…、ＷＬｍ−１、ＷＬｍに連結されうる。
【００３５】
また、セルストリング１０１０の両端には、それぞれ接地選択ラインＧＳＬに連結される接地選択トランジスタ１０４０と、ストリング選択ラインＳＳＬに連結されるストリング選択トランジスタ１０６０とが配されうる。接地選択トランジスタ１０４０及びストリング選択トランジスタ１０６０は、複数のメモリセル１０２０とビットラインＢＬ０、ＢＬ１、…、ＢＬｎ−１、ＢＬｎ及び共通ソースラインＣＳＬとの電気的連結を制御する。複数のセルストリング１０１０にかけて１本のワードラインに連結されたメモリセルは、ページ単位またはバイト単位を形成できる。
【００３６】
図１に例示されたメモリ素子で所定のメモリセルを選択して読み取り動作または書き込み動作を行うために、Ｘ−デコーダブロック２０００及びＹ−デコーダブロック３０００を利用して、メモリセルアレイ１０００のワードラインＷＬ０、ＷＬ１、…、ＷＬｍ−１、ＷＬｍ及びビットラインＢＬ０、ＢＬ１、…、ＢＬｎ−１、ＢＬｎを選択して、該当メモリセルを選択する。
【００３７】
ＮＡＮＤフラッシュメモリ素子は、複数のメモリセルが直列に連結された構造によって比較的高い集積度を持つ。しかし、最近チップサイズの縮小化のために、ＮＡＮＤフラッシュメモリ素子のデザインルールをさらに低減させることが求められている。また、デザインルールが低減するにつれて、ＮＡＮＤフラッシュメモリ素子を構成するために必要なパターンの最小ピッチ、すなわち、最小ライン幅及び最小ライン間隔も大きく低減している。本発明では、このように低減したデザインルールによる微細パターンを具現するために、これまで開発されたリソグラフィ技術で提供される露光装備及び露光技術により得られる解像限界以内で具現可能なサイズを持つパターンを利用して、十分な工程マージンを確保しながらも、超微細導電ライン及びパッドを含む半導体素子及びその半導体素子のパターン形成方法を提供する。
【００３８】
図３は、本発明の第１実施形態による半導体素子の一部を示す平面図である。
図３は、ＮＡＮＤフラッシュメモリ素子のメモリセル領域１０００Ａの一部と、メモリセル領域１０００Ａのセルアレイに連結される複数のワードラインまたは複数のビットラインなど複数の導電ラインをデコーダなどの外部回路に連結させるためのコネクション領域１０００Ｂの一部、そして周辺回路領域１０００Ｃの一部のレイアウトを例示する。
【００３９】
図３を参照すれば、第１実施形態による半導体素子は図示しない基板、第１導電ライン１１０、第２導電ライン１２０、及びパッド１３０を備える。
【００４０】
基板上にはメモリセル領域１０００Ａ、コネクション領域１０００Ｂ及び周辺回路領域１０００Ｃが定義されうる。メモリセル領域１０００Ａには複数のメモリセルブロック１０５０が形成されうるが、図３の場合、便宜のために１個のメモリセルブロック１０５０のみ図示している。
【００４１】
基板は半導体基板、例えば、ＩＶ族半導体基板、ＩＩＩ−Ｖ族化合物半導体基板、またはＩＩ−ＶＩ族酸化物半導体基板を含むことができる。例えば、ＩＶ族半導体基板はシリコン基板、ゲルマニウム基板またはシリコン−ゲルマニウム基板を含むことができる。基板は、バルクウェーハまたはエピタキシャル層を含むことができる。かかる基板には活性領域、素子分離膜、導電層及び絶縁層が形成されうる。
【００４２】
第１導電ライン１１０は、メモリセルブロック１０５０に配されるストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間で、第１方向（図３に示すｘ方向）に拡張する複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３でありうる。第２導電ライン１２０は、コネクション領域１０００Ｂでそれぞれの第１導電ライン１１０から第２方向（図３に示すｙ方向）に分岐されて第１導電ライン１１０と一体型に形成されうる。
【００４３】
パッド１３０は、コネクション領域１０００Ｂに第１導電ライン１１０または第２導電ライン１２０と一体に形成され、第１導電ライン１１０をデコーダなどの図示しない外部回路に連結させる機能をもつ。パッド１３０は第１導電ライン１１０及び第２導電ライン１２０と同時に形成され、パッド１３０の第１方向幅は、第１導電ライン１１０の幅の２倍でありうる。
【００４４】
以下、第１導電ライン１１０、第２導電ライン１２０及びパッド１３０の構造については、図４の以下でさらに詳細に説明する。
【００４５】
一方、第１導電ライン１１０の複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３は、第１方向（ｘ方向）にメモリセル領域１０００Ａからコネクション領域１０００Ｂまで互いに平行に延びることができる。このような複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３それぞれは、コネクション領域１０００Ｂに形成された第２導電ライン１２０及びパッド１３０を通じてデコーダなどの外部回路に連結されうることは、前述した通りである。
【００４６】
複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３は同一平面上に形成され、それぞれ４本の第１導電ライン１１２、１１４、１１６、１１８を含む複数の導電ライングループＭＧ１、ＭＧ２、…、ＭＧ１５、ＭＧ１６を構成できる。このような複数の導電ライングループＭＧ１、ＭＧ２、…、ＭＧ１５、ＭＧ１６のそれぞれは、４本の第１導電ライン１１２、１１４、１１６、１１８に対応する４本の第２導電ライン１２２、１２４、１２６、１２８及び４個のパッド１３２、１３４、１３６、１３８を含むことができ、４本の第２導電ライン１２２、１２４、１２６、１２８及び４個のパッド１３２、１３４、１３６、１３８は、それぞれ導電ライングループで同じ構造を持つことができる。
【００４７】
複数の導電ライングループＭＧ１、ＭＧ２、…、ＭＧ１５、ＭＧ１６は、中央部に位置する第１方向の中心線Ｒｘを基準に第２方向（ｙ方向）に向かって互いに対称となるように形成されうる。また、複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３は、中心線Ｒｘを基準に第２方向に向かうに従って、第１方向への長さが順に短くなる。すなわち、中心線Ｒｘに隣接する第１方向の導電ラインの長さが最も長く、中心線Ｒｘから遠ざかるほど導電ラインの第１方向の長さが短くなる。また、このような形状は、中心線Ｒｘを基準に第２方向に沿って、複数の導電ライングループＭＧ１、ＭＧ２、…、ＭＧ１５、ＭＧ１６それぞれの第１方向の長さが順次に減少すると説明されてもよい。
【００４８】
複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３のそれぞれは、メモリセル領域１０００Ａ及びコネクション領域１０００Ｂで均一な幅を持つことができる。例えば、複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３のそれぞれは、半導体素子の最小フィーチャー（ｆｅａｔｕｒｅ）サイズである１Ｆの幅を持つことができる。また、複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３それぞれの間は、１Ｆの均一な間隔が維持されうる。
【００４９】
図３には、例えば１個のメモリセルブロック１０５０に１６個の導電ライングループが含まれている。しかし、本発明はこれに限定されるものではない。すなわち、１個のメモリセルブロック１０５０に含まれる導電ライングループの数は特別に制限されず、１６個よりさらに小さいか、またはさらに大きい数の導電ライングループが含まれうるということはいうまでもない。
【００５０】
ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、それぞれ複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３の幅よりさらに大きい３Ｆの幅を持つことができる。そして、接地選択ラインＧＳＬと最外側導電ラインＭ００との間と、ストリング選択ラインＳＳＬと最外側導電ラインＭ６３との間には、それぞれ１Ｆの均一な間隔が維持されうる。
一方、周辺回路領域１０００Ｃには周辺回路用導電パターン７００が形成されうる。
【００５１】
第１導電ライン１１０、すなわち、複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、第２導電ライン１２０、パッド１３０、及び周辺回路用導電パターン７００はいずれも互いに同じ物質で形成できる。
【００５２】
一例で、複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３のそれぞれは、複数のメモリセルを構成するワードラインでありうる。他の例で、複数の導電ラインＭ００、Ｍ０１、Ｍ０２、…、Ｍ６１、Ｍ６２、Ｍ６３は、メモリセル領域１０００Ａで複数のメモリセルを構成するビットラインでありうる。この場合、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは省略されてもよい。周辺回路用導電パターン７００は、周辺回路用トランジスタのゲート電極を構成できる。
【００５３】
これまで、ＮＡＮＤフラッシュメモリ素子で説明したが、第１実施形態の半導体素子はこれに限定されず、複数の導電ラインが配され、かつ端部にパッドが形成されねばならないあらゆる半導体素子、例えば、ＤＲＡＭメモリ素子にも適用できるということはいうまでもない。
【００５４】
図４は、図３のＡ部分を拡大して示す平面図であって、複数の導電ライングループＭＧ１、ＭＧ２、…、ＭＧ１５、ＭＧ１６のうちいずれか一つ、例えば、導電ライングループＭＧ２の右側終端部分をさらに詳細に図示している。
【００５５】
図４を参照すれば、導電ライングループＭＧ２は第１導電ライン１１０、第２導電ライン１２０及びパッド１３０を含むことができる。
【００５６】
第１導電ライン１１０は４個の導電ライン、例えば、第１番から第４番までの第１導電ライン１１２、１１４、１１６、１１８を含み、メモリセル領域１０００Ａ（図３参照）からコネクション領域１０００Ｂまで第１方向（ｘ方向）に互いに平行に延びて形成されうる。このような第１番から第４番までの第１導電ライン１１２、１１４、１１６、１１８のそれぞれは１Ｆの幅を持ち、隣接する第１導電ラインの間に１Ｆの間隔を持つことができる。
【００５７】
第１導電ライン１１０は、上側から下側に順次に第１方向の長さが短くなる。例えば、第１番の第１導電ライン１１２が最も長く、第２番の第１導電ライン１１４が２番目に長く、第３番の第１導電ライン１１６が３番目に長く、第４番の第１導電ライン１１８が最も短い。
【００５８】
第２導電ライン１２０は４個の導電ライン、例えば第１番から第４番までの第２導電ライン１２２、１２４、１２６、１２８を含むことができる。このような第１番から第４番までの第２導電ライン１２２、１２４、１２６、１２８のそれぞれは、対応する第１番から第４番までの第１導電ライン１１２、１１４、１１６、１１８から第２方向（ｙ方向）に分岐されて形成され、それぞれ１Ｆの幅を持つことができる。
【００５９】
具体的には、第１番の第２導電ライン１２２は、第１番の第１導電ライン１１２の終端から第２方向の下方に延びた第１−１部分ａ１、及び第１−１部分ａ１の終端から第１方向の左方に延びた第１−２部分ｂ１を含むことができる。第２番の第２導電ライン１２４は、第２番の第１導電ライン１１４終端から第２方向の下方に延びた第２−１部分ａ２、第２−１部分ａ２終端から第１方向の左方に延びた第２−２部分ｂ２、第２−２部分ｂ２の終端から第２方向の下方に延びた第２−３部分ｃ、及び第２−３部分ｃの終端から第１方向の左方に延びた第２−４部分ｄを含むことができる。第３番の第２導電ライン１２６は、第３番の第１導電ライン１１６の終端から第２方向の下方に延びた第３−１部分ａ３及び第３−１部分ａ３の終端から第１方向の右方に延びた第３−２部分ｂ３を含むことができる。また、第４番の第２導電ライン１２８は、第４番の第１導電ライン１１８終端から第２方向の下方に延びた第４−１部分ａ４、及び第４−１部分ａ４の終端から第１方向の右方に延びた第４−２部分ｂ４を含むことができる。
【００６０】
第１番から第４番までの第２導電ライン１２２、１２４、１２６、１２８のそれぞれは、隣接する他の導電ライン、例えば、第１番から第４番までの第１導電ライン１１２、１１４、１１６、１１８、第１番から第４番までの第２導電ライン１２２、１２４、１２６、１２８、第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８のうちいずれか一つと１Ｆの間隔を持つことができる。このような間隔を維持するために、第１番から第４番までの第２導電ライン１２２、１２４、１２６、１２８は相異なる構造及び長さを持つことができる。
【００６１】
一方、第２−３部分ｃと第２−４部分ｄ、そして第３−１部分ａ３及び第３−２部分ｂ３は場合によって形成されないこともある。パッド１３０は４個のパッド、すなわち、第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８を含むことができる。第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８のそれぞれは、第１導電ライン１１０または第２導電ライン１２０から長方形が突出した形状に形成され、対応する第１番から第４番までの第１導電ライン１１２、１１４、１１６、１１８のそれぞれに電気的に連結されうる。かかる第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８のそれぞれの第１方向の幅は、第１導電ライン１１０の幅の２倍である２Ｆでありうる。
【００６２】
具体的に、第１番パッド１３２は、第１−２部分ｂ１で第２方向の上方に突出した構造で形成できる。第２番パッド１３４は、第２−２部分ｂ２で第２方向の下方に突出した構造で形成できる。第３番パッド１３６は、第３番の第１導電ライン１１６で第２方向の下方に突出した構造で形成できる。第４番パッド１３８は、第４−２部分ｂ４で第２方向の上方に突出した構造で形成できる。かかる隣接する第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８は他の導電ライン、例えば、第１番から第４番までの第１導電ライン１１２、１１４、１１６、１１８、第１番から第４番までの第２導電ライン１２２、１２４、１２６、１２８、第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８のうちいずれか一つと１Ｆの間隔を持つことができる。
【００６３】
一方、第１番パッド１３２、第２番パッド１３４、第３番パッド１３６、第４番パッド１３８は、グループ内の第２方向の中心線Ｒｙを基準に２個ずつ互いに対称の構造を持つことができる。例えば、第１番パッド１３２と第４番パッド１３８とが中心線Ｒｙに対して対称をなし、第２番パッド１３４と第３番パッド１３６とが中心線Ｒｙに対して対称をなすことができる。また、第１番パッド１３２と第２番パッド１３４とは、互いに逆方向に交差して突出する構造を持つことができ、第３番パッド１３６と第４番パッド１３８とも同じ構造を持つことができる。
【００６４】
第１実施形態における第１導電ライン１１０、第２導電ライン１２０及びパッド１３０は、現在のリソグラフィ技術で具現可能な所定形態のマスクパターンにダブルパターニング（Ｄｏｕｂｌｅ  Ｐａｔｔｅｒｎｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ、ＤＰＴ）工程を適用することで、同時に形成できる。第１実施形態のような第１導電ライン１１０、第２導電ライン１２０及びパッド１３０の構造が形成されるためには、最初にフォトリソグラフィ工程による適切なマスクパターン構造が形成される必要がある。このようなマスクパターン構造について、図５Ａから図１４までにおける半導体素子のパターン形成過程の説明においてさらに詳細に記述する。
【００６５】
第１実施形態で、第２導電ライン１２０及びパッド１３０が第１導電ライン１１０から第１方向の直角方向、すなわち、第２方向の下方に延長または突出して形成されるとした。しかし、本発明の実施形態がこれに限定されるものではなく、本発明の思想の範囲内で多様な構造を持つことができるということはいうまでもない。例えば、第１方向の中心線Ｒｘの上側に反対構造の第２導電ライン１２０及びパッド１３が形成されても、また、図１８Ｂのような構造で第２導電ライン１２０及びパッド１３０が形成されてもよい。
【００６６】
図５Ａから図１４までは、本発明の第１実施形態による図３の半導体素子のパターン形成過程を示す平面図及び断面図である。
【００６７】
ここで、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４は、第１実施形態による半導体素子のパターン形成過程の各段階についての平面図であり、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂは、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３ＡのそれぞれのＩ−Ｉ部分を切断した断面図であり、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃは、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３ＡのそれぞれのＩＩ−ＩＩ部分を切断した断面図である。
【００６８】
図５Ａから図５Ｃまでを参照すれば、基板５００上に導電層１００、絶縁層２００、及び反射防止層３００（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ、ＡＲＣ）を形成し、反射防止層３００上に所定形態のＰＲパターン４００を形成する。
【００６９】
基板５００は半導体基板、例えば、ＩＶ族半導体基板、ＩＩＩ−Ｖ族化合物半導体基板、またはＩＩ−ＶＩ族酸化物半導体基板を含むことができる。例えば、ＩＶ族半導体基板はシリコン基板、ゲルマニウム基板またはシリコン−ゲルマニウム基板を含むことができる。基板はバルクウェーハまたはエピタキシャル層を含むことができる。
【００７０】
このような基板５００上には、メモリセル領域１０００Ａ、コネクション領域１０００Ｂ及び周辺回路領域１０００Ｃなどが定義されうる。図５Ａから図５Ｃまでには、メモリセル領域１０００Ａの一部、及びコネクション領域１０００Ｂのみを図示している。このような基板５００上には複数の活性領域、素子分離層、導電層及び絶縁層が形成されうる。
【００７１】
導電層１００は、目標とする導電ラインまたはパッドが形成される層であって、ドーピングされたポリシリコン、金属、金属窒化物、またはこれらの組み合わせからなりうる。例えば、導電層１００でワードラインを形成する場合、導電層１００はＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ、ケイ化タングステン、及びポリシリコンからなる群から選択されるいずれか一つ、またはこれらの組み合わせからなる導電物質を含むことができる。または、導電層１００でビットラインを形成する場合、導電層１００は、ドーピングされたポリシリコンまたは金属を含むことができる。
【００７２】
絶縁層２００はハードマスク層であって、単一層または多重層構造で形成できる。例えば、多重層構造で形成される場合、絶縁層２００は所定のエッチング条件下で相異なるエッチング特性を持つ２層以上の複数のハードマスク層が積層された構造を持つこともある。絶縁層２００は、アッシング及びストリップ工程で容易に除去できる材料で形成できる。例えば、絶縁層２００は、ＰＲ、ＡＣＬ、または炭素含有量が総重量を基準として約８５〜９９重量％の比較的高い炭素含有量を持つ炭化水素化合物またはその誘導体からなる層（以下、「Ｃ−ＳＯＨ層」という）で形成できる。
【００７３】
絶縁層２００をＣ−ＳＯＨ層で形成する場合、導電層１００上に厚さ約１０００〜５０００Åの有機化合物層をスピンコーティング工程または他の蒸着工程をにより形成する。かかる有機化合物は、フェニル、ベンゼン、またはナフタレンなどの芳香族環を含む炭化水素化合物またはその誘導体からなりうる。また、有機化合物はその総重量を基準に約８５〜９９重量％の比較的高い炭素含有量を持つ物質からなりうる。有機化合物層を約１５０〜３５０℃の温度下で１次ベークして炭素含有層を形成できる。１次ベークは約６０秒間行われる。次いで、炭素含有層を約３００〜５５０℃の温度下で２次ベークし、かつ硬化させてＣ−ＳＯＨ層を形成する。２次ベークは、約３０〜３００秒間行われる。このように、炭素含有層を２次ベーク工程により硬化させることで、硬化された炭素含有層、すなわち、Ｃ−ＳＯＨ層上に他の膜質を形成する時、約４００℃以上の比較的高温下で蒸着工程を行っても蒸着工程中にＣ−ＳＯＨ層に悪影響が及ばなくなる。
【００７４】
反射防止層３００は、フォトリソグラフィ工程中に反射防止機能を行う層であって、単一層または多重層で形成できる。単一層で形成される場合には、例えば、ＳｉＯＮ層で形成できる。多重層で形成する場合には、ＳｉＯＮ層上に図示しない有機反射防止層をさらに形成できる。
【００７５】
ＰＲパターン４００は第１マスク層Ｍ１であって、反射防止層３００上にフォトリソグラフィ工程により所定形態に複数形成される。それぞれＰＲパターン４００は、図５Ａに示したように所定規格で形成できる。
【００７６】
すなわち、ＰＲパターン４００は、第１方向（ｘ方向）に延びて第２方向（ｙ方向）の幅が３Ｆである第１領域４１０、及び第１領域４１０から第２方向に分岐されて形成された第２領域４２０を含む構造で形成できる。第２領域４２０は、第１領域４１０から突出した構造を持つ第１突出部４２２、第２突出部４２４、第３突出部４２６を備えることができる。
【００７７】
第２領域４２０をさらに具体的に説明すれば、第１突出部４２２、第２突出部４２４、第３突出部４２６は、第１領域４１０の終端部分から下側の第２方向に長方形構造に突出して互いに離隔して形成される。第１突出部４２２及び第３突出部４２６のそれぞれは、中央の第２突出部４２４から第１方向に４Ｆの間隔をもって配され、第１突出部４２２及び第３突出部４２６のそれぞれの第１方向の幅は２Ｆでありうる。
【００７８】
参考までに、第２突出部４２４の第１方向の幅は制限されないが、ＰＲパターンの除去後、１Ｆの厚さを持つ第２スペーサ層７００（図１０Ａ〜図１０Ｃ参照）の酸化膜層が円滑に蒸着されるように、２Ｆより大きく形成できる。また、第１突出部４２２、第２突出部４２４、第３突出部４２６のそれぞれの第２方向の長さも制限されないが、パッド上に形成されるメタルコンタクトとの連結を考慮して所定長さに形成できる。
【００７９】
隣接するＰＲパターン４００間の間隔は５Ｆでありうる。すなわち、それぞれＰＲパターン４００に含まれた第１領域４１０間の間隔は５Ｆでありうる。一方、それぞれＰＲパターン４００に形成される第２領域の位置は相異なる。すなわち、図３に示したような導電ライン及びパッドを形成するために、第１領域４１０は第２方向に沿って、順に長くまたは短く形成することができ、それにより、第２領域４２０も第２方向に沿って、順に第１方向の外側または内側に配されうる。また、隣接するＰＲパターンに基づいて形成される第２導電ラインが互いに重ならないように、いずれか一つのＰＲパターンの第１突出部４２２と隣接する他のＰＲパターンの第３突出部４２６は、第１方向に十分な間隔をもって形成できる。
【００８０】
一方、反射防止層３００がＳｉＯＮ層の上部に図示しない有機反射防止層を含む場合、ＰＲパターン４００を形成する工程は、フォトリソグラフィ工程及び有機反射防止層をエッチングする工程を含むことができる。一方、ＡＤＩ（Ａｆｔｅｒ  Ｄｅｖｅｌｏｐｅ  Ｉｎｓｐｅｃｔｉｏｎ）限界によって所望のピッチを合わせられない時にはＰＲトリムをさらに行ってもよい。
【００８１】
図６Ａから図６Ｃまでを参照すれば、ＰＲパターン４００及び反射防止層３００上に第１スペーサ層６００を形成する。第１スペーサ層６００は均一な厚さ、例えば、第１導電ラインのターゲット幅の１Ｆと同じ厚さに形成できる。また、第１スペーサ層６００は、ＰＲパターン４００に対して相異なるエッチング選択比を持つ材料で形成できる。例えば、第１スペーサ層６００は、ＭＴＯ（Ｍｅｄｉｕｍ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などの酸化膜層で形成できる。
【００８２】
第１スペーサ層６００を均一な厚さに形成させるためにＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を利用できる。特に、第１スペーサ層６００をＡＬＤ工程で形成する場合、ＡＬＤ工程温度を常温から約７５℃までの温度に設定できる。
【００８３】
第１スペーサ層６００の形成後、隣接するＰＲパターン４００の間に第１方向に延びて形成された第１スペーサ層６００の溝Ｈ１の間隔は３Ｆであり、またＰＲパターン４００の突出部の間に形成された第１スペーサ層６００の溝の間隔は２Ｆでありうる。
【００８４】
図７Ａから図７Ｃまでを参照すれば、反射防止層３００の上面が露出されるまで第１スペーサ層６００をエッチバックして、ＰＲパターン４００の側壁を覆う第１スペーサ６１０を形成する。
【００８５】
第１スペーサ６１０は、図７Ａに示したようにＰＲパターン４００の側壁全体を取り囲む構造で形成できる。また、第１スペーサ６１０は、図７Ｂ及び図７Ｃに示したように、反射防止層３００の上面を１Ｆの幅をもって覆うように形成できる。
【００８６】
第１スペーサ層６００をエッチングするために、例えば、メインエッチングガスとしてＣｘＦｙガス（ｘ及びｙは、それぞれ１から１０までの整数）、またはＣＨｘＦｙガス（ｘ及びｙは、それぞれ１から１０までの整数）を使用できる。または、メインエッチングガスにＯ2ガス及びＡｒから選択される少なくとも一つのガスを混合して使用できる。ＣｘＦｙガスとしては、例えば、Ｃ3Ｆ6、Ｃ4Ｆ6、Ｃ4Ｆ8、またはＣ5Ｆ8を使用できる。ＣＨｘＦｙガスとしては、例えば、ＣＨＦ3またはＣＨ2Ｆ2を使用できる。ここで、エッチングガスに添加されるＯ2は、エッチング工程中に発生するポリマー副産物を除去する役割と、ＣｘＦｙエッチングガスを分解させる役割とを行う。また、エッチングガスに添加されるＡｒはキャリアガスとして利用され、またイオン衝突を行わせる役割を行う。
【００８７】
第１スペーサ層６００をエッチングするところに当って、エッチングチャンバ内で上述したエッチングガスから選択されるエッチングガスのプラズマを発生させ、かかるプラズマ雰囲気でエッチングを行える。または、場合によってエッチングチャンバ内でプラズマを発生させないことで、イオンエネルギーのない状態で選択されたエッチングガス雰囲気でエッチングを行うこともできる。例えば、第１スペーサ層６００をエッチングするために、Ｃ4Ｆ6、ＣＨＦ3、Ｏ2及びＡｒの混合ガスをエッチングガスとして使用できる。この場合、Ｃ4Ｆ6：ＣＨＦ3：Ｏ2：Ａｒの体積比が約１：６：２：１４になるようにそれぞれのガスを供給しつつ、約３０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒から数十秒までの間行える。
【００８８】
図８Ａから図８Ｃまでを参照すれば、反射防止層３００上に第１スペーサ６１０のみを残してＰＲパターン４００を除去する。
【００８９】
ＰＲパターン４００の除去工程は、第１スペーサ６１０及び反射防止層３００のエッチングが抑制される条件下で行える。ＰＲパターン４００の除去工程は、例えば、アッシング及びストリップ工程を利用できる。また、反射防止層３００の構成材料によってドライまたはウェットエッチング工程を利用してＰＲパターン４００を除去することもできる。
【００９０】
図９Ａから図９Ｃまでを参照すれば、第１スペーサ６１０をエッチングマスクとして利用して反射防止層３００及び絶縁層２００をドライエッチングして、幅１Ｆの第２マスク層Ｍ２を形成できる。第２マスク層Ｍ２の形成を通じて導電層１００の上面一部が露出されうる。
【００９１】
第２マスク層Ｍ２は、絶縁層パターン２１０、反射防止層パターン３１０及び部分第１スペーサ６２０を含むことができる。絶縁層パターン２１０、及び反射防止層パターン３１０は、第１スペーサ６１０をエッチングマスクとして利用して形成されるので、第１スペーサ６１０と水平断面積の構造が同一でありうる。また、部分第１スペーサ６２０は、ドライエッチング中に上部部分がエッチングされるため、第１スペーサ６１０より薄いこともある。場合によって、第１スペーサ６１０はいずれもエッチングされることもあり、また、反射防止層パターン３１０の上部一部がエッチングを通じて除去されることもある。
【００９２】
第２マスク層Ｍ２は、１Ｆの幅を持って水平断面がＰＲパターン４００の構造と同じ空間を取り囲む構造で形成されうる。これにより、ＰＲパターン４００の第１領域に対応する第２マスク層Ｍ２の空間部分は３Ｆの間隔を持ち、ＰＲパターン４００の第１突出部４２２及び第３突出部４２６に対応する第２マスク層Ｍ２の空間部分は２Ｆの間隔を持つことができる。また、ＰＲパターン４００の第１突出部４２２と第２突出部４２４との間と、第２突出部４２４と第３突出部４２６との間に対応する第２マスク層Ｍ２の空間部分でも２Ｆの間隔を持つことができる。
【００９３】
以下、第１突出部４２２に対応する第２マスク層Ｍ２の空間部分を第１パッド領域Ｐ１、第１突出部４２２と第２突出部４２４との間に対応する第２マスク層Ｍ２の空間部分を第２パッド領域Ｐ２、第２突出部４２４と第３突出部４２６との間に対応する第２マスク層Ｍ２の空間部分を第３パッド領域Ｐ３、そして、第３突出部４２６に対応する第２マスク層Ｍ２の空間部分を第４パッド領域Ｐ４という。図９Ａで、第１パッド領域Ｐ１、第２パッド領域Ｐ２、第３パッド領域Ｐ３、第４パッド領域Ｐ４が長方形の太い一点鎖線で表示されている。
【００９４】
一方、複数のＰＲパターンに対応して第２マスク層Ｍ２も複数形成され、隣接する第２マスク層Ｍ２間の間隔は３Ｆでありうる。
【００９５】
図１０Ａから図１０Ｃまでを参照すれば、第２マスク層Ｍ２及び導電層１００上に第２スペーサ層７００を形成する。第２スペーサ層７００は均一な厚さ、例えば、第１スペーサ層６００のように１Ｆの厚さに形成できる。また、第２スペーサ層７００は、第２マスク層Ｍ２に対して相異なるエッチング選択比を持つ材料で形成できる。第２マスク層Ｍ２が多重層で形成されるので、第２スペーサ層７００は、第２マスク層Ｍ２に含まれたあらゆる層に対して相異なるエッチング選択比を持つ材料で形成されてもよいが、実質的にアッシングやストリップ工程により除去される部分は絶縁層パターン２１０であるため、第２スペーサ層７００は、絶縁層パターン２１０に対してのみ相異なるエッチング選択比を持つ材料で形成できる。例えば、第２スペーサ層７００は、ＭＴＯ（Ｍｅｄｉｕｍ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などの酸化膜層で形成できる。
【００９６】
第２スペーサ層７００を均一な厚さに形成するために、第１スペーサ層６００と同様にＡＬＤ工程を利用して形成できる。また、第２スペーサ層７００も、ＡＬＤ工程時にＡＬＤ工程温度を常温から約７５℃までの温度に設定できる。
【００９７】
図１０Ａ及び図１０Ｂから分かるように、第２スペーサ層７００の形成後、第１パッド領域Ｐ１、第２パッド領域Ｐ２、第３パッド領域Ｐ３、第４パッド領域Ｐ４は第２スペーサ層７００により完全に埋め込まれうる。すなわち、第２スペーサ層７００の形成前の第１パッド領域Ｐ１、第２パッド領域Ｐ２、第３パッド領域Ｐ３、第４パッド領域Ｐ４の第１方向への間隔は２Ｆであり、蒸着される第２スペーサ層７００の厚さは１Ｆである。したがって、第２スペーサ層７００が第１パッド領域Ｐ１、第２パッド領域Ｐ２、第３パッド領域Ｐ３、第４パッド領域Ｐ４で重なって、第１パッド領域Ｐ１、第２パッド領域Ｐ２、第３パッド領域Ｐ３、第４パッド領域Ｐ４は第２スペーサ層７００により完全に埋め込まれうる。
【００９８】
一方、図１０Ａ及び図１０Ｂから分かるように、第１領域及びＰＲパターンの間に第１方向に延びて形成される第２スペーサ層７００の溝Ｈ２の間隔は１Ｆでありうる。
【００９９】
図１１Ａから図１１Ｃまでを参照すれば、導電層１００の上面が露出されるまで第２スペーサ層７００をエッチバックして、絶縁層パターン２１０の側壁を覆う第２スペーサ７１０を形成する。第２スペーサ７１０は、第１方向に延びて形成される第２−１スペーサ７１０ａ、第２−１スペーサ７１０から分岐して形成された第２−２スペーサ７１０ｂ、及び第１パッド領域Ｐ１、第２パッド領域Ｐ２、第３パッド領域Ｐ３、第４パッド領域Ｐ４に形成される第２−３スペーサ７１０ｃを含むことができる。
【０１００】
第２スペーサ７１０は、図１１Ａに示したように、絶縁層パターン２１０の側壁全体を取り囲む構造で形成できる。また、第２スペーサ７１０は、図１１Ｂ及び図１１Ｃに示したように、導電層１００の上面を１Ｆの幅を持って覆うように形成できる。
【０１０１】
図１１Ｂ及び図１１Ｃに示すように、エッチバック後に第２スペーサ７１０は、第２マスク層Ｍ２の全体ではない絶縁層パターン２１０の側壁のみで形成され、絶縁層パターン２１０上の反射防止層パターン３１０と部分第１スペーサ６２０とは、エッチバックによりエッチングされて除去されうる。これは、第２スペーサ層７００が絶縁層パターン２１０に対してのみ相異なるエッチング選択比を持つ材料で形成され、それにより、エッチバック工程中に反射防止層パターン３１０と部分第１スペーサ６２０とがエッチングされて除去されうる。
【０１０２】
第２スペーサ層７００をエッチングする方法は、図７Ａから図７Ｃまでにおいて説明した第１スペーサ層６００をエッチングする方法と類似しており、それにより、第２スペーサ層７００をエッチングする方法についての詳細に説明は省略する。
【０１０３】
図１２Ａから図１２Ｃまでを参照すれば、導電層１００上に第２スペーサ７１０のみを残して絶縁層パターン２１０を除去する。
【０１０４】
絶縁層パターン２１０の除去工程は、第２スペーサ７１０及び導電層１００のエッチングが抑制される条件下で行える。絶縁層パターン２１０の除去工程は、例えば、アッシング及びストリップ工程を利用できる。また、導電層１００の構成材料によって、ドライまたはウェットエッチング工程を利用して絶縁層パターン２１０を除去してもよい。
【０１０５】
前述したように、第２スペーサ７１０は、第２−１スペーサ７１０ａ、第２−２スペーサ７１０ｂ及び第２−３スペーサ７１０ｃを含むことができる。第２−１スペーサ７１０ａの幅は１Ｆであり、隣接する第２−１スペーサ７１０ａ間の間隔は１Ｆでありうる。また、第２−２スペーサ７２０ｂの幅は１Ｆであり、第２−３スペーサ７１０ｃの幅は２Ｆでありうる。
【０１０６】
図１３Ａから図１３Ｃまでを参照すれば、第２スペーサ７１０をエッチングマスクとして利用して導電層１００をドライエッチングして、幅が１Ｆである第１導電ライン１１０と第２導電ライン１２０、そして幅が２Ｆであるパッド１３０を形成できる。導電層１００のドライエッチング工程を通じて基板５００の上面一部が露出されうる。
【０１０７】
第１導電ライン１１０は第１方向に延びて形成され、１Ｆの幅を持って隣接する第１導電ライン１１０間に１Ｆの間隔を持つことができる。第２導電ライン１２０は、それぞれの第１導電ライン１１０から分岐されて形成され、それぞれ１Ｆの幅を持つことができる。一方、パッド１３０は、第１導電ラインまたは第２導電ライン１２０に突出する構造で形成され、２Ｆの幅を持つことができる。
【０１０８】
前述したように、４本の第１導電ライン１１２、１１４、１１６、１１８、４本の第２導電ライン１２２、１２４、１２６、１２８及び４個のパッド１３２、１３４、１３６、１３８が一つの導電ライングループを形成する。４個のパッド１３２、１３４、１３６、１３８は、直接または第２導電ラインを通じて対応する第１導電ラインに連結されうる。
【０１０９】
一方、現段階では、第１導電ライン１１２と第４導電ライン１１８、そして第２導電ライン１１４と第３導電ライン１１６とが第２導電ライン１２０ａを通じて互いに連結されている。それにより、第１番パッド１３２と第４番パッド１３８とも互いに連結されており、第２番パッド１３４と第４番パッド１３６とも互いに連結されている。したがって、それぞれの第１導電ラインを分離し、また対応するそれぞれのパッドを互いに分離せねばならない。
【０１１０】
図１４を参照すれば、第２導電ライン１２０を切断するトリム工程によって、４本の第１導電ライン１１２、１１４、１１６、１１８のそれぞれを互いに電気的に分離させる。それにより、４本の第１導電ライン１１２、１１４、１１６、１１８に対応する４個のパッド１３２、１３４、１３６、１３８もそれぞれ電気的に分離されうる。
【０１１１】
トリム工程を行う部分は、図５Ａの第２突出部４２４に隣接して第１方向に形成される第２導電ライン１２０である。これにより、第２突出部４２４の第１方向幅が狭い場合、トリム工程中に図４の第２−３部分ｃ、第２−４部分ｄ、第３−１部分ａ３、及び第３−２部分ｂ３などが除去されることもある。トリム工程が行われれば、図３または図４のような構造の第１導電ライン１１０、第２導電ライン１２０及びパッド１３０が基板上に形成されうる。
【０１１２】
図３で、周辺回路領域に形成される周辺回路用導電パターン７００は先ず、導電ライン形成過程で共に形成されうるということは言うまでもない。例えば、図１３Ａから図１３Ｃまでにおいて、導電ラインを形成する前に周辺回路領域上に所定マスクパターンを形成し、導電ライン形成工程で共にエッチング工程を進めることができる。
【０１１３】
第１実施形態による半導体素子のパターン形成方法は、導電ラインの幅及び間隔が最小幅、すなわち、１Ｆを持つように形成でき、また導電ラインの形成工程中に自動的に２Ｆの幅を持つパッドを同時に形成できる。それにより、パッド形成のための別途のフォトリソグラフィ工程が不要である。
【０１１４】
（第２実施形態）
図１５Ａ及び図１５Ｂは、本発明の第２実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図１５Ａは図５Ａに対応し、図１５Ｂは図１４に対応する。
【０１１５】
図１５Ａを参照すれば、反射防止層３００上に、図１５Ａに図示された形態のＰＲパターン４００ａを形成する。ＰＲパターン４００ａの形状は、図５ＡのＰＲパターン４００と類似しているが、第２突出部４２４ａの構造が若干異なる。すなわち、図５Ａで第２突出部４２４は他の突出部、すなわち、第１突出部４２２及び第３突出部４２６と第２方向（ｙ方向）の長さが同一であったが、第２実施形態では、第２突出部４２４ａの第２方向の長さは、第１突出部４２２及び第３突出部４２６よりＬ１ほど長い。便宜のため、図１５Ａで、Ｌ１を１Ｆと同じサイズで図示した。第１突出部４２２及び第３突出部４２６は、図５Ａのように第２方向の長さが同一でありうる。
【０１１６】
前述したように、第１突出部４２２、第２突出部４２４ａ、第３突出部４２６の第２方向の長さは、パッドにコンタクトされるメタルコンタクトのサイズを考慮して適切に形成できるということは前述した通りである。しかし、第２突出部４２４ａはかかるパッドの長さサイズに影響を及ぼさない。したがって、第１突出部４２２または第３突出部４２６と異なる長さで形成できる。一方、第２実施形態のＰＲパターン４００ａは、図示されたように図５Ａのような同じ幅及び間隔に対する規格を持つことができる。
【０１１７】
ＰＲパターン４００ａの形成以後の過程は、図６Ａから図１４までの過程と同一である。
【０１１８】
図１５Ｂを参照すれば、図１５Ｂは、図１５ＡのＰＲパターン４００ａを持ってパターン形成過程を進めた後、最終的な第１導電ライン１１０、第２導電ライン１２０ｂ及びパッド１３０の形態を示している。図示されたように、ＰＲパターン４００ａの第２突出部４２４ａの長さが他の突出部より長く形成されるにつれて、第２導電ラインの対応する部分が下側の第２方向に突出する構造で形成されるようになる。例えば、第１−２部分と第４−２部分とが下側に突出した段差を持つ部分を含み、第２−３部分及び第３−１部分が段差ほど下側の第２方向にさらに延び、第２−４部分及び第３−２部分が段差ほど下側の第２方向に移動する。ここで、段差は前述したＬ１のサイズを持つ。
【０１１９】
（第３実施形態）
図１６Ａ及び図１６Ｂは、本発明の第３実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図１６Ａは図５Ａに対応し、図１６Ｂは図１４に対応する。
【０１２０】
図１６Ａを参照すれば、反射防止層３００上に図１６Ａに図示された形態のＰＲパターン４００ｂを形成する。図１６ＡのＰＲパターン４００ｂは図１５ＡのＰＲパターン４００ａとは逆に、第２突出部４２４ｂの第２方向（ｙ方向）の長さが第１突出部４２２または第３突出部４２６よりＬ２ほど短い。便宜のため、図１６ＡでＬ２を１Ｆと同じサイズに図示した。かかる構造のＰＲパターン４００ｂに基づいて、図６Ａから図１４までによって半導体素子のパターンを形成すれば、図１６Ｂのような第１導電ライン１１０、第２導電ライン１２０ｃ及びパッド１３０が形成されうる。
【０１２１】
図１６Ｂを参照すれば、第２突出部４２４ｂの長さが他の突出部より短く形成されるにつれて、第２導電ラインの対応する部分が上側の第２方向に突出する構造で形成される。例えば、第１−２部分と第４−２部分とが上側に突出した段差を持つ部分を含み、第２−３部分及び第３−１部分が段差ほどさらに短くなり、第２−４部分及び第３−２部分が段差ほど上側の第２方向に移動する。ここで、段差は前述したＬ１のサイズを持つ。
【０１２２】
ＰＲパターン４００ｂの形成以後の過程は、図６Ａから図１４までの過程と同一である。
【０１２３】
（第４実施形態）
図１７Ａ及び図１７Ｂは、本発明の第４実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図１７Ａは図５Ａに対応し、図１７Ｂは図１４に対応する。
【０１２４】
図１７Ａを参照すれば、反射防止層３００上に図１７Ａに図示された形態のＰＲパターン４００ｃを形成する。ＰＲパターン４００ｃの形状は図５ＡのＰＲパターン４００ａと類似しているが、第１領域４１０ｃの構造が若干異なる。すなわち、図５Ａで、第１領域４１０の右側端面は第１突出部４２２の右側面と一致するように形成されたが、第４実施形態では第１領域４１０ｃの右側端面は、第１突出部４２２の右側面から第１方向にＬ３ほど突出するように形成される。便宜のため、図１７Ａで、Ｌ３を２Ｆと同じサイズに図示した。このように第１領域４１０ｃの右側端面が第１突出部４２４から突出しても、パッドの形成とはあまり関係ない。
【０１２５】
ＰＲパターン４００ｃの形成以後の過程は、図６Ａから図１４までの過程と同一である。
【０１２６】
図１７Ｂを参照すれば、図１７Ｂは、図１７ＡのＰＲパターン４００ｃを持ってパターン形成過程を進めた後、最終的な第１導電ライン１１０、第２導電ライン１２０ｄ及びパッド１３０の形態を示している。図示されたように、ＰＲパターン４００ｃの第２領域４１０ａの終端面が第１突出部４２４の右側面から突出するにつれて、第１導電ライン及び第２導電ラインの対応する部分が右側の第１方向にＬ３ほど突出する構造で形成される。例えば、第１導電ライン１１２ａ、第２導電ライン１１４ａ及び第２−２部分はＬ３ほど第１方向に延び、第１−１部分は右側にＬ３ほどの段差を持つ部分を含み、第２−１部分はＬ３ほど右側の第１方向に移動する。
【０１２７】
（第５実施形態）
図１８Ａ及び図１８Ｂは、本発明の第５実施形態による半導体素子のパターン形成過程を示す平面図及び断面図であって、図１８Ａは図５Ａに対応し、図１８Ｂは図１４に対応する。
【０１２８】
図１８Ａを参照すれば、反射防止層３００上に図１７Ａに図示された形態のＰＲパターン４００ｄを形成する。
【０１２９】
ＰＲパターン４００ｄは、第１方向に延びて形成され、かつ第２方向の幅が３Ｆである第１領域４１０ｄ、第１領域４１０ｄで下側の第２方向に分岐されて形成され、かつ第１方向の幅が３Ｆである第２領域４２０ｄ、及び第２領域４２０ｄで右側の第１方向に突出した第１ないし３突出部４３２ｄ、４３４ｄ、４３６ｄを備える第３領域４３０ｄを含むことができる。
【０１３０】
第３領域４３０ｄは図５Ａの第２領域と類似しているが、分岐された領域と突出部との方向が異なる。すなわち、図５Ａでは、第１領域４１０から分岐されて下側の第２方向に突出したが、第５実施形態では、第２領域４２０ｄから分岐されて右側の第１方向に突出しうる。
【０１３１】
第１突出部４３２ｄは、第２領域４２０ｄの下部終端から第１方向に長方形構造で突出し、第２方向に２Ｆの幅を持つことができる。第３突出部４３６ｄは、第２領域４２０ｄの上部終端から第１方向に長方形構造で突出し、第２方向に２Ｆの幅を持つことができる。一方、第２突出部４３４ｄは、第２領域４２０ｄの中央部分から第１方向に長方形構造で突出できる。第２突出部４３４ｄの第２方向の幅は、今後にトリム工程で求められる間隔を考慮して適切なサイズに形成できる。第１突出部４３２ｄ、及び第３突出部４３６ｄは、中央の第２突出部４３４ｄから第２方向にそれぞれ４Ｆの間隔を持つことができる。
【０１３２】
第５実施形態の突出部は、突出する方向が図５Ａの突出部と異なるが、突出部の幅及び間隔は図５Ａの突出部の幅及び間隔と同一である。結論的に第１領域の幅と、突出部の幅及び間隔が保持できるならば、１Ｆの幅及び間隔を持つ導電ラインと、第２幅を持つパッドとを同時に形成できるということを意味する。もちろん、突出部は、図５Ａのように第１領域から直ちに突出する構造で形成できるが、図１８のように媒介機能を行う第２領域から突出する構造で形成してもよい。
【０１３３】
第５実施形態のＰＲパターン４００ｄも複数形成され、隣接するＰＲパターン４００ｄ間の間隔、すなわち、隣接する第１領域４１０ｄ間の間隔は５Ｆでありうる。一方、図１５Ａまたは図１６Ａと類似して、第２突出部４３４ｄの第１方向の長さを第１突出部４３２ｄの長さより長くまたは短く形成できる。また、図１７Ａのように、第２領域４２０ｄの第２方向の左右終端部分を、第１突出部４３２ｄと第３突出部４３６ｄとからいずれか一側または両側に突出するように形成してもよい。
【０１３４】
ＰＲパターン４００ｄ形成以後の過程は、図６Ａから図１４までの過程と同一である。
【０１３５】
図１８Ｂを参照すれば、図１８ＡのＰＲパターン４００ｄに基づいて図６Ａから図１４までに示された半導体素子のパターンを形成すれば、図１８Ｂのような構造を持つ第１導電ライン１１０ｄ、第２導電ライン１２０ｄ及びパッド１３０ｄを形成できる。さらに具体的に第１導電ライン１１０ｄ、第２導電ライン１２０ｄ及びパッド１３０ｄの構造を説明すれば、第１導電ライン１１０ｄは４個の導電ライン、例えば、第１番から第４番までの第１導電ライン１１２ｄ、１１４ｄ、１１６ｄ、１１８ｄを含み、メモリメモリセル領域（図３の１０００Ａ）からコネクション領域１０００Ｂまで第１方向（ｘ方向）に互いに平行に延びて形成できる。かかる第１番から第４番までの第１導電ライン１１２ｄ、１１４ｄ、１１６ｄ、１１８ｄのそれぞれは１Ｆの幅を持ち、隣接する第１導電ライン間に１Ｆの間隔を持つことができる。
【０１３６】
第１導電ライン１１０ｄは、第２方向（ｙ方向）に沿って上側から下側に順に第１方向の長さが短くなる。例えば、第１番の第１導電ライン１１２ｄが最も長く、第２番の第１導電ライン１１４ｄが２番目に長く、第３番の第１導電ライン１１６ｄが３番目に長く、第４番の第１導電ライン１１８ｄが最も短い。
【０１３７】
第２導電ライン１２０ｄは４個の導電ライン、例えば、第１番から第４番までの第２導電ライン１２２ｄ、１２４ｄ、１２６ｄ、１２８ｄを含むことができる。かかる第１番から第４番までの第２導電ライン１２２ｄ、１２４ｄ、１２６ｄ、１２８ｄのそれぞれは、対応する第１番から第４番までの第１導電ライン１１２ｄ、１１４ｄ、１１６ｄ、１１８ｄから第２方向に分岐されて形成でき、それぞれ１Ｆの幅を持つことができる。
【０１３８】
具体的に第１番の第２導電ライン１２２ｄは、第１番の第１導電ライン１１２ｄの終端から下側の第２方向に延びた第１−１部分ａ１を含むことができる。第２番の第２導電ライン１２４ｄは、第２番の第１導電ライン１１４ｄの終端から下側の第２方向に延びた第２−１部分ａ２、第２−１部分ａ２の終端から右側の第１方向に延びた第２−２部分ｂ２、及び第２−２部分ｂ２の終端から下側の第２方向に延びた第２−３部分ｃ２を含むことができる。第３番の第２導電ライン１２６ｄは、第３番の第１導電ライン１１６ｄの終端から下側の第２方向に延びた第３−１部分ａ３、第３−１部分ａ３終端から右側の第１方向に延びた第３−２部分ｂ３、第３−２部分ｂ３の終端から上側の第２方向に延びた第３−３部分ｃ３、第３−３部分ｃ３の終端から右側の第１方向に延びた第３−４部分ｄ３、及び第３−４部分ｄ３の終端から上側の第２方向に延びた第３−５部分ｅを含むことができる。また、第４番の第２導電ライン１２８ｄは、第４番の第１導電ライン１１８ｄ終端から下側の第２方向に延びた第４−１部分ａ４、第４−１部分ａ４の終端から右側の第１方向に延びた第４−２部分ｂ４、及び第４−２部分ｂ４の終端から上側の第２方向に延びた第４−３部分ｃ４を含むことができる。
【０１３９】
第１番から第４番までの第２導電ライン１２２ｄ、１２４ｄ、１２６ｄ、１２８ｄは隣接する他の導電ライン、例えば、第１番から第４番までの第１導電ライン１１２ｄ、１１４ｄ、１１６ｄ、１１８ｄ、第１番から第４番までの第２導電ライン１２２ｄ、１２４ｄ、１２６ｄ、１２８ｄ、第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄのうちいずれか一つと１Ｆの間隔を持つことができる。かかる間隔を保持するために、第１番から第４番までの第２導電ライン１２２ｄ、１２４ｄ、１２６ｄ、１２８ｄは相異なる構造及び長さを持つことができる。
【０１４０】
一方、トリム工程が行われる部分の第２−２部分ｂ２と第２−３部分ｃ２、そして第３−４部分ｄ３及び第３−５部分ｅは、場合によって形成されないこともある。
【０１４１】
パッド１３０ｄは４個のパッド、すなわち、第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄを含むことができる。第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄのそれぞれは、第１導電ライン１１０ｄまたは第２導電ライン１２０ｄから突出した形態で形成でき、対応する第１番から第４番までの第１導電ライン１１２ｄ、１１４ｄ、１１６ｄ、１１８ｄのそれぞれに電気的に連結されうる。かかる第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄの第２方向の幅は、第１導電ライン１１０ｄの幅の２倍である２Ｆでありうる。
【０１４２】
具体的に、第１番パッド１３２ｄは、第１−１部分ａ１で左側の第１方向に突出した構造で形成できる。第２番パッド１３４ｄは、第２−１部分ａ２で右側の第１方向に突出した構造で形成できる。第３番パッド１３６ｄは、第３−３部分ｃ３で右側の第１方向に突出した構造で形成できる。第４番パッド１３８ｄは、第４−３部分ｃ４で左側の第１方向に突出した構造で形成できる。かかる隣接する第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄは他の導電ライン、例えば、第１番からの第４番までの第１導電ライン１１２ｄ、１１４ｄ、１１６ｄ、１１８ｄ、第１番から第４番までの第２導電ライン１２２ｄ、１２４ｄ、１２６ｄ、１２６ｄ、第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄのうちいずれか一つと１Ｆの間隔を持つことができる。
【０１４３】
一方、第１番パッド１３２ｄ、第２番パッド１３４ｄ、第３番パッド１３６ｄ、第４番パッド１３８ｄは、グループ内の第１方向の中心線Ｒｘを基準に２個ずつ互いに対称の構造を持つことができる。例えば、第１番パッド１３２ｄと第４番パッド１３８ｄとが中心線Ｒｘに対して対称をなし、第２番パッド１３４ｄと第３番パッド１３６ｄとが中心線Ｒｘに対して対称をなすことができる。また、第１番パッド１３２ｄと第２番パッド１３４ｄとは互いにに対して逆方向に交差して突出した構造を持つことができ、第３番パッド１３６ｄと第４番パッド１３８ｄとも同じ構造を持つことができる。
【０１４４】
図１９は、本発明によって製造された半導体素子を含むメモリカードのブロックダイアグラムである。
【０１４５】
図１９を参照すれば、メモリカード１２００は、命令及びアドレス信号Ｃ／Ａを生成するメモリコントローラ１２２０と、メモリモジュール１２１０、例えば、１個または複数のフラッシュメモリ素子を含むフラッシュメモリとを含む。メモリコントローラ１２２０は、ホストに命令及びアドレス信号を伝送するか、またはこれら信号をホストから受信するホストインターフェース１２２３と、命令及びアドレス信号を再びメモリモジュール１２１０に伝送するか、またはこれら信号をメモリモジュール１２１０から受信するメモリインターフェース１２２５とを含む。ホストインターフェース１２２３、コントローラ１２２４、及びメモリインターフェース１２２５は、共通バスを通じてＳＲＡＭなどのコントローラメモリ１２２１、及びＣＰＵなどのプロセッサー１２２２と通信する。
【０１４６】
メモリモジュール１２１０は、メモリコントローラ１２２０から命令及びアドレス信号を受信し、応答としてメモリモジュール１２１０上のメモリ素子のうち少なくとも一つにデータを保存するか、メモリ素子のうち少なくとも一つからデータを読み出す。各メモリ素子は、複数のメモリセルと、命令及びアドレス信号を受信してプログラミング及び読み出し動作中にアドレス可能なメモリセルのうち少なくとも一つをアクセスするために行信号及び列信号を生成するデコーダとを含む。
【０１４７】
メモリカード１２００の各構成品、例えば、メモリコントローラ１２２０に含まれる電子素子１２２１、１２２２、１２２３、１２２４、１２２５、及びメモリモジュール１２１０は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターン、すなわち、導電ライン及びパッドを含むことができる。
【０１４８】
図２０は、本発明によって製造された半導体素子を含むメモリカードを採用するメモリシステムのブロックダイアグラムである。
【０１４９】
図２０を参照すれば、メモリシステム１３００は、共通バス１３６０を通じて通信するＣＰＵなどのプロセッサー１３３０、ランダムアクセスメモリ（ＲＡＭ）１３４０、ユーザーインターフェース１３５０及びモデム１３２０を含むことができる。各素子は、バス１３６０を通じてメモリカード１３１０に信号を伝送し、メモリカード１３１０から信号を受信する。メモリカード１３１０と共にプロセッサー１３３０、ランダムアクセスメモリ１３４０、ユーザーインターフェース１３５０及びモデム１３２０を含むメモリシステム１３００の各構成品は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターンを含むように形成できる。メモリシステム１３００は多様な電子応用分野に応用できる。例えば、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅｓ）、ＣＩＳ（ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒｓ）及びコンピュータ応用チップセット分野に応用できる。
【０１５０】
本明細書で開示されたメモリシステム及び素子は、例えば、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙｓ）、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ  Ｄｕａｌ  ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  ｐｒｏｃｅｓｓｅｄ  Ｓｔｏｃｋ  Ｐａｃｋａｇｅ）などを含む多様な素子パッケージ形態のうちいずれか一つの形態でパッケージできる。しかし、パッケージ構造が例示されたところに限定されるものではない。
【０１５１】
これまで本発明を図面に図示された実施形態を参考にして説明したが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【０１５２】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【符号の説明】
【０１５３】
１００                                        ・・・導電層、
１１０                                        ・・・第１導電ライン、
１１２                                        ・・・第１番の第１導電ライン、
１１４                                        ・・・第２番の第１導電ライン、
１１６                                        ・・・第３番の第１導電ライン、
１１８                                        ・・・第４番の第１導電ライン、
１２０、１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ・・・第２導電ライン、
１２２、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ・・・第１番の第２導電ライン、
１２４、１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ・・・第２番の第２導電ライン、
１２６、１２６ａ、１２６ｂ、１２６ｃ、１２６ｄ・・・第３番の第２導電ライン、
１２８、１２８ａ、１２８ｂ、１２８ｃ、１２８ｄ・・・第４番の第２導電ライン、
１３０                                        ・・・パッド、
１３２、１３２ｄ                              ・・・第１番パッド、
１３４、１３４ｄ                              ・・・第２番パッド、
１３６、１３６ｄ                              ・・・第３番パッド、
１３８、１３８ｄ                              ・・・第４番パッド、
２００                                        ・・・絶縁層、
２１０                                        ・・・絶縁層パターン、
３００                                        ・・・反射防止層、
３１０                                        ・・・反射防止層パターン、
４００、４００ａ、４００ｂ、４００ｃ、４００ｄ・・・ＰＲパターン、
４１０、４１０ａ、４１０ｃ、４１０ｄ          ・・・第１領域、
４２０、４２０ａ、４２０ｂ、４２０ｄ          ・・・第２領域、
４３０ｄ                                      ・・・第３領域、
４２２、４３２ｄ                              ・・・第１突出部、
４２４、４２４ａ、４２４ｂ、４３４ｄ          ・・・第２突出部、
４２６、４３６ｄ                              ・・・第３突出部、
５００                                        ・・・基板、
６００                                        ・・・第１スペーサ層、
６１０                                        ・・・第１スペーサ、
６２０                                        ・・・部分第１スペーサ層、
７００                                        ・・・第２スペーサ層、
７１０                                        ・・・第２スペーサ、
７１０ａ                                      ・・・第２−１スペーサ、
７１０ｂ                                      ・・・第２−２スペーサ、
７１０ｃ                                      ・・・第２−３スペーサ、
１０００                                      ・・・メモリセルアレイ、
１０１０                                      ・・・セルストリング、
１０２０                                      ・・・メモリセル、
１０４０                                      ・・・接地選択トランジスタ、
１０６０                                      ・・・ストリング選択トランジスタ、
１０５０                                      ・・・メモリセルブロック、
１２００、１３１０                            ・・・メモリカード、
１２２０                                      ・・・メモリコントローラ、
１３００                                      ・・・メモリシステム、
１３６０                                      ・・・バス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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