(57)【特許請求の範囲】
【請求項１】
複数のトランジスタの制御電極に接続されたゲート線と、
前記ゲート線に導通電圧及び非導通電圧を供給する駆動回路とを有し、
前記駆動回路は、
相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタと、
前記複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサとを有し、
前記デマルチプレクサ単位回路は、
前記ゲート線に前記導通電圧を供給するための第１トランジスタと、
前記ゲート線に前記非導通電圧を供給するための第２トランジスタとを有し、
前記第１トランジスタは、前記第２トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とするアクティブマトリクスパネル。
【請求項２】
前記デマルチプレクサ単位回路は、前記第２トランジスタが導通状態であるときに前記第１トランジスタを非導通状態から導通状態に変化させ、且つ、前記ゲート線の電圧が前記導通電圧に変動した後に前記第２トランジスタを非導通状態にする手段を有することを特徴とする請求項１記載のアクティブマトリクスパネル。
【請求項３】
前記デマルチプレクサ単位回路は、前記第１トランジスタ、前記第２トランジスタ及び前記ゲート線の相互接続ノードの電位を入力信号とし、前記入力信号を反転した信号を前記第２トランジスタの制御電極に出力するインバータを有し、
前記インバータは、
前記第２トランジスタの制御電極に第１電圧を供給する第３トランジスタと、
前記第２トランジスタの制御電極に第２電圧を供給する第４トランジスタとを有することを特徴とする請求項１又は２記載のアクティブマトリクスパネル。
【請求項４】
前記ゲート線の電圧が前記導通電圧に変動した後に、前記第１トランジスタのチャネル抵抗に対する前記第２トランジスタのチャネル抵抗比が１００倍以上になることを特徴とする請求項１〜３のいずれか１項に記載のアクティブマトリクスパネル。
【請求項５】
前記第１電圧をＶDD、
前記第２電圧をＶSS、
前記第１トランジスタのチャネル抵抗に対し前記第２トランジスタのチャネル抵抗が１００倍となるときの前記第２トランジスタのゲート及びソース間電圧をVLL、
前記第１トランジスタのチャネル幅及びチャネル長をＷ6及びＬ6、
前記第２トランジスタのチャネル幅及びチャネル長をＷ7及びＬ7、
前記第３トランジスタのチャネル幅及びチャネル長をＷ8及びＬ8、
前記第４トランジスタのチャネル幅及びチャネル長をＷ9及びＬ9、
前記第１〜第４トランジスタの閾値電圧の平均値をＶTHとすると、
次式の関係を満たすことを特徴とする請求項３記載のアクティブマトリクスパネル。
【数５】
0005963551.tif 000006
【請求項６】
前記ゲート線の電圧が導通電圧に変動した後に、前記第２トランジスタの制御電極の電圧が前記第２トランジスタの閾値電圧以下になることを特徴とする請求項１〜５のいずれか１項に記載のアクティブマトリクスパネル。
【請求項７】
次式の関係を満たすことを特徴とする請求項６記載のアクティブマトリクスパネル。
【数６】
0005963551.tif 000007
【請求項８】
前記デマルチプレクサ単位回路は、前記第２トランジスタの制御電極及び第３電圧のノード間に接続される第５トランジスタを有し、
前記第５トランジスタのチャネル幅及びチャネル長をＷ10及びＬ10とし、
βR9＝（Ｗ9／Ｌ9）／（Ｗ8／Ｌ8）、βR10＝（Ｗ10／Ｌ10）／（Ｗ8／Ｌ8）とし、
前記第１〜第５トランジスタの閾値電圧の平均値をＶTHとすると、
次式の関係を満たすことを特徴とする請求項３記載のアクティブマトリクスパネル。
【数７】
0005963551.tif 000008
【請求項９】
次式の関係を満たすことを特徴とする請求項８記載のアクティブマトリクスパネル。
【数８】
0005963551.tif 000009
【請求項１０】
請求項１〜９のいずれか１項に記載のアクティブマトリクスパネルと、
前記複数のトランジスタに対応し、放射線を電荷に変換する複数の変換素子と
を有することを特徴とする検出装置。
【請求項１１】
請求項１０記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と
を有することを特徴とする検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクスパネル、検出装置、及び、検出システムに関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）等のスイッチ素子と、光電変換素子等の変換素子とを組み合わせた画素のアレイ（画素アレイ）を有する検出装置は、薄膜半導体製造技術を利用して製造される。近年、検出装置において、画素の小ピッチ化、部品点数の削減、狭額縁化などのため、ゲートドライバ回路などの駆動回路をＴＦＴプロセスで基板上に一体形成するシステムオンパネル化が求められている。特に、マンモグラフィ等の放射線検出装置においては、システムオンパネル化によって額縁領域を狭め、患者への肉体的負担を減らすことが求められている。このような検出装置に用いられるシステムオンパネル型のゲートドライバ回路において、下記の技術課題がある。
【０００３】
（１）ゲート線の駆動本数の切り替え機能
駆動回路は、１本から数本ずつのゲート線に順次、ゲート線に接続された画素ＴＦＴを導通させる電圧（導通電圧）を印加する。一度に駆動するゲート線の本数を１本ずつとすれば通常（高解像度）モードとなり、複数本ずつとすれば、複数画素の光信号電荷が加算される画素加算（高感度）モードとなる。特に、放射線検出装置においては、患者の被ばく線量を抑えながら最適な画像を得るために、これらのモードを切り替え可能とすることが望ましい。
【０００４】
（２）非選択期間のゲート線電位の安定化
読み出し動作中であっても、大部分のゲート線には導通電圧が印加されていない。これらのゲート線がフローティング状態となると、信号線との容量結合や外部電磁場などによってゲート線の電圧が変動し、読み出し画質が低下する。特に、放射線検出装置においては、表示装置と比べてゲート線の本数が３倍程度と多い一方、画素の電荷量を高分解能で測定するため、導通電圧が印加されない期間（非選択期間）のゲート線電圧を安定化させることが特に重要である。
【０００５】
上記に類似の課題を解決する回路として、特許文献１は、液晶表示装置（ＬＣＤ）向けの駆動回路を開示する。駆動回路は、単一導電型のＴＦＴによって基板と一体形成されている。特許文献１の駆動回路は、シフトレジスタと走査電圧生成回路とを含む。走査電圧生成回路は、シフトレジスタの出力電圧を複数のゲート線に分岐出力するデマルチプレクサとして機能する。走査電圧生成回路に供給するクロックのタイミングを制御することで、一度に駆動するゲート線の本数を変化させることができる。また、シフトレジスタは、主たる出力信号（第１シフトパルス電圧）とともに、その相補出力信号（第２シフトパルス電圧）を出力することができる。これらを利用することで、非選択期間の大部分においてゲート線は直流電源と結ばれており、フローティング状態を回避できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３０９９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１のシフトレジスタは、第１、第２シフトパルスという２種類の出力信号を生成するために、複雑な回路構成を用いている。特許文献１におけるシフトレジスタは、単位回路１段あたり１８個のＴＦＴを含む。特許文献１の図４におけるＴｒ１、Ｔｒ２など、冗長化されたＴＦＴを１つのＴＦＴとして数えても、単位回路１段あたり１０個のＴＦＴを含む。このような複雑な回路構成の駆動回路は、レイアウト面積が大きく、また製造歩留まり低下の要因ともなる。
【０００８】
本発明の目的は、アクティブマトリクスパネルにおけるゲート線の駆動回路のレイアウト面積を削減し、製造歩留まりを向上させることである。
【課題を解決するための手段】
【０００９】
本発明のアクティブマトリクスパネルは、複数のトランジスタの制御電極に接続されたゲート線と、前記ゲート線に導通電圧及び非導通電圧を供給する駆動回路とを有し、前記駆動回路は、相互接続された複数のシフトレジスタ単位回路を有するシフトレジスタと、前記複数のシフトレジスタ単位回路の出力信号を入力する複数のデマルチプレクサ単位回路を有するデマルチプレクサとを有し、前記デマルチプレクサ単位回路は、前記ゲート線に前記導通電圧を供給するための第１トランジスタと、前記ゲート線に前記非導通電圧を供給するための第２トランジスタとを有し、前記第１トランジスタは、前記第２トランジスタが導通状態である時に、非導通状態から導通状態に変化することを特徴とする。
【発明の効果】
【００１０】
シフトレジスタの回路規模を削減し、駆動回路のレイアウト面積及び製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】アクティブマトリクスパネルの構成例を示す図である。
【図２】駆動回路の構成例を示す図である。
【図３】シフトレジスタの動作例を示すタイミングチャートである。
【図４】駆動回路の先頭部分の詳細を示す回路図である。
【図５】通常モードの動作例を示すタイミングチャートである。
【図６】画素加算モードの動作例を示すタイミングチャートである。
【図７】インターレースモードの動作例を示すタイミングチャートである。
【図８】アクティブマトリクスパネルの構成例を示す図である。
【図９】駆動回路の構成例を示す図である。
【図１０】駆動回路の先頭部分の詳細を示す回路図である。
【図１１】通常モードの動作例を示すタイミングチャートである。
【図１２】放射線検出装置の画素の構成例を示す図である。
【図１３】放射線検出システムの構成例を示す図である。
【図１４】薄膜トランジスタのチャネル幅及びチャネル長の例を示す図である。
【図１５】薄膜トランジスタのチャネル幅、チャネル長及び電圧の例を示す図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図である。検出装置１００は、図１に示すように、画素１１０が絶縁性基板１０１の上に行列状に複数配置された画素アレイを含む。本実施形態ではＭ行Ｎ列の画素アレイであり、Ｍは偶数とする。画素１１０は、放射線又は光を電荷に変換する変換素子１１１と、変換された電荷に応じた電気信号を出力するスイッチ素子（トランジスタ）１１２とを含む。変換素子１１１の第１電極には、スイッチ素子１１２のソース及びドレインの一方が電気的に接続され、変換素子１１１の第２電極には、電極配線１８０が電気的に接続される。スイッチ素子１１２のソース及びドレインの他方には、信号線１７０が電気的に接続される。信号線１７０は、列方向に複数（Ｎ本）配置され、各々が列毎に、列方向に配列された複数のスイッチ素子１１２のソース及びドレインの他方に共通に接続され、接続用端子Ｓ１〜Ｓｎを介して外部の読出回路部１３０に接続される。複数のスイッチ素子１１２の制御電極（ゲート電極）には、ゲート線１６０が電気的に接続される。ゲート線１６０は、行方向に複数（Ｍ本）配置され、各々が行毎に、行方向に配列された複数のスイッチ素子１１２のゲートに共通に接続され、また、絶縁性基板１０１の上に設けられた駆動回路１２０に接続される。駆動回路１２０は、ゲート線１６０に導通電圧及び非導通電圧を供給する。
【００１３】
駆動回路１２０は、接続端子Ｖｄｄ，Ｖｓｓを介して電源部１４０と接続され、接続端子ＶＣＬ１，ＶＣＬ２，ＳＴ、ＧＣＬ１，ＧＣＬ２を介して制御部１５０と接続される。電源部１４０は、変換素子１１１に供給するための電圧ＶSを電極配線１８０に供給し、スイッチ素子１１２を導通状態とする第１電圧ＶDDと、非導通状態とする第２電圧ＶSSを駆動回路１２０に供給する。制御部１５０は、スタート信号ΦＳＴ、シフトレジスタ１９０のクロック信号ΦＶＣＬ１，ΦＶＣＬ２、デマルチプレクサ１９５（図２（ａ））のクロック信号ΦＧＣＬ１，ΦＧＣＬ２をそれぞれ駆動回路１２０に供給する。スタート信号ΦＳＴは、シフトレジスタ１９０（図２（ａ））の動作を開始するための信号である。スタート信号ΦＳＴ、クロック信号ΦＶＣＬ１、ΦＶＣＬ２、ΦＧＣＬ１、ΦＧＣＬ２の最大電圧値はＶDD、最小電圧値はＶSSである。また、クロック信号ΦＶＣＬ１とΦＶＣＬ２は、それぞれ位相が互いに１８０度異なる。ＶDDとＶSSは、駆動回路１２０を構成する薄膜トランジスタの閾値電圧ＶTHに対し、｜ＶDD−ＶSS｜＞２ＶTHを満たすように設定する。
【００１４】
図２（ａ）は、駆動回路１２０の構成例を示す図である。駆動回路１２０は、シフトレジスタ１９０とデマルチプレクサ１９５とを含む。シフトレジスタ１９０は、相互接続された少なくともＭ／２個のシフトレジスタ単位回路１９１を含む。シフトレジスタ単位回路１９１を先頭からＡ（１），Ａ（２），・・・、Ａ（Ｍ／２）とする。シフトレジスタ単位回路Ａ（ｎ）は、図２（ｂ）に示すように、信号入力端子ＳＥＴ，ＲＥＳＥＴ，ＶＣＬＫ，電源入力端子ＶＳＳ，及び信号出力端子ＳＯＵＴを有する。シフトレジスタ単位回路Ａ（ｎ）の信号入力端子ＳＥＴには、シフトレジスタ単位回路Ａ（ｎ−１）の信号出力端子ＳＯＵＴが接続されている。ただし、シフトレジスタ単位回路Ａ（１）の信号入力端子ＳＥＴには、スタート信号ΦＳＴが入力されている。シフトレジスタ単位回路Ａ（ｎ）の信号入力端子ＲＥＳＥＴには、シフトレジスタ単位回路Ａ（ｎ＋１）の信号出力端子ＳＯＵＴが接続されている。最終段であるシフトレジスタ単位回路Ａ（Ｍ／２）の信号入力端子ＲＥＳＥＴには、シフトレジスタ動作を確実に終了させるため、制御部１５０などで生成した所望の制御信号を入力してもよい。奇数番目のシフトレジスタ単位回路Ａ（ｎ）の信号入力端子ＶＣＬＫにはクロック信号ΦＶＣＬ１が、偶数番目のシフトレジスタ単位回路Ａ（ｎ）の信号入力端子ＶＣＬＫにはクロック信号ΦＶＣＬ２が、それぞれ入力されている。シフトレジスタ単位回路Ａ（ｎ）の電源入力端子ＶＳＳには、第２電圧ＶSSが入力されている。シフトレジスタ単位回路Ａ（ｎ）の信号出力端子ＳＯＵＴには、後述するデマルチプレクサ単位回路Ｂ（２ｎ−１）及びＢ（２ｎ）の信号入力端子ＤＩＮが接続されている。
【００１５】
デマルチプレクサ１９５は、少なくともＭ個のデマルチプレクサ単位回路１９６を含む。デマルチプレクサ単位回路１９６を先頭からＢ（１），Ｂ（２），・・・、Ｂ（Ｍ）とする。本実施形態では、１つのシフトレジスタ単位回路１９１に、２つのデマルチプレクサ単位回路１９６が対応する。複数のデマルチプレクサ単位回路１９６は、複数のシフトレジスタ単位回路１９１の出力信号を入力する。デマルチプレクサ単位回路Ｂ（ｎ）は、図２（ｃ）に示すように、信号入力端子ＤＩＮ，ＧＣＬＫ，電源入力端子ＶＤＤ，ＶＳＳ，信号出力端子ＤＯＵＴを有する。奇数番目のデマルチプレクサ単位回路Ｂ（ｎ）の信号入力端子ＧＣＬＫにはクロック信号ΦＧＣＬ１が、偶数番目のデマルチプレクサ単位回路Ｂ（ｎ）の信号入力端子ＧＣＬＫにはクロック信号ΦＧＣＬ２が、それぞれ入力されている。デマルチプレクサ単位回路Ｂ（ｎ）の電源入力端子ＶＤＤ及びＶＳＳには、第１電圧ＶDD及び第２電圧ＶSSがそれぞれ入力されている。デマルチプレクサ単位回路Ｂ（ｎ）の信号出力端子ＤＯＵＴには、それぞれに対応するゲート線が接続されている。
【００１６】
図２（ｂ）は、シフトレジスタ単位回路Ａ（ｎ）の内部構成の一例である。シフトレジスタ単位回路Ａ（ｎ）は、薄膜トランジスタＴ１〜Ｔ４と、容量素子Ｃ１とを有する。図２（ｃ）は、デマルチプレクサ単位回路Ｂ（ｎ）の内部構成の一例である。デマルチプレクサ単位回路Ｂ（ｎ）は、薄膜トランジスタＴ５〜Ｔ９と、容量素子Ｃ２とを有する。第１トランジスタＴ６は、出力端子ＤＯＵＴを介して、ゲート線１６０に導通電圧を供給するためのトランジスタである。第２トランジスタＴ７は、出力端子ＤＯＵＴを介して、ゲート線１６０に非導通電圧を供給するためのトランジスタである。薄膜トランジスタＴ８及びＴ９は、ＶDDとＶSSとを電源電圧とするＥ／Ｅインバータを形成している。そのインバータは、第２トランジスタＴ７の制御電極（ゲート電極）に第１電圧ＶDDを供給する第３トランジスタＴ８と、第２トランジスタＴ７の制御電極に第２電圧ＶSSを供給する第４トランジスタＴ９とを有する。インバータは、第１トランジスタＴ６、第２トランジスタＴ７及びゲート線１６０の相互接続ノードＤＯＵＴの電位を入力信号とし、その入力信号を反転した信号を第２トランジスタＴ７の制御電極に出力する。インバータへの入力電圧（薄膜トランジスタＴ８のゲート及びソース間電圧）がＶDD及びＶSSの場合におけるインバータの出力電圧、すなわち点ｒの電圧Ｖｒを、それぞれＶL及びＶHとする。ＶH＝ＶDD−ＶTHであり、ＶLは、次式の薄膜トランジスタＴ８のＷ／Ｌ比に対する薄膜トランジスタＴ９のＷ／Ｌ比であるβR9によって変化する。
βR9  ＝（Ｗ9／Ｌ9）／（Ｗ8／Ｌ8）
【００１７】
以降、Ｗはチャネル幅、Ｌはチャネル長、添字は対応するトランジスタ番号（Ｔ１，Ｔ２，・・・）を示す。例えば、第１トランジスタＴ６のチャネル幅及びチャネル長をＷ6及びＬ6とし、第２トランジスタＴ７のチャネル幅及びチャネル長をＷ7及びＬ7とする。また、第３トランジスタＴ８のチャネル幅及びチャネル長をＷ8及びＬ8とし、第９トランジスタＴ９のチャネル幅及びチャネル長をＷ9及びＬ9とする。なお、１つのシフトレジスタ単位回路１９１に３つ以上のデマルチプレクサ単位回路１９６を接続することも可能である。たとえば、１つのシフトレジスタ単位回路１９１に４つのデマルチプレクサ単位回路１９６を接続する場合、シフトレジスタ単位回路１９１の数は少なくともＭ／４個とし、クロック信号はΦＧＣＬ１〜ΦＧＣＬ４などの４系統とする。また、スイッチ素子１１２及び駆動回路１２０を構成する各薄膜トランジスタは、非晶質シリコン等の非晶質半導体材料、多結晶シリコン等の多結晶半導体材料、有機半導体材料、酸化物半導体材料を用いることができる。
【００１８】
次に、駆動回路１２０の動作を、（１）シフトレジスタ、（２）デマルチプレクサに分けて説明する。なお、ここでは、各薄膜トランジスタＴ１〜Ｔ９の閾値電圧をいずれもＶTHとする。閾値電圧が薄膜トランジスタごとに異なる場合は、関係する薄膜トランジスタの閾値電圧の平均値をＶTHと定義すれば以下の議論が成り立つ。
【００１９】
（１）シフトレジスタ
図２（ａ）、（ｂ）、図３を参照して、シフトレジスタ１９０の動作を説明する。シフトレジスタ単位回路Ａ（１）の信号入力端子ＳＥＴにはスタート信号ΦＳＴが、信号入力端子ＶＣＬＫにはクロック信号ΦＶＣＬ１が、信号入力端子ＲＥＳＥＴにはシフトレジスタ単位回路Ａ（２）の出力信号ＶＳＯＵＴ（２）が、それぞれ入力されている。また、シフトレジスタ単位回路Ａ（２）の信号入力端子ＳＥＴにはシフトレジスタ単位回路Ａ（１）の出力信号ＶＳＯＵＴ（１）が、信号入力端子ＶＣＬＫにはクロック信号ΦＶＣＬ２が、それぞれ入力されている。また、信号入力端子ＲＥＳＥＴにはシフトレジスタ単位回路Ａ（３）の出力信号ＶＳＯＵＴ（３）が入力されている。
【００２０】
図３は、シフトレジスタ１９０の動作を示すタイミングチャートである。同図には、１段目のシフトレジスタ単位回路Ａ（１）における、点ｐの電圧Ｖｐ（１）の時間変化も示されている。
【００２１】
まず、シフトレジスタ単位回路Ａ（１）の動作を考える。時刻ｔ１１において、スタート信号ΦＳＴが立ち上がると、薄膜トランジスタＴ１によって電圧Ｖｐ（１）がＶDD−ＶTH程度まで上昇し、薄膜トランジスタＴ２が導通状態となる。時刻ｔ１２において、スタート信号ΦＳＴが立ち下がり、クロック信号ΦＶＣＬ１が立ち上がる。シフトレジスタ単位回路Ａ（１）の信号入力端子ＶＣＬＫにはクロック信号ΦＶＣＬ１が入力されており、かつ薄膜トランジスタＴ２のゲート電極とソース電極とが容量素子Ｃ１を介して結合している。そのため、電圧Ｖｐ（１）が（２ＶDD−ＶSS−ＶTH）程度まで上昇する（ブートストラップ動作）。このとき、もし（２ＶDD−ＶSS−ＶTH）＞（ＶDD＋ＶTH）であれば、ＶＳＯＵＴ（１）＝ＶDDとなる。時刻ｔ１３において、クロック信号ΦＶＣＬ１が立ち下がり、クロック信号ΦＶＣＬ２が立ち上がると、ＶＳＯＵＴ（２）＝ＶDDとなるため、薄膜トランジスタＴ３及びＴ４が導通し、ＶＳＯＵＴ（１）＝ＶSSとなる。
【００２２】
次に、２番目のシフトレジスタ単位回路Ａ（２）の動作を考える。シフトレジスタ単位回路Ａ（２）は、時刻ｔ１２におけるＶＳＯＵＴ（１）＝ＶDDの状態を引き金として、シフトレジスタ単位回路Ａ（１）から所定期間（＝ｔ１３−ｔ１２）だけ遅れて、シフトレジスタ単位回路Ａ（１）と同様に動作する。
【００２３】
以下同様に、シフトレジスタ単位回路Ａ（ｎ＋１）は、シフトレジスタ単位回路Ａ（ｎ）より所定期間だけ遅れて、シフトレジスタ単位回路Ａ（ｎ）と同様に動作する。この繰り返しにより、シフトレジスタ１９０は、図３に示すように、ＶＳＯＵＴ（ｎ）にＶDD電圧パルスを順次供給する。
【００２４】
（２）デマルチプレクサ
図２（ａ）、（ｃ）、図４、図５、図６を参照して、デマルチプレクサ１９５の動作を説明する。図４は、駆動回路１２０の先頭部分の詳細を示す回路図である。同図には、シフトレジスタ単位回路Ａ（１）及びデマルチプレクサ単位回路Ｂ（１），Ｂ（２）が含まれる。デマルチプレクサ単位回路Ｂ（１）及びＢ（２）の信号出力端子ＤＯＵＴにおける出力電圧を、１行目及び２行目のゲート線への出力電圧Ｖｇ（１），Ｖｇ（２）とする。デマルチプレクサ１９５は、通常モード、画素加算モード及びインターレースモードのいずれかのモードで動作させることができる。
【００２５】
（２−１）通常モード
図５は、通常モードにおけるデマルチプレクサ単位回路Ｂ（１）及びＢ（２）の動作を示すタイミングチャートである。クロック信号ΦＧＣＬ１及びΦＧＣＬ２は、それぞれ位相が互いに１８０度異なる。デマルチプレクサ単位回路Ｂ（１）及びＢ（２）の点ｑ、ｒにおける電圧Ｖｑ（１），Ｖｑ（２），Ｖｒ（１），Ｖｒ（２）の時間変化も併記する。以下、順を追って動作を説明する。
【００２６】
（あ）時刻ｔ２１以前
ＶＳＯＵＴ（１）＝Ｖｑ（１）＝Ｖｑ（２）＝ＶSSであり、薄膜トランジスタＴ６及びＴ６’は非導通状態である。Ｖｒ（１）＝Ｖｒ（２）＝ＶH、Ｖｇ（１）＝Ｖｇ（２）＝ＶSSである。薄膜トランジスタＴ７及びＴ７’は、ともに導通状態である。
【００２７】
（い）時刻ｔ２１
ＶＳＯＵＴ（１）＝ＶDDとなると、電圧Ｖｑ（１）及びＶｑ（２）は、ＶDD−ＶTHまで充電される。その結果、後述の時刻ｔ２６まで薄膜トランジスタＴ６及びＴ６’が導通状態となる。ΦＧＣＬ１＝ΦＧＣＬ２＝ＶSS、Ｖｒ（１）＝Ｖｒ（２）＝ＶH、薄膜トランジスタＴ７及びＴ７’は導通状態、Ｖｇ（１）＝Ｖｇ（２）＝ＶSSである。すなわち、第１トランジスタＴ６及びＴ６’は、第２トランジスタＴ７及びＴ７’が導通状態である時に、非導通状態から導通状態に変化する。
【００２８】
（う）時刻ｔ２２
ゲート線には、金属材料の抵抗や、画素領域におけるゲート線と信号線との交差部容量や、画素領域に至るまでの各種配線との交差部容量などを成分とする寄生抵抗Ｒpara及び寄生容量Ｃparaを有する。そのため、ゲート線の充放電にはτ＝Ｒpara×Ｃpara（秒）程度の遅延が発生する。時刻ｔ２２にクロック信号ΦＧＣＬ１が立ち上がった瞬間、電圧Ｖｇ（１）はすぐに変化せず、Ｖｇ（１）＝ＶSSであり、Ｖｑ（１）＝ＶDD−ＶTH、Ｖｒ（１）＝ＶHである。薄膜トランジスタＴ７は導通状態である。
【００２９】
（え）時刻ｔ２３
時刻ｔ２２からτ程度の時間が経過すると、薄膜トランジスタＴ６のゲート電極とソース電極が容量素子Ｃ２を介して結合しているため、電圧Ｖｑ（１）は２ＶDD−ＶSS−ＶTHまで上昇し、電圧Ｖｇ（１）は一定値（＝ＶDD）となる。このとき、電圧Ｖｒ（１）は、薄膜トランジスタＴ８及びＴ９のチャネル抵抗比によって定まる値（＝ＶL）となり、薄膜トランジスタＴ７は非導通状態となる。以上のように、ゲート線１６０の電圧Ｖｇ（１）が導通電圧ＶDDに変動した後に、第４トランジスタＴ９が導通し、電圧Ｖｒ（１）が電圧ＶLになり、第２トランジスタＴ７が非導通状態になる。また、ゲート線１６０の電圧が導通電圧ＶDDに変動した後に、第２トランジスタＴ７の制御電極の電圧Ｖｒ（１）が第２トランジスタＴ７の閾値電圧ＶTH以下の電圧ＶLになる。
【００３０】
（お）時刻ｔ２４
時刻ｔ２４にΦＧＣＬ１＝ＶSSとなった瞬間も、時刻ｔ２２と同様、電圧Ｖｇ（１）はすぐに変化せず、Ｖｇ（１）＝ＶDDであり、Ｖｑ（１）＝２ＶDD−ＶSS−ＶTH、Ｖｒ（１）＝ＶLである。薄膜トランジスタＴ７は非導通状態である。
【００３１】
（か）時刻ｔ２５
時刻ｔ２４からτ程度の時間が経過すると、電圧Ｖｑ（１）はＶDD−ＶTHまで低下する。Ｖｇ（１）＝ＶSS、Ｖｒ（１）＝ＶHとなり、薄膜トランジスタＴ７は導通状態となる。以後、時刻ｔ２６まで、ΦＧＣＬ１=ＶSS、Ｖｇ（１）＝ＶSSの状態が持続する。
【００３２】
（き）時刻ｔ２５以降
デマルチプレクサ単位回路Ｂ（２）も、上記と同様に動作する。すなわち、電圧Ｖｑ（２）、Ｖｒ（２），Ｖｇ（２），及び薄膜トランジスタＴ７’の導通／非導通状態も、それぞれ上記と同様に、クロック信号ΦＧＣＬ２の遷移に合わせて変化する。
【００３３】
（く）時刻ｔ２６
ＶＳＯＵＴ（１）＝ＶSSとなり、薄膜トランジスタＴ６及びＴ６’は非導通状態となる。薄膜トランジスタＴ７及びＴ７’はともに導通状態であり、Ｖｇ（１）＝Ｖｇ（２）＝ＶSS、Ｖｒ（１）＝Ｖｒ（２）＝ＶHである。
【００３４】
（け）時刻ｔ２６以降
ＶＳＯＵＴ（１）が再びＶDDとならない限り、薄膜トランジスタＴ６及びＴ６’は非導通状態を維持する。また、薄膜トランジスタＴ７及びＴ７’はともに導通状態を維持し、Ｖｇ（１）＝Ｖｇ（２）＝ＶSS、Ｖｒ（１）＝Ｖｒ（２）＝ＶHの状態が安定に保持される。すなわち、１行目及び２行目のゲート線は、クロック信号ΦＧＣＬ１及びΦＧＣＬ２の状態によらず、導通状態の薄膜トランジスタＴ７及びＴ７’によって第２電圧ＶSSに結ばれ、フローティング状態とならない。
【００３５】
以上（あ）〜（け）を通じて、薄膜トランジスタＴ６又はＴ７（Ｔ６’又はＴ７’）の少なくとも一方は導通状態であるため、１行目（２行目）のゲート線はフローティング状態とならない。なお、シフトレジスタ単位回路Ａ（２），Ａ（３），・・・の動作に合わせて、デマルチプレクサ単位回路Ｂ（３）以降も同様に動作する。３行目以降のゲート線もフローティング状態とならない。
【００３６】
また、通常は、電源部１４０の方が制御部１５０よりも電流供給能力に余裕があり、外来電磁場によるノイズにも強い。特に、検出装置１００の画質向上のためには、第１電圧ＶDDが印加されない期間のゲート線を、制御部１５０が生成するクロック信号ΦＧＣＬ１などだけでなく、電源部１４０が供給する第２電圧ＶSSにも接続しておくことが好ましい。本実施形態では、特許文献１と比較して、薄膜トランジスタＴ７（特許文献１におけるＴｒ２８に相当）が導通状態である期間が長い。その結果、本実施形態では、非選択期間のゲート線を、より長い期間にわたり、第２電圧ＶSSに接続することが可能となり、高い画質が得られる。
【００３７】
（２−２）画素加算モード
図６は、画素加算モードにおけるデマルチプレクサ単位回路Ｂ（１）及びＢ（２）の動作を示すタイミングチャートである。画素加算モードと通常モードとの違いは、クロック信号ΦＧＣＬ１及びΦＧＣＬ２が同位相であることである。これにより、奇数行目と偶数行目のゲート線電位を同時に駆動することができる。その結果、駆動回路１２０で選択した２行分の画素１１０における信号電荷の合計を、読出回路部１３０で読み出すことができる。
【００３８】
（２−３）インターレースモード
図７は、インターレースモードにおけるデマルチプレクサ単位回路Ｂ（１）及びＢ（２）の動作を示すタイミングチャートである。インターレースモードと通常モードとの違いは、奇数フレームではクロック信号ΦＧＣＬ１のみに第１電圧ＶDDのパルスを供給し、偶数フレームではクロック信号ΦＧＣＬ２のみに第１電圧ＶDDのパルスを供給することである。特許文献１もこのようなモードでの駆動を開示している。しかし、特許文献１では、奇数行及び偶数行とも共通のシフトレジスタ単位回路に接続されているため、奇数フレームにおいては、信号読み出しを行わない偶数行目のゲート線に接続される薄膜トランジスタＴ７’も非導通状態となってしまう。本実施形態では、奇数フレームにおける薄膜トランジスタＴ７’（偶数フレームにおける薄膜トランジスタＴ７）は常に導通状態である。その結果、本実施形態では、高い画質が得られる。特に、１つのシフトレジスタ単位回路１９１に３つ以上のデマルチプレクサ単位回路１９６を接続する場合、本実施形態によって顕著な画質向上が期待できる。
【００３９】
図１４は、本実施形態に適用できる各薄膜トランジスタのチャネル幅及びチャネル長の一例を示す。また、Ｃ１＝０．５ｐＦ，Ｃ２＝１０ｐＦである。時刻ｔ２２からｔ２３に掛けて、インバータが確実に反転し、電圧Ｖｇ（１）がＶDDへと上昇するために、薄膜トランジスタＴ７のＷ／Ｌ比に対する薄膜トランジスタＴ６のＷ／Ｌ比（＝（Ｗ6／Ｌ6）／（Ｗ7／Ｌ7））は同程度以上としておく。たとえば、本実施形態では２である。また、時刻ｔ２３における薄膜トランジスタＴ７が実質的に非導通状態とみなせるためには、同時刻において、下記（イ）又は（ロ）のいずれかの条件を満たす必要がある。
【００４０】
（イ）薄膜トランジスタＴ６のチャネル抵抗に対する薄膜トランジスタＴ７のチャネル抵抗が１００倍以上
時刻ｔ２３における薄膜トランジスタＴ７が実質的に非導通状態とみなせるためには、同時刻における出力電圧Ｖｇ（ｎ）における電圧誤差が１％以下、すなわち、
Δ＝（ＶDD―Ｖｇ（ｎ））／（ＶDD―ＶSS）≦０．０１
でなければならない。そのためには、同時刻において、薄膜トランジスタＴ６のチャネル抵抗に対し薄膜トランジスタＴ７のチャネル抵抗が１００倍以上でなければならない。すなわち、ゲート線１６０の電圧が導通電圧ＶDDに変動した後に、第１トランジスタＴ６のチャネル抵抗に対する第２トランジスタＴ７のチャネル抵抗比が１００倍以上でなければならない。
【００４１】
この条件が満たされているかどうかを検証するには、同時刻における電圧Ｖｇ（ｎ）を実測すればよい。あるいは、適切な回路モデル（ＲＰＩ  ａ−Ｓｉ：Ｈ  ＴＦＴ  ｍｏｄｅｌやＲＰＩ  ｐｏｌｙ−Ｓｉ  ＴＦＴ  ｍｏｄｅｌ）を用いて駆動回路１２０のＳＰＩＣＥシミュレーションを実施し、電圧Ｖｇ（ｎ）を求めればよい。あるいは、薄膜トランジスタＴ６からＴ９のＷ／Ｌが下式の関係を満たすように選ばれていれば、この条件が満たされていると考えることができる。グラジュアルチャネル近似によりＴ６からＴ９のチャネル抵抗を見積もると、次式の関係を満たすように、（Ｗ6／Ｌ6）／（Ｗ7／Ｌ7）及びβR9＝（Ｗ9／Ｌ9）／（Ｗ8／Ｌ8）を選ぶことにより、Δ≦０．０１になると見積もることができる。
【００４２】
【数１】
0005963551.tif 000002
【００４３】
ＶLLは、薄膜トランジスタＴ６のチャネル抵抗に対し薄膜トランジスタＴ７のチャネル抵抗が１００倍となるときの薄膜トランジスタＴ７のゲート及びソース間電圧である。ＶDD＝＋１２Ｖ、ＶSS＝０Ｖ、ＶTH＝＋４Ｖとすると、ＶLL＝＋５．３Ｖ，βR9≧０．１２となる。実施形態１−１、１−２、１−３においては、上式の関係が満たされている。
【００４４】
（ロ）インバータの出力電圧ＶLが閾値電圧ＶTH以下
時刻ｔ２３において、インバータの出力電圧ＶLが薄膜トランジスタＴ７の閾値電圧（＝ＶTH）以下であれば、薄膜トランジスタＴ７は（イ）の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタＴ７のゲート及びソース間電圧を実測すればよい。あるいは、駆動回路１２０のＳＰＩＣＥシミュレーションを実施し、薄膜トランジスタＴ７のゲート及びソース間電圧を求めればよい。また、閾値電圧ＶTHを求めるには、駆動回路１２０を構成する薄膜トランジスタと同等の薄膜トランジスタにおいて、伝達特性（Ｉｄｓ−Ｖｇｓ特性）を実施すればよい。具体的手順としては、薄膜トランジスタのドレイン及びソース間電圧ＶｄｓをＶDD−ＶSS程度（＋１２Ｖなど）と設定し、ゲート及びソース間電圧Ｖｇｓを掃引し、飽和領域におけるドレイン及びソース間電流Ｉｄｓを測定する。√（Ｉｄｓ）−Ｖｇｓをプロットの直線部分をｘ軸に外挿した点がＶTHである。あるいは、薄膜トランジスタＴ８及びＴ９のＷ／Ｌが下式の関係を満たすように選ばれていれば、この条件が満たされていると考えることができる。グラジュアルチャネル近似により電圧ＶLを見積もると、次式の関係を満たすようにβR9を選ぶことにより、ＶL≦ＶTHになると見積もることができる。
【００４５】
【数２】
0005963551.tif 000003
【００４６】
ＶDD＝＋１２Ｖ、ＶSS＝０Ｖ、ＶTH＝＋４Ｖとすると、βR9≧０．３３となる。実施形態１−２及び実施形態１−３においては、上式の関係が満たされている。
【００４７】
なお、（ロ）の条件よりもさらにβR9を大きくしてもよい。βR9が大きければ大きいほど、時刻ｔ２２からｔ２５までのインバータの出力電圧ＶLが低下し、時刻ｔ２３において、薄膜トランジスタＴ７が非導通状態に移行するのを早めることができる。これにより、時刻ｔ２２からｔ２３までの遅延時間を短縮することができる。すなわち、実施形態１−３では、実施形態１−１及び１−２と比較して、遅延時間ｔ２３−ｔ２２が短縮される。
【００４８】
本実施形態では、図２（ａ）及び（ｂ）のような単純なシフトレジスタ１９０を用いることができるため、シフトレジスタ１９０の回路規模を削減できる。よって、駆動回路１２０のレイアウト面積の削減や、製造歩留まり向上を実現できる。また、ゲート線電圧がフローティング状態となることを防止することができる。よって、アクティブマトリクスパネルを利用した検出装置１００において、読み出し画像の画質を向上させることができる。特に、ゲート線の本数が多く、画素１１０の電荷量を高分解能で測定する必要がある放射線撮像装置においては、非選択期間のゲート線電位が安定することにより、顕著な画質向上が期待できる。もちろん、ＬＣＤなどの表示装置に本実施形態を応用する場合も、回路規模削減、レイアウト面積削減、製造歩留まり向上、及び表示画質向上の効果が期待できる。
【００４９】
（第２の実施形態）
図８は本発明の第２の実施形態によるアクティブマトリクスパネルを用いた検出装置の構成例を示す図であり、図９（ａ）は駆動回路１２０におけるシフトレジスタ１９０及びデマルチプレクサ１９５の構成例を示す図である。第２の実施形態と第１の実施形態（図１及び図２（ａ））との違いは、第１電圧ＶDD，第２電圧ＶSSと同様の手段により、駆動回路１２０への第３電圧ＶGGの供給が追加されていることである。なお、ＶGG＜ＶDD−ＶTHとしておく。また、本実施形態のシフトレジスタ単位回路Ａ（ｎ）の内部構成は、第１の実施形態（図２（ｂ））と同一である。
【００５０】
図９（ｂ）は、デマルチプレクサ単位回路Ｂ（ｎ）の内部構成例を示す。デマルチプレクサ単位回路Ｂ（ｎ）は、第１の実施形態と同一の薄膜トランジスタＴ５〜Ｔ９と、容量素子Ｃ２とに加え、薄膜トランジスタＴ１０を有する。第５トランジスタＴ１０は、第２トランジスタＴ７の制御電極及び第３電圧ＶGGのノード間に接続される。また、デマルチプレクサ単位回路Ｂ（ｎ）は、第１の実施形態と同一の端子ＤＩＮ，ＤＯＵＴ，ＧＣＬＫ，ＶＤＤ，ＶＳＳに加え、電源入力端子ＶＧＧを有する。
【００５１】
次に、駆動回路１２０の動作を説明する。シフトレジスタ１９０の動作は、第１の実施形態と同様である。また、本実施形態においても、デマルチプレクサ１９５は、通常モード、画素加算モード、インターレースモードのいずれでも動作する。以下、通常モードのデマルチプレクサ１９５の動作のみを説明する。
【００５２】
図１０は、駆動回路１２０の先頭部分の詳細を示す回路図である。同図には、シフトレジスタ単位回路Ａ（１）及びデマルチプレクサ単位回路Ｂ（１），Ｂ（２）が含まれる。デマルチプレクサ単位回路Ｂ（１）及びＢ（２）の端子ＤＯＵＴにおける出力電圧を、１行目及び２行目のゲート線への出力電圧Ｖｇ（１），Ｖｇ（２）とする。
【００５３】
図１１は、通常モードにおけるデマルチプレクサ単位回路Ｂ（１）及びＢ（２）の動作を示すタイミングチャートである。クロック信号ΦＧＣＬ１及びΦＧＣＬ２は、それぞれ位相が互いに１８０度異なる。デマルチプレクサ単位回路Ｂ（１）及びＢ（２）の点ｑ及びｒにおける電圧Ｖｑ（１），Ｖｑ（２），Ｖｒ（１），Ｖｒ（２）の時間変化も併記する。以下、順を追って動作を説明する。
【００５４】
（あ）時刻ｔ３１以前
ＶＳＯＵＴ（１）＝Ｖｑ（１）＝Ｖｑ（２）＝ＶSSであり、薄膜トランジスタＴ６及びＴ６’は非導通状態である。Ｖｒ（１）＝Ｖｒ（２）＝ＶH、Ｖｇ（１）＝Ｖｇ（２）＝ＶSSである。薄膜トランジスタＴ７及びＴ７’はともに導通状態である。
【００５５】
（い）時刻ｔ３１
ＶＳＯＵＴ（１）＝ＶDDとなると、電圧Ｖｑ（１）及びＶｑ（２）はＶDD−ＶTHまで充電される。その結果、後述の時刻ｔ３６まで、薄膜トランジスタＴ６及びＴ６’が導通状態となる。また、本実施形態は、第１の実施形態と異なり、薄膜トランジスタＴ１０及びＴ１０’が導通するため、電圧Ｖｒ（１）及びＶｒ（２）は、薄膜トランジスタＴ８及びＴ１０（Ｔ８’及びＴ１０’）のチャネル抵抗比によって定まる電圧ＶH2となる。ここに、ＶH2は次式によって見積もることができる。
【００５６】
【数３】
0005963551.tif 000004
【００５７】
ただし、第５トランジスタＴ１０のチャネル幅及びチャネル長をＷ10及びＬ10とすると、βR10＝（Ｗ10／Ｌ10）／（Ｗ8／Ｌ8）である。ＶH2≧ＶTHとなるように、βR10を選んでおく。ＶH2が薄膜トランジスタＴ７及びＴ７’の閾値電圧（＝ＶTH）以上であるため、薄膜トランジスタＴ７及びＴ７’は導通状態である。また、ＶGG＜ＶHのためＶH2＜ＶHとなり、本実施形態は、第１の実施形態と比較して、薄膜トランジスタＴ７及びＴ７’のチャネル抵抗は高い。すなわち、本実施形態の薄膜トランジスタＴ７及びＴ７’は、第１の実施形態のものよりも弱い導通状態である。
【００５８】
（う）時刻ｔ３２
時刻ｔ３２にクロック信号ΦＧＣＬ１が立ち上がった瞬間、電圧Ｖｇ（１）はすぐに変化せず、Ｖｇ（１）＝ＶSSであり、Ｖｑ（１）＝ＶDD−ＶTH、Ｖｒ（１）＝ＶH2である。薄膜トランジスタＴ７は、弱い導通状態を維持する。
【００５９】
（え）時刻ｔ３３
時刻ｔ３２からτ程度の時間が経過すると、電圧Ｖｑ（１）は２ＶDD−ＶSS−ＶTHまで上昇し、電圧Ｖｇ（１）は一定値（＝ＶDD）となる。このとき、電圧Ｖｒ（１）は、薄膜トランジスタＴ８，Ｔ９，Ｔ１０のチャネル抵抗比によって定まる値（＝ＶL2）となり、薄膜トランジスタＴ７は非導通状態となる。
【００６０】
（お）時刻ｔ３４
時刻ｔ３４にΦＧＣＬ１＝ＶSSとなった瞬間も、時刻ｔ３２と同様、電圧Ｖｇ（１）はすぐに変化せず、Ｖｇ（１）＝ＶDDであり、Ｖｑ（１）＝２ＶDD−ＶSS−ＶTH、Ｖｒ（１）＝ＶL2である。薄膜トランジスタＴ７は、非導通状態である。
【００６１】
（か）時刻ｔ３５
時刻ｔ３４からτ程度の時間が経過すると、電圧Ｖｑ（１）はＶDD−ＶTHまで低下する。Ｖｇ（１）＝ＶSS、Ｖｒ（１）＝ＶH2となり、薄膜トランジスタＴ７は、時刻ｔ３１と同様の弱い導通状態となる。以後、時刻ｔ３６まで、ΦＧＣＬ１=ＶSS、Ｖｇ（１）＝ＶSSの状態が持続する。
【００６２】
（き）時刻ｔ３５以降
デマルチプレクサ単位回路Ｂ（２）も、上記と同様に動作する。すなわち、電圧Ｖｑ（２），Ｖｒ（２），Ｖｇ（２）及び薄膜トランジスタＴ７’の導通／非導通状態も、それぞれ上記と同様に、クロック信号ΦＧＣＬ２の遷移に合わせて変化する。
【００６３】
（く）時刻ｔ３６
ＶＳＯＵＴ（１）＝ＶSSとなり、薄膜トランジスタＴ６及びＴ６’は、非導通状態となる。薄膜トランジスタＴ７及びＴ７’は、ともに導通状態であり、Ｖｇ（１）＝Ｖｇ（２）＝ＶSS、Ｖｒ（１）＝Ｖｒ（２）＝ＶHである。
【００６４】
（け）時刻ｔ３６以降
ＶＳＯＵＴ（１）が再びＶDDとならない限り、薄膜トランジスタＴ６及びＴ６’は、非導通状態を維持する。また、薄膜トランジスタＴ７及びＴ７’は、ともに導通状態を維持し、Ｖｇ（１）＝Ｖｇ（２）＝ＶSS、Ｖｒ（１）＝Ｖｒ（２）＝ＶHの状態が安定に保持される。すなわち、１行目及び２行目のゲート線は、クロック信号ΦＧＣＬ１及びΦＧＣＬ２の状態によらず、導通状態の薄膜トランジスタＴ７及びＴ７’によって第２電圧ＶSSに結ばれ、フローティング状態とならない。
【００６５】
以上（あ）〜（け）を通じて、薄膜トランジスタＴ６又はＴ７（薄膜トランジスタＴ６’又はＴ７’）の少なくとも一方は導通状態であるため、１行目（２行目）のゲート線はフローティング状態とならない。なお、シフトレジスタ単位回路Ａ（２），Ａ（３），・・・の動作に合わせて、シフトレジスタ単位回路Ｂ（３）以降も同様に動作する。３行目以降のゲート線もフローティング状態とならない。
【００６６】
図１５は、本実施形態に適用できる各薄膜トランジスタのチャネル幅、チャネル長及び電圧ＶGGの一例を示す。また、Ｃ１＝０．５ｐＦ、Ｃ２＝１０ｐＦである。本実施形態は、第１の実施形態と同様、薄膜トランジスタＴ７のＷ／Ｌ比に対する薄膜トランジスタＴ６のＷ／Ｌ比（＝（Ｗ6／Ｌ6）／（Ｗ7／Ｌ7））は同程度以上としておく。また、時刻ｔ３３における薄膜トランジスタＴ７が実質的に非導通状態とみなせるためには、同時刻において、下記（ハ）又は（二）のいずれかの条件を満たす必要がある。
【００６７】
（ハ）薄膜トランジスタＴ６のチャネル抵抗に対して薄膜トランジスタＴ７のチャネル抵抗が１００倍以上
時刻ｔ３３における薄膜トランジスタＴ７が実質的に非導通状態とみなせるためには、本実施形態は、第１の実施形態と同様に、同時刻において薄膜トランジスタＴ６のチャネル抵抗に対し薄膜トランジスタＴ７のチャネル抵抗が１００倍以上でなければならない。この条件が満たされているかどうかを検証するには、同時刻における電圧Ｖｇ（ｎ）を実測するか、ＳＰＩＣＥシミュレーションを実施し、電圧Ｖｇ（ｎ）を求めればよい。あるいは、時刻ｔ３３における次式の電圧Ｖｒ（ｎ）の見積もり値が第１の実施形態で定義したＶLL以下であれば、薄膜トランジスタＴ６のチャネル抵抗に対して薄膜トランジスタＴ７のチャネル抵抗が１００倍以上であると考えることができる。
【００６８】
【数４】
0005963551.tif 000005
【００６９】
ＶDD＝＋１２Ｖ、ＶSS＝０Ｖ、ＶGG＝ＶSS＋２Ｖ、ＶTH＝＋４Ｖとすると、実施形態２−１、２−２、２−３においては、Ｖｒ（ｎ）≦ＶLLが満たされている。
【００７０】
（ニ）インバータの出力電圧ＶLがＶTH以下
時刻ｔ３３において、インバータの出力電圧ＶLが薄膜トランジスタＴ７の閾値電圧（＝ＶTH）以下となるようにすることができれば、薄膜トランジスタＴ７は（ハ）の条件よりも確実な非導通状態となり、より好ましい。この条件が満たされているかどうかを検証するには、同時刻における薄膜トランジスタＴ７のゲート及びソース間電圧を実測するか、ＳＰＩＣＥシミュレーションを実施し、薄膜トランジスタＴ７のゲート及びソース間電圧を求めればよい。あるいは、（ハ）に示した電圧Ｖｒ（ｎ）の見積もり値を用いて、Ｖｒ（ｎ）≦ＶTHであれば、この条件が満たされていると考えることができる。実施形態２−２、２−３においては、上式の関係が満たされている。
【００７１】
なお、本実施形態は、第１の実施形態と同様に、（ニ）の条件よりもさらにβR9、βR10を大きくしてもよい。βR9、βR10が大きければ大きいほど、時刻ｔ３２からｔ３５までのインバータの出力電圧ＶLが低下し、時刻ｔ３３において、薄膜トランジスタＴ７が非導通状態に移行するのを早めることができる。これにより、時刻ｔ３２からｔ３３までの遅延時間を短縮することができる。すなわち、実施形態２−３では、実施形態２−１、２−２と比較して、遅延時間ｔ３３−ｔ３２が短縮される。また、実施形態２−４のように、ＶGG＝ＶSSであってもよい。この場合、駆動回路１２０のレイアウトや電源部１４０を簡略化することができる。
【００７２】
本実施形態でも、第１の実施形態と同様に、単純なシフトレジスタ１９０を用いることができるため、回路規模を削減できる。よって、駆動回路１２０のレイアウト面積の削減や、製造歩留まり向上を実現できる。なお、実施形態２−３のように、薄膜トランジスタＴ１０（Ｔ１０’）のチャネル幅を非常に小さく選ぶことができるため、薄膜トランジスタＴ１０（Ｔ１０’）のレイアウト面積への影響は軽微である。
【００７３】
また、以下の理由により、駆動回路１２０の全体の回路規模に対し、シフトレジスタ１９０の回路規模を減らすことで、低コスト化が可能となる。薄膜トランジスタ製造工程において、パーティクルなどによる薄膜トランジスタ不良は、薄膜トランジスタ１つにつき一定の確率で、薄膜トランジスタの位置に関係なく発生する。特許文献１の駆動回路では、走査電圧生成回路とシフトレジスタとで回路規模を比べた場合、シフトレジスタの回路規模の方が大きい。特許文献１では、シフトレジスタに１つでも不動作の薄膜トランジスタがあると、リペアを行わなければ製品として機能しない。すなわち、特許文献１の駆動回路は、薄膜トランジスタ不良率の高い工場において低コストで生産することが難しい。それに対し、本実施形態において、シフトレジスタに不良薄膜トランジスタがなく、走査電圧生成回路に不良薄膜トランジスタが発生した場合、１本のゲート線が動作しなくなる（線欠陥が発生する）だけであるので、製品の種類によっては問題がない。
【００７４】
また、ゲート線電圧がフローティング状態となることを防止することができる。よって、アクティブマトリクスパネルを利用した検出装置において、読み出し画像の画質を向上させることができる。さらに、時刻ｔ３２よりも前に電圧Ｖｒを低下させておくことで、時刻ｔ３２からｔ３３に掛けてのインバータの反転動作を、第１の実施形態と比較してより確実に行わせることができる。よって、本実施形態は、クロック信号ΦＧＣＬ１，ΦＧＣＬ２などにおけるタイミングマージンや電圧マージンを、第１の実施形態と比較してより多く確保できる。
【００７５】
（第３の実施形態）
図１２（ａ）及び（ｂ）は、本発明の第３の実施形態によるアクティブマトリクスパネルを用いた放射線検出装置の画素の構成例である。図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＡ−Ａ’での断面図である。本実施形態では、スイッチ素子１１２にトップゲート型でダブルゲート型の多結晶シリコン薄膜トランジスタを用いている。スイッチ素子１１２は、絶縁性基板１０１の上に、真性半導体領域３０１と第１導電型の不純物半導体領域３０２とを含む多結晶シリコン層と、第１絶縁層３０３と、第１導電層３０４と、が絶縁性基板１０１側から順に積層された構成である。真性半導体領域３０１は薄膜トランジスタのチャネルとして、不純物半導体領域３０２はソース又はドレインとして、第１絶縁層３０３はゲート絶縁層として、第１導電層３０４はゲート又はゲート線１６０として、それぞれ機能する。スイッチ素子１１２は第２絶縁層３０５によって覆われる。この第２絶縁層３０５は、スイッチ素子１１２のパッシベーション層として機能する。第２絶縁層３０５上に設けられた第２導電層３０６は、第２絶縁層３０５及び第１絶縁層３０３に設けられたコンタクトホールにおいて不純物半導体領域３０２と接続される。ソース及びドレインの一方である不純物半導体領域３０２と接続された第２導電層３０６は、変換素子１１０との接続端子として機能し、ソース及びドレインの他方である不純物半導体領域３０２と接続された第２導電層３０６は、信号線１７０として機能する。第２導電層３０６は、第３絶縁層３０７によって覆われる。この第３絶縁層３０７は、スイッチ素子１１２及び信号線１７０のパッシベーション層として機能する。第３絶縁層３０７は、第４絶縁層３０８によって覆われる。この第４絶縁層３０８は、有機絶縁材料からなり、大きな膜厚で準備することにより、平坦化層として機能する。第４絶縁層３０９の上には、変換素子１１１が設けられる。複数の変換素子１１１は、複数のスイッチ素子１１２に対応し、放射線を電荷に変換する。本実施形態では、変換素子１１１として、放射線を光に変換するシンチレータ３１７と、その光を電荷に変換する光電変換素子と、を含むものを用いている。光電変換素子は、第３導電層３１０と、第１導電型の不純物半導体層３１１と、真性半導体層３１２と、第２導電型の不純物半導体層３１３と、第４導電層３１４と、が絶縁性基板１０１側から順に積層された構成である。第３導電層３１０は、変換素子１１１の第１電極として機能し、第３絶縁層３０７及び第４絶縁層３０８に設けられたコンタクトホール３０９において第２導電層３０６と接続される。第１導電型の不純物半導体層３１１と真性半導体層３１２と第２導電型の不純物半導体層３１３には、非晶質シリコンが用いられる。第４導電層３１４は、変換素子１１１の第２電極として機能し、電極配線１８０として機能する第５導電層３１５と接続される。光電変換素子及び電極配線１８０は、第５絶縁層３１６によって覆われ、第５絶縁層３１６の上にシンチレータ３１７が配置される。
【００７６】
ここで、本実施形態では、変換素子１１１として、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含む間接型変換素子を用いたが、本実施形態はそれに限定されるものではない。変換素子１１１として、非晶質セレンなどによって放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子１１２として、多結晶シリコン薄膜トランジスタを用いたが、本実施形態はそれに限定されるものではない。非晶質シリコン薄膜トランジスタや酸化物半導体を用いた酸化物薄膜トランジスタ、有機半導体を用いた有機薄膜トランジスタも用いることができる。また、ゲルマニウム等の他の半導体材料を用いてもよい。
【００７７】
図１３は、上記の放射線検出装置を用いた放射線検出システムの例である。放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、上記の放射線検出装置（アクティブマトリクスパネル）１００に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。放射線検出装置１００は、Ｘ線の入射に対応して放射線を電荷に変換して、電気的情報を得る。この情報は、デジタルデータに変換され、信号処理手段となるイメージプロセッサ６０７０により画像処理され、制御室の表示手段となるディスプレイ６０８０で観察できる。また、この情報は、電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また、記録手段となるフィルムプロセッサ６１００により、記録媒体となるフィルム６１１０に記録することもできる。
【００７８】
第１〜第３の実施形態によるアクティブマトリクスパネルは、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される、検出装置及び検出システムに適用することができる。また、アクティブマトリクスパネルを用いた表示装置に適用することもできる。
【００７９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８０】
１１２  スイッチ素子、１２０  駆動回路、１６０  ゲート線、１９０  シフトレジスタ、１９１  シフトレジスタ単位回路、１９５  デマルチプレクサ、１９６  デマルチプレクサ単位回路、Ｔ１〜Ｔ１０  薄膜トランジスタ
【図１】
0005963551.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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