(57)【特許請求の範囲】
【請求項１】
第１方向にそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され第２方向に延出した帯状の主画素電極及び第１方向に延出した帯状の副画素電極を備え十字状に形成された画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
前記主画素電極を挟んだ両側で第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
前記第１配向膜と前記第２配向膜との間に保持され前記画素電極と前記共通電極との間に電界が形成されていない状態で第１方向と略平行に初期配向方向する液晶分子を含み、誘電率異方性が負の液晶層と、
を備え、
前記画素電極と前記共通電極との間に電界が形成された状態で、一画素に複数のドメインが形成されることを特徴とする液晶表示装置。
【請求項２】
さらに、前記第１基板の外面に配置され第１偏光軸を備えた第１偏光板と、第２基板の外面に配置され第１偏光軸とクロスニコルの位置関係にある第２偏光軸を備えた第２偏光板を備え、前記第１偏光板の第１偏光軸が前記液晶分子の初期配向方向と直交する或いは平行であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極は、前記主画素電極に接続され前記補助容量線の上方に位置し第１方向に延出した副画素電極を備えたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、さらに、前記ゲート配線と対向し前記第１配向膜によって覆われ前記共通電極と同電位の第１シールド電極と、前記ソース配線と対向し前記第１配向膜によって覆われ前記共通電極と同電位の第２シールド電極と、を備えたことを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記主共通電極は、前記ソース配線の上方に位置することを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
【請求項６】
前記液晶層の誘電率異方性は、−１０以下であることを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
【請求項７】
第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との略中間において第１方向に延出した補助容量線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され前記第１ソース配線と前記第２ソース配線との間で第２方向に延出した帯状の主画素電極及び前記補助容量線の上方に位置し前記主画素電極に接続され前記第１ソース配線と前記第２ソース配線との間で第１方向に延出した副画素電極を備え十字状に形成された画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
前記主画素電極を挟んだ両側で前記第１ソース配線及び前記第２ソース配線の上方に位置し第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
前記第１配向膜と前記第２配向膜との間に保持され前記画素電極と前記共通電極との間に電界が形成されていない状態で第１方向と略平行に初期配向方向する液晶分子を含み、誘電率異方性が負の液晶層と、
を備え、
前記画素電極と前記共通電極との間に電界が形成された状態で、一画素に複数のドメインが形成されることを特徴とする液晶表示装置。
【請求項８】
前記主画素電極は、前記第１ソース配線と前記第２ソース配線との略中間に位置することを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記主画素電極と前記第１ソース配線との第１方向に沿った間隔は、前記主画素電極と前記第２ソース配線との第１方向に沿った間隔よりも小さいことを特徴とする請求項７に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開２０００−８１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向にそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され第２方向に延出した帯状の主画素電極を備えた画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持され前記画素電極と前記共通電極との間に電界が形成されていない状態で第１方向と略平行に初期配向方向する液晶分子を含み、誘電率異方性が負の液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００７】
本実施形態によれば、
第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との略中間において第１方向に延出した補助容量線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され前記第１ソース配線と前記第２ソース配線との間で第２方向に延出した帯状の主画素電極及び前記補助容量線の上方に位置し前記主画素電極に接続され前記第１ソース配線と前記第２ソース配線との間で第１方向に延出した副画素電極を備えた画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で前記第１ソース配線及び前記第２ソース配線の上方に位置し第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持され前記画素電極と前記共通電極との間に電界が形成されていない状態で第１方向と略平行に初期配向方向する液晶分子を含み、誘電率異方性が負の液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。
【図４】図４は、図２に示した液晶表示パネルにおける画素電極と共通電極との間に形成される電界、及び、この電界による液晶分子のダイレクタと透過率との関係を説明するための図である。
【図５】図５は、本実施形態の液晶層におけるＯＮ時の液晶分子の配列状態を模式的に示す図である。
【図６】図６は、比較例の液晶層におけるＯＮ時の液晶分子の配列状態を模式的に示す図である。
【図７】図７は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図８】図８は、本実施形態に適用可能な他のアレイ基板の構成を概略的に示す平面図である。
【図９】図９は、本実施形態に適用可能な他の対向基板の構成を概略的に示す平面図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１０】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１１】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１５】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいはアレイ基板ＡＲの基板主面あるいは対向基板ＣＴの基板主面に対してわずかに傾いた斜め電界である。
【００１６】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１７】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１８】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００１９】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２０】
ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２とのほぼ中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。
【００２１】
図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２２】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置され、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。
【００２３】
図示した例のスイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられ、そのドレイン配線はソース配線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２４】
画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。これらの主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成されており、互いに電気的に接続されている。なお、図示した例では、一画素ＰＸに配置された画素電極ＰＥのみが図示されているが、図示を省略した他の画素についても同一形状の画素電極が配置されている。
【００２５】
主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間で第２方向Ｙに沿って延出し、第１方向Ｘに沿って略一定の幅を有する帯状に形成されている。図示した例では、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。つまり、ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００２６】
副画素電極ＰＢは、ソース配線Ｓ１とソース配線Ｓ２との間で第１方向Ｘに沿って延出した帯状に形成されている。図示した例では、副画素電極ＰＢは、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差し、主画素電極ＰＡからソース配線Ｓ１及びソース配線Ｓ２に向かってそれぞれ直線的に延出している。つまり、ここに示した画素電極ＰＥは、十字状に形成されている。
【００２７】
また、図示した例では、副画素電極ＰＢは、補助容量線Ｃ１の上方に位置している。つまり、副画素電極ＰＢは、その全体が補助容量線Ｃ１と重なる領域に位置している。このような副画素電極ＰＢは、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続されている。
【００２８】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと平行な第２方向Ｙに沿って直線的に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００２９】
図示した例では、主共通電極ＣＡは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された主共通電極ＣＡＬと、画素ＰＸの右側端部に配置された主共通電極ＣＡＲと、を備えている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＬはソース配線Ｓ１の上方に位置し、主共通電極ＣＡＲはソース配線Ｓ２の上方に位置している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３０】
画素電極ＰＥと共通電極ＣＥとのＸ−Ｙ平面内での位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置している。主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＲとの略中間に位置している。つまり、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００３１】
図３は、図２に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００３２】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００３３】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１絶縁膜１１との間に配置されている。画素電極ＰＥは、第２絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００３４】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００３５】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００３６】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。
【００３７】
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡは、ソース配線Ｓの上方に位置している。第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００３８】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２と平行である。図２の（Ａ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とがともに第１方向Ｘに平行であって、互いに同じ向きである。図２の（Ｂ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とがともに第１方向Ｘに平行であって、互いに逆向きである。
【００３９】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００４０】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が負（ネガ型）の液晶材料によって構成されている。
【００４１】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００４２】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００４３】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子ＬＭの初期配向方向と平行または直交するように配置されている。図２において、（ａ）で示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向である第１方向Ｘに対して平行となるように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘに対して直交するように配置されている。図２において、（ｂ）で示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘに対して直交するように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘに対して平行となるように配置されている。
【００４４】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図３を参照しながら説明する。
【００４５】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００４６】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００４７】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第１方向Ｘと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第１方向Ｘと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第１方向Ｘと平行（あるいは、第１方向Ｘに対して０°）である。
【００４８】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００４９】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００５０】
バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００５１】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。本実施形態では、液晶層ＬＱは負の誘電率異方性を有しており、液晶分子ＬＭは、その長軸が電界に対して交差するような方向に配向する。
【００５２】
図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の右下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の右上を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の左下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の左上を向くように配向する。
【００５３】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００５４】
このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００５５】
図４は、図２に示した液晶表示パネルＬＰＮにおける画素電極ＰＥと共通電極ＣＥとの間に形成される電界、及び、この電界による液晶分子ＬＭのダイレクタと透過率との関係を説明するための図である。なお、この図４では説明に必要な構成のみを図示している。図中の（ａ）は一画素における透過率分布を概略的に示す図であり、図中の（ｂ）は液晶分子ＬＭの配向状態を説明するための一画素の平面図であり、図中の（ｃ）は（ｂ）に示した一画素をＢ−Ｂ線で切断したときの断面図である。
【００５６】
ＯＦＦ状態では、液晶分子ＬＭは、第１方向Ｘに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶層ＬＱの光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。
【００５７】
図示した例のＯＮ状態では、画素電極ＰＥと共通電極ＣＥとの間の電界により、主共通電極ＣＡＬと画素電極ＰＥとの間の上側半分の領域における液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＬと画素電極ＰＥとの間の下側半分の領域における液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の下側半分の領域における液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の上側半分の領域における液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となったときに、一画素ＰＸにおいてピーク透過率が得られる。なお、液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で０°−１８０°の方位と略平行となる場合、あるいは、Ｘ−Ｙ平面内で９０°−２７０°の方位と略平行となる場合には、開口部での透過率は最小となる。
【００５８】
つまり、液晶分子ＬＭのＸ−Ｙ平面内での回転角が４５°のときに最大の透過率が得られ、回転角が４５°よりも小さい場合であっても回転角が４５°よりも大きい場合であっても透過率は低下することになる。液晶分子ＬＭの回転角は、液晶層ＬＱに印加される電界の強さに依存する。したがって、液晶分子ＬＭの回転角が４５°なるような駆動電圧（白電圧）を印加したときに画素ＰＸで最大輝度が得られ、白電圧よりも小さい駆動電圧や白電圧よりも大きい駆動電圧を印加したときには画素ＰＸの輝度は最大輝度を下回る。
【００５９】
ＯＮ状態において、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては液晶分子ＬＭが初期配向方向からほとんど回転しない。つまり、液晶分子ＬＭのダイレクタが０°−１８０°の方位と略平行となる。このため、透過率が最低（略ゼロ）となる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。
【００６０】
ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間またはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の領域に相当する。
【００６１】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの不透明な配線材料を用いて形成しても良い。
【００６２】
このような本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、主画素電極と主共通電極との間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された主画素電極に対して主共通電極の配置位置を変更する）ことで、図４に示したような透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００６３】
また、本実施形態によれば、図４に示したように、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００６４】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの第１方向Ｘに沿った水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００６５】
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００６６】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００６７】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００６８】
また、本実施形態によれば、液晶層ＬＱの誘電率異方性が負であるため、ＯＮ時には液晶分子ＬＭは、その長軸が電界と直交する方向に配向しようとしてＸ−Ｙ平面内を回転する。液晶分子ＬＭを駆動するための主な電界はアレイ基板ＡＲ側の画素電極ＰＥと対向基板ＣＴ側の共通電極ＣＥとの間に形成される斜め電界であるが、ＯＮ時の液晶層ＬＱにおいては、液晶分子ＬＭはその長軸が電界と直交するように配向するため、アレイ基板ＡＲと対向基板ＣＴとの間において基板主面と略平行に配列する。
【００６９】
図５は、本実施形態の液晶層ＬＱにおけるＯＮ時の液晶分子ＬＭの配列状態を模式的に示す図である。
【００７０】
ＯＮ時における液晶分子ＬＭの長軸は、図面の法線方向に沿った電界に対して直交している。アレイ基板ＡＲと対向基板ＣＴとの間において、第１配向膜ＡＬ１の近傍に位置する液晶分子ＬＭ、第２配向膜ＡＬ２の近傍に位置する液晶分子ＬＭ、液晶層ＬＱの中間部に位置する液晶分子ＬＭは、いずれも基板主面に対して略平行に配列している。
【００７１】
このため、図中の破線で示した第１透過領域Ｔ１において、どの方向から観察しても均一な表示品位が得られる。また、第１透過領域Ｔ１及び第２透過領域Ｔ２のいずれにおいても同等の表示品位を得ることができる。つまり、第１透過領域Ｔ１の面積と第２透過領域Ｔ２の面積との間に差があったとしても、どの方向から観察しても均一な表示品位を得ることが可能である。
【００７２】
図６は、比較例の液晶層ＬＱにおけるＯＮ時の液晶分子ＬＭの配列状態を模式的に示す図である。
【００７３】
図示した比較例は、液晶層ＬＱの誘電率異方性が正の場合に相当する。ＯＮ時における液晶分子ＬＭは、その長軸が画素電極ＰＥと共通電極ＣＥとの間に形成される斜め電界と平行になるように配向する。つまり、ＯＮ時の液晶層ＬＱにおいて、液晶分子ＬＭは、基板主面に対してチルトした状態である。
【００７４】
このため、図中の破線で示した第３透過領域Ｔ３において、図中の左側から観察した場合と、図中の右側から観察した場合とでは表示品位に差が生ずる。同様に、第４透過領域Ｔ４においても、観察方向によって表示品位に差が生ずる。図示した例の場合、第３透過領域Ｔ３と第４透過領域Ｔ４とが互いに光学的に補償し合って、図５に示した例と同等の視野角特性を実現している。このため、一画素内で第３透過領域Ｔ３の面積と第４透過領域Ｔ４の面積との間に差があった場合には、光学補償が不完全となってしまい、等方的な視野角特性を得ることが困難である。
【００７５】
このような透過領域の面積の差は、アレイ基板ＡＲと対向基板ＣＴとの合わせずれに起因して生じることがある。図６に示した比較例の場合、合わせずれに起因して一画素内で透過領域の面積に差が生じてしまうと、表示品位、特に視野角特性に悪影響を及ぼす。これに対して、図５に示した本実施形態では、合わせずれに起因して一画素内で透過領域の面積に差が生じてしまっても、表示品位への悪影響を軽減することが可能となる。
【００７６】
このような本実施形態の特長を生かし、一画素内に合わせずれを調整するための領域を設けることも可能である。この構造例について以下に説明する。
【００７７】
図７は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００７８】
ここに示した構造例は、図２に示した構造例と比較して、主画素電極ＰＡとソース配線Ｓ１（あるいは主共通電極ＣＡＬ）との第１方向Ｘに沿った間隔Ｈ１が主画素電極ＰＡとソース配線Ｓ２（あるいは主共通電極ＣＡＲ）との第１方向Ｘに沿った間隔Ｈ２よりも小さい点で相違している。つまり、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間において、ソース配線Ｓ２の側よりもソース配線Ｓ１の側に近接するように偏在している。したがって、主画素電極ＰＡと主共通電極ＣＡＬとの間に形成される第１透過領域Ｔ１の面積は、主画素電極ＰＡと主共通電極ＣＡＲとの間に形成される第２透過領域Ｔ２の面積よりも小さい。
【００７９】
このような構造例において、例えば、主として表示に寄与する領域を、より面積の広い第２透過領域Ｔ２に設定し、合わせずれ調整用の領域を、より面積の小さい第１透過領域Ｔ１に設定する。つまり、主画素電極ＰＡと主共通電極ＣＡＲとの間隔Ｈ２を最適な電極間距離に設定し、この間隔Ｈ２に応じた白電圧を設定する。したがって、画素電極ＰＥと共通電極ＣＥとの間に白電圧を印加した際には、第２透過領域Ｔ２の液晶層ＬＱには最適な電圧が印加され、液晶分子ＬＭのＸ−Ｙ平面内での回転角は約４５°となって最大の透過率が得られる一方で、第１透過領域Ｔ１の液晶層ＬＱには過大な電圧が印加されることになり、液晶分子ＬＭの回転角は４５°よりも大きくなる。つまり、第１透過領域Ｔ１の透過率は、第２透過領域Ｔ２の透過率よりも低くなる。しかしながら、一画素あたりに第１透過領域Ｔ１の面積が占める割合は小さいため、第１透過領域Ｔ１における透過率低下の影響は小さい。
【００８０】
ここで、画素電極ＰＥの位置に対して、共通電極ＣＥの位置が図中の右側にずれる合わせずれが生じた場合について検討する。この場合、合わせずれがない場合と比較して、間隔Ｈ１はより縮小し、間隔Ｈ２はより拡大する。つまり、第１透過領域Ｔ１の面積は合わせずれがない場合よりも小さくなるが、第２透過領域Ｔ２の面積は合わせずれがない場合よりも大きくなる。
【００８１】
画素電極ＰＥと共通電極ＣＥとの間に白電圧を印加した際には、第２透過領域Ｔ２の液晶層ＬＱに印加される電圧は最適電圧よりも不足気味となり、液晶分子ＬＭの回転角は４５°よりも小さくなるため、最大透過率よりも低透過率となるが、第２透過領域Ｔ２の面積が拡大しているため、一画素単位で見ると、合わせずれがない場合と略同等の輝度が得られる。なお、第１透過領域Ｔ１の透過率は、合わせずれがない場合よりもさらに低下する傾向があるが、一画素あたりに第１透過領域Ｔ１の面積が占める割合はさらに小さくなるため、第１透過領域Ｔ１における透過率低下の影響は小さい。
【００８２】
次に、画素電極ＰＥの位置に対して、共通電極ＣＥの位置が図中の左側にずれる合わせずれが生じた場合について検討する。この場合、合わせずれがない場合と比較して、間隔Ｈ１はより拡大し、間隔Ｈ２はより縮小する。つまり、第１透過領域Ｔ１の面積は合わせずれがない場合よりも大きくなりが、第２透過領域Ｔ２の面積は合わせずれがない場合よりも小さくなる。
【００８３】
画素電極ＰＥと共通電極ＣＥとの間に白電圧を印加した際には、第２透過領域Ｔ２の液晶層ＬＱに印加される電圧は最適電圧よりも過大気味となり、液晶分子ＬＭの回転角は４５°よりも大きくなるため、最大透過率よりも低透過率となる。一方で、第１透過領域Ｔ１の液晶層ＬＱに印加される電圧は合わせずれがない場合よりも最適電圧に近づくため、第１透過領域Ｔ１の液晶分子ＬＭの回転角は４５度に近づく。このため、第１透過領域Ｔ１の透過率は合わせずれがない場合よりも上昇する。このため、一画素単位で見ると、合わせずれがない場合と略同等の輝度が得られる。
【００８４】
このように、本実施形態によれば、合わせずれに対する輝度の低減を抑制することが可能となる。
【００８５】
本実施形態で適用される液晶層ＬＱの誘電率異方性は、−１０以下であることが望ましい。なお、液晶層ＬＱの誘電率異方性Δεは、以下のように定義される。
【００８６】
Δε＝（液晶分子長軸方向の誘電率）−（液晶分子短軸方向の誘電率）
誘電率異方性は、液晶層ＬＱに印加される電界に対する感度とみなすことができ、誘電率異方性の絶対値が大きいほど、小さな電界で液晶分子ＬＭを駆動することができる。誘電率異方性が−１０以下の材料を適用することにより、主画素電極ＰＡと主共通電極ＣＡとの電極間距離が拡大しても低電圧で液晶分子ＬＭを駆動することが可能となる。
【００８７】
以下に、本実施形態のバリエーションについて説明する。
【００８８】
例えば、図８に示すように、アレイ基板ＡＲは、さらに、第１シールド電極ＳＥ１を備えていても良い。この第１シールド電極ＳＥ１は、共通電極ＣＥと同電位であり、第１方向Ｘに沿って延出し、ゲート配線Ｇの各々と対向するように形成される。この第１シールド電極ＳＥ１は、第１配向膜ＡＬ１によって覆われている。このような第１シールド電極ＳＥ１を設けることにより、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。このため、更なる表示品位の劣化を抑制することが可能となる。
【００８９】
また、アレイ基板ＡＲは、さらに、第２シールド電極ＳＥ２を備えていても良い。この第２シールド電極ＳＥ２は、共通電極ＣＥと同電位であり、第２方向Ｙに沿って延出し、ソース配線Ｓの各々と対向するように形成される。この第２シールド電極ＳＥ２は、第１配向膜ＡＬ１によって覆われている。このような第２シールド電極ＳＥ２を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。このため、更なる表示品位の劣化を抑制することが可能となる。この第２シールド電極ＳＥ２は、第１シールド電極ＳＥ１と組み合わせることができる。この場合、第１シールド電極ＳＥ１は第２シールド電極ＳＥ２と一体的あるいは連続的に形成され、両者が格子状をなす。第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２を備えたアレイ基板ＡＲを適用する場合には、画素電極ＰＥは、第１シールド電極ＳＥ１及び第２シールド電極ＳＥ２によって囲まれた内側に位置する。なお、このようなアレイ基板ＡＲにおいても、図７に示した例と同様に、第１透過領域Ｔ１と第２透過領域Ｔ２とで面積が異なるような構成を適用しても良い。
【００９０】
また、図９に示すように、対向基板ＣＴは、さらに、共通電極ＣＥを構成する副共通電極を備えていても良い。この副共通電極は、主共通電極ＣＡと一体的あるいは連続的に形成され、第１方向Ｘに沿って延出し、ゲート配線Ｇの上方に位置するように形成される。図示した例では、対向基板ＣＴは、画素ＰＸの上側端部に配置された副共通電極ＣＢＵ及び画素ＰＸの下側端部に配置された副共通電極ＣＢＢを備えている。副共通電極ＣＢＵは、ゲート配線Ｇ１の上方に位置し、第１シールド電極ＳＥ１に対向している。副共通電極ＣＢＢは、ゲート配線Ｇ２の上方に位置し、第１シールド電極ＳＥ１に対向している。このような主共通電極ＣＡ及び副共通電極ＣＢを有する共通電極ＣＥを備えた対向基板ＣＴを適用する場合、画素電極ＰＥは、Ｘ−Ｙ平面内において、格子状の共通電極ＣＥによって囲まれた内側に位置する。なお、このような対向基板ＣＴと組み合わせ可能なアレイ基板ＡＲは、図２に示した例に限らず、図７に示した例であってもよい。
【００９１】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【００９２】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板
ＬＱ…液晶層  ＬＭ…液晶分子
ＰＥ…画素電極  ＰＡ…主画素電極  ＰＢ…副画素電極
ＣＥ…共通電極  ＣＡ…主共通電極  ＣＢ…副共通電極
ＡＬ１…第１配向膜  ＡＬ２…第２配向膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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