(57)【特許請求の範囲】
【請求項１】
設定周波数に応じたディジタル値を有するディジタル信号が入力され、このディジタル値を積分することにより、負の値及び正の値が組み合わされた鋸歯状の積分波形を生成する積分波形生成部と、
この積分波形生成部から出力されたディジタル値に基づいてディジタル値からなる三角波状の波形を生成する三角波生成部と、
この三角波生成部の出力を微分することにより、正の値と負の値とが繰り返される矩形波状の波形を生成する微分回路部と、
この微分回路部の出力をディジタル／アナログ変換するディジタル／アナログ変換部と、
このディジタル／アナログ変換部のアナログ出力を積分して三角波状の積分波形を出力する積分回路部と、
この積分回路部の出力と予め設定したしきい値とを比較し、比較出力である目的とする周波数の矩形波を出力するコンパレータと、を備えたことを特徴とする信号発生器。
【請求項２】
前記ディジタル値は、２の補数であり、
前記三角波生成部は、前記積分波形生成部から出力されたディジタル信号のＭＳＢを削除した後の絶対値を求める回路部と、前記ディジタル信号のＭＳＢが０のときには前記絶対値に１を乗算し、ＭＳＢが１のときには前記絶対値に−１を乗算する回路部と、を備えたことを特徴とする請求項１記載の信号発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数信号を得るための信号生成器に関する。
【背景技術】
【０００２】
例えばシステムに応じたクロック信号を得るために、任意の周波数信号を生成する装置が必要であるが、ディジタル信号による周波数設定信号に基づいてアナログの周波数信号を得るためには、Ｄ／Ａ（ディジタル／アナログ変換部）とＤＤＳ（Direct Digital Synthesizers）とを組み合わせる手法が知られている。ＤＤＳは、正弦波信号を作成するためのデータがＲＯＭテーブルに書き込まれており、設定周波数に対応するディジタル信号を入力すると、その入力値に応じた読み出しパターンでアドレスを読み出し、これによりＲＯＭテーブルから設定周波数に対応する正弦波が出力される。そしてこの出力をＤ／Ａ変換部にてアナログ信号に変換することで、目的とするアナログの周波数信号が得られる。
【０００３】
この場合には、生成される信号のスプリアス等のノイズ特性を良好にするために、ＲＯＭテーブルのデータの分解能を大きくする必要があるが、そうすると大きなメモリ容量が必要になる上、消費電流も大きくなる。
【０００４】
特許文献１には、ディジタルデータによる三角波に基づいて目的とする周波数の矩形波を生成する技術が記載されている。この技術ではディジタルデータをＤ／Ａ変換した後、アナログの三角波を直線補間している。直線補間する目的は、アナログの三角波がゼロ点をクロスするタイミングがディジタル信号のサンプルタイミングよりも高い精度にできないことから、ゼロクロスタイミングを周波数に応じたタイミングに固定するためである（段落００１９〜００２３）。そしてコンパレータを用いてアナログの三角波のゼロクロスタイミングを求めさせ、出力を得ている（段落００２４）。
【０００５】
この特許文献１には、ディジタル信号を加算器に入力して、入力と時間とに比例する鋸波を生成し、次いで三角波変換回路にて三角波に変換し、この三角波をＤ／Ａ変換し、アナログの三角波に対して直線補間し、更に直線補間回路の出力を所定の電圧によりコンパレータで２値化して任意の周波数信号を得ることが記載されている。  
しかしながら直線補間するために用いられるサンプルホールド回路には通常オペアンプが必要であり、能動素子であるオペアンプを用いると利得の変動が波形歪みの原因になるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２０６７３２号公報（段落００１９〜００２４、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明はこのような事情の下になされたものであり、設定周波数に応じたディジタル値に基づいてアナログの周波数信号を出力する信号発生器において、良好なノイズ特性が得られ、また波形データに対応するＲＯＭテーブルが不要で構成が簡易な信号発生器を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の信号発生器は、設定周波数に応じたディジタル値を有するディジタル信号が入力され、このディジタル値を積分することにより、負の値及び正の値が組み合わされた鋸歯状の積分波形を生成する積分波形生成部と、
この積分波形生成部から出力されたディジタル値に基づいてディジタル値からなる三角波状の波形を生成する三角波生成部と、
この三角波生成部の出力を微分することにより、正の値と負の値とが繰り返される矩形波状の波形を生成する微分回路部と、
この微分回路部の出力をディジタル／アナログ変換するディジタル／アナログ変換部と、
このディジタル／アナログ変換部のアナログ出力を積分して三角波状の積分波形を出力する積分回路部と、
この積分回路部の出力と予め設定したしきい値とを比較し、比較出力である目的とする周波数の矩形波を出力するコンパレータと、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明は、設定周波数に応じたディジタル値に基づいてアナログの周波数信号を出力する信号発生器において、設定周波数に応じたディジタル値を有するディジタル信号を積分して鋸歯状の波形を生成し、更にこの波形に基づいて三角波状の波形を生成し、この波形出力を微分した後Ｄ／Ａ変換して積分し、その積分出力に対してコンパレータにより目的とする周波数の周波数信号を得ている。従ってＤＤＳで用いていた波形データに対応するＲＯＭテーブルが不要になり、簡易な構成でありながら良好なノイズ特性が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の信号発生器の実施形態の全体構成を示すブロック図である。
【図２】積分波形生成部の回路を示すブロック図である。
【図３】積分波形生成部の動作を示す説明図である。
【図４】積分波形生成部の出力波形を示す波形図である。
【図５】三角波生成部の回路を示すブロック図である。
【図６】三角波生成部の出力波形を示す波形図である。
【図７】微分回路部の回路を示すブロック図である。
【図８】三角波生成部の出力信号を後段の回路で処理することにより、目的とする周波数信号を得る様子を示すタイムチャートである。
【発明を実施するための形態】
【００１１】
図１は、本発明の信号発生器の実施形態の全体構成を示すブロック図であり、１は積分波形生成回路部である。この積分波形生成回路部１は、入力されたディジタル値（周波数データ）に応じた周波数の鋸波をディジタルデータで出力する機能を有し、図２に示すように加算部１１の後段にフリップフロップ回路１２を設け、フリップフロップ回路１２の出力を加算部１１にて入力値と加算するように構成されている。フリップフロップ回路１２には、クロックパルスが入力され、クロックパルスの入力のタイミングにより加算部１１からの入力データが出力される。クロックパルスの周波数は、出力されるディジタル値群により特定される鋸波の周波数として例えば５ＭＨｚを得たい場合には、例えば２０ＭＨｚ程度とされる。
【００１２】
積分波形生成回路部１の動作について、説明の便宜上４ビットのディジタル値により動作する場合を例に挙げて図３を参照しながら説明する。ディジタル値は「２」の補数として取り扱われており、例えば当該回路部１に入力される周波数データである入力値が例えば「０００１」であるとすると、入力値と加算部１１とが加算されて加算値が増えていくが、加算値が「０１１１」となり、次に「０００１」が入力されると、「１０００」となって十進値は負の値に変わる。従ってフリップフロップ回路１２に入力されるクロックパルスのパルス番号（便宜上の番号である）と、周波数データ（入力値）と、出力値との関係は図３に示すようになり、図４に示すように出力波形は入力値の積分波形である鋸波となる。そしてこの鋸波の周波数は、設定される周波数データである入力値に応じて決まることから、この周波数データは後述のように信号発生器の設定周波数を決定するデータとなる。なお積分波形生成回路部１のディジタル信号は、４ビットで説明しているが、実際には例えば３２ビットの信号が用いられる
積分波形生成回路部１の後段には、三角波生成回路部２が設けられている。この三角波生成回路部２は、入力される鋸波を三角波に変換するためのものであり、例えば図５（ａ）に示すように構成される。絶対値演算部２１は、入力されるビット信号（ディジタル信号）のＭＳＢ（Most  Significant  Bit）を削除し、ＭＳＢを除く下位ビットの絶対値を求める回路部である。正負判別部２２は、前記ディジタル信号のＭＳＢが「０」のときには１を出力し、前記ディジタル信号のＭＳＢが「１」のときには「−１」を出力する回路部である。掛け算部２３は、絶対値演算部２１にて求められたディジタル信号の絶対値と、正負判別部２２から出力される出力値とを掛け算する回路部である。
【００１３】
従って入力されるビット信号のＭＳＢが「０」であれば、正負判別部２２にて「１」を出力し、ビット信号のＭＳＢを除く下位ビットの絶対値に「１」を掛けた値が掛け算部２３から出力される。また入力されるディジタル値が負の値（ＭＳＢが「１」のとき）であれば、正負判別部２２にて「−１」を出力し、ビット信号のＭＳＢを除く下位ビットの絶対値に「−１」を掛けた値が掛け算部２３から出力される。
【００１４】
図５（ａ）の回路部によれば、積分波形生成回路部１の出力が「００００」から「０１００」（図３参照）までは０から１づつ十進値が増えていく。そして「０１０１」は、ＭＳＢを除くと「１０１」となり、２の補数におけるこの値の絶対値は３となる。このため「０１００」を越えると、４から１づつ十進値が減少し、図６に示す三角波が得られる。
【００１５】
図５（ｂ）は、図５（ａ）のブロックを具体化した回路の一例である。２１１は、入力されるビット信号についてＭＳＢを削除して出力する回路、２１２、２２１はＭＳＢの１／０を判定する回路、２１４、２２２はセレクト信号が「０」であれば「０」側の入力端に入力された信号を出力し、セレクト信号が「１」であれば「１」側の入力端に入力された信号を出力するセレクト回路、２１３、２１５は「−１」を掛け算する掛け算部である。  
なお、ディジタルデータとしては、２の補数に限られない。また鋸波を三角波に変える手法は上述の方法に限られない。三角波生成回路部２は、入力された鋸波において正の領域を負の値に反転するように構成してもよいし、あるいは正の領域を負の値に反転するように構成してもよい。
【００１６】
三角波生成回路部２の後段には微分回路部３が設けられている。微分回路部３は図７に示すように遅延回路部３１の後段に加算部３２を設け、微分回路部３に入力された入力値から、例えば当該入力値よりも一つ前のタイミングの入力値、つまり遅延回路部３１にて一つ前のクロックでホールドされた入力値を差し引き、その差分を出力するように構成されている。  
図８（ａ）は、三角波生成回路部２で生成された三角波であり、ディジタルデータであることから動作クロックに応じて階段状の波形となっている。従ってこの三角波を微分することにより、図８（ｂ）に示すように三角波の上昇領域及び下降領域に夫々対応して正の値及び負の値が交互に現れるディジタル値からなるデューティ比が５０％の矩形波が得られる。
【００１７】
微分回路部３の後段には、Ｄ／Ａ変換部４及び積分回路５が設けられており、微分回路部３から出力される矩形波がＤ／Ａ変換される。積分回路５は、アナログの矩形波を積分し、図８（ｃ）に示すように三角波を生成する。  
積分回路５の後段にはコンパレータ６が設けられ、このコンパレータ６のしきい値（電圧）は、前記三角波の信号レベルの例えば中点の電圧に設定される。微分回路部３の出力レベル及び周波数が分かっているので、前記中点の電圧は分かる。従ってコンパレータ６の出力は、三角波の電圧がしきい値を越えている間はオンとなって所定の直流電圧が出力され、三角波の電圧がしきい値を以下になるとオフとなって出力電圧レベルがゼロとなる。このためコンパレータ６からは、デューティ比が５０％の矩形波が出力される。なお、コンパレータ６のしきい値は、三角波の信号レベルの中点の電圧に設定することに限られるものではなく、目的とする矩形波のデューティ比に応じて決められる。
【００１８】
以上をまとめて実施形態の作用を説明すると、先ず信号発生器から得ようとしている目的とする周波数に対応する周波数データを図示しない設定部により設定し、積分波形生成回路部１に入力する。積分波形生成回路部１では既述のようにして当該周波数データに応じた周波数の鋸波を生成し、次いでこの鋸波の負の領域を既述のように正の値に反転するか、あるいは逆に正の領域を負の値に反転して三角波を生成する。
【００１９】
そしてこの三角波を微分し、その微分出力をＤ／Ａ変換した後、積分することにより、図８（ａ）に示した階段状のラインで形成される三角波から階段状の部分を取り除いた三角波が得られる（図８（ｃ）参照）。更にこの三角波をコンパレータ６に入力することにより、矩形波を得る。前記微分出力は、周波数データに応じた周波数である、デューティ比が５０％の出力であることから、コンパレータ６から得られる矩形波は、目的とする周波数例えば５ＭＨｚのパルス信号となる。
【００２０】
このように上述実施の形態によれば、次のような効果がある。  
ＤＤＳで使用されている、正弦波信号を作成するためのデータが書き込まれたＲＯＭテーブルが不要となり、回路規模が小さく、簡易な構成であると共に消費電力の低減化が図れる。  
ディジタル信号処理の特徴である、微細で精度の高い調整を行うことができること、またアナログ回路の特徴である、量子化ノイズが無視できることの、双方の特徴を備えている。  
またＤ／Ａ変換値を積分して三角波を生成しており、積分器５としては抵抗素子、コンデンサなどの受動素子で構成することができることから、既述の特許文献１の手法に比べて波形歪みガ少なく、低ノイズの信号を得ることができる。
【符号の説明】
【００２１】
１            積分波形生成回路部
２            三角波生成回路部
３            微分回路部
５            積分回路
６            コンパレータ
【図１】
0005883705.tif 000002
【図２】
0005883705.tif 000003
【図３】
0005883705.tif 000004
【図４】
0005883705.tif 000005
【図５】
0005883705.tif 000006
【図６】
0005883705.tif 000007
【図７】
0005883705.tif 000008
【図８】
0005883705.tif 000009