(57)【特許請求の範囲】
【請求項１】
基板の配線にはんだで接続されることによって実装される電子部品の製造方法であって、
チップ素体に、金属及びガラスを含有する焼付電極層を形成する焼付電極層形成工程と、
前記焼付電極層よりも外側に、０．５〜５μｍの厚さのＮｉめっき被膜を形成するＮｉめっき被膜形成工程と、
前記Ｎｉめっき被膜上に、０．１〜０．５μｍの厚さのＣｕめっき被膜を形成するＣｕめっき被膜形成工程と、
前記Ｃｕめっき被膜上に、２〜６μｍの厚さのＳｎめっき被膜を形成するＳｎめっき被膜形成工程と、
１１０〜１７０℃の温度で３０分〜２時間加熱することによって、前記Ｎｉめっき被膜と前記Ｓｎめっき被膜との間に、Ｃｕ−Ｓｎ合金層を形成するＣｕ−Ｓｎ合金層形成工程と、
を有し、前記Ｓｎめっき被膜は、前記Ｃｕ−Ｓｎ合金層の表面を覆うように形成されていることを特徴とする電子部品の製造方法。
【請求項２】
前記Ｃｕ−Ｓｎ合金層形成工程では、拡散によって前記Ｃｕめっき被膜を消滅させることを特徴とする請求項１記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品及び電子部品の製造方法に関する。
【背景技術】
【０００２】
従来の電子部品の製造方法として、セラミックコンデンサのチップ素体に焼付電極を形成し、当該焼付電極上にＣｕめっき被膜を形成し、当該Ｃｕめっき被膜上にＮｉめっき被膜を形成し、当該Ｎｉめっき被膜上にＳｎめっき被膜を形成するものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１００６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、コンデンサやチップバリスタなどの端子電極を備える電子部品では、熱衝撃を受ける環境下において、端子電極にウィスカが発生するという問題があった。しかしながら、上述の製造方法によって製造された電子部品では、十分なウィスカ抑制効果が得られなかった。従って、ウィスカの発生を更に抑制することのできる電子部品及びその製造方法が求められていた。なお、本願における熱衝撃とは、高温と低温の温度変化を繰り返し受けることを指す。
【０００５】
本発明は、このような問題を解決するためになされたものであり、ウィスカの発生を十分に抑制することのできる電子部品及び電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電子部品の製造方法は、チップ素体に、金属及びガラスを含有する焼付電極層を形成する焼付電極層形成工程と、焼付電極層より外側に、０．５〜５μｍの厚さのＮｉめっき被膜を形成するＮｉめっき被膜形成工程と、Ｎｉめっき被膜上に、０．１〜０．５μｍの厚さのＣｕめっき被膜を形成するＣｕめっき被膜形成工程と、Ｃｕめっき被膜上に、２〜６μｍの厚さのＳｎめっき被膜を形成するＳｎ被膜形成工程と、加熱することによって、Ｎｉめっき被膜とＳｎめっき被膜との間に、Ｃｕ−Ｓｎ合金層を形成するＣｕ−Ｓｎ合金層形成工程と、を有することを特徴とする。また、本発明に係る電子部品は、当該製造方法によって製造される。
【０００７】
本発明に係る電子部品の製造方法によって製造される電子部品では、焼付電極層の上に、Ｎｉめっき被膜、Ｃｕ−Ｓｎ合金層、及びＳｎめっき被膜がこの順で形成されている。このように、焼付電極層の表面にＮｉめっき被膜を有するため、焼付電極層のはんだ食われを抑制することができる。また、例えば、Ｃｕ−Ｓｎ合金層が形成されていない場合、Ｎｉめっき被膜とＳｎめっき被膜との間の線膨張係数が急激に変化する。この場合、電子部品が熱衝撃を受ける際に、ウィスカが発生する可能性がある。しかし、本発明に係る製造方法によって製造される電子部品では、Ｎｉめっき被膜とＳｎめっき被膜との間に、Ｎｉめっき被膜とＳｎめっき被膜との中間の線膨張係数を有するＣｕ−Ｓｎ合金層が形成されている。すなわち、焼付電極層を覆う各層は、Ｎｉめっき被膜からＣｕ−Ｓｎ合金層を介してＳｎめっき被膜となるに従って線膨張係数が順次大きくなる配置となる。従って、電子部品が熱衝撃を受ける際に、焼付電極層を覆う層は、滑らかに伸縮する。これによって、端子電極におけるウィスカの発生が抑制される。また、Ｃｕめっき被膜形成工程においてＣｕめっき被膜の厚さを０．１〜０．５μｍとし、Ｓｎめっき被膜形成工程においてＳｎめっき被膜の厚さを２〜６μｍとする。これによってＣｕ−Ｓｎ合金層形成工程において、適切な厚さのＣｕ−Ｓｎ合金層を得ることができる。Ｃｕ−Ｓｎ合金層の厚みを適切なものとすることによって、ウィスカを防止するのに十分な厚みを確保すると共に、厚すぎることによってＳｎめっき被膜２４の表面にＣｕ成分が出てしまいはんだ濡れ性が悪化することを防止することができる。
【０００８】
また、本発明に係る電子部品の製造方法において、Ｃｕ−Ｓｎ合金層形成工程では、拡散によってＣｕめっき被膜を消滅させることが好ましい。これによって、Ｎｉめっき被膜とＳｎめっき被膜との間には、Ｃｕめっき被膜が残存せず、Ｃｕ−Ｓｎ合金層のみが形成されることとなる。従って、ウィスカ発生の抑制効果を確実に得ることができる。
【発明の効果】
【０００９】
本発明によれば、ウィスカの発生を十分に抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の電子部品の好適な一実施形態を示す斜視図である。
【図２】図１に示すセラミック電子部品のＩＩ−ＩＩ線の切断面を模式的に示す断面図である。
【図３】本実施形態に係る電子部品の製造方法を示すフロー図である。
【図４】図３に示すＮｉめっき被膜形成工程とＣｕめっき被膜形成工程の工程内容を模式的に示す工程断面図である。
【図５】図３に示すＳｎめっき被膜形成工程とＣｕ−Ｓｎ合金層形成工程の工程内容を模式的に示す工程断面図である。
【図６】変形例に係る電子部品の断面図である。
【図７】本発明の電子部品の評価試験の結果を示す表である。
【発明を実施するための形態】
【００１１】
以下、場合により図面を参照して、本発明の好適な実施形態について説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００１２】
図１は、本発明の電子部品の好適な一実施形態を示す斜視図である。本発明の対象となる電子部品は、積層インダクタ、積層型セラミックコンデンサ、チップバリスタなどのチップ型電子部品、及びフェライトコア、セラミックコアなどを用いた巻線型電子部品である。この電子部品１００は、略直方体形状を有しており、例えば、長手方向（横）の長さが０．４〜６．３ｍｍ程度、幅方向の長さ及び奥行き方向の長さが０．２〜５．０ｍｍ程度である。ただし、電子部品の大きさはこれに限られない。
【００１３】
電子部品１００は、略直方体形状のチップ素体１と、チップ素体１の両端部にそれぞれ形成された一対の端子電極３と、を備えている。端子電極３は、表面に複数のめっき被膜を有している（詳細な構成については後述する）。チップ素体１は、互いに対向する端面１１ａ及び端面１１ｂ（以下、纏めて「端面１１」という。）と、端面１１に垂直で互いに対向する側面１３ａ及び１３ｂ（以下、纏めて「側面１３」という。）と、端面１１に垂直で互いに対向する側面１５ａ及び側面１５ｂ（以下、纏めて「側面１５」という。）とを有する。側面１３と側面１５とは互いに垂直である。
【００１４】
チップ素体１は、端面１１と側面１３ａとの間の稜部Ｒ１３、端面１１と側面１３ｂとの間の稜部Ｒ１４、端面１１と側面１５ａとの間の稜部Ｒ１５、端面１１と側面１５ｂとの間の稜部Ｒ１６、側面１３ａと側面１５ａとの間の稜部Ｒ３３、側面１５ａと側面１３ｂとの間の稜部Ｒ３４、側面１３ｂと側面１５ｂとの間の稜部Ｒ３５、及び、側面１５ｂと側面１３ａとの間の稜部Ｒ３６を有している。稜部Ｒ１３〜Ｒ１６、Ｒ３３〜Ｒ３６は、チップ素体１が研磨されてＲ形状を成している部分である。このようなＲ形状を有することによって、チップ素体１の稜部Ｒ１３〜Ｒ１６、Ｒ３３〜Ｒ３６における破損の発生を抑制することができる。
【００１５】
端子電極３は、チップ素体１における端面１１、稜部Ｒ１３、稜部Ｒ１４、稜部Ｒ１５及び稜部Ｒ１６を覆うとともに、側面１３，１５の端面１１側の一部を一体的に覆うように設けられている。このため、端子電極３は、チップ素体１の角部２７を覆うように設けられている。端子電極３は、側面１３，１５に対応する部分が基板回路に対する実装面として機能する。
【００１６】
図２は、図１に示すセラミック電子部品のＩＩ−ＩＩ線の切断面を模式的に示す断面図である。すなわち、図２は、図１に示す電子部品１００を、側面１３に垂直で側面１５に平行な面で切断した場合の断面構造を示す図である。
【００１７】
端子電極３は、端面１１、側面１３，１５、稜部Ｒ１３〜１６及び角部２７の上において、金属及びガラスを含有して焼付によって形成された焼付電極層２１、焼付電極層２１の全体を覆うＮｉめっき被膜２２、Ｎｉめっき被膜２２の全体を覆うＣｕ−Ｓｎ合金層２３、Ｃｕ−Ｓｎ合金層２３の全体を覆うＳｎめっき被膜２４を有する。端子電極３は、内側から外側へ向かってＮｉめっき被膜２２、Ｃｕ−Ｓｎ合金層２３、及びＳｎめっき被膜２４の順番で各層を有している。従って、焼付電極層２１を覆う各層は、内側から外側へ向かって線膨張係数が順次大きくなる配置となっている。
【００１８】
焼付電極層２１は、ＣｕやＡｇを主成分とする導体ペーストを浸漬法等によって、チップ素体１の端面１１、側面１３，１５に塗布し、焼き付けることによって形成される。電子部品１００がインダクタの場合は導体ペーストとしてＡｇが用いられ、コンデンサの場合はＣｕが用いられる。焼付電極層２１は、１〜３０％のガラスを含有している。
【００１９】
Ｎｉめっき被膜２２は、焼付電極層２１の表面全体に対して電気めっき法によってＮｉのめっきを施すことによって形成される。Ｎｉめっき被膜２２は、端子電極３のはんだ食われを抑制する機能を有している。Ｎｉめっき被膜２２の線膨張係数は、１３．０〜１３．５（ｐｐｍ／℃）である。
【００２０】
Ｃｕ−Ｓｎ合金層２３は、ＳｎとＣｕの合金によって形成されており、具体的には、Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５を含有している。Ｃｕ−Ｓｎ合金層２３は、Ｎｉめっき被膜２２の表面全体に対して電気めっき法によってＣｕのめっきを施すことによってＣｕめっき被膜２５（図５参照）を形成した後、当該Ｃｕめっき被膜２５に対して電気めっき法によってＳｎめっき被膜２４を形成し、加熱することでＣｕめっき被膜２５とＳｎめっき被膜２４と間でＣｕとＳｎの拡散を起こすことによって形成される。ＣｕとＳｎとの間の拡散は、Ｃｕめっき被膜２５が完全に消滅するまで行われる。従って、電子部品１００の端子電極３には、Ｃｕ−Ｓｎ合金層２３のみが形成されており、Ｃｕめっき被膜２５は存在していない。Ｃｕ−Ｓｎ合金層２３の線膨張係数は、１６．０〜１９．０（ｐｐｍ／℃）である。
【００２１】
Ｓｎめっき被膜２４は、Ｃｕ−Ｓｎ合金層２３の表面全体を覆うように形成されている。Ｓｎめっき被膜２４は、端子電極３のはんだ付けの際のはんだ濡れ性を確保する機能を有している。Ｓｎめっき被膜２４の線膨張係数は、２３．０〜２７．０（ｐｐｍ／℃）である。
【００２２】
チップ素体１は、複数の絶縁体層や誘電体層などの層と複数の内部電極とが交互に積層されて構成されている。この積層方向は、端子電極３が設けられている一対の端面１１の対向方向に垂直であり、一対の側面１３の対向方向に平行である。内部電極としてはインダクタの電極構造やコンデンサの電極構造を適用することができ、図面においては内部電極は省略されている。
【００２３】
次に、図１及び図２に示す電子部品１００の製造方法の一例について、図３〜図５を参照して説明する。図３は、本実施形態に係る電子部品１００の製造方法を示すフロー図である。
【００２４】
図３に示すように、電子部品１００の製造方法においては、チップ素体１を準備するチップ素体準備工程Ｓ１０から処理を開始する。チップ素体準備工程Ｓ１０では、電子部品１００がインダクタである場合は、磁性または非磁性のセラミックグリーンシートにＡｇからなる導体パターンを印刷したものを複数枚用意し、それを積層し、グリーンシートに形成したスルーホールを介してコイル部が形成されたチップ素体１を得る。電子部品１００がコンデンサである場合は、誘電体層となるセラミックグリーンシートにＣｕからなる導体パターンを印刷したものを複数枚用意し、それを積層することでチップ素体１を得る。
【００２５】
チップ素体準備工程Ｓ１０が終了すると、端子電極３の焼付電極層２１を形成するための焼付電極層形成工程Ｓ２０が行われる。焼付電極層形成工程Ｓ２０では、チップ素体１に導体ペーストを付着させる。導体ペーストとしては、インダクタ部品に対してはＡｇペーストを、コンデンサ部品に対してはＣｕペーストを含有する成分にガラスフリットを加えたものを用いることができる。チップ素体１の一方の端面１１ａを下方にして、端面１１ａと稜部Ｒ１３〜Ｒ１６と側面１３，１５の端面１１ａ側の部分とを導体ペースト中に浸漬する。これにより、チップ素体１の端面１１ａ、稜部Ｒ１３〜Ｒ１６、及び側面１３，１５の端面１１ａ側の部分に、導体ペーストを付着させる。当該導体ペーストを乾燥させた後、チップ素体１の端面１１ｂ側にも同様に導体ペーストを付着させる。その後、７００〜８００℃で熱処理が行われることによって、焼付電極層２１が形成される。
【００２６】
図４は、図３に示すＮｉめっき被膜形成工程とＣｕめっき被膜形成工程の工程内容を模式的に示す工程断面図である。焼付電極層形成工程Ｓ２０が行われた後、図４（ａ）に示すように、Ｎｉめっき被膜形成工程Ｓ３０が行われる。Ｎｉめっき被膜形成工程Ｓ３０では、電気めっき法によって、焼付電極層２１の表面全体にＮｉめっき被膜２２が形成される。具体的には、バレル内のＮｉめっき液にチップ素体１を浸漬させた後、バレルを回転させることによって、Ｎｉめっき被膜２２が形成される。Ｎｉめっき被膜形成工程Ｓ３０では、０．５〜５μｍの厚さのＮｉめっき被膜２２が形成される。
【００２７】
Ｎｉめっき被膜形成工程Ｓ３０が行われた後、図４（ｂ）に示すように、Ｃｕめっき被膜形成工程Ｓ４０が行われる。Ｃｕめっき被膜形成工程Ｓ４０では、電気めっき法によって、Ｎｉめっき被膜２２の表面全体にＣｕめっき被膜２５が形成される。具体的には、バレル内のＣｕめっき液にチップ素体１を浸漬させた後、バレルを回転させることによって、Ｃｕめっき被膜２５が形成される。Ｃｕめっき被膜形成工程Ｓ４０では、０．１〜０．５μｍの厚さのＣｕめっき被膜２５が形成される。
【００２８】
図５は、図３に示すＳｎめっき被膜形成工程とＣｕ−Ｓｎ合金層形成工程の工程内容を模式的に示す工程断面図である。Ｃｕめっき被膜形成工程Ｓ４０が行われた後、図５（ａ）に示すように、Ｓｎめっき被膜形成工程Ｓ５０が行われる。Ｓｎめっき被膜形成工程Ｓ５０では、電気めっき法によって、Ｃｕめっき被膜２５の表面全体にＳｎめっき被膜２４が形成される。具体的には、バレル内のＳｎめっき液にチップ素体１を浸漬させた後、バレルを回転させることによって、Ｓｎめっき被膜２４が形成される。Ｓｎめっき被膜形成工程Ｓ５０では、２〜６μｍの厚さのＳｎめっき被膜２４が形成される。
【００２９】
Ｓｎめっき被膜形成工程Ｓ５０が終了すると、Ｎｉめっき被膜２２とＳｎめっき被膜２４との間にＣｕ−Ｓｎ合金層２３を形成するＣｕ−Ｓｎ合金層形成工程Ｓ６０が行われる。Ｃｕ−Ｓｎ合金層形成工程Ｓ６０では、チップ素体１が１１０〜１７０℃の温度で３０分〜２時間、より好ましくは１３０〜１６０℃の温度で１時間〜１時間３０分加熱される。温度が高いほどＳｎが酸化してしまい、はんだ濡れ性が悪くなる。また、温度が低いほど端子電極３に含まれる水分が蒸発しない。
【００３０】
Ｃｕ−Ｓｎ合金層形成工程Ｓ６０では、Ｃｕめっき被膜２５とＳｎめっき被膜２４との間で、ＣｕとＳｎの拡散が起こることによって、Ｃｕ３Ｓｎ及びＣｕ６Ｓｎ５などのＣｕ−Ｓｎ合金が形成される。当該拡散は、Ｃｕめっき被膜２５が消滅するまで進む。これによって、Ｎｉめっき被膜２２とＳｎめっき被膜２４との間にＣｕ−Ｓｎ合金層２３が形成される。Ｃｕ−Ｓｎ合金層２３が形成されることによって、チップ素体１に端子電極３が形成される。以上によって、図３に示す工程が終了し、電子部品１００を製造することができる。
【００３１】
Ｎｉめっき被膜形成工程Ｓ３０において、Ｎｉめっき被膜２２の厚さが０．５μｍ未満の場合ははんだ食われが発生してしまうが、０．５μｍ以上とすることで、はんだ食われを防止することができる。一方、Ｎｉめっき被膜２２の厚さが５．０μｍより厚い場合はウィスカが発生し易くなるが、５．０μｍ以下とすることでウィスカの発生を抑制することができる。Ｃｕめっき被膜形成工程Ｓ４０において、Ｃｕめっき被膜２５の厚さを０．１μｍ以上とすることによってウィスカの発生を抑制することができる。一方、Ｃｕめっき被膜２５の厚さが０．５μｍより厚い場合ははんだ付け性（はんだ濡れ性）及び端子強度（すなわち、電子部品と実装する基板等との接合強度）が充分に得られないが、０．５μｍ以下とすることで充分なはんだ付け性及び端子強度を得ることができる。また、Ｓｎめっき被膜形成工程Ｓ５０において、Ｓｎめっき被膜２４の厚さが２．０μｍ未満の場合ははんだ付け性（はんだ濡れ性）が充分に得られないが、２．０μｍ以上とすることによって充分なはんだ付け性を得ることができる。一方、Ｓｎめっき被膜２４の厚さが６．０μｍより厚い場合はウィスカが発生し易くなるが、６．０μｍ以下とすることによってウィスカの発生を抑制することができる。
【００３２】
ここで、Ｃｕめっき被膜２５が厚すぎる場合に端子の接合強度が低下するのは次の理由による。まず、はんだ接合における信頼性に影響を及ぼす問題点として熱疲労破壊が挙げられる。電子部品と実装用の基板との熱膨張係数の差に起因する応力が、環境温度等の変化に応じてはんだ接合部に繰り返し加わり、疲労破壊を引き起こす場合がある。ここで、一般的に金属間化合物は硬くて脆いため、応力集中によりその部分から破壊が進むため、電子部品の実装の際の接合信頼性に影響を及ぼす。また、金属間化合物の層は、電子部品の製造時において金属層同士が反応する場合にのみ形成されるのではなく、はんだ付け時に高温の環境に置かれることで、金属拡散により金属間化合物が新しく形成されたり成長したりすることがある。また、金属拡散に伴ってカーケンダルボイドが発生することで、接合強度が低下する場合もある。カーケンダルボイドとは、カーケンダル効果によって生じるボイド（空洞）であり、金属間において拡散する金属の原子数が互いに異なることによって生じるものである。本発明では、Ｓｎめっき被膜２４の下のＣｕめっき被膜２５が厚すぎる場合、はんだ付け時において、電子部品からはんだへ拡散するＣｕが増えることにより、金属間化合物の層が厚くなることによって、接合信頼性が低下する。また、金属拡散に伴うカーケンダルボイドの発生により、接合信頼性が低下する。
【００３３】
なお、本明細書における「略直方体形状」とは、立方体形状や直方体形状のみならず、本実施形態におけるチップ素体１のように、直方体の稜線部分に面取りが施されて、稜部がＲ形状となっている形状を含むことはいうまでもない。すなわち、本実施形態におけるチップ素体は、実質的に立方体形状又は直方体形状を有していればよい。
【００３４】
次に、本実施形態に係る製造方法によって製造される電子部品１００の作用・効果について説明する。
【００３５】
本実施形態に係る製造方法によって製造される電子部品１００においては、端子電極３の焼付電極層２１の上に、Ｎｉめっき被膜２２、Ｃｕ−Ｓｎ合金層２３、及びＳｎめっき被膜２４がこの順で形成されている。このように、焼付電極層２１の表面にＮｉめっき被膜２２を有するため、焼付電極層２１のはんだ食われを抑制することができる。また、例えば、Ｃｕ−Ｓｎ合金層２３が形成されていない場合、Ｎｉめっき被膜２２とＳｎめっき被膜２４との間の線膨張係数が急激に変化する。この場合、電子部品が熱衝撃を受ける際に、ウィスカが発生する可能性がある。しかし、本実施形態に係る製造方法によって製造される電子部品１００では、Ｎｉめっき被膜２２とＳｎめっき被膜２４との間に、Ｎｉめっき被膜２２とＳｎめっき被膜２４との中間の線膨張係数を有するＣｕ−Ｓｎ合金層２３が形成されている。すなわち、焼付電極層２１を覆う各層は、Ｎｉめっき被膜２２からＣｕ−Ｓｎ合金層２３を介してＳｎめっき被膜２４となるに従って線膨張係数が順次大きくなる配置となる。従って、電子部品１００が熱衝撃を受ける際に、焼付電極層２１を覆う層は、滑らかに伸縮する。これによって、端子電極３におけるウィスカの発生が抑制される。また、Ｃｕめっき被膜形成工程Ｓ４０においてＣｕめっき被膜２５の厚さを０．１〜０．５μｍとし、Ｓｎめっき被膜形成工程Ｓ５０においてＳｎめっき被膜２４の厚さを２〜６μｍとする。これによってＣｕ−Ｓｎ合金層形成工程Ｓ６０において、適切な厚さのＣｕ−Ｓｎ合金層２３を得ることができる。Ｃｕ−Ｓｎ合金層２３の厚みを適切なものとすることによって、ウィスカを防止するのに十分な厚みを確保すると共に、厚すぎることによってＳｎめっき被膜２４の表面にＣｕが出てしまいはんだ濡れ性が悪化することを防止することができる。
【００３６】
また、本実施形態に係る電子部品１００の製造方法において、Ｃｕ−Ｓｎ合金層形成工程Ｓ６０では、拡散によってＣｕめっき被膜２５を消滅させている。これによって、Ｎｉめっき被膜２２とＳｎめっき被膜２４との間には、Ｃｕめっき被膜２５が残存せず、Ｃｕ−Ｓｎ合金層２３のみが形成されることとなる。従って、ウィスカ発生の抑制効果を確実に得ることができる。
【００３７】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に何ら限定されるものではない。例えば、上述の実施形態では、焼付電極層２１上にＮｉめっき被膜２２が形成されていた。しかし、変形例に係る電子部品２００では、図６に示すように、Ａｇからなる焼付電極層２１とＮｉめっき被膜２２との間に更にＣｕめっき被膜３０を形成してもよい。Ｃｕめっき被膜３０の厚さは０．５〜８．０μｍである。
【００３８】
また、本発明をアレイ状のコンデンサやインダクタ等に適用してもよい。
【００３９】
また、上記実施形態では、電子部品１００は積層型インダクタや積層型セラミックコンデンサを例に説明したが、これに限定されるものではない。本発明の電子部品は、チップバリスタなどのチップ型電子部品、及びフェライトコア、セラミックコアなどを用いた巻線型電子部品であってもよい。
【００４０】
電子部品のサイズは、上述の電子部品で例示されたものに限定されず、どのようなサイズを有する電子部品であってもよい。ウィスカの発生は、電子部品全体の大きさが関わるものではなく、端子電極の単位面積あたりの深さが関わるからである。
【実施例】
【００４１】
以下、実施例及び比較例に基づいて本発明をより具体的に説明するが、本発明は以下の実施例に限定されるものではない。
【００４２】
（実施例）
上述で説明した本発明に係る電子部品の製造方法により、実施例１〜６に係るチップインダクタを製造した。このときＮｉめっき被膜形成工程におけるＮｉめっき被膜の厚さを０．５〜５．０μｍの範囲内に設定し、Ｃｕめっき被膜形成工程におけるＣｕめっき被膜の厚さを０．１〜０．５μｍの範囲内に設定し、Ｓｎめっき被膜形成工程におけるＳｎめっき被膜の厚さを２．０〜６．０μｍの範囲内に設定した。各めっき被膜の具体的な厚さは、図７に示される。このような実施例１〜６について、以下に説明する最長ウィスカ長さ評価、はんだ食われ性評価、はんだ付け性評価、接合信頼性評価を行った。評価結果を図７に示す。
【００４３】
（比較例）
Ｎｉめっき被膜、Ｃｕめっき被膜、またはＳｎめっき被膜のうち、いずれかの厚みが本発明に係る電子部品の製造方法における条件を満たしていない範囲に設定されている点以外は、実施例１〜６と同様に製造された比較例１〜２３に係るチップインダクタを製造した。各めっき被膜の具体的な厚さは、図７に示される。このような比較例１〜２３について、以下に説明する最長ウィスカ長さ評価、はんだ食われ性評価、はんだ付け性評価、接合信頼性評価を行った。評価結果を図７に示す。
【００４４】
（最長ウィスカ長さ評価：熱衝撃試験）
この最長ウィスカ長さの評価においては、チップインダクタを基板等に実装していない状態にて、熱衝撃試験を行った。エージング条件として、−４０℃から８５℃へ変化させて再び−４０℃とすることを１サイクルとし、一時間あたり３サイクルの条件にて２０００サイクル行った。この熱衝撃試験は、チップインダクタに対して特有の前処理を行うことなく試験をした。その後、発生したウィスカの最長の長さを評価した。図７に示す表では、最長ウィスカ長さが５０μｍ以上のものを「×」と評価し、２０μｍ以上５０μｍ未満のものを「△」と評価し、２０μｍ未満のものを「○」と評価し、５μｍ未満のものを「◎」と評価した。
【００４５】
（最長ウィスカ長さ評価：恒温試験）
この最長ウィスカ長さの評価においては、チップインダクタを基板等に実装していない状態にて、室温で放置したことを想定して恒温試験を行った。エージング条件として、温度を３０℃とし、湿度を６０％とした状態で４０００ｈ放置した。この恒温試験は、チップインダクタに対して特有の前処理を行うことなく試験をした。その後、発生したウィスカの最長の長さを評価した。図７に示す表では、最長ウィスカ長さが５０μｍ以上のものを「×」と評価し、２０μｍ以上５０μｍ未満のものを「△」と評価し、２０μｍ未満のものを「○」と評価し、５μｍ未満のものを「◎」と評価した。
【００４６】
（はんだ食われ性評価）
はんだ食われ性評価においては、チップインダクタの端子部分を２６０±５℃のはんだ槽に３０秒浸漬させた後（より詳細な試験条件は、ＪＩＳＣ６００６８−２−５８に準ずる）、端子のはんだ食われを評価した。はんだ槽に入れるはんだとして、鉛フリーはんだ（Ｍ７０５）を用いた。図７に示す表では、電極面積の消失が１０％以上のものを「×」と評価し、電極面積の消失が１０％未満のものを「○」と評価した。
【００４７】
（はんだ付け性評価）
はんだ付け性評価においては、チップインダクタのエージング処理を行った後にはんだ槽へのディップ試験を行い、そのときの濡れ性について評価を行った。エージング条件として、真空雰囲気（Ｓｎの酸化要因を排除するため）で１５５℃にて１６ｈ放置した。その後、チップインダクタの端子部分を２４５±５℃のはんだ槽に３秒浸漬させた後（より詳細な試験条件は、「はんだ食われ性評価」でのディップ試験と同様である）、はんだの濡れ性を評価した。はんだ槽に入れるはんだとして、鉛フリーはんだ（Ｍ７０５）を用いた。図７に示す表では、二以上の不濡れ箇所があるものを「×」と評価し、一点の不濡れ箇所があるものを「△」と評価し、一点も不濡れ箇所がないものを「○」と評価した。
【００４８】
（接合信頼性評価）
この接合信頼性評価においては、チップインダクタを基板にはんだ付けにより実装した状態にて、熱衝撃試験を行った。エージング条件として、−４０℃から８５℃へ変化させて再び−４０℃とすることを１サイクルとし、一時間あたり３サイクルの条件にて１０００サイクル行った。この熱衝撃試験は、チップインダクタを鉛フリーはんだ（Ｍ７０５）を用いて基板へ実装するという前処理を行った。その後、エージング前とエージング後の接合強度の変化率に基づいて評価を行った。図７に示す表では、接合強度の変化率が３０％以上のものを「×」と評価し、２０％以上３０％未満のものを「△」と評価し、１０％以上２０％未満のものを「○」と評価し、０％以上１０％未満のものを「◎」と評価した。
【００４９】
（総合評価）
図７に示す表より、Ｎｉめっき被膜が０．５〜５．０μｍ、Ｃｕめっき被膜が０．１〜０．５μｍ、Ｓｎめっき被膜が２．０〜６．０μｍに設定されている実施例１〜６は、全ての評価において「○」あるいは「◎」と評価されているのに対して、比較例１〜２３はいずれかの評価において「×」あるいは「△」と評価されている。以下、評価結果を詳細に検討する。なお、以下の検討においては、本発明に係る寸法条件の効果を説明し易い部分の評価結果を参照して説明しているが、以下で説明していない部分を参照することで、本発明の効果を確認してもよい。
【００５０】
図７に示す表より、比較例１７，１８，１９と、比較例２０及び実施例５，６と、比較例２１，２２，２３とは、Ｎｉめっき被膜の厚さが互いに異なっている。具体的には、比較例１７，１８，１９はＮｉめっき被膜の厚さが０．４μｍであって０．５〜５μｍの範囲よりも薄くなっている。「はんだ食われ性評価」の評価結果より、比較例１７，１８，１９がいずれも「×」と評価されているのに対して、比較例２０及び実施例５，６と、比較例２１，２２，２３とは「○」と評価されている。このことより、Ｎｉめっき被膜の厚さを０．５μｍ以上とすることではんだ食われを抑制できることが理解される。
【００５１】
比較例２１，２２，２３はＮｉめっき被膜の厚さが６．０μｍであって０．５〜５μｍの範囲よりも厚くなっている。「最長ウィスカ長さ評価：熱衝撃試験」の評価結果より、比較例２２，２３がいずれも「△」と評価されているのに対して、比較例１８，１９及び実施例５，６はいずれも「○」と評価されている（なお、比較例１７，２０，２１については、ウィスカ抑制に影響するＣｕめっき被膜がなしとされている）。このことより、Ｎｉめっき被膜の厚さを５μｍ以下とすることでウィスカの発生を抑制できることが理解される。
【００５２】
図７に示す表より、比較例６はＣｕめっき被膜が無く、０．１〜０．５μｍの範囲を満たしていない。「最長ウィスカ長さ評価：熱衝撃試験」の評価結果より、比較例６では「△」と評価されているのに対して、実施例１，２及び比較例７，８ではいずれも「○」と評価されている。また、比較例９はＣｕめっき被膜が無く、０．１〜０．５μｍの範囲を満たしていない。「最長ウィスカ長さ評価：熱衝撃試験」の評価結果より、比較例９では「×」と評価されているのに対して、実施例３，４及び比較例１０，１１ではいずれも「○」と評価されている。このことより、Ｃｕめっき被膜の厚さを０．１μｍ以上とすることによってウィスカの発生を抑制できることが理解される。
【００５３】
図７に示す表より、比較例７，８はＣｕめっき被膜が０．５μｍよりも厚くなっている。「はんだ付け性評価」及び「接合信頼性評価」の評価結果より、比較例７，８では「△」あるいは「×」と評価されているのに対して、比較例６及び実施例１，２ではいずれも「○」と評価されている。このことより、Ｃｕめっき被膜の厚さを０．５μｍ以下とすることによって充分なはんだ付け性及び端子強度を得ることができると理解される。実施例３，４及び比較例９，１０，１１は、実施例１，２及び比較例６，７，８よりもＳｎめっき被膜を厚くしたものである。比較例１０，１１は、Ｃｕめっき被膜が０．５μｍよりも厚くなっているが、Ｓｎめっき被膜を厚くすることで、「はんだ付け性評価」で「○」と評価されている。しかしながら、Ｓｎめっき被膜を厚くしても、「接合信頼性評価」は「△」あるいは「×」と評価されている。このことより、Ｃｕめっき被膜が厚いことによるはんだ付け性はＳｎめっき被膜を厚くすることで改善されるが、接合信頼性は改善されないことが理解される。
【００５４】
図７に示す表より、比較例１，２，３，４，５はＳｎめっき被膜が１．８μｍと、２．０〜６．０μｍよりも薄くなっている。「はんだ付け性評価」の評価結果より、比較例２，３，４，５はいずれも「×」と評価されている（なお、比較例１ではＣｕめっき被膜が無いので、そもそもＳｎめっき被膜の表面にＣｕ成分が出ない）一方、Ｓｎめっき被膜が２．０μｍ以上である他の比較例や実施例は、「はんだ付け性評価」において「○」と評価されている。このことより、Ｓｎめっき被膜の厚さを２．０μｍ以上とすることによって、充分なはんだ付け性を得ることができると理解される。ただし、比較例７，８に関してはＣｕめっき被膜が厚いことにより「△」や「×」と評価されている。
【００５５】
図７に示す表より、比較例１２，１３，１４，１５，１６はＳｎめっき被膜が７．０μｍと、２．０〜６．０μｍよりも厚くなっている。「最長ウィスカ長さ評価：熱衝撃試験」の評価結果より、比較例１２，１３，１４，１５，１６はいずれも「△」や「×」と評価されている一方、Ｓｎめっき被膜が６．０μｍ以下である他の比較例や実施例は、「最長ウィスカ長さ評価：熱衝撃試験」において「○」と評価されている。このことより、Ｓｎめっき被膜の厚さを６．０μｍ以下とすることによって、ウィスカの発生を抑制できると理解される。ただし、比較例１，６，９，１７，２０，２１に関してはＣｕめっき被膜が無いことにより「△」や「×」と評価されている。比較例２２，２３に関してはＮｉめっき被膜が厚すぎることにより「△」と評価されている。
【符号の説明】
【００５６】
１…チップ素体、２１…焼付電極層、２２…Ｎｉめっき被膜、２３…Ｃｕ−Ｓｎ合金層、２４…Ｓｎめっき被膜、２５…Ｃｕめっき被膜、１００…電子部品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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