(57)【特許請求の範囲】
【請求項１】
メモリー素子に関する柱状構造を形成する方法であって、前記方法は、
表面領域を備える半導体基板を提供する工程と、
前記半導体基板の前記表面領域を覆うように第一誘電体層を形成する工程と、
前記第一誘電体層を覆うように第一配線構造を形成する工程と、
前記第一配線構造を覆うように第二誘電体材料を形成する工程と、
前記第二誘電体材料が平坦化された第二誘電体層表面を形成する工程と、
前記第一配線構造の上部表面である第一配線構造表面を露出させる工程と、
前記第一配線構造表面を含む前記第二誘電体層表面を覆うように下部金属バリア材料を形成する工程と、
前記下部金属バリア材料を覆い且つ接触するようにコンタクト材料を堆積させる工程と、
前記コンタクト材料を覆い且つ接触するようにスイッチング材料を堆積させる工程と、
前記スイッチング材料を覆うように導電材料を堆積させる工程と、
前記導電材料を覆うように上部バリア材料を堆積させる工程と、
パターニング及びエッチング処理を実施して、少なくとも前記下部金属バリア材料、前記コンタクト材料、前記スイッチング材料、前記導電材料及び前記上部バリア材料から複数の柱状構造を形成する工程と、
非平面の表面領域を備える第三誘電体材料を少なくとも前記複数の柱状構造を覆うように堆積させる工程と、
前記第三誘電体材料の非平面の表面領域を平坦化する工程と、
前記柱状構造の表面領域を露出させる工程と、
前記柱状構造の少なくとも露出表面領域を覆うように第二配線構造を形成する工程と、を含み、
前記第一配線構造は、少なくとも第一導体材料を含み、
前記下部金属バリアは、前記第一配線構造と金属間接触を形成しており、
前記柱状構造の表面領域は、前記上部バリア材料の表面領域を含み、
前記第二配線構造は、少なくとも第二導体材料を含む、方法。
【請求項２】
前記複数の柱状構造の各々は、前記第一配線構造に対して整列配置され、前記第一配線構造と金属間接触を維持している、請求項１に記載の方法。
【請求項３】
前記複数の柱状構造の各々は、前記第一配線構造に対して整列配置されていない一方で、前記下部金属バリア材料は、前記第一配線構造と金属間接触を維持している、請求項１に記載の方法。
【請求項４】
前記半導体基板は、その上に形成された１又は複数のＣＭＯＳ素子を備え、
前記１又は複数のＣＭＯＳ素子は、前記メモリー素子に動作可能な状態で接続している、請求項１に記載の方法。
【請求項５】
前記第一配線構造及び前記第二配線構造の各々には、少なくともタングステン、アルミニウム、銅又はドープ半導体が含まれる、請求項１に記載の方法。
【請求項６】
前記第二誘電体材料には、酸化シリコン、窒化シリコン又は組合せが含まれる、請求項１に記載の方法。
【請求項７】
前記第一配線構造には、約１００ｎｍから約１０００ｎｍの範囲の厚みがあるタングステンが含まれる、請求項１に記載の方法。
【請求項８】
前記第一配線構造には、約２００ｎｍから約５００ｎｍの範囲の厚みを有するタングステンが含まれる、請求項１に記載の方法。
【請求項９】
前記スイッチング材料は、約５ｎｍから約１００ｎｍの範囲の厚みである、請求項１に記載の方法。
【請求項１０】
前記コンタクト材料には、多結晶シリコン材料が含まれる、請求項１に記載の方法。
【請求項１１】
前記多結晶シリコン材料は、高濃度ｐドープ不純物特性を有し、
前記ｐドープ不純物特性は、１Ｅ１８／ｃｍ３から１Ｅ２２／ｃｍ３の範囲の原子濃度におけるホウ素種によって提供される、請求項１０に記載の方法。
【請求項１２】
前記多結晶シリコン材料は、摂氏約３００度から摂氏約５５０度の範囲の温度で堆積させる、請求項１０に記載の方法。
【請求項１３】
前記多結晶シリコン材料は、摂氏約３５０度から摂氏約５００度の範囲の温度で堆積させる、請求項１０の方法。
【請求項１４】
前記スイッチング材料は、約１０ｎｍから約５０ｎｍの範囲の厚みを有する、請求項１に記載の方法。
【請求項１５】
前記コンタクト材料には、ｐ＋多結晶シリコンゲルマニウム材料が含まれる、請求項１に記載の方法。
【請求項１６】
前記スイッチング材料には、イントリンシック半導体特性があるアモルファスシリコン材料が含まれる、請求項１に記載の方法。
【請求項１７】
前記アモルファスシリコン材料は、摂氏約３５０度から摂氏約４００度の範囲の温度で形成する、請求項１６に記載の方法。
【請求項１８】
前記アモルファスシリコン材料は、約５ｎｍから約１００ｎｍの範囲の厚みを有する、請求項１６に記載の方法。
【請求項１９】
前記導電材料には、銀材料が含まれる、請求項１に記載の方法。
【請求項２０】
前記銀材料は、物理的気相堆積処理又は化学気相堆積処理又は、電気メッキ若しくは無電極メッキを含む電気化学堆積処理又はこれらの任意の組合せを使用して堆積させる、請求項１９に記載の方法。
【請求項２１】
前記上部バリア材料は、前記銀材料を酸化から保護する、請求項１９に記載の方法。
【請求項２２】
前記複数の柱状構造の各々は、少なくともスイッチングエレメントを備える、請求項１に記載の方法。
【請求項２３】
前記平坦化された第二誘電体層表面を形成する工程には、エッチバック処理を含む異方性エッチング処理、化学機械研磨処理及びこれらの任意の組合せが含まれ、
前記第一配線構造は、エッチングストップ面又は研磨ストップ面として用いられる、請求項１に記載の方法。
【請求項２４】
前記第三誘電体材料を平坦化する工程には、エッチバック処理を含む異方性エッチング処理、化学機械研磨処理及びこれらの任意の組合せが含まれ、
前記上部バリア材料は、エッチングストップ面又は研磨ストップ面として用いられる、請求項１に記載の方法。
【請求項２５】
前記第二配線構造と前記第一配線構造は、互いに略直角になるように構成されている、請求項１に記載の方法。
【請求項２６】
前記スイッチング材料は、前記第二配線構造又は前記第一配線構造に印加される電圧に依る抵抗性によって特徴づけられる、請求項１に記載の方法。
【請求項２７】
前記第二配線構造に印加される電圧は、前記導電材料から生じる複数の導電性粒子を前記スイッチング材料中に形成させる、請求項２６に記載の方法。
【請求項２８】
前記複数の導電性粒子には、長さが前記第二配線構造又は前記第一配線構造に印加される電圧の振幅及び極性に依存するフィラメント構造物が含まれる、請求項２７に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
背景
本発明は、スイッチング素子に関する。より詳しくは、本発明は、望ましい特性を有する不揮発性抵抗スイッチングメモリー素子の構造及び形成方法を提供する。
【０００２】
半導体素子の発展は、高密度トランジスターの小型化プロセスによって主に推進されてきた。しかしながら、電界効果トランジスター(FET)が100nm未満に近づくにつれて、短チャネル効果のような問題が素子の適切な動作を阻害し始める。さらに、トランジスターを基礎としたメモリーは、一般的にはフラッシュとして知られており、素子サイズが小さくなるにつれて更に性能が低下する。例えば、フラッシュメモリー素子のプログラミングには、高電圧が通常必要とされる。高電圧は、絶縁破壊を引き起こす可能性があり、メカニズムに支障をきたす可能性が高くなる。フラッシュメモリーは、不揮発性メモリー素子の1つのタイプである。
【０００３】
他の不揮発性ランダムアクセスメモリー(RAM)素子(例えば強誘電性RAM(Fe RAM)、磁気抵抗RAM(MRAM)、有機RAM(ORAM)及び相変化RAM(PCRAM))は、とりわけ、次世代メモリー素子として研究されてきた。多くの場合、これらの素子は、新規物質及び素子構造が、シリコンを主成分とする素子と結合してメモリーセルを形成することを必要とする。しかしながら、これらの新規なメモリーセルは、通常1又は複数の重要な特性が欠如しており、このことが大量生産品として広く採用されることを妨げている。例えば、FeRAM及びMRAM素子は、急速なスイッチング特性(即ち、「0」と「1」とをスイッチする時間と、良好なプログラム耐久性)を備えるが、それらの製造は、標準的なシリコン製造プロセスとは適合せず、製造されるメモリーセルは、小型化が容易ではない可能性がある。PCRAM素子のスイッチングは、ジュール加熱を使用するものであり、本質的には電力を多く消費する。有機RAM又はORAMは、シリコンベースの製造プロセスで大量生産することに不向きであり、一般的に素子の信頼性が低い。
【０００４】
以上のことから、寸法をより小さくできる改良型の半導体メモリー素子と技術は、従って魅力的である。
【０００５】
本発明の簡単な要約
本発明は、メモリー素子に関する。より詳しくは、本発明の実施形態は、一連のスイッチング素子に関する複数の柱状構造を形成する方法を提供する。柱状構造が高密度メモリーの製造を可能にする。上記方法は、不揮発性メモリー素子に適用されるが、本発明の実施形態は応用範囲が非常に広いことを認識すべきである。
【０００６】
特定の実施形態において、スイッチング素子に関する柱状構造を形成する方法が提供される。上記方法には、表面領域を備える半導体基板を提供する工程と、上記半導体基板の表面領域を覆うように第一誘電体層を形成する工程とが含まれる。下部配線構造は、第一誘電体層を覆うように形成される。特定の実施形態において、下部配線構造には、少なくとも第一導体材料(例えば金属材料)が含まれる。第二誘電体材料は、下部配線構造を覆うように形成される。特定の実施形態において、第二誘電体材料は、下部配線構造表面を露出させるために平坦化される。この方法には、第二誘電体層表面及び下部配線構造表面を覆うように下部金属バリア材料を形成する工程が含まれる。特定の実施形態において、下部金属バリア材料は、下部配線構造と金属間接触を形成している。この方法は、下部配線材料を覆うようにコンタクト材料を堆積させ、上記コンタクト材料を覆うようにスイッチング材料を堆積させる。特定の実施形態において、導電材料はスイッチング材料を覆うように形成され、上部バリア材料は導電材料を覆うように形成される。特定の実施形態において、この方法は、パターニング及びエッチング処理を実行して、少なくとも下部金属バリア材料、コンタクト材料、スイッチング材料、導電材料及び上部バリア材料から複数の柱状構造を形成する。ある種の実施形態では、柱状構造は、下部配線構造に対して整列配置されずに下部配線構造と金属間接触を維持する。第三誘電体材料は、少なくとも複数の柱状構造を覆うように形成される。そして、この第三誘電体材料は、柱状構造の表面領域を露出させるために平坦化される。そして、この方法は、少なくとも柱状構造の露出表面領域を覆うように、少なくとも第二導体材料を含む上部配線構造を形成する。
【０００７】
本発明の方法によって多くの利益が達成できる。例えば、本発明は、スイッチング素子に関する柱状構造を形成する方法を提供するものであり、これは、高密度不揮発性メモリー素子に使用することができる。特定の実施形態において、この方法は、より厳しくないエッチング条件によって、スイッチング素子が適切に機能するために配線構造との電気的接触を維持させつつ、柱状構造を形成する構造。特定の実施形態において、本発明は、高密度メモリー素子を製造する歩留まりの高い方法を提供する。下部配線構造と柱状構造との金属間接触は、下部配線構造に対する柱状構造の厳密な重ね合わせの必要性を低減して素子の歩留まりを増加させる。加えて、本方法によれば、素子の製造プロセスは、各々の直交配線構造を形成する工程と、柱状構造を形成する工程とに分けられる。これらの各柱状構造をエッチングすることは、一工程中でメモリーセルをエッチングして配線することと比較すると、これらの各柱状構造のアスペクト比(構造の幅に対する高さの比)を減少させるため容易である。加えて、隙間を各誘電体材料で埋めることも、アスペクト比の減少により容易である。用途によっては、1又は複数のこれらの利益を得ることができる。当業者は、他の変形形態、変更形態及び代替形態を理解するであろう。
【図面の簡単な説明】
【０００８】
【図１−１７】図1-17は、本発明の一実施形態によるメモリー素子を形成する方法を図示している簡略図である。
【０００９】
【図１８】図18は、本発明の一実施形態によるスイッチング素子に関する素子構造を図示している簡略図である。
【００１０】
本発明の詳細な説明
本発明は、概して言えばスイッチング素子に関するものである。より詳しくは、本発明の実施形態は、各々が柱状構造を有する複数の抵抗スイッチング素子の構造及び形成方法を提供する。本発明は、高密度不揮発性メモリー素子の製造に適用される。しかし、本発明の実施形態は、応用範囲が非常に広いことを認識すべきである。
【００１１】
図1-17は、本発明の実施形態によるスイッチング素子を形成する方法を図示する。これらの線図は、単なる例示であり、本願の請求項を過度に制限すべきではない。当業者は、他の変形形態、変更形態及び代替形態を理解するであろう。
【００１２】
図1に示すように、表面領域104を備える基板102が提供される。特定の実施形態において、基板は半導体基板であってもよい。半導体基板は、用途によっては、単結晶シリコンウェーハ、シリコンゲルマニウムウェーハ又はシリコンオンインシュレータ基板(一般にSOIとして知られているもの)等としてもよい。実施形態に応じて、基板は、その上に形成される1又は複数の素子(例えば1又は複数のトランジスター素子)を備えることができる。特定の実施形態において、1又は複数の素子は、スイッチング素子と動作可能な状態で接続することができる。
【００１３】
図2を参照するとわかるように、この方法は、半導体基板の表面領域を覆うように第一誘電体材料202を形成する。第一誘電体材料は、実施形態によっては、例えば酸化シリコン、窒化シリコン又はそれらの組合せのような適切な誘電体材料とすることができる。第一誘電体材料は、用途によっては、プラズマ化学気相堆積法又は低圧化学気相堆積法を含む化学気相堆積法(CVD)処理等の技術を使用して堆積させることができる。例えば、酸化シリコンは、実施形態によっては、シラン、ジシラン、適切なクロロシラン又はTEOS及び他の適切なシリコン含有材料を使用して形成させることができる。
【００１４】
特定の実施形態において、この方法は、第一誘電体材料を覆うように第一接着層302を形成する。第一接着層は、チタン、窒化チタン、タンタル、窒化タンタル若しくは窒化タングステン又はこれらの組合せとしてもよい。第一接着層は、特定の実施形態において、物理的気相堆積処理(例えばスパッタリング)を使用して堆積させることができる。適切な前駆体を使用する化学気相堆積法のような技術を用いることもできる。例えば、接着層302は、窒化チタン材料をスパッタリングすることによって第一誘電体材料上にチタン金属を最初に堆積させて形成できる。
【００１５】
図4を参照するとわかるように、この方法は、第一接着層を覆うように第一配線材料402を形成する。第一配線材料は、タングステン、銅、アルミニウム又は合金を含む他の適切な金属材料であってもよい。第一配線材料は、物理的気相堆積法、蒸着法、化学気相堆積法、電気化学法(例えば液体媒体からの電気メッキ法又は無電極析出法)、又は組合せを含む他の適切な堆積技術等の技術を使用して堆積させることができる。ある種の実施形態では、第一配線材料は、ドープ半導体(例えば、ドープシリコン材料)であってもよい。特定の実施形態において、第一接着層は、第一配線材料と第一誘電体層との間における接着層として機能する。特定の実施形態においては、スパッタリングによって層302上にタングステンを形成して層402を形成する。タングステンは、厚さ100nmから1000nm、好ましくは厚さ200nmから500nmの厚みであってもよい。
【００１６】
図5に示すように、この方法は、第一パターン及びエッチング処理506を実施して、第一配線構造502を形成する。特定の実施形態において、第一配線構造には、第一配線材料及び第一接着材料が含まれる。ここで示されている通り、第一配線構造は、幅504によって特徴づけられる。第一パターン及びエッチング処理には、第一配線材料を覆うようにマスク層を形成して、その後エッチング処理する工程が含まれる。マスク層は、用途によっては、有機フォトレジスト材料又はハードマスクであってもよい。第一配線材料としてタングステンを例に取れば、第一接着層は、特定の実施形態において窒化チタンであってもよい。特定の実施形態として、エッチング処理は、エッチング液としてフッ素含有種(例えばCF4)を使用することができる。特定の実施形態において、第一配線構造は、約5nmから約1200nmの幅にすることができる。他の実施形態においては、約30nmから約100nmの幅にすることができる。当然、当業者は、他の変形形態、変更形態及び代替形態を認識するであろう。
【００１７】
特定の実施形態において、この方法には、図6にて図示したように、第一配線構造を覆うように第二誘電体材料602を形成させる工程が含まれる。第二誘電体材料は、実施形態によっては、酸化シリコン、窒化シリコン又は、誘電スタック、及び様々な誘電体材料の組合せを含む任意の適切な誘電体材料であってもよい。単なる例示として、第二誘電体材料は、特定の実施形態において、前駆体としてテトラエチルオキシシリケート(TEOS)を用いるプラズマ化学気相堆積(PECVD)処理により堆積する酸化シリコンであってもよい。他の堆積法としては、例えばスピンオンガラスを適切に硬化処理する方法を用いてもよい。あるいは、用途によっては、複数の堆積処理の組合せを用いてもよい。
【００１８】
図7を参照するとわかるように、この方法には、特定の実施形態において、平坦化処理を実施して平坦化された第二誘電体層表面領域702を形成し、第一配線構造表面704を露出させる工程が含まれる。平坦化処理は、特定の実施形態において、第一配線(例えば、タングステン)構造表面を研摩ストップ面として用いる化学機械研磨(CMP)処理であってもよい。平坦化処理は、特定の実施形態において、例えば第一配線(例えば、タングステン)構造表面をエッチングストップ面として用いた選択性エッチング処理(例：反応性イオンエッチング)であってもよい。
【００１９】
この方法は、図8に示すように、露出した第一配線構造表面を含む平坦化された第二誘電体層表面領域を覆うように下部金属バリア材料802を堆積させる。下部金属バリア材料802は、チタン、窒化チタン、タンタル、窒化タンタル、若しくは窒化タングステン、又はこれらの組合せであってもよい。下部金属バリア材料は、特定の実施形態において、物理的気相堆積処理(例えばスパッタリング)を用いて堆積させることができる。適切な前駆体を用いた化学気相堆積法のような技術を用いることもできる。
【００２０】
図9に示すように、この方法には、下部金属バリア材料を覆うようにコンタクト層902を堆積させる工程が含まれる。ある種の実施形態では、コンタクト層は、スイッチング素子のスイッチングを制御及び改善するのに役立つ。スイッチング材料としてアモルファスシリコンを用いるスイッチング素子の例において、コンタクト層は、特定の実施形態においては、多結晶シリコン材料であってもよい。特定の実施形態において、多結晶シリコン材料は、1E18/cm3から1E22/cm3の範囲のホウ素原子濃度におけるホウ素含有種を使用してpドープされている。特定の実施形態において、多結晶シリコン材料は、プラズマ化学気相堆積処理又は低圧化学気相堆積処理と、ケイ素含有種(例えばシラン、ジシラン、適切なクロロシラン等)を用いて形成される。不純物種は、実施形態においては、インサイツ(in-situ)又はエクスサイツ(ex-situ)でドープしてもよい。堆積温度は、実施形態によっては、摂氏約300度から摂氏約550度の範囲である。他の実施形態の場合には、コンタクト層は、p+不純物特性がある多結晶シリコンゲルマニウム材料であってもよい。p+不純物特性がある多結晶シリコンゲルマニウム材料は、適切なシリコン前駆体、適切なゲルマニウム前駆体及び適切なp型不純物種を用いてプラズマ化学気相堆積処理又は低圧化学気相堆積処理等を使用して形成できる。シリコン前駆体は、シラン、ジシラン、適切なクロロシラン等であってもよい。ゲルマニウム前駆体は、ゲルマン(GeH4)、ゲルマニウム塩化物(GeCl4)及び他の適切なゲルマニウム含有種であってもよい。p+不純物は、ホウ素含有種、アルミニウム含有種、ガリウム含有種、インジウム含有種等を使用して提供することができる。p+不純物特性がある多結晶シリコンゲルマニウム材料のための堆積温度は、摂氏約350度から摂氏約500度の範囲とすることができ、そしてアニール処理することなしに多結晶化とドーパントの活性化を行うことができる。
【００２１】
この方法には、図10に示すように、コンタクト層を覆うようにスイッチング材料1002を形成させる工程が含まれる。スイッチング材料は、特定の実施形態において、イントリンシックアモルファスシリコン材料(即ち、故意にドープされていないもの)であってもよい。イントリンシックアモルファスシリコン材料は、実施形態によっては、化学堆積法又は物理堆積法を使用して堆積させることができる。化学堆積法には、前駆体としてシラン、ジシラン、適切なクロロシラン又は適切なシリコン含有ガスを使用する化学気相堆積処理を挙げることができる。特定の実施形態において、イントリンシックアモルファスシリコン材料は、プラズマ化学堆積法を使用して堆積させることができる。アモルファスシリコン材料のための堆積温度は、摂氏約200度から摂氏約500度、好ましくは摂氏約350度から摂氏約400度の範囲とすることができる。実施形態によって、アモルファスシリコン材料は、約5nmから約100nmの厚みで提供することができる。好ましい実施形態においては、アモルファスシリコン材料は、約10nmから約50nmの厚みで提供される。用途によっては、アモルファスシリコン材料は、適切なシリコン標的材料を用いた物理的気相堆積法(例えばスパッタリング)を使用して堆積させることもできる。
【００２２】
特定の実施形態において、この方法は、図11に示すようにスイッチング材料を覆うように導電材料1102を堆積させる。特定の実施形態において、アモルファスシリコンスイッチング材料との関係では、導電材料1102は銀材料を含むことができる。銀材料は、物理堆積処理(例えばスパッタリング又は蒸着法)を使用して堆積させることができる。銀材料は、用途によって、化学堆積処理(例えば化学気相堆積法、電気化学法(例：電気メッキ法又は無電極析出法)、又は組合せを使用して形成させることもできる。この方法は、図12に示すように、導電材料を覆うように上部バリア材料1202を堆積させる。上部バリア材料1202層は、特定の実施形態において、導電材料(例えば、銀材料)を酸化処理から保護することができる。上部バリア材料1202は、導電材料1102とその後の材料との間の拡散バリアとしての役割を担うこともでき、そして導電材料1102とその後の材料との間に電気的接触も形成する。上部バリア材料1202は、CMP処理に関するその後の工程において研磨ストップ材料としての役割を担うこともできる。上部バリア材料1202は、実施形態によって、チタン、窒化チタン、タンタル若しくは窒化タンタル、タングステン若しくは窒化タングステン、又は任意の適切なバリア材料であってもよい。用途に応じて、上部バリア材料1202は、化学堆積法(例えば原子層堆積法、化学気相堆積法等)又は物理堆積法(例えばスパッタ)を使用して形成させることができる。
【００２３】
特定の実施形態において、この方法には、図13に示すように、下部金属バリア材料、コンタクト材料、スイッチング材料、導電材料及び上部バリア材料を含む材料のスタックを第二パターン及びエッチング処理して、複数の柱状構造1302を形成する工程が含まれる。各柱状構造には、下部金属バリア材料、コンタクト材料、スイッチング材料、導電材料及び上部バリア材料が含まれる。ここに示されている通り、下部金属バリア材料を含む各柱状構造は、特定の実施形態において、第一配線構造との金属間接触1304を維持している。実施形態に応じて、柱状構造は、図13aに示す通り、下部配線構造に対して整列配置することができる。特定の実施形態において、柱状構造は、図13bに示す通り、第一配線構造に対して完全に整列配置されなくてもよい一方で、金属間接触は維持している。
【００２４】
単なる例示として、柱状構造は、採用する技術ノードによって、約250nm、好ましくは約90nm又は更に40nm未満の形状とすることができる。下部配線構造は、約90nm以上の幅とすることができる。特定の実施形態において、第二パターン及びエッチング処理中に、第一配線構造に対する柱状構造の配置が良好でなくても、下部金属バリア材料を備える柱状構造は、第一配線構造との金属間接触が可能である。第一配線構造1404上の複数の柱状構造1402の斜視図が図14に図示されている。
【００２５】
柱状構造を形成した後に、この方法には、第一配線構造の露出領域を含む少なくとも複数の柱状構造を覆うように第三誘電体材料1502を堆積させる工程が含まれる。第三誘電体材料は、実施形態によって、酸化シリコン、窒化シリコン又は様々な誘電体材料の組合せを有する誘電スタックを含む適切な誘電体材料であってもよい。単なる例示として、第三誘電体材料は、特定の実施形態として、前駆体としてテトラエチルオキシシリケートを用いるプラズマ化学気相堆積(PECVD)処理により堆積する酸化シリコンであってもよい。他の堆積法としては、例えばスピンオンガラスを適切に硬化処理する方法を用いてもよい。あるいは、用途によっては、複数の堆積処理の組合せを用いてもよい。
【００２６】
特定の実施形態において、図16に示す通り、第三誘電体層は、平坦化処理されて平坦化された第三誘電体層表面1602を形成し、柱状構造の上面領域1604を露出させられる。柱状構造の露出した上面領域は、特定の実施形態において上部バリア材料の表面領域を備える。平坦化処理は、特定の実施形態において、上部バリア材料を研摩ストップ面として用いる化学機械研磨(CMP)処理であってもよい。平坦化処理は、特定の実施形態において、上部バリア材料表面をエッチングストップ面として用いた選択性エッチング処理(例えば反応性イオンエッチング)であってもよい。当然、当業者は、他の変形形態、変更形態及び代替形態を認識するであろう。
【００２７】
図17を参照されたい。この方法には、平坦化された第三誘電体層表面及び柱状構造の上面領域を覆うように第二接着材料1702を堆積させる工程が含まれる。第二接着層は、チタン、窒化チタン、タンタル、窒化タンタル、若しくは窒化タングステン、又はこれらの組合せであってもよい。第二接着材料は、特定の実施形態において、物理的気相堆積処理(例えばスパッタリング)を使用して堆積させることができる。適切な前駆体を使用する化学気相堆積法(原子層堆積法を含む)のような技術を用いることができる。特定の実施形態において、この方法は、上部コンタクト材料を覆うように上部配線材料を堆積させる。第二配線材料は、タングステン、銅、アルミニウム又は合金を含む他の適切な金属材料であってもよい。上部配線材料は、物理的気相堆積法、蒸着法、化学気相堆積法、電気化学法(例えば液体媒体からの電気メッキ法又は無電極析出法)のような技術、又は組合せを含む他の適切な堆積技術を使用して堆積させることができる。ある種の実施形態では、上部配線材料は、ドープ半導体(例えば、ドープシリコン材料)であってもよい。特定の実施形態において、第二接着材料は、上部配線材料と第三誘電体層との間の接着層として機能する。第二配線材料としてタングステンを例に取ると、タングステンは、用途によって、約100nmから約1000nmの範囲、好ましくは約200nmから約500nmの範囲の厚みであってもよい。この方法は、図18に示す通り、第三パターン及びエッチング処理を実施して、上部配線構造1804を形成する。上部配線構造には、特定の実施形態において、上部配線材料及び第二接着材料が含まれる。特定の実施形態において、上部配線構造は、下部配線構造に対してある角度で形成される。ある種の実施形態では、上部配線構造は、下部配線構造に対して直角で形成される。当然、当業者は、他の変形形態、変更形態及び代替形態を認識するであろう。
【００２８】
特定の実施形態において、導電材料は、電圧(例えばフォーミング電圧)が上部配線構造又は下部配線構造に印加されると、スイッチング材料の一部においてフィラメント構造物を含む複数の導電材料粒子を形成する。フィラメント構造物は、長さが上部電極又は下部電極に印加される電圧の振幅及び極性に依存する特徴がある。このフィラメントの形成は、特定の実施形態において、スイッチング材料の抵抗率を変える。導電材料として銀材料を、そしてスイッチング材料としてアモルファスシリコンを例に取ると、下部配線構造に対する陽電圧を上部配線構造に印加することに応じて、複数の銀粒子がアモルファスシリコン材料の領域に形成される。複数の銀粒子は、ある長さの銀フィラメント構造物を含み得る。銀フィラメント構造物の長さは、ある種の電圧(例えば作動電圧(例：書込電圧又は消去電圧))を印加することによって変化し、アモルファスシリコン材料の抵抗性が変化する。かかる素子構造は、2007年10月19日に出願の米国特許出願番号第11/875,541号と一般に指定されているものに記載されており、本願明細書においてその全部が参照によって組み込まれる。
【００２９】
特定の実施形態において、上部配線構造、下部配線構造及び、第一配線構造と第二配線構造との間に挟まれているスイッチングエレメントは、不揮発性メモリー素子に関するスイッチング素子を提供する。当然、当業者は、他の変形形態、変更形態及び代替形態を認識するであろう。
【００３０】
実施形態に応じて、変形形態があってもよい。例えば、第一配線構造は、図3A、3B、3C、及び3Dにて図示したように、第一ダマシン処理を使用して形成してもよい。第一ダマシン処理には、第一誘電体材料202の一部に1又は複数の第一溝状開口部304を形成する一方で、パターン及び誘電体エッチング処理を用いて水平面領域306を露出させる工程が含まれる。1又は複数の第一溝状開口部は、第一方向に延在するように構成される。第一接着材料308は、図3Bに示す通り、水平面領域306を含む1又は複数の第一溝状開口部を覆うように整合的に形成される。第一接着材料は、チタン、窒化チタン、チタンタングステン、タンタル、窒化タンタル等、及びこれらの任意の組合せを含むことができる。図3Cに示す通り、第一配線材料308(例えば、銅、タングステン又はアルミニウム)は、第一接着材料を覆い、1又は複数の溝状開口部の各々を充填するように形成される。特定の実施形態において、第一接着材料を含む第一配線材料は、第一化学機械研磨処理されて、第一誘電体材料の水平面領域から第一配線材料及び第一接着材料が除去され、1又は複数の第一配線構造312を形成して第一配線構造の各々を区分する。ここに示される通り、化学機械研磨処理も、特定の実施形態において、第一誘電体材料の表面領域314を露出させる。そして、この方法は、図8及び残りの図9-18の工程の通り、第一誘電表面領域314及び第一配線構造312を覆うように下部金属バリア材料802を形成する。
【００３１】
同様に、第二配線構造は、第一ダマシン処理と実質的に同じ第二ダマシン処理を使用して、構造1302の各々を覆う第三誘電体材料(図15の1502を参照)に第二溝状開口部を形成することによって形成することができる。第二溝開口部は、第二配線材料を使用して埋め戻される。第二溝状開口部は、図18のように第二方向に延在するように構成される。当然、当業者は、他の変形形態、変更形態及び代替形態を認識するであろう。本願明細書において記載されている実施例及び実施形態が解説の目的のためにだけあることが、そして、それを考慮すると様々な変形形態又は代替形態が当業者に示唆され、本願の精神及び意図と添付の特許請求の範囲の範囲中に含まれていることもよく理解している。
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１３ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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