(57)【特許請求の範囲】
【請求項１】
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備え、前記銅配線の線幅が７０ｎｍ以下で、前記銅配線の前記トレンチの底面から前記トレンチの高さの１／４の距離にある部分の平均結晶粒径は、配線幅の１．３倍以上であり、且つ、前記トレンチの最上部表面の平均結晶粒径に対して比率が８５％以上であることを特徴とする半導体集積回路装置。
【請求項２】
前記銅配線の前記トレンチの底部から前記トレンチの高さの１／４の距離にある部分の結晶粒は、４５ｎｍ以下の結晶粒径の存在比が１０％以下であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記銅配線の前記トレンチの底面から前記トレンチの高さの１／４の距離にある部分の平均結晶粒径は、前記トレンチの最上部表面の平均結晶粒径に対して比率が９０％以上であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
請求項１〜３の何れかに記載の半導体集積回路装置の製造方法であって、前記銅配線の配線層は、銅層を半導体基体にめっき法によって堆積させた後、前記の半導体基体に対して、下記の（１）式の条件で、周期数２回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法。
２００℃≦ＴＬ＜４５０℃≦ＴＨ                  （１）
（式中、ＴＬ及びＴＨは、それぞれサイクルアニールの最低温度及び最高温度である。）
【請求項５】
前記のサイクルアニールの最高温度（ＴＨ）に保持される時間は、１周期当たり１０分以内であることを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項６】
請求項１〜３の何れかに記載の半導体集積回路装置の製造方法であって、純度がそれぞれ９９．９９９９質量％を超える硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極を用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６に記載の製造方法によって前記トレンチ内に銅めっき層を堆積させた後、前記の半導体基体に対して、下記の（１）式の条件で、周期数２回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法。
２００℃≦ＴＬ＜４５０℃≦ＴＨ                  （１）
（式中、ＴＬ及びＴＨは、それぞれサイクルアニールの最低温度及び最高温度である。）
【請求項８】
前記のサイクルアニールの最高温度（ＴＨ）に保持される時間は、１周期当たり１０分以内であることを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、特に配線幅７０ｎｍ及びそれ以下の配線幅を備える高集積の半導体集積回路装置とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置（ＬＳＩ）はムーアの法則で言われている３年で集積度が４倍になるというハイスピードで高集積度化が進められており、国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で、２００９年版（ＩＴＲＳ  ２００９  Ｅｄｉｔｉｏｎ）のＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の配線を例に挙げると、集積度を向上させるために配線幅の目標値が２０１３年は３２ｎｍ、２０１５年は２５ｎｍ、２０１７年は２０ｎｍとなっており、高速動作を確保するために抵抗率の目標値は夫々４．８３μΩｃｍ、５．４４μΩｃｍ、５．９９μΩｃｍ、となっている。
【０００３】
このようなＬＳＩの高集積化、高密度化及び高速化の要求に伴い、配線の微細化及び多層化が進展しており、ＬＳＩの配線についても、これまで広く使用されてきたアルミニウム（Ａｌ）又はアルミニウム合金の代わりに、銅（Ｃｕ）配線の実用化が検討されるようになった。Ｃｕ配線は、（１）低抵抗、（２）アルミニウムやその合金よりも大きな許容電流、（３）高いエレクトロマイグレーション耐性、及び（４）高融点等の特徴を有するため、Ａｌ配線に比べて微細化する上で優位である。また、Ｃｕ配線の実用化で必要となる技術、例えば、めっき法等による配線形成方法及び化学的機械研磨法ＣＭＰ等による多層配線層の平坦化技術も同時に開発されており、多層Ｃｕ配線構造を有する半導体装置はＬＳＩの分野において、今後、益々重要な地位を占めるようになっている。
【０００４】
多層Ｃｕ配線構造を有する半導体装置においては、銅配線層の低抵抗率化と耐エレクトロマイグレーションを向上させるために、銅配線層の平均結晶粒径（グレインサイズ）を大きくすることが有効であることがよく知られている（特許文献１〜３を参照）。平均結晶粒径（グレインサイズ）を大きくするための様々な方法としては、例えば、前記の特許文献１において２００℃以上６００℃未満のアニール（加熱）処理を行うことが開示されている。同様に、前記の特許文献２には、４５０℃のアニール処理によって、平均結晶粒径を拡大させて、銅配線層の比抵抗を低減することが開示されている。
【０００５】
本発明者等も、銅配線層の低抵抗率化と耐エレクトロマイグレーションの向上を図るために、銅配線のトレンチの側面と平行な面又は銅配線表面における平均結晶粒径を所定の範囲に規定するとともに、それらの各面における平均結晶粒径を均一化するために、平均結晶粒径を所定の範囲に制御できる様々な方法を提案した（特許文献４及び５）。その中で、前記の特許文献４には、高純度（９９．９９〜９９．９９９９９９質量％）の硫酸銅めっき浴及び高純度（９９．９９〜９９．９９９９９９質量％）の銅電極を用いた電解めっきによってトレンチ内に銅めっき層を形成する方法が開示されている。
【０００６】
さらに、めっき法等による銅配線形成方法については、特許文献６において、半導体ウエハのパーティクルの付着を防止する電気銅めっき方法として、３Ｎ（９９．９質量％）〜６Ｎ（９９．９９９９質量％）の純度を有する純銅をアノードとして使用することが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−７０３９号公報
【特許文献２】特開２００６−２４７５４号公報
【特許文献３】特開平１０−３２２０３号公報
【特許文献４】特開２００８−２７０２５０号公報
【特許文献５】国際公開第２０１０／０６４７３２号
【特許文献６】特開２００３−１７１７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のように、銅配線層の低抵抗率化と耐エレクトロマイグレーションの向上に対して、銅配線層の平均結晶粒径が重要な因子であることは周知であるが、前記の特許文献１〜３には具体的な平均結晶粒径が記載されておらず、前記の効果を奏するためには、どういった平均結晶粒径が望ましいのかが不明である。また、これらの特許文献に記載されているのは、アニール温度として当該分野では常識的な範囲であり、昇温速度についても大きくする方が良いという定性的な事項だけである。そのため、所望の平均結晶粒径を達成するためには、どういったアニール方法や条件が最適であるのかについては具体的に不明である。
【０００９】
前記の特許文献４及び５には、平均結晶粒径の具体的な範囲が規定され、加えて、その平均結晶粒径を実現するための製造方法や条件が開示されており、それによって銅配線層の低抵抗化と耐エレクトロマイグレーションの向上の効果を得ることができる。しかしながら、前記の特許文献４及び５に開示されている技術でも、今後、益々進展するＬＳＩの高集積化、高密度化及び高速化において配線幅の減少に伴う抵抗率の増加と耐エレクトロマイグレーション性の低下を従来以上に抑えるという技術課題に対しては、以下の理由で十分に対応できないことが分かった。
【００１０】
図９に、従来の製造方法で作製した半導体集積回路装置の断面をＦＩＢ／ＴＥＭ技術によって観察した組織図を示す。ＦＩＢ／ＴＥＭ技術とは、前記の特許文献４に記載されているように、試料としての銅配線からトレンチの側面と平行をなす面に沿う領域を集束イオンビーム（ＦＩＢ）加工によって試料片として切り出して、その試料片のトレンチの側面と平行をなす面を透過型電子顕微鏡（ＴＥＭ）によって観察を行うものである。図９に示す半導体集積回路装置は、トレンチの高さが２００ｎｍであり、配線層の抵抗率がやや高い値を有するものである。図９に示すように、トレンチの底部には小さな粒径を有する結晶粒（図９において矢印で示した結晶粒）の存在が確認された。本発明者等の検討によると、これらの小さな粒径を有する結晶粒が、配線層の抵抗率を高くする原因であり、配線層の低抵抗率化と耐エレクトロマイグレーションの向上に対して、新たに、トレンチ底面付近についても平均結晶粒径を規定するとともに、平均結晶粒径の均一化を図る必要があることが分かった。しかしながら、前記の特許文献４には、銅配線のトレンチの側面と平行な面の全領域に亘る結晶平均粒径とその偏差が規定されているだけであり、トレンチの局所的な平均結晶粒径の重要性については十分な認識がなされていない。また、前記の特許文献５に記載の平均結晶粒径も、トレンチ内部に着目して規定されたものではない。このように、トレンチ底面付近に小さな粒径を有する結晶粒が存在するという技術課題はこれまで認識がほとんどされておらず、具体的な検討も行われていなかった。
【００１１】
一方、めっき法等による銅配線形成方法については、前記の特許文献４に記載されているように、高純度の硫酸銅めっき浴及び高純度の銅電極を用いた電解めっきを用いることによって、平均結晶粒径の粗大化に対してある程度の効果は得られる。しかしながら、前記の特許文献４の実施例２に記載されているような純度６Ｎの硫酸銅めっき浴を用いる場合でも、今後の高集積半導体集積回路装置に必要な配線層の低抵抗率化と耐エレクトロマイグレーションの向上に対しては、効果が十分でないことが分かった。
【００１２】
また、前記の特許文献６にも、高純度（３Ｎ〜６Ｎ）の純銅をアノードとして使用することが記載されているものの、この発明の目的は、半導体ウエハのパーティクルの付着を防止することであり、配線層の低抵抗率化と耐エレクトロマイグレーションの向上という目的と効果を奏するために適用できるようなめっき方法を想起するものではない。
【００１３】
本発明は、上記した従来の問題点に鑑みてなされたものであって、今後、益々進展するＬＳＩの高集積化、高密度化及び高速化に対して、配線幅の減少に伴う抵抗率の増加と耐エレクトロマイグレーションの低下を従来以上に抑えて、配線層の一層の低抵抗率化を図るとともに、従来と同等以上の耐エレクトロマイグレーション性を確保できる半導体集積回路装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、半導体集積回路装置において、配線層の低抵抗率化と耐エレクトロマイグレーションの向上に対して重大な影響を与える因子について鋭意検討した結果、特に、銅配線層のトレンチ底面付近の平均結晶粒径とその偏差に着目して、それらの物性値を最適化して規定するとともに、それらの物性値を制御できる製造方法を適用することによって、上記の課題を解決できることを見出して本発明に到った。
【００１５】
すなわち、本発明の構成は以下の通りである。
（１）本発明は、回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備え、前記銅配線の線幅が７０ｎｍ以下で、前記銅配線の前記トレンチの底面から前記トレンチの高さの１／４の距離にある部分の平均結晶粒径は、配線幅の１．３倍以上であり、且つ、前記トレンチの最上部表面の平均結晶粒径に対して比率が８５％以上であることを特徴とする半導体集積回路装置を提供する。
（２）本発明は、前記銅配線の前記トレンチの底部から前記トレンチの高さの１／４の距離にある部分の結晶粒は、４５ｎｍ以下の結晶粒径の存在比が１０％以下であることを特徴とする前記（１）に記載の半導体集積回路装置を提供する。
（３）本発明は、前記銅配線の前記トレンチの底面から前記トレンチの高さの１／４の距離にある部分の平均結晶粒径の、前記トレンチの最上部表面の平均結晶粒径に対する比率が９０％以上であることを特徴とする前記（２）に記載の半導体集積回路装置を提供する。
（４）本発明は、前記（１）〜（３）の何れかに記載の半導体集積回路装置の製造方法であって、前記銅配線の配線層は、銅層を半導体基体にめっき法によって堆積させた後、前記の半導体基体に対して、下記の（１）式の条件で、周期数２回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法を提供する。
２００℃≦ＴＬ＜４５０℃≦ＴＨ                  （１）
（式中、ＴＬ及びＴＨは、それぞれサイクルアニールの最低温度及び最高温度である。）
（５）本発明は、前記のサイクルアニールの最高温度（ＴＨ）に保持される時間が、１周期当たり１０分以内であることを特徴とする前記（４）に記載の半導体集積回路装置の製造方法。
（６）本発明は、前記（１）〜（３）の何れかに記載の半導体集積回路装置の製造方法であって、純度がそれぞれ９９．９９９９質量％を超える硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極を用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法を提供する。
（７）本発明は、前記（６）に記載の製造方法によって前記トレンチ内に銅めっき層を堆積させた後、前記の半導体基体に対して、下記の（１）式の条件で、周期数２回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法を提供する。
２００℃≦ＴＬ＜４５０℃≦ＴＨ （１）
（式中、ＴＬ及びＴＨは、それぞれサイクルアニールの最低温度及び最高温度である。）
（８）前記のサイクルアニールの最高温度（ＴＨ）に保持される時間は、１周期当たり１０分以内であることを特徴とする前記（７）に記載の半導体集積回路装置の製造方法を提供する。
[発明の効果]
【発明の効果】
【００１６】
本発明によれば、銅配線のトレンチの底面から前記トレンチの高さの１／４の距離にある部分の平均結晶粒径を大きくするだけでなく、前記トレンチの最上部表面の平均結晶粒径に対する比率を高く規定して、前記トレンチの全領域で平均結晶粒径の拡大を図ることによって、配線層の一層の低抵抗率化を図ることができる。さらに、前記トレンチ底面付近で主に観測され、配線層の低抵抗率化に対して大きな阻害要因となっていた４５ｎｍ以下の結晶粒径を有する結晶粒の存在比を１０％以下と規定することによって、配線層の抵抗率をさらに低くすることができる。また、前記トレンチ底面付近の平均結晶粒径を大きくするだけでなく、結晶粒径の小さな結晶粒の存在比を低くすることは、配線層の低抵抗率化だけでなく、配線幅の減少に伴う耐エレクトロマイグレーションの低下を抑制して、耐エレクトロマイグレーションを向上させる効果を有する。
【００１７】
本発明における半導体集積回路装置の製造方法によれば、めっき法によって堆積した銅配線層を、最低温度が２００℃以上４５０℃未満で、最高温度が４５０℃以上である条件で２周期以上のサイクルアニール処理することによって、従来の電解めっき方法を用いても、前記トレンチ底面付近における平均結晶粒径とその偏差を、本発明の目的と効果を達成できるように所望の範囲に制御することができる。本発明によれば、最高温度を４５０℃以上に設定することによって、トレンチ底面付近における平均結晶粒径の粗大化を促進できる効果が得られる一方で、最高温度の保持時間を１０分以内と短くすれば熱的なダメージを小さくでき、半導体集積回路装置の電気的及び機械的な諸特性の低下を防止できる。また、前記トレンチ底面付近における平均結晶粒径とそのバラツキの制御は、従来よりも高純度、具体的には９９．９９９９質量％を超える純度を有する硫酸銅めっき浴及びアノード銅電極を用いた電解めっき方法によっても達成することができる。さらに、これらの２つの方法の併用は、配線層の低抵抗率化と耐エレクトロマイグレーションの向上に対して相乗作用を生む結果となり、大きな効果が得られる。
【００１８】
以上のように、本発明によれば、国際半導体技術ロードマップに開示されている７０ｎｍ以下、さらには５０ｎｍ以下の配線幅において必要とされる低抵抗率を有する配線を備えた高速で、高信頼性の半導体集積回路装置の実現を可能にする。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体集積回路装置の断面図である。
【図２】本発明による半導体集積回路装置の銅配線のトレンチの側面と平行な面をＴＥＭによって観察した組織の模式図である。
【図３】本発明において、周期数２回以上で行うサイクルアニールのパターン例を模式的に示す図である。
【図４】本発明の第１の実施形態において、周期数３回で行うサイクルアニールのパターンを示す図である。
【図５】本発明の第１の実施形態において、トレンチ底面からトレンチ高さの１／４の距離における平均結晶粒径を測定した結果を示す図である。
【図６】本発明の第３の実施形態において、トレンチ底面からトレンチの高さの異なる距離にある部分の平均結晶粒径を測定した結果を示す図である。
【図７】本発明の第３の実施形態において、トレンチ底面からトレンチの高さの異なる距離にある部分の結晶粒について、粒径が４５ｎｍ以下である結晶粒の存在比を求めた結果を示す図である。
【図８】本発明の第５の実施形態である銅配線を有する半導体集積回路装置の製造方法を説明するための概略工程図である。
【図９】従来の製造方法で作製した半導体集積回路装置の断面をＦＩＢ／ＴＥＭ技術によって観察した組織図である。
【発明を実施するための形態】
【００２０】
本発明は、従来技術で作製した半導体集積回路装置にはトレンチ底部付近に小さな粒径を有する結晶粒が存在し（図９を参照）、この結晶粒が銅配線の抵抗率を高くする原因であるという新たな技術課題を見出すことによってなされたものである。この技術課題は、トレンチ底面付近に存在する結晶粒の平均結晶粒径を粗大化させることによって解決できる。本発明は、その実現のために半導体集積回路装置の製造方法について詳細に検討を行って達成されたものであり、（Ｉ）銅配線層を形成する際に、銅層を半導体基体にめっき法によって堆積させた後、前記の半導体基体を最高温度４５０℃以上の条件で周期数２回以上でサイクルアニールする方法、及び（ＩＩ）半導体基体に銅層を堆積させるときに行うめっき処理において、純度がそれぞれ９９．９９９９質量％を超える硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極を用いた電解めっきを用いる方法、の少なくとも何れか１つを適用することを特徴とする。これら２つの方法によって製造される半導体集積回路は、トレンチ底面付近で平均結晶粒径の粗大化が確認されており、従来の製造方法とは異なる結晶状態が形成されることが分かった。本発明の目的と効果はこの結晶状態を形成することによって達成されるものであり、本発明の半導体集積回路装置は、トレンチ底面付近の平均結晶粒径及び当該平均結晶粒径とトレンチの最上部表面との平均結晶粒径との均一化によって特徴付けることができる。
【００２１】
以下、本発明の半導体集積回路装置及びその製造方法に好ましい実施形態を図面を用いて詳細に説明する。
【００２２】
図１は本発明の半導体集積回路装置の概略断面図であり、実際の半導体集積回路装置は配線層が８層、９層、それ以上になっているが、説明を簡略化するために２層配線構造を例示している。図１において、１は一方の主表面１ａに隣接して多数個の回路素子（図示せず）が形成された半導体基体、２は半導体基体１の一方の主表面１ａ上に形成された例えばシリコン酸化物層からなる第１絶縁層、２ａは第１絶縁層２に形成されたスルーホール、３はスルーホール２ａ内に形成された例えばタングステンからなるプラグ、３ａはスルーホール２ａ、３ａとプラグ３との間に、例えばＴｉＮ（窒化チタン）膜からなるバリア層、４は第１絶縁層２及びプラグ３上に例えば窒化シリコン層４１を介して形成された例えばシリコン酸化物層４２からなる第２絶縁層、４ａは第２絶縁層４に形成された第１トレンチ、５は第１トレンチ４ａ内に形成された第１銅配線、５ａは第１トレンチ４ａと第１銅配線５との間に形成された例えばＴａＮ（窒化タンタル）／Ｔａ（タンタル）からなるバリア層、６は第２絶縁層４及び第１銅配線５上に例えば窒化シリコン層６１を介して例えばシリコン酸化物層６２、窒化シリコン層６３、シリコン酸化物層６４を順次積層して形成した第３絶縁層、６ａは第２絶縁層６に形成された断面Ｔ字形を有する第２トレンチ、７は第２トレンチ６ａ内に形成された第２銅配線、７ａは第２トレンチ６ａと第２銅配線７の間に形成された例えばＴａ／ＴａＮ／Ｔａからなるバリア層である。
【００２３】
本発明において、図１に示す第１トレンチ４ａ内に形成された第１銅配線５及び／又は第２トレンチ６ａ内に形成された第２銅配線７は、第１トレンチ４ａ又は第２トレンチ６ａの底面から前記トレンチの高さの１／４の距離にある部分の平均結晶粒径が配線幅の１．３倍以上であり、且つ、当該平均結晶粒径の前記トレンチの最上部表面の平均結晶粒径に対する比率が８５％以上、好ましくは９０％以上となっている。例えば、配線幅が７０ｎｍで、トレンチの高さが２００ｎｍである場合は、トレンチの底面から５０ｎｍの平均結晶粒径は９１ｎｍ以上に規定される。本発明の製造方法によって作製される第１及び第２のトレンチは、表面の平均結晶粒径が９５〜１１０μｍの範囲にあるため、トレンチの底面から５０ｎｍに存在する結晶粒の平均結晶粒径は、前記トレンチ最上部表面の平均結晶粒径に対して８５％以上を満たすように規定する。本発明による配線層の抵抗値は、トレンチの高さの１／４の距離にある部分の平均結晶粒径及び表面の平均結晶粒径との差異を小さくして平均結晶粒径の粗大化と均一化を図ることによって、配線層の抵抗率の上昇を抑え、従来よりも抵抗率を低くすることができる。
【００２４】
本発明において、トレンチ底面からトレンチの高さの１／４の距離にある部分の平均結晶粒径を規定する技術的意味を図２を用いて説明する。図２は、銅配線のトレンチの側面と平行な面をＦＩＢ／ＴＥＭ技術を適用してＴＥＭによって観察した組織の模式図である。ＦＩＢ／ＴＥＭ技術による観察は、前記の特許文献４に記載されているものと同じ方法で行った。
【００２５】
図２に示すように、小さな粒径を有する結晶粒（図２の矢印で示す部分）は、トレンチ底面からトレンチ高さ（Ｈ）の１／２以下の領域に数多く存在する。また、図９に示すＦＩＢ／ＴＥＭ写真からも分かるように、トレンチ底面に接触して形成される小さな結晶粒の数は少なく、一般的に、トレンチ底面からやや離れた距離に小さな結晶粒が数多く観測される。さらに、小さな結晶粒は、結晶粒径がトレンチ最上部表面より小さいものの、数十ミクロンの径を有する場合が多く、結晶粒の中心がトレンチ高さの１／４の未満の領域に存在する場合であっても、その周辺はトレンチ高さの１／４の距離で観測される場合が多い。測定精度を上げるには、トレンチ高さの１／４だけではなく、１／４未満の距離の部分（例えば、１／８の距離の部分等）の平均結晶粒径についても同時に測定して、トレンチ最上部表面の平均結晶粒径と対比する方法を採用することが考えられる。しかし、その方法は測定解析に時間と手間がかかるだけで、前記の理由から測定精度の大幅な向上を図ることができないことが分かった。したがって、本発明においては、トレンチ底面付近に存在する結晶粒の結晶状態を簡便に、且つ比較的精度良く把握する方法として、トレンチの深さの１／４の距離にある部分に着目して、その部分の平均結晶粒径を測定する。平均結晶粒径は、ＴＥＭ観察された結晶組織図において、図２に示すように各結晶粒の粒界に沿って線を引き、結晶粒を円形と仮定して粒径の面積を求め、最終的に個々の粒径を算出して、それらの平均値を求める。
【００２６】
本発明において、トレンチの高さの１／４の距離にある部分の平均結晶粒径を配線幅の１．３倍以上と規定したのは、前記の特許文献４の図２にも記載されているように、平均結晶粒径（Ｄ）と配線幅（Ｗ）との比（Ｄ／Ｗ）が１．３未満になると、急激な抵抗率の増大がみられるためである。前記の比（Ｄ／Ｗ）が１．３以上の場合に、低抵抗率が安定して得られる。この傾向は、配線幅が７０ｎｍ以下でもみられ、例えば、５０ｎｍ及び３０ｎｍの場合でも、ほぼ同じである。
【００２７】
本発明は、配線幅が７０ｎｍ以下の半導体集積回路装置に適用するときに配線層の低抵抗率化に対して大きな効果を奏するため、配線幅は７０ｎｍに限定されず、５０ｎｍや将来的な３０ｎｍの場合にも適用できる。また、トレンチの高さも、４０〜３００ｎｍの範囲のものに使用できる。本発明において、トレンチの高さの１／４の距離にある結晶粒の平均結晶粒径は配線幅に応じて変化するため、配線幅が５０ｎｍ及び３０ｎｍの場合は、平均結晶粒径がそれぞれ６５ｎｍ以上及び４０ｎｍ以上となる。また、トレンチ最上部表面の平均結晶粒径は配線幅の減少に伴って小さくなる傾向にあるため、トレンチの高さの１／４の距離の平均結晶粒径を前記トレンチ最上部のそれに対して８５％以上に規定することによって、トレンチ底面付近に存在する結晶粒について本発明の効果を奏するために必要な粒径範囲の目安とする。さらに、本発明においては、配線層の一層の低抵抗率化と耐エレクトロマイグレーションの一層の向上のために、前記トレンチの高さの１／４の距離にある平均結晶粒径は、トレンチ最上部表面のそれに対して比率が９０％以上であることが好ましい。特に、配線幅が小さい半導体集積回路装置ほど、トレンチ内の平均結晶粒径が小さくなる傾向にあるために結晶粒径の均一化を行う必要があり、前記の平均結晶粒径の比率を９０％以上にすることによって大きな効果を得ることができる。
【００２８】
本発明は、トレンチ底面からトレンチの高さの１／４の距離にある部分に存在する結晶粒の平均結晶粒径を規定するだけでなく、配線層の低抵抗率化に対して大きな阻害要因となっていた小さな粒径を有する結晶粒の存在比を低減する。それによって、配線層の抵抗率をさらに低くすることができることが分かった。本発明において、配線層の抵抗率を上げる結晶粒径の臨界的な値は４５ｎｍ以下である。小さな結晶粒の粒径は４５ｎｍ以下であり、その存在比が１０％を超えると、トレンチ内部において結晶粒界が増加するようになり、配線層の抵抗率が増加する。そのため、本発明は、トレンチ底面からトレンチの深さの１／４の距離にある部分に存在する結晶粒は、４５ｎｍ以下の結晶粒径の存在比が１０％以下に規定する必要があり、好ましくは６％以下、より好ましくは３％以下である。また、４５ｎｍ以下の粒径を有する結晶粒の存在比を低減することは、配線層の低抵抗率化だけでなく、配線幅の減少に伴う耐エレクトロマイグレーションの低下を抑制する効果が顕著に現れるため、耐エレクトロマイグレーションの向上に対しても大きな効果を得ることができる。
【００２９】
本発明において配線層の低抵抗率化に対して大きな阻害要因となる結晶粒径は４５ｎｍ以下とし、半導体集積回路装置の配線幅には依存しない値を規定する。配線幅が５０ｎｍ又は３０ｎｍと小さくなる場合は、トレンチ底面からトレンチの深さの１／４の距離にある部分に存在する結晶粒の結晶粒径は小さくなるだけでなく、その存在比も増える傾向にある。そのため、小さな粒径を有する結晶粒の結晶粒径及びその存在比は、配線幅に応じて変えることが実際の製造においては現実的である。しかし、銅の平均自由行程は３５〜４０ｎｍであり、配線層の低抵抗率化という課題に対して、それ以下の結晶粒径に着目することは技術的な意味がない。また、本発明の目的は、配線幅が小さくなっても配線層の低抵抗率化をできるだけ図ることであるため、最小の結晶粒径としては、配線幅に依存しないで４０ｎｍよりやや大きな４５ｎｍに着目する。本発明は、４５ｎｍ以下の結晶粒径の存在比を１０％以下に規定することが必要であり、好ましくは６％以下、より好ましくは３％以下である。
【００３０】
上記で述べた本発明による半導体集積回路装置の製造方法（Ｉ）と（ＩＩ）について、以下に説明する。
【００３１】
＜サイクルアニール方法（製造方法（Ｉ））＞
本発明による半導体集積回路装置の製造方法（Ｉ）は、前記銅配線の配線層の形成において、銅層を半導体基体にめっき法によって堆積させた後、前記の半導体基体に対して、下記の（１）式の条件で、周期数２回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法である。
２００℃≦ＴＬ＜４５０℃≦ＴＨ                  （１）
（式中、ＴＬ及びＴＨは、それぞれサイクルアニールの最低温度及び最高温度である。）
【００３２】
上記の周期数２回以上で行うサイクルアニールのパターン例を、模式的に図３に示す。図３の（ａ）は、一定の昇温温度で最高温度ＴＨまで温度を上げて、温度ＴＨにおいて所定時間ｔＨ放置した後、最低温度ＴＬまで一定の降温速度で温度を下げて、温度ＴＬにおいて所定時間ｔＬ放置する処理を１周期としてアニールを繰り返す方法の一例である。図３の（ａ）では、温度ＴＨと温度ＴＬとの中間の温度であるＴＭを中心として、（ＴＨ−ＴＭ）と（ＴＭ−ＴＬ）は同じ温度幅に設定して、サイクルアニールを行う。図３の（ｂ）は、最高温度ＴＭと最低温度ＴＬの保持時間は特に設けられておらず、ＴＨとＴＬの間で昇温と降温を一定の速度で繰り返してサイクルアニールを行う方法である。
【００３３】
本発明で用いるサイクルアニールは、上記の（１）式の条件を満たすことが必要であり、その条件さえ満たせば、前記のＴＨ、ＴＭ、ＴＬ、ｔＨ及びｔＬは、１周期内で、又は各周期毎に同じ条件にする必要はなく、製造する半導体集積回路装置において配線層のトレンチ底面からトレンチの高さの１／４の距離にある部分に存在する結晶粒の平均結晶粒径とその分布に応じて決めることができる。同様に、昇温速度又は降温速度についても、トレンチ表面及び底面付近の平均結晶粒径とその分布に応じて任意に決めることができる。
【００３４】
一般的に、めっき法によって半導体基体に堆積した銅配線層は、アニール温度が高くなるほど、結晶粒径が大きくなる傾向にある。そして、結晶粒径を粗大化する効果は、トレンチの最上部表面では小さいが、トレンチ底部付近では大きくなる。例えば、配線幅が８０ｎｍで、２００ｎｍのトレンチ高さを有する配線層について、アニール温度を３００℃、４００℃、５００℃及び６００℃に設定して、各１０分間のアニール処理を行ったものは、トレンチの最上部表面における平均結晶粒径の変化が、それぞれ１０６ｎｍ、１０６ｎｍ、１０９ｎｍ及び１１０ｎｍであるのに対して、トレンチ底面からトレンチ高さの１／４の距離（５０ｎｍ）における平均結晶粒径の変化は、それぞれ７８ｎｍ、８０ｎｍ、８５ｎｍ及び９５ｎｍとなる。トレンチ最上部表面は、３００℃の温度において既に平均結晶粒径が大きくなっているため、アニール温度の上昇による結晶粒径を粗大化する効果は小さい。それに対して、トレンチ底面付近に存在する結晶粒は平均結晶粒径を粗大化する効果が顕著に現れており、特に、４５０℃以上の高温アニール処理において平均結晶粒径の粗大化の効果が明確に現れ、５００℃以上になると、その粗大化がさらに促進される。
【００３５】
以上の結果から、仮に、４５０℃以上の高温アニール処理を長時間連続して行うことができれば、さらに大きな拡大効果が得られるものと期待できる。しかし、その場合は、半導体集積回路装置への熱ストレスの影響が無視できなくなり、リーク電流の増大や応答速度の低下等の電気特性の大幅な低下や経時的変化が大きくなる。また、半導体装置の機械的特性の低下も無視できなくなり、熱的ダメージによる悪影響が出てくる。特に、シリコン（Ｓｉ）半導体素子からなる集積回路装置においては、４５０℃以上で熱的ダメージが懸念され、さらに６５０℃を超えると大きな問題が発生する。したがって、本発明は、４５０℃以上のアニール処理を十分に行うことができる一方で、半導体集積回路装置の電気特性及び機械的特性に対して悪影響を与えない方法として、最高温度が４５０℃以上に設定されたサイクルアニールを行うことが必要である。サイクルアニールを２周期以上で行うことによって、４５０℃以上で加熱できる時間を合計で長くすることができる。その一方で、１周期あたりの４５０℃以上のアニールは短時間で行うため、半導体素子への熱ダメージを防止することができる。そのとき、１周期あたりに４５０℃以上に放置する時間ｔＨは１０分を超えると熱的ダメージが大きくなるので、前記のｔＨは１０分以下が好ましく、さらに５分以下に設定することがより好ましい。本発明で行うサイクルアニールにおいて、最高温度ＴＨは半導体素子の耐熱性と放置時間ｔＨに応じて決められるが、シリコン（Ｓｉ）半導体素子においては使用温度として６５０℃以下が好適であり、シリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）等の耐熱性のパワー半導体素子の場合は、８００℃を上限値とするのが好ましい。
【００３６】
上記のサイクルアニールにおいて、最低温度ＴＬは２００℃以上で４５０℃未満に調整する必要がある。最低温度が２００℃未満であると、トレンチの底面付近の平均結晶粒径を粗大化する効果を期待できないだけでなく、トレンチの最上部表面においても９０ｎｍ以上の大きな平均結晶粒径を有する結晶粒を形成することが難しくなる。また、２００℃未満の温度から４５０℃以上まで昇温するサイクルアニール法では、配線層のトレンチ内部の実質的な温度を４５０℃以上にするために要する時間、すなわち熱平衡に到達するまでの時間が長くなり、半導体集積回路装置を４５０℃以上の温度で長時間アニールすることが必要となる。その場合は、半導体素子への熱的ダメージが大きくなるため、電気特性のバラツキが発生しやすく、高信頼性の半導体集積回路装置を安定して製造することが困難になる。したがって、本発明のサイクルアニール方法は、最低温度ＴＬを２００℃以上で４５０℃未満に設定した状態で、あらかじめトレンチ表面と内部の平均結晶粒径を大きくした後、さらに４５０℃以上で高温短時間アニールを繰り返すことによって高温アニールを十分に行い、トレンチ底面付近の結晶粒の粒径粗大化を促進するためのものである。図３に示すように、温度ＴＨと温度ＴＬとの中間の温度であるＴＭを中心として、ＴＨとＴＬの間を所定の温度幅でサイクルアニール処理する方法は、アニールの平均温度を２００℃以上４５０℃未満の範囲内で高く設定できることになり、トレンチ表面と内部において平均結晶粒径の粗大化が促進されるため、本発明において好適である。
【００３７】
図３に示すサイクルアニールにおいて、昇温速度及び降温速度は、配線層のトレンチ表面及び内部における平均結晶粒径を拡大する効果に応じて任意に設定することができるが、本発明においては０．１Ｋ（ケルビン）／ｓｅｃ〜１０Ｋ／ｓｅｃの範囲に設定することが好ましい。その中で、昇温速度は平均結晶粒径の粗大化に大きな影響を与える因子であり、本発明においては昇温速度を１Ｋ／ｓｅｃ〜１０Ｋ／ｓｅｃに設定することによって、平均結晶粒径の粗大化をさらに促進できる。
【００３８】
本発明のサイクルアニール処理は、通常、銅の酸化を防止するために、真空中又は水素、窒素、アルゴン等の雰囲気中で行われる。加熱方法としては、赤外線ランプ又はレーザー照射が使用されるが、より効率的なアニール処理を行うために両者を併用してもよい。
【００３９】
＜高純度の硫酸銅めっき浴と銅電極を用いた電解めっき方法（製造方法（ＩＩ））＞
本発明による半導体集積回路装置の製造方法（ＩＩ）は、純度がそれぞれ９９．９９９９質量％を超える硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極を用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法である。
【００４０】
従来の半導体集積回路装置の製造方法においては、電解めっきで使用する硫酸銅めっき浴及びアノード用銅電極の純度は、材料コストを優先するため、それぞれ９９．９９９９質量％（６Ｎ）以下であった。本発明は、硫酸銅めっき浴及び銅電極の純度を６Ｎを超えて、７Ｎ以上と従来よりも高純度にすることによって、トレンチ底面付近の結晶粒の粗大化が促進できるという新たな知見を見出してなされたものである。従来の電気めっきでは、硫酸銅めっき浴及び銅電極に含まれる極微量の不純物がめっき処理中にトレンチ底面付近に集まりやすくなり、結晶粒の粗大化を阻害する要因になっていたためと考えられる。また、硫酸銅めっき浴及び銅電極のどちらかが従来の６Ｎの純度を有する場合は、トレンチ底面付近の結晶粒の粗大化効果はほとんど得られないことが分かった。結晶粒の粗大化は、硫酸銅めっき浴及び銅電極の両者を７Ｎ以上と高純度化したときに大きな効果が得られる。したがって、本発明による製造方法（ＩＩ）は、電解めっきで使用する硫酸銅めっき浴及びアノード用銅電極として、両者ともに純度が９９．９９９９質量％（６Ｎ）を超えて、９９．９９９９９質量％（７Ｎ）以上のものを用いる必要がある。
【００４１】
本発明の目的と効果を達成するためには、上記の製造方法（Ｉ）及び（ＩＩ）の少なくとも何れか一つによって達成することができる。さらに、上記の製造方法（Ｉ）及び（ＩＩ）を併用することによって、トレンチ底面付近の結晶粒の粗大化が促進される。したがって、今後、益々進展するＬＳＩの高集積化、高密度化及び高速化において求められる５０ｎｍ以下の銅配線層の低抵抗化に対応することができる技術として、上記の製造方法（Ｉ）及び（ＩＩ）を併用することがより好ましい。
【００４２】
次に、具体的な実施形態によって本発明を説明する。
【００４３】
〈第１の実施形態〉
図１に示す半導体回路装置において、第１トレンチ４ａ内に形成された第１銅配線５及び／又は第２トレンチ６ａ内に形成された第２銅配線７を、配線幅７０ｎｍで、第１トレンチ４ａ及び第２トレンチ６ａの高さが２８０ｎｍになるように形成した。アニール処理は、図４の（ａ）に示すサイクルアニール方法によって真空中で赤外線ランプを用いて行った。図４の（ａ）に示す方法は、最高温度５５０℃と最低温度３５０℃との間を昇温速度３Ｋ／ｓｅｃによって３回の周期数で繰り返してアニールを行うものである。また、図４の（ｂ）には、比較例１として、サイクルアニールを行わないで保持温度を４５０℃と一定にしたときの温度保持アニール法を示す。
【００４４】
このようにして製造された本実施形態（以下、本実施形態１と言う）及び比較例１の配線層について、トレンチの側面と平行な面をＦＩＢ法によって切り出し、ＴＥＭ観察を行った。このＴＥＭ観察による組織図をもとに、トレンチ底面からトレンチの高さの１／４の距離（７０ｎｍ）にある部分の平均結晶粒径を測定した。その結果を図５に示す。
【００４５】
図５に示すように、本実施形態１は、トレンチ底面から７０ｎｍの高さにおいて、結晶粒の平均結晶粒径が９７．６ｎｍであるのに対して、サイクルアニールを行わない比較例１では、平均結晶粒径が８８ｎｍである。本実施形態１は、比較例１と比べて、結晶粒の粗大化を１０％程度促進できることが確認できた。また、トレンチ最上部表面に存在する結晶粒の平均結晶粒径は、本実施形態１及び比較例１において、それぞれ１０７ｎｍ及び１０５ｎｍであり、トレンチ最上部表面の平均結晶粒径に対して、トレンチ底面から７０ｎｍの高さにおける平均結晶粒径の比率は、本実施形態１が９１％であり、比較例１が８４％である。また、トレンチ底面から７０ｎｍにある部分の結晶粒について、結晶粒径が４５ｎｍ以下である結晶粒の存在比を求めると、本実施例及び比較例はそれぞれ５％及び１３％である。
【００４６】
本実施形態１と比較例１の配線層の抵抗率を測定した結果、本実施形態１は比較例１よりも１５％低い抵抗率を有することが分かった。このように、最高温度が４５０℃を超えるサイクルアニール方法を採用することによって、銅配線層のトレンチ内部に従来とは異なる結晶状態を形成することができるため、銅配線層の抵抗率が従来技術よりも低減する。
【００４７】
〈第２の実施形態〉
第１の実施形態の銅配線層と同じ構成の半導体装置を用いて、図３の（ｂ）に示すサイクルアニール方法によって真空中で赤外線ランプを用いて行った。ここで、図３の（ｂ）に示すＴＨ、ＴＭ及びＴＬはそれぞれ４５０℃、４００℃及び３５０℃に設定して、ＴＭを中心として温度変動幅５０℃で、１周期４０秒として６００秒（周期数１５回）のサイクルアニールを行った。また、比較例２として、本実施形態と同じ構成の半導体装置を用いて、サイクルアニールを行わないで、温度を４００℃と一定にしたときの温度保持アニールを行った。
【００４８】
このようにして製造された本実施形態（以下、本実施形態２と言う）及び比較例２の配線層について、トレンチの側面と平行な面をＦＩＢ法によって切り出し、ＴＥＭ観察を行った。このＴＥＭ観察による組織図をもとに、トレンチ底面からトレンチの高さの１／４の距離（７０ｎｍ）にある部分の平均結晶粒径を測定した。
【００４９】
その結果、本実施形態２は、トレンチ底面から７０ｎｍの高さにおいて、結晶粒の平均結晶粒径が９５ｎｍであるのに対して、サイクルアニールを行わない比較例２では、平均結晶粒径が８６ｎｍである。本実施形態２は、比較例２と比べて、結晶粒の粗大化を１０％程度促進できることが確認できた。また、トレンチ最上部表面に存在する結晶粒の平均結晶粒径は、本実施形態２及び比較例２において、それぞれ１０５ｎｍ及び１０４ｎｍであり、トレンチ最上部表面の平均結晶粒径に対して、トレンチ底面から７０ｎｍの高さにおける平均結晶粒径の比率は、本実施形態１が９０％であり、比較例１が８３％である。また、トレンチ底面から７０ｎｍにある部分の結晶粒について、結晶粒径が４５ｎｍ以下である結晶粒の存在比を求めると、本実施例及び比較例はそれぞれ６％及び１５％である。
【００５０】
本実施形態２と比較例２の配線層の抵抗率を測定した結果、本実施形態２は比較例２よりも１２％低い抵抗率を有することが分かった。このように、最高温度ＴＨと最低温度ＴＬの各保持時間を特に設けない図３の（ｂ）に示すようなサイクルアニール方法においても、最高温度ＴＨを４５０℃以上に設定することによって、銅配線層のトレンチ内部に従来とは異なる結晶状態を形成することができ、銅配線層の抵抗率が従来技術よりも低減する。
【００５１】
〈第３の実施形態〉
図１に示す半導体回路装置において、第１トレンチ４ａ内に形成された第１銅配線５及び／又は第２トレンチ６ａ内に形成された第２銅配線７を、配線幅７０ｎｍで、第１トレンチ４ａ及び第２トレンチ６ａの高さが２００ｎｍになるように形成した。このとき、前記のトレンチ内の銅めっき層の形成は、硫酸銅浴及びアノード用銅電極の純度を変えた３種類のめっき浴を用いて行った。用いた硫酸銅純度／アノード純度は、それぞれ３Ｎ／３Ｎ（９９．９質量％／９９．９質量％）、６Ｎ／６Ｎ（９９．９９９９質量％／９９．９９９９質量％）及び８Ｎ／８Ｎ（９９．９９９９９９質量％／９９．９９９９９９質量％）である。ここで、純度が３Ｎ／３Ｎ、６Ｎ／６Ｎ及び８Ｎ／８Ｎである例を、それぞれ比較例３、比較例４及び本実施形態３とする。アニール処理は、図４の（ａ）に示す温度保持アニール方法によって水素雰囲気中で赤外線ランプを用いて行った。
【００５２】
このようにして製造された本実施形態３及び比較例３、４の配線層について、トレンチの側面と平行な面をＦＩＢ法によって切り出し、ＴＥＭ観察を行った。このＴＥＭ観察による組織図をもとに、トレンチ底面からトレンチの高さの１／４の距離（５０ｎｍ）にある部分の平均結晶粒径を測定した。その結果を図６に示す。また、トレンチ底面から５０ｎｍにある部分の結晶粒について、結晶粒径が４５ｎｍ以下である結晶粒の存在比を求めた結果を図７に示す。
【００５３】
図６に示すように、本実施形態３は、トレンチ底面から５０ｎｍの高さにおいて、結晶粒の平均結晶粒径が９６ｎｍである。それに対して、めっき浴と銅電極の純度が低い比較例３及び４では、平均結晶粒径がそれぞれ７８ｎｍ及び８８ｎｍである。本実施形態は、比較例４と比べて、結晶粒の粗大化を９％程度促進できることが確認できた。また、トレンチ最上部表面に存在する結晶粒の平均結晶粒径は、本実施形態３、比較例３及び比較例４において、それぞれ１０４ｎｍ、１００ｎｍ及び１０２ｎｍであり、トレンチ最上部表面の平均結晶粒径に対するトレンチ底面から５０ｎｍの高さにおける平均結晶粒径の比率は、本実施形態３が９２％であり、比較例３及び比較例４がそれぞれ７８％及び８６％である。また、図７に示すように、トレンチ底面から５０ｎｍにある部分の結晶粒について、結晶粒径が４５ｎｍ以下である結晶粒の存在比は、本実施形態３が２％であるのに対して、比較例３及び比較例４ではそれぞれ２４％及び１２％である。本実施形態３は、トレンチの最上部表面と底面付近との間で４５ｎｍ以下である結晶粒の存在比にほとんど差が見られず、結晶粒の粗大化がトレンチの全領域で均一に進んでいることが図７から確認できる。
【００５４】
本実施形態３と比較例３及び比較例４の配線層の抵抗率を測定した結果、本実施形態３は比較例３及び比較例４よりも抵抗率がそれぞれ２５％及び１０％低くなることが確認された。以上のように、硫酸銅純度／アノード純度が６Ｎ／６Ｎを超えて、８Ｎ／８Ｎのものを用いることによって、トレンチ内部に従来の６Ｎ／６Ｎ以下の銅配線層とは異なる結晶状態を形成することができるため、銅配線層の抵抗率が従来技術よりも低減する。
【００５５】
〈第４の実施形態〉
第１の実施形態において、電解めっきに用いる硫酸銅浴及びアノード用銅電極の純度を６Ｎ／６Ｎから８Ｎ／８Ｎに変更して用いた以外は、第１の実施形態と同じサイクルアニール方法によって、第１銅配線層及び第２銅配線層の形成を行った。アニール時の加熱は真空中で赤外線ランプを用いて行った。
【００５６】
このようにして製造された配線層について、トレンチの側面と平行な面をＦＩＢ法によって切り出し、ＴＥＭ観察を行った。このＴＥＭ観察による組織図をもとに、トレンチ底面からトレンチの高さの１／４の距離（７０ｎｍ）にある部分の平均結晶粒径を測定した。その結果、トレンチ底面から７０ｎｍの高さにおいて、結晶粒の平均結晶粒径は１００ｎｍである。また、トレンチ最上部表面に存在する結晶粒の平均結晶粒径は１０７ｎｍであり、トレンチ最上部表面の平均結晶粒径に対するトレンチ底面から７０ｎｍの高さにおける平均結晶粒径の比率は９３％となり、第１の実施形態よりも高い値を示した。また、トレンチ底面から７０ｎｍにある部分の結晶粒について、結晶粒径が４５ｎｍ以下である結晶粒の存在比を求めると、本実施形態は１％であり、第１の実施形態の場合と同じように、結晶粒の粗大化がトレンチの全領域で均一に進むことが確認できた。
【００５７】
さらに、本実施形態の配線層の抵抗率を測定した結果、本実施形態は第１の実施形態よりも抵抗率がさらに５％低減する。このように、本発明の製造方法（Ｉ）と製造方法（ＩＩ）を組み合わせることによって、トレンチ底面付近の結晶粒の粗大化が大幅に促進されるため、銅配線層の抵抗率をより一層低減させるという効果を期待することができる。
【００５８】
〈第５の実施形態〉
図８は、シングルダマシンプロセス及びデユアルダマシンプロセスを用いてＣｕ配線層を形成した本発明の半導体集積回路装置の製造方法を説明するための概略工程図を示す。なお、図８において、図１と同一部材には同一符号を付し繰り返し説明は避けた。
【００５９】
まず、一方の主表面１ａに隣接して多数の回路素子（図示せず）が形成された半導体基体１を準備し、半導体基体１の一方の主表面１ａの上方に窒化シリコン層４１及びシリコン酸化物層４２からなる第１絶縁層４をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、配線を形成する予定の領域のシリコン酸化物層４２をエッチングにより除去し、これによって露出した窒化シリコン層４１を更にエッチングすることにより第１トレンチ４ａを形成する。このトレンチは幅が７０ｎｍ以下、５０〜３００ｎｍの範囲から通電容量によって選択される深さを有している。窒化シリコン層４１はシリコン酸化物層４２をエッチングするときのストッパーとして利用される（図８（ａ））。
【００６０】
次に、第１トレンチ４ａ内を含むシリコン酸化物層４２上に、例えばＴａＮ／Ｔａ積層体からなるバリア層５ａをスパッタリング法によって数ｎｍから１０ｎｍ程度の厚さで堆積する。このバリア層５ａ上に極薄い銅シード層（図示せず）を形成し、銅シード層上に硫酸銅めっき浴、アノードに銅電極を用いて電解めっき法により第１トレンチ４ａの深さを超える厚さの銅めっき層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で、図４の（ａ）に示す条件に基づいて、室温から４５０℃まで赤外ランプで加熱した後、最高温度５５０℃及び最低温度３５０℃の間で３周期のサイクルアニールを行って処理した（図８（ｂ））。本発明においては、この工程で実施する電解めっき法で使用する硫酸銅めっき浴、及びアノードの銅電極として、両者とも純度が６Ｎを超えるもの、例えば、８Ｎ／８Ｎである高純度のものを用いることができる。
【００６１】
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により第１トレンチ４ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層４２上の銅層及びバリア層５ａを除去して第１トレンチ４ａ内にのみ第１銅配線５となる銅層及びバリア層５ａを残す（図８（ｃ））。
【００６２】
次に、シリコン酸化物層４２及び第１銅配線５上に窒化シリコン層６１、シリコン酸物層６２、窒化シリコン層６３及びシリコン酸化物層６４を順次ＣＶＤ法により堆積する。ここで、窒化シリコン層６３は断面Ｔ字形を有する第２トレンチ６ａの上辺部を形成する際のエッチングストッパーとして、また、窒化シリコン層６１は第１銅配線５との接続を図るためのコンタクトホール（Ｔ字形の脚部）を形成する際のエッチングストッパーとして機能する（図８（ｄ））。トレンチの上辺部の幅は７０ｎｍ以下、４０〜３００ｎｍの範囲から通電容量によって選択される深さを有している。
【００６３】
次いで、第１銅配線５のコンタクト領域上のシリコン酸化物層６４、窒化シリコン層６３及びシリコン酸化物層６２をエッチングにより除去し、更にエッチングによって露出した窒化シリコン層６１をエッチングすることによりコンタクトホール（第２トレンチ６ａのＴ字形の脚部）を形成する。
【００６４】
次に、コンタクトホール内を含むシリコン酸化物層６４上に反射防止膜もしくはレジスト膜（図示せず）を形成する。更に、第２銅配線７を形成する予定領域を開口したレジスト膜をマスクにして反射防止膜もしくはレジスト膜、シリコン酸化物層６４をエッチングする。続いて、このエッチングにより露出した窒化シリコン層６３をエッチングすると共にコンタクトホール内の反射防止膜もしくはレジスト膜を除去することにより第２トレンチ６ａが形成される（図８（ｅ））。
【００６５】
次いで、第２トレンチ６ａ内を含むシリコン酸化物層６４上に、例えばＴａ／ＴａＮ／Ｔａ積層体からなるバリア層７ａをスパッタリング法又はＣＶＤ法により数ｎｍから１０ｎｍ程度の厚さで堆積する。
【００６６】
次に、バリア層７ａ上に薄い銅膜をスパッタリング法により形成し、この銅膜をシード層にして第１銅配線の場合と同様の方法により第２トレンチ６ａを含むバリア層７ａ上全面に第２トレンチ６ａの深さを超える厚さの銅層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で、図４の（ａ）に示す条件に基づいて、室温から４５０℃まで赤外ランプで加熱した後、最高温度５５０℃及び最低温度３５０℃の間で３周期のサイクルアニールを行って処理した（図８（ｆ））。
【００６７】
しかる後、ＣＭＰにより第２トレンチ６ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層６４上の銅層及びバリア層７ａを除去して、第２トレンチ６ａ内にのみ第２銅配線７となる銅層及びバリア層７ａを残し、２層構造の銅配線が完成する。（図８（ｇ））。
【００６８】
本実施形態では２層構造の銅配線の製造方法を説明したが、３層以上の配線構造にする場合には、第２銅配線を形成した工程を繰り返すことで実現できる。この場合、銅配線のアニール処理は銅配線の形成の都度行うか、全銅配線を形成後に一括して行なうことが考えられる。全銅配線を形成後に一括して行なう場合も、本発明のサイクルアニール方法を使用する。半導体集積回路装置の配線は第１層及び第２層の線幅が狭く、上層に行くに従って線幅が広くなっており、本発明は線幅の狭い配線のエレクトロマイグレーション耐性の向上及び低抵抗化を目的としていることから、線幅の狭い銅配線については形成の都度アニール処理を行い、線幅の広い銅配線については銅配線を形成後一括してアニール処理をするのが好ましい。ここで言う線幅の広い狭いは７０ｎｍ以下が狭い、７０ｎｍを超えるものが広いとする。
【００６９】
また、本実施形態では、バリア層５ａ、７ａとしてＴａ膜とＴａＮ膜の組み合わせを用いたが、これに限定されず他の金属とその金属の窒化物との組み合わせを使用することができる。金属としては、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｍｏ（モリブデン）等が挙げられる。
【００７０】
以上のように、本発明によれば、配線幅が７０ｎｍ以下の半導体集積回路装置において、従来技術では限界が見えていた銅配線層の一層の低低抗率化を図ることができる。これは、本発明の製造方法によって、トレンチの底面付近の結晶粒の結晶粒径の粗大化及びトレンチ内の全領域における結晶粒径の均一化を促進することができるためである。さらに、配線層の低抵抗化に対して大きな阻害要因となっていた４５ｎｍ以下の平均結晶粒径を有する結晶粒の存在比を大幅に小さくすることによって、配線層の抵抗率をさらに低くすることができる。また、前記トレンチ底面付近の平均結晶粒径を大きくするだけでなく、平均結晶粒径の小さな結晶粒の存在比を低くすることは、配線幅の減少に伴う耐エレクトロマイグレーションの低下を抑制して、耐エレクトロマイグレーションを向上させる効果を有する。本発明は、Ｃｕ配線を有する将来の半導体集積回路装置に好適であるだけではなく、それ以外の半導体装置、例えば、パワー半導体装置等の銅配線層を形成に対しても適用が可能であり、その有用性は極めて高い。
【符号の説明】
【００７１】
１…半導体基体、２…第１絶縁層、３…プラグ、４…第２絶縁層、４ａ…第１トレンチ、４１…窒化シリコン層、４２…シリコン酸化物層、５…第１銅配線、５ａ…バリア膜、６…第３絶縁層、６ａ…トレンチ層、６１…窒化シリコン層、６２…シリコン酸化物層、６３…窒化シリコン層、６４…シリコン酸化物層、７…第２銅配線、７ａ…バリア膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８（ａ）】
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【図８（ｂ）】
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【図８（ｃ）】
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【図８（ｄ）】
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【図８（ｅ）】
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【図８（ｆ）】
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【図８（ｇ）】
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【図９】
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