(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝の側部にゲート絶縁膜を介して、形成されたゲート電極と、
前記ゲート電極上に形成されて前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記ドリフト領域とオーミック接続されたドレイン電極と、
前記溝の底部において前記ドリフト領域と接合するアノード領域と、を備え、
前記アノード領域は、前記層間絶縁膜を介して前記ゲート電極により囲まれたコンタクトホールを介して前記ソース電極にオーミック接続され、且つ、前記ドリフト領域とはバンドギャップが異なる半導体材料で形成され、
前記アノード領域は、第１アノード領域と、第２アノード領域とを有し、
前記第１アノード領域と前記ドリフト領域との間の内蔵電位は、前記第２アノード領域と前記ドリフト領域との間の内蔵電位より小さい
ことを特徴とする半導体装置。
【請求項２】
前記第１アノード領域と前記ドリフト領域の接合面は、前記第２アノード領域と前記ドリフト領域の接合面の一部より浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１アノード領域と前記第２アノード領域は、同じ半導体材料で形成されることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びダイオードを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献には、ゲート電極が溝内に埋め込まれたトレンチ型のトランジスタと、ヘテロ半導体領域をアノード、ドリフト領域をカソードとするダイオードとを備えた半導体装置の技術が記載されている。ダイオードのアノードを構成するヘテロ半導体領域は、隣り合うゲート電極の間に挟まれるように、ゲート電極に沿って所定の間隔で配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１８３５６３号公報
【発明の概要】
【０００４】
特許文献１の半導体装置において、ヘテロ半導体領域は、ゲート電極に隣り合うようにゲート電極に対して半導体基板の表面に平行な方向に並んで配置されている。すなわち、トレンチ型ゲート電極とは別に、ヘテロ半導体領域を形成する領域を半導体基板の表面に平行な方向に必要としていた。この結果、半導体基板における素子の面積効率が悪く、集積度を高める際の妨げとなっていた。
【０００５】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、面積効率を向上して、集積度を高めた半導体装置及びその製造方法を提供することにある。
【０００６】
本発明の一態様に係わる半導体装置は、ソース領域及びウェル領域を貫通してドリフト領域に至る溝の側部にゲート絶縁膜を介して埋め込まれたゲート電極と、層間絶縁膜を介してゲート電極により囲まれたコンタクトホールの内部に埋め込まれたアノード領域と、ゲート電極の底面にゲート絶縁膜を介して隣接する第２導電型の第１の電界緩和領域とを備える。アノード領域の底面は第１導電型の半導体領域と接合してダイオードを形成する。
【図面の簡単な説明】
【０００７】
【図１】図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。
【図２Ａ】図２Ａは、図１に示す半導体装置の製造方法を示す工程断面図であり、Ｎ＋型炭化珪素基体１上にドリフト領域２が形成された様子を示す。
【図２Ｂ】図２Ｂは、図１に示す半導体装置の製造方法を示す工程断面図であり、ウェル領域３、Ｎ＋型ソース領域４を形成した様子を示す。
【図２Ｃ】図２Ｃは、図１に示す半導体装置の製造方法を示す工程断面図であり、溝５を形成した様子を示す。
【図２Ｄ】図２Ｄは、図１に示す半導体装置の製造方法を示す工程断面図であり、マスクパターン（２０、２６）を形成した様子を示す。
【図２Ｅ】図２Ｅは、図１に示す半導体装置の製造方法を示す工程断面図であり、第１の電界緩和領域２３を形成した様子を示す。
【図２Ｆ】図２Ｆは、図１に示す半導体装置の製造方法を示す工程断面図であり、マスクパターン（２０、２６）を除去した様子を示す。
【図２Ｇ】図２Ｇ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７を形成した様子を示す。
【図２Ｈ】図２Ｈ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート電極材料８を堆積した様子を示す。
【図２Ｉ】図２Ｉ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４’を形成した様子を示す。
【図２Ｊ】図２Ｊ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート電極８をパターンニングした様子を示す。
【図２Ｋ】図２Ｋ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７をパターンニングした様子を示す。
【図２Ｌ】図２Ｌ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、層間絶縁膜９を形成した様子を示す。
【図２Ｍ】図２Ｍ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、アノード領域１５となる半導体材料を堆積した様子を示す。
【図２Ｎ】図２Ｎ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、半導体材料のエッチバックによりアノード領域１５を形成した様子を示す。
【図２Ｏ】図２Ｏ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ゲート電極８一部を露出するために層間絶縁膜９をパタンーニングを行った様子を示す。
【図２Ｐ】図２Ｐ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ソース電極１３、及びドレイン電極１２を形成した様子を示す。
【図２Ｑ】図２Ｑ（ａ）、（ｂ）は、図１に示す半導体装置の製造方法を示す工程断面図であり、ソース電極１３とゲート電極８を電気的に絶縁した様子を示す。
【図３】図３は、第１実施形態の第１変形例に係る半導体装置の構成を示す断面図である。
【図４】図４は、第１実施形態の第２変形例に係る半導体装置の構成を示す断面図である。
【図５】図５は、第１実施形態の第３変形例に係る半導体装置の構成を示す断面図である。
【図６】図６は、第１実施形態の第４変形例に係る半導体装置の構成を示す断面図である。
【図７】図７は、第１実施形態の第５変形例に係る半導体装置の構成を示す断面図である。
【図８】図８は、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。
【図９Ａ】図９Ａは、図８に示す半導体装置の製造方法を示す工程断面図であり、溝５の底部の直下に、第１の電界緩和領域２３が形成された様子を示す。
【図９Ｂ】図９Ｂは、図８に示す半導体装置の製造方法を示す工程断面図であり、マスク層２８を堆積した様子を示す。
【図９Ｃ】図９Ｃは、図８に示す半導体装置の製造方法を示す工程断面図であり、溝５の側部にマスク層２８を選択的に残した様子を示す。
【図９Ｄ】図９Ｄは、図８に示す半導体装置の製造方法を示す工程断面図であり、マスク層２８が形成されていない溝５の底部に導電領域２４を形成した様子を示す。
【図１０Ａ】図１０Ａは、第２実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、コンタクトホール１０の底部に表出した導電領域２４の一部を除去した様子を示す。
【図１０Ｂ】図１０Ｂは、第２実施形態の第１変形例に係る半導体装置の構成を示す断面図である。
【図１１】図１１は、第２実施形態の第２変形例に係る半導体装置の構成を示す断面図である。
【図１２】図１２は、第３実施形態に係る半導体装置の構成を示す断面図である。
【図１３Ａ】図１３Ａは、図１２に示す半導体装置の製造方法を示す工程断面図であり、ウェル領域３、Ｎ＋型ソース領域４を形成した様子を示す。
【図１３Ｂ】図１３Ｂは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４の上にレジストパターン２０を形成した様子を示す。
【図１３Ｃ】図１３Ｃは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４の形状を加工した様子を示す。
【図１３Ｄ】図１３Ｄは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層２０’を形成した様子を示す。
【図１３Ｅ】図１３Ｅは、図１２に示す半導体装置の製造方法を示す工程断面図であり、マスク層１４の形状を再び加工した様子を示す。
【図１３Ｆ】図１３Ｆは、図１２に示す半導体装置の製造方法を示す工程断面図であり、溝５を形成した様子を示す。
【図１３Ｇ】図１３Ｇは、図１２に示す半導体装置の製造方法を示す工程断面図であり、第１の電界緩和領域２３を形成した様子を示す。
【図１３Ｈ】図１３Ｈは、図１２に示す半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９を形成した様子を示す。
【図１３Ｉ】図１３Ｉは、図１２に示す半導体装置の製造方法を示す工程断面図であり、コンタクトホール１０から表出する第１の電界緩和領域２３を除去した様子を示す。
【図１４Ａ】図１４Ａは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、角部ＥＧが底部ＢＴよりも低い溝５を形成した様子を示す。
【図１４Ｂ】図１４Ｂは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、第１の電界緩和領域２３を形成した様子を示す。
【図１４Ｃ】図１４Ｃは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９を形成した様子を示す。
【図１４Ｄ】図１４Ｄは、第３実施形態の第１変形例に係る半導体装置の製造方法を示す工程断面図であり、コンタクトホール１０から表出する第１の電界緩和領域２３を除去した様子を示す。
【図１４Ｅ】図１４Ｅは、第３実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図１５Ａ】図１５Ａは、第３実施形態の第２変形例に係る半導体装置の製造方法を示す工程断面図であり、図１４Ｂに示す状態において、アニール処理を実施することにより、溝５の角部を丸くした様子を示す。
【図１５Ｂ】図１５Ｂは、第３実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図１６】図１６は、第４実施形態に係る半導体装置の構造を示す断面図である。
【図１７Ａ】図１７Ａは、図１６に示す半導体装置の製造方法を示す工程断面図であり、第２の電界緩和領域２５を形成するためのマスク層２０を形成した様子を示す。
【図１７Ｂ】図１７Ｂは、図１６に示す半導体装置の製造方法を示す工程断面図であり、第２の電界緩和領域２５を形成した様子を示す。
【図１７Ｃ】図１７Ｃは、図１６に示す半導体装置の製造方法を示す工程断面図であり、コンタクト領域２６を形成するためのマスク層２０’を形成した様子を示す。
【図１７Ｄ】図１７Ｄは、図１６に示す半導体装置の製造方法を示す工程断面図であり、コンタクト領域２６を形成した様子を示す。
【図１８】図１８は、第４実施形態の第１変形例に係る半導体装置の構造を示す断面図である。
【図１９】図１９は、第４実施形態の第２変形例に係る半導体装置の構造を示す断面図である。
【図２０】図２０は、第５実施形態に係る半導体装置の構造を示す断面図である。
【図２１Ａ】図２１Ａは、図２０に示す半導体装置の製造方法を示す工程断面図であり、溝５及び保護溝２７を同時に形成した様子を示す。
【図２１Ｂ】図２１Ｂは、図２０に示す半導体装置の製造方法を示す工程断面図であり、溝５を保護するためのマスク層２０に形成した様子を示す。
【図２１Ｃ】図２１Ｃは、図２０に示す半導体装置の製造方法を示す工程断面図であり、溝５を保護するためのマスク層２０’に形成した様子を示す。
【図２２】図２２は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が一方向に延び、一定間隔でコンタクトホール１０が形成されている例を示す。
【図２３】図２３は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、コンタクトホール１０が互い違いに形成されている例を示す。
【図２４】図２４は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が直交する２つの方向に延び、その交点にコンタクトホール１０が形成されている例を示す。
【図２５】図２５は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５がハニカム構造を有し、その交点にコンタクトホール１０が形成されている例を示す。
【図２６】図２６は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が一方向に延び、コンタクトホール１０も同様に一方向に延びている例を示す。
【図２７】図２７は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５が直交する２つの方向に延び、コンタクトホール１０も同様に直交する２つの方向に延びている例を示す。
【図２８】図２８は、第６実施形態に係る半導体装置の平面レイアウトを示す上面図であり、溝５がハニカム構造を有し、コンタクトホール１０も同様にハニカム構造を有している例を示す。
【図２９】図２９は、第７実施形態に係る半導体装置の構造を示す断面図である。
【図３０Ａ】図３０Ａは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７を形成した様子を示す。
【図３０Ｂ】図３０Ｂは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート電極材料８を堆積した様子を示す。
【図３０Ｃ】図３０Ｃは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、マスク層１４’を形成した様子を示す。
【図３０Ｄ】図３０Ｄは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート電極８をパターニングした様子を示す。
【図３０Ｅ】図３０Ｅは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７をパターニングした様子を示す。
【図３０Ｆ】図３０Ｆは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、層間絶縁膜９を形成した様子を示す。
【図３０Ｇ】図３０Ｇは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、マスク層１４”を形成した様子を示す。
【図３０Ｈ】図３０Ｈは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート電極８一部を露出するために層間絶縁膜９をパタンーニングを行った様子を示す。
【図３０Ｉ】図３０Ｉは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ソース電極１３及びドレイン電極１２を形成した様子を示す。
【図３０Ｊ】図３０Ｊは、第７実施形態に係る半導体装置の製造方法を示す工程断面図であり、ソース電極１３とゲート電極８を電気的に絶縁した様子を示す。
【図３１】図３１は、第８実施形態に係る半導体装置の構造を示す断面図である。
【図３２Ａ】図３２Ａは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７ｂを形成した様子を示す。
【図３２Ｂ】図３２Ｂは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、ゲート絶縁膜７ｂをパターニングした様子を示す。
【図３２Ｃ】図３２Ｃは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、層間絶縁膜９を形成した様子を示す。
【図３２Ｄ】図３２Ｄは、第８実施形態に係る半導体装置の製造方法を示す工程断面図であり、アノード領域１５となる半導体材料を堆積した様子を示す。
【図３３】図３３は、第９実施形態に係る半導体装置の構造を示す断面図である。
【図３４Ａ】図３４Ａは、第９実施形態に係る半導体装置の製造方法を示す工程断面図であり、第２アノード領域２２を形成した様子を示す。
【図３４Ｂ】図３４Ｂは、第９実施形態に係る半導体装置の製造方法を示す工程断面図であり、第１アノード領域２１となる半導体材料を堆積した様子を示す。
【図３４Ｃ】図３４Ｃは、第９実施形態に係る半導体装置の製造方法を示す工程断面図であり、第１アノード領域２１を形成した様子を示す。
【図３５】図３５は、第１０実施形態に係る半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【０００８】
図面を参照して、本発明の実施形態を説明する。図面の記載において同一部分には同一符号を付し説明を省略する。実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型として説明するが、Ｐ型を第１導電型とし、Ｎ型を第２導電型としても良い。理解を促進するために、図面における半導体装置の縦方向（積層方向）の長さを、横方向（主面方向）の長さに比べて拡大して表記している。
【０００９】
［第１実施形態の説明］
＜半導体装置の構成＞
図１を参照して、本発明の第１実施形態に係わる半導体装置の構成を説明する。第１実施形態に係る半導体装置は、半導体基板の一例としてＮ型高濃度のＮ＋型炭化珪素基体１を有する。Ｎ＋型炭化珪素基体１の一方の主面（以後、「表面」という）上に、炭化珪素（ＳｉＣ）からなるＮ型低濃度のドリフト領域２が形成されている。
【００１０】
ドリフト領域２の内部に、Ｐ型ウェル領域３が形成されている。Ｐ型ウェル領域３は、ドリフト領域２の主面を含む、ドリフト領域２の上部の領域に形成されている。Ｐ型ウェル領域３の内部に、Ｎ＋型ソース領域４が形成されている。Ｎ＋型ソース領域４は、Ｐ型ウェル領域３の主面を含む、Ｐ型ウェル領域３の上部の領域に形成されている。
【００１１】
Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５の側部に、ゲート絶縁膜７を介してゲート電極８が埋め込まれている。ゲート電極８は、ゲート絶縁膜７を介して、溝５の側面に表出するＮ＋型ソース領域４及びＰ型ウェル領域３及びドリフト領域２に隣接する。溝５は、図１の半導体装置の製造工程の途中において形成される。ゲート絶縁膜７は、ゲート電極８の底面と溝５の底面の間、及びゲート電極８の内外側面のうちの外側の側面と溝５の側面との間をそれぞれ離間している。ゲート電極８は、層間絶縁膜９により被覆されている。層間絶縁膜９は、ゲート電極８の内側の側面及び上面を被覆している。
【００１２】
層間絶縁膜９を介してゲート電極８により囲まれたコンタクトホール１０の内部に、Ｐ型のアノード領域１５が埋め込まれている。層間絶縁膜９は、ゲート電極８の内側の側面とアノード領域１５との側面との間を離間している。図１の断面図は、コンタクトホール１０を通る、Ｎ＋型炭化珪素基体１の表面に垂直な切断面を示している。図１の断面図に対応する半導体装置の平面構造は図２２を参照して後述する。アノード領域１５の底面は、「第１導電型の半導体領域」の一例としてのＮ型のドリフト領域２と接合してダイオードを形成する。
【００１３】
ゲート電極８の底面にゲート絶縁膜７を介して、Ｐ型の第１の電界緩和領域２３が隣接している。第１の電界緩和領域２３は、溝５の底面の直下に形成されている。ゲート絶縁膜７は、ゲート電極８の底面と第１の電界緩和領域２３の上面との間を離間している。第１の電界緩和領域２３は、溝５の角部に接している。
【００１４】
Ｎ＋型ソース領域４、層間絶縁膜９及びアノード領域１５の上に、ソース電極１３が形成されている。ソース電極１３は、Ｐ型ウェル領域３、Ｎ＋型ソース領域４、及びアノード領域１５に電気的に低抵抗で接続、つまりオーミック接続している。ゲート電極８とソース電極１３は、層間絶縁膜９により絶縁されている。Ｎ＋型炭化珪素基体１の裏面には、ドレイン電極１２がオーミック接続されている。
【００１５】
即ち、図１に示す半導体装置は、Ｎ＋型炭化珪素基体１の表面上に形成されたＮ型のドリフト領域２と、ドリフト領域２内に形成されたＰ型ウェル領域３と、Ｐ型ウェル領域３内に形成されたＮ＋型ソース領域４と、Ｐ型ウェル領域３に形成された溝５と、ゲート絶縁膜７を介して溝５内に形成したゲート電極８とを含むトランジスタを有している。更に、図１に示す半導体装置は、ドリフト領域２をカソード領域とし、カソード領域と接触するＰ型のアノード領域１５を含むダイオードを有している。
【００１６】
＜半導体装置の製造方法＞
次に、図２Ａ〜図２Ｑを参照して、図１に示した半導体装置を製造する際の処理手順について説明する。
【００１７】
初めに、図２Ａに示すように、Ｎ＋型炭化珪素基体１上に、Ｎ−型炭化珪素エピタキシャル層からなるドリフト領域２が形成された材料を用意する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在し、本実施形態では代表的な４Ｈとして説明する。
【００１８】
Ｎ＋型炭化珪素基体１は、数十〜数百μｍ程度の厚みを有する。Ｎ−型のドリフト領域２は、例えば、不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００１９】
次に、図２Ｂに示すように、不純物のイオン注入によって、ドリフト領域２の内部にＰ型ウェル領域３、及びＮ＋型ソース領域４を形成する。ここで、イオン注入領域をパターニングするために、下記の処理により、ドリフト領域２上にマスク層を形成する。
【００２０】
マスク層としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク層上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク層をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等の、ドライエッチングを用いることができる。
【００２１】
次に、レジストを酸素プラズマや硫酸等で除去する。マスク層をマスクにして、Ｐ型及びＮ型不純物をそれぞれイオン注入し、Ｐ型ウェル領域３、及びＮ＋型ソース領域４を形成する。Ｐ型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。また、Ｎ型不純物としては窒素（Ｎ）を用いることができる。
【００２２】
この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制することができる。イオン注入後、例えばフッ酸を用いたウェットエッチングによって、マスク層を除去する。次いで、熱処理することでイオン注入した不純物を活性化する。熱処理温度としては、１７００℃程度の温度を用いることができ、雰囲気としてアルゴンや窒素を用いることができる。こうして、図２Ｂに示すＰ型ウェル領域３、及びＮ＋型ソース領域４が形成される。
【００２３】
次に、図２Ｃに示すように、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。この処理では、まず、Ｎ＋型ソース領域４上にマスク層１４を形成する。マスク層１４としては、前述した図２Ｂに示した処理と同様に、パターニングされた絶縁膜を使用することができる。
【００２４】
その後、マスク層１４をマスクとして溝５を形成する。溝５を形成する好適な例として、ドライエッチング法を用いることができる。この際、溝５の深さは、Ｐ型ウェル領域３の深さより深くする必要がある。つまり、溝５はドリフト領域２の内部に達する深さとする。
【００２５】
次に、図２Ｄに示すように、マスク層１４の主面及び溝５の内面にレジストを塗布し、マスクを用いてレジストの露光及び現像を行う。現像後のレジストパターン（２０、２９）の断面形状は図２Ｄに示す。レジストパターン（２０、２９）には、マスク層１４上に形成されるレジストパターン２９と、溝５の底面のうちアノード領域１５が形成される領域に形成されるレジストパターン２０とが含まれる。よって、レジストパターン（２０、２９）の開口からは、溝５の底面のうち、ゲート電極８、ゲート絶縁膜７、及び層間絶縁膜９が形成される領域が露出する。溝５の底面のうち、ゲート電極８、ゲート絶縁膜７、及び層間絶縁膜９が形成される領域には、ドリフト領域２が露出している。
【００２６】
次に、図２Ｅに示すように、レジストパターン（２０、２９）の開口から露出する溝５の底面の直下に、第１の電界緩和領域２３を形成する。形成方法の例として、アルミニウム、ボロンなどのＰ型半導体を形成できる不純物をウェハーに注入することで形成可能である。例として、アルミニウムのイオンの場合、不純物の濃度は１×１０１８ｃｍ−３であり、注入する深さは０．２マイクロメートル（μｍ）である。
【００２７】
続いて、図２Ｆに示すように、レジストパターン（２０、２９）を除去し、注入された不純物を活性化するために、活性化アニールを行う。これにより、溝５の底面のうち、ゲート電極８、ゲート絶縁膜７、層間絶縁膜９が形成される領域の直下に、第１の電界緩和領域２３が形成される。第１の電界緩和領域２３を形成した後、マスク層１４を除去する。例えば、マスク層１４がシリコン酸化膜の場合には、フッ酸洗浄で除去する。
【００２８】
次に、図２Ｇ（ａ）、（ｂ）に示すように、ゲート絶縁膜７を形成する。図２Ｇ（ｂ）は、図２Ｇ（ａ）のｂ−ｂ切断面に沿った断面図であり、溝５の終端の形状を示している。この処理は、熱酸化法、或いは、堆積法を用いて行うことができる。一例として、熱酸化法を採用した場合には、基体を酸素雰囲気中で、温度を１１００℃程度に加熱する。これにより、酸素に触れる該基体の全ての部分において、ゲート絶縁膜７が形成される。ゲート絶縁膜７を形成した後、Ｐ型ウェル領域３とゲート絶縁膜７との界面における界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。
【００２９】
なお、図２Ｈ〜図２Ｑの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。
【００３０】
次に、図２Ｈ（ａ）、（ｂ）に示すように、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料を堆積する。ゲート電極８となるゲート電極材料は、ポリシリコンが一般的であるから、本実施形態ではポリシリコンを用いる例を説明する。ポリシリコンの堆積方法としては、減圧ＣＶＤ法を用いることができる。ポリシリコンの堆積厚さは、溝５の幅の１／２より小さい値にする。溝５をポリシリコンで埋めずに、溝５の側壁と底部に、ほぼ同一の厚さでポリシリコンを堆積することができる。例えば、溝５の幅が２μｍの場合には、ポリシリコンの厚さは１μｍよりも薄くする。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中においてアニール処理を施すことで、Ｎ型のポリシリコンが形成され、ゲート電極８に導電性を持たせることができる。
【００３１】
その後、図２Ｉ（ａ）、（ｂ）に示すように、ゲート電極８のパッド部を形成するためのパターニングを行う。この処理では、ポリシリコンの表面にレジスト１４’を塗り、パターニングを行う。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。
【００３２】
次いで、図２Ｊ（ａ）、（ｂ）に示す処理では、ゲート電極８となるポリシリコンのエッチングを行う。エッチング後の溝５の側部、及びレジスト１４’の下部以外にポリシリコンが残らないように、ポリシリコンのエッチング量を設定する。また同時に、溝５の側部に残るポリシリコン（ゲート電極８）が、Ｐ型ウェル領域３を挟み且つドリフト領域２とＮ＋型ソース領域４の間を跨ぐように、ポリシリコンのエッチング量を設定する。エッチングは異方性エッチング法を用いる。その後、レジスト１４’を酸素プラズマや硫酸等で除去する。
【００３３】
次に、図２Ｋ（ａ）、（ｂ）に示すように、ゲート絶縁膜７のエッチングを行う。エッチング量は、溝５の底面に形成されたゲート絶縁膜７の厚さに対して数％〜数十％のオーバーエッチングで行う。また、エッチング法として異方性エッチング法を用いる。この工程はマスクを使わずにセルフアラインでエッチングすることができる。図２Ｋ（ａ）、（ｂ）に示した処理を行うことにより、溝５の底面からドリフト領域２の一部を露出させることができる。
【００３４】
次に、図２Ｌ（ａ）、（ｂ）に示すように、ゲート電極８の上に層間絶縁膜９を形成する。層間絶縁膜９は、ポリシリコンからなるゲート電極８の一部を熱酸化することにより形成される。酸素雰囲気中で、９００℃程度の温度で酸化を行う。この温度で酸化するとポリシリコンの熱酸化と同時に、炭化珪素も若干量だけ酸化される。炭化珪素表面の酸化膜を除去するために、熱酸化後フッ酸で数秒の洗浄を行う。つまり、熱酸化膜を等方的にエッチングする。図２Ｌ（ａ）、（ｂ）に示した処理を行うことにより、層間絶縁膜９を介してゲート電極８により囲まれたコンタクトホール１０が形成される。
【００３５】
次に、図２Ｍ（ａ）、（ｂ）に示すように、アノード領域１５を形成する。アノード領域１５は、メタル材料或いは半導体材料等から形成することができる。例えば、アノード領域１５としてチタン（Ｔｉ）を用いる場合は、電子ビーム蒸着法でコンタクトホール１０を埋める厚さでＴｉを堆積する。また、アノード領域１５としてポリシリコンを用いる場合は、減圧ＣＶＤ法でコンタクトホール１０を完全に埋める厚さでポリシリコンを堆積する。ポリシリコンを堆積中にＢＣｌ３ガスを投入することで、Ｐ型のポリシリコンが形成される。このように、Ｔｉ、或いはＰ型ポリシリコンは、コンタクトホール１０の内部に埋め込まれ、溝５の底面の一部、即ちコンタクトホール１０の底面に露出するドリフト領域２と接するアノード領域１５が形成される。
【００３６】
次に、図２Ｎ（ａ）、（ｂ）に示すように、Ｎ＋型ソース領域４の主面を露出させるために、アノード領域１５のエッチングを行う。エッチングはセルフアラインで行う。この際、異方性エッチング法でも、等方性エッチング法でも良い。エッチング量はアノード領域１５の堆積量に対して数％〜数十％のオーバーエッチングが好適である。図２Ｎ（ａ）、（ｂ）に示した処理を行うことにより、コンタクトホール１０の内部にアノード領域１５を残し、Ｎ＋型ソース領域４及び層間絶縁膜９上に堆積されていたアノード領域１５を選択的に除去することができる。
【００３７】
次に、図２Ｏ（ａ）、（ｂ）に示すように、ゲート電極８のパッド部分を露出するために、層間絶縁膜９のエッチングを行う。まず、レジスト１４”をマスク層として図２Ｏ（ａ）、（ｂ）に示すように、パターニングを行う。その後、層間絶縁膜９のエッチングを行う。このエッチングは、異方性エッチング法でも、等方性エッチング法でも良い。エッチング量は層間絶縁膜９の厚さに対して数％〜数十％のオーバーエッチングが好適である。エッチング後、レジスト１４”を除去する。
【００３８】
次に、図２Ｐ（ａ）、（ｂ）に示すように、ソース電極１３、及びドレイン電極１２を形成する。Ｎ＋型ソース領域４、ゲート電極８、及びアノード領域１５にオーミック接続するように、ソース電極１３を形成する。ソース電極１３は、図２Ｐ（ａ）、（ｂ）とは異なる断面において、Ｐ型ウェル領域３にもオーミック接続している。ソース電極１３としては、ニッケルシリサイドを用いるのが好適である。その他の例として、コバルトシリサイド、チタンシリサイド等の金属を用いることも可能である。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法等を用いることができる。更に、ソース電極１３上にチタンやアルミを積層した積層構造としても良い。この方法でソース電極１３を形成した結果、ゲート電極８とも同電位になっている。
【００３９】
次いで、Ｎ＋型炭化珪素基体１の裏面に、ドレイン電極１２となるニッケルを同様にして堆積する。次に、１０００℃程度のアニールを施し、炭化珪素とニッケルを合金化させ、ニッケルシリサイドを形成し、ソース電極１３、及びドレイン電極１２を形成する。
【００４０】
その後、図２Ｑ（ａ）、（ｂ）に示すように、ソース電極１３とゲート電極８を電気的に絶縁する。前述した図２Ｏ（ｂ）に示した形状で、レジストをマスク層として、ソース電極１３となるメタル材料を選択的にエッチングする。そして、ソース電極１３を、アノード領域１５に接触している部分１３と、ゲート電極８に接触している部分１３’とに分離する。これにより、ソース電極１３とゲート電極８は電気的に絶縁される。図２Ｑ（ｂ）では、ソース電極１３がほぼ中央で遮断されており、ゲート電極８と絶縁されている。以上の工程を経て、図１に示す半導体装置が完成する。
【００４１】
＜半導体装置の動作＞
次に、図１に示す半導体装置の、基本的な動作について説明する。図１に示す半導体装置は、ソース電極１３の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以上にすると、ゲート電極８の側面にゲート絶縁膜７を介して隣接するＰ型ウェル領域３の側面（チャネル部）に反転層が形成される。これにより、トランジスタはオン状態となり、ドレイン電極１２からソース電極１３へ電流が流れる。
【００４２】
一方、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以下にすると、反転層が消滅して、トランジスタはオフ状態となり、電流が遮断される。この際、ドレインとソースの間には、数百〜数千ボルトの高電圧が印加される。
【００４３】
ソース電極１３の電位を基準として、ドレイン電極１２に所定の負の電位を印加した場合には、Ｐ型ウェル領域３及びアノード領域１５をアノードとし、ドリフト領域２をカソードとするダイオードに還流電流が流れる。
【００４４】
＜第１実施形態の第１変形例＞
図３を参照して、第１の実施形態に係わる半導体装置の第１の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３はゲート電極８の下部だけではなく、アノード領域１５の角部と溝５の角部に接しながら、ゲート電極８の外側及びアノード領域１５の内側に広がっている。この構造では、溝５の角部とアノード領域１５の角部の電界集中がさらに緩和でき、耐圧が向上する。
【００４５】
＜第１実施形態の第２変形例＞
図４を参照して、第１の実施形態に係わる半導体装置の第２の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３は溝５の角部は接していない。換言すれば、第１の電界緩和領域２３は溝５の角部を除くゲート電極８の下部に形成される。この構造では、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）のオン動作時に、第１の電界緩和領域２３から発生する空乏層による抵抗が小さくなる。このため、オン動作時の損失が低減できる。しかし、溝５の角部の電界集中が大きくなるので、耐圧が低下する。半導体装置の用途に応じて構造設計することが望ましい。
【００４６】
＜第１実施形態の第３変形例＞
図５を参照して、第１の実施形態に係わる半導体装置の第３の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３はアノード領域１５の角部に接してない。第１の電界緩和領域２３はゲート電極８の下部だけではなく、溝５の角部に接しながら、ゲート電極８の外側に拡がっている。この構造では、ダイオードのオン動作時に第１の電界緩和領域２３から発生する空乏層による抵抗が小さくなるため、オン動作時の損失が低減できる。しかし、アノード領域１５の角部の電界集中が大きくなるので、耐圧が低下する。半導体装置の用途に応じて構造設計することが望ましい。第３変形例の構造は、溝５の角部の耐圧を向上させるため、第１実施形態のみならず、後述する他の総ての実施形態においても適用可能である。
【００４７】
＜第１実施形態の第４変形例＞
図６を参照して、第１の実施形態に係わる半導体装置の第４の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３は溝５の角部及びアノード領域１５の角部に接してない。換言すれば、第１の電界緩和領域２３は溝５の角部及びアノード領域１５の角部を除くゲート電極８の下部に形成される。この構造では、ダイオードとＭＯＳＦＥＴのオン動作時に第１の電界緩和領域２３から発生する空乏層による抵抗が小さくなるため、オン動作時の損失を低減できる。溝５の角部及びアノード領域１５の角部の電界集中が大きくなるので耐圧が低下する。しかし、第１の電界緩和領域２３を形成しない場合に比べれば耐圧は向上する。半導体装置の用途に応じて構造設計することが望ましい。第４変形例の構造は、溝５の角部の耐圧を向上させるため、第１実施形態のみならず、後述する他の総ての実施形態においても適用可能である。
【００４８】
＜第１実施形態の第５変形例＞
図７を参照して、第１の実施形態に係わる半導体装置の第５の変形例を説明する。図１の半導体装置との相違点は次のとおりである。第１の電界緩和領域２３はアノード領域１５の角部から離れ、溝の角部に接する。換言すれば、第１の電界緩和領域２３は、ゲート電極８の下部のうち、溝５の角部に接する領域にのみ形成されている。この構造では、ダイオードのオン動作時に第１の電界緩和領域２３から発生する空乏層による抵抗を大幅に低減できる。同時に、溝５の角部の電界集中も防げる。第５変形例の構造は、溝５の角部の耐圧を向上させるため、第１実施形態のみならず、後述する他の総ての実施形態においても適用可能である。
【００４９】
＜第１実施形態の効果＞
第１実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【００５０】
ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。
【００５１】
一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となる。ゲート絶縁膜７の底部だけを厚くすることが困難であるために、ゲート絶縁膜７の底部の厚さを厚くする対策をとると、ゲート絶縁膜７全体が厚くなり、トランジスタの閾値電圧が増加するという問題が生じる。トランジスタの閾値電圧が増加した状態で、ゲート電極に印加するゲート電圧が一定であるとトランジスタのオン抵抗が悪化していた。第１実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５とドリフト領域２とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。
【００５２】
一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。
【００５３】
第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。
【００５４】
アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【００５５】
アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【００５６】
溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製造方法を用いることにより、図１に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれはない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【００５７】
図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【００５８】
第１の電界緩和領域２３を形成した後、図２Ｌに示すように、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第７の工程）。ドリフト領域２を露出させる製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【００５９】
ドリフト領域２を露出させる工程において、エッチングマスクとして層間絶縁膜９を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、ドリフト領域２を露出できる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクがいらないことで、製造コストが低い製造方法が提供できる。
【００６０】
図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。
【００６１】
図２Ｋに示す工程において、異方性エッチングを用いる。溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。
【００６２】
図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護する。これにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。
【００６３】
ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポリシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。
【００６４】
［第２実施形態の説明］
図８を参照して、第２実施形態に係わる半導体装置の構成を説明する。第２実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、アノード領域１５の下部に、Ｎ型の半導体領域からなる導電領域２４が形成されている。
【００６５】
図１の半導体装置では、アノード領域１５の底面は、ドリフト領域２と接合してＰＮダイオードを形成していた。これに対して、図８の半導体装置では、Ｐ型のポリシリコンからなるアノード領域１５の底面は、Ｎ型の導電領域２４の上面と接合してＰＮダイオードを形成する。図８の半導体装置では、「第１導電型の半導体領域」として、図１のドリフト領域２の代わりに、導電領域２４を採用する。
【００６６】
導電領域２４の不純物準位は、ドリフト領域２の不純物準位と異なる。例えば、導電領域２４の不純物準位は、ドリフト領域２の不純物準位よりも深い。換言すれば、導電領域２４の不純物濃度は、ドリフト領域２の不純物濃度よりも高い。
【００６７】
次に、図９Ａ〜図９Ｄを参照して、図８に示した半導体装置を製造する際の処理手順について説明する。
【００６８】
先ず、図２Ａに示すように、Ｎ＋型炭化珪素基体１上に、Ｎ−型炭化珪素エピタキシャル層からなるドリフト領域２が形成された材料を用意する。図２Ｂに示すように、不純物のイオン注入によって、ドリフト領域２の内部にＰ型ウェル領域３、及びＮ＋型ソース領域４を形成する。図２Ｃに示すように、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。
【００６９】
次に、図９Ａに示すように、溝５の底面の直下に第１の電界緩和領域２３を形成する。形成方法の例として、アルミニウム（Ａｌ）、ボロン（Ｂ）などのＰ型半導体を形成できる不純物をウェハーに注入することで形成可能である。例えば、アルミニウムの場合、注入濃度は１×１０１８ｃｍ−３で、注入深さは０．２μｍである。また、溝５を形成する際に使用したマスク層１４をそのまま利用することで、溝５の底部に選択的に不純物を注入することができる。
【００７０】
イオン注入後に、図９Ｂに示すように、マスク層１４及び溝５の側面及び底面に、マスク層２８を堆積する。マスク層２８の例として、低圧ＣＶＤで堆積したポリシリコンや窒化シリコン膜などが挙げられる。マスク層２８の厚さは、アノード領域１５及び溝５の幅に応じて設計することが望ましい。例えば、溝５の幅が１μｍであり、アノード領域１５の幅が０．４μｍ程度である場合は、マスク層２８の厚さは０．３μｍに設定するのが好適である。
【００７１】
次に、図９Ｃに示すように、マスク層２８のエッチバックを行う。この工程では、エッチングマスクを使用せず、ウェハー全面をエッチバックする。エッチング方法は異方性エッチングを使うことができる。溝５の側部に堆積されたマスク層２８を残し、マスク層１４の上及び溝５の底面の上に堆積されたマスク層２８を選択的に除去することができる。これにより、溝５の底面のうち、導電領域２４が形成される領域が露出する。
【００７２】
次に、図９Ｄに示すように、露出した溝５の底面の直下に、導電領域２４を形成する。導電領域２４は、窒素（Ｎ）、リン（Ｐ）などのＮ型半導体となる不純物を、露出した溝５の底面からドリフト領域２に注入することで形成可能である。注入濃度は第１の電界緩和領域２３の不純物濃度より高く、注入深さは第１の電界緩和領域２３の等しいか或いは深い。例えば、窒素の場合、注入濃度は１．５×１０１８ｃｍ−３で、注入深さは０．２５μｍである。次に、ポリシリコンならなるマスク層２８を熱燐酸による等方性エッチングで除去し、マスク層１４をフッ酸で除去する。
【００７３】
次に、アニール処理により、図９Ａ及び図９Ｄで示した工程で注入した不純物を活性化して、第１の電界緩和領域２３及び導電領域２４を形成する。その後、図２Ｇ〜図２Ｑに示した工程を実施することにより、図８に示す半導体装置が完成する。
【００７４】
＜半導体装置の動作＞
図８に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、還流電流がダイオードに流れる動作は次のとおりである。ソース電極１３の電位を基準として、ドレイン電極１２に所定の負の電位を印加した場合には、Ｐ型ウェル領域３及びアノード領域１５をアノードとし、導電領域２４をカソードとするダイオードに還流電流が流れる。
【００７５】
＜第２実施形態の第１変形例＞
図１０Ａ及び図１０Ｂを参照して、第２実施形態に係わる半導体装置の第１変形例を説明する。図８の半導体装置との相違点は次のとおりである。図２Ｌ（ａ）、（ｂ）に示す層間絶縁膜９を形成する工程の後であって、図２Ｍ（ａ）、（ｂ）に示すポリシリコンをコンタクトホール１０に埋め込む工程の前に、図１０Ａに示す工程を追加する。図１０Ａに示す工程では、ウェハー全面において、炭化珪素の異方性エッチングを実施する。
【００７６】
例えば、炭化珪素を深さ０．１μｍだけエッチングする。図１０Ａに示すように、コンタクトホール１０の底面から表出する導電領域２４の一部（深さ０．１μｍ）が除去される。コンタクトホール１０の底面の位置が溝５の底面の位置よりも深くなる。
【００７７】
その後、図２Ｍ（ａ）、（ｂ）に示すポリシリコンをコンタクトホール１０に埋め込む工程を実施することにより、図１０Ｂに示す半導体装置が完成する。図１０Ｂに示す半導体装置において、アノード領域１５の底面の位置が溝５の底面の位置よりも深くなる。図１０Ｂに示す半導体装置の動作方法は、図８に示す半導体装置と変わらない。アノード領域１５が第１の電界緩和領域２３或いは導電領域２４と接合する面積（接合面積）が大きくなる。具体的にはアノード領域１５に３Ｖ、ドレイン領域に０Ｖの電位を印加する場合はダイオードに流れる電流は二つの経路がある。一つはアノード領域１５から第1の電界緩和領域２３を介してドリフト領域２に流れる経路であり、もう一つはアノード領域１５から導電領域２４を介してドリフト領域２に流れる経路である。これらの経路に電流が流れることによってダイオードの順方向電流が増加する。アノード領域１５の角部は第１の電界緩和領域２３から発生する空乏層に入るため、耐圧が大きく低下することはない。
【００７８】
＜第２実施形態の第２変形例＞
図１０Ａに示す工程において、導電領域２４が無くなり、ドリフト領域２が表出するまでエッチングを実施することにより、図１１に示す半導体装置が完成する。図１１に示す半導体装置の動作方法は、図８に示す半導体装置と変わらない。アノード領域１５がドリフト領域２或いは第１の電界緩和領域２３と接合する面積が広がり、ダイオードの順方向電流が増加する。しかし、第１の電界緩和領域２３はアノード領域１５の角部から離間している。アノード領域１５の角部は第１の電界緩和領域２３から発生する空乏層によって保護されないため、耐圧が低下する。半導体装置の用途に応じて構造設計することが望ましい。
【００７９】
図１１に示す半導体装置は、図９Ｃに示す状態において、炭化珪素の異方性エッチングを実施してもよい。マスク層２８が形成されていない領域にある第１の電界緩和領域２３を除去し、ドリフト領域２を露出させる。この方法によれば、導電領域２４を形成する図９Ｄに示す工程を実施する必要がなく、製造コストの低減が可能である。
【００８０】
上記のようにアノード領域１５の深さによって、順方向電流と耐圧がトレードオフの関係となるが、各種の用途に応じて、本実施例の半導体装置が広い範囲での活用が期待できる。
【００８１】
導電領域２４は不純物注入によって形成されるので、導電領域２４の不純物濃度または不純物種類を変えることができる。例えば、アノード領域１５の不純物がニッケル（Ｎｉ）である場合、Ｎｉと導電領域２４の内蔵電位は、導電領域２４の濃度によって変わる。特に、導電領域２４の不純物順位がドリフト領域２の不純物順位より深くなるように、導電領域２４に不純物を注入する。これより、ダイオードの耐圧が向上する。
【００８２】
＜第２実施形態の効果＞
ゲート電極８の下部に形成される第１の電界緩和領域２３はＰ型半導体からなる。ドリフト領域２または導電領域２４に広がる空乏層は、溝５の角部及びアノード領域１５の角部まで広がる。溝５の角部及びアノード領域１５の角部における電界集中を防ぐことができ、高耐圧の半導体装置を提供できる。アノード領域１５と導電領域２４との間に生じる内蔵電位を、図１の半導体装置に比べて低くすることができるので、低損失なダイオードが提供できる。
【００８３】
図９Ｄに示すように、第１の電界緩和領域２３の一部分に、第１の電界緩和領域２３より高濃度のＮ型となる不純物を注入することにより、導電領域２４を形成する。第１の電界緩和領域２３の一部分の不純物濃度と不純物種類を変更することにより、導電領域２４を形成することができる。導電領域２４の不純物濃度を調整することにより、アノード領域１５と導電領域２４の間に生じる内蔵電位を調整することが可能になる。
【００８４】
マスク層２８の堆積（図９Ｂ）及びマスク層２８のエッチバック（図９Ｃ）によって、露光工程をなしで、導電領域２４を形成可能になる（図９Ｄ）。このため、マスクの合わせずれがなく、高信頼性の半導体装置を提供できる。
【００８５】
第２実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【００８６】
ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。
【００８７】
一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第２実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５と導電領域２４とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。
【００８８】
一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５と導電領域２４とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。
【００８９】
第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。
【００９０】
図１０Ｂ及び図１１に示したように、アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも深い。ダイオードのオン動作時に、ゲート電極８と層間絶縁膜９で発生する空乏層による抵抗成分が小さくなるため、低損失な半導体装置を提供することが出来る。半導体装置の用途に合わせて、アノード領域１５の深さ調整することで、各種の用途に適用可能な幅広い用途の半導体装置を提供できる。
【００９１】
図１０Ｂに示したように、アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも深く、且つ、第１の電界緩和領域２３の底面の位置よりも浅い。第１の電界緩和領域２３から発生する空乏層でアノード領域１５の角部を保護できる。よって、アノード領域１５の底面の位置がゲート電極８の底面の位置よりも浅い場合に比べて、トランジスタのオン動作時に流れる電流が大きくなり、低損失かつ高い耐圧の半導体装置が提供できる。
【００９２】
アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【００９３】
アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【００９４】
「第１導電型の半導体領域」が、ドリフト領域２と不純物準位が異なるＮ型の導電領域である。アノード領域１５の下部がドリフト領域２である場合、アノード領域１５と接合するＮ型領域（ドリフト領域２）の不純物濃度は変えられない。図９Ｄに示すように、Ｎ型の半導体にする不純物を溝５の底面から注入することにより、アノード領域１５と接合するＮ型領域（導電領域２４）の不純物の濃度を調整可能である。これによって、ダイオードの内蔵電位を制御できるので、低損失な半導体装置を提供することが出来る。また、用途に応じて内蔵電位を設計することで、幅広い用途の半導体装置を提供できる。
【００９５】
導電領域２４の不純物準位は、ドリフト領域２の不純物準位よりも深い。これにより、ダイオードの内蔵電位を高く設計できる。内蔵電位が高い場合、逆バイアス印加時の耐圧が向上し、リーク電流も減少する。低損失かつ高い耐圧な半導体装置を提供することが出来る。また、用途に応じて内蔵電位を設計することで、幅広い用途の半導体装置を提供できる。
【００９６】
溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図８に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【００９７】
図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【００９８】
図９Ａ及び図９Ｄに示すように、溝５の底面の直下に、第１の電界緩和領域２３を形成し（第６の工程）、導電領域２４を形成する（第８の工程）。第１の電界緩和領域２３及び導電領域２４の形成方法は、一般的に半導体装置の製造によく使われるもので、低コストで第２実施形態に係わる半導体装置を製造可能である。
【００９９】
第６の工程を実施した後に、第８の工程を実施する。溝５の底部にＰ型の第１の電界緩和領域２３を形成し、その後、第１の電界緩和領域２３にＮ型不純物を高濃度に注入することにより、Ｐ型の半導体をＮ型の半導体へ変換している。この方法では、Ｎ型の半導体の濃度は、理論上任意の濃度から不純物の固有限までの範囲で可能である。例えば、Ｐ型の半導体の不純物濃度がＩＤａであれば、Ｎ型の不純物をＩＤａ＋ＩＤｂで注入すれば、Ｎ型の半導体の不純物濃度はＩＤｂになる。ＩＤｂは、理論上任意から不純物の固有限までの範囲で可能である。逆に、アノード領域１５の下部に導電領域２４（Ｎ型の半導体）を形成した後、第１の電界緩和領域２３（Ｐ型の半導体）を形成してもよい。この場合、Ｐ型の半導体とＮ型の半導体が重なる領域は、Ｎ型の半導体である必要がある。例えば、Ｎ型の半導体の不純物濃度をＩＤｂとすると、Ｐ型の半導体の不純物濃度の上限がＩＤａになる。
【０１００】
導電領域２４を形成する第８の工程は、溝５の側面及び底面を含むＮ＋型炭化珪素基体１の一方の主面にマスク材を堆積する工程（図９Ｂ）と、異方性エッチングを行い、溝５の側面にマスク材を選択的に残す工程（図９Ｃ）と、残されたマスク材を不純物導入用マスクとして用いて、溝５の底面から不純物を選択的に導入する工程（図９Ｄ）と、を有する。溝５に対して自己整合的に導電領域２４を形成することができる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクが不要であるため、製造コストの低減が可能である。マスク合わせずれも無く高い信頼性の半導体装置を製造することができる。
【０１０１】
図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。
【０１０２】
図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。
【０１０３】
図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｋ（ｂ）のゲート電極８が露出した部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。
【０１０４】
ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。
【０１０５】
［第３実施形態の説明］
図１２を参照して、第３実施形態に係わる半導体装置の構成を説明する。第３実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも浅い。換言すれば、アノード領域１５の底面の位置は、溝５の底面の位置よりも浅い。これにより、図１２の半導体装置では、ゲート電極８の底面の位置よりも浅い位置に、Ｐ型のアノード領域１５とドリフト領域２との接合界面が設けられる。
【０１０６】
図１２に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、アノード領域１５の角部は第１の電界緩和領域２３とドリフト領域２に広がる空乏層とゲート電極８から発生する空乏層との両方により保護されているため、耐圧向上の効果は大きい。
【０１０７】
次に、図１３Ａ〜図１３Ｉを参照して、図１２に示した半導体装置を製造する際の処理手順について説明する。
【０１０８】
先ず、図２Ａ及び図２Ｂに示した工程を実施する。実施後の状態を図１３Ａに示す。
【０１０９】
溝５を形成する工程について説明する。まず、図１３Ｂに示すように、Ｎ＋型ソース領域４の上面にマスク層１４を形成する。マスク層１４の一例として、シリコン酸化膜を用いることができる。マスク層１４の上にレジストパターン２０を形成する。レジストパターン２０が形成される領域は、アノード領域１５が形成される領域に相当する。
【０１１０】
図１３Ｃに示すように、レジストパターン２０をエッチングマスクとして、シリコン酸化膜（マスク層１４）を選択的にエッチングする。その後、レジストパターン２０を除去する。
【０１１１】
図１３Ｄに示すように、マスク層１４上にレジストパターン２０’を形成する。レジストパターン２０’をエッチングマスクとして、シリコン酸化膜（マスク層１４）をエッチングする。これより、マスク層１４は、図１３Ｅに示す如くの形状となる。シリコン酸化膜（マスク層１４）のエッチングは、全て異方性エッチング法により実施する。
【０１１２】
次に、マスク層１４をエッチングマスクとして、図２Ｃに示す工程と同じ処理を実施する。これにより、図１３Ｆに示すように、溝５を形成することができる。溝５の底面のうち、アノード領域１５が形成される領域の位置は、ゲート電極８が形成される領域の位置よりも浅い。
【０１１３】
次に、図９Ａに示した工程と同じ処理を実施して、溝５の底面の直下に第１の電界緩和領域２３を形成する。これにより、図１３Ｇに示すように、第１の電界緩和領域２３を形成することができる。第１の電界緩和領域２３の積層方向の位置（深さ）は、アノード領域１５が形成される領域とゲート電極８が形成される領域とで異なる。
【０１１４】
図２Ｇ（ａ）、（ｂ）〜図２Ｌ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１３Ｈに示すように、溝５の側部に、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９が形成される。コンタクトホール１０の底面には、第１の電界緩和領域２３が表出している。
【０１１５】
次に、異方性エッチング法を用いて、炭化珪素をエッチングすることにより、コンタクトホール１０の底面に表出した第１の電界緩和領域２３を除去する。これにより、図１３Ｉに示すように、コンタクトホール１０の底面には、ドリフト領域２が表出する。また、コンタクトホール１０の底面の位置は、ゲート電極８の底面の位置よりも浅い。
【０１１６】
図２Ｍ（ａ）、（ｂ）〜図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１２に示す半導体装置が完成する。
【０１１７】
＜第３実施形態の第１変形例＞
図１３Ｅに示すマスク層１４をエッチングマスクとして用いて溝５を形成する工程において、溝５の形成条件（エッチング条件）を変更してもよい。これにより、例えば、図１４Ａに示すように、溝５の角部ＥＧが溝５の底部ＢＴより深くなる形状を形成することができる。
【０１１８】
その後、図９Ａに示した工程と同じ処理を実施して、溝５の底面の直下に第１の電界緩和領域２３を形成する。これにより、図１４Ｂに示すように、第１の電界緩和領域２３を形成することができる。
【０１１９】
図２Ｇ（ａ）、（ｂ）〜図２Ｌ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１４Ｃに示すように、溝５の側部に、ゲート絶縁膜７、ゲート電極８及び層間絶縁膜９が形成される。コンタクトホール１０の底面には、第１の電界緩和領域２３が表出している。
【０１２０】
次に、異方性エッチング法を用いて、炭化珪素をエッチングすることにより、コンタクトホール１０の底面に表出した第１の電界緩和領域２３を除去する。これにより、図１４Ｄに示すように、コンタクトホール１０の底面には、ドリフト領域２が表出する。
【０１２１】
図２Ｍ（ａ）、（ｂ）〜図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１４Ｅに示す半導体装置が完成する。
【０１２２】
図１４Ｅに示す半導体装置によれば、図１２に示す半導体装置と同様な効果が得られる。また、露光工程が一回分減少するため、製造にかかるコストが低減でき、また、マスク合わせずれのリスクも低減可能である。
【０１２３】
＜第３実施形態の第２変形例＞
図１４Ｂに示す状態において、１６００℃以上のアニール処理を実施することにより、図１５Ａに示すように、溝５の角部を丸くすることができる。換言すれば、溝５の角部の曲率半径を長くすることができる。そして、図２Ｇ（ａ）、（ｂ）〜図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図１５Ｂに示す半導体装置が完成する。図１５Ｂに示す半導体装置によれば、溝５の角部が丸くなるため、溝５の角部への電界集中を緩和でき、耐圧が向上する。図１５Ａには第１の電界緩和領域２３を図示しているが、第1の電界緩和領域２３を設けなくても溝５の角部への電界集中を緩和でき、耐圧が向上する。
【０１２４】
＜第３実施形態の効果＞
第３実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【０１２５】
ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。
【０１２６】
一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第３実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５と導電領域２４とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７の底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。
【０１２７】
一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。
【０１２８】
第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。
【０１２９】
アノード領域１５の底面の位置は、ゲート電極８の底面の位置よりも浅い。アノード領域１５の角部は、ゲート電極８と層間絶縁膜９で発生する空乏層と第１の電界緩和領域２３から発生する空乏層との両方により保護される。アノード領域１５の角部の耐圧が向上する。
【０１３０】
アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０１３１】
アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０１３２】
溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図１２に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１２に示す半導体装置を製造可能である。
【０１３３】
図１３Ｇに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１２に示す半導体装置を製造可能である。
【０１３４】
溝５の底部に第１の電界緩和領域２３を形成した（図１３Ｇ）後、コンタクトホール１０の底面に、ドリフト領域２を露出させる（図１３Ｉ、第７の工程）。この製造方法は、一般的に半導体装置の製造によく使われるものであるため、低コストで図１２に示す半導体装置を製造することができる。
【０１３５】
第７の工程において、エッチングマスクとして層間絶縁膜を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、自己整合的にドリフト領域２を露出させることができる。設計ルールに依存せず、高集積度デバイスを形成できる。マスクが不要となるため、製造コストを低く抑えることができる。
【０１３６】
第1工程において形成された溝５の角部ＥＧの深さは、溝５の底部ＢＴより深い（図１４Ａ）。溝５の角部に小さいな凹部を設けることにより、一回の露光工程によって図１３Ｆ及び図１４Ａに示す断面構造を形成可能となり、製造コストを低減することができる。
【０１３７】
図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。
【０１３８】
図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。
【０１３９】
図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。
【０１４０】
ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。
【０１４１】
［第４実施形態の説明］
図１６を参照して、第４実施形態に係わる半導体装置の構成を説明する。第４実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、第４実施形態に係わる半導体装置は、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れ、且つ少なくともドリフト領域２内に形成されたＰ型の第２の電界緩和領域２５を更に備える。第２の電界緩和領域２５は、コンタクト領域２６を介してソース電極１３にオーミック接続している。その他の構成は、図１に示した半導体装置と同じであり説明を省略する。
【０１４２】
第２の電界緩和領域２５は、ドリフト領域２のみならず、Ｐ型ウェル領域３の内部にも形成されている。コンタクト領域２６は、Ｎ＋型ソース領域４の内部に形成されている。コンタクト領域２６は、Ｎ＋型ソース領域４上に形成されたソース電極１３と第２の電界緩和領域２５との間を接続している。
【０１４３】
図１６に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、溝５の角部は第１の電界緩和領域２３及び第２の電界緩和領域２５の両方から発生する空乏層により保護されているため、耐圧向上の効果は大きい。
【０１４４】
次に、図１７Ａ〜図１７Ｄを参照して、図１６に示した半導体装置を製造する際の処理手順について説明する。
【０１４５】
先ず、図２Ａ及び図２Ｂに示す工程と同じ処理を実施する。その後、図１７Ａに示すように、Ｎ＋型ソース領域４上に、第２の電界緩和領域２５を形成するためのレジストパターン２０を形成する。レジストパターン２０の開口は、第２の電界緩和領域２５が形成される領域に相当する。
【０１４６】
図１７Ｂに示すように、イオン注入法を用いて、Ｐ型不純物イオンをＮ＋型ソース領域４の表面から、ドリフト領域２及びＰ型ウェル領域３の内部に注入する。不純物の注入濃度は、Ｎ＋型ソース領域４よりも低い。注入深さは、Ｐ型ウェル領域３よりも深い。その後、レジストパターン２０を除去する。
【０１４７】
図１７Ｃに示すように、Ｎ＋型ソース領域４上に、コンタクト領域２６を形成するためのレジストパターン２０’を形成する。レジストパターン２０’の開口は、コンタクト領域２６が形成される領域に相当する。
【０１４８】
図１７Ｄに示すように、イオン注入法を用いて、Ｐ型不純物イオンをＮ＋型ソース領域４の表面から、Ｎ＋型ソース領域４の内部に注入する。不純物の注入濃度は、Ｎ＋型ソース領域４よりも高い。注入深さは、第２の電界緩和領域２５よりも浅いことが望ましい。その後、レジストパターン２０’を除去する。その後、アニール処理を行い、注入された不純物を活性化することにより、第２の電界緩和領域２５及びコンタクト領域２６が形成される。なお、第２の電界緩和領域２５と溝５との距離は０．５〜２．５μｍ程度が望ましい。
【０１４９】
その後、前述した各実施形態の製造方法、例えば図２Ａ〜図２Ｑに示した工程と同じ処理を実施することにより、図１６に示す半導体装置が完成する。
【０１５０】
第４実施形態の半導体装置は、第１実施形態の半導体装置と同様に動作する。高濃度の不純物注入によってコンタクト領域２６を形成することにより、ソース電極１３と第２の電界緩和領域２５との間を電気的に低抵抗に接続することができる。ダイオードに逆バイアスを印加する時、バイアス電圧によって、第２の電界緩和領域２５とドリフト領域２から発生する空乏層が溝５の角部まで広がる。溝５の角部における電解集中を緩和することができる。半導体装置の耐圧が向上する。
【０１５１】
＜第４実施形態の第１変形例＞
第２の電界緩和領域２５の不純物濃度は、Ｎ＋型ソース領域４の不純物濃度よりも高くても構わない。この場合、コンタクト領域２６を用いて、ソース電極１３とオーミック接続しなくても構わない。よって、図１８に示すように、第２の電界緩和領域２５をＰ型ウェル領域３及びドリフト領域２のみならず、Ｎ＋型ソース領域４の内部に形成する。そして、第２の電界緩和領域２５の上面をソース電極１３に接触させる。第２の電界緩和領域２５をソース電極１３に、直接、オーミック接続させることができる。コンタクト領域２６を形成する必要がなくなり、製造コストを低減できる。
【０１５２】
＜第４実施形態の第２変形例＞
第２の電界緩和領域２５を形成するために不純物を注入する深さは、溝５の底面の位置よりも深くても構わない。これにより、第２の電界緩和領域２５の底部の位置が、溝５の底面の位置よりも深くなる。ダイオードに逆バイアス電圧を印加するとき、バイアス電圧によって、第２の電界緩和領域２５及びドリフト領域２から発生する空乏層が、図１８の場合に比べて広くなり、更に耐圧が向上する。
【０１５３】
＜第４実施形態の効果＞
第４実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【０１５４】
また、ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。
【０１５５】
一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第４実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５とドリフト領域２とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。
【０１５６】
一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。
【０１５７】
第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。
【０１５８】
アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０１５９】
アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０１６０】
半導体装置は、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れ、且つ少なくともドリフト領域２内に形成されたＰ型の第２の電界緩和領域２５を更に備える。第２の電界緩和領域２５は、ソース電極１３にオーミック接続している。溝５の両側に、第２の電界緩和領域２５があることで、第２の電界緩和領域２５から発生する空乏層が溝５の角部への電界集中を抑制することができる。半導体装置の耐圧を高めることができる。
【０１６１】
第２の電界緩和領域２５の底部の位置は、溝５の底面の位置よりも深い。第２の電界緩和領域２５は溝５から大きく離れる場合でも、第２の電界緩和領域２５から発生する空乏層が溝５の角部に届く。トランジスタのオン動作時に、第２の電界緩和領域２５から発生する空乏層による抵抗が減少し、低損失な半導体装置が形成できる。
【０１６２】
溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図１６に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１６に示す半導体装置を製造可能である。
【０１６３】
図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１６に示す半導体装置を製造可能である。
【０１６４】
第１の電界緩和領域２３を形成した後、図２Ｌに示すように、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第７の工程）。ドリフト領域２を露出させる製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【０１６５】
ドリフト領域２を露出させる工程において、エッチングマスクとして層間絶縁膜９を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、ドリフト領域２を露出できる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクがいらないことで、製造コストが低い製造方法が提供できる。
【０１６６】
図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。
【０１６７】
図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。
【０１６８】
図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。
【０１６９】
ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。
【０１７０】
［第５実施形態の説明］
図２０を参照して、第５実施形態に係わる半導体装置の構成を説明する。第５実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、第５実施形態に係わる半導体装置では、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れた位置に保護溝２７が形成されている。第２の電界緩和領域２５は、少なくとも保護溝２７の底面の下方に形成されている。その他の構成は、図１に示した半導体装置と同じであり説明を省略する。
【０１７１】
保護溝２７は、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る深さの溝である。溝５の底面の深さは、保護溝２７の深さと同じである。第２の電界緩和領域２５は、保護溝２７の底面の下方のみならず、保護溝２７の側面上にも形成されている。保護溝２７の底面の直下に、コンタクト領域２６が形成されている。保護溝２７の内部は、ソース電極１３が埋め込まれている。ソース電極１３は、保護溝２７の底面に表出するコンタクト領域２６及び保護溝２７の側面に表出する第２の電界緩和領域２５に接触している。
【０１７２】
図２０に示す半導体装置の動作は、図１に示す半導体装置の動作とほぼ同じである。ただし、溝５の角部は第１の電界緩和領域２３及び第２の電界緩和領域２５の両方から発生する空乏層により保護されているため、耐圧向上の効果は大きい。
【０１７３】
次に、図２１Ａ〜図２１Ｃを参照して、図２０に示した半導体装置を製造する際の処理手順について説明する。
【０１７４】
先ず、図２Ａ及び図２Ｂに示した工程と同じ処理を実施する。
【０１７５】
溝５を形成する工程で、図２１Ａに示すように、溝５と同時に保護溝２７を同時に形成する。具体的には、溝５及び保護溝２７が形成される領域に開口を有するマスク層１４を形成する。マスク層１４を用いて、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通し、ドリフト領域２に至る溝５及び保護溝２７を同時に形成する。溝５及び保護溝２７は同じ深さとなる。
【０１７６】
図２１Ｂに示すように、溝５を遮蔽し、保護溝２７が形成された領域に開口を有するレジストパターン２０を、マスク層１４の上に形成する。レジストパターン２０は溝５を保護することを主な目的とし、露光で少し合わせずれが発生しても半導体装置の信頼性に影響しない。
【０１７７】
図１７Ｂに示す工程と同様な処理を行い、第２の電界緩和領域２５を形成する。第２の電界緩和領域２５の形成において、不入物の注入角度は、Ｎ＋型炭化珪素基体１の表面の法線に対して一定の角度を傾ける。これにより、保護溝２７の底面のみらならず側面にも不純物を注入することができる。不純物として、アルミニウム、ボロンなどを用いることができる。例えば、アルミニウムの場合、注入角度を５ｄｅｇだけ傾け、注入深さを０．５μｍとし、不純物濃度を２×１０１８ｃｍ−３とすればよい。
【０１７８】
図１７Ｄに示す工程と同様な処理を行い、コンタクト領域２６を保護溝２７の底面の直下に選択的に形成する。この時に使用するレジストマスクは、図２１Ｂに示したレジストパターン２０と同じものでも構わない。第２の電界緩和領域２５の場合と異なり、コンタクト領域２６の形成において、不純物注入角度は傾けずに行うことが好適である。また、ソース電極１３との間で電気的に低抵抗な接続を容易に取るために、不純物注入濃度は高濃度であることが好ましい。例えば、アルミニウムの場合、注入深さを０．１μｍとし、不純物濃度を１×１０２０ｃｍ−３とすればよい。
【０１７９】
図２Ｄ〜図２Ｆに示す工程と同じ処理を実施して、溝５の底面の直下に第１の電界緩和領域２３を形成する。この時、保護溝２７に第１の電界緩和領域２３は形成しない。
【０１８０】
図２Ｇ（ａ）、（ｂ）〜図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図２１Ｃに示すように、溝５及び保護溝２７の内部の各々に、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９及びアノード領域１５が形成される。
【０１８１】
溝５の内部に形成されたゲート絶縁膜７、ゲート電極８、層間絶縁膜９及びアノード領域１５を保護するために、溝５が形成されていた領域にレジストパターン２０’を形成する。レジストパターン２０’の開口からは、保護溝２７が形成されていた領域が表出している。続いて、保護溝２７の内部に形成されたゲート絶縁膜７、ゲート電極８、層間絶縁膜９及びアノード領域１５を等方性エッチング法により除去する。例えば、ゲート絶縁膜７がシリコン酸化膜からなり、ゲート電極８がポリシリコンからなり、層間絶縁膜９がシリコン酸化膜からなる場合、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）を混ぜたフッ硝酸エッチング液を用いて、等方性エッチングを実施できる。続いて、レジストパターン２０’を除去し、図２Ｐ（ａ）、（ｂ）及び図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施する。これにより、図２０に示す半導体装置が完成する。
【０１８２】
＜第５実施形態の効果＞
第５実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にアノード領域１５が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【０１８３】
また、ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設されたアノード領域１５とソース電極１３とをオーミック接続させることにより、アノード領域１５とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。
【０１８４】
一般的に炭化珪素トランジスタの場合には、シリコントランジスタと比較してドレイン電界が高くなる。このため、ゲート絶縁膜７の底部の厚さを厚くする等の対策が必要となり、トランジスタのオン抵抗が悪化していた。第５実施形態の半導体装置では、溝５の内部の一部にＰ型のアノード領域１５を埋込、溝５の底部でアノード領域１５とドリフト領域２とが接合している。このため、トランジスタがオフ時にゲート絶縁膜７底部に印加されるドレイン電界を緩和することができる。その結果、トランジスタのオン抵抗の悪化を抑制しつつ、溝５の底部にも還流ダイオードを内蔵した低損失な半導体装置を提供することができる。
【０１８５】
一般的に炭化珪素トランジスタの場合、シリコントランジスタに比べてドレイン電界が高くなるため、溝５の角部に電界集中して、耐圧が弱くなる。溝５の底部と角部を保護するために、溝５の底部全部にＰ領域を形成する等の対策が必要となる。溝５の底部全面にＰ型の半導体領域を作ると、アノード領域１５の底部にもＰ型の半導体領域を形成され、アノード領域１５とドリフト領域２とからなるダイオード部はＰＮダイオードになってしまう。還流動作時の損失を低減した低損失な半導体装置を提供することが出来なくなる。ゲート電極８の下部にだけＰ型の半導体領域として第１の電界緩和領域２３を形成する。第１の電界緩和領域２３から発生する空乏層が溝５の底部と角部の電界集中を保護できる。この上、アノード領域１５の下部には第１の電界緩和領域２３を形成しないので、還流動作時の損失を低減できて、高い耐圧と低損失な半導体装置を提供することが出来る。
【０１８６】
第１の電界緩和領域２３は、溝５の角部に接している。第１の電界緩和領域２３から発生する空乏層が溝５の角部を覆い、溝５の角部への電界集中を緩和できる。
【０１８７】
アノード領域１５は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域１５の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０１８８】
アノード領域１５を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０１８９】
半導体装置は、溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れ、且つ少なくともドリフト領域２内に形成されたＰ型の第２の電界緩和領域２５を更に備える。第２の電界緩和領域２５は、ソース電極１３にオーミック接続している。溝５の両側に、第２の電界緩和領域２５があることで、第２の電界緩和領域２５から発生する空乏層が溝５の角部への電界集中を抑制することができる。半導体装置の耐圧を高めることができる。
【０１９０】
第２の電界緩和領域２５の底部の位置は、溝５の底面の位置よりも深い。第２の電界緩和領域２５は溝５から大きく離れる場合でも、第２の電界緩和領域２５から発生する空乏層が溝５の角部に届く。トランジスタのオン動作時に、第２の電界緩和領域２５から発生する空乏層による抵抗が減少し、低損失な半導体装置が形成できる。
【０１９１】
溝５からＮ＋型炭化珪素基体１の主面に平行な方向に離れた位置に保護溝２７が形成され、第２の電界緩和領域２５は、保護溝２７の底面の下方に形成されている。保護溝２７を形成した後に、保護溝２７の底面から不純物を注入することにより、第２の電界緩和領域２５を形成することができる。第２の電界緩和領域２５を形成するために、第４実施形態に比べて、低いエネルギーで不純物を注入すればよい。つまり、高エネルギーで不純物を注入しなくでも、第２の電界緩和領域２５を深く形成することができる。低コストな半導体装置を形成できる。
【０１９２】
保護溝２７と溝５を形成した後に、第２の電界緩和領域２５を形成することにより、図２０に示しすように、第２の電界緩和領域２５の深さを溝５より深く形成できる。第４実施形態に比べて、より浅く不純物を注入しても、第２の電界緩和領域２５を溝５より深く形成できる。
【０１９３】
溝５の底面の深さは、保護溝２７の深さと同じである。保護溝２７と溝５を同時に形成できる。この上、第２の電界緩和領域２５の底面は溝５の底面よりも深くなる。低コストな半導体装置を形成できる。さらに、コンタクトホール１０をセルフアラインで形成でき、マスクによる合わせずれは生じない。
【０１９４】
溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成する（第４の工程）。これにより、ゲート絶縁膜７を介してゲート電極８により囲まれたコンタクトホール１０が形成される。コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。この製方法を用いることにより、図２０に示した溝５内にゲート電極８及びアノード領域１５を同時に形成できる。また、上記した製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図２０に示す半導体装置を製造可能である。
【０１９５】
図２Ｄ及び図２Ｅに示すように、第１の電界緩和領域２３を形成する（第６の工程）。第１の電界緩和領域２３の製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図２０に示す半導体装置を製造可能である。
【０１９６】
第１の電界緩和領域２３を形成した後、図２Ｌに示すように、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第７の工程）。ドリフト領域２を露出させる製造方法は一般的に半導体装置の製造によく使われるもので、低コストで図１に示す半導体装置を製造可能である。
【０１９７】
ドリフト領域２を露出させる工程において、エッチングマスクとして層間絶縁膜９を用いて異方性エッチングを行い、コンタクトホール１０の底部を選択的に除去する。これにより、マスク使用せず、ドリフト領域２を露出できる。設計ルールに依存せず、高集積度デバイスを形成でき、マスクがいらないことで、製造コストが低い製造方法が提供できる。
【０１９８】
溝５を形成し（第１の工程）、溝５の底面及び側面にゲート絶縁膜７を形成し（第２の工程）、ゲート絶縁膜７の上にゲート電極８を形成し（第３の工程）、ゲート電極８の上に層間絶縁膜９を形成し（第４の工程）、コンタクトホール１０の底面に、ドリフト領域２を露出させる（第５の工程）。第１の工程において、保護溝２７と溝５が同時に形成される。保護溝２７と溝５を形成するための露光工程が一回になり、製造コストの低減が可能である。製造コスト低い製造方法が提供できる。
【０１９９】
なお、保護溝２７は溝５と別の工程で形成してもかまわない。この場合、保護溝２７は溝５と違う深さで形成できる。保護溝２７及び第２の電界緩和領域２５の深さが溝５より浅い場合、第２の電界緩和領域２５から発生する空乏層が溝５の角部まで伸びない可能性ができてくる。しかし、ＭＯＳＦＥＴのオン抵抗が低減できる。用途に合わせて半導体装置を設計でき、設計自由度が増加できる。
【０２００】
図２Ｈ（ａ）、（ｂ）に示すように、ゲート電極８のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝５の幅の１／２より小さい値にする。このため、溝５をポリシリコンで完全に埋めることなく、溝５の側面と底面に堆積されるポリシリコンの膜厚がほぼ均一になる。従って、マスクを使用することなく、溝５の内部に存在するゲート電極８のポリシリコン及びゲート絶縁膜７をエッチングすることにより、溝５の底面にドリフト領域２を露出させることができる。そして、マスクを使用しないことにより、マスク設計時の設計ルールによる寸法制限がなくなり、更なる集積化が可能となる。また、マスクによる合わせずれの発生を回避することができる。
【０２０１】
図２Ｋに示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。
【０２０２】
図２Ｊに示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッド（図２Ｑ（ｂ）の符号１３’で示す部分）を同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。
【０２０３】
ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポりシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝底部の一部にドリフト領域を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。
【０２０４】
［第６実施形態の説明］
次に、本発明の第６実施形態について説明する。図２２〜図２８は、本発明の第６実施形態に係わる半導体装置の構成を示す平面レイアウト図である。図２２〜図２８に示す平面レイアウト図は、図１に示した半導体装置の断面図の、ソース電極１３を除去した状態を、上方（ソース電極１３側）から見た図である。図２２〜図２８には、互いに隣接する溝５どうしの間隔であるゲートピッチ１６、互いに隣接する半導体装置のゲート間距離１７、溝５とコンタクトホール１０との間の距離１８の位置関係が示されている。図２２に示すＡ−Ａ’切断面が図１に示す半導体装置の断面に対応する。
【０２０５】
なお、第６実施形態の平面レイアウトは、前述した図１の半導体装置に対応付けて説明するが、他の実施形態についても適用することができる。以下、図２２〜図２８に示した各平面レイアウトについて説明する。
【０２０６】
図２２に示す半導体装置においては、コンタクトホール１０が溝５内に断続的に形成されている。コンタクトホール１０が形成されている部分の溝５の幅がコンタクトホール１０が形成されていない部分の溝５の幅より広くなっている。即ち、コンタクトホール１０は、Ｎ＋型炭化珪素基体１の表面（平面）方向に対して、溝５内に離散的に複数個形成され、コンタクトホール１０が形成された部分の溝５の幅は、コンタクトホール１０が形成されていない部分の溝５の幅よりも広くされている。
【０２０７】
このような構成とすることにより、溝５とコンタクトホール１０との間の距離１８を保持したまま、溝５の周囲長（トランジスタのチャネル幅）を長くすることができる。トランジスタのオン抵抗を低減した低損失な半導体装置を提供することができる。
【０２０８】
図２３に示す半導体装置においては、コンタクトホール１０が配置される位置が、互い違いとなっている。即ち、溝５は、Ｎ＋型炭化珪素基体１の表面（平面）方向に対して直線状に複数本形成されている。コンタクトホール１０は、Ｎ＋型炭化珪素基体１の表面（平面）方向に対して溝５内に離散的に複数個形成されている。隣り合う溝５に形成されたコンタクトホール１０は、互いに違いに配置されている。隣接する２つの溝５との間において、コンタクトホール１０が配置される位置は、溝５が伸びている方向へ、コンタクトホール１０間の距離の１／２だけずれている。
【０２０９】
このような構成とすることにより、互いに隣接する半導体装置のゲート間距離１７を図２２に示す例と同様に保持した状態で、ゲートピッチ１６をより一層縮めることができる。トランジスタのオン抵抗を低減した低損失な半導体装置を提供することができる。
【０２１０】
図２４に示す半導体装置においては、溝５が格子状に形成されており、コンタクトホール１０が格子の交点に形成されている。即ち、溝５は、Ｎ＋型炭化珪素基体１の表面（平面）に対してメッシュ状に形成され、コンタクトホール１０は、メッシュの交点に離散的に複数配置されている。複数の溝５が一方向に配列されているのみならず、当該一方向に直交する他の一方向にも配列されている。配列された２つの溝５の交点にコンタクトホール１０が配置される。このような構成とすることにより、溝５とコンタクトホール１０との間の距離１８を保持した状態で、溝５の密度を高くすることができ、トランジスタのオン抵抗を低減した低損失な半導体装置を制御性良く形成することができる。
【０２１１】
図２５に示す半導体装置においては、溝５が六角メッシュ状に形成された、いわゆるハニカム構造を有し、コンタクトホール１０がメッシュの交点に形成されている。このような構成とすることにより、溝５とコンタクトホール１０との間の距離１８を保持した状態で、ハニカム構造の密度を高くすることができる。トランジスタのオン抵抗を低減した低損失な半導体装置を制御性良く形成することができる。
【０２１２】
なお、本実施形態においては、格子状（図２４）及び六角メッシュ状（図２５）の場合について説明したが、円形やその他の多角形メッシュ形状においてもメッシュの交点にコンタクトホール１０を配置することによって同様の効果を発揮する。
【０２１３】
図２６、図２７、図２８においては、コンタクトホール１０が溝５に対して平行となる線状に形成されている。図２６に示す半導体装置においては、複数の溝５が一方向に互いに平行に延びており、溝５各々の内部に、直線状のコンタクトホール１０も、同じ方向に延びている。図２７に示す半導体装置においては、複数の溝５が直交する２つの方向に延びており、コンタクトホール１０は、溝５の内部において、直交する２つの方向に延びている。図２８に示す半導体装置においては、ハニカム構造の内部に、ハニカム構造を有するコンタクトホール１０が形成されている。
【０２１４】
このような構成とすることにより、アノード領域１５の直上で、アノード領域１５とソース電極１３とが接続される。アノード領域１５とソース電極１３をより低抵抗に接続することができる。ダイオードの損失を低減した低損失な半導体装置を提供することができる。
【０２１５】
なお、第６実施形態において、半導体装置の最外周部に、耐圧を向上させるためのガードリングや終端構造からなる電解緩和構造を有していても良い。また、前述した実施形態においては、アノード領域１５のポリシリコンの導電型をＮ型として記載したが、Ｐ型でも良い。
【０２１６】
［第７実施形態の説明］
図２９を参照して、第７実施形態に係わる半導体装置の構成を説明する。第７実施形態に係わる半導体装置は、図１の半導体装置と対比して、次の点が相違する。即ち、層間絶縁膜９を介してゲート電極８により囲まれたコンタクトホール１０の内部には、Ｐ型のアノード領域１５ではなく、ソース電極１３の一部がアノード領域として埋め込まれている。層間絶縁膜９は、ゲート電極８の内側の側面とソース電極１３との側面との間を離間している。コンタクトホール１０内に埋め込まれたソース電極１３の底面は、「第１導電型の半導体領域」の一例としてのＮ型のドリフト領域２と接合してダイオードを形成する。ソース電極１３はダイオードのアノード極として機能する。ソース電極１３（アノード領域）は、ドリフト領域２とは異なる種類の材料、例えば、ドリフト領域２とはバンドギャップが異なる半導体材料で形成されている。
【０２１７】
また、ゲート電極８の底面にゲート絶縁膜７を介して、Ｐ型の第１の電界緩和領域２３が配置されていない。ゲート電極８の底面はゲート絶縁膜７を介してドリフト領域２に隣接している。
【０２１８】
その他の構成は、図１に示した半導体装置と同じであり説明を省略する。
【０２１９】
次に、図３０Ａ〜図３０Ｊを参照して、図２９に示した半導体装置を製造する際の処理手順について説明する。
【０２２０】
先ず、図２Ａ〜図２Ｃに示す工程と同じ処理を実施して、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。
【０２２１】
次に、図３０Ａ（ａ）、（ｂ）に示すように、図２Ｇ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７を形成する。なお、図３０Ａ〜図３０Ｊの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。
【０２２２】
次に、図３０Ｂ（ａ）、（ｂ）に示すように、図２Ｈ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料を堆積する。
【０２２３】
次に、図３０Ｃ（ａ）、（ｂ）に示すように、図２Ｉ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８のパッド部を形成するためのパターニングを行う。
【０２２４】
次に、図３０Ｄ（ａ）、（ｂ）に示すように、図２Ｊ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８となるポリシリコンのエッチングを行う。
【０２２５】
次に、図３０Ｅ（ａ）、（ｂ）に示すように、図２Ｋ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７のエッチングを行う。
【０２２６】
次に、図３０Ｆ（ａ）、（ｂ）に示すように、図２Ｌ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。
【０２２７】
次に、図２Ｏ（ａ）、（ｂ）工程と同じ処理を実施して、先ず、図３０Ｇ（ａ）、（ｂ）に示すように、ゲート電極８のパッド部分を露出させるためのレジスト１４”をパターニングする。そして、図３０Ｈ（ａ）、（ｂ）に示すように、レジスト１４”をマスク層として層間絶縁膜９のエッチングを行う。
【０２２８】
次に、図３０Ｉ（ａ）、（ｂ）に示すように、図２Ｐ（ａ）、（ｂ）工程と同じ処理を実施して、ソース電極１３、及びドレイン電極１２を形成する。本実施形態では、図２Ｐ（ａ）、（ｂ）に示すアノード領域１５の代わりに、ソース電極１３の一部がコンタクトホール１０の内部に埋め込まれ、溝５の底面の一部、即ち、コンタクトホール１０の底面に露出するドリフト領域２と接するソース電極１３が形成される。
【０２２９】
次に、図３０Ｊ（ａ）、（ｂ）に示すように、図２Ｑ（ａ）、（ｂ）工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図２９に示す半導体装置が完成する。
【０２３０】
図２９に示す半導体装置の動作のうち、ゲート電極８の印加電圧に応じたトランジスタのオン／オフ動作は、図１の半導体装置と同じである。ただし、ソース電極１３の電位を基準として、ドレイン電極１２に所定の負の電圧を印加した場合、Ｐ型ウェル領域３及びソース電極１３をアノードとし、ドリフト領域２をカソードとするダイオードに還流電流が流れる。
【０２３１】
＜第７実施形態の効果＞
第７実施形態に係る半導体装置では、溝５の内部にゲート電極８と共にソース電極１３の一部（アノード領域）が形成され、溝５の底面においてダイオードが形成される。これにより、Ｎ＋型炭化珪素基体１における素子の面積効率を向上して、集積度を高めることができる。また、還流動作時の損失を低減した低損失な半導体装置を提供することができる。
【０２３２】
ソース電極１３の一部（アノード領域）は、ゲート電極８を貫通するように形成されたコンタクトホール１０に埋設され、ドリフト領域２との間にダイオードを形成している。これにより、ソース電極１３は、ダイオードにおけるアノードとしての機能、及びトランジスタにおけるソース電極としての機能を有することになり、ソース電極１３とソース電極１３間の寄生抵抗の抵抗値を低減できる。その結果、還流動作時の損失を低減することができる。
【０２３３】
ソース電極１３（アノード領域）は、ドリフト領域２とは異なる種類の材料で形成され、アノード領域の底面は、ドリフト領域２と接合してユニポーラ型のダイオードを形成している。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０２３４】
ソース電極１３（アノード領域）を、ドリフト領域２とバンドギャップが異なる半導体材料（例えば、シリコン）で形成することができる。これにより、ヘテロ接合によるユニポーラダイオードを内蔵することができる。ユニポーラダイオードは、ＰＮ接合ダイオード（バイポーラダイオード）と比べて逆回復電荷を抑制できるため、低損失な半導体装置を提供することができる。
【０２３５】
図３０Ｅ（ａ）、（ｂ）に示す工程を異方性エッチングとすることで、溝５の底においてゲート電極８と溝５の底部に挟まれるゲート絶縁膜７を犠牲とすることなく、ドリフト領域２を露出することができ、半導体装置の信頼性を向上させることができる。逆に、等方性エッチングの場合は、溝５の底にゲート電極８と溝５の底部に挟まれるゲート絶縁膜も一緒にエッチングされ、ゲート電極８と溝５の底の間に空間が形成される可能性があり、素子動作の信頼性に影響が出る。
【０２３６】
図３０Ｄ（ａ）、（ｂ）に示したゲート電極８のポリシリコンのエッチングを行う工程において、一部の領域をマスク層１４’で保護することにより、ゲート電極８と、ゲート電極８に電位を印加するパッドを同時に形成することが可能になる。このため、トータルの製造工程を簡易化でき、製造工程によるばらつきが減少させ、素子の信頼性が高くなる。
【０２３７】
ゲート電極８の上に層間絶縁膜９を形成する工程において、熱酸化法を用いる。ゲート電極８のポリシリコンと炭化珪素上に形成される酸化膜はポリシリコンのほうが厚い、このため、炭化珪素表面の酸化膜だけを除去し、ポリシリコン表面の酸化膜を残すことが出来る。このような工程を実施することで、マスクを使用ぜず、セルフアラインで溝５の底部の一部にドリフト領域２を露出させることが出来る。これによって、マスク設計ルール上において、寸法制限が無くなり、更なる高集積化ができる。
【０２３８】
［第８実施形態の説明］
図３１を参照して、第８実施形態に係わる半導体装置の構成を説明する。第８実施形態に係わる半導体装置は、図１に示す半導体装置と対比して、次の点が相違する。即ち、図１に示す半導体装置では、ゲート絶縁膜７の底面が溝５の底部に接しているが、図３１に示す半導体装置では、ゲート電極８を囲む絶縁膜（７ｂ、９）の底面と溝５の底部との間にアノード領域１５の一部が配置されている。すなわち、溝５の底部全体がアノード領域１５と接している。なお、ゲート電極８を囲む絶縁膜（７ｂ、９）には、ゲート絶縁膜７ｂと層間絶縁膜９とが含まれる。ゲート絶縁膜７ｂは、ゲート電極８の外側の側面上に配置され、ゲート電極８の外側の側面とドリフト領域２、Ｐ型ウェル領域３及びＮ＋型ソース領域４との側面との間を離間している。層間絶縁膜９は、ゲート電極８の底面、内側の側面及び上面上に配置され、ゲート電極８の底面、内側の側面及び上面とアノード領域１５及びソース電極１３との間を離間している。
【０２３９】
また、図１の半導体装置と対比して、図３１に示す半導体装置は、ゲート電極８の下方に、ゲート絶縁膜７及びアノード領域１５を介して、Ｐ型の第１の電界緩和領域２３が配置されていない。ゲート電極８の底面は、ゲート絶縁膜７及びアノード領域１５を介してドリフト領域２に隣接している。
【０２４０】
その他の構成は、図１に示した半導体装置と同じであり説明を省略する。
【０２４１】
次に、図３２Ａ〜図３２Ｄを参照して、図２９に示した半導体装置を製造する際の処理手順について説明する。
【０２４２】
先ず、図２Ａ〜図２Ｃに示す工程と同じ処理を実施して、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。
【０２４３】
次に、図３２Ａ（ａ）、（ｂ）に示すように、図２Ｇ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７ｂを形成する。但し、図２Ｇ（ａ）、（ｂ）工程と異なり、溝５の底部に形成されるゲート絶縁膜７ｂの厚さが、溝５の側壁に形成されるゲート絶縁膜７ｂより厚くなるような条件のもとで、ゲート絶縁膜７ｂを形成する。例えば、熱酸化法を採用した場合、Ｃ面が表出した炭化珪素基板を酸素雰囲気中で、１１００℃程度に加熱することにより、溝５の側壁より底面に形成される酸化膜が厚くなる。なお、図３２Ａ〜図３２Ｄの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。
【０２４４】
次に、図２Ｈ〜図２Ｊに示す工程と同じ処理を実施して、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料（ポリシリコン）を堆積し、エッチングする。
【０２４５】
次に、図３２Ｂ（ａ）、（ｂ）に示すように、図２Ｋ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート絶縁膜７ｂのエッチングを行う。但し、図２Ｋ（ａ）、（ｂ）工程と異なり、エッチング法として等方性エッチング法を用いる。例えば、５％のフッ酸洗浄でゲート絶縁膜７ｂの等方性エッチングが可能である。図３２Ｂ（ａ）、（ｂ）に示した処理を行うことにより、溝５の底面とドリフト領域２との間のゲート絶縁膜７ｂを除去して、溝５の底面からドリフト領域２の一部を露出させることができる。ゲート絶縁膜７ｂは、ゲート電極８の外側の側面とドリフト領域２、Ｐ型ウェル領域３及びＮ＋型ソース領域４との側面との間に残される。
【０２４６】
次に、図３２Ｃ（ａ）、（ｂ）に示すように、図２Ｌ（ａ）、（ｂ）工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。具体的には、層間絶縁膜９は、ゲート電極８の底面、内側の側面及び上面上に形成される。これにより、ゲート電極８は、ゲート絶縁膜７ｂ及び層間絶縁膜９により覆われる。ゲート電極８の底面に形成された層間絶縁膜９は、溝５の底部に表出するドリフト領域２から離間している。
【０２４７】
次に、図３２Ｄ（ａ）、（ｂ）に示すように、図２Ｍ（ａ）、（ｂ）工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料からなるアノード領域１５を堆積する。ドリフト領域２とは異なる種類の材料は、メタル材料或いは半導体材料である。アノード領域１５として半導体材料を用いる場合、堆積方法はＣＶＤ法が好適である。アノード領域１５としてメタル材料を用いる場合、堆積方法はＭＯＣＶＤ法が好適である。アノード領域１５の一部は、コンタクトホール１０の内部に埋め込まれる。更に、コンタクトホール１０の内部に埋め込まれたアノード領域１５の一部は、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれる。ゲート電極８とアノード領域１５とは層間絶縁膜９により絶縁されている。
【０２４８】
次に、図２Ｎ（ａ）、（ｂ）に示す工程と同じ処理を実施して、アノード領域１５をエッチングして、Ｎ＋型ソース領域４の主面を露出させる。
【０２４９】
次に、図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施して、層間絶縁膜９をエッチングして、ゲート電極８のパッド部分を露出させる。その後、図２Ｐ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３及びドレイン電極１２を形成する。その後、図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図３１に示す半導体装置が完成する。
【０２５０】
図３１に示す半導体装置の基本的な動作は、図１の半導体装置と同じである。ただし、図１の半導体装置とは異なり、溝５の底部全体において、ドリフト領域２とアノード領域１５が接合してユニポーラ型のダイオードを形成している。このため、ダイオードの環流動作におけるダイオードのオン抵抗が更に低減し、低損失なダイオードを提供することができる。
【０２５１】
＜第８実施形態の効果＞
アノード領域１５の一部がゲート電極８の下部に形成されている。これにより、ドリフト領域２とアノード領域１５との接合面積が増加するため、ダイオードの環流動作におけるオン抵抗が更に低減し、低損失なダイオードを提供することができる。
【０２５２】
図３２Ａ（ａ）、（ｂ）に示す工程において、溝５の底部に形成されるゲート絶縁膜７ｂの厚さが、溝５の側壁に形成されるゲート絶縁膜７ｂより厚くなるような条件のもとで、ゲート絶縁膜７ｂを形成する。後の工程で、ゲート絶縁膜７ｂの等方性エッチングを行う場合、溝５の底部に形成されたゲート絶縁膜７ｂのエッチング速度は、溝５の側壁に形成されたゲート絶縁膜７ｂのエッチング速度よりも早いため、溝５の側壁に形成されたゲート絶縁膜７ｂを残し、溝５の底部に形成されたゲート絶縁膜７ｂを選択的に除去することができる。また、ゲート絶縁膜７ｂの選択的エッチングを自己整合的に行うことができるため、マスク合わせズレがなく、信頼性の高い半導体素子を提供できる。
【０２５３】
図３２Ａ（ａ）、（ｂ）に示す工程において、等方性エッチング法を用いる。溝５の底部にドリフト領域２を露出させるために、ゲート絶縁膜７ｂを等方性エッチング方により除去する。これによって、溝５の底部とゲート電極８に挟まれたゲート絶縁膜７ｂも除去できる。溝５の底面に全部露出することができ、アノード領域１５と溝５底部の接合面積が大きくなる。素子の電気特性が向上し、低損失な半導体素子を提供できる。
【０２５４】
［第９実施形態の説明］
図３３を参照して、第９実施形態に係わる半導体装置の構成を説明する。第９実施形態に係わる半導体装置は、図２９に示す半導体装置と対比して、コンタクトホール１０の内部にソース電極１３の一部が埋め込まれている点で一致しているが、ゲート電極８及びコンタクトホール内に埋め込まれたソース電極１３と溝５の底部の間には、アノード領域（２１、２２）が配置されている点で相違する。一方、第９実施形態に係わる半導体装置は、図３１に示す半導体装置と対比して、溝５の底面全体にアノード領域が配置されている点で一致するが、コンタクトホール１０内にはソース電極１３の一部が埋設されている点で相違する。
【０２５５】
図３３に示す半導体装置は、ドリフト領域２とは異なる材料からなるアノード領域として、第１アノード領域２１及び第２アノード領域２２を有する。第１アノード領域２１は、コンタクトホール１０の底部に配置され、コンタクトホール１０に埋め込まれたソース電極１３と電気的に低抵抗に接触している。第２アノード領域２２は、ゲート電極８の下方に配置され、ゲート絶縁膜７ｂによりゲート電極８から電気的に絶縁されている。
【０２５６】
第１アノード領域２１は第２アノード領域２２に挟まれている。第１アノード領域２１及び第２アノード領域２２は、溝５の底部においてドリフト領域２に接している。また、第２アノード領域２２とドリフト領域２の内蔵電位は、第１アノード領域２１とドリフト領域２の内蔵電位より大きい。また、第１アノード領域２１と第２アノード領域２２はソース電極に電気的に低抵抗に接続している。
【０２５７】
第１アノード領域２１と第２アノード領域２２はメタル材料或いは半導体材料で形成される。一例として、第１アノード領域２１がＮ型ポリシリコンからなり、第２アノード領域２２がＰ型ポリシリコンからなる場合について説明する。
【０２５８】
次に、図３４Ａ〜図３４Ｃを参照して、図３３に示した半導体装置を製造する際の処理手順について説明する。
【０２５９】
先ず、図２Ａ〜図２Ｃに示す工程と同じ処理を実施して、Ｎ＋型ソース領域４及びＰ型ウェル領域３を貫通してドリフト領域２に至る溝５を形成する。
【０２６０】
次に、図３２Ａ（ａ）、（ｂ）に示す工程と同じ処理を実施して、溝５の底部の膜厚が溝５の側壁の膜厚よりも厚くなるようにゲート絶縁膜７ｂを形成する。
【０２６１】
次に、図２Ｈ〜図２Ｊに示す工程と同じ処理を実施して、ゲート絶縁膜７の表面にゲート電極８となるゲート電極材料（ポリシリコン）を堆積し、エッチングする。
【０２６２】
次に、図３２Ｂ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート絶縁膜７ｂのエッチングを行う。
【０２６３】
次に、図３２Ｃ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。これにより、ゲート電極８は、ゲート絶縁膜７ｂ及び層間絶縁膜９により覆われる。ゲート電極８の底面に形成された層間絶縁膜９は、溝５の底部に表出するドリフト領域２から離間している。
【０２６４】
次に、図２Ｍ（ａ）、（ｂ）工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料からなる第２アノード領域２２を堆積する。第２アノード領域２２として半導体材料（例えば、Ｐ型ポリシリコン）を用いる場合、堆積方法はＣＶＤ法が好適である。第２アノード領域２２としてメタル材料を用いる場合、堆積方法はＭＯＣＶＤ法が好適である。第２アノード領域２２の一部は、コンタクトホール１０の内部に埋め込まれる。更に、コンタクトホール１０の内部に埋め込まれた第２アノード領域２２の一部は、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれる。ゲート電極８と第２アノード領域２２とは層間絶縁膜９により絶縁されている。
【０２６５】
次に、図３４Ａ（ａ）、（ｂ）に示すように、第２アノード領域２２のエッチングを行う。エッチングはマスクを使用せずにセルフアラインで行う。エッチング量は溝５の底部にドリフト領域２が露出する量に設定する。図３４Ａ（ａ）、（ｂ）に示した処理を行うことにより、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれた第２アノード領域２２を残し、その他の第２アノード領域２２を選択的に除去することができる。なお、図３４Ａ〜図３４Ｃの各々の（ｂ）は、同図（ａ）のｂ−ｂ切断面に沿った断面図を示し、溝５の終端の形状を示している。
【０２６６】
次に、図３４Ｂ（ａ）、（ｂ）に示すように、図２Ｍ（ａ）、（ｂ）工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料（例えば、Ｎ型ポリシリコン）からなる第１アノード領域２１を堆積する。なお、Ｎ型ポリシリコンを形成するには、例えば、ポリシリコンを堆積した後に、９５０℃の塩化ホスホリル（ＰＯＣＬ３）を用いたアニール処理を行い、ポリシリコンにリン（Ｐ）がドーピングすればよい。
【０２６７】
次に、図３４Ｃ（ａ）、（ｂ）に示すように、第１アノード領域２１のエッチングを行う。エッチングはマスクを使用せずにセルフアラインで行う。エッチング量は、溝５の底部に第１アノード領域２１が残り、且つ、第１アノード領域２１の膜厚が第１アノード領域２１の膜厚より薄くなるように設定する。露出する量に設定する。
【０２６８】
次に、図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施して、層間絶縁膜９をエッチングして、ゲート電極８のパッド部分を露出させる。その後、図２Ｐ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３及びドレイン電極１２を形成する。その後、図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図３３に示す半導体装置が完成する。
【０２６９】
図３３に示す半導体装置の基本的な動作は、図３１の半導体装置と同じである。ただし、図３１の半導体装置とは異なり、トランジスタがオフの状態において、第２アノード領域２２とドリフト領域２の内蔵電位が、第１アノード領域２１とドリフト領域２の内蔵電位より大きいことにより、以下に示す作用効果が得られる。
【０２７０】
＜第９実施形態の効果＞
第１アノード領域２１とドリフト領域２の内蔵電位は、第２アノード領域２２とドリフト領域２の内蔵電位より小さい。これにより、第２アノード領域２２とドリフト領域２との間に形成される空乏層の幅が、第１アノード領域２１とドリフト領域２の間に形成される空乏層幅より大きくなる。第２アノード領域２２は第１アノード領域２１の両側に配置されることで、第２アノード領域２２の空乏層が、第１アノード領域２１の端部へのドレイン電界の集中を緩和する。これにより、半導体素子の耐圧が向上する。また、ダイオードの還流動作時、第１アノード領域２１とドリフト領域２の内蔵電位が小さいため、オン抵抗を低減して低損失な半導体装置を提供することができる。このため、低損失かつ高耐圧の半導体装置を提供できる。
【０２７１】
第１アノード領域２１と第２アノード領域２２は同じ半導体材料（例えば、ポリシリコン）により形成されている。このため、不純物の種類を制御することにより、アノード領域（２１、２２）とドリフト領域２の内蔵電位を容易に制御することができる。また、不純物の濃度を制御することにより、ドリフト領域２に広がる空乏層の幅も容易に制御可能である。これにより、半導体装置の低損失化と高耐圧化のための設計が簡単になる。
【０２７２】
［第１０実施形態の説明］
図３５を参照して、第１０実施形態に係わる半導体装置の構成を説明する。第１０実施形態に係わる半導体装置は、図３３に示す半導体装置と対比して、コンタクトホール１０が形成される領域の溝５の底面が、ゲート電極８が形成される領域の溝５の底面の位置よりも浅い点が相違する。また、第１アノード領域がソース電極１３と同じ材料で形成されている点が相違する。よって、第１アノード領域（ソース電極１３の一部）とドリフト領域２との接合面は、第２アノード領域２２とドリフト領域２の接合面の一部よりも浅い。なお、図３５では、コンタクトホール１０が形成される領域の溝５の底面に接する第１アノード領域を、ソース電極１３として表記している。
【０２７３】
次に、図３５に示した半導体装置を製造する際の処理手順について説明する。
【０２７４】
先ず、図２Ａ及び図２Ｂに示す工程と同じ処理を実施して、ドリフト領域２の内部に、Ｐ型ウェル領域３及びＮ＋型ソース領域４を形成する。
【０２７５】
次に、図１３Ｂ〜図１３Ｆに示す工程と同じ処理を実施して、図１３Ｆに示す溝５を形成する。第１アノード領域（ソース電極１３）が形成される領域の溝５の底面は、ゲート電極８が形成される領域の溝５の底面よりも浅い。
【０２７６】
次に、図３２Ａ（ａ）、（ｂ）に示す工程と同じ処理を実施して、溝５の底部の膜厚が溝５の側壁の膜厚よりも厚くなるようにゲート絶縁膜７ｂを形成する。
【０２７７】
次に、図２Ｈ〜図２Ｊに示す工程と同じ処理を実施して、ゲート絶縁膜７ｂの表面にゲート電極８となるゲート電極材料（ポリシリコン）を堆積し、エッチングする。
【０２７８】
次に、図３２Ｂ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート絶縁膜７ｂのエッチングを行う。
【０２７９】
次に、図３２Ｃ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ゲート電極８の上に層間絶縁膜９を形成する。これにより、ゲート電極８は、ゲート絶縁膜７ｂ及び層間絶縁膜９により覆われる。ゲート電極８の底面に形成された層間絶縁膜９は、溝５の底部に表出するドリフト領域２から離間している。
【０２８０】
次に、図２Ｍ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ドリフト領域２とは異なる種類の材料からなる第２アノード領域２２を堆積する。第２アノード領域２２として半導体材料（例えば、Ｐ型ポリシリコン）を用いる場合、堆積方法はＣＶＤ法が好適である。第２アノード領域２２としてメタル材料を用いる場合、堆積方法はＭＯＣＶＤ法が好適である。第２アノード領域２２の一部は、コンタクトホール１０の内部に埋め込まれる。更に、コンタクトホール１０の内部に埋め込まれた第２アノード領域２２の一部は、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれる。ゲート電極８と第２アノード領域２２とは層間絶縁膜９により絶縁されている。
【０２８１】
次に、図３４Ａ（ａ）、（ｂ）に示す工程と同じ処理を実施して、第２アノード領域２２のエッチングを行う。エッチングはマスクを使用せずにセルフアラインで行う。エッチング量は溝５の底部にドリフト領域２が露出する量に設定する。図３４Ａ（ａ）、（ｂ）に示した処理を行うことにより、ゲート電極８の底面に形成された層間絶縁膜９と、溝５の底部に表出するドリフト領域２との間に埋め込まれた第２アノード領域２２を残し、その他の第２アノード領域２２を選択的に除去することができる。
【０２８２】
次に、図２Ｏ（ａ）、（ｂ）に示す工程と同じ処理を実施して、層間絶縁膜９をエッチングして、ゲート電極８のパッド部分を露出させる。その後、図２Ｐ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３及びドレイン電極１２を形成する。ソース電極１３のうち、溝５の底部においてドリフト領域２と接する部分は第１アノード領域を構成する。このため、ソース電極１３の材料として、第２アノード領域２２と電気的に低抵抗で接続できる材料を選ぶことが望ましい。例えば、第２アノード領域がリンをドープしたＰ型ポリシリコンである場合、ソース電極１３（第１アノード領域）としてチタン（Ｔｉ）を用いてることが望ましい。
【０２８３】
その後、図２Ｑ（ａ）、（ｂ）に示す工程と同じ処理を実施して、ソース電極１３とゲート電極８を電気的に絶縁する。以上の工程を経て、図３５に示す半導体装置が完成する。
【０２８４】
図３５に示す半導体装置の基本的な動作は、図３３の半導体装置と同じである。ただし、図３３の半導体装置とは異なり、第１アノード領域（ソース電極１３の一部）とドリフト領域２との接合面は、第２アノード領域２２とドリフト領域２の接合面の一部よりも浅いことにより、以下に示す作用効果が得られる。
【０２８５】
＜第１０実施形態の効果＞
トランジスタがオフの状態において、第２アノード領域２２からドリフト領域２に延びる空乏層は、第１アノード領域（ソース電極１３）よりも多くの領域に形成される。これにより、ドレイン電界を更に緩和することができる。更に、溝５の底部全体においてダイオードが形成されるため、低損失な半導体素子を提供できる。
【０２８６】
以上、本発明の半導体装置の製造方法を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
【０２８７】
例えば、前述した各実施形態では、炭化珪素基板を用いた半導体装置及びその製造方法について説明したが、炭化珪素基板に限らず、バンドギャップの広い半導体材料からなるＮ＋型炭化珪素基体１を用いて第１〜第１０実施形態に係る半導体装置を製造してもよい。バンドギャップの広い半導体材料としては、ＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮ等が挙げられる。
【０２８８】
また、前述した各実施形態では、ゲート電極として、Ｎ型ポリシリコンを用いる例について説明したが、Ｐ型ポリシリコンでも良い。また、他の半導体材料でも良いし、メタル材料等の他の導電性を有する材料を用いても良い。具体的な例としては、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌ等を用いることができる。
【０２８９】
更に、各実施形態では、ゲート絶縁膜７として、シリコン酸化膜を用いる例について説明したが、シリコン窒化膜でも良い。或いは、シリコン酸化膜とシリコン窒化膜の積層でも良い。シリコン窒化膜場合の等方性エッチングの場合は、１６０℃の熱燐酸による洗浄でエッチングすることができる。
【０２９０】
また、アノード領域１５として、ポリシリコンの代わりに金属を用いてよいし、半導体と金属との合金を用いてもよいし、或いはそれ以外の導体を用いてもよい。金属としては、ニッケル（Ｎｉ），チタン（Ｔｉ），モリブデン（Ｍｏ）等が挙げられる。堆積方法は、電子ビーム蒸着やＭＯＣＶＤ、スパッタ等方法を用いることができる。半導体と金属との合金としては、ＳｉＮｉ，ＳｉＷ，ＴｉＳｉ等が挙げられる。堆積方法はスパッタ等を用いることができる。それ以外にＴｉＮ，ＴａＮ，ＷＮ等の導体でもアノード領域１５を形成できる。
【０２９１】
更に、ドリフト領域２とバンドギャップが異なる半導体材料の一例として、ポリシリコンを説明したが、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ガリウムヒ素（ＧａＡｓ）等でも良い。炭化珪素の導電型をＮ型にするために注入する元素は、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。炭化珪素の導電型をＰ型にするために注入する元素は、ボロン（Ｂ），アルミニウム（Ａｌ），ガリウム（Ｇａ）等を用いることができる。
【０２９２】
特願２０１３−０９５３１３号（出願日：２０１３年４月３０日）の全内容は、ここに援用される。
【符号の説明】
【０２９３】
１…Ｎ＋型炭化珪素基体（半導体基板）
２…ドリフト領域
３…Ｐ型ウェル領域（ウェル領域）
４…Ｎ＋型ソース領域（ソース領域）
５…溝
７、７ｂ…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１０…コンタクトホール
１２…ドレイン電極
１３…ソース電極
１５…アノード領域
２１…第１アノード領域
２２…第２アノード領域
２３…第１の電界緩和領域
２４…導電領域
２５…第２の電界緩和領域
２６…コンタクト領域
２７…保護溝
ＢＴ…底部
ＥＧ…角部
【図１】
0005939448.tif 000002
【図２Ａ】
0005939448.tif 000003
【図２Ｂ】
0005939448.tif 000004
【図２Ｃ】
0005939448.tif 000005
【図２Ｄ】
0005939448.tif 000006
【図２Ｅ】
0005939448.tif 000007
【図２Ｆ】
0005939448.tif 000008
【図２Ｇ】
0005939448.tif 000009
【図２Ｈ】
0005939448.tif 000010
【図２Ｉ】
0005939448.tif 000011
【図２Ｊ】
0005939448.tif 000012
【図２Ｋ】
0005939448.tif 000013
【図２Ｌ】
0005939448.tif 000014
【図２Ｍ】
0005939448.tif 000015
【図２Ｎ】
0005939448.tif 000016
【図２Ｏ】
0005939448.tif 000017
【図２Ｐ】
0005939448.tif 000018
【図２Ｑ】
0005939448.tif 000019
【図３】
0005939448.tif 000020
【図４】
0005939448.tif 000021
【図５】
0005939448.tif 000022
【図６】
0005939448.tif 000023
【図７】
0005939448.tif 000024
【図８】
0005939448.tif 000025
【図９Ａ】
0005939448.tif 000026
【図９Ｂ】
0005939448.tif 000027
【図９Ｃ】
0005939448.tif 000028
【図９Ｄ】
0005939448.tif 000029
【図１０Ａ】
0005939448.tif 000030
【図１０Ｂ】
0005939448.tif 000031
【図１１】
0005939448.tif 000032
【図１２】
0005939448.tif 000033
【図１３Ａ】
0005939448.tif 000034
【図１３Ｂ】
0005939448.tif 000035
【図１３Ｃ】
0005939448.tif 000036
【図１３Ｄ】
0005939448.tif 000037
【図１３Ｅ】
0005939448.tif 000038
【図１３Ｆ】
0005939448.tif 000039
【図１３Ｇ】
0005939448.tif 000040
【図１３Ｈ】
0005939448.tif 000041
【図１３Ｉ】
0005939448.tif 000042
【図１４Ａ】
0005939448.tif 000043
【図１４Ｂ】
0005939448.tif 000044
【図１４Ｃ】
0005939448.tif 000045
【図１４Ｄ】
0005939448.tif 000046
【図１４Ｅ】
0005939448.tif 000047
【図１５Ａ】
0005939448.tif 000048
【図１５Ｂ】
0005939448.tif 000049
【図１６】
0005939448.tif 000050
【図１７Ａ】
0005939448.tif 000051
【図１７Ｂ】
0005939448.tif 000052
【図１７Ｃ】
0005939448.tif 000053
【図１７Ｄ】
0005939448.tif 000054
【図１８】
0005939448.tif 000055
【図１９】
0005939448.tif 000056
【図２０】
0005939448.tif 000057
【図２１Ａ】
0005939448.tif 000058
【図２１Ｂ】
0005939448.tif 000059
【図２１Ｃ】
0005939448.tif 000060
【図２２】
0005939448.tif 000061
【図２３】
0005939448.tif 000062
【図２４】
0005939448.tif 000063
【図２５】
0005939448.tif 000064
【図２６】
0005939448.tif 000065
【図２７】
0005939448.tif 000066
【図２８】
0005939448.tif 000067
【図２９】
0005939448.tif 000068
【図３０Ａ】
0005939448.tif 000069
【図３０Ｂ】
0005939448.tif 000070
【図３０Ｃ】
0005939448.tif 000071
【図３０Ｄ】
0005939448.tif 000072
【図３０Ｅ】
0005939448.tif 000073
【図３０Ｆ】
0005939448.tif 000074
【図３０Ｇ】
0005939448.tif 000075
【図３０Ｈ】
0005939448.tif 000076
【図３０Ｉ】
0005939448.tif 000077
【図３０Ｊ】
0005939448.tif 000078
【図３１】
0005939448.tif 000079
【図３２Ａ】
0005939448.tif 000080
【図３２Ｂ】
0005939448.tif 000081
【図３２Ｃ】
0005939448.tif 000082
【図３２Ｄ】
0005939448.tif 000083
【図３３】
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【図３４Ａ】
0005939448.tif 000085
【図３４Ｂ】
0005939448.tif 000086
【図３４Ｃ】
0005939448.tif 000087
【図３５】
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