(57)【特許請求の範囲】
【請求項１】
正電位、負電位及び中間電位の３つの直流電位端子と、交流出力端子とを有する１相分の３レベルインバータブリッジ３組から構成される３レベル電力変換器であって、
前記３レベルインバータブリッジの１相分は、
コレクタが前記正電位端子に接続された第１のスイッチング素子と、
コレクタが前記第１のスイッチング素子のエミッタに接続された第２のスイッチング素子と、
コレクタが前記第２のスイッチング素子のエミッタに接続された第３のスイッチング素子と、
コレクタが前記第３のスイッチング素子のエミッタに接続され、エミッタが前記負電位端子に接続された第４のスイッチング素子と、
前記中間電位端子から前記第１のスイッチング素子のエミッタに電流を流す方向に接続された第１のクランプダイオードと、
前記第３のスイッチング素子のエミッタから前記中間電位に電流を流す方向に接続された第２のクランプダイオードと、
前記第１乃至第４のスイッチング素子の夫々に逆並列に接続された第１、第２、第３及び第４のフライホイールダイオードと
を有し、
前記第１のスイッチング素子、前記第１のクランプダイオード、前記第２のクランプダイオード及び前記第４のスイッチング素子が、順に正電位側から圧接された直列圧接体を第１のスタックとし、
前記第１のフライホイールダイオード、前記第２のフライホイールダイオード及び前記第３のスイッチング素子が、順に正電位側から圧接された直列圧接体を第２のスタックとし、
前記第４のフライホイールダイオード、前記第３のフライホイールダイオード及び前記第２のスイッチング素子が、順に負電位側から圧接された直列圧接体を第３のスタックとしたことを特徴とする３レベル電力変換器。
【請求項２】
前記第１のスタック、第２のスタック及び第３のスタックの中心線が空間的に並行になるように且つ第２のスタックと第３のスタックを連結する接続線が第１のスタックを迂回しないようにずらして配置したことを特徴とする請求項１に記載の３レベル電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、改良されたスタック構成を使用した３レベル電力変換器に関する。
【背景技術】
【０００２】
通常の電力変換器においては、スイッチング素子を遮断したときにサージ電圧が発生し、遮断する電流に応じてサージ電圧も上昇していく。特に圧接型のスイッチング素子を適用する大容量の電力変換器では、サージ電圧を素子定格範囲内に収めるために、遮断できる電流または、素子印加電圧が限られていた。圧接型のスイッチング素子を適用する大容量の電力変換器の代表は３レベル電力変換器であるが、この場合の変換器のスイッチングレグ１相分のスタック構成は、通常主スイッチング素子とクランプダイオードとで１本のスタック、フライホイールダイオードで１本のスタックとし、計２本のスタックから成っている（例えば特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５８２６２９号明細書（第４−６頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
サージ電圧を抑制するには、配線インダクタンスを低減する必要があるが、特許文献１に示された一般的な３レベル電力変換器のスタック構成においては、上述のスイッチング素子を遮断したときにサージ電圧を低減するには限界があった。この理由は、通常のスタック構成では、低減できる配線インダクタンスに構造上、配置上の限界があるためである。
【０００５】
本発明は上記問題点に鑑みて為されたもので、よりサージ電圧を低減することが可能なスタック構成を備えた３レベル電力変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の３レベル電力変換器は、正電位、負電位及び中間電位の３つの直流電位端子と、交流出力端子とを有する１相分の３レベルインバータブリッジ３組から構成される３レベル電力変換器であって、前記３レベルインバータブリッジの１相分は、コレクタが前記正電位端子に接続された第１のスイッチング素子と、コレクタが前記第１のスイッチング素子のエミッタに接続された第２のスイッチング素子と、コレクタが前記第２のスイッチング素子のエミッタに接続された第３のスイッチング素子と、コレクタが前記第３のスイッチング素子のエミッタに接続され、エミッタが前記負電位端子に接続された第４のスイッチング素子と、前記中間電位端子から前記第１のスイッチング素子のエミッタに電流を流す方向に接続された第１のクランプダイオードと、前記第３のスイッチング素子のエミッタから前記中間電位に電流を流す方向に接続された第２のクランプダイオードと、前記第１乃至第４のスイッチング素子の夫々に逆並列に接続された第１、第２、第３及び第４のフライホイールダイオードとを有し、前記第１のスイッチング素子、前記第１のクランプダイオード、前記第２のクランプダイオード及び前記第４のスイッチング素子が、順に正電位側から圧接された直列圧接体を第１のスタックとし、前記第１のフライホイールダイオード、前記第２のフライホイールダイオード及び前記第３のスイッチング素子が、順に正電位側から圧接された直列圧接体を第２のスタックとし、前記第４のフライホイールダイオード、前記第３のフライホイールダイオード及び前記第２のスイッチング素子が、順に負電位側から圧接された直列圧接体を第３のスタックとしたことを特徴としている。
【発明の効果】
【０００７】
この発明によれば、よりサージ電圧を低減することが可能なスタック構成を備えた３レベル電力変換器を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る３レベル電力変換器の１相分の回路構成図。
【図２】本発明に係る３レベル電力変換器の１相分のスタック構成図。
【図３】図２相当の比較図（Ａ）。
【図４】図２相当の比較図（Ｂ）。
【図５】本発明に係る３レベル電力変換器の１相分のスタックの配置模式図。
【発明を実施するための形態】
【０００９】
以下、図１乃至図４を参照して本発明に係る３レベル電力変換器について説明する。
【００１０】
図１は本発明の一実施例に係る３レベル電力変換器の１相分の回路構成図である。図１（ａ）は従来の記載方法による回路構成図、図１（ｂ）は本発明の３レベル電力変換器の１相分のスタック構成を意識した記載方法による回路構成図である。
【００１１】
図１（ａ）において、正電位端子Ｐ、負電位端子Ｎ及び中間電位端子Ｃから３レベルの直流電圧が与えられる。正電位端子Ｐと負電位端子Ｎの間には、スイッチング素子（自己消弧型半導体素子）Ｑ１、Ｑ２、Ｑ３及びＱ４の直列回路が接続されている。また、スイッチング素子Ｑ１、Ｑ２、Ｑ３及びＱ４にはフライホイールダイオードＤＦ１、ＤＦ２、ＤＦ３及びＤＦ４が夫々逆並列に接続されている。クランプダイオードＤＰは、中間電位端子Ｃから直列接続されたスイッチング素子Ｑ１及びＱ２の接続点に向けて電流を流す方向に接続され、またクランプダイオードＤＮは、直列接続されたスイッチング素子Ｑ３及びＱ４の接続点から中間電位端子Ｃに向けて電流を流す方向に接続されている。尚、端子ＡＣは図示しない負荷に接続される出力端子である。このように接続された回路は電力変換器のインバータブリッジの１相分として動作する。
【００１２】
次に図１（ｂ）について説明する。図１（ｂ）においては、中央部に正電位端子Ｐと負電位端子Ｎの間に設けられた、スイッチング素子Ｑ１、クランプダイオードＤＰ、クランプダイオードＤＮ及びスイッチング素子Ｑ４から構成される直列回路を図示している。そして、図面に向かって左側には、正電位端子Ｐと、クランプダイオードＤＮとスイッチング素子Ｑ４の接続点の間に設けられた、フライホイールダイオードＤＦ１、ＤＦ２及びスイッチング素子Ｑ３から構成される直列回路が、また、図面に向かって右側には、スイッチング素子Ｑ１とクランプダイオードＤＰの接続点と、負電位端子Ｎの間に設けられた、スイッチング素子Ｑ２、フライホイールダイオードＤＦ３、ＤＦ４から構成される直列回路が図示されている。
【００１３】
そして、スイッチング素子Ｑ３とフライホイールダイオードＤＦ１の接続点と、端子ＡＣとを接続線１で接続する。これによって図１（ｂ）に示した回路構成は電気回路として図１（ａ）の回路構成と等価となる。
【００１４】
図２は図１（ｂ）に示した回路構成の模式構造図である。図２において、スイッチング素子Ｑ１、クランプダイオードＤＰ、クランプダイオードＤＮ及びスイッチング素子Ｑ４から構成される直列回路をスタック（直列圧接体）２Ａとし、串状に重ねて一体で圧接する構造とする。同様に、フライホイールダイオードＤＦ１、ＤＦ２及びスイッチング素子Ｑ３から構成される直列回路をスタック２Ｂ、スイッチング素子Ｑ２、フライホイールダイオードＤＦ３、ＤＦ４から構成される直列回路をスタック２Ｃとする。各々のスタックの半導体素子に付属するフィンを白抜き矩形で示し、これらのフィン間及び入出力の配線導体を網掛けで図示した。そして図２においてはこれらのフィン及び配線導体は、それらのインダクタンスを同時に表示している。以下、図２における各スイッチング素子に印加される電流遮断時のサージ電圧を支配する遮断ループのインダクタンスについて解析する。
【００１５】
解析に当たっては、実際の測定値を近似し、配線インダクタンスを２０ｎＨ、フィンインダクタンスを５ｎＨとする。
【００１６】
まず、スイッチング素子Ｑ１の電流遮断を考える。このときの遮断ループはＰ→Ｑ１→ＤＰ→Ｃとなり、ループインダクタンスＬＱ１は、ＬＱ１＝２０ｎＨ+５ｎＨ+５ｎＨ+５ｎＨ+２０ｎＨ＝５５ｎＨとなる。
【００１７】
次に、スイッチング素子Ｑ２の遮断ループはＤＰ→Ｑ２→ＤＦ３→ＤＦ４→Ｎとなり、従ってループインダクタンスＬＱ２は、ＬＱ２＝２０ｎＨ+５ｎＨ+５ｎＨ+２０ｎＨ+５ｎＨ+５ｎＨ+５ｎＨ+５ｎＨ+２０ｎＨ+５ｎＨ+２０ｎＨ＝１１５ｎＨとなる。
【００１８】
次に、スイッチング素子Ｑ３の遮断ループはＰ→ＤＦ１→ＤＦ２→Ｑ３→ＤＮ→Ｃとなり、従ってループインダクタンスＬＱ３は、ＬＱ３＝２０ｎＨ+５ｎＨ+２０ｎＨ+５ｎＨ+５ｎＨ+５ｎＨ+５ｎＨ+２０ｎＨ+５ｎＨ+５ｎＨ+２０ｎＨ＝１１５ｎＨとなる。
【００１９】
そして、スイッチング素子Ｑ４の遮断ループはＮ→Ｑ４→ＤＮ→Ｃとなり、従ってループインダクタンスＬＱ４は、ＬＱ４＝２０ｎＨ+５ｎＨ+５ｎＨ+５ｎＨ+２０ｎＨ＝５５ｎＨとなる。
【００２０】
ここで、遮断ループ内の電流が別スタックに向けて流れる場合には、電流はフィンに対して横方向に流れるため、冷却フィンの配線インダクタンスは増大する。その場合の配線インダクタンスを、倍の値の１０ｎＨと補正した場合、各々のループインダクタンスは以下となる。
【００２１】
ＬＱ１＝２０ｎＨ+５ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ＝６５ｎＨ・・・（１）
ＬＱ２＝２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+５ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+２０ｎＨ＝１４０ｎＨ・・・（２）
ＬＱ３＝２０ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+５ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ＝１４０ｎＨ・・・（３）
ＬＱ４＝２０ｎＨ+５ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ＝６０ｎＨ・・・（４）
図３は、図２の場合の上記のループインダクタンスを評価するための比較図（Ａ）であり、図１（ａ）に示した回路構成の模式構造図を示す。従って中央部がスイッチング素子のスタック、向かって右側がフライホイールダイオードのスタック、左側がクランプダイオードのスタックである。この図３のスタック構成において、上記と同様フィンインダクタンスを補正したループインダクタンスＬＱ１Ａ、ＬＱ２Ａ、ＬＱ３Ａ、ＬＱ４Ａを求めると、以下となる。
【００２２】
ＬＱ１Ａ＝２０ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ＝９５ｎＨ・・・（５）
ＬＱ２Ａ＝２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+２０ｎＨ＝１７５ｎＨ・・・（６）
ＬＱ３Ａ＝２０ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ＝１７５ｎＨ・・・（７）
ＬＱ４Ａ＝２０ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ＝９５ｎＨ・・・（８）
以上の（１）乃至（８）式より、ＬＱ１＜ＬＱ１Ａ、ＬＱ２＜ＬＱ２Ａ、ＬＱ３＜ＬＱ３Ａ、ＬＱ４＜ＬＱ４Ａが成立するので図２に示したスタック構成は、図３のスタック構成より全てのループインダクタンスが低減していることが分かる。
【００２３】
次に、図４はやはりループインダクタンスを評価するための比較図（Ｂ）である。図３においては、クランプダイオードのスタックをスイッチング素子のスタックに取り込み、２本のスタック構成としている。図４の斜線ハッチング部は絶縁物を示す。
【００２４】
この図４のスタック構成において、フィンインダクタンスを補正したループインダクタンスＬＱ１Ｂ、ＬＱ２Ｂ、ＬＱ３Ｂ、ＬＱ４Ｂを求めると以下となる。但し、スタックの連結インダクタンスは実際の構造に合わせて４０ｎＨとしている。
【００２５】
ＬＱ１Ｂ＝２０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎＨ＝１７０ｎＨ・・・（９）
ＬＱ２Ｂ＝２０ｎＨ+１０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ＝１８５ｎＨ・・・（１０）
ＬＱ３Ｂ＝２０ｎＨ+１０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+５ｎＨ+１０ｎＨ+２０ｎＨ＝１８５ｎＨ・・・（１１）
ＬＱ４Ｂ＝２０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+１０ｎＨ+４０ｎＨ+１０ｎＨ+１０ｎＨ+２０ｎ＝１７０ｎＨ・・・（１２）
以上（１）乃至（４）式及び（９）乃至（１２）式より、ＬＱ１＜ＬＱ１Ｂ、ＬＱ２＜ＬＱ２Ａ、ＬＱ３＜ＬＱ３Ｂ、ＬＱ４＜ＬＱ４Ｂが成立するので、図２に示したスタック構成は、図４のスタック構成より全てのループインダクタンスが低減していることが分かる。
【００２６】
図５は図２に示した本発明のスタック構成の配置を示す模式図であり、スタック２Ａ、２Ｂ及び２Ｃを中心線が垂直方向となるように盤内に配置した場合の平面図を示している。
【００２７】
図２において、接続線１はスタック２Ｂとスタック２Ｃを連結するが、配置によってはスタック２Ａが邪魔になり接続線１がスタック２Ａを迂回することになる。これに対して、図５に示すように、スタック２Ａ、２Ｂ及び２Ｃの中心線が空間的に並行になるように且つ接続線１がスタック２Ａを迂回しないようにずらして、すなわち平面的に三角状になるように配置すれば、ループインダクタンスの増大を防ぐことが可能となる。
【符号の説明】
【００２８】
１  接続線
２Ａ、２Ｂ、２Ｃ  スタック（直列圧接体）
Ｑ１、Ｑ２、Ｑ３、Ｑ４  スイッチング素子（自己消弧型半導体素子）
ＤＦ１、ＤＦ２、ＤＦ３、ＤＦ４  フライホイールダイオード
ＤＰ、ＤＮ  クランプダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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