(57)【特許請求の範囲】
【請求項１】
第１のチャネル形成領域を有する第１のトランジスタと、
前記第１のトランジスタ上方のメモリ及び配線と、を有し、
前記メモリは、容量素子と第１の絶縁膜と第２のトランジスタと、を有し、
前記容量素子は、第１の電極と、前記第１の電極上方の第２の絶縁膜と、前記第２の絶縁膜上方の第２の電極と、を有し、
前記第１の絶縁膜は、前記配線上方及び前記第１の電極上方に設けられ、
前記第２のトランジスタは、前記第１の絶縁膜上方の第２のチャネル形成領域と、前記第２のチャネル形成領域上方のゲート絶縁膜と、前記ゲート絶縁膜上方のゲート電極と、を有し、
前記第１のトランジスタのソース又はドレインは、前記配線を介して前記メモリと電気的に接続され、
前記第２のトランジスタのソース又はドレインは、前記第２の電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１のチャネル形成領域を有する第１のトランジスタと、
前記第１のトランジスタ上方のメモリ及び配線と、を有し、
前記メモリは、容量素子と第１の絶縁膜と第２のトランジスタと、を有し、
前記容量素子は、第１の電極と、前記第１の電極上方の第２の絶縁膜と、前記第２の絶縁膜上方の第２の電極と、を有し、
前記第１の絶縁膜は、前記配線上方及び前記第１の電極上方に設けられ、
前記第２のトランジスタは、前記第１の絶縁膜上方の第２のチャネル形成領域と、前記第２のチャネル形成領域上方のゲート絶縁膜と、前記ゲート絶縁膜上方のゲート電極と、を有し、
前記第１のトランジスタのソース又はドレインは、前記配線を介して前記メモリと電気的に接続され、
前記第２のトランジスタのソース又はドレインは、前記第２の電極と電気的に接続され、
前記第２の絶縁膜及び前記第２の電極は、前記第１の絶縁膜の開口に設けられた部分を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１のチャネル形成領域は、シリコンを有し、
前記第２のチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野は、半導体装置に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）などの電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００３】
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含むアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物）からなる半導体薄膜を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
集積回路（ＩＣ）などの半導体装置は、単結晶シリコンなどからなる半導体素子の微細化および高集積化を経て高性能化（例えば、動作速度高速化や低消費電力化など。）を図ってきた。しかし、半導体素子の微細化および高集積化が進むにつれて、半導体装置の消費電力において、トランジスタがオフ時の電流（オフ電流またはリーク電流と呼ぶ）に起因する消費電力が増大し、無視できないものになってきた。
【０００６】
ここで、上記のようなバンドギャップが広い、酸化物半導体を用いたトランジスタは、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較してオフ電流が極めて小さいという特徴がある。一方、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較すると、動作の高速性においては、酸化物半導体を用いたトランジスタは十分とは言えない。
【０００７】
そこで、開示する発明の一態様は、酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。また、消費電力の低減が図られた、新たな構造の半導体装置を提供することを目的の一とする。
【０００８】
また、当該半導体装置において、半導体素子と容量素子とが効率よく形成された半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、シリコンなどの酸化物半導体以外の半導体材料を用いて形成されるトランジスタを含む第１の半導体素子層と、酸化物半導体を用いて形成されるトランジスタを含む第２の半導体素子層との積層構造に係る半導体装置であり、配線層、または第２の半導体素子層に含まれる導電膜または絶縁膜と同じ層の導電膜または絶縁膜を用いて容量素子を設ける。例えば、次のような構成を採用することができる。
【００１０】
開示する発明の一態様は、第１の半導体材料にチャネル形成領域が設けられる第１のトランジスタと、第１のトランジスタの上に形成された配線と、第１のトランジスタの上に形成された第２のトランジスタと、第１のトランジスタの上に形成された容量素子と、を含み、第２のトランジスタは、配線の上に形成された第１の絶縁膜と、第１の絶縁膜の上に形成された第２の半導体材料からなる膜と、第２の半導体材料からなる膜の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第２の半導体材料からなる膜と重畳して形成されたゲート電極と、第２の半導体材料からなる膜の上面の一部に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成された第１の電極と、ゲート絶縁膜と同じ層の絶縁膜を用いて形成された、第２の絶縁膜と、ゲート電極と同じ層の導電膜を用いて形成された第２の電極と、を有する半導体装置である。
【００１１】
また、上記において、第２の電極は、ソース電極またはドレイン電極と電気的に接続されてもよい。また、第１の電極は、ソース電極またはドレイン電極と電気的に接続されてもよい。また、容量素子は、第１の電極と、第１の絶縁膜と、第２の絶縁膜と、第２の電極と、を含んで構成されてもよい。
【００１２】
開示する発明の他の一態様は、第１の半導体材料にチャネル形成領域が設けられる第１のトランジスタと、第１のトランジスタの上に形成された配線と、第１のトランジスタの上に形成された第２のトランジスタと、第１のトランジスタの上に形成された容量素子と、を含み、第２のトランジスタは、配線の上に形成された第１の絶縁膜と、第１の絶縁膜の上に形成された第２の半導体材料からなる膜と、第２の半導体材料からなる膜の上に形成されたゲート絶縁膜と、ゲート絶縁膜を介して第２の半導体材料からなる膜と重畳して形成されたゲート電極と、第２の半導体材料からなる膜の上面の一部に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成された第１の電極と、第１の絶縁膜と同じ層の絶縁膜を用いて形成された、第２の絶縁膜と、ソース電極およびドレイン電極と同じ層の導電膜を用いて形成された第２の電極と、を有する半導体装置である。
【００１３】
また、上記において、第１の絶縁膜は、窒化シリコンを含む第３の絶縁膜と、第３の絶縁膜上に形成され、酸化シリコンを含む第４絶縁膜と、を有し、第４絶縁膜の第１の電極と重畳する領域に開口が形成されていてもよい。
【００１４】
また、上記において、第１の絶縁膜は、窒化シリコンを含む第３の絶縁膜と、第３の絶縁膜上に形成され、酸化シリコンを含む第４絶縁膜と、を有し、第３の絶縁膜および第４絶縁膜の第１の電極と重畳する領域に開口が形成されていてもよい。
【００１５】
また、上記において、第１のトランジスタの上に層間絶縁膜が形成され、配線および第１の電極は、層間絶縁膜に埋め込まれて露出した上面が概略同一の平面を形成していることが好ましい。
【００１６】
開示する発明の他の一態様は、第１の半導体材料にチャネル形成領域が設けられる第１のトランジスタと、第１のトランジスタの上に形成された配線と、第１のトランジスタの上に形成された第２のトランジスタと、第１のトランジスタの上に形成された容量素子と、を含み、第２のトランジスタは、配線と同じ層の導電膜を用いて形成されたゲート電極と、ゲート電極の上に形成されたゲート絶縁膜と、ゲート絶縁膜上にゲート電極と重畳して形成された第２の半導体材料からなる膜と、第２の半導体材料からなる膜の上面の一部に接して形成されたソース電極およびドレイン電極と、を有し、容量素子は、配線と同じ層の導電膜を用いて形成された第１の電極と、ゲート絶縁膜と同じ層の絶縁膜を用いて形成された第１の絶縁膜と、ソース電極およびドレイン電極と同じ層の導電膜を用いて形成された第２の電極と、を有する半導体装置である。
【００１７】
また、上記において、第１のトランジスタの上に層間絶縁膜が形成され、配線、ゲート電極および第１の電極は、層間絶縁膜に埋め込まれて露出した上面が概略同一の平面を形成することが好ましい。
【００１８】
また、第１の半導体材料はシリコン半導体であることが好ましい。また、第２の半導体材料は酸化物半導体であることが好ましく、Ｉｎ、ＧａおよびＺｎを含んでなることがさらに好ましい。
【００１９】
また、本明細書等において、「概略同一」の用語は、厳密には同一でない場合も包含する意味で用いる。例えば、「概略同一の平面」という表現は、複数の物質（金属、絶縁体など）を含む表面に同一の研磨処理を施して平坦化を図った平面における平坦性の程度を包含する。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２４】
酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することができる。また、当該新たな構造の半導体装置において、消費電力の低減を図ることができる。また、当該新たな構造の半導体装置において、半導体素子の高集積化を図ることができる。
【００２５】
また、当該半導体装置において、半導体素子と容量素子とが効率よく形成された半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の一形態を説明する断面図。
【図２】半導体装置の一形態を説明する断面図。
【図３】半導体装置の一形態を説明する断面図。
【図４】半導体装置の一形態を説明する断面図。
【図５】半導体装置の一形態を説明する断面図。
【図６】半導体装置の作製方法の一形態を説明する断面図。
【図７】半導体装置の作製方法の一形態を説明する断面図。
【図８】半導体装置の作製方法の一形態を説明する断面図。
【図９】半導体装置の作製方法の一形態を説明する断面図。
【図１０】半導体装置の一形態を説明する断面図。
【図１１】半導体装置の作製方法の一形態を説明する断面図。
【図１２】半導体装置の作製方法の一形態を説明する断面図。
【図１３】半導体装置の一形態を示す回路図及び斜視図。
【図１４】半導体装置の一形態を示す回路図。
【図１５】半導体装置の一形態を示す断面図。
【図１６】半導体装置の構成の一例を示す図。
【図１７】半導体装置の構成の一例を示す図。
【図１８】半導体装置の構成の一例を示す図。
【図１９】半導体装置の構成の一例を示す図。
【図２０】半導体装置の構成の一例を示す図。
【図２１】電子機器を示す図。
【発明を実施するための形態】
【００２７】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置および半導体装置の作製方法について、図１乃至図９を参照して説明する。
【００３１】
〈半導体装置の構成例〉
図１は、半導体装置の構成の一例を示す断面図である。図１に示す半導体装置は、第１の半導体材料にチャネル形成領域が設けられるトランジスタ１５０と、トランジスタ１５０の上に形成された配線１２８ａと、トランジスタ１５０の上に形成されたトランジスタ１５２と、トランジスタ１５０の上に形成された容量素子１５４と、を含んで形成される。図１では、下部に第１の半導体材料を用いたトランジスタ１５０を含む第１の半導体素子層１１０を有し、上部に第２の半導体材料を用いたトランジスタ１５２、および容量素子１５４の一部を含む第２の半導体素子層１３０を有する構成としている。また、第１の半導体素子層１１０と第２の半導体素子層１３０は間に形成された配線層１２０を介して電気的に接続されている。また、図１に示す半導体装置は、トランジスタ１５０とトランジスタ１５２と容量素子１５４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成としてもよい。
【００３２】
ここで、第１の半導体材料と第２の半導体材料とは異なる禁制帯幅を持つ材料とすることが好ましい。第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることが好ましい。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性によりオフ電流が極めて小さい。
【００３３】
なお、トランジスタ１５０およびトランジスタ１５２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１５２はｎチャネル型トランジスタとして説明する。
【００３４】
第１の半導体素子層１１０に設けられたトランジスタ１５０は、半導体基板１００に設けられたチャネル形成領域１０２と、チャネル形成領域１０２を挟むように半導体基板１００に設けられた不純物領域１０４ａおよび不純物領域１０４ｂ（ソース領域またはドレイン領域とも記す場合がある。）と、不純物領域１０４ａおよび不純物領域１０４ｂに接する金属化合物領域１０６と、チャネル形成領域１０２上に設けられたゲート絶縁膜１０８と、チャネル形成領域１０２と重畳してゲート絶縁膜１０８上に設けられたゲート電極１１１と、を有する。なお、不純物領域１０４ａの不純物濃度は、不純物領域１０４ｂの不純物濃度より低い。
【００３５】
なお、ゲート電極１１１を挟んだ不純物領域１０４ａ、不純物領域１０４ｂおよび金属化合物領域１０６の一方は、トランジスタ１５０のソース領域（またはドレイン領域）として機能し、ゲート電極１１１を挟んだ不純物領域１０４ａ、不純物領域１０４ｂおよび金属化合物領域１０６の他方は、トランジスタ１５０のドレイン領域（またはソース領域）として機能しうる。よって、不純物領域１０４ａ、不純物領域１０４ｂおよび金属化合物領域１０６をまとめてソース領域またはドレイン領域と記す場合がある。また、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれ、ドレイン電極との記載には、ドレイン領域が含まれうる。
【００３６】
ここで、ゲート電極１１１の側面にはサイドウォール絶縁膜１０７が設けられている。不純物領域１０４ａはサイドウォール絶縁膜１０７と重畳して設けられているが、不純物領域１０４ｂはサイドウォール絶縁膜１０７と重畳しないように設けられている。このように、サイドウォール絶縁膜１０７を設け、不純物濃度の異なる不純物領域１０４ａおよび不純物領域１０４ｂを設けることで、トランジスタ１５０のトランジスタ特性の向上を図ることができる。なお、トランジスタ１５０がサイドウォール絶縁膜１０７を有しない構成とすることもできる。
【００３７】
さらに、金属化合物領域１０６の一方の上に接して接続電極１１２ａが設けられており、金属化合物領域１０６の他方の上に接して接続電極１１２ｂが設けられている。ここで、接続電極１１２ａおよび接続電極１１２ｂは、トランジスタ１５０のソース電極およびドレイン電極としても機能する。さらに接続電極１１２ａの上に接して配線１１４ａが設けられており、接続電極１１２ｂの上に接して配線１１４ｂが設けられている。
【００３８】
また、半導体基板１００上にはトランジスタ１５０を囲むように素子分離絶縁層１０１が設けられている。また、トランジスタ１５０上に、配線１１４ａおよび配線１１４ｂの上面が露出するように、層間絶縁膜１０３が設けられている。ここで、層間絶縁膜１０３は単層で形成されているが、必ずしも単層とする必要はなく、２層以上の積層構造としても良い。例えば、接続電極１１２ａおよび接続電極１１２ｂと同じ膜厚の層間絶縁膜と、配線１１４ａおよび配線１１４ｂと同じ膜厚の層間絶縁膜の積層構造とすることもできる。
【００３９】
第１の半導体素子層１１０の上に形成される配線層１２０は、層間絶縁膜１０３、配線１１４ａおよび配線１１４ｂの上に形成された層間絶縁膜１２２と、層間絶縁膜１２２上に形成された層間絶縁膜１２４と、層間絶縁膜１２２および層間絶縁膜１２４に埋め込まれるように形成された接続電極１２６、配線１２８ａおよび電極１２８ｂと、を有する。配線１２８ａおよび電極１２８ｂは、層間絶縁膜１２４から上面が露出するように設けられており、同じ層の導電膜を用いて形成されている。なお、本明細書等において、「同じ層」の用語は、同一の材料および同一の工程を用いて形成された層を意味するものとし、必ずしも当該層の膜厚または当該層の断面図における高さが一致することを意味するものではない。
【００４０】
ここで、層間絶縁膜１２２、配線１２８ａおよび電極１２８ｂの上面は、概略同一の平面を形成することが好ましい。
【００４１】
また、接続電極１２６は、配線１１４ａの上面と接するように設けられており、配線１２８ａは接続電極１２６の上面と接するように設けられている。つまり、配線１２８ａは接続電極１２６を介してトランジスタ１５０と電気的に接続されている。ただし、開示する発明は図１に示す構成に限られるものではなく、接続電極１２６および配線１２８ａは、半導体装置の回路構成に合わせてトランジスタ１５０のゲート電極、ソース電極またはドレイン電極と適宜接続することができる。
【００４２】
ここで、配線層１２０は、層間絶縁膜１２２と層間絶縁膜１２４の積層構造で形成されているが、必ずしもこのような積層構造とする必要はなく、単層構造としても良いし、３層以上の積層構造としても良い。例えば、層間絶縁膜１２２上に、接続電極１２６と同じ膜厚の層間絶縁膜と、配線１２８ａおよび電極１２８ｂと同じ膜厚の層間絶縁膜を積層する構造とすることもできる。
【００４３】
配線層１２０の上に形成される第２の半導体素子層１３０は、層間絶縁膜１２４、配線１２８ａおよび電極１２８ｂの上に形成された下地絶縁膜１３２ａと、下地絶縁膜１３２ａ上に形成された下地絶縁膜１３２ｂと、下地絶縁膜１３２ｂ上に形成されたトランジスタ１５２と、下地絶縁膜１３２ｂおよびトランジスタ１５２上に形成された保護絶縁膜１４４と、保護絶縁膜１４４上に形成された層間絶縁膜１４６と、下地絶縁膜１３２ａ、下地絶縁膜１３２ｂ、保護絶縁膜１４４および層間絶縁膜１４６に埋め込まれるように形成された接続電極１４８ａ、接続電極１４８ｂ、配線１４９ａおよび配線１４９ｂを有する。配線１４９ａおよび配線１４９ｂは、層間絶縁膜１４６から上面が露出するように設けられており、同じ層の導電膜を用いて形成されている。
【００４４】
また、接続電極１４８ａは、配線１２８ａの上面と接するように設けられており、配線１４９ａは接続電極１４８ａの上面と接するように設けられている。つまり、配線１４９ａは接続電極１４８ａを介してトランジスタ１５０と電気的に接続されている。
【００４５】
第２の半導体素子層１３０に設けられたトランジスタ１５２は、下地絶縁膜１３２ｂ上に設けられた酸化物半導体膜１３４と、酸化物半導体膜１３４上に形成されたゲート絶縁膜１３６ａと、ゲート絶縁膜１３６ａを介して酸化物半導体膜１３４と重畳して形成されたゲート電極１３８ａと、少なくともゲート電極１３８ａの側面に接するように形成されたサイドウォール絶縁膜１４０ａと、酸化物半導体膜１３４の上面の少なくとも一部に接して形成されたソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、を有する。また、接続電極１４８ｂは、ソース電極１４２ａの上面と接するように設けられており、配線１４９ｂは接続電極１４８ｂの上面と接するように設けられている。また、保護絶縁膜１４４はトランジスタ１５２を覆うように設けられている。なお、トランジスタ１５２は、必ずしもサイドウォール絶縁膜１４０ａを設けなくてもよい。
【００４６】
図１に示すように、酸化物半導体膜１３４は、ゲート電極１３８ａと重畳するチャネル形成領域１３４ｃと、チャネル形成領域１３４ｃを挟んで形成され、チャネル形成領域１３４ｃよりも抵抗率の低い、不純物領域１３４ａおよび不純物領域１３４ｂを含む。ソース電極１４２ａは、不純物領域１３４ａにおいて酸化物半導体膜１３４と接し、ドレイン電極１４２ｂは、不純物領域１３４ｂにおいて酸化物半導体膜１３４と接する。ここで、不純物領域１３４ａおよび不純物領域１３４ｂは、トランジスタ１５２のソース領域およびドレイン領域としても機能しうる。不純物領域１３４ａおよび不純物領域１３４ｂは、ゲート電極１３８ａの形成後に、当該ゲート電極１３８ａをマスクとして不純物元素の導入などを行うことによって、自己整合的に形成することができる。
【００４７】
酸化物半導体膜１３４に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）またはスズ（Ｓｎ）のいずれかを含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物を用いることができる。
【００５０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。
【００５２】
酸化物半導体膜１３４として、ＩｎとＧａの含有率がＩｎ≦Ｇａの組成となる酸化物を用いる場合、安定した特性を備えた酸化物半導体膜とすることができる。これは、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備えているためである。このような酸化物としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５３】
また、酸化物半導体膜１３４として、ＩｎとＧａの含有率がＩｎ＞Ｇａの組成となる酸化物を用いる場合、高い移動度を備えた酸化物半導体膜とすることができる。これは、酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備えているためである。このような酸化物としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、またはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００５４】
また、酸化物半導体膜１３４は、複数の酸化物半導体膜が積層された構造でもよい。例えば、上記ＩｎとＧａの含有率がＩｎ≦Ｇａの組成となる酸化物を用いた酸化物半導体膜の上に、上記ＩｎとＧａの含有率がＩｎ＞Ｇａの組成となる酸化物を用いた酸化物半導体膜が積層された構造としてもよい。このように、ゲート絶縁膜１３６ａと接しないバックチャネル側に安定した特性を備える酸化物半導体膜を用い、ゲート絶縁膜１３６ａと接する側に高い移動度を備える酸化物半導体膜を用いることにより、トランジスタ１５２を、高い移動度および高い信頼性を両立させたトランジスタとすることができる。
【００５５】
ただし、酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００５６】
酸化物半導体膜１３４は水素などの不純物が十分に除去され、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜１３４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜１３４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜１３４をトランジスタ１５２に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体膜１３４を用いることで、極めて優れたオフ電流特性のトランジスタ１５２を得ることができる。
【００５７】
また、酸化物半導体膜１３４は、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。ここで、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜１３４を包みこむように過剰酸素を含む絶縁膜を接して設けることが好ましい。さらに、水素などの不純物が酸化物半導体膜１３４に侵入するのを防ぐために当該過剰酸素を含む絶縁膜を包むようにバリア膜として機能する絶縁膜を設けることが好ましい。そこで本実施の形態では、バリア膜として機能する下地絶縁膜１３２ａと、過剰酸素を含む下地絶縁膜１３２ｂと、過剰酸素を含むゲート絶縁膜１３６ａと、バリア膜として機能する保護絶縁膜１４４と、を用いる。
【００５８】
また、酸化物半導体膜１３４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００５９】
本実施の形態において、酸化物半導体膜１３４のチャネル形成領域１３４ｃは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であるのが好ましい。
【００６０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００６１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００６２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００６５】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００６６】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、酸化物半導体膜１３４を形成する下地絶縁膜１３２ｂの表面の平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下となるようにするとよい。
【００６７】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００６８】
【数１】
0005981157.tif 000002
【００６９】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００７０】
また、酸化物半導体膜１３４を、複数の酸化物半導体膜が積層された構造とする場合、結晶性の異なる酸化物半導体膜が積層された構造としてもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせて積層した構造としてもよい。例えば、酸化物半導体膜１３４を２層の酸化物半導体膜の積層構造とする場合、少なくともどちらか一方に非晶質酸化物半導体膜を適用すると、酸化物半導体膜１３４の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側に設ける酸化物半導体膜としては、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。
【００７１】
また、酸化物半導体膜１３４を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
【００７２】
なお、酸化物半導体膜１３４は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層として、ｃ軸配向を有した結晶性酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣとも呼ぶ）を用いることにより、トランジスタの信頼性を向上させることができるので、好ましい。
【００７３】
具体的に、ＣＡＡＣは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣは、ｃ軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【００７４】
さらに、第２の半導体素子層１３０と配線層１２０にまたがって容量素子１５４が形成される。容量素子１５４は、電極１２８ｂ、下地絶縁膜１３２ａ、ゲート絶縁膜１３６ａと同じ層の絶縁膜で形成された絶縁膜１３６ｂと、ゲート電極１３８ａと同じ層の導電膜で形成された電極１３８ｂと、で構成される。すなわち、電極１２８ｂは容量素子１５４の一方の電極として機能し、電極１３８ｂは容量素子１５４の他方の電極として機能し、絶縁膜１３６ｂおよび下地絶縁膜１３２ａは容量素子１５４の誘電体として機能することになる。ここで、下地絶縁膜１３２ｂの電極１２８ｂと重畳する領域に開口が形成されており、絶縁膜１３６ｂおよび電極１３８ｂは当該開口において、電極１２８ｂおよび下地絶縁膜１３２ａと重畳するように形成される。また、ゲート電極１３８ａと同様に電極１３８ｂも少なくとも側面に接してサイドウォール絶縁膜１４０ｂが設けられる。
【００７５】
また、図１に示すようにトランジスタ１５２のドレイン電極１４２ｂが電極１３８ｂの上面と接するようにしてもよい。ただし、開示する発明は図１に示す構成に限られるものではなく、第１の半導体素子層１１０、配線層１２０および第２の半導体素子層１３０に含まれる、半導体素子、容量素子、配線などは、半導体回路の構成に合わせて適宜接続することができる。
【００７６】
ここで、容量素子１５４を構成する、電極１２８ｂ、絶縁膜１３６ｂおよび電極１３８ｂは、それぞれ、配線１２８ａ、ゲート絶縁膜１３６ａおよびゲート電極１３８ａと同じ層で形成され、同一の材料および同一の工程で形成される。これにより、配線層１２０および第２の半導体素子層１３０のトランジスタ１５０を形成する工程で余計な工程を増やすことなく容量素子１５４を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【００７７】
このように、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。
【００７８】
これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を集積回路中のトランジスタの役割に合わせて適宜用いることができる。これにより、例えば、従来の単結晶シリコンを用いた集積回路において、リーク電流の大きかった箇所のトランジスタを酸化物半導体を用いたトランジスタとすることにより消費電力の低減を図ることができる。この際、単結晶シリコンを用いたトランジスタも併用されるので、トランジスタの高速動作も維持することができる。
【００７９】
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。
【００８０】
また、図２に図１とは異なる構成の半導体装置を示す。図２に示す半導体装置は、第２の半導体素子層１３０の容量素子１５６の構成が、図１に示す半導体装置の第２の半導体素子層１３０の容量素子１５４の構成とは異なる。具体的には、容量素子１５６は、下地絶縁膜１３２ａにも開口が形成されており、容量素子の誘電体として機能する絶縁膜が絶縁膜１３６ｂだけになっている。また、トランジスタ１５２のドレイン電極１４２ｂが電極１３８ｂではなく、電極１２８ｂと接続されている。このように、容量素子の誘電体として機能する絶縁膜を絶縁膜１３６ｂだけにすることにより、図１に示す容量素子１５４より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。なお、その他の部分の構成は、図１に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。
【００８１】
また、図３に図１とは異なる構成の半導体装置を示す。図３に示す半導体装置は、第２の半導体素子層１３０の容量素子１５８の構成が、図１に示す半導体装置の第２の半導体素子層１３０の容量素子１５４の構成とは異なる。具体的には、容量素子１５８は、下地絶縁膜１３２ａにも開口が形成されており、容量素子の誘電体として機能する絶縁膜が絶縁膜１３６ｂだけになっている。また、トランジスタ１５２のドレイン電極１４２ｂと容量素子１５８の電極１３８ｂが、層間絶縁膜１４６に設けられた接続電極１４８ｃ、接続電極１４９ｃおよび接続電極１４８ｄを介して接続されている。このように、容量素子の誘電体として機能する絶縁膜を絶縁膜１３６ｂだけにすることにより、図１に示す容量素子１５４より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。なお、その他の部分の構成は、図１に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。
【００８２】
また、図４に図１とは異なる構成の半導体装置を示す。図４に示す半導体装置は、第２の半導体素子層１３０の容量素子１６０の構成が、図１に示す半導体装置の第２の半導体素子層１３０の容量素子１５４の構成とは異なる。具体的には、容量素子１６０は、ドレイン電極１４２ｂ、下地絶縁膜１３２ａおよび電極１２８ｂで構成されており、ゲート電極１３８ａと同じ層の導電膜、およびゲート絶縁膜１３６ａと同じ層の絶縁膜は用いられていない。このように、容量素子の誘電体として機能する絶縁膜を下地絶縁膜１３２ａだけにすることにより、図１に示す容量素子１５４より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。なお、その他の部分の構成は、図１に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。
【００８３】
また、図５に図１とは異なる構成の半導体装置を示す。図５に示す半導体装置は、第２の半導体素子層１３０の容量素子１６２の構成が、図１に示す半導体装置の第２の半導体素子層１３０の容量素子１５４の構成とは異なる。具体的には、容量素子１６２は、電極１３８ｂ、ドレイン電極１４２ｂ、保護絶縁膜１４４および電極１４７で構成されており、配線１２８ａと同じ層の導電膜は用いられていない。また、電極１４７は、層間絶縁膜１４６に埋め込まれた接続電極１４８ｅを介して配線１４９ｄと接続されている。このように、容量素子の誘電体として機能する絶縁膜を保護絶縁膜１４４だけにすることにより、図１に示す容量素子１５４より誘電体として機能する絶縁膜の膜厚を薄くすることができるので、より容量素子の電気容量を大きくすることができる。なお、その他の部分の構成は、図１に示す半導体装置と同様なので、詳細については上述の記載を参酌することができる。
【００８４】
なお、上記図１乃至図５に示す半導体装置は、各々の図に示す構成に限られるものではなく、第１の半導体素子層１１０、配線層１２０および第２の半導体素子層１３０に含まれる、半導体素子、容量素子、配線などは、半導体回路の構成に合わせて適宜接続することができる。また、さらに電極や配線、半導体層、絶縁層などを形成して半導体素子層または配線層が追加されていても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００８５】
〈半導体装置の作製方法〉
以下に図１に示す半導体装置の作製方法について図６乃至図９を参照して説明する。
【００８６】
〈第１の半導体素子層の作製方法〉
まず、第１の半導体素子層１１０の作製方法について、図６を参照して説明する。
【００８７】
まず、半導体基板１００を用意する。半導体基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００８８】
半導体基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、トランジスタ１５０の動作を高速化することができるため好適である。
【００８９】
次に半導体基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層を形成する。保護層としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を半導体基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【００９０】
次に、上記の保護層をマスクとしてエッチングを行い、保護層に覆われていない領域（露出している領域）の、半導体基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０５が形成される。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００９１】
次に、半導体領域１０５を覆うように絶縁層を形成し、半導体領域１０５に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０１を形成する。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０５の形成後、または、素子分離絶縁層１０１の形成後には、上記保護層を除去する。
【００９２】
次に、半導体領域１０５の表面に絶縁膜１０８ａを形成する。絶縁膜１０８ａは後のゲート絶縁膜１０８となるものであり、例えば、半導体領域１０５表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁膜１０８ａの厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００９３】
次に絶縁膜１０８ａ上に導電材料を含む層を成膜し、当該導電材料を含む層を選択的にエッチングして、ゲート電極１１１を形成する（図６（Ａ）参照）。
【００９４】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００９５】
当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００９６】
次に、半導体領域１０５にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１０４ａを形成する（図６（Ａ）参照）。このとき、不純物領域１０４ａの形成により、半導体領域１０５のゲート電極１１１の下部は、チャネル形成領域１０２となる。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【００９７】
次に、ゲート電極１１１および絶縁膜１０８ａ等を覆うように絶縁膜を成膜し、当該絶縁膜に異方性の高いエッチング処理を行って、自己整合的にサイドウォール絶縁膜１０７を形成する。また、同時に絶縁膜１０８ａをエッチングし、ゲート絶縁膜１０８も形成する。サイドウォール絶縁膜１０７に用いる絶縁膜は絶縁膜１０８ａと同様の絶縁膜を用いればよい。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００９８】
次に、不純物領域１０４ａのサイドウォール絶縁膜１０７と重畳しない領域にリン（Ｐ）やヒ素（Ａｓ）などを添加して、不純物領域１０４ａより不純物濃度の高い不純物領域１０４ｂを形成する（図６（Ｂ）参照）。当該処理は、上記不純物領域１０４ａと同様の方法を用いて行うことができる。また、不純物領域１０４ｂを形成する前に、保護膜として機能する絶縁膜を不純物領域１０４ａ上に設けても良い。
【００９９】
次に、ゲート電極１１１、サイドウォール絶縁膜１０７、不純物領域１０４ａおよび不純物領域１０４ｂ等を覆うように金属層１０９を形成する。当該金属層１０９は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１０９は、半導体領域１０５を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１００】
次に、熱処理を施して、上記金属層１０９と半導体材料とを反応させる。これにより、不純物領域１０４ａおよび不純物領域１０４ｂに接する金属化合物領域１０６が形成される（図６（Ｃ）参照）。なお、ゲート電極１１１として多結晶シリコンなどを用いる場合には、ゲート電極１１１の金属層１０９と接触する部分にも、金属化合物領域が形成されることになる。
【０１０１】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１０６を形成した後には、金属層１０９は除去する。
【０１０２】
次に、上述の各工程により形成された各構成を覆うように層間絶縁膜１０３を形成し、層間絶縁膜１０３に埋め込まれるように、金属化合物領域１０６の一方の上に接して接続電極１１２ａを、金属化合物領域１０６の他方の上に接して接続電極１１２ｂを設ける。さらに、層間絶縁膜１０３に埋め込まれるように、接続電極１１２ａの上に接して配線１１４ａを、接続電極１１２ｂの上に接して配線１１４ｂを設ける。ここで、配線１１４ａおよび配線１１４ｂの上面は層間絶縁膜１０３から露出するようにする。
【０１０３】
なお、層間絶縁膜１０３、接続電極１１２ａ、接続電極１１２ｂ、配線１１４ａおよび配線１１４ｂの詳細については、後述する配線層１２０の層間絶縁膜１２４、接続電極１２６および配線１２８ａと同様なのでそちらを参照されたい。
【０１０４】
以上により、半導体基板１００を用いたトランジスタ１５０が形成される（図６（Ｄ）参照）。このようなトランジスタ１５０は、高速動作が可能であるという特徴を有する。これにより、トランジスタ１５０を有する第１の半導体素子層１１０を形成することができる。
【０１０５】
〈配線層の作製方法〉
次に、配線層１２０の作製方法について、図７を参照して説明する。
【０１０６】
まず、第１の半導体素子層１１０の各構成を覆うように、層間絶縁膜１２２を形成し、さらに層間絶縁膜１２２上に層間絶縁膜１２４ａを形成する。
【０１０７】
層間絶縁膜１２２としては、第１の半導体素子層１１０から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板１００として単結晶シリコン基板、ＳＯＩ基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。このような層間絶縁膜１２２としては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。本実施の形態では、下地絶縁膜１３２ａとして、プラズマＣＶＤ法を用いて成膜した窒化シリコン膜を用いる。なお、本明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指すものとする。
【０１０８】
特に、配線に銅を含む金属を用いる場合、窒化酸化シリコンまたは窒化シリコンなどのバリア性の高い無機絶縁膜を用いることにより、銅の拡散を防止することができるので、好適である。
【０１０９】
層間絶縁膜１２４ａは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指すものとする。特に、層間絶縁膜１２４ａに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、層間絶縁膜１２４ａには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、層間絶縁膜１２４ａは、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができ、成膜速度の速いＣＶＤ法等を用いることで半導体装置作製の効率化を図ることができる。本実施の形態では、層間絶縁膜１２４ａとしてＣＶＤ法で形成した酸化シリコンを用いる場合について説明する。
【０１１０】
次に、層間絶縁膜１２２および層間絶縁膜１２４ａに対して配線１１４ａまで達する開口を形成する（図７（Ａ）参照）。当該開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。
【０１１１】
次に、層間絶縁膜１２２および層間絶縁膜１２４ａに形成された開口を埋め込むように、導電層１２５を成膜する（図７（Ｂ）参照）。導電層１２５は、ゲート電極１１１に用いた導電材料を含む層と同様の材料および方法を用いて形成することができる。
【０１１２】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタンを薄く形成した後に、開口に埋め込むようにタングステンを形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタンは、界面の酸化膜を還元し、金属化合物領域１０６との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。
【０１１３】
次に、ＣＭＰ処理やエッチング処理を施して導電層１２５の一部を除去し、層間絶縁膜１２４ａを露出させて、接続電極１２６を形成する（図７（Ｃ）参照）。ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工磨物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１１４】
次に、層間絶縁膜１２４ａおよび接続電極１２６上に絶縁膜を成膜し、接続電極１２６まで達する開口と、後に容量素子１５４を形成する位置に電極１２８ｂを埋め込むための開口を形成し、層間絶縁膜１２４を形成する。（図７（Ｄ）参照）。当該開口は上記と同様の方法で形成することができる。なお、本実施の形態では、当該絶縁膜として層間絶縁膜１２４ａと同じ材料の絶縁膜を用いるが、これに限られることなく層間絶縁膜を２種類以上の絶縁膜が積層された構造としても良い。
【０１１５】
次に、層間絶縁膜１２４に形成された開口を埋め込むように導電層を成膜し、ＣＭＰ処理やエッチング処理を施して導電層の一部を除去し、層間絶縁膜１２４を露出させて、配線１２８ａおよび電極１２８ｂを形成する（図７（Ｅ）参照）。このとき、層間絶縁膜１２４、配線１２８ａおよび電極１２８ｂの上面が概略同一平面を形成することが好ましい。このように、層間絶縁膜１２４、配線１２８ａおよび電極１２８ｂの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１１６】
上記導電層は、接続電極１２６に用いた導電材料を含む層と同様の材料および方法を用いて形成することができる。特に配線抵抗の低下を図る場合、銅（Ｃｕ）または銅を含む導電材料を用いることができる。その場合、Ｗ、Ｔａ、Ｍｏ、Ｔｉ、ＣｒなどのＣｕよりも融点が高い元素を含む導電材料を用いて、当該導電層を挟むように形成することで、配線１２８ａなどのマイグレーションを抑制し、半導体装置の信頼性を向上させることができる。
【０１１７】
ここで、ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、層間絶縁膜１２４、配線１２８ａおよび電極１２８ｂの表面の平坦性をさらに向上させることができる。
【０１１８】
このようにして、容量素子１５４を構成する電極１２８ｂは、配線１２８ａと同じ層で形成され、同一の材料および同一の工程で形成される。これにより、配線層１２０および第２の半導体素子層１３０のトランジスタ１５０を形成する工程で余計な工程を増やすことなく容量素子１５４を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０１１９】
なお、上述した層間絶縁膜１０３、接続電極１１２ａ、接続電極１１２ｂ、配線１１４ａおよび配線１１４ｂについては、層間絶縁膜１２４、接続電極１２６および配線１２８ａと同様の材料および方法を用いて形成することができる。
【０１２０】
以上により、配線層１２０を形成することができる。
【０１２１】
なお、配線層１２０の作製方法は、図７（Ａ）乃至図７（Ｅ）で説明した方法に限定されるものではない。例えば、層間絶縁膜１２４に接続電極１２６、配線１２８ａおよび電極１２８ｂに対応する開口を先に形成した後で、当該開口に導電材料を埋め込んで接続電極１２６、配線１２８ａおよび電極１２８ｂを形成することもできる。この場合、接続電極１２６、配線１２８ａおよび電極１２８ｂは同一の材料で形成されることになる。
【０１２２】
〈第２の半導体素子層の作製方法〉
次に、第２の半導体素子層１３０の作製方法について、図８および図９を参照して説明する。
【０１２３】
まず、層間絶縁膜１２４、配線１２８ａおよび電極１２８ｂ上に下地絶縁膜１３２ａを成膜し、下地絶縁膜１３２ａ上に下地絶縁膜１３２ｂを成膜する。
【０１２４】
下地絶縁膜１３２ａは下地絶縁膜１３２ａより下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板１００として単結晶シリコン基板、ＳＯＩ基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。このような下地絶縁膜１３２ａとしては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。
【０１２５】
本実施の形態では、下地絶縁膜１３２ａとして、プラズマＣＶＤ法を用いて成膜した窒化シリコン膜を用いる。
【０１２６】
下地絶縁膜１３２ｂが過剰酸素を含む絶縁膜（化学量論的組成比を超える酸素を含む絶縁膜）であれば、下地絶縁膜１３２ｂに含まれる過剰な酸素によって、後に形成される酸化物半導体膜の酸素欠損を補填することが可能であるため好ましい。下地絶縁膜１３２ｂに過剰酸素を含ませるには、例えば、酸素雰囲気下にて下地絶縁膜１３２ｂを成膜すればよい。または、成膜後の下地絶縁膜１３２ｂに、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１２７】
このような下地絶縁膜１３２ｂとしては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いることができる。これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を供給することができる。なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指すものとする。
【０１２８】
本実施の形態では、下地絶縁膜１３２ｂとして、プラズマＣＶＤ法を用いて成膜し、酸素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜を用いる。
【０１２９】
また、ここで下地絶縁膜１３２ｂに研磨処理（例えば、ＣＭＰ処理）やドライエッチング処理、プラズマ処理などを行うことにより、下地絶縁膜１３２ｂの表面の平坦性を向上させることが好ましい。このように下地絶縁膜１３２ｂの表面の平坦性を向上させることにより、下地絶縁膜１３２ｂ上に設けられる酸化物半導体膜１３４の結晶性を向上させることができる。
【０１３０】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体膜１３４の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１３１】
平坦性を向上させるための処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体膜１３４の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【０１３２】
ここで、下地絶縁膜１３２ｂの、後にチャネル形成領域１３４ｃと重畳する領域については、特に表面の平坦性を向上させることが好ましい。具体的には、下地絶縁膜１３２ｂの当該領域の表面の平坦性を、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下にするとよい。
【０１３３】
次に、下地絶縁膜１３２ｂ上に酸化物半導体膜を成膜する。酸化物半導体膜１１３は、上述のように、単層構造であってもよいし、積層構造であってもよい。また、非晶質酸化物半導体であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体膜が非晶質構造の場合に、後の作製工程で当該非晶質構造の酸化物半導体に熱処理を行うことによって、結晶性酸化物半導体としてもよい。非晶質酸化物半導体を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。また、酸化物半導体膜の膜厚は、例えば、１ｎｍ以上３０ｎｍ以下とすることが好ましく、５ｎｍ以上１０ｎｍ以下とするとより好ましい。
【０１３４】
酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌｅｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜１１３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。
【０１３５】
酸化物半導体膜を形成する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。
【０１３６】
また、成膜室内の残留水分を除去しつつ水素および水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体膜１１３に含まれる不純物の濃度を低減できる。
【０１３７】
また、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１３８】
また、半導体基板１００を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。半導体基板１００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【０１３９】
また、スパッタリング法を用いて成膜する場合、ターゲットは上記の酸化物半導体膜１３４の材料およびその組成に合わせて適宜設定すればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組成に限定されるものではない。
【０１４０】
なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０１４１】
また酸化物半導体膜を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１４２】
酸化物半導体膜としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【０１４３】
また、酸化物半導体膜に、当該酸化物半導体膜に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するために、電気炉などで熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。
【０１４４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１４５】
例えば、ＧＲＴＡ装置を用いて加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出す処理を行ってもよい。
【０１４６】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１４７】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体膜に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【０１４８】
なお、脱水化または脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ１５２の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁膜１３６ａまたは保護絶縁膜１４４として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０１４９】
また、熱処理で酸化物半導体膜を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。酸素ガスまたは二窒化酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜１１３を高純度化および電気的にｉ型（真性）化することができる。このように高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタを得ることができる。
【０１５０】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１５１】
酸素の導入工程では、酸化物半導体膜に直接酸素を導入してもよいし、後に形成されるゲート絶縁膜１３６ａなどの他の膜を通過して酸素を酸化物半導体膜へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体膜へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【０１５２】
酸化物半導体膜への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体膜への酸素の導入は複数回行ってもよい。また、酸化物半導体膜を複数層の積層構造とする場合、各酸化物半導体層の形成後に酸素を導入してもよい。
【０１５３】
次に、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜１３４に形成することができる（図８（Ａ）参照）。
【０１５４】
島状の酸化物半導体膜１３４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５５】
なお、酸化物半導体膜１３４のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。
【０１５６】
次に、下地絶縁膜１３２ｂの電極１２８ｂと重畳する領域に開口を形成する。当該開口は、層間絶縁膜１２４に開口を形成した方法と同様の方法を用いて形成することができる。また、図２および図３に示す半導体装置を形成する場合には、下地絶縁膜１３２ｂに加え下地絶縁膜１３２ａもエッチングし、電極１２８ｂの上面が露出する開口を形成すればよい。
【０１５７】
次に、酸化物半導体膜１３４を覆って、後の工程でゲート絶縁膜１３６ａおよび絶縁膜１３６ｂを形成する絶縁膜１３６を成膜する（図８（Ｂ）参照）。ここで、絶縁膜１３６の膜厚は、例えば１ｎｍ以上２０ｎｍ以下とすることが好ましい。
【０１５８】
絶縁膜１３６が過剰酸素を含む絶縁膜（化学量論的組成比を超える酸素を含む絶縁膜）であれば、絶縁膜１３６に含まれる過剰な酸素によって、酸化物半導体膜１３４の酸素欠損を補填することが可能であるため好ましい。絶縁膜１３６に過剰酸素を含ませるには、例えば、酸素雰囲気下にて絶縁膜１３６を成膜すればよい。または、成膜後の絶縁膜１３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１５９】
このような絶縁膜１３６としては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した酸化窒化シリコン膜または酸化シリコン膜などを用いることができる。これらの絶縁膜に、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を供給することができる。本実施の形態では、絶縁膜１３６として、プラズマＣＶＤ法を用いて成膜し、酸素を含む雰囲気でプラズマ処理を行って過剰酸素を含ませた、酸化窒化シリコン膜を用いる。
【０１６０】
また、絶縁膜１３６は積層構造とすることもでき、上記過剰酸素を含む絶縁膜上に、下地絶縁膜１３２ａに用いるようなバリア膜として機能する絶縁膜を設けても良い。バリア膜として機能する絶縁膜に酸化アルミニウム膜を用いる場合、プラズマＣＶＤ法またはスパッタリング法等を用いてアルミニウム膜を成膜した後、酸素を含む雰囲気でプラズマ処理を行うことで酸化アルミニウム膜を形成することもできる。
【０１６１】
特に、酸化アルミニウム膜は水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜１３４への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜１３４からの放出を防止するバリア膜として機能する。
【０１６２】
さらに絶縁膜１３６の成膜後に熱処理を行って、絶縁膜１３６に含有される化学量論的組成比を超える量の酸素を酸化物半導体膜１３４に供給することができる。当該熱処理の温度は、２５０℃以上７００℃以下、または４００℃以上７００℃以下、または基板の歪み点未満とすることが好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、窒素雰囲気下２５０℃において１時間の熱処理を行う。
【０１６３】
このとき、酸素の供給を行う過剰酸素を含む絶縁膜上を、緻密性を有するバリア膜で覆うことにより、酸素の供給を行う過剰酸素を含む絶縁膜からの酸素の上方への拡散を防ぎ、酸化物半導体膜１３４に酸素を供給することができる。
【０１６４】
このように、酸素の供給を行う過剰酸素を含む絶縁膜を、緻密性を有するバリア膜で包み込んで熱処理を行うことで、酸化物半導体膜１３４において化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。
【０１６５】
このように、水素若しくは水分を酸化物半導体膜から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりｉ型（真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。よって、該酸化物半導体膜をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。
【０１６６】
次に、絶縁膜１３６上に酸化物半導体膜１３４と重畳するようにゲート電極１３８ａを形成し、下地絶縁膜１３２ｂに設けられた開口に電極１２８ｂと重畳して電極１３８ｂを形成する。ゲート電極１３８ａおよび電極１３８ｂは、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極１３８ａおよび電極１３８ｂの材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極１３８ａおよび電極１３８ｂとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極１３８ａおよび電極１３８ｂは、単層構造としてもよいし、積層構造としてもよい。
【０１６７】
また、ゲート電極１３８ａおよび電極１３８ｂの材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１６８】
また、絶縁膜１３６と接するゲート電極１３８ａの一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１６９】
なお、ゲート電極１３８ａは、絶縁膜１３６上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることもできる。
【０１７０】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。これにより、トランジスタのさらなる微細化を達成することができる。
【０１７１】
このようにして、容量素子１５４を構成する電極１３８ｂは、ゲート電極１３８ａと同じ層で形成され、同一の材料および同一の工程で形成される。これにより、配線層１２０および第２の半導体素子層１３０のトランジスタ１５０を形成する工程で余計な工程を増やすことなく容量素子１５４を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０１７２】
次に、ゲート電極１３８ａをマスクとして酸化物半導体膜１３４に不純物元素１３５を導入し、自己整合的に不純物領域１３４ａ、不純物領域１３４ｂおよびチャネル形成領域１３４ｃを形成する（図８（Ｃ）参照）。これにより、チャネル形成領域１３４ｃは不純物領域１３４ａと不純物領域１３４ｂに挟まれるように形成される。なお、図８（Ｃ）に示すように、不純物元素１３５を導入する必要がない領域に不純物が導入されないように、当該領域上にレジストマスク１３７などを設けてもよい。
【０１７３】
不純物元素１３５は、酸化物半導体膜１３４の導電率を変化させる不純物を用いることが好ましい。不純物元素１３５としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１７４】
不純物元素１３５の導入方法としては、イオン注入法、イオンドーピング法などを用いることができる。その際には、不純物元素１３５の単体のイオンあるいはフッ化物、塩化物のイオンを用いることもできる。
【０１７５】
特に、酸化物半導体膜１３４としてＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜を用いている場合、アルゴンなどの原子量の大きい元素をイオン注入法やイオンドーピング法で導入することにより、酸化物半導体膜１３４の一部が非晶質化してｎ型化するので、チャネル形成領域１３４ｃより抵抗率の低い不純物領域１３４ａおよび不純物領域１３４ｂを形成することができる。
【０１７６】
不純物元素１３５の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。
【０１７７】
また、不純物元素１３５を導入する際に、半導体基板１００を加熱しながら行ってもよい。また、不純物元素１３５の導入処理後、加熱処理を行ってもよい。
【０１７８】
なお、酸化物半導体膜１３４に不純物元素１３５を導入する処理は、複数回行ってもよく、不純物元素の種類も複数種用いてもよい。
【０１７９】
次に、絶縁膜１３６、ゲート電極１３８ａおよび電極１３８ｂ上に絶縁膜を成膜し、当該絶縁膜にエッチング処理を行い、ゲート電極１３８ａおよび電極１３８ｂの少なくとも側面に接するサイドウォール絶縁膜１４０ａおよびサイドウォール絶縁膜１４０ｂを形成する。このとき、同時に絶縁膜１３６にもエッチング処理を行い、ゲート電極１３８ａおよびサイドウォール絶縁膜１４０ａと重畳するゲート絶縁膜１３６ａ、および電極１３８ｂおよびサイドウォール絶縁膜１４０ｂと重畳する絶縁膜１３６ｂも形成する（図８（Ｄ）参照）。ここで、サイドウォール絶縁膜１４０ａおよびサイドウォール絶縁膜１４０ｂに用いる絶縁膜には、絶縁膜１３６に用いた材料と同様の材料を用いることができる。
【０１８０】
当該エッチング処理において、絶縁膜１３６ｂと下地絶縁膜１３２ｂは選択性が高いものを用いることが好ましい。例えば、上記のように、絶縁膜１３６ｂに酸化シリコン膜または酸化窒化シリコン膜を用い、下地絶縁膜１３２ｂに窒化シリコン膜を用いればよい。
【０１８１】
サイドウォール絶縁膜１４０ａおよびサイドウォール絶縁膜１４０ｂは、上記絶縁膜に対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
【０１８２】
またサイドウォール絶縁膜１４０ａおよびサイドウォール絶縁膜１４０ｂはゲート電極１３８ａおよび電極１３８ｂの側面と接するように設けられるが、さらに上面まで覆うような絶縁膜をフォトリソグラフィで形成しても良い。また、サイドウォール絶縁膜１４０ａおよびサイドウォール絶縁膜１４０ｂとは別に、ゲート電極１３８ａおよび電極１３８ｂの上面と重畳するように絶縁膜を設けても良い。
【０１８３】
このようにして、容量素子１５４を構成する絶縁膜１３６ｂは、ゲート絶縁膜１３６ａと同じ層で形成され、同一の材料および同一の工程で形成される。これにより、配線層１２０および第２の半導体素子層１３０のトランジスタ１５０を形成する工程で余計な工程を増やすことなく容量素子１５４を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０１８４】
次に、下地絶縁膜１３２ｂ、酸化物半導体膜１３４、ゲート電極１３８ａ、電極１３８ｂ、サイドウォール絶縁膜１４０ａおよびサイドウォール絶縁膜１４０ｂ上に導電膜を成膜し、当該導電膜を加工してソース電極１４２ａおよびドレイン電極１４２ｂを形成する（図９（Ａ）参照）。
【０１８５】
ここで、ソース電極１４２ａおよびドレイン電極１４２ｂとして用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、当該導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１８６】
ソース電極１４２ａおよびドレイン電極１４２ｂの形成は、フォトリソグラフィ工程を用いて上記導電膜上にレジストマスクを形成し、選択的にエッチングを行って、少なくともゲート電極１３８ａ上の導電膜を除去すればよい。これにより、当該導電膜はゲート電極１３８ａを挟んで分断されるので、ソース電極１４２ａおよびドレイン電極１４２ｂとして機能しうる。
【０１８７】
当該フォトリソグラフィ工程は、露光装置の光源として、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることが好ましい。これにより、トランジスタ１５２のチャネル長を微細化（具体的には１００ｎｍ以下、好ましくは６０ｎｍ以下、更に好ましくは３０ｎｍ以下）することが可能であるため、トランジスタ１５２の動作速度を高速化できる。チャネル長が２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。
【０１８８】
なお、上記以外のソース電極１４２ａおよびドレイン電極１４２ｂの形成方法としては、上記導電膜の上にさらに平坦化膜を設けて、ＣＭＰ処理により当該平坦化膜および当該導電膜を研磨してソース電極１４２ａおよびドレイン電極１４２ｂを形成する方法もある。このとき、上述のようにゲート電極１３８ａおよび電極１３８ｂ上に絶縁膜を設けておくことで、これらの電極が研磨されるのを防ぐことができる。
【０１８９】
図９（Ａ）では、ドレイン電極１４２ｂが酸化物半導体膜１３４および電極１３８ｂと接するようにドレイン電極１４２ｂを形成した。図２に示す半導体装置を形成する場合には、上述した開口を介して電極１２８ｂと接し、かつ電極１３８ｂと接しないようにドレイン電極１４２ｂを設ければよい。また、図３に示す半導体装置を形成する場合には、下地絶縁膜１３２ｂの開口に重ならないようにドレイン電極１４２ｂを設ければよい。
【０１９０】
次に、下地絶縁膜１３２ｂ、ゲート電極１３８ａ、ソース電極１４２ａおよびドレイン電極１４２ｂ上に保護絶縁膜１４４を形成する（図９（Ｂ）参照）。
【０１９１】
保護絶縁膜１４４は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。保護絶縁膜１４４は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１９２】
また、保護絶縁膜１４４として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜１３４への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜１３４からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１９３】
なお、保護絶縁膜１４４は、単層としてもよいし、積層としてもよい。
【０１９４】
保護絶縁膜１４４は、スパッタリング法など、保護絶縁膜１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。酸化物半導体膜１３４の成膜時と同様に、保護絶縁膜１４４の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した保護絶縁膜１４４に含まれる不純物の濃度を低減できる。また、保護絶縁膜１４４の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１９５】
次に、上述の各工程により形成された各構成を覆うように層間絶縁膜１４６を形成し、層間絶縁膜１４６、保護絶縁膜１４４、下地絶縁膜１３２ａおよび下地絶縁膜１３２ｂに配線１２８ａが露出する開口と、ソース電極１４２ａが露出する開口を形成し、当該開口を埋め込むように接続電極１４８ａおよび配線１４９ａと、接続電極１４８ｂおよび配線１４９ｂと、を形成する。
【０１９６】
なお、層間絶縁膜１４６、接続電極１４８ａ、接続電極１４８ｂ、配線１４９ａおよび配線１４９ｂの詳細については、配線層１２０の層間絶縁膜１２４、接続電極１２６および配線１２８ａと同様なのでそちらを参照されたい。
【０１９７】
以上により、酸化物半導体膜１３４を用いたトランジスタ１５２および容量素子１５４が形成される（図９（Ｃ）参照）。このようなトランジスタ１５２は、オフ電流が極めて低いという特徴を有する。
【０１９８】
以上の工程によって、トランジスタ１５２および容量素子１５４を有する第２の半導体素子層１３０を形成することができる。このようにして、第１の半導体素子層１１０、配線層１２０および第２の半導体素子層１３０を有する半導体装置を形成することができる。
【０１９９】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２００】
このように、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。
【０２０１】
これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。
【０２０２】
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。
【０２０３】
また、配線層および第２の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０２０４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０５】
（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置とは異なる態様の半導体装置および半導体装置の作製方法について、図１０乃至図１２を参照して説明する。
【０２０６】
〈半導体装置の構成例〉
図１０は、半導体装置の構成の一例を示す断面図である。図１０に示す半導体装置は、第１の半導体材料にチャネル形成領域が設けられるトランジスタ１５０と、トランジスタ１５０の上に形成された配線１２８ａと、トランジスタ１５０の上に形成されたトランジスタ１６６と、トランジスタ１５０の上に形成された容量素子１６８と、を含んで形成される。図１０では、下部に第１の半導体材料を用いたトランジスタ１５０を含む第１の半導体素子層１１０を有し、上部に第２の半導体材料を用いたトランジスタ１６６の一部、および容量素子１６８の一部を含む第２の半導体素子層１７０を有する構成としている。また、第１の半導体素子層１１０と第２の半導体素子層１７０は間に形成された配線層１２０を介して電気的に接続されている。また、図１０に示す半導体装置は、トランジスタ１５０とトランジスタ１６６と容量素子１６８とを、一つずつ有する構成として示しているが、それぞれ複数有する構成としてもよい。
【０２０７】
本実施の形態に示す半導体装置は、配線層１２０の一部および第２の半導体素子層１７０の構成において、先の実施の形態に示す半導体装置と異なる。なお、第１の半導体素子層１１０の構成については、図１に示す半導体装置と同様なので、詳細については実施の形態１の記載を参酌することができる。
【０２０８】
第１の半導体素子層１１０の上に形成される配線層１２０は、層間絶縁膜１０３、配線１１４ａおよび配線１１４ｂの上に形成された層間絶縁膜１２２と、層間絶縁膜１２２上に形成された層間絶縁膜１２４と、層間絶縁膜１２２および層間絶縁膜１２４に埋め込まれるように形成された接続電極１２６、配線１２８ａ、電極１２８ｂおよびゲート電極１２８ｃと、を有する。配線１２８ａ、電極１２８ｂおよびゲート電極１２８ｃは、層間絶縁膜１２４から上面が露出するように設けられており、同じ層の導電膜を用いて形成されている。ここで、層間絶縁膜１２２、配線１２８ａおよび電極１２８ｂおよびゲート電極１２８ｃの上面は、概略同一の平面を形成することが好ましい。ここで、層間絶縁膜１２２、層間絶縁膜１２４、接続電極１２６、配線１２８ａおよび電極１２８ｂの構成については、図１に示す半導体装置と同様なので、詳細については実施の形態１の記載を参酌することができる。
【０２０９】
配線層１２０の上に形成される第２の半導体素子層１７０は、層間絶縁膜１２４、配線１２８ａ、電極１２８ｂおよびゲート電極１２８ｃの上に形成されたゲート絶縁膜１７２と、ゲート絶縁膜１７２を含んで形成されたトランジスタ１６６と、ゲート絶縁膜１７２およびトランジスタ１６６上に形成された保護絶縁膜１４４と、保護絶縁膜１４４上に形成された層間絶縁膜１４６と、ゲート絶縁膜１７２、保護絶縁膜１４４および層間絶縁膜１４６に埋め込まれるように形成された接続電極１４８ａ、接続電極１４８ｂ、配線１４９ａおよび配線１４９ｂを有する。ここで、保護絶縁膜１４４、層間絶縁膜１４６、接続電極１４８ａ、接続電極１４８ｂ、配線１４９ａおよび配線１４９ｂの構成については、図１に示す半導体装置と同様なので、詳細については実施の形態１の記載を参酌することができる。
【０２１０】
トランジスタ１６６は、配線層１２０に設けられたゲート電極１２８ｃと、ゲート電極１２８ｃ上に設けられたゲート絶縁膜１７２と、ゲート絶縁膜１７２上にゲート電極１２８ｃと重畳して設けられた酸化物半導体膜１７４と、酸化物半導体膜１７４上に形成されたチャネル保護膜１７６と、チャネル保護膜１７６に形成された開口を介して酸化物半導体膜１７４の上面の少なくとも一部に接して形成されたソース電極（またはドレイン電極）１８２ａ、およびドレイン電極（またはソース電極）１８２ｂと、を有する。なお、酸化物半導体膜１７４は、実施の形態１で示した酸化物半導体膜１３４と同様のものを用いることができる。
【０２１１】
また、接続電極１４８ｂは、ソース電極１８２ａの上面と接するように設けられている。
【０２１２】
さらに、第２の半導体素子層１７０と配線層１２０にまたがって容量素子１６８が形成される。容量素子１６８は、電極１２８ｂ、ゲート絶縁膜１７２、ドレイン電極１８２ｂと、で構成される。すなわち、電極１２８ｂは容量素子１６８の一方の電極として機能し、ドレイン電極１８２ｂは容量素子１６８の他方の電極として機能し、ゲート絶縁膜１７２は容量素子１６８の誘電体として機能することになる。することになる。ここで、チャネル保護膜１７６の電極１２８ｂと重畳する領域に開口が形成されており、ドレイン電極１８２ｂは当該開口において、電極１２８ｂと重畳し、ゲート絶縁膜１７２と接するように形成される。なお、チャネル保護膜１７６は電極１２８ｂと重なる領域に必ずしも開口を設ける必要はない。その場合、チャネル保護膜１７６も容量素子１６８の誘電体として機能することになる。
【０２１３】
ここで、容量素子１６８を構成する電極１２８ｂは配線１２８ａと同じ層で形成され、同一の材料および同一の工程で形成される。また、容量素子１６８を構成するゲート絶縁膜１７２およびドレイン電極１８２ｂはトランジスタ１６６を構成している。これにより、配線層１２０および第２の半導体素子層１７０のトランジスタ１６６を形成する工程で余計な工程を増やすことなく容量素子１６８を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０２１４】
なお、本実施の形態に示す半導体装置において、トランジスタ１６６は所謂チャネルストップ型のトランジスタとしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、トランジスタ１６６をチャネルエッチ型のトランジスタとすることもできる。
【０２１５】
〈半導体装置の作製方法〉
以下に図１０に示す半導体装置の作製方法について図１１および図１２を参照して説明する。
【０２１６】
なお、第１の半導体素子層１１０および配線層１２０の作製方法については、実施の形態１と同様なので、実施の形態１の記載を参照されたい。また、配線層１２０のゲート電極１２８ｃは、電極１２８ｂと同時に形成することができる。
【０２１７】
〈第２の半導体素子層の作製方法〉
第２の半導体素子層１７０の作製方法について、図１１および図１２を参照して説明する。
【０２１８】
まず、層間絶縁膜１２４、配線１２８ａ、電極１２８ｂおよびゲート電極１２８ｃ上にゲート絶縁膜１７２を成膜する。
【０２１９】
ゲート絶縁膜１７２は、ゲート絶縁膜１７２より下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましく、実施の形態１に記載の下地絶縁膜１３２ａと同様の絶縁膜を用いることが好ましい。また、当該バリア膜として機能する絶縁膜上に過剰酸素を含む絶縁膜を積層して設ける構成としても良く、その場合、実施の形態１に記載の下地絶縁膜１３２ｂと同様の絶縁膜を積層して設ける構成とすればよい。
【０２２０】
また、ここでゲート絶縁膜１７２に研磨処理（例えば、ＣＭＰ処理）やドライエッチング処理、プラズマ処理などを行うことにより、ゲート絶縁膜１７２の表面の平坦性を向上させることが好ましい。当該工程の詳細については実施の形態１の記載を参酌することができる。
【０２２１】
次に、ゲート絶縁膜１７２上に酸化物半導体膜を成膜し、ゲート電極１２８ｃと重畳するように、フォトリソグラフィ工程を用いて島状の酸化物半導体膜１７４を形成する（図１１（Ａ）参照）。当該工程の詳細については実施の形態１の酸化物半導体膜１３４に関する記載を参酌することができる。
【０２２２】
次に、酸化物半導体膜１７４およびゲート絶縁膜１７２上にチャネル保護膜１７６を成膜する（図１１（Ｂ）参照）。チャネル保護膜１７６としては、過剰酸素を含む絶縁膜（化学量論的組成比を超える酸素を含む絶縁膜）であれば、チャネル保護膜１７６に含まれる過剰な酸素によって、酸化物半導体膜１７４の酸素欠損を補填することが可能であるため好ましい。よって、実施の形態１に記載の絶縁膜１３６と同様の絶縁膜を用いることが好ましい。
【０２２３】
さらにチャネル保護膜１７６の成膜後に熱処理を行って、チャネル保護膜１７６に含有される化学量論的組成比を超える量の酸素を酸化物半導体膜１７４に供給することができる。当該熱処理の温度は、２５０℃以上７００℃以下、または４００℃以上７００℃以下、または基板の歪み点未満とすることが好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、窒素雰囲気下２５０℃において１時間の熱処理を行う。
【０２２４】
次に、フォトリソグラフィ工程により、チャネル保護膜１７６上にレジストマスクを形成し、酸化物半導体膜１７４上の開口と、電極１２８ｂと重畳する開口と、を形成する（図１１（Ｃ））。ここでのチャネル保護膜１７６のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【０２２５】
このように、酸化物半導体膜１７４上に接してチャネル保護膜１７６を設けることにより、ソース電極１８２ａおよびドレイン電極１８２ｂのエッチングによる酸化物半導体膜１７４のバックチャネル側へのダメージ（例えば、エッチング時のプラズマまたはエッチング剤によるダメージ）を防ぐことができる。これにより、安定した電気特性を有する、酸化物半導体を用いた半導体装置を提供することができる。
【０２２６】
次に、チャネル保護膜１７６および酸化物半導体膜１７４上に、ソース電極及びドレイン電極に用いる導電膜を成膜し、フォトリソグラフィ工程により当該導電膜を選択的にエッチングしてソース電極１８２ａおよびドレイン電極１８２ｂを形成する（図１１（Ｄ）参照）。ここで上記工程においてチャネル保護膜１７６に形成した開口を介してソース電極１８２ａおよびドレイン電極１８２ｂは酸化物半導体膜１７４の上面と接するようにする。また、ドレイン電極１８２ｂはチャネル保護膜１７６に形成した開口においてゲート絶縁膜１７２と接し、電極１２８ｂと重畳するようにする。
【０２２７】
当該工程は図９（Ａ）に示す工程と同様の材料および方法を用いて行うことができるので、ソース電極１８２ａおよびドレイン電極１８２ｂの詳細については、図９（Ａ）に関する記載を参酌することができる。
【０２２８】
次に、チャネル保護膜１７６、ソース電極１８２ａおよびドレイン電極１８２ｂ上に保護絶縁膜１４４を形成する（図１２（Ａ）参照）。ここで、保護絶縁膜１４４については、実施の形態１の記載を参酌することができる。
【０２２９】
次に、上述の各工程により形成された各構成を覆うように層間絶縁膜１４６を形成し、層間絶縁膜１４６、保護絶縁膜１４４、チャネル保護膜１７６およびゲート絶縁膜１７２に配線１２８ａが露出する開口と、ソース電極１８２ａが露出する開口を形成し、当該開口を埋め込むように接続電極１４８ａおよび配線１４９ａと、接続電極１４８ｂおよび配線１４９ｂと、を形成する。なお、層間絶縁膜１４６、接続電極１４８ａ、接続電極１４８ｂ、配線１４９ａおよび配線１４９ｂの詳細については、実施の形態１の記載を参酌することができる。
【０２３０】
以上により、酸化物半導体膜１７４を用いたトランジスタ１６６および容量素子１６８が形成される（図１２（Ｂ）参照）。このようなトランジスタ１６６は、オフ電流が極めて低いという特徴を有する。
【０２３１】
以上の工程によって、トランジスタ１６６および容量素子１６８を有する第２の半導体素子層１７０を形成することができる。このようにして、第１の半導体素子層１１０、配線層１２０および第２の半導体素子層１７０を有する半導体装置を形成することができる。
【０２３２】
このように、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。
【０２３３】
これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。
【０２３４】
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。
【０２３５】
また、配線層および第２の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０２３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３７】
（実施の形態３）
本実施の形態においては、先の実施の形態に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、図１３を用いて説明を行う。
【０２３８】
図１３（Ａ）は、半導体装置の回路構成の一例を示し、図１３（Ｂ）は半導体装置の一例を示す概念図である。まず、図１３（Ａ）に示す半導体装置について説明を行い、続けて図１３（Ｂ）に示す半導体装置について、以下説明を行う。
【０２３９】
図１３（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ２５２のソース電極又はドレイン電極とが電気的に接続され、ワード線ＷＬとトランジスタ２５２のゲート電極とが電気的に接続され、トランジスタ２５２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。ここで、トランジスタ２５２は酸化物半導体材料を用いて形成されている。
【０２４０】
次に、図１３（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２４１】
まず、ワード線ＷＬの電位を、トランジスタ２５２がオン状態となる電位として、トランジスタ２５２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２５２がオフ状態となる電位として、トランジスタ２５２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２４２】
酸化物半導体を用いたトランジスタ２５２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２５２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２４３】
次に、情報の読み出しについて説明する。トランジスタ２５２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２４４】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２４５】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２４６】
このように、図１３（Ａ）に示す半導体装置は、トランジスタ２５２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２４７】
次に、図１３（Ｂ）に示す半導体装置について、説明を行う。
【０２４８】
図１３（Ｂ）に示す半導体装置は、上部に記憶回路として図１３（Ａ）に示したメモリセル２５０を複数有する、メモリセルアレイ２５１ａ乃至メモリセル２５１ｎ（ｎは２以上の整数）を有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ乃至メモリセル２５１ｎ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２４９】
図１３（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ乃至メモリセル２５１ｎ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２５０】
周辺回路２５３に設けられるトランジスタは、トランジスタ２５２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２５１】
図１３（Ｂ）に示す半導体装置の具体的な構成は、図１に示す半導体装置を用いて説明することができる。すなわち、図１３（Ｂ）に示す周辺回路１５３として図１に示す第１の半導体素子層１１０を用い、図１３（Ｂ）に示すメモリセルアレイ２５１ａ乃至メモリセル２５１ｎとして図１に示す第２の半導体素子層１３０を用いることができる。ここで、第２の半導体素子層１３０および配線層１２０は、メモリセルアレイの層の個数に合わせて適宜積層して設けることができる。
【０２５２】
ここで、図１３（Ａ）に示すメモリセル２５０のトランジスタ２５２および容量素子２５４には、図１に示すトランジスタ１５２および容量素子１５４を用いることができる。よって、図１３（Ａ）に示すトランジスタ２５２のゲート電極、ソース電極およびドレイン電極として、図１に示すゲート電極１３８ａ、ソース電極１４２ａおよびドレイン電極１４２ｂを用いることができる。また、図１３（Ａ）に示すビット線ＢＬとして配線１４９ｂを、図１３（Ａ）に示すワード線ＷＬとしてゲート電極１３８ａに接続される配線を用いることができる。
【０２５３】
なお、本実施の形態では、図１３（Ｂ）に示す半導体装置の具体的な構成として、図１に示す半導体装置を挙げて説明したが、実施の形態１または実施の形態２に示す他の半導体装置の構成を適宜設定して用いることもできる。
【０２５４】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２５５】
このようにして、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、半導体装置を提供することができる。
【０２５６】
また、当該半導体装置において、配線層および第２の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０２５７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５８】
（実施の形態４）
本実施の形態では、先の実施の形態に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、実施の形態３とは異なる半導体装置の一例を、図１４および図１５を用いて説明する。
【０２５９】
図１４に本実施の形態に示す半導体装置の回路構成の一例を示す。
【０２６０】
図１４において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ３５０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ３５０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ３５２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ３５２のゲート電極とは、電気的に接続されている。そして、トランジスタ３５０のゲート電極と、トランジスタ３５２のソース電極またはドレイン電極の他方は、容量素子３５６の電極の一方と電気的に接続されてノードＦＧを形成し、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子３５６の電極の他方は電気的に接続されている。ここで、トランジスタ３５０は単結晶シリコンなどの酸化物半導体以外の半導体材料を用いて形成されており、トランジスタ３５２は酸化物半導体材料を用いて形成されている。
【０２６１】
図１４に示す半導体装置では、トランジスタ３５０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２６２】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３５２がオン状態となる電位にして、トランジスタ３５２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３５０のゲート電極、および容量素子３５６に与えられる。すなわち、トランジスタ３５０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３５２がオフ状態となる電位にして、トランジスタ３５２をオフ状態とすることにより、トランジスタ３５０のゲート電極に与えられた電荷が保持される（保持）。
【０２６３】
酸化物半導体を用いたトランジスタ３５２のオフ電流は極めて小さいため、トランジスタ３５０のゲート電極（ノードＦＧ）の電荷は長時間にわたって保持される。
【０２６４】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３５０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３５０をｎチャネル型とすると、トランジスタ３５０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３５０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３５０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ３５０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３５０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３５０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２６５】
単結晶シリコンなどの酸化物半導体以外の半導体材料を用いて形成されたトランジスタ３５０は、十分な高速動作が可能であるため、情報の読み出しの高速化を図ることができる。
【０２６６】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３５０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３５０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２６７】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２６８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２６９】
次に、図１４に示す半導体装置の具体的な構成を、図１５に示す断面図を用いて説明する。図１５に示す半導体装置は、下部に単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタ３５０を含む第１の半導体素子層３１０を有し、上部に酸化物半導体材料を用いたトランジスタ３５２、および容量素子３５６の一部を含む第２の半導体素子層３３０を有する。また、第１の半導体素子層３１０と第２の半導体素子層３３０は、間に形成された配線層３２０を介して電気的に接続されている。ここで、トランジスタ３５０、トランジスタ３５２および容量素子３５６の構成は、図２に示す半導体装置のトランジスタ１５０、トランジスタ１５２および容量素子１５６の構成と同様である。
【０２７０】
図１５に示す半導体装置は、接続電極１１２ｃ、配線１１４ｃおよび接続電極１２６ａが設けられ、これらの電極によってトランジスタ３５０のゲート電極１１１、容量素子３５６の電極１２８ｂおよびトランジスタ３５２のドレイン電極１４２ｂが接続されている点において、図２に示す半導体装置と異なる。ここで、接続電極１１２ｃは接続電極１１２ａおよび接続電極１１２ｂと、配線１１４ｃは配線１１４ａおよび配線１１４ｂと、接続電極１２６ａは接続電極１２６と、同じ層で形成されており、同様の構成をとる。なお、図１５に示す半導体装置のその他の構成については、図２に示す半導体装置と同様なので、図２に示す符号と同じ符号を用いて示し、詳細については先の実施の形態を参酌することができる。
【０２７１】
ここで、第１の配線（１ｓｔ  Ｌｉｎｅ）として配線１１４ｂを、第２の配線（２ｎｄ  Ｌｉｎｅ）として配線１４９ａを、第３の配線（３ｒｄ  Ｌｉｎｅ）として配線１４９ｂを、第４の配線（４ｔｈ  Ｌｉｎｅ）としてゲート電極１３８ａに接続される配線を、第５の配線（５ｔｈ  Ｌｉｎｅ）として電極１３８ｂに接続される配線を用いることができる。また、ノードＦＧに、ゲート電極１１１、接続電極１１２ｃ、配線１１４ｃ、接続電極１２６ａ、電極１２８ｂおよびドレイン電極１４２ｂが対応する。
【０２７２】
なお、本実施の形態では、図１４に示す半導体装置の具体的な構成として、図１５に示す半導体装置を挙げて説明したが、実施の形態１または実施の形態２に示す半導体装置の構成を適宜設定して用いることもできる。
【０２７３】
このように、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を設けることにより、単結晶シリコンなどを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を一つの集積回路に用いた新しい構造の半導体装置を提供することができる。
【０２７４】
これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、を用いて、高速動作を維持しつつ、消費電力の低減を図った、新たな構造の半導体装置を提供することができる。
【０２７５】
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、新たな構造の半導体素子の高集積化を図ることができる。
【０２７６】
また、当該半導体装置において、配線層および第２の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、半導体素子と容量素子を効率的に形成することができる。
【０２７７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７８】
（実施の形態５）
上記実施の形態に示す半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２７９】
図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８０】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２８２】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２８３】
図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に記載されている半導体装置を含むメモリセルを用いることができる。
【０２８４】
図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２８５】
電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の説明を行う。
【０２８６】
図１６（Ｂ）および図１６（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子として、上記実施の形態に開示した、第２の半導体素子層の酸化物半導体材料を用いたトランジスタを有する記憶回路の構成の一例を示す。
【０２８７】
図１６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２８８】
図１６（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示した、第２の半導体素子層の酸化物半導体材料を用いたトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２８９】
なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２９０】
また、図１６（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０２９１】
また、図１６（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２９２】
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２９３】
本実施の形態で示したＣＰＵは、先の実施の形態で述べた、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を設けた半導体装置で構成される。これにより、高速動作が容易である、単結晶シリコンなどを用いたトランジスタと、オフ電流が極めて小さい、酸化物半導体を用いたトランジスタと、をＣＰＵを構成するトランジスタの役割に合わせて適宜用いることができる。よって、高速動作を維持しつつ、消費電力の低減を図った、ＣＰＵを提供することができる。
【０２９４】
また、単結晶シリコンなどの酸化物半導体以外を用いた第１の半導体素子層の上に酸化物半導体を用いた第２の半導体素子層を積層することにより、酸化物半導体材料を用いたトランジスタを設けることによる占有面積の増大を防ぐことができるので、ＣＰＵの高集積化を図ることができる。
【０２９５】
また、配線層および第２の半導体素子層の酸化物半導体を用いたトランジスタを形成する工程で余計な工程を増やすことなく容量素子を形成することができ、ＣＰＵを構成する半導体素子と容量素子を効率的に形成することができる。
【０２９６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２９７】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【０２９８】
【表１】
0005981157.tif 000003
【０２９９】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【０３００】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０３０１】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【０３０２】
一方、先の実施の形態で示した、第２の半導体素子層の酸化物半導体材料を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【０３０３】
また、先の実施の形態において示した、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについて競い、バスおよびシステム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。
【０３０４】
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
【０３０５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３０６】
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１７乃至図２０を用いて説明する。
【０３０７】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０３０８】
通常のＳＲＡＭは、図１７（Ａ）に示すように１つのメモリセルがトランジスタ１７０１乃至トランジスタ１７０６の６個のトランジスタで構成されており、それをＸデコーダー１７０７、Ｙデコーダー１７０８にて駆動している。トランジスタ１７０３とトランジスタ１７０５、トランジスタ１７０４とトランジスタ１７０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常、１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０３０９】
それに対して、ＤＲＡＭはメモリセルが図１７（Ｂ）に示すようにトランジスタ１７１１、保持容量１７１２によって構成され、それをＸデコーダー１７１３、Ｙデコーダー１７１４にて駆動している。１つのセルが１つのトランジスタと１つの容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常、１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０３１０】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０３１１】
図１８に携帯機器のブロック図を示す。図１８に示す携帯機器はＲＦ回路１８０１、アナログベースバンド回路１８０２、デジタルベースバンド回路１８０３、バッテリー１８０４、電源回路１８０５、アプリケーションプロセッサ１８０６、フラッシュメモリ１８１０、ディスプレイコントローラ１８１１、メモリ回路１８１２、ディスプレイ１８１３、タッチセンサ１８１９、音声回路１８１７、キーボード１８１８などより構成されている。ディスプレイ１８１３は表示部１８１４、ソースドライバ１８１５、ゲートドライバ１８１６によって構成されている。アプリケーションプロセッサ１８０６はＣＰＵ１８０７、ＤＳＰ１８０８、インターフェイス１８０９（ＩＦとも記載する。）を有している。一般にメモリ回路１８１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３１２】
図１９に、ディスプレイのメモリ回路１９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１９に示すメモリ回路１９５０は、メモリ１９５２、メモリ１９５３、スイッチ１９５４、スイッチ１９５５およびメモリコントローラ１９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ１９５２、及びメモリ１９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ１９５６と、ディスプレイコントローラ１９５６からの信号により表示するディスプレイ１９５７が接続されている。
【０３１３】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ１９５４を介してメモリ１９５２に記憶される。そしてメモリ１９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ１９５５、及びディスプレイコントローラ１９５６を介してディスプレイ１９５７に送られ、表示される。
【０３１４】
入力画像データＡに変更が無い場合、記憶画像データＡは通常、３０〜６０Ｈｚ程度の周期でメモリ１９５２からスイッチ１９５５を介して、ディスプレイコントローラ１９５６から読み出される。
【０３１５】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ１９５４を介してメモリ１９５３に記憶される。この間も定期的にメモリ１９５２からスイッチ１９５５を介して記憶画像データＡは読み出されている。メモリ１９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ１９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ１９５５、及びディスプレイコントローラ１９５６を介して、ディスプレイ１９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ１９５２に記憶されるまで継続される。
【０３１６】
このようにメモリ１９５２及びメモリ１９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ１９５７の表示をおこなう。なお、メモリ１９５２及びメモリ１９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ１９５２及びメモリ１９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３１７】
図２０に電子書籍のブロック図を示す。図２０はバッテリー２００１、電源回路２００２、マイクロプロセッサ２００３、フラッシュメモリ２００４、音声回路２００５、キーボード２００６、メモリ回路２００７、タッチパネル２００８、ディスプレイ２００９、ディスプレイコントローラ２０１０によって構成される。
【０３１８】
ここでは、図２０のメモリ回路２００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路２００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ２００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０３１９】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０３２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３２１】
（実施の形態７）
【０３２２】
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図２１に示す。
【０３２３】
図２１（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、実施の形態５に記載のＣＰＵを用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、ＣＰＵ３３０３等を有する。図２１（Ａ）において、ＣＰＵ３３０３が、室内機３３００に設けられている場合を例示しているが、ＣＰＵ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、ＣＰＵ３３０３が設けられていてもよい。当該ＣＰＵは実施の形態５に記載したように、酸化物半導体を用いたトランジスタを備えており、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
【０３２４】
図２１（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、ＣＰＵ３３１５等を有する。図２１（Ａ）では、ＣＰＵ３３１５が、筐体３３１１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫３３１０のＣＰＵ３３１５に用いることによって電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
【０３２５】
図２１（Ｃ）において、映像表示装置３３２０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、ＣＰＵ３３２３等を有する。図２１（Ａ）では、ＣＰＵ３３２３が、筐体３３２１の内部に設けられている。実施の形態５に示したＣＰＵを映像表示装置３３２０のＣＰＵ３３２３に用いることによって、映像表示装置３３２０の消費電力を低減することができる。
【０３２６】
図２１（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置３３３４によって制御される。実施の形態５に示したＣＰＵを電気自動車３３３０のＣＰＵに用いることによって、電気自動車の消費電力を低減することができる。
【０３２７】
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０３２８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３２９】
１００    半導体基板
１０１    素子分離絶縁層
１０２    チャネル形成領域
１０３    層間絶縁膜
１０４ａ    不純物領域
１０４ｂ    不純物領域
１０５    半導体領域
１０６    金属化合物領域
１０７    サイドウォール絶縁膜
１０８    ゲート絶縁膜
１０８ａ    絶縁膜
１０９    金属層
１１０    半導体素子層
１１１    ゲート電極
１１２ａ    接続電極
１１２ｂ    接続電極
１１２ｃ    接続電極
１１３    酸化物半導体膜
１１４ａ    配線
１１４ｂ    配線
１１４ｃ    配線
１２０    配線層
１２２    層間絶縁膜
１２４    層間絶縁膜
１２４ａ    層間絶縁膜
１２５    導電層
１２６    接続電極
１２６ａ    接続電極
１２８ａ    配線
１２８ｂ    電極
１２８ｃ    ゲート電極
１３０    半導体素子層
１３２ａ    下地絶縁膜
１３２ｂ    下地絶縁膜
１３４    酸化物半導体膜
１３４ａ    不純物領域
１３４ｂ    不純物領域
１３４ｃ    チャネル形成領域
１３５    不純物元素
１３６    絶縁膜
１３６ａ    ゲート絶縁膜
１３６ｂ    絶縁膜
１３７    レジストマスク
１３８ａ    ゲート電極
１３８ｂ    電極
１４０ａ    サイドウォール絶縁膜
１４０ｂ    サイドウォール絶縁膜
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
１４４    保護絶縁膜
１４６    層間絶縁膜
１４７    電極
１４８ａ    接続電極
１４８ｂ    接続電極
１４８ｃ    接続電極
１４８ｄ    接続電極
１４８ｅ    接続電極
１４９ａ    配線
１４９ｂ    配線
１４９ｃ    接続電極
１４９ｄ    配線
１５０    トランジスタ
１５２    トランジスタ
１５４    容量素子
１５６    容量素子
１５８    容量素子
１６０    容量素子
１６２    容量素子
１６６    トランジスタ
１６８    容量素子
１７０    半導体素子層
１７２    ゲート絶縁膜
１７４    酸化物半導体膜
１７６    チャネル保護膜
１８２ａ    ソース電極
１８２ｂ    ドレイン電極
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｎ    メモリセル
２５２    トランジスタ
２５３    周辺回路
２５４    容量素子
３１０    半導体素子層
３２０    配線層
３３０    半導体素子層
３５０    トランジスタ
３５２    トランジスタ
３５６    容量素子
１１４１    スイッチング素子
１１４２    メモリセル
１１４３    メモリセル群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１７０１    トランジスタ
１７０３    トランジスタ
１７０４    トランジスタ
１７０５    トランジスタ
１７０６    トランジスタ
１７０７    Ｘデコーダー
１７０８    Ｙデコーダー
１７１１    トランジスタ
１７１２    保持容量
１７１３    Ｘデコーダー
１７１４    Ｙデコーダー
１８０１    ＲＦ回路
１８０２    アナログベースバンド回路
１８０３    デジタルベースバンド回路
１８０４    バッテリー
１８０５    電源回路
１８０６    アプリケーションプロセッサ
１８０７    ＣＰＵ
１８０８    ＤＳＰ
１８０９    インターフェイス
１８１０    フラッシュメモリ
１８１１    ディスプレイコントローラ
１８１２    メモリ回路
１８１３    ディスプレイ
１８１４    表示部
１８１５    ソースドライバ
１８１６    ゲートドライバ
１８１７    音声回路
１８１８    キーボード
１８１９    タッチセンサ
１９５０    メモリ回路
１９５１    メモリコントローラ
１９５２    メモリ
１９５３    メモリ
１９５４    スイッチ
１９５５    スイッチ
１９５６    ディスプレイコントローラ
１９５７    ディスプレイ
２００１    バッテリー
２００２    電源回路
２００３    マイクロプロセッサ
２００４    フラッシュメモリ
２００５    音声回路
２００６    キーボード
２００７    メモリ回路
２００８    タッチパネル
２００９    ディスプレイ
２０１０    ディスプレイコントローラ
３３００    室内機
３３０１    筐体
３３０２    送風口
３３０３    ＣＰＵ
３３０４    室外機
３３１０    電気冷凍冷蔵庫
３３１１    筐体
３３１２    冷蔵室用扉
３３１３    冷凍室用扉
３３１４    野菜室用扉
３３１５    ＣＰＵ
３３２０    映像表示装置
３３２１    筐体
３３２２    表示部
３３２３    ＣＰＵ
３３３０    電気自動車
３３３１    二次電池
３３３２    制御回路
３３３３    駆動装置
３３３４    処理装置
【図１】
0005981157.tif 000004
【図２】
0005981157.tif 000005
【図３】
0005981157.tif 000006
【図４】
0005981157.tif 000007
【図５】
0005981157.tif 000008
【図６】
0005981157.tif 000009
【図７】
0005981157.tif 000010
【図８】
0005981157.tif 000011
【図９】
0005981157.tif 000012
【図１０】
0005981157.tif 000013
【図１１】
0005981157.tif 000014
【図１２】
0005981157.tif 000015
【図１３】
0005981157.tif 000016
【図１４】
0005981157.tif 000017
【図１５】
0005981157.tif 000018
【図１６】
0005981157.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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