(57)【特許請求の範囲】
【請求項１】
基板上に結晶を含む酸化物半導体膜を形成し、
前記酸化物半導体膜に対して酸素雰囲気でプラズマ処理を行って、前記酸化物半導体膜の表面の平坦性を向上させ、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記結晶は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に結晶を含む酸化物半導体膜を形成し、
前記酸化物半導体膜に対して酸素雰囲気でプラズマ処理を行って、前記酸化物半導体膜の表面の平坦性を向上させ、
前記プラズマ処理後、前記酸化物半導体膜に加熱処理を行い、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記結晶は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有することを特徴とする半導体装置の作製方法。
【請求項３】
基板を加熱しながら、前記基板上に結晶を含む酸化物半導体膜を形成し、
前記酸化物半導体膜に対して酸素雰囲気でプラズマ処理を行って、前記酸化物半導体膜の表面の平坦性を向上させ、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記結晶は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有することを特徴とする半導体装置の作製方法。
【請求項４】
基板上に結晶を含む酸化物半導体膜を形成し、
前記酸化物半導体膜に対して酸素雰囲気でプラズマ処理を行って、前記酸化物半導体膜の表面の平坦性を向上させ、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記結晶は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有し、
前記酸化物半導体膜の表面の平均面粗さは、０．６ｎｍ以下０．１ｎｍ以上であることを特徴とする半導体装置の作製方法。
【請求項５】
基板上に結晶を含む酸化物半導体膜を形成し、
前記酸化物半導体膜に対して酸素雰囲気でプラズマ処理を行って、前記酸化物半導体膜の表面の平坦性を向上させ、
前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記結晶は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有し、
前記酸化物半導体膜の表面の平均面粗さは、０．６ｎｍ以下０．１ｎｍ以上であり、
前記ゲート絶縁膜の膜厚は、５ｎｍ以上１５ｎｍ以下であることを特徴とする半導体装置の作製方法。
【請求項６】
基板上に結晶を含む酸化物半導体膜を形成し、
イオン注入法、イオンドーピング法、又はプラズマ侵入イオン注入法を用いて、前記酸化物半導体膜に酸素イオンを添加して、前記酸化物半導体膜の表面の平坦性を向上させ、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記結晶は、前記酸化物半導体膜の表面に概略垂直なｃ軸を有することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、半導体素子を利用した半導体装置、および当該半導体装置の作製方法に関する。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜として、酸化物半導体等のワイドギャップ半導体を用いる技術が注目されている。
【０００３】
例えば、特許文献１では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物で構成される、非晶質酸化物半導体膜が、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
さらなる高速化、低消費電力化そして高集積化を目指して、トランジスタは微細化の一途をたどっている。上述の酸化物半導体膜を用いたトランジスタもその例に漏れることなく、微細化を図り、高速化、低消費電力化、高集積化を達成することが求められている。
【０００６】
しかし、トランジスタの微細化において、酸化物半導体膜の上面の凹凸は無視できないものである。特に、トップゲート型のトランジスタにおいては、酸化物半導体膜の上面の平坦性が低い場合、当該酸化物半導体膜の上面の凹凸によって、ゲート絶縁膜において、局所的に被覆性が低い部分が形成されてしまう恐れがある。ゲート絶縁膜に局所的に被覆性が低い部分が形成されることにより、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大する危険性がある。そして、トランジスタの微細化が進み、ゲート絶縁膜の膜厚が薄くなるほどこの危険性は増大する。
【０００７】
また、酸化物半導体膜は、可視光や紫外光が照射されることにより電気的特性が変化するおそれがあり、当該酸化物半導体膜を用いたトランジスタにとって電気的特性の変動の要因となり、半導体装置の信頼性を低下させることになる。
【０００８】
そこで、開示する発明の一態様は、消費電力の増大を抑制し且つ微細化を達成した半導体装置および当該半導体装置の作製方法を提供することを課題の一とする。また、開示する発明の一態様は、安定した電気的特性が付与された、信頼性の高い半導体装置および当該半導体装置の作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
開示する発明では、酸化物半導体膜に電界で加速されたイオンを照射して、当該酸化物半導体膜の表面の平均面粗さを低減する。これによって、当該酸化物半導体膜を用いたトランジスタのリーク電流の増大および消費電力の増大を抑制することができる。このとき、イオンとしては、当該酸化物半導体膜に含まれる元素と同種の元素からなるイオンを用いることが好ましく、当該酸化物半導体膜に含まれる最も原子番号の小さい元素と同種の元素からなるイオンを用いることがさらに好ましい。例えば、イオンとして酸素イオンを用いることが好ましい。さらに、開示する発明では、酸化物半導体膜に加熱処理を行って、酸化物半導体膜が当該酸化物半導体膜表面に垂直なｃ軸を有する結晶を含むように形成する。これによって、酸化物半導体膜の可視光や紫外光の照射による電気的特性の変化を抑制することができる。より具体的には、以下の作製方法とすることができる。
【００１０】
開示する発明の一態様は、絶縁表面上に酸化物半導体膜を成膜し、酸化物半導体膜に酸素イオンを照射して、当該酸化物半導体膜の表面の平均面粗さを０．６ｎｍ以下０．１ｎｍ以上とし、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜と重畳してゲート電極を形成し、酸化物半導体膜に酸素イオンを照射した後で、酸化物半導体膜に加熱処理を行って、当該酸化物半導体膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する半導体装置の作製方法である。
【００１１】
上記において、イオン注入法を用いて酸素イオンを照射することが好ましい。また、イオンドーピング法を用いて酸素イオンを照射してもよい。また、プラズマ侵入イオン注入法を用いて酸素イオンを照射してもよい。また、酸素イオンを含むガスクラスターイオンビームを照射してもよい。
【００１２】
開示する発明の他の一態様は、絶縁表面上に酸化物半導体膜を成膜し、酸化物半導体膜にフッ素イオンを照射して、当該酸化物半導体膜の表面の平均面粗さを０．６ｎｍ以下０．１ｎｍ以上とし、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜と重畳してゲート電極を形成し、酸化物半導体膜にフッ素イオンを照射した後で、酸化物半導体膜に加熱処理を行って、当該酸化物半導体膜からフッ素を脱離させ、且つ当該酸化物半導体膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する半導体装置の作製方法である。
【００１３】
上記において、イオン注入法を用いてフッ素イオンを照射することが好ましい。また、イオンドーピング法を用いてフッ素イオンを照射してもよい。また、プラズマ侵入イオン注入法を用いてフッ素イオンを照射してもよい。また、フッ素イオンを含むガスクラスターイオンビームを照射してもよい。
【００１４】
開示する発明の他の一態様は、絶縁表面上に酸化物半導体膜を成膜し、酸化物半導体膜に酸素雰囲気下でプラズマ処理を行い、当該酸化物半導体膜の表面の平均面粗さを０．６ｎｍ以下０．１ｎｍ以上とし、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜と重畳してゲート電極を形成し、酸化物半導体膜に酸素雰囲気下でプラズマ処理を行った後で、酸化物半導体膜に加熱処理を行って、当該酸化物半導体膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する半導体装置の作製方法である。
【００１５】
上記において、結晶を含む酸化物半導体膜は、当該酸化物半導体膜の表面から５ｎｍまでの深さに、当該酸化物半導体膜表面に概略垂直なｃ軸を有する結晶を含むことが好ましい。また、ゲート絶縁膜の膜厚を５ｎｍ以上１５ｎｍ以下とすることが好ましい。
【００１６】
開示する発明の他の一態様は、絶縁表面上に形成された酸化物半導体膜と、酸化物半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に酸化物半導体膜と重畳して形成されたゲート電極と、を有し、酸化物半導体膜は、当該酸化物半導体膜の表面の平均面粗さが０．６ｎｍ以下０．１ｎｍ以上であり、且つ当該酸化物半導体膜表面に概略垂直なｃ軸を有する結晶を含む半導体装置である。
【００１７】
上記において、結晶を含む酸化物半導体膜は、当該酸化物半導体膜の表面から５ｎｍまでの深さに、当該酸化物半導体膜表面に概略垂直なｃ軸を有する結晶を含むことが好ましい。また、ゲート絶縁膜の膜厚を５ｎｍ以上１５ｎｍ以下とすることが好ましい。
【００１８】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１９】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２３】
なお、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【００２４】
平均面粗さ（Ｒａ）は、指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式で与えられる。
【００２５】
【数１】
0005961454.tif 000002
【００２６】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１，Ｆ（Ｘ１，Ｙ１））（Ｘ１，Ｙ２，Ｆ（Ｘ１，Ｙ２））（Ｘ２，Ｙ１，Ｆ（Ｘ２，Ｙ１））（Ｘ２，Ｙ２，Ｆ（Ｘ２，Ｙ２））の４点で表される四角形の領域とする。
【００２７】
また、指定面をＸＹ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【発明の効果】
【００２８】
開示する発明の一態様によって、消費電力の増大を抑制し且つ微細化を達成した半導体装置および当該半導体装置の作製方法を提供することができる。また、開示する発明の一態様によって、安定した電気的特性が付与された、信頼性の高い半導体装置および当該半導体装置の作製方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様に係る半導体装置の作製工程を説明する断面図。
【図２】本発明の一態様に係る半導体装置の作製工程を説明する断面図。
【図３】本発明の一態様に係る半導体装置の作製工程を説明する断面図。
【図４】本発明の一態様に係る半導体装置の作製工程を説明する断面図。
【図５】本発明の一態様に係る半導体装置を説明する断面図。
【図６】本発明の一態様に係る半導体装置を示す断面図、平面図および回路図。
【図７】本発明の一態様に係る半導体装置を示す回路図。
【図８】本発明の一態様に係る半導体装置を示す回路図。
【図９】本発明の一態様に係る半導体装置を示すブロック図。
【図１０】本発明の一態様に係る半導体装置を示すブロック図および回路図。
【図１１】本発明の一態様に係る電子機器の外観図。
【図１２】酸化物材料の構造を説明する図。
【図１３】酸化物材料の構造を説明する図。
【図１４】酸化物材料の構造を説明する図。
【図１５】酸化物材料の構造を説明する図。
【図１６】本発明の一実施例に係る試料の断面ＴＥＭ像。
【図１７】本発明の一実施例に係る試料の断面ＴＥＭ像。
【図１８】本発明の一実施例に係る試料のＡＦＭ像。
【図１９】本発明の一実施例に係る試料の断面ＴＥＭ像。
【図２０】本発明の一実施例に係る試料のＡＦＭ像。
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する実施の形態および実施例において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３３】
（実施の形態１）
本実施の形態では、本発明に係る一態様として、酸化物半導体膜を用いたトランジスタおよび当該トランジスタの作製方法について図１を用いて説明する。
【００３４】
図１は、半導体装置の構成の一形態である、トップゲート構造のトランジスタ１００の作製工程を示す断面図である。
【００３５】
以下、図１（Ａ）乃至図１（Ｅ）を用いてトランジスタ１００の作製工程について説明する。
【００３６】
まず、図１（Ａ）に示すように、基板５１上に酸化物半導体膜５５を形成する。酸化物半導体膜５５は、基板５１を加熱しながら、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法などを用いて形成することができる。酸化物半導体膜５５の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは５ｎｍ以上３０ｎｍ以下とする。
【００３７】
基板５１に使用することができる基板に大きな制限はないが、絶縁表面を有することが好ましく、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板などを用いることもできる。さらには、シリコンなどの半導体基板の表面や金属材料よりなる導電性の基板の表面に絶縁層を形成したものを用いることもできる。
【００３８】
なお、基板５１と酸化物半導体膜５５の間に下地絶縁膜を設けても良い。ここで、下地絶縁膜は、加熱により酸素の一部を放出する酸化物絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜を下地絶縁膜に用いることで、後の工程で熱処理を行う際に酸化物半導体膜５５に酸素を拡散させることができる。加熱により酸素の一部を放出する酸化物絶縁膜としては、代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。このような酸素の拡散によって、下地絶縁膜上に形成される酸化物半導体膜５５、および下地絶縁膜と酸化物半導体膜５５との界面における酸素欠損を低減することが可能である。
【００３９】
また、下地絶縁膜は、必ずしも酸素を含有させなくてもよく、窒化シリコン、窒化アルミニウムなどを用いて窒化物絶縁膜を形成してもよい。また、下地絶縁膜は、上記の酸化物絶縁膜と窒化物絶縁膜の積層構造としてもよく、その場合には窒化物絶縁膜上に酸化物絶縁膜を設けることが好ましい。下地絶縁膜として窒化物絶縁膜を用いることにより、アルカリ金属などの不純物を含むガラス基板を基板５１として用いる場合、アルカリ金属などの酸化物半導体膜５５への侵入を防止できる。リチウム、ナトリウム、カリウム等のアルカリ金属は、酸化物半導体に対して悪性の不純物であるために酸化物半導体膜中の含有量を少なくすることが好ましい。窒化物絶縁膜は、ＣＶＤ法、スパッタリング法等で形成することができる。
【００４０】
酸化物半導体膜５５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００４２】
本実施の形態では、酸化物半導体膜５５をスパッタリング法により形成する。
【００４３】
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００４４】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、１：３：２、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４などとすればよい。このような原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また、ターゲットの組成比を上記のようにすることにより、多結晶または後述するＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）が形成されやすくなる。
【００４５】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５などとすればよい。このような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また、ターゲットの組成比を上記のようにすることにより、多結晶または後述するＣＡＡＣが形成されやすくなる。
【００４６】
酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【００４７】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００４９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００５０】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００５１】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００５２】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【００５３】
なお、酸化物半導体膜５５は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
【００５４】
酸化物半導体膜５５を非晶質構造とする場合は、酸化物半導体膜５５を成膜する際に、基板の加熱を行わない、または基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜５５を成膜することにより、酸化物半導体膜５５を非晶質構造とすることができる。
【００５５】
また、酸化物半導体膜５５として、結晶化した部分を有する、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。なお、ＣＡＡＣ−ＯＳ膜の詳細については後ほど説明を行う。
【００５６】
酸化物半導体膜５５をＣＡＡＣ−ＯＳ膜とする場合は、酸化物半導体膜５５を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜５５を成膜することにより、酸化物半導体膜５５をＣＡＡＣ−ＯＳ膜とすることができる。
【００５７】
しかしながら、このように形成された酸化物半導体膜５５の表面は、平坦性が低く、凹凸が形成されているおそれがある。よって、酸化物半導体膜５５を用いてトップゲート型トランジスタを作製した場合、酸化物半導体膜５５上に接して形成されるゲート絶縁膜において局所的に被覆性が低い部分が形成されてしまう恐れがある。ゲート絶縁膜に局所的に被覆性が低い部分が形成されることにより、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大する危険性がある。そして、トランジスタの微細化が進み、ゲート絶縁膜の膜厚が薄くなるほどこの危険性は増大する。
【００５８】
そこで、図１（Ｂ）に示すように、酸化物半導体膜５５に電界で加速されたイオン５３（少なくともイオンを含めば良く、ラジカルまたは分子のいずれかを含んでいてもよい。）を照射して、酸化物半導体膜５５の表面の平坦性を向上させる。ここで、酸化物半導体膜５５の表面は平均面粗さが１ｎｍ未満、好ましくは０．６ｎｍ以下０．１ｎｍ以上、より好ましくは、０．５ｎｍ以下０．２ｎｍ以上となるようにする。
【００５９】
イオン５３としては、酸化物半導体膜５５に含まれる元素と同種の元素からなるイオンを用いることが好ましく、酸化物半導体膜５５に含まれる最も原子番号の小さい元素と同種の元素からなるイオンを用いることがさらに好ましい。例えば、イオン５３として酸素イオンを用いれば良く、このとき酸素ラジカルまたは酸素分子が含まれていても構わない。
【００６０】
なお、イオン５３として酸化物半導体膜５５に含まれる金属元素と同種の元素からなるイオンを用いる場合、イオン５３の照射により酸化物半導体膜５５に添加される金属元素を考慮して当該酸化物半導体膜５５を成膜する際のターゲットの組成比を設定する必要がある。
【００６１】
イオン５３を照射して酸化物半導体膜５５の平坦性を向上させるには、イオン注入法、イオンドーピング法、プラズマ侵入イオン注入法（ＰＩＩＩ：Ｐｌａｓｍａ  Ｉｍｍｅｒｓｉｏｎ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ）などを用いることができる。また、イオン５３を含むガスクラスターイオンビーム（ＧＣＩＢ：Ｇａｓ  Ｃｌｕｓｔｅｒ  Ｉｏｎ  Ｂｅａｍ）を照射して酸化物半導体膜５５の平坦性を向上させても良い。
【００６２】
本実施の形態において、イオン注入法とは、原料ガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離をして、所定の質量を有するイオン種を加速して、イオンビームとして、対象物に注入する方法である。
【００６３】
また、本実施の形態において、イオンドーピング法とは、原料ガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、イオン種を質量分離せず、そのまま電界で加速して対象物に照射し、当該イオン種を構成する元素を対象物に含ませる方式を指す。
【００６４】
また、本実施の形態において、プラズマ侵入イオン注入法とは、プラズマソースイオン注入法（ＰＳＩＩ：Ｐｌａｓｍａ  Ｓｏｕｒｃｅ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ）またはプラズマベースイオン注入法（ＰＢＩＩ：Ｐｌａｓｍａ  Ｂａｓｅｄ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ）とも呼ばれる。この方法では、プラズマ中に対象物を配置して高電圧パルスを印加することにより、プラズマ中のイオンを対象物中に吸引加速する。プラズマは対象の全面を覆うように形成されるので、一方の面からだけでなく、３次元的にイオンの照射を行うことができる。
【００６５】
また、ガスクラスターイオンビームとは、原子または分子などを多数集めて塊（クラスター）とし、これをイオン化して加速したものを指す。高圧のガスを真空中に噴出すると、断熱膨張により当該ガスは急激に冷却され、ガスクラスターが生成される。当該ガスクラスターをイオン化して電界をかけることでイオン化されたガスクラスターを加速させることができる。対象物に照射されたガスクラスターイオンは、基板に浅く添加される。また、一部が基板面に平行に飛散する。基板面に平行に飛散したガスクラスターイオンの一部により、基板上に形成されている凹凸を優先的に除去し、基板表面の平坦化を図ることができる。これをラテラルスパッタリング効果と呼ぶこともある。
【００６６】
本実施の形態においては、イオン５３として酸素イオンを用いたイオン注入法により、酸化物半導体膜５５の表面の平坦性を向上させる。ここで、イオン注入法における加速電圧は５ｋＶ乃至１００ｋＶとし、ドーズ量は５．０×１０１４ｉｏｎｓ／ｃｍ２乃至５．０×１０１６ｉｏｎｓ／ｃｍ２とすることが好ましい。例えば、加速電圧１０ｋＶ、ドーズ量１．０×１０１６ｉｏｎｓ／ｃｍ２とすることができる。なお、イオン注入法における加速電圧やドーズ量などの条件はこれに限られるものではなく、酸化物半導体膜５５の膜厚などに合わせて適宜設定すればよい。
【００６７】
また、イオン５３の照射による酸化物半導体膜５５の平坦性の向上は、酸素雰囲気下でプラズマ処理をして行っても良い。当該プラズマ処理は、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）方式などで、酸素プラズマを用いて行うことが好ましい。本実施の形態では、ＩＣＰ方式を用いてプラズマ処理を行うものとする。例えば、酸素流量７５ｓｃｃｍ、処理室内の圧力１．５Ｐａ、基板温度７０℃、処理時間６０秒、ＲＦ電源周波数を１３．５６ＭＨｚ、ＩＣＰパワー８００Ｗ、バイアスパワー３００Ｗとすることができる。なお、プラズマ処理の条件はこれに限られるものではなく、条件に合わせて適宜設定すればよい。
【００６８】
以上の方法を用いて酸化物半導体膜５５の表面の平坦性を向上させ、酸化物半導体膜５５の平均面粗さを１ｎｍ未満、好ましくは０．６ｎｍ以下０．１ｎｍ以上、より好ましくは、０．５ｎｍ以下０．２ｎｍ以上となるようにする。
【００６９】
このように酸化物半導体膜５５の表面の平坦性を向上し、凹凸を低減することにより、酸化物半導体膜５５を用いてトップゲート型トランジスタを作製した場合に、酸化物半導体膜５５上に接して形成されるゲート絶縁膜において局所的に被覆性が低い部分が形成されてしまう危険性を低減することができる。これにより、トランジスタの微細化を図り、ゲート絶縁膜の膜厚を薄くしても、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大することを防ぐことができる。つまり、消費電力の増大を抑制し且つ微細化を達成したトランジスタを作製することができる。
【００７０】
また、以上の酸化物半導体膜５５の表面の平坦性を向上させる方法においてイオン５３として酸素イオンを用いた場合、酸化物半導体膜５５に酸素イオンが添加される。これにより、酸化物半導体膜５５中に酸素を供給し、酸化物半導体膜５５中の酸素欠損を補填することもできる。また、酸化物半導体膜５５中の格子間に酸素が含まれた場合も、後の工程で熱処理を行うことにより、当該酸素を用いて酸化物半導体膜５５中の酸素欠損を補填することができる。
【００７１】
また、本実施の形態においては、イオン５３として酸化物半導体膜５５に含まれる元素と同種の元素からなるイオンを照射して酸化物半導体膜５５の平坦性を向上させたが、本実施の形態に開示する発明はこれに限られるものではなく、イオン５３として酸化物半導体膜５５に含まれる元素と異なる種の元素からなるイオンを照射してもよい。ただし、酸化物半導体膜５５に含まれる元素と異なる種の元素は、酸化物半導体膜中において、不純物として振る舞うので、後の工程で、例えば熱処理などにより脱離させることができる元素であることが好ましい。例えば、イオン５３としてフッ素イオンを照射することが好ましい。フッ素イオンの照射はイオン注入法、イオンドーピング法、プラズマ侵入イオン注入法などを用いることができる。また、フッ素イオンを含むガスクラスターイオンビームを照射して酸化物半導体膜５５の平坦性を向上させても良い。また、フッ素イオンの代わりにヘリウムイオンを用いても良い。
【００７２】
フッ素やヘリウムは熱処理を行うことにより、比較的容易に酸化物半導体膜５５中から脱離させることができるので、酸化物半導体膜５５の平坦性を向上する際に膜中に添加されても、不純物として酸化物半導体膜５５中に残存することなく、脱離させることができる。
【００７３】
なお、図１（Ａ）に示す工程において、酸化物半導体膜５５を単結晶構造や多結晶構造などの結晶性を有する構造とした場合、図１（Ｂ）に示すイオン５３の照射で結晶性を有する構造が破壊される恐れがある。
【００７４】
そこで、図１（Ｃ）に示すように、酸化物半導体膜５５に熱処理を行って、膜表面に概略垂直なｃ軸を有する結晶を含む結晶性酸化物半導体膜５９を形成する。
【００７５】
当該熱処理は、２５０℃以上７００℃以下、好ましくは４００℃以上７００℃以下、より好ましくは５００℃以上７００℃以下、さらに好ましくは５５０℃以上７００℃以下の温度で熱処理を行う。これにより、上述のイオン５３の照射により破壊された、酸化物半導体膜５５の少なくとも一部を結晶化し、膜表面に概略垂直なｃ軸を有する結晶を含む結晶性酸化物半導体膜５９を形成することができる。なお、当該熱処理は不活性ガス雰囲気下、酸素ガス雰囲気下または真空中で行うことができる。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００７６】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板５１を導入し、窒素雰囲気下、６５０℃、１時間の条件で行うことができる。
【００７７】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
【００７８】
また、このような熱処理を行うことにより、結晶性酸化物半導体膜５９中に含まれる水素原子を含む物質をさらに除去し、結晶性酸化物半導体膜５９の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。このように、結晶性酸化物半導体膜５９に含まれる水素や水を除去することから、当該熱処理を脱水化または脱水素化とも呼ぶこともできる。なお、脱水化または脱水素化の熱処理は、必ずしも結晶性酸化物半導体膜５９を形成する熱処理と兼ねる必要はない。結晶性酸化物半導体膜５９を形成する熱処理の前に行っても良いし、結晶性酸化物半導体膜５９を形成した後に行っても良い。ただし、結晶性酸化物半導体膜５９を形成する前に、脱水化または脱水素化を行う場合は、酸化物半導体膜５５中に結晶が形成されない程度の温度で行うことが好ましい。
【００７９】
結晶性酸化物半導体膜５９は、結晶性酸化物半導体膜５９の表面に概略垂直なｃ軸を有する結晶を含み、ＣＡＡＣ−ＯＳ膜とも呼ばれる。なお、本明細書等において、「概略垂直」とは、厳密に垂直な場合だけでなく、例えば８５°以上９５°以下の範囲も含まれるものとする。
【００８０】
ＣＡＡＣ−ＯＳ膜とは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜のことである。
【００８１】
広義に、ＣＡＡＣ−ＯＳとは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含む酸化物半導体をいう。
【００８２】
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。つまり、ＣＡＡＣ−ＯＳ膜は非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である、と言うこともできる。また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。例えば、透過型電子顕微鏡（ＴＥＭ：ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部分と結晶部分との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００８３】
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜が形成される基板面やＣＡＡＣ−ＯＳ膜の表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【００８４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１２乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００８５】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【００８６】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。
【００８７】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
【００８８】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【００８９】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。
【００９０】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００９１】
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００９２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００９３】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００９４】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【００９５】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００９６】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００９７】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【００９８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、などを用いた場合も同様である。
【００９９】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１００】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１０１】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１０２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１０３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１０４】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１０５】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１０６】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１０７】
このようなＣＡＡＣを含む結晶性酸化物半導体膜５９は、好ましくは表面から２ｎｍ乃至５ｎｍ程度までの深さに、結晶性酸化物半導体膜５９の表面に概略垂直なｃ軸を有する結晶を含む。よって、結晶性酸化物半導体膜５９を用いてトップゲート型のトランジスタを形成する場合、結晶性酸化物半導体膜５９の表面、つまり結晶性酸化物半導体膜５９の表面に概略垂直なｃ軸を有する結晶を含む領域を、チャネル形成領域とすることができる。
【０１０８】
このように、結晶性酸化物半導体膜５９の表面に概略垂直なｃ軸を有する結晶を含む結晶性酸化物半導体膜５９は、一定以上の結晶性を有しており、全体が非晶質構造の酸化物半導体膜と比較して良好な結晶性を有するので、酸素欠損やダングリングボンド、あるいはダングリングボンドなどに結合する水素や、水、水酸基または水素化物等の水素を含む不純物が低減されている。これらの不純物は、酸化物半導体膜中でキャリアの供給源のように機能するため、当該酸化物半導体膜の電気伝導度が変動する原因となりうる。よって、これらの不純物が低減されている、結晶性酸化物半導体膜５９は、電気的特性が安定しており、可視光や紫外光の照射による電気的特性の変化を抑制することができる。よって、安定した電気的特性が付与された、信頼性の高い半導体装置を提供することができる。
【０１０９】
さらに、上述の工程において、結晶性酸化物半導体膜５９の表面の平坦性が向上されているので、当該表面に対して層状に、結晶性酸化物半導体膜５９の表面に概略垂直なｃ軸を有する結晶が形成される。そしてｃ軸を有する結晶を含む結晶性酸化物半導体膜５９の成長面が連続的に形成され、結晶性酸化物半導体膜５９の結晶性が向上する。これに対して図１（Ａ）に示すように表面の平坦性が低い酸化物半導体膜５５の表面に対して、その表面に概略垂直なｃ軸を有する結晶を形成しても、凹凸の形成された表面に対して層状に結晶が形成されるので、成長面が不連続となり、酸化物半導体膜５５の結晶性は低くなる。よって、表面に凹凸が形成された酸化物半導体膜５５より、結晶性酸化物半導体膜５９を用いたトランジスタの方が移動度の向上を図ることができる。
【０１１０】
なお、本実施の形態においては、酸化物半導体膜５５の平坦化の直後に熱処理を行って結晶性酸化物半導体膜５９の形成を行ったが、これに限られることなく、酸化物半導体膜５５を平坦化した後ならば、いつ熱処理による結晶性酸化物半導体膜５９の形成を行っても構わない。例えば、後述するゲート絶縁膜の形成後に行っても良いし、トランジスタ１００の保護絶縁膜の形成後に行っても良い。
【０１１１】
また、酸化物半導体膜５５を成膜する際にＣＡＡＣ−ＯＳ膜としておくことで、上記熱処理によってＣＡＡＣ−ＯＳ膜の結晶性酸化物半導体膜５９を容易に形成することができるので、酸化物半導体膜５５を成膜する段階でＣＡＡＣ−ＯＳ膜としておくことが好ましい。
【０１１２】
また、フッ素またはヘリウムなどの酸化物半導体膜５５に含まれる元素と異なる種の元素からなるイオンの照射によって酸化物半導体膜５５の平坦性を向上させた場合、結晶性酸化物半導体膜５９を形成する熱処理により、結晶性酸化物半導体膜５９から当該元素を脱離させることができる。
【０１１３】
また、上記熱処理で酸化物半導体膜５５を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入することが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
【０１１４】
次に、結晶性酸化物半導体膜５９を島状にエッチングし、結晶性酸化物半導体膜５９に接するソース電極６１ａおよびドレイン電極６１ｂを形成する。
【０１１５】
結晶性酸化物半導体膜５９をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いて作製することができる。また、結晶性酸化物半導体膜５９のエッチングはウェットエッチングまたはドライエッチングを適宜用いることができる。
【０１１６】
ソース電極６１ａおよびドレイン電極６１ｂは、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、ジルコニウムから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、アルミニウム、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた金属元素を単数または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、ソース電極６１ａおよびドレイン電極６１ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、Ｃｕ−Ｍｇ−Ａｌ合金膜上に銅膜を積層する２層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。
【０１１７】
また、ソース電極６１ａおよびドレイン電極６１ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１１８】
ソース電極６１ａおよびドレイン電極６１ｂは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。また、ソース電極６１ａおよびドレイン電極６１ｂは、印刷法またはインクジェット法により直接形成することもできる。
【０１１９】
ここでは、結晶性酸化物半導体膜５９および基板５１上に導電膜を成膜した後、当該導電膜を所定の形状にエッチングして、結晶性酸化物半導体膜５９の上面および側面の少なくとも一部と接するソース電極６１ａおよびドレイン電極６１ｂを形成する。また、このとき結晶性酸化物半導体膜５９のソース電極６１ａおよびドレイン電極６１ｂと重畳していない領域がエッチングされて、結晶性酸化物半導体膜５９が凹状に形成される場合がある。
【０１２０】
なお、結晶性酸化物半導体膜５９上に導電膜を形成した後、多階調フォトマスクを用いて、結晶性酸化物半導体膜５９および導電膜のエッチングを行って、島状の結晶性酸化物半導体膜５９、ソース電極６１ａおよびドレイン電極６１ｂを形成しても良い。凹凸状のマスクを形成し、当該マスクを用いて結晶性酸化物半導体膜５９および導電膜をエッチングした後、アッシングにより凹凸状のマスクを分離し、当該分離されたマスクにより導電膜を選択的にエッチングすることで、島状の結晶性酸化物半導体膜５９、ソース電極６１ａおよびドレイン電極６１ｂを形成することができる。当該工程により、フォトマスク数およびフォトリソグラフィ工程数を削減することができる。
【０１２１】
次に、図１（Ｄ）に示すように、結晶性酸化物半導体膜５９およびソース電極６１ａおよびドレイン電極６１ｂ上にゲート絶縁膜６３を形成する。
【０１２２】
ゲート絶縁膜６３は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムを単層でまたは積層して形成することができる。
【０１２３】
ここで、上述の工程において、結晶性酸化物半導体膜５９の平坦性が向上されており、当該膜の平均面粗さが１ｎｍ未満、好ましくは０．６ｎｍ以下０．１ｎｍ以上、より好ましくは、０．５ｎｍ以下０．２ｎｍ以上となるようにしているので、結晶性酸化物半導体膜５９を用いたトランジスタの微細化において、ゲート絶縁膜６３を容易に薄くすることができる。ゲート絶縁膜６３の膜厚は、５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上１５ｎｍ以下とするとよい。結晶性酸化物半導体膜５９の平坦性が向上されているので、ゲート絶縁膜６３の膜厚をこのように薄くしても、局所的に被覆性が低い部分が形成されてしまう危険性を低減することができる。これにより、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大することを防ぐことができる。つまり、消費電力の増大を抑制し且つ微細化を達成したトランジスタを作製することができる。
【０１２４】
また、ゲート絶縁膜６３は、酸素を含むことが好ましい。さらに、ゲート絶縁膜６３は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。酸素を含む酸化物絶縁膜としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムなどを用いることができる。加熱により酸素の一部が放出する酸化物絶縁膜を用いることで、後の工程で熱処理を行う際に結晶性酸化物半導体膜５９に酸素を拡散させることができ、トランジスタ１００の特性を良好にすることができる。
【０１２５】
また、ゲート絶縁膜６３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、および酸化ガリウムのいずれか一以上との積層構造とすることができる。
【０１２６】
次に、図１（Ｅ）に示すように、ゲート絶縁膜６３上で結晶性酸化物半導体膜５９と重畳するようにゲート電極６５を形成する。
【０１２７】
ゲート電極６５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、ジルコニウムから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、アルミニウム、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた金属元素を単数または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、ゲート電極６５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を積層する三層構造などがある。
【０１２８】
また、ゲート電極６５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物をターゲットとし、窒素を含む雰囲気中でスパッタリングすることにより得られる化合物導電体を用いても良い。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１２９】
さらに、図１（Ｅ）に示すように、ゲート電極６５上に保護膜として絶縁膜６９を形成することが好ましい。
【０１３０】
絶縁膜６９は、ゲート絶縁膜６３と同様の絶縁膜を適宜用いて形成することができる。特に、絶縁膜６９としてスパッタリング法で得られる酸化アルミニウム膜、窒化シリコン膜または酸化窒化シリコン膜などを形成すると、外部からの水分やアルカリ金属の侵入を防止することが可能であり、結晶性酸化物半導体膜５９の不純物の含有量を低減することができる。また、絶縁膜６９を構成する絶縁膜は単数で用いても良いし、複数を積層させて用いても良い。
【０１３１】
なお、ゲート絶縁膜６３の形成の後、または絶縁膜６９の形成の後、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁膜６３または絶縁膜６９が酸素を含む場合、結晶性酸化物半導体膜５９に酸素を供給し、該結晶性酸化物半導体膜５９の酸素欠損を補填することもできる。また、絶縁膜６９に酸化アルミニウム膜などが含まれる場合、当該熱処理において、酸素が絶縁膜６９から脱離することを抑制できるので、より効率的に結晶性酸化物半導体膜５９に酸素を供給することができる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
【０１３２】
以上のように、脱水化または脱水素化により水素などの不純物を除去し、加酸化により酸素欠損を補填することで、ｉ型（真性半導体）またはｉ型に限りなく近い結晶性酸化物半導体膜５９を形成することができ、トランジスタ１００のオフ電流特性を極めて優れたものとすることができる。
【０１３３】
なお、本実施の形態では、結晶性酸化物半導体膜５９を形成してから、加酸化の熱処理を行ったが、これに限られるものではなく、当該加酸化の熱処理において、同時に結晶性酸化物半導体膜５９の形成を行っても良い。
【０１３４】
以上の工程により、結晶性酸化物半導体膜５９をチャネル形成領域に有するトランジスタ１００を作製することができる。図１（Ｅ）に示すように、トランジスタ１００は、絶縁表面を有する基板５１上に形成された結晶性酸化物半導体膜５９と、結晶性酸化物半導体膜５９と接するように形成されたソース電極６１ａおよびドレイン電極６１ｂと、結晶性酸化物半導体膜５９上に形成されたゲート絶縁膜６３と、結晶性酸化物半導体膜５９と重畳してゲート絶縁膜６３上に形成されたゲート電極６５と、ゲート電極６５上に設けられた絶縁膜６９とを有する。トランジスタ１００は、ｉ型（真性半導体）またはｉ型に限りなく近い結晶性酸化物半導体膜５９を有するため、極めて優れた特性を示す。
【０１３５】
以上のように、酸化物半導体膜の表面の平坦性を向上し、凹凸を低減することにより、酸化物半導体膜を用いてトップゲート型トランジスタを作製した場合に、酸化物半導体膜上に接して形成されるゲート絶縁膜において局所的に被覆性が低い部分が形成されてしまう危険性を低減することができる。これにより、トランジスタの微細化を図り、ゲート絶縁膜の膜厚を薄くしても、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大することを防ぐことができる。つまり、消費電力の増大を抑制し且つ微細化を達成したトランジスタを作製することができる。
【０１３６】
さらに、膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光の照射による電気的特性の変化を抑制することができる。よって、安定した電気的特性が付与された、信頼性の高い半導体装置を提供することができる。
【０１３７】
また、酸化物半導体膜の表面の平坦性が向上されているので、当該表面に対して層状に、膜表面に概略垂直なｃ軸を有する結晶が形成される。そしてｃ軸を有する結晶を含む酸化物半導体膜の成長面が連続的に形成され、酸化物半導体膜の結晶性が向上する。これにより、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることができる。
【０１３８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３９】
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタとは異なる構成のトランジスタの作製方法について図２乃至図５を用いて説明する。
【０１４０】
図２（Ａ）乃至図２（Ｅ）を用いてトランジスタ１１０の作製工程について説明する。
【０１４１】
まず、図２（Ａ）に示すように、先の実施の形態と同様に、基板５１上に酸化物半導体膜５５を形成する。詳細については、先の実施の形態の図１（Ａ）に関する記載を参酌することができる。
【０１４２】
次に、図２（Ｂ）に示すように、先の実施の形態と同様に、酸化物半導体膜５５にイオン５３（少なくともイオンを含めば良く、ラジカルまたは分子のいずれかを含んでいてもよい。）を照射して、酸化物半導体膜５５の表面の平坦性を向上させる。詳細については、先の実施の形態の図１（Ｂ）に関する記載を参酌することができる。
【０１４３】
次に、図２（Ｃ）に示すように、酸化物半導体膜５５を島状にエッチングし、当該島状の酸化物半導体膜５５上にゲート絶縁膜６３を形成する。ここで、酸化物半導体膜５５のエッチング方法およびゲート絶縁膜の形成方法については、先の実施の形態の記載を参酌することができる。
【０１４４】
本実施の形態では、先の実施の形態とは異なり、酸化物半導体膜５５の結晶化を行う前にゲート絶縁膜６３の形成を行う。もちろん先の実施の形態で示したように、ゲート絶縁膜６３の形成前に酸化物半導体膜５５を加熱して結晶化を行っても良い。また、先の実施の形態で示したように、脱水化または脱水素化の熱処理も適宜行えばよい。
【０１４５】
次に、図２（Ｄ）に示すように、ゲート絶縁膜６３上に酸化物半導体膜５５と重畳してゲート電極６５を形成し、ゲート電極６５上に絶縁膜７７を形成し、絶縁膜７７およびゲート電極６５の側面に接してサイドウォール絶縁膜７５を形成する。ゲート電極６５の形成方法については、先の実施の形態の記載を参酌することができる。絶縁膜７７は、ゲート電極６５が他の配線と短絡するのを防止するためのものであり、ゲート絶縁膜６３と同様の方法で形成することができる。
【０１４６】
サイドウォール絶縁膜７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜７５として、ゲート絶縁膜６３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０１４７】
ここで、サイドウォール絶縁膜７５の形成方法について説明する。
【０１４８】
まず、ゲート絶縁膜６３およびゲート電極６５上に、後にサイドウォール絶縁膜７５となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極６５の形状に応じる被覆性を考慮して、適宜選択すればよい。それから、当該絶縁膜をエッチングすることによりサイドウォール絶縁膜７５を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜７５は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０１４９】
次に、図２（Ｄ）に示すように、ゲート絶縁膜６３のゲート電極６５およびサイドウォール絶縁膜７５と重畳する部分以外を選択的にエッチングしてゲート絶縁膜７３を形成する。ここで、エッチング方法は、ドライエッチングとしても良いし、ウェットエッチングとしても良い。また、ゲート絶縁膜７３は、サイドウォール絶縁膜７５の形成の際に一緒に形成しても良い。
【０１５０】
それから、酸化物半導体膜５５の上面および側面の少なくとも一部に接するソース電極６１ａおよびドレイン電極６１ｂを形成する。ソース電極６１ａおよびドレイン電極６１ｂの形成方法については、先の実施の形態の記載を参酌することができる。なお、ソース電極６１ａおよびドレイン電極６１ｂは、サイドウォール絶縁膜７５及びゲート絶縁膜７３の側面と接するように、形成されることが好ましい。即ち、ソース電極６１ａおよびドレイン電極６１ｂがサイドウォール絶縁膜７５上に位置し、酸化物半導体膜５５の露出部を全て覆っていることが好ましい。
【０１５１】
次に、図２（Ｅ）に示すように、ゲート電極６５、サイドウォール絶縁膜７５、ソース電極６１ａおよびドレイン電極６１ｂ上に保護膜として絶縁膜６９を形成する。絶縁膜６９の形成方法については、先の実施の形態の記載を参酌することができる。
【０１５２】
さらに、絶縁膜６９の形成後に熱処理を行って、結晶性酸化物半導体膜５９を形成することができる。さらに当該熱処理により、結晶性酸化物半導体膜５９に酸素を補填する加酸化の熱処理も兼ねることができる。当該熱処理については、先の実施の形態の記載を参酌することができる。
【０１５３】
以上の工程により、結晶性酸化物半導体膜５９をチャネル形成領域に有するトランジスタ１１０を作製することができる。
【０１５４】
図３（Ａ）乃至図３（Ｅ）を用いてトランジスタ１２０の作製工程について説明する。
【０１５５】
まず、図３（Ａ）に示すように、先の実施の形態と同様に、基板５１上に酸化物半導体膜５５を形成する。詳細については、先の実施の形態の図１（Ａ）に関する記載を参酌することができる。
【０１５６】
次に、図３（Ｂ）に示すように、先の実施の形態と同様に、酸化物半導体膜５５にイオン５３（少なくともイオンを含めば良く、ラジカルまたは分子のいずれかを含んでいてもよい。）を照射して、酸化物半導体膜５５の表面の平坦性を向上させる。詳細については、先の実施の形態の図１（Ｂ）に関する記載を参酌することができる。
【０１５７】
次に、図３（Ｃ）に示すように、酸化物半導体膜５５を島状にエッチングし、当該島状の酸化物半導体膜５５上にゲート絶縁膜６３を形成する。詳細については、上述の図２（Ｃ）に関する記載を参酌することができる。
【０１５８】
次に、図３（Ｄ）に示すように、ゲート絶縁膜６３上に酸化物半導体膜５５と重畳してゲート電極６５を形成し、ゲート電極６５上に保護膜として絶縁膜６９を形成する。ゲート電極６５および絶縁膜６９の形成方法については、先の実施の形態の記載を参酌することができる。
【０１５９】
さらに、絶縁膜６９の形成後に熱処理を行って、結晶性酸化物半導体膜５９を形成することができる。さらに当該熱処理により、結晶性酸化物半導体膜５９に酸素を補填する加酸化の熱処理も兼ねることができる。当該熱処理については、先の実施の形態の記載を参酌することができる。
【０１６０】
次に、図３（Ｅ）に示すように、絶縁膜６９上に平坦化絶縁膜として機能する絶縁膜７９を形成する。絶縁膜７９は、アクリル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１６１】
それから、絶縁膜７９、絶縁膜６９およびゲート絶縁膜６３に結晶性酸化物半導体膜５９に達する開口を形成し、絶縁膜７９上に、当該開口を介して結晶性酸化物半導体膜５９に接するソース電極７１ａおよびドレイン電極７１ｂを形成する。ソース電極７１ａおよびドレイン電極７１ｂは、ソース電極６１ａおよびドレイン電極６１ｂと同様の方法で形成でき、先の実施の形態の記載を参酌することができる。
【０１６２】
以上の工程により、結晶性酸化物半導体膜５９をチャネル形成領域に有するトランジスタ１２０を作製することができる。
【０１６３】
図４（Ａ）乃至図４（Ｅ）を用いてトランジスタ１３０の作製工程について説明する。
【０１６４】
まず、図４（Ａ）に示すように、基板５１上にソース電極６１ａおよびドレイン電極６１ｂを形成する。ソース電極６１ａおよびドレイン電極６１ｂの形成方法については、先の実施の形態の記載を参酌することができる。
【０１６５】
次に、図４（Ａ）に示すように、基板５１、ソース電極６１ａおよびドレイン電極６１ｂ上に酸化物半導体膜５５を形成する。詳細については、先の実施の形態の図１（Ａ）に関する記載を参酌することができる。
【０１６６】
次に、図４（Ｂ）に示すように、先の実施の形態と同様に、酸化物半導体膜５５にイオン５３（少なくともイオンを含めば良く、ラジカルまたは分子のいずれかを含んでいてもよい。）を照射して、酸化物半導体膜５５の表面の平坦性を向上させる。詳細については、先の実施の形態の図１（Ｂ）に関する記載を参酌することができる。ここで、酸化物半導体膜５５の表面は平均面粗さが１ｎｍ未満、好ましくは０．６ｎｍ以下０．１ｎｍ以上、より好ましくは、０．５ｎｍ以下０．２ｎｍ以上となるようにする。ただし、ソース電極６１ａまたはドレイン電極６１ｂと重畳する、酸化物半導体膜５５の段差部分については除く。
【０１６７】
次に、図４（Ｃ）に示すように、酸化物半導体膜５５に加熱処理を行って、結晶性酸化物半導体膜５９を形成する。詳細については、先の実施の形態の図１（Ｃ）に関する記載を参酌することができる。また、先の実施の形態で示したように、脱水化または脱水素化の熱処理も適宜行えばよい。
【０１６８】
次に、図４（Ｄ）に示すように、結晶性酸化物半導体膜５９を島状にエッチングし、当該島状の結晶性酸化物半導体膜５９上にゲート絶縁膜６３を形成する。詳細については、上述の図２（Ｃ）に関する記載を参酌することができる。
【０１６９】
次に、図４（Ｅ）に示すように、ゲート絶縁膜６３上に結晶性酸化物半導体膜５９と重畳してゲート電極６５を形成し、ゲート電極６５上に保護膜として絶縁膜６９を形成する。ゲート電極６５および絶縁膜６９の形成方法については、先の実施の形態の記載を参酌することができる。
【０１７０】
さらに、絶縁膜６９の形成後に熱処理を行って、結晶性酸化物半導体膜５９に酸素を補填する加酸化の熱処理を行う。当該熱処理については、先の実施の形態の記載を参酌することができる。
【０１７１】
以上の工程により、結晶性酸化物半導体膜５９をチャネル形成領域に有し、結晶性酸化物半導体膜５９がソース電極６１ａおよびドレイン電極６１ｂの上面および側面の一部と接するトランジスタ１３０を作製することができる。
【０１７２】
また、図５（Ａ）乃至図５（Ｃ）に示すように、結晶性酸化物半導体膜５９の一部にソース領域およびドレイン領域として機能する不純物領域を形成しても良い。ソース領域およびドレイン領域として機能する不純物領域は、導電率を変化させる不純物（ドーパントとも呼ばれる）を結晶性酸化物半導体膜５９に添加することにより形成される。
【０１７３】
図５（Ａ）に示すトランジスタ１４０は、図２（Ｅ）に示すトランジスタ１１０において、ゲート電極６５をマスクとしてドーパントを添加したものである。結晶性酸化物半導体膜５９のゲート電極６５と重畳する領域にチャネル形成領域５９ｃが形成され、チャネル形成領域と隣接して、ソース領域またはドレイン領域として機能する不純物領域５９ａおよび不純物領域５９ｂが形成されている。他の構造については、トランジスタ１１０と同様なので、そちらを参酌することができる。
【０１７４】
図５（Ｂ）に示すトランジスタ１５０は、図３（Ｅ）に示すトランジスタ１２０において、ゲート電極６５をマスクとしてドーパントを添加したものである。結晶性酸化物半導体膜５９のゲート電極６５と重畳する領域にチャネル形成領域５９ｃが形成され、チャネル形成領域と隣接して、ソース領域またはドレイン領域として機能する不純物領域５９ａおよび不純物領域５９ｂが形成されている。他の構造については、トランジスタ１２０と同様なので、そちらを参酌することができる。
【０１７５】
図５（Ｃ）に示すトランジスタ１６０は、図４（Ｅ）に示すトランジスタ１３０において、ゲート電極６５をマスクとしてドーパントを添加したものである。結晶性酸化物半導体膜５９のゲート電極６５と重畳する領域にチャネル形成領域５９ｃが形成され、チャネル形成領域と隣接して、ソース領域またはドレイン領域として機能する不純物領域５９ａおよび不純物領域５９ｂが形成されている。他の構造については、トランジスタ１３０と同様なので、そちらを参酌することができる。
【０１７６】
以上のトランジスタ１４０、トランジスタ１５０およびトランジスタ１６０において、ソース領域およびドレイン領域として機能する一対の不純物領域５９ａおよび不純物領域５９ｂに含まれるドーパントの濃度は、好ましくは、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３未満とする。
【０１７７】
結晶性酸化物半導体膜５９にドーパントを添加する方法として、イオンドーピング法またはイオン注入法を用いることができる。また、添加するドーパントとしては、１５族元素およびホウ素とし、具体的にはリン、砒素、およびアンチモンならびにホウ素のいずれかから選択される一以上とする。
【０１７８】
なお、ソース領域またはドレイン領域として機能する不純物領域５９ａおよび不純物領域５９ｂにおいては、結晶性酸化物半導体膜５９の結晶構造が壊され、非晶質状態となる場合もある。
【０１７９】
以上のトランジスタ１４０、トランジスタ１５０およびトランジスタ１６０のように、ソース領域またはドレイン領域として機能する不純物領域５９ａおよび不純物領域５９ｂを設けることによって、チャネル形成領域５９ｃの端部にかかる電界を緩和させることができるので、当該トランジスタの短チャネル効果を抑制することができる。また、ソース領域またはドレイン領域として機能する不純物領域５９ａおよび不純物領域５９ｂを設け、当該領域において、ソース電極またはドレイン電極と結晶性酸化物半導体膜５９とを接続することにより、接触抵抗を低減してトランジスタの電気的特性の向上を図ることができる。
【０１８０】
以上に示すトランジスタ１１０乃至トランジスタ１６０は、先の実施の形態に示すトランジスタ１００と同様に、酸化物半導体膜の表面の平坦性を向上し、凹凸を低減することにより、酸化物半導体膜を用いてトップゲート型トランジスタを作製した場合に、酸化物半導体膜上に接して形成されるゲート絶縁膜において局所的に被覆性が低い部分が形成されてしまう危険性を低減することができる。これにより、トランジスタの微細化を図り、ゲート絶縁膜の膜厚を薄くしても、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大することを防ぐことができる。つまり、消費電力の増大を抑制し且つ微細化を達成したトランジスタを作製することができる。
【０１８１】
さらに、膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光の照射による電気的特性の変化を抑制することができる。よって、安定した電気的特性が付与された、信頼性の高い半導体装置を提供することができる。
【０１８２】
また、酸化物半導体膜の表面の平坦性が向上されているので、当該表面に対して層状に、膜表面に概略垂直なｃ軸を有する結晶が形成される。そしてｃ軸を有する結晶を含む酸化物半導体膜の成長面が連続的に形成され、酸化物半導体膜の結晶性が向上する。これにより、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることができる。
【０１８３】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、または他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８４】
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置の作製方法を用いて形成する半導体装置の一例として、記憶媒体（メモリ素子）を示す。本実施の形態では、先の実施の形態において示す半導体装置の作製方法で形成した、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。
【０１８５】
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。また、図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ａ）および図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ５００を有し、上部に先の実施の形態で示したトランジスタ１００を有する。なお、トランジスタ１００は、第２の半導体材料として酸化物半導体を用いている。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいという特徴を有しており、その特性により長時間の電荷保持を可能とする。
【０１８６】
なお、本実施の形態においては、トランジスタ１００を用いて記憶媒体を構成する例を示すが、トランジスタ１００に代えて、先の実施の形態で示したトランジスタ１１０乃至トランジスタ１６０等を適用可能であることは、いうまでもない。
【０１８７】
図６におけるトランジスタ５００は、半導体材料（例えば、シリコンなど）を含む基板４００に設けられたチャネル形成領域４１６と、チャネル形成領域４１６を挟むように設けられた不純物領域４２０と、不純物領域４２０に接する金属化合物領域４２４と、チャネル形成領域４１６上に設けられたゲート絶縁層４０８と、ゲート絶縁層４０８上に設けられたゲート電極４１０と、を有する。
【０１８８】
半導体材料を含む基板４００は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。
【０１８９】
基板４００上にはトランジスタ５００を囲むように素子分離絶縁層４０６が設けられている。なお、高集積化を実現するためには、図６（Ａ）および図６（Ｂ）に示すようにトランジスタ５００がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ５００の特性を重視する場合には、ゲート電極４１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域４２０を設けても良い。
【０１９０】
トランジスタ５００はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ５００は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１９１】
トランジスタ５００を覆うように絶縁膜５７が設けられており、絶縁膜５７の上に結晶性酸化物半導体膜５９が設けられる。絶縁膜５７は、先の実施の形態に記載した下地絶縁膜と対応するので、作製方法については先の実施の形態の記載を参酌することができる。
【０１９２】
なお、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などを用いて絶縁膜５７を研磨してやることで、ゲート電極４１０の上面を絶縁膜５７上に露出させることができる。
【０１９３】
また、トランジスタ１００は先の実施の形態で示したように、結晶性酸化物半導体膜５９、ソース電極６１ａ、ドレイン電極６１ｂ、ゲート絶縁膜６３およびゲート電極６５ａを含み、詳細については、先の実施の形態の記載を参酌することができる。また、トランジスタ１００に代表される上部のトランジスタは、先の実施の形態に記載の方法で作製することができる。
【０１９４】
ここで、トランジスタ１００に用いられている結晶性酸化物半導体膜は一定以上の結晶性を有しており、全体が非晶質構造の酸化物半導体膜と比較して良好な結晶性を有するので、酸素欠損に代表されるような欠陥や、ダングリングボンドなどに結合する水素などの不純物が低減されている。よって、これらの不純物が低減されている、結晶性を有する結晶性酸化物半導体膜は、電気伝導度が安定しており、可視光や紫外光などの照射に対してもより電気的に安定な構造を有する。このような結晶性酸化物半導体膜をトランジスタに用いることによって、安定した電気的特性を有する、信頼性の高い半導体装置を提供することができる。
【０１９５】
さらに、結晶性酸化物半導体膜５９の表面の平坦性が向上されているので、当該表面に対して層状に、結晶性酸化物半導体膜５９の表面に概略垂直なｃ軸を有する結晶が形成される。そしてｃ軸を有する結晶を含む結晶性酸化物半導体膜５９の成長面が連続的に形成され、結晶性酸化物半導体膜５９の結晶性が向上する。これにより、結晶性酸化物半導体膜５９を用いたトランジスタ１００の移動度の向上を図ることができる。
【０１９６】
ここで、ソース電極６１ａはゲート電極４１０と接するように設けられるので、トランジスタ５００のゲート電極４１０とトランジスタ１００のソース電極６１ａとが接続される。
【０１９７】
また、ゲート電極６５ａと同じ層の配線６５ｂを、ゲート絶縁膜６３を介してソース電極６１ａ上に設けることにより、容量素子５２０を形成することができる。なお、容量が不要の場合は、容量素子５２０を設けない構成とすることも可能である。
【０１９８】
また、ゲート絶縁膜６３、ゲート電極６５ａおよび配線６５ｂ上に、絶縁膜６９および絶縁層１５２が形成される。絶縁膜６９の詳細については先の実施の形態の記載を参酌することができる。絶縁層１５２は、スパッタ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１９９】
また、絶縁層１５２上に配線１５６が形成されている。配線１５６は、ゲート絶縁膜６３絶縁膜６９および絶縁層１５２に設けられた開口に形成された電極１５４を介してドレイン電極６１ｂと電気的に接続されている。
【０２００】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電膜を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電膜の一部を除去することにより形成することができる。
【０２０１】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、配線１５６は、ソース電極６１ａおよびドレイン電極６１ｂと同様の材料で形成することができる。
【０２０２】
また、本実施の形態において示す半導体装置では、トランジスタ５００とトランジスタ１００を重畳させることで、集積度が十分に高められた半導体装置が実現される。
【０２０３】
図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ｃ）において、トランジスタ１００のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ  Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ５００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１００のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１００のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ  Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子５２０の電極の他方は電気的に接続されている。
【０２０４】
酸化物半導体を用いたトランジスタ１００は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１００をオフ状態とすることで、トランジスタ１００のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子５２０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２０５】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１００がオン状態となる電位にして、トランジスタ１００をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１００がオフ状態となる電位にして、トランジスタ１００をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【０２０６】
トランジスタ１００のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２０７】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ５００は異なる状態をとる。一般に、トランジスタ５００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ５００の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ５００の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ５００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ５００のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【０２０８】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１００がオン状態となる電位にして、トランジスタ１００をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１００がオフ状態となる電位にして、トランジスタ１００をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【０２０９】
本実施の形態で示すトランジスタ１００は、酸化物半導体膜の表面の平坦性を向上し、凹凸を低減することにより、酸化物半導体膜上に接して形成されるゲート絶縁膜において局所的に被覆性が低い部分が形成されてしまう危険性を低減することができる。これにより、トランジスタの微細化を図り、ゲート絶縁膜の膜厚を薄くしても、トランジスタのリーク電流が増大し、当該トランジスタの消費電力が増大することを防ぐことができる。つまり、消費電力の増大を抑制し且つ微細化を達成したトランジスタを作製することができる。そして、このようなトランジスタを用いることで、消費電力が少なく、単位面積あたりの記憶容量の大きい半導体装置が得られる。
【０２１０】
また、高純度化され、真性化された結晶性酸化物半導体膜５９を用いることで、トランジスタ１００のオフ電流を十分に低減することができる。さらに、膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光の照射による電気的特性の変化を抑制することができる。このような結晶性酸化物半導体膜５９をトランジスタ１００に用いることにより、安定した電気的特性が付与された、信頼性の高いトランジスタとすることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能で、信頼性の高い半導体装置が得られる。
【０２１１】
さらに、酸化物半導体膜の表面の平坦性が向上されているので、当該表面に対して層状に、膜表面に概略垂直なｃ軸を有する結晶が形成される。そしてｃ軸を有する結晶を含む酸化物半導体膜の成長面が連続的に形成され、酸化物半導体膜の結晶性が向上する。これにより、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることができる。このようなトランジスタを用いることで、半導体装置の高速化を図ることができる。
【０２１２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１３】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７を用いて説明する。
【０２１４】
図７（Ａ）および図７（Ｂ）は、図６（Ａ）乃至図６（Ｃ）に示す半導体装置（以下、メモリセル５５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図７（Ａ）は、メモリセル５５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図７（Ｂ）は、メモリセル５５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２１５】
図７（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル５５０を有する。図７（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０２１６】
各メモリセル５５０において、トランジスタ５００のゲート電極と、トランジスタ１００のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１００のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
【０２１７】
また、メモリセル５５０が有するトランジスタ５００のソース電極は、隣接するメモリセル５５０のトランジスタ５００のドレイン電極と電気的に接続され、メモリセル５５０が有するトランジスタ５００のドレイン電極は、隣接するメモリセル５５０のトランジスタ５００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル５５０が有するトランジスタ５００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル５５０が有するトランジスタ５００のソース電極は、ソース線と電気的に接続される。
【０２１８】
図７（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１００がオン状態となる電位を与え、書き込みを行う行のトランジスタ１００をオン状態にする。これにより、指定した行のトランジスタ５００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２１９】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷によって、トランジスタ５００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２０】
図７（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル５５０を有する。各トランジスタ５００のゲート電極と、トランジスタ１００のソース電極またはドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ５００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１００のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
【０２２１】
図７（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図７（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷によって、トランジスタ５００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２２】
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ５００のゲート電極に与える電位を３以上用意して、各メモリセル５５０が保持する情報量を増加させても良い。例えば、トランジスタ５００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２４】
（実施の形態５）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図８を参照して説明する。
【０２２５】
図８（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図８（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をワード線ＷＬとよび、第２の配線をビット線ＢＬとよぶ。
【０２２６】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタ１００乃至トランジスタ１６０が適用される。
【０２２７】
先の実施の形態で示したトランジスタは、高純度化され、真性化された結晶性酸化物半導体膜５９を用いることで、トランジスタのオフ電流を十分に低減することができる。さらに、膜表面に概略垂直なｃ軸を有する結晶を含む酸化物半導体膜は、電気的特性が安定しており、可視光や紫外光の照射による電気的特性の変化を抑制することができる。このような結晶性酸化物半導体膜５９をトランジスタ１１３１に用いることにより、安定した電気的特性が付与された、信頼性の高いトランジスタとすることができる。そして、このようなトランジスタを用いることで、いわゆるＤＲＡＭとして認識されている図８（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
【０２２８】
図８（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図８（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）および第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０２２９】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２３０】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２３１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３２】
（実施の形態６）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２３３】
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭ  Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２３４】
Ｂｕｓ  Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２３５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２３６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２３７】
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３乃至実施の形態５に記載されている記憶素子を用いることができる。
【０２３８】
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２３９】
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）および図９（Ｃ）の回路の説明を行う。
【０２４０】
図９（Ｂ）および図９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２４１】
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態３乃至実施の形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２４２】
図９（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２４３】
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０２４４】
また、図９（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
【０２４５】
また、図９（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２４６】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２４７】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２４８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４９】
（実施の形態７）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。
【０２５０】
画素部に配置するトランジスタは、先の実施の形態に示す方法に従って形成する。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に先の実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２５１】
アクティブマトリクス型表示装置のブロック図の一例を図１０（Ａ）に示す。表示装置の基板６００上には、画素部６０１、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４を有する。画素部６０１には、複数の信号線が信号線駆動回路６０４から延伸して配置され、複数の走査線が第１の走査線駆動回路６０２、及び第２の走査線駆動回路６０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板６００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０２５２】
図１０（Ａ）では、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４は、画素部６０１と同じ基板６００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板６００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板６００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０２５３】
また、画素部の回路構成の一例を図１０（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素構造を示す。
【０２５４】
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
【０２５５】
トランジスタ６１６のゲート配線６１２と、トランジスタ６１７のゲート配線６１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６１４は、トランジスタ６１６とトランジスタ６１７で共通に用いられている。トランジスタ６１６とトランジスタ６１７は先の実施の形態に示すトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
【０２５６】
トランジスタ６１６と電気的に接続する第１の画素電極層と、トランジスタ６１７と電気的に接続する第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６１６及びトランジスタ６１７により異ならせることで、液晶の配向を制御している。トランジスタ６１６はゲート配線６１２と接続し、トランジスタ６１７はゲート配線６１３と接続している。ゲート配線６１２とゲート配線６１３は異なるゲート信号を与えることで、トランジスタ６１６とトランジスタ６１７の動作タイミングを異ならせることができる。
【０２５７】
また、容量配線６１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成する。
【０２５８】
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６１８が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６１９が形成されている。また、一画素に第１の液晶素子６１８と第２の液晶素子６１９が設けられたマルチドメイン構造である。
【０２５９】
なお、図１０（Ｂ）に示す画素構成は、これに限定されない。例えば、図１０（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０２６０】
また、画素部の回路構成の一例を図１０（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０２６１】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２６２】
図１０（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０２６３】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０２６４】
画素６２０は、スイッチング用トランジスタ６２１、駆動用トランジスタ６２２、発光素子６２４及び容量素子６２３を有している。スイッチング用トランジスタ６２１は、ゲート電極層が走査線６２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６２２のゲート電極層に接続されている。駆動用トランジスタ６２２は、ゲート電極層が容量素子６２３を介して電源線６２７に接続され、第１電極が電源線６２７に接続され、第２電極が発光素子６２４の第１電極（画素電極）に接続されている。発光素子６２４の第２電極は共通電極６２８に相当する。共通電極６２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２６５】
スイッチング用トランジスタ６２１および駆動用トランジスタ６２２は先の実施の形態に示すトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ素子を用いた表示パネルを提供することができる。
【０２６６】
なお、発光素子６２４の第２電極（共通電極６２８）には低電源電位が設定されている。なお、低電源電位とは、電源線６２７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６２４に印加して、発光素子６２４に電流を流して発光素子６２４を発光させるため、高電源電位と低電源電位との電位差が発光素子６２４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０２６７】
なお、容量素子６２３は駆動用トランジスタ６２２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
【０２６８】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６２２のゲート電極層には、駆動用トランジスタ６２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６２２は線形領域で動作させる。駆動用トランジスタ６２２は線形領域で動作させるため、電源線６２７の電圧よりも高い電圧を駆動用トランジスタ６２２のゲート電極層にかける。なお、信号線６２５には、（電源線電圧＋駆動用トランジスタ６２２のＶｔｈ）以上の電圧をかける。
【０２６９】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１０（Ｃ）と同じ画素構成を用いることができる。
【０２７０】
アナログ階調駆動を行う場合、駆動用トランジスタ６２２のゲート電極層に発光素子６２４の順方向電圧＋駆動用トランジスタ６２２のＶｔｈ以上の電圧をかける。発光素子６２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６２２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６２４に電流を流すことができる。駆動用トランジスタ６２２を飽和領域で動作させるため、電源線６２７の電位は、駆動用トランジスタ６２２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２７１】
なお、図１０（Ｃ）に示す画素構成は、これに限定されない。例えば、図１０（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０２７２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７３】
（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０２７４】
図１１（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、携帯型の情報端末の表示部の信頼性を向上させることができる。
【０２７５】
図１１（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２７６】
また、図１１（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２７７】
図１１（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカ、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、携帯音楽プレイヤーの表示部の信頼性を向上させることができる。
【０２７８】
さらに、図１１（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
【０２７９】
図１１（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。先の実施の形態で示したトランジスタを表示パネル１０３２に適用することにより、携帯電話の表示部の信頼性を向上させることができる。
【０２８０】
また、表示パネル１０３２はタッチパネルを備えており、図１１（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２８１】
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図１１（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２８２】
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２８３】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２８４】
図１１（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド１０５５により筐体１０５１を支持した構成を示している。先の実施の形態で示したトランジスタを表示部１０５３に適用することにより、テレビジョン装置１０５０の表示部の信頼性を向上させることができる。
【０２８５】
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２８６】
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８７】
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
【０２８８】
また、先の実施の形態で示した記憶装置を外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
【０２８９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０２９０】
本実施例においては、本発明の一態様に係る半導体装置に用いられる酸化物半導体膜を成膜し、当該酸化物半導体膜を、透過型電子顕微鏡（ＴＥＭ）および原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察した結果について説明する。
【０２９１】
本実施例では、ガラス基板（旭硝子社製ＡＮ１００）上に膜厚３００ｎｍを狙って酸化窒化シリコン膜を成膜し、当該酸化窒化シリコン膜上に膜厚３０ｎｍを狙って酸化物半導体膜（ＩＧＺＯ膜）を成膜してサンプルＡおよびサンプルＢを作製した。
【０２９２】
まず、サンプルＡおよびサンプルＢは、ＣＶＤ法を用いて酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の成膜条件は、成膜ガス流量をＳｉＨ４：４ｓｃｃｍ、Ｎ２Ｏ：８００ｓｃｃｍとし、圧力４０Ｐａ、基板温度４００℃、高周波（ＲＦ）電源電力１５０Ｗとした。
【０２９３】
それから、サンプルＡおよびサンプルＢは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜をスパッタリング法を用いて成膜した。酸化物半導体膜は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットを用いて、成膜ガス流量をＡｒ：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、圧力０．４Ｐａ、基板温度４００℃、高周波（ＲＦ）電源電力０．５ｋＷとして成膜した。
【０２９４】
このように酸化物半導体膜を形成したサンプルＡおよびサンプルＢに対して、窒素雰囲気下で、加熱温度４５０℃、加熱時間１時間の熱処理を行った。
【０２９５】
さらにサンプルＡについては、イオン注入法を用いて酸化物半導体膜に酸素（１８Ｏ）イオンを注入した。このとき、イオン注入の条件は、加速電圧１０ｋＶ、ドーズ量１．０×１０１６ｉｏｎｓ／ｃｍ２とした。
【０２９６】
以上のサンプルＡおよびサンプルＢについて、ＴＥＭを用いて撮影した断面ＴＥＭ像を図１６（Ａ）、図１６（Ｂ）および図１７に示す。図１６（Ａ）は、サンプルＡの倍率５０００００倍の断面ＴＥＭ像であり、図１６（Ｂ）は、サンプルＡの倍率４００００００倍の断面ＴＥＭ像であり、図１７は、サンプルＢの倍率４００００００倍の断面ＴＥＭ像である。なお本実施例において断面ＴＥＭ像は、株式会社日立ハイテクノロジーズ製Ｈ−９０００ＮＡＲを用い、加速電圧を３００ｋＶとして撮影した。
【０２９７】
図１６（Ａ）および図１６（Ｂ）に示すように、サンプルＡの酸化物半導体膜の表面はほとんど凹凸がなく、平坦性が高い。これに対して、図１７に示すように、サンプルＢにおいては、酸化物半導体膜の表面に凹凸が形成されている。
【０２９８】
ここで、サンプルＡおよびサンプルＢについて、ＡＦＭを用いて撮影したＡＦＭ像を図１８（Ａ）および図１８（Ｂ）に示す。図１８（Ａ）はサンプルＡのＡＦＭ像であり、図１８（Ｂ）は、サンプルＢのＡＦＭ像である。なお本実施例においＡＦＭ像は、エスアイアイ・ナノテクノロジー株式会社製ＳＰＡ−５００大型ステージＳＰＭユニットを用い、測定条件は、走査速度１．０Ｈｚ、測定面積１μｍ×１μｍとして撮影した。
【０２９９】
図１８（Ａ）に示すＡＦＭ像と図１８（Ｂ）に示すＡＦＭ像を比較すると、サンプルＢの酸化物半導体膜表面より、サンプルＡの酸化物半導体膜表面の方が平坦性が高いことが見て取れる。さらに、図１８（Ａ）および図１８（Ｂ）のＡＦＭ像から平均面粗さを測定すると、サンプルＡ表面の平均面粗さは０．４１ｎｍであり、サンプルＢ表面の平均面粗さは１．０８ｎｍであった。よって、確かにサンプルＡの方がサンプルＢより表面の平均面粗さが低減されており、平坦性が向上されていることが分かった。
【０３００】
以上より、酸化物半導体膜に酸素イオンを照射することで、当該酸化物半導体膜の表面の平均面粗さを低減し、平坦性を向上させることができることが示された。
【０３０１】
その一方で、図１７に示すサンプルＢの酸化物半導体膜は、当該酸化物半導体膜表面に垂直なｃ軸を有し、層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が観測されるが、図１６（Ａ）および図１６（Ｂ）に示すサンプルＡにおいては、このような層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶は観測されない。このことから、酸化物半導体膜に酸素イオンを照射することで、層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶の構造が破壊されてしまうことが推測される。なお、図１７に示すサンプルＢの酸化物半導体膜の表面近傍においては、凹凸が形成された酸化物半導体膜の表面に概略平行に層状のＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が形成されている。
【０３０２】
そこで本実施例においては、酸素イオンの照射後に再び熱処理を行うことで、酸素イオンの照射で破壊された、層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が再び形成されるか検証した。
【０３０３】
そこで、本実施例では、ガラス基板（旭硝子社製ＡＮ１００）上に膜厚３００ｎｍを狙って酸化シリコン膜を成膜し、当該酸化シリコン膜上に膜厚１００ｎｍを狙って酸化物半導体膜（ＩＧＺＯ膜）を成膜してサンプルＣを作製した。
【０３０４】
まず、サンプルＣはスパッタリング法を用いて酸化シリコン膜を形成した。酸化シリコン膜の成膜条件は、ターゲットを酸化シリコン（ＳｉＯ２）とし、成膜ガス流量をＡｒ：２５ｓｃｃｍ、Ｏ２：２５ｓｃｃｍとし、圧力０．４Ｐａ、基板温度１００℃、高周波（ＲＦ）電源電力０．５ｋＷとした。
【０３０５】
それから、サンプルＣは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜をスパッタリング法を用いて成膜した。酸化物半導体膜は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットを用いて、成膜ガス流量をＡｒ：３０ｓｃｃｍ、Ｏ２：１５ｓｃｃｍ、圧力０．４Ｐａ、基板温度２５０℃、高周波（ＲＦ）電源電力１．５ｋＷとして成膜した。
【０３０６】
このように酸化物半導体膜を形成したサンプルＣに対して、真空雰囲気下で、加熱温度４００℃、加熱時間３０分の熱処理を行った。
【０３０７】
さらにサンプルＣにイオン注入法を用いて酸化物半導体膜に酸素（１８Ｏ）イオンを注入した。このとき、イオン注入の条件は、加速電圧４０ｋＶ、ドーズ量１．０×１０１６ｉｏｎｓ／ｃｍ２とした。
【０３０８】
それからサンプルＣに、さらに窒素雰囲気下で、加熱温度６５０℃、加熱時間１時間の熱処理を行った。
【０３０９】
サンプルＣについて、ＴＥＭを用いて撮影した断面ＴＥＭ像を図１９（Ａ）および図１９（Ｂ）に示す。図１９（Ａ）は、サンプルＣの倍率５０００００倍の断面ＴＥＭ像であり、図１９（Ｂ）は、サンプルＣの倍率４００００００倍の断面ＴＥＭ像である。
【０３１０】
図１９（Ａ）および図１９（Ｂ）に示すように、サンプルＣの酸化物半導体膜の表面はほとんど凹凸がなく、平坦性が高い。さらに図１９（Ｂ）に示すように、当該酸化物半導体膜の表面から２ｎｍ乃至５ｎｍ程度の深さまで、当該酸化物半導体膜表面に垂直なｃ軸を有し、層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が観測される。
【０３１１】
また、図１９（Ａ）および図１９（Ｂ）に示すサンプルＣの酸化物半導体膜の表面近傍においては、平坦性が良好な酸化物半導体膜の表面に概略平行に層状のＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が形成されている。これにより、当該酸化物半導体膜をトランジスタに用いた場合、サンプルＢの酸化物半導体膜よりも、チャネル形成領域に用いられるＩｎ−Ｇａ−Ｚｎ−Ｏの結晶がチャネル方向に層状に整列しているので、トランジスタの移動度の向上を図ることができる。
【０３１２】
また、サンプルＡと同様の方法で作製した酸化物半導体膜に、さらに窒素雰囲気下で、加熱温度６５０℃、加熱時間１時間の熱処理を行って作製したサンプルＤのＡＦＭ像を図２０に示す。
【０３１３】
図２０に示すＡＦＭ像は、図１８（Ａ）に示すＡＦＭ像と同様に、サンプルＤの酸化物半導体膜表面の平坦性が高いことが見て取れる。さらに、図２０のＡＦＭ像から平均面粗さを測定すると、サンプルＤ表面の平均面粗さは０．３１ｎｍであり、サンプルＡ表面の平均面粗さより良好であった。よって、確かにサンプルＤの平均面粗さが低減されており、平坦性が向上されていることが分かった。
【０３１４】
以上より、酸素イオンの照射後に再び熱処理を行うことで、酸素イオンの照射で破壊された、層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が再び形成されることが示された。さらに、層状に形成されたＩｎ−Ｇａ−Ｚｎ−Ｏの結晶が再び形成されるときに、酸素イオンの照射で向上した酸化物半導体膜の平坦性は維持されるまたはより良好になることが示された。
【０３１５】
このように酸素イオンを照射して当該酸化物半導体膜の表面の平均面粗さを低減することによって、当該酸化物半導体膜を用いたトランジスタにおいて、微細化を図ってゲート絶縁膜を薄膜化しても、リーク電流の増大および消費電力の増大を抑制することができる。よって、消費電力の増大を抑制し且つ微細化を達成した半導体装置を提供することができる。
【０３１６】
また、平均面粗さを低減した酸化物半導体膜に加熱処理を行って、酸化物半導体膜が当該酸化物半導体膜表面に垂直なｃ軸を有する結晶を含むように形成することができる。これにより、酸化物半導体膜の可視光や紫外光の照射による電気的特性の変化を抑制することができる。よって、安定した電気的特性が付与された、信頼性の高い半導体装置を提供することができる。
【符号の説明】
【０３１７】
５１    基板
５３    イオン
５５    酸化物半導体膜
５７    絶縁膜
５９    結晶性酸化物半導体膜
５９ａ    不純物領域
５９ｂ    不純物領域
５９ｃ    チャネル形成領域
６１ａ    ソース電極
６１ｂ    ドレイン電極
６３    ゲート絶縁膜
６５    ゲート電極
６５ａ    ゲート電極
６５ｂ    配線
６９    絶縁膜
７１ａ    ソース電極
７１ｂ    ドレイン電極
７３    ゲート絶縁膜
７５    サイドウォール絶縁膜
７７    絶縁膜
７９    絶縁膜
１００    トランジスタ
１１０    トランジスタ
１２０    トランジスタ
１３０    トランジスタ
１４０    トランジスタ
１５０    トランジスタ
１５２    絶縁層
１５４    電極
１５６    配線
１６０    トランジスタ
４００    基板
４０６    素子分離絶縁層
４０８    ゲート絶縁層
４１０    ゲート電極
４１６    チャネル形成領域
４２０    不純物領域
４２４    金属化合物領域
５００    トランジスタ
５２０    容量素子
５５０    メモリセル
６００    基板
６０１    画素部
６０２    走査線駆動回路
６０３    走査線駆動回路
６０４    信号線駆動回路
６１０    容量配線
６１２    ゲート配線
６１３    ゲート配線
６１４    ドレイン電極層
６１６    トランジスタ
６１７    トランジスタ
６１８    液晶素子
６１９    液晶素子
６２０      画素
６２１    スイッチング用トランジスタ
６２２    駆動用トランジスタ
６２３    容量素子
６２４    発光素子
６２５    信号線
６２６    走査線
６２７    電源線
６２８    共通電極
１００１    本体
１００２    筐体
１００４    キーボードボタン
１０２１    本体
１０２２    固定部
１０２３    表示部
１０２４    操作ボタン
１０２５    外部メモリスロット
１０３０    筐体
１０３１    筐体
１０３２    表示パネル
１０３３    スピーカー
１０３４    マイクロフォン
１０３５    操作キー
１０３６    ポインティングデバイス
１０３７    カメラ用レンズ
１０３８    外部接続端子
１０４０    太陽電池セル
１０４１    外部メモリスロット
１０５０    テレビジョン装置
１０５１    筐体
１０５２    記憶媒体再生録画部
１０５３    表示部
１０５４    外部接続端子
１０５５    スタンド
１０５６    外部メモリ
１１２０    メモリセルアレイ
１１３０    メモリセル
１１３１    トランジスタ
１１３２    容量素子
１１４０    メモリセルアレイ
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１５０    メモリセル
１１５１    トランジスタ
１１５２    トランジスタ
１１５３    トランジスタ
１１５４    トランジスタ
１１５５    トランジスタ
１１５６    トランジスタ
１１８９    ＲＯＭ  Ｉ／Ｆ
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８      Ｂｕｓ  Ｉ／Ｆ
１１９９    ＲＯＭ
【図１】
0005961454.tif 000003
【図２】
0005961454.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005961454.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005961454.tif 000018
【図１７】
0005961454.tif 000019
【図１８】
0005961454.tif 000020
【図１９】
0005961454.tif 000021
【図２０】
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