(57)【特許請求の範囲】
【請求項１】
ダイス（ダイス１）をテストするための、及び／又は、ダイス（ダイス１）が積層されるとき、ダイス（ダイス１）と隣接ダイス（ダイス２）との間の相互接続をテストするための、テスト回路を含むダイス（ダイス１）において、
前記テスト回路は、
テスト刺激を受信するための第１のインプットポート（３５ＴＤＩ）及びテストレスポンスを送信するための第１のアウトプットポート（３５ＴＤＯ）であって、前記第１のインプットポート及び前記第１のアウトプットポートは前記ダイス（ダイス１）の同じ面に位置し、前記第１のインプットポートと前記第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第１のインプットポート及び第１のアウトプットポートと、
別のダイス（ダイス２）に向けてテスト刺激を送信するための少なくとも一つの第２のアウトプットポート、及び、別のダイス（ダイス２）からテストレスポンスを受信するための少なくとも一つの第２のインプットポートであって、前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第２のインプットポート及び第２のアウトプットポートと、
前記第１のインプットポートと前記第１のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードと、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードとの間を、スイッチする複数のスイッチと、及び、
テストデータシグナル及びテストコントロールシグナルを上下にトランスポートする、シグナルパスとしてのテストエレベータ及びテストターンと
を含む
ダイス。
【請求項２】
テストレスポンスが、前記第１のアウトプットポートの一つに向かって、前記第１のインプットポートの一つと、前記少なくとも一つの第２のインプットポートの一つとのいずれかから、送信されるかどうかを決定する、命令をロードして格納する命令レジスタを、更に含む
請求項１に記載のダイス。
【請求項３】
前記第１のインプットポートと前記少なくとも一つの第２のアウトプットポートとの間における前記データシグナルパス内の少なくとも一つの登録エレメントと、前記少なくとも一つの第２のインプットポートと前記第１のアウトプットポートとの間における前記データシグナルパス内の少なくとも一つの登録エレメントとを、更に含む
請求項１又は２に記載のダイス。
【請求項４】
プレボンドダイステスティングを促進するための、少なくとも一つの更なるインプットポート及び／又は少なくとも一つの更なるアウトプットポートであって、前記第１のインプットポートと前記第１のアウトプットポートとの間における前記データシグナルパス、及び／又は、前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つとの間における前記データシグナルパス、及び／又は、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間における前記データシグナルパスに、接続する、少なくとも一つの更なるインプットポート及び／又は少なくとも一つの更なるアウトプットポートを、更に含む
請求項１乃至３のうちのいずれか一に記載のダイス。
【請求項５】
前記ダイスがプレボンド構成内にあるのか若しくはポストボンド構成にあるのか、を自動的に判別する検知回路を、更に含む
請求項４に記載のダイス。
【請求項６】
前記少なくとも一つの第１のインプットポートと前記少なくとも一つの更なるインプットポートとの間を選択するコントロールシグナルを生成するように、前記検知回路が調整されている請求項５に記載のダイス。
【請求項７】
別のダイスに向けてテスト刺激を送信するための少なくとも二つの第２のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも二つの第２のインプットポートであって、前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第２のアウトプットポート及び第２のインプットポートと
を含む
請求項１乃至４のうちのいずれか一に記載のダイス。
【請求項８】
請求項１乃至７のうちのいずれかに記載の少なくとも一つのダイスを含むスタックであって、他の各々のダイスへテストアクセスを提供するラッパユニットを含む、スタック。
【請求項９】
第１のダイスの第２のアウトプットポートが第２のダイスの第１のインプットポートに接続され、前記第２のダイスの第１のアウトプットポートが前記第１のダイスの第２のインプットポートに接続される
請求項８に記載のスタック。
【請求項１０】
少なくとも一つのダイスが、外部インプット／アウトプットポートを含む
請求項８又は９に記載のスタック。
【請求項１１】
異なるダイスに関連する複数の命令レジスタがレジスタチェーン内に連結される
請求項８乃至１０のうちのいずれか一に記載のスタック。
【請求項１２】
スタック内のダイスの少なくとも一つが、少なくとも一つのコアレベル命令レジスタの設けられた少なくとも一つの埋め込み式コアを含み、ダイスレベル命令レジスタ命令がコアレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、前記レジスタチェーンが調整されている
請求項１１に記載のスタック。
【請求項１３】
スタック内のダイスの少なくとも一つは、少なくとも一つの他のダイスがその上にスタックされ、ダイスレベル命令レジスタ命令が前記少なくとも一つの他のダイスのダイスレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、
前記レジスタチェーンが調整されている
請求項１１又は１２に記載のスタック。
【請求項１４】
テスト可能ダイスを設計するための方法において、
前記ダイスのソフトウエア表示を受信するステップと、
テスト刺激を受信する第１のインプットポートとテストレスポンスを送信する第１のアウトプットポートであって、前記ダイスの同じ面に配置される第１のインプットポートと第１のアウトプットポートを追加することにより、
前記第１のインプットポートと前記第１のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
別のダイスに向けてテスト刺激を送信するための少なくとも一つの第２のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも一つの第２のインプットポートを追加することにより、
前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つの間にて前記ダイス内部にデータシグナルパスを設け、更に前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
前記第１のインプットポートと前記第１のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードと、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードとの間を、スイッチする複数のスイッチを追加することにより、及び、
テストデータシグナル及びテストコントロールシグナルを上下にトランスポートする、シグナルパスとしてのテストエレベータ及びテストターンを追加することにより、
前記ソフトウエア表示を修正するステップと
を含む方法。
【請求項１５】
プロセッサにより請求項１４に記載の方法を実行するコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概略、集積回路（ＩＣ）設計及びテスティングに関し、特に、スルー基板ビア（ＴＳＶ）により相互に接続された３次元（３Ｄ）積層ＩＣ（ＳＩＣ）のテストアーキテクチャ、及びその方法に関する。
【背景技術】
【０００２】
半導体産業は、それ自身、ＴＳＶに基づき３Ｄ−ＳＩＣのための準備をしている。ＴＳＶは、薄型ダイスの裏面から進展し、別のダイスへの垂直方向の相互の接続を可能にするネイルを導いている。ＴＳＶは、従来のワイヤボンディングと比較して、高密度、低容量の相互接続であり、積層ダイス間にてより多数の相互の接続を可能とするものであるが、より高速且つ低消費電力で動作する。ＴＳＶベースの３Ｄ技術は、新たなアーキテクチャ状況を切り開くことにより、「スーパーチップ」の新たな世代の創作を可能にする。それらのより小さいフォームファクタ及びより低い全体製造コストと組み合わせて、３Ｄ−ＳＩＣは多数の説得力のある利点を有し、よって、それらの技術は急速に進歩している。全てのマイクロエレクトロニクスのように、ＴＳＶベースのダイススタックは、欠陥に敏感な製造プロセスを有し、よって、３Ｄ−ＳＩＣは、製品品質を保証するための電気的テスティングを受ける必要がある。プロセス及びデザイン技術は、成熟に向かっており、不具合を製造してしまうことのための３Ｄ−ＳＩＣをテストすることは、多くの人により、これらのデバイスを製品実現するための、主要な、更に大きい未解決の障害であると考えられている。
【０００３】
現下、様々なタイプのテストアーキテクチャが存在する。
【０００４】
ＰＣＢに対して共通利用されるテストアクセスアーキテクチャは、（「ＪＴＡＧ」としても知られる）ＩＥＥＥ  Ｓｔｄ．１１４９．１バウンダリスキャンに基づくものである。チップがＩＥＥＥ  １１４９．１に準拠するために、小さいハードウエアラッパがそれらに付加される。あらゆるＪＴＡＧターミナルは更なるチップピンを要求するものでありこれらは高価であると考えられるので、ＩＥＥＥ  １１４９．１は、狭いシングルビットインタフェースを介して稼働する。幸運なことに、ＩＥＥＥ  １１４９．１の主焦点はＰＣＢ相互接続テスティングであり、それは、少数のテストパターンしか要求しない。
【０００５】
シングルビットインタフェースピンは、ＴＤＩ及びＴＤＯと称され、それらは、命令とテストデータの両方を運ぶように調整されている。コントロールインタフェースは、ピンＴＣＫ、ＴＭＳ（及び、ときにはＴＲＳＴＮも）から成る。３つのチップ、つまり、ＣｈｉｐＡ、ＣｈｉｐＢ及びＣｈｉｐＣを含むＰＣＢ１０に対して、共通のＪＴＡＧベースのテストアクセスアーキテクチャが図１に示される。コントロールシグナルＴＣＫ（クロック）、ＴＭＳ（Ｍｏｄｅ  Ｓｅｌｅｃｔ）及びＴＲＳＴＮは、全てのチップ、ＣｈｉｐＡ、ＣｈｉｐＢ及びＣｈｉｐＣにブロードキャストされ、一方、ＴＤＩ−ＴＤＯピンはチップを介して連結される。ブロードキャストコントロールシグナルは、命令を進んで受信するモード内でＴＡＰコントローラ有限状態マシン１２を構成でき、それらＴＡＰコントローラ有限状態マシン１２は、デイジーチェーン式のＴＤＩ−ＴＤＯインタフェースを介して命令レジスタ（ＩＲ）の中を順次スキャンされる。このことにより様々なチップに対する様々な命令が可能となることに着目すべきである。例えば、ＣｈｉｐＢはＩＮＴＥＳＴモード（チップの内部テスト）で構成可能であり、ＣｈｉｐＡ及びＣは、ＢＹＰＡＳＳモードで構成される。続いて、チップは、ブロードキャストコントロールシグナルを介して命令されたテストモード内に持ち込まれ、テストデータは、デイジーチェーン式のＴＤＩ−ＴＤＯインタフェースを介して中で再び外でスキャンされる。選択されたテストデータレジスタ（例えば、バイパスレジスタ１４、バウンダリスキャンレジスタ（ＢＳＲ）１５、若しくはチップ内部スキャンチェーン１６）は、命令に依存し、異なるチップに対して異なるものであり得る。いずれにせよ、図１に示すように、それはシングルシフトレジスタである。
【０００６】
埋め込み式ＩＰコアを含む（２次元）ＳＯＣのための、共通して用いられるテストアクセスアーキテクチャは、ＩＥＥＥ標準１５００を基礎とする。ＩＥＥＥ１１４９．１のように、ＩＥＥＥ１５００は、被試験モジュール周りに小さいハードウエアラッパを付加する。図２に示すように、ＩＥＥＥ１５００ベースのＳＯＣのためのテストアクセスアーキテクチャは、ＩＥＥＥ１１４９．１ベースのＰＣＢとの類似性を示す。３つのコア、ＣｏｒｅＡ、ＣｏｒｅＢ及びＣｏｒｅＣを含む例示のＳＯＣ２０に対して、共通のＩＥＥＥ１５００ベースのテストアクセスアーキテクチャ２１が、図２に示される。
【０００７】
コントロールシグナルＴＣＫ、ＴＭＳ及びＴＲＳＴＮは、全てのコア、ＣｏｒｅＡ、ＣｏｒｅＢ、ＣｏｒｅＣにブロードキャストされる。ＩＥＥＥ１１４９．１テストストラクチャを介して適当なモードで構成されると、デイジーチェーン式のＷＳＩ−ＷＳＯインタフェースを介してコアのラッパ命令レジスタ（ＷＩＲ）２３内にシフトされる。その同じ命令インタフェースは、シングルビットテストデータインタフェースも兼ねる。しかしながら、類似点は別として、１１４９．１ベースのテストアクセスアーキテクチャと、１５００ベースのテストアクセスアーキテクチャとの間には重大な差異もある。
・ＩＥＥＥ１１４９．１とは異なり、ＩＥＥＥ１５００の焦点は、コア間の配線相互接続をテストすること（のみ）にあるのではない。まず、ＩＰコア間内の相互接続回路は通常、ワイヤのみから成るのではなく、深いシーケンスロジックにより形成されることが多い。更に、ＩＥＥＥ１５００は、コア自身のテストもサポートするように意図されており、ＩＰコアは、かなりの大きさの、複雑なデザインのエンティティであることが多い。従って、関連するテストデータの容量は通常、十分に多く、シングルビットテストデータインタフェースは十分ではない。よって、ＩＥＥＥ１５００は、（ＷＰＩ及びＷＰＯという名の）任意のｎビット（“パラレル”）テストデータインタフェースを有するのであり、ここでｎは、件のＩＰコアのテストデータボリューム要求に適合するように、ユーザにより見積もられ得る。
・より広範なインタフェースを埋め込み式のＩＰコアに付加することは、ＩＥＥＥ１１４９．１内としてチップピンを付加するものではなく、コアターミナルのみを付加するものである。このコアターミナルは、チップピンよりもかなり廉価であると考えられる。
・ＩＥＥＥ１１４９．１は、２つの（若しくは３つの）標準化されたコントロールピンＴＣＫ、ＴＭＳ、ＴＲＳＴＮであり、これらは、ＴＡＰコントローラ１２によりチップ内部で拡張する。ＩＥＥＥ１５００は、ＴＡＰコントローラを有していないが、コントロールシグナルを直接受信する。これらは６つ（７つ）のシグナル：ＷＲＣＫ、ＷＲＳＴＮ、ＳＥＬＥＣＴＷＩＲ、ＳＨＩＦＴＷＲ、ＣＡＰＴＵＲＥＷＲ、ＵＰＤＡＴＥＷＲ（及び任意のＴＲＡＮＳＦＥＲＤＲ）である。
【０００８】
図２は、パラレルラッパバイパス２４も特徴付ける。このバイパス２４は、ＩＥＥＥ１５００により命じられるものではないが、同じＴＡＭ（テストアクセスメカニズム）内の他のコアへのテストアクセスパスを短くするように実装されることが多い。アクティブＷＩＲ命令モードと、ＴＡＭチェーン間の接続との間の、実効的なマッピングを作成することは、図２に示すスイッチボックス２５、２６のタスクである。
【０００９】
ＩＥＥＥ１５００は、コアレベルのテストラッパを標準化するに過ぎず、任意のパラレルＴＡＭのＳＯＣレベルテストアクセスアーキテクチャを標準化しない。ＳＯＣレベルでは、ＴＡＭタイプ、ＴＡＭアーキテクチャ、及び対応するテストスケジュールに関して、最適化が為され得る。図２に示すように、標準的実装では、ＳＯＣ２０自身には、ボードレベルテスティングを促進するためのＩＥＥＥ１１４９．１ラッパが備わってもよい。ＩＥＥＥ１５００シリアルインタフェース（ＷＳＣ、ＷＳＩ、ＷＳＯ）は、他の更なるテストピンを省くために、ＩＥＥＥ１１４９．１テストアクセスポート上に多重化されてもよい。ＩＥＥＥ１５００パラレルインタフェース（ＷＰＩ及びＷＰＯ）は、標準のスキャンチェーンによく見られるように、機能外部ピン上にマルチプレクスされ得る。このことは、他の更なるテストピンも省く。
【００１０】
Dean L. Lewis 及び Hsien-Hsin S. Leeによる「A Scan-Island Based Design Enabling Prebond Testability in Die-Stacked Microprocessors」 Proc. IEEE International Test Conference (ITC),２００７年１０月（非特許文献１）は、３Ｄ−ＳＩＣのテスタビリティに関するものである。該文献は、プレボンドダイステスティングに注目するものであり、受け入れ可能な合成スタック生産量に到達することが要求される。種々のスタック段階により形成される不完全な製品をテストすることは、潜在的問題として識別される。論文では、「スキャンアイランド」アプローチが提示されており、それは、本来的にＩＥＥＥ１１４９．１及びＩＥＥＥ１５００からのラッパ技術である。
【００１１】
３Ｄ−ＳＩＣテスティングに関する多くの他の文献は、テストアクセスアーキテクチャを黙示的に提示するものであるが、一方で、結果としてのテスト長及び／又は関連のワイヤ長を最小化するためにそのアーキテクチャのデザインパラメータを最適化することに注目する。Xiaoxia Wu, Paul Falkenstern 及び Yuan Xieによる「Scan Chain Design for Three-dimensional Integrated Circuits (3D ICs)」, Proc. International Conference on Computer Design (ICCD), p. 208-214, ２００７年１０月（非特許文献２）は、３Ｄ−ＳＩＣのための３個のスキャンチェーン最適化アプローチを記載する。この論文は、シングルロジックテストユニットが、多重段階に亘って区分されることを、黙示的に仮定する。Xiaoxia Wu らによる「Test-Access Mechanism Optimization for Core-Based Three- Dimensional SOCs」, Proc. International Conference on Computer Design (ICCD), p. 212-218, ２００年１０月（非特許文献３）では、著者は、個々のコアが単体の段階上に存在する（２Ｄ−ＳＩＣに対して共通する）コアベースの設計及びテストアプローチを提示する。該論文は、ＩＬＰベースの（整数線形計画法）テストアクセスメカニズム（ＴＡＭ）最適化アプローチを提示し、該最適化アプローチは、更なる「テストＴＳＶ」の数に対する制約下で結果としてのテスト長を最小化することを試みる。両方の論文は、ポストボンドスタックテスティングに排他的に注目し、プレボンドダイステスティングのための条件を無視する。
【００１２】
Li Jiang, Lin Huang 及び Qiang Xuによる「Test Architecture Design and Optimization for Three-Dimensional SoCs」, Proc. Design, Automation, and Test in Europe (DATE), pages 220-225, ２００９年４月（非特許文献４）にて、Jiangらは、ユーザ定義のコスト重み因子によりテスト長及びＴＡＭワイヤ長を最小化するシミュレート化されたアニーリングに基づく、ＴＡＭ最適化アプローチを記載する。彼らは、モジュラーコアベースの３ＤＳＩＣテストアプローチを仮定し、プレボンド及びポストボンドテスト長を考慮に入れる。該論文は、ウエファ及びパッケージ化されたスタックテストアクセスに関する制約を欠くものであり、そのことにより、ＴＡＭは、どのスタック段階かで開始し終了することが非現実的なものとなってしまう。継承の論文である、Li Jiang らによる「Layout- Driven Test-Architecture Design and Optimization for 3D SoCs under Pre-Bond Test-Pin-Count Constraint」, Proc. International Conference on Computer-Aided Design (ICCAD), p.191-196, ２００９年１１月（非特許文献５）は、問題のダイスにて専用のプローブパッドを介して適用されるプレボンドテストによって動作することにより、これを部分的に改善するものであり、これにたいして、最大のカウントが仮定される。該論文は、ポストボンドスタックテストアーキテクチャを決定する経験則を提示するものであり、該アーキテクチャから、セグメントが出来る限り多く再利用されてプレボンドのための更なるダイスレベルテストアーキテクチャを構築し、一方で、最大限のプローブパッドカウント制約に合致し、テスト長及びＴＡＭワイヤ長を最小化する。専用のプローブパッドを付加することは、基板エリアの観点からは高価であり、よって回避すべきものである。
【００１３】
Chin-Yen Lo, Yu-Tsao Hsing, Li-Ming Denq 及び Cheng-Wen Wuによる「SOC Test Architecture and Method for 3D-IC」, DATE '09 Friday Workshop on 3D integration, Nice,２００９年４月２４日（非特許文献６）にて、Chin-Yen Loらは、３Ｄ−ＩＣ製造の生産の問題を考慮するために、ダイススタックの前に既知のダイス（ＫＧＤ）テストを実行することを、記載する。新たなＫＧＤがもとのスタックされたチップ上に搭載されると常に、２つの最上位の層の間での３Ｄ相互接続検証のために、スルー基板ビアテストが行われる。拡張ＪＴＡＧ／ＩＥＥＥ１１４９．１テストアクセスポートコントローラ及びマルチプレクサベースのテストアクセスメカニズム（ＴＡＭ）バスからなるテストアーキテクチャが、記載される。
【００１４】
３Ｄ積層ＩＣのテストアーキテクチャを改良する余地はある。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】Dean L. Lewis 及び Hsien-Hsin S. Leeによる「A Scan-Island Based Design Enabling Prebond Testability in Die-Stacked Microprocessors」 Proc. IEEE International Test Conference (ITC),２００７年１０月
【非特許文献２】Xiaoxia Wu, Paul Falkenstern 及び Yuan Xieによる「Scan Chain Design for Three-dimensional Integrated Circuits (3D ICs)」, Proc. International Conference on Computer Design (ICCD), p. 208-214, ２００７年１０月
【非特許文献３】Xiaoxia Wu らによる「Test-Access Mechanism Optimization for Core-Based Three- Dimensional SOCs」, Proc. International Conference on Computer Design (ICCD), p. 212-218, ２００年１０月
【非特許文献４】Li Jiang, Lin Huang 及び Qiang Xuによる「Test Architecture Design and Optimization for Three-Dimensional SoCs」, Proc. Design, Automation, and Test in Europe (DATE), pages 220-225, ２００９年４月
【非特許文献５】Li Jiang らによる「Layout- Driven Test-Architecture Design and Optimization for 3D SoCs under Pre-Bond Test-Pin-Count Constraint」, Proc. International Conference on Computer-Aided Design (ICCAD), p.191-196, ２００９年１１月
【非特許文献６】Chin-Yen Lo, Yu-Tsao Hsing, Li-Ming Denq 及び Cheng-Wen Wuによる「SOC Test Architecture and Method for 3D-IC」, DATE '09 Friday Workshop on 3D integration, Nice,２００９年４月２４日
【発明の概要】
【発明が解決しようとする課題】
【００１６】
３Ｄ積層ＩＣのための良好なテストアーキテクチャ、及び、３Ｄ積層ＩＣをテストするための方法を提示することが、本発明の実施形態の目的である。
【課題を解決するための手段】
【００１７】
上記目的は、本発明の実施形態に係る装置及び方法により完遂される。
【００１８】
第１の形態では、本発明は、ダイスをテストするための、及び／又は、ダイスが積層されるとき、ダイスと隣接ダイスとの間の相互接続をテストするための、テスト回路を含むダイスを提供する。それら相互接続は、例えば、ＴＳＶｓであればよいが、本発明はそれらに限定されない。それは、例えば、ワイヤ本ディングなどの他の相互接続技術により得られる他の相互接続であってもよい。テスト回路は、
テスト刺激を受信するための第１のインプットポート及びテストレスポンスを送信するための第１のアウトプットポートであって、前記第１のインプットポート及び前記第１のアウトプットポートは前記ダイスの同じ面（本発明に関しては、「面」は、ダイスの主要な表面として、即ち、多くの場合底面若しくは頂面として定義される。）に位置し、前記第１のインプットポートと前記第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第１のインプットポート及び第１のアウトプットポートと、
別のダイスに向けてテスト刺激を送信するための少なくとも一つの第２のアウトプットポート、及び、別のダイスからテストレスポンスを受信するための少なくとも一つの第２のインプットポートであって、前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つとの間にてダイス内部にはデータシグナルパスがあり、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある、第２のインプットポート及び第２のアウトプットポートとを含む。
【００１９】
本発明の実施形態に係るダイスは、前記第１のインプットポートと前記第１のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードと、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間におけるダイス内部のデータシグナルパスに亘ってシグナルを送信するモードとの間を、スイッチする複数のスイッチを、更に含んでもよい。スイッチの数は、参照下のダイス頂部上に予め配置されるダイスの数に依存し得る。
【００２０】
本発明の実施形態により構築されるテストアクセスパスに亘って、刺激がダイス内に注入される。続いて、テスティングが発生する。ダイスはテストアクセスモードからテストモードへスイッチされる。注入される刺激は、ダイスをテストするために用いられ、テストレスポンスが生成される。続いて、ダイスは再び、テストモードからテストアクセスモードへスイッチし、生成されたレスポンスが送信され、同時に新たなテスト刺激がダイス内に注入される。モードの観点から、ダイスはイン状態と成りうるのであり、このことは、ダイスがターン若しくはエレベータモードとなり得ることを意味する。ターンモードでは、考慮下のダイスからのレスポンスは下方に送信される。エレベータモードでは、スタック内のより高いダイスからのレスポンスは下方に送信される。更に、ダイスはインテスト、エクステスト若しくはバイパスモードであってもよい。インテスト及びエクステストモードでは、ダイス内に注入される刺激は目的をテストするために実際に用いられる。バイパスモードでは、刺激は、（別のダイスに向けての）トランスポーテーションのためにのみダイスに注入される。
【００２１】
本発明の実施形態に係るダイスは、テストレスポンスが、前記第１のアウトプットの一つに向かって、前記第１のインプットと、前記少なくとも一つの第２のインプットポートの一つとのいずれかから、送信されるかどうかを決定する、命令をロードして格納する命令レジスタを、更に含み得る。命令レジスタは、それが固定されたアドレスには反応しないが、命令レジスタチェーン内の場所に反応するように、為され得る。従って、そのような命令レジスタを伴うダイスは、スタック内部のどの位置に配置されてもよく、固定された位置に対して運命付けされる必要は無い。
【００２２】
本発明の実施形態に係るダイスは、前記第１のインプットポートと前記少なくとも一つの第２のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメント、例えば、フリップ−フロップ、レジスタ、ラッチと、前記少なくとも一つの第２のインプットポートと前記第１のアウトプットポートとの間における前記データタシグナルパス内の少なくとも一つの登録エレメント、例えば、フリップ−フロップ、レジスタ、ラッチとを、更に含んでもよい。これらの登録エレメントは、別のダイスへのシグナルの伝播の間に発生する緩みを修繕するのに用いられ得る。登録エレメントを設けることにより、本発明の実施形態に係るダイスは、不確定数のスタック段階に対して稼働するように調整され得る。
【００２３】
本発明の実施形態に係るダイスは、少なくとも一つの更なるインプットポート及び／又は少なくとも一つの更なるアウトプットポートであって、前記第１のインプットポートと前記第１のアウトプットポートとの間における前記データタシグナルパス、及び／又は、前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つとの間における前記データタシグナルパス、及び／又は、前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートとの間における前記データタシグナルパスに、接続する、少なくとも一つの更なるインプットポート及び／又は少なくとも一つの更なるアウトプットポートを、更に含む。これらの更なるインプットポート若しくはアウトプットポートは、プレボンドダイステスティングを促進するために調整された専用プローブパッドである。
【００２４】
本発明の実施形態に係るダイスは、前記ダイスがプレボンド構成内にあるのか若しくはポストボンド構成にあるのか、を自動的に判別する検知回路を、更に含んでもよい。前記第１のインプットポートと前記少なくとも一つの更なるインプットポートとの間を選択するコントロールシグナルを生成するように、前記検知回路が調整されているのが好ましい。
【００２５】
本発明の実施形態に係るダイス内では、前記第１のインプットポートと前記第１のアウトプットポートとの間のデータシグナルパスは、シングルビット幅の、即ちシリアルの、パス、及び、マルチビット幅の、即ちパラレルの、パスを含む。
【００２６】
本発明の実施形態に係るダイスは、テストデータをロードし格納するための、テスト用設計構造を、更に含み得る。テスト用設計構造は、データレジスタのセット、例えば、内部スキャンレジスタ、バウンダリスキャンレジスタ、バイパスレジスタ、ユーザ定義レジスタを含み得る。
【００２７】
本発明の実施形態に係るダイス内では、前記少なくとも一つの第２のインプットポート及び前記少なくとも一つの第２のアウトプットポートは、第１のインプット及びアウトプットポートの面に関して対向するダイスの面に物理的に配置され得る。
【００２８】
本発明の実施形態に係るダイスは、少なくとも一つのコアレベル命令レジスタの設けられた、少なくとも一つの埋め込み式コア、但しこれに限定されず例えば、ＩＥＥＥ標準１５００準拠コアと、レジスタチェーン内に連結される、ダイスと関連する複数の命令レジスタとを含み、レジスタチェーンは、ダイスレベル命令レジスタ命令がコアレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、調整されている。
【００２９】
本発明の実施形態は、準拠ダイスがスタック内に接合されると、（１）イントラダイ回路及び（２）インターダイス相互接続のテストのためのテストコントロール及びテストデータシグナルのトランスポーテーションを可能にする、スタックレベルテストアーキテクチャを設けるダイスレベルストラクチャを提供する。本発明の実施形態によると、それらテストは、プレスタック状況で及び／又はポストスタック状況で実行され得る。本発明の実施形態においてはポストスタック状況のテスティングは、部分的な及び／又は完全なスタックで実行され得る。本発明の実施形態によると、テスティングは、プレパッキング及び／又はポストパッキング状況で実行され得る。
【００３０】
第１の形態の特定の実施形態では、スルー基板ビア（ＴＳＶ）により相互接続される複数の階層ダイスをテストするためのテストアーキテクチャが示される。テストアーキテクチャは、テストのシーケンスを実行するために構成されたテストアクセスメカニズムを含む。テストのシーケンスは、ダイス間の相互接続をテストするために、及び／又は、完全なスタック内でテストをするために、複数の積層ダイスのうちの、個々のダイス若しくは幾つかのダイスをテストするためのテストを含む。テストは、ボンディング前若しくは後に実行され得る。テストアーキテクチャは、複数のテストラッパユニットを更に含み、個々のテストラッパユニットはダイスの一つに関連し、専用プローブパッドを含む。テストアーキテクチャは、テストのシーケンスをロードし格納するように構成された複数の命令レジスタを含む。複数の命令レジスタの少なくとも一つは、個々のテストラッパユニットに関連する。複数の命令レジスタは、レジスタチェーン内に連結され得る。ラッパユニットはダイスのバウンダリに位置し、ダイス、ダイス間の相互接続、及び完全なスタックをテストする経路を提供する。それは、以下の特徴を伴う、ダイスレベルラッパを付加する。（１）プレボンドダイステスティングを促進するための、非底部ダイス上の専用プローブパッド、（２）ポストボンドスタックテスティングの間にテストコントロール及びデータシグナルを上下にトランスポートするテストエレベータ、（３）階層ラッパ命令レジスタ（ＷＩＲ）チェーン。
【００３１】
ラッパユニットは、テストインタフェースシグナル、命令レジスタ、及び、データレジスタのセットを含む。命令レジスタは、ラッパユニットの動作をコントロールするテスト命令をロードするテストインタフェースシグナルによりアクセスされるレジスタであり、特に、命令は、データレジスタの選択をコントロールし、選択されたデータレジスタの動作のモードをコントロールする。選択されたデータレジスタは、テストデータをラッパユニット内に及びラッパユニットからシフトするテストインタフェースにより、アクセスされ得る。データレジスタのセットは、例えば、ダイス回路をテストするための内部スキャンレジスタ、テストの間にダイスのインプット及びアウトプットをコントロールするためのバウンダリレジスタ、及び、ラッパユニットをバイパスするためのバイパスを、含み得る。他のどんなユーザ定義のデータレジスタが、ラッパユニットのデータレジスタのセットに含まれてもよい。
【００３２】
本発明の実施形態に係るテストアーキテクチャは、テスト用設計（ＤｆＴ）の更なるエリアコスト、テスト生成エフォート、及びテスト長の間の、トレードオフを提供する。基板エリア、例えば、シリコンエリアは、現存のイントラダイスＤｆＴ基盤、即ち、内部スキャンチェーン、テストコントロール、テストデータ圧縮回路、ビルトインセルフテストなどを再利用することにより、最小化され得る。
【００３３】
テストアクセスアーキテクチャは、テスト長を最小化する柔軟性のあるテストスケジュールを可能にする。テストアクセスアーキテクチャ自身は、テスト可能である。ローカルダイス及び埋め込み式ＩＰコア内部の現存のＤｆＴの正確な機能に依存すること無く、このことは為され得る。
【００３４】
特定の実施形態に係るテストアクセスアーキテクチャは、専用プローブパッドを含む。従って、非底部ダイスに対しても、プレボンドテスティングが可能である。
【００３５】
テストのシーケンスは、選択されたテストの第１のセットを含む。テストアクセスアーキテクチャは、専用のＵターンタイプテストを含む。ポストボンドスタックテストに対しては、テストアクセスは底部ダイスを介してのみ可能である。このことは、テストコントロール及びテストデータのためのシグナルが排他的に、底部ダイスから到来し及び底部ダイスへ出て行く、ということを意味する。
【００３６】
テストのシーケンスは、選択されたテストの第２のセット、エレベータテストを含む。テストのこれらのセットにより、スタック内でより高く到達するために、ＴＳＶｓを含みテストエレベータとして言及される新しいタイプのＤｆＴハードウエアを介して上下にトランスポートされ得る。
【００３７】
全てのラッパ、ＴＡＭｓ、及びそれらのコントロールシグナル伝達パスは、全て、スタックにおける、そのダイスだけでなく、それより上のダイスのために、ダイスで予め設計される必要がある。従って、全ての段階に対して、ＤｆＴは、予め定義されたテストアクセスアーキテクチャに付着して設計され、若しくは修正され得る。
【００３８】
一つの形態では、テストアクセスアーキテクチャは、不確定数のスタック段階に対して機能するという意味において、拡張性がある。
【００３９】
第２の形態では、本発明は、本発明の第１の形態の実施形態に係る少なくとも一つのダイスを包含するスタックを包む。従って、本発明の実施形態に係るスタックは、ボンディングの前及び後の両方でテストを実行するように調整されたテストアーキテクチャを伴う少なくとも一つのダイスを含む。
【００４０】
本発明の実施形態に係るスタックでは、第１のダイスの第２のアウトプットポートが第２のダイスの第１のインプットポートに接続され、前記第２のダイスの第１のアウトプットポートが前記第１のダイスの第２のインプットポートに接続される。
【００４１】
本発明の実施形態に係るスタックでは、少なくとも一つのダイスが、外部インプット／アウトプットポートを含んでもよい。外部インプット／アウトプットポートを含む前記少なくとも一つのダイスは、スタックの先端にて配置され得る。
【００４２】
本発明の実施形態に係るスタックでは、異なるダイスに関連する複数の命令レジスタがレジスタチェーン内に連結され得る。命令レジスタは、固定されたアドレスにではなく、命令レジスタチェーン内の場所に、反応するように為され得る。従って、その命令レジスタを伴うダイスは、スタック内部のどの位置に配置されてもよく、固定された位置に対して運命付けされるものではなる。スタック内のダイスの少なくとも一つが、少なくとも一つのコアレベル命令レジスタの設けられた少なくとも一つの埋め込み式コア、例えば、ＩＥＥＥ準拠コアを含んでもよい。スタック内のダイスの少なくとも一つは、その上にスタックされた少なくとも一つの他のダイスを含んでもよい。前記レジスタチェーンは、ダイスレベル命令レジスタ命令が前記少なくとも一つの他のダイスのダイスレベル命令レジスタがバイパスされるかどうか決定するように動作すべく、調整されている階層命令レジスタチェーンであればよい。
【００４３】
更なる形態では、本発明は、ダイスのスタックをテストする方法であって、
前記方法は、
ダイスの第１の面にて、テストシグナルをスタックのダイスに加えるステップと、
前記ダイスと隣接ダイスとの間の相互接続を介して、前記テストシグナルをルート付けするステップと、及び、
前記第１の面にて前記ダイスからテストレスポンスを受信するステップと
を含む方法を提供する。
【００４４】
本発明の実施形態に係る方法は、プレボンドダイステスト及び／又はポストボンドスタックテストを含む複数のテストを実行するステップを含んでもよい。
【００４５】
本発明の特定の実施形態では、スルー基板ビア（ＴＳＶ）により相互接続される複数の積層ダイスをテストするための方法が示される。前記方法は、３Ｄ−ＳＩＣ内でテストのシーケンスを実行するステップを含み、スタックは複数のテストラッパユニットを含み、個々のテストラッパユニットはダイスの一つと関連する。前記方法は、ダイス／スタック／相互接続のテスティングを実装するテストモードで、テストロジックを動作するステップを含む。
【００４６】
３Ｄ−ＳＩＣテストフロー、即ちテストのシーケンスは、（１）プレボンドダイステスト、及び（２）ポストボンドスタックテストを含む。プレボンドダイステストは、ウエファテストである。ポストボンドスタックテストは、非パッケージスタック及びパッケージスタックの両方上で遂行され得る。スタックのテストは、種々のダイスの（再）テスト、及び、ダイス間のＴＳＶベースの相互接続のテストから構成され得る。本発明の実施形態に係る３Ｄ−ＳＩＣテストアクセスアーキテクチャは、全てのこれらのテストをサポートする。非パッケージスタックをテストするとき、完全なスタックをテストすることが可能であるだけでなく、部分的なスタックをテストすることが可能である。更に、３Ｄ−ＳＩＣがボード上に搭載されると、テストアクセスアーキテクチャは、外部相互接続テスティングをサポートする。
【００４７】
テストフローはモジュラーテストを含む。モジュラーテストは、独立のテストユニットとして、種々のダイス及びＴＳＶベースの相互接続層を考慮する。複雑なダイスは、多重の細粒テストモジュール、例えば、埋め込み式コア内で更に再分割してもよい。３Ｄ−ＳＩＣのためのモジュラーテスティングは以下の利点を備える。
（１）異種プロダクトの種々のモジュールのための異なるテスト。
（２）ブラックボックスＩＰのテスト。
（３）分割統治テスト生成及び利用。
（４）テスト再利用。
（５）テストフローのステップ毎にテストセットを最適化する際の柔軟性（我々はモジュールをどのくらいの頻度で再テストするか？）。
（６）一次の診断（スタックのどのモジュールが不良を含むか？）
テスト用のモジュールのバウンダリにおいて制御可能性及び観測可能性を提供するラッパユニット、及び、チップのプローブパッド若しくはピンからテスト用モジュールへ、及びその逆から逆へ、テストデータをトランスポートする（テストアクセスメカニズム（ＴＡＭ）内に実装される）予め決定された／選択されたテストシグナルを、用いることによって、モジュラーテストは可能となる。
【００４８】
３Ｄ−ＳＩＣは、テスト可能なダイスを含む。例えば、これは、スキャンテストデジタルロジック、（セルフテストに構築された）ＢＩＳＴ埋め込み式メモリ、もしくはスキャンイネーブルアナログコアを含み得る。更に、ボードレベル相互接続テスティングに対して、全体のプロダクトは、その外部ピン上のＩＥＥＥ１１４９．１準拠であり得る。テストの目的のための段階間の更なるＴＳＶベースの相互接続が付加され得る（それら追加のＴＳＶベースの相互接続は、相対的に手頃なものである。例えば、ＴＳＶｓは１０μｍミニマムピッチで形成され得る。）
【００４９】
更に別の形態では、本発明は、テスト可能ダイスを設計するための方法を提供し、
該方法は、
前記ダイスのソフトウエア表示を受信するステップと、
テスト刺激を受信する第１のインプットポートとテストレスポンスを送信する第１のアウトプットポートであって、前記ダイスの同じ面に配置される第１のインプットポートと第１のアウトプットポートを追加することにより、
前記第１のインプットポートと前記第１のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
別のダイスに向けてテスト刺激を送信するための少なくとも一つの第２のアウトプットポート、及び、前記別のダイスからテストレスポンスを受信するための少なくとも一つの第２のインプットポートを追加することにより、及び、
前記第１のインプットポートと前記第２のアウトプットポートのうちの少なくとも一つの間にて前記ダイス内部にデータシグナルパスを設け、更に前記第２のインプットポートのうちの少なくとも一つと前記第１のアウトプットポートの間にて前記ダイス内部にデータシグナルパスを設けることにより、
前記ソフトウエア表示を修正するステップと
を含む。
【００５０】
本発明の特定の及び好適な形態は、添付の独立の及び従属のクレーム内で設定される。従属請求項の特徴は、独立請求項の特徴及び他の従属請求項の特徴と、適宜、且つ、請求項に明白に設定されるに留まること無く、組み合わされ得る。
【００５１】
本発明、及び先行技術を凌駕して達成された利点を要約する目的で、本発明の目的及び利点を上述した。もちろん、当然のことながら、全ての目的若しくは利点は本発明の特定の実施形態により達成されたものではない。よって、例えば、本明細書で開示し若しくは示唆される他の目的若しくは利点を必ずしも達成することなく、本明細書に示す利点若しくは複数の利点に到達する若しくは最適化するようにして、本発明が実施若しくは実行され得る、ということを、当業者は認識するものである。
【図面の簡単な説明】
【００５２】
本発明の特定の実施形態が、添付の図面と併せて以下に記載されており、複数の図面において同じ符号は同じ要素を示すものである。
【図１】ＩＥＥＥ１１４９．１に基づく、チップのための先行技術のボードレベルテストアクセスアーキテクチャを示す図である。
【図２】ＩＥＥＥ１５００に基づく、先行技術のＳＯＣレベルテストアクセスアーキテクチャを示す図である。
【図３】本発明の実施形態に係る３ＤのＤｆＴアーキテクチャを含むダイスのスタックの概念的概観である。
【図４】３Ｄ−ＳＩＣ外部接続のための種々の選択を示す図である。
【図５】コアのための先行技術のＩＥＥＥ１５００ラッパを示す図である。
【図６】本発明の実施形態に係るダイスレベルラッパの概略図である。
【図７】本発明の実施形態に係る３Ｄ−ＳＩＣテストアクセスアーキテクチャを示す図である。
【図８】本発明の実施形態に係る、可能なラッパバウンダリレジスタ（ＷＢＲ）セルを示す図である。
【図９】本発明の実施形態に係るテストモードの第１の例を示す図である。
【図１０】本発明の実施形態に係るテストモードの第２の例を示す図である。
【図１１】本発明の実施形態に係るテストモードの第３の例を示す図である。
【図１２】本発明の実施形態に係るＩＥＥＥ１１４９．１ベースのラッパを示す図である。
【図１３】モードセットアップを操作するための「レールロードダイヤグラム」である。
【図１４】本発明の実施形態に係る、ＩＥＥＥ１１４９．１に基づく、ダイスに対する３Ｄ−ＳＩＣのＤｆＴアーキテクチャを示す図である。
【図１５】本発明の実施の形態に係る、平坦なダイスの対する３ＤのＩＥＥＥ１５００ベースのラッパの実装を示す図である。
【図１６】図１５に示すラッパ内に実装されるパラレルプレボンドインテストターン・モードに対応するテストアクセスパスを示す図である。
【図１７】図１５に示すラッパ内に実装されるシリアルポストボンドエクステストエレベータ・モードに対応するテストアクセスパスを示す図である。
【図１８】本発明の実施形態に係る、階層ダイスに対する３ＤのＩＥＥＥ１５００ベースのラッパの実装を示す図である。
【図１９】本発明の実施形態に係る、階層ＷＩＲコントロールメカニズムの実装を示す図である。
【図２０】本発明の実施形態に係る、複数のダイスタワーを含むスタックを示す図である。
【図２１】本発明の一つの実施形態に係る、図２０のダイススタック内のＷＩＲ接続を示す図である。
【図２２】本発明の別の実施形態に係る、図２１のダイススタック内のＷＩＲ接続を示す図である。
【図２３】本発明の更に別の実施形態に係る、図２１のダイススタック内のＷＩＲ接続を示す図である。
【図２４】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図２５】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図２６】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図２７】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図２８】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図２９】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図３０】ダイスがプレボンド内にあるのかスタック構成内にあるのかを自動的に検知する本発明の実施形態に係る回路の例示である。
【図３１】２つのタワーを有する３Ｄ−ＳＩＣのための、本発明の実施形態に係るテストアーキテクチャを示す図である。
【図３２】埋め込み式コアを含む階層ＳＯＣダイスのための、ＷＳＩとＷＳＯの間のラッパチェーン構成を示す図である。
【図３３】埋め込み式コア及びｋ＝２のタワーを伴う階層ＳＯＣのための、モードセットアップを操作するための「レールロードダイヤグラム」である。
【発明を実施するための形態】
【００５３】
本発明について、特定の実施形態に関して図面を参照しつつ説明するが、本発明はそれらに限定されるものではない。記載した図面は模式的なものに過ぎず限定的なものではない。図面では、例示の目的のために、幾つかの要素のサイズは誇張されており、スケールに基づいては描かれていない。
【００５４】
更に、明細書における第１、第２、第３等の用語は、類似の要素間で区別をするために用いられるのであり、順番若しくは時系列順を記載するのに用いられるものとは限らない。これら用語は適当な条件下では相互に交換可能であり、本発明の実施形態は、本明細書に記載の若しくは例示の順序以外の順序にて、動作可能である。
【００５５】
更に、明細書における頂部、底部、上、下等の用語は、記載の目的のために用いられるのであり、相対的な位置を記載するのに用いられるものとは限らない。このように用いられる用語は適当な条件下では相互に交換可能であり、本明細書に記載の本発明の実施形態は、本明細書に記載の若しくは例示の方向以外の方向にて、動作可能である。
【００５６】
「含む」という用語は、後に示すような意味に限定して解釈されるべきではない。他の要素若しくはステップを排除するものではない。記述の特徴、整数、ステップ、若しくは言及されるコンポーネントの存在を規定するように解釈される必要があるが、一つ又はそれ以上の他の特徴、整数、ステップ若しくはコンポーネント又はそれらのグループの存在又は追加を排除するものではない。よって、「手段Ａ及びＢを含むデバイス」という表現の範囲は、コンポーネントＡ及びＢのみからなるデバイスに限定されるべきではない。本発明に関して、デバイスの最適の関連するコンポーネントがＡ及びＢである、ということを意味する。新たなプロセス技術の発展によって、スルー基板ビア（ＴＳＶ）により相互接続される３次元積層ＩＣ（３Ｄ−ＳＩＣ）の創作が可能となっている。本発明の一つの実施形態は、プレボンドダイステスティング及びポストボンドスタックテスティングの両方を可能にする３Ｄ−ＳＩＣのための、テストのためのデバイス（ＤｆＴ）テストアクセスアーキテクチャに関連するものである。
【００５７】
本発明の実施形態に係るＤｆＴアーキテクチャは、全体のスタックが一つのモノリシックのエンティティとしてテストされるテストとは異なり、モジュラーテストアプローチに基づくものである。本発明の実施形態に係るモジュラーテストアプローチでは、種々のダイス、それらの埋め込み式のＩＰコア、ダイス間のＴＳＶベースの相互接続、及び外部Ｉ／Ｏは、３Ｄ−ＳＩＣテストフローの最適化を可能にするために、独立のユニットとしてテストされ得る。３Ｄ−ＳＩＣのためのモジュラーテスティングは、以下のような利点を有する。
（１）異種プロダクトの種々のモジュールのための異なるテスト。
（２）ブラックボックスＩＰのテスト。
（３）分割統治テスト生成及び利用。
（４）テスト再利用。
（５）テストフローのステップ毎にテストセットを最適化する際の柔軟性（我々はモジュールをどのくらいの頻度で再テストするか？）。
（６）一次の診断（スタックのどのモジュールが不良を含むか？）。
多数の会社が、単体の３Ｄ−ＳＩＣの製造に貢献する可能性を考慮すると、後者は一層重要である。本発明の実施形態においては、テスト用のモジュールのバウンダリにおいて制御可能性及び観測可能性を提供するラッパユニットを含むＤｆＴアーキテクチャによって、及び、チップのプローブパッド若しくはピンからテスト用モジュールへ、及びその逆から逆へ、テストデータをトランスポートするテストアクセスメカニズム（ＴＡＭ）によって、モジュラーテストアプローチは可能となる。ラッパユニットは、スタック内の個別のダイスへのテストアクセスを提供するように調整されたテスト構造である。
【００５８】
本発明の実施形態に係るアーキテクチャは、コア、ダイス及びプロダクトレベルにおける現存のＤｆＴハードウエア上に構築し、それらを再利用し得るものである。このことは、基板の、例えば、シリコンの、エリアを最小化する。テストアクセスは、ラッパと称するテストストラクチャを介して個別のダイススタックに為される。ラッパは、ダイスのバウンダリにて存在し、ダイスをテストする途、ダイスと完全なスタックとの間の相互接続を与える。それはダイスレベルのラッパを付加し、一つ若しくはそれ以上の以下の特徴を付加するものである。
（１）プレボンドダイステストを促進するための、非底部のダイス上の拡張性のある数の専用プローブパッド。
（２）ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルをトランスポートするための、一つのダイスから別のダイスへの、ダイス近傍の、テストエレベータとも称される、シグナルパス。このテストエレベータは非頂部ダイス上で、より高いダイスに向かってのテストインタフェースのイメージのミラーリングを可能にする。
（３）ダイスの一つの側部にてダイスに出入りするシグナルパスとのテストインタフェースを提供する、ダイス内部の、テストターンとも称する、シングルパス。
（４）命令及びデータに対するシリアル（１ビット）テストアクセスメカニズム、並びに、選択により、高帯域幅データに対するパラレル（ｎビット）テストアクセスメカニズム。及び／又は、
（５）階層ラッパ命令レジスタ（ＷＩＲ）チェーン。
【００５９】
本発明の実施形態に係る３Ｄ  ＤｆＴアーキテクチャは、図３の概念的概観図に示される。３Ｄ  ＤｆＴアーキテクチャ３０は、協働するダイスレベルのテストラッパ３１のセット含み、スタック内で、個々のダイスであるダイス１、ダイス２、ダイス３に対して、１つのテストラッパ３１がある。図３は、３つのダイスから成る例示のスタックを示す。しかしながら、これは本発明を限定するものではない。３つのダイス、ダイス１、ダイス２、ダイス３の機能Ｉ／Ｏは、ダイスの底部の中央に見られ得る。底部ダイスの底部の中央ではダイス１が外部Ｉ／Ｏ（「ピン」）である。ダイスは機能ＴＳＶ３３により相互接続されている。例示の実施形態では、ダイスであるダイス１、ダイス２、ダイス３の内部の個々のコアであるコア１．１、コア１．２、コア１．３、コア２．１、コア２．２、コア３は、従来の既存のテスト用設計インフラストラクチャ３４が設けられる。全て底部ダイスのダイス１内に配置される、スタックの外部Ｉ／Ｏ３２は、例示としてのみ、ＩＥＥＥ１１４９．１バウンダリスキャンによりラップされる。これにより、限定数の更なるピン３５が要求されるが、そのうち２本（ＴＤＩ及びＴＤＯ）が示される。更に、ダイスは、内部スキャンチェーンにより例示される現存のイントラダイスＤｆＴ、テストデータコンプレッション（ＴＤＣ）、ビルトインセルフテスト（ＢＩＳＴ）、ＩＥＥＥ１５００準拠のコアラッパ、及び／又はテストアクセスメカニズム（ＴＡＭ）を有する。
【００６０】
スタック内のダイス周りのテストラッパ３１は、本発明の実施形態に係る３Ｄ  ＤｆＴテストアーキテクチャの部分を形成する。ダイスレベルラッパ３１の主たる特徴は、（１）テストデータを底部ダイス内の外部ピンにフィードし戻すように調整された、あらゆるダイス内のテストターン３６、及び／又は、（２）スタックを介してテストシグナルを上下に伝播するように調整された、ダイス間のテストエレベータ３７、である。本発明の実施形態に係るダイスレベルラッパ３１の補助的で選択的な特徴は、（３）ラッパ命令及び低帯域幅データを受信し及び／又は送信するための、より高い帯域幅のテストデータを受信し及び／又は送信する拡張性のパラレルインタフェースにより選択的に補完される、シリアルインタフェース、（４）非底部のダイスのプレボンドダイステスティングを可能にするための、非底部ダイス上の、好ましくは全ての非底部ダイス上の、専用プローブパッドの拡張性のある数の専用プローブパッド３８、及び／又は（５）個々のダイスのテストモードをコントロールするための、更には特定のダイス内部の埋め込み可能なコアをコントロールするために選択的に開発される、階層テストコントロールメカニズム、である。
【００６１】
本発明の実施形態に係るアーキテクチャは、その設計パラメータが、コア、ダイス、及びスタックパラメータを変動するために最適化され得るという意味において、拡張可能である。現在までに公開された先行技術は、現存のＤｆＴ標準及びテストアクセスアーキテクチャがどのように利用され得るかを特定していなかった。
【００６２】
アクセスメカニズムは、機能アクセス及び／又はテストアクセスを提供し得る。通常、これは、シグナルがコア（若しくはダイス）へ及びコア（若しくはダイス）から、いずれかが埋め込み式回路から、又はシステムチップの初期のインプット及びアウトプットから、伝播され得る、メカニズムである。テストアクセスメカニズムは、通常、コア（若しくはダイス）若しくはラッパへの又はコア（若しくはダイス）若しくはラッパからの、テストデータのデリバリを可能にするシステムオンチップ（ＳｏＣ）設計の特徴である。
【００６３】
一つの実施形態では、３つのタイプの３Ｄ−ＳＩＣが考慮されている。（３段階のスタックのためのこの場合では）これらのタイプの例が図４に示される。３つのタイプは、外界との接続（「ピン」）が異なる。（ａ）頂部ダイスからのワイヤボンド、（ｂ）底部ダイスからのワイヤボンド、及び（ｃ）底部ダイスからのフリップチップ接続である。４つのタイプ全ては、極致の段階（頂部若しくは底部）の一つの一面のみが外部接続の全てを保持する、という点で共通する。開示の残余では、単純化のためにのみ、外部接続の全ては底部ダイス内である、と仮定されている。この仮定は一般性を失うものではない。常時、頂部及び底部ダイスへの言及を交換できるからである。よって、本発明の実施形態においては、外部接続を含むスタック内のそのダイスが、底部ダイスと称される。
【００６４】
一つの実施形態では、３Ｄ−ＳＩＣのための提示のテストアクセスアーキテクチャは、ダイスレベルラッパに基づくものであり、テストラッパユニットと称される。例示として、このダイステストラッパユニットは、現存のＤｆＴ標準に基づき得るものであり、例えば、それは、ＩＥＥＥ１５００若しくはＩＥＥＥ１１４９．１の拡張バージョンであってもよい。本発明の実施形態に係るテストアーキテクチャは、複数のテストラッパユニットを含み、各々のテストラッパユニットはスタック内のダイスの一つと関連する。アクセス可能性の理由のために、テストラッパユニットは、ダイスのバウンダリにて存在してもよい。ダイスレベルテストラッパユニットは、スタック内の他のダイスに、一貫性のある外部インタフェースを提供し、ダイス内部では、現存の機能回路及び正規のイントラダイスＤｆＴに接続する。アーキテクチャは、既存の機能相互接続に加えて、ダイス間の、限定された拡張性のある数の専用ＴＳＶベースの相互接続を利用し得る。
【００６５】
本発明の実施形態はダイスを含み、該ダイスは、そのダイスをテストするための、及び／又は、ダイスが積層される際、そのダイスと近接のダイスとの間の相互接続をテストするための、テスト回路（テストラッパユニット）を含む。テスト回路は、テスト刺激を受信するための第１のインプットポートと、テストレスポンスを出力するための第１のアウトプットポートとを含み、該第１のインプットポート及び第１のアウトプットポートはダイスの同じ面に位置し、該第１のインプットポートと該第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、更に、別のダイスに向かってテスト刺激を送信するための少なくとも一つの第２のアウトプットポートと、その別のダイスからテストレスポンスを入力するための少なくとも一つの第２のアウトプットポートがあり、該第１のインプットポートとその少なくとも一つの第２のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、その少なくとも一つの第２のアウトプットポートと該第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある。
【００６６】
ＩＥＥＥ標準１５００は、ＳＯＣ内の埋め込みコアのためのテストラッパを標準化する。図５は、ＩＥＥＥ準拠のラッパの概念的概観図を示す。図５のラッパは２つのテストアクセスポートを有する。シングルビット（シリアル）ポートＷＳＩ−ＷＳＯは必須のものであり、低帯域幅テストデータに加えて、ローディングのラッパ命令の両方に、用いられる。選択的な、拡張性のある（パラレル）ポートＷＰＩ−ＷＰＯは、より高い帯域幅のテストデータを坦持できる。ラッパ命令レジスタ（ＷＩＲ）内にシフトされる、擬似静的ラッパ命令と、ラッパシリアルコントロール（ＷＳＣ）シグナルの値との組み合わせは、ラッパの動作を決定する。ラッパは、埋め込み式のコア自身をテストするための内部直面テストモード（「インテスト」）を有し、更に、埋め込み式のコアの外部の回路をテストするための外部直面テストモード（「エクステスト」）を有する。両方のモードにて、ラッパバウンダリレジスタ（ＷＢＲ）は、刺激を利用しレスポンスをキャプチャするようにアクティブにされる。ラッパは、例えば、ＳＯＣ内で別のコアをテストするように、その「バイパス」モードをアクティブにすることもできる。
【００６７】
図６は、スタックの中央における任意のダイスｘのための、本発明の実施形態に係る、ＤｆＴストラクチャ及び更なる相互接続の概念的概観図を示す。ここで、ダイスｘは、底部ダイスでも頂部ダイスでもない。図面は、機能回路及び相互接続から抽出されており、ＤｆＴストラクチャのみを示す。
【００６８】
それは、２つの内部スキャンチェーン４０、４１、コアベースのＳＯＣ設計のためのＴＡＭ、及び／又はＢＩＳＴのロジック若しくはメモリを示し、２つの内部スキャンチェーン４０、４１は可能なダイス内部ＤｆＴを代表するものであり、モノシリックデザインのためのどの数のスキャンチェーンでもよい。ダイスｘには、標準テストラッパが設けられる。図示した実施形態には、埋め込み式ＩＰコアと通常は直面するＩＥＥＥ１５００のようなラッパが、例示に過ぎないが、備わる。図面は、そのダイスレベルラッパの従来のＥＥＥ１５００の特徴を示す。即ち、７ビットラッパシリアルコントロール（ＷＳＣ）４２、ラッパ命令レジスタ（ＷＩＲ）４３、ラッパバウンダリレジスタ（ＷＢＲ）４４、命令及び低帯域幅テストデータに対するシリアルＷＳＩ−ＷＳＯインタフェース４５、並びに、テストデータのためのパラレルＷＯＩ−ＷＰＯインタフェース４６、である。当然ながら、標準テストラッパの全体インタフェース、例えば、全体ＩＥＥＥ１５００インタフェースが、ダイスの底部面に配置されるのが好ましい。
【００６９】
一つの実施形態では、本発明の実施形態に係るダイスレベルラッパは、図５に示すような、以下の３Ｄ−ＳＩＣ固有の特徴を有する。
【００７０】
１．標準テストラッパ、例えば、ＩＥＥＥ１５００（ＷＳＣ、ＷＳＩ、ＷＳＯ、ＷＰＩ及びＷＰＯ）のコントロール及びデータシグナルは、ポストボンドスタックテスティングのために、ＴＳＶベースの相互接続を介してダイスｘの下のダイスから／へ、ダイスｘへ入りダイスｘから出てゆく。本発明の実施形態に係るポストボンドスタックテスティングのためのテストアクセスは、底部ダイスを介してのみ可能である。このために、テストコントロール及びテストデータのためのシグナルパス４７、４８は、Ｕターンタイプの形状を有する。それらは本明細書ではテストターンとも称される。このために、ダイスｘには、テスト刺激を受信するための第１のインプットポートと、テストレスポンスを出力するための第１のアウトプットポートとが設けられ、該第１のインプットポートと第１のアウトプットポートはダイスの同一の面に配置され、該第１のインプットポートと該第１のアウトプットポートとの間にてダイス内部にはデータシグナルパス４７、４８がある。ＷＳＯ及びＷＳＩに向かうアウトプットパス内で、パイプラインレジスタは、クリーンタイミングインタフェースのために挿入され得、このことは、多数のダイスが積層されるならば特に利点と成り得る。
【００７１】
２．標準テストラッパ、例えば、ＩＥＥＥ１５００のコントロール及びデータシグナルは、（「ｓｔａｃｋ」を示す）文字「ｓ」を末尾に付した、ＷＳＣｓ、ＷＳＩｓ、ＷＳＯｓ、ＷＰＩｓ、及びＷＰＯｓの識別名を伴うシグナルのセットを介して、ダイスｘの上のダイスに、転送され得る。シグナルパス５０は、本明細書ではテストエレベータとも称し、全てダイスの頂部面上に配置される。テストエレベータは、ＴＳＶを含む新しいタイプのＤｆＴハードウエアを含む。それらは、スタック内でより高いダイスに到達するために用いられる。テストエレベータは、ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルを上下にトランスポートするために用いられる。このために、ダイスであるダイスｘは、テスト刺激を別のダイスに送信するための少なくとも一つの第２のアウトプットポートと、テストレスポンスをその別のダイスから入力するための少なくとも一つの第２のインプットポートとが備わり、該第１のインプットポートとその少なくとも一つの第２のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、その少なくとも一つの第２のインプットポートと該第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある。
【００７２】
３．本発明の特定の実施形態では、標準テストラッパ、例えば、ＩＥＥＥ１５００（ＷＳＣ、ＷＳＩ、ＷＳＯ、ＷＰＩ、及びＷＰＯ）のコントロール及びデータシグナルパスは、プレボンドダイステスティングを促進するための専用プローブパッド４９が備わる。これらのプローブパッドは、シリアルインタフェース（ＷＳＣ，ＷＳＩ−ＷＳＯ）上では特に所望され、パラレルインタフェース（ＷＰＩ−ＷＰＯ）上では任意のものであり拡張性もある。底部から来るパラレルＷＰＩ−ＷＰＯインタフェースがｎビット幅（ｎ≧０）ならば、対応するプローブパッドインタフェースは、ｍビット幅（０≦ｍ≦ｎ）でよい。図６では、図面のレイアウトを簡易にするために、これらのプローブパッド４９は底部面上に描かれている。しかしながら、そのことは、これらプローブパッド４９がダイスの底部面に物理的に位置する必要があるということを示すものではない。当然ながら、パラレルインタフェースＷＰＩ−ＷＰＯの幅は、ＴＳＶ相互接続（ｎ）とプローブパッド（ｍ）とに対して、別途選択されてもよい。
【００７３】
４．抑制のない長さのＷＩＲチェーンを回避するために、本発明の特定の実施形態に従って、階層ＷＩＲチェーンが実装されてもよい。このことは更に記載されており、図９に示されている。ＩＥＥＥ１５００内に実装されるＷＩＲの連結により、ＷＩＲチェーン長の総計は、スタック内のダイスの数、ダイス毎にＷＩＲｓを伴う埋め込み式コアの数、及び種々のＷＩＲ命令の合計に、依存することとなる。３Ｄ−ＳＩＣのためのＷＩＲチェーンの全体長が抑制無く成長することを回避するべく、本発明の実施形態に係るダイスレベルＷＩＲｓには、そのダイス内部でコアレベルＷＩＲをバイパスできるコントロールビットが設けられてもよい。ハーモニカと類似して必要とされて開発されるこの階層ＷＩＲメカニズムは、図９に示される。
【００７４】
図７は、３つのダイスのスタックのための、本発明の実施形態に係るＩＥＥＥベースのダイスラッパを伴う３Ｄ  ＤｆＴアーキテクチャを示す。ＷＳＣコントロールシグナルは、全てのダイスにブロードキャストされる。シリアル及びパラレルメカニズムは、スタック全体に亘って、デイジーチェーンされる。
【００７５】
中央のダイスは、上記に設定したように本発明の実施形態に係るラッパを有する。頂部ダイスと底部ダイスとに対するダイスラッパは、僅かに異なる。
【００７６】
（図６に示す例示のダイス１のような）底部ダイスのＤｆＴは、以下の点において、（図６に示す例示のダイスｘのような）中央のダイス内のＤｆＴと異なる。
・専用プレボンドプローブパッドが要求されない。代わりに、機能外部Ｉ／Ｏパッドがプローブアクセスのために用いられ得る。
・ボードレベルテスティングを促進してボードレベルテスト及びデバッグポートを設けるべく、底部ダイスには、標準テストラッパ、例えば、ＩＥＥＥ１１４９．１が備わってもよい。ＪＴＡＧバウンダリスキャンチェーンは、３Ｄ−ＳＩＣプロダクトの外部Ｉ／Ｏｓの全てを含んでもよい。
・シリアルＩＥＥＥ１５００インタフェース（ＷＳＣ、ＷＳＩ及びＷＳＯ）は、ＩＥＥＥ１１４９．１テストアクセスポート（ＴＡＰ）上へマルチプレクスされ得る。これは、別途、専用パッドを省くものであり、３Ｄ−ＳＩＣがＰＣＢ上に半田付けされても３Ｄテストアクセスアーキテクチャをアクセス可能とする。
・２Ｄ−ＳＩＣ内のスキャンチェーン及びパラレルＴＡＭに対して共通するものと同様に、パラレルＩＥＥＥ１５００インタフェース（ＷＰＩ及びＷＰＯ）は、機能外部Ｉ／Ｏパッド上にマルチプレクスされ得る。これは、別途、専用パッドを省くものであるが、テストエレベータ幅を、利用可能な機能Ｉ／Ｏに限定する。
【００７７】
（図６に示す例示のダイス３のような）頂部ダイスのＤｆＴは、以下の点において、（図６に示す例示のダイスｘのような）中央のダイス内のＤｆＴと異なる。
・ダイスは、頂部ダイスのような、更により高いレベルのダイスへのＴＳＶベースの相互接続を有さない。従って、頂部ダイスには、少なくとも一つの第２のアウトプットポートと少なくとも一つのインプットポートを設ける必要は無い。従って、頂部面のテストエレベータＷＳＣｓ、ＷＳＩｓ、ＷＳＯｓ、ＷＰＩｓ、及びＷＰＯは無くてもよい。
【００７８】
本発明の実施の形態において、テスティングは、ダイスをスタックする前に、及び／又は、後に、行ってもよい。そのようなテストは、夫々、プレボンドテスト及びポストボンドテストと称される。テスト刺激を利用してテストレスポンスを観測するために、両方のタイプのテストに対してテストアクセスが必要とされる。しかしながら、プレボンド及びポストボンドテスティングのためのテストアクセスは、際立って異なる。
【００７９】
スタックの底部ダイスとなることが意図されるダイスのプレボンドテスティングに対しては、機能Ｉ／Ｏが利用され得る。しかしながら、ワイヤボンド若しくはフリップチップバンプのための外部Ｉ／Ｏ接続のみが従来のプローブ機器によって精査するのに十分に大きいので、スタックの中央若しくは頂部に適合するように意図される他のダイスは、従来のプローブポイントを有しなくてもよい。ある実施形態では、それらの機能接続はＴＳＶのみを介するのであり、ＴＳＶチップ及びランディングパッドは、精査されるには小さ過ぎるものであり、損傷を調べるには余りに多数であり余りに傷つきやすい。従って、プレボンドテスティングに対しては、本発明の実施形態において、ダイスは、プレボンドテスティングのための更なる専用プローブパッドが設けられてもよい。
【００８０】
ポストボンドテスティングに対しては、スタックの中央及び頂部ダイス上の、前述の更なる専用プローブパッドはもはや用いられ得ない。ダイススタックが一旦形成されると物理的にアクセスできないからである。本発明の実施形態においては、テストアクセスは、底部ダイスの従来の外部Ｉ／Ｏ接続を介して進み、そしてテストデータを上下方向に運ぶ（再利用の若しくは専用の）ＴＳＶを介して進む。
【００８１】
よって、本発明の実施形態に係るスタック内の個々の非底部ダイスは、２つの独立の入口及び出口ポイント（専用プローブパッド及びＴＳＶ）を伴う、（ラッパ、ＴＡＭ、スキャンチェーン等を含む）テストアクセスアーキテクチャを有する。
【００８２】
選択コントロールシグナルは、これら２つのアクセスポイントの一つを利用する２つのテストコンフィグレーションモードの間でスイッチするように、設けられる必要がある。これは、全体テストの間安定を維持する擬似静的テストモードコンフィグレーションシグナルである。このような擬似静的モードコンフィグレーションシグナルは、通常、ダイスレベルＷＩＲ（ＩＥＥＥ１５００）若しくはダイスレベルＩＲ（ＩＥＥＥ１１４９．１）のアウトプットとして設けられる。しかしながら、（Ｗ）ＩＲ命令もこれら２つのエントリポイントの一つからロードされる。ＷＩＲ（ＩＲ）に対するＷＳＩ（ＴＤＩ）インプットもパッド若しくはＴＳＶを介して来る。従って、シグナルは、（Ｗ）ＩＲ自身からは得られず、別のどこかから来る必要がある。
【００８３】
本発明の実施形態においては、ダイスは更に、ダイスがプレボンド状況とポストボンド状況とのいずれにあるのかを自動的に検知しオンチッププレボンド／ポストボンド選択シグナル信号を然るべく生成する、小さい非侵入型回路を含む。
【００８４】
第１の実装において、そのような回路が図２４に示される。それは、２つのダイスであるダイス１及びダイス２を示す。ダイス１では、ハードロジック「１」が実装され、ダイス２では、プルダウン２４０が実装されている。ダイス２がスタンドアローンである（プレボンディングである）ならば、シグナルがＴＳＶ２４１に印加されることはなく、プルダウン２４０はアウトプットシグナルのポストボンドプレボンドＮをロジック「０」にプルダウンする。このことは、ダイス２がプレボンド構成にあることを示す。一方、ダイス１とダイス２がスタックされるならば、ハードロジック「１」がＴＳＶ２４１に印加される。プルダウン２４０に拘らず、アウトプットシグナルのポストボンドプレボンドＮは、ロジック「１」となる。このことは、ダイス２がスタック構成にあることを示す。
【００８５】
別の実装が図２５に示され、これは図２４のものと類似するが、ダイス１ではハードロジック「０」が実装される。ダイス２では、プルアップ２５０が実装されている。ダイス２がスタンドアローンである（プレボンディングである）ならば、シグナルがＴＳＶ２４１に印加されることはなく、プルアップ２５０はアウトプットシグナルのポストボンドプレボンドＮをロジック「１」にプルアップする。このことは、ダイス２がプレボンド構成にあることを示す。ダイス１とダイス２が共にスタックされているならば、ハードロジック「０」がＴＳＶ２４１に印加される。プルアップ２５０に拘らず、アウトプットシグナルのポストボンドプレボンドＮは、ロジック「０」となる。このことは、ダイス２がスタック構成にあることを示す。
【００８６】
図２４及び図２５の実装は、専用ＴＳＶベースの相互接続を用いる。コストは、１つの専用の相互接続及び検知回路に限定される。
【００８７】
ダイスがプレボンド構成とポストボンド構成とのいずれにあるのかを自動的に検知し選択シグナル信号を然るべく生成する、回路の別の実装が、図２６と図２７に示される。これらの場合、コントロールシグナルは、再利用のパワーＴＳＶ２６１から引き出される。プレボンドシグナルは、プルダウン２６１若しくはプルアップ２７０によって生成されるが、これは、ダイス１とダイス２との間のボンドが確立される場合、夫々ハードＶＤＤ若しくはＧＮＤにより覆され、よって、高シグナル若しくは低シグナルとなる。
【００８８】
ダイスがプレボンド構成とポストボンド構成とのいずれにあるのかを自動的に検知し選択シグナル信号を然るべく生成する、回路の更に別の実装が、図２８と図２９に示される。これらの場合、コントロールシグナルは、再利用のパワーパッド２８０から引き出される。プレボンドシグナルは、プルダウン２８１若しくはプルアップ２９０によって生成されるが、これは、パッド２８０が精査される場合、よって、ダイス１とダイス２との間のボンドが未だ確立されていない場合、夫々ハードＶＤＤ若しくはＧＮＤにより覆され、よって、高シグナル若しくは低シグナルとなる。
【００８９】
別の実装が図３０に示される。一つ以外の全てのパワー及びグラウンドラインに対して、同じラインに対するパッド３００及びＴＳＶ３０１が電気的に接続されている。図に示す実施形態では、一つの専用ＶＤＤインプット、パッド３０２とＴＳＶ３０３の両方は、検知回路、例えば、図２８に示す検知回路に、連結される。他の実施形態では、それは、例えば、検知回路、例えば、図２９に示される検知回路に連結される一つの専用ＧＮＤインプットでもよい。更に、全てのシグナルパッド３０４及びシグナルＴＳＶ３０５について、マルチプレクサ３０６が、スタンドアローンダイスとしてのダイス２の構成（プレボンド）か、スタック内のダイスとしてのダイス２の構成かに依存する、シグナルパッド３０４とシグナルＴＳＶ３０５の間の電気的選択のために設けられる。図３０に示す実施形態では、本発明の実施形態に係る検知回路、例えば、図２８のような検知回路から、選択コントロールシグナルプレボンドポストボンドＮが得られる。
【００９０】
図７は、３つのダイスを含む例示の３Ｄ−ＳＩＣのためのテストアクセスアーキテクチャを示す。ダイス１、ダイス２及びダイス３は、夫々、スタックの底部、中央及び頂部のダイスである。図示の簡素化のために、ダイスは、垂直階層としてではなく、相互に隣接して示されている。
【００９１】
このテストアクセスアーキテクチャは、スタック内の個々の（非底部の）ダイスにて、（７＋２＋２ｍ）個の専用プローブパッドを要求するものである。パラレルＴＡＭはＩＥＥＥ１５００では任意のものであるから、ｍはゼロでもよいことに留意すべきである。専用プローブパッド４９のこの数は、パワー、グラウンド、クロックなどのために要求される基盤パッドの全てにより、拡張される必要がある。適切な操作のためにはそれらの存在は不可欠であることが明白ではあるが、これらは図７に示されていない。
【００９２】
ＩＥＥＥ１５００により、そのＷＢＲ４４内で種々のタイプのラッパが可能である。２Ｄ−ＳＯＣ内の埋め込み式コアは通常、図８（ａ）に示すセルを利用する。それは、単体のフリップフロップ６１のみを含み、よって、基板の、例えば、シリコンの面積を殆ど占めない。提示の３Ｄ−ＳＩＣダイスレベルラッパのＷＢＲチェーンに対して、（ＩＥＥＥ１５００準拠でもある）ダブルフリップフロップラッパセルが図８（ｂ）に示すように用いられ得る。このラッパセルは２つのフリップフロップ６２、６３を含む。追加のフリップフロップを用いることで、このラッパセルは、シフトモードの間にリップル保護を行うものであり、特に種々のダイスが異なるソースから来るのであり、シフト間のリップルがダイス間のインタフェースにて望まれざるシグナルの組み合わせになるのであれば、該リップル保護は適切なものである。
【００９３】
命令をダイスレベルのラッパのＷＩＲ４３内にロードすることは、２Ｄ−ＳＯＣｓのＩＥＥＥ１５００準拠のコアから周知であるものに、相当する。新しい命令がＷＩＲ４３内にシフトされても、従前の命令は有効なままである。適所に完全に到着したときのみ、新しい命令はＵＰＤＡＴＥＷＲシグナルをパルス化することにより、アクティブにされる。ＩＥＥＥ１５００では、多重ＩＰコアのＷＩＲｓは単体のＷＩＲチェーン内で連結されるものであり、これにより、様々なコアが様々な命令をロードし得ることになる。３Ｄ−ＳＩＣｓに対して、単体の連結ＷＩＲチェーンは、特に、個別のダイスがそれら自身の連結チェーンセグメントを伴うコアベースのＳＯＣである場合に、非常に冗長となる。従って、本発明の実施形態においては、階層ＷＩＲメカニズムが用いられてもよく、ハーモニカと類似して必要とされて開発される。最初に、ＷＩＲチェーンはダイスレベルＷＩＲｓ４３のみを含む。ダイスレベル命令がロードされると、（例えば、インテスト（ＩｎＴｅｓｔ）命令の一つが与えられて）対応するコントロールビットがセットされたダイスのみのための全体のＷＩＲチェーン内に、コアレベルＷＩＲチェーンセグメント７０、７１が含まれる。続いて、更なるコアレベルＷＩＲ命令がロードされ得る。図９は、例示によりこの概念を模式的に示す。点線の矢印は、アクティブＷＩＲチェーンを強調するものである。この例では、ダイス２及びダイス３はインテスト（ＩｎＴｅｓｔ）モードにあり、ＷＩＲチェーンは、それらのコアのＷＩＲｓ７０、７１、夫々ＷＩＲＣ＋ＷＩＲＤ及びＷＩＲＥ＋ＷＩＲＦも含む。この階層ＷＩＲの利点は、ＷＩＲチェーン長の際限の無い成長を回避することにある。いずれにせよ、ＷＩＲは必要な長さとしかならない。ユーザが現下のＷＩＲチェーン長のトラックと、命令をロードするためのより複雑な手続とを維持するための要求分が、コストとなる。
【００９４】
図１０及び図１１は、隣接するダイスが異なる動作モードにある、本発明の実施形態に係る３Ｄ−ＳＩＣの２つの例を示す。図１０では、ダイス（ｘ−１）は、そのパラレルポストボンドバイパスエレベータモードにあり、ダイスｘはそのパラレルポストボンドインテストターンモードにある。このことは、ダイスｘが現下テスト中であり、テストデータがダイス（ｘ−１）を介してスタック内を上下して通過する、ということを意味する。図面の点線の矢印及び丸印付のデータレジスタは、テストデータフローを強調するものである。
【００９５】
図１１では、ダイス（ｘ−１）は、そのパラレルポストボンドエクステストエレベータモードにあり、ダイスｘはそのパラレルポストボンドエクステストターンモードにある。このことは、ダイス（ｘ−１）とダイスｘとの間のＴＳＶベースの相互接続が現下テスト中であることを意味する。図面の点線の矢印及び丸印付のデータレジスタは、テストデータフローを強調するものである。
【００９６】
ＩＥＥＥ標準１１４９．１は、ＰＣＢ上のチップに対するテストラッパを標準化する。図１は、ＩＥＥＥ１１４９．１準拠ラッパの概念的概観図を示す。ＩＥＥＥ１５００ラッパとＩＥＥＥ１１４９．１ラッパが大きい共通性を有することを、この図は示す。しかし、複数の顕著な差異も存在する。
−ＩＥＥＥ１１４９．１はシリアルメカニズムを有するに過ぎず、より高い帯域幅のパラレルテストアクセスメカニズムを欠く。
−ＩＥＥＥ１５００の６ビット（若しくは選択として７ビット）ＷＳＣコントロールポートの代わりに、ＩＥＥＥ１１４９．１は、シグナルＴＣＫ、ＴＭＳ、及び選択としてＴＲＳＴＮを含む、２ビット（若しくは選択として３ビット）コントロールビットを有する。内部的に、ＴＡＰコントローラという名の１６ステートの有限状態機械を介して段階を重ねることにより、更なるコントロールシグナルが生成される。
【００９７】
ＩＥＥＥ１１４９．１チップラッパは、本発明の実施形態に係る３Ｄ−ＳＩＣのためのダイスレベルラッパを形成するために、用いられ拡張され得る。図１２は、ＩＥＥＥ１１４９．１に基づく、本発明の実施形態に係る３Ｄ拡張ダイスラッパを示す。３Ｄ拡張は、以下の点のうちの一つ若しくはそれ以上を含む。
【００９８】
１．標準テストラッパ、例えば、ＩＥＥＥ１１４９．１（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＰＩ及びＴＰＯ）のコントロール及びデータシグナルは、ポストボンドスタックテスティングのために、ＴＳＶベースの相互接続を介してダイスｘの下のダイスから／へ、ダイスｘへ入りダイスｘから出てゆく。本発明の実施形態に係るポストボンドスタックテスティングのためのテストアクセスは、底部ダイスを介してのみ可能である。このために、テストコントロール及びテストデータのためのシグナルパス４７、４８は、Ｕターンタイプの形状を有する。それらは本明細書ではテストターンとも称される。このために、ダイスｘには、テスト刺激を受信するための第１のインプットポートと、テストレスポンスを出力するための第１のアウトプットポートとが設けられ、該第１のインプットポートと第１のアウトプットポートはダイスの同一の面に配置され、該第１のインプットポートと該第１のアウトプットポートとの間にてダイス内部にはデータシグナルパス４７、４８がある。ＴＤＯ及びＴＰＯに向かうアウトプットパス内で、パイプラインレジスタは、クリーンタイミングインタフェースのために挿入され得、このことは、多数のダイスが積層されるならば特に利点と成り得る。
【００９９】
２．標準テストラッパ、例えば、ＩＥＥＥ１１４９．１のコントロール及びデータシグナルは、（「ｓｔａｃｋ」を示す）文字「ｓ」を末尾に付した、ＴＣＫｓ、ＴＭＳｓ、ＴＤＩｓ、ＴＤＯｓ、ＴＰＩ及びＴＰＯｓの識別名を伴うシグナルのセットを介して、ダイスｘの上のダイスに、転送され得る。シグナルパス５０は、本明細書ではテストエレベータとも称し、全てダイスの頂部面上に配置される。テストエレベータは、ＴＳＶを含む新しいタイプのＤｆＴハードウエアを含む。それらは、スタック内でより高いダイスに到達するために用いられる。テストエレベータは、ポストボンドスタックテスティングの間に、テストコントロール及びデータシグナルを上下にトランスポートするために用いられる。このために、ダイスであるダイスｘは、テスト刺激を別のダイスに送信するための少なくとも一つの第２のアウトプットポートと、テストレスポンスをその別のダイスから入力するための少なくとも一つの第２のインプットポートとが備わり、該第１のインプットポートとその少なくとも一つの第２のアウトプットポートとの間にてダイス内部にはデータシグナルパスがあり、その少なくとも一つの第２のインプットポートと該第１のアウトプットポートとの間にてダイス内部にはデータシグナルパスがある。
【０１００】
３．本発明の特定の実施形態では、標準テストラッパ、例えば、ＩＥＥＥ１１４９．１（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ、ＴＰＩ、及びＴＰＯ）のコントロール及びデータシグナルパスは、プレボンドダイステスティングを促進するための専用プローブパッド４９が備わる。これらのプローブパッドは、シリアルインタフェース（ＴＣＫ、ＴＭＳ、ＴＤＩ−ＴＤＯ）上では特に所望され、パラレルインタフェース（ＴＰＩ−ＴＰＯ）上では任意のものであり拡張性もある。底部から来るパラレルＴＰＩ−ＴＰＯインタフェースがｎビット幅（ｎ≧０）ならば、対応するプローブパッドインタフェースは、ｍビット幅（０≦ｍ≦ｎ）でよい。図１２では、図面のレイアウトを簡易にするために、これらのプローブパッド４９は底部面上に描かれている。しかしながら、そのことは、これらプローブパッド４９がダイスの底部面に物理的に位置する必要があるということを示すものではない。当然ながら、パラレルインタフェースＴＰＩ−ＴＰＯの幅は、ＴＳＶ相互接続（ｎ）とプローブパッド（ｍ）とに対して、別途選択されてもよい。
【０１０１】
４．本発明の特定の実施形態では、ダイスの回路の実効的な効用量のテスティングをサポートするために、ユーザ定義の幅ｎのパラレルの、拡張性のあるテストポートが設けられる。
【０１０２】
この実施形態では、更なる実装の努力無くして階層ＷＩＲは達成される。通常のＳＯＣの実装では、チップレベルＩＥＥＥ１１４９．１命令レジスタ（ＩＲ）とコアレベルＩＥＥＥ１５００ＷＩＲの間の階層関係も既に存在する。
【０１０３】
図１３は、３つのダイスのためのＩＥＥＥ１１４９．１ベースのダイスラッパを伴う、本発明の実施形態に係る３Ｄ  ＤｆＴアーキテクチャを示す。この実施形態に係るアーキテクチャは、図７に示され図７に関連して記載されるものと、類似性が大きい。実際、主たる差異は、ブロードキャストコントロールシグナルの数及び機能（６／７ビットＷＳＣ対２／３ビットＴＣＫ／ＴＭＳ／ＴＲＳＴＮ）及びＴＡＰコントローラのＩＥＥＥ１１４９．１内の存在に過ぎない。
【０１０４】
ボードレベル相互接続テスティングを越えて、シリコン及びソフトウエアデバッグ、エミュレーション、回路内プログラミングなどの目的のための、ＩＥＥＥ１１４９．１の別途の利用が多数存在する。これらの利用例は、大きいハードウエア及びソフトウエア基盤を有し、それは、ＩＥＥＥ１１４９．１ストラクチャの存在に依存するものである。本発明の実施形態におけるように、ＩＥＥＥ１１４９．１上で３Ｄダイスレベルラッパを基準とすることの潜在的な利点は、この基盤が３Ｄ−ＳＩＣｓに対しても、動作可能性を維持することである。
【０１０５】
機能モードの他に、本発明の実施形態に係るテストアーキテクチャは複数のテストモードをサポートする。図１４は、左から右へこのいわゆる「レールロードダイヤグラム」を横切ることにより、ラッパセッティングのどの組み合わせが為され得るのかを示す。全体で１６テストモードが可能である。４個がプレボンドケースであり、１２個がポストボンドケースである。以下のセッティングが定義できる。
・シリアル／パラレル−シリアル若しくはパラレルテストインタフェースを介して、個々における、非テスト対テストモード。
・プレボンド／ポストボンド−専用テストパッド若しくはテストエレベータの利用。
・バイパス／インテスト／エクステスト−選択されたテストデータレジスタ：バイパス、全チェーン、若しくはＷＢＲチェーンのみ。
・ターン／エレベータ−テストターンを介して直接底部ダイスに向かって、このダイスからのテストレスポンスが供給される、又は、テストエレベータを介して、このダイスからのテストレスポンスが上にトランスポートされ若しくはより高レベルのダイスからのレスポンスが下にトランスポートされる。
【０１０６】
このことは、次の動作モードに繋がる。機能；シリアルプレボンドバイパスターン、シリアルプレボンドインテストターン、シリアルポストボンドバイパスターン、シリアルポストボンドインテストターン、シリアルポストボンドエクステストターン、シリアルポストボンドバイパスエレベータ、シリアルポストボンドインテストエレベータ、シリアルポストボンドエクステストエレベータ、パラレルプレボンドバイパスターン、パラレルプレボンドインテストターン、パラレルポストボンドバイパスターン、パラレルポストボンドインテストターン、パラレルポストボンドエクステストターン、パラレルポストボンドバイパスエレベータ、パラレルポストボンドインテストエレベータ、パラレルポストボンドエクステストエレベータ。底部ダイスは専用テストパッドを有しないので、底部ダイスはプレボンド動作モードを実装しない。
【０１０７】
スタック内の種々のダイスに対する命令を組み合わせることにより、一つ、多数、若しくは全てのダイスを同時にテストすることができ、更に、ＴＳＶベースの相互接続の一つ、多数、若しくは全ての層を同時にテストすることができる。例えば、４個のダイス階層では、スタック内の種々のダイスに以下の命令を割り当てることによって、全て高帯域幅パラレルポートを介して、ダイス２とダイス３間のＴＳＶベースの相互接続と、ダイス４の内部回路を、同時にテストすることが可能となる。
ダイス１：パラレルポストボンドバイパスエレベータ。
ダイス２：パラレルポストボンドエクステストエレベータ。
ダイス３：パラレルポストボンドエクステストエレベータ。
ダイス４：パラレルポストボンドインテストターン。
【０１０８】
図１５は、ＩＥＥＥ１５００に基づく、平坦なダイスに対する３Ｄ拡張ラッパの実装を示す。ここでの実装の態様は、ラッパの１１４９．１ベースのタイプ若しくは他のタイプに対するものと、非常に類似する。図示される（簡易化された）例示のダイスは、平坦な頂部レベルのロジックを含むに過ぎない。図１５のものは、３つの機能上の主要インプット（ＰＩ［０．．２］）と３つの機能上の主要アウトプット（ＰＯ［０．．２］）を有する。これらの機能シグナルのうちには、（図１５の左手側にて）このダイスより下の、スタック内のダイスと接続するように調整されたものもあり、また別途、（図１５の右手側にて）このダイスより上の、スタック内のダイスと接続するように調整されたものもある。図１５では、これらの機能Ｉ／Ｏｓはボールド体の矢印により強調されている。ダイス内のＤｆＴ実装は、３つの内部スキャンチェーンを含む。
【０１０９】
本発明の実施形態に係る３Ｄ拡張ダイスラッパ１５０は、ダイス１５１をカプセル化する。ラッパ１５０は、以上で導入された要素の全て、即ち、ＷＢＲセル１５２、ＷＩＲ、シリアルポートＷＳＩ−ＷＳＯ、シリアルバイパスＷＢＹ、パラレルポートＷＰＩ−ＷＰＯ、パラレルバイパス１５３、追加のプローブパッド４９、テストエレベータ、パイプラインレジスタＲＥＧを、含む。図示された例では、パラレルテストエレベータ及びパラレルプローブパッドポートは、等しい幅、ｎ＝ｍ＝３となるように選択されている。
【０１１０】
ラッパは、種々の動作モードで再構成され得る。個々の動作モードにより、ラッパ１５０を介する様々なテストアクセスパスが可能となる。そのような動作モード及びそれに対応するテストアクセスパスの２つの例が、図１６及び図１７に示される。
【０１１１】
図１６は、パラレルプレボンドインテストターンモードを示す。このモードは、スタック前の、イントラダイス回路の時間効率の良い高容量製品テストを対象とする。３ビット幅アクセスパスが、ライン１６０、１６１、１６２により図面で強調されている。
【０１１２】
図１７は、シリアルポストボンドエクステストエレベータモードを示す。このモードは、ボンディング後の、インターダイスのＴＳＶベースの接続の低帯域幅テストを対象とする。シングルビットアクセスパスが、点線１７０により図面で強調されている。
【０１１３】
ラッパをラッパの種々の動作モード内に再構成することは、マルチプレクサによりなされ、該マルチプレクサは、現下のアクティブのＷＩＲ命令におけるＷＳＣコントロールシグナルにより制御される。図示される実施形態では、ラッパマルチプレクサは、ｍ１、ｍ２・・・と符号が付されている。同名のマルチプレクサは、同じコントロールシグナルにより制御される。
【０１１４】
マルチプレクサｍ４、・・・ｍ７は、シリアル／パラレル及びインテスト／エクステスト／バイパスを含む、従来のＩＥＥＥ１５００モード間で選択する。マルチプレクサｍ８は、ＷＳＣからの選択ＷＩＲシグナルにより制御され、シリアルポートＷＳＩ−ＷＳＯが新しい命令をＷＩＲ内にロードするために用いられるのか、又はテストデータをＷＢＲ若しくはＷＢＹ内にロードするために用いられるのかを、決定する。
【０１１５】
マルチプレクサｍ９は、ダイス上の追加のプローブパッド（プレボンディングテスティング）と下方ダイスからのテストエレベータＴＳＶ（ポストボンディングテスティング）との間でＩ／Ｏｓとして選択を行う。
【０１１６】
マルチプレクサｍ１０は、ターン動作モードとエレベータ動作モードとの間で選択を行う。
【０１１７】
以下の表１は、ラッパの種々の動作モードに対する全てのマルチプレクサコントロールシグナルの割り当てを示す。このテーブルは、本質的にＷＩＲのアウトプット仕様である。ＷＩＲのインプット仕様は、動作モードの各々に対するユーザ定義の命令コードにより与えられる。
【０１１８】
【表１】
0006002124.tif 000002
【０１１９】
更なる実施形態では、本発明は、僅かに複雑なケースに対する実装の詳細を示しており、そこでは、（１）ラッパは、パラレルプローブパッドポート及びパラレルテストエレベータポートに対して異なる幅を有し（即ち。ｎ≠ｍ；例示ではｎ＝３及びｍ＝２）、並びに（２）ダイスは、頂部レベルロジック及び埋め込み式コアを伴うコアベースのＳＯＣである。図１８は、この場合に対する、本発明の実施形態に係る３Ｄ拡張ラッパの実装を示す。図は、図１５と同じスタイルものである。上記（１）をサポートするために要求される差異は、（ｍ＝２である）プレボンドパラレルテストモードと（ｍ＝３である）ポストボンドパラレルモードの間でスイッチするための、２つの補助マルチプレクサｍ９、マルチプレクサｍ１３及びｍ１４内に、存する。
【０１２０】
この例では、ダイスは、一つの埋め込み式コア：コア１を有する。簡素化された例では、単体のコアであるコア１は、実際にはかなりより多数の埋め込み式コアを表してもよい。コア１は、３ビット幅のパラレルポートＷＰＩ−ＷＰＯを伴う従来のＩＥＥＥラッパでラップされる。
【０１２１】
ダイスの頂部レベルロジック内の内部スキャンチェーンは、コア１を埋め込み、ローカルのシリアル及びパラレルバイパス１８０、１８１を備える。これらのバイパスは、コア１をそのままで、即ち、ダイスの頂部レベルのロジックをテストすること無しに、テストすることが望ましい場合に、アクティブとなる。図１８では、これらのバイパスは、マルチプレクサｍ１１と共に示される。それらは、ＷＩＲビットからコントロールされる。ダイスの頂部レベルロジック内でシングルビットＷＩＲを加える代わりに、ダイスレベルＷＩＲはこの一つの追加のビットで拡張され得る。
【０１２２】
この例は埋め込み式コアを含むので、本発明の実施形態に係る階層ＷＩＲ特徴を実装し得る。図１９は、この特徴の実装を列挙する。全てのダイスレベルＷＳＣシグナルは、コア１のＷＩＲ１へ通過し、シグナルＷＲＳＴＮから離れ、該シグナルはＣ＿ＷＩＲ＿ＥＮとＡＮＤゲートを構成する。このことは、コア１のＷＩＲ１が、イネーブルとなるまでその（機能的）リセットステートで保持されることを保証する。適切な命令への応答として、ダイスレベルＷＩＲは、コアレベルＷＩＲがイネーブルでるべきときを示す、擬似静的テストコントロールシグナルＣ＿ＷＩＲ＿ＥＮをアサートする。ＷＩＲ１がイネーブルとなるとき、マルチプレクサｍ１２はＷＩＲチェーンを拡張してＷＩＲ１をその中に含むようにする。
【０１２３】
前述のように、本開示のスタックは、シングルタワースタックが得られる、本発明の実施形態に係る少なくとも一つのダイスを含む。しかしながら、別の実施形態では、本発明は、マルチタワースタック内でも実装され得る。図２０に一つの例が示される。図示される例では、スタック２００は、その頂部上に第１のタワー２０１、第２のタワー２０２及び第３のタワーを伴う、底部ダイスのダイス１を含む。第１のタワー２０１は、シングルダイスのダイス２で構成される。第２のタワー２０２は、２つのダイスの積層、即ち、相互にスタックするダイス３及びダイス４で構成される。第３のタワー２０３は、複数のダイスの積層、即ち、相互に隣り合うダイス６及びダイス７がダイス５に積層されて、構成される。
【０１２４】
次のように設定されている。底部ダイスであるダイス１を除いて、個々のダイスはその下にダイスを有し、その上にｋ個のダイス若しくは積層ダイスのタワーを有する。ここで、ダイス２、ダイス４、ダイス６、ダイス７などの頂部ダイスに対してはｋ＝０であり、ダイス３、ダイス５などの中央ダイスに対してはｋ＞０である。
【０１２５】
本発明の実施形態によると、ダイスは、底部面にテストポートを有し、底部面は前述のように、スタックの外部Ｉ／Ｏｓに向けて方向付けされるように規定されている。更に、個々のダイスは、頂部面にｋ個の同一のテストポートを有する。頂部面は底部面から離隔した面である。シングルテストポートは、コントロールデータ及びデータシグナルをシングルタワーにトランスポートして更に戻す役割を果たす。特定のダイスに対してｋ＞１ならば、ダイスの頂部面におけるインタフェースは１からｋに拡張される。ｋ＞０（つまり、参照下のダイスが頂部ダイスでない）ならば、ｋ個のマルチプレクスが必要であり、頂面における個々のポートに対して一つ必要である。マルチプレクサは、その設定に拠るが、ダイスの頂面における個々のポートに対して、そのポートが用いられる（その場合、テストシグナルがスタック内のより高いダイスに転送される）のか用いられない（その場合、テストターンが実装される）のかを決定する。図２０は、パラレルテストパス内のマルチプレクサを示すが、マルチプレクサは、（図２０には示されていない）シリアルテストパス内にも存在する（図２０は類似図面で有りシングルビットラインを伴う）。この実施形態では、マルチプレクサはＷＩＲにより駆動される。この場合ＷＩＲは、シングルタワーのケースの１ターン／エレベータ命令ビットではなく、ｋターン／エレベータ命令ビットを有する。
【０１２６】
図３１は、２つのタワーがベースダイスの頂部上にどのように接続されるかを示す。これらのタワー内のダイスレベルラッパは、上述にて開示した本発明の実施形態に係るものであればよいことに留意すべきである。これらのタワー内のダイスは、ダイスがマルチタワースタックの部分であるという事実を「承知する」必要は無い。ＤｆＴアーキテクチャの変更の全ては、ベースのダイスに関連するものであり、該ベースのダイスは、その頂面に複数のタワーを積層できるように調整される必要があることは明白である。図３１は、ベースダイスの頂部に積層される２つのタワーを示すが、この例は、任意の数のタワーに拡張し得ることに留意すべきである。それは、より多くのテストポート、マルチプレクサ、及び対応するＷＩＲコントロールビットを要求するに過ぎない。タワーは、適切な数のダイスで構成され得る。
【０１２７】
図２０の例示のマルチタワー３Ｄ−ＳＩＣは、３つのタワー２０１、２０２、２０３を有する。このことは、ダイス１がその頂面上に３つのテストポートを備える必要があることを意味する。ダイス３は、それ自身の頂部上に一つのみのダイスがスタックされており、従ってその頂面にて一つのみのテストポートを要求する。ダイス５は２つのタワーを有し、従ってその頂面上に２つのテストポートを備える必要がある。３Ｄ−ＳＩＣ内の他のダイスは、頂部ダイスであり（即ち、それらの頂部上に他のダイスを有さないものであり）、従って、それらの頂面にてテストポートを要求しない。
【０１２８】
図２０の例示の３Ｄ−ＳＩＣは、種々のターン／エレベート構成コントロールを実装する６個のマルチプレクサｍ１、・・・ｍ６を有する。これらの６個のマルチプレクサに対するコントロールは、対応するダイスのＷＩＲ内の明示のビットとして、示されている。
【０１２９】
ＷＩＲチェーンに対して、３つのバリエーションが実装され得る。（１）全てのダイスレベルＷＩＲｓが連結される（図２１参照）。（２）より高いダイスレベルに向かうＷＩＲｓの個々のスプリットにて、ＷＩＲｓが上述のようにハーモニカ状で含まれ得る（図２２参照）。又は（３）より高いダイスレベルに向かう個々のステップにて、ＷＩＲｓが明示的に広げられている（図２３参照）。
【０１３０】
図２１に示すデイジーチェーンアーキテクチャは、非常に柔軟性のあるテストアクセスパスを許容するものである。新しい追加のＷＩＲコントロールビットに対して適切なセッティングを与えることにより、デイジーチェーンテストアクセスパスに、若しくはデイジーチェーンテストアクセスパスから、どんなダイス若しくはダイスの組み合わせが、包含されてもよく、排除されてもよい。図２１は、全てのダイスを含むシリアルＴＡＭデイジーチェーンの例を示す。現下のテストアクセスパス内に含まれるダイスに対して、更なるＷＩＲセッティングは、ダイスがインテスト、エクステスト若しくはバイパステストモードにあるかどうかを判定する。このことは、テストスケジューリングに関して、略完全なスケジュールをもたらすものである。インテストモードとエクステストモードとは、ダイス毎に相互に排他的である、というのが唯一の制約である。
【０１３１】
図２２は、図２０の例示の３Ｄ−ＳＩＣ上へ実装されるタワーバイタワースキームを示す。図２０では、新しいテストパス構成マルチプレクスｍ１、・・・ｍ６を制御するために、コントロールビットが種々のＷＩＲに追加された。タワーバイタワースキームを実装するために、５つの更なるマルチプレクサｍ７、・・・ｍ１１が利用され、どのＷＩＲｓがＷＩＲチェーンに含まれるかを選択する。マルチプレクサｍ７、・・・ｍ１１に対するコントロールシグナルは、マルチプレクサｍ１、・・・ｍ６に対するコントロールシグナルと同じである。というのは、ダイスは、命令とテストデータの両方を入手するか、いずれも入手しないか、のいずれかであるべきであるからである。図２２では、実線はダイスレベルＷＩＲの連結を示し、点線はＷＩＲチェーン構成のためのコントロールシグナルを表す。タワーバイタワースキームでは、ＷＩＲ命令をロードすることは通常、多重ステップ動作となる。パワーオンリセット後、３Ｄ−ＳＩＣは、その機能モードにあり、初期にのみ底部ダイスのＷＩＲがＷＩＲチェーン内に含まれる。命令をこのＷＩＲにロードしてコントロールビット１、２、３を適宜定義することにより、一つ若しくはそれ以上のタワーのＷＩＲｓがＷＩＲチェーン内に含まれ得る。ダイス６及びダイス７から構成されるサブタワーのＷＩＲｓを包含することにより、コントロールビット５及び６をプログラムするための、もう一つのＷＩＲが要求される。個々のＷＩＲはそれに関連する深さを有し、深さｄにおいて命令をＷＩＲ内にロードすることは、深さ（ｄ−１）におけるＷＩＲが先ず適宜構成されることを要求する（ｄ≧２）、と一般に言うことができる。ＷＩＲチェーン全体から排除されるとき、ダイスレベルＷＩＲｓはそれらの（セーフ）機能リセット状態で保持され、それらに対するグローバルＷＲＣＫクロックは、対応するターン／エレベートコントロールビットとのＡＮＤロジックによりゲートされ、これにより電力消費をセーブできる。
【０１３２】
図２３に示すレベルバイレベルスキームは、ＷＩＲ４が深さ３にて配置されるように、追加のマルチプレクサｍ１２並びに関連するＩＮＶ及びＡＮＤゲートをダイス３に追加することにより、図２２から導出され得る。このスキームでは、ダイスレベルＷＩＲｓがそれらより下方のダイスのＷＩＲによるＷＩＲチェーンの全体内に含まれているならば、ダイスレベルＷＩＲｓはプログラムされ得ることとなる。
【０１３３】
上述の３つのＷＩＲ構成スキームは、（１）ＷＩＲチェーンの全体内に含まれる明確なＷＩＲｓの数、（２）ＷＩＲチェーンを構成するのに要求される時間、及び（３）関連するエリアのコストにおいて、異なる。スキーム１はＷＩＲ構成時間を有しないが、全てのＷＩＲｓに命令がロードされることを要求する。テストのある瞬間において実際には重要でないＷＩＲｓであってもそうである。結果として、スキーム１は追加のマルチプレクサやクロックゲーティングを要求するものではないので、エリアのコストが最も低くなる。スキーム３は最も複雑なＷＩＲ構成手続を要求されるが、ＷＩＲチェーンがその瞬間に関連するＷＩＲｓのみを含むように、ＷＩＲチェーンを構成することができる。スキーム２は、これらの２つの極致の間の中に存する。タワーの数、個々のタワーの高さ、及び個々のダイスレベルＷＩＲ長などの、特定の３Ｄ−ＳＩＣの設計パラメータに依存するが、ユーザは要件に適合する最も適切なスキームを選択できる。
【０１３４】
階層ＷＩＲ命令レジスタの場合、コアレベル命令レジスタが選択的にバイパスされ得る、タワースタック若しくは従来のダイススタックの両方の場合、本発明の実施形態に関して、別途の実施形態が提示され得る。
【０１３５】
第１の実施形態として、命令レジスタをバイパスするのみではなく、（命令レジスタとテストデータパスの両方を含む）件の埋め込み式コアの全体は、一緒にバイパスされてもよい。この実施形態の実装を図３２に示す。このことにより、命令レジスタの中に、コアをイネーブルするための若しくはディスエーブルするための、追加のビットが設けられる。
【０１３６】
第２の実施形態として、バイパス可能な命令レジスタの観念は、埋め込み式コアから、より高いレベルのダイス及びタワー内の命令レジスタにのみ、拡張され得る。この第２の実施形態では、更により高いレベルのダイス及び／又はタワーの、命令レジスタ及び／又はテストデータパスも、バイパスされ得る。例えば、図３１を考慮すると、ベースダイスをテストすることのみが所望されるならば、タワー１でもタワー２でもダイスの命令レジスタをセットするについての、厳格な必要は無い。埋め込み式コア（即ち、エンコア／ディスコア・コントロールシグナルを伴うもの）をバイパスすることと同様の実施形態では、より高いレベルのダイス及び／又はタワーが、イネーブル／ディスエーブルされ得る。
【０１３７】
図３３は、埋め込み式コアを含み、２つの隣接のより高いタワー（ｋ＝２）を有する、階層ＳＯＣの例を示し、ラッパセッティングのその組み合わせは、例示のいわゆる「レールロードダイヤグラム」を左から右へ移動することにより、構成され得る。前述の選択の組み合わせの殆ど全ては可能であることに留意すべきである。（スタック隣接物がもはや無いので）プレボンドのケースでエクステスト及びエレベータオプションは無意味であること、（インテストでは、埋め込み式コアのラッパがイネーブルであることを要求されるので）ディスコアをインテストと組み合わせられないこと、が例外事由である。図３３の例では、全体で４６のテストモードが可能である。そのうち、プレボンドのケースが６であり、ポストボンドのケースが４０である。動作モードのいくつかの例は、シリアルプレボンドインテストターン１ターン２、パラレルプレボンドインテストターン１エレベータ２、シリアルポストボンドバイパスエレベータ１ターン２、及びパラレルポストボンドエクステストエレベータ１エレベータ２、などである。ｋ個のタワーを伴う一般的な平坦な設計に対しては、４＋６・２ｋ個のテストモードがある。埋め込み式コアを伴うアーキテクチャＳＯＣに対しては、この数字は６＋１０・２ｋまで大きくなる。
【０１３８】
スタック内で種々のダイスに対する命令を組み合わせることで、一つの、多数の、若しくは全てのダイスを同時にテストすること、更には、ＴＳＶベースの相互接続の一つの、多数の、若しくは全ての層を同時にテストすることが、可能になる。従って、本発明の実施形態に係るテストアーキテクチャにより、テスト実行の間、柔軟性のあるスケジューリングが可能になる。このことは、例えば、短い及び／又は失敗しそうなテストを先ず（再）スケジュールし、よって平均テスト時間を縮小する、アボートオンフェール（失敗時停止）セットアップで、利用され得る。
【０１３９】
前述の記載は、本発明の或る実施形態を詳述する。しかし、当然のことながら、前述の記載が如何に詳細に文章で示されているとしても本発明は多くのやり方で実施され得る。本発明の或る特徴や形態を記述する際に特定の用語を利用するとしても、該用語が関連する発明の特徴若しくは形態の特定の特性を含むように限定して該用語を再定義することが示されることに、留意すべきである。
【０１４０】
前記詳細な説明は、種々の実施形態に適用される発明の新たな特徴を示し、記述し、指摘しているが、当然のことながら、例示の装置若しくは方法の形態及び詳述における様々な省略、置換、及び変更は、本発明の精神から乖離すること無く当業者によって、為され得る。
【符号の説明】
【０１４１】
４３・・・ＷＩＲ
４４・・・ＷＢＲ
４９・・・ＷＰＩ、ＷＰＯ、ＷＳＯ、ＷＳＣ
【図１】
0006002124.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0006002124.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0006002124.tif 000017
【図１６】
0006002124.tif 000018
【図１７】
0006002124.tif 000019
【図１８】
0006002124.tif 000020
【図１９】
0006002124.tif 000021
【図２０】
0006002124.tif 000022
【図２１】
0006002124.tif 000023
【図２２】
0006002124.tif 000024
【図２３】
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【図２４】
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【図２５】
0006002124.tif 000027
【図２６】
0006002124.tif 000028
【図２７】
0006002124.tif 000029
【図２８】
0006002124.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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