(57)【特許請求の範囲】
【請求項１】
（ａ）第１主面および前記第1主面に対向する第２主面を有するＳｉＣ半導体基板を準備する工程;
（ｂ）前記第１主面上に選択的に第１マスクを形成し、前記第１マスクを不純物導入マスクとして第１不純物を前記第１主面にイオン注入することによって、ＭＩＳＦＥＴの第１導電型のチャネル領域を形成する工程；
（ｃ）前記第１マスクの側面にサイドウォールスペーサを形成することによって前記第1マスクと前記サイドウォールスペーサで形成される第２マスクを形成する工程;
（ｄ）前記第２マスクを不純物導入マスクとして第２不純物を前記第１主面にイオン注入することによって、前記ＭＩＳＦＥＴの第２導電型のソース領域を形成する工程；
（ｅ）前記第２マスクを除去した後、前記ＳｉＣ半導体基板に熱処理を施すことにより前記チャネル領域と前記ソース領域の活性化を行う工程；
（ｆ）前記工程（ｅ）の後、前記第２マスクが除去された領域の前記第１主面上に前記ＭＩＳＦＥＴのゲート絶縁膜とゲート電極を埋め込むように形成する工程；
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程の後、前記（ｅ）工程前に、前記第２マスクを覆うようにレジスト膜をパターンニングして、前記レジスト膜を不純物導入のマスクとして第３不純物を前記第１主面にイオン注入することによって、前記ＭＩＳＦＥＴの第１導電型のコンタクト領域を形成する半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記（ｅ）の工程では、前記第２マスクを除去した後に、前記第１主面上にカーボン膜を形成して前記ＳｉＣ半導体基板に熱処理を施すことにより前記チャネル領域と前記ソース領域の活性化を行う半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第１のマスクはＴＥＯＳ膜のハードマスク膜を用いて形成される半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記サイドウォールはＴＥＯＳ膜を用いて形成される半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記（ｅ）の工程では、前記第２マスクの除去は、酸化シリコンエッチング液によってされる半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記ＳｉＣ半導体基板は、Ｎ型である半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、熱酸化膜である半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、酸化アルミニウム膜である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置（または半導体集積回路装置）の製造方法における自己整合技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００８−１０８８６９号公報（特許文献１）には、ＳｉＣ系半導体ベースの縦型ＮチャネルＭＯＳＦＥＴまたはＭＩＳＦＥＴの製造方法に関して、レジストマスクの幅を熱処理により自己整合的に拡大して、ソース領域とチャネル領域（Ｐベース領域）を自己整合で形成する技術が開示されている。また、ここには、ソース領域とチャネル領域に対する熱処理後に、ゲート構造を形成する技術が開示されている。
【０００３】
日本特開２００８−１４７５７６号公報（特許文献２）または、これに対応する米国特許公開２０１０−３５４２０号公報（特許文献３）には、ＳｉＣ系半導体ベースの縦型ＮチャネルＭＯＳＦＥＴまたはＭＩＳＦＥＴの製造方法に関して、タングステンハードマスクの幅をシュリンクすることにより、ソース領域とチャネル領域を自己整合で形成する技術が開示されている。また、ここには、ソース領域とチャネル領域に対する熱処理後に、ゲート構造を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０８８６９号公報
【特許文献２】特開２００８−１４７５７６号公報
【特許文献３】米国特許公開２０１０−３５４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣベースのＭＩＳＦＥＴ製造プロセスにおいては、不純物導入後に非常に高温の活性化アニールが必要となるため、シリコンベースのＭＩＳＦＥＴ製造プロセスのような自己整合プロセスの多用が困難である結果、デバイスの特性を制御するために高精度の合わせ技術が不可欠であるという問題がある。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、自己整合技術を多用することができる半導体装置の製造プロセスを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一つの発明は、シリコンカーバイド系半導体基板を用いたＳｉＣベースの縦型パワーＭＩＳＦＥＴ等の半導体装置の製造方法において、チャネル領域、ソース領域、およびゲート構造を相互に自己整合的に形成するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、シリコンカーバイド系半導体基板を用いたＳｉＣベースの縦型パワーＭＩＳＦＥＴ等の半導体装置の製造方法において、チャネル領域、ソース領域、およびゲート構造を相互に自己整合的に形成するので、比較的容易にデバイスの特性を精密に制御することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態の半導体装置の製造方法における対象デバイスチップの一例の上面図である。
【図２】図１のアクティブセルの単位周期領域Ｔの２周期分の拡大上面図である。
【図３】図２のＸ−Ｘ’断面に対応するデバイス断面図である。
【図４】本願の前記一実施の形態の半導体装置の製造方法に使用されるＳｉＣ単結晶ウエハ（エピタキシャルウエハ）の全体上面図である。
【図５】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（チャネル領域導入用ハードマスク形成工程）におけるデバイス断面図である。
【図６】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（チャネル領域導入工程）におけるデバイス断面図である。
【図７】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（サイドウォール形成工程）におけるデバイス断面図である。
【図８】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（Ｎ＋ソース領域導入工程）におけるデバイス断面図である。
【図９】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（Ｐ＋コンタクト領域導入工程）におけるデバイス断面図である。
【図１０】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜形成工程）におけるデバイス断面図である。
【図１１】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜平坦化工程）におけるデバイス断面図である。
【図１２】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用薄膜カーボン膜形成工程）におけるデバイス断面図である。
【図１３】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用薄膜カーボン膜除去工程）におけるデバイス断面図である。
【図１４】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲート絶縁膜＆ゲートポリシリコン膜形成工程）におけるデバイス断面図である。
【図１５】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲートポリシリコン膜平坦化工程）におけるデバイス断面図である。
【図１６】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜全面除去工程）におけるデバイス断面図である。
【図１７】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層層間絶縁膜＆シリサイド膜形成工程）におけるデバイス断面図である。
【図１８】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層表面メタル膜形成工程）におけるデバイス断面図である。
【図１９】本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第２層表面メタル膜形成工程）におけるデバイス断面図である。
【図２０】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用カーボン膜開口拡大工程）におけるデバイス断面図である。
【図２１】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲート絶縁膜＆ゲートポリシリコン膜形成工程）におけるデバイス断面図である。
【図２２】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲートポリシリコン膜平坦化工程）におけるデバイス断面図である。
【図２３】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜全面除去工程）におけるデバイス断面図である。
【図２４】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層層間絶縁膜＆シリサイド膜形成工程）におけるデバイス断面図である。
【図２５】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層表面メタル膜形成工程）におけるデバイス断面図である。
【図２６】本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第２層表面メタル膜形成工程）におけるデバイス断面図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下の工程を含む半導体装置の製造方法：
（ａ）第１導電型のシリコンカーバイド系半導体基板の第１主面側に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第１シリコンカーバイド系半導体層を有する半導体ウエハを準備する工程；
（ｂ）前記第１シリコンカーバイド系半導体層の前記第１主面側の表面領域に、縦型パワーＭＩＳＦＥＴのチャネル領域となるべき領域であって、前記第１導電型と反対導電型の第２導電型領域を導入する工程；
（ｃ）前記第２導電型領域に関して自己整合的に、前記第１シリコンカーバイド系半導体層よりも高濃度であって前記第１導電型と同一導電型の前記縦型パワーＭＩＳＦＥＴのソース領域を導入する工程；
（ｄ）前記ソース領域に関して自己整合的に、前記縦型パワーＭＩＳＦＥＴのゲート構造を形成する工程。
【００１６】
２．前記１項の半導体装置の製造方法において、前記第１シリコンカーバイド系半導体層は、エピタキシャル層である。
【００１７】
３．前記１または２項の半導体装置の製造方法において、更に以下の工程を含む：
（ｅ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記第２導電型領域および前記ソース領域に対する活性化アニール処理を実行する工程。
【００１８】
４．前記１から３項のいずれか一つの半導体装置の製造方法において、前記第２導電型領域に関する前記ソース領域の自己整合は、シリコン系絶縁膜によるサイドウォールを用いて実行される。
【００１９】
５．前記１から４項のいずれか一つの半導体装置の製造方法において、前記ソース領域に関する前記ゲート構造の自己整合は、カーボン膜の開口パターンを用いて実行される。
【００２０】
６．前記１から５項のいずれか一つの半導体装置の製造方法において、前記半導体基板は、Ｎ型である。
【００２１】
７．前記１から６項のいずれか一つの半導体装置の製造方法において、前記第１シリコンカーバイド系半導体層は、Ｎ型である。
【００２２】
８．前記１から７項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、熱酸化膜である。
【００２３】
９．前記１から７項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、ＣＶＤによる絶縁膜である。
【００２４】
１０．前記９項の半導体装置の製造方法において、前記ＣＶＤは、ＡＬＤである。
【００２５】
１１．前記９または１０項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、アルミナ系絶縁膜を有する。
【００２６】
１２．前記９から１１項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む：
（ｆ）前記工程（ｅ）の後であって前記工程（ｄ）の前に、ほぼ前記ゲート絶縁膜の厚さ分、前記カーボン膜の前記開口パターンを拡大する工程。
【００２７】
１３．前記１から１２項のいずれか一つの半導体装置の製造方法において、前記半導体基板のポリタイプは４Ｈである。
【００２８】
１４．前記１から１３項のいずれか一つの半導体装置の製造方法において、前記半導体基板の前記第１主面は、（０００１）面又はそれに等価な面である。
【００２９】
１５．以下の工程を含む半導体装置の製造方法：
（ａ）第１導電型のシリコンカーバイド系半導体基板の第１主面側に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第１シリコンカーバイド系半導体層を有する半導体ウエハを準備する工程；
（ｂ）前記第１シリコンカーバイド系半導体層の前記第１主面側の表面領域に、縦型パワーＭＩＳＦＥＴのチャネル領域となるべき領域であって、前記第１導電型と反対導電型の第２導電型領域を導入する工程；
（ｃ）前記第２導電型領域に関して自己整合的に、前記第１シリコンカーバイド系半導体層よりも高濃度であって前記第１導電型と同一導電型の前記縦型パワーＭＩＳＦＥＴのソース領域を導入する工程；
（ｄ）前記第２導電型領域および前記ソース領域に対する活性化アニール処理を実行する工程；
（ｅ）前記工程（ｄ）の後、前記縦型パワーＭＩＳＦＥＴのゲート構造を形成する工程、
ここで、前記第２導電型領域に関する前記ソース領域の自己整合は、シリコン系絶縁膜によるサイドウォールを用いて実行される。
【００３０】
１６．前記１５項の半導体装置の製造方法において、前記第１シリコンカーバイド系半導体層は、エピタキシャル層である。
【００３１】
１７．前記１５または１６項の半導体装置の製造方法において、前記半導体基板は、Ｎ型である。
【００３２】
１８．前記１５から１７項のいずれか一つの半導体装置の製造方法において、前記第１シリコンカーバイド系半導体層は、Ｎ型である。
【００３３】
１９．前記１５から１８項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、熱酸化膜である。
【００３４】
２０．前記１５から１８項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、ＣＶＤによる絶縁膜である。
【００３５】
２１．前記２０項の半導体装置の製造方法において、前記ＣＶＤは、ＡＬＤである。
【００３６】
２２．前記２１項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、アルミナ系絶縁膜を有する。
【００３７】
２３．前記１５から２２項のいずれか一つの半導体装置の製造方法において、前記半導体基板のポリタイプは４Ｈである。
【００３８】
２４．前記１５から２３項のいずれか一つの半導体装置の製造方法において、前記半導体基板の前記第１主面は、（０００１）面又はそれに等価な面である。
【００３９】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４０】
更に、本願において、「半導体チップ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ、ダイオード等を半導体チップ等（半導体チップ材料としては、たとえば単結晶ＳｉＣ基板、単結晶シリコン基板、これらの複合基板等。ＳｉＣの結晶多形としては、主に４Ｈ−ＳｉＣを対象とするが、その他の結晶多形でもよいことは、言うまでもない）上に集積したものをいう。
【００４１】
また、本願において、「電子回路装置」というときは、半導体チップ、半導体装置、半導体集積回路装置、抵抗、コンデンサ、ダイオード等、及び、これらの相互接続系を示す。
【００４２】
ここで、各種トランジスタの代表的なものとしては、ＭＩＳＦＥＴを例示することができる。多数のＭＩＳＦＥＴを並列に形成して、大きな電力を扱えるようにしたものが、パワーＭＩＳＦＥＴである。パワーＭＩＳＦＥＴには、縦型ＭＩＳＦＥＴと横型ＭＩＳＦＥＴとがあり、本願では、主に縦型ＭＩＳＦＥＴについて具体的に説明する。更に、この縦型ＭＩＳＦＥＴには、プレーナ型（Ｐｌａｎａｒ）とトレンチ型（Ｔｒｅｎｃｈ）があるが、本願では、主にプレーナ型を具体的に説明する。
【００４３】
今日のパワー系の電子回路装置、半導体装置、または半導体集積回路装置のソースおよびゲートのメタル電極は、通常、たとえば、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層の一層か、または、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層およびＭ２配線層からなる２層から構成される場合が多い。なお、これらの配線層として、銅系配線層が用いられることがある。
【００４４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」または「ＳｉＣ（炭化珪素）部材」等といっても、純粋なシリコンやＳｉＣに限定されるものではなく、その他シリコンまたはＳｉＣを主要な成分とする多元半導体、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４５】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する炭化珪素単結晶ウエハ、単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４９】
６．本願において、「常温」または「室温」というときは、平均的には、たとえば、摂氏２５度程度の温度を指す。また、範囲としては、たとえば摂氏１５度程度から摂氏３５度程度の範囲である。
【００５０】
本願において、「Ａに関してＢを自己整合的に」というときは、ＢをＡに合わせるための特別の合わせ工程を実施することなく、ＢをＡに実質的に位置合わせて形成することを言う。また、「Ａ、ＢおよびＣを相互に自己整合的に」というときは、Ａ、ＢおよびＣの内の少なくとも二つの一方が残りの一つと、他方の一つが前記残りの一つとまたは前記一方と「自己整合的に」であることを言う。
【００５１】
本願において、「ゲート構造」とは、ゲート絶縁膜、ゲート電極（ポリシリコンゲート電極等の実際にゲートとして作用する部分）等からなる構造体をいう。従って、上層のメタルゲート電極等は除かれる。
【００５２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５４】
１．本願の一実施の形態の半導体装置の製造方法における対象デバイスの構造の一例等の説明（主に図１から図３）
なお、ここでは、説明を具体的にするために、ソースドレイン耐圧が、８００から１０００ボルト程度のデバイスを想定して説明する。
【００５５】
図１は本願の一実施の形態の半導体装置の製造方法における対象デバイスチップの一例の上面図である。図２は図１のアクティブセルの単位周期領域Ｔの２周期分の拡大上面図である。図３は図２のＸ−Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの構造の一例等を説明する。
【００５６】
先ず、図１に本願の一実施の形態の半導体装置の製造方法における対象デバイスチップ２の一例の上面全体図を示す。図１に示すように、半導体チップ２の表面１ａ（第１主面）の外周近傍には、ゲートメタル電極２４（ゲートパッドを含む）が設けられており、一方、中央部には、アクティブセル領域２２が設けられている。アクティブセル領域２２は、多数の単位周期領域Ｔ等から構成されており、アクティブセル領域２２上及びその周辺はソースメタル電極１８（ソースパッドを含む）によって覆われている。また、アクティブセル領域２２の周辺には、それを取り囲むように、リング状のＰ＋エッジターミネーション領域２３が設けられている。なお、Ｐ＋エッジターミネーション領域２３は、たとえば、図２等で後述するＰ型チャネル領域５（Ｐウエル領域、Ｐベース領域または第２導電型領域）と同時に作られる。
【００５７】
図２および図３に基づいて、単位周期領域Ｔの詳細構造を説明する。図２または図３に示すように、半導体チップ２のＮ型基板１ｓ（第１導電型基板）の裏面１ｂ側には、Ｎ＋ドレイン領域３が設けられており、チップ裏面１ｂには、裏面シリサイド膜１１を介して、裏面メタル電極膜１２が設けられている。Ｎ型基板１ｓ（第１導電型基板）の表面１ａ側には、ドリフト領域を構成するＮ−エピタキシ層１ｅ（ＳｉＣエピタキシ層または第１シリコンカーバイド系半導体層）が設けられており、Ｎ−エピタキシ層１ｅの表面領域には、Ｐ型チャネル領域５（Ｐウエル領域、Ｐベース領域または第２導電型領域）が設けられている。Ｐ型チャネル領域５の表面領域には、Ｎ＋ソース領域４およびＰ＋コンタクト領域６が設けられている。Ｎ−エピタキシ層１ｅの表面上には、ゲート絶縁膜７を介してゲート電極８（またはゲート電極用ポリシリコン膜）が形成されており、これらのゲート構造３０を覆うように、第１層層間絶縁膜９が形成されている。第１層層間絶縁膜９に設けられたコンタクトホール１５内には、表面シリサイド膜１０を介して、タングステンプラグ２０が設けられている。第１層層間絶縁膜９の上面には、第１層表面メタル膜１６から構成されたソース引き出しメタル配線２１およびゲート引き出しメタル配線１９が形成されており、更に第１層層間絶縁膜９の上面には、これらの第１層表面メタル膜１６を覆うように、第２層層間絶縁膜１４が形成されている。第２層層間絶縁膜１４上には、貫通孔を介して、ソース引き出しメタル配線２１に接続された第２層表面メタル膜１７からなるソースメタル電極１８（ソースパッド）が形成されている。
【００５８】
２．本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの説明（主に図４から図１９）
以下のプロセスにおいて、イオン注入におけるウエハ温度は、イオン種が、窒素のときは、たとえば、摂氏４００度程度（比較的高温）であるが、それ以外のイオン種では、たとえば常温又は室温で行われる。なお、これは一例であり、これら以外の温度（更に高温または、摂氏１５度未満の冷却状態など）を排除するものではない。
【００５９】
図４は本願の前記一実施の形態の半導体装置の製造方法に使用されるＳｉＣ単結晶ウエハ（エピタキシャルウエハ）の全体上面図である。図５は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（チャネル領域導入用ハードマスク形成工程）におけるデバイス断面図である。図６は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（チャネル領域導入工程）におけるデバイス断面図である。図７は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（サイドウォール形成工程）におけるデバイス断面図である。図８は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（Ｎ＋ソース領域導入工程）におけるデバイス断面図である。図９は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（Ｐ＋コンタクト領域導入工程）におけるデバイス断面図である。図１０は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜形成工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜平坦化工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用薄膜カーボン膜形成工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用薄膜カーボン膜除去工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲート絶縁膜＆ゲートポリシリコン膜形成工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲートポリシリコン膜平坦化工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜全面除去工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層層間絶縁膜＆シリサイド膜形成工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層表面メタル膜形成工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第２層表面メタル膜形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスを説明する。
【００６０】
まず、図４に示すように、たとえば、７００マイクロメートル程度（好適な範囲としては、たとえば５００から１０００マイクロメートル程度）の厚さのＮ型（第１導電型）ＳｉＣ単結晶ウエハ１を準備する。抵抗率は、たとえば、２０ｍΩ・ｃｍ程度である。このＳｉＣウエハ１（ポリタイプは、たとえば４Ｈ）は、たとえば、７６φ（なお、ウエハの直径は、１００ファイでも、１５０ファイでも、それ以外のものでも良い）とし、主面の結晶面は、たとえば（０，０，０，１）面または、これと等価な面とする。なお、任意であるが、ここでは、主オリエンテーションフラット３１とサブオリエンテーションフラット３２を有するものを使用した。結晶方位は、たとえば主オリエンテーションフラット３１の方向が、［１，−１，０，０］方向であり、サブオリエンテーションフラット１６と反対の方向が、たとえば［１，１，−２，０］方向である。
【００６１】
次に、図５に示すように、ウエハ１の裏面１ｂからＮ型不純物をたとえばイオン注入により導入することにより、Ｎ＋高濃度ドレイン層３を形成する。イオン注入条件としては、イオン種：たとえば窒素、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。この後、活性化アニールを実施する（たとえば、不活性ガス雰囲気下、摂氏１６５０度で３分程度）。
【００６２】
次に、ウエハ１の表面１ａ側のほぼ全面に、気相エピタキシャル成長により、必要な耐圧に対応して、たとえば５から１０マイクロメートル程度の厚さのＮ−エピタキシ層１ｅ（ＳｉＣエピタキシ層または第１シリコンカーバイド系半導体層）を形成する。Ｎ型不純物（たとえば、窒素）の濃度は、たとえば、１ｘ１０１６/ｃｍ３程度から２ｘ１０１６/ｃｍ３程度を好適な範囲として例示することができる。
【００６３】
次に、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば２０００ｎｍ程度の厚さのチャネル領域導入用ハードマスク膜３３を成膜する。続いて、このチャネル領域導入用ハードマスク膜３３上に、チャネル領域導入用レジスト膜３４を塗布し、通常のリソグラフィにより、レジスト膜３４をパターニングする。続いて、パターニングされたレジスト膜３４をマスクとして、酸化シリコン膜３３を、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチング処理を実行することにより、パターニングする。
【００６４】
次に、図６に示すように、チャネル領域導入用ハードマスク膜３３等をイオン注入のマスクとして、Ｎ−エピタキシ層１ｅの表面領域に、イオン注入により、Ｐ型チャネル領域５（Ｐウエル領域、Ｐベース領域または第２導電型領域）を導入する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば６００ＫｅＶ程度、
（２）イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば５００ＫｅＶ程度、
（３）イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば４００ＫｅＶ程度、
（４）イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば３００ＫｅＶ程度、
（５）イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば２００ＫｅＶ程度、
（６）イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（７）イオン種：たとえばボロン、ドーズ量：たとえば１。５ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になったレジスト膜３４をアッシング等により除去する。
【００６５】
次に、図７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳを用いたＣＶＤ等により、たとえば２００ｎｍ程度の厚さのダミーサイドウォール形成用絶縁膜３６を成膜する。続いて、異方性ドライエッチングにより、ダミーサイドウォール形成用絶縁膜３６をエッチバックすることにより、ダミーサイドウォール３６を形成する。
【００６６】
次に、図８に示すように、ダミーゲート３５（チャネル領域導入用ハードマスク膜３３）およびダミーサイドウォール３６からなるダミーゲート構造をマスクとして、イオン注入により、Ｎ＋ソース領域４を導入する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえば窒素、ドーズ量：たとえば２ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば７５ＫｅＶ程度、
（２）イオン種：たとえば窒素、ドーズ量：たとえば２ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５５ＫｅＶ程度、
（３）イオン種：たとえば窒素、ドーズ量：たとえば２ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば２５ＫｅＶ程度を好適なものとして例示することができる。
【００６７】
次に、図９に示すように、ウエハ１の表面１ａ側のほぼ全面に、Ｐ＋コンタクト領域導入用レジスト膜３７を塗布し、通常のリソグラフィにより、パターニングする。このパターニングされたＰ＋コンタクト領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ＋コンタクト領域６を導入する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば２５０ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば２００ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば１５０ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１３/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（５）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１３/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になったレジスト膜３７をアッシング等により除去する。
【００６８】
次に、図１０に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、たとえば３００ｎｍ程度の厚さの高温熱処理用厚膜カーボン膜３８を成膜する。カーボン膜３８の成膜条件（プラズマＣＶＤ）としては、たとえば、ガス流量：ＣＨ４/Ａｒ＝１０００ｓｃｃｍ程度/１００ｓｃｃｍ程度、処理気圧：１．３キロパスカル程度、高周波パワー：１キロワット程度、低周波パワー：１キロワット程度を好適にものとして例示することができる。
【００６９】
次に、図１１に示すように、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、表面の平坦化を実行する。その後、弗酸系酸化シリコン膜エッチング液等により、ダミーゲート３５およびダミーサイドウォール３６からなるダミーゲート構造を除去する。
【００７０】
次に、図１２に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、たとえば１００ｎｍ程度の厚さの高温熱処理用薄膜カーボン膜３９を成膜する。カーボン膜３８の成膜条件（プラズマＣＶＤ）としては、たとえば、ガス流量：ＣＨ４/Ａｒ＝１０００ｓｃｃｍ程度/１００ｓｃｃｍ程度、処理気圧：１．３キロパスカル程度、高周波パワー：１キロワット程度、低周波パワー：１キロワット程度を好適にものとして例示することができる。続いて、この状態で、活性化アニールを実行する。この条件としては、処理雰囲気：たとえば不活性ガス雰囲気、処理温度：たとえば摂氏１８００度程度、処理時間：たとえば１分程度を好適なものとして例示することができる。
【００７１】
次に、図１３に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用薄膜カーボン膜３９をエッチバックすることにより、ゲート埋め込み用リセス部４１（カーボン膜の開口または開口パターン）を形成する。
【００７２】
次に、図１４に示すように、たとえば熱酸化等により、たとえば５０ｎｍ程度の厚さの酸化シリコン膜系のゲート絶縁膜７を形成する。続いて、その上のウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、たとえば３００ｎｍ程度の厚さのゲート電極用ポリシリコン膜８（ゲート電極）を成膜する。このゲート電極用ポリシリコン膜８としては、たとえば、燐をドープしたポリシリコン膜が好適である。
【００７３】
次に、図１５に示すように、たとえばＣＭＰ等により、表面の平坦化を実行する。この平坦化により、ゲート電極８がパターニングされる。
【００７４】
次に、図１６に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用厚膜カーボン膜３８を除去する。これにより、ゲート構造３０（ゲート電極８、ゲート絶縁膜７等から成る構造体）のパターニングが完了する。
【００７５】
次に、図１７に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、第１層層間絶縁膜９を成膜する。続いて、ウエハ１の表面１ａ側のほぼ全面に、コンタクトホール形成用レジスト膜を塗布し、通常のリソグラフィにより、パターニングする。このパターニングされたコンタクトホール形成用レジスト膜をマスクとして、異方性ドライエッチングにより、第１層層間絶縁膜９にコンタクトホール１５を形成する。その後、不要になったコンタクトホール形成用レジスト膜を除去する。続いて、ウエハ１の表面１ａ側のほぼ全面に、たとえば５０ｎｍ程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏１０００度、１分程度、シリサイド化アニール処理を施す。続いて、ウエットエッチングにより、未反応のニッケルを除去する。次に、ウエハ１の裏面１ｂ側のほぼ全面に、たとえば５０ｎｍ程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏１０００度、１分程度、シリサイド化アニール処理を施す。これらの処理により、ウエハ１の表面１ａ側に表面シリサイド膜１０を、ウエハ１の裏面１ｂ側に裏面シリサイド膜１１をそれぞれ形成する。
【００７６】
次に、図１８に示すように、コンタクトホール１５内にタングステンプラグ２０を埋め込む。続いて、第１層層間絶縁膜９上に、ソース引き出しメタル配線２１およびゲート引き出しメタル配線１９となる第１層表面メタル膜１６（たとえば、厚さ３０００ｎｍ程度のアルミニウム系配線膜）を形成する。
【００７７】
次に、図１９に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、第２層層間絶縁膜１４を成膜する。先と同様に、第２層層間絶縁膜１４に貫通孔を形成する。続いて、第２層層間絶縁膜１４上に、ソース引き出しメタル配線２１と接続された第２層表面メタル膜１７（たとえば、厚さ３０００ｎｍ程度のアルミニウム系配線膜）を形成及びパターニングすることにより、ソースメタル電極１８（ソースパッド）を形成する。その後、必要に応じて、ウエハ１の表面１ａ側に、たとえばポリイミド膜等のファイナルパッシベーション膜を成膜およびパターニングする。続いて、ウエハ１の裏面１b側のほぼ全面に、裏面メタル電極膜１２（ウエハ１に近い側から、たとえば、チタン／ニッケル／金など）をたとえばスパッタリングにより形成する。その後、ダイシング等により、ウエハ１をここのチップ２に分割する。
【００７８】
３．本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの変形例の説明（主に図２０から図２６をベースとして、図１から図３および図５から図１２を参照）
この例は、セクション２の例の図１３から図１９に対する変形例である。従って、図５から図１２までは、完全に同じであるので、説明は繰り返さない。
【００７９】
図２０は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用カーボン膜開口拡大工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲート絶縁膜＆ゲートポリシリコン膜形成工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（ゲートポリシリコン膜平坦化工程）におけるデバイス断面図である。図２３は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（高温熱処理用厚膜カーボン膜全面除去工程）におけるデバイス断面図である。図２４は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層層間絶縁膜＆シリサイド膜形成工程）におけるデバイス断面図である。図２５は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第１層表面メタル膜形成工程）におけるデバイス断面図である。図２６は本願の前記一実施の形態の半導体装置の製造方法（変形例）を説明するためのデバイス断面図であって、図３のアクティブセルの単位周期領域Ｔに対応する部分の各製造工程（第２層表面メタル膜形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの変形例を説明する。
【００８０】
次に、図２０に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用薄膜カーボン膜３９等をエッチバックすることにより、ゲート埋め込み用リセス部４１（カーボン膜の開口または開口パターン）を形成する。このとき、図１３の場合と相違して、高温熱処理用薄膜カーボン膜３９をエッチバックして、Ｎ−エピタキシ層１ｅの表面を露出するのみでなく、更に、高温熱処理用厚膜カーボン膜３８を横方向（両側にそれぞれ）に、後のＣＶＤゲート絶縁膜７の厚さ分だけ後退させる。
【００８１】
次に、図２１に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば５０ｎｍ程度の厚さのアルミナ（酸化アルミニウム）膜系のゲート絶縁膜７を形成する。続いて、その上のウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、たとえば３００ｎｍ程度の厚さのゲート電極用ポリシリコン膜８（ゲート電極）を成膜する。このゲート電極用ポリシリコン膜８としては、たとえば、燐をドープしたポリシリコン膜が好適である。
【００８２】
次に、図２２に示すように、たとえばＣＭＰ等により、表面の平坦化を実行する。この平坦化により、ゲート電極８がパターニングされる。
【００８３】
次に、図２３に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用厚膜カーボン膜３８を除去する。これにより、ゲート構造３０（ゲート電極８、ゲート絶縁膜７等から成る構造体）のパターニングが完了する。
【００８４】
次に、図２４に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、第１層層間絶縁膜９を成膜する。続いて、ウエハ１の表面１ａ側のほぼ全面に、コンタクトホール形成用レジスト膜を塗布し、通常のリソグラフィにより、パターニングする。このパターニングされたコンタクトホール形成用レジスト膜をマスクとして、異方性ドライエッチングにより、第１層層間絶縁膜９にコンタクトホール１５を形成する。その後、不要になったコンタクトホール形成用レジスト膜を除去する。続いて、ウエハ１の表面１ａ側のほぼ全面に、たとえば５０ｎｍ程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏１０００度、１分程度、シリサイド化アニール処理を施す。続いて、ウエットエッチングにより、未反応のニッケルを除去する。次に、ウエハ１の裏面１ｂ側のほぼ全面に、たとえば５０ｎｍ程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏１０００度、１分程度、シリサイド化アニール処理を施す。これらの処理により、ウエハ１の表面１ａ側に表面シリサイド膜１０を、ウエハ１の裏面１ｂ側に裏面シリサイド膜１１をそれぞれ形成する。
【００８５】
次に、図２５に示すように、コンタクトホール１５内にタングステンプラグ２０を埋め込む。続いて、第１層層間絶縁膜９上に、ソース引き出しメタル配線２１およびゲート引き出しメタル配線１９となる第１層表面メタル膜１６（たとえば、厚さ３０００ｎｍ程度のアルミニウム系配線膜）を形成する。
【００８６】
次に、図２６に示すように、ウエハ１の表面１ａ側のほぼ全面に、ＣＶＤ等により、第２層層間絶縁膜１４を成膜する。先と同様に、第２層層間絶縁膜１４に貫通孔を形成する。続いて、第２層層間絶縁膜１４上に、ソース引き出しメタル配線２１と接続された第２層表面メタル膜１７（たとえば、厚さ３０００ｎｍ程度のアルミニウム系配線膜）を形成及びパターニングすることにより、ソースメタル電極１８（ソースパッド）を形成する。その後、必要に応じて、ウエハ１の表面１ａ側に、たとえばポリイミド膜等のファイナルパッシベーション膜を成膜およびパターニングする。続いて、ウエハ１の裏面１b側のほぼ全面に、裏面メタル電極膜１２（ウエハ１に近い側から、たとえば、チタン／ニッケル／金など）をたとえばスパッタリングにより形成する。その後、ダイシング等により、ウエハ１をここのチップ２に分割する。
【００８７】
４．考察並びに前記各実施の形態に対する補足的説明
（１）セクション２について（以下に異なる旨、特に明記した部分以外、セクション３にも共通している）：
セクション２の例では、図６において、ダミーゲート３５（チャネル領域導入用ハードマスク膜３３）の両エッジで自己整合的に、Ｐ型チャネル領域５（Ｐウエル領域、Ｐベース領域または第２導電型領域）のエッジが規定されている（第１次自己整合処理、すなわちダミーゲート整合処理である）。
【００８８】
また、図８において、ダミーサイドウォール３６の両エッジにおいて、Ｎ＋ソース領域４のエッジが規定されている（第２次自己整合処理、すなわちダミーサイドウォール整合処理である）。これによって、Ｐ型チャネル領域５（Ｐウエル領域、Ｐベース領域または第２導電型領域）に関して自己整合的に、Ｎ＋ソース領域４が導入される。言い換えれば、この自己整合は、ダミーサイドウォール（またはサイドウォール）を用いて実行される。特に、このダミーサイドウォール（またはサイドウォール）をシリコン系絶縁膜（酸化シリコン膜、窒化シリコン膜等）とすることで、高精度の自己整合を達成することが容易となる。
【００８９】
更に、Ｎ＋ソース領域４のエッジによって、ゲート構造３０の両エッジが規定されている（第３次自己整合処理、すなわちカーボン膜開口パターン整合処理である）。これによって、Ｎ＋ソース領域４に関して自己整合的に、ゲート構造３０（より具体的には、ゲート絶縁膜７およびゲート電極８）が形成される。言い換えれば、ゲート構造３０の自己整合は、活性化アニール時の保護用カーボン膜の開口パターン（保護用カーボン膜の反転パターン）を用いて行われる。
【００９０】
このような各自己整合処理は、それぞれデバイス特性の高精度制御を容易にする効果がある。
【００９１】
なお、ＳｉＣ系のデバイスでは、一般に、活性化アニールが酸化シリコン膜等の軟化温度以上で行われるので、ゲート構造３０の形成を活性化アニールの後で実施する方式、すなわち、ゲートラスト方式が有効である。
【００９２】
（２）セクション３について：
セクション３の例では、図６及び図８については全く同じであるが、図２０（セクション２の例における図１３に対応）において、Ｎ＋ソース領域４のエッジが、ゲート構造３０のうち、ゲート電極８の両エッジを規定するように、ゲート絶縁膜７の厚さ分の修正を施している。これは、セクション２の例では、ゲート電極８の両エッジとゲート絶縁膜７が一致していたが、セクション３の例では、それらがゲート電極８の両側においてゲート絶縁膜７の厚さ分だけシフトしているからである。
【００９３】
この例では、ゲート絶縁膜７をＣＶＤ、スパッタリング成膜等の外来的方法を実行しているので、熱酸化シリコン膜の場合と異なり、下地、すなわちＳｉＣと特性と独立に任意の膜が成膜できるので、安定した絶縁膜特性及び比較的高いチャネル移動度を達成することができる。すなわち、シリコンカーバイド系デバイスにおいては、カーボン原子の存在に起因して熱酸化膜の特性の向上が課題となっている点を考慮すると、これらの課題に関する限り、外来絶縁膜の使用は、熱酸化ゲート絶縁膜と比較して、有利である。
【００９４】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９５】
例えば、前記実施の形態では、主にＮチャネル型パワーＭＩＳＦＥＴについて具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型パワーＭＩＳＦＥＴについても適用できることは言うまでもない。また、前記実施の形態では、主にＳｉＣ等のシリコンカーバイド系の半導体基板（ポリタイプは４Ｈに限らず、他のものでも良い）を使用した能動デバイス（ＦＥＴ，ＩＧＢＴ，ダイオードなど）について具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＮ系の能動デバイスについても適用できることは言うまでもない。更に、前記実施の形態では、主にプレーナ型を具体的に説明するが、本願の発明はそれに限定されるものではなく、トレンチ型にも同様に適用できることは言うまでもない。
【００９６】
また、前記実施の形態では、パッド等の配線および引き出し配線として、２層のアルミニウム系配線を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、１層配線や３層以上の多層配線及びアルミニウム系以外の１層配線または多層配線を適用できることは言うまでもない。
【符号の説明】
【００９７】
１  ウエハ（ＳｉＣウエハ）
１ａ  ウエハ又はチップの表面（第１主面）
１ｂ  ウエハ又はチップの裏面
１ｅ  Ｎ−エピタキシ層（ＳｉＣエピタキシ層または第１シリコンカーバイド系半導体層）
１ｓ  Ｎ型基板（第１導電型基板）
２  半導体チップ又はチップ領域
３  Ｎ＋ドレイン領域
４  Ｎ＋ソース領域
５  Ｐ型チャネル領域（Ｐウエル領域、Ｐベース領域または第２導電型領域）
６  Ｐ＋コンタクト領域
７  ゲート絶縁膜
８  ゲート電極（またはゲート電極用ポリシリコン膜）
９  第１層層間絶縁膜
１０  表面シリサイド膜
１１  裏面シリサイド膜
１２  裏面メタル電極膜
１４  第２層層間絶縁膜
１５  コンタクトホール
１６  第１層表面メタル膜
１７  第２層表面メタル膜
１８  ソースメタル電極（ソースパッド）
１９  ゲート引き出しメタル配線
２０  タングステンプラグ
２１  ソース引き出しメタル配線
２２  アクティブセル領域
２３  Ｐ＋エッジターミネーション領域
２４  ゲートメタル電極
３０  ゲート構造
３１  主オリエンテーションフラット
３２  副オリエンテーションフラット
３３  チャネル領域導入用ハードマスク膜
３４  チャネル領域導入用レジスト膜
３５  ダミーゲート
３６  ダミーサイドウォール（ダミーサイドウォール形成用絶縁膜）
３７  Ｐ＋コンタクト領域導入用レジスト膜
３８  高温熱処理用厚膜カーボン膜
３９  高温熱処理用薄膜カーボン膜
４１  ゲート埋め込み用リセス部（カーボン膜の開口または開口パターン）
Ｔ  アクティブセルの単位周期領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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