(57)【特許請求の範囲】
【請求項１】
負荷と接続されるべき出力端子と、
上側電源ラインと前記出力端子の間に設けられたハイサイドトランジスタと、
前記出力端子と下側電源ラインの間に設けられたＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、
前記ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、
前記ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、
前記ハイサイドドライバおよび前記ローサイドドライバを制御するコントローラと、
を備え、
前記ローサイドドライバは、
オン、オフが切りかえ可能に構成され、オン状態にて前記ローサイドトランジスタのゲートに所定の定電流を供給する第１電流源と、
オン、オフが切りかえ可能に構成され、オン状態にて前記ローサイドトランジスタのゲートから所定の定電流を引き抜く第２電流源と、
前記第２電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ローサイドトランジスタのゲートから補助電流を引き抜く第１アシスト回路と、
を含み、
前記コントローラは、前記第１電流源、前記第２電流源および前記第１アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が前記出力端子から本ブリッジ出力回路に吸い込まれる方向に流れる状態で前記出力端子の出力電圧をローレベル電圧からハイレベル電圧に遷移させるとき、（１）前記第１電流源をオフ、前記第１アシスト回路をオンする第１状態となり、その後、（２）前記出力電圧が下側しきい値電圧を超えると、前記第１電流源をオフ、前記第２電流源をオン、前記第１アシスト回路をオフする第２状態に遷移し、
前記コントローラは、前記出力電圧を前記下側しきい値電圧と比較する第１電圧監視部を含むことを特徴とするブリッジ出力回路。
【請求項２】
負荷と接続されるべき出力端子と、
上側電源ラインと前記出力端子の間に設けられたハイサイドトランジスタと、
前記出力端子と下側電源ラインの間に設けられたＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、
前記ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、
前記ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、
前記ハイサイドドライバおよび前記ローサイドドライバを制御するコントローラと、
を備え、
前記ローサイドドライバは、
オン、オフが切りかえ可能に構成され、オン状態にて前記ローサイドトランジスタのゲートに所定の定電流を供給する第１電流源と、
オン、オフが切りかえ可能に構成され、オン状態にて前記ローサイドトランジスタのゲートから所定の定電流を引き抜く第２電流源と、
前記第２電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ローサイドトランジスタのゲートから補助電流を引き抜く第１アシスト回路と、
を含み、
前記コントローラは、前記第１電流源、前記第２電流源および前記第１アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が前記出力端子から本ブリッジ出力回路に吸い込まれる方向に流れる状態で前記出力端子の出力電圧をローレベル電圧からハイレベル電圧に遷移させるとき、（１）前記第１電流源をオフ、前記第１アシスト回路をオンする第１状態となり、その後、（２）前記出力電圧が下側しきい値電圧を超えると、前記第１電流源をオフ、前記第２電流源をオン、前記第１アシスト回路をオフする第２状態に遷移し、
前記ローサイドドライバは、
前記第１電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ローサイドトランジスタのゲートに補助電流を供給する第２アシスト回路をさらに備え、
前記コントローラは、前記第１電流源、前記第２電流源および前記第１アシスト回路に加えて、前記第２アシスト回路のオン、オフ状態を制御するよう構成されることを特徴とするブリッジ出力回路。
【請求項３】
前記第１アシスト回路は、前記ローサイドトランジスタのゲートと前記下側電源ラインの間に設けられた第１スイッチを含み、
前記コントローラは、前記第１スイッチのオン、オフを切りかえることを特徴とする請求項１または２に記載のブリッジ出力回路。
【請求項４】
前記第１アシスト回路は、前記ローサイドトランジスタのゲートと前記下側電源ラインの間に前記第１スイッチと直列に設けられ、かつゲートとドレインが共通に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタをさらに含むことを特徴とする請求項３に記載のブリッジ出力回路。
【請求項５】
前記第１アシスト回路は、前記ローサイドトランジスタのゲートと前記下側電源ラインの間に設けられ、オン、オフが切りかえ可能に構成された電流源を含むことを特徴とする請求項１または２に記載のブリッジ出力回路。
【請求項６】
前記第１電圧監視部は、
ソースが前記下側電源ラインと接続され、ゲートに前記出力電圧が印加されたＮチャンネルＭＯＳＦＥＴである第２トランジスタと、
前記第２トランジスタのドレインと所定の電圧ラインの間に設けられたプルアップ抵抗と、
を含み、前記第２トランジスタのドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号として出力することを特徴とする請求項１に記載のブリッジ出力回路。
【請求項７】
負荷と接続されるべき出力端子と、
上側電源ラインと前記出力端子の間に設けられたＮチャンネルＭＯＳＦＥＴであるハイサイドトランジスタと、
前記出力端子と下側電源ラインの間に設けられたローサイドトランジスタと、
前記ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、
前記ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、
前記ハイサイドドライバおよび前記ローサイドドライバを制御するコントローラと、
を備え、
前記ハイサイドドライバは、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートに所定の定電流を供給する第３電流源と、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートから所定の定電流を引き抜く第４電流源と、
前記第４電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ハイサイドトランジスタのゲートから補助電流を引き抜く第３アシスト回路と、
を含み、
前記コントローラは、前記第３電流源、前記第４電流源および前記第３アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が前記出力端子から前記負荷に吐き出される方向に流れる状態で、前記出力端子の出力電圧をハイレベル電圧からローレベル電圧に遷移させるとき、（１）前記第３電流源をオフ、前記第３アシスト回路をオンする第１状態となり、その後、（２）前記出力電圧が上側しきい値電圧より低くなると、前記第３電流源をオフ、前記第４電流源をオン、前記第３アシスト回路をオフする第２状態に遷移し、
前記コントローラは、前記出力電圧を前記上側しきい値電圧と比較する第２電圧監視部を含むことを特徴とするブリッジ出力回路。
【請求項８】
負荷と接続されるべき出力端子と、
上側電源ラインと前記出力端子の間に設けられたＮチャンネルＭＯＳＦＥＴであるハイサイドトランジスタと、
前記出力端子と下側電源ラインの間に設けられたローサイドトランジスタと、
前記ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、
前記ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、
前記ハイサイドドライバおよび前記ローサイドドライバを制御するコントローラと、
を備え、
前記ハイサイドドライバは、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートに所定の定電流を供給する第３電流源と、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートから所定の定電流を引き抜く第４電流源と、
前記第４電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ハイサイドトランジスタのゲートから補助電流を引き抜く第３アシスト回路と、
を含み、
前記コントローラは、前記第３電流源、前記第４電流源および前記第３アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が前記出力端子から前記負荷に吐き出される方向に流れる状態で、前記出力端子の出力電圧をハイレベル電圧からローレベル電圧に遷移させるとき、（１）前記第３電流源をオフ、前記第３アシスト回路をオンする第１状態となり、その後、（２）前記出力電圧が上側しきい値電圧より低くなると、前記第３電流源をオフ、前記第４電流源をオン、前記第３アシスト回路をオフする第２状態に遷移し、
前記ハイサイドドライバは、
前記第３電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ハイサイドトランジスタのゲートに補助電流を供給する第４アシスト回路をさらに備え、
前記コントローラは、前記第３電流源、前記第４電流源および前記第３アシスト回路に加えて、前記第４アシスト回路のオン、オフ状態を制御するよう構成されることを特徴とするブリッジ出力回路。
【請求項９】
前記第３アシスト回路は、前記ハイサイドトランジスタのゲートと前記出力端子の間に設けられた第２スイッチを含み、
前記コントローラは、前記第２スイッチのオン、オフを切りかえることを特徴とする請求項７または８に記載のブリッジ出力回路。
【請求項１０】
前記第３アシスト回路は、前記ハイサイドトランジスタのゲートと前記出力端子の間に前記第２スイッチと直列に設けられ、かつゲートとドレインが共通に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第３トランジスタをさらに含むことを特徴とする請求項９に記載のブリッジ出力回路。
【請求項１１】
前記第３アシスト回路は、前記ハイサイドトランジスタのゲートと前記出力端子の間に設けられ、オン、オフが切りかえ可能に構成された電流源を含むことを特徴とする請求項７または８に記載のブリッジ出力回路。
【請求項１２】
前記第２電圧監視部は、
ソースが前記上側電源ラインと接続され、ゲートに前記出力電圧が印加されたＰチャンネルＭＯＳＦＥＴである第４トランジスタと、
前記第４トランジスタのドレインと所定の電圧ラインの間に設けられたプルダウン抵抗と、
を含み、前記第４トランジスタのドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号として出力することを特徴とする請求項７に記載のブリッジ出力回路。
【請求項１３】
負荷と接続されるべき出力端子と、
上側電源ラインと前記出力端子の間に設けられたＰチャンネルＭＯＳＦＥＴであるハイサイドトランジスタと、
前記出力端子と下側電源ラインの間に設けられたローサイドトランジスタと、
前記ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、
前記ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、
前記ハイサイドドライバおよび前記ローサイドドライバを制御するコントローラと、
を備え、
前記ハイサイドドライバは、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートに所定の定電流を供給する第５電流源と、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートから所定の定電流を引き抜く第６電流源と、
前記第５電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ハイサイドトランジスタのゲートに補助電流を供給する第５アシスト回路と、
を含み、
前記コントローラは、前記第５電流源、前記第６電流源および前記第５アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が前記出力端子から前記負荷に吐き出される方向に流れる状態で、前記出力端子の出力電圧をハイレベル電圧からローレベル電圧に遷移させるとき、（１）前記第６電流源をオフ、前記第５アシスト回路をオンする第１状態となり、その後、（２）前記出力電圧が上側しきい値電圧より低くなると、前記第６電流源をオフ、前記第５電流源をオン、前記第５アシスト回路をオフする第２状態に遷移し、
前記コントローラは、前記出力電圧を前記上側しきい値電圧と比較する第２電圧監視部を含むことを特徴とするブリッジ出力回路。
【請求項１４】
負荷と接続されるべき出力端子と、
上側電源ラインと前記出力端子の間に設けられたＰチャンネルＭＯＳＦＥＴであるハイサイドトランジスタと、
前記出力端子と下側電源ラインの間に設けられたローサイドトランジスタと、
前記ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、
前記ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、
前記ハイサイドドライバおよび前記ローサイドドライバを制御するコントローラと、
を備え、
前記ハイサイドドライバは、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートに所定の定電流を供給する第５電流源と、
オン、オフが切りかえ可能に構成され、オン状態にて前記ハイサイドトランジスタのゲートから所定の定電流を引き抜く第６電流源と、
前記第５電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ハイサイドトランジスタのゲートに補助電流を供給する第５アシスト回路と、
を含み、
前記コントローラは、前記第５電流源、前記第６電流源および前記第５アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が前記出力端子から前記負荷に吐き出される方向に流れる状態で、前記出力端子の出力電圧をハイレベル電圧からローレベル電圧に遷移させるとき、（１）前記第６電流源をオフ、前記第５アシスト回路をオンする第１状態となり、その後、（２）前記出力電圧が上側しきい値電圧より低くなると、前記第６電流源をオフ、前記第５電流源をオン、前記第５アシスト回路をオフする第２状態に遷移し、
前記ハイサイドドライバは、
前記第６電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態において前記ハイサイドトランジスタのゲートから補助電流を引き抜く第６アシスト回路をさらに備え、
前記コントローラは、前記第５電流源、前記第６電流源および前記第５アシスト回路に加えて、前記第６アシスト回路のオン、オフ状態を制御するよう構成されることを特徴とするブリッジ出力回路。
【請求項１５】
前記第５アシスト回路は、前記ハイサイドトランジスタのゲートと前記上側電源ラインの間に設けられた第３スイッチを含み、
前記コントローラは、前記第３スイッチのオン、オフを切りかえることを特徴とする請求項１３または１４に記載のブリッジ出力回路。
【請求項１６】
前記第５アシスト回路は、前記ハイサイドトランジスタのゲートと前記上側電源ラインの間に前記第３スイッチと直列に設けられ、かつゲートとドレインが共通に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第５トランジスタをさらに含むことを特徴とする請求項１５に記載のブリッジ出力回路。
【請求項１７】
前記第５アシスト回路は、前記ハイサイドトランジスタのゲートと前記上側電源ラインの間に設けられ、オン、オフが切りかえ可能に構成された電流源を含むことを特徴とする請求項１３または１４に記載のブリッジ出力回路。
【請求項１８】
前記第２電圧監視部は、
ソースが前記上側電源ラインと接続され、ゲートに前記出力電圧が印加されたＰチャンネルＭＯＳＦＥＴである第４トランジスタと、
前記第４トランジスタのドレインと所定のライン電圧の間に設けられたプルダウン抵抗と、
を含み、前記第４トランジスタのドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号として出力することを特徴とする請求項１３に記載のブリッジ出力回路。
【請求項１９】
請求項１から１８のいずれかに記載のブリッジ出力回路を備えることを特徴とするモータ駆動装置。
【請求項２０】
モータと、
前記モータを駆動するモータ駆動装置と、
を備え、
前記モータ駆動装置は、請求項１から１８のいずれかに記載のブリッジ出力回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブリッジ形式の出力回路に関する。
【背景技術】
【０００２】
電子回路において、パワートランジスタを用いたハーフブリッジ回路、Ｈブリッジ回路（以下、ブリッジ出力回路と総称する）が多用されている。ブリッジ出力回路は、電源端子と接地端子の間に直列に設けられたハイサイドトランジスタおよびローサイドトランジスタを含む。そして、ハイサイドトランジスタとローサイドトランジスタを、デッドタイムを挟みながら交互にオン、オフすることにより、２つのトランジスタの接続点である出力端子から、負荷に対して電源電圧または接地電圧を繰り返す出力電圧（スイッチング電圧ともいう）を出力する。
【０００３】
ブリッジ出力回路では、スイッチング電圧のスロープの変化速度（スルーレート）が重要となる。一般的にはスルーレートが小さすぎると、スイッチング電圧の波形がなまるため、スルーレートにはある程度の大きさが必要とされる。
【０００４】
一方、スルーレートが大きすぎると、スイッチング電圧に含まれる高調波成分が大きくなる。ブリッジ出力回路が使用される用途によっては、高調波成分が望ましくないノイズとして現れるため、スイッチング電圧のスルーレートをある範囲に納めたいという要求がある。
【０００５】
図１は、本発明者が検討したブリッジ出力回路の構成を示す回路図である。ブリッジ出力回路１００ｒは、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、出力端子Ｐｏ、上側電源ラインＬＶＤＤ、下側電源ラインＬＶＳＳ、コントローラ１０ｒ、ハイサイドドライバ２０ｒ、ローサイドドライバ３０ｒを備える。
【０００６】
ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２は、上側電源ラインＬＶＤＤと下側電源ラインＬＶＳＳの間に順に直列に設けられる。
【０００７】
ローサイドドライバ３０ｒは、ローサイドトランジスタＭ２のゲートに、ハイレベル電圧Ｖ２Ｈまたはローレベル電圧Ｖ２Ｌをとるゲート電圧ＶＧ２を印加する。ローサイドドライバ３０ｒは、第１電流源ＣＳ２Ｄ、第２電流源ＣＳ１Ｄを含む。電流源ＣＳ２Ｄ、電流源ＣＳ１Ｄはそれぞれ、独立にオン、オフが切りかえ可能に構成される。
【０００８】
ローサイドトランジスタＭ２がオフの状態において、電流源ＣＳ２Ｄがオン、電流源ＣＳ１Ｄがオフすると、所定の定電流Ｉ２ＤがローサイドトランジスタＭ２のゲート容量に供給され、ゲート電圧ＶＧ２がハイレベル電圧Ｖ２Ｈに向かって増大し、ローサイドトランジスタＭ２がオンする。
【０００９】
ローサイドトランジスタＭ２がオンの状態において、電流源ＣＳ２Ｄがオフ、電流源ＣＳ１Ｄがオンすると、所定の定電流Ｉ１ＤがローサイドトランジスタＭ２のゲート容量から引き抜かれ、ゲート電圧ＶＧ２がローレベル電圧Ｖ２Ｌに向かって低下し、ローサイドトランジスタＭ２がオフする。
【００１０】
ハイサイドドライバ２０ｒは、ローサイドドライバ３０ｒと同様に構成される。ハイサイドドライバ２０ｒは、ハイサイドトランジスタＭ１のゲートに、ハイレベル電圧Ｖ１Ｈまたはローレベル電圧Ｖ１Ｌをとるゲート電圧ＶＧ１を印加することにより、ハイサイドトランジスタＭ１をスイッチングする。
【００１１】
コントローラ１０ｒは、制御信号ＳＩＮに応じてハイサイドドライバ２０ｒおよびローサイドドライバ３０ｒの電流源のオン、オフ状態を制御する。
【００１２】
図２は、ローサイドトランジスタＭ２の電圧電流特性を示す図である。図３は、図１のブリッジ出力回路１００ｒの動作を示す波形図である。図３には、出力電圧Ｖｏがローレベル電圧ＶＳＳ（０Ｖ）からハイレベル電圧ＶＤＤ（１２Ｖ）に向かって遷移するときの波形が示される。また出力端子Ｐｏには、仮想的な負荷として定電流源が接続されており、ブリッジ出力回路１００ｒが吸い込む方向（シンク）の負荷電流Ｉｏが流れるものとする。初期状態において、ハイサイドトランジスタＭ１はオフ、ローサイドトランジスタＭ２はオンであり、ゲート電圧ＶＧ２はハイレベル電圧Ｖ２Ｈ（５Ｖ）付近である。
【００１３】
時刻ｔ０に制御信号ＳＩＮがローレベルからハイレベルに遷移する。これを契機としてコントローラ１０ｒが電流源ＣＳ２Ｄをオフ、電流源ＣＳ２Ｄをオンすると、電流Ｉ１ＤによってローサイドトランジスタＭ２のゲート容量（Ｃｇｓ＋Ｃｇｄ）が放電され、ゲート電圧ＶＧ２は低下していく（図３の期間Ｔ１）。
【００１４】
そして、ゲート電圧ＶＧ２がある程度まで低下すると、ローサイドトランジスタＭ２のオン抵抗Ｒｏｎが増大し始め、出力電圧Ｖｏ、すなわちドレインソース間電圧Ｖｄｓが増大し始める（期間Ｔ２）。この動作は、図２の線形領域（I）で説明される。
【００１５】
出力電圧Ｖｏのスルーレートは、続くスルーレート制御期間Ｔ３において制御される。この期間Ｔ３において、ＭＯＳＦＥＴは図２の飽和領域（II）で動作する。ドレインソース電流Ｉｄｓが、一定値Ｉｏに保たれるとき、飽和領域（II）では、ドレインソース間電圧Ｖｄｓの変化に対して、ゲート電圧ＶＧは、Ｖｇｓ＝１Ｖ付近の狭い範囲（本明細書において、スルーレート制御領域Ｖｓｌｅｗという）で変化する。
【００１６】
負荷電流Ｉｏが一定のときに、出力電圧Ｖｏを一定の傾きで変化させるためには、ＭＯＳＦＥＴのオン抵抗を一定の傾きで変化させる必要がある。スルーレート制御期間Ｔ３では、出力電圧Ｖｏ（Ｖｄｓ）が一定の傾きで増大する一方、ゲート電圧ＶＧ２はほぼ一定に保たれる。したがって、ハイサイドトランジスタＭ１のゲートドレイン間容量Ｃｇｄが支配的であり、電流Ｉ１Ｄは、ゲートドレイン間容量Ｃｇｄに対して作用することに留意すべきである。
【００１７】
ローサイドドライバ３０の電流源ＣＳ１Ｄが、一定の電流Ｉ１Ｄを生成することにより、ゲート電圧ＶＧ２は、ハイサイドトランジスタＭ１のオン抵抗が一定の傾きで低下するように変化し、その結果、出力電圧Ｖｏを一定の傾きで変化させることができる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００４−１１９０２２号公報
【特許文献２】特開２００５−３０４２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明者は、図１のブリッジ出力回路１００ｒについて検討を行った結果、以下の課題を認識するに至った。
【００２０】
ブリッジ出力回路１００ｒに接続される負荷に応じて、負荷電流Ｉｏの範囲はダイナミックに変動しうる。したがって、図２のＭＯＳＦＥＴの電圧電流特性において、負荷電流Ｉｏが大きい場合（たとえば５００ｍＡ）、スルーレート制御領域Ｖｓｌｅｗは高くなり、負荷電流Ｉｏが小さい場合（たとえば１００ｍＡ）、スルーレート制御領域Ｖｓｌｅｗの低くなる。
【００２１】
図４（ａ）、（ｂ）は、それぞれ負荷電流Ｉｏが５００ｍＡおよび１００ｍＡであるときの、出力電圧Ｖｏとゲート電圧ＶＧ２を示す波形図である。期間Ｔ１の長さは、ゲート電圧ＶＧ２が、初期値であるハイレベル電圧Ｖ２Ｈから、スルーレート制御領域Ｖｓｌｅｗの上限付近に低下するまでの時間である。したがって、負荷電流Ｉｏが小さく、スルーレート制御領域Ｖｓｌｅｗが低くなると、期間Ｔ１、すなわち制御信号ＳＩＮに対する出力電圧Ｖｏの応答遅延が長くなるという問題がある。応答遅延Ｔ１が長くなると、ブリッジ出力回路１００ｒの電力損失が大きくなり、効率が悪化する。なお、この課題を当業者の一般的な技術的認識ととらえてはならず、本発明者が独自に想到したものである。なお、同様の課題は、ハイサイドトランジスタＭ１側においても生じうる。
【００２２】
本発明は係る課題に鑑みてなされたものあり、そのある態様の例示的な目的のひとつは、出力電圧のスルーレートを一定に保ちつつ、制御信号に対する出力電圧の応答遅延を短縮可能なブリッジ出力回路の提供にある。
【課題を解決するための手段】
【００２３】
本発明のある態様は、ブリッジ出力回路に関する。ブリッジ出力回路は、負荷と接続されるべき出力端子と、上側電源ラインと出力端子の間に設けられたハイサイドトランジスタと、出力端子と下側電源ラインの間に設けられたＮチャンネルＭＯＳＦＥＴのローサイドトランジスタと、ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、ハイサイドドライバおよびローサイドドライバを制御するコントローラと、を備える。ローサイドドライバは、オン、オフが切りかえ可能に構成され、オン状態にてローサイドトランジスタのゲートに所定の定電流を供給する第１電流源と、オン、オフが切りかえ可能に構成され、オン状態にてローサイドトランジスタのゲートから所定の定電流を引き抜く第２電流源と、第２電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてローサイドトランジスタのゲートから補助電流を引き抜く第１アシスト回路と、を含む。コントローラは、第１電流源、第２電流源および第１アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が出力端子から本ブリッジ出力回路に吸い込まれる方向に流れる状態で、出力端子の出力電圧をローレベル電圧からハイレベル電圧に遷移させるとき、（１）第１電流源をオフ、第１アシスト回路をオンする第１状態となり、その後、（２）出力電圧が下側しきい値電圧を超えると、第１電流源をオフ、第２電流源をオン、第１アシスト回路をオフする第２状態に遷移する。
【００２４】
コントローラは、スルーレート制御を開始する前段階で第１状態とし、第１アシスト回路によってローサイドトランジスタのゲート電圧を急速に低下させる。そして出力電圧を下側しきい値電圧と比較することにより、ゲート電圧が、スルーレート制御領域まで低下したことを検出する。そして第１アシスト回路をオフし、第１電流源によってゲート電圧を制御することにより、出力電圧を第１電流源が生成する電流量に応じた一定の傾きで変化させることができる。この態様によれば、出力電圧のスルーレートを一定に保ちつつ、制御信号に対する出力電圧の応答遅延を短縮できる。
【００２５】
第１アシスト回路は、ローサイドトランジスタのゲートと下側電源ラインの間に設けられた第１スイッチを含んでもよい。コントローラは、第１スイッチのオン、オフを切りかえてもよい。
【００２６】
第１アシスト回路は、ローサイドトランジスタのゲートと下側電源ラインの間に第１スイッチと直列に設けられ、かつゲートとドレインが共通に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタをさらに含んでもよい。
【００２７】
第１アシスト回路は、ローサイドトランジスタのゲートと下側電源ラインの間に設けられ、オン、オフが切りかえ可能に構成された電流源を含んでもよい。
【００２８】
コントローラは、出力電圧を下側しきい値電圧と比較する第１電圧監視部を含んでもよい。
【００２９】
第１電圧監視部は、ソースが下側電源ラインと接続され、ゲートに出力電圧が印加されたＮチャンネルＭＯＳＦＥＴである第２トランジスタと、第２トランジスタのドレインと所定の電圧ラインの間に設けられたプルアップ抵抗と、を含み、第２トランジスタのドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号として出力してもよい。
【００３０】
ローサイドドライバは、第１電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてローサイドトランジスタのゲートに補助電流を供給する第２アシスト回路をさらに備えてもよい。コントローラは、第１電流源、第２電流源および第１アシスト回路に加えて、第２アシスト回路のオン、オフ状態を制御するよう構成されてもよい。
【００３１】
本発明の別の態様もまた、ブリッジ出力回路である。このブリッジ出力回路は、負荷と接続されるべき出力端子と、上側電源ラインと出力端子の間に設けられたＮチャンネルＭＯＳＦＥＴであるハイサイドトランジスタと、出力端子と下側電源ラインの間に設けられたローサイドトランジスタと、ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、ハイサイドドライバおよびローサイドドライバを制御するコントローラと、を備える。ハイサイドドライバは、オン、オフが切りかえ可能に構成され、オン状態にてハイサイドトランジスタのゲートに所定の定電流を供給する第３電流源と、オン、オフが切りかえ可能に構成され、オン状態にてハイサイドトランジスタのゲートから所定の定電流を引き抜く第４電流源と、第４電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてハイサイドトランジスタのゲートから補助電流を引き抜く第３アシスト回路と、を含む。コントローラは、第３電流源、第４電流源および第３アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が出力端子から負荷に吐き出される方向に流れる状態で、出力端子の出力電圧をハイレベル電圧からローレベル電圧に遷移させるとき、（１）第３電流源をオフ、第３アシスト回路をオンする第１状態となり、その後、（２）出力電圧が上側しきい値電圧より低くなると、第３電流源をオフ、第４電流源をオン、第３アシスト回路をオフする第２状態に遷移する。
【００３２】
コントローラは、スルーレート制御を開始する前段階で第１状態とし、第３アシスト回路によってハイサイドトランジスタのゲート電圧を急速に低下させる。そして出力電圧を上側しきい値電圧と比較することにより、ゲート電圧が、スルーレート制御領域まで上昇したことを検出する。そして第１アシスト回路をオフし、第１電流源によってゲート電圧を制御することにより、出力電圧を第３電流源が生成する電流量に応じた一定の傾きで変化させることができる。この態様によれば、出力電圧のスルーレートを一定に保ちつつ、制御信号に対する出力電圧の応答遅延を短縮できる。
【００３３】
第３アシスト回路は、ハイサイドトランジスタのゲートと出力端子の間に設けられた第２スイッチを含んでもよい。コントローラは、第２スイッチのオン、オフを切りかえてもよい。
【００３４】
第３アシスト回路は、ハイサイドトランジスタのゲートと出力端子の間に第２スイッチと直列に設けられ、かつゲートとドレインが共通に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第３トランジスタをさらに含んでもよい。
【００３５】
第３アシスト回路は、ハイサイドトランジスタのゲートと出力端子の間に設けられ、オン、オフが切りかえ可能に構成された電流源を含んでもよい。
【００３６】
コントローラは、出力電圧を上側しきい値電圧と比較する第２電圧監視部を含んでもよい。
【００３７】
第２電圧監視部は、ソースが上側電源ラインと接続され、ゲートに出力電圧が印加されたＰチャンネルＭＯＳＦＥＴである第４トランジスタと、第４トランジスタのドレインと所定の電圧ラインの間に設けられたプルダウン抵抗と、を含み、第４トランジスタのドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号として出力してもよい。
【００３８】
ハイサイドドライバは、第３電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてハイサイドトランジスタのゲートに補助電流を供給する第４アシスト回路をさらに備えてもよい。コントローラは、第３電流源、第４電流源および第３アシスト回路に加えて、第４アシスト回路のオン、オフ状態を制御するよう構成されてもよい。
【００３９】
本発明のさらに別の態様もまた、ブリッジ出力回路である。このブリッジ出力回路は、負荷と接続されるべき出力端子と、上側電源ラインと出力端子の間に設けられたＰチャンネルＭＯＳＦＥＴであるハイサイドトランジスタと、出力端子と下側電源ラインの間に設けられたローサイドトランジスタと、ハイサイドトランジスタのゲート電圧を制御するハイサイドドライバと、ローサイドトランジスタのゲート電圧を制御するローサイドドライバと、ハイサイドドライバおよびローサイドドライバを制御するコントローラと、を備える。ハイサイドドライバは、オン、オフが切りかえ可能に構成され、オン状態にてハイサイドトランジスタのゲートに所定の定電流を供給する第５電流源と、オン、オフが切りかえ可能に構成され、オン状態にてハイサイドトランジスタのゲートから所定の定電流を引き抜く第６電流源と、第５電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてハイサイドトランジスタのゲートに補助電流を供給する第５アシスト回路と、を含む。コントローラは、第５電流源、第６電流源および第５アシスト回路のオン、オフ状態を制御可能に構成され、負荷電流が出力端子から負荷に吐き出される方向に流れる状態で、出力端子の出力電圧をハイレベル電圧からローレベル電圧に遷移させるとき、（１）第６電流源をオフ、第５アシスト回路をオンする第１状態となり、その後、（２）出力電圧が上側しきい値電圧より低くなると、第６電流源をオフ、第５電流源をオン、第５アシスト回路をオフする第２状態に遷移する。
【００４０】
コントローラは、スルーレート制御を開始する前段階で第１状態とし、第５アシスト回路によってハイサイドトランジスタのゲート電圧を急速に上昇させる。そして出力電圧を上側しきい値電圧と比較することにより、ゲート電圧が、スルーレート制御領域まで上昇したことを検出する。そして第５アシスト回路をオフし、第５電流源によってゲート電圧を制御することにより、出力電圧を第５電流源が生成する電流量に応じた一定の傾きで変化させることができる。この態様によれば、出力電圧のスルーレートを一定に保ちつつ、制御信号に対する出力電圧の応答遅延を短縮できる。
【００４１】
第５アシスト回路は、ハイサイドトランジスタのゲートと上側電源ラインの間に設けられた第３スイッチを含んでもよい。コントローラは、第３スイッチのオン、オフを切りかえてもよい。
【００４２】
第５アシスト回路は、ハイサイドトランジスタのゲートと上側電源ラインの間に第３スイッチと直列に設けられ、かつゲートとドレインが共通に接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第５トランジスタをさらに含んでもよい。
【００４３】
第５アシスト回路は、ハイサイドトランジスタのゲートと上側電源ラインの間に設けられ、オン、オフが切りかえ可能に構成された電流源を含んでもよい。
【００４４】
コントローラは、出力電圧を上側しきい値電圧と比較する第２電圧監視部を含んでもよい。
【００４５】
第２電圧監視部は、ソースが上側電源ラインと接続され、ゲートに出力電圧が印加されたＰチャンネルＭＯＳＦＥＴである第４トランジスタと、第４トランジスタのドレインと所定のライン電圧の間に設けられたプルダウン抵抗と、を含み、第４トランジスタのドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号として出力してもよい。
【００４６】
ハイサイドドライバは、第６電流源とは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてハイサイドトランジスタのゲートから補助電流を引き抜く第６アシスト回路をさらに備えてもよい。コントローラは、第５電流源、第６電流源および第５アシスト回路に加えて、第６アシスト回路のオン、オフ状態を制御するよう構成されてもよい。
【００４７】
本発明の別の態様は、モータ駆動装置に関する。モータ駆動装置は、上述のいずれかのブリッジ出力回路を備える。
【００４８】
本発明の別の態様は、電子機器に関する。電子機器は、モータと、モータを駆動するモータ駆動装置と、を備える。モータ駆動装置は、上述のいずれかのブリッジ出力回路を備える。
【００４９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００５０】
本発明のある態様によれば、出力電圧のスルーレートを一定に保ちつつ、出力電圧が変化し始める時刻の変動を抑制できる。
【図面の簡単な説明】
【００５１】
【図１】本発明者が検討したブリッジ出力回路の構成を示す回路図である。
【図２】ローサイドトランジスタの電圧電流特性を示す図である。
【図３】図１のブリッジ出力回路の動作を示す波形図である。
【図４】図４（ａ）、（ｂ）は、それぞれ負荷電流Ｉｏが５００ｍＡおよび１００ｍＡであるときの、出力電圧とゲート電圧を示す波形図である。
【図５】実施の形態に係るブリッジ出力回路の構成を示す回路図である。
【図６】実施の形態に係るブリッジ出力回路の構成を示す回路図である。
【図７】図７（ａ）、（ｂ）は、第１電圧監視部および第２電圧監視部の構成例を示す回路図である。
【図８】第１遷移時のコントローラの動作を示す波形図である。
【図９】第２遷移時のコントローラの動作を示す波形図である。
【図１０】第３遷移時のコントローラの動作を示す波形図である。
【図１１】第４遷移時のコントローラの動作を示す波形図である。
【図１２】図１２（ａ）は、第１アシスト回路を設けた場合の、図１２（ｂ）は第１アシスト回路を設けない場合の、第１遷移の波形図である。
【図１３】図１３（ａ）、（ｂ）は、実施の形態に係るブリッジ出力回路を備えるモータ駆動装置の構成を示す回路図である。
【図１４】図１４（ａ）〜（ｃ）は、図１３のモータ駆動装置を用いた電子機器の構成を示す図である。
【図１５】第１の変形例に係るブリッジ出力回路の構成を示す回路図である。
【図１６】図１６（ａ）〜（ｃ）は、第１アシスト回路、第３アシスト回路、第５アシスト回路の変形例を示す回路図である。
【発明を実施するための形態】
【００５２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００５３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００５４】
図５および図６は、実施の形態に係るブリッジ出力回路１００ａの構成を示す回路図である。ブリッジ出力回路１００ａは、制御信号ＳＩＮを受け、そのレベルに応じた電圧レベルを有する出力電圧Ｖｏを出力端子Ｐｏから出力する。本実施の形態では、制御信号ＳＩＮがハイレベルのとき、出力電圧Ｖｏはハイレベル電圧ＶＤＤ１（たとえば１２Ｖ）をとり、制御信号ＳＩＮがローレベルのとき、出力信号ＳＯＵＴは接地電圧ＶＳＳ（たとえば０Ｖ）をとる。
【００５５】
ブリッジ出力回路１００ａは、出力端子Ｐｏ、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、ハイサイドドライバ２０、ローサイドドライバ３０、コントローラ１０を備える。
出力端子Ｐｏには、図示しない負荷が接続される。ハイサイドトランジスタＭ１はＮチャンネルＭＯＳＦＥＴであり、電源電圧ＶＤＤ１が供給される上側電源ラインＬＶＤＤ１と出力端子Ｐｏの間に設けられる。ローサイドトランジスタＭ２はＮチャンネルＭＯＳＦＥＴであり、出力端子Ｐｏと接地電圧ＶＳＳが供給される下側電源ラインＬＶＳＳの間に設けられる。
【００５６】
ハイサイドドライバ２０は、ハイサイドトランジスタＭ１のゲート電圧ＶＧ１を制御する。具体的には、ハイサイドドライバ２０は、ハイサイドトランジスタＭ１をオンするときハイレベル電圧ＶＤＤ３（たとえば１７Ｖ）を出力し、ハイサイドトランジスタＭ１をオフするとき、ローレベル電圧（たとえば出力電圧Ｖｏ）を出力する。
【００５７】
ローサイドドライバ３０は、ローサイドトランジスタＭ２のゲート電圧ＶＧ２を制御する。具体的には、ローサイドドライバ３０は、ローサイドトランジスタＭ２をオンするときハイレベル電圧ＶＤＤ２（たとえば５Ｖ）を出力し、ローサイドトランジスタＭ２をオフするとき、ローレベル電圧ＶＳＳ（たとえば接地電圧）を出力する。
【００５８】
コントローラ１０は、制御信号ＳＩＮに応じてハイサイドドライバ２０およびローサイドドライバ３０を制御する。
【００５９】
続いて図５を参照し、ローサイドドライバ３０の構成を説明する。ローサイドドライバ３０は、第１電流源ＣＳ２Ｄ、第２電流源ＣＳ１Ｄ、第１アシスト回路３２、第２アシスト回路３４を含む。
【００６０】
第１電流源ＣＳ２Ｄは、オン、オフが切りかえ可能に構成され、オン状態にてローサイドトランジスタＭ２のゲートに所定の定電流Ｉ２Ｄを供給する。第２電流源ＣＳ１Ｄは、オン、オフが切りかえ可能に構成され、オン状態にてローサイドトランジスタＭ２のゲートから所定の定電流Ｉ１Ｄを引き抜く。
【００６１】
第１アシスト回路３２は、第２電流源ＣＳ１Ｄとは別に設けられ、オン、オフが切りかえ可能に構成される。第１アシスト回路３２は、オン状態においてローサイドトランジスタＭ２のゲートから補助電流Ｉ１Ｄ’を引き抜く。補助電流Ｉ１Ｄ’の量は、第２電流源ＣＳ１Ｄの電流量Ｉ１Ｄよりも大きいことが好ましい。
【００６２】
たとえば第１アシスト回路３２は、ローサイドトランジスタＭ２のゲートと下側電源ラインＬＶＳＳの間に設けられた第１スイッチＳＷ１Ｄを含む。コントローラ１０は、第１スイッチＳＷ１Ｄのオン、オフを切りかえる。第１スイッチＳＷ１Ｄがオンすると、ローサイドトランジスタＭ２のゲートの電荷を、第１スイッチＳＷ１Ｄを経由して放電することができる。
【００６３】
図５の第１アシスト回路３２は、ローサイドトランジスタＭ２のゲートと下側電源ラインＬＶＳＳの間に、第１スイッチＳＷ１Ｄと直列に設けられたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタＭ１Ｄをさらに含む。第１トランジスタＭ１Ｄのゲートドレインは共通に接続される。
【００６４】
この構成では、第１スイッチＳＷ１Ｄのオン状態において、第１トランジスタＭ１Ｄの特性に応じた補助電流Ｉ１Ｄ’を生成できる。なお第１スイッチＳＷ１Ｄと第１トランジスタＭ１Ｄは入れかえてもよい。
【００６５】
第２アシスト回路３４は、第１電流源ＣＳ２Ｄとは別に設けられ、オン、オフが切りかえ可能に構成される。第２アシスト回路３４は、オン状態においてローサイドトランジスタＭ２のゲートに補助電流Ｉ２Ｄ’を供給する。たとえば第２アシスト回路３４は、スイッチＳＷ２ＤおよびトランジスタＭ２Ｄを含む。
【００６６】
コントローラ１０は、第１電流源ＣＳ２Ｄ、第２電流源ＣＳ１Ｄおよび第１アシスト回路３２、第２アシスト回路３４のオン、オフ状態を制御する。
【００６７】
続いて図６を参照し、ハイサイドドライバ２０の構成を説明する。
ハイサイドドライバ２０は、第３電流源ＣＳ２Ｕ、第４電流源ＣＳ１Ｕ、第３アシスト回路２２、第４アシスト回路２４を含む。
【００６８】
第３電流源ＣＳ２Ｕはオン、オフが切りかえ可能に構成され、オン状態にてハイサイドトランジスタＭ１のゲートに所定の定電流Ｉ２Ｕを供給する。第４電流源ＣＳ１Ｕは、オン、オフが切りかえ可能に構成され、オン状態にてハイサイドトランジスタＭ１のゲートから所定の定電流Ｉ１Ｕを引き抜く。
【００６９】
第３アシスト回路２２は、第４電流源ＣＳ１Ｕとは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてハイサイドトランジスタＭ１のゲートから補助電流Ｉ１Ｕ’を引き抜く。補助電流Ｉ１Ｕ’の量は、第４電流源ＣＳ１Ｕの電流量Ｉ１Ｕよりも大きいことが好ましい。
【００７０】
第３アシスト回路２２は、第２スイッチＳＷ１Ｕおよび第３トランジスタＭ１Ｕを含み、図５の第１アシスト回路３２と同様に構成される。
【００７１】
第４アシスト回路２４は、第３電流源ＣＳ２Ｕとは別に設けられ、オン、オフが切りかえ可能に構成され、オン状態においてハイサイドトランジスタＭ１のゲートに補助電流１２Ｕ’を供給する。第４アシスト回路２４は、スイッチＳＷ２ＵおよびトランジスタＭ２Ｕを含み、図５の第２アシスト回路３４と同様に構成される。
【００７２】
コントローラ１０は、第３電流源ＣＳ２Ｕ、第４電流源ＣＳ１Ｕおよび第３アシスト回路２２、第４アシスト回路２４のオン、オフ状態を制御可能に構成される。
【００７３】
続いてコントローラ１０の構成を説明する。コントローラ１０は、ロジック部１２、第１電圧監視部１４、第２電圧監視部１６を含む。
【００７４】
第１電圧監視部１４は、出力電圧Ｖｏを所定の下側しきい値電圧ＶＴＨＬと比較する。しきい値電圧ＶＴＨＬには、出力電圧Ｖｏのスルーレート制御を行う電圧範囲の下限に設定される。たとえばしきい値電圧ＶＴＨＬは、１．５Ｖ程度である。
【００７５】
第２電圧監視部１６は、出力電圧Ｖｏを上側しきい値電圧ＶＴＨＨと比較する。しきい値電圧ＶＴＨＬには、出力電圧Ｖｏのスルーレート制御を行う電圧範囲の上限に設定される。たとえばしきい値電圧ＶＴＨＬは、１０．５Ｖ程度である。
【００７６】
図７（ａ）、（ｂ）は、第１電圧監視部１４および第２電圧監視部１６の構成例を示す回路図である。図７（ａ）の第１電圧監視部１４は、第２トランジスタＭ１２およびプルアップ抵抗Ｒ１１を含む。第２トランジスタＭ１２はＮチャンネルＭＯＳＦＥＴであり、そのソースは下側電源ラインＬＶＳＳと接続され、ゲートには出力電圧Ｖｏが印加される。プルアップ抵抗Ｒ１１は、第２トランジスタＭ１２のドレインと所定の電圧ライン（たとえばＬＶＤＤ２）の間に設けられる。
【００７７】
第１電圧監視部１４は、第２トランジスタＭ１２のドレイン電圧に応じた信号を、電圧比較の結果を示す検出信号Ｓ１として出力する。検出信号Ｓ１は、Ｖｏ＜ＶＴＨＬのとき第１レベル（たとえばローレベル）、Ｖｏ＞ＶＴＨＬのとき第２レベル（たとえばハイレベル）をとる。なお、ハイレベルとローレベルの割り当ては設計事項である。インバータＩＮＶ１は、ドレイン電圧を反転し、検出信号Ｓ１を生成する。
【００７８】
図７（ａ）の第１電圧監視部１４では、ＭＯＳＦＥＴのゲートソース間しきい値電圧Ｖｔｈが、しきい値電圧ＶＴＨＬとなる。
【００７９】
図７（ｂ）の第２電圧監視部１６は、第４トランジスタＭ１４およびプルダウン抵抗Ｒ１２を含む。第４トランジスタＭ１４はＰチャンネルＭＯＳＦＥＴであり、そのソースは上側電源ラインＬＶＤＤ１と接続され、ゲートには出力電圧Ｖｏが印加される。プルダウン抵抗Ｒ１２は、第４トランジスタＭ１４のドレインと所定の電圧ライン（たとえばＬＶＳＳ）の間に設けられる。第２電圧監視部１６は、第４トランジスタ（Ｍ１４）のドレイン電圧に応した信号を、電圧比較の結果を示す検出信号Ｓ２として出力する。検出信号Ｓ２は、Ｖｏ＜ＶＴＨＨのとき第１レベル（たとえばローレベル）、Ｖｏ＞ＶＴＨＨのとき第２レベル（たとえばハイレベル）をとる。なお、ハイレベルとローレベルの割り当ては設計事項である。インバータＩＮＶ２は、ドレイン電圧を反転し、検出信号Ｓ２を生成する。
【００８０】
図７（ｂ）の第２電圧監視部１６では、ＶＤＤ１−Ｖｔｈが、しきい値電圧ＶＴＨＨとなる。ここでＶｔｈはＭＯＳＦＥＴのゲートソース間しきい値電圧である。
【００８１】
なお、第１電圧監視部１４および第２電圧監視部１６を、差動アンプを含む電圧コンパレータで構成してもよい。
【００８２】
ロジック部１２は、制御信号ＳＩＮおよび検出信号Ｓ１、Ｓ２にもとづいて、ハイサイドドライバ２０およびローサイドドライバ３０を制御する。
【００８３】
以上がブリッジ出力回路１００ａの構成である。続いてその動作を説明する。
【００８４】
出力端子Ｐｏにモータなどの誘導性負荷が接続される場合、（１）負荷電流Ｉｏが負荷からブリッジ出力回路１００ａの内部に吸い込まれるシンク状態と、（２）負荷電流Ｉｏが負荷に向かって吐き出されるソース状態と、が存在する。また、それぞれの状態において、（ａ）制御信号ＳＩＮがローレベルからハイレベルに遷移する場合、（ｂ）制御信号ＳＩＮがハイレベルからローレベルに遷移する場合が存在する。したがって、コントローラ１０には、以下の４つの状態遷移が存在する。
第１遷移：  シンク状態で制御信号ＳＩＮがローレベルからハイレベルに遷移
第２遷移：  ソース状態で制御信号ＳＩＮがローレベルからハイレベルに遷移
第３遷移：  ソース状態で制御信号ＳＩＮがハイレベルからローレベルに遷移
第２遷移：  シンク状態で制御信号ＳＩＮがハイレベルからローレベルに遷移
【００８５】
（第１遷移）
図８は、第１遷移時のコントローラ１０の動作を示す波形図である。
初期状態φ０において、ゲート電圧ＶＧ１がローレベル電圧Ｖｏであり、ハイサイドトランジスタＭ１がオフしている。またゲート電圧ＶＧ２がハイレベル電圧ＶＤＤ２であり、ローサイドトランジスタＭ２がオンである。初期状態φ０において、コントローラ１０は、ゲート電圧ＶＧ２をハイレベルに保つために、第１電流源ＣＳ２ＤおよびスイッチＳＷ２Ｄをオンしている。図８〜図１１において、ハイレベルであってもローレベルであってもよい（冗長な）信号を破線で示す。
【００８６】
時刻ｔ０に制御信号ＳＩＮがハイレベルに遷移すると、コントローラ１０は、第１電流源ＣＳ２ＤおよびスイッチＳＷ２Ｄをオフし、第１状態φ１に遷移する。第１状態φ１において、コントローラ１０は、第２電流源ＣＳ１Ｄおよび第１スイッチＳＷ１Ｄをオンする。なお、第２電流源ＣＳ１Ｄはオフでもよい。
【００８７】
第１状態φ１において、ローサイドトランジスタＭ２のゲートからは、主として第１アシスト回路３２によって電流ＩＤ１’が引き抜かれ、ゲート電圧ＶＧ２が低下していく。そして、出力電圧Ｖｏが上昇し始める。
【００８８】
時刻ｔ１に、Ｖｏ＞ＶＴＨＬとなると、検出信号Ｓ１がハイレベルに遷移し、第２状態φ２に遷移する。第２状態φ２では、コントローラ１０は、第１スイッチＳＷ１Ｄ（第１アシスト回路３２）をオフする。その結果、ローサイドトランジスタＭ２のゲート電圧ＶＧ２は、第２電流源ＣＳ１Ｄが生成する電流Ｉ１Ｄによって制御される（スルーレート制御）。その結果、出力電圧Ｖｏが一定の傾きで上昇する。スルーレート制御が行われる期間には、ハッチングが付される。
【００８９】
時刻ｔ２に、ローサイドトランジスタＭ２が完全にオフしたことが検出されると、それを契機としてデッドタイムＤＴに遷移する。デッドタイムＤＴの間、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２がオフとされる。デッドタイムＤＴの間、負荷電流ＩｏはハイサイドトランジスタＭ１のボディダイオードに流れ、出力電圧Ｖｏは、ＶＤＤ１＋Ｖｆ付近となる。Ｖｆは、ボディダイオードの順方向電圧である。
【００９０】
デッドタイムＤＴ経過後の時刻ｔ３に、コントローラ１０は、第３状態φ３となる。第３状態φ３において、コントローラ１０は、第３電流源ＣＳ２ＵおよびスイッチＳＷ２Ｕをオンし、ハイサイドトランジスタＭ１のゲートソース間電圧Ｖｇｓ１を増大させる。その結果、ハイサイドトランジスタＭ１がオンする。
【００９１】
（第２遷移）
図９は、第２遷移時のコントローラ１０の動作を示す波形図である。
初期状態φ０：  ゲート電圧ＶＧ１がローレベル電圧Ｖｏであり、ハイサイドトランジスタＭ１がオフしている。またゲート電圧ＶＧ２がハイレベル電圧ＶＤＤ２であり、ローサイドトランジスタＭ２がオンである。
初期状態φ０において、コントローラ１０は、ゲート電圧ＶＧ２をハイレベルに保つために、第１電流源ＣＳ２ＤおよびスイッチＳＷ２Ｄをオンしている。
【００９２】
時刻ｔ０に制御信号ＳＩＮがハイレベルに遷移すると、コントローラ１０は、第１電流源ＣＳ２ＤおよびスイッチＳＷ２Ｄをオフし、第１状態φ１に遷移する。第１状態φ１において、コントローラ１０は、第２電流源ＣＳ１Ｄおよび第１スイッチＳＷ１Ｄをオンする。なお、第２電流源ＣＳ１Ｄはオフでもよい。
【００９３】
第１状態φ１において、ローサイドトランジスタＭ２のゲートからは、主として第１アシスト回路３２によって電流ＩＤ１’が引き抜かれ、ゲート電圧ＶＧ２が低下していく。このとき出力電圧Ｖｏは、ローレベル電圧を維持し続ける。
【００９４】
時刻ｔ１に、ローサイドトランジスタＭ２が完全にオフしたことが検出されると、デッドタイムＤＴに遷移する。デッドタイムＤＴでは、ローサイドトランジスタＭ２のボディダイオードに負荷電流Ｉｏが流れ、その結果出力電圧Ｖｏは−Ｖｆとなる。Ｖｆはボディダイオードの順方向電圧である。
【００９５】
デッドタイムＤＴ経過後の時刻ｔ２に、第２状態φ２に遷移する。第２状態φ２となると、第３電流源ＣＳ２Ｕがオンする。これにより、ハイサイドトランジスタＭ１のゲート電圧ＶＧ１とソース電圧（出力電圧Ｖｏ）の電位差、つまりハイサイドトランジスタＭ１のゲートソース間電圧Ｖｇｓ１が、電流Ｉ２Ｕによって制御される（スルーレート制御）。その結果、出力電圧Ｖｏが一定の傾きで上昇する。スルーレート制御が行われる期間には、ハッチングが付される。
【００９６】
時刻ｔ３に出力電圧Ｖｏがしきい値電圧ＶＴＨＨを超えると、検出信号Ｓ２がハイレベルとなり、第３状態φ３に遷移する。第３状態φ３では、コントローラ１０は第４アシスト回路２４（スイッチＳＷ２Ｕ）をオン状態とし、ゲート電圧ＶＧ１を急速に上昇させる。
【００９７】
（第３遷移）
図１０は、第３遷移時のコントローラ１０の動作を示す波形図である。
初期状態φ０において、ゲート電圧ＶＧ１がハイレベル電圧ＶＤＤ１であり、ハイサイドトランジスタＭ１がオンしている。またゲート電圧ＶＧ２がローレベル電圧ＶＳＳであり、ローサイドトランジスタＭ２がオフである。初期状態φ０において、コントローラ１０は、ゲート電圧ＶＧ１をハイレベルに保つために、第３電流源ＣＳ２ＵおよびスイッチＳＷ２Ｕをオンしている。
【００９８】
時刻ｔ０に制御信号ＳＩＮがローレベルに遷移すると、コントローラ１０は、第３電流源ＣＳ２ＵおよびスイッチＳＷ２Ｕをオフし、第１状態φ１に遷移する。第１状態φ１において、コントローラ１０は、第４電流源ＣＳ１Ｕおよび第２スイッチＳＷ１Ｕをオンする。なお、第４電流源ＣＳ１Ｕはオフでもよい。
【００９９】
第１状態φ１において、ハイサイドトランジスタＭ１のゲートからは、主として第３アシスト回路２２によって電流ＩＵ１’が引き抜かれ、ゲート電圧ＶＧ１が低下していく。そして、出力電圧Ｖｏが低下し始める。
【０１００】
時刻ｔ１に、Ｖｏ＜ＶＴＨＨとなると、検出信号Ｓ２がローレベルに遷移し、第２状態φ２に遷移する。第２状態φ２では、コントローラ１０は、第２スイッチＳＷ１Ｕ（第３アシスト回路２２）をオフする。その結果、ハイサイドトランジスタＭ１のゲートソース間電圧Ｖｇｓ１は、第４電流源ＣＳ１Ｕが生成する電流Ｉ１Ｕによって制御される（スルーレート制御）。その結果、出力電圧Ｖｏが一定の傾きで低下する。スルーレート制御が行われる期間には、ハッチングが付される。
【０１０１】
時刻ｔ２に、ハイサイドトランジスタＭ１が完全にオフしたことが検出されると、それを契機としてデッドタイムＤＴに遷移する。デッドタイムＤＴの間、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２がオフとされる。デッドタイムＤＴの間、負荷電流ＩｏはローサイドトランジスタＭ２のボディダイオードに流れ、出力電圧Ｖｏは、−Ｖｆ付近となる。Ｖｆは、ボディダイオードの順方向電圧である。
【０１０２】
デッドタイムＤＴ経過後の時刻ｔ３に、コントローラ１０は、第３状態φ３となる。第３状態φ３において、コントローラ１０は、第３電流源ＣＳ２ＵおよびスイッチＳＷ２Ｕをオンし、ローサイドトランジスタＭ２のゲート電圧ＶＧ２を上昇させる。その結果、ローサイドトランジスタＭ２がオンする。
【０１０３】
（第４遷移）
図１１は、第４遷移時のコントローラ１０の動作を示す波形図である。
初期状態φ０において、ゲート電圧ＶＧ１がハイレベル電圧ＶＤＤ１であり、ハイサイドトランジスタＭ１がオンしている。またゲート電圧ＶＧ２がローレベル電圧ＶＳＳであり、ローサイドトランジスタＭ２がオフである。初期状態φ０において、コントローラ１０は、ゲート電圧ＶＧ１をハイレベルに保つために、第３電流源ＣＳ２ＵおよびスイッチＳＷ２Ｕをオンしている。
【０１０４】
時刻ｔ０に制御信号ＳＩＮがローレベルに遷移すると、コントローラ１０は、第３電流源ＣＳ２ＵおよびスイッチＳＷ２Ｕをオフし、第１状態φ１に遷移する。第１状態φ１において、コントローラ１０は、第４電流源ＣＳ１Ｕおよび第２スイッチＳＷ１Ｕをオンする。なお、第４電流源ＣＳ１Ｕはオフでもよい。
【０１０５】
第１状態φ１において、ハイサイドトランジスタＭ１のゲートからは、主として第３アシスト回路２２によって電流ＩＵ１’が引き抜かれ、ゲート電圧ＶＧ１が低下していく。このとき出力電圧Ｖｏは、ハイレベル電圧１２Ｖを維持し続ける。
【０１０６】
時刻ｔ１に、ハイサイドトランジスタＭ１が完全にオフしたことが検出されると、デッドタイムＤＴに遷移する。デッドタイムＤＴでは、ハイサイドトランジスタＭ１のボディダイオードに負荷電流Ｉｏが流れ、その結果出力電圧ＶｏはＶＤＤ１＋Ｖｆ付近となる。Ｖｆはボディダイオードの順方向電圧である。
【０１０７】
デッドタイムＤＴ経過後の時刻ｔ２に、第２状態φ２に遷移する。第２状態φ２となると、第１電流源ＣＳ２Ｄがオンする。これにより、ゲート電圧ＶＧ２が、電流Ｉ２Ｄによって制御される（スルーレート制御）。その結果、出力電圧Ｖｏが一定の傾きで低下する。スルーレート制御が行われる期間には、ハッチングが付される。
【０１０８】
時刻ｔ３に出力電圧Ｖｏがしきい値電圧ＶＴＨＬより低くなると、検出信号Ｓ１がローレベルとなり、第３状態φ３に遷移する。第３状態φ３では、コントローラ１０は第２アシスト回路３４（スイッチＳＷ２Ｄ）をオン状態とし、ゲート電圧ＶＧ２を急速に上昇させる。
【０１０９】
以上がブリッジ出力回路１００ａの動作である。
このブリッジ出力回路１００ａによれば、図８に示す第１遷移の第１状態φ１において、第１アシスト回路３２をオンすることにより、ゲート電圧ＶＧ２を高速に低下させることができる。その結果、制御信号ＳＩＮがハイレベルに遷移してから、出力電圧Ｖｏが増大し始めるまでの時間を短縮できる。図１２（ａ）は、第１アシスト回路３２を設けた場合の、図１２（ｂ）は第１アシスト回路３２を設けない場合の、第１遷移の波形図である。第１アシスト回路３２を設けることにより期間Ｔ１が短縮され、その結果、出力電圧Ｖｏのスルーレートは一定に保ちつつ、出力電圧が変化し始めるまでの時間を短縮できる。
【０１１０】
同様に、このブリッジ出力回路１００ａによれば、図１０に示す第３遷移の第１状態φ１において、第３アシスト回路２２をオンすることにより、ゲート電圧ＶＧ１を高速に低下させることができる。その結果、制御信号ＳＩＮがローレベルに遷移してから、出力電圧Ｖｏが低下し始めるまでの時間を短縮できる。
【０１１１】
続いて、ブリッジ出力回路１００の用途を説明する。
図１３（ａ）、（ｂ）は、実施の形態に係るブリッジ出力回路を備えるモータ駆動装置の構成を示す回路図である。
【０１１２】
図１３（ａ）のモータ駆動装置２００ａはハーフブリッジ構成であり、電流検出回路２０２、ＰＷＭコントローラ２０４およびブリッジ出力回路１００ａを備える。
駆動対象のモータ２０１はたとえばボイスコイルモータである。検出抵抗Ｒｓは、モータ２０１と直列に設けられ、その両端間にはモータ２０１のコイルに流れる電流に比例した電圧降下（検出電圧）Ｖｓが発生する。電流検出回路２０２は、検出電圧Ｖｓを増幅する。ＰＷＭコントローラ２０４は、電流検出回路２０２から検出電圧Ｖｓ’を受け、検出電圧Ｖｓ’が所定の目標値と一致するようにデューティ比が調節されるパルス幅変調（ＰＷＭ）信号を生成する。ＰＷＭコントローラ２０４は、ＰＷＭ信号に応じた制御信号ＳＩＮを、ブリッジ出力回路１００ａに供給する。
【０１１３】
図１３（ｂ）のモータ駆動装置２００ｂはフルブリッジ構成（ＢＴＬ：Bridged Transless）であり、電流検出回路２０２、ＰＷＭコントローラ２０４および２つのブリッジ出力回路１００ａを備える。
【０１１４】
図１３（ａ）、（ｂ）のモータ駆動装置３００ａ、ｂによれば、モータ２０１に印加される駆動電圧Ｖｏ（Ｖｏ＋，Ｖｏ−）の傾き（スルーレート）を所望の値に設定できるため、高周波ノイズの発生を抑制できる。また、制御信号ＳＩＮの変化から、駆動電圧Ｖｏが変化するまでの遅延が小さいため、電力損失を低減し、高効率でモータ２０１を駆動できる。
【０１１５】
図１４（ａ）〜（ｃ）は、図１３のモータ駆動装置２００を用いた電子機器の構成を示す図である。
図１４（ａ）の電子機器は、ハードディスク装置５００である。ハードディスク装置５００は、磁気ディスク５０２と、ヘッド５０４、アーム５０６を備える。ヘッド５０４は、磁気ディスク５０２にデータを書き込み、読み出すために設けられる。ヘッド５０４は、アーム５０６の先端に取り付けられており、アーム５０６の位置を変化させることにより、ヘッド５０４と磁気ディスク５０２の相対的な位置関係が制御される。モータ２０１は、アーム５０６を稼働するために設けられる。モータ駆動装置２００は、ボイスコイルモータ２０１を制御する。
【０１１６】
図１４（ｂ）の電子機器は、デジタルスチルカメラやデジタルビデオカメラ、携帯電話端末など、撮像機能付きデバイス６００である。デバイス６００は、撮像素子６０２、オートフォーカス用レンズ６０４を備える。ボイスコイルモータ２０１は、オートフォーカス用レンズ６０４の位置決めを行う。オートフォーカス用レンズの他、手ぶれ補正用のレンズの駆動にモータ駆動装置２００を用いてもよい。
【０１１７】
図１４（ｃ）の電子機器は、プリンタ７００である。プリンタ７００は、ヘッド７０２、ガイドレール７０４を備える。ヘッド７０２は、ガイドレール７０４に沿って位置決め可能に支持されている。ボイスコイルモータ２０１は、ヘッド７０２の位置を制御する。モータ駆動装置２００は、ボイスコイルモータ２０１を制御する。ヘッド駆動用のほか、用紙送り機構用のモータの駆動に、モータ駆動装置２００を用いてもよい。
【０１１８】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【０１１９】
（変形例１）
ハイサイドトランジスタＭ１はＰチャンネルＭＯＳＦＥＴであってもよい。
図１５は、第１の変形例に係るブリッジ出力回路１００ｂの構成を示す回路図である。ハイサイドトランジスタＭ１はＰチャンネルＭＯＳＦＥＴである。図１５のハイサイドドライバ４０は、第３電流源ＣＳ２Ｕ、第４電流源ＣＳ１Ｕ、第５アシスト回路４２、第６アシスト回路４４を含む。図１５の第５アシスト回路４２および第６アシスト回路４４はそれぞれ、図６の第３アシスト回路２２および第４アシスト回路２４に対応する。この変形例によれば、ブリッジ出力回路１００ａと同様の効果を得ることができる。
【０１２０】
（変形例２）
アシスト回路２２、３２、４２の構成は、上述のそれには限定されない。図１６（ａ）〜（ｃ）は、第１アシスト回路３２、第３アシスト回路２２、第５アシスト回路４２の変形例を示す回路図である。第１アシスト回路３２は、オン、オフが切りかえ可能に構成された電流源ＣＳ３を含む。第１スイッチＳＷ１Ｄは、電流源ＣＳ３に内蔵されてもよい。図１６（ｂ）、（ｃ）に示すように、第３アシスト回路２２、第５アシスト回路４２についても同様の変形例が存在する。
【０１２１】
（変形例３）
第１アシスト回路３２は、第１トランジスタＭ１Ｄや電流源ＣＳ３を設けず、スイッチＳＷ１Ｄのみで構成してもよい。同様に、第３アシスト回路２２は第２スイッチＳＷ１Ｕのみで、第５アシスト回路４２は第３スイッチＳＷ２Ｕのみで構成してもよい。
【０１２２】
（変形例４）
実施の形態では、駆動対象のモータがボイスコイルモータである場合を説明したが、モータ駆動装置２００の用途はそれには限定されず、スピンドルモータなど、その他のモータの駆動に利用できる。また、モータ２０１の制御方式は電流検出にもとづくフィードバックに限定されず、逆起電力の検出にもとづくフィードバック制御であってもよいし、オープンループ制御であってもよい。
【０１２３】
さらにブリッジ出力回路１００の用途はモータ駆動装置３００には限定されない。たとえばブリッジ出力回路１００は、スイッチングレギュレータ、放電灯の点灯用インバータ、デジタルオーディオアンプなどに好適に利用できる。
【０１２４】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１２５】
ＬＶＤＤ…上側電源ライン、ＬＶＳＳ…下側電源ライン、１００…ブリッジ出力回路、Ｍ１…ハイサイドトランジスタ、Ｍ２…ローサイドトランジスタ、Ｐｏ…出力端子、１０…コントローラ、１２…ロジック部、２０…ハイサイドドライバ、３０…ローサイドドライバ、４０…ハイサイドドライバ、ＶＧ１，ＶＧ２…ゲート電圧、ＣＳ２Ｄ…第１電流源、ＣＳ１Ｄ…第２電流源、３２…第１アシスト回路、ＳＷ１Ｄ…第１スイッチ、Ｍ１Ｄ…第１トランジスタ、ＣＳ３…電流源、１４…第１電圧監視部、Ｍ１２…第２トランジスタ、Ｒ１１…プルアップ抵抗、３４…第２アシスト回路、ＣＳ２Ｕ…第３電流源、ＣＳ１Ｕ…第４電流源、２２…第３アシスト回路、ＳＷ１Ｕ…第２スイッチ、Ｍ１Ｕ…第３トランジスタ、ＣＳ６…電流源、１６…第２電圧監視部、Ｍ１４…第４トランジスタ、Ｒ１２…プルダウン抵抗、２４…第４アシスト回路、ＣＳ２Ｕ…第５電流源、ＣＳ１Ｕ…第６電流源、４２…第５アシスト回路、４４…第６アシスト回路、ＳＷ２Ｕ…第３スイッチ、Ｍ２Ｕ…第５トランジスタ、ＣＳ９…電流源、２００…モータ駆動装置、２０１…モータ、２０２…電流検出回路、２０４…ＰＷＭコントローラ。
【図１】
0005961042.tif 000002
【図２】
0005961042.tif 000003
【図３】
0005961042.tif 000004
【図４】
0005961042.tif 000005
【図５】
0005961042.tif 000006
【図６】
0005961042.tif 000007
【図７】
0005961042.tif 000008
【図８】
0005961042.tif 000009
【図９】
0005961042.tif 000010
【図１０】
0005961042.tif 000011
【図１１】
0005961042.tif 000012
【図１２】
0005961042.tif 000013
【図１３】
0005961042.tif 000014
【図１４】
0005961042.tif 000015
【図１５】
0005961042.tif 000016
【図１６】
0005961042.tif 000017