(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する量子化器と、
前記量子化器で量子化された信号を前記入力信号に帰還させる帰還回路と、
前記積分器で積分された信号のレベルを所定値と大小比較し、所定値以内の場合に前記量子化器における前記ゼロレベルの挿入を許可することでパルス幅を固定とし、前記所定値を超える場合に前記量子化器における前記ゼロレベルの挿入を禁止することでパルス幅を変化させる制御部と、
を備えることを特徴とする信号変調回路。
【請求項２】
請求項１記載の信号変調回路において、
前記量子化器は、リセット端子を備えるフリップフロップであり、
前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、
前記制御部は、前記積分器で積分された信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しない
ことを特徴とする信号変調回路。
【請求項３】
クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号の位相を反転する位相反転回路と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第１量子化器と、
前記位相反転回路で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第２量子化器と、
前記第１量子化器で量子化された信号と前記第２量子化器で量子化された信号を合成するパルス合成回路と、
前記パルス合成回路で合成された信号を入力信号に帰還させる帰還回路と、
前記積分器で積分された信号のレベル及び前記位相反転された信号のレベルを所定値と大小比較し、所定値以内の場合に前記第１量子化器及び前記第２量子化器における前記ゼロレベルの挿入を許可することでパルス幅を固定とし、前記所定値を超える場合に前記第１量子化器及び前記第２量子化器における前記ゼロレベルの挿入を禁止することでパルス幅を変化させる制御部と、
を備えることを特徴とする信号変調回路。
【請求項４】
請求項３記載の信号変調回路において、
前記第１量子化器及び前記第２量子化器は、リセット端子を備えるフリップフロップであり、
前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、
前記制御部は、前記積分器で積分された信号のレベル及び前記位相反転した信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しない
ことを特徴とする信号変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。
【背景技術】
【０００２】
従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。デルタシグマ変調器では、減算器と積分器と量子化器と量子化誤差帰還回路を備える。
【０００３】
図１０に、デルタシグマ変調回路の基本構成を示す。減算器１６は、入力信号と帰還信号との差分を算出し、積分器１０は、差分信号を積分する。積分信号は量子化器１４で量子化され、例えば１ビット＝２値の信号として出力される。量子化誤差は遅延器１２を介して帰還される。
【０００４】
下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デジタシグマ変調回路が開示されている。
【０００５】
特許文献３には、デルタシグマ変調器において、デルタシグマ変調器の入力信号の値、または入力信号の成分を含む値に依存して、最小パルス幅を制御する構成が開示されている。入力信号の振幅が特に大きいときには最小パルス幅を小さくして発振限界値を確保する一方、入力信号の振幅がそれほど大きくないときには最小パルス幅を大きくするとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１２２５８号公報
【特許文献２】特表２０１２−５２７１８７号公報
【特許文献３】特許第４１１６００５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１０に示す構成において、帰還経路に遅延器１２を設けてノイズシェーピングを行っているが、同時に、帰還経路内の遅延器１２により出力の状態をリアルタイムで補正することができない問題、または、遅延器内で発生する歪・ノイズ成分に対してはノイズシェーピングされずそのまま出力されてしまうという問題がある。
【０００８】
また、デルタシグマ変調回路は１ビットオーディオアンプ等に用いる場合、入力信号を１ビットデジタル信号に変換するための方式としてパルス幅変調（ＰＷＭ）及びパルス密度変調（ＰＤＭ）があり、パルスの密度や頻度により入力信号を表現する場合に適したＰＤＭを用いる場合には、ゼロレベルを所定のタイミングで挿入してパルス幅を維持し確実に入力信号のレベルをパルスの頻度に変調する必要がある。
【０００９】
特許文献３では、デルタシグマ変調器において、入力信号の値に応じて最小パルス幅を制御しているが、その前提としてパルス幅が可変となる変調方式であり、ゼロレベルを所定のタイミングで挿入してパルス幅を維持するものではない。
【００１０】
本発明の目的は、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、ゼロレベルを所定のタイミングで挿入してパルス幅を維持することを前提としつつ、高い電圧利用効率で入力信号を変調して出力することができる回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力を積分する積分器と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する量子化器と、前記量子化器で量子化された信号を前記入力信号に帰還させる帰還回路と、前記積分器で積分された信号のレベルを所定値と大小比較し、所定値以内の場合に前記量子化器における前記ゼロレベルの挿入を許可することでパルス幅を固定とし、前記所定値を超える場合に前記量子化器における前記ゼロレベルの挿入を禁止することでパルス幅を変化させる制御部を備えることを特徴とする。
【００１２】
本発明の１つの実施形態では、前記量子化器は、リセット端子を備えるフリップフロップであり、前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、前記制御部は、前記積分器で積分された信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しないことを特徴とする。
【００１３】
また、本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力を積分する積分器と、前記積分器で積分された信号の位相を反転する位相反転回路と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第１量子化器と、前記位相反転回路で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第２量子化器と、前記第１量子化器で量子化された信号と前記第２量子化器で量子化された信号を合成するパルス合成回路と、前記パルス合成回路で合成された信号を入力信号に帰還させる帰還回路と、前記積分器で積分された信号のレベル及び前記位相反転された信号のレベルを所定値と大小比較し、所定値以内の場合に前記第１量子化器及び前記第２量子化器における前記ゼロレベルの挿入を許可することでパルス幅を固定とし、前記所定値を超える場合に前記第１量子化器及び前記第２量子化器における前記ゼロレベルの挿入を禁止することでパルス幅を変化させる制御部を備えることを特徴とする。
本発明の１つの実施形態では、前記第１量子化器及び前記第２量子化器は、リセット端子を備えるフリップフロップであり、前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、前記制御部は、前記積分器で積分された信号のレベル及び前記位相反転した信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しないことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、高い電圧利用効率で入力信号を変調して出力することができる。
【図面の簡単な説明】
【００１５】
【図１】実施形態の前提となる回路構成図である。
【図２】実施形態の回路構成図である。
【図３】実施形態の信号波形説明図である。
【図４】他の実施形態の回路構成図である。
【図５】他の実施形態の信号波形説明図である。
【図６】さらに他の実施形態の回路構成図である。
【図７】さらに他の実施形態の回路構成図である。
【図８】さらに他の実施形態の回路構成図である。
【図９】１価３値波形生成回路及びドライバ回路の回路構成図である。
【図１０】従来の回路構成図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づき本発明の実施形態について説明する。
【００１７】
＜前提の回路構成＞
まず、本実施形態において前提となる回路構成について説明する。図１に、前提となる回路構成を示す。図１の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器２０と、積分器２２と、量子化器としてのゼロリセット型ＤＦＦ（遅延型フリップフロップ）２４を備える。クロック信号源２６からのクロック信号は遅延回路２８で遅延されてゼロリセット型ＤＦＦ２４のクロック端子に供給され、かつ、クロック信号はゼロリセット型ＤＦＦ２４のリセット端子にも供給される。
【００１８】
減算器２０は、入力信号と帰還信号の差分を算出して積分器２２に出力する。積分器２２は、差分信号を積分してゼロリセット型ＤＦＦ２４に出力する。ゼロリセット型ＤＦＦ２４は、クロック信号に同期して積分器２２の出力を１ビットデジタル信号に変換して出力し、出力信号は帰還回路で減算器２０に帰還される。
【００１９】
図１に示す回路と図１０に示す回路を比較すると、図１の回路では帰還回路に遅延器１２が存在せず、積分器２２の後段にゼロリセット型ＤＦＦ２４が設けられている。従って、図１の回路では、出力の状態をリアルタイムで補正することが可能である。また、遅延機能及び量子化機能は、ＤＦＦ２４により実現されるが、ゼロリセット型ＤＦＦ２４ではリセット端子に信号を供給することでその出力をゼロとすることが可能であり、リセット端子にクロック信号を供給することでクロック信号に同期したタイミングでゼロレベルが挿入される。
【００２０】
図１の回路構成では、クロック信号に同期したタイミングで常にゼロレベルが挿入されるため、ゼロリセット型ＤＦＦ２４の出力は１ビットデジタル信号であるとともに、そのパルス幅が常に固定のデジタル信号となる。すなわち、ＤＦＦでは入力されたクロック信号の立ち上がりエッジで信号を出力するから、例えば遅延回路２８で遅延反転させてクロック信号を供給するとクロック信号の立ち下がりエッジで信号を出力するが、次のクロック信号の立ち上がりエッジでその出力がゼロレベルにリセットされ、以下、この処理が繰り返されることで、１ビットデジタル信号のパルス幅は、クロック信号のパルス幅に等しくなる。図１の回路構成では、パルス幅が固定のパルスの数により入力信号の大小を表現することが可能であるものの、入力信号の振幅が特に大きいときにはパルス数による変調が飽和してしまうため、利用し得る入力信号の振幅に限りがあり、電圧利用効率が低下してしまう。
【００２１】
そこで、本実施形態では、図１の回路構成のように、帰還回路に遅延器１２を含まず、かつ、クロック信号に同期して所定タイミングでゼロレベルを挿入して量子化して１ビットデジタル信号を出力することを前提としつつも、入力信号の振幅が大きい場合においても入力信号を確実に変調する。具体的には、入力信号の振幅が小さくその積分出力のレベルも小さい場合にはパルス幅を固定して変調するとともに、入力信号の振幅が大きくその積分出力のレベルも大きい場合にはゼロレベルの挿入を禁止することでパルス幅を結果的に拡張させて変調する。具体的には、パルス幅固定で、１，０，１，０，１，０、・・・と変調されるところ、ゼロレベルの挿入を禁止することで、１，１，１，１，１，１・・・としてパルス幅を増大させる。図１の回路構成では、クロック信号を供給することでゼロレベルの挿入タイミングを制御しているから、ゼロレベルの挿入を禁止するためにはリセット端子へのクロック信号供給を禁止すればよい。
【００２２】
なお、図１の回路構成では、クロック信号に同期したタイミングで常にゼロレベルを挿入することでパルス幅を固定しつつ変調しており、本実施形態ではこのようにパルス幅固定で変調する方式をＰＤＭ(パルス密度変調)と定義する。このような定義に従えば、本実施形態の信号変調は、入力信号の振幅が大きい場合にパルス幅を拡張したＰＤＭといえ、各パルスがビットに対応しているから、ビット幅を拡張したＰＤＭとも表現し得る。従来の特許文献３においては、入力信号の振幅に応じて最小パルス幅を制御しており、パルス幅が常に変動するから本実施形態におけるＰＤＭとは本質的に異なる点に留意されたい。
【００２３】
また、入力信号の振幅に応じてパルス幅を変化させるＰＷＭも既知であり、入力信号の振幅が大きく積分器２２の積分出力のレベルが大きい場合には本実施形態においてもパルス幅が拡張するため、この部分のみに着目すればＰＷＭに類似する変調といい得るが、本実施形態ではゼロレベルを挿入することでパルス幅を固定するＰＤＭを前提としつつ、あるレベルを超えるときにゼロレベルの挿入を禁止することでパルス幅を拡張させているため、既知のＰＷＭとも異なる。
【００２４】
＜実施形態の回路構成＞
図２に、本実施形態の信号変調回路を示す。図１の回路構成に加え、さらに、ゼロリセット型ＤＦＦ２４におけるゼロレベルの挿入を制御する制御部として、切替部３０及びゼロリセット信号生成部３２が設けられる。
【００２５】
切替部３０は、積分器２２の出力レベルを所定値と大小比較し、積分器２２の出力レベルが所定値を越える場合に切替信号をゼロリセット信号生成部３２に出力する。すなわち、切替部３０は、積分器２２の出力レベルが所定値以下では切替信号をＬｏｗレベルとし、積分器２２の出力レベルが所定値を越えるとＨｉレベルとして出力する。この切替信号は、パルス幅固定の変調からパルス幅を増大させる変調へと切り替える信号として機能する。
【００２６】
ゼロリセット信号生成部３２には、クロック信号２６及び切替部３０からの切替信号が供給される。ゼロリセット信号生成部３２は、切替信号がＬｏｗレベルの場合にクロック信号２６をそのままゼロリセット型ＤＦＦ２４のリセット端子に出力し、切替信号がＨｉレベルの場合にクロック信号２６をリセット端子に出力しない。
【００２７】
ゼロリセット型ＤＦＦ２４は、図１の場合と同様に、リセット端子に信号が供給されるタイミングにおいてゼロレベルを挿入しつつ、積分器２２の出力を１ビットデジタル信号に変換して出力する。本実施形態において、積分器２２の出力が所定値以下の場合に図１と同様にクロック信号がリセット端子に供給されるから、図１と同様にゼロレベルが挿入され、パルス幅固定で１ビットデジタル信号を出力するが、積分器２２の出力が所定値を超える場合にはクロック信号がリセット端子に供給されないから、ゼロレベルが挿入されることはなく、結果としてパルス幅が固定の場合よりも拡張する。入力信号の振幅が大きいほど、積分器２２の出力もこれに応じて拡張するため、セロレベルが挿入されない期間が拡張し、結果としてパルス幅も拡張する。従って、入力信号の振幅に応じたパルス幅となり、入力信号の振幅に応じたパルス幅のデジタル信号が生成される。
【００２８】
図３に、入力信号とゼロリセット型ＤＦＦ２４の出力との関係を示す。図３（ａ）はゼロリセット型ＤＦＦ２４の出力波形であり、図３（ｂ）は入力信号をローパスフィルタ通過させて高周波成分を除去した波形である。入力信号の振幅が小さいときにはゼロレベルが挿入されたパルス幅固定のＰＤＭが行われ、入力信号の振幅が大きいときにはゼロレベルが挿入されずパルス幅が拡張したＰＤＭが行われる。
【００２９】
本実施形態において、切替部３０で積分器２２の出力を所定値と大小比較して切替信号を出力しているが、当該所定値は、ゼロレベルが挿入されたパルス幅固定のＰＤＭではもはや変調できない飽和レベルとすることが好適であり、ＰＤＭによる変調度１００％に相当する積分レベルを所定値に設定することができる。勿論、ＰＤＭによる変調度１００％に相当する積分レベルに対し、所定のマージンを設けてもよい。
【００３０】
図４に、他の実施形態の信号変調回路を示す。図２の回路構成と異なる点は、図２の回路構成ではゼロリセット型ＤＦＦ２４から＋１，０の２値信号を出力しているが、これを＋１，０，−１の３値信号に拡張した点である。近年のポータブル機器の普及、省エネ需要等により、Ｄ級アンプの更なる効率化が求められており、一般的なＤ級アンプでは正電圧、負電圧の２信号平均値でレベル表現するためゼロ電圧である無信号状態は正電圧と負電圧をデューティ５０％で表現して、スイッチングロスが発生しており、この改善が求められている。そこで、本実施形態では、図２の回路構成を利用しつつ、＋１，０，−１の３値信号を生成することで、無信号時においてスイッチングしない状態を生成している。
【００３１】
本実施形態の信号変調回路は、図２の回路構成に加え、さらに、位相反転回路２３と、バイアス生成回路５０，５１と、ゼロリセット型ＤＦＦ２５と、パルス合成回路３４を備える。
【００３２】
位相反転回路２３は、積分器２２の出力の位相を反転して切替部３０及びバイアス生成回路５１に出力する。
【００３３】
バイアス生成回路５０，５１は、それぞれ積分器２２の出力及び位相反転回路２３の出力に所定のバイアスを印加してゼロリセット型ＤＦＦ２４，２５に出力する。バイアス生成回路５０，５１は、積分器２２，２３の出力を増大調整するが、これは、無信号状態のレベルをゼロレベルに調整することで、無信号状態において確実にゼロレベル（ゼロ電圧）としてスイッチングしない状態を実現するためである。
【００３４】
切替部３０は、積分器２２からの出力と、位相反転回路２３からの出力を所定値と大小比較し、所定値を超える場合に切替信号をゼロリセット信号生成部３２に出力する。
【００３５】
ゼロリセット信号生成部３２は、切替部３０からの切替信号がＬｏｗレベルの場合にクロック信号をゼロリセット型ＤＦＦ２４，２５のリセット端子に出力し、切替信号がＨｉレベルの場合にクロック信号を遮断し、ゼロリセット型ＤＦＦ２４，２５のリセット端子に出力しない。
【００３６】
ゼロリセット型ＤＦＦ２４は、バイアス生成回路５０の出力を１ビットデジタル信号に変換して出力する。この際、バイアス生成回路５０の出力が所定値以下であればクロック信号に同期したタイミングでゼロレベルが挿入されてパルス幅固定の信号として出力し、バイアス生成回路５０の出力が所定値を超える場合にはゼロレベルが挿入されずパルス幅が拡張した信号として出力する。
【００３７】
同様に、ゼロリセット型ＤＦＦ２５は、バイアス生成回路５１の出力を１ビットデジタル信号に変換して出力する。この際、バイアス生成回路５１の出力が所定値以下であればクロック信号に同期したタイミングでゼロレベルが挿入されてパルス幅固定の信号として出力し、バイアス生成回路５１の出力が所定値を超える場合にはゼロレベルが挿入されずパルス幅が拡張した信号として出力する。
【００３８】
パルス合成回路３４は、ゼロリセット型ＤＦＦ２４，２５の出力を合成して出力する。ゼロリセット型ＤＦＦ２４の出力は、＋１，０の２値信号であり、他方、ゼロリセット型ＤＦＦ２５の出力は、位相反転回路２３で位相反転された信号を変調しているので−１，０の２値信号である。パルス合成回路３４は、これら２つの２値信号を合成して＋１，０、−１の３値信号を生成して出力する。パルス合成回路３４としては、２つの１ビットデジタル信号を合成し得る任意の回路を用いることができる。一例を挙げると、第１の電位と第２の電位、及び第１の電位と第２の電位の中点であって基準電位となる第３の電位を備え、出力を第１の電位、第２の電位、第３の電位の固定するスイッチ群を設け、ゼロリセット型ＤＦＦ２４，２５の出力信号でこれらのスイッチ群をオンオフ制御して第１の電位、第２の電位、第３の電位のいずれかを選択的に出力する回路構成とすればよい。
【００３９】
図５に、入力信号波形とパルス合成回路３４の出力波形の関係を示す。パルス合成回路３４の出力波形は、＋１，０、−１の３値波形であるが、入力信号の振幅が小さい場合にはパルス幅固定のＰＤＭ信号であり、入力信号の振幅が所定値を超えるとパルス幅が拡張されたＰＤＭとパルス幅が固定のＰＤＭとの組み合わせ信号となり、入力信号の振幅が特に大きい場合には全てのパルス幅が拡張された信号となる。
【００４０】
図４の回路構成では、積分器２２，２３の出力を切替部３０に供給して切替信号を生成しているが、これに代えて、バイアス生成回路５０，５１の出力を切替部３０に供給して切替信号を生成してもよい。図６にこの場合の回路構成を示す。
【００４１】
また、図４の回路構成では、ゼロリセット型ＤＦＦ２４，２５の出力をパルス合成回路３４で合成して＋１，０、−１の３値信号を生成しているが、３値信号を用いて高出力を得るためには、変調器電源Ｖｄｄより高い電圧ＶＢでスピーカを駆動する必要がある。但し、３値信号のままスピーカを駆動すると、高電圧ＶＢだけでなく、これとは別に中点電圧原（ＶＢ／２）と中点電圧保持回路を設ける必要があり、回路規模が増大する。
【００４２】
そこで、図７に示すように、１価３値波形生成回路３６で単電源３状態スピーカ駆動信号を生成してドライバ回路３８に出力し、ドライバ回路３８で負荷４４であるスピーカを駆動してもよい。
【００４３】
１価３値波形生成回路３６は、ゼロリセット型ＤＦＦ２４からの＋１，０の２値信号と、ゼロリセット型ＤＦＦ２５からの−１，０の２値信号から１価３値波形信号に変換する。ここで、「１価３値」とは、単電源で駆動されるスピーカに対し、正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、ショートによるオフ状態の３つの駆動状態を実現することを意味する。正電流及び負電流は、スピーカを流れる電流の向きが互いに逆であることを意味する。
【００４４】
図９に、１価３値波形生成回路４０及びドライバ回路４２の回路構成を示す。１価３値波形生成回路４０は、ＮＯＲゲート３３ａ，３３ｂ、及び４つのＮＯＴゲート４０ａ〜４０ｄから構成される。これらのＮＯＴゲート４０ａ〜４０ｄを図中上から順にＧ１１，Ｇ１２，Ｇ１３，Ｇ１４と称する、つまりＮＯＴゲート４０ａをＧ１１、ＮＯＴゲート４０ｂをＧ１２、ＮＯＴゲート４０ｃをＧ１３、ＮＯＴゲート４０ｄをＧ１４と称すると、Ｇ１１及びＧ１２にはＮＯＲゲート３３ａの出力信号が供給され、Ｇ１３及びＧ１４にはＮＯＲゲート３３ｂの出力信号が供給される。Ｇ１１〜Ｇ１４はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ回路４２に供給する。
【００４５】
なお、ＮＯＲゲート３３ａはゼロリセット型ＤＦＦ３２の反転出力端子（Ｑバー）からの信号とゼロリセット型ＤＦＦ３３の出力端子（Ｑ）からの信号を論理演算し、ＮＯＲゲート３３ｂはゼロリセット型ＤＦＦ３２の出力端子（Ｑ）からの信号とゼロリセット型ＤＦＦ３３の反転出力端子（Ｑバー）からの信号を論理演算して出力する。
【００４６】
ドライバ回路４２は、レベルシフト回路４２ａ１，４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４及びスイッチングＦＥＴ４２ｃ１〜４２ｃ４から構成される。スイッチングＦＥＴ４２ｃ１及び４２ｃ３はＰチャンネルＦＥＴ，スイッチングＦＥＴ４２ｃ２及び４２ｃ４はＮチャンネルＦＥＴである。
【００４７】
負荷４４としてのスピーカは、互いに直列接続されたスイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点にその他端が接続される。スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ３は単電源の正極側に接続され、スイッチングＦＥＴ４２ｃ２及びスイッチングＦＥＴ４２ｃ４は単電源の負極側に接続される。従って、スイッチングＦＥＴ４２ｃ１がオンしスイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチング４２ｃ４の如く電流が流れ、正電流オン状態となる。また、スイッチングＦＥＴ４２ｃ１がオフしスイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンしスイッチングＦＥＴ４２ｃ４がオフすると、スイッチングＦＥＴ４２ｃ３→スピーカ→スイッチングＦＥＴ４２ｃ２の如く電流が流れ、負電流オン状態となる。さらに、スイッチングＦＥＴ４２ｃ１，４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ２，４２ｃ４がオンすると、スピーカ４４には電流は流れずオフ状態（ショートによるオフ状態）となる。
【００４８】
１価３値波形生成回路４０の４つの論理ゲートＧ１１〜Ｇ１４の出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、Ｇ１１の出力信号は、レベルシフト回路４２ａ１を介してゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。Ｇ１２の出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。Ｇ１４の出力信号は、レベルシフト回路４２ａ２を介してゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。Ｇ１３の出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。
【００４９】
ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴ４２ｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。
ＮＯＲゲート３３ｂ、３３ａの出力がそれぞれ「０」、「１」である場合、Ｇ１１及びＧ１２の出力は「０」を反転した「１」となり、Ｇ１３及びＧ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、電流は
スイッチングＦＥＴ４２ｃ３→スピーカ４４→スイッチングＦＥＴ４２ｃ２
と流れる（−ＯＮ状態）。
【００５０】
ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、スピーカ４４に電流は流れない（ショートによるオフ状態）。
【００５１】
さらに、ＮＯＲゲート３３ｂ，３３ａの出力が「０」である場合、Ｇ１１〜Ｇ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴ４２ｃ４はオンとなり、スピーカ４４に電流は流れない（ショートによるオフ状態）。
【００５２】
以上のように、１価３値波形生成回路４０により、３値パルス密度変調信号から単電源３状態スピーカを駆動するための信号を生成することで、回路規模を増大させることなく負荷４４を駆動することができる。
【００５３】
図７の回路構成において、ドライバ回路４２から負荷４４に供給される信号をパルス合成回路３４で合成して減算器２０に帰還させているが、図４の回路構成と同様にゼロリセット型ＤＦＦ２４，２５の信号をパルス合成回路３４で合成して減算器２０に帰還させるとともに、この帰還回路とは別に、ゼロリセット型ＤＦＦ２４，２５の信号から１価３値波形生成回路４０及びドライバ回路４２で駆動信号を生成して負荷４４を駆動してもよい。図８にこの場合の回路構成を示す。
【００５４】
このように、本実施形態によれば、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、ゼロレベルを所定のタイミングで挿入してパルス幅を維持することを前提としつつも、入力信号の振幅が大きく積分器２２の積分出力レベルが大きい場合にはパルス幅を拡張させることで高い電圧利用効率で入力信号を変調し出力することができる。
【００５５】
また、本実施形態では、図２、図４等の回路構成に示されるように、帰還回路内の出力である積分器２２の出力を所定値と比較して切替部３０で切り替えてパルス幅拡張する／パルス幅拡張しないを決定しているため、帰還回路の外部で入出力信号の振幅の大小に応じて切り替える場合と比べて、切替時のノイズ、つまりパルス幅固定のＰＤＭからパルス幅拡張のＰＤＭに切り替わるタイミング、及びパルス幅拡張のＰＤＭからパルス幅固定のＰＤＭに切り替わるタイミングで生じるノイズを効果的に抑制できる。
【００５６】
さらに、本実施形態では、ゼロリセット型ＤＦＦ２４，２５のリセット端子にクロック信号を供給することでゼロレベルを挿入し、リセット端子へのクロック信号の供給を禁止することでゼロレベルの挿入を禁止しているが、クロック信号の供給を禁止する代わりに、一時的にクロック信号の周期を増大させてリセット端子に供給することでゼロレベルの挿入を禁止してもよく、クロック信号の周期増大は、実質的には本来の周期を有するクロック信号の供給を禁止することに等しい。
【符号の説明】
【００５７】
２０  減算器、２２  積分器、２４，２５  ゼロリセット型ＤＦＦ、２６  クロック信号源、２８  遅延回路、３０  切替器、３２  ゼロリセット信号生成部、３４  パルス合成回路、５０，５１  バイアス生成回路。
【図１】
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【図２】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図３】
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【図５】
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