(57)【特許請求の範囲】
【請求項１】
列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルと、バックゲートを有するトランジスタを有し、
前記メモリセルはトランジスタとキャパシタとを有し、
前記バックゲートを有するトランジスタのチャネル形成領域は、酸化物半導体が用いられ、
前記トランジスタのソースは前記ビット線に接続し、
前記トランジスタのドレインは前記キャパシタの電極の一に接続し、
前記トランジスタのゲートは前記ワード線に接続し、
前記バックゲートを有するトランジスタのソースは前記ビット線に接続し、
前記バックゲートを有するトランジスタのドレインは前記列ドライバーに接続し、
前記バックゲートを有するトランジスタのバックゲートの電位は、前記ワード線の最低電位よりも低いことを特徴とする半導体メモリ装置。
【請求項２】
請求項１において、
前記バックゲートを有するトランジスタのバックゲートに接続する配線は浮遊状態であることを特徴とする半導体メモリ装置。
【請求項３】
請求項１または請求項２において、
前記トランジスタのドレインは別のトランジスタのゲートに接続することを特徴とする半導体メモリ装置。
【請求項４】
請求項１乃至請求項３のいずれかにおいて、
前記ビット線の最低電位は、前記ワード線の最低電位より１Ｖ以上高いことを特徴とする半導体メモリ装置。
【請求項５】
請求項１乃至請求項４のいずれかにおいて、
１つ以上のセンスアンプ回路が前記ビット線に挿入されていることを特徴とする半導体メモリ装置。
【請求項６】
請求項１乃至請求項５のいずれかにおいて、
前記バックゲートを有するトランジスタのゲートを制御する回路を有することを特徴とする半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれかにおいて、
前記バックゲートを有するトランジスタのゲートの最高電位は、前記ワード線の最高電位よりも１Ｖ以上高いことを特徴とする半導体メモリ装置。
【請求項８】
請求項１乃至請求項７のいずれかにおいて、
前記バックゲートを有するトランジスタのバックゲートの電位は、他のいずれの部分よりも低いことを特徴とする半導体メモリ装置。
【請求項９】
請求項１乃至請求項８のいずれかにおいて、
前記バックゲートを有するトランジスタのチャネル形成領域は逆導電型を有さない半導体が用いられていることを特徴とする半導体メモリ装置。
【請求項１０】
請求項１乃至請求項９のいずれかにおいて、
前記バックゲートを有するトランジスタのチャネル形成領域はバンドギャップが２．５電子ボルト以上の半導体が用いられていることを特徴とする半導体メモリ装置。
【請求項１１】
請求項１乃至請求項１０のいずれかにおいて、
前記バックゲートを有するトランジスタのバックゲートは電池の負極に接続することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が知られている（例えば、特許文献１参照）。ＤＲＡＭは図２（Ｂ）に示すような、セルトランジスタ１０６とキャパシタ１０７を有するメモリセル１０５を、図２（Ａ）に示すようにマトリクス状に配置し、セルトランジスタ１０６のゲートをワード線１０３に、ドレインをビット線１０４に接続したものである。また、複数のワード線を駆動するための行ドライバー１０１と、複数のビット線を駆動するための列ドライバー１０２を有する。
【０００３】
行ドライバー１０１と列ドライバー１０２の駆動のために外部から電源が供給される。なお、シリコン半導体を用いたセルトランジスタは、オフ状態でも微小ながらドレイン電流（オフ電流）が流れるため、１秒間に数十回、キャパシタに電荷を補充する操作（リフレッシュ）をおこなう必要がある。つまり、ＤＲＡＭは記憶状態を保持するために外部からの電源供給が不可欠である。
【０００４】
近年、バンドギャップがシリコン半導体の２倍以上の酸化物半導体を用いたトランジスタのオフ電流が非常に小さいことを利用して、電荷を極めて長期間に保持できることが発見された。例えば、バンドギャップが２．５電子ボルト以上の半導体では、理論上のオフ電流（オフ状態でのドレイン電流）は、１０−２６Ａ以下となる。これを利用して、メモリ回路を構成し、不揮発なメモリとして利用することが提唱されている（特許文献２乃至特許文献４参照）。
【０００５】
このようなメモリに利用するには、トランジスタのオフ状態での抵抗（オフ抵抗）が十分に高いこと（オフ電流が十分に低いこと）が必要である。例えば、一般的なＤＲＡＭで用いられているキャパシタの容量である３０ｆＦの容量に電荷を保持して、これを１０年維持するには、オフ状態で１×１０２２Ω以上の高い抵抗が必要である。ドレイン電圧を＋１Ｖとすれば、オフ電流は１００ｙＡ（１×１０−２２Ａ）以下であることが必要である。
【０００６】
バンドギャップの広い酸化物半導体を用いたトランジスタのサブスレショールド領域でのドレイン電流はサブスレショールド値としきい値とでおおよその値を見積もることができる。室温（２７℃）でのサブスレショールド値の理論上の下限は６０ｍＶ／ｄｅｃａｄｅである。
【０００７】
例えば、しきい値が＋１Ｖで、サブスレショールド値が６０ｍＶ／ｄｅｃａｄｅ、しきい値でのドレイン電流が１μＡ（ソースの電位Ｖｓを０Ｖ、ドレインの電位を＋１Ｖとする）であれば、ゲートの電位Ｖｇが＋４０ｍＶのときドレイン電流は１００ｙＡとなる。ゲートの電位Ｖｇが０Ｖであれば、トランジスタのドレイン電流は１００ｙＡ未満となり、キャパシタの電荷を１０年間保持できる。
【０００８】
なお、保持する期間は１０年に限られず、１０秒から１００年の間で使用する目的に応じて決定でき、そのためにキャパシタの容量やトランジスタのオフ抵抗あるいはオフ電流を設定すればよい。
【０００９】
上記は室温でのドレイン電流であるが、実用上はいくつか問題がある。サブスレショールド値は温度に依存し、温度が高くなるとサブスレショールド値は大きくなる。半導体メモリ装置では、高温で保存されることも予想されることから、室温よりも高い温度での保持特性も十分であることが必要である。
【００１０】
例えば、９５℃でのサブスレショールド値の理論上の下限は７４ｍＶ／ｄｅｃａｄｅとなる。サブスレショールド値が７４ｍＶ／ｄｅｃａｄｅのとき、ドレイン電流が１００ｙＡとなるゲートの電位Ｖｇの値は−１８０ｍＶとなる。ゲートの電位Ｖｇが０Ｖのとき、ドレイン電流は１０ｚＡ（１×１０−２０Ａ）となり、電荷の保持時間は室温のときの１％になる。
【００１１】
また、トランジスタのサイズが小さくなると短チャネル効果により、サブスレショールド値が上昇する。シリコン半導体はドーピングにより導電型を制御することができる。そのため、例えば、Ｎチャネル型トランジスタでは、チャネル形成領域のＰ型のドーパントの濃度を高くして、短チャネル効果を抑制できる。
【００１２】
しかしながら、酸化物半導体ではシリコン半導体のようにドーパントの濃度を制御して、導電型を制御することができない。酸化物半導体は、例えば、１つの導電型の強度を変更することはできるが、Ｎ型のものをドーピングによりＰ型に変更するように、逆導電型とすることはできない。このため、チャネル形成領域を逆の導電型として、短チャネル効果を抑制することができない。
【００１３】
したがって、チャネル長１００ｎｍ以下ではサブスレショールド値は１００ｍＶ／ｄｅｃａｄｅ以上となり、ゲートの電位Ｖｇを−０．６Ｖ以下に維持する必要がある。さらに、上記では、しきい値を＋１Ｖとしたが、しきい値が小さくなれば、室温であっても、また、長チャネルであっても、オフ抵抗を十分に高くするために、ゲートの電位Ｖｇを０Ｖ未満とする必要がある。なお、しきい値はゲートに用いる材料の仕事関数によって決定され、しきい値を＋１．５Ｖより大きくすることは困難である。
【００１４】
このような条件では、半導体メモリ装置の外部からの電源が遮断され、ゲートがソースと同電位（すなわち、Ｖｇ＝０Ｖ）となるとデータが損なわれる危険がある。なお、電位は相対的なものであるので、以下の説明では外部からの電源が遮断された場合には、多少の時間の前後はあっても回路の電位は０Ｖになるとする。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第４７７７６２５号明細書
【特許文献２】米国特許出願公開第２０１１／０１０１３５１号明細書
【特許文献３】米国特許出願公開第２０１１／０１５６０２７号明細書
【特許文献４】米国特許出願公開第２０１１／０１８２１１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の一は、酸化物半導体のような逆導電型を有さない、バンドギャップが２．５電子ボルト以上の半導体を用いて形成され、十分な集積度を有し、外部の電源が遮断された状態にあっても必要とする期間、データを保持できるメモリ装置を提供することを課題とする。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１７】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００１８】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけのこともある。例えば、トランジスタの回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１９】
本発明の一態様は、列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとバックゲートを有するトランジスタ（バックゲートトランジスタ）を有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、バックゲートトランジスタのドレインはビット線に接続し、バックゲートトランジスタのソースは列ドライバーに接続し、バックゲートトランジスタのバックゲートの電位は、ワード線の最低電位よりも低いことを特徴とする半導体メモリ装置である。
【００２０】
また、本発明の一態様は、列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、ビット線は列ドライバーに接続し、ビット線は、その一端にバックゲートトランジスタを有し、バックゲートトランジスタのバックゲートの電位は、ワード線の最低電位よりも低いことを特徴とする半導体メモリ装置である。
【００２１】
また、本発明の一態様は、列ドライバーと１以上のビット線と１以上のワード線と１以上のメモリセルとバックゲートトランジスタを有し、メモリセルはトランジスタとキャパシタとを有し、トランジスタのソースはビット線に接続し、トランジスタのドレインはキャパシタの電極の一に接続し、トランジスタのゲートはワード線に接続し、ビット線は列ドライバーに接続し、バックゲートトランジスタは、ビット線に直列に挿入されており、バックゲートトランジスタのバックゲートの電位は、ワード線の最低電位よりも低いことを特徴とする半導体メモリ装置である。
【００２２】
上記において、ビット線には２以上のバックゲートトランジスタが挿入されていてもよい。また、バックゲートトランジスタのバックゲートに接続する配線は浮遊状態でもよい。また、バックゲートトランジスタのバックゲートは半導体メモリ装置に付属して設けられた電池の負極に接続してもよい。また、メモリセルのトランジスタのドレインは同じメモリセル内の別のトランジスタのゲートに接続してもよい。また、１つ以上のセンスアンプ回路がビット線に挿入されていてもよい。また、バックゲートトランジスタのゲートを制御する回路を有することが好ましい。
【００２３】
また、ビット線の最低電位は、ワード線の最低電位より１Ｖ以上高いことが好ましい。また、バックゲートトランジスタのゲートの最高電位は、ワード線の最高電位よりも１Ｖ以上高いことが好ましい。また、バックゲートトランジスタのバックゲートの電位は、他のいずれの部分よりも低いことが好ましい。
【００２４】
なお、以上はメモリセルのトランジスタおよびバックゲートトランジスタがＮチャネル型である場合である。メモリセルのトランジスタおよびバックゲートトランジスタがＰチャネル型である場合には、上記の電位の関係は反転し、上記で「高い」とされた部分は「低い」と、「低い」とされた部分は「高い」と、「最高」とされた部分は「最低」と、「最低」とされた部分は「最高」と、読み替えればよい。
【発明の効果】
【００２５】
最初にバックゲートトランジスタの効果について説明する。バックゲートトランジスタはゲートとバックゲートで半導体層をはさんだ構造とする。そして、本発明の一態様では、バックゲートの電位は一定となるように設定するとよい。バックゲートトランジスタは、上記のようにバンドギャップの大きな半導体を用いることにより、オフ電流を十分に小さくできる。
【００２６】
バックゲートを有さないＮチャネル型トランジスタのドレイン電流Ｉｄを、図５（Ａ）の曲線Ａで示されるものとする。ここで、トランジスタのソースの電位Ｖｓを０Ｖ、ドレインの電位Ｖｄは０Ｖより高いものとする。図に示されるように、ゲートの電位Ｖｇが０Ｖでは、ドレイン電流Ｉｄは無視できないほど大きい。しかし、ゲートの電位Ｖｇを−Ｖ１（＜０）とすると、ドレイン電流Ｉｄは無視できるレベルとなる。Ｖ１の値は、トランジスタの構造等により適宜設定できるが、＋１Ｖ以上とするとよい。
【００２７】
なお、ドレイン電流Ｉｄの最小値は理想的には半導体のバンドギャップに依存し、例えば、バンドギャップが３．２電子ボルトの欠陥のない半導体を用いたトランジスタ（チャネル長とチャネル幅が等しく、短チャネル効果を考慮しない）では、１０−３１Ａ程度である。
【００２８】
一方、バックゲートトランジスタのバックゲートの電位を適切な値に設定すると、ゲートの電位Ｖｇが０Ｖでもドレイン電流Ｉｄを十分に低くできる。例えば、ゲートの電位Ｖｇが０Ｖのとき、トランジスタの半導体層のゲート側の表面での電位が−Ｖ１と同程度かそれ以下となるようにバックゲートの電位を設定すると、そのドレイン電流Ｉｄは図５（Ａ）の曲線Ｂで示されるようになる。すなわち、ゲートの電位Ｖｇを０Ｖのとき、ドレイン電流Ｉｄは十分に小さく、無視できるレベルとなる。
【００２９】
これは、バックゲートの電位が負であるため、半導体層の裏面側（ゲートとは反対側）のリーク電流（これは短チャネル効果によるものである）が抑制され、結果として、サブスレショールド値が低下したことによる寄与が大きい。なお、バックゲートの電位によってはしきい値も大きく変動させることができる。
【００３０】
バックゲートは一定の電位に保持されることが好ましいが、その目的のためには、バックゲートを浮遊状態としておくとよく、例えば、バックゲートをバックゲートの電荷を保持するために設けられたキャパシタの電極の一に接続しておいてもよい。あるいは、バックゲートを半導体メモリ装置に付属して設けられた電池の負極に接続してもよい。いずれにしても、バックゲートから外部に逃げる電荷は非常に微量であり、キャパシタの電位の変動や電池の消耗は極めて限定的である。
【００３１】
このようにバックゲートトランジスタを用いることで外部からの電源が遮断された状態（ゲートの電位とソースの電位がともに０Ｖとなった状態）でも、ドレイン電流を十分に少なくすることができる。しかしながら、このようなバックゲートトランジスタを全てのメモリセルのトランジスタに採用することが困難な場合がある。
【００３２】
構造的にバックゲートトランジスタは、通常のトランジスタにバックゲートを付加する必要があるため、プロセスが増加するおそれがある。また、バックゲートを設けるため、回路設計上、集積度が低下する場合もある。さらには、バックゲートと他の回路との電位差がかなり大きくなる場合には、バックゲートを十分に離して設ける必要があり、やはり、集積度を低下させる要因となる。
【００３３】
本発明人は、そのような問題に対して、少数のバックゲートトランジスタをビット線の適切な部分に挿入することで、全てのメモリセルにおいて十分な保持特性が得られることを見出した。
【００３４】
上記の本発明の一態様では、例えば、列ドライバーとビット線の間にバックゲートトランジスタを設けることで、ビット線を浮遊状態とし、その電位を一定に保持できる。そして、ビット線の電位が一定の値であれば、メモリセルのトランジスタのゲートの電位が０Ｖであっても、ドレイン電流を十分に小さくできる。このことを図５を用いて説明する。
【００３５】
図５（Ｂ）はビット線１０４に挿入されたバックゲートトランジスタ１０８を示している。バックゲートトランジスタ１０８のドレインはビット線１０４に接続し、ソースは列ドライバー１０２に接続する。また、バックゲートトランジスタ１０８のゲートはビット線制御線１１２に、バックゲートはバックゲート線１１１に接続される。なお、バックゲート線１１１は常時、電位Ｖ３（＜０Ｖ）に保持されている。
【００３６】
また、ビット線１０４にはビット線容量１２１が存在する。ビット線容量１２１はほとんどが寄生容量であり、それはビット線１０４の長さや回路構成等によっても異なるが、通常、１０ｆＦ以上、典型的には１００ｆＦ以上である。もちろん、意図的にビット線に並列な容量を設けて、それをビット線容量１２１の一部としてもよい。
【００３７】
ビット線１０４の電位は、書き込みや読み出しのデータにより変動するが、外部より電源が供給されている状態では電位Ｖ１（＞０Ｖ）以上となるようにする。ここでは、電位はＶ１であったとする。また、外部より電源が供給されている状態ではビット線制御線１１２の電位は、適切な正の値（例えば、Ｖ２（＞０Ｖ））であるため、図５（Ａ）の曲線Ｂに示されるようにバックゲートトランジスタ１０８はオン状態となる。
【００３８】
ここで、外部の電源が遮断されたとする。このとき、半導体メモリ装置は、電源の遮断を検知して、まず、ビット線制御線１１２の電位を０Ｖもしくはそれより小さい値とする。そのためバックゲートトランジスタ１０８はオフ状態となる。半導体メモリ装置の多くの部分の電位が十分に低下してしまうと、ビット線制御線１１２の電位は０Ｖとなる。また、列ドライバー１０２の電位も０Ｖとなるため、バックゲートトランジスタ１０８のソースの電位も０Ｖとなる。
【００３９】
しかしながら、バックゲートトランジスタ１０８は外部電源遮断と同時にオフとなり、ビット線１０４（バックゲートトランジスタ１０８のドレイン）の電位はＶ１のままである。さらに、ゲートの電位が０Ｖのときのバックゲートトランジスタ１０８のドレイン電流は、図５（Ａ）に曲線Ｂで示されるように極めて小さいので、ビット線１０４の電位は極めて長期にわたりＶ１に近い値に保持できる。
【００４０】
さて、ビット線１０４にはメモリセル１０５が接続されている。図５（Ｃ）に示すようにメモリセル１０５のセルトランジスタ１０６のドレインの電位は書き込まれているデータによって異なるが、外部より電源が供給されている状態では、ビット線１０４の電位がＶ１以上であるので、メモリセル１０５のセルトランジスタ１０６のドレインの電位もＶ１以上である。ここではセルトランジスタ１０６のドレインの電位がＶ４（≧Ｖ１）であったとする。
【００４１】
さらに、電源遮断後はビット線１０４の電位は、上記のようにＶ１であるので、セルトランジスタのソースの電位はＶ１である。一方、外部の電源の遮断によって、ワード線１０３の電位（セルトランジスタ１０６のゲートの電位）は０Ｖとなる。この状態でのセルトランジスタのドレイン電流は、図５（Ａ）の曲線Ａにおいて、ゲートの電位Ｖｇを−Ｖ１とした場合と同等である。すなわち、ドレイン電流は非常に小さく、キャパシタ１０７の電荷は十分な期間にわたって保持される。
【００４２】
つまり、ビット線１０４にバックゲートトランジスタ１０８を挿入すれば、外部からの電源が遮断された状態においてもビット線１０４の電位を十分な期間にわたって適切な正の値に保持でき、その結果、より広範な温度において、さまざまなチャネル長、しきい値のトランジスタをセルトランジスタに用いて作製された半導体メモリ装置でも、十分なデータ保持特性が得られる。また、限られた数のバックゲートトランジスタを配置することで、全てのメモリセルにバックゲートトランジスタを用いた場合と同等な効果を得ることができる。
【００４３】
なお、バックゲートトランジスタ１０８はビット線１０４に直列に挿入されるので、オン状態での抵抗は可能な限り低いことが望ましい。そのためには、バックゲートトランジスタ１０８のゲートの電位を高くするとより効果的である。例えば、他のトランジスタのゲートの最高電位（例えば、ワード線１０３の最高電位）よりも１Ｖ以上高いことが好ましい。あるいは、バックゲートトランジスタのチャネル幅を最小加工線幅（Ｆｅａｔｕｒｅ  Ｓｉｚｅ）の１０倍以上としてもよい。
【００４４】
なお、外部より電源が供給されている状態においては、ワード線１０３の最低電位は−Ｖ１とすることにより、セルトランジスタ１０６のオフ状態での抵抗を十分に高くし、キャパシタ１０７に蓄積された電荷を保持することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体メモリ装置の例を示す図である。
【図２】従来の半導体メモリ装置の例を示す図である。
【図３】本発明の半導体メモリ装置の例を示す図である。
【図４】本発明の半導体メモリ装置の例を示す図である。
【図５】本発明の一態様の原理を説明する図である。
【図６】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図７】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１０】本発明の半導体メモリ装置の作製工程の例を示す図である。
【発明を実施するための形態】
【００４６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４７】
（実施の形態１）
本実施の形態では、図１（Ａ）に示す半導体メモリ装置について説明する。図１（Ａ）に示す半導体メモリ装置は、行ドライバー１０１、列ドライバー１０２、行ドライバー１０１に接続する複数のワード線１０３、列ドライバー１０２に（間接的に）接続する複数のビット線１０４、それぞれのワード線１０３とビット線１０４の交点に設けられるメモリセル１０５を有する。上記の構成は図２に示す従来のＤＲＡＭの構成と同様である。
【００４８】
図１（Ａ）に示す半導体メモリ装置ではそれらに加えて、列ドライバー１０２とそれぞれのビット線１０４の間に挿入されたバックゲートトランジスタ１０８を有する。なお、バックゲートトランジスタ１０８はビット線１０４に挿入されているとも表現できる。あるいは、バックゲートトランジスタ１０８のソースが列ドライバー１０２に接続し、ドレインがビット線１０４に接続すると表現してもよい。あるいは、列ドライバー１０２と、列ドライバー１０２に最も近いメモリセル１０５の間にバックゲートトランジスタ１０８が挿入されていると表現してもよい。
【００４９】
バックゲートトランジスタ１０８のゲートはビット線制御線１１２に接続し、バックゲートはバックゲート線１１１に接続する。ビット線制御線１１２はビット線制御回路１１０によって電位が設定される。また、バックゲート線１１１はキャパシタ１０９の電極の一と接続し、その電位は、外部の電源の有無に関わらず、適切な負の値に保持されるようにする。
【００５０】
そのためには、キャパシタ１０９（バックゲート線１１１）の電位を適切なものとするべく電荷を注入した後、バックゲート線１１１を浮遊状態とするとよい。あるいは、バックゲート線１１１を浮遊状態とした状態で、その一部に数十ｋｅＶ以上のエネルギーの電子線を注入してもよい。
【００５１】
なお、図１（Ｂ）に示すように、バックゲート線１１１は半導体メモリ装置の形成されている基板上、あるいは、基板のあるパッケージ内に設けられた電池１１３の負極と接続してもよい。バックゲート線１１１を流れる電流は極めて小さいので、電池１１３の容量は非常に小さくてよい。
【００５２】
ビット線制御回路１１０は、半導体メモリ装置が外部より電源が供給されて半導体メモリ装置が使用できる状態にあると判断すると、ビット線制御線１１２に適切な電位を与えて、バックゲートトランジスタ１０８をオンとする。また、ビット線制御回路１１０は、外部よりの電源が遮断されたと検知した場合、あるいは、外部より電源が供給されている状態であっても半導体メモリ装置の使用が終了したという状態を検知した場合には、ビット線制御線１１２の電位を０Ｖ以下として、すみやかにバックゲートトランジスタ１０８をオフとする。
【００５３】
（実施の形態２）
図３を用いて本実施の形態の半導体メモリ装置を説明する。図３に示される半導体メモリ装置は、ビット線１０４の途中にセンスアンプ１１４を有するものである。ビット線１０４を適切な長さに分割して、読み出しの際に現れるビット線容量を小さくし、読み出し精度をあげるためにこのようなセンスアンプ１１４が導入される。
【００５４】
このようにビット線１０４中にセンスアンプ１１４が挿入されていると、例えば、外部の電源が遮断された際、ビット線１０４の電荷はセンスアンプ１１４を介しても流出することとなる。その結果、外部からの電源が遮断されると、センスアンプに接続するビット線１０４の電位は０Ｖとなってしまう。
【００５５】
したがって、センスアンプ１１４を挟んで、バックゲートトランジスタを設けて、外部の電源が遮断された際のビット線１０４からの電荷の流出を防止することが必要となる。
【００５６】
図３に示される半導体メモリ装置は、列ドライバー１０２と複数のワード線１０３と複数のビット線１０４とそれぞれのワード線１０３とビット線１０４の交点に設けられたメモリセル１０５とを有する。また、ビット線１０４には、センスアンプ１１４が挿入されている。
【００５７】
さらに、図３に示される半導体メモリ装置は、実施の形態１で示した半導体メモリ装置と同様に列ドライバー１０２とビット線１０４の間に挿入されたバックゲートトランジスタ１０８＿１を有する。バックゲートトランジスタ１０８＿１のゲートはビット線制御線１１２＿１に接続し、バックゲートはバックゲート線１１１＿１に接続する。バックゲート線１１１＿１の電位は、外部の電源の有無に関わらず、適切な負の値に保持されるようにする。
【００５８】
また、ビット線１０４に接続するセンスアンプ１１４と、センスアンプ１１４に最も近いビット線１０４に接続するメモリセル１０５の間にバックゲートトランジスタ１０８＿２、およびバックゲートトランジスタ１０８＿３を有する。バックゲートトランジスタ１０８＿２、およびバックゲートトランジスタ１０８＿３のゲートは、それぞれ、ビット線制御線１１２＿２およびビット線制御線１１２＿３に接続し、バックゲートは、それぞれ、バックゲート線１１１＿２およびバックゲート線１１１＿３に接続する。バックゲート線１１１＿２およびバックゲート線１１１＿３の電位は、外部の電源の有無に関わらず、適切な負の値に保持されるようにする。
【００５９】
このような半導体メモリ装置では、ビット線制御線１１２＿１乃至ビット線制御線１１２＿３は実施の形態１で示した場合と同様に状況に応じて電位が変動する。すなわち、半導体メモリ装置が外部より電源が供給されて半導体メモリ装置が使用できる状態にある場合には、ビット線制御線１１２＿１乃至ビット線制御線１１２＿３にはバックゲートトランジスタ１０８＿１乃至バックゲートトランジスタ１０８＿３をオンとするような電位が与えられる。
【００６０】
また、外部の電源が遮断された場合、あるいは、外部より電源が供給されている状態であっても半導体メモリ装置の使用が終了した場合には、ビット線制御線１１２＿１乃至ビット線制御線１１２＿３にはバックゲートトランジスタ１０８＿１乃至バックゲートトランジスタ１０８＿３をオフとするような電位が与えられる。
【００６１】
例えば、外部の電源が遮断された場合には、速やかにビット線制御線１１２＿１乃至ビット線制御線１１２＿３は０Ｖ以下の電位となり、バックゲートトランジスタ１０８＿１乃至バックゲートトランジスタ１０８＿３をオフとする。この結果、ビット線１０４は、バックゲートトランジスタ１０８＿１乃至バックゲートトランジスタ１０８＿３で分離され、列ドライバー１０２、センスアンプ１１４に接続する部分の電位が０Ｖとなっても、その他の部分（メモリセル１０５が接続している部分）の電位は、適切な電位（＞０Ｖ）を維持することができる。
【００６２】
一方で、ワード線１０３の電位は０Ｖであるので、メモリセルのセルトランジスタは十分に高抵抗であり、キャパシタに蓄積された電荷を長期にわたり維持できる。
【００６３】
（実施の形態３）
図４に示す半導体メモリ装置について説明する。図４に示す半導体メモリ装置のメモリセル１１７の構造は特許文献４に記載されているものと同等であり、その動作等については特許文献４を参照できる。
【００６４】
本実施の形態のメモリセル１１７は、図４（Ｂ）に示すように、書き込みトランジスタ１１８と読み出しトランジスタ１１９とキャパシタ１２０を有し、書き込みトランジスタ１１８のソースと読み出しトランジスタ１１９のソースはビット線１０４に接続し、書き込みトランジスタ１１８のゲートは書き込みワード線１１５に接続し、書き込みトランジスタ１１８のドレインと読み出しトランジスタ１１９のゲートがキャパシタ１２０の電極の一に接続し、キャパシタ１２０の電極の他は読み出しワード線１１６に接続する。
【００６５】
書き込みワード線１１５と読み出しワード線１１６の電位は行ドライバー１０１で制御される。また、ビット線１０４の電位は列ドライバー１０２で制御される。
【００６６】
このように多くの点で違いが認められるが、実施の形態１あるいは実施の形態２のメモリセル１０５と本実施の形態のメモリセル１１７は、ビット線１０４に書き込みトランジスタ１１８（図１のメモリセル１０５のセルトランジスタ１０６に相当）のソースが接続し、書き込みトランジスタ１１８のドレインがキャパシタ１２０の電極の一に接続するという点では同じである。すなわち、データの保存に関しては、書き込みトランジスタ１１８がオフ状態で高い抵抗を示す必要がある。
【００６７】
したがって、実施の形態１および実施の形態２で説明したのと同様に、列ドライバー１０２とビット線１０４の間に挿入されたバックゲートトランジスタ１０８を設けることで、外部からの電源が遮断された場合でも十分に高い抵抗を実現できるようにする（図４（Ａ）参照）。バックゲートトランジスタ１０８のゲートはビット線制御線１１２に接続し、バックゲートはバックゲート線１１１に接続する。バックゲート線１１１の電位は、外部の電源の有無に関わらず、適切な負の値に保持されるようにする。
【００６８】
このような半導体メモリ装置では、ビット線制御線１１２は実施の形態１で示した場合と同様に状況に応じて電位が変動する。すなわち、半導体メモリ装置が外部より電源が供給されて半導体メモリ装置が使用できる状態にある場合には、ビット線制御線１１２にはバックゲートトランジスタ１０８をオンとするような電位が与えられる。
【００６９】
また、外部の電源が遮断された場合、あるいは、外部より電源が供給されている状態であっても半導体メモリ装置の使用が終了した場合には、ビット線制御線１１２にはバックゲートトランジスタ１０８をオフとするような電位が与えられる。
【００７０】
例えば、外部の電源が遮断された場合には、ビット線制御線１１２は速やかに０Ｖ以下の電位となり、バックゲートトランジスタ１０８をオフとする。この結果、ビット線１０４の電位は、適切な電位（＞０Ｖ）を維持することができる。
【００７１】
一方で、書き込みワード線１１５の電位は０Ｖであるので、メモリセル１１７の書き込みトランジスタ１１８は十分に高抵抗であり、キャパシタ１２０に蓄積された電荷を長期にわたり維持できる。
【００７２】
メモリセル１１７はキャパシタ１２０の容量が小さくても読み出しトランジスタ１１９で信号を増幅してビット線に出力できるという特徴がある。しかし、キャパシタ１２０の容量が小さいということは、書き込みトランジスタ１１８のオフ状態での抵抗が十分に大きくないと必要な時間のデータの保持が困難であるということを意味する。したがって、電源遮断時に、バックゲートトランジスタ１０８でビット線１０４の電位を適切な正の値を保持し、書き込みトランジスタ１１８のオフ状態での抵抗を高めることは本実施の形態では、特に効果を奏する。
【００７３】
（実施の形態４）
図６乃至図８を用いて、例えば、図１あるいは図３に示される半導体メモリ装置の作製工程について簡単に説明する。詳細は公知の半導体集積回路作製技術を参照するとよい。なお、図６乃至図８は、作製工程を概念的に説明するもので、特定の断面を表すものではない。
【００７４】
＜図６（Ａ）＞
最初に、公知の半導体集積回路作製技術を用いて、半導体等の基板２０１表面に、素子分離絶縁物２０２、Ｎ型不純物領域２０３Ｎ、Ｐ型不純物領域２０３Ｐ、Ｎチャネル型トランジスタのゲート２０４Ｎ、Ｐチャネル型トランジスタのゲート２０４Ｐ、第１層間絶縁物２０５、第１コンタクトプラグ２０６ａ乃至第１コンタクトプラグ２０６ｄ等を形成する。ここで、Ｎチャネル型トランジスタやＰチャネル型トランジスタは、半導体メモリ装置の行ドライバーや列ドライバー、センスアンプ等に用いるとよい。
【００７５】
＜図６（Ｂ）＞
次に、第１層配線２０８ａ乃至第１層配線２０８ｄを形成し、これを第１埋め込み絶縁物２０７に埋め込んだ形状とする。これらで図１の行ドライバー１０１、列ドライバー１０２、あるいはセンスアンプ１１４等が形成される。
【００７６】
＜図６（Ｃ）＞
さらに、第２層間絶縁物２０９、第２コンタクトプラグ２１０、第２埋め込み絶縁物２１１、第２層配線２１２ａ乃至第２層配線２１２ｃを形成する。ここで、第２層配線２１２ｂは図１のバックゲートトランジスタ１０８のバックゲートあるいはバックゲート線１１１に相当する。なお、第２層配線２１２ａ乃至第２層配線２１２ｃと第１層配線２０８ａ乃至第１層配線２０８ｄの間に１層以上の別の配線を有してもよい。
【００７７】
＜図７（Ａ）＞
さらに、第３層間絶縁物２１３、第３コンタクトプラグ２１４ａ乃至第３コンタクトプラグ２１４ｃ、第３埋め込み絶縁物２１５、第３層配線２１６ａ乃至第３層配線２１６ｅを形成する。なお、第１コンタクトプラグ２０６ａ、第１層配線２０８ａ、第２コンタクトプラグ２１０、第２層配線２１２ａ、第２層配線２１２ｃ、第３コンタクトプラグ２１４ａ、第３コンタクトプラグ２１４ｂ、第３層配線２１６ａ、第３層配線２１６ｂは、図１のビット線１０４の一部となる。
【００７８】
＜図７（Ｂ）＞
その後、酸化物半導体層２１７ａ、酸化物半導体層２１７ｂを形成し、これを覆って、ゲート絶縁物２１８を形成する。この際、ゲート絶縁物２１８の物理的な厚さが、酸化物半導体層２１７ａ、酸化物半導体層２１７ｂの物理的な厚さの２倍以上あると、酸化物半導体層２１７ａ、酸化物半導体層２１７ｂをゲート絶縁物２１８で確実に覆うことができ、配線間ショートを防止できるので好ましい。
【００７９】
一方、ゲート絶縁物の実効的な厚さ（例えば酸化シリコン換算の厚さ）は酸化物半導体層２１７ａ、酸化物半導体層２１７ｂの実効的な厚さの１倍以下であることが好ましい。したがって、ゲート絶縁物２１８には、その誘電率が酸化物半導体層２１７ａ、酸化物半導体層２１７ｂの誘電率の２倍の材料を用いることが好ましい。
【００８０】
例えば、酸化ハフニウム、酸化タンタル、酸化ジルコニウム等の高誘電率材料を用いるとよい。また、酸化バリウム、酸化ストロンチウム、酸化カルシウム、酸化リチウム等、シリコン半導体とシリサイドを形成する材料であるため、シリコン半導体では使用することが避けられてきた材料であっても、酸化物半導体との間では問題が生じないこともあり、誘電率の高い材料であればゲート絶縁物２１８に用いることができる。
【００８１】
さらに、第４層配線２１９ａ乃至第４層配線２１９ｄを形成する。ここで、第４層配線２１９ａは図１のバックゲートトランジスタ１０８のゲートあるいはビット線制御線１１２に相当する。また、第４層配線２１９ｂ乃至第４層配線２１９ｄは、図１のワード線１０３に相当する。
【００８２】
＜図８参照＞
公知のＤＲＡＭの作製技術を用いて、スタック型キャパシタを作製する。すなわち、第４層間絶縁物２２０、第４コンタクトプラグ２２１ａ、第４コンタクトプラグ２２１ｂを形成し、その上に第５層間絶縁物２２２とキャパシタ電極２２３ａ、キャパシタ電極２２３ｂを形成する。さらに、キャパシタ誘電体２２４とセルプレート２２５を形成する。このようにして半導体メモリ装置を作製できる。
【００８３】
（実施の形態５）
図９および図１０を用いて、図４に示される半導体メモリ装置の作製工程について簡単に説明する。詳細は公知の半導体集積回路作製技術や特許文献２を参照するとよい。なお、図９および図１０は、作製工程を概念的に説明するもので、特定の断面を表すものではない。
【００８４】
＜図９（Ａ）＞
最初に、公知の半導体集積回路作製技術を用いて、半導体等の基板３０１表面に、ＢＯＸ層３０２、ＳＯＩ層３０３ａ、ＳＯＩ層３０３ｂを形成する。
【００８５】
＜図９（Ｂ）＞
次に、読み出しゲート３０４ａおよび読み出しゲート３０４ｂを形成し、これをマスクとして、ＳＯＩ層３０３ａ、ＳＯＩ層３０３ｂに不純物を注入し、不純物領域３０５ａ乃至不純物領域３０５ｄを形成する。ここで、不純物領域３０５ａは図４のバックゲートトランジスタ１０８のバックゲートあるいはバックゲート線１１１に相当する。また、読み出しゲート３０４ａおよび読み出しゲート３０４ｂは図４の読み出しトランジスタ１１９のゲートに相当する。さらに、第１層間絶縁物３０６を形成し、これを平坦化して、読み出しゲート３０４ａおよび読み出しゲート３０４ｂの上面を露出させる。
【００８６】
＜図９（Ｃ）＞
第１層配線３０７ａ乃至第１層配線３０７ｅ、第１埋め込み絶縁物３０８を形成する。
【００８７】
＜図９（Ｄ）＞
その後、酸化物半導体層３０９ａおよび酸化物半導体層３０９ｂを形成し、これを覆って、ゲート絶縁物３１０を形成する。さらに、第２層配線３１１ａ乃至第２層配線３１１ｅを形成する。ここで、第２層配線３１１ａは図４のバックゲートトランジスタ１０８のゲートあるいはビット線制御線１１２に相当する。また、第２層配線３１１ｃ、第２層配線３１１ｄは図４の書き込みワード線１１５に相当し、第２層配線３１１ｂ、第２層配線３１１ｅは、図４の読み出しワード線１１６に相当する。
【００８８】
＜図１０（Ａ）＞
平坦な表面を持つ第２層間絶縁物３１２を形成し、さらに第１層配線３０７ａ、第１層配線３０７ｂ、第１層配線３０７ｄに接続するコンタクトプラグ３１３ａ、コンタクトプラグ３１３ｂ、コンタクトプラグ３１３ｃを形成する。
【００８９】
＜図１０（Ｂ）＞
第３層配線３１４ａおよび第３層配線３１４ｂを形成する。第３層配線３１４ａおよび第３層配線３１４ｂは図４（Ａ）のビット線１０４に相当する。
【００９０】
＜図１０（Ｃ）＞
第３層間絶縁物３１５を形成する。さらに別の配線や層間絶縁物等を形成してもよい。以上の工程により、バックゲートトランジスタ３１６、読み出しトランジスタ３１７、書き込みトランジスタ３１８、キャパシタ３１９を有する半導体メモリ装置が作製される。バックゲートトランジスタ３１６は、図４（Ａ）のバックゲートトランジスタ１０８に相当する。
【００９１】
また、読み出しトランジスタ３１７、書き込みトランジスタ３１８、キャパシタ３１９は１つのメモリセルを形成する。読み出しトランジスタ３１７、書き込みトランジスタ３１８、キャパシタ３１９は、それぞれ、図４（Ｂ）の読み出しトランジスタ１１９、書き込みトランジスタ１１８、キャパシタ１２０に相当する。
【００９２】
なお、図１０（Ｃ）には、２つのメモリセル（メモリセル３２０ａ、メモリセル３２０ｂ）が示されている。これらのメモリセルは同じビット線に接続するメモリセルである。
【符号の説明】
【００９３】
１０１    行ドライバー
１０２    列ドライバー
１０３    ワード線
１０４    ビット線
１０５    メモリセル
１０６    セルトランジスタ
１０７    キャパシタ
１０８    バックゲートトランジスタ
１０９    キャパシタ
１１０    ビット線制御回路
１１１    バックゲート線
１１２    ビット線制御線
１１３    電池
１１４    センスアンプ
１１５    書き込みワード線
１１６    読み出しワード線
１１７    メモリセル
１１８    書き込みトランジスタ
１１９    読み出しトランジスタ
１２０    キャパシタ
１２１    ビット線容量
２０１    基板
２０２    素子分離絶縁物
２０３Ｎ    Ｎ型不純物領域
２０３Ｐ    Ｐ型不純物領域
２０４Ｎ    Ｎチャネル型トランジスタのゲート
２０４Ｐ    Ｐチャネル型トランジスタのゲート
２０５    第１層間絶縁物
２０６ａ    第１コンタクトプラグ
２０６ｂ    第１コンタクトプラグ
２０６ｃ    第１コンタクトプラグ
２０６ｄ    第１コンタクトプラグ
２０７    第１埋め込み絶縁物
２０８ａ    第１層配線
２０８ｂ    第１層配線
２０８ｃ    第１層配線
２０８ｄ    第１層配線
２０９    第２層間絶縁物
２１０    第２コンタクトプラグ
２１１    第２埋め込み絶縁物
２１２ａ    第２層配線
２１２ｂ    第２層配線
２１２ｃ    第２層配線
２１３    第３層間絶縁物
２１４ａ    第３コンタクトプラグ
２１４ｂ    第３コンタクトプラグ
２１４ｃ    第３コンタクトプラグ
２１５    第３埋め込み絶縁物
２１６ａ    第３層配線
２１６ｂ    第３層配線
２１６ｃ    第３層配線
２１６ｄ    第３層配線
２１６ｅ    第３層配線
２１７ａ    酸化物半導体層
２１７ｂ    酸化物半導体層
２１８    ゲート絶縁物
２１９ａ    第４層配線
２１９ｂ    第４層配線
２１９ｃ    第４層配線
２１９ｄ    第４層配線
２２０    第４層間絶縁物
２２１ａ    第４コンタクトプラグ
２２１ｂ    第４コンタクトプラグ
２２２    第５層間絶縁物
２２３ａ    キャパシタ電極
２２３ｂ    キャパシタ電極
２２４    キャパシタ誘電体
２２５    セルプレート
３０１    基板
３０２    ＢＯＸ層
３０３ａ    ＳＯＩ層
３０３ｂ    ＳＯＩ層
３０４ａ    読み出しゲート
３０４ｂ    読み出しゲート
３０５ａ    不純物領域
３０５ｂ    不純物領域
３０５ｃ    不純物領域
３０５ｄ    不純物領域
３０６    第１層間絶縁物
３０７ａ    第１層配線
３０７ｂ    第１層配線
３０７ｃ    第１層配線
３０７ｄ    第１層配線
３０７ｅ    第１層配線
３０８    第１埋め込み絶縁物
３０９ａ    酸化物半導体層
３０９ｂ    酸化物半導体層
３１０    ゲート絶縁物
３１１ａ    第２層配線
３１１ｂ    第２層配線
３１１ｃ    第２層配線
３１１ｄ    第２層配線
３１１ｅ    第２層配線
３１２    第２層間絶縁物
３１３ａ    コンタクトプラグ
３１３ｂ    コンタクトプラグ
３１３ｃ    コンタクトプラグ
３１４ａ    第３層配線
３１４ｂ    第３層配線
３１５    第３層間絶縁物
３１６    バックゲートトランジスタ
３１７    読み出しトランジスタ
３１８    書き込みトランジスタ
３１９    キャパシタ
３２０ａ    メモリセル
３２０ｂ    メモリセル
【図１】
0005953134.tif 000002
【図２】
0005953134.tif 000003
【図３】
0005953134.tif 000004
【図４】
0005953134.tif 000005
【図５】
0005953134.tif 000006
【図６】
0005953134.tif 000007
【図７】
0005953134.tif 000008
【図８】
0005953134.tif 000009
【図９】
0005953134.tif 000010
【図１０】
0005953134.tif 000011