(57)【特許請求の範囲】
【請求項１】
第１のロード線から最後のロード線に配置される複数のロード線と、
センスアンプの各対が前記対応するロード線を共有するように構成されるような、前記複数のロード線に対応するセンスアンプの複数の対と、ここにおいて、センスアンプの各対は、第１のセンスアンプと第２のセンスアンプとを備える、ここにおいて、前記第１のセンスアンプが第１のタイプのワードについて感知するように構成され、前記第２のセンスアンプが第２のタイプのワードについて感知するように構成される、
冗長リード線を駆動するように構成される冗長センスアンプと、
前記複数のロード線に対応する複数のマルチプレクサと、ここにおいて、前記複数のマルチプレクサの中の第１のマルチプレクサから最後から２番目のマルチプレクサは、前記対応するロード線と後続のロード線との間で選択するようにそれぞれ構成される、ここにおいて、前記複数のマルチプレクサの中の最後のマルチプレクサは、前記最後のロード線と前記冗長リード線との間で選択するように構成される、
欠陥が前記第１のセンスアンプのうちの１つに対応し、前記第２のタイプのワードが前記第２のセンスアンプから読み取られているとき、それらの対応するロード線について選択するように前記マルチプレクサを制御するように構成されるデコーダと、前記デコーダが、欠陥が前記第２のセンスアンプのうちの１つに対応し、前記第１のタイプのワードが前記第１のセンスアンプから読み取られているとき、それらの対応するロード線について選択するように前記マルチプレクサを制御するようにさらに構成される、を備える、メモリ。
【請求項２】
前記第１のタイプのワードが前記メモリから読み取られており、前記第１のセンスアンプが前記ロード線のうちの所与の１本に対応する前記センスアンプ対の中で欠陥があるとき、前記所与のロード線から最後から２番目のロード線に対応する前記マルチプレクサをシフトしてそれらの後続のロード線について選択するように制御し、前記最後のマルチプレクサをシフトして前記冗長リード線について選択するように制御するように前記デコーダがさらに構成される、請求項１に記載のメモリ。
【請求項３】
前記第１のタイプのワードが前記メモリから読み取られており、前記第１のセンスアンプが前記所与のロード線に対応する前記センスアンプ対の中に欠陥があるとき、前記第１のロード線から先行するロード線に対応する前記マルチプレクサをそれらの対応するロード線について選択するように制御するように前記デコーダがさらに構成され、ここにおいて、前記所与のロード線が前記先行するロード線に関して後続のロード線である、請求項２に記載のメモリ。
【請求項４】
前記第２のタイプのワードが前記メモリから読み取られており、前記第２のセンスアンプが前記ロード線のうちの所与の１本に対応する前記センスアンプ対の中に欠陥があるとき、前記所与のロード線から最後から２番目のロード線に対応する前記マルチプレクサをシフトしてそれらの後続のロード線について選択するように制御し、前記最後のマルチプレクサをシフトして前記冗長ロード線について選択するように制御するように前記デコーダがさらに構成される、請求項１に記載のメモリ。
【請求項５】
前記第２のタイプのワードが前記メモリから読み取られており、前記第２のセンスアンプが前記所与のロード線に対応する前記センスアンプ対の中に欠陥があるとき、前記第１のロード線から先行するロード線に対応する前記マルチプレクサをそれらの対応するロード線について選択するように制御するように前記デコーダがさらに構成される、ここにおいて、前記所与のロード線は、前記先行するロード線に関して後続のロード線である、請求項４に記載のメモリ。
【請求項６】
前記メモリがＳＲＡＭを備える、請求項１に記載のメモリ。
【請求項７】
各センスアンプが複数の対応するビット線から感知するように構成される、請求項１に記載のメモリ。
【請求項８】
センスアンプの各第２の対が前記対応するロード線を共有するように構成されるように、前記複数のロード線に対応するセンスアンプの複数の第２の対をさらに備え、ここにおいて、センスアンプの各第２の対は、第３のセンスアンプと第４のセンスアンプとを備え、ここにおいて、前記第３のセンスアンプは、第３のタイプのワードについて感知するように構成され、前記第４のセンスアンプは、第４のタイプのワードについて感知するように構成される、請求項１に記載のメモリ。
【請求項９】
対応する複数のカラムタイプを使用して複数のワードタイプを読み取るように構成されるメモリのための方法であって、前記メモリが複数のロード線を含み、各ロード線が前記カラムの対応するロード線の組により駆動され、各ロード線の組が各タイプのうちの１つのカラムを含み、
前記タイプのうちの第１のもののカラムが欠陥があり、残りのカラムタイプが欠陥がないという決定に反応して、前記残りのタイプのワードを前記メモリから前記ロード線を介して何らシフトすることなく読み取ることと、
前記第１のタイプの前記カラムが欠陥があるという前記決定に反応して、前記第１のタイプのワードを前記メモリから前記ロード線のシフトされたものを介して、および単一の汎用カラムにより駆動される汎用冗長リード線を介して読み取ることと、を備える方法。
【請求項１０】
前記メモリが前記複数のロード線に対応する複数の出力マルチプレクサを含み、前記残りのタイプの前記ワードを読み取る間、各出力マルチプレクサをその対応するロード線について選択するように制御することをさらに備える、請求項９に記載の方法。
【請求項１１】
前記ロード線は、第１のロード線から最後のロード線に配置され、ここにおいて、前記出力マルチプレクサは、対応する第１の出力マルチプレクサから対応する最後の出力マルチプレクサに配置され、ここにおいて、前記メモリから前記ロード線のシフトされたものを介して前記第１のタイプの前記ワードを読み取ることは、どのロード線が前記第１のタイプの欠陥のあるセンスアンプに結合するのかを決定することと、前記決定されたロード線から前記ロード線の最後から２番目のものに対応する出力マルチプレクサからの各出力マルチプレクサを、シフトされたロード線について選択するように制御することと、前記最後のマルチプレクサを前記冗長リード線について選択するように制御することとを備える、請求項１０に記載の方法。
【請求項１２】
前記第１のタイプの前記ワードを読み取ることは、前記第１の出力マルチプレクサから前記出力マルチプレクサの前記先行するものの各々の出力マルチプレクサを制御してその対応するロード線について選択することをさらに備える、ここにおいて、前記決定されるロード線は、前記先行するロード線に関してシフトされたロード線である、請求項１１に記載の方法。
【請求項１３】
前記タイプのうちの第２のもののカラムが欠陥があるという決定に反応して、前記第２のタイプ以外の前記残りのタイプのワードを前記メモリから前記ロード線を介して何らシフトすることなく読み取ることと、
前記第２のタイプの前記カラムが欠陥があるという前記決定に反応して、前記第２のタイプのワードを前記メモリから前記ロード線のシフトされたものを介して、および前記単一の汎用カラムにより駆動される前記汎用冗長リード線を介して読み取ることと、をさらに備える請求項９に記載の方法。
【請求項１４】
前記タイプのうちの第３のもののカラムが欠陥があるという決定に反応して、前記第３のタイプ以外の前記残りのタイプのワードを前記メモリから前記ロード線を介して何らシフトすることなく読み取ることと、
前記第３のタイプの前記カラムが欠陥があるという前記決定に反応して、前記第３のタイプのワードを前記メモリから前記ロード線のシフトされたものを介して、および前記単一の汎用カラムにより駆動される前記汎用冗長リード線を介して読み取ることと、をさらに備える請求項１３に記載の方法。
【請求項１５】
複数のカラム対と、各カラム対は、第１のセンスアンプと第２のセンスアンプとを含む、前記第１のセンスアンプは、第１のワードについてのビットを感知するように構成される、前記第２のセンスアンプは、第２のワードについてのビットを感知するように構成される、
前記複数のカラム対に対応する複数のロード線と、
ワードを出力するため前記ロード線から選択するための手段と、ここにおいて、前記ワードが第１のワードであり前記第１のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされたものから選択するように前記手段が構成され、前記ワードが第２のワードであり前記第１のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされないものからのみ選択するように前記手段がさらに構成される、
単一の冗長リード線と、ここにおいて、前記ロード線のうちの前記シフトされたものから選択するとき、前記単一の冗長リード線について選択するように前記手段がさらに構成される、
を備えるメモリ。
【請求項１６】
前記ワードが第２のワードであり前記第２のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされたものから選択する、前記手段がさらに構成され、前記ワードが第１のワードであり前記第２のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされないものから選択する、前記手段がさらに構成される、請求項１５に記載のメモリ。
【請求項１７】
前記メモリがＳＲＡＭである、請求項１５に記載のメモリ。
【請求項１８】
前記第１および第２のセンスアンプの各々が、４つのビット線の対応する組から感知するように構成される、請求項１５に記載のメモリ。
【請求項１９】
前記手段が複数の出力マルチプレクサを含む、請求項１８に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１３年３月１５日に出願された、米国非仮出願第１３／８３７，８７４号に対する優先権を主張する。
【０００２】
[0002]本出願は、カラム冗長性を有するメモリに関し、より詳細には、増加された密度を有するＩ／Ｏシフトカラム冗長性を有するメモリに関する。
【背景技術】
【０００３】
[0003]カラム冗長性は、メモリアレイが、不良カラムを冗長カラムで置き換えることを可能にする。この冗長性はセンスアンプ（ＳＡ）シフトまたはＩ／Ｏシフトを使用して実施され得る。センスアンプシフトを有するメモリ１００が、図１に示される。２つの独立なメモリアレイまたはバンクがメモリ１００に含まれる。バンク１アレイおよびバンク０アレイ。各メモリバンクは、メモリバンクについてのビット線を感知するため、センスアンプ１０１のそれ自体の組を有する。各センスアンプ１０１は、その対応するメモリバンクからの、４本の対応するビット線１０２から感知する。言い換えれば、所与のメモリバンクについて、各センスアンプ１０１に関して４：１ビット線多重化が存在する。リード線１０４のアレイは、メモリバンク０およびメモリバンク１について、センスアンプ１０１によって共有される。ビット線１０２、バンク０およびバンク１の中のメモリセル、ならびに対応するセンスアンプ１０１およびリード線１０４は、本明細書で、「カラム」として示される。言い換えれば、カラムは、センスアンプのリード線１０４を駆動するための、任意の所与のメモリバンク中の構造のことを言う。その構造は、もちろん、センスアンプ１０１と、関連するビット線１０２と、それらの関連するビット線１０２に結合されるメモリセルとを含むことになる。
【０００４】
[0004]説明の明白性のために、ただ１つの最初のカラム１３５および後続のカラム１３５が、メモリ１００中の点線により画定される。各カラム１３５は、メモリバンク０およびメモリバンク１の中に４本の対応するビット線１０２を含む。メモリ技術で知られるように、各センスアンプ１０１は、センスイネーブル信号（図示せず）に応答するように構成される。所与のセンスアンプ１０１へのセンスイネーブル信号がアサートされる場合、そのセンスアンプ１０１は、そのリード線１０４上へのビット決定を送り出す。
【０００５】
[0005]メモリ１００は、回収されたワードＤｏｕｔを出力ステージ１２０から出力することにより、リード動作に応答する。Ｄｏｕｔは、第１のワードビットＤｏｕｔ［１］から最後のワードビットＤｏｕｔ［３２］の範囲の、３２ビット幅の回収されたワードである。各ワードＤｏｕｔは、それが奇数または偶数カラムから感知されたかどうかに応じて、奇数ワードまたは偶数ワードのいずれかであってよい。言い換えれば、カラム１３５は、偶数（Ｅ）および奇数（Ｏ）カラムに分割される。偶数カラムは、各メモリバンクについて偶数センスアンプを含む。同様に、奇数カラムは、各メモリバンクについて奇数カラムを含む。ワードが奇数であるかまたは偶数であるかに応じて、第１の偶数カラムおよび第１の奇数カラムがＤｏｕｔ［１］に対応する。同様に、第２の偶数カラムおよび第２の奇数カラムがＤｏｕｔ［２］に対応し、などであり、それによって、第３２の偶数カラムおよび第３２の奇数カラムがＤｏｕｔ［３２］に対応する。各ワードビットについてこの奇数または偶数値であるとすると、出力ステージ１２０中の２：１マルチプレクサ１２５の第１のステージは、各ワードビットに関して８：１のビット線多重化を可能にする。
【０００６】
[0006]奇数および偶数カラムの対と同様に、各マルチプレクサ１２５は、ワードＤｏｕｔ中のビット位置に対応する。たとえば、第１のマルチプレクサ１２５がＤｏｕｔ［１］に対応し、第２のマルチプレクサ１２５がＤｏｕｔ［２］に対応し、などである。各マルチプレクサ１２５は、そのＳ１およびＳ２入力に関して、その対応するワードビットについて、偶数と奇数カラムとの間で選択することができる。たとえば、最初のマルチプレクサ１２５は、そのＳ２入力において、第１の偶数カラム１３５についてのリード線１０４を受け入れ、そのＳ１入力において、第１の奇数カラムについてのリード線１０４を受け入れる。各マルチプレクサ１２５は、したがって、奇数入力と偶数入力とを受け入れると考えられ得る。
【０００７】
[0007]センスアンプ１０１へのセンスイネーブル信号は、偶数カラムと奇数カラムとの間、さらにはバンク間を区別する。所与のメモリバンクについてのセンスイネーブル信号は、したがって、偶数センスアンプからの偶数ビットの感知をトリガーする偶数状態を有し、奇数センスアンプからの奇数ビットの感知をトリガーする奇数状態を有する。デフォルト状態（カラムエラーなし）では、マルチプレクサ１２５は、この場合、Ｄｏｕｔが奇数または偶数ワードのいずれであるのかに応じて、それらの奇数または偶数入力について選択するように制御される。
【０００８】
[0008]両方のメモリバンクのわたって単一のリード線１０４を共有するので、所与のカラム１３５の単にメモリバンク１部分の中、または単にメモリバンク０部分の中の中の欠陥が、その偶数または奇数カラムの有用性を喪失させる。そのような欠陥のあるカラムは、同じ奇数または偶数クラスについて、後続のカラムによって、センスアンプ冗長性方式で置き換えられる。この置き換えを実施するために、マルチプレクサ１３０の第２のステージを必要とする。
【０００９】
[0009]各ワードビットについて１つのマルチプレクサ１３０が存在する。したがって、第１のマルチプレクサ１３０がＤｏｕｔ［１］について選択し、第２のマルチプレクサ１３０がＤｏｕｔ［２］について選択する、などである。２：１多重化の２つのステージのために、Ｄｏｕｔ［３２］についての最後のマルチプレクサ１３０を除く各マルチプレクサ１３０は、２つの偶数偶数および奇数カラム対からのビット決定から、最終的に選択することができる。所与のワードビットについての偶数および奇数カラム対からのビット決定は、その出力ビットのマルチプレクサ１３０についての、シフトされないビット決定であると言うことができる。たとえば、第１のビットの偶数および奇数カラムからのビット決定は、Ｄｏｕｔ［１］についてのマルチプレクサ１３０についてのシフトされないビット決定となる。加えて、第１のマルチプレクサ１３０から最後から２番目のマルチプレクサ１３０の各マルチプレクサ１３０は、後続のビットの偶数および奇数カラム対からのビット決定を受け入れるためのＳ１入力を有する。このビット決定は、シフトされたビット決定として示すことができる。たとえば、第１のマルチプレクサ１３０は、そのＳ１入力において、第２のビットの偶数および奇数カラム対からのビット決定について選択することができる。しかし、第３２のビットの偶数および奇数カラムについては、後続のカラムが存在しない。この最後のビットのマルチプレクサ１３０についてのＳ１入力は、冗長カラム１４０からの冗長リード線１４５を受け入れる。冗長カラム１４０は、各メモリバンク中の冗長ビット線１１０からの感知のため、冗長センスアンプ１０５を含む。
【００１０】
[0010]冗長カラム１４０は、メモリ１００が欠陥のある偶数または奇数カラムを有するかどうかに応じて、偶数または奇数カラムのいずれかであってよいことに留意されたい。言い換えれば、冗長センスアンプ１０５は、センスイネーブル信号が偶数または奇数状態のいずれであるかに関わらず、センスイネーブル信号に応答する。メモリ１００中に欠陥のあるカラムが決して存在しない場合、マルチプレクサ１３０はまったく必要とならない。しかし、センスアンプシフト方式では、欠陥のある偶数または奇数カラムが、その偶数または奇数クラスについて、直後のカラムにより置き換えられる。たとえば、第１のビットの偶数カラムは欠陥があると仮定する。この最初の偶数カラム１３５の機能は、この場合、欠陥のある第１のビットの偶数カラムに対して後続する偶数カラムである、第２のビットの偶数カラムにより引き受けられることになる。
【００１１】
[0011]所与の欠陥のある偶数または奇数カラムのそのような置き換えを可能にするため、各マルチプレクサ１３０は、そのシフトされない（Ｓ２）入力またはシフトされた（Ｓ１）入力のいずれかについて選択することができる。たとえば、偶数カラムは欠陥があるが、奇数ワードがメモリ１００から読み取られていると仮定する。そのような場合、各マルチプレクサ１３０は、そのシフトされない入力について選択するように制御される。しかし偶数ワードが感知されると、マルチプレクサ１３０は、欠陥のあるカラムに関するそれらのビット位置に応じて、それらのシフトされたまたはシフトされない入力のいずれかについて選択するように制御される。たとえば、欠陥がｉ番目の偶数カラムであり、ここで、ｉがカラムのビット位置を指定する整数である場合。このビット位置の前のマルチプレクサ１３０は、シフトを実施しない。しかし、ｉ番目のビット位置以降に対応するマルチプレクサ１３０は、それらのシフトされた入力について選択するように制御される。冗長カラム１４０は、この場合、最後の（この実施形態では第３２）偶数カラムとして機能することになる。ｉ番目の奇数カラムが欠陥がある場合、奇数ワードがメモリ１００から読み取られているとき、類似の制御がマルチプレクサ１３０について発生することになる。しかし、冗長カラム１４０は、この場合、最後の奇数カラムとして機能することになる。マルチプレクサ１２５および１３０を通したそのようなＳＡシフトは、やや複雑な制御ロジックを要求する。さらに、各偶数および奇数カラムがそれ自体のリード線１０４を有し、このことが結果として生じる経路指定およびレイアウトを複雑にすることに留意されたい。
【００１２】
[0012]ＳＡシフトの代わりに、Ｉ／Ｏシフト冗長性方式が実装され得る。図２は、８：１ビット線多重化（マックシング（ｍｕｘｉｎｇ））メモリ２００についてのＩ／Ｏシフト冗長性方式を示す。Ｉ／Ｏシフト冗長性方式の中では、マルチプレクサの第２のステージは必要ない。代わりに、２：１マルチプレクサ２１０の単一のステージ２０１がワードＤｏｕｔについて選択することができる。メモリ２００では、ワードＤｏｕｔは、再び、ビットＤｏｕｔ［１］からビットＤｏｕｔ［３２］の範囲である、３２ビット幅となる。カラム２０２は、メモリ１００の偶数および奇数カラム対に関して議論されたように組織される。したがって、各偶数および奇数カラム対は、デフォルト（欠陥のあるカラムがない）状態におけるＤｏｕｔ中のビット位置に対応する。Ｄｏｕｔ［１］に対応する偶数および奇数カラムの第１の対、Ｄｏｕｔ［２］に対応する第２の対などがあり、それによって、最後のカラム対（この実施形態では、第３２のカラム対）がＤｏｕｔ［３２］に対応する。
【００１３】
[0013]各カラム２０２は、メモリセル（図示せず）と、カラムタイプに応じて偶数または奇数センスアンプとして分類され得る対応するセンスアンプ２０５に関連する４つのビット線とを備える。しかし、メモリ１００とは異なり、各リード線２０６は、メモリバンク内の各タイプのセンスアンプ、すなわち１つの奇数センスアンプおよび１つの偶数センスアンプにより共有される。メモリバンク中のセンスアンプの対応する組についてのそのような共有リード線を区別するために、リード線２０６は、ロード線として示されることになる。対照的に、「リード線」という用語は、リード線が任意の所与のメモリバンク内の他のセンスアンプにより共有されない、メモリ１００などの用途のために予約されることになる。ロード線２０６は、各カラム対の中の偶数および奇数センスアンプにより共有される。ロード線２０６は、２：１マルチプレクサ２１０を含むＩ／Ｏブロック２０１により受け入れられる。マルチプレクサ１３０と同様に、各マルチプレクサ２１０は、シフトされないカラム対またはシフトされたカラム対から選択することができる。たとえば、Ｄｏｕｔ［１］についてのマルチプレクサ２０１は、そのＳ１入力におけるシフトされないカラム対（第１の対）、およびそのＳ２入力におけるシフトされたカラム対（第２の対）について選択することができる。しかし、Ｄｏｕｔ［３２］に対応するシフトされたカラムは存在しない。したがって、Ｄｏｕｔ［３２］についてのマルチプレクサ２１０は、そのシフトされた入力として、冗長カラム対２４０についての冗長ロード線２１１について選択する。
【００１４】
[0014]各カラム対が共通ロード線２０６を共有するので、その奇数または偶数カラムのただ１つが欠陥がある場合でさえ、欠陥があることになる。Ｉ／Ｏシフトは、したがって、センスアンプ対（または等価的にカラム対）に関して行い、特定の欠陥のあるカラムが奇数または偶数のいずれであるかに影響を受けない。マルチプレクサ２１０のための制御ロジックは、したがって、ＳＡシフト方式と比較して簡単化される。たとえば、所与のカラム対が欠陥があると仮定する。デフォルトの場合（エラーなし）では、この所与のカラム対は、出力ビット位置のうちの所与の１つに対応する。このビット位置は、Ｄｏｕｔ［ｉ］として指定されてよく、ここで、ｉは、何らかの任意のビットを表す。Ｄｏｕｔ［１］からＤｏｕｔ［ｉ−１］に対応するマルチプレクサ２１０は、それらのシフトされないロード線について選択し、一方、残りのマルチプレクサ２１０は、シフトされたロード線について選択する。シフトロジックは、したがって、幾分基本的であるが、Ｉ／Ｏシフトは、各ワードタイプについて冗長カラムを必要とする。たとえば、単に偶数および奇数ワードを記憶することとは逆に、メモリ２００が４つのタイプのワード（それらが恣意的にタイプＡ、Ｂ、Ｃ、およびＤと名付けられると仮定する）を記憶するように変更される場合、冗長Ａカラムと、冗長Ｂカラムと、冗長Ｃカラムと、冗長Ｄカラムとを必要とすることになる。しかし、ＳＡシフトメモリは、カラムタイプのうちのいずれかの代わりができる、汎用カラムを使用する。ＳＡシフトと比較すると、Ｉ／Ｏシフトは、したがってより大きいダイ面積を要求する。しかし、Ｉ／Ｏシフトの別の利点は、マルチプレクサ２１０に経路指定されるロード線２０６の数が、ワード幅（プラス冗長ロード線２１１）に等しいことである。対照的に、ＳＡシフトメモリについてのリード線の数は、ワード幅の倍数Ｍ（プラス冗長リード線１４５）に等しくなり、ここでＭはワードタイプの数を表す整数である。
【００１５】
[0015]したがって、センスアンプシフトのダイ節約と、Ｉ／Ｏシフトの制御論理簡易性およびリード線経路指定簡易性とを達成する、冗長性方式についての技術が必要である。
【発明の概要】
【００１６】
[0016]改善されたカラム冗長性方式は、ローカルなリード線の代わりのロード線の使用にもかかわらず、単一の汎用カラムを使用する。本明細書で使用する、「カラム」は、センスアンプと、その対応するビット線および関連するメモリセルとに対応するように規定される。カラムは、結果として得られるメモリに記憶される異なるワードタイプに対応する異なるタイプに分類される。たとえば、メモリは、偶数および奇数カラムに対応する偶数および奇数センスアンプにより感知される偶数および奇数ワードを記憶することができる。しかし、メモリが任意の数のワードタイプを有することができるという点で、カラムタイプは、単に偶数および奇数よりも幅の広い概念である。
【００１７】
[0017]カラムは、ロード線の組に組織化される。各ロード線の組は、各タイプの１つのカラムを有する。ロード線の組の中のセンスアンプすべては、対応するロード線を共有する。言い換えれば、ロード線の組の中の各センスアンプは、そのビット決定を対応するロード線上に駆動することができる。メモリは、汎用センスアンプを含む汎用カラムも含む。この汎用カラムは、非冗長カラムの同じビット線多重化を有することになる。たとえば、ロード線の組の中のセンスアンプについてのビット線多重化が４：１である場合、冗長センスアンプは、この同じ４：１ビット線多重化を有することになる。
【００１８】
[0018]ロード線は、複数のマルチプレクサにおいてすべて受け入れられる。ロード線と同様に、マルチプレクサは、メモリについてのワード幅に対応する。各ワード（タイプに関わらず）が第１のビットから最後（ｍ番目）のビットの範囲であると考えられる場合、ロード線は、第１のロード線から最後（ｍ番目）のロード線の範囲であり、マルチプレクサは、第１のマルチプレクサから最後のマルチプレクサの範囲であって、ここで、ｍはワード幅と等しい整数である。第１のマルチプレクサから最後から２番目のマルチプレクサの各マルチプレクサは、対応するロード線ならびにシフトされたロード線から選択することができる。第１のマルチプレクサについて対応するロード線は第１のロード線であり、第２のマルチプレクサについて対応するロード線は第２のロード線であり、などであり、それによって、最後のマルチプレクサについて対応するロード線は最後のロード線である。
【００１９】
[0019]第１のロード線から最後のロード線のロード線の配置に関して、シフトされたロード線は、最後のロード線を除いた任意の所与のロード線への後続のロード線である。言い換えれば、ｉ番目のロード線について（ここで、ｉは、１からｍ−１の範囲である）、シフトされたロード線は、（ｉ＋１）番目のロード線である。最後のロード線は、それがロード線の最後であるから、シフトされたロード線が存在しない。他のマルチプレクサと異なり、最後のマルチプレクサは、最後のロード線と、単一の冗長カラム中の冗長センスアンプに結合される冗長リード線とから選択することができる。
【図面の簡単な説明】
【００２０】
【図１】[0020]センスアンプシフト冗長性方式を使用するように構成される従来型メモリのブロック図。
【図２】[0021]Ｉ／Ｏシフト冗長性方式を使用するように構成される従来型メモリのブロック図。
【図３】[0022]改善されたカラム冗長性方式で構成されるメモリのブロック図。
【図４】[0023]例示的な方法についての流れ図。
【発明を実施するための形態】
【００２１】
[0024]改善されたカラム冗長性方式が、共通ロード線が複数のカラムにより共有されるメモリについて提供される。メモリは、１つまたは複数のメモリバンクを含むことができる。各カラムは、各メモリバンクについてセンスアンプを含む。カラムは、感知するように構成されるワードタイプに従って分類される。そのような分類は、メモリ技術の当業者により理解されるように、共有ロード線から流れる。たとえば、メモリが４つの異なるワードタイプを記憶するように構成される場合、４つの対応するカラムタイプがあることになる。そのような実施形態では、各ロード線が各タイプのカラムにより共有されるので、ロード線は、４つのカラムにより共有される。
【００２２】
[0025]一般的に、カラムタイプおよび対応するワードタイプの数は、要因の中でもとりわけ、結果として得られるメモリのアスペクト比に依存する。以下の議論は、第１のカラムタイプおよび第２のカラムタイプが存在し、それによって、対応する第１のタイプのワードおよび第２のタイプのワードが、結果として得られるメモリから読み取られ得ることを仮定する。一般性の損失なしに、第１のカラムタイプが偶数カラムとして示されてよく、第２のカラムタイプが奇数カラムとして示されてよい。したがって、偶数ワードが偶数カラムから読み取られ、一方奇数ワードが奇数カラムから読み取られる。しかし、本明細書に開示されるカラム冗長性構造および方法が、カラムタイプおよび対応するワードタイプの任意の所与の構成に広く適用可能であることを理解されよう。
【００２３】
[0026]ロード線共有のため、特定のメモリバンクおよびカラムタイプについて選択するため、何らかの手段が必要であることを、当業者はやはり理解されよう。たとえば、各カラム中の１つのセンスアンプ（または複数のセンスアンプ）は、バンク固有およびカラム固有センスイネーブル信号に応答するように構成されてよい。この様式では、所与のカラムタイプ中のセンスアンプは、ビット決定を提供するために選択的に活性化されてよい。偶数および奇数カラムの実施形態では、センスアンプは、それらのカラムタイプに従って偶数および奇数センスアンプとして分類される。各共有ロード線ならびに対応する偶数および奇数カラムの対は、ワード幅に対応すると考慮され得る。言い換えれば、各ロード線は、出力ワードについてのビット位置に一意に対応する。その点について、偶数および奇数ワードはすべて、第１のビット位置の第１のビットから最後のビット位置の最後のビットの範囲の、同じビットの幅を有することになる。カラム対（各対が偶数カラムおよび奇数カラムを含む）は、したがって、出力ビット幅に従って配置される。第１のカラム対が第１のビット位置に対応し、第２のカラム対が第２のビット位置に対応し、などであり、それによって、最後のカラム対が最後のビット位置に対応する。
【００２４】
[0027]本明細書に開示される改善されたカラム冗長性メモリのための出力ステージは、ちょうどカラム対と同様に、ビット位置に対応する２：１マルチプレクサの単一のステージを含む。したがって、第１のビット位置の出力ビットについて選択するための第１のマルチプレクサ、第２のビット位置の出力ビットについて選択するように構成される第２のマルチプレクサ、などが存在し、それによって、最後のビット位置の出力ビットについて選択するための最後のマルチプレクサが存在する。各マルチプレクサは、Ｉ／Ｏシフト方式中のマルチプレクサ２１０に関して議論されたものと類似の、シフトされたまたはシフトされないカラム対について選択することができる。しかしＩ／Ｏシフトの実施形態と著しく対照的に、本明細書に開示される改善されたカラム冗長性メモリは、各カラムタイプについての冗長カラムを必要としない。その代わりに、単一の汎用冗長カラムはいかなるカラムタイプが欠陥があっても置き換えるように機能する。これは、ＳＡシフトのダイ節約が、Ｉ／Ｏシフトの簡略化されたロード線経路指定で達成される点で、非常に有利である。
【００２５】
[0028]ロード線の数は、ワード幅に応じる。したがって、一実施形態で、各出力ワードＤｏｕｔがｍビット幅である（ｍが任意の正の整数である）場合、ｍ本のロード線が存在することになる。マルチプレクサの数は、ワード幅にも対応する。ｍビット幅の実施形態では、第１のマルチプレクサが第１のロード線を受け入れ、第２のマルチプレクサが第２のロード線を受け入れ、などであり、それによって、ｍ番目（最後）のマルチプレクサがｍ番目のロード線を受け入れる。各マルチプレクサは（ｍ番目のマルチプレクサを除き）、後続のロード線も受け入れる。したがって、ｉ番目のマルチプレクサ（ここで、ｉは、１からｍ−１の範囲の整数である）は、（シフトされないカラム対から）ｉ番目のロード線と、（シフトされたカラム対から）（ｉ＋１）番目のロード線とを受け入れる。本明細書で使用する、所与のロード線についての「後続のロード線」とは、所与のロード線についてのビット位置を基準として次のビット位置に対応する。その点について、最後のロード線の後には、後続のロード線が存在しない。第１のマルチプレクサは、したがって、第１のロード線と第２のロード線との間で選択し、第２のマルチプレクサは、第２のロード線と第３のロード線との間で選択し、などである。しかし、最後のマルチプレクサは、最後のロード線と、単一の冗長カラムに対応する冗長ロード線との間で選択する。
【００２６】
[0029]これらの利点をより良好に説明するために、例示的なメモリ３００が図３に示される。この実施形態では、２つのメモリバンクが存在する。メモリバンク０およびメモリバンク１。しかし、メモリバンクの数は任意である。それは、１つまたは複数であってよい。メモリ３００の中で、ワード幅は、第１のワードビットＤｏｕｔ［１］から第３２のワードビットＤｏｕｔ［３２］の範囲である、３２ビットである。したがって、ロード線［１］からロード線［３２］の範囲である、そのような実施形態についての３２本のロード線が存在する。各ロード線は、各メモリバンク中の対応するセンスアンプ対により共有される。ロード線［１］は、Ｄｏｕｔ［１］についてのデフォルトの（シフトされない）ロード線である。同様に、ロード線［２］は、Ｄｏｕｔ［２］についてのシフトされないロード線であり、などであり、それによって、ロード線［３２］は、Ｄｏｕｔ［３２］についてのシフトされないロード線である。各ワードビットは、対応する２：１マルチプレクサ３３０によって選択される。ワードＤｏｕｔ中の３２ビットに対応するメモリ３００についての３２個のマルチプレクサ３３０が存在する。一般的に、ワードＤｏｕｔがｍビット幅である場合、ｍ個のマルチプレクサ３３０が存在し、ｍは、任意の正の整数である。ロード線［１］は、第１のマルチプレクサ３３０（最初のマルチプレクサ）により受け入れられる。同様に、ロード線［２］は、隣接する第２のマルチプレクサ３３０により受け入れられ、などであり、それによって、ロード線［３２］は、第３２のマルチプレクサ３３０により受け入れられる。
【００２７】
[0030]各ロード線は、対応するカラム対中の、対応する偶数センスアンプ３０２および奇数センスアンプ３０５により、各メモリバンク中で駆動される。第１のカラム対中の偶数および奇数センスアンプは、したがって、それらのビット決定をロード線［１］上に駆動し、第２のカラム対はロード線［２］を駆動し、などであり、それによって、最後のカラム対がロード線［３２］を駆動する。所与のカラム対についての各メモリバンク内で、各センスアンプ３０５および３０２は、４本の対応するビット線３０１から感知する（４：１ビット線マックシング）。マルチプレクサ３３０の第１のものからマルチプレクサ３３０の最後から２番目（この実施形態では、第３１のマルチプレクサ）までは、シフトされないロード線とシフトされたロード線とを選択することができる。したがって、第１のマルチプレクサ３３０は、ロード線［１］またはロード線［２］のいずれかで実行されるビット決定について選択するように制御され、第２のマルチプレクサ３３０は、ロード線［２］またはロード線［３］のいずれかで実行されるビット決定について選択するように制御され、などであり、それによって、最後から２番目のマルチプレクサ（図示せず）は、ロード線［３１］（図示せず）とロード線［３２］との間で選択する。
【００２８】
[0031]マルチプレクサ３３０からのワードＤｏｕｔは、偶数センスアンプ３０２がそれら各々のロード線を駆動する場合には偶数ワード、または奇数センスアンプ３０５がそれら各々のロード線を駆動する場合には奇数ワードのいずれかである。偶数ワードＤｏｕｔは、したがって、偶数センスアンプ３０２により感知され、一方奇数ワードＤｏｕｔは、奇数センスアンプ３０５により感知される。以前に議論されたように、各センスアンプタイプは、そのタイプ（およびそのメモリバンク）についてのセンスイネーブル信号に反応してその多重化されたビット線から感知するように構成される。この様式では、センスアンプタイプは、共有ロード線の使用にもかかわらず、互いに干渉しない。そのようなセンスアンプイネーブル信号はメモリ技術でよく知られているので、それらの対応するセンスアンプとのそれらの相互作用は、メモリ３００について図示されない。
【００２９】
[0032]第３２のカラム対の後に冗長センスアンプは存在しないので、最後の第３２のマルチプレクサ３３０について選択するシフトされたロード線は、もちろん存在しない。代わりに、最後のマルチプレクサ３３０は、そのシフトされないロード線（この実施形態では、ロード線［３２］）と冗長カラム３４０からの冗長ロード線３１０とから選択する。冗長カラム３４０は、各メモリバンクについて冗長センスアンプ３１５を含む。各メモリバンク内で、対応する冗長センスアンプ３１５は、４本の冗長ビット線３２０およびその関連するメモリセルから感知する。本明細書でさらに説明されることになるように、各冗長センスアンプ３１５は、それがすべてのセンスイネーブル信号に応答するという点で汎用である。この様式では、冗長センスアンプ３１５は、対応するメモリバンク中の欠陥のあるいかなるセンスアンプタイプの役割でも、担うことができる。デフォルト状態（エラーなし）では、各マルチプレクサ３３０はシフトされないロード線上で実行されるビット決定について選択するように制御されるので、冗長カラム３４０は、ワードＤｏｕｔの読取りについて、何の役割も果たさない。各ロード線に結合される奇数および偶数センスアンプが存在するので、メモリ３００からのワードＤｏｕｔの読取りに関して、メモリバンク当たり、８：１ビット線多重化が存在する。
【００３０】
[0033]メモリ３００とは対照的に、従来型Ｉ／Ｏシフトメモリ、８：１ビット線マックシングを有するそのようなメモリ２００は、各メモリバンク中に対応するセンスアンプ２２５を有する１対の冗長カラムを必要とすることになる。ビット線多重化が増加するにつれ、ダイ節約が増加する。たとえば、メモリバンク当たりの１６：１ビット線多重化が読取り動作に関して達成されるように、メモリ３００は、各ロード線が４つのタイプのセンスアンプにより共有されるように修正され得る。しかし、依然として、単一の冗長カラム３４０が存在することになる。対照的に、従来型の１６：１Ｉ／Ｏシフトメモリは、４つの冗長カラムを必要とすることになる。
【００３１】
[0034]この有利なダイ節約は、例示の欠陥を参照して、より良く理解され得る。本明細書で使用する、センスアンプ（または、このセンスアンプについての特定のバンクに関するそのカラム）は、欠陥がその中にあるのか、その代わりに、対応するビット線３０１の中またはそれらのビット線に関連するメモリセルの中の何らかの欠陥であるのかにかかわらず、「欠陥がある」と言われる。この規定を念頭に置いて、バンク１の中の偶数センスアンプ３０２は欠陥があるが、奇数ワードはバンク１から読み取られていると仮定する。その場合、すべての奇数センスアンプ３０５が働いている（欠陥がない）ので、マルチプレクサ３３０のいずれかによるシフトはない。デコーダ３２５は、その場合、したがってマルチプレクサ３３０をシフトしないように制御する。そのような場合に、各マルチプレクサ３３０は、そのシフトされないロード線上で実行されるビット決定について選択する。しかし、偶数ワードがメモリ３００から読み取られると、マルチプレクサ３３０は、シフトするように制御される。そのようなシフトは、メモリ２００に関して議論されたものと類似して起こる。欠陥のあるカラム対についてのロード線の前のマルチプレクサ３３０は、シフトしないことになる。言い換えれば、ｉ番目のカラム対の中の偶数センスアンプが欠陥があると仮定する。Ｄｏｕｔ［１］からＤｏｕｔ［ｉ−１］についてのマルチプレクサは、デコーダ３２５によって、それらのシフトされないロード線について選択するように制御されることになる。しかし、Ｄｏｕｔ［ｉ］からＤｏｕｔ［３２］についてのマルチプレクサは、デコーダ３２５によって、それらのシフトされたロード線について選択するように制御されることになる。
【００３２】
[0035]ｉ番目のカラム対の中の奇数センスアンプが所与のメモリバンクについて欠陥がある場合、類似のふるまいが起こる。偶数のワードＤｏｕｔがそのメモリバンクから読み取られている場合、デコーダ３２５は、それらのシフトされないロード線について選択するようにマルチプレクサ３３０を制御する。しかし奇数ワードＤｏｕｔが読み取られている場合、Ｄｏｕｔ［１］からＤｏｕｔ［ｉ−１）についてのマルチプレクサ３３０がそれらのシフトされないロード線について選択するように、デコーダ３２５がマルチプレクサ３３０を制御する。逆に、デコード３２５は、それらのシフトされたロード線について選択するように、Ｄｏｕｔ［ｉ］からＤｏｕｔ［３２］についてマルチプレクサをやはり制御することになる。しかし、冗長カラムの対については、必要がない。この様式では、メモリ３００は、Ｉ／Ｏシフトの経路指定の簡易性を享受する一方、センスアンプシフトのダイ節約を達成する。
【００３３】
[0036]さらなる密度減少を達成するため、ロード線は、バンク２、バンク３などの追加のメモリバンク（図示せず）により共有され得る。各バンクは、バンク０および１に関して議論されたように、それ自体の冗長センスアンプおよび冗長ビット線を有することになる。
【００３４】
[0037]上述したように、欠陥は、所与のビット線に取り付けられたメモリセルの中、ビット線自体の中、または欠陥のあるメモリセルもしくはそのビット線を感知するセンスアンプの中にある場合がある。したがって、本明細書で使用する、偶数または奇数センスアンプに対応すると示される欠陥は、必ずしもセンスアンプ自体が欠陥があることを意味せず、その代わり、センスアンプを介して求められる読取り動作が（ハードウェアにある可能性がある何らかの理由で）欠陥があることを意味する。一度製造されると、偶数センスアンプ３０２または奇数センスアンプ３０５のいずれかに欠陥が対応するかどうかを決定するため、メモリ３００は試験され得る。その点について、読み取られているワードが第１のビットから最後のｎ番目のビットの幅を有するように、メモリ３００が一般化され得る（ここで、ｎは任意の複数の正の整数である）。マルチプレクサ、ロード線、およびカラム対は、こうして、第１のビットからｎ番目のビットに関して、やはり配置されることになる。メモリを試験することは、こうして、欠陥についてのビット位置およびそれが奇数か偶数かを識別することになる。たとえば、欠陥は、ｉ番目の偶数センスアンプに対応する場合があり、ここで、ｉは、１からｎの範囲である任意の整数である。その場合、デコーダ３２５は、奇数ワードが読み取られている場合に、何らマルチプレクサシフトについて命令しないことになる。同様に、デコーダ３２５は、偶数ワードが読み取られている場合に、ｉ番目のビットより前のマルチプレクサにシフトするように命令しないことになる。しかし、ｉ番目の偶数センスアンプについての欠陥の場合に偶数ワードが読み取られている場合、デコーダ３２５は、ｉ番目のビットからｎ番目のビットのマルチプレクサにシフトする（それらのシフトされたロード線について選択する）ように命令することになる。欠陥がｉ番目の奇数センスアンプに対応する場合、類似の制御が起こることになる。
【００３５】
[0038]「奇数」および「偶数」という用語の使用は、メモリの中に記憶されたワードの異なる組に対応するセンスアンプの異なる組を単に示す。その点について、「奇数」という用語は、奇数アドレスを有する必要はないが、その代わり、ワードの任意の組をただ表す。同様に、「偶数」という用語は、偶数アドレスを有する必要はない。本明細書に開示される有利なカラム冗長性は、こうして、３つ以上のワードタイプを有するメモリに容易に拡張される。たとえば、各ロード線が４つのセンスアンプに対応する場合、対応するカラムの中の各メモリバンクについて、４つの対応するセンスアンプタイプのそれぞれ１つが存在することになる。したがって、本明細書での「奇数」および「偶数」センスアンプの呼称は限定的ではなく、その代わりに、ワードの任意の組またはタイプとそれらの対応するセンスアンプの組またはタイプとに適用することを理解されよう。メモリバンク内で所与のロード線を共有するセンスアンプの集合は、本明細書で「ロード線の組」として示される。カラムタイプはそのセンスアンプのタイプから区別できないので、ロード線の組は、所与のロード線に結合する対応するカラムのことも言うことができる。
【００３６】
[0039]共通ロード線の組が第３のセンスアンプおよび第４のセンスアンプなどの追加のセンスアンプを含むように、偶数および奇数センスアンプが第１および第２のセンスアンプとして一般化される場合、上記の議論が、依然としてそのようなメモリに適用することになる。言い換えれば、各ロード線についてセンスアンプの他のタイプが存在するにもかかわらず、各ロード線は、第１および第２のセンスアンプの対に結合することになる。所与のメモリバンクおよびロード線についての第１のセンスアンプが欠陥があると仮定する。第１のタイプでない何らかのタイプのワードがそのバンクから読み取られている場合、マルチプレクサ３３０のいずれかによるシフトは依然として存在しないことになる。しかし、第１のタイプのワードがそのバンクから読み取られている場合、マルチプレクサ３３０によるシフトが、上に議論したように起こることになる。一般的に、欠陥のあるセンスアンプのタイプが、シフトされないワードタイプを決定する。言い換えれば、欠陥のあるセンスアンプに対応するタイプ以外のタイプを有するすべてのワードの読取りは、シフトされないマルチプレクサ３３０を介して提供される。しかし、欠陥のあるセンスアンプのタイプに対応するタイプを有するワードが読み取られている場合、マルチプレクサ３３０は、上に議論されたようにシフトするように制御される。
【００３７】
[0040]デコーダ３２５によって実行されるロジックは、図１に関して議論されたＳＡシフト冗長性方式の中のマルチプレクサ１３０を制御するデコーダにより実施されるものに類似することに留意されたい。両方の場合で、マルチプレクサ１３０およびマルチプレクサ３３０は、欠陥のあるセンスアンプタイプに対応してワードタイプが読み取られているときにシフトし、しかし他のときにシフトしないように制御される。ＳＡシフト冗長性方式のためのデコーダロジックは、しかし、第１のステージのマルチプレクサ１２５の制御の、追加の複雑さを有する。こうして、デコーダ３２５は、従来型のＳＡシフトデコーダロジックの簡略化バージョンを実施するので、デコーダ３２５についての回路は、どのようにしてそれを設計するのか、ＳＡシフト技術の当業者が認識することになるので、図示されない。しかし、従来型ＳＡシフト方式により教示されないものは、各共通ロード線の組についてのセンスアンプの共通リード線の組をそれでも有する汎用冗長カラムをどのように使用するかである。その代わりに、メモリ１００に関して議論されたように、ＳＡシフトは、所与のメモリバンク中の各センスアンプについて専用リード線を必要とする。これは、メモリ３００により回避される経路指定の複雑さにつながる。そのため、メモリ３００は、ＳＡシフトおよびＩ／Ｏシフト両方の利点を、それらの同時に存在する欠点なしに獲得する。
【００３８】
動作の方法
[0041]メモリ３００などのメモリを動作する例示的な方法についての流れ図が図４に示される。ステップ４００において、メモリは、異なるタイプの複数のカラムを含んで提供される。各ロード線の組が各タイプの１つのカラムを含むように、カラムは、ロード線の組に配置される。メモリは、複数のロード線の組に対応する複数のロード線も含む。各ロード線は、対応するロード線の組のカラム中のセンスアンプに結合される。
【００３９】
[0042]ステップ４０５において、タイプのうちの第１のもののカラムが欠陥があるが、残りのカラムが欠陥がないとう決定が行われた。この決定に反応して、（第１のタイプ以外の）残りのタイプのワードは、何らシフトすることなく、ロード線を介してメモリから読み取られる。
【００４０】
[0043]ステップ４１０において、第１のタイプのワードは、ロード線のシフトされたものおよび単一の汎用カラムにより駆動される冗長リード線を介してメモリから読み取られる。ローカルなリード線が存在せず、各ロード線が対応するロード線の組の中のセンスアンプにより共有されるので、そのような方法は、ＳＡシフトから識別可能である。欠陥のあるタイプ以外の任意のタイプのワードがメモリから読み取られるとき、シフトが存在しないので、方法は、Ｉ／Ｏシフトからやはり識別可能である。この様式では、単一の冗長カラムは、欠陥があるいかなるカラムタイプでも代わりができる。
【００４１】
[0044]当業者が今では理解するように、目下の具体的な応用例に依存して、多くの修正形態、代替形態、および変形形態が、本開示のデバイスの材料、装置、構成および使用方法に、それらの精神および範囲から逸脱することなく行われ得る。これに照らして、本開示の範囲は、それらが単にそれらのいくつかの例であるので、本明細書に説明され記載される特定の実施形態のものに制限されるべきでなく、むしろ、下に添付される請求項およびそれらの機能的な等価物のものと完全に相応するべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１のロード線から最後のロード線に配置される複数のロード線と、
センスアンプの各対が前記対応するロード線を共有するように構成されるような、前記複数のロード線に対応するセンスアンプの複数の対と、ここにおいて、センスアンプの各対は、第１のセンスアンプと第２のセンスアンプとを備える、ここにおいて、前記第１のセンスアンプが第１のタイプのワードについて感知するように構成され、前記第２のセンスアンプが第２のタイプのワードについて感知するように構成される、
冗長リード線を駆動するように構成される冗長センスアンプと、
前記複数のロード線に対応する複数のマルチプレクサと、ここにおいて、前記複数のマルチプレクサの中の第１のマルチプレクサから最後から２番目のマルチプレクサは、前記対応するロード線と後続のロード線との間で選択するように構成される、ここにおいて、前記複数のマルチプレクサの中の最後のマルチプレクサは、前記最後のロード線と前記冗長リード線との間で選択するように構成される、
欠陥が前記第１のセンスアンプのうちの１つに対応し、前記第２のタイプのワードが前記第２のセンスアンプから読み取られているとき、それらの対応するロード線について選択するように前記マルチプレクサを制御するように構成されるデコーダと、前記デコーダが、欠陥が前記第２のセンスアンプのうちの１つに対応し、前記第１のタイプのワードが前記第１のセンスアンプから読み取られているとき、それらの対応するロード線について選択するように前記マルチプレクサを制御するようにさらに構成される、を備える、メモリ。
［Ｃ２］
前記第１のタイプのワードが前記メモリから読み取られており、前記第１のセンスアンプがロード線のうちの所与の１本に対応する前記センスアンプ対の中で欠陥があるとき、前記所与のロード線から最後から２番目のロード線に対応する前記マルチプレクサをシフトしてそれらの後続のロード線について選択するように制御し、前記最後のマルチプレクサをシフトして前記冗長リード線について選択するように制御するように前記デコーダがさらに構成される、Ｃ１に記載のメモリ。
［Ｃ３］
前記第１のタイプのワードが前記メモリから読み取られており、前記第１のセンスアンプが前記所与のロード線に対応する前記センスアンプ対の中に欠陥があるとき、前記第１のロード線から先行するロード線に対応する前記マルチプレクサをそれらの対応するロード線について選択するように制御するように前記デコーダがさらに構成され、ここにおいて、前記所与のロード線が前記先行するロード線に関して後続のロード線である、Ｃ２に記載のメモリ。
［Ｃ４］
前記第２のタイプのワードが前記メモリから読み取られており、前記第２のセンスアンプが前記所与のロード線に対応する前記センスアンプ対の中に欠陥があるとき、前記ロード線のうちの所与の１つから最後から２番目のロード線に対応する前記マルチプレクサをシフトしてそれらの後続のロード線について選択するように制御し、前記最後のマルチプレクサをシフトして前記冗長ロード線について選択するように制御するように前記デコーダがさらに構成される、Ｃ１に記載のメモリ。
［Ｃ５］
前記第２のタイプのワードが前記メモリから読み取られており、前記第２のセンスアンプが前記所与のロード線に対応する前記センスアンプ対の中に欠陥があるとき、前記第１のロード線から先行するロード線に対応する前記マルチプレクサをそれらの対応するロード線について選択するように制御するように前記デコーダがさらに構成される、ここにおいて、前記所与のロード線は、前記先行するロード線に関して後続のロード線である、Ｃ４に記載のメモリ。
［Ｃ６］
前記メモリがＳＲＡＭを備える、Ｃ１に記載のメモリ。
［Ｃ７］
各センスアンプが複数の対応するビット線から感知するように構成される、Ｃ１に記載のメモリ。
［Ｃ８］
センスアンプの各第２の対が前記対応するロード線を共有するように構成されるように、前記複数のロード線に対応するセンスアンプの複数の第２の対をさらに備え、ここにおいて、センスアンプの各第２の対は、第３のセンスアンプと第４のセンスアンプとを備え、ここにおいて、前記第３のセンスアンプは、第３のタイプのワードについて感知するように構成され、前記第４のセンスアンプは、第４のタイプのワードについて感知するように構成される、Ｃ１に記載のメモリ。
［Ｃ９］
対応する複数のカラムタイプを使用して複数のワードタイプを読み取るように構成されるメモリのための方法であって、前記メモリが複数のロード線を含み、各ロード線が前記カラムの対応するロード線の組により駆動され、各ロード線の組が各タイプのうちの１つのカラムを含み、
前記タイプのうちの第１のもののカラムが欠陥があり、残りのカラムタイプが欠陥がないという決定に反応して、前記残りのタイプのワードを前記メモリから前記ロード線を介して何らシフトすることなく読み取ることと、
前記第１のタイプの前記カラムが欠陥があるという前記決定に反応して、前記第１のタイプのワードを前記メモリから前記ロード線のシフトされたものを介して、および単一の汎用カラムにより駆動される汎用冗長リード線を介して読み取ることと、を備える方法。
［Ｃ１０］
前記メモリが前記複数のロード線に対応する複数の出力マルチプレクサを含み、前記残りのタイプの前記ワードを読み取る間、各出力マルチプレクサをその対応するロード線について選択するように制御することをさらに備える、Ｃ９に記載の方法。
［Ｃ１１］
前記ロード線は、第１のロード線から最後のロード線に配置され、ここにおいて、前記出力マルチプレクサは、対応する第１の出力マルチプレクサから対応する最後の出力マルチプレクサに配置され、ここにおいて、前記メモリから前記ロード線のシフトされたものを介して前記第１のタイプの前記ワードを読み取ることは、どのロード線が前記第１のタイプの欠陥のあるセンスアンプに結合するのかを決定することと、前記決定されたロード線から前記ロード線の最後から２番目のものに対応する出力マルチプレクサからの各出力マルチプレクサを、シフトされたロード線について選択するように制御することと、前記最後のマルチプレクサを前記冗長リード線について選択するように制御することとを備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記第１のタイプの前記ワードを読み取ることは、前記第１の出力マルチプレクサから前記出力マルチプレクサの前記先行するものの各々の出力マルチプレクサを制御してその対応するロード線について選択することをさらに備える、ここにおいて、前記決定されるロード線は、前記先行するロード線に関してシフトされたロード線である、Ｃ１１に記載の方法。
［Ｃ１３］
前記タイプのうちの第２のもののカラムが欠陥があるという決定に反応して、前記第２のタイプ以外の前記残りのタイプのワードを前記メモリから前記ロード線を介して何らシフトすることなく読み取ることと、
前記第２のタイプの前記カラムが欠陥があるという前記決定に反応して、前記第２のタイプのワードを前記メモリから前記ロード線のシフトされたものを介して、および前記単一の汎用カラムにより駆動される前記汎用冗長リード線を介して読み取ることと、をさらに備えるＣ９に記載の方法。
［Ｃ１４］
前記タイプのうちの第３のもののカラムが欠陥があるという決定に反応して、前記第３のタイプ以外の前記残りのタイプのワードを前記メモリから前記ロード線を介して何らシフトすることなく読み取ることと、
前記第３のタイプの前記カラムが欠陥があるという前記決定に反応して、前記第３のタイプのワードを前記メモリから前記ロード線のシフトされたものを介して、および前記単一の汎用カラムにより駆動される前記汎用冗長リード線を介して読み取ることと、をさらに備えるＣ１３に記載の方法。
［Ｃ１５］
複数のカラム対と、各カラム対は、第１のセンスアンプと第２のセンスアンプとを含む、前記第１のセンスアンプは、第１のワードについてのビットを感知するように構成される、前記第２のセンスアンプは、第２のワードについてのビットを感知するように構成される、
前記複数のカラム対に対応する複数のロード線と、
ワードを出力するため前記ロード線から選択するための手段と、ここにおいて、前記ワードが第１のワードであり前記第１のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされたものから選択するように前記手段が構成され、前記ワードが第２のワードであり前記第１のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされないものからのみ選択するように前記手段がさらに構成される、を備えるメモリ。
［Ｃ１６］
前記ワードが第２のワードであり前記第２のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされたものから選択する、前記手段がさらに構成され、前記ワードが第１のワードであり前記第２のセンスアンプのうちの１つが欠陥があるとき、前記ロード線のうちのシフトされないものから選択する、前記手段がさらに構成される、Ｃ１５に記載のメモリ。
［Ｃ１７］
単一の冗長リード線をさらに備え、ここにおいて、前記ロード線のうちの前記シフトされたものから選択するとき、前記単一の冗長リード線について選択するように前記手段がさらに構成される、Ｃ１６に記載のメモリ。
［Ｃ１８］
前記メモリがＳＲＡＭである、Ｃ１５に記載のメモリ。
［Ｃ１９］
前記第１および第２のセンスアンプの各々が、４つのビット線の対応する組から感知するように構成される、Ｃ１５に記載のメモリ。
［Ｃ２０］
前記手段が複数の出力マルチプレクサを含む、Ｃ１９に記載のメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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