(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられた、レーザートリミングされるヒューズトリムレーザー照射部およびその両端に設けられたヒューズ端子を有する、多結晶シリコンからなるヒューズと、
前記ヒューズを覆っている中間絶縁膜と、
前記中間絶縁膜の上に設けられた第１のＴＥＯＳ層と、
前記第１のＴＥＯＳ層を平坦化しているＳＯＧ層と、
前記ＳＯＧ層および前記ＳＯＧ層に覆われていない前記第１のＴＥＯＳ層の上に設けられた第２のＴＥＯＳ層と、
前記第２のＴＥＯＳ層の上に設けられた保護膜と、
前記保護膜から前記第１のＴＥＯＳ層にかけて前記ヒューズトリムレーザー照射部の上部に設けられた開口部と、
前記開口部を取り囲んで前記中間絶縁膜の上に設けられた第１層の金属配線層からなるシールリングと、から成り、
前記ヒューズ端子は前記ヒューズトリムレーザー照射部より幅が大きく、前記シールリングの下部にまで延伸されている半導体装置。
【請求項２】
前記ヒューズ端子の一部が前記シールリングにより規定される領域の内部にまで延伸されている請求項１記載の半導体装置。
【請求項３】
前記シールリングに含まれる前記ヒューズトリムレーザー照射部を有する前記ヒューズの本数をＮ、前記ヒューズの前記ヒューズトリムレーザー照射部の幅をそれぞれＷ1からＷNとした場合に、前記ヒューズ端子の上を通過している前記シールリングの長さの総和Ｌは、Ｌ＞２×（Ｗ1＋・・・ＷN）なる不等式を満たしている請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタおよび抵抗を有する半導体装置に関する。
【背景技術】
【０００２】
電圧検出器などのアナログＩＣにおいては、電圧に対する所望の特性を得るために、たとえば多結晶シリコン等の薄膜抵抗で構成されたレーザートリミング用のヒューズを配置しておき、レーザー照射によって選択的にヒューズを焼き切ることにより抵抗体の組み合わせパターンを調節し、前工程における量産バラツキによる特性のバラツキや、回路の狙い値を調節する施策が一般的にとられている。
【０００３】
このようなアナログＩＣにおけるレーサートリミング用のヒューズについて図４から図６を参考に説明する。図４は平面図、図５は切断線Ｃ−Ｃ'にそった断面模式図、そして図６は切断線Ｄ−Ｄ'にそった断面模式図である。多結晶シリコンの薄膜抵抗からなるヒューズ３０６にレーザーが照射できるよう保護膜である窒化膜３１７や多層配線間の層間絶縁膜３１３、３１５を部分的にエッチングし、開口部３１８を形成するため、ヒューズ開口部の窒素膜や層間絶縁膜の側壁がむき出しとなる。そしてダブルメタルプロセスもしくはそれ以上の多層配線プロセスにおいては、平坦化の１つの技術として例えばＳＯＧ（Spin on Glass）からなるＳＯＧ層３１４をコートしたのちエッチバックする技術があるが、エッチバック技術の場合、積層している層間絶縁膜の間のＳＯＧ層３１４があることで、そのＳＯＧ層より水分が浸入することによりＩＣの素子特性変動をおこし、長期信頼性に関わる問題を生じうる。特にＰＭＯＳトランジスタにおいては高温状態において負のゲートバイアスを加えた場合に起こるＮＢＴＩ（Negative Bias Temperature Instability）によりトランジスタの閾値電圧シフトが発生する。
【０００４】
そのヒューズ開口部からの水分侵入に起因する長期信頼性の劣化をさせない施策として、ヒューズ開口部よりＩＣの内部に、障壁となるようメタルを用いてガードリングを形成することで水分の侵入を防止する対策が、例えば、特許文献１および特許文献２において開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−６３０９１号公報
【特許文献２】特開平０７−２２５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図５および図６を用いてＳＯＧ層からの水分浸入について説明する。図５はヒューズ３０６に沿った断面を示している。すなわち、図４のヒューズトリムレーザー照射部３２０がある部分の断面である。ヒューズ３０６の上には中間絶縁膜３１１を介してシールリング３１９が形成され、第１のＴＥＯＳ（３１３）と第２のＴＥＯＳ（３１５）の間のＳＯＧ層３１４はヒューズ開口部３１８に露出してはいるもののシールリング３１９で寸断され、ＩＣ内部のＳＯＧ層３１４と繋がることはない。一方、図６はヒューズトリムレーザー照射部３２０が無い部分の断面を示している。この断面においてヒューズ３０６はヒューズ端子部３２１に相当する部分だけであり、ヒューズトリムレーザー照射部３２０に相当する部分は図には出てこないで、中間絶縁膜３１１が下地のフィールド絶縁膜３０３上に直接堆積している。このためシールリング３１９は第１の金属配線３１２よりも低い位置に形成されることになり、結果として第１のＴＥＯＳ３１３と第２のＴＥＯＳ３１５の間のＳＯＧ層３１４がシールリング３１９を越えＩＣ内部のＳＯＧ層３１４と繋がってしまい、ＩＣ内部に水分が侵入することになる。
【０００７】
本発明は、上記課題に鑑み、ヒューズ開口部に起因する水分の浸入によるＩＣ特性の劣化を防止するための半導体装置を提案することを目的とする。
【課題を解決するための手段】
【０００８】
この目的を達成するために、請求項１記載の発明では、半導体基板と、前記半導体基板上に設けられたフィールド絶縁膜と、前記フィールド絶縁膜上に設けられた、レーザートリミングされるヒューズトリムレーザー照射部およびその両端に設けられたヒューズ端子を有する、多結晶シリコンからなるヒューズと、前記ヒューズを覆っている中間絶縁膜と、前記中間絶縁膜の上に設けられた第１のＴＥＯＳ層と、前記第１のＴＥＯＳ層を平坦化しているＳＯＧ層と、前記ＳＯＧ層および前記ＳＯＧ層に覆われていない前記第１のＴＥＯＳ層の上に設けられた第２のＴＥＯＳ層と、前記第２のＴＥＯＳ層の上に設けられた保護膜と、前記保護膜から前記第１のＴＥＯＳ層にかけて前記ヒューズトリムレーザー照射部の上部に設けられた開口部と、前記開口部を取り囲んで前記中間絶縁膜の上に設けられた第１層の金属配線層からなるシールリングと、から成り、前記ヒューズ端子は前記ヒューズトリムレーザー照射部より幅が大きく、前記シールリングの下部にまで延伸されている半導体装置とした。
【０００９】
また、請求項２記載の発明では、前記ヒューズ端子の一部が前記シールリングにより規定される領域の内部にまで延伸されている請求項１記載の半導体装置とした。
【００１０】
また、請求項３記載の発明では、前記シールリングに含まれる前記ヒューズトリムレーザー照射部を有する前記ヒューズの本数をＮ、前記ヒューズの前記ヒューズトリムレーザー照射部の幅をそれぞれＷ1からＷNとした場合に、前記ヒューズ端子の上を通過している前記シールリングの長さの総和Ｌは、Ｌ＞２×（Ｗ1＋・・・ＷN）なる不等式を満たしている請求項１記載の半導体装置とした。
【発明の効果】
【００１１】
多層配線を形成するＩＣにおいて、長期信頼性劣化の起因となるような、ヒューズ開口部から積層された層間絶縁膜のＳＯＧ層からの水分進入経路を確実に遮断し、ＮＢＴＩにおけるＩＣの特性劣化を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のヒューズ部の模式平面図。
【図２】図１の切断線Ａ−Ａ´に沿った本発明に係る半導体装置の模式断面図。
【図３】図１の切断線Ｂ−Ｂ´に沿った本発明に係る半導体装置の模式断面図。
【図４】従来のヒューズ部の模式平面図。
【図５】図４の切断線Ｃ−Ｃ´に沿った従来の半導体装置の模式断面図。
【図６】図４に切断線Ｄ−Ｄ´に沿った従来の半導体装置の模式断面図。
【図７】本発明に係る半導体装置の製造工程を示す図。
【図８】図７に引き続いて本発明に係る半導体装置の製造工程を示す図。
【図９】図８に引き続いて本発明に係る半導体装置の製造工程を示す図。
【図１０】図９に引き続いて本発明に係る半導体装置の製造工程を示す図。
【発明を実施するための形態】
【００１３】
以下に、この発明の実施の形態を図面に基づいて説明する。
図１に本発明の半導体装置のヒューズ部の平面図を、図２および図３に本発明の半導体装置の模式断面図を示す。
【００１４】
図１を従来の構造を示した図４と比較することにより分かるように、本発明の半導体装置の特徴とするところはヒューズ端子１２１の一部と金属配線１１２と同じ金属配線層からなるシールリング１１９の一部が重畳している点である。図１の右側に示すヒューズ１０６は矩形のヒューズ端子１２１とヒューズ開口部１１８内に位置する矩形のヒューズトリムレーザー照射部１２０からなる形状であり、左側に示すヒューズ１０６はヒューズ端子１２１とヒューズトリムレーザー照射部１２０との接合部が、ヒューズトリムレーザー照射部１２０からヒューズ端子１２１にかけて徐々に太くなっている形状である。いずれのヒューズにおいてもヒューズ端子はヒューズトリムレーザー照射部よりも幅が広くなっており、ヒューズ端子と第１層金属配線層からなるシールリングとは平面視的に重なるように配置されている。
【００１５】
図２は図１の切断線Ａ−Ａ′に沿った半導体装置の模式断面図である。Ｐ型シリコン半導体基板１０１上のＰＭＯＳ領域に形成されたＮ型ウエル拡散層１０２と、ＬＯＣＯＳ法により形成された酸化膜のフィールド絶縁膜１０３とが配置されている。
【００１６】
そして熱酸化によるゲート絶縁膜１０４とＮ型もしくはＰ型の多結晶シリコン膜によるゲート電極１０５およびレーザートリミングでカットされるヒューズ１０６とが配置されている。さらに、第２の多結晶シリコンによる高抵抗抵抗体１０７が配置されている。高抵抗抵抗体１０７はＰ型抵抗体でもＮ型抵抗体でもどちらでもかまわない。
【００１７】
ＰＭＯＳトランジスタのドレイン・ソースとなるＰ型高濃度不純物領域１０８、特に図示しないがＮＭＯＳトランジスタのソースおよびドレインとなるＮ型高濃度不純物領域が配置される。同時に、抵抗体のコンタクト部分の低抵抗化を図る為に、同時にＰ型またはＮ型の高濃度不純物がイオン注入された高濃度領域１１０が低濃度領域１０９の両端に配置される。
【００１８】
中間絶縁膜１１１に第一のコンタクトホールを形成し、第１の金属配線１１２を設ける。このとき、コンタクトホールには例えばタングステンなどの高融点金属を埋め込んだプラグ構造としても構わない。金属配線１１２にはＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕを用いても構わない。さらにはコンタクトのスパイク防止の為にこの金属の下にＴｉ、ＴｉＮからなるバリアメタル層を敷いてもよい。
【００１９】
多層配線とするために、たとえばＰ−ＣＶＤ法によるＴＥＯＳが層間絶縁膜として配置される。この層間絶縁膜の第１のＴＥＯＳ層１１３上に平坦性をよくするためＳＯＧ層１１４をコートしたのちエッチバック法を施し、さらに絶縁膜である第２のＴＥＯＳ層１１５を設け、最終的な層間絶縁膜としている。
【００２０】
第２のコンタクトホールを形成し、第２の金属配線１１６を配置する。この金属配線は例えばＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕを用いても構わない。保護膜１１７にＰａｄとヒューズ部分の開口となるヒューズ開口部１１８を設け、本発明の実施形態である半導体装置となる。
【００２１】
ヒューズ１０６の上には中間絶縁膜１１１を介して第１層の金属配線層からシールリング１１９が形成されている。第１のＴＥＯＳ１１３と第２のＴＥＯＳ１１５の間のＳＯＧ層１１４はヒューズ開口部１１８に露出してはいるものの、ヒューズ１０６の上に配置されたシールリング１１９で寸断され、ヒューズ開口部１１８に露出したＳＯＧ層１１４とヒューズ開口部から離れた内部に残されたＳＯＧ層１１４とが繋がることはない。
【００２２】
図３は図１の切断線Ｂ−Ｂ′に沿った半導体装置の模式断面図である。ヒューズ開口部１１８においてはヒューズ１０６の形状が図２に示すものと異なり、ヒューズトリムレーザー照射部１２０に相当する部分が無く、中間絶縁膜１１１が下地のフィールド絶縁膜１０３上に堆積している。シールリング１１９は中間絶縁膜１１１を介してヒューズ１０６の端部であるヒューズ端子部１２１の上方に配置されている。このとき、ヒューズ端子部１２１と接合する金属配線１１２とシールリング１１９の高さが同一になる。このため、第１のＴＥＯＳ層１１３と第２のＴＥＯＳ層１１５の間のＳＯＧ層１１４はヒューズ開口部１１８に露出してはいるもののシールリング１１９の上方で寸断され、ＩＣ内部のＳＯＧ層１１４と繋がることはない。
【００２３】
なお、図１の左側のヒューズ１０６のような形状であってもシールリング１１９下部に多結晶シリコンが形成されているため、ヒューズ端子部と接合する金属配線１１２とシールリング１１９の高さが同一となりＳＯＧ層を寸断できるため、ＳＯＧを介しての水分侵入を防ぐことが可能となり、ＮＢＴＩにおけるＩＣの特性劣化を防止することができる。ここで、ひとつの閉じたシールリングに含まれるヒューズトリムレーザー照射部を有するヒューズの本数をＮ、各ヒューズのヒューズトリムレーザー照射部の幅をそれぞれＷ1からＷNとした場合に、ヒューズ端子の上を通過しているシールリングの長さの総和Ｌは、Ｌ＞２×（Ｗ1＋・・・ＷN）なる不等式を満たしていることが分かる。
【００２４】
さらに、ヒューズ端子部１２１の形状を変化させ、シールリング１１９の下部をヒューズ端子部１２１から伸びている多結晶シリコンの層がほとんど占めるようにすることも可能であり、さらに水分の浸入を防ぐことが可能となる。また、ヒューズ端子部とは接続されていない多結晶シリコンの層をシールリング１１９の下部に配置することで、やはり、同様の効果が得られることは明らかであろう。
【００２５】
次に、図１から図３を用いて説明した半導体装置の製造方法を図７から図１０を用いて説明する。
まず、図７に示すように、Ｐ型シリコン半導体基板１０１上のＰＭＯＳ領域に形成されたＮ型ウエル拡散層１０２と、特に記載はしないがＮＭＯＳ領域にＰ型ウエル拡散層を形成し、ＬＯＣＯＳ法により形成された酸化膜のフィールド絶縁膜１０３を例えば４０００〜８０００Å程形成する。
【００２６】
次に、図８に示すように、熱酸化によるゲート絶縁膜１０４を１００〜４００Å程度形成し、所望の閾値電圧を得るようにイオン注入を行なった後、ＣＶＤ法でゲート電極となる多結晶シリコン膜を堆積させ、フォトレジストでパターニングを施しゲート電極１０５とレーザートリミングでカットされるヒューズ１０６を形成している。このときゲート電極１０５およびヒューズ１０６となる多結晶シリコン膜中に、リンまたはボロンをイオン注入法やＤｏｐｅｄ−ＣＶＤ法で拡散させ、電極の極性をＮ型もしくはＰ型多結晶シリコンにしている。その後、第２の多結晶シリコンを堆積し、抵抗体となるよう、第２の多結晶シリコンに低濃度不純物を注入する。ここではＰ型抵抗体でもＮ型抵抗体でもどちらを形成してもかまわない。また、Ｄｏｐｅｄ−ＣＶＤ法で形成してもかまわない。その後、フォトリソグラフィー工程の後、エッチングを施しパターンを形成し、高抵抗抵抗体１０７を形成する。
【００２７】
そして、図９に示すように、ＰＭＯＳトランジスタのドレイン・ソースとなるＰ型高濃度不純物領域１０８、特に図示しないがＮＭＯＳトランジスタのソースおよびドレインとなるＮ型高濃度不純物領域を形成する。また、抵抗体のコンタクト部分の低抵抗化を図る為に、同時にＰ型またはＮ型の高濃度不純物のイオン注入を抵抗体の低濃度領域１０９に対して行い、高濃度領域１１０を形成する。
【００２８】
引き続き、中間絶縁膜１１１を形成したのち第一のコンタクトホールを形成し、第１の金属配線１１２を例えばスパッタ法で堆積させる。このとき、コンタクトホールには例えばタングステンなどの高融点金属を埋め込んだプラグ構造としても構わない。金属配線１１２にはＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕを用いても構わない。さらにはコンタクトのスパイク防止の為にこの金属の下にＴｉ、ＴｉＮからなるバリアメタル層を敷いてもよい。そして第１の金属配線１１２をフォトリソグラフィー、エッチング工程で形成する。
【００２９】
その後、図１０に示すように、多層配線とするため層間絶縁膜をたとえばＰ−ＣＶＤ法によるＴＥＯＳで形成する。この層間絶縁膜の第１のＴＥＯＳ層１１３上に平坦性をよくするためＳＯＧ層１１４をコートしたのちエッチバック法を施し、さらに絶縁膜である第２のＴＥＯＳ層１１５を堆積させ最終的な層間絶縁膜としている。
【００３０】
以降図示しないが、第２のコンタクトホールを形成し、第２の金属配線１１６を形成する。この金属配線は例えばＡｌ−ＳｉやＡｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕを用いても構わない。そして、保護膜１１７の形成とＰａｄとヒューズ部分の開口１１８の形成を経て、図１ないし図３に示す半導体装置が形成される。
【符号の説明】
【００３１】
１０１  Ｐ型シリコン半導体基板
１０２  Ｎ型ウエル拡散層
１０３、３０３  フィールド絶縁膜
１０４  ゲート絶縁膜
１０５  ゲート電極
１０６、３０６  ヒューズ
１０７  高抵抗抵抗体
１０８  Ｐ型高濃度不純物領域
１０９  抵抗体の低濃度領域
１１０  抵抗体の高濃度領域
１１１、３１１  中間絶縁膜
１１２、３１２  第１の金属配線
１１３、３１３  第１のＴＥＯＳ層
１１４、３１４  ＳＯＧ層
１１５、３１５  第２のＴＥＯＳ層
１１６  第２の金属配線
１１７、３１７  保護膜
１１８、３１８  ヒューズ開口部
１１９、３１９  シールリング
１２０、３２０  ヒューズトリムレーザー照射部
１２１、３２１  ヒューズ端子部
【図１】
0005981260.tif 000002
【図２】
0005981260.tif 000003
【図７】
0005981260.tif 000004
【図８】
0005981260.tif 000005
【図３】
0005981260.tif 000006
【図４】
0005981260.tif 000007
【図５】
0005981260.tif 000008
【図６】
0005981260.tif 000009
【図９】
0005981260.tif 000010
【図１０】
0005981260.tif 000011