(57)【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
前記半導体基板の一方の主表面上に、アルミニウムを含む第１のアルミニウム層を有する第１の金属電極を形成する工程と、
前記第１の金属電極上に誘電体層を形成する工程と、
前記誘電体層上に第２の金属電極を形成する工程とを備える半導体装置の製造方法であって、
前記第１の金属電極を形成する工程においては、前記第１のアルミニウム層の表面が、２２．５９ｎｍ≦Ｒｍａｘ≦２５．０３ｎｍ、１．９０６ｎｍ≦Ｒｍｓ≦２．３４０ｎｍ、１．４１９ｎｍ≦Ｒａ≦１．８１２ｎｍの関係を満たすように前記第１のアルミニウム層が形成され、
前記第１のアルミニウム層は、銅を０．５質量％以上１．０質量％以下含み、
前記第１の金属電極を形成する工程には、
少なくとも１層の第１のバリア層を形成する工程と、
前記第１のバリア層上に、前記第１のアルミニウム層を形成する工程と、
前記第１のアルミニウム層を構成する結晶を再結晶化する工程とを含み、
高指向性スパッタリングにより前記第１のバリア層を形成する、半導体装置の製造方法。
【請求項２】
前記再結晶化する工程には、前記第１のアルミニウム層を４２０℃以上に保持する工程をさらに有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記高指向性スパッタリングとして、コリメーションスパッタ法、ロングスロースパッタ法、バイアススパッタ法のうちいずれかを用いる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の金属電極を形成する工程には、
少なくとも１層の第３のバリア層を形成する工程と、
前記第３のバリア層上に、第２のアルミニウム層を形成する工程とを含んでおり、
前記第２の金属電極を形成する工程においては、前記第２のアルミニウム層の表面が、Ｒｍａｘ＜８０ｎｍ、Ｒｍｓ＜１０ｎｍ、Ｒａ＜９ｎｍの関係を満たすように前記第２のアルミニウム層が形成される、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１のアルミニウム層上に、少なくとも１層の第２のバリア層を形成する工程を含んでいる、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、ＭＩＭキャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＩＭ（Metal Insulation Metal）キャパシタは、多層配線構造を有する半導体装置に形成可能な容量素子である。一般に半導体装置において用いられる容量素子には、ゲートキャパシタとＭＩＭキャパシタとが存在する。ＭＩＭキャパシタはゲートキャパシタに比べて、電気容量を増加する際に平面視における半導体装置自体の占有面積を大きくする必要性が少ない。またＭＩＭキャパシタはゲートキャパシタに比べて寄生成分が少なく高周波特性に優れている。
【０００３】
このため半導体装置においてＭＩＭキャパシタが用いられるケースが増えている。ＭＩＭキャパシタの初期故障を抑制するために、ＭＩＭキャパシタを構成する下部電極の平坦度を確保することが非常に重要である。
【０００４】
近年のＭＩＭキャパシタの高容量化に伴い、誘電体層の膜厚が薄くなり、かつ平面視における下部電極および上部電極の面積の増加が予想される。その結果、ＭＩＭキャパシタの耐圧のばらつきが増加し、当該ばらつきに起因する故障（初期故障）が増加する可能性がある。
【０００５】
ＭＩＭキャパシタは、誘電体層が下部電極と上部電極とによって挟み込まれた構成を有する容量素子である。一般的に誘電体層には、絶縁性の金属窒化膜、窒化膜、酸化膜、酸窒化膜が用いられる。一般的に下部電極は、銅を添加したアルミニウム合金の下部と上部とが、窒化チタン（ＴｉＮ）や金属チタン（Ｔｉ）からなる、少なくとも１層のバリア層によって挟み込まれた構成を有する。
【０００６】
ＭＩＭキャパシタの耐圧のばらつきを抑制し、当該ＭＩＭキャパシタの信頼性を向上するために、以下の２つの方法を用いることが考えられる。１つは、誘電体層自体の信頼性を向上する方法である。他の１つは、誘電体層が積層される被積層膜にあたる下部電極を、たとえばより平坦にするなど最適化する方法である。
【０００７】
上記の下部電極を最適化する方法は、たとえば特開２００２−２０３９１５号公報（以下、「特許文献１」という）や特開平１１−１１１９４７号公報（以下、「特許文献２」という）、特表２００７−５１５７７５号公報（以下、「特許文献３」という）、特開２００８−１６４６４号公報（以下、「特許文献４」という）、特開２００８−２７０４０７号公報（以下、「特許文献５」という）、特開２００７−３０５６５４号公報（以下、「特許文献６」という）、特開２００７−１８８９３５号公報（以下、「特許文献７」という）、特開２００１−２１０７８７号公報（以下、「特許文献８」という）に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２０３９１５号公報
【特許文献２】特開平１１−１１１９４７号公報
【特許文献３】特表２００７−５１５７７５号公報
【特許文献４】特開２００８−１６４６４号公報
【特許文献５】特開２００８−２７０４０７号公報
【特許文献６】特開２００７−３０５６５４号公報
【特許文献７】特開２００７−１８８９３５号公報
【特許文献８】特開２００１−２１０７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし上記の各特許文献に開示される製造方法はいずれも、いったん下部電極を形成した後に、形成された下部電極の表面を平坦化するための処理を施す方法である。具体的には、特許文献１には、形成された下部電極の表面をスパッタエッチングすることにより、下部電極の表面を平坦化する方法が開示されている。特許文献２には、形成された下部電極の表面がＣＭＰ（Chemical Mechanical Polishing）により平坦化される技術が開示されている。
【００１０】
また特許文献３には、下部電極の最表面をより平坦化するために、形成された下部電極の表面上に導電性の平滑化層が別途形成される技術が開示されている。特許文献４には、下部電極のベースとなる下側の層を形成した後、当該下側の層上に導電性金属窒化膜を形成することにより、当該導電性金属窒化膜と容量絶縁膜との界面反応を抑制し、ＭＩＭキャパシタの信頼性を向上する方法が開示されている。特許文献５には、半導体基板と導電膜形成ステージとを互いに圧着状態で接触させることにより、上部電極の形成時に発生する電荷が半導体基板の表面に蓄積されることが抑制される技術が記載されている。特許文献６には、形成された下部電極の表面上にタンタル（Ｔａ）の膜が形成されることにより、電極間の電流のリークが抑制される技術が記載されている。特許文献７には、形成された下部電極の表面上に酸化処理がなされることにより、下部電極と容量絶縁膜との界面における下部電極の結晶配向性を向上する方法が開示されている。特許文献８には、形成された下部電極の表面を薬液洗浄することにより下部電極のリーク電流を抑制する技術が開示されている。
【００１１】
下部電極自体を形成した後に当該下部電極を平坦化したりリーク電流を抑制する処理をすれば、その分だけ工程が増加し、コスト高に繋がる可能性がある。またたとえば特許文献４のように、下部電極自体を形成する最終工程（導電性金属窒化膜を形成する工程）において下部電極自体を平坦化する場合、たとえば導電性金属窒化膜よりも前に形成される下部電極の構成部分の表面粗さが劣っている場合、たとえ導電性金属窒化膜が平坦に形成されたとしても、当該構成部分の表面粗さの影響を引き継いで、下部電極全体の平坦度が劣化する可能性がある。この場合、当該ＭＩＭキャパシタの信頼性を向上することが困難となる可能性がある。
【００１２】
本発明は、以上の問題に鑑みなされたものである。その目的は、より低コストで、より信頼性の高いＭＩＭキャパシタを有する、より信頼性の高い半導体装置を提供することである。また、当該半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず半導体基板が準備される。上記半導体基板の一方の主表面上に、アルミニウムを含む第１のアルミニウム層を有する第１の金属電極が形成される。上記第１の金属電極上に誘電体層が形成される。上記誘電体層上に第２の金属電極が形成される。上記第１の金属電極を形成する工程においては、第１のアルミニウム層の表面が、２２．５９ｎｍ≦Ｒｍａｘ≦２５．０３ｎｍ、１．９０６ｎｍ≦Ｒｍｓ≦２．３４０ｎｍ、１．４１９ｎｍ≦Ｒａ≦１．８１２の関係を満たすように第１のアルミニウム層が形成される。第１のアルミニウム層は、銅を０．５質量％以上１．０質量％以下含む。上記第１の金属電極を形成する工程においては、少なくとも１層の第１のバリア層が形成される。第１のバリア層上に、第１のアルミニウム層が形成される。第１のアルミニウム層を構成する結晶が再結晶化される。高指向性スパッタリングにより第１のバリア層が形成される。
【発明の効果】
【００１５】
本実施例によれば、第１の金属電極を構成する第１のアルミニウム層の表面の平坦度が向上されたＭＩＭキャパシタを有する半導体装置が提供される。したがって、たとえ当該第１のアルミニウム層上にバリア層や誘電体層などが形成されても、当該ＭＩＭキャパシタの誘電体層の膜厚のばらつきが抑制される。このため、当該ＭＩＭキャパシタの初期耐圧ばらつきや初期故障が抑制され、その結果、当該ＭＩＭキャパシタを含む半導体装置の信頼性が確実に向上する。
【００１６】
本実施例の製造方法によれば、第１の金属電極を構成する第１のアルミニウム層の表面の平坦度が向上されるようにＭＩＭキャパシタが形成される。このため、たとえ当該第１のアルミニウム層上にバリア層が形成され、さらにその上に誘電体層や第２の金属電極などが形成されても、当該ＭＩＭキャパシタの誘電体層の膜厚のばらつきが抑制される。したがって、当該ＭＩＭキャパシタの初期耐圧ばらつきや初期故障が抑制され、その結果、当該ＭＩＭキャパシタを含む半導体装置の信頼性が向上する。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る半導体装置に搭載されるＭＩＭキャパシタの構成の一例を示す概略断面図である。
【図２】図１のＭＩＭキャパシタの、下部電極や上部電極などの構成をより詳細に描写した概略断面図である。
【図３】図２のＭＩＭキャパシタの下部電極の変形例の一例を示す概略断面図である。
【図４】図２のＭＩＭキャパシタの上部電極の変形例の一例を示す概略断面図である。
【図５】本発明の実施の形態１に係るＭＩＭキャパシタのように、平坦度の高い下部電極を有するＭＩＭキャパシタの断面写真である。
【図６】本発明の実施の形態１の比較例としての、平坦度の低い下部電極を有するＭＩＭキャパシタの断面写真である。
【図７】バリア層上に形成された、（１１１）配向強度が高いアルミニウム結晶の構成を示す概略図である。
【図８】バリア層上に形成された、（１１１）配向強度が低いアルミニウム結晶の構成を示す概略図である。
【図９】図２の半導体装置の製造方法の第１工程の態様を示す概略断面図である。
【図１０】図２の半導体装置の製造方法の第２工程の態様を示す概略断面図である。
【図１１】図２の半導体装置の製造方法の第３工程の態様を示す概略断面図である。
【図１２】図２の半導体装置の製造方法の第４工程の態様を示す概略断面図である。
【図１３】図２の半導体装置の製造方法の第５工程の態様を示す概略断面図である。
【図１４】図２の半導体装置の製造方法の第６工程の態様を示す概略断面図である。
【図１５】図２の半導体装置の製造方法の第７工程の態様を示す概略断面図である。
【図１６】図２の半導体装置の製造方法の第８工程の態様を示す概略断面図である。
【図１７】図２の半導体装置の製造方法の第９工程の態様を示す概略断面図である。
【図１８】本発明の本発明の実施の形態１に係る半導体装置に搭載されるＭＩＭキャパシタの構成の、図２とは異なる変形例の一例を示す概略断面図である。
【図１９】通常のスパッタリングにより形成されたバリア層の上に形成されたアルミニウム合金層の表面の観察結果である。
【図２０】高指向性スパッタリングにより形成されたバリア層の上に形成されたアルミニウム合金層の表面の観察結果である。
【図２１】第１のバリア層の成膜手法およびアルミニウム合金層の成膜手法の両方を変更した際の、アルミニウム合金層の表面のＲｍｓを測定した結果を示すグラフである。
【図２２】第１のバリア層の成膜手法およびアルミニウム合金層の成膜手法の両方を変更した際の、アルミニウム合金層の表面のＲａを測定した結果を示すグラフである。
【図２３】第１のバリア層の成膜手法およびアルミニウム合金層の成膜手法の両方を変更した際の、アルミニウム合金層の表面のＲｍａｘを測定した結果を示すグラフである。
【図２４】第１のバリア層の成膜手法のみを変更した際の、アルミニウム合金層の表面のＲｍｓを測定した結果を示すグラフである。
【図２５】第１のバリア層の成膜手法のみを変更した際の、アルミニウム合金層の表面のＲａを測定した結果を示すグラフである。
【図２６】第１のバリア層の成膜手法のみを変更した際の、アルミニウム合金層の表面のＲｍａｘを測定した結果を示すグラフである。
【図２７】通常のスパッタリングにより形成されたバリア層の上に形成されたアルミニウム合金層の、Ａｌ（１１１）配向強度をＸ線回折により測定した結果を示すグラフである。
【図２８】高指向性スパッタリングにより形成されたバリア層の上に形成されたアルミニウム合金層の、Ａｌ（１１１）配向強度をＸ線回折により測定した結果を示すグラフである。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
本実施の形態の半導体装置は、ＭＩＭキャパシタを含む構成となっている。図１を参照して、一のキャパシタＭＭ１（ＭＩＭキャパシタ）は、下部電極ＬＥＬ１（第１の金属電極）と誘電体層ＤＥＣと上部電極ＵＥＬ（第２の金属電極）とを有している。
【００１９】
キャパシタＭＭ１は、たとえばシリコンなどの半導体材料からなる基板の一方の主表面上に薄膜や素子などが形成された半導体基板ＳＵＢの一方の主表面上に形成される。つまりここでは半導体基板ＳＵＢとは、半導体基板そのものと、薄膜などが形成された半導体基板との両方を意味するものとする。
【００２０】
したがって、キャパシタＭＭ１の下部（図１および図２の下側）や上部（図１および図２の上側）には、別のキャパシタが形成されていてもよい。キャパシタＭＭ１の上部には、絶縁膜ＴＳと層間絶縁膜ＩＩ１と層間絶縁膜ＩＩ２とが形成されている。層間絶縁膜ＩＩ２と同一高さの層には、別のキャパシタを構成する下部電極ＬＥＬ２が形成されている。
【００２１】
キャパシタＭＭ１の上部には、絶縁膜ＴＳが形成されていてもよい。絶縁膜ＴＳと層間絶縁膜ＩＩ１とを貫通するように導電ビアＶＡが形成されている。導電ビアＶＡにより、キャパシタＭＭ１の上部電極ＵＥＬと、別のキャパシタの下部電極ＬＥＬ２とが導通される。なお絶縁膜ＴＳは形成されなくてもよい。
【００２２】
図２を参照して、下部電極ＬＥＬ１は、チタン層Ｔ１（第１のバリア層）と窒化チタン層ＴＮ１（第１のバリア層）とアルミニウム合金層ＡＣ１（第１のアルミニウム層）と、チタン層Ｔ２（第２のバリア層）と窒化チタン層ＴＮ２（第２のバリア層）とがこの順で積層された構成を有している。導通ビアＶＡは、絶縁膜ＴＳや層間絶縁膜ＩＩ１を上側から下側へ貫通するように形成されたスルーホールＴＨの側面および底面がチタン層Ｔ３および窒化チタン層ＴＮ３で覆われ、スルーホールＴＨの内部がタングステン層ＴＧで充填された構成である。また下部電極ＬＥＬ２は、チタン層Ｔ４と窒化チタン層ＴＮ４と、アルミニウム合金層ＡＣ２とチタン層Ｔ５と窒化チタン層ＴＮ５とがこの順で積層された構成を有している。
【００２３】
キャパシタＭＭ１の下部電極ＬＥＬ１、ＬＥＬ２は、アルミニウム合金層ＡＣ１、ＡＣ２のように、アルミニウムを含む材料から構成される部分であるアルミニウム層を有する構成であることが好ましい。またアルミニウム合金層ＡＣ１、ＡＣ２には、たとえば銅などの金属材料が含まれていてもよい。
【００２４】
なおアルミニウム合金層ＡＣ１、ＡＣ２には銅がたとえば０．５質量％以上１．０質量％以下の割合で含まれることがより好ましい。すなわちアルミニウム合金層ＡＣ１、ＡＣ２はアルミニウムを主成分とする合金からなるものであることが好ましい。またアルミニウム合金層ＡＣ１、ＡＣ２は、銅およびシリコン（Ｓｉ）を含む合金であってもよい。
【００２５】
たとえば窒化チタン層ＴＮ１、ＴＮ４のようにアルミニウム合金層ＡＣ１、ＡＣ２の下側に配置される第１のバリア層としては、窒化チタンからなる窒化チタン層ＴＮ１、ＴＮ４のほか、チタンからなるチタン層Ｔ１、Ｔ２を用いてもよい。このように第１のバリア層は、チタンを含む材料から構成されることが好ましい。このようにすれば、下部電極ＬＥＬ１、ＬＥＬ２の配線の信頼性を高めることができる。ただし当該第１のバリア層として、タンタルや、窒化タンタル（ＴａＮ）などタンタル系の材料からなる薄膜を用いてもよい。
【００２６】
第１のバリア層はチタンなどを含む薄膜が１層以上配置されていることが好ましく、当該薄膜が複数積層された構成であることがより好ましい。このため図２において第１のバリア層として、チタン層Ｔ１と窒化チタン層ＴＮ１とが積層されている。
【００２７】
図３を参照して、たとえば下部電極ＬＥＬ１の第１のバリア層は窒化チタン層ＴＮ１の１層のみを有していてもよい。また下部電極ＬＥＬ２についても、アルミニウム合金層ＡＣ２の下部および上部にはたとえば窒化チタン層ＴＮ４、ＴＮ５のそれぞれ１層のみが積層されていてもよい。
【００２８】
図２において、第２のバリア層はチタン層Ｔ２と窒化チタン層ＴＮ２とが積層された構成となっている。しかしチタン層Ｔ２と窒化チタン層ＴＮ２とからなる第２のバリア層についても、たとえば窒化チタン層ＴＮ２の１層のみを有する構成であってもよい。以上のように第１および第２のバリア層は、チタンを含む材料から構成されることが好ましい。ただし当該第２のバリア層として、タンタルや、窒化タンタル（ＴａＮ）などタンタル系の材料からなる薄膜を用いてもよい。
【００２９】
その他、たとえば誘電体層ＤＥＣは、絶縁性の金属窒化膜、窒化膜、酸化膜、酸窒化膜のいずれかからなるものであることが好ましく、Ｐ−ＳｉＮからなるものであることが特に好ましい。なおＰ−ＳｉＮとは、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成される窒化珪素（ＳｉＮ）の薄膜である。
【００３０】
絶縁膜ＴＳは、Ｐ−ＴＥＯＳ（テトラエトキシシラン）からなる絶縁膜を用いることが好ましい。Ｐ−ＴＥＯＳとは、プラズマＣＶＤ法により形成されるテトラエトキシシランの薄膜である。
【００３１】
図２に示すように上部電極ＵＥＬは、下部電極ＬＥＬ１と同様に、アルミニウム合金層ＡＣ１（第２のアルミニウム層）を有し、その下側がチタン層Ｔ１（第３のバリア層）および窒化チタン層ＴＮ１（第３のバリア層）で、上側がチタン層Ｔ２および窒化チタン層ＴＮ２で覆われた構成となっていてもよい。また図４を参照して、上部電極ＵＥＬについても、アルミニウム合金層ＡＣ１の下側に窒化チタン層ＴＮ１のみが形成された構成を有していてもよい。
【００３２】
スルーホールＴＨの内部に形成される導通ビアＶＡにおいて、チタン層Ｔ３および窒化チタン層ＴＮ３は、たとえばチタン層Ｔ１や窒化チタン層ＴＮ１などと同様に、導通ビアＶＡのバリア層として配置される。導通ビアＶＡの内部は主にタングステンからなるタングステン層ＴＧにより充填されることが好ましい。
【００３３】
そして層間絶縁膜ＩＩ１、ＩＩ２はシリコン酸化膜（ＳｉＯ2）などからなることが好ましい。
【００３４】
以上に述べた本実施の形態のキャパシタＭＭ１においては、後述のように、下部電極ＬＥＬ１を構成するアルミニウム合金層ＡＣ１の表面がより平坦なものとなっている。具体的には、アルミニウム合金層ＡＣ１の表面粗さを示すＲｍａｘ（最大高さ）が８０ｎｍ未満、Ｒｍｓ（二乗平均粗さ）が１０ｎｍ未満、Ｒａ（算術平均粗さ）が９ｎｍ未満であることが好ましい。なお上部電極ＵＥＬのアルミニウム合金層ＡＣ１や、下部電極ＬＥＬ２のアルミニウム合金層ＡＣ２の表面についても、上記範囲の表面粗さを示すことがより好ましい。
【００３５】
図５および図６の断面写真は、ＳＥＭ（Scanning Electron Microscope）を用いて撮影したものである。図５を参照して、下部電極ＬＥＬ１の表面の平坦度が高くなれば、その上に成膜される誘電体層ＤＥＣおよび上部電極ＵＥＬの平坦度も向上される。したがってキャパシタＭＭ１全体の平坦度が向上され、当該キャパシタＭＭ１の誘電体層ＤＥＣの厚みのばらつきや、誘電体層ＤＥＣの厚みのばらつきに起因するキャパシタＭＭ１の耐圧のばらつきが抑制される。したがって当該半導体装置に搭載される複数のキャパシタＭＭ１の間での初期故障の発生割合が低下される。
【００３６】
アルミニウム合金層ＡＣ１が平坦化されれば、誘電体層ＤＥＣの凹凸が減少するため、誘電体層ＤＥＣには応力集中が生じる可能性が低減される。すると誘電体層ＤＥＣの膜質が局所的に変動し、誘電体層ＤＥＣのストレス耐性が悪化する可能性が低減される。
【００３７】
これに対して図６を参照して、下部電極ＬＥＬ１の表面の平坦度が低く凹凸が多い場合には、その上に成膜される誘電体層ＤＥＣおよび上部電極ＵＥＬの平坦度も、下部電極ＬＥＬ１の表面の平坦度に合わせるように低下する。また誘電体層ＤＥＣのカバレッジが悪化したり、誘電体層ＤＥＣに局所的に生じる応力集中により誘電体層ＤＥＣの膜質が劣化したり誘電体層ＤＥＣのストレス耐性が劣化することがある。さらにこの場合は、キャパシタＭＭ１の誘電体層ＤＥＣの厚みのばらつきや、誘電体層ＤＥＣの厚みのばらつきに起因するキャパシタＭＭ１の耐圧のばらつきが大きくなる。したがってキャパシタＭＭ１の初期故障の発生割合が高くなる可能性がある。
【００３８】
以上のような、平坦度の高いアルミニウム合金層ＡＣ１は、アルミニウム合金層ＡＣ１の成膜後にアルミニウム合金層ＡＣ１中のアルミニウム結晶を再結晶化することにより、形成することができる。つまり成膜されたアルミニウム合金層ＡＣ１を高温でリフローすることにより、アルミニウム合金層ＡＣ１中のアルミニウム結晶が再結晶化される。具体的には、たとえばアルミニウム合金層ＡＣ１が形成された半導体基板ＳＵＢを４２０℃以上に保持するリフロー工程を実施することが好ましい。
【００３９】
アルミニウム合金層ＡＣ１中のアルミニウム結晶の（１１１）面に関する配向性を調べることにより、アルミニウム合金層ＡＣ１にリフロー工程などによる平坦化がなされたかどうかを検証することができる。
【００４０】
図７を参照して、たとえば下部電極ＬＥＬ１の、窒化チタン層ＴＮ１の上に形成されるアルミニウム合金層ＡＣ１の結晶構造を構成する結晶粒が、（１１１）面において同様の面間隔や同様の面内原子数にて配列されれば、ほぼ同じ方向に結晶の成長（すなわち成膜）が進む。その結果、形成される結晶の（１１１）配向強度が強くなる。これは成膜速度がほぼ同方向でありかつほぼ一定の速さとなるためである。この場合には形成される薄膜（アルミニウム合金層ＡＣ１）の表面の平坦度が高くなる。
【００４１】
これに対して図８を参照して、アルミニウム合金層ＡＣ１の結晶構造を構成する結晶粒が、（１１１）面において異なる面間隔や異なる面内原子数にて配列されれば、成膜速度も一定とならずに、成膜される薄膜の平坦性が悪くなる。このように形成される結晶構造は（１１１）配向強度が弱くなる。この場合には形成される薄膜（アルミニウム合金層ＡＣ１）の表面の平坦度が低くなる。
【００４２】
次に、本実施の形態に係る半導体装置の、特に図２に示すキャパシタＭＭ１の製造方法について説明する。
【００４３】
図９を参照して、薄膜や素子などが形成された半導体基板ＳＵＢ上に、キャパシタＭＭ１を構成する下部電極ＬＥＬ１を形成するためのチタン層Ｔ１、窒化チタン層ＴＮ１、アルミニウム合金層ＡＣ１、チタン層Ｔ２、窒化チタン層ＴＮ２がこの順に積層される。具体的には、たとえば下部電極ＬＥＬ１を形成しようとする主表面上にスパッタエッチングなどの前処理を施した後、チタン層Ｔ１、窒化チタン層ＴＮ１、アルミニウム合金層ＡＣ１がこの順に、たとえばスパッタリングにより形成される。
【００４４】
ここでアルミニウム合金層ＡＣ１の形成時には、まず半導体基板ＳＵＢの温度が５０℃以上１５０℃以下に制御された状態で、銅を０．５質量％以上１．０質量％以下含むアルミニウム合金層ＡＣ１が成膜されることが好ましい。その後リフロー工程を行ない、半導体基板ＳＵＢ（アルミニウム合金層ＡＣ１）が４２０℃以上の温度に加熱されることが好ましい。この加熱によりいったん成膜されたアルミニウムの結晶が再結晶化され、（１１１）配向強度が高まり、表面の平坦度が向上する。
【００４５】
アルミニウム合金層ＡＣ１が形成され、かつ再結晶化がなされることにより、アルミニウム合金層ＡＣ１の結晶の（１１１）配向強度が高まり、表面の平坦度が向上する。
【００４６】
次にアルミニウム合金層ＡＣ１上には、たとえばスパッタリングによりチタン層Ｔ２、窒化チタン層ＴＮ２がこの順に積層され、下部電極ＬＥＬ１となる。
【００４７】
図１０を参照して、次に誘電体層ＤＥＣが積層される。誘電体層ＤＥＣとしては、たとえばＰ−ＣＶＤ法（プラズマＣＶＤ法）により形成される、窒化珪素の薄膜が形成される。
【００４８】
図１１を参照して、下部電極ＬＥＬ１と同様の手法により、上部電極ＵＥＬとしてのチタン層Ｔ１、窒化チタン層ＴＮ１、アルミニウム合金層ＡＣ１、チタン層Ｔ２、窒化チタン層ＴＮ２がこの順に積層される。なお、ここでもアルミニウム合金層ＡＣ１を成膜した後、リフロー工程を行ない、アルミニウムの結晶を再結晶化することが好ましい。また、上部電極ＵＥＬの平面視における面積を、下部電極ＬＥＬ１の平面視における面積よりも小さくする場合には、上部電極ＵＥＬを構成する薄膜を成膜した後に、たとえば通常の写真製版技術を用いて所望の面積の上部電極ＵＥＬを形成する処理が施されることが好ましい。以上によりキャパシタＭＭ１が形成される。
【００４９】
図１２を参照して、次に絶縁膜ＴＳａが、たとえばＨＤＰ−ＣＶＤ（High Density Plasma）法により形成される。
【００５０】
図１３を参照して、次にたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１ａが、たとえばＰ−ＣＶＤ法により形成される。
【００５１】
図１４を参照して、たとえばＵＥＬ上の絶縁膜ＴＳａおよび層間絶縁膜ＩＩ１ａの一部を除去することにより、上下方向に延在するスルーホールＴＨが形成される。この処理により、層間絶縁膜ＩＩ１ａは層間絶縁膜ＩＩ１に、絶縁膜ＴＳａは絶縁膜ＴＳとなるものとする。
【００５２】
図１５を参照して、まず層間絶縁膜ＩＩ１上およびスルーホールＴＨの内部に、たとえばスパッタリングにより、チタン層Ｔ３および窒化チタン層ＴＮ３が形成される。その後たとえばＣＶＤ法により、タングステン層ＴＧが形成される。その後、たとえばＣＭＰにより成膜されたタングステン層ＴＧや窒化チタン層ＴＮ３などの表面が研磨される。このようにすれば、図１５に示すようにスルーホールＴＨの内部がチタン層Ｔ３、窒化チタン層ＴＮ３、タングステン層ＴＧにより充填された構成の導通ビアＶＡが形成される。したがって導通ビアＶＡが図１５の態様となるように、チタン層Ｔ３および窒化チタン層ＴＮ３の厚みを制御することが好ましい。
【００５３】
図１６を参照して、導通ビアＶＡを含む層間絶縁膜ＩＩ１上に、下部電極ＬＥＬ２を構成する各層が、たとえばスパッタリング法により形成される。その後、下部電極ＬＥＬ２を構成する各層が、たとえばドライエッチング法を用いて加工され、所望の形状を有する下部電極ＬＥＬ２となる。
【００５４】
図１７を参照して、その後、層間絶縁膜ＩＩ１と下部電極ＬＥＬ２との上面を覆うように、層間絶縁膜ＩＩ２ａが、たとえばプラズマＣＶＤ法を用いて形成される。その後層間絶縁膜ＩＩ２ａの上部がたとえばＣＭＰにより平坦化され、層間絶縁膜ＩＩ２となる。以上により、図２に示す態様が完成する。
【００５５】
なお、以上に述べた図２に示す態様を有するキャパシタＭＭ１のほかに、本実施の形態のキャパシタは以下に述べる態様を有していてもよい。図１８を参照して、本実施の形態の他の半導体装置は、誘電体層ＤＥＣ１と誘電体層ＤＥＣ２との２つの誘電体層を有している。誘電体層ＤＥＣ１は配線Ｍ４と配線ＴＰとに挟まれた構成である。配線Ｍ４は図２の下部電極ＬＥＬ１に相当し、配線ＴＰは図２の上部電極ＵＥＬに相当する。このため、配線Ｍ４と誘電体層ＤＥＣ１と配線ＴＰとが、キャパシタＭＭ１を形成する構成となっている。同様に、配線ＴＰを図２の下部電極ＬＥＬ１に相当すると考え、配線Ｍ５を図２の上部電極ＵＥＬに相当すると考えれば、配線ＴＰと誘電体層ＤＥＣ２と配線Ｍ５とが、キャパシタＭＭ２を形成する構成となっている。
【００５６】
配線Ｍ４は下部電極ＬＥＬ１と同様に、チタン層Ｔ１、窒化チタン層ＴＮ１、アルミニウム合金層ＡＣ１、チタン層Ｔ２、窒化チタン層ＴＮ２から構成される。配線ＴＰはアルミニウム合金層ＡＣ２と、その上下の窒化チタン層ＴＮ１、ＴＮ２やチタン層Ｔ１、Ｔ２から構成される。配線Ｍ５はアルミニウム合金層ＡＣ３と、その上下の窒化チタン層ＴＮ５、ＴＮ６やチタン層Ｔ３から構成される。
【００５７】
キャパシタＭＭ１、ＭＭ２を形成すべく、誘電体層ＤＥＣ１、ＤＥＣ２を挟んで配線Ｍ４、ＴＰ、Ｍ５が上下方向において重なる領域は、断面図において下方向に窪んだ形状となっている。そして窪んだ誘電体層の側部には、たとえばシリコン酸化膜（ＳｉＯ）からなるスペーサＳＰ１、ＳＰ２が形成される。
【００５８】
なお以上に述べた図１８において、図２と同名の構成要素は図２と同一の構成であるため、ここではその説明を繰り返さない。参照符号の末尾の番号のみが異なり、記号が同一である場合においても同様である。
【００５９】
図１８に示す半導体装置中のアルミニウム合金層ＡＣ１、ＡＣ２、ＡＣ３においても、これを成膜した後にリフロー工程を行ない、当該アルミニウム合金層を構成する結晶を再結晶化することが好ましい。当該再結晶化により、アルミニウム合金層ＡＣ１、ＡＣ２、ＡＣ３の表面のＲｍａｘ（最大高さ）が８０ｎｍ未満、Ｒｍｓ（二乗平均粗さ）が１０ｎｍ未満、Ｒａ（算術平均粗さ）が９ｎｍ未満となることが好ましい。
【００６０】
次に、本実施の形態の作用効果について説明する。
上記のように、キャパシタのアルミニウム合金層の表面粗さが向上すれば（すなわち表面の平坦度が向上すれば）、半導体装置に搭載される個々のキャパシタの膜厚のばらつきや、容量など性能のばらつきを抑制することができる。このような表面は、アルミニウム合金層の形成時にリフロー工程による再結晶化を行なうことにより実現される。したがって個々のキャパシタの耐圧がより安定したものとなり、半導体装置の信頼性が向上する。
【００６１】
いったん成膜されたアルミニウム合金層ＡＣ１を高温でリフローすることにより再結晶化する。このため、アルミニウム合金層ＡＣ１の下側の第１のバリア層の積み方や、第１のバリア層の平坦度にかかわらず、アルミニウム合金層ＡＣ１および、その上部（誘電体層ＤＥＣや上部電極ＵＥＬ）の平坦度を向上することができる。下部電極ＬＥＬ１の主要部分はアルミニウム合金層ＡＣ１であるため、アルミニウム合金層ＡＣ１の表面の平坦度が向上することにより、キャパシタＭＭ１全体の平坦度が向上する。その結果、キャパシタＭＭ１の膜厚などのばらつきが減少する。したがってキャパシタＭＭ１の初期故障などの不具合を抑制し、信頼性を向上することができる。
【００６２】
以上に示す、リフローによりアルミニウム合金層の表面を平坦化する処理は、本実施の形態においては、下部電極ＬＥＬ１自体を形成する際になされている。アルミニウム合金層を形成した後には、下部電極ＬＥＬ１を構成する第２のバリア層が形成される。このため本実施の形態においては、下部電極ＬＥＬ１自体が形成され終わる前に、平坦度を高めるための処理がなされている。つまり本実施の形態は、下部電極ＬＥＬ１自体を平坦に形成する方法となっている。したがって、たとえば下部電極ＬＥＬ１自体が形成され終えた後に平坦化する方法を用いた場合に比べて、当該処理に要するコストを削減することができる。
【００６３】
また、再結晶化によりアルミニウム合金層の（１１１）配向強度が向上すれば、当該アルミニウム合金層の寿命が向上される。アルミニウムの結晶のエレクトロマイグレーション寿命は、（１１１）面のＸＲＤ（X-Ray Diffraction）による回折ピーク強度の対数に比例するためである。このことからも、当該キャパシタの配線の信頼性がさらに高められる。
【００６４】
以上のように、下部電極ＬＥＬ１のアルミニウム合金層ＡＣ１の表面を平坦化することにより、キャパシタ全体の平坦化や信頼性確保を図ることができる。さらに上部電極ＵＥＬのアルミニウム合金層ＡＣ１についても、下部電極ＬＥＬ１と同様の処理を施し、表面がＲｍａｘ＜８０ｎｍ、Ｒｍｓ＜１０ｎｍ、Ｒａ＜９ｎｍの関係を満たすように平坦化すれば、キャパシタＭＭ１などの多段積層構造を形成する際に、より安定に大容量化を図ることができる。
【００６５】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、アルミニウム合金層の表面を平坦化する手法において異なっている。以下、本実施の形態について説明する。
【００６６】
本実施の形態においては、たとえば図２の下部電極ＬＥＬ１を構成する第１のバリア層（チタン層Ｔ１および窒化チタン層ＴＮ１）が、高指向性スパッタリングにより形成されている。具体的にはたとえばコリメーションスパッタ法、ロングスロースパッタ法、スパッタイオンポンプ法、またはバイアススパッタ法などの高指向性スパッタリングが用いられている。これに対して実施の形態１においては、第１のバリア層は高指向性スパッタリングでない通常のスパッタリング法により形成されている。
【００６７】
本実施の形態は、以上に述べた点において実施の形態１と異なる。しかし本実施の形態に係る半導体装置の、特に図２に示すキャパシタＭＭ１の製造方法は、基本的に図９〜図１７に示す実施の形態１に係る半導体装置と同様の手順である。
【００６８】
ここで、本実施の形態の作用効果について説明する。
上記の各種の高指向性スパッタリングにより形成されたチタン層Ｔ１や窒化チタン層ＴＮ１は、通常のスパッタリング法により形成されたチタン層Ｔ１や窒化チタン層ＴＮ１に比べて（１１１）配向強度が向上する。チタン層Ｔ１や窒化チタン層ＴＮ１の配向強度が向上すれば、その上に形成されるアルミニウム合金層ＡＣ１や、第２のバリア層としてのチタン層Ｔ２や窒化チタン層ＴＮ２についても下部のチタン層Ｔ１や窒化チタン層ＴＮ１に合わせて配向強度が向上する。したがって下部電極ＬＥＬ１全体の平坦度が向上し、さらにその上の誘電体層ＤＥＣや上部電極ＵＥＬの平坦度も向上する。このため、本実施の形態のキャパシタＭＭ１についても、実施の形態１のキャパシタＭＭ１と同様に、初期故障の可能性を低減し、信頼性を高めることができる。
【００６９】
以上のように第１のバリア層としてのチタン層Ｔ１などのみの平坦度を高めることにより、その上のアルミニウム合金層ＡＣ１などの平坦度が高められる。このため本実施の形態においては、たとえば実施の形態１のようなリフロー工程を施さなくてもアルミニウム合金層ＡＣ１の表面の平坦度を高めることができる。しかし本実施の形態においても形成されたアルミニウム合金層ＡＣ１に対してリフロー工程を行なってもよい。
【００７０】
また、第１のバリア層を高指向性スパッタリングにより形成することで、その上のアルミニウム合金層ＡＣ１の平坦度が高められれば、後述するように、アルミニウム合金層の（１１１）配向強度が向上する。したがって本実施の形態においても、実施の形態１と同様に、当該アルミニウム合金層の寿命が向上される。このことからも、当該キャパシタの配線の信頼性がさらに高められる。
【００７１】
以上に示す、アルミニウム合金層の表面を平坦化する処理は、本実施の形態においても、下部電極ＬＥＬ１自体を形成する際になされている。より具体的には、下部電極ＬＥＬ１を形成する際に最初に形成する、第１のバリア層自体を形成する際に、後に形成されるアルミニウム合金層の表面を平坦化する処理がなされている。このため本実施の形態においても、下部電極ＬＥＬ１自体が形成され終わる前に、平坦度を高めるための処理がなされている。つまり本実施の形態は、下部電極ＬＥＬ１自体を平坦に形成する方法となっている。したがって、たとえば下部電極ＬＥＬ１自体が形成され終えた後に平坦化する方法を用いた場合に比べて、当該処理に要するコストを削減することができる。
【００７２】
また上部電極ＵＥＬや下部電極ＬＥＬ２についても、下部電極ＬＥＬ１と同様に、アルミニウム合金層ＡＣ１の下部のチタン層Ｔ１および窒化チタン層ＴＮ１が高指向性スパッタにより形成されることが好ましい。このようにすれば、実施の形態１と同様に、キャパシタＭＭ１などのＭＩＭキャパシタの多段積層構造を形成する際に、より安定に大容量化を図ることができる。
【００７３】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７４】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、アルミニウム合金層の表面を平坦化する手法において異なっている。以下、本実施の形態について説明する。
【００７５】
本実施の形態においては、アルミニウム合金層ＡＣ１を形成するためのスパッタリング時に、半導体基板ＳＵＢ（図２、図９参照）が通常よりも低温に保たれる。具体的には、半導体基板ＳＵＢが１００℃以上２７０℃以下に保たれた状態でアルミニウムがスパッタリングされることにより、アルミニウム合金層ＡＣ１が形成される。なお上部電極ＵＥＬのアルミニウム合金層ＡＣ１や、下部電極ＬＥＬ２のアルミニウム合金層ＡＣ２についても、上記と同様の処理を施してもよい。
【００７６】
また必要に応じて、上記の低温の条件下で形成されたアルミニウム合金層ＡＣ１に対して、形成後により高温の環境下で保持してもよい。このようにすれば、形成される電極（アルミニウム合金層）の信頼性をより高めることができる。
【００７７】
本実施の形態は、以上に述べた点において実施の形態１と異なる。しかし本実施の形態に係る半導体装置の、特に図２に示すキャパシタＭＭ１の製造方法は、基本的に図９〜図１７に示す実施の形態１に係る半導体装置と同様の手順である。
【００７８】
また本実施の形態に、実施の形態１および実施の形態２の少なくとも一方の特徴を加えて用いてもよい。
【００７９】
ここで、本実施の形態の作用効果について説明する。
通常、下部電極ＬＥＬ１のアルミニウム合金層ＡＣ１を成膜する際には、半導体基板ＳＵＢはたとえば３００℃以上４００℃以下に加熱される。しかし本実施の形態のように、１００℃以上２００℃以下の低温で加熱された状態で成膜すれば、形成されるアルミニウム合金層ＡＣ１中のアルミニウムの結晶粒の粒成長が抑制される。このためアルミニウム合金層ＡＣ１中のアルミニウムの結晶粒が小さくなり、アルミニウムの成膜の凹凸が小さくなる。つまりアルミニウムの結晶粒が小さくなる結果、アルミニウム合金層ＡＣ１の表面の平坦度が向上される。このため、本実施の形態のキャパシタＭＭ１についても、実施の形態１のキャパシタＭＭ１と同様に、初期故障の可能性を低減し、信頼性を高めることができる。ここでも実施の形態１と同様に、アルミニウム合金層ＡＣ１の下側の第１のバリア層の積み方や、第１のバリア層の平坦度にかかわらず、下部電極ＬＥＬ１の平坦度を向上することができる。
【００８０】
以上に示す、アルミニウム合金層の表面を平坦化する処理は、本実施の形態においては、下部電極ＬＥＬ１自体を形成する際になされている。より具体的には、下部電極ＬＥＬ１を構成するアルミニウム合金層ＡＣ１は、既に表面が平坦化された状態で形成される。このため本実施の形態においても、下部電極ＬＥＬ１自体が形成され終わる前に、平坦度を高めるための処理がなされている。つまり本実施の形態は、下部電極ＬＥＬ１自体を平坦に形成する方法となっている。したがって、たとえば下部電極ＬＥＬ１自体が形成され終えた後に平坦化する方法を用いた場合に比べて、当該処理に要するコストを削減することができる。
【００８１】
また上部電極ＵＥＬや下部電極ＬＥＬ２についても、下部電極ＬＥＬ１と同様に、アルミニウム合金層ＡＣ１、ＡＣ２が低温スパッタリングにより形成されることが好ましい。このようにすれば、実施の形態１と同様に、キャパシタＭＭ１などのＭＩＭキャパシタの多段積層構造を形成する際に、より安定に大容量化を図ることができる。
【００８２】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【実施例１】
【００８３】
キャパシタＭＭ１の下部電極ＬＥＬ１を構成する、本発明に係る平坦化処理を施したアルミニウム合金層ＡＣ１の表面と、本発明に係る平坦化処理を施さないアルミニウム合金層ＡＣ１の表面とを、原子間力顕微鏡（ＡＦＭ；Atomic Force Microscope）を用いて測定した結果を、図１９および図２０に示す。
【００８４】
図１９および図２０は、いずれも下部電極ＬＥＬ１を構成する第１のバリア層としてのチタン層Ｔ１と窒化チタン層ＴＮ１と、その上のアルミニウム合金層ＡＣ１とが形成された積層構造における、アルミニウム合金層ＡＣ１の表面をＡＦＭにて観察したものである。これらの積層構造はいずれも、半導体基板ＳＵＢの一方の主表面上に、すべて同一条件で形成された薄膜や層間絶縁膜の上に形成されたものである。
【００８５】
図１９のチタン層Ｔ１および窒化チタン層ＴＮ１は、通常のスパッタリングにより形成されたものである。図２０のチタン層Ｔ１および窒化チタン層ＴＮ１は、本実施の形態２の高指向性スパッタリングのうち、スパッタイオンポンプ法により形成されたものである。
【００８６】
図１９と図２０とを比較して、本実施の形態のように高指向性スパッタを用いてバリア層を形成し、その上に形成されるアルミニウム合金層ＡＣ１は、通常のスパッタリングにより形成されたバリア層上に形成されるアルミニウム合金層ＡＣ１よりも、表面の平坦度が向上していることがわかる。
【実施例２】
【００８７】
本実施の形態１に示すリフロー工程を実施することによる、アルミニウム合金層ＡＣ１の平坦度の変化を調査した。準備した各サンプルの形成条件、およびＡＦＭを用いたアルミニウム合金層ＡＣ１の表面の測定結果を下の表１に示す。
【００８８】
【表１】
0005956106.tif 000002
【００８９】
表１に示すサンプル（サンプル番号＃０１〜＃０４）のいずれも、半導体基板ＳＵＢの一方の主表面上に、すべて同一条件で形成された薄膜や層間絶縁膜の上に、チタン層Ｔ１（Ｔｉ）と窒化チタン層ＴＮ１（ＴｉＮ）とアルミニウム合金層ＡＣ１（ＡｌＣｕ）とが積層するように形成されたものである。
【００９０】
サンプル＃０１および＃０４は、通常のスパッタリング方法により、表１中に示すチタン層Ｔ１と窒化チタン層ＴＮ１とが形成されたものである。またスパッタリングに用いた直流電力とバイアス電力の値はそれぞれ表１中に示すとおりである。
【００９１】
これに対してサンプル＃０２は、高指向性スパッタリングのうちＬＴＳ（ロングスルースパッタ法）によりチタン層Ｔ１と窒化チタン層ＴＮ１とが形成されたものである。またサンプル＃０３は、高指向性スパッタリングのうちＳＩＰ（スパッタイオンポンプ法）によりチタン層Ｔ１と窒化チタン層ＴＮ１とが形成されたものである。
【００９２】
これらのバリア層の上に形成されるアルミニウム合金層ＡＣ１については、サンプル＃０１は３００℃にて通常のスパッタリングにより厚み１５０ｎｍだけ形成されたものである。そして成膜のみ行なわれ、成膜後のリフロー工程はなされていない。一方、サンプル＃０２、＃０３、＃０４のアルミニウム合金層ＡＣ１は、１４０℃にて通常のスパッタリングにより厚み１５０ｎｍだけ形成されたものである。また成膜後にリフロー工程がなされている。
【００９３】
これらの各サンプルのアルミニウム合金層ＡＣ１の表面のＲｍｓ、ＲａおよびＲｍａｘの値をＡＦＭで測定した結果が、表１および図２１〜図２３に示される。なお図２１〜図２３の横軸は、表１中のサンプルの種類を示し、図２１〜図２３の縦軸は、表面粗さを示す各パラメータの値を示す。
【００９４】
表２および図２１〜図２３より、アルミニウム合金層ＡＣ１に対してリフロー工程を行なえば、高指向性スパッタリングにより第１のバリア層を形成するか否かにかかわらず、高い面粗度（表面粗さ）が得られることがわかる。またサンプル＃０２〜＃０４は、サンプル＃０１に比べて低温でアルミニウム合金層ＡＣ１が成膜されている。このことからサンプル＃０２〜＃０４はサンプル＃０１よりも結晶粒が小さく抑えられ、その結果表面の凹凸が小さくなったと考えられる。
【実施例３】
【００９５】
実施例３は、実施例１よりも詳細に、本実施の形態２に示す高指向性スパッタリングを用いることによる、アルミニウム合金層ＡＣ１の表面粗さへの影響を調査したものである。準備した各サンプルの形成条件、およびＡＦＭを用いたアルミニウム合金層ＡＣ１の表面の測定結果を下の表２に示す。
【００９６】
【表２】
0005956106.tif 000003
【００９７】
表２に示すサンプル（サンプル番号＃０６〜＃１１）のいずれも、半導体基板ＳＵＢの一方の主表面上に、すべて同一条件で形成された薄膜や層間絶縁膜の上に、チタン層Ｔ１（Ｔｉ）と窒化チタン層ＴＮ１（ＴｉＮ）とアルミニウム合金層ＡＣ１（ＡｌＣｕ）とが積層するように形成されたものである。
【００９８】
これらのサンプルはいずれも、１５ｎｍの深さ分だけスパッタエッチングがなされた表面上に、チタン層Ｔ１などが形成される。そしてサンプル＃０６および＃０７については通常のスパッタリングによりチタン層Ｔ１や窒化チタン層ＴＮ１が形成される。これに対してサンプル＃０８および＃０９は、ＬＴＳによりチタン層Ｔ１と窒化チタン層ＴＮ１とが形成されたものである。またサンプル＃１０および＃１１は、ＳＩＰによりチタン層Ｔ１と窒化チタン層ＴＮ１とが形成されたものである。
【００９９】
本実施例においては、すべてのサンプルに対して、通常のスパッタリングにより、通常の温度である３００℃でアルミニウム合金層ＡＣ１が形成された。そして形成されたアルミニウム合金層ＡＣ１に対してリフロー工程などの後処理はなされなかった。
【０１００】
これらの各サンプルのアルミニウム合金層ＡＣ１の表面のＲｍｓ、ＲａおよびＲｍａｘの値をＡＦＭで測定した結果が、表２および図２４〜図２６に示される。なお図２４〜図２６の横軸および縦軸は、図２１〜図２３と同様である。
【０１０１】
すなわち本実施例においては、各サンプル間の条件の違いは、バリア層を形成する際のスパッタリングの方法の違いのみである。この場合において、表２および図２４〜図２６に示すように、通常のスパッタリングよりも、高指向性スパッタリングを用いてバリア層を形成する方が、その後のアルミニウム合金層ＡＣ１の面粗度が向上することがわかる。  
【０１０２】
以上の図２１〜図２６を総括すれば、本実施の形態に示す平坦化処理を用いることにより、アルミニウム合金層ＡＣ１の表面粗さは、Ｒｍａｘが８０ｎｍ未満（図２３、図２６参照）、Ｒｍｓが１０ｎｍ未満（図２１、図２４参照）、Ｒａが９ｎｍ未満（図２２、図２５参照）となることがわかる。つまり平坦度を示す各パラメータの値を上記の範囲にすることにより、平坦度の高いアルミニウム合金層ＡＣ１を得ることができる。その結果、平坦度の高い下部電極ＬＥＬ１などを得ることができるため、耐圧ばらつきが小さく信頼性の高い半導体装置を得ることができる。
【０１０３】
さらに、通常の成膜によるバリア層上に形成されたアルミニウム合金層ＡＣ１よりも、高指向性スパッタリングによるバリア層上に形成されたアルミニウム合金層ＡＣ１は、アルミニウムの（１１１）配向強度が高くなるといえる。図２７と図２８とはいずれも、通常のスパッタリングにより形成されたアルミニウム合金層ＡＣ１中のアルミニウム結晶が示す（１１１）配向強度を表わしている。
【０１０４】
図２７と図２８との測定に用いたサンプル間の相違点は、チタン層Ｔ１および窒化チタン層ＴＮ１の形成方法のみである。図２７および図２８のグラフにおける横軸は、Ｘ線回折（ＸＲＤ）によるＸ線の回折角度を示しており、縦軸はアルミニウム合金層ＡＣ１中の、アルミニウム結晶の（１１１）配向強度を示している。
【０１０５】
図２７および図２８を参照して、たとえば実施の形態２のように高指向性スパッタリングにより形成されたバリア層上のアルミニウム合金層ＡＣ１は、通常のスパッタリングにより形成されたバリア層上のアルミニウム合金層ＡＣ１よりも（１１１）配向強度が高いことがわかる。つまり上述したように、アルミニウム合金層ＡＣ１にリフロー工程を行なった場合に限らず、アルミニウム合金層ＡＣ１の下地のバリア層を平坦化することによっても、アルミニウム合金層ＡＣ１の（１１１）の配向性を向上することができる。したがって、アルミニウム合金層ＡＣ１の表面の平坦度が向上すれば、当該アルミニウム合金層ＡＣ１中のアルミニウム結晶の配向性が向上するといえる。
【０１０６】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０７】
本発明は、キャパシタを有する半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１０８】
ＡＣ１，ＡＣ２，ＡＣ３  アルミニウム合金層、ＤＥＣ，ＤＥＣ１，ＤＥＣ２  誘電体層、ＩＩ１，ＩＩ１ａ，ＩＩ２，ＩＩ２ａ  層間絶縁膜、ＬＥＬ１，ＬＥＬ２  下部電極、Ｍ４，Ｍ５，ＴＰ  配線、ＭＭ１，ＭＭ２  キャパシタ、ＳＰ１，ＳＰ２  スペーサ、ＳＵＢ  半導体基板、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５  チタン層、ＴＧ  タングステン層、ＴＨ  スルーホール、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５  窒化チタン層、ＴＳ，ＴＳａ  絶縁膜、ＵＥＬ  上部電極、ＶＡ  導電ビア。
【図１】
0005956106.tif 000004
【図２】
0005956106.tif 000005
【図３】
0005956106.tif 000006
【図４】
0005956106.tif 000007
【図７】
0005956106.tif 000008
【図８】
0005956106.tif 000009
【図９】
0005956106.tif 000010
【図１０】
0005956106.tif 000011
【図１１】
0005956106.tif 000012
【図１２】
0005956106.tif 000013
【図１３】
0005956106.tif 000014
【図１４】
0005956106.tif 000015
【図１５】
0005956106.tif 000016
【図１６】
0005956106.tif 000017
【図１７】
0005956106.tif 000018
【図１８】
0005956106.tif 000019
【図２１】
0005956106.tif 000020
【図２２】
0005956106.tif 000021
【図２３】
0005956106.tif 000022
【図２４】
0005956106.tif 000023
【図２５】
0005956106.tif 000024
【図２６】
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【図２７】
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【図２８】
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【図５】
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【図６】
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【図１９】
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【図２０】
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