(57)【特許請求の範囲】
【請求項１】
第１の基板内に形成され、第１のゲートと、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域とを有する第１の半導体素子と、
第２の基板内に形成され、前記第１のゲートと対向して接合された第２のゲートと、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域とを有する第２の半導体素子と、
前記第１の基板内であって、前記第１及び第２の不純物拡散領域よりも下層に設けられた第１の埋め込み酸化膜層と、
前記第２の基板内であって、前記第３及び第４の不純物拡散領域よりも上層に設けられた第２の埋め込み酸化膜層と、
前記第１の基板内であって、前記第１の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第２の埋め込み酸化膜層の上側表面上に設けられ、前記第１の半導体素子及び前記第２の半導体素子に接続された電極と、を有することを特徴とする積層型半導体装置。
【請求項２】
第１の基板内に形成され、第１の金属配線が表面に形成された第１のゲートと、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域とを有する第１の半導体素子と、
第２の基板内に形成されるとともに、第２の金属配線が表面に形成され、該第２の金属配線が前記第１の金属配線と対向して接合された第２のゲートと、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域とを有する第２の半導体素子と、
前記第１の基板内であって、前記第１及び第２の不純物拡散領域よりも下層に設けられた第１の埋め込み酸化膜層と、
前記第２の基板内であって、前記第３及び第４の不純物拡散領域よりも上層に設けられた第２の埋め込み酸化膜層と、
前記第１の基板内であって、前記第１の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第２の埋め込み酸化膜層の上側表面上に設けられ、前記第１の半導体素子及び前記第２の半導体素子に接続された電極と、を有することを特徴とする積層型半導体装置。
【請求項３】
前記第１及び第２の半導体素子は、ＭＯＳトランジスタであることを特徴とする請求項１又は２に記載の積層型半導体装置。
【請求項４】
前記第１の半導体素子はＰチャネルＭＯＳトランジスタであり、
前記第２の半導体素子はＮチャネルＭＯＳトランジスタであり、
前記ＮチャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトランジスタのドレイン同士が接続されたＣＭＯＳであることを特徴とする請求項３に記載の積層型半導体装置。
【請求項５】
第１の支持基板、第１の埋め込み酸化膜層及び第１の活性層が順に積層された第１のＳＯＩ基板の前記第１の活性層に第１の不純物拡散領域を形成する工程と、
前記第１の活性層上に、第１のゲート酸化膜及び第１の絶縁膜で周囲を囲まれた第１のゲートを形成し、第１の半導体素子を形成する工程と、
前記第１のゲート上に、前記第１の絶縁膜を貫通して前記第１のゲートに接続される第１の金属配線を形成し、前記第１の半導体素子及び前記第１の金属配線を含む第１の基板を完成させる工程と、
第２の支持基板、第２の埋め込み酸化膜層及び第２の活性層が順に積層された第２のＳＯＩ基板の前記第２の活性層に第２の不純物拡散領域を形成する工程と、
前記第２の活性層上に、第２のゲート酸化膜及び第２の絶縁膜で周囲を囲まれた第２のゲートを形成し、第２の半導体素子を形成する工程と、
前記第２のゲート上に、前記第２の絶縁膜を貫通して前記第２のゲートに接続される第２の金属配線を形成し、前記第２の半導体素子及び前記第２の金属配線を含む第２の基板を完成させる工程と、
前記第１及び第２の基板の前記第１及び第２の金属配線を含む側の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第１の金属配線と前記第２の金属配線が対向するように前記第１の基板と前記第２の基板を配置し、前記直接接合により、前記第１及び第２の金属配線同士を含めて前記第１の基板と前記第２の基板とを接合する工程と、を有することを特徴とする積層型半導体装置の製造方法。
【請求項６】
第１の支持基板、第１の埋め込み酸化膜層及び第１の活性層が順に積層された第１のＳＯＩ基板の前記第１の活性層に第１の不純物拡散領域を形成する工程と、
前記第１の活性層上に、第１のゲート酸化膜、第１のゲート及び第１の絶縁膜を形成し、前記第１の絶縁膜及び前記第１のゲートが第１の表面に露出した第１の半導体素子を形成する工程と、
第２の支持基板、第２の埋め込み酸化膜層及び第２の活性層が順に積層された第２のＳＯＩ基板の前記第２の活性層に第２の不純物拡散領域を形成する工程と、
前記第２の活性層上に、第２のゲート酸化膜、第２のゲート及び第２の絶縁膜を形成し、前記第２の絶縁膜及び前記第２のゲートが第２の表面に露出した第２の半導体素子を形成する工程と、
前記第１の半導体素子の前記第１の表面及び前記第２の半導体素子の前記第２の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第１及び第２のゲート同士を含めて前記第１の表面と前記第２の表面とを前記直接接合により接合する工程と、を有することを特徴とする積層型半導体装置の製造方法。
【請求項７】
前記第２の支持基板を除去する工程を更に有することを特徴とする請求項５又は６に記載の積層型半導体装置の製造方法。
【請求項８】
少なくとも前記第２の埋め込み酸化膜層を貫通し、前記第２の不純物拡散領域、前記第２のゲート及び前記第１の不純物拡散領域の少なくとも１つに導通するコンタクトホールを形成する工程を更に有することを特徴とする請求項７に記載の積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置及びその製造方法に関し、特に、第１の半導体素子と、第２の半導体素子とを有する積層型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路の高集積化のために、トランジスタを含む回路基板を薄片化して積層する積層型半導体装置が知られている（例えば、特許文献１、２参照）。
【０００３】
図１は、特許文献１に記載された従来の積層型半導体装置の製造方法を示した図である。図１（ａ）は、従来の積層型半導体装置の製造方法のＳＯＩ（Silicon On Insulator）基板上にＭＯＳトランジスタが形成された積層基板形成工程を示した図である。積層基板形成工程においては、支持基板４１５、埋め込み酸化膜４２５及び活性層４３５からなるＳＯＩ基板４４５上に、絶縁膜４５０が形成されるとともに、ゲート４６５及び不純物拡散領域４３６〜４３８を有するｎチャネルＭＯＳトランジスタ４７５が形成される。また、配線４８５も積層基板形成工程で同時に形成され、積層基板４９５が形成される。なお、積層基板４９５の表面は平坦化される。
【０００４】
図１（ｂ）は、従来の積層型半導体装置の製造方法の支持基板除去工程を示した図である。支持基板除去工程においては、支持基板４１５が研磨により積層基板４９５から除去されるとともに、積層基板４９５の表面を仮基板５１５に貼り付ける。
【０００５】
図１（ｃ）は、従来の積層型半導体装置の製造方法の裏面配線形成工程を示した図である。裏面配線形成工程においては、埋め込み酸化膜４２５の一部が除去されて、積層基板４９５の裏面に裏面配線５３０が形成される。
【０００６】
図１（ｄ）は、従来の積層型半導体装置の製造方法の基板貼り合わせ工程を示した図である。基板貼り合わせ工程においては、別途製作したＭＯＳトランジスタ４７０が形成された下地基板４９０上に、図１（ｃ）に示した裏面配線５３０形成後の積層基板を貼り合わせて積層する。そして、表面の仮基板５１５を除去し、積層型半導体装置が完成する。
【０００７】
このとき、特許文献１には記載されていないが、ＭＯＳトランジスタ４７５の動作を安定させるためには、ＭＯＳトランジスタ４７０、４７５の背面（埋め込み酸化膜４２０、４２５をはさんでゲート４６０、４６５と反対側の面）が接地されていることが好ましい。図１の例においては、図１（ｄ）に示すように、下地基板４９０について、支持基板４１０を接地することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特公平５−３９３４５号公報
【特許文献２】特開２００２−３３４９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の特許文献１に記載の積層型半導体装置の製造方法で製造された積層型半導体装置では、上層のＭＯＳトランジスタ４７０については、その背面に接地電極が無いため、回路の動作が不安定になるおそれがあるという問題があった。
【００１０】
図２は、特許文献１に記載された積層型半導体装置の回路動作を安定させるための構成を示した図である。図２に示すように、図１（ｄ）に示された積層型半導体装置の回路動作を安定させるため、上層の基板の裏面に接地電極５４０を形成しておくことが考えられる。
【００１１】
しかしながら、図２に記載の構成では、下地基板４９０のＭＯＳトランジスタ４７０のゲート４６０と接地電極５４０とが近接しているため、ゲート４６０の寄生容量５５０が増加してしまう。寄生容量５５０の増加は、回路動作の高速化に障害となるという問題があり、このことは広く知られている。
【００１２】
一方、薄膜状のＬＳＩチップを３次元的に貼り合わせて集積した３次元半導体チップが知られている（例えば、特許文献２参照）。かかる３次元半導体チップは、ＬＳＩチップの基板に、３次元半導体チップの外に通じる溝を形成し、その溝に放熱用材料を埋め込んだ構成を有する。かかる３次元半導体チップによれば、積層する基板間に空間があるため、下地基板のゲートと上層の基板間の距離大きくなり、ゲートの寄生容量は小さくなる。よって、回路動作の高速性を犠牲にせずに積層化が可能となる。
【００１３】
しかしながら、特許文献２に記載の構成では、基板間をバンプで接続するため、接続ピッチを小さくすることが難しく、図１や図２に示した構成と比較すると、層間接続の高密度化という点では不利であるという問題がある。まとめると、特許文献１、２に記載された従来の半導体装置の構成では、回路の高速化と層間接続の高密度化とを両立することが難しいという問題があった。
【００１４】
そこで、本発明は、接続電極のピッチを大きくせずにゲートの寄生容量を小さくすることができ、回路の高速化と層間接続の高密度化の両立が図れる積層型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明の一態様に係る積層型半導体装置は、第１の基板内に形成され、第１のゲートと、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域とを有する第１の半導体素子と、
第２の基板内に形成され、前記第１のゲートと対向して接合された第２のゲートと、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域とを有する第２の半導体素子と、
前記第１の基板内であって、前記第１及び第２の不純物拡散領域よりも下層に設けられた第１の埋め込み酸化膜層と、
前記第２の基板内であって、前記第３及び第４の不純物拡散領域よりも上層に設けられた第２の埋め込み酸化膜層と、
前記第１の基板内であって、前記第１の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第２の埋め込み酸化膜層の上側表面上に設けられ、前記第１の半導体素子及び前記第２の半導体素子に接続された電極と、を有することを特徴とする。
【００１６】
本発明の他の態様に係る半導体装置は、第１の基板内に形成され、第１の金属配線が表面に形成された第１のゲートと、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域とを有する第１の半導体素子と、
第２の基板内に形成されるとともに、第２の金属配線が表面に形成され、該第２の金属配線が前記第１の金属配線と対向して接合された第２のゲートと、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域とを有する第２の半導体素子と、
前記第１の基板内であって、前記第１及び第２の不純物拡散領域よりも下層に設けられた第１の埋め込み酸化膜層と、
前記第２の基板内であって、前記第３及び第４の不純物拡散領域よりも上層に設けられた第２の埋め込み酸化膜層と、
前記第１の基板内であって、前記第１の埋め込み酸化膜層の下側表面上に設けられ、接地電位とされた支持基板と、
前記第２の埋め込み酸化膜層の上側表面上に設けられ、前記第１の半導体素子及び前記第２の半導体素子に接続された電極と、を有することを特徴とする。
【００１８】
また、前記第１及び第２の半導体素子は、ＭＯＳトランジスタであってもよい。
【００１９】
また、前記第１の半導体素子はＰチャネルＭＯＳトランジスタであり、
前記第２の半導体素子はＮチャネルＭＯＳトランジスタであり、
前記ＮチャネルＭＯＳトランジスタ及び前記ＰチャネルＭＯＳトランジスタのドレイン同士が接続されたＣＭＯＳであってもよい。
【００２０】
本発明の他の一態様に係る積層型半導体装置の製造方法は、第１の支持基板、第１の埋め込み酸化膜層及び第１の活性層が順に積層された第１のＳＯＩ基板の前記第１の活性層に第１の不純物拡散領域を形成する工程と、
前記第１の活性層上に、第１のゲート酸化膜及び第１の絶縁膜で周囲を囲まれた第１のゲートを形成し、第１の半導体素子を形成する工程と、
前記第１のゲート上に、前記第１の絶縁膜を貫通して前記第１のゲートに接続される第１の金属配線を形成し、前記第１の半導体素子及び前記第１の金属配線を含む第１の基板を完成させる工程と、
第２の支持基板、第２の埋め込み酸化膜層及び第２の活性層が順に積層された第２のＳＯＩ基板の前記第２の活性層に第２の不純物拡散領域を形成する工程と、
前記第２の活性層上に、第２のゲート酸化膜及び第２の絶縁膜で周囲を囲まれた第２のゲートを形成し、第２の半導体素子を形成する工程と、
前記第２のゲート上に、前記第２の絶縁膜を貫通して前記第２のゲートに接続される第２の金属配線を形成し、前記第２の半導体素子及び前記第２の金属配線を含む第２の基板を完成させる工程と、
前記第１及び第２の基板の前記第１及び第２の金属配線を含む側の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第１の金属配線と前記第２の金属配線が対向するように前記第１の基板と前記第２の基板を配置し、前記直接接合により、前記第１及び第２の金属配線同士を含めて前記第１の基板と前記第２の基板とを接合する工程と、を有することを特徴とする。
【００２２】
本発明の他の態様に係る積層型半導体装置の製造方法は、第１の支持基板、第１の埋め込み酸化膜層及び第１の活性層が順に積層された第１のＳＯＩ基板の前記第１の活性層に第１の不純物拡散領域を形成する工程と、
前記第１の活性層上に、第１のゲート酸化膜、第１のゲート及び第１の絶縁膜を形成し、前記第１の絶縁膜及び前記第１のゲートが第１の表面に露出した第１の半導体素子を形成する工程と、
第２の支持基板、第２の埋め込み酸化膜層及び第２の活性層が順に積層された第２のＳＯＩ基板の前記第２の活性層に第２の不純物拡散領域を形成する工程と、
前記第２の活性層上に、第２のゲート酸化膜、第２のゲート及び第２の絶縁膜を形成し、前記第２の絶縁膜及び前記第２のゲートが第２の表面に露出した第２の半導体素子を形成する工程と、
前記第１の半導体素子の前記第１の表面及び前記第２の半導体素子の前記第２の表面を、直接接合による接合が可能なレベルまで平坦化する工程と、
前記第１及び第２のゲート同士を含めて前記第１の表面と前記第２の表面とを前記直接接合により接合する工程と、を有することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、回路動作を高速化できるとともに、層間接続の高密度化を図ることができる。
【図面の簡単な説明】
【００２４】
【図１】特許文献１に記載された従来の積層型半導体装置の製造方法を示した図である。図１（ａ）は、従来の積層型半導体装置の製造方法のＳＯＩ基板上にＭＯＳトランジスタが形成された積層基板形成工程を示した図である。図１（ｂ）は、従来の積層型半導体装置の製造方法の支持基板除去工程を示した図である。図１（ｃ）は、従来の積層型半導体装置の製造方法の裏面配線形成工程を示した図である。
【図２】特許文献１に記載された積層型半導体装置の回路動作を安定させるための構成を示した図である。
【図３】本発明の実施例１に係る積層型半導体装置の一例を示した断面図である。
【図４】実施例１に係る半導体装置の回路図である。図４（ａ）は、実施例１に係る半導体装置の電気的接続のみを示した回路図である。図４（ｂ）は、実施例１に係る半導体装置の物理的配置を反映させて示した回路図である。
【図５Ａ】実施例１に係る半導体装置の製造方法の第１の半導体素子形成工程の一例を示した図である。
【図５Ｂ】平坦化工程後の下地基板の平面構成図である。
【図５Ｃ】実施例１に係る半導体装置の製造方法の第２の半導体素子形成工程の一例を示した図である。
【図５Ｄ】平坦化工程後の積層基板を示した平面構成図である。
【図５Ｅ】実施例１に係る半導体装置の製造方法の接合工程の一例を示した図である。
【図５Ｆ】実施例１に係る半導体装置の製造方法の電極用コンタクトホール形成工程の一例を示した図である。
【図５Ｇ】実施例１に係る半導体装置の製造方法の電極形成工程の一例を示した図である。
【図５Ｈ】電極形成工程後の半導体装置を示した平面構成図である。
【図５Ｉ】実施例１に係る半導体装置の製造方法の入出力電極形成工程の一例を示した図である。
【図５Ｊ】入出力電極形成工程後の完成した半導体装置の平面構成図である。
【図５Ｋ】図５Ｊに示した完成後の半導体装置の断面構成を示した図である。図５Ｋ（ａ）は、図５ＪのＡ−Ａ'断面の構成を示した図である。図５Ｋ（ｂ）は、図５ＪのＢ−Ｂ'断面の構成を示した図である。図５Ｋ（ｃ）は、図５ＪのＣ−Ｃ'断面の構成を示した図である。
【図６】本発明の実施例２に係る半導体装置の一例を示した図である。
【図７Ａ】実施例２に係る半導体装置の製造方法の第１の半導体素子形成工程の一例を示した図である。
【図７Ｂ】実施例２に係る半導体装置の製造方法の第２の半導体素子形成工程の一例を示した図である。
【図７Ｃ】実施例２に係る半導体装置の製造方法の接合工程の一例を示した図である。
【図７Ｄ】実施例２に係る半導体装置の製造方法の配線形成工程の一例を示した図である。
【図７Ｅ】図７Ｄに示した完成後の実施例２に係る半導体装置を、ゲート上を切断面として図７Ｄに垂直な平面で切った断面図である。
【図８】本発明の実施例３に係る半導体装置の一例を示した図である。図８（ａ）は、実施例３に係る半導体装置の透過的な平面図である。図８（ｂ）は、図８（ａ）のＣ−Ｃ'断面における構成図である。また、図８（ｃ）は、図８（ａ）のＡ−Ａ'断面における構成図である。図８（ｄ）は、図８（ａ）のＢ−Ｂ'断面における構成図である。
【図９】比較例に係る従来のパワーデバイスの断面構成を示した図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して、本発明を実施するための形態の説明を行う。
【実施例１】
【００２６】
図３は、本発明の実施例１に係る積層型半導体装置の一例を示した断面図である。図３において、実施例１に係る積層型半導体装置は、下地基板９０と、積層基板９５と、電極１００と、層間絶縁膜１１０と、入力電極１２０と、出力電極１２１とを有する。下地基板９０及び積層基板９５は、互いに独立して作製された後、下地基板９０上に積層基板９５が積層されて接合された構成を有する。下地基板９０には、ＰチャネルＭＯＳトランジスタ７０が形成され、積層基板９５には、ＮチャネルＭＯＳトランジスタ７５が形成されている。下地基板９０上に積層基板９５が積層されることにより、ＰチャネルＭＯＳトランジスタ７０とＮチャネルＭＯＳトランジスタ７５とは、相補型に接続された構成を有する。また、積層基板９５上に設けられた電極１００、層間絶縁膜１１０、入力電極１２０及び出力電極１２１は、ＰチャネルＭＯＳトランジスタ７０及びＮチャネルＭＯＳトランジスタ７５の双方の回路動作を行うために、両者に共通に設けられた領域となっている。
【００２７】
下地基板９０は、支持基板１０と、埋め込み酸化膜層２０と、活性層３０と、絶縁膜５０とを有する。支持基板１０と、埋め込み酸化膜層２０と、活性層３０は、ＳＯＩ基板４０を構成する。活性層３０には、ソース領域３１と、チャネル領域３２と、ドレイン領域３３と、絶縁分離領域３４とが、横方向に並んで形成されている。活性層３０の上には、絶縁膜５０が形成されており、絶縁膜５０内にゲート６０が形成されている。また、ゲート６０の表面上に金属配線８０が形成され、ドレイン３３上に金属配線８１が形成されている。また、ソース３１上には、コンタクトホール１３１が形成されている。ゲート６０は、下地基板９０の表面近傍に形成されている。
【００２８】
下地基板９０に形成されているゲート６０と、ソース領域３１と、チャネル領域３２と、ドレイン領域３３とで、ＰチャネルＭＯＳトランジスタ７０を形成する。ソース領域３１とドレイン領域３３はＰ型不純物拡散領域として形成され、チャネル領域３２はＮ型不純物拡散領域として形成されている。ゲート６０に負電圧が印加されたときに、Ｎ型のチャネル領域３２がＰ型に反転し、ソース領域３１とドレイン領域３３とが導通するというトランジスタ動作を行う。
【００２９】
支持基板１０は、グランドに接続されて接地電位に設定されており、積層型半導体装置の回路動作を安定させるようになっている。支持基板１０は、導電性を有する種々の基板で構成され得るが、例えば、不純物濃度が高められて導電性が高くなったシリコン基板で構成されてもよい。
【００３０】
埋め込み酸化膜層２０は、酸化膜以外にも、種々の絶縁膜で構成することができるが、好適にはＳｉＯ２で構成される。
【００３１】
活性層３０は、シリコンの活性層で構成される。ソース領域３１、チャネル領域３２及びドレイン領域３３を構成する領域には、不純物がドープされ、Ｐ型不純物拡散領域又はＮ型不純物拡散領域に構成される。また、絶縁分離領域３４は、例えば、活性層３０にトレンチを形成した後、ＳｉＯ２等の絶縁膜をＣＶＤ（Chemical Vapor Deposition、化学的気相成長）法で埋め込むことにより形成してよい。
【００３２】
支持基板１０、埋め込み酸化膜層２０及び活性層３０の積層体は、ＳＯＩ基板４０として一体となって市販されているので、積層体を形成する工程を行うことなく、直接的に活性層３０に不純物拡散領域３１〜３３を形成することができる。
【００３３】
絶縁膜５０は、絶縁性を有する種々の膜から構成されてよいが、例えば、ＳｉＯ２から構成されてもよい。絶縁膜５０は、例えば、上述のＣＶＤ法により形成されてもよい。
【００３４】
ゲート６０は、下地基板９０の表面近傍に形成される。本実施形態に係る積層型半導体装置においては、下地基板９０のゲート６０と、積層基板９５のゲート６５とが対向して配置され、金属配線８０及び後述する金属配線８５を介して電気的に接続されるので、ゲート６０、６５同士の接続を容易かつ低抵抗で行うために、ゲート６０は下地基板の表面近傍に配置される。本実施形態に係る積層型半導体装置においては、下地基板９０の表面に金属配線８０が配置され、その真下にゲート６０が配置されているので、ゲート６０は下地基板９０の表面に露出はしていないが、表面のすぐ下の表面近傍に配置されている。
【００３５】
ゲート６０は、導電性の種々の材料で構成することができるが、例えば、ポリシリコンから構成されてもよい。ポリシリコンで構成されたゲート６０の形成は、例えば、ＣＶＤ法でポリシリコンを堆積することにより行ってもよい。
【００３６】
金属配線８０、８１は、下地基板９０の構成要素と積層基板９５の構成要素との電気的接続を行うための配線であり、金属からなる導電膜が用いられてよい。金属配線８０、８１は、積層基板９５との電気的接続を行うため、下地基板９０の表面に露出して形成される。金属配線８０、８１は、銅、アルミニウム、銀、金、タングステン等、用途に応じて適切な金属材料から構成されてよい。また、金属配線８０、８１は、例えば、めっきにより形成されてもよい。
【００３７】
金属配線８０は、上述のように、下地基板９０のゲート６０と積層基板９５のゲート６５との電気的接続を行うための配線であり、ゲート６０上の表面に形成される。金属配線８１は、下地基板９０のドレイン領域３３と後述する積層基板９５のドレイン領域３８との電気的接続を行うための配線である。よって、金属配線８１は、下地基板９０のドレイン領域３３上に形成され、下地基板９０の表面に露出するように上方に延びている。
【００３８】
次に、積層基板９５について説明する。積層基板９５は、下地基板９０と上下対称に近似した構成を有している。積層基板９５は、埋め込み酸化膜層２５と、活性層３５と、絶縁膜５５と、ゲート６５と、金属配線８５、８６とを有する。これらは、下地基板９０の各層と上下の配置関係が逆になっており、最も上層に埋め込み酸化膜層２５があり、その下に活性層３５があり、その下に絶縁膜５５がある構成を有する。活性層３５は、ソース領域３６と、チャネル領域３７と、ドレイン領域３８と、絶縁分離領域３９とを有する。また、積層基板９５の下側の表面近傍であって、絶縁膜５５内にゲート６５が配置されている。ゲート６５の下側表面上には金属配線８５が形成され、ドレイン領域３８の下側表面上には金属配線８６が形成されている。
【００３９】
埋め込み酸化膜層２５及び活性層３５は、下地基板９０と同様に、ＳＯＩ基板の一部として構成されてよい。積層基板９５においては、ＳＯＩ基板の活性層３５が下側に来るように配置されるとともに、ＳＯＩ基板の支持基板が除去された状態で用いられている。
【００４０】
活性層３５には、不純物の注入により、Ｎ型不純物拡散領域であるソース領域３６及びドレイン領域３８と、Ｐ型不純物拡散領域であるチャネル領域３７が形成されている。また、トレンチ形成後の絶縁膜の埋め込みにより、絶縁分離領域３９が形成されている。絶縁分離領域３９は、例えば、ＳｉＯ２等の絶縁膜でＣＶＤ法により形成されてよい。
【００４１】
ゲート６５は、積層基板９５の下側の表面近傍に配置され、下地基板９０のゲート６０と対向するように配置されている。なお、ゲート６５は、ゲート６０と同様に、例えば、ポリシリコンで構成されてもよい。
【００４２】
また、ゲート６５、ソース領域３６、チャネル領域３７及びドレイン領域３８でＮチャネルＭＯＳトランジスタ７５を構成する。
【００４３】
金属配線８５は、ゲート６５の下側表面上に形成され、積層基板９５の下側表面に露出する。そして、積層基板９５と下地基板９０との境界面において、下地基板９０の金属配線８０と接触して接合される。これにより、下地基板９０のゲート６０と積層基板９５のゲート６５が電気的に接続され、ゲート６０、６５同士が並列接続された状態となる。
【００４４】
金属配線８６は、ドレイン領域３８の下側表面上に形成され、積層基板９５の下側表面に露出する。そして、積層基板９５と下地基板９０との境界面において、下地基板９０の金属配線８１と接触して接合され、ドレイン領域３３、３８同士が電気的に接続される。
【００４５】
なお、下地基板９０と積層基板９５との接合は、直接接合により行われることが好ましい。直接接合は、下地基板９０及び積層基板９５の接合面となる表面を、数ナノオーダーの凹凸しか存在しないレベルまで平坦化し、下地基板９０と積層基板９５とを貼り合わせ、１００〜２００℃レベルの比較的低い温度で加熱することにより行われる。これにより、はんだバンプ等の接合材を用いることなく、物理的及び電気的に下地基板９０と積層基板９５を接合することができ、層間接続の高密度化を図ることができる。
【００４６】
図３においては、電極１００は、接地電位を供給するための電極として構成され、コンタクトホール１３０を介してＮチャネルＭＯＳトランジスタ７５のソース領域３５に電気的に接続されている。また、図３には示されていないが、電極１００よりも奥側には、電極１００と同様に、埋め込み酸化膜層２５上に電源電位ＶＤＤを供給するための電極が形成されており、コンタクトホール１３１を介してＰチャネルＭＯＳトランジスタ７０のソース領域３１に電気的に接続されている。なお、電極１００は、金属配線８０、８１、８５、８５と同様に、銅、アルミニウム、銀、金、タングステン等の金属材料から構成されてよい。また、電極１００も、めっきにより形成されてよい。
【００４７】
層間絶縁膜１１０は、電極１００よりも上層に電極を設けるために設けられた絶縁膜であり、例えば、ＳｉＯ２で構成されてもよい。また、層間絶縁膜１１０は、例えば、ＣＶＤ法により形成されてもよい。
【００４８】
入力電極１２０は、ゲート６０、６５に接続される電極である。図３において、入力電極１２０は、層間絶縁膜１１０上に形成され、コンタクトホール１３２を介して、ゲート６０、６５に電気的に接続されている。なお、入力電極１２０も、電極１００と同様に、配線用の金属材料を用いて、めっきにより形成されてよい。
【００４９】
出力電極１２１は、ドレイン領域３３、３８に接続される電極である。出力電極１２１も、入力電極１２０と同様に層間絶縁膜１１０上に形成される。また、図３に示すように、出力電極１２１は、コンタクトホール１３３及び金属配線８１、８６を介してドレイン領域３３、３８に電気的に接続されている。
【００５０】
コンタクトホール１３０〜１３３は、上述のように、上層部の電極１００、１２０、１２１と下層のＭＯＳトランジスタ７０、７５とを電気的に接続するための配線用の孔である。各絶縁膜２５、５０、５５、１１０を貫通してＭＯＳトランジスタ７０、７５に接続される孔が形成され、金属材料が充填されて各電極１００、１２０、１２１と導通する。
【００５１】
このように、実施例１に係る半導体装置においては、下地基板９０に形成されたＰチャネルＭＯＳトランジスタ７０と積層基板９５に形成されたＮチャネルＭＯＳトランジスタ７５とが、積層境界面において、上下対称な配置で直接接合された構成を有する。このため、はんだバンプ等の接合材が不要となり、積層密度を高めることができる。また、ゲート６０、６５同士を対向させ、金属配線８０、８５のみを介して直接的に電気的接続を行うため、ゲート６０、６５同士を電気的に接続するために金属配線を長く引き回すことが不要となる。よって、配線抵抗を低減させ、ＭＯＳトランジスタ７０、７５の回路動作を高速化することができる。
【００５２】
なお、下地基板９０の支持基板１０は、グランドに接続されて接地電位とされる。これにより、ＭＯＳトランジスタ７０の動作を安定させることができる。また、電極１００はグランドに接続されて接地電位とされる。これにより、ＭＯＳトランジスタ７５の動作を安定させることができる。また、積層基板９５の下面には、接地電位とされた基板は存在しないため、ゲート６０と積層基板９５、ならびに、ゲート６５と下地基板９０との寄生静電容量を低減させることができ、ＭＯＳトランジスタ７０、７５の回路動作を高速化することができる。
【００５３】
図４は、実施例１に係る半導体装置の回路図である。図４（ａ）は、実施例１に係る半導体装置の電気的接続のみを示した回路図であり、図４（ｂ）は、実施例１に係る半導体装置の物理的配置を反映させて示した回路図である。
【００５４】
図４（ａ）に示すように、実施例１に係る半導体装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor、相補型金属酸化膜半導体）インバータとして構成されている。図４（ａ）において、各構成要素には、図３に対応する同一の参照符号を付している。即ち、ＰチャネルＭＯＳトランジスタ７０とＮチャネルＭＯＳトランジスタ７５とが、ゲート６０、６５を共通にして入力電極１２０に接続され、ドレイン３３、３８を共通にして出力電極１２１に接続されている。このように、実施例１に係る半導体装置においては、高速な回路動作を行うＣＭＯＳを、高密度化された層間接続で実現することができる。
【００５５】
図４（ｂ）は、図３の配置に合わせて、ＰチャネルＭＯＳトランジスタ７０を下側に配置し、ＮチャネルＭＯＳトランジスタ７５を上側に配置して示したＣＭＯＳインバータの図である。支持基板１０の接地は、ＣＭＯＳの回路動作を安定させるための接地であり、ＣＭＯＳとの電気的接続は行われておらず、回路的な接地は電極１００により行われている。よって、実施例１に係る半導体装置の回路図は、図４（ｂ）のようになっている。
【００５６】
なお、図３及び図４（ｂ）においては、下地基板９０にＰチャネルＭＯＳトランジスタ７０を形成し、積層基板９５にＮチャネルＭＯＳトランジスタ７５を形成する例を挙げて説明したが、上下関係を逆にし、下地基板９０にＮチャネルＭＯＳトランジスタ７５を形成し、積層基板９５にＰチャネルＭＯＳトランジスタ７０を形成する構成としてもよい。電極１００、１２０、１２１及びコンタクトホール１３０〜１３１の構成を変更するだけで、容易に上下関係を変更することが可能である。
【００５７】
次に、図５Ａ乃至図５Ｋを用いて、実施例１に係る半導体装置の製造方法について説明する。なお、図５Ａ乃至図５Ｋにおいて、図３と同様の構成要素には同一の参照符号を付し、その説明を省略するものとする。
【００５８】
図５Ａは、実施例１に係る半導体装置の製造方法の第１の半導体素子形成工程の一例を示した図である。第１の半導体素子形成工程においては、下地基板９０に、第１の半導体素子としてＰチャネルＭＯＳトランジスタ７０が形成される。
【００５９】
具体的には、まず支持基板１０、埋め込み酸化膜層２０及び活性層３０からなるＳＯＩ基板４０が用意され、ＳＯＩ基板４０の活性層３０に、ソース領域３１となるＰ型不純物拡散領域と、チャネル領域３２となるＮ型不純物拡散領域と、ドレイン領域３３となるＰ型不純物拡散領域が左から順に配置されるように形成される。これらの不純物拡散領域の形成は、各領域３０〜３３に所定の不純物をドープし、加熱して拡散を行うことにより形成してよい。なお、支持基板１０は、不純物濃度の高く、導電性が高いＳＯＩ基板４０が用意されるか、又は不純物を注入して支持基板１０の導電性が高くなるように構成される。また、横方向の素子分離のために、絶縁分離領域３４が形成される。
【００６０】
次に、活性層３０上にゲート酸化膜を形成し、続いてＣＶＤ法等よりポリシリコンを堆積させ、必要な加熱、表面研磨、エッチング等を行ってゲート６０を形成する。続いて絶縁膜５０をＣＶＤ法等により形成する。本図ではゲート６０とチャネル領域３２に挟まれた領域がゲート酸化膜である（ゲート酸化膜と絶縁膜を区別せず５０で示している）。ゲート６０は下地基板９０の表面近傍に配置されるように形成される。
【００６１】
次に、ドレイン領域３３上及びゲート６０上にエッチングにより穴を形成し、めっきにより導電膜を形成して、金属配線８０、８１を含む導電膜形成する。この段階で、ＰチャネルＭＯＳトランジスタ７０は形成しているので、ここまでを第１の半導体素子形成工程と考えてもよい。また、第１の半導体素子形成工程は、ＳＯＩ基板４０上に半導体素子を形成して下地基板９０全体を形成する工程とも捉えられるので、下地基板形成工程と呼んでもよい。
【００６２】
最後に、形成された導電膜の余分な部分を研磨して除去し、下地基板９０の絶縁膜５０を露出させ、金属配線８０、８１を形成する平坦化工程を行う。研磨は、例えば、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により行う。その際、下地基板９０の表面を鏡面研磨により平坦化し、直接接合による原子レベルの接合が可能なように、数ｎｍの凹凸しか存在しないレベルまで表面を平坦化する。
【００６３】
図５Ｂは、平坦化工程後の下地基板９０の平面構成図である。図５Ｂに示すように、ゲート６０の両側にソース領域３１とドレイン領域３３が形成され、ＰチャネルＭＯＳトランジスタ７０が形成されている。なお、ゲート６０のゲート幅がＷＰで示されている。また、ゲート６０上に金属配線８０、ドレイン領域３３上に金属配線８１が形成されている。
【００６４】
このように、下地基板９０には、図５Ａ、図５Ｂで説明したようにしてＰチャネルＭＯＳトランジスタ７０が形成される。
【００６５】
図５Ｃは、実施例１に係る半導体装置の製造方法の第２の半導体素子形成工程の一例を示した図である。第２の半導体素子形成工程においては、積層基板９５に、ＮチャネルＭＯＳトランジスタ７５が第２の半導体素子として形成される。
【００６６】
第２の半導体素子形成工程は、第１の素子半導体形成工程とほぼ同様であり、支持基板１５、埋め込み酸化膜層２５及び活性層３５からなるＳＯＩ基板４５が用意され、活性層３５にＮ型不純物拡散領域からなるソース領域３６、Ｐ型不純物拡散領域からなるチャネル領域３７、Ｎ型不純物拡散領域からなるドレイン領域３８及び絶縁膜からなる絶縁分離領域３９が形成される。ここまでは、ソース領域３６、チャネル領域３７及びドレイン領域３８の導電型が各々逆になっている点と、ソース領域３が右側、ドレイン領域３８が左側に配置されている以外は、第１の半導体素子形成工程と同様である。但し、ソース領域３６とドレイン領域３８は、拡散領域としては同じ濃度のＮ型不純物拡散領域であるので、不純物拡散領域としての実質的な区別は無い。この点は、下地基板９０のソース領域３１とドレイン領域３３も同様である。
【００６７】
次のゲート６５の形成、酸化膜５５の形成、金属配線８５、８６の形成も、基本的に第１の半導体素子形成工程と同様であるが、積層基板９５は、ゲート６５が下側に来てゲート６０と対向するように上下反転して配置されるので、金属配線８６は、上下反転させたときに金属配線８１と接触するように、左側に形成されたドレイン領域３８上に形成される。
【００６８】
なお、金属配線８５、８６となる導電膜を形成した段階で、第２の半導体素子となるＮチャネルＭＯＳトランジスタ７５は一旦形成されているので、この段階までを第２の半導体素子形成工程又は積層基板形成工程と呼んでもよい点は、第１の半導体素子形成工程及び下地基板形成工程と同様である。
【００６９】
図５Ｄは、平坦化工程後の積層基板を示した平面構成図である。図５Ｄにおいて、ゲート６５の両側にソース領域３６及びドレイン領域３８が形成され、ＭＯＳトランジスタ７５が形成されている。また、ゲート６５上には金属配線８５が形成され、ドレイン領域３８上には金属配線８６が形成されている。なお、ゲート６５のゲート幅はＷＮで示されているが、図５Ｂに示したゲート幅ＷＰよりも短くなっている。図５Ｂ、図５Ｄに示すように、ＮチャネルＭＯＳトランジスタ７０のゲート幅ＷＮは、ＰチャネルＭＯＳトランジスタ７５のゲート幅ＷＰよりも短いのが一般的であるので、ゲート幅ＷＰの大きいＰチャネルＭＯＳトランジスタ７０を下地基板９０に配置した方が、配線形成が容易になるという利点がある。よって、本実施例に係る半導体装置及びその製造方法においては、ＰチャネルＭＯＳトランジスタ７０を下地基板９０に形成した例を挙げて説明している。
【００７０】
図５Ｅは、実施例１に係る半導体装置の製造方法の接合工程の一例を示した図である。接合工程においては、下地基板９０上に積層基板９５が積層され、下地基板９０と積層基板９５が接合される。下地基板９０と積層基板９５との接合は、直接接合により行われることが好ましい。これにより、はんだバンプ等の接合材が不要となり、層間接続を高密度化することができる。
【００７１】
上述のように、直接接合は、下地基板９０の表面と、積層基板９５の表面を、数ｎｍレベルの凹凸しか存在しないレベルまで平坦化し、平坦化された表面を貼り合わせる。そして、１００〜２００℃の比較的低い温度で加熱することにより、原子レベルでの接合がなされる。
【００７２】
下地基板９０及び積層基板９５の表面の平坦化は、両者を貼り合わせる直前で行われることが好ましいので、第１の半導体素子形成工程と第２の半導体素子形成工程が並行して行われ、両者の平坦化がほぼ同時に行われるようにしてもよいし、一旦、導電膜の形成までを下地基板９０と積層基板９５の双方について行い、貼り合わせの直前に両者の平坦化工程を行い、接合工程を実行するようにしてもよい。
【００７３】
また、接合工程終了後には、積層基板９５の支持基板１５が除去される支持基板除去工程が行われる。これにより、埋め込み酸化膜層２５が表面に露出する。
【００７４】
図５Ｆは、実施例１に係る半導体装置の製造方法の電極用コンタクトホール形成工程の一例を示した図である。電極用コンタクトホール形成工程においては、積層基板９５のソース領域３６に導通するコンタクトホール１３０が埋め込み酸化膜層２５に形成され、下地基板９０のソース領域３１に導通するコンタクトホール１３１が埋め込み酸化膜層２５、絶縁膜５５及び絶縁膜５０を貫通するように形成される。
【００７５】
図５Ｇは、実施例１に係る半導体装置の製造方法の電極形成工程の一例を示した図である。電極形成工程においては、電極１００が埋め込み酸化膜層２５上に形成されるとともに、コンタクトホール１３０、１３１に導電膜が充填される。なお、電極１００の形成及びコンタクトホール１３０、１３１の充填は、導電膜がめっきにより形成され、ＣＭＰ法により導電膜が平坦化されることにより行われてよい。
【００７６】
図５Ｈは、電極形成工程後の半導体装置を透過的に示した平面構成図である。図５Ｈに示すように、手前側にはグランドに接続される電極１００が形成され、奥側には電源ＶＤＤに接続される電極１０１が形成される。なお、図４の回路図に示した通り、ＮチャネルＭＯＳトランジスタ７５のソース領域３６にはコンタクトホール１３０を介してグランドが接続され、ＰチャネルＭＯＳトランジスタ７０のソース領域３１にはコンタクトホール１３１を介して電源ＶＤＤが接続されていることが分かる。
【００７７】
図５Ｉは、実施例１に係る半導体装置の製造方法の入出力電極形成工程の一例を示した図である。入出力形成工程においては、電極１００上に層間絶縁膜１１０が形成され、コンタクトホール１３２、１３３が形成された後、入力電極１２０及び出力電極１２１が形成される。層間絶縁膜１１０は、例えば、ＳｉＯ２等の絶縁膜がＣＶＤ法等により形成されてよい。また、その後にコンタクトホール１３２、１３３が層間絶縁膜１１０、埋め込み酸化膜層２５及び絶縁膜５５を貫通して形成される。そして、めっきにより層間絶縁膜１１０上に導電膜を形成するとともに、コンタクトホール１３２、１３３を埋め込み、その後にＣＭＰにより導電膜を平坦化すれば、入力電極１２０及び出力電極１２１を形成することができる。なお、入出力電極形成工程の終了により、実施例１に係る半導体装置が完成する。
【００７８】
図５Ｊは、入出力電極形成工程後の完成した半導体装置の平面構成図である。図５Ｊに示すように、入力電極１２０は、コンタクトホール１３２を介してゲート６０に接続され、出力電極１２１は、コンタクトホール１３３を介してドレイン３３に接続されていることが分かる。
【００７９】
図５Ｋは、図５Ｊに示した完成後の半導体装置の断面構成を示した図である。図５Ｋ（ａ）は、図５ＪのＡ−Ａ'断面の構成を示した図であり、図５Ｋ（ｂ）は、図５ＪのＢ−Ｂ'断面の構成を示した図であり、図５Ｋ（ｃ）は、図５ＪのＣ−Ｃ'断面の構成を示した図である。なお、図５Ｊ（ａ）、（ｂ）、（ｃ）のいずれも、右側が図５Ｊの奥側、左側が図５Ｊの手前側に相当する。
【００８０】
図５Ｋ（ａ）において、電極１００、１０１の配線が示されている。図５Ｋ（ａ）に示されるように、グランドＧＮＤ側の配線がＮチャネルＭＯＳトランジスタ７０のソース領域３６に接続され、電源ＶＤＤ側の配線がＰチャネルＭＯＳトランジスタ７５のソース領域３１に接続されており、図４に示した回路図と合致している。なお、図５Ｋ（ａ）中の一点鎖線は、断面が切り替わる箇所を示している。
【００８１】
図５Ｋ（ｂ）において、入力電極１２０の配線が示されている。図５Ｋ（ｂ）に示されるように、入力配線１２０はコンタクトホール１２０を介して金属配線８０の奥側に延びた部分に接続されている。そして、金属配線８０、８５からゲート６０、６５に電圧が印加されるようになっていることが分かる。また、ゲート６０はチャネル領域３２を囲み、ゲート６５はチャネル領域３７を囲んでおり、ＭＯＳトランジスタ７０、７５の構成と合致している。
【００８２】
図５Ｋ（ｃ）において、出力電極１２１の配線が示されている。図５Ｋ（ｃ）に示されるように、出力配線１２１は、金属配線８１の奥側の部分に接続され、ドレイン領域３３及び金属配線８６を介してドレイン領域３８に接続され、図４に示した回路図と合致している。
【００８３】
このように、実施例１に係る半導体装置の製造方法によれば、一般的な半導体プロセスと直接接合を利用するだけで、積層接続の高密度化と回路動作の高速化が実現された半導体装置を製造することができる。
【００８４】
なお、実施例１に係る半導体装置及びその製造方法においては、ＳＯＩ基板４０、４５を利用して半導体装置を構成する例について説明したが、バルク基板を用いても半導体装置を構成することができる。この場合には、下地基板９０の裏面に、埋め込み酸化膜層２０及び支持基板１０に代わる絶縁膜と半導体層を形成するようにすればよく、他は実施例１に示したのと同様の構成及び製造方法で実現することができる。
【実施例２】
【００８５】
図６は、本発明の実施例２に係る半導体装置の一例を示した図である。実施例２に係る半導体装置において、実施例１と同様の構成要素には、同一の参照符号を付し、その説明を省略する。
【００８６】
図６において、実施例２に係る半導体装置は、下地基板９１と、積層基板９６と、電極１００と、層間絶縁膜１１０と、入力電極１２０と、出力電極１２１とを有する。下地基板９１上に積層基板９６が積層され、積層基板９６の上層に下地基板９１と積層基板９６の双方に用いる配線が形成されている点は、実施例１に係る半導体装置と同様である。
【００８７】
下地基板９１は、支持基板１０と、埋め込み酸化膜層２０と、活性層３０と、絶縁膜５０と、ゲート６０と、金属配線８１とを有する点で実施例１に係る半導体装置の下地基板９０と共通するが、ゲート６０上の金属配線８０を備えていない点で、実施例１に係る半導体装置の下地基板９０と異なっている。
【００８８】
同様に、積層基板９６も、埋め込み酸化膜層２５と、活性層３５と、絶縁膜５５と、ゲート６５と、金属配線８６とを有する点で実施例１に係る半導体装置の積層基板９５と共通するが、ゲート６５の下側表面上の金属配線８５を備えていない点で、実施例１に係る半導体装置の積層基板９５と異なっている。
【００８９】
そして、ゲート６０、６５の表面上の金属配線８０、８５が存在しないため、下地基板９１のゲート６０と積層基板９６のゲート６５同士が対向して直接接触した状態で、下地基板９１と積層基板９６とが接合している。このように、金属配線８０、８５を介さず、ゲート６０、６５同士を直接接合させる構成としてもよい。ゲート６０、６５間の配線が存在しないので、配線の電気抵抗が無くなり、回路動作を高速化させることができる。
【００９０】
なお、実施例２に係る半導体装置においても、下地基板９１と積層基板９６との接合は、直接接合で行うことが好ましい。この場合、下地基板９１のゲート６０が表面に露出するように下地基板９１の表面を平坦化するとともに、積層基板９６のゲート６５が表面に露出するように積層基板９６の表面を平坦化する。平坦化の程度は、実施例１に係る半導体装置と同様に、数ナノメートル以下の凹凸しか表面に存在しないレベルまで平坦化される。そして、下地基板９１と積層基板９６とを両者のゲート６０、６５同士が対向するように貼り合わせ、１００〜２００℃程度の比較的低い温度で加熱することにより、原子レベルでの接合が行われ、下地基板９１と積層基板９６が接合される。この点も、実施例１と同様である。
【００９１】
また、金属配線８１、８６は、金属配線８０、８５が存在しない分だけ厚さが薄くなる点以外は、実施例１と同様である。コンタクトホール１３１、１３２、１３３についても、その深さが金属配線８０、８５の分だけ浅くなる以外は、実施例１と同様であるので、その説明を省略する。
【００９２】
次に、図７Ａ乃至図７Ｅを用いて、実施例２に係る半導体装置の製造方法について説明する。なお、図７Ａ乃至図７Ｅにおいて、図６と同様の構成要素には同一の参照符号を付し、その説明を省略する。
【００９３】
図７Ａは、実施例２に係る半導体装置の製造方法の第１の半導体素子形成工程の一例を示した図である。第１の半導体素子形成工程においては、支持基板１０、埋め込み酸化膜層２０及び活性層３０が順に下から積層されたＳＯＩ基板４０上に、ＰチャネルＭＯＳトランジスタ７０が形成される。なお、ＰチャネルＭＯＳトランジスタ７０は、活性層３０に形成されたＰ型不純物拡散層からなるソース領域３１と、Ｎ型不純物拡散層からなるチャネル領域３２と、Ｐ型不純物拡散層からなるドレイン領域３３と、絶縁膜５０を介して上方に形成されたゲート６０をから構成される点は、実施例１に係る半導体装置及びその製造方法と同様である。なお、ゲート６０は、下地基板９１の表面に配置される。また、第１の半導体素子形成工程は、下地基板形成工程と呼んでもよい。
【００９４】
下地基板９１の表面を平坦化する平坦化工程においては、ゲート６０が下地基板９１の表面に露出するように下地基板９１の研磨が行われる。
【００９５】
図７Ｂは、実施例２に係る半導体装置の製造方法の第２の半導体素子形成工程の一例を示した図である。第２の半導体素子形成工程においても、支持基板１５、埋め込み酸化膜層２５及び活性層３５が順に下から積層されたＳＯＩ基板４５上に、ＮチャネルＭＯＳトランジスタ７５が形成される。なお、ＮチャネルＭＯＳトランジスタ７５は、活性層３５に形成されたＮ型不純物拡散層からなるソース領域３６と、Ｐ型不純物拡散層からなるチャネル領域３７と、Ｎ型不純物拡散層からなるドレイン領域３８と、絶縁膜５５を介して上方に形成されたゲート６５とから構成される。金属配線８６は、積層基板９５を上下反転させたときに、下地基板９１の金属配線８１と対向するようにドレイン領域８６上に形成される。また、ゲート６５は、積層基板９６の表面に配置されて形成される。なお、第２の半導体素子形成工程は、積層基板形成工程と呼んでもよい。
【００９６】
積層基板９６の表面を平坦化する平坦化工程においては、ゲート６５が表面に露出し、表面に数ｎｍの凹凸しか存在しないように研磨される。
【００９７】
図７Ｃは、実施例２に係る半導体装置の製造方法の接合工程の一例を示した図である。接合工程においては、下地基板９１上に積層基板９６が積層され、１００〜２００℃で加熱される直接接合法により下地基板９１と積層基板９６が接合される。その際、ゲート６０、６５同士と、金属配線８１、８６同士が対向して接触するように下地基板９１と積層基板９５の位置合わせが行われる。接合工程により、ＣＭＯＳインバータとして構成される半導体素子の部分が完成する。
【００９８】
また、接合工程終了後には、積層基板９６の支持基板１５が除去される支持基板除去工程が行われる。支持基板除去工程により、埋め込み酸化膜層２５が表面に露出する。
【００９９】
図７Ｄは、実施例２に係る半導体装置の製造方法の配線形成工程の一例を示した図である。配線形成工程においては、ＰチャネルＭＯＳトランジスタ７０及びＮチャネルＭＯＳトランジスタ７５に接続される配線が形成される。具体的には、電極１００がコンタクトホール１３０を介してＮチャネルＭＯＳトランジスタ７５のソース領域３６、図示しない電極１０１がコンタクトホール１３１を介してＰチャネルＭＯＳトランジスタ７０のソース領域３１に接続される。同様に、入力電極１２０がコンタクトホール１３２を介してゲート６０、６５に接続され、出力電極１２１がコンタクトホール１３３及び金属配線８１、８６を介してドレイン領域３３、３８に接続される。かかる配線形成工程を行うことにより、実施例２に係る半導体装置は完成する。
【０１００】
図７Ｅは、図７Ｄに示した完成後の実施例２に係る半導体装置を、ゲート６０、６５上を切断面として図７Ｄに垂直な平面で切った断面図である。図７Ｅにおいて、入力電極１２０がコンタクトホール１３２を介して、ゲート６０の奥側の部分に直接接続されている。そして、ゲート６５はゲート６０に接合され、ゲート６０、６５に同時に入力電圧が印加される構成となっている。
【０１０１】
このように、ゲート６０、６５間に金属配線８０、８５を設けず、ゲート６０、６５同士を直接接合し、ゲート６０、６５の一方又は双方に入力電極１２０を接続する構成としてもよい。実施例２に係る半導体装置及びその製造方法によれば、ゲート６０、６５間の接続配線が存在しないため、接続配線による電気抵抗を無くして素子全体の電気抵抗を低減させ、回路動作を高速化することができる。
【０１０２】
なお、実施例２において、ＰチャネルＭＯＳトランジスタ７０を積層基板９６に形成し、ＰチャネルＭＯＳトランジスタ７５を下地基板９１に形成して半導体素子の上下関係を逆にして構成してもよい点や、ＳＯＩ基板４０、４５ではなくバルク基板を用いて半導体装置を構成してよい点は、実施例１に係る半導体装置と同様である。
【実施例３】
【０１０３】
図８は、本発明の実施例３に係る半導体装置の一例を示した図である。図８（ａ）は、実施例３に係る半導体装置の透過的な平面図であり、図８（ｂ）は、図８（ａ）のＣ−Ｃ'断面における構成図である。また、図８（ｃ）は、図８（ａ）のＡ−Ａ'断面における構成図であり、図８（ｄ）は、図８（ａ）のＢ−Ｂ'断面における構成図である。
【０１０４】
図８（ａ）において、実施例３に係る半導体装置は、埋め込み酸化膜層２２５と、電極３０１と、入力電極３０２と、出力電極３０３と、コンタクトホール３３０〜３３２と、ゲート２６５と、ソース領域２３６と、低濃度ドレイン領域２３８ａと、高濃度ドレイン領域２３８ｂと、絶縁分離領域２３９と、電極３００とを有する。
【０１０５】
また、図８（ｂ）において、実施例３に係る半導体装置は、支持基板２１０と、埋め込み酸化膜層２２０と、活性層２３０と、絶縁膜２５０と、ゲート２６０と、金属配線２８０、２８１と、埋め込み酸化膜層２２５と、活性層２３５と、絶縁膜２５５と、ゲート２６５と、金属配線２８２、２８３と、電極３００とを有する。
【０１０６】
ここで、活性層２３０は、高濃度Ｎ型不純物拡散領域からなるソース領域２３１と、Ｐ型不純物拡散領域からなるチャネル領域２３２と、低濃度Ｎ型不純物拡散領域からなる低濃度ドレイン領域２３３ａと、高濃度Ｎ型不純物拡散領域からなる高濃度ドレイン領域２３３ｂと、絶縁膜からなる絶縁分離領域２３４とを有する。また、活性層２３５も同様に、高濃度Ｎ型不純物拡散領域からなるソース領域２３６と、Ｐ型不純物拡散領域からなるチャネル領域２３７と、低濃度Ｎ型不純物拡散領域からなる低濃度ドレイン領域２３８ａと、高濃度Ｎ型不純物拡散領域からなる高濃度ドレイン領域２３８ｂと、絶縁膜からなる絶縁分離領域２３９とを有する。
【０１０７】
また、下地基板２９０のゲート２６０、ソース領域２３１、チャネル領域２３２、低濃度ドレイン領域２３３ａ及び高濃度ドレイン領域２３３ｂで、ＮチャネルＭＯＳトランジスタ２７０を構成し、積層基板２９５のゲート２６５、ソース領域２３６、チャネル領域２３７、低濃度ドレイン領域２３８ａ及び高濃度ドレイン領域２３８ｂで、ＮチャネルＭＯＳトランジスタ２７５を構成する。
【０１０８】
実施例３に係る半導体装置は、下地基板２９０に第１のＮチャネルＭＯＳトランジスタ２７０が形成されるとともに、積層基板２９５にも第２のＮチャネルＭＯＳトランジスタ２７５が形成される。実施例３に係る半導体装置は、ＣＭＯＳではなく、ＮチャネルＭＯＳトランジスタ２７０、２７５が並列接続されたパワーデバイスとして構成される。このように、下地基板２９０に形成される半導体素子と、積層基板２９５に形成される半導体素子とを、同じ導電型の半導体素子で構成してもよい。三相のインバータにおいては、ＮチャネルＭＯＳトランジスタ２７０、２７５が並列で接続される場合が多いので、そのような場合には、実施例３に係る半導体装置を好適に用いることができる。
【０１０９】
なお、実施例３に係る半導体装置において、ドレイン領域が低濃度ドレイン領域２３３ａ、２３８ａと高濃度ドレイン領域２３３ｂ、２３８ｂの２種類のＮ型不純物拡散領域で構成されているが、低濃度ドレイン領域２３３ａ、２３８ａは、耐圧を向上させるために設けられたものであり、パワーデバイスに適した構成となっている。
【０１１０】
また、実施例３に係る半導体装置においては、実施例２に係る半導体装置と同様に、ゲート２６０、２６５間に金属配線が設けられず、ゲート２６０、２６５同士が直接接合される構成となっているが、実施例１のように、金属配線をゲート２６０、２６５間に設ける構成としてもよい。
【０１１１】
図９は、比較例に係る従来のパワーデバイスの断面構成を示した図である。図９において、支持基板６１０と、埋め込み酸化膜層６２０と、活性層６３０からなるＳＯＩ基板６４０上に、第１のＮチャネルＭＯＳトランジスタ６７０と第２のＮチャネルＭＯＳトランジスタ６７５が横並びに形成されている。活性層６３０には、第１のＮチャネルＭＯＳトランジスタ６７０のソース領域６３１、チャネル領域６３２、低濃度ドレイン領域６３３ａ及び高濃度ドレイン領域６３３ｂが形成されるとともに、第２のＮチャネルＭＯＳトランジスタのソース領域６３６、チャネル領域６３７、低濃度ドレイン領域６３８ａ及び高濃度ドレイン領域６３８ｂが形成されている。また、第１のＮチャネルＭＯＳトランジスタ６７０の高濃度ドレイン領域６３３ｂと第２のＮチャネルＭＯＳトランジスタ６７５のソース領域６３６との間には、絶縁分離領域６３４が形成されている。
【０１１２】
活性層６３０上には、絶縁膜６５０が形成されるとともに、絶縁膜６５０中に第１のＮチャネルＭＯＳトランジスタ６７０のゲート６６０、第２のＮチャネルＭＯＳトランジスタ６７５のゲート６６５、金属配線６８０〜６８３が形成されている。そして、ソース領域６３１、６３６上の金属配線６８０、６８２同士が金属配線６８４により接続され、高濃度ドレイン領域６３３ｂ、６３８ｂ上の金属配線６８１、６８３同士が金属配線６８５により接続されている。また、ゲート６５０、６５５同士は、金属配線６８６により接続されている。
【０１１３】
このように、従来のパワーデバイスは、平面的に第１のＮチャネルＭＯＳトランジスタ６７０と第２のＮチャネルＭＯＳトランジスタ６７５を配置するので、実施例３に係る半導体装置と比較して、面積がおよそ２倍となってしまう。また、第１及び第２のＮチャネルＭＯＳトランジスタ６７０、６７５のゲート６６０、６６５同士、ソース領域６３１、６３６同士及び高濃度ドレイン領域６３３ｂ、６３８ｂ同士の金属配線６８４〜６８６を介した接続が必要であるため、電気抵抗が大きくなる。
【０１１４】
図８（ｂ）に戻る。一方、実施例３に係る半導体装置は、第１のＮチャネルＭＯＳトランジスタ２７０が形成された下地基板２９０と第２のＮチャネルＭＯＳトランジスタ２７５が形成された積層基板２９５とが積層されているため、平面面積を従来のパワーデバイスのおよそ１／２とすることができる。また、第１のＮチャネルＭＯＳトランジスタ２７０と第２のＮチャネルＭＯＳトランジスタ２７５同士でゲート２６０、２６５同士、ソース領域２３１、２３６同士及び高濃度ドレイン領域２３３ｂ、２３８ｂ同士が直接接合により直結されているため、トランジスタ間の配線長を短くすることができる。これにより配線の抵抗を小さくすることができるため、抵抗による発熱を抑えることや、高速動作が可能になる。
【０１１５】
なお、実施例３に係る半導体装置も、ゲート２６０、２６５が露出するように下地基板２７０と積層基板２７５の表面を研磨して平坦化し、直接接合により両者を接合することができる。そして、接合後は積層基板２７５の支持基板を除去し、埋め込み酸化膜層２２５の上に電極３００を形成すればよく、実施例２に係る半導体装置と同様の手順で製造を行うことができる。
【０１１６】
図８（ｃ）は、実施例３に係る半導体装置のゲート２６０、２６５上７のＡ−Ａ'断面を示した図であるが、ゲート２６５に入力電極３０１がコンタクトホール３３１を介して接続された構成が示されている。また、チャネル領域２３２がゲート２６０に囲まれ、チャネル領域２３７がゲート２６５に囲まれた状態が示されている。
【０１１７】
図８（ｄ）は、実施例３に係る半導体装置の高濃度ドレイン領域２３３ｂ、２３８ｂ上のＢ−Ｂ'断面を示した図であるが、金属配線２８１、２８３にコンタクトホール３３２を介して出力電極３０３が接続された状態が示されている。
【０１１８】
このように、実施例３に係る半導体装置は、下地基板２９０と積層基板２７５に同じ導電型のＭＯＳトランジスタ２７０、２７５を形成した以外は、実施例２に係る半導体装置とほぼ同様の構成及び製造方法で実現することができる。
【０１１９】
実施例３に係る半導体装置によれば、省スペースでかつ回路動作を高速化できるパワーデバイスを提供することができる。
【０１２０】
なお、実施例３においては、ＮチャネルＭＯＳトランジスタ２７０、２７５同士を積層させた例を挙げて説明したが、ＰチャネルＭＯＳトランジスタ同士を積層する構成であってもよい。また、ＮチャネルＭＯＳトランジスタ２７０、２７５は、必ずしもパワーデバイスとして構成される必要は無く、同じ導電型のＭＯＳトランジスタを用いる種々の回路に適用することができる。
【０１２１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【０１２２】
特に、実施例１乃至３においては、半導体素子がＭＯＳトランジスタである例を挙げて説明したが、ゲートを有するトランジスタであれば良いので、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に本発明を適用することもできる。
【産業上の利用可能性】
【０１２３】
本発明は、ゲートを有するトランジスタ、該トランジスタを用いたトランジスタ回路に利用することができる。
【符号の説明】
【０１２４】
１０、２１０    支持基板
２０、２５、２２０、２２５    埋め込み酸化膜層
３０、３５、２３０、２３５    活性層
３１、３６、２３１、２３６    ソース領域
３２、３７、２３２、２３７    チャネル領域
３３、３８、２３３ａ、２３３ｂ、２３８ａ、２３８ｂ    ドレイン領域
３４、３９、２３４、２３９    絶縁分離領域
４０、４５    ＳＯＩ基板
５０、５５、２５０、２５５    絶縁膜
６０、６５、２６０、２６５    ゲート
７０    ＰチャネルＭＯＳトランジスタ
７５、２７０、２７５    ＮチャネルＭＯＳトランジスタ
８０、８１、８５、８６、２８０、２８１、２８２、２８３    金属配線
９０、２９０    下地基板
９５、２９５    積層基板
１００、１０１、３００、３０１    電極
１１０    層間絶縁膜
１２０、３０２    入力電極
１２１、３０３    出力電極
１３０〜１３３、３３０〜３３２    コンタクトホール
【図１】
0005956736.tif 000002
【図２】
0005956736.tif 000003
【図３】
0005956736.tif 000004
【図４】
0005956736.tif 000005
【図５Ａ】
0005956736.tif 000006
【図５Ｂ】
0005956736.tif 000007
【図５Ｃ】
0005956736.tif 000008
【図５Ｄ】
0005956736.tif 000009
【図５Ｅ】
0005956736.tif 000010
【図５Ｆ】
0005956736.tif 000011
【図５Ｇ】
0005956736.tif 000012
【図５Ｈ】
0005956736.tif 000013
【図５Ｉ】
0005956736.tif 000014
【図５Ｊ】
0005956736.tif 000015
【図５Ｋ】
0005956736.tif 000016
【図６】
0005956736.tif 000017
【図７Ａ】
0005956736.tif 000018
【図７Ｂ】
0005956736.tif 000019
【図７Ｃ】
0005956736.tif 000020
【図７Ｄ】
0005956736.tif 000021
【図７Ｅ】
0005956736.tif 000022
【図８】
0005956736.tif 000023
【図９】
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