(57)【特許請求の範囲】
【請求項１】
ドライバ回路であって、
制御信号のセットの値の第１のセットに応答して、
第１のレジスタを一対の差動出力端子の第１のものと一対の一定参照電位の第１のものとの間に結合し、
第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
前記第１のレジスタと並列に第２のレジスタを結合し、
前記第４のレジスタと並列に第３のレジスタを結合する、
ように動作可能な複数のスイッチを含み、
前記複数のスイッチが、前記制御信号のセットの値の第２のセットに応答して、
前記第１のレジスタを前記一対の差動出力端子の第１のものと前記一対の一定参照電位の第１のものとの間に結合し、
前記第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
前記第２のレジスタと前記第３のレジスタとの直列配置を前記一対の差動出力端子間に結合する、
ように更に動作可能であり、
前記値の第１のセットと前記値の第２のセットの各々が、電圧レベルと論理レベルとの両方を特定し、それらを用いて、前記ドライバ回路の出力信号が、前記ドライバ回路の入力信号に応答して、前記一対の差動出力端子間に生成されるべきであり、
前記一対の差動出力端子が送信ラインに結合され、
前記値の第１のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する前記値の第２のセットに対応する前記一対の差動端子の電圧より大きく、
前記値の第１のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、前記値の第２のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、回路。
【請求項２】
請求項１に記載の回路であって、
前記プリエンファシスインタバルが、前記入力信号の論理遷移の直ぐ後に続く１ビット期間のインタバルであり、
少なくとも２ビット期間の間に前記入力信号の論理レベル遷移がないとき、定常状態インタバルが存在し、それが、前記少なくとも２ビット期間における前記第２のビットの最初で始まり、前記入力信号の次の論理レベル遷移で終了するインタバルである、回路。
【請求項３】
請求項２に記載の回路であって、
前記第１のレジスタと前記第２のレジスタとの並列配置の抵抗が、前記プリエンファシスインタバルと前記定常状態インタバルの各々における前記ドライバ回路の出力インピーダンスに等しい、回路。
【請求項４】
請求項３に記載の回路であって、
前記制御信号のセットが論理ブロックにより生成され、
前記一対の一定参照電位の第１のものが電源を受け取り、
前記一対の一定参照電位の第２のものが電源リターン端子であり、前記電源が低ドロップアウトレギュレータ（ＬＤＯ）により生成され、
前記ＬＤＯにより生成される前記電源が、前記ドライバ回路と前記論理ブロックの各々に電力供給するために用いられる、回路。
【請求項５】
請求項１に記載の回路であって、
前記ドライバ回路の電力消費が前記出力信号の前記電圧レベルに直接的に比例する、回路。
【請求項６】
請求項１に記載の回路であって、
第５のレジスタと、
第６のレジスタと、
スイッチの第１のセットと、
を更に含み、
前記スイッチの第１のセットと前記複数のスイッチとが、前記プリエンファシスインタバルにおいて、前記第１のレジスタと並列に前記第２のレジスタの代わりに前記第５のレジスタを結合するように、前記第４のレジスタと並列に前記第３のレジスタの代わりに前記第６のレジスタを結合するように動作し得、
前記スイッチの第１のセットと前記複数のスイッチとが、前記定常状態インタバルにおいて、前記前記第２のレジスタと前記第３のレジスタとの直列配置の代わりに前記第５のレジスタと前記第６のレジスタとの直列配置を前記一対の差動出力端子間に結合するように更に動作し得る、回路。
【請求項７】
集積回路であって、
バイナリ値を生成するプロセッサと、
電圧レベルと論理レベルとの両方を特定する制御信号のセットを受け取るためのドライバであって、それらのレベルを用いて、前記バイナリ値を表す出力信号が前記集積回路の一対の差動出力端子間で生成されるべきである、前記ドライバと、
を含み、
前記ドライバが、
前記制御信号のセットの値の第１のセットに応答して、
第１のレジスタを前記一対の差動出力端子の第１のものと一対の一定参照電位の第１のものとの間に結合し、
第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
第２のレジスタを前記第１のレジスタと並列に結合し、
第３のレジスタを前記第４のレジスタと並列に結合する、
ように動作可能な複数のスイッチを含み、
前記複数のスイッチが、前記制御信号のセットの値の第２のセットに応答して、
前記第１のレジスタを前記一対の差動出力端子の第１のものと前記一対の一定参照電位の第１のものとの間に結合し、
前記第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
前記第２のレジスタと前記第３のレジスタとの直列配置を前記一対の差動出力端子間に結合する、
ように更に動作可能であり、
前記一対の差動出力端子が送信ラインに結合され、
前記値の第１のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する前記値の第２のセットに対応する前記一対の差動端子の電圧より大きく、
前記値の第１のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、前記値の第２のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、集積回路。
【請求項８】
請求項７に記載の集積回路であって、
前記ドライバが前記集積回路のトランスミッタ内に構成され、
前記トランスミッタが、前記バイナリ値を受信し、応答において前記制御信号のセットを生成するための論理ブロックを含む、集積回路。
【請求項９】
請求項８に記載の集積回路であって、
前記一対の一定参照電位の１つに電源を生成する低ドロップアウトレギュレータ（ＬＤＯ）を更に含み、前記電源が前記論理ブロックと前記ドライバとの両方に電力供給するために用いられる、集積回路。
【請求項１０】
請求項７に記載の集積回路であって、
前記ドライバ回路の電力消費が前記電圧レベルの値に直接的に比例する、回路。
【請求項１１】
集積回路であって、
バイナリ値を生成するプロセッサと、
電圧レベルと論理レベルとの両方を特定する制御信号のセットを受け取るためのドライバであって、それらのレベルを用いて、前記バイナリ値を表す出力信号が前記ＩＣの一対の差動出力端子間で生成されるべきである、前記ドライバと、
を含み、
前記ドライバが、
前記制御信号のセットの値の第１のセットに応答して、
第１のレジスタを前記一対の差動出力端子の第１のものと一対の一定参照電位の第１のものとの間に、
第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に、
第２のレジスタを前記第１のレジスタと並列に、
第３のレジスタを前記第４のレジスタと並列に、
結合するように動作可能な複数のスイッチを含み、
前記複数のスイッチが、前記制御信号のセットの値の第２のセットに応答して、
前記第１のレジスタを前記一対の差動出力端子の第１のものと前記一対の一定参照電位の第１のものとの間に、
前記第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に、
前記第２のレジスタと前記第３のレジスタとの直列配置を前記一対の差動出力端子間に、
結合するように更に動作可能であり、
前記一対の差動出力端子が送信ラインに結合され、
前記値の第１のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する前記値の第２のセットに対応する前記一対の差動端子の電圧より大きく、
前記値の第１のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、前記値の第２のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応し、
第５のレジスタと第６のレジスタとスイッチの第１のセットとを更に含み、前記スイッチの第１のセットと前記複数のスイッチとが、前記プリエンファシスインタバルにおいて、前記第２のレジスタの代わりに前記第５のレジスタを前記第１のレジスタに並列に、前記第３のレジスタの代わりに前記第６のレジスタを前記第４のレジスタに並列に、接続するように動作可能であり、
前記スイッチの第１のセットと前記複数のスイッチとが、前記定常状態インタバルにおいて、前記第２のレジスタと前記第３のレジスタとの直列配置の代わりに前記第５のレジスタと前記第６のレジスタとの直列配置を前記一対の差動出力端子の間に接続するように動作可能である、集積回路。
【請求項１２】
請求項１１に記載のＩＣであって、
前記ドライバが前記ＩＣのトランスミッタ内に構成され、前記トランスミッタが、前記バイナリ値を受け、応答において前記制御信号のセットを生成する論理ブロックを含む、ＩＣ。
【請求項１３】
請求項１１に記載のＩＣであって、
前記一対の一定参照電位の１つに電力を生成するための低ドロップアウトレギュレータ（ＬＤＯ）を更に含み、前記電力が前記論理ブロックと前記ドライバの両方に電力供給する、ＩＣ。
【請求項１４】
請求項１１に記載のＩＣであって、
前記ドライバ回路の電力消費が前記電圧レベルの値に直接的に比例する、ＩＣ。
【請求項１５】
請求項１１に記載のドライバであって、
前記プリエンファシスインタバルが前記入力信号の論理遷移に直ぐ後に続く１ビット期間のインタバルであり、
少なくとも２ビット期間の間に前記入力信号の論理レベル遷移がない場合、定常状態インタバルが存在し、それが、前記少なくとも２ビット期間における前記第２ビットの最初から前記入力信号の次の論理レベル遷移の終わりまでのインタバルである、ドライバ。
【請求項１６】
請求項１５に記載のドレイバであって、
前記第１のレジスタと前記第２のレジスタとの平行配置の抵抗が、前記プリエンファシスインタバルと前記定常状態インタバルの各々における前記ドライバ回路の出力インピーダンスに等しい、ドライバ。
【請求項１７】
請求項１６に記載のドライバであって、
前記制御信号のセットが論理ブロックにより生成され、前記一対の一定参照電位の第１のものが電源を受け、前記一対の一定参照電位の第２のものが電源リターン端子であり、前記電源が低ドロップアウトレギュレータ（ＬＤＯ）により生成され、前記ＬＤＯにより生成された電力が前記ドライバ回路と前記論理ブロックとの双方に電力供給するために用いられる、ドライバ。
【請求項１８】
請求項１１に記載の回路であって、
前記ドライバ回路の電力消費が前記出力信号の電圧レベルに直接的に比例する、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してデータ送信に関し、更に具体的にはプリエンファシスを備えた電圧モードドライバに関連する。
【背景技術】
【０００２】
ドライバ回路（ドライバ）は、データ送信回路においてよく用いられる。このようなドライバ回路への入力は典型的にバイナリデータであり、出力は適切な信号強度の対応する電圧又は電流信号である。出力電圧又は電流の信号強度は、信頼性の高い及び誤差のない（又は誤り率の低い）送信を確実にする値を有するように設計され得る。また、ドライバ回路は、出力が送信される送信経路のインピーダンスに合致する制御された出力インピーダンスを有するように設計され得る。電圧モードドライバは概して、その出力が電圧信号であるドライバ回路であり、ドライバ回路は電源として設計される。
【０００３】
このような電圧モードドライバ回路の出力信号は典型的に、（シャープなエッジを有する）矩形波形状であり、高周波数の周波数構成要素を含み、これは送信経路により減衰され得、従って、出力信号を受け取るように接続されるレシーバにおいて信号を正しく解釈する際のエラーにつながる。プリエンファシスは、上記問題に対処するためによく用いられる手法であり、論理レベル遷移に直ぐ続くドライバ回路の出力信号の振幅を増大させることを指す。振幅はその後、別の論理レベル遷移が生じるまで所望の定常状態レベルまで低減され得る。論理レベル遷移に続く増大された振幅（プリエンファシス、フィードフォワード等化又はＦＦＥとも称する）は、送信経路（これは、典型的に帯域制限される）が出力信号の高周波数構成要素で有し得る悪影響を軽減する。プリエンファシスを備えた電圧モードドライバは、最低限の電力消費、及び他の望ましい特徴のために設計される必要があり得る。
【発明の概要】
【０００４】
開示されるドライバ回路は複数のスイッチを含む。複数のスイッチは、制御信号のセットの値の第１のセットに応答して、第１のレジスタを前記ドライバ回路の一対の差動出力端子の第１の一つと一対の一定参照電位の第１の一つとの間に結合するように、第４のレジスタを前記一対の差動出力端子の第２の一つと前記一対の一定参照電位の第２の一つとの間に結合するように、前記第１のレジスタと並列に第２のレジスタを結合するように、及び前記第４のレジスタと並列に第３のレジスタを結合するように、動作可能である。これらの複数のスイッチは、制御信号の前記セットの値の第２のセットに応答して、前記第１のレジスタを前記一対の差動出力端子の前記第１の一つと前記一対の一定参照電位の前記第１の一つとの間に結合するように、前記第４のレジスタを前記一対の差動出力端子の前記第２の一つと前記一対の一定参照電位の前記第２の一つとの間に結合するように、及び前記第２のレジスタ及び前記第３のレジスタの直列配置を前記一対の差動出力端子間に結合するように、動作可能である。
【図面の簡単な説明】
【０００５】
例示の実施例を添付の図面を参照して説明する。
【０００６】
【図１】図１は例示のデバイスのブロック図である。
【０００７】
【図２】図２は、例示のドライバのプリエンファシス及び定常状態の間の電圧レベルを示す波形である。
【０００８】
【図３】図３は、例示のドライバの実装詳細を図示する回路図である。
【０００９】
【図４Ａ】図４Ａは、一実施例において、ドライバによりプリエンファサイズされた論理１が生成されるときのドライバの等価回路図である。
【００１０】
【図４Ｂ】図４Ｂは、定常状態においてドライバにより論理１が生成されるときのドライバの等価回路図である。
【００１１】
【図５】図５は、ＡＣ結合シングルエンド出力を提供するように設計される例示のドライバの回路図である。
【００１２】
【図６】図６は、プリエンファシスのレベルが２つの値間で選択可能である例示のドライバを図示する回路図である。
【発明を実施するための形態】
【００１３】
図１は、開示されるドライバ実施例が中に実装され得る例示のＵＳＢデバイス１００を図示する。デバイス１００は、プロセッサ１１０及びトランスミッタ１２０を含む。ＵＳＢデバイス１００は、ＵＳＢホスト、ＵＳＢハブ、ＵＳＢ周辺機器などに対応し得る。図１の詳細は、単に例示の目的を意図しており、実際の実装は、より多くのブロック／構成要素、及び／又はブロック／構成要素の異なる配置を含み得る。更に、下記記載はＵＳＢデバイスの文脈に提供されるが、開示されるドライバ及び回路の実施例は、他の環境、例えば、ｅ−ＳＡＴＡ（External Serial Advanced Technology Attachment）、ＰＣＩｅ（Peripheral Component Interconnect Express）など、においても用いられ得る。図示していないが、デバイス１００への入力経路が存在し得る。ＵＳＢデバイス１００の要素は、単一の集積回路（ＩＣ）内に実装されてもよく、又は、別個のＩＣ（例えば、１つのＩＣ内のプロセッサ１１０、及び別のＩＣ内のトランスミッタ１２０を備えるなど）において実装されてもよい。
【００１４】
プロセッサ１１０は、経路１１２上でトランスミッタ１２０にパラレルフォーマットのデータを提供する。データはプロセッサ１１０により生成され得、又は外部構成要素（図示せず）から受信しプロセッサ１１０により改変されるデータを表し得る。経路１１２上のデータは、対応するＵＳＢデバイス仕様及びフォーマットと一致し得る。
【００１５】
トランスミッタ１２０は、論理ブロック１３０及びドライバ１４０を含んで示されている。論理ブロック１３０は、プロセッサ１１０から経路１１２上でパラレルフォーマットのデータを受け取り、そのデータをシリアルビットストリームに変換する。論理ブロック１３０におけるパラレル−シリアル変換は、関連する業界で周知であるように、１つ又は複数のクロックの制御下で実行され得る。ビットストリームにおける各ビットに対応して、論理ブロック１３０は、経路１３４上に制御信号を生成して、そのビットを表す信号を生成し、送信するようにドライバ１４０をイネーブルにする。図１には図示していないが、論理ブロック１３０に含まれるプリドライバ回路が、このような制御信号を生成し得る。
【００１６】
図示していないが、ＵＳＢデバイス１００は、デバイス１００の外部の構成要素又はデバイスからシリアルフォーマットでデータを受け取るように、及びそのデータをパラレルフォーマットでプロセッサ１１０に提供するように設計されるレシーバも含み得る。このような実施例において、レシーバはトランスミッタ１２０と共に、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）を構成する。このようなブロックの一つのトランスミッタのみを図１に示すが、ＵＳＢデバイス１００は、幾つかのこのようなＳＥＲＤＥＳブロックを含み得る。
【００１７】
端子１４５はドライバ１４０の出力端子を表し、ＩＣとして実装される場合、ＵＳＢデバイス１００のパッド又はピンに対応し得る。経路１５０は、端子１４５に接続され、例えば、印刷回路基板（ＰＣＢ）トレース、可撓性ケーブルなどに対応し得る。
【００１８】
電圧モードドライバ１４０は、端子１４５及び経路１５０上に、電圧出力を生成する。この出力は、経路１１２上でトランスミッタ１２０により受信された論理高及び論理低信号（即ち、バイナリ信号）を表す。バイナリ信号は、経路１３４で受信した制御信号の対応する値に応答して生成される。経路１５０は、送信ラインを表し得、有限帯域幅を有する。経路１５０で送信されるバイナリ信号は（理想的には）矩形波（又は略矩形波）形状を有し、従って、急な立ち上がり及び立ち下がりエッジを有する。従って、バイナリ信号の周波数成分は、経路１５０の帯域幅を超え得る。その結果、及び関連する業界で周知であるように、このバイナリ信号は、時間領域で拡散され得、それにより、経路１５０に接続されるレシーバにおける符号間干渉（ＩＳＩ）となる可能性がある。そのため、レシーバは、経路１５０で送信される信号（信号１５０）の値（論理１／高又は論理ゼロ／低）を確実に解釈することができない可能性がある。ＩＳＩの範囲、及び従って、受信した値を確実に解釈することにおける劣化は、用いられる特定のタイプのデータ符号化に応じて変化し得る。例示として、マンチェスター符号化に従って、経路１５０上のビットストリームにおける急な遷移（ビットエッジ）がビットインタバル毎に生じる。ＮＲＺ（非ゼロ復帰）符号化において、このような急な遷移は、論理１から論理ゼロへの又はその逆のビットの値の変化があるときのみ生じ得る。ＳＥＲＤＥＳ規格に関して、符号化方式の一つは８ｂ〜１０ｂ符号化と称され、この場合、各８ビットデータが、論理遷移が５ビット毎に保証されるような方式で、１０ビットデータにマッピングされる。
【００１９】
上記問題に対処するために用いられる一つの手法に従って、経路１５０上のビットストリームの信号強度（例えば、電圧レベル）が問題のビットエッジ毎に増大される（プリエンファサイズされる）。問題のビットエッジは概して、用いられる特定の符号化方式に依存する。バイポーラＮＲＺ（バイポーラ非ゼロ復帰）が用いられると仮定し、論理値境界で印加されるプリエンファシスを備えたビットストリームを図２に示す。
【００２０】
図２のビットストリームは、バイナリシーケンス１１００１１００１０を表すと仮定される。論理１及び論理ゼロの電圧レベルが、論理ゼロと論理１との間の遷移に続く１ビット期間の間プリエンファサイズされて示されている。説明のため、ｔ２１において論理ゼロから論理１への遷移が生じる。そのため、その後の論理１を表す電圧値がプリエンファサイズされ、ｔ２１〜ｔ２２の間、即ち、１ビット期間、（理想的には）＋Ｖｈに等しい電圧レベルを有する。インタバルｔ２２〜ｔ２３はビットストリームの論理値に変化がない「定常状態」モードを表す。ｔ２２において、信号１５０を表すために用いられる電圧レベルが、高電圧レベル＋Ｖｈ（プリエンファサイズされた論理１期間を表すために用いられる）から定常状態電圧レベル＋Ｖ１まで変化する。信号１５０を表す電圧レベルは、信号１５０が論理１から論理ゼロまで遷移するｔ２３で図２に示すように、論理レベル遷移が生じるまで＋Ｖ１に保たれる。
【００２１】
同様に、論理１から論理ゼロへの遷移に直ぐ続く信号１５０の電圧レベルが、プリエンファサイズされて示されている。説明のため、ｔ２３において、論理１から論理ゼロまでの遷移が生じる。そのため、その後の論理ゼロを表す電圧値が、プリエンファサイズされ、ｔ２３〜ｔ２４の間（理想的には）−Ｖｈに等しい電圧レベルを有する。インタバルｔ２４〜ｔ２５は、ビットストリームの論理値に変化がない定常状態状況を表す。信号１５０を表す電圧レベルは、図２に示すように、ｔ２５において論理レベル遷移が生じるまで−Ｖ１に保たれる。ｔ２５において、論理１への論理遷移が生じ、インタバルｔ２５〜ｔ２６において論理１ビットに対応する電圧値がプリエンファサイズされる。ｔ２６において、論理ゼロへの論理遷移が生じ、インタバルｔ２６〜ｔ２７において論理ゼロビットに対応する電圧値もプリエンファサイズされる。
【００２２】
代替として、定常状態レベル（＋Ｖ１及び−Ｖ１）は、代わりにデエンファサイズされたレベルと考えることができ、プリエンファサイズされたレベル（＋Ｖｈ及び−Ｖｈ）は代わりに「通常」レベルと考えることができることに注意されたい。
【００２３】
図３は、例示のドライバ１４０の詳細を図示する。差動出力を生成するように実装されて図示される電圧モードドライバ１４０は、Ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタ３１０、３２０、３３０、３４０、Ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ３１５、３２５、３３５、３４５、レジスタ３６０（第１のレジスタ）、３６５（第２のレジスタ）、３８０（第３のレジスタ）、３８５（第４のレジスタ）、及びＮＭＯＳトランジスタ３５０及び３５５を含んで示されている。端子３０１及び３９９はそれぞれ、電源（第１の参照電位）及び接地端子（第２の参照電位）を表す。Ｖｏｐ（１４５＋）及びＶｏｍ（１４５−）は、ドライバ１４０の差動出力端子を表し、図１の端子１４５に対応する。
【００２４】
レジスタ３７０（Ｒｅｘｔ）は、反射を最小化するためインピーダンスマッチングに用いられる遠端ライン終端（典型的に、レシーバ端で提供される）を表す。一実施例において、レジスタ３６０及び３８０の抵抗は各々値Ｒｌに等しく、レジスタ３６５及び３８５の抵抗は各々値Ｒ２に等しい。値Ｒｌ及びＲ２は、ドライバ１４０の出力インピーダンスの所望の値を提供するように選択され得る。制御信号（制御信号のセット）３０１、３０２Ｐ、３０２Ｎ、３０３、３０４Ｐ、３０４Ｎ、及び３０５は、図１の論理ブロック１３０（又は論理ブロック１３０に含まれるプリドライバ回路）により生成され、図１の経路１３４に含まれると仮定される。トランジスタ３５０及び３５５は、制御信号３０５によりＯＮ又はＯＦＦとなるよう制御される。
【００２５】
トランジスタ３１０及び３１５は、ＣＭＯＳインバータ構成に接続され、制御信号３０１を受け取る。制御信号３０１の論理レベルは、ノード３１２が論理高にプルされるか又は論理低にプルされるかを判定する。トランジスタ３２０及び３２５はそれぞれの制御信号３０２Ｐ及び３０２ＮによりＯＮ又はＯＦＦに制御される。トランジスタ３３０及び３３５は、ＣＭＯＳインバータ構成に接続され、制御信号３０３を受け取る。制御信号３０３の論理レベルは、ノード３３２が論理高にプルされるか又は論理低にプルされるかを判定する。トランジスタ３４０及び３４５はそれぞれの制御信号３０４Ｐ及び３０４ＮによりＯＮ又はＯＦＦに制御される。トランジスタ３１０、３１５、３２０、３２５、３３０、３３５、３４０、３４５は、制御信号３０１、３０２、３０３、３０４のうち対応する信号によりスイッチとして動作される。下記記載において、トランジスタ３１０、３１５、３２０、３２５、３３０、３３５、３４０、３４５、３５０、３５５のＯＮ抵抗はゼロオームに等しいと仮定される。
【００２６】
オペレーションにおいて、トランジスタ（スイッチ）３１０、３１５、３２０、３２５、３３０、３３５、３４０、３４５のうち対応するものが、出力端子１４５＋及び１４５−間の差動電圧の所望の値を生成するようにＯＮ又はＯＦＦに切り替えられるように制御される。
【００２７】
プリエンファシスが提供されるべきとき（即ち、プリエンファシスモード又は第１のモードにおいて）、レジスタ３６０及び３６５の並列配置が、端子１４５＋と電源端子３０１又は接地端子３９９のいずれかとの間に接続され、レジスタ３８５及び３８０の並列配置が、端子１４５−と電源端子３０１又は接地端子３９９のいずれかとの間に接続される。制御信号３０５は論理低である。レジスタの並列配置の１つの接合の接続が、電源端子３０１に成されるか又は接地３９９に成されるかは、以下に説明するように、（差動）論理１又は論理ゼロが端子１４５＋及び１４５−間に生成されるべきかどうかに依存する。一実施例において、プリエンファシスが各ビット遷移に直ぐ続いて、及び図２に図示するように、１ビット期間の間（プリエンファシスインタバル）、提供される。しかし、他の実施例において、プリエンファシスインタバルは、１ビット期間より長くても短くてもよい。ドライバ１４０のオペレーションのプリエンファシスモードにおける制御信号（３０１、３０２Ｐ、３０２Ｎ、３０３、３０４Ｐ、３０４Ｎ、及び３０５）のセットの値は、「値の第１のセット」に対応し、電圧レベル（即ち、プリエンファサイズされた電圧レベル）だけでなく、論理レベル（論理高又は論理低）の両方を特定し、図４Ａに関して下記で説明するように、それらを用いて端子１４５＋／１４５−間の出力が提供される。
【００２８】
定常状態（定常状態モード又は第２のモード）において、スイッチ３１０、３１５、３２０、３２５、３３０、３３５、３４０、３４５、３５０、３５５は、レジスタ３６０が端子１４５＋と電源端子３０１又は接地端子３９９のいずれかとの間に接続され、レジスタ３８０が端子１４５−と電源端子３０１又は接地端子３９９のいずれかとの間に接続され、レジスタ３６５及び３８５が、端子１４５＋及び１４５−間に直列配置で接続されるように制御される。レジスタ３６０及びレジスタ３８０の端子の対応する端子が、電源端子３０１に接続されるか又は接地３９９に接続されるかは、（差動）論理１又は論理ゼロのいずれが端子１４５＋及び１４５−で生成されるべきかに依存する。制御信号３０５は論理高である。一実施例において、「定常状態」は、論理レベル遷移後の１ビットインタバルに続く期間（定常状態インタバル）に対応し、図２にも示すように、次の論理レベル遷移まで継続する。しかし、他の実施例において、定常状態インタバルは、上記のものより長くても短くてもよい。ドライバ１４０のオペレーションの定常状態モードにおける制御信号（３０１、３０２Ｐ、３０２Ｎ、３０３、３０４Ｐ、３０４Ｎ、及び３０５）のセットの値は「第２のセット値」に対応し、電圧レベル（即ち、プリエンファサイズされていない又は定常状態レベル）だけでなく、論理レベル（論理高又は論理低）の両方を特定し、図４Ｂに関して下記で説明するように、それらを用いて端子１４５＋／１４５−間の出力が提供される。
【００２９】
図４Ａは、論理ゼロからの遷移に直ぐ続いて、即ち、プリエンファサイズされた論理１出力に対応して、端子１４５＋及び１４５−間に論理１が生成されるときのドライバ１４０の等価回路図である。制御信号３０５は論理低であり、トランジスタ３５０及び３５５は各々ＯＦＦである。制御信号３０１は論理低であり、トランジスタ３１０はＯＮであり、トランジスタ３１５はＯＦＦであり、レジスタ３６０は端子３０１及び１４５＋間に接続される。制御信号３０２Ｐ及び３０２Ｎはいずれも論理低であり、トランジスタ３２０はＯＮであり、トランジスタ３２５はＯＦＦであり、レジスタ３６５は端子３０１及び１４５＋間に接続される。そのため、レジスタ３６０及び３６５は、端子３０１及び１４５＋間に並列配置で接続される。制御信号３０３は論理高であり、トランジスタ３３５はＯＮであり、トランジスタ３３０はＯＦＦであり、レジスタ３８０は、端子３９９及び１４５−間に接続される。制御信号３０４Ｐ及び３０４Ｍは各々論理高であり、トランジスタ３４５はＯＮであり、トランジスタ３４０はＯＦＦであり、レジスタ３８５は端子３９９及び１４５−間に接続される。そのため、レジスタ３８０及び３８５は、端子３０１及び１４５−間に並列配置で接続される。
【００３０】
一実施例において、ドライバ１４０の出力インピーダンス（出力端子１４５＋／１４５−からドライバ１４０へルッグインする、ルッキングイン（looking-in）・インピーダンスとも称する）は５０オームに設定され、１００オームのレジスタ３７０（Ｒｅｘｔ）の値に対応する。５０オームのルッキングイン・インピーダンスでは、レジスタ３６５及び３６０（又は３８５及び３８０）の並列配置の等価抵抗は、式１で下記のように特定されるように、５０オームに等しい。
（Ｒｌ×Ｒ２）／（Ｒ１＋Ｒ２）＝５０  （式１）
電源３０１から引き出される電流は、下記の式２により特定される。
Ｉｐｒｅ＝Ｖｄｄ／［Ｒｅｘｔ＋｛（２×Ｒ１×Ｒ２）／（Ｒｌ＋Ｒ２）｝］（式２）
ここで、Ｉｐｒｅは電源３０１から引き出される電流であり、Ｖｄｄは電源電圧３０１であり、Ｒｅｘｔはレジスタ３７０の抵抗を表し、式２の他の項は上記で定義した通りである。端子１４５＋及び１４５−の電圧は下記式３により特定される。
Ｖｏｐ−Ｖｏｍ＝（Ｉｐｒｅ×Ｒｅｘｔ）  （式３）
【００３１】
この実施例において、電源電圧３０１は、１ボルト（Ｖ）の値を有し、ドライバ１４０は、６ｄＢのプリエンファシスを提供するように設計される。上記値に対応して、Ｉｐｒｅは５ミリアンペア（ｍＡ）に等しく、１Ｖの出力１４５＋／１４５−のピークトゥピーク差動スイングに対応して、Ｖｏｐ−Ｖｏｍが０．５Ｖに等しい。
【００３２】
出力１４５＋／１４５−のプリエンファサイズされた論理ゼロでは、制御信号３０１及び３０２は各々論理高であるが、制御信号３０３及び３０４は各々論理ゼロである。そのため、レジスタ３８５及び３８０の並列配置は、端子１４５−及び電源端子３０１間に接続され、レジスタ３６５及び３６０の並列配置は、端子１４５＋及び接地端子３９９間に接続される。従って、上記値の構成要素では、端子１４５＋及び１４５−の電圧は−０．５Ｖに等しい。そのため、出力１４５＋／１４５−の差動ピークトゥピーク電圧スイングは１Ｖに等しく、図２において矢印２１０で示すスイングレベルに対応する。
【００３３】
図４Ｂは、定常状態に対応して端子１４５＋及び１４５−間に論理１が生成されるときのドライバ１４０の等価回路図である。制御信号３０５は論理１であり、トランジスタ３５０及び３５５は各々ＯＮである。制御信号３０１及び３０３はそれぞれ論理ゼロ及び論理１である。そのため、レジスタ３６０は端子３０１及び１４５＋間に接続され、レジスタ３８０は端子３９９及び１４５−間に接続される。
【００３４】
制御信号３０２Ｐ及び３０２Ｎはそれぞれ論理１及び論理ゼロであり、トランジスタ３２０及び３２５の各々はＯＦＦである。制御信号３０４Ｐ及び３０４Ｎはそれぞれ論理１及び論理ゼロであり、トランジスタ３４０及び３４５の各々はＯＦＦである。制御信号３０５は論理１である。その結果、レジスタ３６５及び３８５は、図４Ｂに示すように、端子１４５＋及び１４５−間に直列に接続される。ノード３６８はＡＣ接地（又はコモンモード端子）を表す。そのため、端子１４５＋／１４５−からのルッキングイン・インピーダンスは、抵抗Ｒ１及びＲ２の並列組合せによって決まり、この実施例において５０オームに等しい。この実施例では、ドライバ１４０が６ｄＢのプリエンファシスを提供するように設計されるため、定常状態におけるＶｏｐ−Ｖｏｍは０．２５Ｖに等しくなるはずである。上述のように、Ｒｅｘｔは１００オームに等しく、Ｖｄｄは１Ｖに等しい。
【００３５】
図４Ｂの回路から下記数式が得られる。
【数１】
0005897038.tif 000002
上記Ｒｅｘｔ、（Ｖｏｐ−Ｖｏｍ）、及びＶｄｄの値に基づいて、下記数式が得られる。
【数２】
0005897038.tif 000003
式１及び式５から、Ｒｌ及びＲ２の各々の値が１００オームとして得られる。
【００３６】
電源３０１から引き出される電流は下記式４により特定される。
Ｉｓｓ＝Ｖｄｄ／［２Ｒ１＋｛（Ｒｅｘｔ×２×Ｒ２）／（Ｒｅｘｔ＋（２×Ｒ２））｝］  （式６）
ここで、Ｉｓｓは電源３０１から引き出される電流であり、式４の他の項は上記で定義した通りである。上述のようにＲｅｘｔ、Ｖｄｄ、Ｒｌ、及びＲ２の値に対応して、Ｉｓｓは３．７５ｍＡに等しい。０．２５Ｖの（Ｖｏｐ−Ｖｏｍ）の値は、０．５Ｖの出力１４５＋／１４５−のピークトゥピーク差動スイング（図２の矢印２２０で示す）に対応する。
【００３７】
定常状態において、端子１４５＋及び１４５−の論理ゼロ出力では、制御信号３０１及び３０３はそれぞれ論理１及び論理ゼロである。そのため、レジスタ３６０は端子３９９及び１４５＋間に接続され、レジスタ３８０は端子３０１及び１４５−間に接続される。制御信号３０２Ｐ及び３０２Ｎはそれぞれ論理１及び論理ゼロであり、制御信号３０４Ｐ及び３０４Ｎはそれぞれ論理１及び論理ゼロである。制御信号３０５は論理１である。その結果、レジスタ３６５及び３８５が端子１４５＋及び１４５−間に直列に接続される。
【００３８】
上記記載から、ドライバ１４０のオペレーションの定常状態モードにおける電流消費が、オペレーションのプリエンファシスモードにおける電流消費より小さいことが分かるであろう。その結果、オペレーションの定常状態モードにおけるドライバ１４０の電力消費は、電流消費がプリエンファシスモードにおけるより定常状態モードにおいて大きい、幾つかの他の手法よりも小さい。ドライバ１４０の出力の定常状態レベル期間は、概して、プリエンファシス期間より長くし得ることに注意されたい。そのため、ドライバ１４０の定常状態モードにおける電力消費が一層低いことが望まれる可能性がある。更に、図３の回路の電流消費は出力１４５＋／１４５−の論理レベルスイングの低減と共に低減する。即ち、出力論理レベルスイングが一層低いと、ドライバ１４０の電力消費が一層低くなる。
【００３９】
プリエンファシス及び定常状態モードにおける電流の値の差はさほど大きくない。このような電流差（リップル電流）が比較的小さいため、電源３０１及び接地３９９間に供給されるべきデカップリング静電容量の値も対応して小さくすべきである。定常状態出力電圧スイング（即ち、プリエンファシスの度合い）に関する特定のプリエンファシス出力電圧スイングは、レジスタ３６０、３６５、３８０、３８５の適切な選択によって変化し得る。ドライバ１４０の電力消費は、定常状態及びプリエンファシス状態のいずれにおいても出力電圧（出力１４５＋及び１４５−間の電圧）の値に正比例する。
【００４０】
ＰＣＩｅなどの規格は、（例えば、１．０、０．７、０．５、０．３、０．１５Ｖの差動ピークトゥピークに対して）サポートされるべき多数の出力論理レベルスイングを特定することにここで注意されたい。対応する回路部（図示したものに類似する）を図３の回路に付加することより、単にデエンファシスのためではなく、このような多数の出力論理レベルスイングの任意のものを実現するように実装され得る。このような多数の出力論理レベルスイングを提供するための１つの手法は、例えば、対応する制御信号を備えた、レジスタ３６５、トランジスタ３２０及び３２５、及びレジスタ３８５、トランジスタ３４０及び３４５によって形成されるものに類似するレジスタアームを付加することにより、実現され得る。必要とされる出力レベルはその後、対応するレジスタアームを、プリエンファシスモードにおいてレジスタ３６０及び３８０と並列に、及び定常状態モードにおいて直列に切り替えることにより得られ得る。このような付加的なアームを含む例示の一実施例を図６に示す。ドライバ６００が、図３の回路、及び対応するトランジスタを備えた付加的なレジスタアームを含んで示されている。レジスタ６６５（第５のレジスタ）は、トランジスタ６２０及び６２５のＯＮ又はＯＦＦ状態をそれぞれ制御する制御信号６０２Ｐ及び６０２Ｎの適切な一方をアクティブにすることにより、レジスタ３６０と並列に接続され得る。同様に、レジスタ６８５（第６のレジスタ）は、トランジスタ６４０及び６４５のＯＮ又はＯＦＦ状態をそれぞれ制御する制御信号６０４Ｐ及び６０４Ｎの適切な一方をアクティブにすることにより、レジスタ３８０と並列に接続され得る。制御信号６０５は、トランジスタ６５０及び６５５の各々のＯＮ又はＯＦＦ状態を制御する。レジスタ６６５及び６８５の値はそれぞれ、レジスタ３５０及び３５５の値とは異なり、出力論理レベルスイングの所望のレベルを提供するように選択され得る。回路ブロック６９０のオペレーションは、図３に関連して上述した回路ブロック６８０のものと同一であり、簡潔にするため、説明はここでは繰り返さない。オペレーションにおいて、必要とされる出力論理レベルスイングの度合いに応じて、回路ブロック６８０及び６９０の一方のみが動作状態である。他方の回路ブロックは、その回路ブロック内の全てのトランジスタをＯＦＦに切り替えることによりディセーブルされる。ブロック６９０に類似するブロックの付加により、論理レベルスイングのより多くの数の選択可能なレベルが同様に提供され得る。スイッチ６２０、６２５、６５０、６５５、６４０、６４５は、本明細書において「スイッチの第１のセット」と称する。
【００４１】
図３の手法又は回路は、経路３０１上に供給されるべき異なる電力供給の必要性なく（電源３０１は典型的に、オンチップ低ドロップアウト電圧レギュレータ（ＬＤＯ）として実装される）、多数の出力論理レベルスイングの電力効率の良い実現を可能にするため、電源３０１は論理ブロック１３０及びドライバ１４０の各々に提供され得、それにより、ドライバ１４０のための個別のＬＤＯ又は電源生成器の必要性を回避する。
【００４２】
図５は、一実施例において、ＡＣ結合シングルエンド出力を提供するように設計されるドライバの回路図である。図１のドライバ１４０の代わりに実装され得るドライバ５００が、トランジスタ５１０、５２０、５３０、５４０、５５０、レジスタ５８０、５８５、及びキャパシタ５６０を含んで示されている。レジスタ５７０は終端レジスタを表し、典型的に、レシーバ端で実装される。端子５０６はバイアス電圧Ｖｂｉａｓに接続される。キャパシタ５６０は、ＡＣ結合出力１４５を経路（送信ライン）１５０に出力するために用いられる。制御信号５０１、５０２Ｐ、５０２Ｎ、５０５は論理ブロック１３０（図１）により経路１３４上に生成される。端子３０１及び３９９はそれぞれ電源及び接地を表す。
【００４３】
プリエンファサイズされた論理１がノード１４５で提供されるべきとき、制御信号５０５は論理低であり、トランジスタ５５０はＯＦＦである。制御信号５０１は論理低であり、トランジスタ５１０はＯＮであり、トランジスタ５２０はＯＦＦであり、レジスタ５８０は端子３０１及び１４５間に接続される。制御信号５０２Ｐ及び５０２Ｎはいずれも論理低であり、トランジスタ５３０はＯＮであり、トランジスタ５４０はＯＦＦであり、レジスタ５８５は端子３０１及び１４５間に接続される。そのため、レジスタ３８０及び３８５は、端子３０１及び１４５間に並列配置で接続される。レジスタ３８０及び３８５の抵抗の値は、それらの並列組合せの抵抗が所望の出力インピーダンスに等しくなるように選択され得る。
【００４４】
定常状態において論理１が提供されるべきとき、制御信号５０１は論理低であり、レジスタ５８０は端子３０１及び１４５間に接続される。制御信号５０５は論理高であり、トランジスタ５５０はＯＮである。制御信号５０２Ｐは論理高であり、５０２Ｎは論理低であり、トランジスタ５３０及び５４０の各々はＯＦＦである。レジスタ５８５は端子１４５及び５０６（Ｖｂｉａｓ）間に接続される。端子１４５及び３９９間の出力電圧は、プリエンファシスモードにおけるより定常状態モードにおいて一層低い。電圧Ｖｂｉａｓの適切な選択（例えば、電圧３０１の半分の値を有する）により、定常状態モードにおける電力消費は低減され得る。プリエンファシスを備えた論理低を生成するため、制御信号５０１、５０２Ｐ、５０２Ｎはいずれも論理高であり、制御信号５０５は論理低である。定常状態において論理低を生成するため、制御信号５０１は論理高であり、制御信号５０２Ｐは論理高であり、制御信号５０２Ｎは論理低であり、制御信号５０５は論理高である。
【００４５】
図１、図３及び図５の例示において、端子／ノードは、種々のその他の端子への直接接続で示されているが、（特定の環境に適切であるように）付加的な構成要素が経路に存在してもよく、従って、それらの接続は同じ接続された端子に電気的に結合されると考えられ得ることを理解されたい。
【００４６】
図３及び図５の回路トポロジーは単なる例示である。本明細書に提供される開示を読めば当業者であれば、本開示の幾つかの側面の範囲及び精神から逸脱することなく、特定の環境に適切であるような種々の変形が明らかであろう。上記特定のタイプのトランジスタ（ＮＭＯＳ、ＰＭＯＳなど）は単に例示の目的であることを理解されたい。しかし、本明細書に提供される開示を読めば当業者であれば、異なる構成及びトランジスタを用いる代替の実施例が明らかであろう。例えば、ＰＭＯＳトランジスタはＮＭＯＳトランジスタで置き換えることができ、電力及び接地端子への接続も相互交換可能である。従って、本願において、電力及び接地端子は一定参照電位と称され、トランジスタ（オフにされるとそれを介して電流経路が提供され、オンにされると開経路が提供される）のソース（エミッタ）及びドレイン（コレクタ）端子は電流端子と称され、ゲート（ベース）端子は制御端子と称される。
【００４７】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１】
0005897038.tif 000004
【図２】
0005897038.tif 000005
【図３】
0005897038.tif 000006
【図４Ａ】
0005897038.tif 000007
【図４Ｂ】
0005897038.tif 000008
【図５】
0005897038.tif 000009
【図６】
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