(57)【特許請求の範囲】
【請求項１】
電圧コンバータにおける電圧変換の方法であって、
複数のモード構成を有するスイッチマトリクスを用いて、モード制御信号に応答してモード構成を選択するステップを備え、各々のモード構成は、複数の出力信号電圧のうちの１つに対応し、
前記選択するステップは、電位と、選択されたモードに対応する構成への出力ノードとの間に互いに接続された容量回路の複数の容量を構成するステップを含み、前記スイッチマトリクスは、前記複数の容量を前記電位に接続する複数の第１のスイッチと、前記複数の容量を前記出力ノードに接続する複数の第２のスイッチと、前記複数の容量を直列に接続する少なくとも１つの第３のスイッチとを含み、
前記選択するステップは、さらに、クロック信号に応答して、前記容量回路が充電される、選択されたモード構成のうちの第１のフェーズ構成と、前記容量回路が放電される、前記選択されたモード構成のうちの第２のフェーズ構成とを切換えて、前記選択されたモード構成に対応する出力信号電圧を有する出力ノードにおいて出力信号を生成するステップを含み、
前記出力信号を参照信号と比較して、方向比較信号を生成するステップと、
前記方向比較信号に応答して前記モード制御信号を生成するステップとをさらに備える、方法。
【請求項２】
前記方向比較信号は、前記出力信号と前記参照信号とのうちのどちらが、強度において大きいかを示し、
前記モード制御信号を生成するステップは、
前記参照信号が前記出力信号よりも大きいことを示す前記方向比較信号に応答して、前記参照信号よりも大きい出力信号電圧に対応するモード構成を選択するステップと、
前記出力信号が前記参照信号よりも大きいことを示す前記方向比較信号に応答して、前記参照信号よりも小さい出力信号電圧に対応するモード構成を選択するステップとを含む、請求項１に記載の方法。
【請求項３】
前記複数のモード構成は、
基本参照電圧の１／３の出力信号電圧に対応する第１のモード構成と、
前記参照電圧の１／２の出力信号電圧に対応する第２のモード構成と、
前記参照電圧の２／３の出力信号電圧に対応する第３のモード構成とを含む、請求項２に記載の方法。
【請求項４】
前記出力信号を参照信号と比較するステップは、さらに、前記出力信号を、前記基本参照電圧の１／３の電圧を有する第１の参照電圧信号と比較するステップと、前記出力信号電圧が前記基本参照電圧の１／３を上回るかどうかを示す第１の比較信号を生成するステップとを含む、請求項３に記載の方法。
【請求項５】
前記出力信号を参照信号と比較するステップは、さらに、前記出力信号を、前記基本参照電圧の１／２の電圧を有する第２の参照電圧信号と比較するステップと、前記出力信号電圧が前記基本参照電圧の１／２を上回るかどうかを示す第２の比較信号を生成するステップとを含む、請求項４に記載の方法。
【請求項６】
電子的に実現される電圧コンバータの動作の方法であって、前記方法は、
少なくとも１つのモード制御信号に基づいて、第１のモード構成において電圧コンバータのスイッチマトリクスを動作させるステップを備え、前記スイッチマトリクスは、容量回路の複数の容量を電位に接続する複数の第１のスイッチと、前記複数の容量を出力ノードに接続する複数の第２のスイッチと、前記複数の容量を直列に接続する少なくとも１つの第３のスイッチとを含み、前記複数の容量が前記電位と前記出力ノードとの間で異なって接続される、少なくとも３つの異なるモード構成を有し、前記３つの異なるモード構成は、３つの異なる出力信号の電圧レベルに対応し、
前記方法は、
前記出力信号を参照信号と比較するステップと、
前記比較に基づいて前記３つの異なるモード構成のうちの第２のモード構成において、前記電圧コンバータの前記スイッチマトリクスを動作させるステップとをさらに備える、方法。
【請求項７】
前記第１のモード構成は、前記容量回路が充電される第１のフェーズ構成を有し、前記第２のモード構成は、前記容量回路が放電される第２のフェーズ構成を有する、請求項６に記載の方法。
【請求項８】
前記３つの異なるモード構成は、
前記出力電圧レベルを前記出力ノードにおけるバッテリ電圧の約１／３にさせる１／３モード構成と、
前記出力電圧レベルを前記出力ノードにおける前記バッテリ電圧の約１／２にさせる１／２モード構成と、
前記出力電圧レベルを前記出力ノードにおける前記バッテリ電圧の約２／３にさせる２／３モード構成とを含む、請求項６に記載の方法。
【請求項９】
少なくとも２つの異なる電圧と前記出力電圧との比較に基づいて前記スイッチマトリクスの前記モード構成を変更するステップをさらに備え、前記２つの異なる電圧は、バッテリ電圧に基づいて生成される、請求項６に記載の方法。
【請求項１０】
前記３つの異なるモード構成のうちの第３のモード構成において前記電圧コンバータの前記スイッチマトリクスを動作させるステップをさらに備える、請求項６に記載の方法。
【請求項１１】
電圧コンバータであって、
電位に結合される複数の第１のスイッチと、出力ノードに結合される複数の第２のスイッチと、少なくとも１つの第３のスイッチとを含み、複数のモード構成を有するスイッチマトリクスを備え、各々のモード構成は、出力信号の複数の電圧レベルのうちの１つに対応し、前記スイッチマトリクスは、モード選択信号に応答して前記複数のモード構成のうちの選択された１つで動作するように構成され、
複数の容量を有する容量回路をさらに備え、前記スイッチマトリクスは、前記複数のモード構成のうちの異なるモード構成において、前記複数の第１のスイッチと前記複数の第２のスイッチとによって、電位と、出力ノードとの間で前記複数の容量を、異なるように接続し、前記少なくとも１つの第３のスイッチは、前記複数の容量を直列に接続し、
前記出力信号と参照信号との比較に基づいて方向比較信号を生成するように構成された比較器回路をさらに備え、前記比較器回路は、また、複数の比較器を有し、前記複数の比較器の各々は、前記複数の比較器の他の比較器と異なる電圧を受けるように構成された第１の入力を有し、
前記方向比較信号および前記複数の比較器の１以上の出力に基づいて前記モード選択信号を生成するように構成された制御ロジック回路をさらに備える、電圧コンバータ。
【請求項１２】
前記複数の比較器は、３つの比較器を含む、請求項１１に記載の電圧コンバータ。
【請求項１３】
前記複数のモード構成の各々は、前記容量回路が充電される第１のフェーズ構成と、前記容量回路が放電される第２のフェーズ構成とを有する、請求項１１に記載の電圧コンバータ。
【請求項１４】
前記比較器回路は、
異なる複数の電圧を生成して、前記異なる複数の電圧を、前記複数の比較器のそれぞれの第１の入力に与えるように構成された電圧レベル発生器を含む、請求項１１に記載の電圧コンバータ。
【請求項１５】
前記電圧レベル発生器は、バッテリによって与えられた基本参照電圧の固定された割合で異なる電圧を生成するように構成される、請求項１４に記載の電圧コンバータ。
【請求項１６】
前記複数の比較器の各々は、第２の入力に出力信号を受けて、前記出力信号の前記電圧レベルが前記第１の入力におけるそれぞれの異なる電圧を上回るかどうかを示す出力を生成するように構成される、請求項１１に記載の電圧コンバータ。
【請求項１７】
前記複数のモード構成は、
基本参照電圧の第１の割合となる出力信号に対応する第１のモード構成と、
前記基本参照電圧の第２の割合となる出力信号に対応する第２のモード構成と、
前記基本参照電圧の第３の割合となる出力信号に対応する第３のモード構成とを含む、請求項１１に記載の電圧コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
あるＤＣ電圧レベルを別のレベルに変換する一種の装置は、ＤＣ−ＤＣコンバータとしてよく知られている。ＤＣ−ＤＣコンバータは、携帯電話、ラップトップコンピュータなど、装置のさまざまなサブシステムが複数の別々の電圧レベルを要求する、電池で動作する装置に一般的に含まれている。多数の異なるモードで動作する、携帯電話のようなある種の装置において、動作モードに対して最も効率的なレベルの電源電圧を、パワーアンプのような特定の素子に供給することが特に望ましいが、そうでなければ電力を浪費して電池をより速く消耗させる。そのような装置において、より多くの数の異なる電圧レベルを生成することが可能なＤＣ−ＤＣコンバータを用いることが望ましい。
【背景技術】
【０００２】
スイッチドモードＤＣ−ＤＣコンバータおよびパルス幅変調（ＰＷＭ）を採用するＤＣ−ＤＣコンバータを含む、複数の種類のＤＣ−ＤＣコンバータが知られている。スイッチドモードＤＣ−ＤＣコンバータは、入力エネルギを一時的にインダクタまたは容量に蓄えて、次に、そのエネルギを異なる電圧で出力することによって、あるＤＣ電圧レベルを別のレベルに変換する。スイッチング回路は、したがって、連続的に２つの状態またはフェーズ、すなわちインダクタまたは容量の回路網が充電する第１の状態と、その回路網が放電する第２の状態との間で連続的に切換わる。スイッチング回路は、バッテリ電圧の固定された割合、たとえば１／３、１／２、２／３などの出力電圧を生成するように構成可能であり、この場合、どの割合が用いられるかを制御するために、モード選択信号がスイッチング回路への入力として与えられる。モード選択信号を用いてその回路網のスイッチを操作することによって、インダクタまたは容量の回路網の異なる構成を選択することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
スイッチドモードＤＣ−ＤＣコンバータが生成可能な、異なる出力電圧の数は、インダクタまたは容量の数と関連する。携帯電話のような持ち運び可能な携帯装置において、サイズおよび重量を最小化することが望まれる。多数のインダクタまたは容量を有するＤＣ−ＤＣコンバータは携帯電話のサイズおよび重量の最小化には貢献しない。ＰＷＭベースのＤＣ−ＤＣコンバータは、著しく多くのインダクタ、容量または他の素子を用いることなく、スイッチドモードＤＣ−ＤＣコンバータに比べて多数の別々の電圧を生成することができる。しかしながら、ＰＷＭベースのＤＣ−ＤＣコンバータは、携帯電話あるいは他の周波数に敏感な装置の動作に逆に影響を与え得る、広いスペクトルのスプリアス出力信号を生成し得る。大きなキャパシタンスまたはインダクタンスを有するフィルタをＰＷＭベースのＤＣ−ＤＣコンバータに含めて、これらのスプリアス信号を最小化することが可能であるが、上記の理由と同じ理由のため、大きなフィルタのキャパシタまたはインダクタは望ましくない。
【課題を解決するための手段】
【０００４】
概要
発明の実施形態は、各々が異なる複数の電圧レベルの１つに対応する２以上の選択可能なモードを切換えることによって、多数の別々の電圧レベルのうちのいずれかだけではなく、それらの別々の電圧レベルの間の中間の値の出力信号を生成可能なスイッチング電圧コンバータに関する。例示的な実施の形態において、電圧コンバータは、複数のモード構成を有するスイッチマトリクスと、比較器ロジック回路と、制御ロジック回路とを含み得る。各々のモード構成は、複数の出力信号電圧のうちの１つに対応する。モード構成は、モード制御信号に応答して選択可能である。比較器ロジック回路は、出力信号を参照信号と比較して方向比較信号を生成するように実現される。制御ロジック回路は、方向比較信号に応答してモード制御信号を生成するように実現される。例示的な実施の形態において、電圧変換方法は、複数のモード構成を有するスイッチマトリクスを用いて、モード制御信号に応答してモード構成を選択するステップを含み得る。各々のモード構成は、複数の出力信号電圧のうちの１つに対応する。出力信号は参照信号と比較されて方向比較信号を生成する。方向比較信号は、モード制御信号を生成するために用いられる。
【０００５】
例示的な実施の形態において、電圧コンバータは、２以上の容量と、スイッチマトリクスと、比較器ロジック回路と、制御ロジック回路とを有するスイッチドキャパシタ電圧コンバータである。参照信号は比較器ロジック回路に入力され、比較器ロジック回路は、また出力信号をフィードバックとして受ける。各々のモード構成は、電位と出力ノードとの間に互いに接続された複数の容量を有する容量回路によって定義される。すなわち、各々のモードにおいてスイッチマトリクスは複数の容量を異なる構成で相互接続する。各々のモード構成は、容量回路が充電される第１のフェーズ構成と、容量回路が放電される第２のフェーズ構成とを有する。スイッチマトリクスは、クロック信号に応答して、選択されたモード構成のうちのそれら２つのフェーズ構成の間で切換わる。この切換わりの結果として、電圧コンバータは、選択されたモード構成に対応する電圧を有する出力信号を生成する。それらのモードのうちの２つの間で交互に切換わることにより、電圧コンバータは、一例において、参照信号電圧がそれらのモードに対応する異なる電圧レベルのうちの２つの間に存在する参照信号電圧に対応するレベルを有する出力電圧を生成することができる。
【０００６】
例示的な実施の形態において、比較器ロジック回路は、出力信号を参照信号と比較してその出力信号と参照信号とのうちのいずれが大きいかを示す方向比較信号を生成する。比較信号は、したがって、制御ロジック回路が、出力信号電圧を増大または低下させて参照信号と一致させることを示す。
【０００７】
例示的な実施の形態において、制御ロジック回路は、参照信号が出力信号よりも大きいことを示す方向比較信号に応答して、モード制御信号を生成して、参照信号よりも大きい出力信号電圧に対応するモード構成を選択し、出力信号が参照信号よりも大きいことを示す方向比較信号に応答して、モード制御信号を生成して、参照信号よりも小さい出力信号電圧に対応するモード構成を選択する。すなわち、制御ロジック回路は、方向比較信号を含む、比較器ロジック回路からの１以上の信号を用いて、モードを選択する。方向比較信号が、参照信号が出力信号よりも大きいことを示す場合、制御ロジック回路は、そのモードを参照信号よりも大きい出力信号電圧に対応するものへと切換え得る。この方式でモードを変更することは、出力信号電圧を増大させる。しかしながら、方向比較信号が、出力信号が参照信号よりも大きいことを示す場合には、制御ロジック回路は、そのモードを、参照信号未満の出力信号電圧に対応するものへと変更し得る。この方式におけるモードの変更は、出力信号電圧を減少させる。
【０００８】
例示的な実施の形態において、スイッチマトリクスは３つのモード構成を有する。３つのモード構成は、基準参照電圧の１／３の出力信号電圧に対応する第１のモード構成と、基準参照電圧の１／２の出力信号電圧に対応する第２のモード構成と、基準参照電圧の２／３の出力信号電圧に対応する第３のモード構成とを含み得る。
【０００９】
例示的な実施の形態において、比較器ロジック回路は、複数の比較器と、電圧レベル生成回路とを含み、電圧レベル生成回路は複数の参照電圧レベルを生成して、選択された参照電圧レベルを各々の比較器の第１の入力に与え、各々の電圧レベルは、複数の出力信号電圧のうちの１つに対応する。各々の比較器の第２の入力は、出力信号に結合されて、各々の比較器は対応する比較信号を与える。
【００１０】
例示的な実施の形態において、比較器ロジック回路は３つの比較器を含む。第１の比較器は、出力信号を基準参照電圧の第１の割合を有する第１の参照電圧信号と比較して第１の比較信号を生成し、第１の比較信号は、出力信号電圧が基準参照電圧の第１の割合を上回るかどうかを示す。第２の比較器は、出力信号を、基準参照電圧の第１の割合よりも大きい、基準参照電圧の第２の割合を有する第２の参照電圧信号と比較して第２の比較信号を生成する。第２の比較信号は、出力信号電圧が基準参照電圧の第２の割合を上回るかどうかを示す。第３の比較器は、出力信号を、基準参照電圧の第２の割合よりも大きい、基準参照電圧の第３の割合を有する第３の参照電圧信号と比較して第３の比較信号を生成する。第３の比較信号は、出力信号電圧が基準参照電圧の第３の割合を上回るかどうかを示す。
【００１１】
例示的な実施の形態において、３つのモード構成は、基準参照電圧の第１の割合の出力信号電圧に対応する第１のモード構成と、基準参照電圧の第２の割合の出力信号電圧に対応する第２のモード構成と、基準参照電圧の第３の割合の出力信号電圧に対応する第３のモード構成とを含む。
【００１２】
例示的な実施の形態において、制御ロジック回路は、第１、第２および第３の比較信号の組合せに応答する組合せのロジック回路を備える。
【００１３】
例示的な実施の形態において、組合せのロジック回路は、第１の比較信号が、出力信号電圧が基本参照電圧の第１の割合を上回らないことを示し、かつ、方向比較信号が、参照信号が出力信号よりも大きいことを示す場合に、モード制御信号を生成して、基本参照電圧の第１の割合の出力信号電圧に対応するモード構成を選択する。
【００１４】
例示的な実施の形態において、組合せのロジック回路は、第１の比較信号が、出力信号電圧が基本参照電圧の第１の割合を上回ることを示し、第２の比較信号が、出力電圧が基本参照電圧の第２の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも小さいことを示す場合に、モード制御信号を生成して、基本参照電圧の第１の割合の出力信号電圧に対応するモード構成を選択する。
【００１５】
例示的な実施の形態において、組合せのロジック回路は、第１の比較信号が、出力信号電圧が基本参照電圧の第１の割合を上回ることを示し、第２の比較信号が、出力電圧が基本参照電圧の第２の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも大きいことを示す場合に、モード制御信号を生成して、基本参照電圧の第２の割合の出力信号電圧に対応するモード構成を選択する。
【００１６】
例示的な実施の形態において、組合せのロジック回路は、第２の比較信号が、出力電圧が基本参照電圧の第２の割合を上回ることを示し、第３の比較信号が、出力電圧が基本参照電圧の第３の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも小さいことを示す場合に、モード制御信号を生成して、基本参照電圧の第２の割合の出力信号電圧に対応するモード構成を選択する。
【００１７】
例示的な実施の形態において、組合せのロジック回路は、第２の比較信号が、出力電圧が基本参照電圧の第２の割合を上回ることを示し、第３の比較信号が、出力電圧が基本参照電圧の第３の割合を上回らないことを示し、方向比較信号が、参照信号が出力信号よりも大きいことを示す場合に、モード制御信号を生成して、基本参照電圧の第３の割合の出力信号電圧に対応するモード構成を選択する。
【００１８】
例示的な実施の形態において、組合せのロジック回路は、第３の比較信号が、出力電圧が基本参照電圧の第３の割合を上回ることを示し、方向比較信号が、参照信号が出力信号よりも小さいことを示す場合に、モード制御信号を生成して、基本参照電圧の第３の割合の出力信号電圧に対応するモード構成を選択する。
【００１９】
発明の他のシステム、方法、特徴および利点は、以下の図および詳細な説明を詳しく調べることによって、当業者にとって明らかであるかまたは明らかになるであろう。
【００２０】
発明は、以下の図面を参照してよりよく理解可能である。図面中の要素は、拡大縮小、または強調される必要はなく、むしろ発明の原理を明確に示すために配置される。さらに、図面において、同様の参照符号は、異なる図面全体を通じて対応する部分を示す。
【図面の簡単な説明】
【００２１】
【図１】本発明の例示的な実施の形態に従う電圧コンバータのブロック図である。
【図２Ａ】第１のモード構成の第１のフェーズ構成における、図１に示されたスイッチマトリクスを示す回路図である。
【図２Ｂ】第１のモード構成の第２のフェーズ構成における、スイッチマトリクスを示す、図２Ａと同様の回路図である。
【図３Ａ】第２のモード構成の第１のフェーズ構成における、図１に示されたスイッチマトリクスを示す回路図である。
【図３Ｂ】第２のモード構成の第２のフェーズ構成における、スイッチマトリクスを示す、図２Ａと同様の回路図である。
【図４Ａ】図１に示したスイッチマトリクスを示す回路図であり、第２のモード構成の変形例の第１のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図４Ｂ】図３Ｂと同様の回路図であり、第２のモード構成の変形例の第２のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図５Ａ】図１に示したスイッチマトリクスを示す回路図であり、第３のモード構成の第１のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図５Ｂ】図２Ａと同様の回路図であり、第３のモード構成の第２のフェーズ構成におけるスイッチマトリクスを示す回路図である。
【図６】図１に示した比較器回路の回路図である。
【図７】図１に示したモード選択論理の組合せ論理を示すテーブルである。
【図８】図１に示したスイッチ制御ロジック回路を示す回路図である。
【図９】図１の電圧コンバータの動作の例示的な実体を示すタイミング図である。
【図１０】図１の電圧コンバータの例示的な動作方法を示すフロー図である。
【発明を実施するための形態】
【００２２】
詳細な説明
図１に示されるように、発明の例証的な、または例示的な実施の形態において、電圧コンバータ１０は、２つの容量１２および１４と、スイッチマトリクス１６と、比較器回路１８と、制御ロジック回路２０とを含む。参照電圧信号（Ｖ＿ＲＥＦ）が制御入力として電圧コンバータ１０に与えられる。以下に説明する方式において、電圧コンバータ１０は、参照電圧信号に対応する、または追随する出力電圧信号（Ｖ＿ＯＵＴ）を生成する。電圧コンバータ１０は、さらに、クロック信号発生回路２２と、イネーブル（ＥＮＡＢＬＥ）信号によって活性化され得る、関連する発振器２４とを含む。イネーブル信号は、以下に説明する動作の間有効に保たれる。
【００２３】
スイッチマトリクス１６は、容量１２および１４が異なる構成で相互接続される、以下に説明する複数のモード構成のうちの１つを担うことができる。各々のモード構成において、スイッチマトリクス１６は、相互接続された容量１２および１４によって定義される容量回路が充電する第１のフェーズ構成、または、相互接続された容量１２および１４によって定義される容量回路が放電する第２のフェーズ構成を担うことができる。スイッチマトリクス１６は、出力ノード２６において容量回路の出力を与える。動作において、スイッチマトリクス１６は、クロック信号に応答して第１のフェーズ構成および第２のフェーズ構成の間で交互に切換わる。容量２８のようなフィルタ回路は、出力ノード２６に接続されて出力電圧信号にフィルタをかけることができる。
【００２４】
以下にさらに説明するように、比較器回路１８は、出力電圧信号を参照電圧信号と比較して、応じて、複数の比較信号３０を生成する。制御ロジック回路２０は、モード選択ロジック回路３２と、スイッチ制御ロジック回路３４とを含む。モード選択ロジック回路３２は、比較信号３０を受けて、応じて、モード選択信号３６を生成する。スイッチ制御ロジック回路３４は、モード選択信号３６を受けて、応じて、スイッチ制御信号３８を生成する。
【００２５】
図２Ａ，２Ｂ，３Ａ，３Ｂ，４Ａ，４Ｂ，５Ａ，５Ｂに示されるように、スイッチマトリクス１６は、電位（すなわちバッテリ電圧または接地）および出力ノード２６との間の複数の異なる構成において容量１２および１４を相互接続し得る。スイッチマトリクス１６は、９つのスイッチ４０，４２，４４，４６，４８，５０，５２，５４，５６を含み、それらは上記で参照されるスイッチ制御信号３８（Ｓ１−Ｓ９）によって制御される。スイッチ４０−５６は、図２−５において概略的に、制御可能な、単極単投（ＳＰＳＴ）スイッチの形態で示されているが、それらは、電界効果トランジスタ（ＦＥＴ）のような任意の適切なスイッチング素子を含み得る。たとえば、スイッチ４０および５０の各々は、Ｐ型ＦＥＴ（ＰＦＥＴ）を含み、スイッチ４６および５６の各々は、Ｎ型ＦＥＴ（ＮＦＥＴ）を含み、スイッチ４２，４４，４８，５２，５４の各々は、ＰＦＥＴおよびＮＦＥＴの並列の組合せを含み得る。各々のＦＥＴの制御端子（たとえばゲート）は、スイッチ制御信号３８（Ｓ１−Ｓ９）のうちの１つを受けることができる。
【００２６】
例示的な実施の形態において、スイッチマトリクス１６は示されるように配置され得る９つのスイッチを含んでいるが、他の実施の形態において、スイッチマトリクスは、他の任意の適切な方式で配置された他の複数のスイッチを含み得る。同様に、例示的な実施の形態は、２つの容量１２および１４を含み、スイッチマトリクス１６は、以下に説明するように、それらを相互接続可能であるが、他の実施の形態は、２よりも多い容量を含み、スイッチマトリクスは、他の適切な構成においてそれらを相互接続し得る。
【００２７】
図２Ａ，２Ｂにおいて示されるように、第１の構成において、スイッチマトリクス１６は、図２Ａに示される第１のフェーズ構成、または図２Ｂに示される第２のフェーズ構成において容量１２および１４を相互接続し得る。この第１の構成は、本明細書において、「１／３モード」と呼ばれる。その理由は、このモードにおける動作が、出力ノード２６における出力電圧信号（Ｖ＿ＯＵＴ）が、公称的にまたは平均的に、バッテリ電圧（Ｖ＿ＢＡＴＴ）の約１／３となる電圧レベルを有することを目的とするためである。
【００２８】
図２Ａに示されるように、１／３モードの第１のフェーズ構成において、スイッチ４０，４８，４４，５０，５４は開いており、スイッチ４２，４６，５２，５６は閉じている。スイッチ４２および４６の閉状態の組合せは、容量１２を、接地電位（０ボルト）と出力ノード２６との間に結合させる。スイッチ５２および５６の閉状態の組合せは、同様に、容量１４を、接地電位と出力ノード２６との間に結合させる（すなわち容量１２に並列接続させる）。すなわち、１／３モードの第１のフェーズ構成において、互いに並列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して放電する。
【００２９】
図２Ｂに示されるように、１／３モードの第２のフェーズ構成において、スイッチ４２，４４，４６，５０，５２，５６は開いており、スイッチ４０，４８，５４は閉じている。スイッチ４０，４８，５４の閉状態の組合せは、容量１２および１４を、バッテリによって与えられる基準参照電圧（Ｖ＿ＢＡＴＴ）のような正の電位と、出力ノード２６との間に直列に接続させる。すなわち、１／３モードの第２のフェーズ構成において、互いに直列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して充電する。
【００３０】
図３Ａおよび図３Ｂに示されるように、第２の構成において、スイッチマトリクス１６は、図３Ａに示される第１のフェーズ構成、または図３Ｂに示される第２のフェーズ構成で容量１２および１４を相互接続し得る。この第２の構成は、本明細書において「１／２Ａモード」と呼ばれる。その理由は、このモードにおける動作が、出力ノード２６における出力電圧信号（Ｖ＿ＯＵＴ）が、公称的にまたは平均的に、バッテリ電圧（Ｖ＿ＢＡＴＴ）の約１／２となる電圧レベルを有することを目的とするためである。また、以下に説明するように、１／２Ａモードの変形例があり、それは１／２Ｂモードと呼ばれる。
【００３１】
図３Ａに示されるように、１／２Ａモードの第１のフェーズ構成において、スイッチ４０，４４，４８，５０，５４は開いており、スイッチ４２，４６，５２，５６は閉じている。スイッチ４２および４６の閉状態の組合せは、容量１２を、接地と出力ノード２６との間に結合させる。スイッチ５２および５６の閉状態の組合せは、同様に、容量１４を接地と出力ノード２６との間に結合させる（すなわち容量１２に並列接続させる）。すなわち、１／２Ａモードの第１のフェーズ構成において、並列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して放電する。
【００３２】
図３Ｂに示されるように、１／２Ａモードの第２のフェーズ構成において、スイッチ４２，４６，４８，５２，５６は開いており、スイッチ４０，４４，５０，５４は閉じている。スイッチ４０および４４の閉状態の組合せは、容量１２をバッテリ電圧と出力ノード２６との間に結合させる。スイッチ５０および５４の閉状態の組合せは、同様に、容量１４をバッテリ電圧と出力ノード２６との間に結合させる（すなわち容量１２に並列接続させる）。すなわち、１／２Ａモードの第２のフェーズ構成において、互いに並列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して充電する。
【００３３】
第２のモード構成の変形である１／２Ｂモードが図４Ａ，図４Ｂに示される。第２のモード構成は、１／２Ａモードおよび１／２Ｂモードの両方またはサブモードを含み、以下で説明するような、あるモードから別のモードへの切換わりの間に状態を変化させるスイッチの数を最小化する。例示的な実施の形態において、これらのサブモードが含まれているが、他の実施の形態ではサブモードは含まれる必要はない。
【００３４】
図４Ａに示されるように、１／２Ｂモードの第１のフェーズ構成において、スイッチ４２，４６，４８，５２，５６は開いており、スイッチ４０，４４，５０，５４は閉じている。スイッチ４０および４４の閉状態の組合せは、容量１２をバッテリ電圧と出力ノード２６との間に結合させる。スイッチ５０および５４の閉状態の組合せは、同様に、容量１４をバッテリ電圧と出力ノード２６との間に結合させる（すなわち容量１２に並列接続させる）。すなわち、１／２Ｂモードの第２のフェーズ構成において、並列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して充電する。
【００３５】
図４Ｂに示されるように、１／２Ｂモードの第２のフェーズ構成において、スイッチ４０，４４，４８，５０，５４は開いており、スイッチ４２，４６，５２，５６は閉じている。スイッチ４２および４６の閉状態の組合せは、容量１２を接地と出力ノード２６との間に結合させる。スイッチ５２および５６の閉状態の組合せは、同様に、容量１４を、接地と出力ノード２６との間に結合させる（すなわち容量１２に並列接続させる）。すなわち、１／２Ｂモードの第２のフェーズ構成において、互いに並列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して放電する。
【００３６】
図５Ａおよび図５Ｂに示されるように、第３の構成において、スイッチマトリクス１６は、図５Ａに示される第１のフェーズ構成、または図５Ｂに示される第２のフェーズ構成において容量１２および１４を相互接続し得る。この第３の構成は、本明細書において「２／３モード」と呼ばれる。その理由は、このモードにおける動作が、出力ノード２６における出力電圧信号を、公称的に、バッテリ電圧の約２／３の電圧レベルにすることを目的とするためである。
【００３７】
図５Ａに示されるように、２／３モードの第１のフェーズ構成において、スイッチ４２，４６，４８，５２，５６が開いており、スイッチ４０，４４，５０，５４が閉じている。スイッチ４０および４４の閉状態の組合せは、容量１２を、バッテリ電圧と出力ノード２６との間に結合させる。スイッチ５０および５４の閉状態の組合せは、同様に、容量１４を、バッテリ電圧と出力ノード２６との間に結合させる（すなわち容量１２に並列接続させる）。すなわち、２／３モードの第１のフェーズ構成において、互いに並列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して充電する。
【００３８】
図５Ｂに示されるように、２／３モードの第２のフェーズ構成において、スイッチ４０，４４，４６，５０，５２，５４が開いており、スイッチ４２，４８，５６が閉じている。スイッチ４２，４８，５６の閉状態の組合せは、容量１２および１４を、接地と出力ノード２６との間に直列接続させる。すなわち、２／３モードの第２のフェーズ構成において、互いに直列な容量１２および１４によって定義される容量回路は、出力ノード２６に対して放電する。
【００３９】
図６に示されるように、比較器回路１８は、４つの比較器５８，６０，６２，６４と、４つの抵抗６６，６８，７０，７２を備える電圧レベル生成器とを含む。抵抗６６−７２は、バッテリ電圧と接地との間に互いに直列に接続される。抵抗６６−７２の抵抗値は、比較器６０の第１の入力（たとえば反転入力）におけるノード７４での電圧が２／３（Ｖ＿ＢＡＴＴ）であり、比較器６２の第１の入力におけるノード７６での電圧が１／２（Ｖ＿ＢＡＴＴ）であり、比較器６４の第１の入力におけるノード７８での電圧が１／３（Ｖ＿ＢＡＴＴ）であるように選択される。比較器６０，６２，６４の各々の第２の入力（たとえば非反転入力）は、出力電圧信号（Ｖ＿ＯＵＴ）に接続される。すなわち、比較器６０の出力（Ｖ＿２３）がハイであることは、出力電圧が２／３（Ｖ＿ＢＡＴＴ）を上回る（すなわち強度において大きい）ことを示す。比較器６２の出力（Ｖ＿１２）がハイであることは、出力電圧が１／２（Ｖ＿ＢＡＴＴ）を上回ることを示す。比較器６４の出力（Ｖ＿１３）がハイであることは、出力電圧が１／３（Ｖ＿ＢＡＴＴ）を上回ることを示す。比較器５８の一方の入力（たとえば反転入力）は、同様に、出力電圧信号に接続される。しかしながら、比較器５８の他の入力（たとえば非反転入力）は、参照電圧信号（Ｖ＿ＲＥＦ）に接続される。すなわち、比較器５８の出力（Ｖ＿ＵＤ）がハイであることは、参照電圧が出力電圧を上回ることを示す。逆に、比較器５８の出力がローであることは、出力電圧が参照電圧を上回ることを示す。比較器５８の出力（Ｖ＿ＵＤ）は、方向比較信号として機能し、方向比較信号は、制御ロジック回路２０（図１）が、出力電圧信号を、「上」または「下」のどちらの方向に変更すべきかを制御ロジック回路２０に示すものである。
【００４０】
例示的な実施の形態において、制御ロジック回路２０のモード選択ロジック回路３２（図１）は、組合せのロジック回路を含み得るが、その組合せのロジック回路は、方向比較信号によって指示される方向に出力電圧信号を変化させるために、制御ロジック回路２０がスイッチマトリクス１６に切換えさせるモードを決定する。モード選択ロジック回路３２は、比較器５８−６４の出力を含む比較信号３０を受ける。比較信号３０は、組合せロジック回路に対する入力として与えられ得る。組合せロジック回路は、ロジックゲートの回路網（図示せず）のような任意の適切な形態で与えられ得る。明確さの目的のため、組合せのロジック回路は、本明細書において、図７に示されるテーブル８０の形態で表現される。しかしながら、当業者は、テーブル８０の論理をロジックゲートの回路網、または他の適切な形態で直ちに提供することができる。モード選択ロジック回路３２は、比較信号３０と組合せのロジックとに応答してモード選択信号３６（図１）を出力する。
【００４１】
テーブル８０は、制御ロジック回路２０がスイッチマトリクス１６を、比較器５８−６４の出力（Ｖ＿ＵＤ，Ｖ＿２３，Ｖ＿１２，Ｖ＿１３のそれぞれ）の組合せに応答して切換えさせるための「次のモード」を示す。テーブル８０において示されるモードは、上記のモードであり、すなわち、１／３モード、１／２Ａモード、１／２Ｂモード、２／３モードである。テーブル８０は、また、現在のモードを「保持する」、すなわち、現在のモードを次のモードとして維持するか否かを示す。具体的には、比較器５８−６４のすべての出力がローであることは、現在のモードが１／３モード（の第２のフェーズ構成）に保持されていることを示す。他の例において、テーブル８０は、切換わるべきモードを示す。以下で説明するように、モードは、他のクロックサイクル毎に、現在のモードから次のモードへと切換わり得る。なお、本明細書においてモードを「切換える」または「変更する」こと、またはモード制御信号を与えることは、異なるモードへの変更だけでなく、モードの切換が行なわれ得る間に同じモードに維持すること、すなわち現在のモードと次のモードとが同じである実例において、現在のモードから次のモードへと切換わるまたは変更するという意味の範囲内に包含されるということを目的とするものである。また、例示的な実施の形態において、テーブル８０では比較器５８−６４のすべての出力がハイである例が省略されているが、これは、この組合せが、制御ロジック回路２０が出力電圧信号をバッテリ電圧に近づけること、すなわち望ましくない可能性があることを示すであろうためである。しかしながら、他の実施の形態において、そのような出力および関連する追加のモードが与えられ得る。
【００４２】
明確さの目的のために示されていないが、モード選択ロジック回路３２（図１）は、テーブル８０に反映されたロジック回路だけではなく、出力のいくつかあるいはすべて、すなわち次のモードを符号化するための符号化ロジック回路を含み、符号化された形態でモード選択信号３６を与え得る。この符号化ロジック回路は、その出力を、たとえば、３ビットワードの形態（ＭＯＤＥ［２：０］）の形態で符号化し得る。たとえば、次のモードの出力「１／３」は、「００１」と符号化され、次のモードの出力「１／２Ａ」は、「０１０」として符号化され、次のモードの出力「１／２Ｂ」は「０１１」として符号化され、次のモードの出力「２／３」は、「１００」として符号化され得る。そのような符号化ロジック回路を与えることは、当業者の能力の範囲内に十分に収まるので、本明細書ではさらなる詳細については示さずあるいは説明しない。
【００４３】
図８において示されるように、スイッチ制御ロジック回路３４は、３ビットワード（ＭＯＤＥ［２：０］）の上記の符号化された形態であるモード選択信号３６と、「ホールド（ＨＯＬＤ）」信号とを受けることができる。なお、ＭＯＤＥ［２：０］ワードおよび「ホールド」信号は、ともに、制御ロジック回路２０が切換わるべき次のモードを示す。「ホールド」信号は、制御ロジック回路３４におけるフリップフロップ８２においてラッチされ得る。ＭＯＤＥ［２］ビットは、制御ロジック回路３４におけるフリップフロップ８４においてラッチされ得る。ＭＯＤＥ［１］ビットは、制御ロジック回路３４におけるフリップフロップ８６においてラッチされ得る。ＭＯＤＥ［０］ビットは、制御ロジック回路３４におけるフリップフロップ８８においてラッチされ得る。フリップフロップ８２−８８は、クロック信号（ＣＬＯＣＫ）の他のサイクル毎に、トリガされる、すなわちその入力をラッチし得る。別のフリップフロップ９０は、クロック信号を２つに分けてその分けられたクロック信号をフリップフロップ８２−８８のクロック入力へと与える。
【００４４】
スイッチ制御ロジック回路３４は、また、フリップフロップ８２−８８の出力に結合されるデコーダロジック回路９２を含む。デコーダロジック回路９２は、ラッチされたＭＯＤＥ［２：０］ワードおよび「ホールド」信号を、スイッチマトリクス１６の上記のスイッチ４０−５６を制御する個々のスイッチ制御信号３８（Ｓ１−Ｓ９）へと復号化する。なお、モード選択信号３６は「次の」モードを示しているが、ラッチされたＭＯＤＥ［２：０］ワードと「保持された」信号は、「現在の」モードを示す。デコーダロジック回路９２は、現在のモードとクロック信号とに応答して、スイッチ制御信号３８（Ｓ１−Ｓ９）を生成する。
【００４５】
デコーダロジック回路９２の動作は、図２−図５の回路図に反映される。なお、各々のモード構成において、図２−図５のスイッチ４０−５６は、各々のクロックサイクルの１／２の間、第１のフェーズ構成を担い、各々のクロックサイクルの他の１／２の間、第２のフェーズ構成を担う。１／３モードまたは「００１」を示すラッチされたＭＯＤＥ［２：０］ワードに応答して、デコーダロジック回路９２は、スイッチ制御信号３８（Ｓ１−Ｓ９）を生成して、各々のクロックサイクルの最初の１／２の間に、図２Ａに示された状態にスイッチ４０−５６を設定し、各々のクロックサイクルの第２の１／２の間に図２Ｂに示された状態にスイッチ４０−５６を設定する。１／２Ａモードまたは「０１０」を示すラッチされたＭＯＤＥ［２：０］ワードに応答して、デコーダロジック回路９２は、スイッチ制御信号３８（Ｓ１−Ｓ９）を生成して、スイッチ４０−５６を、各々のクロックサイクルの第１の１／２の間に図３Ａに示す状態に設定し、各々のクロックサイクルの第２の１／２の間に図３Ｂに示す状態に設定する。１／２Ｂモードまたは「０１１」を示すラッチされたＭＯＤＥ［２：０］ワードに応答して、デコーダロジック回路９２は、スイッチ制御信号３８（Ｓ１−Ｓ９）を生成して、スイッチ４０−５６を、各々のクロックサイクルの第１の１／２の間に図４Ａに示す状態に設定し、各々のクロックサイクルの第２の１／２の間に図４Ｂに示す状態に設定する。２／３モードまたは「１００」を示すラッチされたＭＯＤＥ［２：０］ワードに応答して、デコーダロジック回路９２は、スイッチ制御信号３８（Ｓ１−Ｓ９）を生成して、スイッチ４０−５６を、各々のクロックサイクルの第１の１／２の間、図５Ａに示す状態に設定し、各々のクロックサイクルの第２の１／２の間、図５Ｂに示す状態に設定する。「保持された」モードを示すラッチされた「ホールド」信号に応答して、デコーダロジック回路９２は、スイッチ制御信号３８（Ｓ１−Ｓ９）を生成して、次のクロックサイクルの各々の１／２の間、スイッチ４０−５６を、それ以前のモード構成に維持する。
【００４６】
例示的な実施の形態における電圧コンバータ１０の動作の一例が図９に示される。明確さの目的のために示されていないが、出力電圧（Ｖ＿ＯＵＴ）は、０ボルトまたは接地（ＧＮＤ）の初期レベルで始まる。示された例において、参照電圧（Ｖ＿ＲＥＦ）が入力される。最初に、すなわち、時刻９４以前に、Ｖ＿ＲＥＦは、バッテリ電圧の１／２（１／２（Ｖ＿ＢＡＴＴ））と、バッテリ電圧の２／３（２／３（Ｖ＿ＢＡＴＴ））の間のレベルの電圧を有する。最初に、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２，Ｖ＿２３）の状態の組合せが１／３モードに対応するが、それは、Ｖ＿ＯＵＴがバッテリ電圧の１／３（１／３（Ｖ＿ＢＡＴＴ））未満であるためである。すなわち、モード選択信号３６（図１）は、次のモードが１／３モードであることを示す。１／３モードにおいて、容量回路の動作により、Ｖ＿ＯＵＴは１／３（Ｖ＿ＢＡＴＴ）のレベルへと立上り始める。なお、図９に示されたクロック信号（ＣＬＯＣＫ）の周波数は、単に例示することを意図しており、他の実施の形態では、それより高くなることもあり得る。図９に示されたクロック信号は、明確さの目的のため、比較的低い周波数を有するものとして示されているが、容量回路の充電および放電に対応するＶ＿ＯＵＴのわずかな変動は、容量回路がクロックサイクルの１／２毎にスイッチマトリクス１６によって切換わるので、図９には明らかにはされていない。
【００４７】
時刻９４において、Ｖ＿ＯＵＴは１／３（Ｖ＿ＢＡＴＴ）のレベルに達する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２，Ｖ＿２３）の状態の組合せは変化して、１／２Ａモードに対応するが、その理由は、Ｖ＿ＯＵＴが１／３（Ｖ＿ＢＡＴＴ）を上回るが、１／２（Ｖ＿ＢＡＴＴ）未満となるためである。なお、現在のモード、またはデコーダロジック回路９２の出力（図８）は、他のクロックサイクル毎に変化して次のモードの値をラッチする。１／２Ａモードにおいて、容量回路の動作により、Ｖ＿ＯＵＴが１／２Ｖ＿ＢＡＴＴのレベルへと上昇し続ける。
【００４８】
この例において、時刻９６において、Ｖ＿ＯＵＴは、１／２（Ｖ＿ＢＡＴＴ）のレベルに達する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２およびＶ＿２３）の状態の組合せは変化して、２／３モードに対応するが、その理由は、Ｖ＿ＯＵＴが１／２（Ｖ＿ＢＡＴＴ）を上回るが、２／３（Ｖ＿ＢＡＴＴ）未満となるためである。２／３モードにおいて、容量回路の動作により、Ｖ＿ＯＵＴは、２／３Ｖ＿ＢＡＴＴのレベルへと上昇し続ける。しかしながら、時刻９８において、Ｖ＿ＯＵＴはＶ＿ＲＥＦに達する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２およびＶ＿２３）の状態の組合せは変化して、１／２Ｂモードに対応する。１／２Ｂモードにおいて、容量回路の動作により、Ｖ＿ＯＵＴは、１／２（Ｖ＿ＢＡＴＴ）のレベルへと下がる。しかしながら、時刻１００において、Ｖ＿ＯＵＴはＶ＿ＲＥＦと再び交差する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２およびＶ＿２３）の状態の組合せは変化して２／３モードに対応し、時刻１０３において、Ｖ＿ＯＵＴは２／３（Ｖ＿ＢＡＴＴ）のレベルへと再び上昇し始める。したがって、Ｖ＿ＯＵＴがＶ＿ＲＥＦに一旦達すると、Ｖ＿ＯＵＴは、それが２／３モード構成へと上昇するときにはＶ＿ＲＥＦと交差し、それが１／２Ｂモード構成へと下がるときには、Ｖ＿ＲＥＦへと交差するように、Ｖ＿ＲＥＦと交互に交差する。時刻９８と時刻１０２との間において、平均的に、Ｖ＿ＯＵＴはＶ＿ＲＥＦにほぼ等しい電圧に維持される。Ｖ＿ＲＥＦからのＶ＿ＯＵＴのばらつきまたは偏差は、容量２８（図１）のような電圧コンバータ１０の出力におけるフィルタ回路を含むことによって最小化され得る。
【００４９】
図９に示された例において、時刻１０４において、Ｖ＿ＲＥＦは１／３（Ｖ＿ＢＡＴＴ）と１／２（Ｖ＿ＢＡＴＴ）の間の新しいレベルへと変化する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２およびＶ＿２３）の状態の組合せは変化して、１／３モードに対応する。１／３モードにおいて、容量回路の動作により、Ｖ＿ＯＵＴが１／３（Ｖ＿ＢＡＴＴ）のレベルへと下がる。しかしながら、時刻１０６において、Ｖ＿ＯＵＴはＶ＿ＲＥＦに達する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２およびＶ＿２３）の状態の組合せは変化して、１／２Ａモードに対応する。１／２Ａモードにおいて、容量回路の動作により、Ｖ＿ＯＵＴが１／２（Ｖ＿ＢＡＴＴ）のレベルへと上昇させる。しかしながら、時刻１０８において、Ｖ＿ＯＵＴはＶ＿ＲＥＦと再び交差する。応じて、比較信号３０（Ｖ＿ＵＤ，Ｖ＿１３，Ｖ＿１２およびＶ＿２３）の状態の組合せは変化して１／３モードに対応し、Ｖ＿ＯＵＴは１／３（Ｖ＿ＢＡＴＴ）のレベルへと再び低下する。すなわち、Ｖ＿ＯＵＴが新しいＶ＿ＲＥＦレベルに一旦達すると、Ｖ＿ＯＵＴは、交互に、１／２モード構成に向けて上昇するときにＶ＿ＲＥＦと交差し、１／３モード構成へと低下するときにＶ＿ＲＥＦと交差する。ほぼ時刻１０６の後において、平均的に、Ｖ＿ＯＵＴは新しいＶ＿ＲＥＦにほぼ等しい電圧に維持される。
【００５０】
図１０に示されるように、図９に示された例に関する上記の方法が次のように一般化されあるいは要約される。ブロック１１０および１１２により示されるように、上記のモード構成のいずれか（たとえば、１／３モード、１／２Ａモード、１／２Ｂモードおよび２／３モード）において、スイッチマトリクス１６（図１）は連続的に容量回路をそのモードの第１のフェーズ構成と第２のフェーズ構成との間で切換える。このフェーズの切換は、クロック信号に応答して行なわれ、第１のフェーズ構成は、各々のクロックサイクルの一方の１／２の間に生じ、第２のフェーズ構成は、各々のクロックサイクルの他の１／２の間に生じる。このフェーズ切換は、モード切換と並行して行なわれる。ブロック１１４および１１６によって示されるように、比較器回路１８（図１）は、出力電圧信号（Ｖ＿ＯＵＴ）を、参照信号（Ｖ＿ＲＥＦ）と比較して比較信号３０を生成する。比較信号は、出力電圧信号と参照電圧信号とのうちのどちらが他よりも強度において大きいかを示す方向比較信号を含む。制御ロジック回路２０は、そのモードを、ブロック１１８によって示されるように、Ｖ＿ＯＵＴがＶ＿ＲＥＦ未満である場合には、より高い出力電圧に対応するモードへと切換える。制御ロジック回路２０は、そのモードを、ブロック１２０によって示されるように、Ｖ＿ＯＵＴがＶ＿ＲＥＦより大きい場合には、より低い出力電圧に対応するモードへと切換える。例示的な実施の形態において、バッテリ電圧に対して相対的に固定されたレベルを有する３つのモードが本質的に必要である。３つのモードとは、すなわち、Ｖ＿ＯＵＴがバッテリ電圧の１／３である電圧レベルへと駆動される１／３モード、Ｖ＿ＯＵＴがバッテリ電圧の１／２である電圧レベルへと駆動される１／２モード、およびＶ＿ＯＵＴがバッテリ電圧の２／３である電圧レベルへと駆動される２／３モードである。これらのモードのうちの２つの間で切換わることにより、制御ロジック回路２０は、Ｖ＿ＲＥＦが２つのモードに対応する電圧の間にあるときに、Ｖ＿ＯＵＴの平均値をＶ＿ＲＥＦにほぼ等しくさせる。例示的な実施の形態において３つのモードが存在するが、他の実施の形態において、より多い、あるいはより少ないモードがあってもよい。同様に、例示的な実施の形態において、Ｖ＿ＯＵＴがバッテリ電圧へと駆動されるモードおよびＶ＿ＯＵＴが接地へと駆動されるモードは存在しないが、他の実施の形態ではそのようなモードも含まれ得る。
【００５１】
発明のさまざまな実施の形態が説明されてきたが、当業者にとっては、より多くの実施の形態および実現例がこの発明の範囲内で可能であることが明らかであるであろう。したがって、発明は、次に続く特許請求の範囲に照らして制限されるものではない。
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図１】
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【図７】
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【図８】
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【図９】
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【図１０】
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