(57)【特許請求の範囲】
【請求項１】
パルス信号であり、アクティブ期間及びアクティブサイクルを満たす第１のアクティブ信号及びパルス信号である第２のアクティブ信号が入力され、内部アクティブ信号を生成するアクティブ信号生成回路であって、
第１の遅延素子を有し、
前記第１及び第２のアクティブ信号の両方がアクティブ期間となる遅い方の前方エッジのタイミングに基づき内部アクティブ信号を活性化し、
前記第１のアクティブ信号の後方エッジのタイミングが前記第２のアクティブ信号の後方エッジのタイミングより早い場合は、前記第１のアクティブ信号の後方エッジのタイミングに基づき前記内部アクティブ信号を非活性化にし、
前記第１のアクティブ信号の後方エッジのタイミングが前記第２のアクティブ信号の後方エッジのタイミングより遅い場合は、前記第１及び第２のアクティブ信号の両方がアクティブ期間となる遅い方の前方エッジのタイミングから、前記第１の遅延素子の遅延時間に基づく所定の遅延時間の後に前記内部アクティブ信号を非活性化にすることを特徴とするアクティブ信号生成回路。
【請求項２】
さらに、第２の遅延素子を有し、
前記第１及び第２のアクティブ信号の前方エッジのタイミングから前記第１のアクティブ信号の後方エッジのタイミングまでの時間が前記第２の遅延素子の遅延時間に基づく時間より長い場合は、前記第１及び第２のアクティブ信号の前方エッジのタイミングから前記第２の遅延素子の遅延時間に基づく所定の遅延時間の後に前記内部アクティブ信号を活性化し、
前記第１及び第２のアクティブ信号の前方エッジのタイミングから前記第１のアクティブ信号の後方エッジのタイミングまでの時間が前記第２の遅延素子の遅延時間に基づく時間より短い場合は、前記内部アクティブ信号を非活性のままとすることを特徴とする請求項１記載のアクティブ信号生成回路。
【請求項３】
前記内部アクティブ信号が活性化されている場合、前記内部アクティブ信号のアクティブサイクルが終了する前に、前記第１及び第２のアクティブ信号の両方がアクティブになった遅い方の前方エッジが入力されても、前記内部アクティブ信号の次のアクティブサイクルを開始せず、
前記内部アクティブ信号のアクティブサイクルの終了時に、前記第１又は第２のアクティブ信号が活性化されていても、前記内部アクティブ信号の次のアクティブサイクルを開始しないことを特徴とする請求項１又は２記載のアクティブ信号生成回路。
【請求項４】
前記内部アクティブ信号のアクティブサイクルの開始時にパワーオン信号が非活性化されている場合には、前記内部アクティブ信号のアクティブサイクルを開始せず、
前記内部アクティブ信号のアクティブサイクルの開始時に前記パワーオン信号が活性化されている場合には、前記内部アクティブ信号のアクティブサイクルを開始し、
前記内部アクティブ信号のアクティブサイクルの終了前に前記パワーオン信号が活性化の状態から非活性化の状態に変化しても、前記内部アクティブ信号のアクティブサイクルが終了するまでは、前記内部アクティブ信号の活性化の状態を維持することを特徴とする請求項１〜３のいずれか１項に記載のアクティブ信号生成回路。
【請求項５】
さらに、前記第１のアクティブ信号、前記第２のアクティブ信号及び第３のアクティブ信号がすべて活性化の状態であるときに第４のアクティブ信号を出力する論理回路と、
前記論理回路が第４のアクティブ信号を出力すると、前記論理回路が出力する第４のアクティブ信号のアクティブパルス幅を伸張するパルス幅伸張回路とを有することを特徴とする請求項１〜３のいずれか１項に記載のアクティブ信号生成回路。
【請求項６】
請求項２記載のアクティブ信号生成回路と、
プレート線に接続された強誘電体容量とを有する不揮発性記憶素子とを有し、
前記第２の遅延素子の遅延時間は、前記第１又は第２のアクティブ信号が入力されてから前記プレート線が動作を開始するまでの遅延時間に基づく時間に設定されていることを特徴とする半導体記憶装置。
【請求項７】
前記第１の遅延素子の遅延時間は、前記第１又は第２のアクティブ信号が入力されてから前記プレート線を立ち上げ、センスアンプで前記不揮発性記憶素子のデータをラッチし、前記プレート線を立ち下げ、前記不揮発性記憶素子にデータを再書き込みする時間に基づき設定されることを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブ信号生成回路及び半導体記憶装置に関する。
【背景技術】
【０００２】
容量セル型の強誘電体メモリでは、自発分極で不揮発性データを保持している。容量セルに電圧をかけることにより、分極反転がない場合は小電荷が読み出され、分極反転がある場合は大電荷が読み出される。その読み出しは、データ破壊読み出しであるため、読み出したデータを直後に容量セルに再書き込みする。強誘電体メモリをシステムとして用いる場合、電源立ち上がり時や電源オフ時の内部の信号、又はシステムのリセット信号は、基本的に非同期であるため、いかにしてこれらの信号が同期のサイクルを満たすようにしてデータ破壊を防ぐかが課題となっている。
【０００３】
また、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、正常電圧または正常電圧から低電圧に下降する時、一定レベルまではハイレベルを維持するリセット信号を出力するリセット部、及びリセット信号及び電源電圧の変化を感知して不揮発性メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路を備える不揮発性強誘電体メモリチップの低電圧感知手段が知られている（例えば、特許文献１参照）。
【０００４】
また、第１の電圧を検知し、第１の信号を出力する第１の電圧検知回路を有し、電源電圧が第１の電圧以下のとき、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止するパワーオン・オフリセット回路が知られている（例えば、特許文献２参照）。
【０００５】
また、メモリ装置に電源を供給するための電源供給部と、電源供給部の電源レベルを検出して電源がオフ状態の場合にこれに従う検出信号を発生する電源検出回路と、内部チップイネーブル信号発生回路とを備える強誘電体メモリ装置が知られている（例えば、特許文献３参照）。
【０００６】
また、複数の不揮発性メモリセルを有するデータ記憶ブロックを備え、このデータ記憶ブロック内の各不揮発性メモリセルの消去を行ってから、これらの不揮発性メモリセルへの書き込みを行う不揮発性半導体記憶装置が知られている（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−９５１３６号公報
【特許文献２】特開２００６−１９１６５５号公報
【特許文献３】特開２００６−１９０４６０号公報
【特許文献４】特開平１０−３４０５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、アクティブサイクルの規定を満たす内部アクティブ信号を生成することができるアクティブ信号生成回路及び半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
アクティブ信号生成回路は、パルス信号であり、アクティブ期間及びアクティブサイクルを満たす第１のアクティブ信号及びパルス信号である第２のアクティブ信号が入力され、内部アクティブ信号を生成するアクティブ信号生成回路であって、第１の遅延素子を有し、前記第１及び第２のアクティブ信号の両方がアクティブ期間となる遅い方の前方エッジのタイミングに基づき内部アクティブ信号を活性化し、前記第１のアクティブ信号の後方エッジのタイミングが前記第２のアクティブ信号の後方エッジのタイミングより早い場合は、前記第１のアクティブ信号の後方エッジのタイミングに基づき前記内部アクティブ信号を非活性化にし、前記第１のアクティブ信号の後方エッジのタイミングが前記第２のアクティブ信号の後方エッジのタイミングより遅い場合は、前記第１及び第２のアクティブ信号の両方がアクティブ期間となる遅い方の前方エッジのタイミングから、前記第１の遅延素子の遅延時間に基づく所定の遅延時間の後に前記内部アクティブ信号を非活性化にする。
【発明の効果】
【００１０】
アクティブサイクルの規定を満たす内部アクティブ信号を生成し、内部アクティブ信号に基づく適切な動作を保証することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態による半導体記憶装置の構成例を示す図である。
【図２】図１のメモリセルアレイ内の強誘電体メモリセル及びセンスアンプの構成例を示す回路図である。
【図３】図２の回路の読み出し動作の電圧波形例を示す図である。
【図４】図２の強誘電体容量のヒステリシス特性を示す図である。
【図５】通常のチップセレクト信号と電源電圧の立ち下げの規定を示す図である。
【図６】本実施形態によるチップセレクト信号と電源電圧の立ち下げの規定を示す図である。
【図７】本実施形態によるチップセレクト信号と電源電圧の立ち下げの規定を示す図である。
【図８】アクティブ信号生成回路の構成例を示す回路図である。
【図９】図９（Ａ）〜（Ｄ）は図８のアクティブ信号生成回路の動作例を示す波形図である。
【図１０】図１０（Ａ）〜（Ｄ）はチップセレクト信号のパルス幅に応じた信号例を示す波形図である。
【図１１】図１１（Ａ）〜（Ｃ）はアクティブ信号のアクティブサイクルに応じた信号例を示す波形図である。
【図１２】パワーオン信号に応じたアクティブ信号を示す図である。
【図１３】図１０（Ａ）〜（Ｄ）、図１１（Ａ）〜（Ｃ）及び図１２の信号を生成するためのアクティブ信号生成回路の構成例を示す回路図である。
【図１４】図１３のアクティブ信号生成回路と同等の機能を有するアクティブ信号生成回路の他の構成例を示す回路図である。
【図１５】図１５（Ａ）及び（Ｂ）は図１４のパルス幅伸張回路の構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
図１は、実施形態による半導体記憶装置の構成例を示す図である。半導体記憶装置は、例えば強誘電体記憶装置である。インバータ１０８は、ライトイネーブル信号／ＷＥの論理反転信号を内部ライトイネーブル信号ｉｎｔＷＥとして入出力バッファ１０６及び１０７に出力する。否定論理和（ＮＯＲ）回路１０９は、内部ライトイネーブル信号ｉｎｔＷＥとアウトプットイネーブル信号／ＯＥとの否定論理和信号を内部アウトプットイネーブル信号ｉｎｔＯＥとして入出力バッファ１０６及び１０７に出力する。否定論理積（ＮＡＮＤ）回路１１０は、ライトイネーブル信号／ＷＥとアウトプットイネーブル信号／ＯＥとの否定論理積信号を出力する。否定論理積回路１１１は、負論理である下位バイトマスク信号／ＬＢと負論理である上位バイトマスク信号／ＵＢとの否定論理積信号を出力する。論理積（ＡＮＤ）回路１１２は、否定論理積回路１１０の出力信号と第１のチップセレクト信号／ＣＳ１の論理反転信号との論理積信号を出力する。論理積回路１１３は、論理積回路１１２の出力信号と否定論理積回路１１１の出力信号との論理積信号を出力する。論理積回路１１４は、論理積回路１１３の出力信号と第２のチップセレクト信号ＣＳ２との論理積信号をアドレスラッチ１０１及び入出力バッファ１０６，１０７に出力する。否定論理和（ＮＯＲ）回路１１５は、論理積回路１１３の出力信号の論理反転信号と下位バイトマスク信号／ＬＢとの否定論理和信号を下位バイト入出力バッファ１０６に出力する。否定論理和回路１１６は、論理積回路１１３の出力信号の論理反転信号と上位バイトマスク信号／ＵＢとの否定論理和信号を上位バイト入出力バッファ１０７に出力する。
【００１３】
アドレスラッチ１０１は、アドレスＡ０〜Ａ１７をラッチし、ローデコーダ１０２及びコラムデコーダ１０４に出力する。アドレスＡ０〜Ａ１７は、ローアドレス及びコラムアドレスを含む。下位バイト入出力バッファ１０６は、外部に対して下位バイトデータＤＴ１〜ＤＴ８を入出力する。上位バイト入出力バッファ１０７は、外部に対して上位バイトデータＤＴ９〜ＤＴ１６を入出力する。具体的には、入出力バッファ１０６及び１０７は、メモリセルアレイ１０３に書き込むためのデータＤＴ１〜ＤＴ１６を入力したり、メモリセルアレイ１０３から読み出したデータＤＴ１〜ＤＴ１６を出力する。
【００１４】
メモリセルアレイ１０３は、２次元行列状に配列された複数の強誘電体メモリセルを有し、各アドレスのデータを記憶する。各強誘電体メモリセルは、ワード線及びビット線の選択により特定される。ローデコーダ１０２は、ローアドレスに応じたワード線及びプレート線を選択する。コラムデコーダ１０４は、コラムアドレスに応じたビット線を選択する。センスアンプ１０５は、入出力バッファ１０６，１０７から入力したデータを増幅し、コラムデコーダ１０４を介してメモリセルアレイ１０３に出力する。ライトコマンドが入力されると、メモリセルアレイ１０３では、選択されたワード線及びビット線の強誘電体メモリセルにデータが書き込まれる。また、リードコマンドが入力されると、メモリセルアレイ１０３では、選択されたワード線及びビット線の強誘電体メモリセル１０３からデータが読み出される。センスアンプ１０５は、読み出されたデータを増幅し、入出力バッファ１０６及び１０７に出力する。
【００１５】
図２は、図１のメモリセルアレイ１０３内の強誘電体メモリセル及びセンスアンプ１０５の構成例を示す回路図である。強誘電体メモリセルは、ｎチャネル電界効果トランジスタ２０１ａ，２０１ｂ及び強誘電体容量２０２ａ，２０２ｂを有する不揮発性記憶素子である。ｎチャネル電界効果トランジスタ２０１ａは、ドレインがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続され、ソースがノードｎ１に接続される。強誘電体容量２０２ａは、ノードｎ１及びプレート線ＰＬ間に接続される。ｎチャネル電界効果トランジスタ２０１ｂは、ドレインがビット線／ＢＬに接続され、ゲートがワード線ＷＬに接続され、ソースがノードｎ０に接続される。強誘電体容量２０２ｂは、ノードｎ０及びプレート線ＰＬ間に接続される。
【００１６】
センスアンプ１０５は、ｐチャネル電界効果トランジスタ２０５〜２０７、ｎチャネル電界効果トランジスタ２０４ａ，２０４ｂ，２０８〜２１０を有する。センスアンプアクティブ信号／ＳＡはｐチャネル電界効果トランジスタ２０５のゲートに入力され、センスアンプアクティブ信号ＳＡはｎチャネル電界効果トランジスタ２１０のゲートに入力される。ｎチャネル電界効果トランジスタ２０４ａは、ゲートがプリチャージ信号ＰＣのノードに接続され、ドレインがビット線ＢＬに接続される。ｎチャネル電界効果トランジスタ２０４ｂは、ゲートがプリチャージ信号ＰＣのノードに接続され、ドレインがビット線／ＢＬに接続される。
【００１７】
図３は図２の回路の読み出し動作の電圧波形例を示す図であり、図４は図２の強誘電体容量２０２ａ，２０２ｂのヒステリシス特性を示す図である。図４において、横軸は印加電圧であり、縦軸は分極量であり、分極量＋Ｐｒ及び−Ｐｒは残留分極量であり、電圧＋Ｖｃ及び−Ｖｃは抗電圧であり、電圧＋Ｖｓ及び−Ｖｓは飽和電圧である。強誘電体容量２０２ａ，２０２ｂは、ポイント４０１〜４０６を通過するヒステリシス特性を有する。例えば、強誘電体容量２０２ａはポイント４０１に対応するデータ「１」を記憶し、強誘電体容量２０２ｂはポイント４０４に対応するデータ「０」を記憶する。
【００１８】
まず、時刻ｔ０の前では、ワード線ＷＬ及びプレート線ＰＬがローレベルである。強誘電体容量２０２ａ及び２０２ｂは、それぞれ、ビット線ＢＬ及び／ＢＬから切り離される。センスアンプアクティブ信号ＳＡはローレベルであり、センスアンプアクティブ信号／ＳＡはハイレベルであり、トランジスタ２０５及び２１０はオフし、センスアンプ１０５は非活性化される。プリチャージ信号ＰＣがハイレベルであり、トランジスタ２０４ａ及び２０４ｂがオンし、ビット線ＢＬ及び／ＢＬがローレベルにプリチャージされる。
【００１９】
次に、時刻ｔ０の後、プリチャージ信号ＰＣがローレベルになり、トランジスタ２０４ａ及び２０４ｂがオフし、プリチャージが終了する。
【００２０】
次に、時刻ｔ１では、ワード線ＷＬがハイレベルになり、トランジスタ２０１ａ及び２０１ｂがオンする。
【００２１】
次に、時刻ｔ２では、プレート線ＰＬがハイレベルになる。すると、強誘電体容量２０２ａは分極反転があるためにビット線ＢＬに高電圧を出力し、強誘電体容量２０２ｂは分極反転がないためにビット線／ＢＬに低電圧を出力する。この読み出し動作により、図４のヒステリシス特性に示すように、強誘電体容量２０２ａ及び２０２ｂの記憶データが破壊されてしまう。そこで、以後、強誘電体容量２０２ａ及び２０２ｂにデータの再書き込みを行う。
【００２２】
時刻ｔ３では、センスアンプアクティブ信号ＳＡがハイレベルになり、センスアンプアクティブ信号／ＳＡがローレベルになる。すると、トランジスタ２０５及び２１０がオンし、センスアンプ１０５が活性化する。センスアンプ１０５は、ビット線ＢＬの高電圧をハイレベルに増幅し、ビット線／ＢＬの低電圧をローレベルに増幅する。ビット線ＢＬ及び／ＢＬは、相補の信号に増幅される。この増幅されたビット線ＢＬ及び／ＢＬのデータが読み出しデータとして外部に出力される。
【００２３】
次に、時刻ｔ４では、ビット線／ＢＬの電圧を基準にしてプレート線ＰＬに正電圧が印加されるので、強誘電体容量２０２ｂにデータ「０」が再書き込みされる。
【００２４】
次に、時刻ｔ５では、プレート線ＰＬがローレベルになる。
次に、時刻ｔ６では、ビット線ＢＬの電圧を基準にしてプレート線ＰＬに負電圧が印加されるので、強誘電体容量２０２ａにデータ「１」が再書き込みされる。
【００２５】
次に、時刻ｔ７では、センスアンプアクティブ信号ＳＡがローレベルになり、センスアンプアクティブ信号／ＳＡがハイレベルになり、プリチャージ信号ＰＣがハイレベルになる。ビット線ＢＬ及び／ＢＬは、ローレベル電位にプリチャージされる。
【００２６】
次に、時刻ｔ８では、ワード線ＷＬがローレベルになり、トランジスタ２０１ａ及び２０１ｂがオフする。
【００２７】
以上のように、強誘電体メモリセルの読み出し動作は、データ破壊読み出しであるため、読み出し動作の後に、データの再書き込みを行う必要がある。したがって、データの読み出し動作の途中で、図１のチップセレクト信号／ＣＳ１又はＣＳ２が非活性化され、データ破壊読み出しの後に、再書き込みが行われない状態は避けなければならない。
【００２８】
図５は、通常のチップセレクト信号／ＣＳ１，ＣＳ２と電源電圧Ｖｄｄの立ち下げの規定を示す図である。第１のチップセレクト信号／ＣＳ１はアクティブサイクルＴｃ１を満たし、第２のチップセレクト信号ＣＳ２はアクティブサイクルＴｃ２を満たす必要がある。これを満たさないと、データの再書き込みが終了しないまま電源電圧Ｖｄｄが立ち下がって最低電源電圧Ｖｄｄｍより低くなった場合に、強誘電体容量２０２ａ及び２０２ｂに十分な電圧で書き込みが行われない状態となる。この場合は、データ破壊となる。なお、第１のチップセレクト信号／ＣＳ１は立ち下がりにより活性化され、第２のチップセレクト信号ＣＳ２は立ち上がりにより活性化され、内部回路を起動させれば、第１のチップセレクト信号／ＣＳ１はアクティブ期間Ｔａ１の規定を満たさない信号５０１、及び第２のチップセレクト信号ＣＳ２はアクティブ期間Ｔａ２の規定を満たさない信号５０２であっても、内部回路が処理を継続すれば、データ破壊を防止できる。
【００２９】
図６は、本実施形態によるチップセレクト信号／ＣＳ１，ＣＳ２と電源電圧Ｖｄｄの立ち下げの規定を示す図である。第１のチップセレクト信号／ＣＳ１は、高速サイクル化のため強制終了を可能にする。ただし、第１のチップセレクト信号／ＣＳ１は、アクティブ期間Ｔａ１及びアクティブサイクルＴｃ１を満たす必要がある。これを満たさないと、データの再書き込みが終了しないまま電源電圧Ｖｄｄが下がった場合に、強誘電体容量２０２ａ及び２０２ｂに十分な電圧で書き込みが行われない状態となる。この場合は、データ破壊となる。第２のチップセレクト信号ＣＳ２は、立ち上がりエッジをトリガとして、アクティブ期間Ｔａ１及びアクティブサイクルＴｃ１を満たす内部チップセレクト信号を生成する。したがって、第２のチップセレクト信号ＣＳ２がアクティブ期間Ｔａ２を満たさない信号６０２の場合には、アクティブ期間Ｔａ２を満たす内部チップセレクト信号を生成する。
【００３０】
環境変動があっても高速サイクル化するために、外部からのサイクル変動のほとんどない第１のチップセレクト信号／ＣＳ１の立ち下がりエッジから動作を開始し、立ち上がりエッジで動作を強制終了させる。ただし、第１のチップセレクト信号／ＣＳ１は、自走式でないため、ローレベル期間（アクティブ期間）とハイレベル期間（プリチャージ期間）のミニマム規定を設ける。第２のチップセレクト信号ＣＳ２についても、強制終了とすることもできるが、第２のチップセレクト信号ＣＳ２は非同期の自走式とすることで、強制終了の高速サイクル動作と、非同期の自走式を選択的に切り替えることで、データ破壊を起こさない動作を達成できる。半導体記憶装置は、その不揮発性を利用するシステムで用いられるため、第１のチップセレクト信号／ＣＳ１の制限及び電源のオン／オフの禁止制限を意図せず破った場合でも、データ破壊を防止する必要がある。
【００３１】
図７は、本実施形態の第１のチップセレクト信号／ＣＳ１でアクティブサイクルＴｃ１を開始し、第２のチップセレクト信号ＣＳ２を基にアクティブサイクルＴｃ２を終了する場合の電源電圧Ｖｄｄの立ち下げ規定を示す図である。システムリセットにより、第２のチップセレクト信号ＣＳ２がローレベルになった場合、第１のチップセレクト信号／ＣＳ１の立ち上がりエッジ７０１がアクティブ期間Ｔａ１を満たさなくても、第２のチップセレクト信号ＣＳ２のアクティブサイクルＴｃ２を満たすように、内部アクティブ信号を生成する。これにより、データ再書き込みの終了までは内部アクティブ信号は活性化の状態を維持するので、データ破壊が起こらない。なお、第２のチップセレクト信号ＣＳ２がローレベルにならず、第１のチップセレクト信号／ＣＳ１の単独の動作では、アクティブサイクルＴｃ１のミニマムサイクルでの高速動作が可能である。
【００３２】
第１のチップセレクト信号／ＣＳ１は第１のアクティブ信号であり、第２のチップセレクト信号ＣＳ２は第２のアクティブ信号である。アクティブ信号生成回路は、第１のアクティブ信号／ＣＳ１及び第２のアクティブ信号ＣＳ２の前方エッジのタイミングに基づき内部アクティブ信号を活性化する。また、アクティブ信号生成回路は、第１のアクティブ信号／ＣＳ１の後方エッジのタイミングが第２のアクティブ信号ＣＳ２の後方エッジのタイミングより早い場合は、第１のアクティブ信号／ＣＳ１の後方エッジのタイミングに基づき内部アクティブ信号を非活性化にする。また、アクティブ信号生成回路は、第１のアクティブ／ＣＳ１の後方エッジのタイミングが第２のアクティブ信号ＣＳ２の後方エッジのタイミングより遅い場合は、第１の遅延素子８１４，８１７，８２０（図８）の遅延時間に基づく所定の遅延時間の後に内部アクティブ信号を非活性化にする。
【００３３】
図８はアクティブ信号生成回路の構成例を示す回路図であり、図９（Ａ）〜（Ｄ）は図８のアクティブ信号生成回路の動作例を示す波形図である。アクティブ信号生成回路は、パルス信号である第１のチップセレクト信号／ＣＳ１及び第２のチップセレクト信号ＣＳ２を入力し、内部アクティブ信号ＡＣＴ、ワード線ＷＬの信号、プレート線ＰＬの信号及びセンスアンプアクティブ信号ＳＡを生成する。第１のチップセレクト信号／ＣＳ１は第１のアクティブ信号であり、第２のチップセレクト信号ＣＳ２は第２のアクティブ信号である。インバータ８０１は、第１のチップセレクト信号／ＣＳ１の論理反転信号を第１の内部チップセレクト信号ｉＣＳ１として出力する。論理積回路８０２は、第１の内部チップセレクト信号ｉＣＳ１と第２のチップセレクト信号ＣＳ２の論理積信号を第２の内部チップセレクト信号ｉＣＳ２として出力する。論理積回路８０３は、第１の内部チップセレクト信号ｉＣＳ１と第２の内部チップセレクト信号ｉＣＳ２の論理積信号Ｂ１を出力する。
【００３４】
インバータ８０４は、第１の内部チップセレクト信号ｉＣＳ１の論理反転信号を出力する。否定論理積回路８０５は、インバータ８０４の出力信号と第２の内部チップセレクト信号ｉＣＳ２との否定論理積信号を出力する。否定論理積回路８０７は、第１の内部チップセレクト信号ｉＣＳ１と第２の内部チップセレクト信号ｉＣＳ２との否定論理積信号を出力する。否定論理積回路８０６は、否定論理積回路８０５及び８０８の出力信号の否定論理積信号を出力する。否定論理積回路８０８は、否定論理積回路８０６及び８０７の出力信号の否定論理積信号を信号Ｂ２として出力する。
【００３５】
論理積回路８０９は、インバータ８２５の出力信号と信号Ｂ１との論理積信号を出力する。遅延素子８１０は、論理積回路８０９の出力信号を遅延した信号を出力する。論理積回路８１２は、遅延素子８１０の出力信号と論理積回路８０９の出力信号との論理積信号を出力する。論理積回路８１３は、インバータ８２５の出力信号と論理積回路８１２の出力信号との論理積信号を出力する。遅延素子８１４は、論理積回路８１３の出力信号を遅延した信号を出力する。論理和（ＯＲ）回路８１５は、遅延素子８１４の出力信号と論理積回路８１２の出力信号との論理和信号を出力する。論理積回路８１６は、インバータ８２５の出力信号と論理和回路８１５の出力信号との論理積信号を出力する。遅延素子８１７は、論理積回路８１６の出力信号を遅延した信号を出力する。論理和回路８１８は、遅延素子８１７の出力信号と論理和回路８１５の出力信号との論理和信号を出力する。論理積回路８１９は、インバータ８２５の出力信号と論理和回路８１８の出力信号との論理積信号を出力する。遅延素子８２０は、論理積回路８１９の出力信号を遅延した信号を出力する。論理和回路８２１は、遅延素子８２０の出力信号と論理和回路８１８の出力信号との論理和信号を出力する。
【００３６】
遅延素子８２２は、論理和回路８２１の出力信号を遅延した信号を出力する。インバータ８２３は、論理和回路８２１の出力信号の論理反転信号を出力する。論理積回路８２４は、遅延素子８２２の出力信号とインバータ８２３の出力信号との論理積信号を出力する。インバータ８２５は、論理積回路８２４の出力信号の論理反転信号を出力する。
【００３７】
インバータ８２６は、論理積回路８１２の出力信号の論理反転信号を出力する。インバータ８２７は、論理和回路８１５の出力信号の論理反転信号を出力する。インバータ８２８は、論理和回路８１８の出力信号の論理反転信号を出力する。
【００３８】
論理積回路８２９は、論理和回路８２１の出力信号と信号Ｂ２との論理積信号を内部アクティブ信号ＡＣＴとして出力する。論理積回路８３０は、論理和回路８２１の出力信号とインバータ８２６の出力信号と信号Ｂ２との論理積信号をワード線ＷＬの信号として出力する。論理積回路８３１は、論理和回路８２１の出力信号とインバータ８２７の出力信号と信号Ｂ２との論理積信号をプレート線ＰＬの信号として出力する。論理積回路８３２は、論理和回路８２１の出力信号とインバータ８２８の出力信号と信号Ｂ２との論理積信号をセンスアンプアクティブ信号ＳＡとして出力する。これらの信号例を、後に図１０（Ａ）〜（Ｄ）を参照しながら説明する。
【００３９】
信号Ｂ１は、第１の内部チップセレクト信号ｉＣＳ１と第２の内部チップセレクト信号ｉＣＳ２との論理積信号である。第２の遅延素子８１０は、図９（Ａ）のような短パルスの信号Ｂ１を消去するパルス幅圧縮回路である。そのため、内部アクティブ信号ＡＣＴの立ち上がりエッジは、内部チップセレクト信号ｉＣＳ１及びｉＣＳ２の立ち上がりエッジに対して遅延が生じる。
【００４０】
遅延素子８１４、８１７及び８２０は第１の遅延素子であり、遅延素子８１０は第２の遅延素子である。第２の遅延素子８１０の遅延時間は、第１のチップセレクト信号／ＣＳ１又は第２のチップセレクト信号ＣＳ２が入力されてから図２のプレート線ＰＬが動作を開始するまでの遅延時間に基づく時間に設定されている。
【００４１】
図９（Ｂ）〜（Ｄ）のように、アクティブ信号生成回路は、第１のチップセレクト信号／ＣＳ１及び第２のチップセレクト信号ＣＳ２の前方エッジのタイミングから第１のチップセレクト信号／ＣＳ１の後方エッジのタイミングまでの時間が第２の遅延素子８１０の遅延時間に基づく時間より長い場合は、第１のチップセレクト信号／ＣＳ１及び第２のチップセレクト信号ＣＳ２の前方エッジのタイミングから第２の遅延素子８１０の遅延時間に基づく所定の遅延時間の後に内部アクティブ信号ＡＣＴを活性化する。
【００４２】
また、図９（Ａ）のように、アクティブ信号生成回路は、第１のチップセレクト信号／ＣＳ１及び第２のチップセレクト信号ＣＳ２の前方エッジのタイミングから第１のチップセレクト信号／ＣＳ１の後方エッジのタイミングまでの時間が第２の遅延素子８１０の遅延時間に基づく時間より短い場合は、内部アクティブ信号ＡＣＴを非活性のままとする。
【００４３】
否定論理積回路８０５〜８０８は、ラッチ回路を構成し、信号Ｂ２を出力する。図９（Ａ）、（Ｂ）、（Ｄ）に示すように、第１の内部チップセレクト信号ｉＣＳ１が第２の内部チップセレクト信号ｉＣＳ２より先にローレベルになると、信号Ｂ２もローレベルになる。すなわち、第２の内部アクティブ信号ｉＣＳ２がハイレベルの期間に、第１の内部アクティブ信号ｉＣＳ１がローレベルに遷移すると、ラッチ回路はスルー状態であるため、信号Ｂ２は第１の内部チップセレクト信号ｉＣＳ１に従ってローレベルになる。信号Ｂ２がローレベルになると、論理積回路８２９〜８３２により、内部アクティブ信号ＡＣＴ、ワード線ＷＬの信号、プレート線ＰＬの信号及びセンスアンプアクティブ信号ＳＡがローレベルになり、強制終了となる。
【００４４】
図９（Ｃ）に示すように、第２の内部チップセレクト信号ｉＣＳ２が第１の内部チップセレクト信号ｉＣＳ１より先にローレベルに遷移すると、ラッチ回路は第１の内部チップセレクト信号ｉＣＳ１のハイレベルをラッチし、ハイレベルの信号Ｂ２を出力する。そして、インバータ８２５がローレベルを出力するまで、内部アクティブ信号ＡＣＴ、ワード線ＷＬの信号、プレート線ＰＬの信号及びセンスアンプアクティブ信号ＳＡはハイレベルを維持する。
【００４５】
第１の遅延素子８１４，８１７及び８２０は、それぞれパルス幅伸張回路である。遅延素子８２２、インバータ８２３及び論理積回路８２４は、パルス立ち下がりエッジの検出回路であり、立ち下がり時に正の短パルスを出力する。インバータ８２５は、この正の短パルスの論理反転信号を負の短パルスとして出力する。論理積回路８０９、８１３、８１６及び８１９は、インバータ８２５の出力信号を入力する。論理和回路８１５、８１８及び８２１は、各遅延素子８１４，８１７及び８２０の出力信号の和を出力し、内部アクティブ信号ＡＣＴの立ち下がりエッジのタイミングを決める。
【００４６】
図９（Ａ）は、第１の内部チップセレクト信号ｉＣＳ１が短いパルス幅の場合を示す。図９（Ｂ）は、第１の内部チップセレクト信号ｉＣＳ１の立ち下がりエッジにより内部アクティブ信号ＡＣＴが立ち下がる場合を示す。図９（Ｃ）は、第２の内部チップセレクト信号ｉＣＳ２の立ち下がりエッジの後、遅延時間後に内部アクティブ信号ＡＣＴが立ち下がる場合を示す。図９（Ｄ）は、内部チップセレクト信号ｉＣＳ１及びｉＣＳ２のハイレベル期間（アクテブ期間）が長すぎるため、規定のアクティブ期間後に、内部アクティブ信号ＡＣＴが強制的に立ち下がる場合を示す。
【００４７】
アクティブ信号生成回路は、第１のチップセレクト信号／ＣＳ１及び第２のチップセレクト信号ＣＳ２の前方エッジのタイミングに基づき内部アクティブ信号ＡＣＴを活性化する。
【００４８】
また、図９（Ｂ）に示すように、アクティブ信号生成回路は、第１のチップセレクト信号／ＣＳ１の後方エッジのタイミングが第２のチップセレクト信号ＣＳ２の後方エッジのタイミングより早い場合は、第１のチップセレクト信号／ＣＳ１の後方エッジのタイミングに基づき内部アクティブ信号ＡＣＴを非活性化にする。
【００４９】
また、図９（Ｃ）に示すように、アクティブ信号生成回路は、第１のチップセレクト信号／ＣＳ１の後方エッジのタイミングが第２のチップセレクト信号ＣＳ２の後方エッジのタイミングより遅い場合は、第１の遅延素子８１４，８１７，８２０の遅延時間に基づく所定の遅延時間の後に内部アクティブ信号ＡＣＴを非活性化にする。第１の遅延素子８１４，８１７，８２０の遅延時間は、第１のチップセレクト信号／ＣＳ１又は第２のチップセレクト信号ＣＳ２が入力されてから図２のプレート線ＰＬを立ち上げ、センスアンプ１０５でメモリセル（不揮発性記憶素子）のデータをラッチし、プレート線ＰＬを立ち下げ、メモリセル（不揮発性記憶素子）にデータを再書き込みする時間に基づき設定される。
【００５０】
図１０（Ａ）〜（Ｄ）は、チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅に応じた信号例を示す波形図である。
【００５１】
図１０（Ａ）は、チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が２０ｎｓ未満の場合を示す。チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が２０ｎｓ未満の場合には、ワード線ＷＬの信号がハイレベルになる。しかし、プレート線ＰＬの信号がハイレベルになる前に、第１の内部チップセレクト信号ｉＣＳ１がローレベルになるので、プレート線ＰＬの信号及びセンスアンプアクティブ信号ＳＡはハイレベルにならない。プレート線ＰＬがハイレベルにならないので、リードコマンドが入力されても、データ読み出しは行われず、データ破壊は起こらない。
【００５２】
図１０（Ｂ）は、チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が２０ｎｓ〜４０ｎｓの場合を示す。チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が２０ｎｓ〜４０ｎｓの場合には、ワード線ＷＬ及びプレート線ＰＬの信号がハイレベルになる。プレート線ＰＬがハイレベルの期間中に、第１の内部チップセレクト信号ｉＣＳ１がローレベルに遷移した場合には、アクティブ期間までは、内部アクティブ信号ＳＡ、ワード線ＷＬ及びプレート線ＰＬ、センスアンプアクティブ信号ＳＡのハイレベルを維持する。これにより、データの読み出し及びデータの再書き込みが適切に行われ、データ破壊は生じない。
【００５３】
図１０（Ｃ）は、チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が４０ｎｓ〜１００ｎｓの場合を示す。チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が４０ｎｓ〜１００ｎｓの場合には、ワード線ＷＬ及びプレート線ＰＬの信号、センスアンプアクティブ信号ＳＡはハイレベルになる。プレート線ＰＬのハイレベル期間が終了した後に、第１のチップセレクト信号／ＣＳ１がハイレベルになると、上段のワード線ＷＬの信号のように、第１のチップセレクト信号／ＣＳ１の立ち上がりエッジに応じてワード線ＷＬの信号は立ち下がる。また、プレート線ＰＬのハイレベル期間が終了した後に、第２のチップセレクト信号ＣＳ２がローレベルになると、下段のワード線ＷＬの信号のように、アクティブ期間の後に、ワード線ＷＬの信号は立ち下がる。これにより、データの読み出し及びデータの再書き込みが適切に行われ、データ破壊は生じない。
【００５４】
図１０（Ｄ）は、チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が１００ｎｓより長い場合を示す。チップセレクト信号／ＣＳ１及びＣＳ２のパルス幅が１００ｎｓより長い場合には、ワード線ＷＬ及びプレート線ＰＬの信号、センスアンプアクティブ信号ＳＡはハイレベルになり、アクティブ期間の後に、内部アクティブ信号ＡＣＴ及びワード線ＷＬの信号を立ち下げる。これにより、データの読み出し及びデータの再書き込みが適切に行われ、データ破壊は生じない。
【００５５】
図１１（Ａ）〜（Ｃ）は、アクティブ信号ＡＣＴ２のアクティブサイクルに応じた信号例を示す波形図である。規定のアクティブサイクルより短い間隔で、次のアクティブ信号ＡＣＴ２が活性化された場合には、その活性化を無視することにより、データ破壊を防止する。アクティブ信号ＡＣＴ２は、図１３に示すように、第１のチップセレクト信号ＣＳ１、正論理である上位バイトマスク信号ＵＢ、正論理である下位バイトマスク信号ＬＢ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ及び第２のチップセレクト信号ＣＳ２の論理積の信号である。なお、これらの信号は、すべて正論理の信号である。内部アクティブ信号ＡＣＴは、図８の内部アクティブ信号ＡＣＴに対応する。
【００５６】
図１１（Ａ）では、アクティブ信号ＡＣＴ２の１個目のアクティブパルスのパルス幅が短いので、規定のアクティブ期間を満たすように内部アクティブ信号ＡＣＴを生成する。内部アクティブ信号ＡＣＴがハイレベルの期間中に、アクティブ信号ＡＣＴ２の２個目のアクティブパルスが発生する。すなわち、アクティブ信号ＡＣＴ２の１個目のアクティブパルスと２個目のアクティブパルスの間隔が規定のアクティブサイクルより短いことを意味する。この場合には、内部アクティブ信号ＡＣＴを基に、アクティブ信号ＡＣＴ２の１個目のアクティブパルスを残し、２個目のアクティブパルスを無視したアクティブ信号ＡＣＴ２ａを生成する。これにより、規定のアクティブサイクルを満たしたアクティブ信号ＡＣＴ２ａを生成することができる。
【００５７】
図１１（Ｂ）では、アクティブ信号ＡＣＴ２の１個目のアクティブパルスのパルス幅が短く、２個目のアクティブパルスの立ち下がりが内部アクティブ信号ＡＣＴの立ち下がりの後に発生する。この場合も、内部アクティブ信号ＡＣＴを基に、アクティブ信号ＡＣＴ２の１個目のアクティブパルスを残し、２個目のアクティブパルスを無視したアクティブ信号ＡＣＴ２ａを生成する。これにより、規定のアクティブサイクルを満たしたアクティブ信号ＡＣＴ２ａを生成することができる。
【００５８】
図１１（Ｃ）では、アクティブ信号ＡＣＴ２の１個目のアクティブパルスのパルス幅が短く、内部アクティブ信号ＡＣＴの立ち下がりからアクティブ信号ＡＣＴ２の２個目のアクティブパルスの立ち下がりまでの期間がアクティブ期間より長い。この場合、２個目のアクティブサイクルを起動することも可能であるが、図１１（Ａ）及び（Ｂ）と同様に、内部アクティブ信号ＡＣＴを基に、アクティブ信号ＡＣＴ２の１個目のアクティブパルスを残し、２個目のアクティブパルスを無視したアクティブ信号ＡＣＴ２ａを生成する。これにより、規定のアクティブサイクルを満たしたアクティブ信号ＡＣＴ２ａを生成することができる。
【００５９】
図１１（Ａ）〜（Ｃ）の信号波形は、Ｄ型ラッチでアクティブ信号ＡＣＴ２の立ち上がり時点の内部アクティブ信号ＡＣＴをラッチすることで実現することができる。
【００６０】
内部アクティブ信号ＡＣＴが活性化されている場合、内部アクティブ信号ＡＣＴのアクティブサイクルが終了する前に、第１のチップセレクト信号／ＣＳ１又は第２のチップセレクト信号ＣＳ２の活性化エッジが入力されても、内部アクティブ信号ＡＣＴの次のアクティブサイクルを開始しない。
【００６１】
また、内部アクティブ信号ＡＣＴのアクティブサイクルの終了時に、第１のチップセレクト信号／ＣＳ１又は第２のチップセレクト信号ＣＳ２が活性化されていても、内部アクティブ信号ＡＣＴの次のアクティブサイクルを開始しない。
【００６２】
図１２は、パワーオン信号ＰＯＮに応じたアクティブ信号ＡＣＴを示す図である。パワーオン信号ＰＯＮは、電源投入により電源電圧Ｖｄｄが立ち上がるとハイレベルになり、電源切断により電源電圧Ｖｄｄが立ち下がるとローレベルになる。ラッチ回路は、チップセレクト信号／ＣＳ１又はＣＳ２の活性化エッジに同期して、パワーオン信号ＰＯＮをラッチし、そのラッチしたパワーオン信号ＰＯＮＱを出力する。パワーオン信号ＰＯＮＱがハイレベルであるときには、アクティブ信号ＡＣＴは、ハイレベルになり、電源電圧Ｖｄｄ及びパワーオン信号ＰＯＮが立ち下がったとしても、規定のアクティブ期間中はハイレベルを維持する。電源電圧Ｖｄｄの立ち下がり後に、アクティブ信号ＡＣＴがハイレベルである期間は５０ｎｓ位であるため、そのアクティブ期間中は正常なデータ再書き込みが行われ、データ破壊を防止することができる。これに対し、パワーオン信号ＰＯＮＱがローレベルであるときには、アクティブ信号ＡＣＴは、ローレベルのままである。
【００６３】
内部アクティブ信号ＡＣＴのアクティブサイクルの開始時にパワーオン信号ＰＯＮが非活性化されている場合には、内部アクティブ信号ＡＣＴのアクティブサイクルを開始しない。また、内部アクティブ信号ＡＣＴのアクティブサイクルの開始時にパワーオン信号ＰＯＮが活性化されている場合には、内部アクティブ信号ＡＣＴのアクティブサイクルを開始する。内部アクティブ信号ＡＣＴのアクティブサイクルの終了前にパワーオン信号ＰＯＮが活性化の状態から非活性化の状態に変化しても、内部アクティブ信号ＡＣＴのアクティブサイクルが終了するまでは、内部アクティブ信号ＡＣＴの活性化の状態を維持する。
【００６４】
図１３は、図１０（Ａ）〜（Ｄ）、図１１（Ａ）〜（Ｃ）及び図１２の信号を生成するためのアクティブ信号生成回路の構成例を示す回路図である。第１のチップセレクト信号ＣＳ１、上位バイトマスク信号ＵＢ、下位バイトマスク信号ＬＢ、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥ及び第２のチップセレクト信号ＣＳ２は、すべて正論理の信号である。
【００６５】
論理和回路１３０１は、上位バイトマスク信号ＵＢ及び下位バイトマスク信号ＬＢの論理和信号を出力する。論理和回路１３０２は、アウトプットイネーブル信号ＯＥ及びライトイネーブル信号ＷＥの論理和信号を出力する。論理積回路１３０３は、第１のチップセレクト信号ＣＳ１と、論理和回路１３０１の出力信号と、論理回路１３０２の出力信号との論理積信号をアクティブ信号ＡＣＴ１として出力する。複数のインバータ１３０５は、アクティブ信号ＡＣＴ１を遅延及び反転した信号を出力する。否定論理和回路１３０６は、複数のインバータ１３０５の出力信号とアクティブ信号ＡＣＴ１との否定論理和信号を出力する。Ｄ型ラッチ回路１３０４は、アクティブ信号ＡＣＴ１及び第２のチップセレクト信号ＣＳ２を入力し、ラッチした信号ＣＳ１Ｑを出力する。否定論理積回路１３０７は、インバータ１３０８の出力信号と、否定論理和回路１３０６の出力信号と、信号ＣＳ１Ｑとの否定論理積信号を出力する。論理積回路１３０９は、タイムアウト信号ｔＯＵＴと否定論理積回路１３０７の出力信号との論理積信号をリセット信号ｒｓｔとして出力する。
【００６６】
論理積回路１３１０は、アクティブ信号ＡＣＴ１と第２のチップセレクト信号ＣＳ２との論理積信号をアクティブ信号ＡＣＴ２として出力する。インバータ１３１１は、アクティブ信号ＡＣＴ２の論理反転信号を出力する。Ｄ型ラッチ回路１３１２は、アクティブ信号ＡＣＴ３及びインバータ１３１１の出力信号を入力し、ラッチした信号を出力する。インバータ１３１３は、Ｄ型ラッチ回路１３１２の出力信号の論理反転信号を出力する。論理積回路１３１４は、アクティブ信号ＡＣＴ２とインバータ１３１３の出力信号との論理積信号を出力する。インバータ１３１５は、論理積回路１３１４の出力信号を遅延及び反転した信号を出力する。論理積回路１３１６は、論理積回路１３１４の出力信号とインバータ１３１５の出力信号との論理積信号を出力する。論理積回路１３１７は、リセット信号ｒｓｔと論理積回路１３１６の出力信号との論理積信号を出力する。第１のパルス幅伸張回路１３１８ａは、リセット信号ｒｓｔを入力し、論理積回路１３１７の出力信号のパルス幅を伸張した信号を出力する。第２のパルス幅伸張回路１３１８ｂは、リセット信号ｒｓｔを入力し、第１のパルス幅伸張回路１３１８ａの出力信号のパルス幅を伸張した信号を出力する。第３のパルス幅伸張回路以降も、第１のパルス幅伸張回路１３１８ａ及び第２のパルス幅伸張回路１３１８ｂと同様に設けられ、複数種類のパルス幅のパルス信号を生成する。論理和回路１３１９は、論理積回路１３１７の出力信号と、複数のパルス幅伸張回路１３１８ａ，１３１８ｂ等の出力信号との論理和信号をアクティブ信号ＡＣＴ３として出力する。
【００６７】
インバータ１３２０は、アクティブ信号ＡＣＴ３の論理反転信号を出力する。Ｄ型ラッチ回路１３２１は、インバータ１３２０の出力信号及びパワーオン信号ＰＯＮを入力し、ラッチした信号ＰＯＮＱを出力する。パルス幅伸張回路１３１８は、第１のパルス幅伸張回路１３１８ａ及び第２のパルス幅伸張回路１３１８ｂ等の複数のパルス幅伸張回路を有し、複数のパルス信号を出力する。
【００６８】
論理積回路１３２２は、アクティブ信号ＡＣＴ３とパワーオン信号ＰＯＮＱとの論理積信号をアクティブ信号ＡＣＴ３ｆとして出力する。論理積回路１３２３は、パルス幅伸張回路１３１８の出力パルス信号とパワーオン信号ＰＯＮＱとの論理積信号をタイミング信号ｔＮとして出力する。論理積回路１３２４は、パルス幅伸張回路１３１８の他の出力パルス信号とパワーオン信号ＰＯＮＱとの論理積信号をプレート線信号ｔＰＬとして出力する。論理積回路１３２５は、パルス幅伸張回路１３１８のさらに他の出力パルス信号とパワーオン信号ＰＯＮＱとの論理積信号をタイムアウト信号ｔＯＵＴとして出力する。インバータ１３０８は、プレート線信号ｔＰＬの論理反転信号を出力する。
【００６９】
アクティブ信号ＡＣＴ１は、第１のチップセレクト信号ＣＳ１、上位バイトマスク信号ＵＢ、下位バイトマスク信号ＬＢ、アウトプットイネーブル信号ＯＥ及びライトイネーブル信号ＷＥの合成信号である。アクティブ信号ＡＣＴ２は、アクティブ信号ＡＣＴ１及び第２のチップセレクト信号ＣＳ２の合成信号である。
【００７０】
Ｄ型ラッチ回路１３０４は、チップセレクト信号ＣＳ１及びＣＳ２の立ち下がりの前後関係を示す信号ＣＳ１Ｑを出力する。信号ＣＳ１Ｑは、ハイレベルでチップセレクト信号ＣＳ２が先に立ち下がることを示す。否定論理和回路１３０６の出力信号は、アクティブ信号ＡＣＴ１の立ち下がりでハイレベルになる。リセット信号ｒｓｔは、パルス幅伸張回路１３１８ａ，１３１８ｂ等のリセット、すなわち強制終了のための信号である。否定論理積回路１３０７は、プレート線信号ｔＰＬがハイレベルの期間はローレベルである信号と、否定論理和回路１３０６の出力信号と、信号ＣＳ１Ｑとを入力とし、否定論理和回路１３０６の出力信号の伝播を、プレート線信号ｔＰＬがハイレベルの期間と信号ＣＳ１Ｑがハイレベルの期間にブロックする。さらに、論理積回路１３０９は、否定論理積回路１３０７の出力信号に対して、タイムアウト信号ｔＯＵＴでリセットされる信号をリセット信号ｒｓｔとして出力する。
【００７１】
Ｄ型ラッチ回路１３１２は、規定のアクティブ期間中に再度、アクティブを外部から指示された場合にブロックするためのものであり、アクティブ信号ＡＣＴ３でアクティブ信号ＡＣＴ２をラッチする。論理積回路１３１４は、アクティブ信号ＡＣＴ２の伝達を制御する。論理積回路１３１６は、論理積回路１３１４の出力信号の立ち上がりエッジで短パルスを発生する。パルス幅伸張回路１３１８ａ，１３１８ｂ等は、所定のパルス幅のタイミング信号を発生する。なお、パルス幅伸張回路１３１８ａ，１３１８ｂ等は、それぞれ、リセットのための論理積回路を設けて、短期間に全てのリセットが終了するようにする。
【００７２】
なお、パルス幅伸張回路１３１８（パルス幅伸張回路１３１８ａ，１３１８ｂを含む）の任意の途中段から信号を取り出し、論理積回路１３２２〜１３２５で必要なタイミングの複数パルス信号ＡＣＴ３ｆ，ｔＮ，ｔＰＬ，ｔＯＵＴを生成する。また、パルス幅伸張回路１３１８の信号は、パワーオン信号ＰＯＮＱとの論理積をとり、半導体記憶装置の各部へ供給することで電源電圧Ｖｄｄが所定電圧以上の時のみサイクル動作を行うようにする。
【００７３】
Ｄ型ラッチ回路１３２１は、パワーオン信号ＰＯＮをアクティブ信号ＡＣＴ３でラッチし、そのサイクル中はパワーオン信号ＰＯＮの状態変化に左右されず、１アクティブサイクル終了まで動作するようにする。また、アクティブ信号ＡＣＴ３のハイレベルの途中でパワーオン信号ＰＯＮがローレベルからハイレベルに変わっても、１アクティブサイクル分は半導体記憶装置の各部へパルス信号の変化を伝達するのを止めて、誤動作を防止する。
【００７４】
図１４は、図１３のアクティブ信号生成回路と同等の機能を有するアクティブ信号生成回路の他の構成例を示す回路図である。以下、図１４の回路が図１３の回路と異なる点を説明する。
【００７５】
複数のインバータ１４０１は、アクティブ信号ＡＣＴ２を遅延及び反転した信号を出力する。論理積回路１４０２は、アクティブ信号ＡＣＴ２と、インバータ１４０１の出力信号と、インバータ１４０４の出力信号と、パワーオン信号ＰＯＮとの論理積信号を出力する。パルス幅伸張回路１４０３は、リセット信号ｒｓｔを入力し、論理積回路１４０２の出力信号のパルス幅を伸張し、アクティブ信号ＡＣＴ３ｆ、タイミング信号ｔＮ、プレート線信号ｔＰＬ及びタイムアウト信号ｔＯＵＴを出力する。インバータ１４０４は、アクティブ信号ＡＣＴ３ｆの論理反転信号を出力する。論理積回路１４０２がパワーオン信号ＰＯＮを合成するため、パルス幅伸張回路１４０３の任意の途中段から信号ｔＮ，ｔＰＬ，ｔＯＵＴを取り出すことができ、図１３の論理積回路１３２２〜１３２５を省略することができる。
【００７６】
論理積回路１４０２は、第１のチップセレクト信号（第１のアクティブ信号）ＣＳ１、第２のチップセレクト信号（第２のアクティブ信号）ＣＳ２及びパワーオン信号（第３のアクティブ信号）ＰＯＮがすべて活性化の状態であるときにアクティブ信号を出力する論理回路である。パルス幅伸張回路１４０３は、論理積回路１４０２がアクティブ信号を出力すると、論理積回路１４０２が出力するアクティブ信号のアクティブパルス幅を伸張する。
【００７７】
図１５（Ａ）は、図１４のパルス幅伸張回路１４０３の原理を示す回路図であり、リセット信号が省略されている。パルス幅伸張回路１４０３は、インバータ１５０１，１５０３，１５０５及び論理和回路１５０２，１５０４，１５０６を有する。論理和回路１５０２の出力信号ｎ２ａは、入力信号ＩＮａのパルス幅が２倍に伸張された信号である。論理和回路１５０４の出力信号ｎ３ａは、入力信号ＩＮａのパルス幅が４倍に伸張された信号である。論理和回路１５０６の出力信号ｎ４ａは、入力信号ＩＮａのパルス幅が８倍に伸張された信号である。パルス幅を段階的に２倍、４倍、８倍、・・・と伸ばしていかないと、入力信号ＩＮａの１つの短パルスが分裂した複数パルスになってしまう。目的のパルス幅に達するまでこの２倍単位の伸張を繰り返す。これにより、レイテンシを少なくすることができ、ひいてはアクセスの高速化につながる。
【００７８】
図１５（Ｂ）は、図１４のリセット付きのパルス幅伸張回路１４０３の構成例を示す回路図である。リセット信号ＲＳＴｂは、論理積回路１５１１及び否定論理積回路１５１２〜１５１４に入力され、高速にリセットすることができる。
【００７９】
本実施形態によれば、２個のチップセレクト信号／ＣＳ１及びＣＳ２の端子を有する半導体記憶装置において、第１のチップセレクト信号／ＣＳ１（強制終了、高速動作）と第２のチップセレクト信号ＣＳ２（自走式終了、低速動作、外部非同期リセットに接続可能）の機能差を設け、非同期のパワーオン信号ＰＯＮに対して、データ破壊を防止することができる。半導体記憶装置の動作において、第１のチップセレクト信号／ＣＳ１を加えた場合に高速な読み出し／書き込みが行われると共に、第２のチップセレクト信号ＣＳ２を入力しても、データ破壊を起こさない。また、第２のチップセレクト信号ＣＳ２とパワーオン信号ＰＯＮに関しても、規定された動作条件で正常動作すると共に、規定外の情況が起こってもデータ破壊を防止することができる。
【００８０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８１】
１０１  アドレスラッチ
１０２  ローデコーダ
１０３  メモリセルアレイ
１０４  コラムデコーダ
１０５  センスアンプ
１０６  下位バイト入出力バッファ
１０７  上位バイト入出力バッファ
【図１】
0005953803.tif 000002
【図２】
0005953803.tif 000003
【図３】
0005953803.tif 000004
【図４】
0005953803.tif 000005
【図５】
0005953803.tif 000006
【図６】
0005953803.tif 000007
【図７】
0005953803.tif 000008
【図８】
0005953803.tif 000009
【図９】
0005953803.tif 000010
【図１０】
0005953803.tif 000011
【図１１】
0005953803.tif 000012
【図１２】
0005953803.tif 000013
【図１３】
0005953803.tif 000014
【図１４】
0005953803.tif 000015
【図１５】
0005953803.tif 000016