(57)【特許請求の範囲】
【請求項１】
メモリセルの少なくとも一つのローカル列（１００）を含むメモリ装置において、
各々のローカル列は、
複数の前記メモリセル（１０１）が間に接続される相補的なローカルビット線（ＬＷＢＬ，ＬＷＢＬｂ）であって、各々のセルが、セルをアドレスするためのワード線（ＷＷＬ）に接続される、相補的なローカルビット線と、
前記相補的なローカルビット線が相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）に接続するのに経由するローカル書き込みレシーバ（１０２）であって、前記相補的なグローバルビット線上の縮小された電圧振幅から、前記相補的なローカルビット線上に全電圧振幅を生み出すように構成されている、前記ローカル書き込みレシーバと、
を含み、
前記ローカル書き込みレシーバ（１０２）は、
前記相補的なローカルビット線を前記相補的なグローバルビット線に接続し、これによって前記縮小された電圧振幅を渡すのに提供される接続機構（１０６）と、
前記相補的なローカルビット線に直接接続されると共に、前記接続機構によって渡された、前記縮小された電圧振幅を、前記相補的なローカルビット線上の前記全電圧振幅に変換するように提供されるクロスカップルインバータの対（１０５）と、
を含み、
前記接続機構は、前記接続機構に入力されるパルス信号に基づき、前記縮小された電圧振幅を前記クロスカップルインバータの対に渡してから、セルがアドレスされるよりも前に、前記相補的なローカルビット線及び前記クロスカップルインバータの対を、前記相補的なグローバルビット線から隔離する
ことを特徴とする、メモリ装置。
【請求項２】
請求項１に記載のメモリ装置であって、スタティックランダムアクセスメモリ装置であり、
前記ローカル書き込みレシーバ（１０２）のクロスカップルインバータの対（１０５）は、第２のクロスカップルインバータの対であり、
各々のセルは、セルに書き込むための、第１のアクセストランジスタ（１０４）を介して前記相補的なローカルビット線に接続可能である第１のクロスカップルインバータの対（１０３）を含み、各々のセルの前記第１のアクセストランジスタのゲートは、セルをアドレスするための前記ワード線（ＷＷＬ）に接続されており、
前記接続機構は、第２のアクセストランジスタの対（１０６）を含み、前記第２のアクセストランジスタのゲートは、ローカル列の書き込みイネーブル信号を受信するための、ローカル列の書き込み可能線（ＷＬ＿ＷＲ）に接続されている、
メモリ装置。
【請求項３】
請求項２に記載のメモリ装置であって、前記第２のクロスカップルインバータの対（１０５）は、前記第１のクロスカップルインバータの対（１０３）に対してサイズが拡大されている、
メモリ装置。
【請求項４】
請求項２または３に記載のメモリ装置であって、前記ローカル列の書き込みイネーブル信号としてパルス信号を生成するためのタイミング信号生成器を含む、
メモリ装置。
【請求項５】
メモリセルの少なくとも一つのローカル列（１００）を含むメモリ装置において、
各々のローカル列は、
複数の前記メモリセル（１０１）が間に接続される相補的なローカルビット線（ＬＷＢＬ，ＬＷＢＬｂ）であって、各々のセルが、セルをアドレスするためのワード線（ＷＷＬ）に接続される、相補的なローカルビット線と、
前記相補的なローカルビット線が相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）に接続するのに経由するローカル書き込みレシーバ（１０２）であって、前記相補的なグローバルビット線上の縮小された電圧振幅から、前記相補的なローカルビット線上に全電圧振幅を生み出すように構成されている、前記ローカル書き込みレシーバと、
を含み、
前記ローカル書き込みレシーバ（１０２）は、
前記相補的なローカルビット線を前記相補的なグローバルビット線に接続し、これによって前記縮小された電圧振幅を渡すのに提供される接続機構（１０６）と、
前記相補的なローカルビット線に直接接続されると共に、前記接続機構によって渡された、前記縮小された電圧振幅を、前記相補的なローカルビット線上の前記全電圧振幅に変換するように提供されるクロスカップルインバータの対（１０５）と、
を含み、
前記ローカル書き込みレシーバ（１０２）の前記クロスカップルインバータの対（１０５）は、左右のＶＳＳバイアスを受信するための左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）への接続を有する、
メモリ装置。
【請求項６】
請求項５に記載のメモリ装置であって、さらに、前記左右のＶＳＳバイアスを前記左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）に印加するように構成されるＶＳＳバイアス回路（１１５）を含み、前記ＶＳＳバイアス回路は、前記左右のＶＳＳバイアスの間で所定の、データに依存した電位差を確立させるために提供される、
メモリ装置。
【請求項７】
請求項６に記載のメモリ装置であって、前記電位差は０．０５Ｖから０．２０Ｖの範囲にあり、好ましくは略０．１０Ｖである、
メモリ装置。
【請求項８】
請求項５から７のいずれか一つに記載のメモリ装置であって、
スタティックランダムアクセスメモリ装置であり、
前記ローカル書き込みレシーバ（１０２）のクロスカップルインバータの対（１０５）は、第２のクロスカップルインバータの対であり、
各々のセルは、セルに書き込むための、第１のアクセストランジスタ（１０４）を介して前記相補的なローカルビット線に接続可能である第１のクロスカップルインバータの対（１０３）を含み、各々のセルの前記第１のアクセストランジスタのゲートは、セルをアドレスするための前記ワード線（ＷＷＬ）に接続されており、
前記接続機構は、第２のアクセストランジスタの対（１０６）を含み、前記第２のアクセストランジスタのゲートは、ローカル列の書き込みイネーブル信号を受信するための、ローカル列の書き込み可能線（ＷＬ＿ＷＲ）に接続されており、
前記第１のクロスカップルインバータの対（１０３）も、前記左右のＶＳＳバイアスを受信するための、前記左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）への接続を有する、
メモリ装置。
【請求項９】
請求項８に記載のメモリ装置であって、前記第２のクロスカップルインバータの対（１０５）は、前記第１のクロスカップルインバータの対（１０３）に対してサイズが拡大されている、
メモリ装置。
【請求項１０】
請求項８又は９に記載のメモリ装置であって、前記ローカル列の書き込みイネーブル信号としてパルス信号を生成するためのタイミング信号生成器を含む、
メモリ装置。
【請求項１１】
請求項１から１０のいずれか一つに記載のメモリ装置であって、縮小された振幅の信号としてのデータ入力情報（Ｄｉｎ＿ｉ）を、前記相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）上に転送するための、縮小された振幅の書き込みドライバを含む、
メモリ装置。
【請求項１２】
請求項１から１１のいずれか一つに記載のメモリ装置であって、前記相補的なローカル及びグローバルビット線は書き込みビット線であり、前記装置は、読み出し動作のための別個のローカル及びグローバル読み出しビット線（ＬＲＢＬ，ＧＲＢＬ）を含み、各々のメモリセル（１０１）は、セル読み出しバッファ（２０３）を介してローカル読み出しビット線（ＬＲＢＬ）に接続可能であり、前記ローカル読み出しビット線は、ローカル読み出しバッファ（２００）を介してグローバル読み出しビット線（ＧＲＢＬ）と接続可能である、
メモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置であって、前記ローカル読み出しバッファ（２００）は、二つ積み重ねられたＮＭＯＳトランジスタ（２０１，２０２）を含む、
メモリ装置。
【請求項１４】
請求項１３に記載のメモリ装置であって、前記ローカル読み出しバッファ（２００）の二つ積み重ねられたＮＭＯＳトランジスタは、前記セル読み出しバッファ（２０３）内のＮＭＯＳトランジスタに対してサイズが拡大されている、
メモリ装置。
【請求項１５】
請求項１３または１４に記載のメモリ装置であって、前記ローカル読み出しバッファ（２００）の二つ積み重ねられたＮＭＯＳトランジスタは、前記セル読み出しバッファ（２０３）のＮＭＯＳトランジスタに対して縮小された閾値電圧の作動のために構成される、
メモリ装置。
【請求項１６】
請求項１に記載のメモリ装置であって、埋め込み式ダイナミックランダムアクセスメモリ装置である、メモリ装置。
【請求項１７】
請求項１から１６のいずれか一つに記載のメモリ装置を含む、電子装置。
【請求項１８】
メモリ装置のローカル列（１００）のメモリセル（１０１）に書き込むための方法であって、
縮小された電圧振幅を、装置の相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）に印加するステップと、
ビット線間でメモリセル（１０１）が接続される、ローカル列の相補的なローカルビット線（ＬＷＢＬ，ＬＷＢＬｂ）を、ローカル書き込みレシーバ（１０２）を用いて前記相補的なグローバルビット線に接続するステップと、
前記ローカル書き込みレシーバ（１０２）を用いて、前記相補的なグローバルビット線上の縮小された電圧振幅から、前記相補的なローカルビット線上の全電圧振幅を生み出すステップと、
ローカル列（１００）を書き込み可能にするステップと、
セルが接続されるワード線（ＷＷＬ）を用いて、前記セルをアドレスするステップと、
を含み、
前記縮小された電圧振幅から前記全電圧振幅を生み出すステップが、前記相補的なローカルビット線に直接接続されるクロスカップルインバータの対（１０５）によって実行され、
前記クロスカップルインバータの対は、前記縮小された電圧振幅が前記クロスカップルインバータの対に渡ってから前記セルをアドレスするステップが実行されるよりも前に、前記相補的なグローバルビット線から隔離されることを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、前記メモリ装置はスタティックランダムアクセスメモリ装置であり、前記セルをアドレスするステップは、第１のアクセストランジスタ（１０４）を用いて、セル（１０１）の第１のクロスカップルインバータの対（１０３）を前記相補的なローカルビット線に接続することを含み、前記第１のアクセストランジスタ（１０４）のゲートは前記ワード線（ＷＷＬ）に接続される、
方法。
【請求項２０】
請求項１８または１９に記載の方法であって、前記ローカル列（１００）を書き込み可能にするステップは、前記ローカル書き込みレシーバの第２のアクセストランジスタ（１０６）のゲートが接続される、ローカル列の書き込み可能線（ＷＬ＿ＷＲ）に、パルス信号を印加することを含む、
方法。
【請求項２１】
メモリ装置のローカル列（１００）のメモリセル（１０１）に書き込むための方法であって、
縮小された電圧振幅を、装置の相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）に印加するステップと、
ビット線間でメモリセル（１０１）が接続される、ローカル列の相補的なローカルビット線（ＬＷＢＬ，ＬＷＢＬｂ）を、ローカル書き込みレシーバ（１０２）を用いて前記相補的なグローバルビット線に接続するステップと、
前記ローカル書き込みレシーバ（１０２）を用いて、前記相補的なグローバルビット線上の縮小された電圧振幅から、前記相補的なローカルビット線上の全電圧振幅を生み出すステップと、
ローカル列（１００）を書き込み可能にするステップと、
セルが接続されるワード線（ＷＷＬ）を用いて、前記セルをアドレスするステップと、
を含み、
前記縮小された電圧振幅から前記全電圧振幅を生み出すステップが、前記相補的なローカルビット線に直接接続されるクロスカップルインバータの対（１０５）によって実行され、
更に、左右のＶＳＳバイアスの間で所定の、データに依存した電位差を伴う、前記左右のＶＳＳバイアスをローカル書き込みレシーバ（１０２）のクロスカップルインバータの対（１０５）に印加するステップを含む、
方法。
【請求項２２】
請求項１８に記載の方法であって、前記メモリ装置は埋め込み式ダイナミックランダムアクセスメモリ装置である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、メモリ装置に関し、例えばスタティックランダムアクセスメモリ装置などに関する。特に、メモリ装置のためのローカル書き込み及び読み出しのアシスト回路に関し、更にこれらのメモリ装置を含む電子装置に関する。
【０００２】
本開示は、さらに、例えばスタティックランダムアクセスメモリ装置などのメモリ装置のセルに書き込むための方法に関する。
【背景技術】
【０００３】
スタティックランダムアクセスメモリ（ＳＲＡＭ）においては、電力を節約することが望ましい。そのため、低電圧の作動が好ましい。このことは、電力の消費を減らすのだが、多くの課題、例えばプロセスばらつきの復元性、セルの安定性、読み出し電流、書き込みマージンなどの課題、を生じ得る。
【０００４】
書き込み動作中のエネルギ消費を節約する技術が知られており、これは、グローバルビット線上では縮小された電圧振幅を用い、ローカルビット線上でのみ全電圧振幅を用いることによる技術である。グローバルビット線上の縮小された電圧振幅を、ローカルビット線上の全電圧振幅に変換することが、書き込みマージンを保存するのに必要であるが、そのために、従来、ストローブのローカル書き込みレシーバ（センス増幅器）が用いられる。しかしながら、この手法は、幾つかの欠点が見つけられており、特に複雑なタイミング及び関連した電力消費に欠点があった。
【０００５】
［定義］
本明細書にて用いられるのに、「ローカル列」は、一つのメモリブロックの一セグメント又は部分を意味すると意図している。これは例えば一つのメモリ行列の一列の一セグメント又は部分である。
【０００６】
本明細書にて用いられるのに、例えばローカルビット線などの相補的な導線上の、「全電圧振幅」は、供給側の電圧レベルと接地の電圧レベルとの間の差と実質的に等しい電位差を意味すると意図しており、これは例えば、１．０Ｖと１．２Ｖの差である。
【０００７】
本明細書にて用いられるのに、例えばグローバルのビット線などの相補的な導線上の、「縮小された電圧振幅」又は「低電圧振幅」は、全電圧振幅よりも小さい、好ましくは大幅に小さい電位差を意味すると意図している。これは例えば、供給側の電圧の半分よりも小さい電位差であって、例えば０．１Ｖと１．２Ｖの差である。
【０００８】
本明細書にて用いられるのに、前側省略の後ろの小文字「ｂ」は、「バー」の省略であって、相補的な導線または信号を記すために用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本開示の第１の目的は、書き込み動作中の電力消費が更に削減されることができる、メモリ装置および／またはメモリ装置のセルに書き込むための方法を提供することである。
【００１０】
本開示によると、この目的は、独立請求項によるメモリ装置および書き込み方法によって達成される。
【００１１】
本開示の第２の目的は、改善されたプロセスばらつきの復元性を備えるメモリ装置を提供することである。
【００１２】
本開示の第３の目的は、メモリ装置のためのリソグラフィに扱い易い、ローカルアシスト回路構成を提供することである。
【課題を解決するための手段】
【００１３】
第１の形態において、本開示は階層的なビット線、特に、相補的なグローバル及びローカルビット線を有するメモリ装置を提供する。相補的なローカルビット線は、書き込みアシスト回路を用いて、特に、相補的なグローバルビット線上で縮小された電圧振幅から相補的なローカルビット線上に全電圧振幅を生み出すように構成されるローカル書き込みレシーバを用いて、相補的なグローバルビット線に接続可能である。ローカル書き込みレシーバは、
相補的なローカルビット線を相補的なグローバルビット線に接続し、これによって縮小された電圧振幅を渡すための接続機構と、
縮小された電圧振幅を、接続機構によって渡し、相補的なローカルビット線上の全電圧振幅に変換するために、相補的なローカルビット線に直接接続されるクロスカップルインバータの対と、を含む。
【００１４】
本開示は、縮小された電圧振幅が、エネルギ消費を抑えるために、相補的なローカルビット線上の全電圧振幅に変換されるように用いられる相補的なグローバルビット線を備える階層的なビット線を有するタイプの、如何なるメモリ装置にも適用可能である。そのようなメモリ装置のタイプの一例は、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。そのようなメモリ装置のタイプの別例は、埋め込み式ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）である。
【００１５】
ローカル書き込みレシーバにてクロスカップルインバータの対を用いることで、低エネルギの書き込み動作が可能となる。列を書き込み可能にする、一つのみのイネーブル信号が用いられ得ることから、先行技術のタイミングの複雑さを解決できる。さらには、トランジスタの総数を、従来のストローブ書き込みレシーバに対して減らすことができる。タイミングの複雑さの削減およびトランジスタの総数の削減は共に、書き込み動作中の電力消費において、肯定的な効果を奏する。更には、本開示に係るメモリ装置にて、供給電圧のスケーリング、すなわち、先行技術の装置に対して縮小された供給電圧における動作を可能にでき、この動作は更に電力を削減できることが、見出された。
【００１６】
ＳＲＡＭの場合、本開示の第１の形態は、本開示をこれに制限するものではないが、以下のように表現できる。
メモリセルの少なくとも一つのローカル列（１００）を含むスタティックランダムアクセスメモリ（ＳＲＡＭ）装置であって、各々のローカル列は、
複数のメモリセルが間に接続される相補的なローカルビット線であって、各々のセルは、セルに書き込むために、第１のアクセストランジスタを介して相補的なローカルビット線に接続可能である第１のクロスカップルインバータの対を含み、各々のセルの第１のアクセストランジスタのゲートは、セルをアドレスするためのワード線に接続されている、相補的なローカルビット線と、
相補的なローカルビット線が相補的なグローバルビット線に接続するのに経由するローカル書き込みレシーバであって、相補的なグローバルビット線上で縮小された電圧振幅から、相補的なローカルビット線上に全電圧振幅を生み出すように構成されている、ローカル書き込みレシーバと、を含む。ローカル書き込みレシーバは、
相補的なローカルビット線を相補的なグローバルビット線に接続し、これによって縮小された電圧振幅を渡すための（上述の接続機構を形成する）第２のアクセストランジスタであって、第２のアクセストランジスタのゲートは、ローカル列の書き込みイネーブル信号を受信するための、ローカル列の書き込み可能線に接続されている、第２のアクセストランジスタと、
縮小された電圧振幅を、第２のアクセストランジスタによって渡し、相補的なローカルビット線上の全電圧振幅に変換するために、相補的なローカルビット線に直接接続される第２のクロスカップルインバータの対と、を含む。
【００１７】
本開示による実施の形態において、第２のクロスカップルインバータは、第１のクロスカップルインバータに対してサイズが拡大されても良い。例えば、第２のクロスカップルインバータのトランジスタは、第１のクロスカップルインバータのトランジスタの、二倍のサイズであっても良い。このことは、全電圧振幅がローカルビット線上で達成できることを確実とするのに、役立ち得る。
【００１８】
本開示による実施の形態において、ＳＲＡＭ装置は、列書き込みのイネーブル信号としてパルス信号を生成するように提供されるタイミング信号生成器を含んでも良い。パルス信号は、グローバルビット線から第２のクロスカップルインバータのノードを隔離できる。グローバルビット線は容量性が高くても良い。
【００１９】
本開示の第２の形態による実施形態においては、本明細書に記載の他の形態と組み合わされても良いが、それ自体独立して存しても良い。ローカル書き込みレシーバの第２のクロスカップルインバータは、あるいはセルの第１のクロスカップルインバータも、左右のＶＳＳバイアスを受信するための左右の接地レールに接続されても良い。ＶＳＳバイアス回路が、左右のＶＳＳバイアスを左右の接地レールに印加するように構成され、提供されても良く、左右のＶＳＳバイアスの間で、所定の、データに依存した電位差を確立させるために提供されても良い。この手法は、本明細書では「微分ＶＳＳバイアス」（ＤＶＳＳ）と呼ぶが、装置のパラメータばらつきを増大させる影響を軽減できる。すなわち、微分ＶＳＳバイアスは、製造プロセスばらつきの帰結たる機能不全の危険なしに、より小型のトランジスタの使用を可能にできる。加えて、ＳＲＡＭの場合、ＤＶＳＳバイアスの適用は、データ依存であるため、書き込みマージンを増大でき、さらにはアドレスされるＳＲＡＭセルのための書き込み能力を確保できる。このことは更に、より低い供給電圧における作動を可能にし、こうしてさらに電力消費を削減できる。
【００２０】
本開示による実施形態において、相補的なローカル及びグローバルビット線は、組み合わされた読み出し及び書き込みビット線たり得る。すなわち、読み出し動作と書き込み動作は、例えば６Ｔ−ＳＲＡＭ装置にて一般的であるように、同一のビット線を用いて実行される。
【００２１】
本開示による他の実施形態において、本装置は、別個のローカル及びグローバル読み出しビット線とローカル及びグローバル書き込みビット線とを含んでも良い。すなわち、読み出し動作と書き出し動作は、例えば８Ｔ−ＳＲＡＭ装置にて一般的であるように、専用のビット線で実行される。
【００２２】
本開示の第３の形態による実施形態においては、本明細書に記載の他の形態と組み合わされても良いが、それ自体独立して存しても良い。メモリセル各々の第１のクロスカップルインバータの対は、セル読み出しバッファを介してローカル読み出しビット線に接続可能であり、ローカル読み出しビット線は、ローカル読み出しバッファを介してグローバルビット線に接続可能であり、ローカル読み出しバッファは、二つ積み重ねられたＮＭＯＳトランジスタを含む。そのため、第２のクロスカップルインバータにローカル書き込みレシーバとして組みあわされると、ローカル列の読み出し及び書き込みアシスト回路構成、例えば８Ｔ−ＳＲＡＭセル構造などのＳＲＡＭセルの構造に類似する構造が達成される。その利点は、ＳＲＡＭセルのための設計規則が、論理ゲートのための設計規則に替えて適用可能である点である。後者はより大きな面積を要求するので、面積が節約でき、リソグラフィに扱い易い構造が達成され得る点に利点がある。
【００２３】
本開示による他の実施形態においては、ローカル読み出しバッファの二つ積み重ねられたＮＭＯＳトランジスタが、セル読み出しバッファのＮＭＯＳトランジスタに対してサイズを拡大されても良い。セル読み出しバッファのＮＭＯＳトランジスタも同じく、二つ積み重ねられたＮＭＯＳトランジスタであっても良い。
【００２４】
本開示による他の実施形態においては、ローカル読み出しバッファの二つ積み重ねられたＮＭＯＳトランジスタが、セル読み出しバッファのＮＭＯＳトランジスタに対して縮小された閾値電圧で動作するように構成されても良い。
【図面の簡単な説明】
【００２５】
本開示は、以下の記述および添付図面を用いて、さらに明らかとされる。
【図１】８Ｔ−ＳＲＡＭ装置のための、従来のローカルアシスト回路構成の概略図を示す。
【図２】本開示による、書き込みアシスト回路構成の好ましい実施形態の概略図であって、特に微分ＶＳＳバイアスを伴う非ストローブローカル書き込みレシーバの概略図を示す。
【図３】本開示の好ましい実施形態による、書き込み動作を示す図である。
【図４】本開示による、ＳＲＡＭ装置のための低振幅書き込みドライバの好ましい実施形態を示す。
【図５】本開示による、ＳＲＡＭ装置のためのＶＳＳバイアス回路の好ましい実施形態を示す。
【図６】図６ａ，ｂは、どのように微分ＶＳＳバイアスがローカル書き込みレシーバのミスマッチオフセットを減らし、同時にＳＲＡＭセルのための書き込みマージンを改善することができるか、を説明する。
【図７】本開示による、読み出しアシスト回路構成の好ましい実施形態の概略図であって、特に、８Ｔ−ＳＲＡＭのセル読み出しバッファの構造と同様の構造を備え、サイズを大きくして２つ積み重ねられた低電圧閾値ＮＭＯＳ読み出しバッファを示す。
【図８】本開示の好ましい実施形態による読み出し動作を示す。
【発明を実施するための形態】
【００２６】
本開示は、特定の実施形態に関して、特定の図を参照して記述されるのであって、本開示はこれに制限されず、請求項によってのみ制限される。記述される図面は、単なる概略であって、非制限的である。図面において、幾つかの要素のサイズは誇張されており、図示の目的においてスケールどおりに描いてはいない。寸法および相対的な寸法は、必ずしも本開示の実施における実際の縮小に一致しない。
【００２７】
更に、本記載および本請求項における第１、第２、第３などといった用語は、同様の要素間で区別するために用いられるのであって、必ずしも、順序的又は時系列的な順番を記載するために用いられてはいない。これらの用語は、適切な状況下で入れ替え可能であり、本開示の実施形態は本明細書に記載または図示されたもの以外の順序にて動作し得る。
【００２８】
さらには、本記載および本請求項における上部、底部、上に、下になどといった用語は、説明目的に用いられ、必ずしも相対的な位置を記述するために用いられていない。そのように用いられる本用語は、適切な状況下で入れ替え可能であり、本明細書に記載された開示の実施形態は、本明細書に記載または図示されたもの以外の向きにて動作し得る。
【００２９】
更に、様々な実施形態が、「好ましい」ものとして言及してはいるが、本開示の範囲を制限するものとしてではなく、むしろ本開示が実行され得る例示の方法として解釈される。
【００３０】
用語「含む」は、請求項にて用いられるが、そこに挙げられた要素またはステップに制限されているとして解釈されるべきではない。つまり、この語は他の要素またはステップを排除しない。この語は言及される記載の特徴、数、ステップ又は構成要素の存在を特定するとして解釈される必要があるが、一つ若しくはそれ以上の、他の特徴、数、ステップ若しくは構成要素、又はこれらの組み合わせの存在または付加を除外しない。よって、表現「ＡとＢを含む装置」の範囲は、構成要素ＡとＢのみから成る装置に限定されるべきではなく、むしろ、本開示に関連して装置の列挙された構成要素がＡとＢだというだけであり、さらに、請求項はこれらの構成要素と等価なものを含むとして解釈されるべきである。
【００３１】
［Ｉ．導入］
一般に、先行技術にて知られるＳＲＡＭ装置は以下の利点および欠点を有し得る。
【００３２】
読み出し分離式の８Ｔ−ＳＲＡＭセルは、６Ｔ−ＳＲＡＭセルに比べてより高度なばらつきの復元性を提示するが、面積のオーバーヘッドがかさむ。８Ｔ−ＳＲＡＭセルの面積のオーバーヘッドは、技術の向上によって減少し得、３２ｎｍノードの先進技術は、６Ｔ−ＳＲＡＭセルに匹敵する８Ｔ−ＳＲＡＭセルの面積を保証し得る。動作電圧のスケールに対する要望および低電力設計に対する低電力技術の使用が、サイズを拡大した読み出しスタックトランジスタの使用を要求し得る。従って、一定値の読み出し電流において８Ｔ−ＳＲＡＭセルを比較すると、読み出しスタックトランジスタのサイズが増大する結果となり得、これによって８Ｔ−ＳＲＡＭセルのスケーリングを徐々に弱めてしまう。第二に、スケールされた電圧レベルにおいて読み出し分離式の８Ｔ−ＳＲＡＭセルを用いても、書き込みマージン（ＷＭ）の改善は、読み出し安定性と比べてそれほど顕著でない。第三に、低振幅のビット線（グローバル書き込みビット線）は、読み出しのエネルギ消費を減らすのだが、書き込みのエネルギ消費は、書き込み動作がアクセスされるＳＲＡＭセルのローカル書き込みビット線上で全電圧振幅を要求するので、最適化されない。従って、書き込みのエネルギ消費は、読み出しのエネルギ消費よりも重大であり、超低エネルギのＳＲＡＭを実現するために不可欠な課題である。書き込みエネルギを減らすための秘訣は、ビット線上の電圧振幅を減らすことにある。書き込み動作中に半分の振幅とすれば、理論的には７５％も書き込みのエネルギ消費を減らす。容量の高いビット線上の電圧振幅の更なる削減は、低電圧におけるスケール技術のために縮小されたＷＭ（書き込みマージン）によって制限される。書き込みのエネルギ消費にて９０％の削減を達成できる新しいＳＲＡＭセルの設計は、たとえばセンス増幅セルＳＲＡＭ（ＳＡＣ−ＳＲＡＭ）が、近年、提唱されているが、面積のオーバーヘッドは非常に高い。ＳＡＣ−ＳＲＡＭの面積のオーバーヘッドに加えて、ＮＭＯＳトランジスタを介したＧＮＤ接続は、読み出しのスタティックノイズマージン（ＳＮＭ）を下げ、セルの読み出し電流を減らす。従来の階層的なビット線は、ローカルセンス増幅器を伴って低エネルギの書き込み動作を達成する（図１）。容量性の高いグローバルビット線上の低振幅データ情報は、アクセストランジスタによって短絡ローカルビット線にまず転送される。すると、ローカルセンス増幅器は、低容量性のローカルビット線上で、この低振幅情報を全電圧レベル（振幅）に転換する。高容量性のグローバルビット線上の低振幅データ情報と、低容量性のローカルビット線上の全振幅電圧信号とが、書き込み動作のエネルギ消費を減らす。ローカルセンス増幅器がメモリにローカル書き込みアシストとして存することは、複雑なメモリ行列の最適化を要求し、面積のオーバーヘッドも高くなる。面積についての違約は、ローカル書き込みレシーバを共有し、読み出し動作に用いられる論理回路を再利用することによって制限したものとなり得る。しかしながら、複雑なメモリ行列の最適化と、ローカル書き込みレシーバについて増加するミスマッチオフセットと、増大するタイミングの複雑さとは、解決されないままである。ローカル書き込みレシーバとして作動するローカルセンス増幅器において、トランジスタのサイズは、ミスマッチオフセット電圧と速度の要求によって決定づけられる。短絡ローカルビット線上の全振幅電圧レベルに確実に転換され得る、グローバルビット線における低振幅データ情報の最小値は、ローカル書き込みレシーバのミスマッチオフセットによって、制限される。ミスマッチオフセットを減らす従来の方法は、ローカル書き込みレシーバのトランジスタのサイズ拡大を要求する。この要求は、ローカル書き込みレシーバのエネルギ消費増大および面積についての違約に、直接読み換えられる。第二に、従来のストローブのローカル書き込みレシーバは、連続する順序にて十分なタイミングをもって適用されなければならない、幾つもの重大なタイミング信号を要求する。第一に、低振幅データが、グローバルビット線からローカルビット線上へと転送される。するとローカル書き込みレシーバは、低振幅電圧がローカル書き込みレシーバのミスマッチオフセットよりも大きい場合のみ、トリガされる。このことは、高価なタイミング回路構成を要求し、さらには大幅なタイミングマージンも導入し、これにより、アクセス時間を増大させる。
【００３３】
以下に、本開示の好ましい実施形態を示し、特にＳＲＡＭ装置が示されるが、この開示はこれに制限するものではない。以下で、上述の課題の幾つか又は全てに対処するための、多様な回路技術が導入される。
１）新規の低振幅書き込み機構は、低エネルギの書き込み動作を可能にする。
ａ）非ストローブのローカル書き込みレシーバ（ＮＳ−ＬＷＲ）が、従来技術のストローブローカル書き込みレシーバ（ＬＷＲ）の現状に関連した課題を解決できる。
ｂ）オフセット軽減のための、ＮＳ−ＬＷＲ上の微分ＶＳＳ（ＤＶＳＳ）バイアスは、アクセスされるＳＲＡＭセルの書き込みマージン（ＷＭ）を改善するためのデュアル動作の中に組み込まれる。
２）ローカル読み出しバッファが、落ちた読み出し電流（Iｒｅａｄ）を補償でき、さらに高い性能を達成できる。
３）ローカルアシスト回路構成の８Ｔ−ＳＲＡＭセル型構造（ＮＳ−ＬＷＲ，ＷＲＭＵＸ及びローカル読み出しバッファ）は、リソグラフィに扱い易い実装をもたらし得、これによって、従来のローカルアシスト回路構成と比べて面積のオーバーヘッドを削減する。
【００３４】
［ＩＩ．新規の低振幅書き込み機構］
［Ａ．アーキテクチャ］
本発明者のアーキテクチャ（図２参照）において、本発明者は、ストローブのローカル書き込みレシーバを、「非ストローブのローカル書き込みレシーバ」ＮＳ−ＬＷＲ１０２に置き換えることを提案する。ＮＳ−ＬＷＲ１０２は、二つのクロスカップルインバータ１０５を含んでおり、従来のローカル書き込みレシーバのストロボ信号の生成に関連したタイミングの複雑さを低減し得る。このＮＳ−ＬＷＲのアクセストランジスタ１０６のためのＷＬ＿ＷＲ書き込みアクティブ化信号は、ローカルビット線上に低振幅情報を転送するだけでなく、二つのクロスカップルインバータ１０５の再生作用をトリガする目的にも役立つ。ＷＬ＿ＷＲ信号は、容量性の高いグローバルビット線からクロスカップル対のノードを隔離するために、パルス出力され得るが、そのグローバルビット線はこの場合、グローバル書き込み線ＧＷＢＬ，ＧＷＢＬｂである。このアーキテクチャはＤＶＳＳバイアス技術も実装し得るが、これはＳＲＡＭセル１０１のクロスカップルインバータ１０３とＮＳ−ＬＷＲのクロスカップルインバータ１０５との、ＧＮＤ接続の独立のチューニングを許容する。ＳＲＡＭセル１０１とＮＳ−ＬＷＲ１０２とは、左右の垂直ＧＮＤレールへの、すなわちＶＳＳＬとＶＳＳＲへの接続を有する。ローカル書き込みレシーバ１０２のオフセットを相殺するための、ＶＳＳＬとＶＳＳＲ上へのデータ依存のバイアス印加は、以下のＩＩ−Ｃ章で議論されるように、アクセスされるＳＲＡＭセル１０１の書き込み能力も向上させる。
【００３５】
［Ｂ．書き込み動作］
書き込み動作について、以下、図３を参照して記述する。
【００３６】
低振幅書き込みドライバ１１０−１１３（図４参照）は、グローバル書き込みビット線の対ＧＷＢＬとＧＷＢＬｂ上で低振幅信号として、データ入力情報を転送するのに用いられ得る（図３における相補的なデータ入力信号Ｄ０，Ｄ０ｂは、図４において単一のデータ入力信号Ｄｉｎ＿ｉとインバータによって反転されたＤｉｎ＿ｉとに対応する）。そこで、パルス出力されたＷＬ＿ＷＲ信号は、アクティブ化されるローカル列のアクセストランジスタ１０６をアクティブ化し、低振幅データ情報を、容量性の高いグローバルビット線からローカル書き込みビット線の対ＬＷＢＬとＬＷＢＬｂ上に転送する。ＮＳ−ＬＷＲ１０２の二つのクロスカップルインバータ１０５の再生作用が、この低振幅データ情報を、短絡ローカル書き込みビット線上の全電圧振幅に変換し、そうしてアクセスされるＳＲＡＭセル１０１はローカルビット線上で全振幅を見込む。最後に、書き込みワード線ＷＷＬのアクティブ化信号は、書き込み動作を完了するようにセルアクセストランジスタ１０４を作動し、アクセスされるＳＲＡＭの内部のノードＱ０，Ｑ０ｂ（図６ｂではノード“Ｌ”と“Ｈ”）をフリップさせる。
【００３７】
スケールされたＶＤＤレベルと併用するために、ＤＶＳＳバイアスは、ＶＳＳバイアス回路１１５を用いて印加され得る（図５）。低電圧レベルのために、外部のＳＲＡＭのマクロピン（Ｓ＿信号）とデータ入力信号Ｄｉｎ＿ｉとは、データ依存のバイアスをＧＮＤ線上に置く論理を用いて組み合わされ、ＶＳＳＬとＶＳＳＲを＋ΔＶと−ΔＶへ、それぞれ接続させる。
【００３８】
［Ｃ．ばらつきの復元性］
プロセスばらつきは、ローカル書き込みレシーバの感知の不具合に起因して、または、アクセスされるＳＲＡＭセルの書き込み能力の低下が原因で、のいずれかにより、容易に書き込みの不具合に陥り得る。プロセスばらつきによって、ローカル書き込みレシーバ１０２のクロスカップルインバータの対１０５のＭＵＰが強くなると共に、ＭＵＰｂが弱くなる場合（図６ａ）、すると（書き込み“０”における）感知の不具合の危険性が増大する。これに類して、ＳＲＡＭセル１０１のＭＵＰがより強くなり、Ｍｐａｓｓがより弱くなる場合（図６ｂ）、するとノード“Ｈ”のディスチャージがより困難になり、ＳＲＡＭセルの書き込み能力が低下する。
【００３９】
書き込み能力向上におけるトランジスタのサイジングの影響は、高い供給電圧レベルにでは非常に顕著であり得るが、低い供給電圧レベルでトランジスタのサイジングの影響は、先進のＣＭＯＳ技術において非常に限定され得る。従って、書き込みアシストのスキームは、スケールされた供給電圧レベルにおいてＳＲＡＭセルの書き込み能力を確保することが好ましい。低下した書き込み能力を解決することができる幾つもの書き込みアシスト技術が在る。すなわちＷＬのブースト、及びセルＶＤＤの低減である。機能の有効性は、適用される書き込みアシスト技術の評価において最も重要なパラメータである。しかし同時に、付加される電力消費と面積のオーバーヘッドは、同等に重要なパラメータである。先進のサブナノメトリーノードのために増大するプロセスばらつきは、ＳＲＡＭセルの機能を保つために、しばしば一つよりも多くのアシスト技術の使用を必要とする。一つより多いアシスト技術の使用は、設計の複雑さを増大させるだけでなく、面積及び電力消費のオーバーヘッド増加をもたらしてしまう。
【００４０】
本開示の好ましい実施形態において、ＤＶＳＳバイアスに使用可能なＮＳ−ＬＷＲは、ばらつき復元性のある、低いエネルギの書き込み動作を実現するために組み合わされた解決策を提供する（図６ａ）。ＤＶＳＳバイアスの印加は、ＶＳＳＬを＋Δｖに接続し、それでＭＵＰが弱くなり、さらにはＶＳＳＲの−Δｖへの接続がＭＵＰｂの強さを増大させる。これにより、ミスマッチオフセットが減らされるとともに、感知の不具合が回避される。０．１ＶのＤＶＳＳバイアスは、０．５５ＶのＶＤＤにおいてシミュレーションをサンプリングする重要性に基づき、シグマＶオフセットを２５％減少させる。ＤＶＳＳバイアスは、二つの書き込みアシスト技術も生み出す。すなわち、アクセスされるＳＲＡＭセル１０１における、選択的なＶＳＳの上昇及び負のＢＬ機構である（図６ｂ）。ＶＳＳＬに印加される、＋Δｖ正のＶＳＳバイアスは、ＳＲＡＭセルの“Ｈ”側のＭＵＰを弱め、これによってアクセスされるＳＲＡＭセルの書き込み能力を向上させる。ＶＳＳＲ上に印加される、−Δｖ負のＶＳＳバイアスは、二つの利点を有する。第一に、書き込み動作中において立ち上がり時間をより早くし、これによって書き込みアクセス時間を改善する。ＤＶＳＳバイアスの−０．１Ｖは、遅いＮＭＯＳ及び遅いＰＭＯＳのプロセスコーナにおいて２４％の改善をもたらす。第二に、ＧＮＤレベルを下回る（−Δｖ）ビット線を引き出すとともに、いかなる余分に追加のコストなしに、アクセスされるＳＲＡＭセル１０１のための負のビット線を生成する。選択的なＶＳＳの上昇と負のＢＬ機構は、ＳＲＡＭセルの書き込み能力を増大させることができると共に、最低のコーナ（遅いＮＭＯＳと速いＰＭＯＳ）における書き込み不具合の可能性を、スケールされたＶＤＤレベルにおいて因子１０３×がかかる（１０３倍）までに減少させられることが見出された。
【００４１】
［ＩＩＩ．ローカル読み出しバッファ］
アクセス速度は、アクセスされるＳＲＡＭセルがビット線をディスチャージする割合に、顕著に依存する。読み出し電流のリードは、技術の向上に伴うプロセスばらつきの増大に、大幅に影響される。従来の高速性能のＳＲＡＭにおいて、メモリセルはローカル階層にて短絡ローカルビット線と接続して配置される（図１）。小型サイズのＳＲＡＭセルは、小容量のみのディスチャージをせざるを得ない。ローカル読み出しビット線ＬＲＢＬの振幅は、そのためスタティックまたはダイナミックローカル読み出しバッファを介してグローバルビット線上に転送される。論理ゲートが在ることで、面積の増大だけでなく、複雑なメモリ行列の最適化をももたらしてしまう。
【００４２】
本開示の好ましい実施形態において、その問題は、８Ｔ−ＳＲＡＭのセル読み出しバッファ２０３と同様に、読み出しバッファ２００を挿入することによって改善される（図７）。ローカル読み出しバッファ２００は、二つ積み重ねられサイズが拡大された低電圧閾値（ＬＶＴ）のＮＭＯＳトランジスタ２０１，２０２を含んでおり、アクセスされるＳＲＡＭセル１０１の、最小サイズの高ＶＴ（ＨＶＴ）読み出しバッファ２０３に比べてより多い電流を供給して、アクセス速度を向上させる。書き込み中に用いられる書き込みアシスト回路構成、すなわち１０５，１０６に沿って、拡大サイズで二つのスタックの、ＬＶＴのＮＭＯＳトランジスタ２００は、４章で議論するように、メモリ行列の最適化にてより高い度合いの柔軟性を提示し、従来のアシスト回路に比べて面積の削減をもたらす。
【００４３】
８Ｔ−ＳＲＡＭセルの読み出しバッファ２０３とローカル読み出しバッファ２００（拡大サイズのＬＶＴトランジスタ）の電源は、共にＶＳＳＲＤに接続され、好ましくはアクセスされない行列の列の全てにおいてフローティングを維持される。フローティングＶＳＳＲＤと、ＧＲＢＬにおける低振幅のプリチャージ電圧とは、漏れ電力を最小化させることができる。
【００４４】
読み出し動作は以下のとおりである（図８）。ローカル読み出しビット線ＬＲＢＬは、Ｖｄｄ，すなわちＰＲＥにプリチャージされる。アクセスされるＳＲＡＭセル１０１に対する行列の列は、そのＶＳＳＲＤポートをＧＮＤに接続することによってアクティブ化される。８Ｔ−ＳＲＡＭ１０１は、そのセル読み出しバッファ２０３をアクティブ化することにより、ＲＷＬ＿０信号を用いてアサートされる。アサートされる８Ｔ−ＳＲＡＭセル１０１は、格納されたデータ情報に依存するローカル読み出しビット線ＬＲＢＬをディスチャージする。すると、ローカル読み出しバッファ２００は、ＷＬ＿ＲＤ信号によってアクティブ化される。ローカル読み出しバッファ２００は、グローバルセンス増幅器によって感知されるように、情報をＬＲＢＬからＧＲＢＬへと転送する。
【００４５】
［ＩＶ．ローカルアシスト回路のレイアウト］
ＳＲＡＭのレイアウトの物理的な規則正しさは、リソグラフィが最適化される特殊化したＤＲＣの設計規則の使用を可能にする。面積削減に至るにおいて、ＳＲＡＭ行列の非常に規則正しいレイアウトの利点は、実に明白である。しかしながら、同じ利点を論理回路から達成することは、論理回路のレイアウトが不規則になりがちであるので、困難である。結果として、ローカルアシスト技術に基づく従来の論理回路は、メモリ行列のリソグラフィの最適化を複雑にする。
【００４６】
本開示の好ましい実施形態において提案されるローカルアシスト回路構成は、ＮＳ−ＬＷＲ１０５と、アクセストランジスタ１０６と、ローカル読み出しバッッファ２００とから成るが、ＳＲＡＭセルと同様に、規則正しい設計のファブリック上にマップしやすい。ローカル書き込みレシーバの二つのクロスカップルインバータ１０５と、二つのＮＭＯＳアクセストランジスタ１０６と、ローカル読み出しバッファの二つのスタックＮＭＯＳトランジスタ２００とから成る、ローカルアシスト回路構成の構成要素は、８Ｔ−ＳＲＡＭセルに類似する。更には、ローカル読み出しビット線のための付加的なＮＭＯＳプリチャージトランジスタは、ローカル読み出しバッファ領域にて実装されることができる。これにより、提案のローカルアシスト回路構成は、リソグラフィの最適化から有利となる形状レベルの規則正しさの要求を容易化することができる。リソグラフィ最適化のための、形状レベルの規則正しさを強いることは、既存の従来のローカルアシスト技術にとって困難な課題である。従って、提案のローカルアシスト回路構成の８Ｔ−ＳＲＡＭセル型の実装は、削減した面積コストにおいて論理回路をメモリ行列に埋め込むための柔軟性向上を提示できる。
【００４７】
［Ｖ．シミュレーション結果］
［Ａ．ＳＲＡＭセルの書き込みマージンの向上］
上述のとおり、印加されるＤＶＳＳバイアスは、選択的なＶＳＳの上昇と負のＢＬ機構を生成する。ＶＳＳの上昇がＭＵＰを弱めると共に、負のビット線がＭｐａｓｓゲートの強さを増大させ、これによって書き込み能力を向上させる。データ依存の±０．１Ｖバイアスは、最低である、遅いＮＭＯＳと速いＰＭＯＳのコーナにおいて、書き込みトリップ点にて２．５×の改善をもたらすことができることが見出された。
【００４８】
［Ｂ．エネルギ消費］
エネルギ消費は、従来の全振幅ビット線に比べて１０×小さくできることが見出された。従来のＳＲＡＭ設計において、全てのＳＲＡＭセルが接続された（５１２個のセル）、容量性の高い非階層的なビット線は、全振幅で切り替えられる。一方で、本開示の設計においては、全振幅電圧レベルは、例えば１６個のセルと接続されるローカルビット線のためにのみ用いられ、例えばそのようなローカルブロックが３２個、低振幅で容量性の高いグローバルビット線に接続されて存する。低振幅データ入力情報の増幅のためにローカル階層にて用いられるＮＳ−ＬＷＲ１０２は、既存の従来技術ＬＷＲに関連付いたタイミングの複雑さを低減することができる。第二に、リソグラフィに扱い易いＳＲＡＭセル型のレイアウトはコンパクトなレイアウトを可能にし、これによってビット線の線容量を削減する。このことは、エネルギ消費の削減を直接的に導くことができる。本開示の設計のビット毎のエネルギ消費は、３２個のローカルブロックを備える５１２個のセル（ローカルブロック毎に１６個のセル）の列の高さにおいて、速いＮＭＯＳと遅いＰＭＯＳのコーナにおける、ＬＷＲと同等のサイズの既存の従来技術に比べて、４０％小さくすることができることが見出された。
【００４９】
［Ｃ．読み出し動作のためのアクセス時間］
ローカル階層における拡大サイズのＬＶＴ読み出しバッファ２００は、８Ｔ−ＳＲＡＭセルのＨＶＴ小型サイズの読み出しバッファに比べて、より多い電流を供給する。このことは、最低である、遅いＮＭＯＳと遅いＰＭＯＳのプロセスコーナにおいて、読み出しアクセス速度における平均６．５×の改善をもたらすことが見出された。
【００５０】
［Ｄ．面積の削減］
ローカルビット線毎に１６個のＳＲＡＭセルを備える、ローカルビットスライスにて統合されるストローブのＬＷＲと、非ストローブのＬＷＲとのベストエフォートのレイアウトを考慮すると、本開示の解決策の面積のオーバーヘッドは、既存の解決策による３８％に比べて、たったの９％であることが見出された。第一に、非ストローブのＬＷＲは、従来のストローブのＬＷＲと比べてトランジスタの総数を減らすことができる。第二に、オフセットの軽減のために印加されるＤＶＳＳバイアスは、トランジスタのサイジング要求を、従来のストローブのＬＷＲと比べて更に緩和することができる。第三に、非ストローブのＬＷＲ１０５及び関連したアクセストランジスタ１０６の、ＳＲＡＭセル型の構造、並びにローカル読み出しバッファ２００は、コンパクトなピッチに適合したレイアウトを可能にする。結果として、本開示による設計は、従来のローカルアシスト回路構成と比べて、面積のオーバーヘッドにおいて３１％の削減に到達できることが見出された。
【００５１】
［ＶＩ．結論］
本開示にて提案されるローカルアシスト回路技術は、先進のサブナノメトリー技術のためのスケールされた電圧レベルにおいて、増大される装置のばらつきに関連して、増大するミスマッチオフセットと低下する書き込み能力との課題を解決できる。さらに、本開示の技術は超低エネルギ動作に到達できる。ＮＳ−ＬＷＲは、従来のストローブのＬＷＲに関連した、トランジスタの総数とタイミングの複雑さを低減できる。ＤＶＳＳバイアスの印加は、ミスマッチオフセットの影響を軽減でき、これによって感知不具合の可能性が大きく低減できる。低減したタイミングの複雑さとトランジスタのサイズは、従来のＬＷＲに比べて、ＮＳ−ＬＷＲのエネルギ消費を削減できる。書き込みのエネルギ消費の改善は、従来の全振幅ビット線に比べて１０×（１０倍）にでき、従来技術の現状に比べて４０％減らすことができる。ＮＳ−ＬＷＲ上に印加されるＤＶＳＳバイアスは、ローカルビット線のＶＳＳ側上で負のビット線をもたらし、選択的なＶＳＳの上昇をもたらす。従って、書き込まれる実際のセルは、２つの書き込みマージン改善技術を共に体現できる。概して、ＮＳ−ＬＷＲに印加されるＤＶＳＳバイアスのみをコストとする、ＶＳＳの上昇と負のＢＬである。従って、拡大サイズのＬＶＴローカル読み出しバッファは、読み出しアクセス時間を６．５×（６．５倍）減らすことができ、更には低振幅ＧＲＢＬおよびフローティングＶＳＳＲＤの使用は、漏損を減少させ得る。本解決策の面積のオーバーヘッドは、既存の解決策による３８％に比べて、たったの９％にできる。ローカルアシスト回路構成のレイアウトにおける物理的な規則正しさは、リソグラフィの最適化を許容でき、これによって、論理回路の配置に関連したメモリ行列サブアレイの設計の複雑さを排除する。このように、提案の回路技術は、既存の解決策に比べて、強力な面積−エネルギ−性能の最適化を確約できる。
【符号の説明】
【００５２】
１００・・・ローカル列
１０１・・・メモリセル
１０２・・・ローカル書き込みレシーバ
１０３・・・第１のクロスカップルインバータの対
１０４・・・第１のアクセストランジスタ
１０５・・・クロスカップルインバータの対（第２のクロスカップルインバータの対）
１０６・・・第２のアクセストランジスタの対
２００・・・ローカル読み出しバッファ
２０１，２０２・・・二つ積み重ねられたＮＭＯＳトランジスタ
２０３・・・セル読み出しバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ−６ｂ】
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【図７】
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【図８】
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