(57)【特許請求の範囲】
【請求項１】
入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間のうち、一方の期間においては前記入力アナログ信号の積分値に対する符号反転値を算出し、他方の期間においては前記入力アナログ信号の積分値を算出する積分回路と、
前記積分回路が算出した前記一方の期間における前記入力アナログ信号の積分値に対する符号反転値と、前記積分回路が算出した前記他方の期間における前記入力アナログ信号の積分値と、を加算することにより、前記サンプリング周期内における前記入力アナログ信号の積分値を算出する加算回路と、
前記加算回路が算出した前記サンプリング周期内における前記入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する変換回路と、
を備えることを特徴とするアナログデジタル変換回路。
【請求項２】
前記サンプリング周期が可変であることにより、サブサンプリング可能な周波数領域が可変であることを特徴とする請求項１に記載のアナログデジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブサンプリングを用い周波数変換を伴うアナログデジタル変換に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するにあたり、標本化定理を満たさないサブサンプリングを用い、高周波帯から低周波帯への変換を伴う、アナログデジタル変換がある。
【０００３】
一般的な従来技術では、サンプリング周期毎にアナログ信号をサンプリングするところ、雑音を取り込みやすいうえに、極値でサンプリングすれば復元精度は高くなるが、極値以外でサンプリングすれば復元精度が低くなる。
【０００４】
特許文献１の従来技術では、サンプリング周期内でアナログ信号の平均値をアナログ信号のサンプル値として算出して、雑音を除去している。
【０００５】
特許文献２の従来技術では、サンプリング周期内でアナログ信号の平均値をアナログ信号のサンプル値として算出して、復元精度を高めている。
【０００６】
従来技術の第１のアナログデジタル変換回路の構成を図１に示す。従来技術の第１のアナログデジタル変換回路Ｃは、サンプルホールド回路１、変換回路２、変換クロック生成回路３及びゲート信号生成回路４から構成される。
【０００７】
サンプルホールド回路１は、入力アナログ信号のサブサンプリングのサンプリング周期内において、入力アナログ信号の積分値を算出する。変換回路２は、サンプルホールド回路１が算出したサンプリング周期内における入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する。入力アナログ信号の積分値をサンプリング周期で除算すれば、入力アナログ信号の平均値を入力アナログ信号のサンプル値として算出できる。
【０００８】
変換クロック生成回路３は、変換クロックを生成し、変換回路２は、変換クロックに基づくタイミングで処理を行なう。ゲート信号生成回路４は、変換クロックをゲート信号に変換し、サンプルホールド回路１は、ゲート信号に基づくタイミングで処理を行なう。
【０００９】
従来技術の第１のアナログデジタル変換回路の処理を図２に示す。ゲート信号の周波数は、変換クロックの周波数の１／２倍に等しい。図２の初期状態では、ゲート信号の立ち上がりタイミングが、変換クロックの立ち上がりタイミングに一致する。
【００１０】
サンプルホールド回路１は、ゲート信号の立ち上がり（立ち下がり）タイミングで、入力アナログ信号の積分を開始し、ゲート信号の次の立ち下がり（立ち上がり）タイミングで、入力アナログ信号の積分値を保持する。変換回路２は、変換クロックの立ち上がりタイミングで、現時点で保持された入力アナログ信号の積分値を、出力デジタル信号に変換する。サンプリング周期は、変換クロック周期に等しくなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特公平０５−０２４７１４号公報
【特許文献２】特表２００９−５４２１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１、２の従来技術では、入力周波数ｆｉがサンプリング周波数ｆｓの略整数倍であるとき、サブサンプリングを実行することができない。
【００１３】
従来技術のｆｉ＝１／２ｆｓの場合のサブサンプリングを図３に示す。サンプリング周期は、時刻ｔ０から時刻ｔ２までの時間に等しい。時刻ｔ０から時刻ｔ１までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。時刻ｔ１から時刻ｔ２までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。時刻ｔ０から時刻ｔ１までの入力アナログ信号の積分値は、時刻ｔ１から時刻ｔ２までの入力アナログ信号の積分値と、互いに打ち消し合わない。時刻ｔ０から時刻ｔ２までの入力アナログ信号の積分値は、正の有限値をとる。
【００１４】
従来技術のｆｉ＝ｆｓの場合のサブサンプリングを図４に示す。サンプリング周期は、時刻ｔ３から時刻ｔ６までの時間に等しい。時刻ｔ３から時刻ｔ４までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。時刻ｔ４から時刻ｔ５までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。時刻ｔ５から時刻ｔ６までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。時刻ｔ３から時刻ｔ４までの入力アナログ信号の積分値及び時刻ｔ５から時刻ｔ６までの入力アナログ信号の積分値は、時刻ｔ４から時刻ｔ５までの入力アナログ信号の積分値と、互いに打ち消し合う。時刻ｔ３から時刻ｔ６までの入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。
【００１５】
つまり、ｆｉ＝ｎｆｓ（ｎは整数）の場合は、サンプリング周期における入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。よって、ｆｉがｆｓの略整数倍であるとき、サブサンプリングを実行することができない。
【００１６】
従来技術の第１のアナログデジタル変換回路の周波数特性を図５に示す。ｆｉ〜ｎｆｓの場合は、アナログデジタル変換回路の周波数特性が劣化している。
【００１７】
従来技術の第２のアナログデジタル変換回路の構成を図６に示す。従来技術の第２のアナログデジタル変換回路Ｃは、サンプルホールド回路１、変換回路２、変換クロック生成回路３、ゲート信号生成回路４及び周波数ミキサ回路５から構成される。
【００１８】
周波数ミキサ回路５は、入力アナログ信号に局部発振信号を乗算し、入力アナログ信号を高周波帯から低周波帯へと変換する。サンプルホールド回路１は、周波数変換後の入力アナログ信号に対して、サンプリングを実行する。変換回路２は、周波数変換後の入力アナログ信号に対して、サンプル値を出力デジタル信号にデジタル変換する。
【００１９】
変換クロック生成回路３は、変換クロックを生成し、変換回路２は、変換クロックに基づくタイミングで処理を行なう。ゲート信号生成回路４は、変換クロックをゲート信号に変換し、サンプルホールド回路１は、ゲート信号に基づくタイミングで処理を行なう。
【００２０】
つまり、従来技術の第２のアナログデジタル変換回路Ｃでは、サブサンプリングを実行しないため、図５に示した問題をなくせる。しかし、従来技術の第２のアナログデジタル変換回路Ｃでは、周波数ミキサ回路５を追加するため、１チップ化をできない。
【００２１】
そこで、前記課題を解決するために、本発明は、サブサンプリングを用い周波数変換を伴うアナログデジタル変換において、入力周波数がサンプリング周波数の略整数倍であっても、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない技術を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間のうち、一方の期間においては入力アナログ信号の積分値を符号反転させるが、他方の期間においては入力アナログ信号の積分値を符号反転させない。そして、一方の期間における入力アナログ信号の積分値に対する符号反転値と、他方の期間における入力アナログ信号の積分値と、を加算することにより、サンプリング周期内における入力アナログ信号の積分値を算出し、出力デジタル信号にデジタル変換することとした。
【００２３】
具体的には、本発明は、入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間のうち、一方の期間においては前記入力アナログ信号の積分値に対する符号反転値を算出し、他方の期間においては前記入力アナログ信号の積分値を算出する積分回路と、前記積分回路が算出した前記一方の期間における前記入力アナログ信号の積分値に対する符号反転値と、前記積分回路が算出した前記他方の期間における前記入力アナログ信号の積分値と、を加算することにより、前記サンプリング周期内における前記入力アナログ信号の積分値を算出する加算回路と、前記加算回路が算出した前記サンプリング周期内における前記入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する変換回路と、を備えることを特徴とするアナログデジタル変換回路である。
【００２４】
この構成によれば、入力周波数がサンプリング周波数の略奇数倍であっても、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない。
【００２５】
また、本発明は、前記サンプリング周期が可変であることにより、サブサンプリング可能な周波数領域が可変であることを特徴とするアナログデジタル変換回路である。
【００２６】
この構成によれば、入力周波数が、変更前のサンプリング周波数の略偶数倍であっても、変更後のサンプリング周波数の略偶数倍でなければ、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない。
【発明の効果】
【００２７】
本発明は、サブサンプリングを用い周波数変換を伴うアナログデジタル変換において、入力周波数がサンプリング周波数の略整数倍であっても、１チップ化を可能にしながら、アナログデジタル変換回路の周波数特性を劣化させない技術を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】従来技術の第１のアナログデジタル変換回路の構成を示す図である。
【図２】従来技術の第１のアナログデジタル変換回路の処理を示す図である。
【図３】従来技術のｆｉ＝１／２ｆｓの場合のサブサンプリングを示す図である。
【図４】従来技術のｆｉ＝ｆｓの場合のサブサンプリングを示す図である。
【図５】従来技術の第１のアナログデジタル変換回路の周波数特性を示す図である。
【図６】従来技術の第２のアナログデジタル変換回路の構成を示す図である。
【図７】本発明のアナログデジタル変換回路の構成を示す図である。
【図８】本発明のアナログデジタル変換回路の処理を示す図である。
【図９】本発明のｆｉ＝ｆｓの場合のサブサンプリングを示す図である。
【図１０】本発明のｆｉ＝２ｆｓの場合のサブサンプリングを示す図である。
【図１１】本発明のｆｉ＝３ｆｓの場合のサブサンプリングを示す図である。
【図１２】本発明のアナログデジタル変換回路の周波数特性を示す図である。
【図１３】本発明のアナログデジタル変換回路の周波数特性を示す図である。
【発明を実施するための形態】
【００２９】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。
【００３０】
本発明のアナログデジタル変換回路の構成を図７に示す。本発明のアナログデジタル変換回路Ｃは、サンプルホールド回路１、変換回路２、変換クロック生成回路３、ゲート信号生成回路４、分周回路６及び反転加算回路７から構成される。
【００３１】
サンプルホールド回路１は、積分回路の一部に相当し、入力アナログ信号のサブサンプリングのサンプリング周期内において、デューティ比率がそれぞれ略５０％である前半期間及び後半期間において、入力アナログ信号の積分値を算出する。
【００３２】
反転加算回路７は、積分回路の一部に相当し、後半期間においては入力アナログ信号の積分値に対する符号反転値を算出し、前半期間においては入力アナログ信号の積分値を算出する。ここで、入力アナログ信号の積分値に対する符号反転値とは、入力アナログ信号の積分値に対して、正負の符号を反転させた値である。そして、反転加算回路７は、加算回路に相当し、後半期間における入力アナログ信号の積分値に対する符号反転値と、前半期間における入力アナログ信号の積分値と、を加算することにより、サンプリング周期内における入力アナログ信号の積分値を算出する。
【００３３】
変換回路２は、反転加算回路７が算出したサンプリング周期内における入力アナログ信号の積分値を、出力デジタル信号にデジタル変換する。入力アナログ信号の積分値をサンプリング周期で除算すれば、入力アナログ信号の平均値を入力アナログ信号のサンプル値として算出できる。
【００３４】
変換クロック生成回路３及び分周回路６は、変換クロックを生成し、変換回路２は、変換クロックに基づくタイミングで処理を行なう。変換クロック生成回路３及びゲート信号生成回路４は、第１ゲート信号及び第２ゲート信号を生成し、サンプルホールド回路１は、第１ゲート信号に基づくタイミングで処理を行ない、反転加算回路７は、第２ゲート信号に基づくタイミングで処理を行なう。分周回路６については、図８で詳述する。
【００３５】
本発明のアナログデジタル変換回路の処理を図８に示す。第１ゲート信号及び第２ゲート信号の周波数は、変換クロックの周波数に等しい。図８の初期状態では、第１ゲート信号の立ち上がりタイミングが、変換クロックの立ち上がりタイミングに一致し、第２ゲート信号の立ち下がりタイミングが、変換クロックの立ち上がりタイミングに一致する。
【００３６】
ここで、変換回路２に入力される変換クロックの周波数は、図８の本発明及び図２の従来技術で同様である。そして、サンプルホールド回路１に入力されるゲート信号の周波数は、図８の本発明では図２の従来技術の２倍である。
【００３７】
サンプルホールド回路１に入力されるゲート信号の周波数を、図８の本発明のように設定するためには、変換クロック生成回路３の出力信号の周波数を、図８の本発明では図２の従来技術の２倍にすることにより、サンプルホールド回路１の入力信号の周波数を、図８の本発明では図２の従来技術の２倍にすればよい。
【００３８】
変換回路２に入力される変換クロックの周波数を、図８の本発明のように設定するためには、上述した図８の変換クロック生成回路３の出力信号の周波数を、図８の分周回路６で１／２倍に変換することにより、変換回路２の入力信号の周波数を、図８の本発明及び図２の従来技術で同様にすればよい。
【００３９】
サンプルホールド回路１は、第１ゲート信号の立ち下がりタイミングで、サンプリング周期のうち前半期間における入力アナログ信号の積分を開始し、第１ゲート信号の次の立ち上がりタイミングで、前半期間における入力アナログ信号の積分値を保持する。
【００４０】
サンプルホールド回路１は、第１ゲート信号の立ち上がりタイミングで、サンプリング周期のうち後半期間における入力アナログ信号の積分を開始し、第１ゲート信号の次の立ち下がりタイミングで、後半期間における入力アナログ信号の積分値を保持する。
【００４１】
反転加算回路７は、第２ゲート信号の立ち上がりタイミングで、現時点で保持された前半期間における入力アナログ信号の積分値を、符号反転させず保持する。
【００４２】
反転加算回路７は、第２ゲート信号の立ち下がりタイミングで、現時点で保持された後半期間における入力アナログ信号の積分値を、符号反転させて保持する。
【００４３】
反転加算回路７は、現時点で非反転保持された前半期間における入力アナログ信号の積分値と、現時点で反転保持された後半期間における入力アナログ信号の積分値と、を加算することにより、サンプリング周期内における入力アナログ信号の積分値を算出する。
【００４４】
変換回路２は、変換クロックの立ち上がりタイミングで、現時点で算出されたサンプリング周期内における入力アナログ信号の積分値を、出力デジタル信号に変換する。
【００４５】
本発明のｆｉ＝ｆｓの場合のサブサンプリングを図９に示す。サンプリング周期は、時刻ｔ７から時刻ｔ１１までの時間に等しい。前半期間は、時刻ｔ７から時刻ｔ９までの時間に等しい。後半期間は、時刻ｔ９から時刻ｔ１１までの時間に等しい。
【００４６】
前半期間のうち時刻ｔ７から時刻ｔ８までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間のうち時刻ｔ８から時刻ｔ９までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間におけるこれらの入力アナログ信号の積分値は、符号反転されることなく保持される。
【００４７】
後半期間のうち時刻ｔ９から時刻ｔ１０までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。後半期間のうち時刻ｔ１０から時刻ｔ１１までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間におけるこれらの入力アナログ信号の積分値は、符号反転されたうえで保持される。
【００４８】
非反転保持された前半期間における入力アナログ信号の積分値は、反転保持された後半期間における入力アナログ信号の積分値と、互いに打ち消し合わない。サンプリング周期における入力アナログ信号の積分値は、正の有限値をとる。
【００４９】
本発明のｆｉ＝２ｆｓの場合のサブサンプリングを図１０に示す。サンプリング周期は、時刻ｔ１２から時刻ｔ１８までの時間に等しい。前半期間は、時刻ｔ１２から時刻ｔ１５までの時間に等しい。後半期間は、時刻ｔ１５から時刻ｔ１８までの時間に等しい。
【００５０】
前半期間のうち時刻ｔ１２から時刻ｔ１３までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間のうち時刻ｔ１３から時刻ｔ１４までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間のうち時刻ｔ１４から時刻ｔ１５までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間におけるこれらの入力アナログ信号の積分値は、符号反転されることなく保持される。
【００５１】
後半期間のうち時刻ｔ１５から時刻ｔ１６までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間のうち時刻ｔ１６から時刻ｔ１７までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。後半期間のうち時刻ｔ１７から時刻ｔ１８までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間におけるこれらの入力アナログ信号の積分値は、符号反転されたうえで保持される。
【００５２】
非反転保持された前半期間における入力アナログ信号の積分値は、反転保持された後半期間における入力アナログ信号の積分値と、互いに打ち消し合う。サンプリング周期における入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。この問題の解決方法については、図１３で詳述する。
【００５３】
本発明のｆｉ＝３ｆｓの場合のサブサンプリングを図１１に示す。サンプリング周期は、時刻ｔ１９から時刻ｔ２５までの時間に等しい。前半期間は、時刻ｔ１９から時刻ｔ２２までの時間に等しい。後半期間は、時刻ｔ２２から時刻ｔ２５までの時間に等しい。
【００５４】
前半期間のうち時刻ｔ１９から時刻ｔ２０までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間のうち時刻ｔ２０から時刻ｔ２１までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。前半期間のうち時刻ｔ２１から時刻ｔ２２までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。前半期間におけるこれらの入力アナログ信号の積分値は、符号反転されることなく保持される。
【００５５】
後半期間のうち時刻ｔ２２から時刻ｔ２３までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間のうち時刻ｔ２３から時刻ｔ２４までは、入力アナログ信号の信号値は負であり、入力アナログ信号の積分値は負である。後半期間のうち時刻ｔ２４から時刻ｔ２５までは、入力アナログ信号の信号値は正であり、入力アナログ信号の積分値は正である。後半期間におけるこれらの入力アナログ信号の積分値は、符号反転されたうえで保持される。
【００５６】
非反転保持された前半期間における入力アナログ信号の積分値は、反転保持された後半期間における入力アナログ信号の積分値と、互いに打ち消し合わない。サンプリング周期における入力アナログ信号の積分値は、負の有限値をとる。
【００５７】
つまり、ｆｉ＝ｎ１ｆｓ（ｎ１は奇数）の場合は、サンプリング周期における入力アナログ信号の積分値は、有限値をとる。よって、ｆｉがｆｓの略奇数倍であるとき、サブサンプリングを実行することができる。さらに、図６の周波数ミキサ回路５を配置しなくてもよく、図７のゲート信号生成回路４を配置すればよいため、１チップ化も可能である。
【００５８】
しかし、ｆｉ＝ｎ２ｆｓ（ｎ２は偶数）の場合は、サンプリング周期における入力アナログ信号の積分値は、入力周期及びサンプリング周期の位相関係によらず、０になる。よって、ｆｉがｆｓの略偶数倍であるとき、サブサンプリングを実行することができない。
【００５９】
本発明のアナログデジタル変換回路の周波数特性を図１２及び図１３に示す。第１ゲート信号及び第２ゲート信号の周波数が可変であれば、入力アナログ信号に対するサンプリング周波数は可変である。図１２ではサンプリング周波数はｆｓであり、図１３ではサンプリング周波数はｆｓ’であり、ｆｓ≠ｆｓ’である。
【００６０】
図１２では、本発明の周波数特性を太線で示し、従来技術の周波数特性を細線で示す。従来技術では、ｆｉ〜ｆｓ、２ｆｓ、３ｆｓ、・・・の場合に、周波数特性が劣化しているが、本発明では、ｆｉ〜ｆｓ、３ｆｓ、・・・の場合に、周波数特性が向上している。
【００６１】
図１３では、サンプリング周波数が変更後のｆｓ’である場合の本発明の周波数特性を太線で示し、サンプリング周波数が変更前のｆｓである場合の本発明の周波数特性を細線で示す。変更前では、ｆｉ〜２ｆｓ、・・・の場合に、周波数特性が劣化しており、変更後では、ｆｉ〜２ｆｓ’、・・・の場合に、周波数特性が劣化している。しかし、ｆｉ〜２ｆｓ、・・・の場合に注目すれば、変更後では変更前より周波数特性が向上している。
【００６２】
つまり、ｆｉが、変更前のｆｓの略偶数倍であっても、変更後のｆｓ’の略偶数倍でなければ、変更前にサブサンプリングを実行することができなくても、変更後にサブサンプリングを実行することができる。さらに、図６の周波数ミキサ回路５を配置しなくてもよく、図７のゲート信号生成回路４を配置すればよいため、１チップ化も可能である。
【００６３】
以上の説明では、反転加算回路７は、後半期間において符号反転値を算出し、前半期間において通常の積分値を算出する。変形例として、反転加算回路７は、前半期間において符号反転値を算出してもよく、後半期間において通常の積分値を算出してもよい。
【００６４】
以上の説明では、前半期間及び後半期間のうち符号反転期間において、信号値の積分を行なった後に積分値の符号反転を行なう。変形例として、前半期間及び後半期間のうち符号反転期間において、信号値の符号反転を行なった後に信号値の積分を行なってもよい。
【産業上の利用可能性】
【００６５】
本発明に係るアナログデジタル変換回路は、高周波の無線周波数を低周波の中間周波数に変換する無線受信装置などに適用することができる。
【符号の説明】
【００６６】
Ｃ：アナログデジタル変換回路
１：サンプルホールド回路
２：変換回路
３：変換クロック生成回路
４：ゲート信号生成回路
５：周波数ミキサ回路
６：分周回路
７：反転加算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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