(57)【特許請求の範囲】
【請求項１】
電気的導電性材料を含むキャパシタ下部プレートと、
前記キャパシタ下部プレートの上に形成される二酸化シリコンのキャパシタ誘電体層であって、前記キャパシタ誘電体層内のリン、シリコン及び酸素以外の原子の全濃度が１×１０１８原子／ｃｍ３より小さくなるように、前記キャパシタ誘電体層が、１．７×１０２０〜２．３×１０２０原子／ｃｍ３のリン濃度を有する、前記キャパシタ誘電体層と、
前記キャパシタ誘電体層の上に形成されるキャパシタ上部プレートであって、電気的導電性材料を含む、前記キャパシタ上部プレートと、
を含む、キャパシタ。
【請求項２】
請求項１に記載のキャパシタであって、
前記キャパシタ誘電体層が４５〜５５ナノメートル厚みである、キャパシタ。
【請求項３】
請求項１に記載のキャパシタであって、
前記キャパシタ下部プレートが多結晶シリコンを含む、キャパシタ。
【請求項４】
請求項３に記載のキャパシタであって、
前記キャパシタ上部プレートが、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ及びそれらの任意の組み合わせから成るグループから選択される材料を含む、キャパシタ。
【請求項５】
請求項１に記載のキャパシタであって、
前記キャパシタ下部プレートが、アルミニウム、銅及び金から成るグループから選択される金属を含む、キャパシタ。
【請求項６】
基板と、
前記基板の上に形成されるキャパシタと、
を含む、集積回路であって、
前記キャパシタが、
前記基板の上に形成されるキャパシタ下部プレートであって、電気的導電性材料を含む、前記キャパシタ下部プレートと、
前記キャパシタ下部プレートの上に形成される二酸化シリコンのキャパシタ誘電体層であって、前記キャパシタ誘電体層内のリン、シリコン及び酸素以外の原子の全濃度が１×１０１８原子／ｃｍ３より小さくなるように、前記キャパシタ誘電体層が１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン濃度を有する、前記キャパシタ誘電体層と、
前記キャパシタ誘電体層の上に形成されるキャパシタ上部プレートであって、電気的導電性材料を含む、前記キャパシタ上部プレートと、
を含む、回路。
【請求項７】
請求項６に記載の回路であって、
前記基板の上に形成される金属酸化物半導体（ＭＯＳ）トランジスタを更に含み、
前記トランジスタが、前記キャパシタ下部プレートと同じ材料で形成されるトランジスタゲート電極を含む、回路。
【請求項８】
請求項６に記載の回路であって、
前記キャパシタ誘電体層が４５〜５５ナノメートル厚みである、回路。
【請求項９】
請求項６に記載の回路であって、
前記基板の上面において形成されるフィールド酸化物の要素を更に含み、
前記キャパシタ下部プレートが前記フィールド酸化物要素上に形成され、前記キャパシタ下部プレートが多結晶シリコンを含む、回路。
【請求項１０】
請求項９に記載の回路であって、
前記キャパシタ上部プレートが、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ及びそれらの任意の組み合わせから成るグループから選択される材料を含む、回路。
【請求項１１】
請求項６に記載の回路であって、
前記集積回路が、前記基板の上に形成される相互接続誘電体層を更に含み、
金属相互接続ラインが前記相互接続誘電体層上に形成され、
前記キャパシタ下部プレートが、前記金属相互接続ラインと同時に前記相互接続誘電体層上に形成され、更に
前記キャパシタ下部プレートが、アルミニウム、銅及び金から成るグループから選択される金属を含む、回路。
【請求項１２】
集積回路を形成するプロセスであって、
基板を提供することと、
前記基板の上にキャパシタを形成することと、
を含み、
前記キャパシタを形成することが、
前記基板の上にキャパシタ下部プレートを形成する工程であって、前記キャパシタ下部プレートが電気的導電性材料を含む、前記キャパシタ下部プレートを形成する工程と、
前記キャパシタ下部プレートの上に二酸化シリコンのキャパシタ誘電体層を形成する工程であって、前記キャパシタ誘電体層内のシリコン及び酸素以外の原子の全濃度が１×１０１８原子／ｃｍ３より小さくなるようにする、前記キャパシタ誘電体層を形成する工程と、
前記キャパシタ誘電体層において１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン濃度を提供するように、前記キャパシタ誘電体層内にリンを置く工程と、
前記キャパシタ誘電体層の上にキャパシタ上部プレートを形成する工程であって、前記キャパシタ上部プレートが電気的導電性材料を含む、前記キャパシタ上部プレートを形成する工程と、
を含むプロセスによる、プロセス。
【請求項１３】
請求項１２に記載のプロセスであって、
キャパシタ下部プレートを形成する前記工程が、トランジスタのゲート電極を同時に形成する、プロセス。
【請求項１４】
請求項１３に記載のプロセスであって、
リンを置く前記工程において、前記キャパシタ誘電体層におけるリンの全ドーズ量が、８．５×１０１４原子／ｃｍ２〜１．１５×１０１４原子／ｃｍ２であるように、且つ、注入されたリンの分布のピークが前記キャパシタ誘電体層のほぼ中央に置かれるように、イオン注入プロセスによって実行される、プロセス。
【請求項１５】
請求項１２に記載のプロセスであって、
リンを置く前記工程が、３００℃より高い温度でリン含有ガスに前記集積回路をさらすことにより行われる、プロセス。
【請求項１６】
請求項１２に記載のプロセスであって、
リンを置く前記工程が、リン含有プラズマに前記集積回路をさらすことにより行われる、プロセス。
【請求項１７】
請求項１４に記載のプロセスであって、
前記集積回路を形成する前記プロセスが、前記基板の上面においてフィールド酸化物の要素を形成する工程を更に含み、
前記キャパシタ下部プレートを形成する前記工程が、前記キャパシタ下部プレートが前記フィールド酸化物要素上の多結晶シリコンで形成されるように実行される、プロセス。
【請求項１８】
請求項１７に記載のプロセスであって、
前記キャパシタ上部プレートが、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ及びそれらの任意の組み合わせから成るグループから選択される材料を含む、プロセス。
【請求項１９】
請求項１２に記載のプロセスであって、
前記基板の上に相互接続誘電体層を形成することと、
前記相互接続誘電体層上に金属相互接続ラインを形成することと、
を更に含み、
前記キャパシタ下部プレートが、前記金属相互接続ラインと同時に前記相互接続誘電体層上に形成され、
前記キャパシタ下部プレートが、アルミニウム、銅及び金から成るグループから選択される金属を含む、プロセス。
【請求項２０】
請求項１２に記載のプロセスであって、
前記基板上にゲート誘電体層を形成することと、
前記ゲート誘電体層上にＭＯＳゲートを形成することと、
前記基板に前記ＭＯＳゲートに隣接してソース及びドレイン領域を形成することと、
を更に含む、プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子キャパシタの分野に関連する。
【背景技術】
【０００２】
電子キャパシタは、或る範囲の温度にわたって動作し得る。或る動作温度範囲にわたって実質的に一定の静電容量を呈するキャパシタを形成することが望ましい場合がある。
【発明の概要】
【０００３】
二酸化シリコンキャパシタ誘電体層を形成し、その後続いて、１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン濃度を得るようにその誘電体層にリンを置くことにより、ゼロ温度係数（ＺＴＣ）キャパシタが形成され得る。リンは、イオン注入され得るか、拡散源から供給され得るか、又は他の手段により供給され得る。ＺＴＣキャパシタの温度係数は、−１ｐｐｍ／℃〜１ｐｐｍ／℃の間であり得る。ＺＴＣキャパシタは集積回路の一部として形成され得る。
【図面の簡単な説明】
【０００４】
【図１Ａ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｂ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｃ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｄ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｅ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｆ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｇ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【図１Ｈ】製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【０００５】
【図２】キャパシタの誘電体層におけるリン濃度の関数とした、キャパシタの測定された温度係数のグラフである。
【発明を実施するための形態】
【０００６】
ゼロ温度係数（ＺＴＣ）キャパシタが、下部導電プレート、キャパシタ誘電体層、及び上部導電プレートを含み得る。ＺＴＣキャパシタの静電容量は、或る温度範囲にわたって変化し得る。ＺＴＣキャパシタの温度係数ＫＴは、温度範囲内の一つより多い温度のＺＴＣキャパシタの測定された静電容量値を数式１の表現に合わせることにより推定され得る。
（式１）
Ｃ（Ｔ）＝Ｃ（ＴＲＥＦ）×［１＋（ＫＴ×（Ｔ−ＴＲＥＦ）］
ここで、Ｃ（Ｔ）は温度Ｔでの静電容量値であり、ＴＲＥＦは、例えば２７℃である、参照温度である。
【０００７】
１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン原子密度を得るようにキャパシタ誘電体層にリンが置かれ得る。本発明に関連して実行される作業では、ＺＴＣキャパシタの温度係数ＫＴが、−１ｐｐｍ／℃〜１ｐｐｍ／℃であり得ることが示されている。
【０００８】
ＺＴＣキャパシタは集積回路の一部として形成され得る。一実施例において、底部プレートは、集積回路において金属酸化物半導体（ＭＯＳ）トランジスタのゲートを形成するために用いられるゲート材料を含み得る。別の実施例において、底部プレートは、集積回路において相互接続を形成するために用いられる金属を含み得る。
【０００９】
この説明のため、下付き文字なしの材料の元素式を表す用語は、それらの要素の特定の化学量は示唆しない。例えば、ＴｉＳｉＮという用語は、チタン（Ｔｉ）、シリコン（Ｓｉ）、及び窒素（Ｎ）を含む材料を表し、１：１：１のＴｉ：Ｓｉ：Ｎ原子比を必ずしもを有する必要はない。下付き文字のついた材料の元素式を表す用語は、下付き文字によって付与される化学量を示唆する。例えば、ＳｉＯ２という用語は、１：２に実質的に等しいＳｉ：Ｏ原子比を有するシリコン及び酸素（Ｏ）を含む材料を表す。
【００１０】
ＺＴＣキャパシタを含む集積回路の幾つかの場合において、実質的に集積回路全体がそのＺＴＣキャパシタ専用である。アナログ集積回路など、ＺＴＣキャパシタを含む集積回路の他の例では、集積回路は、金属酸化物半導体（ＭＯＳ）トランジスタなど別の能動構成要素を含み得る。
【００１１】
図１Ａ〜図１Ｈは、製造の連続的な段階で示す、実施例に従って形成されたＺＴＣキャパシタを有する集積回路の断面図である。
【００１２】
図１Ａを参照すると、集積回路１０００は基板１００２の中及び上に形成され、基板１００２は、単結晶シリコンウエハであり得るが、これは、シリコンオンインシュレータ（ＳＯＩ）ウエハ、異なる結晶配向の領域を有するハイブリッド配向技術（ＨＯＴ）ウエハ、ガリウム砒素など別の材料の半導体ウエハ、又はＩＣ１０００の製造に適切な他の材料、であってもよい。本実施例の１つの実現例において、基板１００２は、セラミック、結晶性アルミニウム酸化物、ガラス、プラスチック、又は他の非導電性材料など、電気的絶縁性層を含み得る。
【００１３】
フィールド酸化物１００４の１つ又は複数の要素が、例えば、２５０〜６００ナノメートル厚みの二酸化シリコンで、基板１００２の上面において形成され得る。フィールド酸化物要素１００４は、シャロートレンチアイソレーション（ＳＴＩ）又はシリコンの局所酸化（ＬＯＣＯＳ）プロセスにより形成され得る。ＳＴＩプロセスにおいて、二酸化シリコンは、高密度プラズマ（ＨＤＰ）又は高アスペクト比プロセス（ＨＡＲＰ）により堆積され得る。本実施例の１つの実現例において、ＭＯＳトランジスタのためのゲート誘電体層１００６が、基板１００２の上面において形成され得る。
【００１４】
第１の電気的導電層１００８が、基板１００２上に形成され、存在する場合フィールド酸化物要素１００４に接し得、及び存在する場合ゲート誘電体層１００６に接し得る。集積回路１０００内にＭＯＳトランジスタを含む本実施例の実現例において、第１の電気的導電層１００８は、ＭＯＳトランジスタのゲートを形成するための多結晶シリコンなどの材料を含み得る。
【００１５】
図１Ｂを参照すると、図１Ａの第１の電気的導電層１００８がパターニング及びエッチングされて、第１のキャパシタ下部プレート１０１０を形成する。集積回路１０００内にＭＯＳトランジスタを含む本実施例の実現例において、ＭＯＳゲート１０１２が、第１のキャパシタ下部プレート１０１０と同時に、図１Ａの第１の電気的導電層１００８から形成され得る。
【００１６】
図１Ｃを参照すると、側壁スペーサ１０１４が、例えば、シリコンナイトライドで、又はシリコンナイトライド及び二酸化シリコンの層で、第１のキャパシタ下部プレート１０１０の横方向表面に、及び形成される場合ＭＯＳゲート１０１２の横方向表面に、形成され得る。集積回路１０００内にＭＯＳトランジスタを含む本実施例の実現例において、ソース及びドレイン領域１０１６が、ＭＯＳゲート１０１２近傍の基板１００２において形成され得る。第１のキャパシタ下部プレート１０１０が多結晶シリコンを含む本実施例の実現例において、任意選択の金属シリサイド層１０１８が、第１のキャパシタ下部プレート１０１０の上面において形成され得る。集積回路１０００内にＭＯＳトランジスタを含む本実施例の実現例において、金属シリサイド層１０２０が、ＭＯＳゲート１０１２の上面において形成され得る。存在する場合、金属シリサイド層１０１８及び１０２０は、集積回路１０００の上面に、ニッケル、コバルト、又はチタンなどの金属の層を堆積し、金属の一部を、露出された多結晶シリコンと反応させるよう集積回路１０００を過熱し、更に、例えば、酸及び過酸化水素の混合物を含むウェットエッチャントに集積回路１０００を曝すことにより、集積回路１０００表面から反応していない金属を選択的に取り除くことにより、形成され得る。
【００１７】
図１Ｄを参照すると、集積回路１０００上に第１のキャパシタ誘電体層１０２２が形成される。第１のキャパシタ誘電体層１０２２は、二酸化シリコンから成り、場合によっては炭素又はフッ素などの他の要素を含む。第１のキャパシタ誘電体層１０２２におけるシリコン及び酸素以外の原子の全濃度が、１×１０１８原子／ｃｍ３より小さい。第１のキャパシタ誘電体層１０２２は、１０〜２００ナノメートル厚みであり得る。本実施例の１つの実現例において、第１のキャパシタ誘電体層１０２２は、４５〜５５ナノメートル厚みであり得る。第１のキャパシタ誘電体層１０２２は、化学気相成長（ＣＶＤ）、プラズマ化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、常圧化学気相成長（ＡＰＣＶＤ）、高密度プラズマ（ＨＤＰ）、高アスペクト比プロセス（ＨＡＲＰ）としても知られている、オゾンベースの熱的化学気相成長（ＣＶＤ）プロセス、又は他の適切な二酸化シリコン層形成プロセス堆積により、形成され得る。第１のキャパシタ誘電体層１０２２は、テトラエトキシシラン又はＴＥＯＳとしても知られている、オルトけい酸テトラエチルの分解、又はメチルシルセスキオキサン（ＭＳＱ）の堆積により形成され得る。
【００１８】
第１のキャパシタ誘電体層１０２２にリン原子を配置する第１のリン配置プロセス１０２４が実行される。第１のリン配置プロセス１０２４は、第１のキャパシタ誘電体層１０２２において１．７×１０２０〜２．３×１０２０原子／ｃｍ３のリン原子の平均濃度を提供するように調整される。第１のリン配置プロセス１０２４は、例えば、第１のキャパシタ誘電体層１０２２が５０ナノメートル厚みである本実施例の実現例において、８．５×１０１４原子／ｃｍ２〜１．１５×１０１４原子／ｃｍ２のドーズ量を提供するように実行される。本実施例の１つの実現例において、第１のリン配置プロセス１０２４は、イオン注入プロセスであり得、第１のリン配置プロセス１０２４の注入エネルギーは、注入されたリン原子の分布のピークが第１のキャパシタ誘電体層１０２２のほぼ中央に置かれるよう調節され得る。例えば、第１のキャパシタ誘電体層１０２２が５０ナノメートル厚みである本実施例の実現例において、第１のリン配置プロセス１０２４の注入エネルギーは、１０〜２０キロメートル電子ボルト（ｋｅＶ）に設定され得る。本実施例の代替実現例において、第１のリン配置プロセス１０２４は、３００℃を上回る温度のガスを含むリンに集積回路１０００を曝すことを含み得る。別の実現例において、第１のリン配置プロセス１０２４は、プラズマを含むリンに集積回路１０００を曝すことを含み得る。更なる実現例において、リンは、他の手段により第１のキャパシタ誘電体層１０２２に配置されてもよい。
【００１９】
図１Ｅを参照すると、第１のキャパシタ誘電体層１０２２は、任意選択でパターニング及びエッチングされ得、図１Ｅに示すような、第１のキャパシタ下部プレート１０１０の境界に近接する境界を形成し得る。第１のキャパシタ誘電体層１０２２上に第１のキャパシタ上部プレート１０２６が形成される。第１のキャパシタ上部プレート１０２６は、金属又はドープされた半導体材料など、電気的導電性材料で形成される。本実施例の１つの実現例において、第１のキャパシタ上部プレート１０２６は、５０〜４００ナノメートル厚みの、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、又はそれらの任意の組み合わせ、を含み得る。別の実現例において、第１のキャパシタ上部プレート１０２６は、５０〜５００ナノメートル厚みの、アルミニウム、銅、金、又は集積回路１０００における相互接続のために用いられる他の金属を含み得る。
【００２０】
第１のキャパシタ下部プレート１０１０、１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン濃度を有する第１のキャパシタ誘電体層１０２２、及び第１のキャパシタ上部プレート１０２６は、第１のＺＴＣキャパシタ１０２８を形成する。存在する場合、ゲート誘電体層１００６、ＭＯＳゲート１０１２、及びソース及びドレイン領域１０１６は、基板１００２の中及び上に形成されるＭＯＳトランジスタ１０３０の一部である。
【００２１】
第２のＺＴＣキャパシタが、図１Ｆ〜図１Ｈを参照して説明するように、基板１００２の上の相互接続領域において集積回路１０００内に形成され得る。図１Ｆを参照すると、集積回路１０００上に第１の相互接続誘電体層１０３２が形成される。第１の相互接続誘電体層１０３２は、二酸化シリコン、シリコンナイトライド、オルガノシリケートガラス（ＯＳＧ）、炭素ドープされたシリコン酸化物（ＳｉＣＯ又はＣＤＯ）、フルオロシリケートガラス（ＦＳＧ）、又は他の誘電性材料、の１つ又は複数の層を含み得る。第１の相互接続誘電体層１０３２は、アルミニウム、銅、及び／又は金の金属配線、及びアルミニウム、銅、金、及び／又はタングステンのビアなど、金属相互接続要素の１つ又は複数の層を含み得る。第１の相互接続誘電体層１０３２における金属相互接続要素は、図１Ｆには示していない。
【００２２】
第１の相互接続誘電体層１０３２上に第２のキャパシタ下部プレート１０３４が形成される。第２のキャパシタ下部プレート１０３４は、金属又はドープされた半導体材料など、電気的導電性材料で形成される。任意選択の金属相互接続ライン１０３６が、第１の相互接続誘電体層１０３２上に形成され得る。本実施例の１つの実現例において、第２のキャパシタ下部プレート１０３４は、金属相互接続ライン１０３６と同時に形成され得る。形成される場合、第２のキャパシタ下部プレート１０３４及び金属相互接続ライン１０３６は、アルミニウム、銅、及び／又は金を含み得る。
【００２３】
図１Ｇを参照すると、図１Ｄを参照して説明したように集積回路１０００上に第２のキャパシタ誘電体層１０３８が形成される。第２のキャパシタ誘電体層１０３８の材料特性及びあり得る形成プロセスは、図１Ｄを参照して説明したとおりである。本実施例の１つの実現例において、第２のキャパシタ誘電体層１０３８の厚みは、第１のキャパシタ誘電体層１０２２の厚みとは異なっていてよい。代替の実現例において、第２のキャパシタ誘電体層１０３８の厚みは、第１のキャパシタ誘電体層１０２２の厚みに実質的に等しくし得る。本実施例の１つの実現例において、第２のキャパシタ誘電体層１０３８の形成プロセスは、第１のキャパシタ誘電体層１０２２のものとは異なるプロセスパラメータを用いてもよい。
【００２４】
リン原子を第２のキャパシタ誘電体層１０３８内に置く第２のリン配置プロセス１０４０が実行される。第２のリン配置プロセス１０４０は、図１Ｄを参照して説明したようなリン濃度を提供するように調節される。本実施例の１つの実現例において、第２のリン配置プロセス１０４０は、図１Ｄを参照して説明したようなイオン注入プロセスであり得る。代替の実現例において、第２のリン配置プロセス１０４０は、図１Ｄを参照して説明したようなガスを含むリンからの拡散プロセスであり得る。別の実現例において、第２のリン配置プロセス１０４０は、図１Ｄを参照して説明したように、プラズマを含むリンへの露出を含み得る。更なる実現例において、リンは、他の手段により第２のキャパシタ誘電体層１０３８に配置されてもよい。
【００２５】
図１Ｈを参照すると、第２のキャパシタ誘電体層１０３８は、任意選択でパターニング及びエッチングされ得、図１Ｈに示すように、第２のキャパシタ下部プレート１０３４の境界に近接する境界を形成し得る。第２のキャパシタ誘電体層１０３８上に第２のキャパシタ上部プレート１０４２が形成される。第２のキャパシタ上部プレート１０４２は、金属又はドープされた半導体材料など、電気的導電性材料で形成される。本実施例の１つの実現例において、第２のキャパシタ上部プレート１０４２は、５０〜４００ナノメートル厚みの、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、又はそれらの任意の組み合わせ、を含み得る。別の実現例において、第２のキャパシタ上部プレート１０４２は、１００〜２０００ナノメートル厚みの、アルミニウム、銅、金、又は集積回路１０００において相互接続に用いられる他の金属、を含み得る。
【００２６】
第２のキャパシタ下部プレート１０３４、１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン濃度を有する第２のキャパシタ誘電体層１０３８、及び第２のキャパシタ上部プレート１０４２は、第２のＺＴＣキャパシタ１０４４を形成する。
【００２７】
任意選択の第２の相互接続誘電体層１０４６が、第２のＺＴＣキャパシタ１０４４の上に形成され得る。第２の相互接続誘電体層１０４６は、形成される場合、第１の相互接続誘電体層１０３２に関連して参照したような材料を含み得る。第２の相互接続誘電体層１０４６は、アルミニウム、銅、及び／又は金の金属配線、及びアルミニウム、銅、金、及び／又はタングステンのビアなど、金属相互接続要素の１つ又は複数の層を含み得る。金属相互接続要素は、図１Ｈには示していない。
【００２８】
本実施例の１つの実現例において、集積回路１０００は、第１のＺＴＣキャパシタ１０２８のみを含み、第２のＺＴＣキャパシタ１０４４は含まなくてもよい。本実施例の別の実現において、集積回路１０００は、第１のＺＴＣキャパシタ１０２８及び第２のＺＴＣキャパシタ１０４４の両方を含み得る。代替の実施例において、集積回路が、相互接続誘電体層の上に形成されるＺＴＣキャパシタの場合のみ、図１Ｈを参照して説明したような第２のＺＴＣキャパシタ１０４４を含み得る。
【００２９】
図２は、キャパシタの誘電体層におけるリン濃度の関数とした、キャパシタの測定された温度係数のグラフである。図２におけるデータは、約５０ナノメートル厚みで、１６ｋｅＶのイオン注入エネルギーのリンでイオン注入されたキャパシタ誘電体層を用いて、本発明に関連して実行された作業から得たものである。キャパシタの製造に精通するものであれば、図２に示すデータを参照すれば、１．７×１０２０原子／ｃｍ３〜２．３×１０２０原子／ｃｍ３のリン密度を供給することが、−１ｐｐｍ／℃〜１ｐｐｍ／℃の温度係数を提供し得ることが分かるであろう。
【００３０】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図２】
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