(57)【特許請求の範囲】
【請求項１】
並列に接続された複数のブリッジアーム（ＢＰ１〜ＢＰ５）と、該ブリッジアームの中間点に接続された複数の出力端子とを備えるパワーエレクトロニクスモジュールであって、
少なくとも２つの半導体チップ（Ｐ１、Ｐ２）を備え、該チップはそれぞれ複数の固体スイッチ（Ｔ１１〜Ｔ２５、Ｄ１１〜Ｄ２５）をモノリシック集積し、該固体スイッチは、垂直構造を有し、該固体スイッチのアクティブ領域及び電圧阻止領域が中空のトレンチ（ＴＰ）によって互いに電気的に分離され、１つのチップの各スイッチは、１つの前記ブリッジアームを形成するように、別のチップの個々のスイッチに接続されている、パワーエレクトロニクスモジュールにおいて、
前記チップのそれぞれが、
該チップの面の一方にわたって延在し、かつ該チップの構造的完全性と該チップの全ての前記スイッチ間の電気的接続との両方を確実にする導電性素子を備え、
前記アクティブ領域及び前記電圧阻止領域が基板上にあり、前記中空のトレンチは前記基板に達しないことを特徴とする、パワーエレクトロニクスモジュール。
【請求項２】
各固体スイッチは、少なくとも第１の電気コンタクト端子（ＭＤ）及び第２の電気コンタクト端子（ＭＳ）を有し、同じチップ上の前記スイッチの前記第１の端子は、共通の電位に保持されるように前記導電性素子（ＢＶ＋）に接続され、空き端子と呼ばれる前記第２の端子は、前記モジュールの前記出力端子（ＢＳ）に接続されている、請求項１に記載のパワーエレクトロニクスモジュール。
【請求項３】
前記チップのうちの少なくとも１つはＮ型基板上に作製され、少なくとも別のチップはＰ型基板上に作製され、各ブリッジアームを形成する２つの前記スイッチは相補型である、請求項２に記載のパワーエレクトロニクスモジュール。
【請求項４】
前記Ｐ型基板上の前記スイッチは、前記Ｎ型基板上の前記スイッチの表面積よりも大きな表面積を有する、請求項３に記載のパワーエレクトロニクスモジュール。
【請求項５】
第１のチップの前記スイッチの前記空き端子が、第２のチップの前記スイッチの対応する前記空き端子に面して配置されるように重ね合わせられた２つの半導体チップを備える、請求項２〜４のいずれか一項に記載のパワーエレクトロニクスモジュール。
【請求項６】
並列に接続された前記複数のブリッジアームを形成するように、電源ライン（ＢＶ＋、ＢＶ−）及び共通の出力端子（ＢＳ）によって互いに接続された、第１のスイッチングセル（ＣＣ１）及び第２のスイッチングセル（ＣＣ２）の組を含み、各１組のスイッチングセルは、半導体チップのスタックによって形成され、該スタックを形成する前記チップに平行な平面に対して機能的な対称性を示し、前記チップはそれぞれ、垂直構造を有する複数の固体スイッチ（Ｔ’、Ｔ’’、Ｄ’、Ｄ’’）をモノリシック集積し、
該固体スイッチは、互いに電気的に分離されたアクティブ領域及び電圧阻止領域と、共通の電位に保持されるように前記導電性素子に接続された第１の端子と、前記モジュールの前記出力端子に接続された、空き端子と呼ばれる第２の端子とを有する、請求項２に記載のパワーエレクトロニクスモジュール。
【請求項７】
前記チップのうちの少なくとも１つは縮退半導体基板（Ｓ１）で構成され、該縮退半導体基板上にエピタキシャル層（Ｓ２）が堆積され、該エピタキシャル層内に前記スイッチが集積され、前記縮退半導体基板は、前記チップの機械的なロバスト性と前記スイッチの前記第１の端子間の電気的接続との両方を確実にする前記導電性素子を形成する、請求項２〜６のいずれか一項に記載のパワーエレクトロニクスモジュール。
【請求項８】
複数の前記チップの１つに集積される１つのスイッチが制御端子を備える被制御スイッチである、請求項１〜７のいずれか一項に記載のパワーエレクトロニクスモジュール。
【請求項９】
前記チップのうちの少なくとも１つは、前記スイッチのための制御回路（Ｃｄｅ）も集積する、請求項８に記載のパワーエレクトロニクスモジュール。
【請求項１０】
各ブリッジアームを形成する２つの前記スイッチは相補型であり、共通の制御端子を有する、請求項８又は９に記載のパワーエレクトロニクスモジュール。
【請求項１１】
同じチップの中に集積される前記スイッチの前記アクティブ領域及び前記電圧阻止領域は、誘電体材料で満たされた概ね垂直のトレンチ（ＴＰ）によって分離されている、請求項１に記載のパワーエレクトロニクスモジュール。
【請求項１２】
前記固体スイッチのための精密制御回路を備え、それとともに、前記モジュールがその間に接続された正の電源ライン及び負の電源ラインから該精密制御回路に電力を供給する手段も備える、請求項１に記載のパワーエレクトロニクスモジュール。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列に接続された複数のブリッジアームを備えるパワーエレクトロニクスモジュールに関する。また、本発明は、同軸構造を有するスイッチングセルを備えるパワーエレクトロニクスモジュールに関する。
【背景技術】
【０００２】
ブリッジアームは基本構成であり、パワーエレクトロニクスにおいて極めて重要である。ブリッジアームは、直列に接続された２つのスイッチ（ダイオード、トランジスタ、サイリスタ等）によって形成され、２つのスイッチの間に１つの接点を有する。２つ以上のブリッジアームを用いると、チョッパー、電圧インバータ又は電流インバータ、制御整流器等の多種多様のパワーエレクトロニクス回路を構成することができる。
【０００３】
図１Ａは、一例として、配電システムの５０Ｈｚ、２４０Ｖ（ｒｍｓ）の単相ＡＣ電圧を可変周波数の３相電圧に変換できるようにする回路を示す。この回路は、低電圧制御エレクトロニクスに加えて、５つのブリッジアームを備える。そのブリッジアームのうちの２つは制御整流器を形成し、他の３つは３相インバータを形成する。
【０００４】
更に多くの数のブリッジアームが必要とされることもある。詳細には、特許文献１は、多相電源、例えば、８相電源を用いる磁気カプラを記述している（図１）。
【０００５】
低い切換電力（最大で約３００Ｗ）において利用する場合、複数のブリッジアームからなる回路のモノリシック集積は、水平構造を有するダイオード又はトランジスタを用いることによって可能となる。しかしながら、電力が高くなると、垂直構造を有するデバイスを用いることが必要になる。これらのデバイスは、それらのデバイスがその中に形成される半導体材料ウェハを完全に横断する。例えば、電界効果トランジスタの場合、ソース電極及びゲート電極は基板の「前面」に位置し、ドレイン電極は、その「背面」に位置する。垂直構造を有するいくつかのデバイスが同じ基板上に形成されるとき、それらのアクティブ領域及び電圧阻止領域は、互いに電気的に接触する。それゆえ、これらのデバイスは、互いに独立して動作することはできない。それゆえ、それらのデバイスをディスクリート構成要素として用いるために、作製後に切り離す必要がある。垂直構造を有する電力構成要素に関する一般情報を得るために、Application Note AN-1084「Power MOSFET Basics」（International Rectifier Society発行、Vrej Barkhordarian著）及びApplication Training Guide - Device Cross Sections（http://www. irf. com/technical-info/guide/device.html）を参照することができる。
【０００６】
したがって、図１Ａにおける回路は、２０個のディスクリート電力構成要素（１０個のトランジスタ及び同数の逆並列接続ダイオード）と、スイッチの精密制御を実行する１０個の低電力集積回路とを備え、合計で３０個のチップが存在する。図１Ｂにおいて示されるような磁気カプラに電力を供給するように設計された８相インバータの場合、４８個のチップが必要とされる。そのような回路の複雑度、相互接続コスト、及び関連する信頼性問題がたちまち法外になることは理解されよう。
【０００７】
非特許文献１は、互いに絶縁された垂直構造を有する複数の電力構成要素を備える集積回路のための作製技法を記述している。この技法の実施態様は非常に複雑であり、それゆえ、コストがかかり、集積によって得られる利点を少なくとも部分的に相殺するという事実がある。同じことが、特許文献２及び特許文献３によって記述されている技法の場合にも当てはまる。
【０００８】
特許文献４及び特許文献５は、チップの基板の厚み全体を横断する誘電体材料で満たされたトレンチによって互いに絶縁された垂直構造を有する、いくつかのアクティブデバイスを集積するマイクロエレクトロニクスチップを開示している。その結果として、チップの背面上に堆積される薄い誘電体層とともに（特許文献４の場合）、誘電体トレンチのみが、チップの構造的な完全性を保持する。最終的な結果として、取り扱いが難しい非常に脆弱なチップとなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】仏国特許出願公開第２８８８３９６号
【特許文献２】米国特許第３，６８９，９９２号
【特許文献３】米国特許第５，４９６，７６０号
【特許文献４】米国特許出願公開第２００８／０１３５９３２号
【特許文献５】米国特許出願公開第２００８／００４２１６４号
【非特許文献】
【００１０】
【非特許文献１】P. Igic他「Technology for Power Integrated Circuits with Multiple Vertical Power Devices」（Proceedings of the 18th International Symposium on Power Semiconductor Devices & ICs, 4-8 June 2006, Naples, Italy）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の主な目的は、並列に接続された複数のブリッジアームで構成される電力回路の作製及び実施態様を簡単にし、その性能及び信頼性を高めることによって、従来技術の上記の欠点を克服することである。また、本発明は、これらの回路、更に一般的には、電力スイッチングセルの熱的性能及び電磁的性能を改善することを目的とする。
【００１２】
本発明者は、「デュアルチップ」構造を用いることによって、並列に接続された複数のブリッジアームを備えるパワーモジュールの構造を実際に著しく簡単にすることが可能であることに気がついた。そのような構造では、モジュールの「上側部分」を形成する（言い換えると、正電圧源ラインとブリッジアームの中間点との間に含まれる）全てのスイッチが、モノリシック集積を経て第１の半導体チップになり、溝又はトレンチが、それらのアクティブ領域と電圧阻止領域との絶縁を与える。同様に、モジュールの「下側部分」を形成する（中間点と負電圧源ラインとの間に含まれる）全てのスイッチが第２のチップに集積される。
【００１３】
単一のチップの代わりに、モジュールの「上側部分」及び「下側部分」をそれぞれ集積する２つのチップを利用することによって、垂直構造を有するデバイスの分離に関する制約のうちのいくつかが緩和される。この理由は、同じチップ上のデバイスが同じ電位にある１つの端子（ドレイン／コレクタ又はソース／エミッタ）を有することである。それゆえ、これらのデバイスは互いに完全に分離される必要はなく、絶縁構造又は分離構造を作製するのが簡単になるという事実がある。
【００１４】
パワーモジュールを形成するためにいくつかのチップ対（「デュアルチップ」）が用いられる場合も、依然として本発明の範囲内にあることは言うまでもない。
【００１５】
この基本構造は、パワーエレクトロニクスにおいて不可欠な要件、特に信頼性、放熱及び電磁的適合性に関して、更なる利点を示すいくつかの変形形態に分けることができる。
【００１６】
以下に更に詳細に説明されるように、本発明による「デュアルチップ」構造の作製では、かなりの技術的困難が克服される必要がある。
【課題を解決するための手段】
【００１７】
したがって、より正確には、本発明の１つの主題は、並列に接続された複数のブリッジアームと、該ブリッジアームの中間点に接続された複数の出力端子とを備えるパワーエレクトロニクスモジュールであって、少なくとも２つの半導体チップを備え、該チップはそれぞれ複数の固体スイッチをモノリシック集積し、該固体スイッチは、垂直技術を用いて作製され、該固体スイッチのアクティブ領域及び電圧阻止領域が互いに電気的に分離され、１つのチップの各スイッチは、１つの前記ブリッジアームを形成するように、別のチップの個々のスイッチに接続される、パワーエレクトロニクスモジュールにおいて、前記チップのそれぞれが、該チップの面の一方にわたって延在し、かつ該チップの構造的完全性と該チップの全ての前記スイッチ間の電気的接続との両方を確実にする導電性素子（縮退半導体又は厚い金属層）を備えることを特徴とする、パワーエレクトロニクスモジュールである。従来技術の或る特定の上述したモジュールの脆弱性はこれによって改善される。
【００１８】
本発明の別の主題は、並列に接続された複数のブリッジアームと、該ブリッジアームの中間点に接続された複数の出力端子とを備えるパワーエレクトロニクスモジュールであって、少なくとも２つの半導体チップを備え、該チップはそれぞれ複数の固体スイッチをモノリシック集積し、該固体スイッチは、垂直技術を用いて作製され、該固体スイッチのアクティブ領域及び電圧阻止領域が互いに電気的に分離され、１つのチップの各スイッチは、１つの前記ブリッジアームを形成するように、別のチップの個々のスイッチに接続される、パワーエレクトロニクスモジュールにおいて、前記スイッチは対称な電圧阻止を示し、それにより、前記ブリッジアームは電流インバータアームとして動作することができることを特徴とする、パワーエレクトロニクスモジュールである。
【００１９】
本発明の更に別の主題は、交互に配置された４つの半導体チップ及び５つの導電層からなるスタックを備えるパワーエレクトロニクスモジュールであって、該半導体チップのうちの２つは、垂直技術を用いて少なくとも１つの個々の被制御スイッチを集積し、他の２つの半導体チップはそれぞれ、同じく垂直技術を用いて、少なくとも１つの個々のダイオードを集積し、該被制御スイッチ及び該ダイオードは、中央の導電層に対して機能的に対称に、かつスイッチングセルを形成するように構成される、パワーエレクトロニクスモジュールである。
【００２０】
本発明の種々の実施形態の有益な特徴が、従属請求項の主題を形成する。
【００２１】
本発明の他の特徴、詳細及び利点は、一例として与えられる添付の図面を参照しながら提示される説明を読む際に明らかになるであろう。それぞれ次の通りである。
【図面の簡単な説明】
【００２２】
【図１Ａ】従来技術として既知である電力回路の簡略化された回路図である。
【図１Ｂ】従来技術として既知である電力回路の簡略化された回路図である。
【図２】本発明の実施態様に適している複数の固体スイッチが集積されたチップの実施形態である。
【図３】本発明の実施態様に適している複数の固体スイッチが集積されたチップの実施形態である。
【図４Ａ】本発明の１つの変形形態による、３次元構造を有するモジュールの断面図である。
【図４Ｂ】本発明の１つの変形形態による、３次元構造を有するモジュールの平面図である。
【図５】本発明の別の変形形態による、押圧アセンブリによって形成される３次元構造を有するモジュールの断面図である。
【図６Ａ】本発明の一実施形態による、相補型テクノロジを用いて作製されるブリッジアームの制御を示す回路図である。
【図６Ｂ】本発明の一実施形態による、相補型テクノロジを用いて作製されるブリッジアームの制御を示すタイミング図である。
【図７Ａ】この概念の第１の実施形態による、「同軸」構造を有するスイッチングセルの原理を示す図である。
【図７Ｂ】この概念の第１の実施形態による、「同軸」構造を有するスイッチングセルの原理を示す図である。
【図７Ｃ】この概念の第１の実施形態による、「同軸」構造を有するスイッチングセルの原理を示す図である。
【図７Ｄ】この概念の第１の実施形態による、「同軸」構造を有するスイッチングセルの原理を示す図である。
【図８】垂直電圧終端における等電位面を示す図である。
【図９】対称な電圧阻止を用いる構成要素の垂直電圧終端の詳細図である。
【図１０Ａ】本発明の実施形態による、多相電流スイッチの１つの変形形態の回路図である。
【図１０Ｂ】本発明の実施形態による、多相電流スイッチの別の変形形態の回路図である。
【図１０Ｃ】本発明の実施形態による、多相電流スイッチの更に別の変形形態の回路図である。
【図１１Ａ】この概念の第２の実施形態による、「同軸」構造のインバータアームを示す図である。
【図１１Ｂ】この概念の第２の実施形態による、「同軸」構造のインバータアームを示す図である。
【図１２】図７〜図７Ｄ又は図１１Ａ及び図１１Ｂによる、「同軸」構造の構成の詳細図である。
【図１３】図７〜図７Ｄ又は図１１Ａ及び図１１Ｂによる、「同軸」構造の構成の詳細図である。
【図１４Ａ】図７Ａのタイプの２つの同軸スイッチングセルで組み立てられたインバータアームを示す図である。
【図１４Ｂ】図７Ａのタイプの２つの同軸スイッチングセルで組み立てられたインバータアームを示す図である。
【図１５Ａ】図１１Ａ及び図１１Ｂのタイプの３つの同軸スイッチングセルで組み立てられた３相インバータを示す図である。
【図１５Ｂ】図１１Ａ及び図１１Ｂのタイプの３つの同軸スイッチングセルで組み立てられた３相インバータを示す図である。
【図１６Ａ】図１０Ａ〜図１０Ｃの電流スイッチの精密制御のための「自己給電」回路を示す図である。
【図１６Ｂ】図１０Ａ〜図１０Ｃの電流スイッチの精密制御のための「自己給電」回路を示す図である。
【図１６Ｂ−１】図１０Ａ〜図１０Ｃの電流スイッチの精密制御のための「自己給電」回路を示す図である。
【図１６Ｂ−２】図１０Ａ〜図１０Ｃの電流スイッチの精密制御のための「自己給電」回路を示す図である。
【図１６Ｂ−３】図１０Ａ〜図１０Ｃの電流スイッチの精密制御のための「自己給電」回路を示す図である。
【図１６Ｃ】図１０Ａ〜図１０Ｃの電流スイッチの精密制御のための「自己給電」回路を示す図である。
【図１７】「同軸」技術を用いて集積することができる双方向電圧スイッチングセルの回路図である。
【００２３】
既に参照されている図１Ａ及び図１Ｂは、それ自体が既知であり、本発明に従って実現することが可能な２つのパワーエレクトロニクス回路の簡略化された回路図を示す。
【００２４】
図１Ａの回路は、制御整流器ＣＲ及び３相インバータＯ３Ｐで構成される。整流器ＣＲは、配電システムからのＡＣ電圧（２４０Ｖｒｍｓ、５０Ｈｚ単相）を４００ＶのＤＣ電圧に変換する。インバータＯ３Ｐは、この実効（ｒｍｓ：ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ）電圧を、例えば、同期モータＭＳに電力を供給することができる、可変周波数を有する正弦波３相電圧に変換する。
【００２５】
整流器ＣＲは基本的に、並列に接続された２つのブリッジアームＢＰ１及びＢＰ２によって形成される。各ブリッジアームは、直列に接続された２つの固体スイッチで構成される。この場合、各スイッチは１つのＩＧＢＴ（分離ゲートバイポーラトランジスタ）Ｔ１１、Ｔ２１、Ｔ１２、Ｔ２２及び１つの逆並列還流ダイオードＤ１１、Ｄ２１、Ｄ１２、Ｄ２２によって形成される。それらトランジスタ及びダイオードはいずれも垂直構造を有し、ディスクリート形式で実現される。
【００２６】
インバータＯＰ３自体は３つのブリッジアームＢＰ３〜ＢＰ５によって形成され、その構造は整流器の構造と実質的に同じである。
【００２７】
トランジスタＴ１１〜Ｔ２５は、図示されないが、そのゲートに接続された集積精密制御回路によって制御される。これらの精密制御回路は更に、外部制御システムＳＰから制御信号を受信する。
【００２８】
スイッチの動作によって生成される高周波スプリアス信号をフィルタリング除去するために、配電システムと整流器との間、及びインバータと同期モータとの間にそれぞれ、フィルタＦＣＥＭ１及びＦＣＥＭ２が設けられる。
【００２９】
上記で説明されたように、従来のハイブリッド集積技法によって図１Ａの回路を作製するには、少なくとも３０個の個別のチップ：１０個のＩＧＢＴ、１０個の高速ダイオード及び１０個の集積精密制御回路が実装される。
【００３０】
図１Ｂの回路は並列に接続された８つのブリッジアームを備え、磁気カプラＣＭに電力を供給するように設計された８相インバータＯ８Ｐを形成する。更に多くの数のブリッジアーム（この図では８つである；単相制御整流器の場合、更に２つを追加することができ、３相整流器の場合、更に３つを追加することができる）を備えるこのタイプの回路の場合、本発明によってもたらされる利点は更に大きい。
【００３１】
上記で説明されたように、本発明は、デバイスの「上側部分」を形成する（言い換えると、正の電源ラインＶ＋と、出力端子−磁気カプラへの接続との間に含まれる）全てのスイッチを、第１の半導体チップＰ１内にともにモノリシック集積し（monolithic co-integration）、デバイスの「下側部分」を形成する（出力端子と負の電源ラインＶ−との間に含まれる）全てのスイッチを、第２の半導体チップＰ２内にともにモノリシック集積することに基づく。この細分は、図１Ｂにおいて破線によって象徴的に示される。従来、パワーエレクトロニクスでは、ダイオードは対応するトランジスタとともに集積することもできるし、更にはトランジスタの一体部分を形成することもできる（「構造的ダイオード」、又は「ボディダイオード」）。
【００３２】
図１Ｂでは、同じチップ上の全てのデバイスが、共通の電位にともに接続された第１の端子と、デバイスの出力端子に接続された第２の「空き」端子とを有することに留意することができる。第１のチップＰ１の場合、これらの「第１の端子」は、正の電源ラインＶ＋に接続されたＩＧＢＴのコレクタ及び還流ダイオードのカソードであるのに対して、ＩＧＢＴのエミッタ及びダイオードのアノードが「空き」端子を構成する。第２のチップＰ２では、その逆が当てはまる。
【００３３】
各チップ上の種々のデバイスが完全に分離されなければならないという制限が避けられるので、この所見は極めて重要である。これらのデバイスの第２の端子である、アクティブ領域及び電圧阻止領域のみが実効的に分離されなければならない。対照的に、第１の端子は共通の導電領域によって接続することができる。これにより、これらのチップのための作製工程、組立工程及び実装工程を著しく簡単にできるようになる。
【００３４】
図２は、本発明の第１の実施形態による半導体チップの一部の断面図を示す。
【００３５】
このチップは、縮退したすなわち高いドーパント濃度を有する半導体材料（通常はシリコン）から作製された第１の基板Ｓ１を備える。この場合には、それらのドーパントは電子ドナーであり、半導体材料に実質的に金属の導電率を与える。第１の基板Ｓ１の厚みは、作製工程中に十分な機械的耐久性を与えられるように、通常、約５００μｍである。この基板の「背面」と呼ばれる一方の面に、メタライゼーション層ＭＤが堆積される。参照記号ＭＳは、ソースメタライゼーションを示す。
【００３６】
上記した背面の反対側にある基板Ｓ１の「前面」上には、半導体材料のエピタキシャル層Ｓ２が堆積され、その中にパワーエレクトロニクスデバイスが形成されることになる。この層は第１の基板のドーピングと同じタイプにドーピングされているが、濃度が低い（ｎ−）。この層Ｓ２の厚みは通常、約５０μｍ以下である。
【００３７】
「前面」に対して全体的に従来のフォトリソグラフィ工程を用いると、エピタキシャル層Ｓ２内にＮチャネルＭＯＳＦＥＴ（図の右側にある記号）のような電子デバイスが作製される。例えば、図２に示される事例では、上記層の表面上に、ｐドーピングされた「ボディ」領域ＲＣと、ｎ＋ドーピングされたコンタクト領域ＣＯとが形成される。ボディ領域及びコンタクト領域は、チャネル領域ＣＨを画定し、チャネル領域上に、酸化物絶縁体の層によって絶縁されたポリシリコンから、ゲート電極ＣＧが形成される。この酸化物及びコンタクト領域ＣＯの上に、メタライゼーションＭＳが堆積される。既知の態様では、メタライゼーションＭＳは種々のＭＯＳＦＥＴセルのためのソースコンタクトエリア（又はデバイスがＩＧＢＴである場合には、エミッタコンタクト）を形成するのに対して、背面上のメタライゼーション層ＭＤは、共通ドレインコンタクト（又はＩＧＢＴの場合、共通コレクタ）を形成する。
【００３８】
チャネル領域ＣＨ及び「ボディ」領域ＲＣは、デバイスの「アクティブ」領域を形成する。基板Ｓ１との界面まで延在する、層Ｓ２の最も深い部分は、拡散又は電圧阻止領域ＺＤを構成する。パワーエレクトロニクスにおける従来の態様では、いくつかの「基本セル」から各トランジスタを形成することができ、それらのセルはそれぞれ、ｐドーピングされた「ボディ」領域ＲＣとｎ＋ドーピングされた１つ又は２つのコンタクト領域ＣＯとを含む。
【００３９】
こうして形成されたデバイスのアクティブ領域及び電圧阻止領域は、反応性イオンのビームによる深いエッチングによって作製され、かつ誘電体（必ずしもそうではないが、一般的にはＳｉＯ２）で満たされたトレンチＴＰによって互いに分離される。これらのトレンチは、基板Ｓ１の中には達しないか、又は少なくともその深さの僅かな部分にしか達しない。その結果、チップの全てのトランジスタのドレインは互いに電気的に接続され、同じ電位に保持される。図１Ａ及び図１Ｂにおいて確認することができるように、１組の並列のブリッジアームの「上側部分」のデバイスだけを集積することが望まれるとき、これは欠点にはならない。一方、これはチップ作製工程を著しく簡単にし、詳細には、いくつかの多電位電力スイッチを簡単な態様でともにモノリシック集積できるようにすることによって、複数の独立したトランジスタの集積を簡単にする。デバイスの完全分離を達成することが望まれていたなら、同様に基板Ｓ１を横断するトレンチをエッチングする必要があったか、又はそうでない場合、絶縁性基板Ｓ１を用い、ドレインコンタクトを前面上に持っていく必要があったであろう。
【００４０】
トレンチＴＰは２つの役割を果たす。一方では、上記で検討されたように、それらのトレンチによって、互いに独立して切り替わることができなければならない種々のデバイスを分離できるようになる。もう一方では、それらのトレンチは、電圧阻止領域のエッジにおける等電位の終端を与える。この第２の役割は重要であり、更に深く考えるに値する。電圧阻止領域ＺＤは、デバイスの、ドレインとソース（電界効果トランジスタの場合）との間の電圧阻止の大部分が生じる部分である。この領域内では、等電位面は概ね平坦である。そのデバイスは、電圧阻止領域内で絶縁破壊現象が生じるのを避けられるような寸法にされる。しかしながら、デバイスの横方向エッジには表面欠陥が存在し、この横方向エッジに沿っていつでも絶縁破壊が生じるリスクがある。このため、滑らかな側壁を有し、かつ十分に硬質の誘電体材料（特に、化学気相成長によるＳｉＯ２）で満たされたトレンチを用いて、電圧阻止領域を画定する必要がある。この問題に関しては、Philippe Leturcqによる論文「Power semiconductor voltage blocking」（D3 104-1, Engineering techniques, Electrical Engineering paper）を参照されたい。
【００４１】
領域ＺＤの側壁が界面Ｓ１／Ｓ２と約１００度の角度を形成するようにトレンチが僅かに広げられるときに、デバイスの阻止電圧が最大になることが、シミュレーションによってわかる。これらの条件下では、図８に示されるように、領域ＺＤから出る等電位ＥＰは、下方に（界面Ｓ１／Ｓ２に向かって）湾曲し、その後、チップの前面に向かって上方に曲がる。
【００４２】
垂直な終端（深いトレンチ）を用いることによって、ＩＧＢＴ、トライアック及び特定のサイリスタのような、対称な電圧阻止を有するデバイスをモノリシック集積することも可能になるのは興味深い。実際には、これらのデバイスは２つのＰ−Ｎ接合部を有し、一方は前面上に、他方は背面上にあり、それらの接合部は、原理的には、電圧を保持することができる。実際には、従来のディスクリートデバイスでは、構成要素の分割は、背面接合部の阻止電圧を著しく低下させる。双方向電圧阻止を有するディスクリートデバイスを作製するための技法が以下の論文において記述されている。
−O. Causse他「A new peripheral planar structure allowing symmetrical voltage blocking」（Proceedings of the 1999 International Semiconductor Conference CAS' 99, 5-9 October 1999, Volume 1, Pages 59-62）
−「A New Isolation Technique for Reverse Blocking IGBT with Ion Implantation and Laser Annealing to Tapered Chip Edge Sidewalls」（Proceedings of the 18th International Symposium on Power Semiconductor Devices & ICs, 4-8 June 2006, Naples, Italy）
−A. Dartigues他「On-state and Transient Characterization of a Monolithic MBS(Mos Bidirectional Switch)」（Conference Records of the 2001 IEEE Industry Application Conference - 36th IAS Annual Meeting, 30 September - 4 October 2001, Volume 1, Pages 648-652）
【００４３】
これらの技法は実施するのが非常に複雑である。しかしながら、誘電体で満たされた深いトレンチを用いることによって、前面上の終端（図９を参照）と同程度に良好な品質を有する背面上の終端が、簡単かつ安価に得られるようになる。
【００４４】
後に更に詳細に説明されるように、トレンチは、チップ作製工程中に、又は終了時に形成し、この工程が終了した後に誘電体で満たすことができる。
【００４５】
本発明の「デュアルチップ」概念によると、対称な電圧阻止を有する構成要素をモノリシック集積することによって、特に、今までにほとんど利用されてこなかった回路が得られるようになる。一例として、「電流インバータ」とも呼ばれる電流スイッチを挙げることができ、そのうちの３種類の実施形態が図１０Ａ〜図１０Ｃに示されており、そのインバータは、これまで達成するのが難しかった、双方向電圧阻止（及び一方向電流阻止）を必然的に伴う、電圧インバータ（図１Ａ及び図１Ｂ）の双構造である。インバータ又は電流スイッチの集積に特有の問題を、後に更に詳細に説明する。
【００４６】
これまで、１組の並列のブリッジアームの「上半分」を形成するデバイスのモノリシック集積だけが検討されてきた。モジュールの「下半分」を形成する素子の集積は、更なる困難を有する。実際には、この場合、共通の電位に保持されなければならないのはソース（又はＩＧＢＴの場合、エミッタ）であるのに対して、ドレイン（又はコレクタ）は「空き」端子を形成しなければならない。これは、図２に示されるタイプのチップの場合には不可能である。
【００４７】
この問題に対する解決策は、ｐ型基板Ｓ１、Ｓ２を用いること、したがってｐチャネルトランジスタを作製することにある。一見して、この解決策は、表面的には却下されなければならないように思われる。確かに、ｐ型パワーデバイスは、ｎ型の相当するパワーデバイスよりもはるかに不利な電気的特性を有し、すなわち、伝導及びスイッチングにおける制御損失が高く、更には電力密度が低い。実際に、可能ならいつでも、その使用は回避される。しかしながら、後に示されるように、本発明によるパワーモジュールは、ｐ型デバイスの使用にかかわらず、ディスクリート構成要素を用いるデバイスの特性よりも全体的に優れた特性を有する。
【００４８】
図３によって示される、本発明の第２の実施形態によれば、同じタイプ（ｎ、又は例外的に実際に好都合であったなら、ｐ）のデバイスを用いることができるようになる。この実施形態では、垂直構造を有するデバイスが均一な基板Ｓ’内に集積され、基板は約５０μｍ〜５００μｍの厚みを有し、好ましくは、厚みのある基板を薄化することによって得られた約５０μｍ〜３００μｍの厚みを有する。図２の場合と同様に、各トランジスタはいくつかの基本セルを含むことができるが、図を簡単にするために１つしか示されていない。
【００４９】
上記デバイスの作製後であるが、分離用トレンチを形成する前に、基板の背面又は前面上に厚いメタライゼーション層Ｍ’が堆積される。例えば、その中にＭＯＳＦＥＴが集積されるｎ型基板（実際に最も好都合である）の事例が検討される。メタライゼーション層Ｍ’が背面上に堆積される場合には、図２の構造に等価な共通ドレイン構造が得られ、その場合、縮退半導体の基板Ｓ１が金属で置き換えられている。対照的に、図３に示される事例のように、メタライゼーション層Ｍ’が前面上に堆積される場合には、共通ソース及び「空き」ドレイン構造が得られる。この後者の場合、ゲート電極ＣＧに個別にアクセスすることができるように、メタライゼーション層Ｍ’内に開口部を設ける必要がある。
【００５０】
いずれの場合でも、その後に、分離用トレンチが形成される。
【００５１】
図３に示される例では、デバイスの分離は、図２の場合のように垂直で、細く、深いトレンチによって得られるのではなく、ウエットエッチングによって形成され、かつその壁がＳＩＰＯＳ（半絶縁多結晶シリコン）のようなパッシベーション誘電体ＤＰでコーティングされた「Ｖ字形の」溝（ＳＩで参照される）によって得られる。その結果は、ディスクリートデバイスにおいて従来通りである「メサ」タイプの構造である（Philippe Leturcqによる上記の論文を参照）。都合の良いことに、封入時に、それらの溝は誘電体ゲル、例えば、シリコンで満たすことができる。
【００５２】
１つの変形形態として、図３のデバイスの枠組みの中で、垂直トレンチによる分離を用いることもでき、逆に図２のデバイスにおいて、「Ｖ字形の」溝による分離を用いることもできたであろう。
【００５３】
いずれの場合でも、デバイス自体を作製するために必要とされる拡散作業及びメタライゼーション作業後に、分離用のトレンチ又は溝を形成できることが好都合である。これにより、本発明を実施するために概ね全ての既存技術を利用できるようになる。
【００５４】
モジュールのそれぞれ上側部分及び下側部分のスイッチをモノリシック集積する２つのチップＰ１及びＰ２を別々に作製した後に、それらのチップは、各ブリッジアームを構成するスイッチ対を形成するように、互いに電気的に、かつ機械的に接続されなければならない。最も好都合な処理方法は、図４Ａ及び図４Ｂにおいて示されるような３次元スタックを形成することにある。
【００５５】
これらの図、それぞれ断面図及び平面図において示されるパワーモジュールは、ブリッジアームを形成するように、複数のスイッチをそれぞれ集積する２つのチップを、第１のチップのスイッチの「空き」端子が第２のチップのスイッチの対応する空き端子に面して配置されるように重ね合わせることによって得られる。
【００５６】
上から下まで、図４Ａのスタックは、以下のものを含む。
−正電圧の電源レールに接続されるように設計された導電性素子ＢＶ＋；
−素子ＢＶ＋と電気的に接触している第１の縮退基板Ｓ１Ｎ、及び垂直構造を有するＮ型ＭＯＳＦＥＴトランジスタ（Ｔで参照される）がその中に形成されるエピタキシャル層Ｓ２Ｎを含む、第１の半導体Ｎ型チップＰ１。図２を参照して説明されたように、これらのトランジスタのドレインは、第１の縮退基板Ｓ１Ｎ及び導電性素子ＢＶ＋によって共通の電位に保持される。トランジスタのアクティブ領域及び電圧阻止領域は、「メサ」タイプの終端を形成する分離用溝ＳＩによって互いに分離される。
−分離用溝によって不連続にされるソースメタライゼーション層ＭＳ１。
−一般的に金属であり、モジュールの出力端子を形成する電気的接続用素子ＢＳ。
−同じく分離用溝によって不連続にされ、１組のブリッジアームの下側部分を形成するＰ型ＭＯＳＦＥＴトランジスタのドレインを相互接続するためのメタライゼーション層ＭＤ２。
−垂直構造を有するＰ型ＭＯＳＦＥＴトランジスタがその中に形成されるエピタキシャル層Ｓ２Ｐ、及び第１の縮退基板Ｓ１Ｐを含む、Ｐ型の第２の半導体チップＰ２。第１のチップからのＮ型ＭＯＳＦＥＴトランジスタ及び第２のチップからのＰ型ＭＯＳＦＥＴトランジスタが１つのブリッジアームを形成し、その中間点が出力端子ＢＳと一致する。Ｐ型ＭＯＳＦＥＴのソースは、個々のメタライゼーション層ＭＤ２を介して、対応する出力端子に接続される。
−縮退基板Ｓ１Ｐと、したがってＰ型ＭＯＳＦＥＴのドレインと電気的に接触しており、負電圧の電源レールに接続されるように設計された導電性素子ＢＶ−。
【００５７】
その組立は、蝋付け又は圧締めによって実行することができる。
【００５８】
図４Ｂは、モジュールの平面図を示す。その図において、トランジスタのゲートコンタクトＣＧも見ることができる。
【００５９】
従来通りに、ダイオードは、垂直構造を有するトランジスタの一体部分を形成する。
【００６０】
図４Ａ及び図４Ｂは極めて簡略化されており、本発明の基本的な概念を概略的に表すことを意図するだけであることは理解されたい。数多くの変形及び改善を考えることができる。例えば、トランジスタのための制御エレクトロニクスは、モノリシックの形態で（チップのうちの一方又は両方の上）、又はハイブリッドの形態で（パワーチップに相互接続された別のチップ上）、パワーモジュール内に集積することができる。トランジスタのソースは、それ自体が知られているような態様において表面積を増やすように、交互配置構造を有することができる。さらに、「スイッチ」は、その例の場合のように、ＭＯＳＦＥＴとすることができるが、同じく、ＩＧＢＴ、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ又はダイオードとすることもできる。異なるデバイスで構成される、例えば上側部分においてトランジスタで構成され、下側部分においてダイオードで構成されるブリッジアームを作製することもできる。
【００６１】
図４Ａ及び図４Ｂは、エピタキシャル構造に基づくチップを用いる相補構造（Ｐ及びＮ）を有するモジュールの事例に関連する。同じタイプのアセンブリを、相補型又は別のタイプの薄化された基板に基づくチップを用いて作製できることは言うまでもない。電圧終端は、同じくらい容易に、「メサ」タイプ、又は垂直トレンチタイプで構成することができる。
【００６２】
図４Ａ及び図４Ｂにおける３次元アセンブリは、後に詳述されることになる理由から、本発明の好ましい実施形態を構成する。しかしながら、２つのチップを並置し、従来の技法に従って、接続ワイヤを介してチップを相互接続することも考えられる。
【００６３】
図５は、本発明の１つの変形形態による、押圧アセンブリによって作製された３次元構造を有するモジュールの断面図を示す。このモジュールでは、デバイスの分離は深いトレンチＴＰによって達成される。そのトレンチに近い基板の上側表面上に誘電体層が堆積される。この誘電体層の上に、ソース（Ｎトランジスタの場合）又はドレイン（Ｐトランジスタの場合）メタライゼーション層が存在し、このため、チップのアクティブ表面に対して持ち上げられる。トランジスタの空き端子とモジュールの出力端子との間の電気コンタクトは、これらの持ち上げられた周辺メタライゼーション内に形成される。
【００６４】
図４Ａ、図４Ｂ及び図５を考察すると、本発明のモジュールの３次元アセンブリによってもたらされる利点のうちのいくつかを簡単に理解できるようになる。
【００６５】
第１の利点は、接続用ワイヤを除去し、その代わりにメタライゼーション層を用いる結果として、接続システムが簡単になり、信頼性が高められることである。
【００６６】
非常にコンパクトな相互接続構造も、電磁的な観点から重要な利点を有する。
【００６７】
正及び負の電源ライン並びに種々のブリッジアームによって形成される「スイッチングメッシュ」のインダクタンスが、（構成要素の大型化を余儀なくする、スイッチング中の「誘導性電圧スパイク」とともに）放射妨害を引き起こす。
【００６８】
さらに、モジュールの外側表面を形成し、一定の電位に保持される、素子ＢＶ＋及びＢＶ−によって与えられる遮蔽によって、スプリアスキャパシタンス（spurious capacitance）を介して伝導される妨害を最小限に抑えることができるようになる。これにより更に、パワーコンバータのサイズ及びコストに非常に大きく寄与するコモンモードフィルタリングに関する制約を少なくすることができる。
【００６９】
３次元アセンブリは、熱の観点からも利点を有する。これは、素子ＢＶ＋及びＢＶ−を放熱装置に取り付けることができるためである。さらに、素子ＢＶ−がグランド電位にある場合には、放熱装置が電気的に分離される必要はない。分離したなら、熱伝導率の低下は避けられないであろう。さらに、出力端子そのものをヒートシンクとして用いることもできる。
【００７０】
３次元アセンブリの原理、及びそれに関連付けられる利点は、以下の論文において、ディスクリート構成要素を用いる応用例において既に開示されている。
E. Vagnon、P. O. Jeannin、Y. Avenas、J. C. Crebier、K. Guepratte「A Busbar Like Power Module Based On 3D Chip On Chip Hybrid Integration」（2th Annual IEEE Applied Power Electronics Conference and Exposition APEC 2009, 15-19 February 2009, Pages 2072-2078）；
E. Vagnon、J.-C. Crebier、Y. Avenas、P. O. Jeannin「Study and realization of low-force 3D press-pack power module」（IEEE Power Electronics Specialists Conference 2008, PESC 2008, 15-19 June 2008, Pages 1048-1054）。
【００７１】
しかしながら、ディスクリートトランジスタで構成される従来の多相コンバータの３次元アセンブリは、達成するのが非常に難しい。一方、本発明のデュアルチップ構造は、３次元アセンブリに極めて自然に適合する。
【００７２】
上記で説明されたように、本発明によるパワーモジュールのブリッジアームは、相補型（一方のスイッチがＮ型、もう一方のスイッチがＰ型）、又は別のタイプ（同じタイプの２つのスイッチ、一般的にはＮ）からなることができる。ｐ型デバイスの性能が準最適であるため、パワーエレクトロニクスにおいて相補構造を用いることはまれである。したがって、その利点及び欠点は、詳細に検討するに値する。
【００７３】
Ｐ型ＭＯＳＦＥＴは、導通状態において、等価なＮ型ＭＯＳＦＥＴの損失の２倍〜３倍高い損失を示す。しかしながら、その表面積を単に増加することによって、Ｐ型ＭＯＳＦＥＴの損失を削減することができるのに対して、関連するＮ型ＭＯＳＦＥＴの損失は変化しない。これは当然、等価な性能パラメータを有し、かつＮ型ＭＯＳデバイスのみに基づくモジュールに比べて、大きなシリコン表面積を用いることを意味する。しかし、この表面積の増加は、モノリシック集積によって可能にされる表面積の減少によって、更には、３次元アセンブリの優れた電磁的特性に起因するコモンモードフィルタリングの簡略化（上記参照）によって相殺することができる。３次元アセンブリの優れた熱的特性も、デバイスの性能を改善することに、それゆえ、ｐ型デバイスの使用に関連付けられる不利益を小さくすることに寄与する。
【００７４】
相補構造を有するモジュールのＮトランジスタが、対応するＰトランジスタよりも小さいという事実によって、Ｎ型チップ上に残っている空間を、ブリッジアームのための制御エレクトロニクスを集積するために用いることができるようになる。この結果、利用可能な空間が最適に用いられる。
【００７５】
バイポーラ構成要素（ダイオード、ＢＪＴ、ＩＧＢＴ）の場合、ｐ型デバイスを用いることに関連付けられる不利益は、ユニポーラ構成要素（基本的にＭＯＳＦＥＴ）の場合よりも更に小さい。
【００７６】
ｐ型デバイスは損失に関して好ましくないが、図６Ａ及び図６Ｂに示されるように、相補構造を用いることは、ブリッジアームの制御に関する限り、著しい利点を有する。この理由は、Ｎ型及びＰ型のそれぞれ２つのトランジスタのゲートに同じ信号が加えられるときに、一方はその導通状態に移行し、他方はオフ状態にあることである。したがって、単一の制御回路Ｃｄｅによって、２つのトランジスタを駆動できるようになる。更に適切なことに、両方のトランジスタが同時に導通状態となって、短絡を引き起こすおそれがない。
【００７７】
図６Ａにおいて、参照記号ＰＳ＋及びＰＳ−は、制御又は精密制御回路Ｃｄｅのための電源回路を示す。図６Ｂにおいて、ｔは時間を示し、Ｎトランジスタ及びＰトランジスタそれぞれのしきい値電圧を示すＶＧＳｔｈ＋及びＶＧＳｔｈ−は、絶対値において概ね等しく、かつ符号が反対であると仮定される。ＶＣｄｅ、ＶＧＤ、ＩＤＳｎ及びＩＤＳｐの意味は、図６Ａから明らかである。
【００７８】
図７Ａ〜図７Ｄは、「同軸」構造によって特徴付けられる、本発明の１つの特定の好都合な実施形態を示す。
【００７９】
図７Ａは、２つのトランジスタ及びその関連する逆並列ダイオードを含むブリッジアームの回路図を示し、ブリッジアームの２つのスイッチングセルＣＣ１、ＣＣ２への分解を示す。そのスイッチングセルＣＣ１、ＣＣ２はそれぞれ、１つのトランジスタと、もう一方のトランジスタの逆並列ダイオードによって形成される。第１のスイッチングセルＣＣ１では、トランジスタＴが、正電圧ＢＶ＋にある電源ラインとブリッジアームの中間点に対応する出力端子ＢＳとの間に接続されるのに対して、ダイオードＤは、上記出力端子ＢＳと負電圧ＢＶ−にある電源ラインとの間に接続される。逆に、第２のスイッチングセルＣＣ２では、ダイオードがＢＶ＋とＢＳとの間に接続され、トランジスタがＢＳとＢＶ−との間に接続される。
【００８０】
理想的な電流源によってモデル化される誘導性負荷が、出力端子ＢＳと負電圧源ラインＢＶ−との間に接続される。
【００８１】
図７Ｂは、スイッチングセルＣＣ１をそのまま示す。実際には、図７Ｃ、図７Ｄの同軸構造は１つのスイッチングセルのみに関係し、完全なブリッジアームに関するものではない。ブリッジアーム、すなわち、更に複雑な回路は、２つ以上のスイッチングセルをともに１つの同軸構造と接続することによって形成することができる。
【００８２】
図７Ｃは、ラインＢＶ−に対して対称に図７Ｂのセルを複製することによって得られる回路図を示す。ここでは、２つの出力端子ＢＳ’及びＢＳ’’とともに、２つの正の電源ラインＢＶ＋’及びＢＶ＋’’が存在する。図７Ｃの回路は、その構成が複製される（Ｔ’、Ｔ’’；Ｄ’、Ｄ’’）ことを除いて、図７Ｂの回路と完全に等価である。それは特に、完全なブリッジアームと混同されるべきではない。図７Ｃにおいて、矢印は各ライン内で電流が流れる方向を示す。２つの矢印を含むラインは、単一の矢印を含むラインよりも、その中に流れる電流が大きい。種々のラインはメッシュを形成し、メッシュ内では、その向きが図中に示される磁界によって生成される電流が流れる。
【００８３】
最後に、図７Ｄは、チップの３次元アセンブリの形で図７Ｃの回路の実際の実施形態の断面図を示しており、３次元アセンブリは、そのアセンブリを構成するチップに平行な平面に対して機能的な対称性を示す。このアセンブリでは、垂直技術を用いて、独立したチップ上に各半導体構成要素が形成される。その後、これらのチップは重ね合わせられ、ラインＢＶ＋’及びＢＶ＋’’、ＢＳ’及びＢＳ’’に対応するメタライゼーション層によって、電気的相互接続が形成される。さらに、同じ電位に保持されることが意図される層は、その側面において互いに接続することができる（これは必須ではない）。最終的な結果が「同軸」構造であり、その全てのアクティブ素子が、（一定の）正の電源電位に保持される導電性外層（conducting envelope）内に封入される。その構造が与える可変電位を概ね完全に閉じ込めるため、これが電磁的な適合性の観点から優れた構造であることは理解されよう。
【００８４】
その出力端子が互いに共用される、端部同士が接続された２つの同軸スイッチングセルを配置することによって、完全なブリッジアームを得ることができる。
【００８５】
集積された還流ダイオードを備えるＭＯＳＦＥＴ又はＩＧＢＴを用いることによって、単一の同軸構造を用いて完全なブリッジアームを形成できるようになる。これが図１１Ａ及び図１１Ｂに示されており、それらの図は、一例にすぎないが、対称面を示す、４つの同一のＮ型ＭＯＳＦＥＴ（Ｔｉ、Ｔｉｉ、Ｔｉｉｉ、Ｔｉｖ）のスタックを示す。第１の動作段階中に、トランジスタＴｉｉ及びＴｉｉｉが、電流を流すように駆動されるのに対して、トランジスタＴｉ及びＴｉｖは、例えば、図示されない精密制御回路によって、そのゲート及びソースを短絡することによってオフにされる。それゆえ、ラインＢＳ’／ＢＳ’’は、正の電源ＢＶ’＋／ＢＶ’’＋に接続される。第２の動作段階中に、トランジスタＴｉ及びＴｉｖが導通し、ＢＳをＢＶ−に接続するのに対して、トランジスタＴｉｉ及びＴｉｉｉはオフにされる。その結果、ブリッジアーム動作が達成される。
【００８６】
２つの動作段階の間には、全てのトランジスタがオフにされる短い時間がある。これは、ＢＶ’＋、ＢＶ’’＋とＢＶ−との間のいかなる短絡のリスクも回避する。ここで、ラインＢＳ’／ＢＳ’’が、誘導性負荷に電力を供給するものと仮定する。それゆえ、電流の突然の遮断は一切生じるはずがない。トランジスタが非導通状態であるにもかかわらず、電流を流すことができるようにするために、この時点でＭＯＳＦＥＴのボディダイオードが介入し、還流ダイオードとしての役割を果たす。したがって、例えば、第１の動作段階と第２の動作段階との間に、誘導性負荷が放電できるようにするために、Ｔｉ及びＴｉｖのボディダイオードが導通し始めることになる。
【００８７】
垂直構造を有するＭＯＳＦＥＴは必然的に、還流ダイオードとして動作するように設計されるボディダイオードを有する。ＩＧＢＴのような他の構成要素では、意図的に、そのようなダイオードをともに集積することができる。
【００８８】
図１１Ｂにおいて、ラインＢＳ’／ＢＳ’’、ＢＶ’＋／ＢＶ’’＋及びＢＶ−は、メタライゼーション層の形態で作製されるのではなく、金属シート又は金属プレートとして作製されることに留意することができる。この変形の実施形態は、１つのスイッチングセル（図７Ｃ）を形成するにしても、完全なブリッジアーム（図１１Ａ）を形成するにしても、任意の同軸構造に適用することができる。
【００８９】
図１２に示されるように、ラインＢＶ’＋／ＢＶ’’＋を形成し、ＢＳ’／ＢＳ’’を形成することも可能であるシートは、その側面において同軸構造を閉じるように、摺動係合する重複部分を有することができる。
【００９０】
図１１Ｂ及び図１２の事例では、外側シートＢＶ’＋／ＢＶ’’＋に加えられる外力Ｆによって圧締めすることによって、アセンブリが保持される。
【００９１】
図１３の事例では、閉じたハウジングによって（平行六面体形状が検討される場合には、その６面のうちの少なくとも４面において）、正の電源ＢＶ＋が与えられる。再び、シートＢＳ’／ＢＳ’’は、摺動係合する構造を有する。同じことはシートＢＶ’−／ＢＶ’’−の場合にも当てはまり、その間にばねＲ（弾性材料のブロック）が配置され、ハウジングＢＶ＋の内側表面に対して内側からアセンブリを押す分離力を加える。内側に正の電源を有し、外側に負の電源を有する逆の構造も可能である。
【００９２】
同軸構造は、複数の平行なブリッジアームを含む電力回路の作製に適用することができる。例えば、「空き」端子と共通電位の端子とを有する複数の構成要素を集積するチップの同軸スタックを作製することができる。このようにして、上記チップに平行な平面に対して機能的な対称性を示すチップのスタックによって形成される各同軸構造が、１組のスイッチングセル、更には、１組の完全なブリッジアームを構成する。こうして、本発明の第１の主題及び第２の主題によるパワーモジュールを実現することができる。
【００９３】
１つの変形形態として、ディスクリート構成を選択することもできる。
【００９４】
図１４Ａは、図７Ｃに示されるタイプの２つのスイッチングセルを関連付けることによって得られるディスクリート構成要素（ＩＧＢＴ）を用いるブリッジアームの回路図を示す。図１４Ｂは、ラインＢＶ’＋／ＢＶ’’＋、ＢＳ’／ＢＳ’’及びＢＶ−を形成する同じ導電性シートを共用する、チップの２つのスタックの形態をとる、その物理的な実施形態を示す。ダイオード（Ｄ’１、Ｄ’’１、Ｄ’２、Ｄ’’２）及びトランジスタ（Ｔ’１、Ｔ’’１、Ｔ’２、Ｔ’’２）のチップの厚みが異なる場合には、種々のスタックのラインＢＳ’／ＢＳ’’に対して別々のシートを用いなければならないので、それらを互いに接続するために、フレキシブルコンタクトが用いられる。
【００９５】
図１５Ａは、同じシートＢＶ’＋／ＢＶ’’＋及びＢＶ−を共用する、図１１Ｂに示されるタイプの３つのスタックを用いて得られる３相インバータの物理的な実施形態を示す（当然、出力ラインＢＳ’／ＢＳ’’は互いに独立していなければならない）。磁力線を近づけることができるようにするために、かつブリッジアーム間のいかなる磁気カップルも避けるために、図１５Ｂに示されるように、シートＢＶ−は、好ましくは、開口部Ｏ１、Ｏ２を含むべきである。
【００９６】
上記で説明されたように、「メサ」タイプ又は深いトレンチの終端によって、対称な電圧阻止を有する構成要素を作製できるようになる。したがって、複数の電流スイッチ（又はインバータ）アームを含む回路を作製することへの主な障害が取り除かれる。
【００９７】
図１０Ａは、相補型ＩＧＢＴの使用に基づく、このタイプの回路の回路図を示す。図９に示されるように、ＩＧＢＴは、必然的にその背面においてＰ−Ｎ接合部を有し、その接合部は、電流スイッチアームのために必要とされる直列ダイオードを形成する。これらの構成要素は、このダイオードの端子間の電圧降下を無視することができる高電圧の用途（１００Ｖ以上）に特に適している。
【００９８】
図１０Ａに示される回路において、同じアーム上のＩＧＢＴのエミッタは同じ点（出力端子）に接続される。その結果、これらのトランジスタのベースに加えられる制御信号は同じ電圧レベルに設定され、その事実によれば、各スイッチングアームのための精密制御回路を互いに共用できるようになる。
【００９９】
「上側チップ」（正の電源に接続される）がＰ型ＩＧＢＴを集積し、「下側チップ」（負の電源に接続される）がＮ型のＩＧＢＴを集積するという点で、図１０Ｂに示される回路は図１０Ａの回路とは異なる。同じチップのトランジスタのエミッタはそれぞれの電源に接続される。これにより、各チップ上の精密制御回路を互いに共用できるようになる。
【０１００】
図１０Ｃの回路は、より高い性能のＮ型のトランジスタだけを用いる。その欠点は、上側チップのための精密制御回路を互いに共用できないことである。
【０１０１】
Ｐ型の回路だけを用いる回路も構成することはできるが、特に興味深くはない。
【０１０２】
本発明によれば、図１０Ａ、図１０Ｂ及び図１０Ｃの回路は、デュアルチップ技術を用いて、好ましくはサンドイッチ構造において作製される。
【０１０３】
電流スイッチを作製するために、電圧に関して双方向である構成要素に基づくスイッチングセルに同軸構造を適用することもできる。図１７は、そのようなセルの回路図を示す。
【０１０４】
図１０Ａ、図１０Ｂ及び図１０Ｃのトポロジーは、ＭＯＳＦＥＴによって実現することもできる。直列ダイオードはショットキータイプからなることができ、ドレイン電気コンタクトの特性に単に作用することによって作製される。したがって、ダイオードの端子間の小さな電圧降下で、完全にユニポーラ動作を有し、それゆえ、高速の構造が得られる。そのような回路は、低電圧及び中電圧の用途（１００Ｖ未満）及び／又は高周波数の用途（２５０ｋＨｚ以上）に特に適している。デュアルチップ技術を用いて、集積されたショットキーダイオードを有する集積電流スイッチを作製するには、構造的完全性、及びスイッチ間の電気コンタクトの両方を与える素子として、厚いメタライゼーション層を用いるチップを必要とする（図３の例を参照）。縮退半導体から形成される基板を用いることは（図２の例と同様）、実際には、ショットキーコンタクトの形成と相いれない。
【０１０５】
本発明の一実施形態による、ＭＯＳＦＥＴを用いる多相電流スイッチの一例が図１０Ｄに示される。そのトポロジーは図１０Ｂのトポロジーに対応し、大部分の事例において、おそらく最も好都合である。他のトポロジーも実現可能である。
【０１０６】
そのスイッチ又は電流インバータは、精密制御回路の自己給電を可能にする興味深い特性を有する。言い換えると、これらの回路のための電源は、スイッチの正の電源及び負の電源から直接にもたらすことができる。
【０１０７】
欧州特許出願公開第１３８７４７４号明細書は、パワートランジスタの精密制御の自己給電を可能にする回路を記述する。
【０１０８】
図１６Ａは、図１０Ａの回路の場合に、この自己給電をいかに実行することができるかを示す（「Ｎ」トランジスタが正の電源に接続され、「Ｐ」トランジスタが負の電源に接続される相補構造）。各スイッチアームは、２つの補助トランジスタＴＡ１、ＴＡ２と、それぞれのトランジスタに直列に接続された２つの補助ダイオードＤＡ１、ＤＡ２と、ダイオード及びトランジスタに直列に接続された２つのコンデンサＣＡ１、ＣＡ２とを備える。コンデンサＣＡ１の両端において電圧ＶＡ１を得ることができ、その電圧は、中間点ＶＭの電圧に対して正であり、中間点には、電流スイッチアームのトランジスタのエミッタ又はソースが接続される。この電圧によって、（正の）信号を生成できるようになり、その信号は、上記アームを起動するために、該アームのＮ型の「上側」トランジスタのベース又はゲートに加えられることになる。同様に、コンデンサＣＡ２の両端において電圧ＶＡ２を得ることができ、その電圧は、中間点ＶＭの電圧に対して負である。この電圧によって、（負の）信号を生成できるようになり、その信号は、上記アームを起動するために、該アームのＰ型の「下側」トランジスタのベース又はゲートに加えられることになる。
【０１０９】
補助ダイオード及び補助トランジスタは、多相電流スイッチを形成するパワーチップに容易に集積される。さらに、これらの構成要素は高い電力を取り扱う必要がないので、小さくすることができる。
【０１１０】
図１６Ｂは、図１０Ｂの回路の場合に、この自己給電をいかに実行することができるかを示す（「Ｐ」トランジスタが正の電源に接続され、「Ｎ」トランジスタが負の電源に接続される相補構造）。この場合、単一の自己給電回路が、２つの補助トランジスタＴＡ１、ＴＡ２と、それぞれのトランジスタに直列に接続された２つの補助ダイオードＤＡ１、ＤＡ２と、ダイオード及びトランジスタに直列に接続された２つのコンデンサＣＡ１、ＣＡ２とを備える。コンデンサＣＡ１の両端において電圧ＶＡ１を得ることができ、その電圧は、正の電源Ｖ＋に対して負であり、正の電源には、電流スイッチの上半分のトランジスタのエミッタ又はソースが接続される。この電圧によって、（負の）信号を生成できるようになり、その信号は、Ｐ型の「上側」トランジスタを起動するために、そのベース又はゲートに加えられることになる。同様に、コンデンサＣＡ２の両端において電圧ＶＡ２を得ることができ、その電圧は、負の電源Ｖ−に対して正であり、負の電源には、電流スイッチの下半分のトランジスタのエミッタ又はソースが接続される。この電圧によって、（正の）信号を生成できるようになり、その信号は、Ｎ型の「下側」トランジスタを起動するために、そのベース又はゲートに加えられることになる。
【０１１１】
図１６Ａの場合と同様に、補助ダイオード及び補助トランジスタは、多相電流スイッチを形成するパワーチップに容易に集積される。
【０１１２】
図１６Ｂ−１、図１６Ｂ−２及び図１６Ｂ−３は、集積するのが更に難しい、図１６Ｂの回路の３つの「低級の（degraded）」変形形態を示す。図１６Ｂ−３の事例では、補助ダイオード及びトランジスタは各スイッチアームと並列に接続される。
【０１１３】
最後に、図１６Ｃは、図１０Ｃの回路の場合に、この自己給電をいかに達成することができるかを示す（「Ｎ」トランジスタだけを用いる非相補構造）。その自己給電回路は、図１６Ａの回路と図１６Ｂ−２の回路との間の中間にあり、その動作は容易に理解される。
【０１１４】
１つの変形形態として、スイッチの下側部分の精密制御回路の自己給電は互いに共用することができる。
なお、本願の出願当初の項１６〜４１は次の通りである。
［項１６］
並列に接続された複数のブリッジアーム（ＢＰ１〜ＢＰ５）と、該ブリッジアームの中間点に接続された複数の出力端子とを備えるパワーエレクトロニクスモジュールであって、
少なくとも２つの半導体チップ（Ｐ１、Ｐ２）を備え、該チップはそれぞれ複数の固体スイッチ（Ｔ１１〜Ｔ２５、Ｄ１１〜Ｄ２５）をモノリシック集積し、該固体スイッチは、垂直技術を用いて作製され、該固体スイッチのアクティブ領域及び電圧阻止領域が互いに電気的に分離され、１つのチップの各スイッチは、１つの前記ブリッジアームを形成するように、別のチップの個々のスイッチに接続されている、パワーエレクトロニクスモジュールにおいて、
前記スイッチは対称な電圧阻止を示し、それにより、前記ブリッジアームは電流インバータアームとして動作することができることを特徴とする、パワーエレクトロニクスモジュール。
［項１７］
各固体スイッチは、少なくとも第１の電気コンタクト端子（ＭＤ）及び第２の電気コンタクト端子（ＭＳ）を有し、同じチップの前記スイッチの前記第１の端子は、共通の電位に保持されるように導電性素子（ＢＶ＋）に接続され、空き端子と呼ばれる前記第２の端子は、前記モジュールの前記出力端子（ＢＳ）に接続されている、項１６に記載のパワーエレクトロニクスモジュール。
［項１８］
前記チップのうちの少なくとも１つはＮ型基板上に作製され、少なくとも別のチップはＰ型基板上に作製され、各ブリッジアームを形成する２つの前記スイッチは相補型である、項１７に記載のパワーエレクトロニクスモジュール。
［項１９］
前記Ｐ型スイッチは、該Ｐ型スイッチのアクティブ領域の最も小さな導電量を補償するように、前記Ｎ型相補型トランジスタのアクティブ表面よりも大きなアクティブ表面を有する、項１８に記載のパワーエレクトロニクスモジュール。
［項２０］
前記チップは、同じタイプにドーピングされている基板上に作製され、同じタイプのスイッチも備える、項１７に記載のパワーエレクトロニクスモジュール。
［項２１］
第１のチップの前記スイッチの前記空き端子が、第２のチップの前記スイッチの対応する前記空き端子に面して配置されるように重ね合わせられた２つの半導体チップを備える、項１７〜２０のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項２２］
並列に接続された前記複数のブリッジアームを形成するように、電源ライン（ＢＶ＋、ＢＶ−）及び共通の出力端子（ＢＳ）によって互いに接続された、第１のスイッチングセル（ＣＣ１）及び第２のスイッチングセル（ＣＣ２）の組を含み、各１組のスイッチングセルは、半導体チップのスタックによって形成され、該スタックを形成する前記チップに平行な平面に対して機能的な対称性を示し、前記チップはそれぞれ、垂直技術を用いて作製された複数の固体スイッチ（Ｔ’、Ｔ’’、Ｄ’、Ｄ’’）をモノリシック集積し、該固体スイッチは、互いに電気的に分離されたアクティブ領域及び電圧阻止領域と、共通の電位に保持されるように前記導電性素子に接続された第１の端子と、前記モジュールの前記出力端子に接続された、空き端子と呼ばれる第２の端子とを有する、項１７に記載のパワーエレクトロニクスモジュール。
［項２３］
前記チップのうちの少なくとも１つは縮退半導体基板（Ｓ１）で構成され、該縮退半導体基板上にエピタキシャル層（Ｓ２）が堆積され、該エピタキシャル層内に前記スイッチが集積され、前記縮退半導体基板は、前記チップの機械的なロバスト性と前記スイッチの前記第１の端子間の電気的接続との両方を確実にする前記導電性素子を形成する、項１７〜２２のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項２４］
前記チップのうちの少なくとも１つは、その中に前記スイッチが集積される薄化された半導体基板（Ｓ’）で構成され、該薄化された半導体基板の一方の面には導電性材料（Ｍ’）の層が堆積され、該層は、前記チップの機械的なロバスト性と前記スイッチの前記第１の端子間の電気的接続との両方を確実にする前記導電性素子を形成する、項１７〜２３のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項２５］
前記チップの少なくとも１つの中に集積される前記スイッチは、それぞれが制御端子を備える、トランジスタのような被制御スイッチである、項１６〜２４のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項２６］
前記チップのうちの少なくとも１つは、前記スイッチのための制御回路（Ｃｄｅ）も集積する、項２５に記載のパワーエレクトロニクスモジュール。
［項２７］
各ブリッジアームを形成する２つの前記スイッチは相補型であり、共通の制御端子を有する、項２５又は２６に記載のパワーエレクトロニクスモジュール。
［項２８］
同じチップの中に集積される前記スイッチの前記アクティブ領域及び前記電圧阻止領域は、前記スイッチの前記作製後に、中空のトレンチ（ＴＰ）又は溝（ＳＩ）によって物理的に分離されている、項１６〜２７のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項２９］
前記アクティブ領域及び前記電圧阻止領域のエッジは傾けられ、誘電体コーティング（ＤＰ）によって不動態化され、それにより、「メサ」タイプの電圧終端を形成する、項２８に記載のパワーエレクトロニクスモジュール。
［項３０］
同じチップの中に集積される前記スイッチの前記アクティブ領域及び前記電圧阻止領域は、誘電体材料で満たされた概ね垂直のトレンチ（ＴＰ）によって分離されている、項２８に記載のパワーエレクトロニクスモジュール。
［項３１］
対称な電圧阻止を有する前記固体スイッチのための精密制御回路を備え、それとともに、前記モジュールがその間に接続された正の電源ライン及び負の電源ラインから該精密制御回路に電力を供給する手段も備える、項１６〜３０のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項３２］
交互に配置された４つの半導体チップ及び５つの導電層からなるスタックを備えるパワーエレクトロニクスモジュールであって、
該半導体チップのうちの２つは、垂直技術を用いて少なくとも１つの個々の被制御スイッチを集積するのに対して、他の２つの該半導体チップはそれぞれ、同じく垂直技術を用いて、少なくとも１つの個々のダイオードを集積し、
該被制御スイッチ及び該ダイオードは、中央導電層に対して機能的に対称に、かつスイッチングセルを形成するように構成されている、パワーエレクトロニクスモジュール。
［項３３］
前記中央導電層のいずれかの側に配置された前記導電層は、前記被制御スイッチ及び前記ダイオードが導電性外層内に封入される同軸構造を形成するように、対を成して互いに電気的に接続されている、項３２に記載のパワーエレクトロニクスモジュール。
［項３４］
前記被制御スイッチはトランジスタである、項３２又は３３に記載のパワーエレクトロニクスモジュール。
［項３５］
項３２〜３４のいずれか一項に記載の２つのパワーエレクトロニクスモジュールを関連付けることによって形成されるブリッジアーム。
［項３６］
前記チップはそれぞれ、並列を成す複数のスイッチングセルを形成するように、複数の被制御スイッチ又はダイオードをそれぞれ集積する、項３２〜３４のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項３７］
項３６に記載の２つのパワーエレクトロニクスモジュールを関連付けることによって形成されている、並列に接続された１組のブリッジアーム。
［項３８］
前記４つの半導体チップはそれぞれ、少なくとも１つのトランジスタ及び１つの逆並列ダイオードを集積し、それにより、前記モジュールは完全なインバータアームとして動作することができる、項３２〜３４のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項３９］
前記導電層は金属シートであり、前記スタックは機械的な押圧によって保持されている、項３２〜３４又は３８のいずれか一項に記載のパワーエレクトロニクスモジュール。
［項４０］
前記中央層を形成するシートに対して対称に配置された、前記シートのうちの少なくとも２つが、摺動接触によって互いに電気的に接続されている、項３９に記載のパワーエレクトロニクスモジュール。
［項４１］
項３９又は４０に記載の複数のパワーエレクトロニクスモジュールを関連付けることによって形成されている、並列に接続された１組のブリッジアームであって、少なくとも両方の外側導電性シートがチップの全てのスタックに対して共通である、１組のブリッジアーム。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｂ−１】
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【図１６Ｂ−２】
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【図１６Ｂ−３】
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【図１６Ｃ】
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【図１７】
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