(57)【特許請求の範囲】
【請求項１】
電源供給制御回路と、前記電源供給制御回路を介して供給される電源電位を用いて動作する信号処理回路と、を有し、
前記電源供給制御回路は、第１のトランジスタ乃至第４のトランジスタと、バッファと、を有し、
前記第１のトランジスタのゲート、及びソース及びドレインの一方は、外部から入力される割り込み信号の供給を担う配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記電源電位を供給する配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記信号処理回路に対する前記電源電位の供給を担う配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記信号処理回路が出力する電源供給停止信号の供給を担う配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方、及び前記第２のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、接地され、
前記第４のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの他方、及び前記信号処理回路に対する前記電源電位の供給を担う配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、接地され、
前記バッファの入力端子は、前記信号処理回路が出力する前記電源供給停止信号の供給を担う配線に電気的に接続され、
前記バッファの出力端子は、前記第４のトランジスタのゲートに電気的に接続され、
前記第２のトランジスタ又は前記第４のトランジスタの少なくとも一方は、チャネルが酸化物半導体層に形成されるトランジスタである半導体装置。
【請求項２】
電源供給制御回路と、前記電源供給制御回路を介して供給される電源電位を用いて動作する信号処理回路と、を有し、
前記電源供給制御回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタのゲート、及びソース及びドレインの一方は、外部から入力される割り込み信号の供給を担う配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記電源電位を供給する配線に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記信号処理回路に対する前記電源電位の供給を担う配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記信号処理回路が出力する第１の電源供給停止信号の供給を担う配線に電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方、及び前記第２のトランジスタのゲートに電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、接地され、
前記第４のトランジスタのゲートは、前記信号処理回路が出力する第２の電源供給停止信号の供給を担う配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの他方、及び前記信号処理回路に対する前記電源電位の供給を担う配線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、接地され、
前記第２のトランジスタ又は前記第４のトランジスタの少なくとも一方は、チャネルが酸化物半導体層に形成されるトランジスタである半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタ又は前記第３のトランジスタの少なくとも一方は、チャネルが酸化物半導体層に形成されるトランジスタである半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記信号処理回路は、フリップフロップと、前記フリップフロップとの間でデータの送受を行うメモリセルと、を有し、
前記メモリセルは、チャネルが酸化物半導体層に形成されるメモリ用トランジスタを有し、
前記メモリセルは、前記メモリ用トランジスタがオフ状態となることによって浮遊状態となるノードにおいて前記データを保持する半導体装置。
【請求項５】
請求項４において、
前記フリップフロップは、チャネルが多結晶シリコン層又は単結晶シリコン層に形成されるトランジスタを用いて構成され、
前記電源供給制御回路及び前記メモリセルを有する層は、前記フリップフロップを有する層と重畳する領域に設けられる半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置の駆動方法であって、
前記信号処理回路に対する前記電源電位の供給を担う配線の電位が前記電源電位となっている状態において、
前記第３のトランジスタ及び前記第４のトランジスタをオン状態とし、前記第２のトランジスタのゲート、及び前記信号処理回路に対する前記電源電位の供給を担う配線を接地させることで、前記第２のトランジスタをオフ状態とし、且つ前記信号処理回路に対する前記電源電位の供給を担う配線の電位を接地電位とする第１の行程と、
前記第３のトランジスタ及び前記第４のトランジスタをオフ状態とする、前記第１の行程後の第２の行程と、
前記第１のトランジスタを介して、前記第２のトランジスタのゲートに前記第２のトランジスタのゲート及びソース間の電圧がしきい値電圧以上となる電位を供給することをきっかけとして、前記第２のトランジスタのゲートの電位をソースとの容量結合によって上昇させることで、前記信号処理回路に対する前記電源電位の供給を担う配線の電位を前記電源電位とする、前記第２の行程後の第３の行程と、を有する半導体装置の駆動方法。
【請求項７】
請求項４又は請求項５に記載の半導体装置の駆動方法であって、
前記信号処理回路に対する前記電源電位の供給を担う配線の電位が前記電源電位となっている状態において、
前記フリップフロップが保持するデータを前記メモリセルへと転送する第１の行程と、
前記第３のトランジスタ及び前記第４のトランジスタをオン状態とし、前記第２のトランジスタのゲート、及び前記信号処理回路に対する前記電源電位の供給を担う配線を接地させることで、前記第２のトランジスタをオフ状態とし、且つ前記信号処理回路に対する前記電源電位の供給を担う配線の電位を接地電位とする、前記第１の行程後の第２の行程と、
前記第３のトランジスタ及び前記第４のトランジスタをオフ状態とする、前記第２の行程後の第３の行程と、
前記第１のトランジスタを介して、前記第２のトランジスタのゲートに前記第２のトランジスタのゲート及びソース間の電圧がしきい値電圧以上となる電位を供給することをきっかけとして、前記第２のトランジスタのゲートの電位をソースとの容量結合によって上昇させることで、前記信号処理回路に対する前記電源電位の供給を担う配線の電位を前記電源電位とする、前記第３の行程後の第４の行程と、
前記メモリセルが保持するデータを前記フリップフロップへと転送する、前記第４の行程後の第５の行程と、を有する半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、信号処理回路に対する電源電圧の供給を停止することが可能な半導体装置に関する。なお、本明細書において、半導体装置とは半導体を利用して構成される全ての装置を指す。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
【０００４】
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等に記憶されたデータが保持される（例えば、特許文献１参照）。
【０００５】
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
信号処理回路に対する電源電圧の供給を停止するためには、当該電源電圧の供給及び遮断を選択することができるスイッチとして機能する回路（電源供給制御回路）が必要になる。そこで、本発明の一態様は、当該回路として好ましい回路を提供することを目的の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、チャネルが酸化物半導体層に形成されるトランジスタを用いて電源供給制御回路を構成することを要旨とする。ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという特徴を有する。よって、酸化物半導体層に生じるカットオフ電流を極めて低くすることが可能である。このような特徴は、他の半導体（例えば、シリコン）にはない酸化物半導体に特有の特徴である。
【０００９】
具体的には、本発明の一態様の半導体装置は、信号処理回路に対する電源電位の供給を担う第１の配線と、電源電位を供給する第２の配線との電気的な接続を制御するトランジスタ、及び、当該第１の配線を接地させるか否かを制御するトランジスタを有する。そして、本発明の一態様の半導体装置は、以下の２つの条件を満たす。（１）当該２つのトランジスタの少なくとも一方は、チャネルが酸化物半導体層に形成されるトランジスタである。（２）前者のトランジスタのスイッチングは外部から入力される割り込み信号によって制御され、後者のトランジスタのスイッチングは信号処理回路から入力される電源供給停止信号によって制御される。
【００１０】
なお、本明細書において、割り込み信号とは、当該半導体装置に併設された入力装置（例えば、キーボードなど）又は検出装置（例えば、光センサ又は温度センサなどのセンサ）から出力され、当該半導体装置に対して動作を要求する信号を指すこととする。
【発明の効果】
【００１１】
当該半導体装置においては、前者のトランジスタをオン状態とし、且つ後者のトランジスタをオフ状態とすることで、信号処理回路に対する電源電位の供給を担う第１の配線に電源電位を供給すること、及び、前者のトランジスタをオフ状態とし、且つ後者のトランジスタをオン状態とすることで、信号処理回路に対する電源電位の供給を停止することが可能である。
【００１２】
ここで、条件（１）によって、信号処理回路に対する電源電位の供給を担う第１の配線に対して電源電位を供給する期間における、後者のトランジスタのカットオフ電流に起因する消費電力、又は、信号処理回路に対する電源電位の供給を担う第１の配線に対して電源電位の供給を停止する期間における、前者のトランジスタのカットオフ電流に起因する消費電力を低減することの少なくとも一方が可能となる。
【００１３】
加えて、条件（２）によって、信号処理回路に対する電源電位の供給を担う第１の配線に対する電源電位の供給再開に備えて、定常的に電源電位が供給される回路が不要となる。すなわち、当該半導体装置における消費電力をさらに低減することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】（Ａ）半導体装置の構成例を示す図、（Ｂ）電源供給制御回路の構成例を示す図、（Ｃ）電源供給制御回路の入出力信号などの経時変化の一例を示す図。
【図２】（Ａ）電源供給制御回路の構成例を示す図、（Ｂ）電源供給制御回路の入出力信号などの経時変化の一例を示す図。
【図３】（Ａ）電源供給制御回路の構成例を示す図、（Ｂ）電源供給制御回路の入出力信号などの経時変化の一例を示す図。
【図４】（Ａ）信号処理回路の構成例を示す図、（Ｂ）、（Ｃ）メモリセルの構成例を示す図。
【図５】半導体装置の構造例を示す図。
【図６】（Ａ）〜（Ｄ）トランジスタの構造例を示す図。
【図７】ＣＡＡＣに含まれる結晶構造の一例を説明する図。
【図８】ＣＡＡＣに含まれる結晶構造の一例を説明する図。
【図９】ＣＡＡＣに含まれる結晶構造の一例を説明する図。
【図１０】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１４】計算に用いたトランジスタの断面構造を説明する図。
【図１５】酸化物半導体層を用いたトランジスタ特性を示す図。
【図１６】試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図１７】試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図１８】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図１９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２０】Ｉｄｓおよび電界効果移動度のＶｇｓ依存性を示す図。
【図２１】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２２】半導体装置の上面図及び断面図。
【図２３】半導体装置の上面図及び断面図。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
＜半導体装置の構成例＞
図１（Ａ）は、本発明の一態様に係る半導体装置の構成例を示すブロック図である。図１（Ａ）に示す半導体装置は、電源電位（ＶＤＤ）及び割り込み信号（ＩＴＲ）が入力される電源供給制御回路１０と、電源供給制御回路１０から電源電位（ＶＤＤ）又は接地電位（ＧＮＤ）が供給され、且つ電源供給制御回路１０に対して電源供給停止信号（ＳＴＰ）を出力する信号処理回路２０とを有する。なお、電源供給制御回路１０は、電源電位（ＶＤＤ）を信号処理回路２０に対して供給するか否か（電源電位（ＶＤＤ）又は接地電位（ＧＮＤ）のいずれを供給するか）を選択する回路である。また、信号処理回路２０は、電源供給制御回路１０を介して供給される電源電位（ＶＤＤ）を用いて動作を行う回路である。
【００１７】
なお、割り込み信号（ＩＴＲ）は、外部から入力され、当該半導体装置に対して動作を要求する信号である。また、電源供給停止信号（ＳＴＰ）は、信号処理回路２０から電源供給制御回路１０に対して電源電位（ＶＤＤ）の供給停止を要求する信号である。図１（Ａ）に示す半導体装置においては、電源供給制御回路１０に割り込み信号（ＩＴＲ）が入力された際に、信号処理回路２０に対する電源電位（ＶＤＤ）の供給が開始又は継続され、電源供給制御回路１０に電源供給停止信号（ＳＴＰ）が入力された際に、信号処理回路２０に対する電源電位（ＶＤＤ）の供給を停止する（電源電位（ＶＤＤ）の供給を担う配線に接地電位（ＧＮＤ）を供給する）。
【００１８】
＜電源供給制御回路１０の構成例＞
図１（Ｂ）は、図１（Ａ）に示す電源供給制御回路１０の構成例を示す図である。図１（Ｂ）に示す電源供給制御回路１０は、トランジスタ１０１乃至トランジスタ１０４を有する。以下、図１（Ｂ）に示すトランジスタ１０１乃至トランジスタ１０４の接続関係について詳述する。
【００１９】
トランジスタ１０１のゲート、及びソース及びドレインの一方は、外部から入力される割り込み信号（ＩＴＲ）の供給を担う配線に電気的に接続されている。
【００２０】
トランジスタ１０２のゲートは、トランジスタ１０１のソース及びドレインの他方に電気的に接続されている。また、トランジスタ１０２のソース及びドレインの一方は、電源電位（ＶＤＤ）を供給する配線に電気的に接続されている。また、トランジスタ１０２のソース及びドレインの他方は、信号処理回路２０に対する電源電位（ＶＤＤ）の供給を担う配線に電気的に接続されている。
【００２１】
トランジスタ１０３のゲート及びトランジスタ１０４のゲートは、信号処理回路２０が出力する電源供給停止信号（ＳＴＰ）の供給を担う配線に電気的に接続されている。
【００２２】
トランジスタ１０３のソース及びドレインの一方は、トランジスタ１０１のソース及びドレインの他方、及びトランジスタ１０２のゲートに電気的に接続されている。また、トランジスタ１０３のソース及びドレインの他方は、接地されている。
【００２３】
トランジスタ１０４のソース及びドレインの一方は、トランジスタ１０２のソース及びドレインの他方、及び信号処理回路２０に対する電源電位（ＶＤＤ）の供給を担う配線に電気的に接続されている。また、トランジスタ１０４のソース及びドレインの他方は、接地されている。
【００２４】
＜電源供給制御回路１０の動作例＞
図１（Ｃ）は、割り込み信号（ＩＴＲ）の供給を担う配線（ＩＴＲ＿Ｗ）の電位、図１（Ｂ）に示す電源供給制御回路１０のノードＡの電位、図１（Ｂ）に示す信号処理回路２０に対する電源電位（ＶＤＤ）の供給を担う配線（ＶＤＤ／ＧＮＤ＿Ｗ）の電位、及び電源供給停止信号（ＳＴＰ）の供給を担う配線（ＳＴＰ＿Ｗ）の電位の経時変化を示す模式図である。以下、図１（Ｃ）を参照して当該電源供給制御回路１０の動作例について説明する。なお、当該半導体装置においては、電源電位（ＶＤＤ）は、接地電位（ＧＮＤ）よりも高電位の固定電位である。
【００２５】
信号処理回路２０に対して動作が要求される場合、配線（ＩＴＲ＿Ｗ）の電位がハイレベルの電位に上昇する（割り込み信号（ＩＴＲ）が供給される）。そのため、トランジスタ１０１がオン状態となり、ノードＡの電位が上昇する。ノードＡの電位の上昇に伴い、トランジスタ１０２のゲートとソース間の電圧がしきい値電圧以上になると、トランジスタ１０２がオン状態になる。これにより、配線（ＶＤＤ／ＧＮＤ＿Ｗ）の電位が上昇する。ここで、ノードＡの電位が当該ハイレベルの電位からトランジスタ１０１のしきい値電圧分低下した値にまで上昇すると、トランジスタ１０１はオフ状態となる。よって、トランジスタ１０１を介した電荷供給によるノードＡの電位の上昇は起きない。ただし、この状態においてノードＡは浮遊状態となっている。そのため、トランジスタ１０２のゲートとソースの容量結合によって、ノードＡの電位はさらに上昇する（ブートストラップ）。その結果、配線（ＶＤＤ／ＧＮＤ＿Ｗ）の電位を、電源電位（ＶＤＤ）からトランジスタ１０２のしきい値電圧分低下した値を超えて、電源電位（ＶＤＤ）まで上昇させることが可能となる。
【００２６】
また、信号処理回路２０に対する電源電位（ＶＤＤ）の供給を停止する場合、配線（ＳＴＰ＿Ｗ）の電位がハイレベルの電位に上昇する（電源供給停止信号（ＳＴＰ）が供給される）。そのため、トランジスタ１０３のゲート及びトランジスタ１０４のゲートの電位が上昇する。これに伴い、トランジスタ１０３のゲートとソース間及びトランジスタ１０４のゲートとソース間の電圧がそれぞれのしきい値電圧以上になると、トランジスタ１０３及びトランジスタ１０４がオン状態となる。これにより、ノードＡ及び配線（ＶＤＤ／ＧＮＤ＿Ｗ）をそれぞれ接地させ、両者の電位を接地電位（ＧＮＤ）まで下降させることが可能である。
【００２７】
このように、信号処理回路２０に対する電源電位（ＶＤＤ）の供給を停止することで、当該半導体装置における消費電力を低減することが可能である。
【００２８】
また、トランジスタ１０２又はトランジスタ１０４の少なくとも一方は、チャネルが酸化物半導体層に形成されるトランジスタである。これにより、配線（ＶＤＤ／ＧＮＤ＿Ｗ）に対して電源電位（ＶＤＤ）を供給する期間（トランジスタ１０２がオン状態となる期間）における、トランジスタ１０４のカットオフ電流に起因する消費電力、又は、配線（ＶＤＤ／ＧＮＤ＿Ｗ）に対する電源電位（ＶＤＤ）の供給を停止（接地電位（ＧＮＤ）を供給）する期間（トランジスタ１０４がオン状態となる期間）における、トランジスタ１０２のカットオフ電流に起因する消費電力の少なくとも一方を低減することが可能である。
【００２９】
さらに、トランジスタ１０２のスイッチングは外部から入力される割り込み信号（ＩＴＲ）によって制御され、トランジスタ１０４のスイッチングは信号処理回路２０から入力される電源供給停止信号（ＳＴＰ）によって制御される。これにより、配線（ＶＤＤ／ＧＮＤ＿Ｗ）に対する電源電位（ＶＤＤ）の供給再開に備えて、定常的に電源電位（ＶＤＤ）が供給される回路が不要となる。すなわち、当該半導体装置における消費電力をさらに低減することが可能となる。
【００３０】
また、トランジスタ１０１又はトランジスタ１０３の少なくとも一方として、チャネルが酸化物半導体層に形成されるトランジスタを適用することが好ましい。製造行程数を低減することができるからである。
【００３１】
また、図１（Ｂ）に示す電源供給制御回路１０に、一方の電極がトランジスタ１０２のゲートに電気的に接続され、他方の電極が配線（ＶＤＤ／ＧＮＤ＿Ｗ）に電気的に接続された容量素子を追加する構成としてもよい。これにより、上述のブートストラップを確実に行うことが可能となる。
【００３２】
＜酸化物半導体について＞
以下では、酸化物半導体について詳述する。
【００３３】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００３４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００３５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００３６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００３７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００３８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００３９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物をスパッタ法で形成する場合には、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【００４１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００４２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００４３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００４４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００４５】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００４６】
【数１】
0005890234.tif 000002
【００４７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４８】
また、酸化物半導体層としては、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化される（ｉ型化又はｉ型に限りなく近い状態にされる）ことが好ましい。これにより、酸化物半導体層にチャネルが形成されない状態において生じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半導体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
【００４９】
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００５０】
スパッタリング法を用いて酸化物半導体層を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素の量を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素の量を低減する、及びチャンバーからガスの排気する排気系における逆流を防止するなどを行うことが効果的である。
【００５１】
また、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。例えば、酸化物半導体を、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物としてもよい。
【００５２】
ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）又はアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【００５３】
したがって、酸化物半導体層をＣＡＡＣを含む酸化物で構成することによって、チャネルが酸化物半導体層に形成されるトランジスタの信頼性を向上させることが可能である。
【００５４】
なお、スパッタリング法を用いてＣＡＡＣを含む酸化物膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣの結晶化が促進されるからである。
【００５５】
また、スパッタリング法を用いてＣＡＡＣを含む酸化物膜を成膜する場合には、ＣＡＡＣを含む酸化物膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣの結晶化が促進されるからである。
【００５６】
また、ＣＡＡＣを含む酸化物膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【００５７】
また、ＣＡＡＣを含む酸化物膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣを含む酸化物膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣを含む酸化物膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣを含む酸化物膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【００５８】
ここでＣＡＡＣについて説明する。ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。
【００５９】
ＣＡＡＣを含む酸化物膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣを含む酸化物膜は、ＣＡＡＣの境界を明確に判別できないこともある。
【００６０】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む酸化物膜を構成する個々のＣＡＡＣのｃ軸は一定の方向（例えば、ＣＡＡＣを含む酸化物膜を支持する基板面、ＣＡＡＣを含む酸化物膜の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを含む酸化物膜を構成する個々のＣＡＡＣのａｂ面の法線は一定の方向（例えば、ＣＡＡＣを含む酸化物膜を支持する基板面、ＣＡＡＣを含む酸化物膜の表面などに垂直な方向）を向いていてもよい。
【００６１】
ＣＡＡＣを含む酸化物膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【００６２】
このようなＣＡＡＣを含む酸化物の例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【００６３】
ＣＡＡＣの構造の一例について図７乃至図９を用いて詳細に説明する。なお、特に断りがない限り、図７乃至図９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。また、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００６４】
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図７（Ａ）に示す小グループは電荷が０である。
【００６５】
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（Ｂ）に示す小グループは電荷が０である。
【００６６】
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｃ）に示す小グループは電荷が０である。
【００６７】
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｄ）に示す小グループは電荷が＋１となる。
【００６８】
図７（Ｅ）に、２個のＺｎを含む小グループを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示す小グループは電荷が−１となる。
【００６９】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００７０】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【００７１】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【００７２】
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００７３】
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【００７４】
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００７５】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００７６】
具体的には、図８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【００７７】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【００７８】
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【００７９】
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【００８０】
図９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【００８１】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【００８２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【００８３】
＜チャネルが酸化物半導体層に形成されるトランジスタについて＞
次いで、チャネルが酸化物半導体層に形成されるトランジスタについて図６（Ａ）〜（Ｄ）を参照して説明する。なお、図６（Ａ）〜（Ｄ）は、トランジスタの構造例を示す断面模式図である。
【００８４】
図６（Ａ）に示すトランジスタは、導電層６０１（ａ）と、絶縁層６０２（ａ）と、酸化物半導体層６０３（ａ）と、導電層６０５ａ（ａ）と、導電層６０５ｂ（ａ）と、絶縁層６０６（ａ）と、導電層６０８（ａ）と、を含んでいる。
【００８５】
導電層６０１（ａ）は、被素子形成層６００（ａ）の上に設けられている。
【００８６】
絶縁層６０２（ａ）は、導電層６０１（ａ）の上に設けられている。
【００８７】
酸化物半導体層６０３（ａ）は、絶縁層６０２（ａ）を介して導電層６０１（ａ）に重畳する。
【００８８】
導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）のそれぞれは、酸化物半導体層６０３（ａ）の上に設けられ、酸化物半導体層６０３（ａ）に電気的に接続されている。
【００８９】
絶縁層６０６（ａ）は、酸化物半導体層６０３（ａ）、導電層６０５ａ（ａ）、及び導電層６０５ｂ（ａ）の上に設けられている。
【００９０】
導電層６０８（ａ）は、絶縁層６０６（ａ）を介して酸化物半導体層６０３（ａ）に重畳する。
【００９１】
なお、導電層６０１（ａ）又は導電層６０８（ａ）を設けなくてもよい。また、導電層６０８（ａ）を設けない場合には、絶縁層６０６（ａ）を設けなくてもよい。
【００９２】
図６（Ｂ）に示すトランジスタは、導電層６０１（ｂ）と、絶縁層６０２（ｂ）と、酸化物半導体層６０３（ｂ）と、導電層６０５ａ（ｂ）と、導電層６０５ｂ（ｂ）と、絶縁層６０６（ｂ）と、導電層６０８（ｂ）と、を含んでいる。
【００９３】
導電層６０１（ｂ）は、被素子形成層６００（ｂ）の上に設けられている。
【００９４】
絶縁層６０２（ｂ）は、導電層６０１（ｂ）の上に設けられている。
【００９５】
導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）のそれぞれは、絶縁層６０２（ｂ）の一部の上に設けられている。
【００９６】
酸化物半導体層６０３（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）の上に設けられ、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）に電気的に接続されている。また、酸化物半導体層６０３（ｂ）は、絶縁層６０２（ｂ）を介して導電層６０１（ｂ）に重畳する。
【００９７】
絶縁層６０６（ｂ）は、酸化物半導体層６０３（ｂ）、導電層６０５ａ（ｂ）、及び導電層６０５ｂ（ｂ）の上に設けられている。
【００９８】
導電層６０８（ｂ）は、絶縁層６０６（ｂ）を介して酸化物半導体層６０３（ｂ）に重畳する。
【００９９】
なお、導電層６０１（ｂ）又は導電層６０８（ｂ）を設けなくてもよい。導電層６０８（ｂ）を設けない場合には、絶縁層６０６（ｂ）を設けなくてもよい。
【０１００】
図６（Ｃ）に示すトランジスタは、導電層６０１（ｃ）と、絶縁層６０２（ｃ）と、酸化物半導体層６０３（ｃ）と、導電層６０５ａ（ｃ）と、導電層６０５ｂ（ｃ）と、を含んでいる。
【０１０１】
酸化物半導体層６０３（ｃ）は、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を含んでいる。領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ｃ）は、被素子形成層６００（ｃ）の上に設けられる。なお、必ずしも領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を設けなくてもよい。
【０１０２】
導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、酸化物半導体層６０３（ｃ）の上に設けられ、酸化物半導体層６０３（ｃ）に電気的に接続されている。また、導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）の側面は、テーパ状である。
【０１０３】
また、導電層６０５ａ（ｃ）は、領域６０４ａ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ（ｃ）を領域６０４ａ（ｃ）の一部に重畳させることにより、導電層６０５ａ（ｃ）及び領域６０４ａ（ｃ）の間の抵抗値を小さくすることができる。また、導電層６０５ａ（ｃ）に重畳する酸化物半導体層６０３（ｃ）の領域の全てが領域６０４ａ（ｃ）でもよい。
【０１０４】
また、導電層６０５ｂ（ｃ）は、領域６０４ｂ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ（ｃ）を領域６０４ｂ（ｃ）の一部に重畳させることにより、導電層６０５ｂ（ｃ）及び領域６０４ｂ（ｃ）の間の抵抗を小さくすることができる。また、導電層６０５ｂ（ｃ）に重畳する酸化物半導体層６０３（ｃ）の領域の全てが領域６０４ｂ（ｃ）でもよい。
【０１０５】
絶縁層６０２（ｃ）は、酸化物半導体層６０３（ｃ）、導電層６０５ａ（ｃ）、及び導電層６０５ｂ（ｃ）の上に設けられている。
【０１０６】
導電層６０１（ｃ）は、絶縁層６０２（ｃ）を介して酸化物半導体層６０３（ｃ）に重畳する。絶縁層６０２（ｃ）を介して導電層６０１（ｃ）と重畳する酸化物半導体層６０３（ｃ）の領域がチャネルになる。
【０１０７】
また、図６（Ｄ）に示すトランジスタは、導電層６０１（ｄ）と、絶縁層６０２（ｄ）と、酸化物半導体層６０３（ｄ）と、導電層６０５ａ（ｄ）と、導電層６０５ｂ（ｄ）と、を含んでいる。
【０１０８】
導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、被素子形成層６００（ｄ）の上に設けられる。また、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）の側面は、テーパ状である。
【０１０９】
酸化物半導体層６０３（ｄ）は、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）と、を含んでいる。領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）は、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）の間の領域がチャネルになる。酸化物半導体層６０３（ｄ）は、例えば導電層６０５ａ（ｄ）、導電層６０５ｂ（ｄ）、及び被素子形成層６００（ｄ）の上に設けられ、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）を設けなくてもよい。
【０１１０】
領域６０４ａ（ｄ）は、導電層６０５ａ（ｄ）に電気的に接続されている。
【０１１１】
領域６０４ｂ（ｄ）は、導電層６０５ｂ（ｄ）に電気的に接続されている。
【０１１２】
絶縁層６０２（ｄ）は、酸化物半導体層６０３（ｄ）の上に設けられている。
【０１１３】
導電層６０１（ｄ）は、絶縁層６０２（ｄ）を介して酸化物半導体層６０３（ｄ）に重畳する。絶縁層６０２（ｄ）を介して導電層６０１（ｄ）と重畳する酸化物半導体層６０３（ｄ）の領域がチャネルになる。
【０１１４】
さらに、図６（Ａ）乃至図６（Ｄ）に示す各構成要素について説明する。
【０１１５】
被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）としては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）として用いることもできる。
【０１１６】
導電層６０１（ａ）乃至導電層６０１（ｄ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１１７】
導電層６０１（ａ）乃至導電層６０１（ｄ）としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１（ａ）乃至導電層６０１（ｄ）の形成に適用可能な材料の層の積層により、導電層６０１（ａ）乃至導電層６０１（ｄ）を構成することもできる。
【０１１８】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）のそれぞれは、トランジスタのゲート絶縁膜としての機能を有する。
【０１１９】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。
【０１２０】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）が第１３族元素を含む場合に、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１２１】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。また、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１２２】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。
【０１２３】
また、トランジスタのチャネル長３０ｎｍとしたとき、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）がＣＡＡＣの酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【０１２４】
領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）は、Ｎ型又はＰ型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）にドーパントを添加することにより導電層との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１２５】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）のそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１２６】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な材料の層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。
【０１２７】
また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１２８】
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）としては、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）に適用可能な材料の積層により、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化アルミニウム層を用いることにより、酸化物半導体層６０３（ａ）及び酸化物半導体層６０３（ｂ）への不純物（水）の侵入抑制効果をより高めることができ、また、酸化物半導体層６０３（ａ）及び酸化物半導体層６０３（ｂ）中の酸素の脱離抑制効果を高めることができる。
【０１２９】
導電層６０８（ａ）及び導電層６０８（ｂ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層６０１（ａ）及び導電層６０８（ａ）の両方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の両方を含む構造である場合、導電層６０１（ａ）及び導電層６０８（ａ）の一方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御しやすくすることができる。
【０１３０】
導電層６０８（ａ）及び導電層６０８（ｂ）としては、例えば導電層６０１（ａ）乃至導電層６０１（ｄ）に適用可能な材料の層を用いることができる。また、導電層６０８（ａ）及び導電層６０８（ｂ）に適用可能な材料の層の積層により導電層６０８（ａ）及び導電層６０８（ｂ）を構成してもよい。
【０１３１】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１３２】
また、被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）の上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
【０１３３】
また、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層中の酸素を過剰にすることにより、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に供給されやすくなる。よって、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）中、又は当該絶縁層と酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）の界面における酸素欠陥を低減することができるため、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）のキャリア濃度をより低減することができる。また、これに限定されず、製造過程により酸化物半導体層６０３（ａ）に含まれる酸素を過剰にした場合であっても、酸化物半導体層６０３（ａ）に接する上記絶縁層により、酸化物半導体層６０３（ａ）からの酸素の脱離を抑制することができる。
【０１３４】
＜酸化物半導体を用いたトランジスタの特性＞
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１３５】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０１３６】
【数２】
0005890234.tif 000003
【０１３７】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０１３８】
【数３】
0005890234.tif 000004
【０１３９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０１４０】
【数４】
0005890234.tif 000005
【０１４１】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０１４２】
【数５】
0005890234.tif 000006
【０１４３】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１４４】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１４５】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０１４６】
【数６】
0005890234.tif 000007
【０１４７】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０１４８】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μを計算した結果を図１０に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１４９】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１５０】
図１０で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０１５１】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１１乃至図１３に示す。なお、計算に用いたトランジスタの断面構造を図１４に示す。図１４に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域７０３ａおよび半導体領域７０３ｃを有する。半導体領域７０３ａおよび半導体領域７０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１５２】
図１４（Ａ）に示すトランジスタは、下地絶縁膜７０１と、下地絶縁膜７０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成される。トランジスタは、半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域７０３ｂと、ゲート７０５を有する。ゲート７０５の幅を３３ｎｍとする。
【０１５３】
ゲート７０５と半導体領域７０３ｂの間には、ゲート絶縁膜７０４を有し、また、ゲート７０５の両側面には側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂ、ゲート７０５の上部には、ゲート７０５と他の配線との短絡を防止するための絶縁物７０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域７０３ａおよび半導体領域７０３ｃに接して、ソース７０８ａおよびドレイン７０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１５４】
図１４（Ｂ）に示すトランジスタは、下地絶縁膜７０１と、酸化アルミニウムよりなる埋め込み絶縁物７０２の上に形成され、半導体領域７０３ａ、半導体領域７０３ｃと、それらに挟まれた真性の半導体領域７０３ｂと、幅３３ｎｍのゲート７０５とゲート絶縁膜７０４と側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂと絶縁物７０７とソース７０８ａおよびドレイン７０８ｂを有する点で図１４（Ａ）に示すトランジスタと同じである。
【０１５５】
図１４（Ａ）に示すトランジスタと図１４（Ｂ）に示すトランジスタの相違点は、側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂの下の半導体領域の導電型である。図１４（Ａ）に示すトランジスタでは、側壁絶縁物７０６ａおよび側壁絶縁物７０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域７０３ａおよび半導体領域７０３ｃであるが、図１４（Ｂ）に示すトランジスタでは、真性の半導体領域７０３ｂである。すなわち、半導体領域７０３ａ（半導体領域７０３ｃ）とゲート７０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物７０６ａ（側壁絶縁物７０６ｂ）の幅と同じである。
【０１５６】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１１は、図１４（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１５７】
図１１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１１（Ｂ）は１０ｎｍとしたものであり、図１１（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１５８】
図１２は、図１４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１２（Ｂ）は１０ｎｍとしたものであり、図１２（Ｃ）は５ｎｍとしたものである。
【０１５９】
また、図１３は、図１４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１３（Ｂ）は１０ｎｍとしたものであり、図１３（Ｃ）は５ｎｍとしたものである。
【０１６０】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０１６１】
なお、移動度μのピークは、図１１では８０ｃｍ２／Ｖｓ程度であるが、図１２では６０ｃｍ２／Ｖｓ程度、図１３では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１６２】
＜Ｉｎ−Ｓｎ−Ｚｎ系酸化物を用いたトランジスタの特性＞
酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物を用いたトランジスタの特性を説明する。
【０１６３】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０１６４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０１６５】
例えば、図１５（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０１６６】
図１５（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図１５（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０１６７】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図１５（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０１６８】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０１６９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０１７０】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１５（Ａ）と図１５（Ｂ）の対比からも確認することができる。
【０１７１】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。
【０１７２】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０１７３】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは±１．０Ｖ未満を得ることができる。
【０１７４】
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０１７５】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０１７６】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０１７７】
試料１のプラスＢＴ試験の結果を図１６（Ａ）に、マイナスＢＴ試験の結果を図１６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１７（Ａ）に、マイナスＢＴ試験の結果を図１７（Ｂ）に示す。
【０１７８】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０１７９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
【０１８０】
酸化物半導体中、及び当該酸化物半導体層と他の膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０１８１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０１８２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０１８３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０１８４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物膜を１００ｎｍの厚さで成膜した。
【０１８５】
Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０１８６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０１８７】
図１８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０１８８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０１８９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０１９０】
図１９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０１９１】
具体的には、図１９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０１９２】
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０１９３】
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０１９４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０１９５】
図２０に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図２１（Ａ）に基板温度としきい値電圧の関係を、図２１（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０１９６】
図２１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０１９７】
また、図２１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０１９８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０１９９】
＜Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜を用いたトランジスタの例＞
Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体層に用いたトランジスタの一例について、図２２、２３を用いて説明する。
【０２００】
図２２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２２（Ａ）にトランジスタの上面図を示す。また、図２２（Ｂ）に図２２（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０２０１】
図２２（Ｂ）に示すトランジスタは、基板３００と、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２の周辺に設けられた保護絶縁膜３０４と、下地絶縁膜３０２および保護絶縁膜３０４上に設けられた高抵抗領域３０６ａおよび低抵抗領域３０６ｂを有する酸化物半導体層３０６と、酸化物半導体層３０６上に設けられたゲート絶縁膜３０８と、ゲート絶縁膜３０８を介して酸化物半導体層３０６と重畳して設けられたゲート電極３１０と、ゲート電極３１０の側面と接して設けられた側壁絶縁膜３１２と、少なくとも低抵抗領域３０６ｂと接して設けられた一対の電極３１４と、少なくとも酸化物半導体層３０６、ゲート電極３１０および一対の電極３１４を覆って設けられた層間絶縁膜３１６と、層間絶縁膜３１６に設けられた開口部を介して少なくとも一対の電極３１４の一方と接続して設けられた配線３１８と、を有する。
【０２０２】
なお、図示しないが、層間絶縁膜３１６および配線３１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜３１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０２０３】
上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
【０２０４】
図２３は、トランジスタの構造を示す上面図および断面図である。図２３（Ａ）はトランジスタの上面図である。また、図２３（Ｂ）は図２３（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２０５】
図２３（Ｂ）に示すトランジスタは、基板４００と、基板４００上に設けられた下地絶縁膜４０２と、下地絶縁膜４０２上に設けられた酸化物半導体層４０６と、酸化物半導体層４０６と接する一対の電極４１４と、酸化物半導体層４０６および一対の電極４１４上に設けられたゲート絶縁膜４０８と、ゲート絶縁膜４０８を介して酸化物半導体層４０６と重畳して設けられたゲート電極４１０と、ゲート絶縁膜４０８およびゲート電極４１０を覆って設けられた層間絶縁膜４１６と、層間絶縁膜４１６に設けられた開口部を介して一対の電極４１４と接続する配線４１８と、層間絶縁膜４１６および配線４１８を覆って設けられた保護膜４２０と、を有する。
【０２０６】
基板４００としてはガラス基板を、下地絶縁膜４０２としては酸化シリコン膜を、酸化物半導体層４０６としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜を、一対の電極４１４としてはタングステン膜を、ゲート絶縁膜４０８としては酸化シリコン膜を、ゲート電極４１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜４１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線４１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜４２０としてはポリイミド膜を、それぞれ用いた。
【０２０７】
なお、図２３（Ａ）に示す構造のトランジスタにおいて、ゲート電極４１０と一対の電極４１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層４０６に対する一対の電極４１４のはみ出しをｄＷと呼ぶ。
【０２０８】
＜電源供給制御回路１０の変形例＞
図１に示す電源供給制御回路１０は、本発明の一態様であり、図１（Ａ）及び図１（Ｂ）と異なる点を有する回路構成も本発明には含まれる。例えば、電源供給制御回路１０として、図２（Ａ）に示す回路構成、又は図３（Ａ）に示す回路構成を適用することも可能である。
【０２０９】
図２（Ａ）に示す電源供給制御回路１０は、図１（Ｂ）に示す電源供給制御回路１０にバッファ１０５を付加した回路である。なお、バッファ１０５の入力端子は、信号処理回路２０が出力する電源供給停止信号（ＳＴＰ）の供給を担う配線に電気的に接続され、出力端子は、トランジスタ１０４のゲートに電気的に接続されている。また、バッファ１０５は、２つのインバータを直列に接続する、又は負荷を設けるなどによって構成することが可能である。バッファ１０５を設けることによって、配線（ＶＤＤ／ＧＮＤ＿Ｗ）の電位の下降をノードＡの電位の下降よりも遅延させることが可能である（図２（Ｂ）参照）。よって、電源電位（ＶＤＤ）を供給する配線が接地される蓋然性を低減することができる。
【０２１０】
図３（Ａ）に示す電源供給制御回路１０は、トランジスタ１０３のゲート及びトランジスタ１０４のゲートのそれぞれに異なる電源供給停止信号（ＳＴＰ１、ＳＴＰ２）が入力される点が図１に示す電源供給制御回路１０と異なる。なお、トランジスタ１０３のゲートに入力される電源供給停止信号（ＳＴＰ１）は、トランジスタ１０４のゲートに入力される電源供給停止信号（ＳＴＰ２）よりも先に信号処理回路２０から出力される（図３（Ｂ）参照）。これにより、配線（ＶＤＤ／ＧＮＤ＿Ｗ）の電位の下降をノードＡの電位の下降よりも遅延させることが可能である。よって、電源電位（ＶＤＤ）を供給する配線が接地される蓋然性を低減することができる。
【０２１１】
＜信号処理回路２０の構成例及び動作例＞
図４（Ａ）は、図１（Ａ）に示す信号処理回路２０の構成例を示す図である。図４（Ａ）に示す信号処理回路２０は、ｎ個のフリップフロップ（ＦＦ１〜ＦＦｎ）と、ｎ個のフリップフロップのそれぞれに併設されたメモリセル（ＭＣ１〜ＭＣｎ）とを有する。
【０２１２】
なお、フリップフロップ（ＦＦ）とは、１ビットのデータの保持が可能な揮発性メモリであり、メモリセル（ＭＣ）とは、１ビットのデータの保持が可能な不揮発性メモリであることとする。そして、フリップフロップ（ＦＦ）及びメモリセル（ＭＣ）間でデータの送受が可能であることとする。したがって、図４（Ａ）に示す信号処理回路２０においては、電源電位（ＶＤＤ）の供給停止前にデータをフリップフロップ（ＦＦ）からメモリセル（ＭＣ）に転送し、且つ電源電位（ＶＤＤ）の供給再開後にデータをメモリセル（ＭＣ）からフリップフロップ（ＦＦ）に転送することが可能である。すなわち、フリップフロップ（ＦＦ）のデータを一時的（電源電位（ＶＤＤ）の供給が停止されている期間を含む期間）にメモリセル（ＭＣ）に退避させることが可能である。
【０２１３】
これにより、電源電位（ＶＤＤ）の供給停止によって得られる消費電力の低減と、電源電位（ＶＤＤ）の供給停止に伴ってフリップフロップ（ＦＦ）から消失するデータの復元に要する期間の短縮（処理速度の向上）を両立させることが可能である。
【０２１４】
図４（Ｂ）、（Ｃ）のそれぞれは、図４（Ａ）に示すメモリセル（ＭＣ）の構成例を示す図である。
【０２１５】
図４（Ｂ）に示すメモリセル（ＭＣ）は、チャネルが酸化物半導体層に形成されるトランジスタ２０１と、容量素子２０２とを有する。そして、トランジスタ２０１のゲートは制御信号（Ｃｎｔ）の供給を担う配線に電気的に接続され、ソース及びドレインの一方はフリップフロップ（ＦＦ）に電気的に接続されている。また、容量素子２０２の一方の電極はトランジスタ２０１のソース及びドレインの他方に電気的に接続され、他方の電極は接地されている。
【０２１６】
当該メモリセル（ＭＣ）は、トランジスタ２０１のソース及びドレインの他方、及び容量素子２０２の一方の電極が電気的に接続するノードにおいてデータの保持を行う。ここで、トランジスタ２０１は、チャネルが酸化物半導体層に形成されるトランジスタである。上述の様に、当該トランジスタはカットオフ電流が著しく低い。よって、当該メモリセル（ＭＣ）は、不揮発性メモリとしての機能を有する。
【０２１７】
図４（Ｃ）に示すメモリセル（ＭＣ）は、チャネルが酸化物半導体層に形成されるトランジスタ２０３と、トランジスタ２０４と、容量素子２０５とを有する。そして、トランジスタ２０３のゲートは制御信号（Ｃｎｔ）の供給を担う配線に電気的に接続され、ソース及びドレインの一方はフリップフロップ（ＦＦ）に電気的に接続されている。また、トランジスタ２０４のゲートはトランジスタ２０３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方はフリップフロップ（ＦＦ）に電気的に接続され、ソース及びドレインの他方は固定電位を供給する配線に電気的に接続されている。また、容量素子２０５の一方の電極はトランジスタ２０３のソース及びドレインの他方及びトランジスタ２０４のゲートに電気的に接続され、他方の電極は固定電位を供給する配線に電気的に接続されている。
【０２１８】
なお、トランジスタ２０４としては、チャネルが酸化物半導体層に形成されるトランジスタを適用することも可能であるし、チャネルが酸化物半導体層以外の半導体層に形成されるトランジスタを適用することも可能である。また、トランジスタ２０４のソース及びドレインの他方に電気的に接続されている配線が供給する固定電位と、容量素子２０５の他方の電極に電気的に接続されている配線が供給する固定電位とは共通の電位とすることも可能であるし、異なる電位とすることも可能である。
【０２１９】
また、当該メモリセル（ＭＣ）から、容量素子２０５を削除した構成とすることも可能である。
【０２２０】
当該メモリセル（ＭＣ）は、トランジスタ２０３のソース及びドレインの他方、トランジスタ２０４のゲート、及び容量素子２０５の一方の電極が電気的に接続するノードにおいてデータの保持を行う。そして、フリップフロップ（ＦＦ）においては、トランジスタ２０４の状態（オン状態又はオフ状態のいずれであるか）を判別することで当該データを取得することが可能である。
【０２２１】
＜半導体装置の構造例＞
次いで、上述した半導体装置の構造例について図５を参照して説明する。
【０２２２】
信号処理回路２０が有するフリップフロップ（ＦＦ）は、トランジスタなどを用いて構成される。ここで、当該トランジスタとしては、電界効果移動度の高いトランジスタを適用することが好ましい。よって、電源供給制御回路１０を構成するトランジスタの少なくとも一は、チャネルが酸化物半導体層に形成されるのに対して、フリップフロップ（ＦＦ）を構成するトランジスタは、チャネルが多結晶シリコン層又は単結晶シリコン層に形成されるトランジスタであることが好ましい。
【０２２３】
図５は、そのような半導体装置の構造例を示す図である。図５に示す半導体装置は、当該フリップフロップなどを含む層６１を有する単結晶シリコン基板６０と、層６１と重畳する領域に設けられる電源供給制御回路１０及びメモリセル（ＭＣ）を有する層７０とを有する。なお、チャネルが酸化物半導体層に形成されるトランジスタを用いて構成される図４（Ｂ）、（Ｃ）に示すメモリセルであれば、電源供給制御回路１０と同一層に形成することが可能である。
【０２２４】
そして、層７０に設けられる開口部において当該フリップフロップと、電源供給制御回路１０及びメモリセル（ＭＣ）とを電気的に接続させる。図５に示すように、集積回路が有する当該フリップフロップなどを含む層６１と、電源供給制御回路１０及びメモリセル（ＭＣ）とを重畳して設ける構造は、好ましい構造である。回路面積の縮小が可能となるからである。
【０２２５】
なお、本明細書で開示される集積回路は、図５に示す構造に限定されないことを付記する。例えば、図５では単結晶シリコン基板６０を有する集積回路について例示したが、単結晶シリコン基板６０を絶縁表面上に単結晶シリコン層が設けられた基板（いわゆる、ＳＯＩ基板）に置換することなどが可能である。
【符号の説明】
【０２２６】
１０                電源供給制御回路
２０                信号処理回路
６０                単結晶シリコン基板
６１                層
７０                層
１０１              トランジスタ
１０２              トランジスタ
１０３              トランジスタ
１０４              トランジスタ
１０５              バッファ
２０１              トランジスタ
２０２              容量素子
２０３              トランジスタ
２０４              トランジスタ
２０５              容量素子
３００              基板
３０２              下地絶縁膜
３０４              保護絶縁膜
３０６              酸化物半導体層
３０６ａ            高抵抗領域
３０６ｂ            低抵抗領域
３０８              ゲート絶縁膜
３１０              ゲート電極
３１２              側壁絶縁膜
３１４              電極
３１６              層間絶縁膜
３１８              配線
４００              基板
４０２              下地絶縁膜
４０６              酸化物半導体層
４０８              ゲート絶縁膜
４１０              ゲート電極
４１４              電極
４１６              層間絶縁膜
４１８              配線
４２０              保護膜
６００（ａ）        被素子形成層
６００（ｂ）        被素子形成層
６００（ｃ）        被素子形成層
６００（ｄ）        被素子形成層
６０１（ａ）        導電層
６０１（ｂ）        導電層
６０１（ｃ）        導電層
６０１（ｄ）        導電層
６０２（ａ）        絶縁層
６０２（ｂ）        絶縁層
６０２（ｃ）        絶縁層
６０２（ｄ）        絶縁層
６０３（ａ）        酸化物半導体層
６０３（ｂ）        酸化物半導体層
６０３（ｃ）        酸化物半導体層
６０３（ｄ）        酸化物半導体層
６０４ａ（ｃ）      領域
６０４ｂ（ｃ）      領域
６０４ａ（ｄ）      領域
６０４ｂ（ｄ）      領域
６０５ａ（ａ）      導電層
６０５ｂ（ａ）      導電層
６０５ａ（ｂ）      導電層
６０５ｂ（ｂ）      導電層
６０５ａ（ｃ）      導電層
６０５ｂ（ｃ）      導電層
６０５ａ（ｄ）      導電層
６０５ｂ（ｄ）      導電層
６０６（ａ）        絶縁層
６０６（ｂ）        絶縁層
６０８（ａ）        導電層
６０８（ｂ）        導電層
７０１              下地絶縁膜
７０２              埋め込み絶縁物
７０３ａ            半導体領域
７０３ｂ            半導体領域
７０３ｃ            半導体領域
７０４              ゲート絶縁膜
７０５              ゲート
７０６ａ            側壁絶縁物
７０６ｂ            側壁絶縁物
７０７              絶縁物
７０８ａ            ソース
７０８ｂ            ドレイン
【図１】
0005890234.tif 000008
【図２】
0005890234.tif 000009
【図３】
0005890234.tif 000010
【図４】
0005890234.tif 000011
【図５】
0005890234.tif 000012
【図６】
0005890234.tif 000013
【図７】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図８】
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【図９】
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