(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板、下部誘電体層、光電子蓄積層、上部誘電体層、およびコントロールゲートを前記基板上に順番に積層して含み、ソースとドレインを構成する２つのｎ型半導体領域が前記ｐ型半導体基板の上部に離間して形成され、且つそれぞれのｎ型半導体領域の少なくとも一部分が前記下部誘電体層に近接して形成されている複合誘電体ゲートＭＯＳＦＥＴ構造と、
前記複合誘電体ゲートＭＯＳＦＥＴ構造を、前記光電子蓄積層に光電子を収集する光電子収集モード、前記光電子の量を読み取る読み取りモード、およびリセットモードのいずれかのモードで動作するように選択する制御手段と、
を備えて構成される感光検出器であって、
前記下部誘電体層はＳｉＯ2、Ｓｉ3Ｎ4、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、ＢａＴｉＯ3、ＢａＺｒＯ3、ＺｒＳｉＯ4、Ｔａ2Ｏ3、またはＡｌＧａＮである高誘電率の誘電体材料で作られ、
前記光電子蓄積層は電子を十分に蓄積できる材料で作られ、
前記上部誘電体層はＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2、ＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、ＢａＴｉＯ3、ＢａＺｒＯ3、ＺｒＳｉＯ4、Ｔａ2Ｏ3、ＳｉＯ2、またはＡｌＧａＮである高誘電率の誘電体材料で作られ、
前記コントロールゲートは多結晶シリコン、金属、または透明導電電極で作られており、
前記基板または前記コントロールゲートの表面の少なくとも１つは波長を検出するために透明または半透明であり、
前記ｐ基板に接続された前記下部誘電体層は、低いゲート電圧の下で、前記ソースと前記ドレインとの間のチャンネルを前記光電子蓄積層から効果的に遮蔽し、前記ゲート電圧または光子エネルギーが十分に高く、前記ソースと前記ドレインが浮いている場合、前記チャンネル内の電子を前記光電子蓄積層に注入することができ、
前記コントロールゲートに接続された前記上部誘電体層は、前記コントロールゲートと前記光電子蓄積層との間に配置されることによって前記光電子蓄積層に蓄積される光電子が前記コントロールゲートに漏れ出るのを防止し、
前記コントロールゲートと前記基板の間の電圧差が、励起される光電子エネルギーhνが前記基板と前記下部誘電体層の間の伝導帯のエネルギー差ΔＥｃと前記基板のエネルギーギャップＥｇとの和よりも大きくなる場合は、前記チャンネル内に収集された光電子が前記光電子蓄積層に直接或いはトンネリング効果により入り込むことができる、感光検出器であって、
更に、前記制御手段は、前記読み取りモードにおいて、前記ソースと前記基板を接地し、前記ドレインに適切な正電圧を印加して、ＭＯＳＦＥＴ検出器が確実に線形領域で動作するようゲート電圧を調整し、露光の前後で出力ドレイン電流を計測し比較して、以下の式に従って光信号強度を測定し、
【数１】
0005939703.tif 000031
（ここで、ΔＩDSは露光前後の前記検出器のドレイン電流の変化、ＮFGは前記光電子蓄積層中の光電子の数、ＣTは前記光電子蓄積層の総等価静電容量、Ｃoxは前記光電子蓄積層と前記基板の間の下部誘電体層の単位面積当たりの静電容量、ＷとＬはそれぞれ前記検出器チャンネルの幅と長さ、μnは電子移動度、ＶDSは前記ドレインからソースまでの電圧である）
前記制御手段は、前記リセットモードにおいて、前記コントロールゲートに負の電圧を印加し前記基板を接地する、感光検出器。
【請求項２】
前記光電子蓄積層が分割構造を用いており、前記下部誘電体層は前記光電子蓄積層を前記ソースとドレインから絶縁しており、前記コントロールゲートが前記上部誘電体層の上にあり、前記コントロールゲートの側壁に絶縁スペーサがあり、前記基板または前記コントロールゲートの表面は波長を検出するために透明または半透明である、請求項１に記載の感光検出器
【請求項３】
前記チャンネル近くの前記ソースと前記ドレインの領域は高濃度にドープされたｐ型ポケットで取り囲まれ、前記ソースと前記ドレインの延長部としてｎ型ＬＤＤ領域が前記チャンネルの２つの側面上に位置する、請求項１に記載の感光検出器。
【請求項４】
前記下部誘電体層の材料にはＳｉＯ2  １〜１０ｎｍ、Ｓｉ3Ｎ4  １〜１０ｎｍ、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、ＢａＴｉＯ3、ＢａＺｒＯ3、ＺｒＳｉＯ4、またはＴａ2Ｏ3、これらの等価ＳｉＯ2厚さ１〜５ｎｍ、またはＡｌＧａＮ  １〜１００ｎｍを使用し、
前記上部誘電体層の材料にはＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2、その等価ＳｉＯ2厚さ１２〜２０ｎｍ、ＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2、その等価ＳｉＯ2厚さ１２〜２０ｎｍ、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2、Ｙ2Ｏ3、ＢａＴｉＯ3、ＢａＺｒＯ3、ＺｒＳｉＯ4、またはＴａ2Ｏ3、これらの等価ＳｉＯ2厚さ１〜５ｎｍ、またはＡｌＧａＮ  １〜１００ｎｍを使用し、
前記光電子蓄積層の材料には多結晶シリコン  １０〜２００ｎｍ、Ｓｉ3Ｎ4  ３〜１０ｎｍ、またはＩｎＧａＮ  １０〜２００ｎｍを使用し、
前記コントロールゲートの材料には多結晶シリコン  １０〜２００ｎｍ、ＩＴＯ  １０〜２００ｎｍ、金属、または透明導電電極を使用する、請求項１に記載の感光検出器。
【請求項５】
前記複合誘電体ゲートＭＯＳＦＥＴ構造のアレイから成り、それぞれの前記複合誘電体ゲートＭＯＳＦＥＴ構造が撮像用の１ピクセルを構成し、
前記制御手段は、行選択部と列選択部とを含み、前記行選択部と前記列選択部とにより同時に選択された前記複合誘電体ゲートＭＯＳＦＥＴ構造を、上記いずれかのモードで動作させる、請求項１に記載の感光検出器。
【請求項６】
前記下部誘電体層にはＳｉＯ2  １〜１０ｎｍを使用し、前記上部誘電体層にはＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2またはＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2、その等価ＳｉＯ2厚さ１２〜２０ｎｍを使用し、前記光電子蓄積層の材料には多結晶シリコン  １０〜２００ｎｍを使用し、前記コントロールゲートの材料には多結晶シリコンを使用する、請求項１に記載の感光検出器。
【請求項７】
前記下部誘電体層にはＳｉＯ2  １〜１０ｎｍを使用し、前記上部誘電体層にはＳｉＯ2  １０〜２０ｎｍを使用し、前記光電子蓄積層の材料にはＳｉ3Ｎ4  １０〜２００ｎｍを使用し、前記コントロールゲートの材料には多結晶シリコンを使用する、請求項１に記載の感光検出器。
【請求項８】
前記コントロールゲートにはタングステンを使用し、前記上部誘電体層にはＡｌ2Ｏ3  １０ｎｍを使用し、前記光電子蓄積層の材料にはＳｉ3Ｎ4  ３〜１０ｎｍを使用し、前記下部誘電体層にはＳｉＯ2  １〜１０ｎｍを使用する、請求項１に記載の感光検出器。
【請求項９】
前記コントロールゲートには多結晶シリコンを使用し、前記上部誘電体層にはＳｉＯ2  １０〜２０ｎｍを使用し、前記光電子蓄積層の材料には多結晶シリコン  １０〜２００ｎｍを使用し、前記下部誘電体層には高誘電率材料、その等価ＳｉＯ2厚さ１〜５ｎｍを使用する、請求項１に記載の感光検出器。
【請求項１０】
前記コントロールゲートには金属を使用し、前記上部誘電体層にはＳｉＯ2  １０〜１００ｎｍを使用し、前記光電子蓄積層の材料にはＩｎＧａＮ  １０〜２００ｎｍを使用し、前記下部誘電体層にはＡｌＧａＮ  １〜１００ｎｍを使用し、前記基板の材料にはＡｌＧａＮを使用する、請求項１に記載の感光検出器。
【請求項１１】
前記コントロールゲートには金属を使用し、前記上部誘電体層にはＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2またはＳｉＯ2／Ａｌ2Ｏ3／ＳｉＯ2、その等価ＳｉＯ2厚さ１２〜２０ｎｍを使用し、前記光電子蓄積層の材料には多結晶シリコン  １０〜２００ｎｍを使用し、前記下部誘電体層にはＳｉＯ2  １〜１０ｎｍを使用し、前記基板の材料にはＳｉＣを使用する、請求項１に記載の感光検出器。
【請求項１２】
請求項１〜１１に記載の感光検出器の信号読み取り方法であって、
前記制御手段が、前記前記ソースと前記基板を接地し、前記ドレインに適切な正電圧を印加してから、前記ＭＯＳＦＥＴ検出器が確実に線形領域で動作するように前記ゲート電圧を調整し、露光の前後で出力ドレイン電流を直接測定し比較することにより、光信号強度が測定でき、前記ドレイン電流の変化と収集された光電子の数との関係が以下の式で表され、
【数１】
0005939703.tif 000032
ここで、ΔＩDSは露光前後の前記ドレイン電流の変化、ＮFGは前記光電子蓄積層中の光電子の数、ＣTは前記光電子蓄積層の総等価静電容量、Ｃoxは前記光電子蓄積層と前記基板の間の下部誘電体層の単位面積当たりの静電容量、ＷとＬはそれぞれ前記検出器チャンネルの幅と長さ、μnは電子移動度、ＶDSは前記ドレインと前記ソース間の電圧差である、光電子の読み取りおよび増幅の工程と、
前記制御手段が前記ゲートに負の電圧を印加して前記基板を接地することによって、前記負の電圧が十分に高い場合に、前記光電子蓄積層中の光電子が前記ｐ型基板に入り込む、リセットの工程とを含む、信号読み取り方法。
【請求項１３】
前記制御手段が、
収集された光電子の数を正確に記録するために前記光電子の数の読み取りを露光前後に行い、
露光前に、２つの異なるコントロールゲート電圧ＶCG1およびＶCG2をそれぞれ印加してから、ドレイン電流ＩDS1およびＩDS2を測定し、露光前の相互コンダクタンスを以下の式より得て、
【数２】
0005939703.tif 000033
ここで、μnは露光前の電子移動度、ＣCGは前記上部誘電体層の静電容量、ＶDSは前記ドレインと前記ソース間の電圧差、ΔＶCG＝ＶCG2−ＶCG1、ΔＩDS＝ＩDS2−ＩDS1であり、
露光後に、電子移動度の変動を補正するために、また２つの異なるコントロールゲート電圧ＶCG1およびＶCG2をそれぞれ印加し、そしてドレイン電流Ｉ*DS1およびＩ*DS2を測定し、以下の式より露光後の相互コンダクタンスを得て、
【数３】
0005939703.tif 000034
ここで、μ*nは露光後の電子移動度、ΔＶCG＝ＶCG2−ＶCG1、ΔＩ*DS＝Ｉ*DS2−Ｉ*DS1であり、
最後に、ゲートにおける露光前後での電荷数の変化をゲート電圧ＶCG1印加時のドレイン電流ＩDS1およびＩ*DS1に関して以下の式より得て、
【数４】
0005939703.tif 000035
露光後に収集された光電子の数が式（ｄ）より得られ、結果として、電子移動度の変動に起因する誤差を補正することができる、請求項１２に記載の信号読み取り方法。
【請求項１４】
前記方法は、信号を読み取って増幅する前に制御手段により光電子を収集し蓄積する工程を含むが、この光電子を収集し蓄積する工程において、前記制御手段は、前記ゲートに正のパルス電圧を印加し、これにより電子空乏領域が前記ｐ型基板内に形成され、入射した光子が前記空乏領域内に吸収される時、光電子が発生して前記ゲート電圧により駆動され、前記発生した光電子が前記チャンネルと前記下部誘電体層の間の境界面に移動し、次に、前記ゲート電圧を上げ、これが十分に高い場合、前記光電子はＦ−Ｎトンネリングメカニズムによって前記光電子蓄積層に入り込み、前記光子のエネルギーが前記基板と前記下部誘電体層の間の伝導帯のエネルギー差ΔＥCよりも高ければ、前記光電子は前記光電子蓄積層に直接入り込み、光電子を収集している間、前記ソースと前記ドレインを前記電子が前記ソース及び前記ドレインから流出されるのを防止するために電圧が印加されない浮遊状態とし、
前記前記収集された光電子が前記光電子蓄積層に蓄積された後、前記光電子の読み取りおよび増幅の工程において、前記検出器の閾値電圧が変動し、すなわちドレイン電流が変動し、前記制御手段が露光前後で前記ドレイン電流の変動を測定することにより、前記光電子蓄積層中の光電子の数を測定できる、請求項１２に記載の信号読み取り方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は赤外線、可視光線、および紫外線帯域で動作する撮像検出器に関し、主にその構造、動作原理、および信号読み取り方法を含む。本発明では、複合誘電体ゲートＭＯＳＦＥＴ構造を有す感光検出器およびその信号読み取り方法について述べる。
【背景技術】
【０００２】
現在、ＣＣＤおよびＣＭＯＳ−ＡＰＳは、主流の撮像検出器である。ＣＣＤの基本的な動作原理は、金属酸化物半導体（ＭＯＳ）コンデンサの物理的メカニズムに似ている。ＣＣＤはＭＯＳコンデンサで構成され、その動作プロセスは信号電荷発生、蓄積、送信、および検出を含む。ＣＣＤは電荷パケット方式で信号を転送し蓄積する素子である。その優れた特徴は、ＣＣＤが電圧信号や電流信号の代わりに電荷信号を転送することにあり、このことは他の撮像素子と異なる。ＣＣＤを使用した場合、クロックパルスが半導体の電位を変化させ、これにより電荷の蓄積および転送を命令する。ＣＭＯＳ−ＡＰＳに関し、その動作メカニズムは下記特許文献１（中国特許公開号ＣＮ１７７４８１４Ａ）に記載されている。
【０００３】
典型的な可視光線ＣＣＤ撮像素子の技術的パラメータは以下の通りである。
□最大ピクセル密度      １０ｋ×１０ｋ  （ＤＡＬＳＡ）
□最小ピクセルサイズ    ２．４μｍ      （ｅ２Ｖ）  縮小不可。
□ウェル容量            １０００ｅ−／μｍ２
典型的ＣＭＯＳ−ＡＰＳ撮像素子の技術的パラメータ（ＣＭＯＳ−ＡＰＳピクセル単位の機能には、光電子の収集、蓄積、増幅、リセット、およびアドレス選定が含まれる。）は以下の通りである。
□最大ピクセル密度      ４ｋ×４ｋ（０．１８μｍＣＭＯＳ製造工程、Ｒａｙｔｈｏｅｏｎ他）
□最小ピクセルサイズ    ２．８μｍ（０．２５ＣＭＯＳ製造工程、Ｐａｎａｓｏｎｉｃ）  縮小は難しい。
□ウェル容量            ３０００ｅ−／μｍ２
【０００４】
ＣＣＤとＣＭＯＳ−ＡＰＳの一般比較は下記の表に示す。
【表０】
0005939703.tif 000002
【０００５】
ＣＣＤとＣＭＯＳ−ＡＰＳの限界：現在、ＣＣＤとＣＭＯＳ−ＡＰＳは科学に関する計測器および家庭での撮像機器における撮像素子として広く使用されているが、両者ともに解決できない欠点がある。基本的に、ＣＣＤは多数の直列のＭＯＳコンデンサから成るため、同時に一方向に電荷を転送することができる。その限界を以下に示す。
１）ＣＣＤは撮像の間に電荷を物理的に転送する必要があるため、撮像速度を上げることが難しい。
２）製造良品率が低い。ＭＯＳコンデンサの縦続構造および電荷を転送する必要性から、一連のＣＣＤピクセル単位の中に故障したＭＯＳがあると電荷の転送に影響が生じ、続くピクセル単位が正常に動作できない。通常、黒い縞、白い縞、または線条が現れる。従って、ＣＣＤの製造における加工要求は非常に高くなり、そのため、通常、製造良品率が低く製造コストが高くなる。
３）ピクセルユニットのサイズを更に縮小することは難しい。電荷を転送する間で同じ信号対雑音比を維持するためには、ピクセルユニットのサイズを小型化するにはより薄い酸化窒化物（ＯＮ）が必要であり、かつＯＮの品質が変化してはならない。従って、ピクセル単位のサイズを更に拡大縮小することは非常に難しい。加えて、エッジ効果もピクセル単位の更なる小型化を制限する。
【０００６】
上記制限の全てがＣＣＤの本質的な問題であり、基本的に解決することはできない。ＣＣＤ製造の加工因子はＣＣＤに重要な影響を持つ。ＣＣＤはシリコン集積回路において製造され、その基本的な製造工程は洗浄、酸化、拡散、リソグラフィ、エッチング、注入、ＬＰＣＶＤ、プラズマ成長、および各工程でのテストを含む。ＣＣＤ製造工程は、数および順番が異なる上記の単一工程を組み合わせたものである。酸化は主要な工程のひとつであり、酸化によって形成されたＳｉＯ２膜はＣＣＤに非常に重要な影響を持つ。ＳｉＯ２膜は、１）ＣＣＤの表面保護不活性化膜、２）ゲート誘電体、および３）多結晶シリコン膜間の絶縁層として使用される。ＳｉＯ２は、上部と下部の多結晶シリコンの間の短絡を防止できる。酸化物にはピンホールやボイドがあってはならない。ＣＣＤ製造では、乾燥酸素と加湿酸素の再結合酸化法を用いた酸化法が用いられる。ＣＣＤ製造技術において、ゲート誘電体はＳｉＯ２膜およびＳｉＯ２上のＳｉ３Ｎ４膜とから成る。これはＳｉ３Ｎ４の誘電率がＳｉＯ２の２倍であるためであるが、Ｓｉ３Ｎ４の熱膨張率はＳｉＯ２の２倍であることからＳｉ３Ｎ４とＳｉとが接触不良になる。ＳｉＯ２の膨張率はＳｉに近いため、ＣＣＤではＳｉＯ２／Ｓｉ３Ｎ４が誘電体として使用される。今日、世界中の科学者がＭＯＳＦＥＴのゲート誘電体を研究し、ＳｉＯ２の代わりに高い誘電率を持つ材料を使用しようと試みている。これらの材料には、Ａｌ２Ｏ３、Ｙ２Ｏ３およびＬａ２Ｏ３等のIIIＡおよびIIIＢ族金属酸化物、ＨｆＯ２、ＺｒＯ２およびＴｉＯ２等のVIＢ族金属酸化物、ＨｆＯ２／ＳｉＯ２およびＺｒＯ２／ＳｉＯ２等の積層構造が含まれる。
【０００７】
ＣＣＤと異なり、ＣＭＯＳ−ＡＰＳのピクセル単位はお互い独立しており、信号転送の間に電荷を転送する必要がなく、このためＣＣＤの欠点を根本的に克服している。しかし、ＣＭＯＳ−ＡＰＳの各ピクセルは１個の感光ダイオードおよび３個以上のトランジスタから成ることから、この構造には以下の問題がある。１）高い暗電流：ＣＭＯＳ−ＡＰＳは感光素子として１個のダイオードを用いるため、暗電流がＣＣＤよりほぼ２桁高い大きさになる。２）等価量子効率を改善することが難しい。３）ＣＣＤと異なり、ＣＭＯＳ−ＡＰＳのピクセルは感光ダイオードとは別に少なくとも３個のトランジスタを有し、ＣＭＯＳ−ＡＰＳの曲線因子は６０％未満である。
【０００８】
理想的な撮像素子はＣＣＤのピクセル単位およびＣＭＯＳ−ＡＰＳの構造の長所を有すべきであり、これが本発明の目的でもある。既存のフローティングゲート記憶素子は、チャンネルとコントロールゲートの間に加えられた追加ゲートを持つＭＯＳ素子であり、このゲートは酸化物で囲まれているため、フローティングゲートと呼ばれる。フローティングゲートの上にコントロールゲートがあり、この構造については下記特許文献２（中国特許公開号ＣＮ１１５６３３７Ａ）を参照のこと。ある電界の下で、電子は高密度の酸化物で囲まれたフローティングゲートの中に入り込むことができる。フローティングゲートメモリの長所は以下の通りである。Ｇｅナノ結晶体を高誘電率の誘電体に埋め込んでいることにより、信頼性を高め、書き込み電圧を減らし、プログラム速度を上げることができ、さらに、記憶特性を改善することも可能である。また、ＭＩＳ構造は電子ビーム蒸着法で作られ、そこにはＡｌコントロールゲート、Ａｌ２Ｏ３内のＧｅナノ結晶体、およびＡｌ２Ｏ３のトンネリング酸化物層が含まれる。このＭＩＳ構造は１ＭＨｚＣ−Ｖテストで優れた電気特性を示す。フラットバンドシフトは最大０．９６Ｖであり、電荷蓄積密度は４．１７×１０１２ｃｍ−２である。Ａｌ２Ｏ３内のＧｅナノ結晶体の電荷貯蔵特性は周波数に応じて変化し、フラットバンドシフトと電荷蓄積密度は周波数の上昇と共に減少する（下記非特許文献１（中国機能材料と機器学報、０２号、２００７年）を参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】中国特許公開号ＣＮ１７７４８１４Ａ
【特許文献２】中国特許公開号ＣＮ１１５６３３７Ａ
【非特許文献】
【００１０】
【非特許文献１】中国機能材料と機器学報、０２号、２００７年
【発明の概要】
【発明が解決しようとする課題】
【００１１】
発明の目的：
本発明は、新たな検出器構造およびその動作原理、特に複合誘電体ゲートＭＯＳＦＥＴ構造を持つ新たな感光検出器およびその信号読み取り方法を提案するものである。その検出範囲は赤外線および紫外線波長を含む。
【課題を解決するための手段】
【００１２】
発明の技術手段：
複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器は、ソースとドレインを形成するためにｐ型半導体基板（１）の上部の２つの側面上に位置するｎ型半導体領域（２）、下層にある誘電体層（５）、光電子蓄積層（８）、上部誘電体層（６）、およびコントロールゲート（７）を順番に基板上に含む。前述の光電子蓄積層（８）は多結晶シリコン、Ｓｉ３Ｎ４、ＩｎＧａＮ、金属膜等の電子伝導体および半導体であってもよく、コントロールゲート（７）は多結晶シリコン、金属、または透明導電電極であってもよい。
【００１３】
第２の、すなわちコントロールゲート（７）に接続された上部誘電体層（６）は、光電子蓄積層に蓄積されている光電子がコントロールゲートに漏れ出るのを防止する。低いゲート電圧では、ｐ基板（１）に接続された第１の誘電体層（５）は、ソースとドレイン間のチャンネルを光電子蓄積層（８）から効果的に遮蔽する。ゲート電圧または光子エネルギーが十分に高ければ、チャンネル内の電子を光電子蓄積層（８）に注入することができる。光電子が収集され注入されている間、ソースとドレインは浮いていなければならない。
【００１４】
第１の、すなわち下部誘電体層（５）は、シリコン酸化物、ＳｉＯＮ、またはその他の高誘電率材料でできており、第２の、すなわち上部誘電体層（６）はＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２、ＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２、ＳｉＯ２、Ａｌ２Ｏ３、またはその他の高誘電率材料でできている。
【００１５】
ゲートと基板間の電圧差が十分に高い場合、チャンネル内に収集された光電子は光電子蓄積層（８）の中に入り込むことができる。基板またはゲート表面のうち少なくとも一方は、波長を検出するために透明または半透明でなければならない。
【００１９】
上述の複合誘電体ゲート構造を持つ検出器の信号読み取り方法、すなわち、光電子の読み取り、増幅、およびリセットの工程：
光電子の読み取りおよび増幅：
ソースと基板を接地し、ドレインに適切な正電圧を印加する。ＭＯＳＦＥＴ検出器が確実に線形領域で動作するようにゲート電圧を調整する。露光の前後で出力ドレイン電流を直接測定し比較することにより、光信号の強度を測定することができる。
ドレイン電流の変化と収集された光電子の数との関係は、以下の通りである。
【数１】
0005939703.tif 000003
ここで、ΔＩDSは露光前後の検出器ドレイン電流の変化、ＮFGは光電子蓄積層中の光電子の数、ＣTは光電子蓄積層の総等価静電容量、Ｃoxは光電子蓄積層と基板の間の単位面積当たりのゲート酸化物の静電容量、ＷとＬはそれぞれ検出器チャンネルの幅と長さ、μnは電子移動度、ＶDSはドレインからソースへの電圧である。
【００２０】
リセット：
ゲートに負電圧を印加し、基板を接地する。負電圧が十分に高ければ、光電子蓄積層中の光電子はｐ型基板の中に入り込む。
光電子蓄積層（８）には分割構造が用いられ、上部誘電体（６）は光電子蓄積層をソースとドレインから絶縁し、コントロールゲート（７）が上部誘電体の上にあり、絶縁側壁（９）がコントロールゲートの２つの側面上にあり、基板またはゲート表面は波長を検出するために透明または半透明でなければならない。
ここにおいて、チャンネルに近いソースとドレインの両領域は高濃度にドープされたｐ型ポケット（３）で取り囲まれ、ソースとドレインの延長部としてのｎ型ＬＤＤ領域（４）がチャンネルの２つの側面上に位置する。
ここにおいて、収集された光電子の数を正確に記録するために、光電子の数の読み取りが露光の前後で行われる。
露光の前に、２つの異なるコントロールゲート電圧ＶＣＧ１およびＶＣＧ２をそれぞれ印加し、そしてドレイン電流ＩＤＳ１およびＩＤＳ２を測定すると、以下のように露光前の相互コンダクタンスが得られる。
【数２】
0005939703.tif 000004
ここで、μｎは露光前の電子移動度、ＣＣＧは上部誘電体層の静電容量、ＶＤＳはドレインからソースへの電圧、ΔＶＣＧ＝ＶＣＧ２−ＶＣＧ１、ΔＩＤＳ＝ＩＤＳ２−ＩＤＳ１である。
露光の後に、電子移動度の変動を補正するために、また２つの異なるコントロールゲート電圧ＶＣＧ１およびＶＣＧ２をそれぞれ印加し、そしてドレイン電流Ｉ＊ＤＳ１およびＩ＊ＤＳ２を測定すると、以下のように露光後の相互コンダクタンスが得られる。
【数３】
0005939703.tif 000005
ここで、μ＊ｎは露光後の電子移動度、ΔＶＣＧ＝ＶＣＧ２−ＶＣＧ１、ΔＩ＊ＤＳ＝Ｉ＊ＤＳ２−Ｉ＊ＤＳ１である。
最後に、電荷蓄積層における露光前後での電荷数の変化は、ゲート電圧ＶＣＧ１印加時のドレイン電流ＩＤＳ１およびＩ＊ＤＳ１の式で得ることができる。
【数４】
0005939703.tif 000006
露光後に収集した光電子の数は式（ｄ）から正確に得ることができる。結果として、電子移動度の変動に起因する誤差を補正することができる。
【００２１】
ここでの、信号を読み取って増幅する前の光電子の収集および蓄積を含む、信号読み取りのための方法：
ゲートに正の電圧を印加すると、ｐ型基板の中に電子の空乏領域が生じる。入射した光子が空乏領域中に吸収される際に、光電子が発生する。ゲート電圧で駆動され、光電子がチャンネルと下部絶縁層との間の境界面に向かって移動する。ゲート電圧を上げると、それが十分に高い場合は、光電子はＦ−Ｎトンネリングメカニズム（光子エネルギーが基板半導体と下部絶縁層の間の伝導帯のエネルギー差ΔＥＣよりも大きいと、光電子が電子蓄積層に直接入り込む）により光電子蓄積層に入り込む。光電子を収集している間、電子が蓄積層に入り込むことを防止するために、ソースとドレインは浮いていなければならない。収集した光電子が蓄積層に蓄積された後、検出器の閾値電圧はシフトする、すなわちドレイン電流が変化する。露光の前後でドレイン電流の変化を測定することにより、蓄積層中の光電子の数を得ることができる。
ここにおいて、第１の、すなわち下部誘電体材料（５）には、ＳｉＯ２  １〜１０ｎｍ、Ｓｉ３Ｎ４  １〜１０ｎｍ、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、ＢａＴｉＯ３、ＺｒＳｉＯ４、またはＴａ２Ｏ３、これらの等価酸化物厚さ１〜１０ｎｍ、またはＡｌＧａＮ  １〜１００ｎｍを使用する。
第２の、すなわち上部誘電体材料（６）には、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２、その等価酸化物厚さ１２〜２０ｎｍ、ＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２、その等価酸化物厚さ１０〜１００ｎｍ、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、ＢａＴｉＯ３、ＺｒＳｉＯ４、またはＴａ２Ｏ３、これらの等価酸化物厚さ１２〜２０ｎｍ、またはＡｌＧａＮ  １〜１００ｎｍを使用する。
光電子蓄積層材料（８）には、多結晶シリコン  １０〜２００ｎｍ、Ｓｉ３Ｎ４  ３〜１０ｎｍ、ＡｌＧａＮ  １０〜２００ｎｍを使用する。
コントロールゲート材料（７）には、多結晶シリコン  １０〜２００ｎｍ、ＩＴＯ  ３〜１０ｎｍ、金属、または透明電極を使用する。
ここにおいて、検出器アレイのユニットは、複合誘電体ゲートＭＯＳＦＥＴで構成される。
ここにおいて、第１のすなわち下部絶縁誘電体にはＳｉＯ２  １〜１０ｎｍを使用し、第２のすなわち上部絶縁誘電体にはＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２またはＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２、その等価酸化物厚さ１２〜２０ｎｍを使用し、光電子蓄積層材料には多結晶シリコン  １０〜２００ｎｍを使用し、コントロールゲート材料には多結晶シリコンを使用する。
ここにおいて、第１のすなわち下部絶縁誘電体にはＳｉＯ２  １〜１０ｎｍを使用し、第２のすなわち上部絶縁誘電体にはＳｉＯ２  １０〜２０ｎｍを使用し、光電子蓄積層材料にはＳｉ３Ｎ４  １０〜２０ｎｍを使用し、コントロールゲート材料には多結晶シリコンを使用する。
ここにおいて、コントロールゲートにはタングステンを使用し、上部絶縁誘電体にはＡｌ２Ｏ３  １０ｎｍを使用し、光電子蓄積層材料にはＳｉ３Ｎ４  ３〜１０ｎｍを使用し、下部絶縁誘電体にはＳｉＯ２  １〜１０ｎｍを使用する。
ここにおいて、コントロールゲートには多結晶シリコンを使用し、上部絶縁誘電体にはＳｉＯ２  １０〜２０ｎｍを使用し、光電子蓄積層材料には多結晶シリコン  １〜２００ｎｍを使用し、下部絶縁誘電体には高誘電率材料、その等価ＳｉＯ２厚さ１〜５ｎｍを使用する。
ここにおいて、コントロールゲートには金属を使用し、上部絶縁誘電体にはＳｉＯ２  １０〜１００ｎｍを使用し、光電子蓄積層材料にはＩｎＧａＮ  １０〜２００ｎｍを使用し、下部絶縁誘電体にはＡｌＧａＮ  １〜１００ｎｍを使用し、基板材料にはＡｌＧａＮを使用する。
【００２２】
本発明の検出器ユニットは複合誘電体ゲートＭＯＳＦＥＴ構造を採用しており、これは光電子の収集、アドレス選定、信号の読み取り、およびリセットの機能を有するピクセルとして用いられる。検出器ユニットは、検出器アレイ、すなわち複合誘電体ゲート構造を持つ光電子検出器を形成するように、配置される。
【００２３】
本発明は、複合誘電体ゲートＭＯＳＦＥＴを用いた検出器およびその光信号処理方法を提案するものであり、この素子のアレイは高解像度撮像チップを形成することができる。従って、他の構造、材料、およびパラメータを持つＭＯＳＦＥＴを用いた検出器あるいは撮像チップも、本発明の内容の範囲内にある。
【００２４】
複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の長所は以下の通りである：
ＣＣＤおよびＣＭＯＳ−ＡＰＳと比べて、複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器はＣＣＤとＣＭＯＳ−ＡＰＳの多くの長所を持っているが、またこれらが持つ多くの欠点を克服しており、次世代の撮像素子の理想的な選択である。その特徴と長所は以下の通りである。
【００２５】
優れたスケーラビリティ：
フラッシュ技術における現在の複合誘電体ゲートＭＯＳＦＥＴのサイズは、約４〜１０Ｆ２（Ｆはリソグラフィの最小スケールである）。４５ｎｍのリソグラフィ技術の下では、複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の面積は０．０２μｍ２程の小ささで、すなわち１μｍ２の中に約５０の感光検出器があることになる。これに対し、１つのＣＣＤピクセルの最小サイズは約２×２μｍ２で、一方ＣＭＯＳ−ＡＰＳでは１×１μｍ２である。複合誘電体ゲートＭＯＳＦＥＴが小型化し続けると、複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の解像度は更に増えることになる。
表１に、異なるプロセス技術における複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の面積を示す。今の写真フィルムの最小解像度は約０．１μｍであり、複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器が更に小型化すると、ＣＣＤおよびＣＭＯＳ−ＡＰＳが達成できない解像度が得られることになる。複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の電子撮像の品質は、写真フィルム並みあるいはそれを凌ぐものとなり、物理的解像度は光学的解像度よりも高くなる。
【００２６】
【表１】
0005939703.tif 000007
【００２７】
フラッシュメモリ技術との比較：
複合誘電体ゲート構造を持つ感光検出器の製造工程は、標準的な複合誘電体ゲートＭＯＳＦＥＴと同じである。複合誘電体ゲート構造を持つ感光検出器は、標準的複合誘電体ゲートＭＯＳＦＥＴの製造工程を微調整することにより製造できる。
【００２８】
低いリーク電流：
複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の検出メカニズムはＣＣＤと同じであるため、リーク電流は感光ダイオードを用いるＣＭＯＳ−ＡＰＳよりも１〜２桁少ない。
【００２９】
ＣＣＤよりも速い撮像速度：
光電子をＣＣＤに収集するメカニズムと同様であるが、複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器では、発生した光電子をチャンネルの代わりに光電子蓄積層に蓄積する。閾値電圧を測定することにより（すなわち、電荷蓄積層中の電荷の数）、信号を読み取ることができる。ＣＣＤのように光電子を転送する必要がないため、撮像速度がＣＭＯＳ−ＡＰＳと同じでＣＣＤよりも速い。
【００３０】
加工不良に対する非感受性：
複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器では光電子を転送する必要がないため、どの１つのピクセルに欠陥があっても他のピクセルに影響せず、感光検出器は加工不良に影響されにくく、広い面積の検出器アレイを製造するのに適している。ＮＯＲまたはＮＡＮＤのような様々なアレイ構造を形成するために用いることができる。
【００３１】
他の構造よりも広いダイナミックレンジ：
信号読み取りプロセスが蓄積された光電子の数に影響しないため、感光検出器は多数の信号読み取りを支援する。
実際に、コントロールゲート電圧を変化させることにより出力信号を調整することができるため、出力信号のダイナミックレンジを異なるコントロールゲート電圧を用いて広げることができる。これはＣＣＤとＣＭＯＳ−ＡＰＳが持っていない長所である。
【００３２】
より高い信号読み取り精度：
本発明の感光検出器は露光前後で２回信号読み取りをする方法を採用して電気信号量を正確に識別する。すなわち露光前後で同じバイアスがかかっている状態でドレイン電圧を測定することにより、光電子蓄積層中の電荷の変化を得ることができ、収集された光電子の数を正確に読み取ることができる。これによりゲート酸化物トラップおよび界面トラップ密度の変化を補正することができる。
【００３３】
更に、複合誘電体ゲートＭＯＳＦＥＴ構造を持つ検出器の製造工程がフラッシュ技術と互換性があるため、この工程により幾つかのメモリセルを１つのチップ上に作ることができる。幾つか準備した画像を自動パターン認識用にメモリセルに格納することができる。スタートラッカーにおいて、この機能を、パターン認識機能を追加することなくシステムが自動的に測位できるようにするために採用できる。更に、感光検出器と一緒に製造したフラッシュメモリに必要な適合画像を同時に格納することも可能で、チップ内蔵型の地形照合機能が実現できる。
【図面の簡単な説明】
【００３４】
【図１】本発明に記載の検出器におけるエネルギー帯、光電子の生成、および転送の図である。
【図２】本発明に記載の検出器におけるエネルギー帯、光電子の生成、および転送の図である。
【図３】本発明の検出器の概略断面図である。
【図４】本発明の検出器におけるＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２から成る第２の誘電体層の実施例を説明する概略断面図である。
【図５】複合誘電体ゲートにおける電荷変化に起因する誘導されたＭＯＳＦＥＴ出力電流の変化の図である。
【図６】ＣＣＤとソースおよびドレインが浮いている複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器との比較を示した図である。
【図７】１つのビット線の中の３つの感光検出器ユニットの導通状態を示す図である。
【図８】複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の８×８アレイ構造の図である。
【図９】本発明の検出器のリセット時のフローを示す図である。
【図１０】本発明の検出器の設計原理を示す図である。
【図１１】本発明の複合誘電体ゲートＭＯＳＦＥＴ構造を持つ感光検出器の改善構造の概略断面図である。
【図１２】ＥＪ−ＭＯＳＦＥＴ構造に基づく本発明の検出器セルの概略断面図である。
【図１３】本発明の検出器のアレイを示す図である。
【図１４】本発明の検出器ピクセルの光電子特性のシミュレーション結果の図である。
【図１５】本発明における検出器ピクセルサンプルの光電子特性のテスト結果の図である。
【図１６】本発明の検出器ピクセルサンプルのリセット後のテスト結果の図である。
【発明を実施するための形態】
【００３５】
光電子蓄積層の動作メカニズムと方法は以下の通りである：
１）光電子収集と信号取得：
【００３６】
図１と図２のエネルギー帯、光電子の生成、および転送を参照のこと。
１．光電子の生成。光子ｈｖ＞半導体Ｅｇ（またはＥｇ＋ΔＥｃ）であれば、光子は半導体に吸収され、電子を価電子帯から伝導帯に励起することができる。
２．光電子の転送。ゲート電圧が基板電圧よりも高ければ、光電子は基板と下部誘電体との間の境界面を移動する。ゲートと基板との間の電圧差が正の電圧で光子ｈｖ＞半導体Ｅｇ＋ΔＥｃであれば、励起された光電子は光電子蓄積層に直接侵入できる。
３．光電子のトンネリング。下部誘電体における電界が十分に高い場合、光電子は光電子蓄積層に入り込むことができる。
４．光電子の蓄積。上部誘電体における電界が比較的低ければ、光電子を蓄積層に蓄積することができる。
【００３７】
図１と図２は、複合誘電体ゲートＭＯＳＦＥＴの構造および光電子を収集する原理を示している。蓄積層（多結晶シリコン等）中の光電子の動きはＣＣＤと全く同じである。その違いは、ＣＣＤがチャンネル内に光電子を蓄積するのに対し、複合誘電体ゲートＭＯＳＦＥＴは蓄積層内に光電子を蓄積することである。光電子が蓄積層に入り込むための３つのメカニズムがある。（１）光電子はチャンネル内に移動してから複合誘電体ゲートに入り込む。（２）光電子は、まさにフラッシュメモリのプログラミングメカニズムのように、ＦＮメカニズムにより複合誘電体ゲートに入り込む。（３）光電子は、まさにＰＭＴのように複合誘電体ゲート内に直接放出される。その違いは、ＰＭＴが真空中に電子を放出するのに対し、上記検出器は複合誘電体ゲート内に電子を放出する。なお、光電子の収集の間は、電子がソースまたはドレインの端子から放出されないよう、ソースとドレインを浮いた状態に保つ必要がある。更に、光電子の収集プロセスと注入プロセスは分離可能である。従って、収集段階でより低い電圧を用いて暗電流を低減することができる。
【００３８】
本発明の各検出器ユニットは複合誘電体ゲート構造を採用しており、光電子収集、アドレス選定、信号の読み取り、およびリセットの機能を持つ１つのピクセルとして用いられている。複数の検出器ユニットが、検出器アレイ、すなわち複合誘電体ゲート構造を持つ感光検出器を形成するように配置される。
【００３９】
前述の検出器における光電子の収集、蓄積、読み取り、および増幅：
複合誘電体ゲートＭＯＳＦＥＴ構造を持つ新たな検出器の各ピクセルユニットの構造は以下の通りである。ｎ型領域がｐ型半導体基板の上部の２つの側面に位置してソースとドレインを形成し、１つの光電子蓄積層を挟む２つの誘電体層がｐ基板の上部の上にある。前述の検出器の光電子の読み取りおよび増幅工程は次の通りである。
【００４０】
露光の前後それぞれで出力ドレイン電流を直接測定および比較することにより、光信号強度を測定することができる。
ドレイン電流の変化と収集した光電子の数との間の関係は以下の式で表される。
【数１】
0005939703.tif 000008
ここで、ΔＩＤＳは露光前後の検出器ドレイン電流の変化、ＮＦＧは光電子蓄積層中の光電子の数、ＣＴは検出器の総等価静電容量、Ｃｏｘは光電子蓄積層と基板の間の単位面積当たりのゲート酸化物の静電容量、ＷとＬはそれぞれ検出器チャンネルの幅と長さ、μｎは電子移動度、ＶＤＳはドレインからソースへの電圧である。
【００４１】
リセット：
検出器ゲートに負の電圧が印加され、基板が接地される。負の電圧が十分に高ければ、光電子蓄積層中の光電子は通り抜けてｐ型基板に戻る。
【００４２】
光電子の収集および蓄積：
ゲートに正の電圧を印加すると、ｐ型基板内に空乏領域が生じる。空乏領域に入射する光子が吸収されると、光電子が発生する。光電子は、ゲート電圧の下ではチャンネルと下部誘電体の境界面に移動する。ゲート電圧を上げて十分な高さになると、光電子がＦ−Ｎトンネリングメカニズムにより光電子蓄積層に入り込む。光子エネルギーが基板半導体と下部誘電体との間の伝導帯エネルギー差ΔＥＣよりも高ければ、光電子は電子蓄積層に直接入り込む。詳細なプロセスを図４に示す。プロセス１は、チャンネル表面の光電子がＦＮトンネリングメカニズムにより下部誘電体を通り抜け蓄積層に入り込むことを示しており、プロセス２は、チャンネル表面の光電子が直接トンネリングメカニズムにより下部誘電体を通り抜け蓄積層に入り込むことを示している。光電子を収集する間、ソースとドレインは浮いた状態にして、これらから蓄積層に電子が入り込むことを防止しなければならない。第２の誘電体における電界が低い場合、光電子が蓄積層に蓄積される。収集された光電子が蓄積層に蓄積された後、検出器の閾値電圧がシフトする、すなわちドレイン電流が変化する。こうして、露光の前後のドレイン電流の変化を測定することにより、蓄積層中の光電子の数を得ることができる。
【００４３】
信号の読み取りと増幅：
基板とソースを接地し、ドレインに適切な正電圧ＶDを印加して、ゲート電圧ＶGを調整することによりＭＯＳＦＥＴ検出器を線形領域で動作させる。露光の前後のドレイン電流の変化を測定することにより、蓄積層中の光電子の数を得ることができる。しかし、光電子の収集および蓄積の間、光電子はＳｉＯ2などの下部誘電体を通り抜け蓄積層に入り込む。高いエネルギーを持つ光電子はＳｉＯ2を劣化させることがある。その結果、Ｓｉ−Ｏ結合が壊れ、トラップが発生し、電子を捕捉した後に固定電荷となることがある。同時に、ｐ基板とＳｉＯ2の間に界面準位が生じる。光電子が固定電荷および界面準位近くですばやく移動する場合、散乱効果により移動度が変化する。露光の前後の２つのドレイン電流を比較して光電子の数を得る方法を用いる場合、すなわち式（ａ）に示す方法を直接採用する場合、得られた光電子の数は、移動度変化を無視することにより不正確かもしれない。移動度変化を補正し光電子の数を正確に読み取るために、露光の前後の２回読む方法が用いられる。露光の前に、２つの異なる電圧ＶCG1とＶCG2をそれぞれコントロールゲートに加え、ドレイン電流ＩDS1とＩDS2を測定すると、露光前の相互コンダクタンスβ1CGを得ることができる。露光後に、電子移動度の変動を補正するため、同様に、２つの異なる電圧ＶCG1とＶCG2をそれぞれコントロールゲートに加え、ドレイン電流Ｉ*DS1とＩ*DS2を測定すると、露光後の相互コンダクタンスβ2CGを得ることができる。最終的に、電荷蓄積層中の露光前後の電荷数、すなわち収集された光電子の数の変化が、ゲート電圧ＶCG1印加時のドレイン電流ＩDS1およびＩ*DS1を用いることにより得られる。従って、１回の読み取り方法における電子移動度の変動に起因する誤差を補正することができる。
同様に、ソースと基板を接地し、ドレインに適切な正電圧ＶDを印加して、ゲート電圧ＶGを調整することにより閾値以下の領域でＭＯＳＦＥＴを確実に動作させる。露光の前後でＳｉＯ2内の捕獲電荷密度と界面準位の不一致を補正するために、露光の前後の２回で読み取ることにより収集された電荷の数をそれぞれ得ることができる。
【００４４】
リセット：
検出器ゲートに負の電圧が印加され、基板が接地される。負の電圧が十分に高ければ、光電子蓄積層中の光電子はｐ型基板に入り込む。
【００４５】
詳細な説明は以下の通りである。
［１］．線形領域で動作する検出器
基板とソースを接地し、ドレインに適切な正電圧ＶDを印加して、ゲート電圧ＶGを調整することにより線形領域でＭＯＳＦＥＴ検出器を動作させる。露光前後の出力ドレイン電流をそれぞれ直接測定し比較することにより、光信号強度を測定することができる。ドレイン電流の変化と収集された光電子の数との関係は、以下の式で表される。
【数１】
0005939703.tif 000009
【００４６】
移動度μｎの変化を補正し、収集された光電子の数を正確に読み取るために、露光の前後の２回でそれぞれ読み取る方法が用いられる。検出器が線形領域で動作する場合、出力ドレイン電流の式は、
【数５】
0005939703.tif 000010
ここで、βＣＧは検出器の相互コンダクタンス、ＶＣＧはコントロールゲート電圧、ＶＴＣＧは検出器の閾値電圧、ＱＣＧは蓄積層に蓄積された電荷量、ＣＣＧはゲートと光電子蓄積層の間の等価静電容量である。
【００４７】
露光前に、２つの異なる電圧ＶＣＧ１とＶＣＧ２をそれぞれコントロールゲートに加え、ドレイン電流ＩＤＳ１とＩＤＳ２を測定すると、露光前の相互コンダクタンスを得ることができる。
【数２】
0005939703.tif 000011
ここで、μｎは露光前の移動度、ＣＣＧは上部誘電体の誘電容量、ＣＴは光電子蓄積層の総等価静電容量、Ｃｏｘは単位面積当たり下部誘電体の静電容量、ΔＶＣＧ＝ＶＣＧ２−ＶＣＧ１、ΔＩＤＳ＝ＩＤＳ２−ＩＤＳ１である。
【００４８】
露光後に、電子移動度の変動を補正するため、同様に、２つの異なる電圧ＶＣＧ１とＶＣＧ２をそれぞれコントロールゲートに加え、ドレイン電流Ｉ＊ＤＳ１とＩ＊ＤＳ２を測定すると、露光後の相互コンダクタンスを得ることができる。
【数３】
0005939703.tif 000012
ここで、μ＊ｎは露光後の電子移動度、ΔＶＣＧ＝ＶＣＧ２−ＶＣＧ１、ΔＩ＊ＤＳ＝Ｉ＊ＤＳ２−Ｉ＊ＤＳである。
【００４９】
最終的に、電荷蓄積層中の露光前後の電荷数の変化が、ゲート電圧ＶＣＧ１印加時のドレイン電流ＩＤＳ１およびＩ＊ＤＳ１を用いることにより得られる。
0005939703.tif 000013
式（ｂ）、（ｃ）および（ｄ）を用いることで、露光後に収集された光電子の数を正確に読み取ることができ、電子移動度の変動に起因する誤差を補正することができる。
【００５０】
［２］．閾値以下の領域で動作する検出器
適切な正電圧ＶＤをドレインに印加し、ゲート電圧ＶＧを調整することにより閾値以下の領域でＭＯＳＦＥＴ検出器が確実に動作させる。ＶＤＳ≫ＫＴ／ｑが満たされれば、ドレイン電流は、
【数６】
0005939703.tif 000014
ここで、ＩＤ０は素子のサイズ、温度、および基板のドーピング濃度に依存する。ＩＤ０は製造後の特定の温度において一定である。ｎ＝１＋（ＣＢ＋Ｃｉｔ）／Ｃｏｘ、ＣＢは基板のドーピング濃度の平方根に比例する単位面積当たりの基板静電容量、Ｃｉｔは界面準位と酸化物トラップ密度に比例するトラップによって誘起された単位面積当たりの静電容量である。
【００５１】
酸化物トラップ密度と界面準位密度は光電子蓄積の前後で均一ではないため、式（ｅ）のｎの値が変化することになる。このため、ドレイン電流を露光の前後で直接比較することにより蓄積層中に収集した光電子の数を得るのは不正確である。トラップおよび界面準位密度の不均一性に起因する影響を補正するため、閾値以下の領域に収集された光電子の数を得るように２回読み取り（露光の前後）方法も用いられる。
【００５２】
露光前に、２つの異なる電圧ＶＣＧ１とＶＣＧ２をそれぞれコントロールゲートに印加してから、対応するドレイン電流ＩＤＳ１とＩＤＳ２を測定すると、露光前の因数ｎを以下のように得ることができる。
【数７】
0005939703.tif 000015
【００５３】
露光後、２つの異なるＶＣＧ１とＶＣＧ２をそれぞれコントロールゲートに印加してから、対応するドレイン電流Ｉ＊ＤＳ１とＩ＊ＤＳ２を測定すると、露光前の因数ｎ＊を以下のように得ることができる。
【数８】
0005939703.tif 000016
【００５４】
最終的に、露光の前後の電荷蓄積層中の電荷数の変化が、ゲート電圧ＶＣＧ１印加時のドレイン電流ＩＤＳ１とＩ＊ＤＳ１を用いることにより得られる。
【数９】
0005939703.tif 000017
式（ｈ）を用いて、収集された光電子の数を正確に読み取ることができ、露光前後の酸化物トラップと界面準位に起因する不均一性の影響を取り除くことができる。
【００５５】
なお一方で、０．１８μｍ、０．１３μｍ、またはこれ以下の大きさでは、短チャンネル効果が光電子の数の正確な読み取りに深刻な影響を及ぼす。従って、短チャンネル効果、誘電体トラップ、および界面準位に起因する誤差を補正するために、２回読み取り（露光の前後）とは別の方法が提案される。
【００５６】
トラップは光電子蓄積とリセットの間に発生する。しかし、１つの動作周期の間で下部誘電体中に発生するトラップは無視できる。毎回素子が動作し始める前に電子移動度を正確に得るために、露光前に２つの異なる電圧をゲートに印加することができ、また２つの異なる電圧は露光後にも印加され短チャンネル効果の影響が最小限に抑えられる。
【００５７】
検出器が線形領域で動作する場合、出力ドレイン電流は、
【数１０】
0005939703.tif 000018
ここで、βＣＧは相互コンダクタンス、ＶＣＧはゲートコントロール電圧、ＶＴＣＧは閾値電圧であり、θはプロセスのパラメータに依存する。
【００５８】
露光前に、下部誘電体中に発生したトラップに起因する電子移動度への影響を減らすために、２つの異なるＶＣＧ１とＶＣＧ２をそれぞれコントロールゲートに印加してから、対応するドレイン電流Ｉ＊ＤＳ１とＩ＊ＤＳ２を測定すると、露光前の相互コンダクタンスを得ることができる。
【数１１】
0005939703.tif 000019
ここで、ΔＶＣＧ＝ＶＣＧ２−ＶＣＧ１≪ＶＣＧ１、ΔＩＤＳ＝ＩＤＳ２−ＩＤＳ１である。
【００５９】
露光後に、短チャンネル効果を補正するために、２つの異なるＶＣＧ１とＶＣＧ２をそれぞれコントロールゲートに印加してから、対応するドレイン電流Ｉ＊ＤＳ１とＩ＊ＤＳ２を測定すると、相互コンダクタンスを得ることができる。
【数１２】
0005939703.tif 000020
ここで、Ｑは蓄積層中に収集された光電子の数、ＣＣＧはゲートと光電子蓄積層の間の等価静電容量、ΔＶＣＧ＝ＶＣＧ２−ＶＣＧ１≪ＶＣＧ１、ΔＩ＊ＤＳ＝Ｉ＊ＤＳ２−Ｉ＊ＤＳ１である。
【００６０】
最終的に、ゲート電圧ＶＣＧ１印加時のドレイン電流ＩＤＳ１およびＩ＊ＤＳ１を用いることにより、電荷蓄積層中の露光前後の電荷数の変化を得ることができる。
【数１３】
0005939703.tif 000021
収集された光電子の数は、式（ｌ）を用いて正確に読み取ることができ、短チャンネル効果と電子移動度の変動に起因する誤差を取り除くことができる。
【００６１】
３）リセット
負の電圧Ｖｇをゲートに印加し基板を接地すると、負の電圧Ｖｇが上昇し、光電子は蓄積層から抜け出て正孔が蓄積層に入り込む。このように、この方法を用いて検出器をリセットすることができる。適用する際は、過剰消去問題を考慮し、プログラミングと組み合わせて閾値電圧を調整することができる。図９は詳細なリセット工程を示す。閾値Ｖｔｒｅｆを基準として持つＭＯＳＦＥＴを選び、ゲート電圧とドレイン電圧を印加してから、ドレイン電流Ｉｄｒｅｆを測定する。他の素子にも同じ電圧を印加してリセットさせて、ドレイン電流Ｉｄｉを測定する。ＩｄｉとＩｄｒｅｆの間の最大電流偏差をεとする。電流偏差がεよりも小さい場合、検出器のリセットは完了し、小さくない場合は消去と書き込みにより閾値を適正値に調整することができる。
【００６２】
４）本発明における検出器ユニットを配置して、現存のフラッシュメモリ技術を備えた複合誘電体ゲートＭＯＳＦＥＴを持つ検出器アレイを形成することができる。
フラッシュメモリにおける複合誘電体ゲートＭＯＳＦＥＴ製造法は今や成熟技術になった。１Ｇｂのフラッシュメモリには１０９個のＭＯＳＦＥＴセルが入っている。過去１０年間に、本発明で用いることができる様々なＭＯＳＦＥＴアレイアーキテクチャが発明されてきた。ＭＯＳＦＥＴ技術について、図７と図８は、２つの利用可能なアレイアーキテクチャを示す。
【００６３】
図３に示すように、負の電圧Ｖｇをゲートに印加し基板を接地してから、負の電圧を上げると、光電子が蓄積層から抜け出る、あるいは正孔が蓄積層に入り込む。こうして、この方法によりリセットを行うことができる。適用する際は、過剰消去問題を考慮し、プログラミングと組み合わせることにより閾値電圧を基準値に近づけることができる。
【００６４】
図４は、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２から成る第２の蓄積層の実施例を示す。図４において、プロセス１と３で、λ＞３８７ｎｍであれば、まず光電子がチャンネル内に移動してから複合誘電体ゲートに入り込み、プロセス２で、λ＜３８７ｎｍであれば、光電子は複合誘電体ゲート内に直接放出されることがある。ここで、φＳは半導体の両端の電圧降下を示す。
【００６５】
本発明の検出器で使用される材料およびその厚さの実施例を表２に示す。
【表２】
0005939703.tif 000022
【００６６】
表２に基づく、検出器の詳細パラメータの実施例を表３に示す。
【表３】
0005939703.tif 000023
【００６７】
表３の実施例により本発明に記載の検出器の機能を実現できる。表２の他の検出器の構造については、表３および４に記載の検出器構造を参照できる。同一あるいは互換性のある半導体技術を適用しているので、表２に示す他の検出器は技術的に製造して十分入手可能である。これらの動作メカニズムは本発明のメカニズムと同じであり、その性能は表３および表４の実施例と同様である。
【００６８】
詳細な実施例を表４に示す。
0005939703.tif 000024
【００６９】
ＭＯＳＦＥＴの出力電流は、図５に示す複合誘電体ゲートに蓄積された電荷量を変化させることにより変化させることができる。ここで、Ｖｇａｔｅ＝Ｖｇである。上記の表に記載された実施例では、ゲート電圧を上げて、基板に対するゲートの電圧が十分に高ければ（多結晶シリコン／ＯＮＯ／多結晶シリコン／ＳｉＯ２構造では、この値は＋１８Ｖより大きくする必要があり、特定の実施例のゲート電圧は最大２０Ｖである。多結晶シリコン／ＯＮＯ／Ｓｉ３Ｎ４／ＳｉＯ２構造では、この値は＋１２Ｖである）、光電子がＦ−Ｎメカニズムにより直接蓄積層に入り込む。
【００７０】
図５ａにおいて、ゲート電圧が基板電圧よりも高ければ、光電子は基板と下部誘電体の間の境界面に移動する。ゲート電圧が基板電圧よりも高く、かつ（ｈｖ＞Ｅｇ＋ΔＥｃ）の条件を満たすなら、励起された光電子が光電子蓄積層に直接入ることができる。
【００７１】
図５ｂは光電子のトンネリングを示す。下部誘電体における電界が十分に高い時、光電子は光電子蓄積層に入り込むことができ、上部誘電体における電場が比較的低ければ、光電子を蓄積層に蓄積することができる。
【００７２】
図５ｃは複合誘電体ゲート検出器の構造を示す。ここで、ΔＶＴは蓄積層に入り込んだ光電子に起因する閾値電圧のシフトである。Ｉｄｒａｉｎはドレイン電流、ＱＦＧは蓄積層に蓄積された光電子電荷量の総量、ＣＩＰＤはゲートと蓄積層の間のコンデンサ、Ｖｇａｔｅはゲート電圧である。閾値電圧のシフトは蓄積層内の電荷量に比例する。
【００７３】
図５ｄはドレイン電流とゲート電圧の関係を示す。左の曲線はリセット後の関係を表し、右の曲線は光電子を蓄積層に注入した後の関係を表す。リセットの間、負のゲート電圧を印加して基板を接地する。負の電圧が十分大きければ、光電子は蓄積層から抜け出る（多結晶シリコン／ＯＮＯ／多結晶シリコン／ＳｉＯ２構造では、この値は−１８Ｖより大きく、多結晶シリコン／ＯＮＯ／Ｓｉ３Ｎ４／ＳｉＯ２構造では、この値は約−１２Ｖである）。基板またはゲート上のＩＴＯ、金属膜、または半導体膜は、検出波長のために透明あるいは半透明である。光電子の収集の間、暗電流を低減するため比較的低い電圧が用いられ、多結晶シリコン／ＯＮＯ／多結晶シリコン／ＳｉＯ２構造では、この値は１０〜１５Ｖより大きく、多結晶シリコン／ＯＮＯ／Ｓｉ３Ｎ４／ＳｉＯ２構造では、この値は５〜１０Ｖである。
【００７４】
図６は、複合誘電体ゲートＭＯＳＦＥＴを、ソースとドレインが浮いている複合誘電体ゲート構造を持つＣＣＤに置き換えた図である。
【００７５】
図７は、３個の複合誘電体ゲートＭＯＳＦＥＴが３番目のビット線において導通状態になっているようすを示す。
【００７６】
図８は、８×８複合誘電体ゲートＭＯＳＦＥＴアレイを示す。ここで、横線は共通のコントロールゲート、縦線は共通のソースとドレインを示し、線で囲まれたＭＯＳＦＥＴが読み取られている。この図は、８×８複合誘電体ゲートＭＯＳＦＥＴに基づく組み合わせ構造を示している。横線は、８個の複合誘電体ゲートＭＯＳＦＥＴの共通のコントロールゲートを示し、縦線は共通のソースとドレインであり、各ピクセルが１つだけの感光複合誘電体ゲートＭＯＳＦＥＴを含んでいる。共通するコントロールゲートの電圧値が閾値電圧よりも大きい時、この線に沿って複合誘電体ゲートＭＯＳＦＥＴに蓄積された電荷量が、ソースとドレインを選択することにより読み取られる。図８において、４番目の共通コントロールゲートに沿った１番目、４番目、および７番目のＭＯＳＦＥＴが、読み取り状態になっている。本発明の製造工程は、既存のシリコン半導体の工程と完全互換である（フラッシュメモリ技術）。
【００７７】
本発明は、低いリーク電流と高いＣＣＤの曲線因子の性能優位性とＣＭＯＳ−ＡＰＳのアーキテクチャの利点とを兼ね備える。更に、本発明は最新の成熟したフラッシュメモリ技術に基づくものであり、フラッシュの製造工程、設計、およびその製造プラットフォームをそのまま使用できる。各ピクセルは超小型サイズを達成でき（フラッシュセルのサイズを〜８０×８０ｎｍ２にすることができる）、ピクセル密度が１００／μｍ２に到達することができる（光学解像度よりもはるかに高く、〜１μｍ）。合計ピクセル数は１Ｇを超える可能性があり、５０００ｅ−／μｍ２よりも大きいウェル容量により小さいピクセルの画像品質を改善することができ、撮像と電子マップ間の整合機能を同じチップ上に統合できる。レスポンスの範囲が最大４００〜１０００ｎｍあるいはもっと広いスペクトル幅で、ウェル容量が５０００ｅ−／μｍ２よりも大きく、ダイナミックレンジが７０ｄＢよりも大きく、暗電流が１０ｎＡ／ｃｍ２よりも小さく、散逸電力が１００ｍＷよりも小さい。
【００７８】
この検出器のピクセルは複合誘電体ゲートＭＯＳＦＥＴである。複数の複合誘電体ゲートＭＯＳＦＥＴが撮像アレイを形成できる。撮像の間、複合誘電体ゲートＭＯＳＦＥＴに光が入射すると基板の空乏領域内で光電子が発生し、発生した光電子は収集されて複合誘電体ゲート内に転送され、そこで蓄積され、結果的に、閾値電圧が相対的に前露光状態にシフトする。閾値電圧は異なる光強度に応じて様々にシフトする。蓄積層内の電荷量は、同じ条件下で露光前後のドレイン電流の変化を測定することにより、読み取ることができる。すなわち、各ピクセルの光強度を検出することができる。このようにして、アレイ上のピクセルの全てが同時に動作している時、各ピクセル上の異なる光強度が検出され、引き続き行われる回路処理によってコントラストのある写真を得ることができる。検出器のピクセルセルは、繰り返し撮像できるようにリセット機能を有している。図１０は、本発明の検出器の設計原理を模式的に示す。ここで、ΔＶｔｈは異なる光強度に対応する各ピクセルの閾値電圧のシフト、すなわち露光前後の閾値電圧の違いを表している。
【００７９】
図１１は、この複合誘電体ゲートＭＯＳＦＥＴの改善構造を示す。高濃度にドープされたｎ型領域（２）がｐ型半導体基板（１）の上部の２つの側面に位置しソースとドレインを形成し、チャンネル近くのソースとドレインの両領域が高濃度にドープされたｐ型ポケット（３）で取り囲まれ、ソースとドレインの延長部としてｎ型ＬＤＤ領域（４）がチャンネルの２つの側面上に位置し、ｐ型基板の上部の上に下部絶縁誘電体材料層（５）、上部絶縁誘電体材料層（６）、およびコントロールゲート（７）があり、光電子蓄積層（８）が２つの絶縁誘電体材料層の間に位置する。前述の光電子蓄積層は、多結晶シリコン、Ｓｉ３Ｎ４、ＩｎＧａＮ、金属膜等の導電体や半導体である。コントロールゲートは多結晶シリコン、金属、またはその他の透明な電極材料である。コントロールゲートの２つの側面上に絶縁スペーサ（９）がある。基板またはゲートの表面は波長を検知するために透明または半透明でなければならない。
【００８０】
前述の検出器は、図１２に示すようにＥＪ−ＭＯＳＦＥＴに基づく構造を用いることもできる。高濃度にドープされたｎ型領域（２）はｐ型半導体基板（１）の上部の２つの側面上に位置しソースとドレインを形成し、チャンネル近くのソースとドレインの両領域が高濃度にドープされたｐ型ポケット（３）で取り囲まれ、ｐ基板の上部の上に下部絶縁誘電体材料層（５）、光電子蓄積層（８）、および上部絶縁誘電体材料層（６）がある。光電子蓄積層（８）は分割構造を用いている。上部絶縁誘電体材料層（６）は光電子蓄積層（８）をソースとドレインから絶縁している。コントロールゲート（７）が上部絶縁誘電体層（６）の上にある。前述の光電子蓄積層は、多結晶シリコン、Ｓｉ３Ｎ４、ＩｎＧａＮ、金属膜等の導電体や半導体である。コントロールゲートは多結晶シリコン、金属、またはその他の透明な電極材料である。コントロールゲートの２つの側面上に絶縁スペーサ（９）がある。基板またはゲートの表面は波長を検知するために透明または半透明でなければならない。
【００８１】
上述の２つの複合誘電体ゲートＭＯＳＦＥＴ構造のみならず、感光撮像素子として用いられるその他の複合誘電体ゲートＭＯＳＦＥＴ構造の全てが、本発明の範囲を超えるものではない。
【００８２】
複数の複合誘電体ゲートＭＯＳＦＥＴをアレイ状に配置して広面積かつ超高ピクセル密度の検出器を形成することができる。図１３は、そのアレイの図を模式的に示す。外部入力の行および列アドレスがデコーダで複合され、行選択線Ｘおよび列選択線Ｙが生成される。行列選択線により同時に選択されたユニットだけが操作できる。検出器が撮像している時、アレイ上の感光ユニットの全てが光電子を収集、転送、および蓄積するために同時に選択される。Ｘ−Ｙアドレス指定モードにより、全てのユニットを個々にリセットすること、すなわち各感光ＭＯＳＦＥＴ用に蓄積された光電子を読み出すと共に消去およびプログラミングを行うことができる。現在では、発達したＮＯＲやＮＡＮＤ等のフラッシュ構造を、検出器アレイに適用することができる。
【００８３】
図１１は、複合誘電体ゲートＭＯＳＦＥＴ感光検出器の設計されたユニットを示す。これは標準的なフローティングゲート構造に基づいている。感光蓄積層には、電荷を蓄積する機能を持つフローティングゲートとして多結晶シリコンが用いられている。下部誘電体層は薄いＳｉＯ２誘電体であり、プログラミング時にはこれを通って電子がフローティングゲートに入り込む。上部絶縁誘電体層はＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２（ＯＮＯ）構造であり、ゲートから蓄積層に蓄積される電子の損失防止を意図したものである。コントロールゲートとして多結晶シリコンが用いられ、その上部は透明または半透明の窓となっている。高濃度にドープされたｎ型領域がｐ型半導体基板の上部の２つの側面上に位置し、ソースとドレインを形成している。標準的なフローティングゲートＭＯＳＦＥＴと異なり、感光ＭＯＳＦＥＴでは光電子収集領域としてチャンネルを用いる。収集された光電子がソースとドレインに向かって拡散するのを防止するため、高濃度にｐ型ドープされたパッケージがソースとドレインの周りに設定される。ソースとドレインからの電子が収集された光電子を伴ってフローティングゲートに入り込むことを防止するため、低濃度ドープの浅いｎ型ＬＤＤが、ソースとドレインの２つの側面上のチャンネルの近くに形成される。更に、ＬＤＤとフローティングゲートが重なり合った領域は、動作暗電流を低減するためにできる限り小さく保たれる。
【００８４】
フローティングゲートＭＯＳＦＥＴセルを持つ設計された感光検出器の主要なパラメータは次の通りである。チャンネル長さは０．１８μｍ、チャンネル幅は０．１８μｍ、スペーサの厚さは０．２μｍ、ソースとドレインの長さは０．４μｍ、多結晶シリコンフローティングゲートの厚さは１０００Å、多結晶シリコンコントロールゲートの厚さは２０００Å、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２の厚さは５０Å／１００Å／４０Å、下部ＳｉＯ２の厚さは１００Åである。
【００８５】
ＴＣＡＤデバイスシミュレーションツールを用いて、フローティングゲートＭＯＳＦＥＴを持つこの感光検出器セルの２次元感光特性をシミュレートする。図１４は、４つの異なる光強度に対する、フローティングゲートＭＯＳＦＥＴを持つ感光検出器セルの読み取り電流曲線を示す。曲線１は、入射光がない場合の読み取りドレイン電流対ゲート電圧を示している。曲線２、３、４、および５は、それぞれ光強度３．５ｅ−５、５．０ｅ−４、３．０ｅ−３、および１．０ｅ−２Ｗ／ｍ２に対する、読み取りドレイン電流対ゲート電圧を示している。図１４は、光強度が強いほど収集され蓄積層に転送された光電子が増加することを示している。従って、感光ＭＯＳＦＥＴの閾値電圧が上昇する、すなわち、同じバイアスの下でドレイン電流が低くなる。露光の前後で読み取り電流を比較すると、収集された光電子の数が得られる。光電子特性のデバイスシミュレーションの結果が、複合誘電体ゲートＭＯＳＦＥＴ検出器の原理が実用可能であることを示している。
【００８６】
試験したピクセルユニットは、フローティングゲートＮＯＲフラッシュアーキテクチャに基づき、標準的な０．１３μｍＣＭＯＳ技術で製造されたものである。ＭＯＳＦＥＴピクセルユニットのチャンネル長さと幅は、それぞれ０．１６５μｍおよび０．２２μｍである。最下部のＳｉＯ２トンネリング層の厚さは１００Å、多結晶シリコンフローティングゲートの厚さは１０００Å、多結晶シリコンコントロールゲートの厚さは２０００Å、上部誘電体ＯＮＯの厚さは５０Å／１００Å／４０Åである。感光ＭＯＳＦＥＴアレイ内の２個のセルが試験された。比較的弱い光に２０ｍｓ当てた後、２個のサンプルの閾値電圧はともに約０．３Ｖ上昇、すなわち、閾値電圧の差（撮像窓）は約０．３Ｖである。図１５は、ピクセルユニットのサンプルの試験結果を示す。図１５（ａ）はサンプル１の結果、図１５（ｂ）はサンプル２の結果である。サンプルは初期閾値にリセットされ、次も動作できる。図１６はリセット後の試験結果を示す。ピクセルユニットの試験結果が、複合誘電体ゲートＭＯＳＦＥＴの原理が正しいことを十分証明している。試験したピクセルサンプルの面積は０．１６９μｍ２であるのに対し、現在の最も小さいＣＣＤピクセルの面積は約２×２μｍ２であり、このことは同じ感知面積において感光検出器がＣＣＤよりも１２倍の高い解像度を達成できることを意味している。言い換えると、同じ解像度を達成するには、この検出器の感知面積はＣＣＤの場合のほんの１２分の１でよい。複合誘電体ゲートＭＯＳＦＥＴの更なる小型化により、この検出器の解像度を大幅に改善することができる。結果として、本発明の検出器は超高ピクセル密度を有し、現存の撮像素子の解像度を１または２桁の大きさで改善することができ、これは物理的解像度が光学的解像度よりも高くなることを意味する。これはＣＣＤおよびＣＭＯＳ−ＡＰＳでは成し得ない卓越した有意性である。
【００８７】
毎回撮像前に閾値電圧を初期値に合わせるために、１つのアレイ内の本発明の複合誘電体ゲートＭＯＳＦＥＴの全てをリセットしなければならない。感光検出器アレイに光が入射すると、感光ＭＯＳＦＥＴの全てが同時に光電子を収集し始め、収集した光電子を複合誘電体ゲートに転送し蓄積するため、ＭＯＳＦＥＴの閾値電圧は変化する。収集され蓄積された光電子の数は、各光電子ＭＯＳＦＥＴにおける閾値電圧のシフトと同様、光強度に比例する。従って、露光の前後で各感光ＭＯＳＦＥＴのドレイン電流の変化を読み取ることにより、各感光ＭＯＳＦＥＴによって検出される光強度を得ることができる。引き続き行われる回路処理を経て、アレイ内のセルの全てがその物理的位置に従って読み取られた後に完全な画像を得ることができる。
【００８８】
改善した複合誘電体ゲートＭＯＳＦＥＴ構造に基づく前述の検出器、およびＥＪ−ＭＯＳＦＥＴ構造に基づく感光検出器の詳細な動作メカニズムおよびプロセスは以下の通りである。
【００８９】
１）リセット
複合誘電体ゲートＭＯＳＦＥＴ検出器の撮像操作の後、収集された光電子は複合誘電体ゲート内に転送される。結果として、感光ＭＯＳＦＥＴの閾値電圧が上昇する。次の撮像の前に、複合誘電体ゲートＭＯＳＦＥＴユニットの全てを、蓄積層内の電子を消去することにより基準値近傍にリセットし、ユニット毎の閾値電圧差を小さい範囲に確実に抑えるようにしなければならない。リセットの手順は次の通りである。感光ＭＯＳＦＥＴのコントロールゲートに負の電圧Ｖｇを印加し、基板とソースに正の電圧を印加し、Ｖｇを上げて光電子を蓄積層から抜け出させるまたは正孔を蓄積層に入り込ませる。このようにして、低減目標を達成するようにこの検出器の閾値電圧を下げる。具体的に適用する際は、過剰消去を考慮する必要がある。この問題を解決するために、チャンネルホット電子注入（ＣＨＥ）およびＦＮトンネリングプログラミングを組み合わせて、閾値電圧を調整することができる。図９はリセットの具体的なプロセスを示す。基準として閾値電圧Ｖｔｒｅｆを持つＭＯＳＦＥＴを選び、リセットされる複合誘電体ゲートＭＯＳＦＥＴの初期閾値電圧がＶｔ０であるとして、同じ電圧Ｖｂｉａｓを印加してからドレイン電流Ｉｄ０を測定する。一連の「消去」および「プログラミング」操作の後、この複合誘電体ゲートＭＯＳＦＥＴの閾値電圧と出力電流は、それぞれＶｔｉとＩｄｉである。εをＩｄｉとＩｄｒｅｆとの最大電流偏差として設定する。電流偏差がεより小さければ、検出器のリセットは完了しており、小さくなければ、「消去」および「プログラミング」操作を続ける。検出器のどの複合誘電体ゲートＭＯＳＦＥＴの閾値電圧も、このリセット操作を通じて基準閾値電圧に近づけることができる。
【００９０】
２）光電子の収集、転送、および蓄積
（１）光電子の収集：複合誘電体ゲートＭＯＳＦＥＴのソースとドレインを浮かせて、正のバイアスパルスをゲートと基板の間に加えると、電子のない空乏領域が下部誘電体の下のｐ型半導体の表面に形成され、非平衡状態となる。空乏領域における温度平衡状態を取り戻すためには、以下の３つの供給源からの電子注入が必要である。１）空乏領域内で、下部誘電体の境界面における深いエネルギーレベルによって発生する基板電流、２）拡散領域における注入電子によって発生する電流、３）外からの注入される光子を吸収する半導体によって生成される光電子。光子の注入がない場合は、平衡状態に回復するために典型的に１０ｍｓ〜１ｓ必要である。平衡状態に戻ると、空乏領域は無くなる。光子が空乏領域に注入されると、エネルギーがエネルギーギャップよりも大きい光子は半導体に吸収されるため、ｐ型半導体内の価電子帯の電子は伝導帯に励起され、光電子を発生する。印加したゲート電圧パルス幅が回復時間より短ければ、外から注入された光子によって生成された光電子は、ｐ基板と下部誘電体層の境界面まで誘導されてゲート電圧によって電荷ポケットを形成する。この時、すぐにゲート電圧を上げて下部誘電体層内に十分大きい電界を発生させると、収集された光電子は複合誘電体ゲート蓄積層に入り込む。光電子の収集の間、収集された光電子がｎ型ソースとドレインに漏れ出るのを防ぐために、ポケット注入を用いてドレインと同様にｐ型半導体とｎ型ソースの間にｐ＋遷移領域を形成する。このようにして、ｐ＋遷移領域とｐ型基板の間に比較的高い障壁が形成され、ソースとドレインに光電子が漏れ出ることを防ぐ。注意すべきこととして、光電子が蓄積層に移動するプロセスの間、ソースとドレインからの電子も蓄積層に入り込み大きな暗電流が発生する。この暗電流を抑制するため、低濃度ドープされたｎ型ソースとドレインの延長領域（ＬＤＤ）をチャンネル近くのソースとドレインの側面に形成して、ＬＤＤと複合誘電体ゲートが重なり合った領域が比較的小さくなるようにする。ＥＪ−ＭＯＳＦＥＴに基づく検出器では、ソース、ドレイン、および光電子蓄積層の間で重なり合った領域はない。コントロールゲートに高い電圧パルスが加えられると、ソースとドレインからの電子は光電子蓄積層の中には移動しないため、暗電流が大幅に減少する。ＥＪ−ＭＯＳＦＥＴが読み取り状態で動作している時、ソース、ドレイン、および光電子蓄積層の下のチャンネルの間に電子反転領域が形成され、ソースとドレインの延長部として機能する。これによって光感ＥＪ−ＭＯＳＦＥＴが電流を正常に読み取ることができる。
【００９１】
（２）光電子の転送：光電子の収集後、十分に大きい正の電圧パルスをコントロールゲートと基板間に加え、第１の誘電体層に十分強い電界を作ると、収集された光電子は複合誘電体ゲートの光電子蓄積層に入り込む。図４に示した光電子が蓄積層に入り込むための３つのメカニズムがある。ここで、プロセス１では、最初に光電子がチャンネル内に移動してから複合誘電体ゲート内に直接入り込む。プロセス２では、光電子が、フラッシュメモリのプログラミングメカニズムと同様、ＦＮメカニズムにより複合誘電体ゲートに入り込む。プロセス３では、光電子が、ＰＭＴと同様、複合誘電体ゲート内に直接放出される。その違いは、ＰＭＴは真空中に電子を放出するのに対し、前述の検出器は複合誘電体ゲートに電子を放出する点にある。
【００９２】
（３）光電子の蓄積：第２の誘電体層は比較的厚い場合は、光電子が蓄積層に蓄積されるよう、かつコントロールゲートに向かって移動しないように、電界は比較的弱いものとする。複合誘電体ゲートＭＯＳＦＥＴに加える動作パルスを取り去った後も、光電子は蓄積層に残り、消失しない。次の動作の前に、蓄積された光電子はリセットにより消去される。
【００９３】
３）光電子の読み取りおよび増幅は上記と同じである。
本発明による検出器の操作条件の実施例を表５および６に示す。これらは光電子の収集と蓄積の操作条件である。２つの操作が一連のプロセスである。表７は光電子の読み取りの操作条件である。表８はＦＮトンネリングによる消去の操作条件である。過剰消去を防止するため、ＣＨＥまたはＦＮプログラミングを用いて感光ＭＯＳＦＥＴの閾値電圧を基準値近傍に調整する。表９および１０はＣＨＥまたはＦＮプログラミングを用いたリセットの操作条件である。
【表５】
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【表６】
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【表７】
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【表８】
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【表９】
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【表１０】
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【００９４】
最後に、本発明は複合誘電体ゲートＭＯＳＦＥＴ構造を用いる検出器、およびその光信号処理方法を提案するもので、この素子のアレイは高解像度の画像チップを形成することができる。従って、その他の構造、材料、およびパラメータと共にＭＯＳＦＥＴを用いる検出器または撮像チップは、本発明の内容の範囲内にある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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