(57)【特許請求の範囲】
【請求項１】
接地電位と第１正電位との間でパルス駆動される入力信号を受け取り、前記接地電位と第１負電位との間でパルス駆動される最終出力信号に変換する負極性レベルシフタ回路において、
前記入力信号を受け取り、前記第１正電位と前記第１負電位より高くかつ前記接地電位より低い中間負電位との間でパルス駆動される中間出力信号を生成する中間レベルシフタ回路と、
前記中間出力信号を受け取り、前記接地電位と前記第１負電位との間でパルス駆動される前記最終出力信号を生成する最終レベルシフタ回路と、を備え、
前記最終レベルシフタ回路は、
ソースが前記接地電位の印加端に接続され、ゲートに前記中間出力信号が入力されるＰチャネル型の第１トランジスタと、
ソースが前記第１トランジスタのドレインに接続され、ゲートが前記中間負電位の印加端に接続されたＰチャネル型の第２トランジスタと、
ドレインが前記第２トランジスタのドレインに接続され、ソースが前記第１負電位の印加端に接続されたＮチャネル型の第３トランジスタと、を有すること
を特徴とする負極性レベルシフタ回路。
【請求項２】
前記最終レベルシフタ回路は、前記中間出力信号及び前記最終出力信号を差動形式で入出力すること
を特徴とする請求項１に記載の負極性レベルシフタ回路。
【請求項３】
前記第１トランジスタのゲートが前記中間出力信号の第１差動入力端に接続され、
前記最終レベルシフタ回路は、
ソースが前記接地電位の印加端に接続され、ゲートが前記中間出力信号の第２差動入力端に接続されたＰチャネル型の第４トランジスタと、
ソースが前記第４トランジスタのドレインに接続され、ゲートが前記中間負電位の印加端に接続され、ドレインが前記第３トランジスタのゲートに接続されたＰチャネル型の第５トランジスタと、
ドレインが前記第５トランジスタのドレインに接続され、ソースが前記第１負電位の印加端に接続され、ゲートが前記第２トランジスタのドレインに接続されたＮチャネル型の第６トランジスタと、
前記第５トランジスタのドレインと前記第６トランジスタのドレインとの接続ノードに現れる電圧を前記最終出力信号として出力する複数のインバータと、をさらに有すること
を特徴とする請求項２に記載の負極性レベルシフタ回路。
【請求項４】
前記中間レベルシフタ回路は、前記入力信号及び前記中間出力信号を差動形式で入出力すること
を特徴とする請求項３に記載の負極性レベルシフタ回路。
【請求項５】
前記中間レベルシフタ回路は、
ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第１差動入力端に接続されたＰチャネル型の第７トランジスタと、
ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第２差動入力端に接続されたＰチャネル型の第８トランジスタと、
ソースが前記中間負電位の印加端に接続され、ドレインが前記第７トランジスタのドレインに接続され、ゲートが前記第８トランジスタのドレインに接続されたＮチャネル型の第９トランジスタと、
ソースが前記中間負電位の印加端に接続され、ドレインが前記第８トランジスタのドレインに接続され、ゲートが前記第７トランジスタのドレインに接続されたＮチャネル型の第１０トランジスタと、を有し、
前記第７トランジスタのドレインと前記第９トランジスタのドレインとの接続ノードに現れる電圧、及び前記第８トランジスタのドレインと前記第１０トランジスタのドレインとの接続ノードに現れる電圧を前記中間出力信号として出力すること
を特徴とする請求項４に記載の負極性レベルシフタ回路。
【請求項６】
前記接地電位と前記第１正電位よりも低い第２正電位との間でパルス駆動される前段入力信号を受け取り、前記入力信号を生成して前記中間レベルシフタ回路へ送出する前段レベルシフタ回路を有すること
を特徴とする請求項５に記載の負極性レベルシフタ回路。
【請求項７】
前記前段レベルシフタ回路は、前記前段入力信号及び前記入力信号を差動形式で入出力すること
を特徴とする請求項６に記載の負極性レベルシフタ回路。
【請求項８】
前記前段レベルシフタ回路は、
ソースが前記接地電位の印加端に接続され、ゲートが前記前段入力信号の第１差動入力端に接続されたＮチャネル型の第１１トランジスタと、
ソースが前記接地電位の印加端に接続され、ゲートが前記前段入力信号の第２差動入力端に接続されたＮチャネル型の第１２トランジスタと、
ソースが前記第１正電位の印加端に接続され、ドレインが前記第１１トランジスタのドレインに接続され、ゲートが前記第１２トランジスタのドレインに接続されたＰチャネル型の前記第１３トランジスタと、
ソースが前記第１正電位の印加端に接続され、ドレインが前記第１２トランジスタのドレインに接続され、ゲートが前記第１１トランジスタのドレインに接続されたＰ型の第１４トランジスタと、を有し、
前記第１１トランジスタのドレインと前記第１３トランジスタのドレインとの接続ノードに現れる電圧、及び前記第１２トランジスタのドレインと前記第１４トランジスタのドレインとの接続ノードに現れる電圧を前記入力信号として出力すること
を特徴とする請求項７に記載の負極性レベルシフタ回路。
【請求項９】
ｍ系統（ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路と；
前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路と；
前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と；
をｎ組（ｎは１以上の整数）有して成る負荷駆動装置であって、
前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換する負極性レベルシフタ回路は、請求項１〜８のいずれか１項に記載の負極性レベルシフタ回路であること
を特徴とする負荷駆動装置。
【請求項１０】
前記負荷は、液晶画素であること
を特徴とする請求項９に記載の負荷駆動装置。
【請求項１１】
請求項１０に記載の負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成ること
を特徴とする液晶表示装置。
【請求項１２】
受信信号から所望チャネルの放送信号を選局するチューナ部と、
前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
前記映像信号を映像として出力する表示部と、
前記音声信号を音声として出力するスピーカ部と、
ユーザ操作を受け付ける操作部と、
外部入力信号を受け付けるインタフェイス部と、
上記各部の動作を統括的に制御する制御部と、
上記各部に電力供給を行う電源部と、を有し、
前記表示部は、請求項１１に記載の液晶表示装置であること、
を特徴とするテレビ。
【請求項１３】
前記最終レベルシフタ回路を形成する前記第１〜第６トランジスタの少なくともいずれかは、前記第１正電位と前記第１負電位との電位差にも耐え得る耐圧素子であることを特徴とする請求項３に記載の負極性レベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフタ回路、並びに、これを用いた負荷駆動装置（例えば液晶駆動装置）、液晶表示装置、及びテレビに関するものである。
【背景技術】
【０００２】
図４は、レベルシフタ回路の一従来例を示す回路図である。図４に示したように、従来のレベルシフタ回路は、インバータＩＮＶａ、ＩＮＶｂと、Ｐチャネル型ＭＯＳ電界効果Ｐａ〜Ｐｄと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ〜Ｎｄと、を有して成る構成とされていた。なお、上記構成から成るレベルシフタ回路において、インバータＩＮＶａ、ＩＮＶｂは、それぞれ、正電位ＶＤＤＩ（例えば１．６Ｖ）の印加端と接地電位ＶＳＳ（０Ｖ）の印加端との間に接続されており、トランジスタＰａ、Ｐｂ、Ｎａ、Ｎｂは、それぞれ、正電位ＶＤＤＩの印加端と負電位ＭＶＤＤ（例えば−６．０Ｖ）の印加端との間に接続されており、トランジスタＰｃ、Ｐｄ、Ｎｃ、Ｎｄは、それぞれ、接地電位ＶＳＳの印加端と負電位ＭＶＤＤの印加端との間に接続されていた。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５２８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
確かに、上記従来のレベルシフタ回路であれば、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮを、接地電位ＶＳＳと負電位ＭＶＤＤとの間でパルス駆動される出力信号ＯＵＴに変換して出力することが可能である。
【０００６】
しかしながら、上記従来のレベルシフタ回路は、接地電位ＶＳＳと正電位ＶＤＤＩとの間でパルス駆動される入力信号ＩＮをＰチャネル型ＭＯＳ電界効果トランジスタＰａ、Ｐｂのゲートで受け取る構成とされていたので、トランジスタＰａ、Ｐｂを確実にオン／オフさせるためには、トランジスタＰａ、Ｐｂのソースに対して接地電位ＶＳＳではなく、正電位ＶＤＤＩを印加しておく必要があった。
【０００７】
このように、トランジスタＰａ、Ｐｂのソースに正電位ＶＤＤＩが印加されている上記従来のレベルシフタ回路では、トランジスタＰａ〜Ｐｃ及びトランジスタＮａ〜Ｎｃのゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に対して、最大で正電位ＶＤＤＩと負電位ＭＶＤＤとの電位差（例えば７．６Ｖ）が印加されるため、これらのトランジスタＰａ〜Ｐｃ及びトランジスタＮａ〜Ｎｃについては、上記の電位差にも耐え得る高耐圧素子（例えば２８Ｖ耐圧）を用いなければならなかった。
【０００８】
ただし、上記の高耐圧素子は、より耐圧の低い中耐圧素子（例えば６．５Ｖ耐圧）や低耐圧素子（例えば１．８Ｖ耐圧）に比べてゲート容量が大きく、その充放電に多くの電流が必要となるため、オン／オフ応答速度の低下や、これに伴う貫通電流の増大（延いては、レベルシフタ回路全体で消費される動作電流の増大）を招来する要因となっていた。
【０００９】
また、上記の高耐圧素子は、中耐圧素子や低耐圧素子に比べてレイアウト面積が大きいため、半導体装置の小型化を阻害する要因となっていた。特に、液晶ドライバＩＣのように、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない場合、ＰＡＤピッチの制約等から、レベルシフタ回路を幅方向（長辺方向）に大型化することはできないため、そのレイアウト面積を確保するためには、レベルシフタ回路を縦方向（短辺方向）に大型化せざるを得ず、液晶パネルの挟額縁化という要求に応えることが困難であった。
【００１０】
本発明は、上記の問題点に鑑み、高耐圧素子を必要とすることなく、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能なレベルシフタ回路、並びに、これを用いた負荷駆動装置、液晶表示装置、及びテレビを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係るレベルシフタ回路は、接地電位と第１正電位との間でパルス駆動される入力信号を受け取り、前記第１正電位と第１負電位との間でパルス駆動される第１出力信号を生成する第１レベルシフタ回路と、前記第１出力信号を受け取り、前記接地電位と前記第１負電位よりも低い第２負電位との間でパルス駆動される第２出力信号を生成する第２レベルシフタ回路と、を有して成るレベルシフタ回路であって、前記第２レベルシフタ回路は、前記第１出力信号の入力段と前記第２出力信号の出力段との間に、前記第１負電位の入力を受けるバイアス段を含むことを特徴とする構成（第１の構成）とされている。
【００１２】
なお、上記第１の構成から成るレベルシフタ回路は、前記第１出力信号及び前記第２出力信号を差動形式で入出力することを特徴とする構成（第２の構成）にするとよい。
【００１３】
また、上記第２の構成から成るレベルシフタ回路は、前記第２レベルシフタ回路は、ソースが接地電位の印加端に接続され、ゲートが前記第１出力信号の第１差動入力端に接続されたＰチャネル型の第１トランジスタと、ソースが接地電位の印加端に接続され、ゲートが前記第１出力信号の第２差動入力端に接続されたＰチャネル型の第２トランジスタと、ソースが前記第１トランジスタのドレインに接続され、ゲートが前記第１負電位の印加端に接続されたＰチャネル型の第３トランジスタと、ソースが前記第２トランジスタのドレインに接続され、ゲートが前記第１負電位の印加端に接続されたＰチャネル型の第４トランジスタと、ドレインが前記第３トランジスタのドレインに接続され、ソースが前記第２負電位の印加端に接続され、ゲートが前記第４トランジスタのドレインに接続されたＮチャネル型の第５トランジスタと、ドレインが前記第４トランジスタのドレインに接続され、ソースが前記第２負電位の印加端に接続され、ゲートが前記第３トランジスタのドレインに接続されたＮチャネル型の第６トランジスタと、前記第４トランジスタのドレインと前記第６トランジスタのドレインとの接続ノードに現れる電圧を前記第２出力信号として出力する複数のインバータと、を有することを特徴とする構成（第３の構成）にするとよい。
【００１４】
また、上記第３の構成から成るレベルシフタ回路は、前記第２レベルシフタ回路を形成する複数のトランジスタは、前記第１正電位と前記第２負電位との電位差にも耐え得る高耐圧素子より、耐圧の低い素子であることを特徴とする構成（第４の構成）にするとよい。
【００１５】
また、上記第４の構成から成るレベルシフタ回路は、前記第１レベルシフタ回路は、前記入力信号及び前記第１出力信号を差動形式で入出力することを特徴とする構成（第５の構成）にするとよい。
【００１６】
また、上記第５の構成から成るレベルシフタ回路は、前記第１レベルシフタ回路は、ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第１差動入力端に接続されたＰチャネル型の第７トランジスタと、ソースが前記第１正電位の印加端に接続され、ゲートが前記入力信号の第２差動入力端に接続されたＰチャネル型の第８トランジスタと、ソースが前記第１負電位の印加端に接続され、ドレインが前記第７トランジスタのドレインに接続され、ゲートが前記第８トランジスタのドレインに接続されたＮチャネル型の第９トランジスタと、ソースが前記第１負電位の印加端に接続され、ドレインが前記第８トランジスタのドレインに接続され、ゲートが前記第７トランジスタのドレインに接続されたＮチャネル型の第１０トランジスタと、を有し、前記第７トランジスタのドレインと前記第９トランジスタのドレインとの間に現れる電圧、及び前記第８トランジスタのドレインと前記第１０トランジスタのドレインとの接続ノードに現れる電圧を前記第１出力信号をとして出力することを特徴とする構成（第６の構成）にするとよい。
【００１７】
また、上記第６の構成から成るレベルシフタ回路は、接地電位と前記第１正電位よりも低い第２正電位との間でパルス駆動される前段入力信号を受け取り、前記入力信号を生成して前記第１レベルシフタ回路へ送出する前段レベルシフタ回路を有することを特徴とする構成（第７の構成）にするとよい。
【００１８】
また、上記第７の構成から成るレベルシフタ回路は、前記前段レベルシフタ回路は、前記前段入力信号及び前記入力信号を差動形式で入出力することを特徴とする構成（第８の構成）にするとよい。
【００１９】
また、上記第８の構成から成るレベルシフタ回路は、前記前段レベルシフタ回路は、ソースが接地電位の印加端に接続され、ゲートが前記前段入力信号の第１差動入力端に接続されたＮチャネル型の第１１トランジスタと、ソースが接地電位の印加端に接続され、ゲートが前記前段入力信号の第２差動入力端に接続されたＮチャネル型の第１２トランジスタと、ソースが前記第１正電位の印加端に接続され、ドレインが前記第１１トランジスタのドレインに接続され、ゲートが前記第１２トランジスタのドレインに接続された前記第１３トランジスタと、ソースが前記正電位の印加端に接続され、ドレインが前記第１２トランジスタのドレインに接続され、ゲートが前記第１１トランジスタのドレインに接続された第１４トランジスタと、を有し、前記第１１トランジスタのドレインと前記第１３トランジスタのドレインとの接続ノードに現れる電圧、及び前記第１２トランジスタのドレインと前記第１４トランジスタのドレインとの接続ノードに現れる電圧を前記入力信号として出力することを特徴とする構成（第９の構成）にするとよい。
【００２０】
また、本発明に係る負荷駆動装置は、ｍ系統（ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路と；前記ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路と；前記アナログ信号を負荷駆動信号として前記負荷に供給するアンプ回路と；をｎ組（ｎは１以上の整数）有して成る負荷駆動装置であって、前記複数のレベルシフタ回路のうち、接地電位と正電位との間でパルス駆動される入力信号を前記接地電位と負電位との間でパルス駆動される出力信号に変換するレベルシフタ回路は、第１の構成〜第９の構成のいずれかのレベルシフタ回路であることを特徴とした構成（第１０の構成）とされている。
【００２１】
また、上記第１０の構成からなる負荷駆動装置は、前記負荷は、液晶画素であること
ことを特徴とした構成（第１１の構成）とされている。
【００２２】
また、本発明に係る液晶表示装置は、第１１の構成の負荷駆動装置と、前記負荷駆動装置によって駆動される液晶画素と、を有して成ることを特徴とする構成（第１２の構成）にするとよい。
【００２３】
また、本発明に係るテレビは、受信信号から所望チャネルの放送信号を選局するチューナ部と、前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、前記映像信号を映像として出力する表示部と、前記音声信号を音声として出力するスピーカ部と、ユーザ操作を受け付ける操作部と、外部入力信号を受け付けるインタフェイス部と、上記各部の動作を統括的に制御する制御部と、上記各部に電力供給を行う電源部と、を有し、前記表示部は、第１２の構成の液晶表示装置であることを特徴とする構成（第１３の構成）にするとよい。
【発明の効果】
【００２４】
本発明によれば、高耐圧素子を必要とすることなく、消費電力の削減、応答速度の向上、並びに、レイアウト面積の縮小を実現することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るレベルシフタ回路を示すブロック図
【図２】本発明に係るレベルシフタ回路を示す回路図
【図３】本発明に係るレベルシフタ回路を用いた液晶表示装置の構成例を示す模式図
【図４】レベルシフタ回路の一従来例を示す回路図
【図５】レベルシフタ回路を搭載したテレビの一構成例を示すブロック図
【図６】レベルシフタ回路を搭載したテレビの正面図
【図７】レベルシフタ回路を搭載したテレビの側面図
【図８】レベルシフタ回路を搭載したテレビの背面図
【発明を実施するための形態】
【００２６】
＜液晶表示装置＞
図３は、本発明に係るレベルシフタ回路を用いた液晶表示装置の一構成例を示す模式図である。図３に示すように、本構成例の液晶表示装置は、ガラス基板１００と、ＭＰＵ［Micro-Processing Unit］２００と、フレキシブルケーブル３００と、有して成る。
【００２７】
ガラス基板１００には、液晶画素１１０が形成されているほか、その余白領域（額縁領域）に液晶駆動装置１２０（液晶ドライバＩＣ）がＣＯＧ［Chip On Glass］方式で直接実装されている。
【００２８】
液晶駆動装置１２０は、液晶画素１１０を駆動する手段として、ソースドライバ部、ゲートドライバ部、及び、コモンドライバ部等を有して成り、特に、液晶駆動装置１２０のソースドライバ部は、図３に示したように、レベルシフタ回路群１２１と、デジタル／アナログ変換回路群１２２と、ソースアンプ群１２３と、ロジック部１２４とを有して成る。
【００２９】
より具体的に述べると、液晶駆動装置１２０のソースドライバ部は、ｍ系統（ただし、ｍは２以上の整数）の入力信号を各々レベルシフトしてｍ系統の出力信号を生成するｍ個のレベルシフタ回路（図３の例では、「ＬＳ×ｍ」という符号を付した単一のブロック要素として描写）と、ｍ系統の出力信号をｍビットのデジタル信号として受け取り、これをアナログ信号に変換して出力するデジタル／アナログ変換回路（図３の例では、「ＤＡＣ」という符号を付したブロック要素として描写）と、アナログ信号をソース信号として液晶画素１１に供給するソースアンプ回路（図３の例では、「ＡＭＰ」という符号を付したブロック要素として描写）と、をｎ組（ただし、ｎは１以上の整数）有して成る。
【００３０】
ここで、液晶駆動信号として液晶画素１１０に供給されるソース信号は、液晶画素１１０の焼付きを防止するという観点から、所定のフレーム毎に正負の極性を反転させることが望ましい。そこで、本実施形態の液晶駆動装置１２０においては、ロジック部１２４からの入力信号（映像信号）に応じて正極性のソース信号を生成する第１駆動系統（正極性のレベルシフタ回路、デジタル／アナログ変換回路、及び、ソースアンプ回路）と、負極性のソース信号を生成する第２駆動系統（負極性のレベルシフタ回路、デジタル／アナログ変換回路、及び、ソースアンプ回路）を個別に用意しておき、両者を交互に切り替えながら、液晶画素１１０を駆動する構成が採用されている。なお、本発明に係るレベルシフタ回路は、上記した負極性のレベルシフタ回路として好適に用いられるものであるが、その構成については、後ほど詳細に説明する。
【００３１】
ＭＰＵ２００は、フレキシブルケーブル３００を介して、ガラス基板１００上の液晶駆動装置１２０に接続されており、液晶駆動装置１２０を介して液晶画素１１０の制御信号（ソース信号、ゲート信号、コモン信号など）を出力する。
【００３２】
フレキシブルケーブル３００は、柔軟性のある薄膜上にプリント配線が形成された信号伝達経路であり、その両端には液晶駆動装置１２０及びＭＰＵ２００との電気的な接続を確立するためのコネクタが設けられている。なお、図３の例では、ガラス基板１００上に液晶駆動装置１２０をＣＯＧ方式で実装した構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、フレキシブルケーブル３００上に液晶駆動装置１２０をＣＯＦ［Chip On Film］方式で実装しても構わない。
【００３３】
＜レベルシフタ回路＞
図１は、本発明の一実施形態に係るレベルシフタ回路の一構成例を示す回路図である。
【００３４】
本構成例のレベルシフタ回路は、前段レベルシフタ回路１０と、第１レベルシフタ回路２０と、第２レベルシフタ回路３０と、定電圧源４０と、外部端子ＩＮ１と、外部端子ＯＵＴ１と、を有する。またレベルシフタ回路は、正電位ＶＤＤＬの印加端と、接地電位ＧＮＤの印加端と、負電位ＶＤＤＭの印加端と、を有する。なお定電圧源４０については、レベルシフタ回路に含めず、レベルシフタ回路に外部接続される形態でもよい。
【００３５】
前段レベルシフタ回路１０は、外部端子ＩＮ１より、制御信号Ｓ１（前段入力信号）が入力される。制御信号Ｓ１は、不図示の論理回路によって生成される、正電位ＶＤＤＩ（第２正電位）と接地電位ＧＮＤとの間でパルス駆動されるデジタル信号である。
【００３６】
前段レベルシフタ回路１０は、接地電位ＧＮＤと、正電位ＶＤＤＬ（第１正電位）とが印加される。前段レベルシフタ回路１０は、接地電位ＧＮＤ及び正電位ＶＤＤＬを用いて、制御信号Ｓ１から制御信号Ｓ２（入力信号）を生成し、第１レベルシフタ回路２０へ出力する。制御信号Ｓ２は、正電位ＶＤＤＬと接地電位ＧＮＤとの間でパルス駆動されるデジタル信号である。
【００３７】
第１レベルシフタ回路２０は、上記の正電位ＶＤＤＬが印加される。また、定電圧源４０より、負電位ＶＢＩＡＳ（第１負電位）が印加される。第１レベルシフタ回路２０は、正電位ＶＤＤＬ及び負電位ＶＢＩＡＳを用いて、制御信号Ｓ２から制御信号Ｓ３（第１出力信号）を生成し、第２レベルシフタ回路３０へ出力する。制御信号Ｓ３は、正電位ＶＤＤＬと負電位ＶＢＩＡＳとの間でパルス駆動されるデジタル信号である。
【００３８】
第２レベルシフタ回路３０は、接地電位ＧＮＤと、負電位ＶＢＩＡＳと、負電位ＶＤＤＭ（第２負電位）とが印加される。第２レベルシフタ回路２０は、接地電位ＧＮＤ及び負電位ＶＤＤＭを用いて、制御信号Ｓ３から制御信号Ｓ４（第２出力信号）を生成し、外部端子ＯＵＴ１へ出力する。制御信号Ｓ４は、接地電位ＧＮＤと負電位ＶＤＤＭとの間でパルス駆動されるデジタル信号である。また第２レベルシフタ回路３０は、負電位ＶＢＩＡＳを用いて、制御信号Ｓ３の入力段と制御信号Ｓ４の出力段との導通を制御する動作（詳細は後述）を行う。
【００３９】
定電圧源４０は、不図示のオペアンプやトランジスタ等を用いて、負の定電位である負電位ＶＢＩＡＳを生成し、第１レベルシフタ回路２０及び第２レベルシフタ回路３０へ送出する。
【００４０】
なお本実施形態では、各電位の一例として、正電位ＶＤＤが１．２Ｖ、正電位ＶＤＤＬが１．８Ｖ、接地電位が０Ｖ、負電位ＶＢＩＡＳが−４．２Ｖ、負電位ＶＤＤＭが−６Ｖであるものとして、説明を行う。
【００４１】
次に、上記構成から成るレベルシフタ回路の詳細な回路構成について、説明を行う。図２は、本発明の一実施形態に係るレベルシフタ回路の回路構成を示す回路図である。
【００４２】
前段レベルシフタ回路１０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１、Ｐ２（以下、「トランジスタＰ１、Ｐ２」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１、Ｎ２（以下、「トランジスタＮ１、Ｎ２」という）と、を有する。なお、上記のトランジスタは、全て低耐圧素子である。
【００４３】
第１レベルシフタ回路２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３、Ｐ４（以下、「トランジスタＰ３、Ｐ４」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３、Ｎ４（以下、「トランジスタＮ３、Ｎ４」という）と、を有する。なお、上記のトランジスタは、全て中耐圧素子である。
【００４４】
第２レベルシフタ回路３０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ５、Ｐ６、Ｐ７、Ｐ８（以下、「トランジスタＰ５、Ｐ６、Ｐ７、Ｐ８」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５、Ｎ６（以下、「トランジスタＮ５、Ｎ６」という）と、を有する。トランジスタＰ５、Ｐ６は、制御信号Ｓ３の差動入力段として動作する。トランジスタＰ７、Ｐ８はバイアス段として動作する。トランジスタＮ５、Ｎ６は、制御信号Ｓ４の差動出力段として動作する。なお、上記のトランジスタは、全て中耐圧素子である。
【００４５】
また第２レベルシフタ回路３０は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ９、Ｐ１０（以下、「トランジスタＰ９、Ｐ１０」という）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ７、Ｎ８（以下、「トランジスタＮ７、Ｎ８」という）と、を有する。なお、上記のトランジスタは、全て低耐圧素子である。
【００４６】
外部端子ＩＮ及び外部端子ＩＮＢは、図１の外部端子ＩＮ１を詳細に記載したものである。外部端子ＩＮ及び外部端子ＩＮＢは、制御信号Ｓ１を差動入力するための入力端である。なお外部端子ＩＮＢは、外部端子ＩＮの反転入力端となっている。
【００４７】
外部端子ＯＵＴ及び外部端子ＯＵＴＢは、図１の外部端子ＯＵＴ１を詳細に記載したものである。外部端子ＯＵＴ及び外部端子ＯＵＴＢは、制御信号Ｓ４を差動出力するための出力端である。なお外部端子ＯＵＴＢは、外部端子ＯＵＴの反転出力端となっている。
【００４８】
以上に説明した各構成要素の、接続形態を説明する。まず前段レベルシフタ回路１０について説明すると、トランジスタＮ１（第１１トランジスタ）のゲートは、外部端子ＩＮに接続されている。トランジスタＮ１のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＮ２（第１２トランジスタ）のゲートは、外部端子ＩＮＢに接続されている。トランジスタＮ２のソースは、接地電位ＧＮＤの印加端に接続されている。
【００４９】
トランジスタＰ１（第１３トランジスタ）のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＰ１のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続ノードに接続されている。
【００５０】
トランジスタＰ２（第１４トランジスタ）のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＰ２のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの接続ノードに接続されている。
【００５１】
次に第１レベルシフタ回路２０について説明すると、トランジスタＰ３（第７トランジスタ）のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ３のゲートは、トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続ノードに接続されている。
【００５２】
トランジスタＰ４（第８トランジスタ）のソースは、正電位ＶＤＤＬの印加端に接続されている。トランジスタＰ４のゲートは、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの接続ノードに接続されている。
【００５３】
トランジスタＮ３（第９トランジスタ）のソースは、負電位ＶＢＩＡＳの印加端に接続されている。トランジスタＮ３のドレインは、トランジスタＰ３のドレインに接続されている。トランジスタＰ３のゲートは、トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードに接続されている。
【００５４】
トランジスタＮ４（第１０トランジスタ）のソースは、負電位ＶＢＩＡＳの印加端に接続されている。トランジスタＮ４のドレインは、トランジスタＰ４のドレインに接続されている。トランジスタＰ４のゲートは、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードに接続されている。
【００５５】
次に第２レベルシフタ回路３０について説明すると、トランジスタＰ５（第１トランジスタ）のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ５のゲートは、トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードに接続されている。
【００５６】
トランジスタＰ６（第２トランジスタ）のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ６のゲートは、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードに接続されている。
【００５７】
トランジスタＰ７（第３トランジスタ）のソースはトランジスタＰ５のドレインに接続されている。トランジスタＰ７のゲートは、負電位ＶＢＩＡＳの印加端に接続されている。トランジスタＰ８（第４トランジスタ）のソースはトランジスタＰ６のドレインに接続されている。トランジスタＰ８のゲートは、負電位ＶＢＩＡＳの印加端に接続されている。
【００５８】
トランジスタＮ５（第５トランジスタ）のソースは、負電位ＶＤＤＭの印加端に接続されている。トランジスタＮ５のドレインは、トランジスタＰ７のドレインに接続されている。トランジスタＮ５のゲートは、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに接続されている。
【００５９】
トランジスタＮ６（第６トランジスタ）のソースは、負電位ＶＤＤＭの印加端に接続されている。トランジスタＮ６のドレインは、トランジスタＰ８のドレインに接続されている。トランジスタＮ６のゲートは、トランジスタＰ７のドレインとトランジスタＮ５のドレインとの接続ノードに接続されている。
【００６０】
トランジスタＰ９のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ９のゲートは、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに接続されている。
【００６１】
トランジスタＮ７のドレインは、トランジスタＰ９のドレインに接続されている。トランジスタＮ７のゲートは、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに接続されている。トランジスタＮ７のソースは、負電位ＶＤＤＭの印加端に接続されている。
【００６２】
トランジスタＰ１０のソースは、接地電位ＧＮＤの印加端に接続されている。トランジスタＰ１０のゲートは、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに接続されている。
【００６３】
トランジスタＮ８のドレインは、トランジスタＰ１０のドレインに接続されている。トランジスタＮ８のゲートは、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに接続されている。トランジスタＮ８のソースは、負電位ＶＤＤＭの印加端に接続されている。
【００６４】
外部端子ＯＵＴは、トランジスタＰ１０のドレインとトランジスタＮ８のドレインとの接続ノードに接続されている。外部端子ＯＵＴＢは、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに接続されている。
【００６５】
次に、上記構成から成るレベルシフタ回路の動作について、詳細な説明を行う。なお、以下の説明では、トランジスタＰ１のドレインとトランジスタＮ１のドレインとの接続ノードに現れる電圧をＶ１、トランジスタＰ２のドレインとトランジスタＮ２のドレインとの接続ノードに現れる電圧をＶ２、トランジスタＰ３のドレインとトランジスタＮ３のドレインとの接続ノードに現れる電圧をＶ３、トランジスタＰ４のドレインとトランジスタＮ４のドレインとの接続ノードに現れる電圧をＶ４、トランジスタＰ７のドレインとトランジスタＮ５のドレインとの接続ノードに現れる電圧をＶ５、トランジスタＰ８のドレインとトランジスタＮ６のドレインとの接続ノードに現れる電圧をＶ６、トランジスタＰ９のドレインとトランジスタＮ７のドレインとの接続ノードに現れる電圧をＶ７、トランジスタＰ１０のドレインとトランジスタＮ８のドレインとの接続ノードに現れる電圧をＶ８というように、各部のノード電圧に符号を付すことにする。
【００６６】
まず、前段レベルシフタ回路１０の動作について説明する。本実施形態では一例として、制御信号Ｓ１の論理レベルがＨｉｇｈである場合の動作について説明する。制御信号Ｓ１の論理レベルがＨｉｇｈである場合、外部端子ＩＮには正電位ＶＤＤ（１．２Ｖ）が印加され、外部端子ＩＮＢには接地電位ＧＮＤ（０Ｖ）が印加される。
【００６７】
この状態では、トランジスタＮ１のソースとゲートとの間に、トランジスタＮ１のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ１がオンする。
【００６８】
この結果、電圧Ｖ１が接地電位ＧＮＤに等しくなり、トランジスタＰ２のゲートに接地電位ＧＮＤが印加される。トランジスタＰ２のソースには正電位ＶＤＤＬ（１．８Ｖ）が印加されているため、トランジスタＰ２のソースとゲートとの間に、トランジスタＰ２のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ２がオンする。
【００６９】
この結果、電圧Ｖ２が正電位ＶＤＤＬに等しくなり、トランジスタＰ１のゲートに正電位ＶＤＤＬが印加される。トランジスタＰ１のソースには正電位ＶＤＤＬが印加されているため、トランジスタＰ１のソースとゲートとの間に電位差が生じず、トランジスタＰ１がオフする。
【００７０】
一方、トランジスタＮ２のソースとゲートとは共に接地電位ＧＮＤが印加されるため、電位差が生じず、トランジスタＮ２がオフする。
【００７１】
以上で説明したように、制御信号Ｓ１がＨｉｇｈである場合、電圧Ｖ１が接地電位ＧＮＤとなり、電圧Ｖ２が正電位ＶＤＤＬとなる。なお、制御信号Ｓ１がＬｏｗである場合は、この逆となる。これにより、電圧Ｖ１及び電圧Ｖ２を、制御信号Ｓ２として第１レベルシフタ回路２０へ差動出力する。つまり制御信号Ｓ２は、正電位ＶＤＤＬと接地電位ＧＮＤとの間でパルス駆動されるデジタル信号である。
【００７２】
次に、第１レベルシフタ回路２０の動作について説明する。上記の例では、電圧Ｖ２が正電位ＶＤＤＬとなるため、トランジスタＰ３のソースとゲートとの間に電位差が生じず、トランジスタＰ３はオフする。一方、電圧Ｖ１が接地電位ＧＮＤとなるため、トランジスタＰ４のソースとゲートとの間に、トランジスタＰ４のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ４がオンする。
【００７３】
この結果、電圧Ｖ４が正電位ＶＤＤＬとなり、トランジスタＮ３のゲートに正電位ＶＤＤＬが印加される。トランジスタＮ３のソースには負電位ＶＢＩＡＳ（−４．２Ｖ）が印加されているため、トランジスタＮ３のソースとゲートとの間に、トランジスタＮ３のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ３がオンする。
【００７４】
トランジスタＰ３がオフであるため、電圧Ｖ３は負電位ＶＢＩＡＳとなり、トランジスタＮ４のゲートに負電位ＶＢＩＡＳが印加される。トランジスタＮ４のソースには負電位ＶＢＩＡＳが印加されているため、電位差が生じず、トランジスタＮ４はオフする。
【００７５】
以上で説明したように、制御信号Ｓ１がＨｉｇｈである場合、電圧Ｖ３は負電位ＶＢＩＡＳとなり、電圧Ｖ４は正電位ＶＤＤＬとなる。なお、制御信号Ｓ１がＬｏｗである場合は、この逆となる。これにより、電圧Ｖ３及び電圧Ｖ４を、制御信号Ｓ３として第２レベルシフタ回路３０へ差動出力する。つまり制御信号Ｓ３は、正電位ＶＤＤＬと負電位ＶＢＩＡＳとの間でパルス駆動されるデジタル信号である。
【００７６】
次に、第２レベルシフタ回路３０の動作について説明する。上記の例では、電圧Ｖ４が正電位ＶＤＤＬとなるため、トランジスタＰ５のソースとゲートとの間に、トランジスタＰ５のオンスレッショルド電圧（例えば２Ｖ）を上回る電位差が生じず、トランジスタＰ５はオフする。一方、電圧Ｖ３が負電位ＶＢＩＡＳであるため、トランジスタＰ６のソースとゲートとの間に、トランジスタＰ６のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ６がオンする。
【００７７】
この結果、トランジスタＰ８のソースに接地電位ＧＮＤが印加される。トランジスタＰ８のゲートには負電位ＶＢＩＡＳが印加されているため、トランジスタＰ８のソースとゲートとの間に、トランジスタＰ８のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ８がオンする。
【００７８】
なおこの際、トランジスタＰ５がオフであるため、トランジスタＰ５のドレインとトランジスタＰ７のソースとの間に現れる電圧は不定となる。しかしながらトランジスタＰ７のゲートには負電位ＶＢＩＡＳが印加されているため、トランジスタＰ７の静特性により、上記の電圧は負電位ＶＢＩＡＳより低くなることはない。このため、トランジスタＰ５のドレインに、負電位ＶＢＩＡＳを下回る電圧が印加されない。
【００７９】
従ってトランジスタＰ５のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に対して、最大で正電位ＶＤＤＬ（１．８Ｖ）と負電位ＶＢＩＡＳ（−４．２Ｖ）との電位差（６Ｖ）までしか印加されない。このため、トランジスタＰ５に中耐圧素子（例えば６．５Ｖ耐圧）を用いることができる。
【００８０】
なお、制御信号Ｓ１がＬｏｗである場合、トランジスタＰ６のドレインとトランジスタＰ８のソースとの間に現れる電圧が不定となるが、トランジスタＰ８のゲートに負電位ＶＢＩＡＳが印加されているため、上記と同様に、トランジスタＰ６のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に、６Ｖを超える電位差が印加されることはない。
【００８１】
第２レベルシフタ回路３０の動作の説明に戻ると、トランジスタＰ６がオンである場合、電圧Ｖ６は接地電位ＧＮＤとなり、トランジスタＮ５のゲートに接地電位ＧＮＤが印加される。トランジスタＮ５のソースには負電位ＶＤＤＭ（−６Ｖ）が印加されているため、トランジスタＮ５のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ５がオンする。
【００８２】
トランジスタＮ５がオンになると、電圧Ｖ５は負電位ＶＤＤＭとなり、トランジスタＮ６のゲートに負電位ＶＤＤＭが印加される。トランジスタＮ６のソースには負電位ＶＤＤＭが印加されているため、電位差が生じず、トランジスタＮ６はオフする。なお制御信号Ｓ１がＬｏｗである場合、トランジスタＮ５とトランジスタＮ６とのオン／オフが反転するため、電圧Ｖ６は負電位ＶＤＤＭとなる。以下では、制御信号Ｓ１がＨｉｇｈであり、電圧Ｖ６が接地電位ＧＮＤである場合を例として説明する。
【００８３】
電圧Ｖ６は、トランジスタＰ９及びトランジスタＮ７のゲートに印加される。トランジスタＰ９のソースには接地電位ＧＮＤが印加されているため、トランジスタＰ９のゲートとソースとの間に電位差が生じず、トランジスタＰ９はオフする。
【００８４】
一方、トランジスタＮ７のソースには負電位ＶＤＤＭが印加されているため、トランジスタＮ７のソースとゲートとの間に、トランジスタＮ７のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＮ７がオンする。
【００８５】
トランジスタＰ９がオフ、トランジスタＮ７がオンであるため、電圧Ｖ７は負電位ＶＤＤＭとなり、トランジスタＰ１０及びトランジスタＮ８のゲートと、外部端子ＯＵＴＢに負電位ＶＤＤＭが印加される。トランジスタＰ１０のソースには接地電位ＧＮＤが印加されているため、トランジスタＰ１０のソースとゲートとの間に、トランジスタＰ１０のオンスレッショルド電圧を上回る電位差が生じ、トランジスタＰ１０がオンする。
【００８６】
一方、トランジスタＮ８のソースには負電位ＶＤＤＭが印加されているため、トランジスタＮ８のソースとゲートとの間に電位差が生じず、トランジスタＮ８はオフする。この結果、電圧Ｖ８は接地電位ＧＮＤとなり、外部端子ＯＵＴに接地電位ＧＮＤが印加される。なお、上記の例とは逆に、制御信号Ｓ１がＬｏｗであり、電圧Ｖ６が負電位ＶＤＤＭである場合は、電圧Ｖ７が接地電位ＧＮＤとなり、電圧Ｖ８が負電位ＶＤＤＭとなる。このようにトランジスタＰ９，トランジスタＰ１０、トランジスタＮ７、及びトランジスタＮ８は、インバータとして動作する。
【００８７】
以上の動作により、電圧Ｖ８が外部端子ＯＵＴ、電圧Ｖ７が外部端子ＯＵＴＢとして、制御信号Ｓ４を差動出力する。つまり制御信号Ｓ４は、接地電位ＧＮＤと負電位ＶＤＤＭとの間でパルス駆動されるデジタル信号である。
【００８８】
以上に説明した本実施形態のレベルシフタ回路によれば、トランジスタＰ５及びトランジスタＰ６（以下、「入力段」という）や、トランジスタＮ５及びトランジスタＮ６（以下、「出力段」という）のゲート・ソース間、ゲート・ドレイン間、若しくは、ソース・ドレイン間に発生する電位差を、負電位ＶＢＩＡＳに接続されたトランジスタＰ７及びトランジスタＰ８（以下、「バイアス段」という）を用いて、所定範囲内（上記では６Ｖ）に抑えることができる。
【００８９】
仮にバイアス段が設けられていない場合、上記の各トランジスタに印加される電位差は、最大で正電位ＶＤＤＬ（１．８Ｖ）と負電位ＶＤＤＭ（−６Ｖ）との電位差（７．８Ｖ）となり、６．５Ｖ耐圧の中耐圧素子では破損してしまう。このため従来は、例えば２８Ｖ耐圧の高耐圧素子を入力段や出力段に用いていた。しかしながら本実施形態によれば、上記のバイアス段を設けたことにより、中耐圧素子のみでレベルシフタ回路を構成することが可能である。
【００９０】
また本実施形態のレベルシフタ回路によれば、制御信号Ｓ１の論理レベル変化時において、第２レベルシフタ回路３０に発生する貫通電流を削減することができる。より具体的には、各トランジスタは、論理レベルが変化したことにより状態が遷移すると、遷移途中において中間電位が印加され、一時的に電流が流れる。この電流が定電圧源４０に流れ込み、定電圧源４０の電流引き込みの限界を超えると、負電位ＶＢＩＡＳが上昇する。この結果、バイアス段がオフし、第２レベルシフタ回路３０の入力段から出力段への電流が遮断される。なお、状態遷移が完了すると、定電圧源４０に流れ込む電流が減少し、再び負電位ＶＢＩＡＳを所定電圧（−４．２Ｖ）に維持できるようになる。以上の動作により、論理レベル変化時における貫通電流を削減し、ひいては消費電力の削減を図ることができる。
【００９１】
＜テレビへの適用＞
図５は、本発明のレベルシフタ回路を搭載したテレビの一構成例を示すブロック図である。また、図６〜図８は、それぞれ、レベルシフタ回路を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。
【００９２】
チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャネルの放送信号を選局する。
【００９３】
デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【００９４】
表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、液晶表示パネルやプラズマ表示パネルなどを用いることができる。表示部Ｘ３としては、先述のレベルシフタ回路を好適に用いることができる。
【００９５】
スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。
【００９６】
操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
【００９７】
インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【００９８】
制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ（central processing unit）などを用いることができる。
【００９９】
電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。
【０１００】
＜その他の変形例＞
また、本考案の構成は、上記実施形態のほか、考案の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本考案の技術的範囲は、上記実施形態の説明ではなく、実用新案登録請求の範囲によって示されるものであり、実用新案登録請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０１０１】
例えば上記実施形態では、負電位ＶＢＩＡＳとして−４．２Ｖを例示しているが、この値は設計要求に応じて適宜変更が可能である。ただし、負電位ＶＢＩＡＳを大きくしすぎる（例えば−１Ｖ）と、バイアス段に含まれるトランジスタのオン／オフに必要な電位差を得られなくなる可能性があるため、これを考慮した値を設定することが望ましい。
【産業上の利用可能性】
【０１０２】
本発明は、レベルシフタ回路を形成する高耐圧素子を削減する上で有用な技術であり、例えば、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない液晶駆動装置などに好適な技術である。
【符号の説明】
【０１０３】
１０      前段レベルシフタ回路
２０      第１レベルシフタ回路
３０      第２レベルシフタ回路
４０      定電圧回路
１００    ガラス基板
１１０    液晶画素
１２０    液晶駆動装置
１２１    レベルシフタ回路群
１２２    デジタル／アナログ変換回路群
１２３    ソースアンプ回路群
１２４    ロジック部
２００    ＭＰＵ
Ｘ        テレビ
Ｘ０      アンテナ
Ｘ１      チューナ部
Ｘ２      デコーダ部
Ｘ３      表示部
Ｘ４      スピーカ部
Ｘ５      操作部
Ｘ６      インタフェイス部
Ｘ７      制御部
Ｘ８      電源部
Ｓ１〜Ｓ４    制御信号
Ｎ１、Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｎ３〜Ｎ６    Ｎチャネル型ＭＯＳ電界効果トランジスタ（中耐圧素子）
Ｎ７、Ｎ８    Ｎチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｐ１、Ｐ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｐ３〜Ｐ８    Ｐチャネル型ＭＯＳ電界効果トランジスタ（中耐圧素子）
Ｐ９、Ｐ１０  Ｎチャネル型ＭＯＳ電界効果トランジスタ（低耐圧素子）
Ｖ１〜Ｖ８    電圧
ＶＤＤ        正電位（第２正電位）
ＶＤＤＬ      正電位（第１正電位）
ＶＢＩＡＳ    負電位（第１負電位）
ＶＤＤＭ      負電位（第２負電位）
ＩＮ          外部端子
ＩＮＢ        外部端子
ＯＵＴ        外部端子
ＯＵＴＢ      外部端子
【図１】
0005905281.tif 000002
【図２】
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【図３】
0005905281.tif 000004
【図４】
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【図５】
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【図６】
0005905281.tif 000007
【図７】
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【図８】
0005905281.tif 000009