(57)【特許請求の範囲】
【請求項１】
上側のターゲット閾値を第１の供給電圧と比較するための第１の回路と、
下側のターゲット閾値を前記第１の供給電圧と比較するための第２の回路と、
第１の制御入力の第１の制御信号がアクティブレベルにある間に前記第１の供給電圧が前記上側のターゲット閾値を超える場合に、前記第１の回路の出力に応答して第１の出力に第１の出力信号のアクティブレベルを生成するための第１の論理回路であって、当該第１の論理回路が、前記第１の制御信号のイナクティブレベルに応答して前記第１の出力信号のイナクティブレベルを生成するようにも動作し、前記第１の論理回路が、第２の制御入力の第２の制御信号がイナクティブレベルにあるときに、前記第１の出力信号を表す論理レベルをラッチするようにも動作する、前記第１の論理回路と、
前記第２の制御信号のイナクティブレベルの間に前記第１の供給電圧が前記下側のターゲット閾値よりも低い場合に、前記第２の回路の出力に応答して第２の出力に第２の出力信号のイナクティブレベルを生成するための第２の論理回路であって、当該第２の論理回路が、前記第２の制御信号のアクティブレベルに応答して前記第２の出力信号のアクティブレベルを生成するようにも動作する、前記第２の論理回路と、
を含む、供給電圧シーケンシング回路。
【請求項２】
請求項１に記載の回路であって、
前記第１の回路が、上側のターゲット閾値を第１の供給電圧と比較するための第１のコンパレータ回路を含み、前記第２の回路が、下側のターゲット閾値を前記第１の供給電圧と比較するための第２のコンパレータ回路を含む、回路。
【請求項３】
請求項２に記載の回路であって、
前記第１の論理回路が、前記第１のコンパレータ回路の出力に結合される第１の入力を有する第１のＯＲ回路と、前記第２の制御信号に結合される第１の入力と前記第１のＯＲ回路の第２の入力に結合される出力とを有する第１のＡＮＤ回路と、前記第１のＯＲ回路の出力に結合される第１の入力と前記第１の制御信号に結合される第２の入力とを有する第２のＡＮＤ回路と、前記第１のＡＮＤ回路の第２の入力に結合される前記第１の出力信号を表す出力とを含み、
前記第２の論理回路が、前記第２のコンパレータ回路の出力に結合される第１の入力と、前記第２の制御信号に結合される第２の入力と、前記第２の出力信号を表す出力とを有する第２のＯＲ回路を含む、回路。
【請求項４】
請求項３に記載の回路であって、
前記第２のＡＮＤ回路の出力に結合されるゲートと、第１の基準電圧に結合されるソースと、前記第１の出力信号に結合されるドレインとを有する第１のトランジスタと、
前記第２のＯＲ回路の出力に結合されるゲートと、前記第１の基準電圧に結合されるソースと、前記第２の出力信号に結合されるドレインとを有する第２のトランジスタと、
を更に含む、回路。
【請求項５】
請求項４に記載の回路であって、
前記第１のトランジスタのゲートが立ち上がりエッジのみの遅延回路によって前記第２のＡＮＤ回路の前記出力に結合され、前記第２のトランジスタのゲートが立ち下がりエッジのみの遅延回路によって前記第２のＯＲ回路の出力に結合される、回路。
【請求項６】
請求項４に記載の回路であって、
前記第１の基準電圧に結合されるソースと、前記第１のＡＮＤ回路の第１の入力に結合されるゲートと、前記第１の供給電圧に結合されるドレインとを有するプルダウントランジスタを更に含む、回路。
【請求項７】
請求項４に記載の回路であって、
前記第１のコンパレータ回路の第１の入力が前記第１の供給電圧のスケールダウンされた表示に結合され、前記第１のコンパレータ回路の第２の入力が前記第１の供給電圧のターゲット値の上側のパーセンテージを表す第２の基準電圧に結合され、前記第２のコンパレータ回路の第１の入力が前記第１の供給電圧に結合され、前記第２のコンパレータ回路の第２の入力が前記第１の供給電圧の前記ターゲット値の下側のパーセンテージを表す第３の基準電圧に結合される、回路。
【請求項８】
請求項２に記載の回路であって、
前記第２の出力信号に結合される第１の入力と、外部イネーブル信号を受け取るように結合される第２の入力と、電圧レギュレータイネーブル信号を導くための出力とを有するイネーブル遅延回路を更に含む、回路。
【請求項９】
請求項２に記載の回路であって、
前記第１の論理回路が、前記第１のコンパレータ回路の出力と前記第１の出力信号との間の第１の回路経路内に結合される第１の遅延回路を含み、当該第１の遅延回路が、立ち上がりエッジのみの遅延回路と立ち下がりエッジのみの遅延回路とを含むグループから選択され、前記第２の論理回路が、前記第２のコンパレータ回路の出力と前記第２の出力信号との間の第２の回路経路内に結合される第２の遅延回路を含み、当該第２の遅延回路が、立ち上がりエッジのみの遅延回路と立ち下がりエッジのみの遅延回路とを含むグループから選択される、回路。
【請求項１０】
請求項２に記載の回路であって、
前記第１のコンパレータ回路と前記第２のコンパレータ回路と前記第１の論理回路と前記第２の論理回路とが、前記第１の供給電圧を監視するための第１のシーケンサ内に含まれ、
前記供給電圧シーケンシング回路が、
前記第１のシーケンサと同様に、各々、第１のコンパレータ回路と第２のコンパレータ回路と第１の論理回路と前記第２の論理回路とを含む、第２及び第３のシーケンサと、
第１、第２及び第３の電圧レギュレータであって、それぞれが、イネーブル入力と、前記第１のシーケンサのために前記第１の供給電圧を生成する当該第１の電圧レギュレータの出力、前記第２のシーケンサによって監視される第２の供給電圧を生成する当該第２の電圧レギュレータの出力及び前記第３のシーケンサによって監視される第３の供給電圧を生成する当該第３の電圧レギュレータの出力とを有する、前記第１、第２及び第３の電圧レギュレータと、
を更に含み、
前記第１のシーケンサの第１の出力信号が前記第２の電圧レギュレータの前記イネーブル入力に結合され、前記第２のシーケンサの第１の出力信号が前記第３の電圧レギュレータの前記イネーブル入力に結合される、回路。
【請求項１１】
請求項１０に記載の回路であって、
前記第１のシーケンサが、前記第１、第２及び第３の供給電圧のパワーアップシーケンスにおける第１のシーケンサであり、かつ前記第１、第２及び第３の供給電圧のパワーダウンシーケンスにおける第１のシーケンサでもあり、
前記パワーダウンシーケンスにおける第１のシーケンサの前記第２の出力信号が、シーケンサの第１の制御入力に結合され、当該シーケンサの第１の出力が、前記パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつ前記パワーダウンシーケンスにおける前記第２のシーケンサの第２の制御入力に結合され、
前記パワーダウンシーケンスにおける前記第２のシーケンサの前記第２の出力信号が、シーケンサの第１の制御入力に結合され、当該シーケンサの第１の出力が、前記パワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、
前記パワーダウンシーケンスにおける前記第２のシーケンサの前記第２の出力信号が、前記パワーダウンシーケンスにおける前記第３のシーケンサの第２の制御入力にも結合され、かつ外部イネーブル信号が、前記第１の電圧レギュレータのイネーブル入力と前記第１のシーケンサの第２の制御入力とに結合される、回路。
【請求項１２】
請求項１０に記載の回路であって、
前記第１のシーケンサが、前記第１、第２及び第３の供給電圧のパワーアップシーケンスにおける第１のシーケンサではあるが、前記第１、第２及び第３の供給電圧のパワーダウンシーケンスにおける第１のシーケンサではなく、
前記供給電圧シーケンシング回路が、第１の入力と第２の入力と前記第１の電圧レギュレータの前記イネーブル入力に結合される出力とを有するイネーブル遅延回路を含み、
前記パワーダウンシーケンスの第１のシーケンサの第２の出力信号が、シーケンサの前記第１の制御入力に結合され、当該シーケンサの出力が前記パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつ前記パワーダウンシーケンスにおける第２のシーケンサの第２の入力にも結合され、
前記パワーダウンシーケンスにおける前記第２のシーケンサの前記第２の出力信号が、シーケンサの前記第１の制御入力に結合され、当該シーケンサの第１の出力が、前記パワーダウンシーケンスの前記第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、
前記パワーダウンシーケンスにおける前記第２のシーケンサの前記第２の出力信号がパワーダウンシーケンスにおける第３のシーケンサの前記第２の制御入力にも結合され、
外部イネーブル信号が、前記イネーブル遅延回路の第２の入力に結合され、かつ前記シーケンサの第１の制御入力にも結合され、当該シーケンサの第１の出力が、前記パワーダウンシーケンスにおける前記第１のシーケンスにより監視される供給電圧を生成する電圧レギュレータのイネーブル入力に結合され、
前記外部イネーブル信号はまた、前記パワーダウンシーケンスにおける前記第１のシーケンサの第２の制御入力にも結合される、回路。
【請求項１３】
請求項１０に記載の回路であって、
前記第１のシーケンサが、前記第１、第２及び第３の供給電圧のパワーアップシーケンスにおける第１のシーケンサであって、かつ、前記第１、第２及び第３の供給電圧のパワーダウンシーケンスにおける第１のシーケンサでもあり、
前記第１のシーケンサの第２の出力信号が、前記第１のシーケンサの第１の出力信号と前記第２のシーケンサの第２の制御信号とに結合され、前記第２のシーケンサの第２の出力信号が、前記第２のシーケンサの第１の出力信号と前記第３のシーケンサの第２の制御信号とに結合され、前記第３のシーケンサの第２の出力信号が前記第３のシーケンサの第１の出力信号に結合される、回路。
【請求項１４】
請求項１０に記載の回路であって、
前記第１、第２及び第３の電圧レギュレータがＬＤＯ（ロードロップアウト）電圧レギュレータである、回路。
【請求項１５】
請求項１２に記載の回路であって、
前記イネーブル遅延回路が、第２のＮＡＮＤゲートの第１の入力に結合される出力を有する第１のＮＡＮＤゲートと、前記第１のＮＡＮＤゲートの第１の入力に結合される出力を有する前記第２のＮＡＮＤゲートとを有し、第２のＮＡＮＤゲートの出力が前記第１の電圧レギュレータの前記イネーブル入力に結合され、前記第１のＮＡＮＤゲートの第２の入力がＯＲゲートの出力に結合され、前記第２のＮＡＮＤゲートの第２の入力がインバータの出力に結合され、前記ＯＲゲートの第１の入力が前記イネーブル遅延回路の前記第１の入力に結合され、前記ＯＲゲートの第２の入力と前記インバータの入力が前記イネーブル遅延回路の前記第２の入力に結合される、回路。
【請求項１６】
第１のシーケンサによって第１の供給電圧のパワーアップとパワーダウンとを制御するための信号を生成する方法であって、
（ａ）第１の供給電圧の上側のターゲット閾値を監視することと、
（ｂ）前記第１のシーケンサの第１の制御入力の第１の制御信号がアクティブレベルにある間に前記第１の供給電圧が上側のターゲット閾値を超える場合に、前記上側のターゲット閾値の監視に応答して前記第１のシーケンサの第１の出力に第１の出力信号のアクティブレベルを生成することと、
（ｃ）前記第１の供給電圧の下側のターゲット閾値を監視することと、
（ｄ）前記第１のシーケンサの第２の制御入力の第２の制御信号のイナクティブレベルの間に前記第１の供給電圧が前記下側のターゲット閾値よりも低い場合に、前記下側のターゲット閾値の監視に応答して前記第１のシーケンサの第２の出力に第２の出力信号のイナクティブレベルを生成することと、
（ｅ）前記第１の制御信号のイナクティブレベルに応答して前記第１の出力信号のイナクティブレベルを生成することと、
（ｆ）前記第２の制御信号のイナクティブレベルが発生するときは常に、前記第１の出力信号のレベルをラッチすることと、
を含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記第１の供給電圧と第２の供給電圧と第３の供給電圧とのパワーアップを制御することであって、前記第１、第２及び第３の供給電圧が、それぞれ、第１、第２及び第３の電圧レギュレータによって生成され、かつ、（ａ）〜（ｆ）のステップが、前記第１、第２および第３のシーケンサで実行され、それらのシーケンサがそれぞれ前記第１、第２及び第３の供給電圧をそれぞれ監視することと、
イネーブル信号を前記第１の電圧レギュレータのイネーブル入力に提供することと、前記第１のシーケンサの第２の制御信号を提供することと、前記第１のシーケンサの第１の出力信号を前記第２の電圧レギュレータのイネーブル入力に結合することと、前記第２のシーケンサの第１の出力信号を前記第３の電圧レギュレータのイネーブル入力に結合することと、
を更に含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記第１のシーケンサが、前記第１、第２及び第３の供給電圧のパワーアップシーケンスにおける第１のシーケンサではあるが、前記第１、第２及び第３の供給電圧のパワーダウンシーケンスにおける第１のシーケンサではなく、
前記方法が、
第１の入力と、第２の入力と、前記第１の電圧レギュレータのイネーブル入力に結合される出力とを有するイネーブル遅延回路を提供することと、
前記パワーダウンシーケンスにおける第１のシーケンサの前記第２の出力信号をシーケンサの第１の制御入力に結合することであって、当該シーケンサの出力が、前記パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータの前記イネーブル入力を駆動し、かつ、前記パワーダウンシーケンスにおける前記第１のシーケンサにおける第２の出力信号を前記パワーダウンシーケンスの前記第２のシーケンサの第２の制御入力に結合することと、
前記パワーダウンシーケンスにおける前記第２のシーケンサの第２の出力信号をシーケンサの第１の制御入力に結合することであって、当該シーケンサの第１の出力が、前記パワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動することと、
前記パワーダウンシーケンスにおける前記第２のシーケンサの第２の出力信号を前記パワーダウンシーケンスにおける前記第３のシーケンサの第２の制御入力に結合することと、
外部イネーブル信号を前記イネーブル遅延回路の第２の入力と前記シーケンサの第１の制御入力とにも結合することであって、当該シーケンサの第１の出力が、前記パワーダウンシーケンスの第１のシーケンサによって監視される供給電圧を生成する前記電圧レギュレータのイネーブル入力に結合されることと、
前記外部イネーブル信号を前記パワーダウンシーケンスにおける前記第１のシーケンサの第２の制御入力に結合することと、
を更に含む、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記第１のシーケンサが前記第１、第２及び第３の供給電圧のパワーアップシーケンスにおける第１のシーケンサであり、かつ前記第１、第２及び第３の供給電圧のパワーダウンシーケンスにおける第１のシーケンサでもあって、
前記方法が、
前記パワーダウンシーケンスにおける前記第１のシーケンサの第２の出力信号をシーケンサの第１の制御入力に結合することであって、当該シーケンサの第１の出力が、前記パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつ、前記パワーダウンシーケンスにおける前記第１のシーケンサの第２の出力信号を前記パワーダウンシーケンスにおける前記第２のシーケンサの第２の制御入力に結合することと、
前記パワーダウンシーケンスの前記第２のシーケンサの第２の出力信号をシーケンサの第１の制御入力に結合することであって、当該シーケンサの第１の出力が、前記パワーダウンシーケンスにおける前記第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動することと、
前記パワーダウンシーケンスにおける前記第２のシーケンサの第２の出力信号を前記パワーダウンシーケンスにおける前記第３のシーケンサの第２の制御入力に結合することと、
外部イネーブル信号を前記第１の電圧レギュレータのイネーブル入力と前記第１のシーケンサの第２の制御入力とに結合することと、
を更に含む、方法。
【請求項２０】
請求項１７に記載の方法であって、
前記第１のシーケンサが第１、第２及び第３の供給電圧のパワーアップシーケンスにおける第１のシーケンサであり、かつ第１、第２及び第３の供給電圧のパワーダウンシーケンスにおける第１のシーケンサでもあり、
前記方法が、
前記第１のシーケンサの前記第２の制御信号を前記第１のシーケンサの前記第１の出力と前記第２のシーケンサの前記第２の制御入力とに結合することと、
前記第２のシーケンサの前記第２の出力信号を前記第２のシーケンサの前記第１の出力と前記第３のシーケンサの前記第２の制御入力とに結合することと、
前記第３のシーケンサの前記第２の出力信号を前記第３のシーケンサの前記第１の出力に結合することと、
を更に含む、方法。
【請求項２１】
第１の供給電圧のパワーアップとパワーダウンとを制御するための信号を生成するための回路であって、
第１の供給電圧の上側のターゲット閾値を監視する手段と、
第１のシーケンサの第１の制御入力の第１の制御信号がアクティブレベルにある間に、前記第１の供給電圧が前記上側のターゲット閾値を超える場合に、前記上側のターゲット閾値電圧の監視に応答して、前記第１のシーケンサの第１の出力に第１の出力信号のアクティブレベルを生成する手段と、
前記第１の供給電圧の下側のターゲット閾値を監視する手段と、
前記第１のシーケンサの第２の制御入力の第２の制御信号のイナクティブレベルの間に、前記第１の供給電圧が下側のターゲット閾値よりも低い場合に、下側のターゲット閾値の監視に応答して、前記第１のシーケンサの第２の出力に第２の出力信号のイナクティブレベルを生成する手段と、
前記第１の制御信号のイナクティブレベルに応答して、前記第１の出力信号のイナクティブレベルを生成する手段と、
前記第２の制御信号の前記イナクティブレベルが発生するときは常に、前記第１の出力信号のレベルをラッチする手段と、
を含む、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シンプルな単一チャンネルの電源シーケンサに関し、特に、特定の供給電圧レール（すなわち、導体）の電圧を検知し、かつそれに応じて別の供給電圧レールのイネーブルおよびディセーブルを制御する、シンプルなアナログの単一チャンネル供給電圧シーケンサに関し、当該シーケンサは、所望の数の供給電圧レールのイネーブルおよびディセーブルの様々な所望のシーケンスを確立するように他の同様の供給電圧シーケンサと相互接続され得る。
【背景技術】
【０００２】
供給電圧レールにより電力供給されるデバイスの適切な動作を実現するために、もしくは、デバイスの或る回路部品へのダメージを避けるために、複数の供給電圧レールをパワーアップおよびパワーダウンする特定のシーケンスが要求されるアプリケーションにおいて、電力技術者は、複数の電源電圧レールを扱う必要があり得る。複数の供給電圧レールは典型的に、低ドロップアウト（ＬＤＯ）の電圧レギュレータなどの対応する電圧レギュレータ回路の出力に接続される。
【０００３】
パワーアップシーケンスおよびパワーダウンシーケンスを提供する理由は、特定の供給電圧レールが同時にパワーアップされるのを防ぐためであり、かつ、特定の電源電圧レールが同時にパワーダウンされるのを防ぐためである。様々なシンプルな従来の供給電圧シーケンサは、図１の従来技術で示されるもののような「電圧モニタ」、「電圧スーパーバイザー」、もしくは「電圧検出器」として知られる。市場で入手可能なシンプルな単一チャネル電圧モニタ等の例は、テキサス・インスツルメンツ社のＴＰＳ３８０８およびＴＰＳ３８６０００と、アナログ・デバイス社のＡＤＭ１０８５とを含む。
【０００４】
比較的多くの数の供給電圧レールをシーケンスするためのより複雑な供給電圧シーケンサも市販されている。そのような複雑なシーケンサは、典型的にディジタル処理回路を含み、かつシーケンスされる必要のある供給電圧レールが２〜３のみのアプリケーションで使用されるには許容できないほど費用が高い。さらに、ある複雑なディジタル供給電圧シーケンサは、電気的なノイズなどの特定の状況が存在し、かつ供給電圧が著しく減少する時間期間中に、フェイルセーフできないかもしれないステートマシンを含む（例えば、電気的なノイズは、ステートマシン内のステートレジスタにステートを変化させてしまう場合があり、かつ論理回路は、電気的なノイズにより論理情報を失うことがある）。より複雑な市販の供給電圧シーケンサの例は、テキサス・インスツルメンツ社のＵＣＤ９０８０の８チャネル電源供給シーケンサおよびモニタと、リニアテクノロジー社のＬＴＣ２９２４のクアッド電源供給シーケンサと、マキシム社のＭＡＸ１６０５０およびＭＡＸ１６０５１シーケンサ回路とを含む。
【０００５】
図１の従来技術は、「電圧モニタ」、「電圧スーパーバイザー」、もしくは「電圧検出器」と典型的に称される種類の従来のシンプルな供給電圧制御回路を示す。図１では、第１の電圧レギュレータＬＤＯ＃１のイネーブル入力が入力イネーブル信号ＥＮ１を受け取り、イネーブル信号ＥＮ１に応答してレギュレートされた出力電圧ＶＯＵＴ１を発生する。電圧レギュレータ出力信号ＶＯＵＴ１は、所定の遅延の後、別のイネーブル信号ＥＮ２を発生する「スーパーバイザーＩ／Ｃ回路」の入力に印加される。イネーブル信号ＥＮ２は、第２のレギュレートされた出力電圧ＶＯＵＴ２を発生する第２の電圧レギュレータＬＤＯ＃２の入力に印加される。図１に表される波形により示されるように、スーパーバイザーＩ／Ｃ回路を介した遅延により、ＶＯＵＴ２のパワーアップがＶＯＵＴ１に対して遅延される。図１の従来技術の電力制御回路のユーザは、ＶＯＵＴ１を「ディセーブル」、すなわち「ＶＯＵＴ１をパワーダウン」するために、第１のイネーブル入力信号ＥＮ１をハイの状態からローの状態に切替え得る。
【０００６】
図１のシンプルな供給電圧制御もしくはシーケンサ回路の短所は、ＶＯＵＴ１をパワーダウンする前に、ＶＯＵＴ２をパワーダウンする能力を提供しないことであり、その能力はあるアプリケーションで必要とされることがある。さらに、図１の従来技術の供給電圧制御回路は、ＶＯＵＴ１がパワーダウンされるとみなされる、ＶＯＵＴ１の閾値ターゲット電圧のパーセンテージを設定する能力、例えば１０％を設定する能力を提供しない。
【０００７】
その結果、ユーザにとっては、ＶＯＵＴ２のパワーダウンの開始前に、ＶＯＵＴ１が１０％の閾値レベルに下がるまで待機する能力が全くない。それゆえ、ユーザがシンプルな供給電圧シーケンスシステムで前述の能力を所望する場合、当該ユーザは、ＶＯＵＴ１の１０％の地点を検出しかつＥＮ２を生成するために、追加のカスタマイズされた（それゆえ高価な）回路を提供しなければならない。
【０００８】
それ故、複数の供給電圧レールのそれぞれのために様々な所望のパワーアップシーケンスと様々な所望のパワーダウンシーケンスを提供し得る複数チャネルシーケンサを提供するべく、他の同様の単一チャネルシーケンサと相互接続され得る、低価格でシンプルな単一チャネルシーケンサに対する必要性に未だ応じられていない。
【０００９】
また、供給電圧レールの予め決められた上側閾値レベルおよび下側閾値レベルの発生を監視することのできる、低価格でシンプルなアナログ単一チャネルシーケンサに対する必要性も未だ満たされていない。
【００１０】
また、対応する供給電圧レールの予め決められた上側閾値レベルおよび下側閾値レベルの発生を監視し、かつそれに応じて対応する供給電圧レールのそれぞれのために様々な所望のパワーアップシーケンスと様々な所望のパワーダウンシーケンスを提供することができる複数のチャンネルシーケンサを提供するように、他の同様の単一チャネルシーケンサと相互接続され得る、低価格のシンプルな単一チャネルシーケンサに対する必要性が未だ満たされていない。
【００１１】
また、必要とされるより多くのチャネルを含む複雑なディジタルの複数チャネルシーケンサを使用するコストを避けるため、所望の数のチャネルのみを有する複数チャネルシーケンサを提供するように、他の同様に単一チャネルシーケンサと相互接続し得る、低価格でシンプルな単一チャネルシーケンサに対する必要性が未だ満たされていない。
【００１２】
また、ノイズ誘発論理エラーに晒され得るステートマシンを含まない、低価格でシンプルな単一チャネルシーケンサに対する必要性が未だ満たされていない。
【発明の概要】
【００１３】
ひとつの態様では、低価格でシンプルな単一チャネルシーケンサが提供され、当該シーケンサは、様々な所望のパワーアップシーケンスと様々な所望のパワーダウンシーケンスを複数の供給電圧レールにそれぞれ提供し得る複数チャネルシーケンサを提供するために、他の同様の単一チャネルシーケンサと相互接続され得る。
【００１４】
他の態様において、低価格でシンプルなアナログの単一チャネルシーケンサが提供され、当該シーケンサは、供給電圧レールの予め決められた上側の閾値レベルおよび下側の閾値レベルの出現を監視することが可能である。
【００１５】
他の態様において、低価格でシンプルな単一チャネルシーケンサが提供され、当該シーケンサは、対応する供給電圧レールの予め決められた上側の閾値レベルおよび下側の閾値レベルをモニタすることができ、それゆえ様々な所望のパワーアップシーケンスと様々な所望のパワーダウンシーケンスを、対応する供給電圧レールにそれぞれ提供することが可能な複数チャネルシーケンサを提供するように、他の同様の単一チャネルシーケンサと相互接続され得る。
【００１６】
他の態様において、低価格でシンプルな単一チャネルシーケンサが提供され、当該シーケンサは、必要とされるより多くのチャネルを含む複雑なディジタル複数チャネルシーケンサを使用するコストを避けるため、所望の数のチャネルのみを有する複数チャネルシーケンサを提供するように、他の同様の単一チャネルシーケンサと相互接続され得る。
【００１７】
他の態様において、低価格でシンプルな単一チャネルシーケンサが提供され、当該シーケンサはノイズ誘発論理エラーに晒されるステートマシンを含まない。
【００１８】
ひとつの例示的な実施例が、第１のシーケンサ（１０−１）を含む供給電圧シーケンシング回路を提供する。当該第１のシーケンサは、第１の供給電圧ＶＯＵＴ１が上側閾値Ｖ９０％を超える一方で、制御信号ＥＮ＿ＰＧがアクティブである場合、パワーグッド信号ＰＧのアクティブレベルを生成し、ＥＮ＿ＰＧが非アクティブである場合、ＰＧの非アクティブレベルを生成する。制御信号ＥＮが非アクティブであるとき、ＰＧレベルはラッチされる。ＶＯＵＴ１が下側閾値Ｖ１０％よりも低く、一方でＥＮが非アクティブである場合、パワーダウン信号ＰＤが生成される。ＥＮがアクティブであるとき、ＰＤのアクティブレベルが生成される。第１のシーケンサと、同様の第２のシーケンサ（１０−２）および第３のシーケンサ（１０−３）とによってそれぞれ監視される供給電圧ＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３のパワーアップシーケンスは、パワーシーケンスにおける次のシーケンサよって監視される供給電圧を制御するために、第１および第２シーケンサの各々のＰＧの接続により決定される。供給電圧の所望のパワーダウンシーケンスは、所定のパワーダウンアルゴリズムに従って、パワーダウンシーケンスの第１および第２シーケンスのＰＤを、それぞれ他のシーケンサのＥＮ＿ＰＧ入力およびＥＮ入力に接続することによって決定される。
【００１９】
ひとつの実施例では、供給電圧シーケンシング回路は、上側ターゲット閾値（Ｖ９０％）を第１の供給電圧（ＶＯＵＴ１）と比較するための第１の回路（１１）と、下側ターゲット閾値（Ｖ１０％）を第１の供給電圧（ＶＯＵＴ１）と比較するための第２の回路（７）とを含む。第１の供給電圧（ＶＯＵＴ１）が上側ターゲット閾値（Ｖ９０％）を超える一方で、第１の制御入力（ＥＮ＿ＰＧ）上の第１の制御信号（ＥＮ＿ＰＧ）がアクティブレベルにある場合、第１の論理回路（３９、２４、２２、２、５０、２９）は、第１の回路（１１）の出力（１８）に応じて、第１の出力（ＰＧ）上に第１の出力信号（ＰＧ）のアクティブレベルを生成する。第１の論理回路（３９、２４、２２、２、５０、２９）はまた、第１の制御信号（ＥＮ＿ＰＧ）の非アクティブレベルに応じて、第１の出力信号（ＰＧ）の非アクティブレベルを生成するよう動作可能であり、第１の論理回路（３９、２４、２２、２、５０、２９）はまた、第２の制御入力（ＥＮ）上の第２の制御信号（ＥＮ）が非アクティブレベルにあるとき、第１の出力信号（ＰＧ）を表す論理レベルをラッチするよう動作可能である。第１の供給電圧（ＶＯＵＴ１）が第２の制御信号（ＥＮ）の非アクティブレベルの間下側ターゲット閾値（Ｖ１０％）よりも低い場合、第２の論理回路（３０、２３、４）は、第２の回路（７）の出力に応じて、第２の出力（ＰＤ）上に第２の出力信号（ＰＤ）の非アクティブレベルを生成し、第２の論理回路（３０、２３、４）はまた、第２の制御信号（ＥＮ）のアクティブレベルに応じて第２の出力信号（ＰＤ）のアクティブレベルを生成するよう動作可能である。
【００２０】
ひとつの実施例では、第１の回路（１１）は、上側ターゲット閾値（Ｖ９０％）を第１の供給電圧（ＶＯＵＴ１）と比較するための第１の比較回路（１１）を含み、第２の回路（７）は下側ターゲット閾値（Ｖ１０％）を第１の供給電圧（ＶＯＵＴ１）と比較するための第２の比較回路（７）を含む。
【００２１】
ひとつの実施例では、第１の論理回路（３９、２４、２２、２、５０、２９）は、第１のコンパレータ回路の出力（１８）に結合される第１の入力を有する第１のＯＲ回路（３９）と、第２の制御信号（ＥＮ）に結合される第１の入力（４９）と第１のＯＲ回路（３９）の第２の出力に結合される出力（３１）とを有する第１のＡＮＤ回路と、第１のＯＲ回路（３９）の出力に結合される第１の入力と第１の制御信号（ＥＮ＿ＰＧ）に結合される第２の入力とを有する第２のＡＮＤ回路（２４）と、第１のＡＮＤ回路（２９）の第２の入力（４１）に結合される第１の出力信号（ＰＧ）を表す出力（３７）とを含む。第２の論理回路（３０、２３、４）は、第２のコンパレータ回路（７）の出力（１７）に結合される第１の入力を有する第２のＯＲ回路（３０）と、第２の制御信号（ＥＮ）に結合される第２の入力と、第２の出力信号（ＰＤ）を表す出力（２０）とを含む。
【００２２】
ひとつの実施例では、第１のトランジスタ（Ｍ４０）が、第２のＡＮＤ回路（２４）の出力（３７）に結合されるゲートと、第１の基準電圧（ＶＥＥ）に結合されるソースと、第１の出力信号（ＰＧ）に結合されるドレインとを含む。第２のトランジスタ（Ｍ４１）が、第２のＯＲ回路（３０）の出力（２０）に結合されるゲートと、第１の基準電圧（ＶＥＥ）に結合されるソースと、第２の出力信号（ＰＤ）に結合されるドレインとを含む。第１のトランジスタ（Ｍ４０）のゲートは、立ち上がりエッジのみの遅延回路（２２）によって第２のＡＮＤ回路（２４）の出力（３７）に結合される。第２のトランジスタ（Ｍ４１）のゲートは、立ち下がりエッジのみの遅延回路（２３）によって第２のＯＲ回路（３０）の出力（２０）に結合される。プルダウントランジスタ（Ｍ３）が、第１の基準電圧（ＶＥＥ）に結合されるソースと、第１のＡＮＤ回路（２９）の第１の入力（４９）に結合されるゲートと、第１の供給電圧（ＶＯＵＴ１）に結合されるドレインとを有する。
【００２３】
説明される実施例では、第１のコンパレータ回路（１１）の第１の（＋）入力が、第１の供給電圧（ＶＯＵＴ１）のスケールダウンされた表示(ＶＰＧ＿ＳＥＮＳＥ）に結合され、第１のコンパレータ回路（１１）の第２の（−）入力が、第１の供給電圧（ＶＯＵＴ１）のターゲット値の上側パーセンテージを表す第２の基準電圧（Ｖ２）に結合され、第２のコンパレータ回路（７）の第１の（＋）入力が、第１の供給電圧（ＶＯＵＴ１）に結合され、第２のコンパレータ回路（７）の第２の（−）入力が、第１の供給電圧（ＶＯＵＴ１）のターゲット値の下側パーセンテージを表す第３の基準電圧（ＶＲＥＦ＿ＰＤ）に結合される。
【００２４】
ひとつの実施例では、イネーブル遅延回路（４５）が、第２の出力信号（ＰＤ）に結合される第１の入力（ＥＮ＿ＰＧ）と、外部イネーブル信号（ＥＮ＿ＥＸＴ）を受け取るよう結合される第２の入力（ＳＥＴ）と、電圧レギュレータイネーブル信号（ＰＧ）を導くための出力（４６）とを有する。
【００２５】
ひとつの実施例では、第１の論理回路（３９、２４、２２、２、５０、２９）は、第１のコンパレータ回路（１１）の出力（１８）と第１の出力信号（ＰＧ）との間の第１の回路経路に結合された第１の遅延回路（２２）を含み、第１の遅延回路（２２）は、立ち上がりエッジのみの遅延回路と立ち下がりエッジのみの遅延回路とを含むグループから選択される。第２の論理回路（３０、２３、４）は、第２のコンパレータ回路（７）の出力（１７）と第２の出力信号（ＰＤ）との間の第２の回路経路に結合された第２の遅延回路（２３）を含み、第２の遅延回路（２３）は、立ち上がりエッジのみの遅延回路と立ち下がりエッジのみの遅延回路とを含むグループから選択される。
【００２６】
ひとつの実施例では、第１のコンパレータ回路（１１）と、第２のコンパレータ回路（７）と、第１の論理回路（３９、２４、２２、２、５０、２９）と、第２の論理回路（３０、２３、４）とが、第１の供給電圧（ＶＯＵＴ１）を監視するための第１のシーケンサ（１０‐１）内に含まれる。供給電圧シーケンシング回路（１００−１、２、３）はまた、第２のシーケンサ（１０−２）および第３のシーケンサ（１０−３）を含み、第２のシーケンサ（１０−２）および第３のシーケンサ（１０−３）の各々はまた、第１のシーケンサ（１０−１）の場合のように、第１のコンパレータ回路（１１）と、第２のコンパレータ回路（７）と、第１の論理回路（３９、２４、２２、２、５０、２９）と、第２の論理回路（３０、２３、４）とを含む。第１の電圧レギュレータ（５１−１）、第２の電圧レギュレータ（５１−２）、第３の電圧レギュレータ（５１−３）の各々は、イネーブル入力と、第１のシーケンサ（１０−１）のために第１の供給電圧（ＶＯＵＴ１）を生成する第１の電圧レギュレータ（５１−１）の出力と、第２のシーケンサ（１０−２）によって監視される第２の供給電圧（ＶＯＵＴ２）を生成する第２の電圧レギュレータ（５１−２）の出力と、第３のシーケンサ（１０−３）によって監視される第３の供給電圧（ＶＯＵＴ３）を生成する第３の電圧レギュレータ（５１−３）の出力とを含む。第１のシーケンサ（１０‐１）の第１の出力信号（ＰＧ１）は第２の電圧レギュレータ（５１−２）のイネーブル入力に結合され、第２のシーケンサ（１０−２）の第１の出力信号（ＰＧ２）は、第３の電圧レギュレータ（５１−３）のイネーブル入力に結合される。
【００２７】
ひとつの実施例では、第１のシーケンサ（１０−１）は、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップシーケンスにおける第１のシーケンサであり、かつ、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーダウンシーケンスにおける第１のシーケンサでもある。パワーダウンシーケンスにおける第１のシーケンサの第２の出力信号（ＰＤ）は、（ａ）シーケンサ（図８の１０-１）の第１の制御入力（ＥＮ＿ＰＧ）に結合され、当該シーケンサの第１の出力は、パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつ（ｂ）パワーダウンシーケンスにおける第２のシーケンサの第２の入力（ＥＮ）に結合される。パワーダウンシーケンスにおける第２のシーケンサの第２の出力信号（ＰＤ）は、シーケンサの第１の制御入力（ＥＮ＿ＰＧ）に結合され、当該シーケンサの第１の出力（ＰＧ）は、パワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動する。パワーダウンシーケンスにおける第２のシーケンサの第２の出力信号（ＰＤ）は、パワーダウンシーケンスにおける第３のシーケンサの第２の制御入力（ＥＮ）にも結合される。外部イネーブル信号ＥＮ＿ＥＸＴが、第１の電圧レギュレータ（５１-１）のイネーブル入力と、第１のシーケンサ（１０-１）の第２の制御入力（ＥＮ）とに結合される。
【００２８】
ひとつの実施例では、第１のシーケンサ（１０‐１）は、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップシーケンスにおける第１のシーケンサではあるが、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーダウンシーケンスにおける第１のシーケンサではない。供給電圧シーケンシング回路（１００‐１、３）は、第１の入力（ＥＮ＿ＰＧ）と、第２の入力（ＳＥＴ）と、第１の電圧レギュレータ（５１‐１）のイネーブル入力に結合される出力とを有する、イネーブル遅延回路（４５）を含む。パワーダウンシーケンスにおける第１のシーケンサの第２の出力信号（ＰＤ）は、シーケンサ（図３Ａの４５、図５Ａの１０-１）の第１の制御入力（ＥＮ＿ＰＧ）に結合され、当該シーケンサの出力（ＰＧ）はパワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、また、第２の出力信号（ＰＤ）は、パワーダウンシーケンスにおける第２のシーケンサの第２の入力（ＥＮ）に結合される。パワーダウンシーケンスにおける第２のシーケンサの第２の出力（ＰＤ）は、シーケンサの第１の制御入力（ＥＮ＿ＰＧ）に結合され、当該シーケンサの第１の出力（ＰＧ）は、パワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動する。パワーダウンシーケンスにおける第２のシーケンサの第２の出力信号（ＰＤ）は、パワーダウンシーケンスにおける第３のシーケンサの第２の制御入力（ＥＮ）にも結合される。外部イネーブル信号（ＥＮ＿ＥＸＴ）が、イネーブル遅延回路（４５）の第２の入力（ＳＥＴ）に結合され、かつシーケンサの第１の制御入力（ＥＮ＿ＰＧ）にも結合され、当該シーケンサの第１の出力（ＰＧ）は、パワーダウンシーケンスにおける第１のシーケンサによって監視される供給電圧（ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３）を生成する電圧レギュレータのイネーブル入力に結合される。外部イネーブル信号はまた、パワーダウンシーケンスにおける第１のシーケンサの第２の制御入力（ＥＮ）に結合される。
【００２９】
ひとつの実施例では、第１のシーケンサ（１０‐１）は、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップシーケンスにおける第１のシーケンサであり、かつ、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーダウンシーケンスにおける第１のシーケンサでもある。第１のシーケンサ（１０‐１）の第２の出力信号（ＰＤ１）は、第１のシーケンサ（１０‐１）の第１の出力信号（ＰＧ１）と、第２のシーケンサ（１０‐２）の第２の制御信号（ＥＮ）とに結合され、第２のシーケンサ（１０‐２）の第２の出力信号（ＰＤ２）は、第２のシーケンサ（１０‐２）の第１の出力信号（ＰＧ２）と、第３のシーケンサ（１０‐３）の第２の制御信号（ＥＮ）とに結合され、第３のシーケンサ（１０‐３）の第２の出力信号（ＰＤ３）は第３のシーケンサ（１０‐３）の第１の出力信号（ＰＧ３）に結合される。
【００３０】
説明される実施例では、イネーブル遅延回路（４５）は、第２のＮＡＮＤゲート（５８）の第１の入力に結合される出力を有する第１のＮＡＮＤゲート（５６）と、第１のＮＡＮＤゲート（５６）の第１の入力に結合される出力を有する第２のＮＡＮＤゲートと、第１の電圧レギュレータ（５１−１）のイネーブル入力に結合される第２のＮＡＮＤゲート（５８）の出力と、ＯＲゲート（５５）の出力に結合される第１のＮＡＮＤゲート（５６）の第２の入力と、インバータ（５７）の出力に結合される第２のＮＡＮＤゲート（５８）の第２の入力と、イネーブル遅延回路（４５）の第２の入力（ＥＮ＿ＰＧ）に結合されるＯＲゲート（５５）の第１の入力と、ＯＲゲート（５５）の第２の入力と、イネーブル遅延回路（４５）の第１の入力（ＳＥＴ）に結合されるインバータ（５７）の入力とを含む。
【００３１】
ひとつの実施例では、本発明は、第１のシーケンサ（１０‐１）によって第１の供給電圧（ＶＯＵＴ１）のパワーアップおよびパワーダウンを制御するための信号を生成する方法を提供する。当該方法は、第１の供給電圧（ＶＯＵＴ１）の上側ターゲット閾値（Ｖ９０％）を監視することと；第１の供給電圧（ＶＯＵＴ１）が上側ターゲット閾値（Ｖ９０％）を超える一方で、第１のシーケンサ（１０‐１）の第１の制御入力（ＥＮ＿ＰＧ）上の第１の制御信号（ＥＮ＿ＰＧ）がアクティブレベルにある場合、上側ターゲット閾値電圧（Ｖ９０％）のモニタリングに応じて、第１のシーケンサ（１０‐１）の第１の出力（ＰＧ）上の第１の出力信号（ＰＧ）のアクティブレベルを生成することと；第１の供給電圧（ＶＯＵＴ１）の下側ターゲット閾値（Ｖ１０％）をモニタリングすることと；第１のシーケンサ（１０‐１）の第２の制御入力（ＰＧ）上の第２の制御信号（ＥＮ）の非アクティブレベルの間に、第１の供給電圧（ＶＯＵＴ１）が下側ターゲット閾値（Ｖ１０％）よりも低い場合、下側ターゲット閾値（Ｖ１０％）のモニタリングに応じて第１のシーケンサ（１０‐１）の第２の出力（ＰＤ）上に第２の出力信号（ＰＤ）の非アクティブレベルを生成することと；第１の制御信号（ＥＮ＿ＰＧ）の非アクティブレベルに応じて第１の出力信号（ＰＧ）の非アクティブレベルを生成することと；第２の制御信号ＥＮの非アクティブレベルが発生するときは常に、第１の出力信号（ＰＧ）のレベルをラッチすることと、を含む。
【００３２】
ひとつの実施例では、この方法は、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップを制御することをさらに含む。第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とは、第１の電圧レギュレータ（５１‐１）と、第２の電圧レギュレータ（５１‐２）と、第３の電圧レギュレータ（５１‐３）とによってそれぞれ生成される。この方法は、第１の電圧レギュレータ（５１‐１）のイネーブル入力にイネーブル信号を提供し、かつ第１のシーケンサ（１０‐１）の第２の制御信号（ＥＮ）を提供することと、第１のシーケンサ（１０‐１）の第１の出力信号（ＰＧ）を第２の電圧レギュレータ（５１‐２）のイネーブル入力に結合することと、第２のシーケンサ（１０‐２）の第１の出力（ＰＧ）を第３の電圧レギュレータ（５１−３）のイネーブル入力に結合することとを含む。
【００３３】
第１のシーケンサ（１０‐１）が、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップシーケンスにおける第１のシーケンサではあるが、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーダウンシーケンスにおける第１のシーケンサではないひとつの実施例では、この方法は、第１の入力（ＥＮ＿ＰＧ）と、第２の入力（ＳＥＴ）と、第１の電圧レギュレータ（５１‐１）のイネーブル入力に結合される出力（ＰＧ）とを有するイネーブル遅延回路（４５）を提供することと；シーケンサ（図３Ａの４５、図５Ａの１０−１）の第１の制御入力（ＥＮ＿ＰＧ）にパワーダウンシーケンスにおける第１のシーケンサの第２の出力信号（ＰＤ）を結合することとであって、当該シーケンサの出力（ＰＤ）が、パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつパワーダウンシーケンスにおける第２のシーケンサの第２の入力（ＥＮ）にパワーダウンシーケンスにおける第１のシーケンサの第２の出力信号（ＰＤ）を結合することと；シーケンサの第１の制御入力（ＥＮ＿ＰＧ）にパワーダウンシーケンサにおける第２のシーケンサの第２の出力信号（ＰＤ）を結合することであって、当該シーケンサの第１の出力（ＰＧ）がパワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し；パワーダウンシーケンスにおける第３のシーケンサの第２の制御入力（ＥＮ）にパワーダウンシーケンスにおける第２のシーケンサの第２の出力信号（ＰＤ）を結合することと；イネーブル遅延回路（４５）の第２の入力（ＳＥＴ）と、シーケンサの第１の制御入力（ＥＮ＿ＰＧ）とに外部イネーブル信号（ＥＮ＿ＥＸＴ）を結合することであって、当該シーケンサの第１の出力（ＰＧ）が、パワーダウンシーケンスにおける第１のシーケンサによって監視される供給電圧（ＶＯＵＴ１、ＶＯＵＴ２、もしくはＶＯＵＴ３）を生成する電圧レギュレータのイネーブル入力に結合されることと；パワーダウンシーケンスにおける第１のシーケンサの第２の制御入力（ＥＮ）に外部イネーブル信号（ＥＮ＿ＥＸＴ）を結合することと、を含む。
【００３４】
第１のシーケンサ（１０‐１）が、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップシーケンスにおける第１のシーケンサであり、かつ第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーダウンシーケンスにおける第１のシーケンサでもあるひとつの実施例では、この方法は、シーケンサ（図８の１０‐１）の第１の制御入力（ＥＮ＿ＰＧ）にパワーダウンシーケンスにおける第１のシーケンサの第２の出力信号（ＰＤ）を結合することであって、当該シーケンサの第１の出力（ＰＧ）が、パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、かつ、パワーダウンシーケンスにおける第２のシーケンサの第２の入力（ＥＮ）にパワーダウンシーケンスにおける第１のシーケンサの第２の出力信号（ＰＤ）を結合することと；シーケンサの第１の制御入力（ＥＮ＿ＰＧ）にパワーダウンシーケンスにおける第２のシーケンサの第２の出力信号（ＰＤ）を結合することであって、当該シーケンサの第１の出力（ＰＧ）が、パワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動することと；パワーダウンシーケンスにおける第３のシーケンサの第２の制御入力（ＥＮ）にパワーダウンシーケンスにおける第２のシーケンサの第２の出力信号（ＰＤ）を結合することと；第１の電圧レギュレータ（５１‐１）のイネーブル入力と、第１のシーケンサ（１０‐１）の第２の制御入力（ＥＮ）とに外部イネーブル信号ＥＮ＿ＥＸＴを結合することと、を含む。
【００３５】
第１のシーケンサ（１０‐１）が、第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーアップシーケンスにおける第１のシーケンサであり、かつ第１の供給電圧（ＶＯＵＴ１）と、第２の供給電圧（ＶＯＵＴ２）と、第３の供給電圧（ＶＯＵＴ３）とのパワーダウンシーケンスにおける第１のシーケンサでもあるひとつの実施例では、この方法は、第１のシーケンサ（１０‐１）の第１の出力（ＰＧ１）と第２のシーケンサ（１０‐２）の第２の制御入力（ＥＮ）とに第１のシーケンサの第２の出力信号（ＰＤ１）を結合することと；第２のシーケンサ（１０‐２）の第１の出力（ＰＧ２）と、第３のシーケンサ（１０‐３）の第２の制御入力（ＥＮ）とに第２のシーケンサ（１０‐２）の第２の出力信号（ＰＤ２）を結合することと；第３のシーケンサ（１０‐３）の第１の出力（ＰＧ３）に第３のシーケンサ（１０‐３）の第２の出力信号（ＰＤ３）を結合することとを含む。
【００３６】
ひとつの実施例では、この方法は、第１の供給電圧（ＶＯＵＴ１）のパワーアップおよびパワーダウンを制御するための信号を生成する回路（１０）を提供し、当該回路は、第１の供給電圧（ＶＯＵＴ１）の上側ターゲット閾値電圧（Ｖ９０％）を監視するための手段（１１）と；第１の供給電圧（ＶＯＵＴ１）が上側ターゲット閾値電圧（Ｖ９０％）を超える一方で、第１のシーケンサ（１０‐１）の第１の制御入力（ＥＮ＿ＰＧ）上の第１の制御信号（ＥＮ＿ＰＧ）がアクティブレベルにある場合、上側ターゲット閾値電圧（Ｖ９０％）のモニタリングに応じて、第１のシーケンサ（１０‐１）の第１の出力（ＰＧ）上の第１の出力信号（ＰＧ）のアクティブレベルを生成するための手段（５０、２９、３９、２４、２２、２、Ｍ４０）と；第１の供給電圧（ＶＯＵＴ１）の下側ターゲット閾値電圧（Ｖ１０％）をモニタリングするための手段（７）と；第１のシーケンサ（１０‐１）の第２の制御入力（ＰＧ）上の第２の制御信号（ＥＮ）の非アクティブレベルの間に、第１のシーケンサ（１０‐１）が下側ターゲット閾値（Ｖ１０％）よりも低い場合、下側ターゲット閾値電圧（Ｖ１０％）のモニタリングに応じて第１のシーケンサ（１０‐１）の第２の出力（ＰＤ）上に第２の出力信号（ＰＤ）の非アクティブレベルを生成するための手段（３０、２３、４、Ｍ４１）と；第１の制御信号（ＥＮ＿ＰＧ）の非アクティブレベルに応じて第１の出力信号（ＰＧ）の非アクティブレベルを生成するための手段（２４、２２、２、Ｍ４０）と、第２の制御信号ＥＮの非アクティブレベルが発生するときは常に、第１の出力信号（ＰＧ）のレベルをラッチするための手段（２９、３９、２４、２２）と、を含む。
【図面の簡単な説明】
【００３７】
【図１】図１は、従来の単一チャネル供給電圧シーケンサのブロック図と、関連する電圧レールランプアップ波形である。
【図２】図２は、本発明の単一チャネル供給電圧シーケンサの概略図である。
【図３Ａ】図３Ａは、図２の３つの相互接続された単一チャネル供給電圧シーケンサを含む第１の３チャネル供給電圧シーケンサのブロック図である。
【図３Ｂ】図３Ｂは、図３Ａの３チャネル供給電圧シーケンサの動作を表すタイミング図である。
【図４Ａ】図４Ａは、図２の３つの相互接続された単一チャネル供給電圧シーケンサを含む第２の３チャネル供給電圧シーケンサのブロック図である。
【図４Ｂ】図４Ｂは、図４Ａの３チャネル供給電圧シーケンサの動作を表すタイミング図である。
【図５Ａ】図５Ａは、図２の３つの相互接続された単一チャネル供給電圧シーケンサを含む第３の３チャネル供給電圧シーケンサのブロック図である。
【図５Ｂ】図５Ｂは、図５Ａの３チャネル供給電圧シーケンサの動作を表すタイミング図である。
【図６】図６は、図３Ａおよび図５Ａのイネーブル遅延回路４５の図である。
【図７】図７は、図６のイネーブル遅延回路４５が図２の単一チャネル供給電圧シーケンサを有する集積回路チップにどのように統合され得るかを表すブロック図である。
【図８】図８は、図２の３つの相互接続された単一チャネル供給電圧シーケンサを含む第４の３チャネル供給電圧シーケンサのブロック図である。
【発明を実施するための形態】
【００３８】
説明される実施例は、以下で単に「単一チャネルシーケンサ」と称される、シンプルな単一チャネル供給電圧シーケンサを提供し、当該シーケンサは、電子システム内の１つもしくは複数の供給電圧レールを管理することができる。２つもしくはそれ以上の単一チャネル供給電圧シーケンサが、様々なパワーアップシーケンスおよびパワーダウンシーケンスを提供する複数チャネル供給電圧シーケンサシステムを提供するために、様々な方法で相互接続され得る。
【００３９】
図２は、単一チャネル供給電圧シーケンサ１０を示し、当該シーケンサは、以下で「低閾値コンパレータ７」と称される、低閾値ＶＳＥＮＳＥモニタリングコンパレータ７の（＋）入力に接続される「ＶＳＥＮＳＥ」入力コンダクタ１２を含む。コンダクタ１２は、監視されるべき電圧レギュレータの出力電源レールに接続される。低閾値コンパレータ７の（−）入力は、コンダクタ１５により抵抗Ｒ３とＲ４との間の接合に結合され、これらの抵抗は、基準電圧源Ｖ２の両端子間に直列に接続される。抵抗Ｒ３およびＲ４は、コンダクタ１５上にパワーダウン基準電圧ＶＲＥＦ＿ＰＤを生成する。低閾値コンパレータ７の出力は、コンダクタ１７によりＯＲゲート３０の１つの入力に接続され、ＯＲゲートのもう一方の入力は、コンダクタ１９によりプルアップ抵抗Ｒ１７の１つの端子に接続され、プルアップ抵抗Ｒ１７のもう一方の端子は、ＶＣＣに接続される。アクティブ‐ハイの「イネーブル」入力信号ＥＮがコンダクタ１９に印加される。イネーブル信号ＥＮは、単一チャネルシーケンサ１０の「ノーマル」な機能を可能にする。コンダクタ１９はまた、インバータ５０の入力に接続される。ＯＲゲート３０の出力は、コンダクタ２０によって立ち下がりエッジのみの遅延回路２３の入力に接続され、当該遅延回路２３の出力は、コンダクタ２１によってインバータ４の入力に接続される。インバータ４の出力は、コンダクタ２６によってＮチャネルＭＯＳトランジスタＭ４１のゲートに接続され、当該トランジスタＭ４１のドレインはコンダクタ２７に接続され、かつ当該トランジスタＭ４１のソースは低供給電圧ＶＥＥに接続され、当該低供給電圧ＶＥＥは接地され得る。
【００４０】
抵抗Ｒ１がコンダクタ１２とコンダクタ１３との間に接続され、抵抗Ｒ０がコンダクタ１３とＶＥＥとの間に接続される。コンダクタ１２の電圧ＶＳＥＮＳＥは、コンダクタ１３に電圧ＶＰＧ＿ＳＥＮＳＥを生成するために、抵抗Ｒ１とＲ０とによって分割される。コンダクタ１３は、以下で「高閾値コンパレータ１１」と称される高閾値ＶＳＥＮＳＥモニタリングコンパレータ１１の（＋）入力に接続される。高閾値コンパレータ１１の（−）入力は、コンダクタ１４によって基準電圧Ｖ２に接続される。高閾値コンパレータ１１の出力は、コンダクタ１８によってＯＲゲート３９の１つの入力に接続される。ＯＲゲート３０のもう一方の入力は、コンダクタ３１によって２入力ＡＮＤゲート２９の出力に接続され、当該ＡＮＤゲート２９の１つの入力は、コンダクタ４９によってインバータ５０の出力に接続される。ＯＲゲート３９の出力３８は、２入力ＡＮＤゲート２４の１つの入力へ接続され、当該ＡＮＤゲート２４のもう一方の入力はコンダクタ３５によってプルアップ抵抗Ｒ１８の１つの端子に接続され、当該プルアップ抵抗Ｒ１８のもう一方の端子はＶＣＣに接続される。アクティブ‐ハイ「イネーブルパワーグッド」もしくは「イネーブルＰＧ」信号ＥＮ＿ＰＧが、コンダクタ３５に印加される。ＡＮＤゲート２４の出力は、コンダクタ３７によって立ち上がりエッジのみの遅延回路２２の１つの入力に接続され、当該遅延回路２２の出力は、コンダクタ４１によってＡＮＤゲート２９のもう一方の入力と、インバータ２の入力とに接続される。インバータ２の出力は、コンダクタ４０によって、コンダクタ４３に接続されるドレインと、ＶＥＥに接続されるソースとを有するＮチャネルＭＯＳトランジスタＭ４０のゲートに接続される。単一チャネルシーケンサ１０は、コンダクタ４３上のアクティブ‐ハイ「パワーグッド」信号ＰＧと、コンダクタ２７上のアクティブ‐ハイの「プログレスのパワーダウン」信号ＰＤとを生成する。
【００４１】
ＮチャネルＭＯＳトランジスタＭ３と抵抗Ｒ２とを含むプルダウン回路が、コンダクタ１２とＶＥＥとの間に接続される。トランジスタＭ３のゲートは、コンダクタ４９によってインバータ５０の出力に接続される。トランジスタＭ３のソースは、ＶＥＥに接続され、そのドレインは抵抗Ｒ２の１つの端子に接続され、抵抗Ｒ２のもう一方の端子はコンダクタ１２に接続される。図２のトランジスタＭ３と抵抗Ｒ２とはプルダウン回路を形成し、当該回路は、監視される電圧レギュレータの出力をＶＥＥへ向けて急速に引くことができる。ＶＳＥＮＳＥ１２（すなわち、電圧レギュレータ出力）に接続される大きな出力容量がある場合、ランプダウン動作が非常に長い時間を要するので、このプルダウン回路が提供される。
【００４２】
単一チャネルシーケンサ１０は、供給電圧レール１２が、ターゲット電圧の予め決められたパーセンテージ、例えば９０％、にまでパワーアップされたときを判定することができる。単一チャネルシーケンサ１０はまた、供給電圧レール１２が、ターゲット電圧の予め決められたパーセンテージ、例えば１０％、にまでパワーダウンされたときを判定することができる。この点を考慮して、図２には２つの基本的な信号経路、すなわち、ＰＧを生成する、高閾値コンパレータ１１を介するトランジスタＭ４０までの１つの経路と、ＰＤを生成する、低閾値コンパレータ７を介するトランジスタＭ４１までのもう一方の経路、があることに注意すべきである。
【００４３】
単一チャネルシーケンサ１０は、単一チャネルシーケンサ１０によって監視される電圧レギュレータ出力電圧ＶＯＵＴのために、高閾値レベルＶ９０％と低閾値レベルＶ１０％とを確立し、当該高閾値レベルＶ９０％は、ターゲットのレギュレートされた電圧の９０％であり、低閾値レベルＶ１０％は、ターゲットのレギュレートされた電圧の１０％である。各コンパレータ出力は論理回路を駆動し、当該論理回路は、様々なレギュレートされた電圧レールのパワーアップおよびパワーダウンシーケンスの様々な異なる組合せを提供するように様々な単一チャネルシーケンサ１０のＰＧ、ＰＤ、ＥＮ＿ＰＧおよびＥＮ端子が相互接続されることを可能にする。
【００４４】
それ故、上述のＥＮおよびＥＮ＿ＰＧ入力信号の各々にとって、かつ上述のＰＧおよびＰＤ出力信号の各々にとって、「アクティブ」もしくは「アクティブ‐ハイ」レベルが高論理レベルであり、かつ「イナクティブ」もしくは「イナクティブロー」は低論理レベルである。
【００４５】
オープンドレイン出力ＰＧ（パワーグッド）は、ＶＳＥＮＳＥコンダクタ１２によって監視される供給電圧レールがＶ９０％よりも高いこと、すなわちＶＳＥＮＳＥのターゲット電圧の９０％よりも高いことを示すアクティブ‐ハイ信号であり、かつＬＤＯ等の電圧レギュレータをイネーブルするために接続されなければならず、当該電圧レギュレータの出力は、後述の図３Ａないし図５Ａおよび図８で示されるように、複数の単一チャネルシーケンサ１０から構成される複数チャネル供給電圧シーケンサにおいて次にパワーアップされなければならない。（単一チャネルシーケンサのパワーアップチェーン内の最後の単一チャネルシーケンサ１０のＰＧ端子は、典型的に、パワーアップ処理が終了したことを知らせるために、例えば、マイクロプロセッサ等のＲＥＳＥＴ入力といったシステムコントローラに接続されることが理解されるべきである。）オープンドレイン出力ＰＤ（プログレスのパワーダウン）は、アクティブ‐ハイ、イナクティブローの信号であり、当該信号が示すのはＶＳＥＮＳＥパワーレールコンダクタ１２上で監視される供給電圧レールが、Ｖ１０％よりも高いこと、すなわち、ターゲット電圧の１０％よりも高いことであり、かつ図３Ａおよび図５Ａで後に示される例のように、次の単一チャネル供給電圧シーケンサ１０に接続され得る。
【００４６】
コンダクタ３５上の入力信号ＥＮ＿ＰＧは、高閾値コンパレータ１１の出力に関わらずＰＧ信号を無効にするアクティブ‐ハイ、イナクティブローの信号である。コンダクタ１９上のイネーブル入力信号ＥＮは、単一チャネルシーケンサ１０の通常動作をイネーブルするアクティブ‐ハイの信号である。
【００４７】
ユーザもしくはアプリケーション回路が単一チャネルシーケンサ１０のＥＮ＿ＰＧ入力にローレベルを印加するときは常に、遅延なくコンダクタ４１上にローレベルを生成して、インバータ２の出力４０にハイレベルを生じさせる。それは、トランジスタＭ４０をオンにし、イナクティブローレベルのパワーグッド信号ＰＧとなる。
【００４８】
コンダクタ１９上のイネーブル信号ＥＮがハイレベルである場合、プログレスのパワーダウン信号ＰＤはハイである。なぜならば、ＥＮのローの値がコンダクタ１９に印加されるまで、ＯＲゲート３０がＰＤのイナクティブローレベルをディセーブルもしくは抑制する負論理のためにＡＮＤゲートとして機能するので、ＥＮは、コンパレータ７の出力を無効にするためである。ＯＲゲート３０は、その後コンパレータ７の出力をＰＤに伝搬するよう機能し、かつインバータ５０とＡＮＤゲート２９とは、図３Ｂ、図４Ｂ、図５Ｂおよび図８で後に示されるシーケンスにおいて動作をラッチするために提供される。ＥＮの立ち下りエッジが発生するときにＰＧがハイである限り、インバータ５０およびＡＮＤゲート２９は、ＰＧ信号をハイレベルに維持するよう動作する。単一チャネルシーケンサ１０を含むアプリケーション回路（図示せず）が、単一チャネルシーケンサ１０のＰＧ出力によって制御される供給電圧レールを「パワーダウン」させようとする場合、当該アプリケーション回路は、コンダクタ１９上に低い値のＥＮを生成する。
【００４９】
単一チャネルシーケンサ１０は、オープンドレイン出力トランジスタＭ４０およびＭ４１を有し、それゆえ、当該トランジスタが互いに接続されるとき（後に説明される図４Ａにあるように）、そのオープンドレイン接続は、ワイヤードＯＲ回路として動作する。例えば、後に説明される図４Ａのように、ユーザアプリケーションがパワーダウンシーケンスを生じさせるようとするとき、ＰＧ１はアサートされず、ＰＤ１のみがアサートされる。
【００５０】
前述のように、図２のトランジスタＭ３と抵抗Ｒ２とを含む回路は、インバータ５０の出力４９によって駆動される。トランジスタＭ３を含む回路は、プルダウン回路であり、電流制限抵抗として機能する抵抗Ｒ２を有する。インバータ５０の出力は、ＡＮＤゲート２９のゲートに接続され、ＡＮＤゲート２９は、図３Ａないし図５Ａおよび図８のように、特にユーザが大量のノイズフィルタもしくはバイパスキャパシタンス等をＶＳＥＮＳＥコンダクタ１２に接続した場合、プルダウン回路Ｍ２、Ｒ２にパワーダウン動作を加速させる。（このプルダウン回路Ｍ３、Ｒ３は、望ましいケースもあるが、常に必要とされるのではない。）典型的に全体のユーザシステムがオープンドレイントランジスタ出力を使用するので、プルアップ抵抗Ｒ１７およびＲ１８は、前述のワイヤードＯＲ接続の実装をより容易にし、かつプルアップ抵抗Ｒ１７およびＲ１８を有することは、シーケンサ１０と通信するシステム内に他の集積回路を有することをより容易にする。（しかしながら、これは必須ではなく、また、プッシュ‐プル論理出力がオープンドレイン出力の代わりに使用され得る。また、コンパレータ７および１１の入力信号のための論理レベルの定義が、図２で示される方法以外にも様々な方法で確立され得ることに注意すべきである。）
【００５１】
図３Ａ、図４Ａ、図５Ａおよび図８は、３チャネルパワーシーケンサの例を示しており、各々は、図２で示された３つの単一チャネルシーケンサ１０から構成される。
【００５２】
「複数チャネル」シーケンサは典型的に、電圧レギュレータの所望のパワーアップシーケンスを確立するために予め決められたもしくはプログラムされた順番で、それぞれ、様々な電圧レギュレータをイネーブルするためのイネーブル信号を送る。複数チャネルシーケンサはその後、電圧レギュレータの所望のパワーダウンシーケンサを確立するために、同一の順番もしくは異なるプログラムされた順番のどちらかで、それぞれ、様々な電圧レギュレータを「ディセーブルする」ように電圧レギュレータイネーブル信号を終了させる。
【００５３】
例えば、パワーアップ処理では、３チャネルシーケンサが第１のイネーブル信号を第１のＬＤＯへ送り、その出力電圧がターゲット電圧の９０％まで上昇するのを待つ。第１のＬＤＯの出力がターゲット電圧の９０％まで上昇すると、３チャネルシーケンサは第２のイネーブル信号を第２のＬＤＯに送り、その出力電圧がターゲット電圧の９０％まで上昇するのを待つ。第２のＬＤＯがターゲット電圧の９０％まで上昇した後、３チャネルシーケンサは第３のイネーブル信号を第３のＬＤＯに送り、その出力電圧がターゲット電圧の９０％まで上昇するのを待ち、パワーアップシーケンスを完了する。
【００５４】
その後、パワーダウン処理では、３チャネルシーケンサは第１のイネーブル信号を終了させることができ、すなわち、「ディセーブル」信号を３つの前述のＬＤＯの１つに送り、その出力電圧がターゲット電圧の１０％まで降下するのを待つことができる。そのＬＤＯ出力がターゲット電圧の１０％よりも下に降下した後、３チャネルシーケンサは第２の「ディセーブル」信号を他の３ＬＤＯに送り、その出力電圧が降下するのを待つ。そのＬＤＯ出力がターゲット電圧の１０％よりも下に降下した後、３チャネルシーケンサは第３の「ディセーブル」信号を残りのＬＤＯに送り、その出力電圧がターゲット電圧の１０％よりも下に降下するのを待ち、パワーダウンシーケンスを完了する。
【００５５】
本発明の後に説明される実施例において様々なパワーアップシーケンスを確立する様々なシーケンサへの接続は、「一般的パワーアップシーケンスルール（general power-up sequence rule）」に従って成されることが考慮され得る。また、パワーダウンシーケンスを確立する接続は、「一般的パワーダウンシーケンスルール」に従って成されることが考慮され得る。前述シーケンスルールの各々では、複数チャネルシーケンサの特定の単一チャネルシーケンサが「パワーアップ」されるべきであると示される場合、これが意味するところは、レギュレートされた電圧（ＶＯＵＴ１、ＶＯＵＴ２等）を特定の単一チャネルシーケンサのＶＳＥＮＳＥ入力に印加する電圧レギュレータ（例えば、図３Ａ、図４ＡのＬＤＯ＃１、ＬＤＯ＃２）が、実際に「パワーアップ」もしくは「パワーダウン」されることである。パワーアップシーケンスにおける特定の地点に位置される単一チャネルシーケンサは、対応するパワーダウンシーケンスにおいて異なる地点に位置され得る。
【００５６】
上述の「一般的パワーアップシーケンスルール」に従って、パワーアップされるべき第１のレギュレータ出力電圧（例えば、図３Ａ、図４Ａ、図５Ａおよび図８のＶＯＵＴ１、ＶＯＵＴ２、もしくはＶＯＵＴ３）は、「パワーアップ」シーケンス中に第１のシーケンサのＶＳＥＮＳＥ入力に印加され、パワーアップされるべき第２のレギュレータ出力電圧（ＶＯＵＴ１、ＶＯＵＴ２、もしくはＶＯＵＴ３）は、「パワーアップ」シーケンス中に第２のシーケンサのＶＳＥＮＳＥ入力に印加され、そして、パワーアップシーケンスに含まれるべき任意の付加的なシーケンサについても同様に進められる。また、「一般的パワーアップシーケンスルール」に従って、パワーアップシーケンスにおける第１のシーケンサのＰＧ出力は、レギュレートされた電圧をパワーアップシーケンスにおける第２のシーケンサに供給する電圧レギュレータのイネーブル（ＥＮ）入力に接続され、パワーアップシーケンスにおける第２のシーケンサのＰＧ出力はまた、レギュレートされた電圧を第３のシーケンサに供給する電圧レギュレータのＥＮ入力に接続され、そして、パワーアップシーケンスに含まれるべき任意の付加的なシーケンサについても同様に進められる。（パワーアップシーケンスの最後のシーケンサのＰＧ出力は、パワーアップされる電源レールによって供給されているシステムのイネーブル入力に接続され得る。）
【００５７】
前述の「一般的パワーアップシーケンスルール」が本出願で説明される発明のすべての実施例に適用されることに注意されたい。
【００５８】
上述の「一般的パワーダウンシーケンスルール」に従って、イネーブル遅延回路（例えば、後に説明される図３Ａおよび図５Ａのイネーブル遅延回路４５）が、パワーアップシーケンスにおけるある種の「０番目のシーケンサ」として使用され、この場合、上述のパワーアップシーケンスの第１のシーケンサは、パワーダウンシーケンスの第１のシーケンサではない。イネーブル遅延回路４５のＥＮ＿ＰＧ入力は「等価ＥＮ＿ＰＧ入力」であるとみなされ、イネーブル遅延回路４５のＰＧ出力は、「等価ＰＧ出力」であるとみなされる。（本明細書で使用される「ＥＮ＿ＰＧ入力」という用語は、シーケンサもしくはイネーブル遅延回路４５のＥＮ＿ＰＧ入力を指し得、本明細書で使用される「ＰＧ」出力という用語は、シーケンサとイネーブル遅延回路４５とのどちらかのＰＧ出力を指し得る。）
【００５９】
さらに、一般的パワーダウンシーケンスルールに従って、パワーダウンシーケンスにおける第１のシーケンサのＰＤ出力は、シーケンサ（もしくはイネーブル遅延回路４５）のＥＮ＿ＰＧ入力に結合され、シーケンサ（もしくはイネーブル遅延回路４５）のＰＧ出力は、パワーダウンシーケンスにおける第２のシーケンサによって監視される供給電圧を生成する電圧レギュレータ（一般的パワーアップシーケンスルールによって決定される）のイネーブル入力を駆動する。
【００６０】
また、一般的パワーダウンシーケンスルールに従って、パワーダウンシーケンスにおける第１のシーケンサのＰＤ出力は、パワーダウンシーケンスにおける第２のシーケンサのＥＮ入力に接続される。
【００６１】
パワーダウンシーケンスにおける第２のシーケンスのＰＤ出力は、シーケンサ（もしくは遅延回路４５）のＥＮ＿ＰＧ入力に接続され、当該シーケンサのＰＧ出力は、パワーダウンシーケンスにおける第３のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動する。
【００６２】
パワーダウンシーケンスにおける第２のシーケンサのＰＤ出力は、パワーダウンシーケンスにおける第３のシーケンサのＥＮ入力にも接続される。
【００６３】
第４のシーケンサがある場合には、パワーダウンシーケンスにおける第３のシーケンサのＰＤ出力は、シーケンサのＥＮ＿ＰＧ入力に結合され、当該シーケンサのＰＧ出力は、パワーダウンシーケンスにおける第４のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、そして、パワーダウンシーケンスに含まれる任意の付加的なシーケンサについても同様に進められる。すなわち、パワーダウンシーケンスにおける第３のシーケンサのＰＤ出力も、パワーダウンシーケンスにおける第４のＥＮ入力に接続される。
【００６４】
前述のパターンは、パワーダウンシーケンス内にある任意の付加的なシーケンサについて繰り返される。
【００６５】
パワーダウンシーケンスにおける最後のシーケンサのＰＤ出力は、使用されなくてもよい。その結果、一般的パワーダウンシーケンスルールに基いて、パワーアップシーケンスにおける最後のシーケンサのＥＮ＿ＰＧ入力の接続は重要ではなく、ＥＮ＿ＥＸＴに接続され得る。
【００６６】
シーケンシングシステムを完了するために、前述の「一般的パワーアップシーケンスルール」および「一般的パワーダウンシーケンスルール」は、「一般的ミセレイニアスのシーケンスルール(general miscellaneous sequence rule）」によって補足される必要がある。この「一般的ミセレイニアスのシーケンスルール」に従って、パワーダウンシーケンスにおける第１のシーケンサがパワーアップシーケンスにおける第１のシーケンサでもあるか否かに依存して２つの条件的なケースがある。
【００６７】
第１に、パワーアップシーケンスにおける第１のシーケンサがパワーダウンシーケンスにおける第１のシーケンサではない場合、外部イネーブル信号ＥＮ＿ＥＸＴ（後述の図３Ａ、図４Ａ、図５Ａおよび図８参照）が、上述のイネーブル遅延回路のＳＥＴ入力に接続される（例えば、イネーブル遅延回路４５であり、当該遅延回路のＰＧ出力がパワーアップシーケンスの第１の電圧レギュレータのイネーブル入力に接続される）。また、ＥＮ＿ＥＸＴは、シーケンサのＥＮ＿ＰＧ入力に接続され、当該シーケンサのＰＧ出力は、パワーダウンシーケンスの第１のシーケンサによって監視される供給電圧を生成する電圧レギュレータのイネーブル入力を駆動し、ＥＮ＿ＥＸＴはまた、パワーダウンシーケンスの第１のシーケンサのＥＮ入力に接続される。
【００６８】
第２に、パワーアップシーケンスの第１のシーケンサがパワーダウンシーケンスの第１のシーケンサでもある場合、ＥＮ＿ＥＸＴは、パワーアップシーケンスとパワーダウンシーケンスとの双方の第１の電圧レギュレータのイネーブル入力に接続され、かつ、パワーダウンシーケンスの第１のシーケンサのＥＮ入力に接続される。（この場合、後述されるイネーブル遅延回路４６は必要でない。）
【００６９】
前述の一般的パワーダウンシーケンスルールと前述の一般的ミセレイニアスのシーケンスルールは、後述される図３Ａ、図５Ａおよび図８の複数チャネルシーケンサに適用されるが、後述の図４Ａで示される複数チャネルシーケンサ１００‐２には適用されないことに注意すべきである。
【００７０】
図３Ａは、シーケンサ＃１として表される第１のシーケンサ１０‐１と、シーケンサ＃２として表される第２のシーケンサ１０‐２と、シーケンサ＃３として表される第３のシーケンサ１０‐３とを含む３チャネルシーケンサ１００‐１を示し、各シーケンサは図２で示されたシーケンサ１０と同一であり得る。３チャネルシーケンサ１００‐１は、図３Ａで示されるＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３の波形の簡略表現によって例示されるパワーアップ／パワーダウンシーケンスを提供する。ＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３のパワーアップシーケンスはその順番で発生し、パワーダウンシーケンスは、ＶＯＵＴ３、ＶＯＵＴ２、ＶＯＵＴ１の順で発生する。他のパワーアップ／パワーダウンシーケンスもまた、図４Ａ、図５Ａおよび図８にそれぞれ示される簡略波形に対応して後述される。シーケンサ＃１のＰＧおよびＰＤ出力は、ＰＧ１およびＰＤ１としてそれぞれ参照される。同様に、シーケンサ＃２のＰＧおよびＰＤ出力によって生成される信号は、ＰＧ２およびＰＤ２としてそれぞれ参照され、シーケンサ＃３のＰＧおよびＰＤ出力によって生成される信号は、ＰＧ３およびＰＤ３としてそれぞれ参照される。
【００７１】
シーケンサ＃１のＶＳＥＮＳＥ入力は、ＬＤＯ＃１と表される第１の電圧レギュレータ５１‐１のＶＯＵＴ端子上に生成されるレギュレートされた出力電圧ＶＯＵＴ１を受け取るようにコンダクタ５２‐１によって接続される。比較的大きな容量Ｃ１が、ＶＯＵＴ１と、グランドもしくはＶＥＥとの間に接続される。シーケンサ＃１のパワーグッド出力ＰＧである出力ＰＧ１は、コンダクタ４３‐１に接続され、コンダクタ４３‐１は、プルアップ抵抗によってＶＣＣに結合される。シーケンサ＃１のＰＤ出力はコンダクタ２７‐１に接続され、コンダクタ２７‐１は、別のプルアップ抵抗によってＶＣＣに結合される。ＰＧ１はまた、イネーブル信号ＥＮ２をＬＤＯ＃２のイネーブル入力ＥＮに提供するようにコンダクタ４３‐１によって接続される。
【００７２】
ＬＤＯ＃１のイネーブルＥＮ入力は、コンダクタ４６によってイネーブル遅延回路４５のＰＧ出力に接続される。その詳細は後述の図６で示される。イネーブル遅延回路４５のＳＥＴ入力は、外部イネーブル信号ＥＮ＿ＥＸＴを受け取るように接続される。イネーブル遅延回路４５は、図６で示される構造を有することができ、かつ図７で示される方法でシーケンサ＃２に統合され得ることに注意すべきである。
【００７３】
シーケンサ＃２のＶＳＥＮＳＥ入力は、ＬＤＯ＃２と表される第２の電圧レギュレータ５１‐２のＶＯＵＴ端子上に発生されるレギュレートされた出力電圧ＶＯＵＴ２を受け取るようにコンダクタ５２‐２によって接続される。比較的大きな容量Ｃ２が、ＶＯＵＴ２と、グランドもしくはＶＥＥとの間に接続される。シーケンサ＃２のＰＧ出力であるＰＧ２は、コンダクタ４３‐２に接続され、コンダクタ４３‐２はまたプルアップ抵抗によってＶＣＣに接続される。ＰＧ２はまた、イネーブル信号ＥＮ３をＬＤＯ＃３のイネーブル入力ＥＮに提供するようにコンダクタ４３‐２によって接続される。シーケンサ＃２のＰＤ出力のＰＤ２はコンダクタ２７‐２に接続され、コンダクタ２７‐２は、別のプルアップ抵抗によってＶＣＣに結合される。シーケンサ＃２のＰＤ２出力はまた、イネーブル遅延回路４５のＥＮ＿ＰＧ入力と、シーケンサ＃１のＥＮ入力とにコンダクタ２７‐２によって接続される。
【００７４】
同様に、シーケンサ＃３のＶＳＥＮＳＥ入力は、ＬＤＯ＃３と表される第３の電圧レギュレータ５１‐３のＶＯＵＴ端子上に生成されるレギュレートされた出力電圧ＶＯＵＴ３を受け取るようにコンダクタ５２‐３によって接続される。比較的大きな容量Ｃ３が、ＶＯＵＴ３と、グランドもしくはＶＥＥとの間に接続される。シーケンサ＃３のＰＧ３出力は、コンダクタ４３‐３上に生成され、コンダクタ４３‐３は、プルアップ抵抗によってＶＣＣに接続される。コンダクタ２７‐３はまた、シーケンサ＃２のＥＮ入力と、シーケンサ＃１のＥＮ＿ＰＧ入力とに接続される。シーケンサ＃３のＥＮ入力は、外部イネーブル信号ＥＮ＿ＥＸＴを受け取るように接続される。シーケンサ＃２のＥＮ＿ＰＧ入力は、外部イネーブル信号ＥＮ＿ＥＸＴを受け取るように接続される。また、シーケンサ＃３のＥＮ＿ＰＧ入力はＥＮ＿ＥＸＴに接続され得る。
【００７５】
図３Ｂは、図３Ａの３チャネル供給電圧シーケンサ１００‐１のパワーアップ／パワーダウンシーケンスの波形を表し、シーケンサは、図３Ａで示されるＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３の波形によって定義される上述のシーケンシングのために構成される。
【００７６】
図３Ｂでは、ＥＮ＿ＥＸＴの立ち上がりエッジは、矢印６０で示されるようにＥＮ１の立ち上がりエッジを発生させ、これによりＬＤＯ＃１はイネーブルあるいは活性化される。これは、矢印６１で示されるようにＶＯＵＴ１の立ち上がりエッジを発生させる。ＶＯＵＴ１の立ち上がりエッジがその１０％の閾値電圧Ｖ１０％（ＶＯＵＴ１の立ち上がりエッジ上の下側の水平スラッシュ記号で示される）を超えるとき、矢印６２で示されるように、図３のシーケンサ＃１の低閾値コンパレータ７（図２）にＰＤ１をハイにさせる。（ＶＯＵＴ１が抵抗Ｒ４およびＲ３によって分割されたＶ２の値を超えると、コンパレータ７の出力をハイにさせ、そのハイレベルはＯＲゲート３０と遅延回路２３とを通過し、インバータ４によって反転され、トランジスタＭ４１をオフにし、外部プルアップ装置にＰＤ１の立ち上がりエッジを生成させる。）ＶＯＵＴ１が９０％閾値電圧Ｖ９０％を超えるとき（ＶＯＵＴ１の立ち上がりエッジ上の上側の水平スラッシュ記号によって示される）、シーケンサ＃１の立ち上がりエッジのみの遅延回路２２（図２）によって定義される適切な遅延の発生の後、矢印６３で示されるように、シーケンサ＃１のコンパレータ１１（図２）にＰＧ１をハイにさせる。（抵抗Ｒ１およびＲ０によってスケールダウンされたＶＯＵＴ１の値が、コンパレータ１１の（−）入力の基準電圧Ｖ２の値を超える。コンパレータ１１のハイ出力は、ＯＲゲート３９とＡＮＤゲート２４と遅延回路２２とを通過し、インバータ２によって反転され、それによってトランジスタＭ４０をオフにし、外部プルアップ装置にＰＧ１の立ち上がりエッジを生じさせる。）
【００７７】
ＰＧ１の立ち上がりエッジは、その後、ＬＤＯ＃２をイネーブルし、矢印６４で示されるように、ＶＯＵＴ２に立ち上がりを開始させる。ＶＯＵＴ２がＶ１０％閾値レベルに達するとき、シーケンサ＃２のコンパレータ７は、矢印６５で示されるように、ＰＤ２の立ち上がりエッジを引き起こす。ＶＯＵＴ２がＶ９０％閾値レベルに達するとき、シーケンサ＃２のコンパレータ１１は、シーケンサ＃２のトランジスタＭ４０をオフにさせ、それによって、シーケンサ＃２の立ち上がりエッジのみの遅延回路２２によって引き起こされた遅延の後、矢印６６で示されるように、外部プルアップ装置（図示せず）がＰＧ２の立ち上がりエッジを生成する。
【００７８】
ＰＧ２の立ち上がりエッジは、その後ＬＤＯ＃３をイネーブルし、矢印６７で示されるように、ＶＯＵＴ３に立ち上がりを開始させる。ＶＯＵＴ３がＶ１０％レベルに達するとき、矢印６８で示されるように、シーケンサ＃３のコンパレータ７はＰＤ３の立ち上がりエッジを引き起こす。ＶＯＵＴ３がＶ９０％レベルに達するとき、シーケンサ＃３の高閾値コンパレータ１１はそのトランジスタＭ４０をオフにさせ、それによって、シーケンサ＃３の立ち上がりエッジのみの遅延回路２２によって引き起こされた遅延の後、矢印６９で示されるように、ＰＧ３の立ち上がりエッジを生成する。これは、図３Ａで示される３チャネルシーケンサ回路１００‐１のためのＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３のパワーアップシーケンスを完了する。
【００７９】
図３Ｂの波形によって表されるパワーダウンシーケンスでは、ＥＮ＿ＥＸＴの立ち下りエッジがシーケンサ＃２の「イネーブルＰＧ」入力ＥＮ＿ＰＧに現時点で接続され、矢印７０で示されるように、これは直ちにＰＧ２の立ち下りエッジを生じさせて、イナクティブローレベルを生成する。これは、ローに向かうＥＮ＿ＥＸＴが、シーケンサ＃２のＡＮＤゲート２４の出力をローに向かわせて、インバータ２の出力をハイに向かわせ、トランジスタＭ４０をオンし、それによって、ＰＧ２の立ち下りエッジを生成するからである。ＰＧ２の立ち下がりエッジは、図３ＡのＬＤＯ＃３のイネーブル入力に直接結合され、レギュレータＬＤＯ＃３をディセーブルさせる。それは、矢印７０によっても示されるように、ＰＧ３の立ち下がりエッジを発生させる。矢印７１で示されるように、これはＶＯＵＴ３の立ち下りエッジを開始させる。
【００８０】
シーケンサ＃３のＥＮ＿ＰＧ入力とおよびＥＮ入力が、ＥＮ＿ＥＸＴに直接に接続されるので、シーケンサ＃３の前述のプルダウン回路（トランジスタＭ３と抵抗Ｒ２（図２）とを含む）は、ＶＯＵＴ３のランプダウンを加速させるよう動作することに留意すべきである。ＶＯＵＴ３がＶ９０％レベルに幾分減少するとき、シーケンサ＃３の高閾値コンパレータ１１の出力をローに向かわせ、その結果、ＯＲゲート３９とＡＮＤゲート２４でローレベルとなり、それ故、インバータ２の出力がハイレベルとなり、トランジスタＭ４０をオンさせる。矢印７３で示されるように、ＶＯＵＴ３がＶ１０％レベルにまで降下したとき、低閾値コンパレータ７は状態を変化させ、遅延回路２３によって引き起こされる遅延の後、ＰＤ３の立ち下りエッジを発生させる。
【００８１】
シーケンサ＃３のＰＤ３出力が、シーケンサ＃１のＥＮ＿ＰＧ入力に直接接続されることに注意すべきである。これは、矢印７４で示されるようにシーケンサ＃１のＰＧ１出力を降下させる。それはＬＤＯ＃２をディセーブルし、これにより矢印７５で示されるようにＶＯＵＴ２を降下させる。
【００８２】
前述のように、典型的に、全体のパワーアップシーケンスが一旦完了すると、全体のシステム動作を開始することを必要とするプロセッサ等（図示せず）がある。パワーダウンシーケンスが開始された時をプロセッサに知らせるために、そのようなプロセッサは典型的に、図３Ａの例におけるシーケンサ＃３からＰＧ出力ＰＧ３を受け取る。これが、ＥＮ＿ＥＸＴがシーケンサ＃３のＥＮ＿ＰＧ入力に接続されるひとつの理由である。
【００８３】
図３ＢにおけるＶＯＵＴ２がＶ１０％レベルまで降下したとき、遅延回路２３によって引き起こされた遅延の後、シーケンサ＃２の低閾値コンパレータ７がトランジスタＭ４１をオンさせる。これは、矢印７６で示されるように、ＰＤ２の立ち下がりエッジを発生させる。
【００８４】
ＰＤ２がイネーブル遅延回路４５のＥＮ＿ＰＧ入力に接続されるので、ＰＤ２の立ち下がりエッジは、図３Ｂの矢印７７で示されるように、ＥＮ１の立ち下がりエッジ（図３Ａ）を生成する。ＥＮ１の立ち下がりエッジは、その後レギュレータＬＤＯ＃１をディセーブルし、それによって、矢印７８で示されるように、ＶＯＵＴ１の立ち下がりエッジを発生させる。ＶＯＵＴ１がＶ１０％レベルに達するとき、シーケンサ＃１の低閾値コンパレータ７は、遅延回路２３によって引き起こされた遅延の後トランジスタ４１をオンさせ、それによって矢印７９で示されるようにＰＤ１の立ち下がりエッジを発生させる。これは、図３Ａで示されるシステムのＶＯＵＴ３、ＶＯＵＴ２、ＶＯＵＴ１のパワーダウンシーケンスを終了させる。
【００８５】
ＬＤＯ＃１がパワーダウンシーケンスの終了時にイネーブルのままである必要があり、かつそれがイネーブル遅延回路４５により達成されることに注意すべきである。ＬＤＯ＃３がパワーダウンシーケンスでオフされるまでＬＤＯ＃２はイネーブルされる必要があり、かつそれもまた、パワーダウンシーケンスの最終段階でＬＤＯ＃１をアクティブに保つように、イネーブル遅延回路４５によって達成される。
【００８６】
図４Ａは、図４Ａで示される簡略化されたＶＯＵＴ１、ＶＯＵＴ２およびＶＯＵＴ３の波形によって示される、パワーアップ／パワーダウンシーケンスを提供する３チャネルシーケンサ１００‐２を示す。ＶＯＵＴ１、ＶＯＵＴ２およびＶＯＵＴ３のパワーアップシーケンスはその順番で発生し、その後、パワーダウンシーケンスがパワーアップシーケンスと同じＶＯＵＴ１、ＶＯＵＴ２およびＶＯＵＴ３の順番で発生する。
【００８７】
図３Ａのシーケンサ１００‐１と同様に、図４Ａのシーケンサ１００‐２は、シーケンサ＃１と表された第１のシーケンサ１０‐１と、シーケンサ＃２と表された第２のシーケンサ１０‐２と、シーケンサ＃３と表された第３のシーケンサ１０‐３とを含み、当該シーケンサの各々は、図２で示されたシーケンサ１０と同様であり得る。３チャネルシーケンサ１００‐２では、ＬＤＯ＃１のＥＮ入力は、外部イネーブル信号ＥＮ＿ＥＸＴを受け取り、外部イネーブル信号ＥＮ＿ＥＸＴは、シーケンサ＃１のＥＮ入力とシーケンサ＃３のＥＮ＿ＰＧ入力とに印加される。ＬＤＯ＃１の出力ＶＯＵＴ１は、シーケンサ＃１のＶＳＥＮＳＥ入力に接続される。シーケンサ＃１のＥＮ＿ＰＧ入力はＶＣＣに接続される。シーケンサ＃１のＰＧおよびＰＤ出力は、ワイヤードＯＲ接続され、かつＬＤＯ＃２のＥＮ入力とシーケンサ＃２のＥＮ入力とに接続され、さらに抵抗によってＶＣＣにも結合される。同様に、シーケンサ＃２のＰＧおよびＰＤ出力は、ワイヤードＯＲ接続され、かつＬＤＯ＃３のＥＮ入力とシーケンサ＃３のＥＮ入力とに接続され、さらに抵抗によってＶＣＣにも結合される。シーケンサ＃３のＰＧおよびＰＤ出力は、ワイヤードＯＲ接続され、抵抗によってＶＣＣに結合される。
【００８８】
図４Ｂを参照すると、図４Ｂにおいて３チャネルシーケンサ１００‐２のためのパワーダウンシーケンスＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３は、図３のシーケンサ１００‐１の前述のパワーダウンシーケンスと本質的に同一であるが、図４Ｂでは、図３Ｂにおいて矢印６２、６５および６８で示されるステップが省略される。これは図４Ａにおいて、各種のＰＧおよびＰＤ出力が共にワイヤードＯＲ接続されるためである。しかしながら、図４Ａの３チャネルシーケンサのためのパワーダウンシーケンスＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３は、図３Ａにおけるシーケンサ１００‐１のためのものとは実質的に異なる。
【００８９】
なお図４Ｂを参照すると、パワーダウンシーケンスの間ＥＮ＿ＥＸＴの立ち下がりエッジがレギュレータＬＤＯ＃１をディセーブルし、それゆえ、矢印８０で示されるようにＶＯＵＴ１の立ち下がりエッジを発生させ、またシーケンサ＃１をパワーダウンモードに設定する。シーケンサ＃１は、パワーダウン状態におけるＶＯＵＴ１のＶ９０％レベルを監視せず、ＶＯＵＴ１のＶ１０％のみを監視する。ＶＯＵＴ１がＶ１０％まで下降するとき、立ち下がりエッジのみの遅延回路２３によって引き起こされた遅延の後、矢印８１で示されるように、シーケンサ＃１のＰＤ１の立ち下がりエッジを発生させる。
【００９０】
ＰＧ１の立ち下がりエッジは、レギュレータＬＤＯ＃２をディセーブルし、矢印８２で示されるように、ＶＯＵＴ２の立ち下がりエッジを発生させる。ＶＯＵＴ２がＶ１０％レベルまで下降するとき、立ち下がりエッジのみの遅延回路２３（図２）によって引き起こされた遅延の後、矢印８３で示されるように、シーケンス＃２のＰＧ２の立ち下がりエッジを発生させる。同様に、ＰＧ２の立ち下がりエッジは、レギュレータＬＤＯ＃３をディセーブルし、矢印８４で示されるように、ＶＯＵＴ３の立ち下がりエッジを発生させる。ＶＯＵＴ３がＶ１０％まで下降するとき、矢印８５で示されるように、遅延回路２３によって引き起こされた遅延の後、シーケンサ＃３のＰＧ３の立ち下りエッジを発生させる。これは、図４Ａのシーケンサ１００‐２のためのパワーダウンシーケンスＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３を完了する。シーケンサ１００‐２（図４Ａおよび図４Ｂを参照して説明される）は、パワーアップシーケンスにおける第１のシーケンサがパワーダウンシーケンスにおける第１のシーケンサでもある場合、前述の一般的パワーダウンシーケンスルールおよび一般的ミセレイニアスのシーケンスルールの例外を表すことに注意すべきである。また、パワーアップシーケンスにおける第１のシーケンサがパワーダウンシーケンスにおける第１のシーケンサでもあり、前述の一般的パワーダウンシーケンスルールおよび一般的ミセレイニアスのシーケンスルールに従って構成された場合、後述の図８が異なるシーケンサを表すことに注意すべきである。
【００９１】
図５Ａは、図５Ａにおいて示されるＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３の波形の簡略表現により表されたパワーアップ／パワーダウンシーケンスを提供する３チャネルシーケンサ１００‐３を示す。すなわち、図５Ａのシーケンサ１００‐３には、ＶＯＵＴ１、ＶＯＵＴ２、およびＶＯＵＴ３のパワーアップシーケンスがその順番で発生し、かつパワーダウンシーケンスがＶＯＵＴ２、ＶＯＵＴ１、およびＶＯＵＴ３の順番で発生する。（典型的に、図３Ａ、図４Ａおよび図５ＡのＰＧ３は、パワーダウンシーケンスが完了することをマイクロプロセッサもしくはコントローラに連絡するように結合される。）
【００９２】
図３Ａのシーケンサ１００‐１と同様に、図５Ａのシーケンサ１００‐３は、シーケンサ＃１と表される第１のシーケンサ１０‐１と、シーケンサ＃２と表される第２のシーケンサ１０‐２と、シーケンサ＃３と表される第３のシーケンサ１０‐３とを含み、当該シーケンサの各々は、図２のシーケンサ１０と同一であり得る。ＬＤＯ＃１は、図３Ａと同じようにシーケンサ＃１とイネーブル遅延回路４５とに接続される。ＬＤＯ＃２は、図３Ａと同じようにシーケンサ＃２とシーケンサ＃１とに接続され、ＬＤＯ＃３は、図３Ａと同じようにシーケンサ＃３とシーケンサ＃２とに接続される。外部イネーブル信号ＥＮ＿ＥＸＴは、３チャネルシーケンサ１００‐３のシーケンサ＃１のＥＮ＿ＰＧ入力と、シーケンサ＃２のＥＮ入力と、図３Ａのシーケンサ＃３のＥＮ＿ＰＧ入力とに接続される。また、図５Ａのシーケンサ＃１によって生成される出力信号ＰＤ１は、シーケンサ＃２のＥＮ＿ＰＧ入力とシーケンサ＃３のＥＮ入力とに接続される。
【００９３】
図５Ｂを参照すると、３チャネルシーケンサ１００‐３のパワーダウンシーケンスＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３は、図３Ａのシーケンサ１００‐１の前述のパワーダウンシーケンスと本質的に同一である。しかしながら、図５Ａの３チャネルシーケンサ１００‐３のためのパワーダウンシーケンスＶＯＵＴ２、ＶＯＵＴ１、ＶＯＵＴ３は、図３Ａのシーケンサ１００‐１のものとは本質的に異なる。
【００９４】
具体的には、３チャネルシーケンサ１００‐３のためのＶＯＵＴ２、ＶＯＵＴ１およびＶＯＵＴ３のパワーダウンシーケンスを開始するために、ＥＮ＿ＥＸＴの立ち下がりエッジは、シーケンサ＃１および＃３のＥＮ＿ＰＧ入力に直接接続され、かつシーケンサ＃２のＥＮ入力にも接続される。イネーブル遅延回路４５は、このパワーダウンシーケンスの間一定の状態を維持するよう動作する。シーケンサ＃１は、そのＥＮ＿ＰＧ入力上でＥＮ＿ＥＸＴを受け取り、シーケンサ＃２は、そのＥＮ入力上でＥＮ＿ＥＸＴを受け取り、かつシーケンサ＃３は、そのＥＮ＿ＰＧ入力上でＥＮ＿ＥＸＴを受け取る。パワーアップシーケンスの終了時、シーケンサ＃３のＰＧ３は、パワーアップシーケンスが完了した時をプロセッサに通知するよう外部プロセッサ等（図示せず）に結合され得、それゆえＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３によって電源供給されるユーザシステムの動作の再開が安全となる。
【００９５】
パワーダウンシーケンスのために、最初のステップはＬＤＯ＃２をオフにする。すなわち、低い値のＥＮ＿ＥＸＴをシーケンサ＃１のＥＮ＿ＰＧ入力に送り、シーケンサ＃１に低い値のＰＧ１を生成させる必要がある。これは、ＬＤＯ＃２をディセーブルし、ＶＯＵＴ２をランプダウンさせる。シーケンサ＃２は、そのＥＮ入力でＥＮ＿ＥＸＴを受け取り、ＶＯＵＴ２がＶ１０％レベルより下に降下する前にパワーダウンモードになり、それゆえＰＤ２の立ち下がりエッジを発生させて、イネーブル遅延回路４５のＥＮ＿ＰＧ入力とシーケンサ＃１のＥＮ入力との双方とにフィードバックされる。ＰＤ２の立ち下がりエッジはそれゆえ、シーケンサ＃１をパワーダウンモードに設定し、かつイネーブル遅延回路４５にＬＤＯ＃１をディセーブルさせる。ＬＤＯ＃１をディセーブルすることは、ＶＯＵＴ１をダンプダウンさせる。シーケンサ＃１は、Ｖ１０％レベルのＶＯＵＴ１を監視し、ＶＯＵＴ１がＶ１０％レベルｍで降下するときＰＤ１の立ち下がりエッジを生成する。これは、ＰＤ２にＬＤＯ＃３をディセーブルさせる。シーケンサ＃２のＥＮ＿ＰＧ入力に印加されるＰＤ１の立ち下がりエッジは、ＰＤ２の立ち下がりエッジを発生させて、それゆえＬＤＯ＃３がディセーブルされる。これは、ＶＯＵＴ３をランプダウンさせる。シーケンサ＃３のＥＮ入力上のＰＤ１の立ち下がりエッジは、ＶＯＵＴ３がランプダウンする一方でシーケンサ＃３をパワーダウンモードにさせる。ＶＯＵＴ３がＶ１０％レベルより下に降下するとき、ＰＤ３の立ち下りエッジを発生させ、パワーダウンシーケンスの説明を完了する。
【００９６】
３チャネルシーケンサ１００‐３の前述のパワーダウン動作は、図５Ｂで説明されており、そこでは、シーケンサ＃１のＥＮ＿ＰＧ入力に印加されるＥＮ＿ＥＸＴの立ち下がりエッジは、矢印９０で示されるように直ちにＰＧ１の負のエッジを発生させる。これはレギュレータＬＤＯ＃２をディセーブルし、今度は、矢印９１で示されるようにＶＯＵＴ２のランプダウンを開始させる。その後、ＶＯＵＴ２がＶ１０％レベルに到達するとき、矢印９２で示されるようにＰＤ２の立ち下がりエッジを発生させる。
【００９７】
ＰＤ２の立ち下がりエッジは、矢印９３で示されるように、イネーブル遅延回路４５にＥＮ１の立下りエッジを発生させる。ＥＮ１の立ち下がりエッジは、レギュレータＬＤＯ＃１をディセーブルし、それによって、矢印９４で示されるように、ＶＯＵＴ１の降下する傾斜のエッジを発生させる。Ｖ１０％レベルのＶＯＵＴ１に到達するとき、低閾値コンパレータ７は、立下りエッジのみの遅延回路２３（図２）により引き起こされた遅延の後、矢印９５で示されるように、かつ図３Ａを参照して前述したように、ＰＤ１の立下りエッジを発生させる。シーケンサ＃２のＥＮ＿ＰＧ入力に印加されるＰＤ１の立ち下がりエッジは、矢印９６で示されるようにＰＤ２の立ち下がりエッジを発生させる。ＰＤ２の立ち下がりエッジは、ＬＤＯ＃３をディセーブルし、これにより、矢印９７で示されるようにＶＯＵＴ３の立ち下がりエッジを発生させる。ＶＯＵＴ３の立ち下がりエッジがＶ１０％レベルに到達すると、遅延回路２２によって引き起こされた遅延の後、低閾値コンパレータ１１にトランジスタＭ４０をオフさせる。これは、矢印９８で示されるように、ＰＤ３の立下りエッジを発生させる生成する。これは、図５Ａで示される３チャネルシーケンサ１００‐３のパワーダウンシーケンスＶＯＵＴ２、ＶＯＵＴ１、ＶＯＵＴ３を完了する。
【００９８】
パワーダウンシーケンスにおける最後のシーケンサのＰＧ（前述の例のＰＧ３）は重要ではなく、システムイネーブル入力に、あるいはプロセッサの入力に結合され得る。しかしながら、ＥＮ＿ＥＸＴに接続されたパワーダウンシーケンスの最後のシーケンサのＥＮ＿ＰＧを有するのが典型的に好ましい。
【００９９】
図２の単一チャネル１０のＥＮがハイレベルにある場合、すなわち通常動作の間は、ＰＤはハイであり、低い値のＥＮが印加されるまで、ＯＲゲート３０は、ＰＤを「マスク」あるいは「ディセーブル」する。アプリケーション回路（図示せず）がＶＳＥＮＳＥをパワーダウンさせたい場合、低い値のＥＮを発生させ、かつＯＲゲート３０はバッファとして（すなわち、負の論理のためのＡＮＤゲートとして）機能する。図４Ａの複数チャネルシーケンサ１００‐２のインバータ５０およびＡＮＤゲート２９と、図５Ａの複数チャネルシーケンサ１００‐３とは、ＥＮがローである間、ＰＧ信号をアクティブに保つよう動作する。
【０１００】
それぞれ、図３Ａ、図５Ａおよび図８の３チャネルシーケンサ１００‐１、１００‐３、および１００‐４に示す接続は、異なった、幾分「ランダム」なパワーアップおよびパワーダウンシーケンスを生成する供給電圧シーケンサを提供する一般的なアプローチの例であるが、当該シーケンサは図示される３チャネルシーケンサに限定されない。より複雑なパワーアップおよびパワーダウンシーケンスが、供給電圧レールもしくはチャネル、すなわち供給電圧レギュレータの数を増加することにより達成され得る。様々な３チャネル供給電圧シーケンサ間の適切な接続が、複数の供給電圧レールもしくはチャネルをパワーダウンするその他の様々な所望のシーケンスを提供するよう成され得る。
【０１０１】
図６は、前述のイネーブル遅延回路４５の実装を示し、イネーブル遅延回路４５は、２つの交差結合のＮＡＮＤゲート５６および５８と、ＯＲゲート５５と、インバータ５７とを含む。ＮＡＮＤゲート５８の１つの入力は、インバータ５７の出力に接続される。ＮＡＮＤゲート５６の１つの入力はＯＲゲート５５の出力に接続される。ＮＡＮＤゲート５６のもう１つの入力はＮＡＮＤゲート５８の出力に接続され、ＮＡＮＤゲート５８上で信号ＰＧが生成される。イネーブル遅延回路４５の第１の入力はＳＥＴと表示され、ＯＲゲート５５の１つの入力とインバータ５７の入力とに接続される。イネーブル遅延回路４５の第２の入力は、ＥＮ＿ＰＧと表されるアクティブ・ロー論理入力信号であり、ＯＲゲート５５のもう一方の入力に接続される。交差結合のＮＡＮＤゲート５６および５８は基本ラッチ回路を形成し、その基本ラッチ回路は、３Ａおよび図５Ａの例では、イネーブル遅延回路４５のＳＥＴ入力に印加されるＥＮ＿ＥＸＴのハイレベルに応じて設定される。基本ラッチ回路は、イネーブル遅延回路４５のＥＮ＿ＰＧ入力に印加される複数チャネルシーケンサ内の単一チャネルシーケンサ１０の、ＳＥＴ入力上のローレベルのＥＮ＿ＥＸＴとＰＤ出力のローレベルとの双方に反応してリセットされる。
【０１０２】
図７は、図６のイネーブル遅延回路４５が、図２の単一チャネルシーケンサ１０と同一の集積回路チップにどのように統合され得るかを表す。図６で示されるイネーブル遅延回路４５は、単一チャネルシーケンサ１０に簡単に含まれ、シーケンサ１０は、イネーブル遅延回路４５のＰＧ出力がＬＤＯイネーブル信号に印加されることによって追加の出力端子を有する。外部信号ＥＮ＿ＥＸＴは、イネーブル遅延回路４５のＳＥＴ入力に結合される。イネーブル遅延回路４５のＥＮ＿ＰＧ入力は、図示されるように、単一チャネルシーケンサ１０のＰＤ出力に内部で接続される。
【０１０３】
図８は、本図で示される簡略化したＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の波形によって説明されるパワーアップ／パワーダウンシーケンスを提供する別の３チャネルシーケンサ１００−４を示す。図４Ａにあるように、ＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３のパワーアップシーケンスがその順番で発生し、その後、パワーアップシーケンスにおけるのと同じＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３の順番でパワーダウンシーケンスが発生する。シーケンサ１００‐４は、シーケンサ＃１と表される第１のシーケンサ１０‐１と、シーケンサ＃２と表される第２のシーケンサ１０‐２と、シーケンサ＃３と表される第３のシーケンサ１０‐３とを含み、当該シーケンサの各々が、図２で示されるシーケンサ１０と同じであり得る。ＬＤＯ＃１のＥＮ入力は、外部信号ＥＮ＿ＥＸＴを受け取り、外部信号ＥＮ＿ＥＸＴは、シーケンサ＃１のＥＮ入力にも印加される。ＬＤＯ＃１の出力ＶＯＵＴ１は、シーケンサ＃１のＶＳＥＮＳＥ入力に接続される。シーケンサ＃１のＰＧおよびＰＤ出力は、図４Ａのように、互いに接続あるいはワイヤードＯＲ接続されず、同じことがシーケンサ＃２およびシーケンサ＃３にも当てはまる。シーケンサ＃１、＃２、および＃３のＰＧおよびＰＤ出力のそれぞれは、対応する抵抗によってＶＣＣに接続される。シーケンサ＃１のＥＮ＿ＰＧ出力はＰＤ１に接続され、また抵抗によってＶＣＣに接続される。同様に、シーケンサ＃２のＥＮ＿ＰＧ入力はＰＤ２に接続される。シーケンサ＃３のＥＮ＿ＰＧ入力はＥＮ＿ＥＸＴに接続される。シーケンサ＃１のＥＮ＿ＰＧ入力はまた、シーケンサ＃２のＥＮ入力に接続される。同様に、シーケンサ＃２のＥＮ＿ＰＧ入力はまた、シーケンサ＃３のＥＮ入力に接続される。
【０１０４】
図８の複数チャネルシーケンサ１００‐４は、上述の一般的パワーアップシーケンスルールと一般的パワーダウンシーケンスルールとに従って構成され得る。図４Ａの複数チャネルシーケンサ１００‐２のように、イネーブル遅延回路は使用されない。ＥＮ＿ＥＸＴは、レギュレータ＃１のイネーブル入力に直接接続され、また、第１のシーケンサ＃１のＥＮ入力にも接続される。
【０１０５】
説明された実施例は、複数の供給電圧レールのための様々な所望のパワーアップシーケンスと様々な所望のパワーダウンシーケンスとを有する複数チャネルシーケンサを提供し、かつ、供給電圧レールの予め決められた上側および下側の閾値レベルの発生を監視することを提供するように他の同様の単一チャネルシーケンサと相互接続され得る、安価でシンプルな単一チャネルシーケンサを提供する。説明された実施例は、必要以上の電圧レールを監視することが可能な複雑なディジタル複数チャネルシーケンサを使用する費用を回避する。別の利点は、周囲の電子ノイズによってスイッチされるステートマシン内部のレジスタによって引き起こされる問題を回避することである。説明された実施例は、大きな周囲のノイズ信号の存在にも関わらず、前の状態に戻り得る。なぜならば、イネーブル遅延回路４５を除き論理状態が記憶されず、かつ、イネーブル遅延回路の故障が、シーケンサシステムを誤作動させ続けるのではなく停止させるからである。
【０１０６】
様々な変更が当然に成し得る。例えば、単一レールおよびいくつかの３レールの実施例が説明されたが、本発明は、これらの実施例に限定されない。ＥＮなどの様々な信号の論理極性は、説明された実施例と反対の極性であることができる。コンパレータ７および１１のＶＳＥＮＳＥ入力は、内部に集積された異なるフィードバック抵抗を使用することによって共有され得る。コンパレータ出力の極性は、コンパレータ出力と出力トランジスタＭ４０およびＭ４１との間に結合された論理回路に依存して、反転させることができる。様々なＡＮＤゲート、ＮＡＮＤゲート、およびＯＲゲートが本出願で開示されたが、定義の目的で、本出願で使用された「ＯＲゲート」という用語はＯＲゲートとＮＯＲゲートとのどちらも包含することを意図し、本出願で使用された「ＡＮＤゲート」という用語は、ＡＮＤゲートとＮＡＮＤゲートとのどちらも包含することを意図されることが理解されるべきである。
【０１０７】
本開示に関する当業者は、請求される発明の範囲を逸脱することなく、説明された実施例に多くの他の変更が成され、かつ多くの他の実施例が実施され得ることを理解する。  
【図６】
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【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図７】
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【図８】
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