(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に互いに離間して設けられた第１導電型の第１のソース領域および第１のドレイン領域と、
前記半導体層のうち前記第１のソース領域に接して、前記第１のソース領域および前記第１のドレイン領域よりも低濃度で形成された第１導電型の第１のソースオフセット領域と、
前記半導体層のうち前記第１のドレイン領域に接して、前記第１のソースオフセット領域から離間して配置され、前記第１のソース領域および前記第１のドレイン領域よりも低濃度で形成された第１導電型の第１のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記第１のソースオフセット領域および前記第１のドレインオフセット領域の間に設けられ、平面視で前記第１のソースオフセット領域から前記第１のドレインオフセット領域に向かうソースドレイン方向に設けられた溝部と、
前記溝部の側面および底面を覆う第１のゲート絶縁膜と、
少なくとも前記溝部内に設けられ、前記第１のゲート絶縁膜に接する第１のゲート電極と、
を備え、
前記第１のゲート電極に接し、平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれて配置されるとともに、平面視で前記溝部内に設けられたコンタクトと、
を備え、
前記第１のゲート電極のうち断面視で前記溝部の上端側に凹部が形成されており、
前記コンタクトの中心は、前記第１のゲート電極の前記凹部からずれて形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のソース領域、前記第１のドレイン領域、前記第１のソースオフセット領域、前記第１のドレインオフセット領域、および前記溝部に設けられた前記第１のゲート絶縁膜並びに前記第１のゲート電極を備える第１トランジスタと、
前記半導体層に互に離間して設けられた第１導電型または第２導電型の第２のソース領域および第２のドレイン領域と、
前記第２のソース領域および前記第２のドレイン領域に挟まれた位置の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
を備える第２トランジスタと、
を備え、
前記第２トランジスタは、前記第１トランジスタと同一の前記半導体層に設けられ、平面視で前記第１トランジスタと異なる位置に設けられており、
前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記溝部と同じ深さで形成された素子分離用溝部と、
前記素子分離用溝部の側面および底面を覆い、前記第１のゲート絶縁膜と同一の材料により形成されたトレンチ絶縁膜と、
平面視で前記素子分離用溝部内のみに設けられ、前記トレンチ絶縁膜に接し、前記第１のゲート電極と同一の導電性材料により形成されたトレンチ埋め込み膜と、
をさらに備える半導体装置。
【請求項３】
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備え、
前記ゲート電極のうち断面視で前記溝部の上端側に凹部が形成されており、
前記コンタクト形成工程において、前記コンタクトの中心を、前記ゲート電極の前記凹部からずらして形成する半導体装置の製造方法。
【請求項４】
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備え、
前記溝部形成工程よりも前に、前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間の位置にフィールド絶縁膜を形成するフィールド絶縁膜形成工程をさらに備え、
前記フィールド絶縁膜形成工程において、前記フィールド絶縁膜のうち前記ソース領域および前記ドレイン領域を形成する領域に開口部を形成し、
前記ソースドレイン領域形成工程において、前記ゲート絶縁膜、前記ゲート電極および前記フィールド絶縁膜をマスクとして、前記開口部に前記ソース領域および前記ドレイン領域を形成する半導体装置の製造方法。
【請求項５】
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備え、
前記ゲート絶縁膜形成工程において、前記溝部の側面および底面を熱酸化させることにより、前記ゲート絶縁膜を形成する半導体装置の製造方法。
【請求項６】
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備え、
前記ゲート電極形成工程において、前記導電性材料の表層のみを熱酸化し、酸化された当該表層を除去することにより、前記ゲート電極を形成する半導体装置の製造方法。
【請求項７】
半導体層のうち互いに離間した位置に第１導電型の不純物を導入して第１のソースオフセット領域および第１のドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記第１のソースオフセット領域および前記第１のドレインオフセット領域の間の位置に、平面視で前記第１のソースオフセット領域から前記第１のドレインオフセット領域に向かうソースドレイン方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面に第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記第１のゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内に第１のゲート電極を形成する第１のゲート電極形成工程と、
前記半導体層のうち前記第１のソースオフセット領域に接する位置と、前記第１のドレインオフセット領域に接して前記第１のソースオフセット領域から離間した位置とに、前記第１のソースオフセット領域および前記第１のドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれ第１のソース領域および第１のドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記第１のゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記第１のゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備え、
前記第１のゲート電極形成工程で前記第１のゲート電極を形成した後に、前記半導体層上のうち平面視で前記溝部と異なる領域に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
をさらに備え、
前記ソースドレイン領域形成工程において、前記第１のソースオフセット領域および前記第１のドレインオフセット領域に接する前記第１のソース領域および前記第１のドレイン領域を形成すると同時に、前記第２のゲート絶縁膜および前記第２のゲート電極をマスクとして、同一の前記不純物を導入することにより、第２のソース領域および第２のドレイン領域を形成し、
前記溝部形成工程において、前記第１のゲート電極と前記第２のゲート電極との間に、前記溝部と同じ深さを有する素子分離用溝部を形成し、
前記第１のゲート絶縁膜形成工程において、前記素子分離用溝部の側面および底面に、前記第１のゲート絶縁膜と同一の材料によりトレンチ絶縁膜を形成し、
前記第１のゲート電極形成工程において、平面視で前記素子分離用溝部内にも、前記トレンチ絶縁膜に接するように、前記第１のゲート電極と同一の前記導電性材料によりトレンチ埋め込み膜を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、半導体装置の面積を縮小化するために、様々な半導体装置の構造が提案されている。たとえば、下記文献のように、溝部内にゲート電極を設けるトランジスタが開示されている。
【０００３】
特許文献１（特開平１１−１０３０５８号公報）には、以下のような半導体装置が記載されている。Ｎ型高抵抗層の表面にトレンチ（溝部）が形成されている。トレンチ内には、ゲート絶縁膜を介して、ゲート電極が埋め込まれている。これにより、素子面積を同一としたままチャネルの面積を広げることができるため、オン抵抗を低減することができるとされている。
【０００４】
また、下記文献のように、複数のコンタクトを積層する、いわゆる「スタックドコンタクト構造」が開示されている。
【０００５】
特許文献２（特開２００９−２５２９２４号公報）には、以下のようなスタックドコンタクト構造を有する半導体装置が記載されている。第１のコンタクト上には、第２および第３のコンタクトが設けられている。第２のコンタクトは、第１のコンタクトの中心位置に対して左側にずれて配置されている。一方、第３のコンタクトは、第１のコンタクトの中心位置に対して右側にずれて配置されている。これにより、第１のコンタクトの上部において凹部（いわゆるシーム）が発生した場合であっても、コンタクト抵抗異常またはコンタクト不良を回避することができるとされている。
【０００６】
特許文献３（特開２００５−３３２９７８号公報）には、以下のようなスタックドコンタクト構造を有する半導体装置が記載されている。第１のコンタクトは、第１の層間絶縁膜を上下方向に貫通し、上端部における断面形状が環状である。第２のコンタクトは、第１の層間絶縁膜上に設けられた第２の層間絶縁膜を上下方向に貫通している。第２のコンタクトの下面の中心部は、第１のコンタクトのうち環状となっている上面に接している。これにより、積層されるコンタクト同士の電気的な接続を確実に実現することができるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１０３０５８号公報
【特許文献２】特開２００９−２５２９２４号公報
【特許文献３】特開２００５−３３２９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、以下のような新規な課題を見出した。特許文献１のような溝部の内部にゲート電極が設けられている構造においても、ゲート電極のうち溝部の上端側に凹部が発生する場合がある。この場合、ゲート電極に接続されるコンタクトが当該凹部上に配置されたとき、ゲート電極に対するコンタクトの接触面積が低下するなどの理由により、コンタクト抵抗が上昇する可能性がある。反対に、コンタクトが当該凹部から外れて、さらにゲート電極よりも外側にはみ出して配置されたとき、はみ出したコンタクトの下端に電界が集中してしまう可能性がある。発明者は、上述のように、コンタクト抵抗の上昇を抑制することと、溝部の端部付近の耐圧を向上させることとを両立することは困難であるという新規な課題を見出した。その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、半導体層、ソース領域、ドレイン領域、ソースオフセット領域、ドレインオフセット領域、溝部、ゲート絶縁膜、ゲート電極および埋め込み領域を備えている。第１導電型のソース領域およびドレイン領域は、半導体層に互いに離間して設けられている。第１導電型のソースオフセット領域は、半導体層のうちソース領域に接して、ソース領域およびドレイン領域よりも低濃度で形成されている。第１導電型のドレインオフセット領域は、半導体層のうちドレイン領域に接して、ソースオフセット領域から離間して配置され、ソース領域およびドレイン領域よりも低濃度で形成されている。溝部は、半導体層のうち少なくとも平面視でソースオフセット領域およびドレインオフセット領域の間に設けられ、平面視でソースオフセット領域からドレインオフセット領域に向かうソースドレイン方向に設けられている。ゲート絶縁膜は、溝部の側面および底面を覆っている。ゲート電極は、少なくとも溝部内に設けられ、ゲート絶縁膜に接している。コンタクトは、ゲート電極に接している。また、コンタクトは、平面視でソースドレイン方向に伸びる溝部内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されているとともに、平面視で溝部内に設けられている。
【００１０】
一実施の形態によれば、半導体装置の製造方法は、以下の工程を備えている。半導体層の互いに離間した位置に、第１導電型の不純物を導入して、ソースオフセット領域およびドレインオフセット領域を形成する（オフセット領域形成工程）。次いで、半導体層のうち少なくとも平面視でソースオフセット領域およびドレインオフセット領域の間の位置に、平面視でソースオフセット領域からドレインオフセット領域に向かう方向に、溝部を形成する（溝部形成工程）。次いで、溝部の側面および底面にゲート絶縁膜を形成する（ゲート絶縁膜形成工程）。次いで、半導体層上、および溝部内のうちゲート絶縁膜に接するように、導電性材料を形成し、導電性材料の表層を除去することにより、少なくとも溝部内にゲート電極を形成する（ゲート電極形成工程）。次いで、半導体層のうちソースオフセット領域に接する位置と、ドレインオフセット領域に接してソースオフセット領域から離間した位置とに、ソースオフセット領域およびドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成する（ソースドレイン領域形成工程）。次いで、半導体層およびゲート電極上に層間絶縁膜を形成する。次いで、層間絶縁膜のうち平面視でソースドレイン方向に伸びる溝部内の中心線に対してソースドレイン方向に垂直な第１方向にずれた位置で、且つ、平面視で溝部内に配置されるように、ゲート電極に接するコンタクトを形成する（コンタクト形成工程）。
【発明の効果】
【００１１】
前記一実施の形態によれば、コンタクト抵抗の上昇を抑制することと、溝部の端部付近の耐圧を向上させることとを両立することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す斜視図である。
【図２】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図３】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図４】図３（ｃ）を拡大した模式的な断面図である。
【図５】ミスアライメントが無い場合のコンタクトの配置を示す平面図である。
【図６】ミスアライメントが生じている場合のコンタクトの配置を示す平面図である。
【図７】ミスアライメントが生じている場合の溝部の配置を示す平面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１３】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２３】コンタクトのアスペクト比とコンタクト抵抗との関係を示した図である。
【図２４】第１の実施形態の好ましい形態を説明するための断面図である。
【図２５】第２の実施形態に係る半導体装置の構成を示す斜視図である。
【図２６】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図２７】第３の実施形態に係る半導体装置の一例を示す回路図である。
【図２８】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２９】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３０】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３１】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３２】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３３】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３４】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３５】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３６】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３７】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３８】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３９】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４０】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４１】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４２】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４３】第４の実施形態に係るコンタクトの構成を示す平面図である。
【図４４】第４の実施形態に係るコンタクトの構成を示す平面図である。
【図４５】第５の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
次に、図１から図４を用い、第１の実施形態に係る半導体装置ＳＤについて説明する。
第１の実施形態の半導体装置ＳＤは、半導体層ＳＬ、ソース領域ＳＲ、ドレイン領域ＤＲ、ソースオフセット領域ＳＯＳ、ドレインオフセット領域ＤＯＳ、溝部ＧＴ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび埋め込み領域ＢＲを備えている。第１導電型のソース領域ＳＲおよびドレイン領域ＤＲは、半導体層ＳＬに互いに離間して設けられている。第１導電型のソースオフセット領域ＳＯＳは、半導体層ＳＬのうちソース領域ＳＲに接して、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。第１導電型のドレインオフセット領域ＤＯＳは、半導体層ＳＬのうちドレイン領域ＤＲに接して、ソースオフセット領域ＳＯＳから離間して配置され、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。溝部ＧＴは、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられ、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かうソースドレイン方向に設けられている。ゲート絶縁膜ＧＩは、溝部ＧＴの側面および底面を覆っている。ゲート電極ＧＥは、少なくとも溝部ＧＴ内に設けられ、ゲート絶縁膜ＧＩに接している。コンタクトＧＣは、ゲート電極ＧＥに接している。また、コンタクトＧＣは、平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されているとともに、平面視で溝部ＧＴ内に設けられている。以下、詳細を説明する。
【００１５】
以下において、「第１導電型」はＰ型であり、「第２導電型」はＮ型である場合を説明する。第１の実施形態は、この場合に限定されるものではなく、「第１導電型」はＮ型であり、「第２導電型」はＰ型であってもよい。
【００１６】
まず、図１を用い、第１の実施形態に係る半導体装置ＳＤの概略を説明する。図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。図１のように、半導体基板ＳＵＢ上には、半導体層ＳＬが設けられている。半導体基板ＳＵＢは、たとえば、Ｐ型のシリコン基板である。
【００１７】
半導体基板ＳＵＢには、Ｎ型の埋め込み領域ＢＲが設けられている。埋め込み領域ＢＲは、少なくとも半導体基板ＳＵＢの上面から深い位置に形成されている。ここでは、埋め込み領域ＢＲは、半導体基板ＳＵＢの上層側に形成されている。
【００１８】
半導体層ＳＬは、半導体基板ＳＵＢ上にエピタキシャル成長により形成されている。半導体層ＳＬは、たとえば、エピタキシャル成長させたＰ型のシリコン層である。このように、半導体層ＳＬをエピタキシャル成長により形成することにより、半導体層ＳＬの上面からイオン注入では形成できない程度に深い位置に、Ｎ型の埋め込み領域ＢＲを形成することができる。
【００１９】
図１で示されているように、半導体層ＳＬには、Ｐ型の不純物が注入されたソース領域ＳＲ、Ｐ型ウェル領域ＷＬ１およびソースオフセット領域ＳＯＳと、Ｎ型の不純物が注入されたＮ型のウェル領域（Ｎ型ディープウェル領域ＤＷＬ）とが設けられている。図示されていない領域には、Ｎ型のディープウェル領域ＤＷＬを挟んで対称な位置に、Ｐ型の不純物が注入されたドレイン領域ＤＲ、Ｐ型ウェル領域ＷＬ１およびドレインオフセット領域ＤＯＳが設けられている。
【００２０】
半導体層ＳＬの表層付近のうち、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間には、フィールド絶縁膜ＦＩＦが設けられている。フィールド絶縁膜ＦＩＦは、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成されている。これにより、安価な装置で、容易にフィールド絶縁膜ＦＩＦを形成することができる。なお、フィールド絶縁膜ＦＩＦは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成されていてもよい。
【００２１】
溝部ＧＴは、平面視でフィールド絶縁膜ＦＩＦの内部に設けられている。後述するようにソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳに加えてフィールド絶縁膜ＦＩＦが設けられていることにより、半導体装置ＳＤの耐圧を向上させることができる。
【００２２】
また、溝部ＧＴは、たとえば半導体基板ＳＵＢの法線方向（Ｚ軸方向）に設けられている。溝部ＧＴは、ソース領域ＳＲ（またはドレイン領域ＤＲ）が延在する方向（図２のＹ方向）に等間隔に複数設けられている。ゲート電極ＧＥは、少なくとも溝部ＧＴ内に設けられている。ここでは、たとえば、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられている。これにより、溝部ＧＴの上端付近に電界が集中することを抑制できる。また、溝部ＧＴの側面および底面には、ゲート絶縁膜ＧＩが設けられている。溝部ＧＴ内には、ゲート絶縁膜ＧＩに接してゲート電極ＧＥが埋設されている。従って、溝部ＧＴはゲート電極構造を構成する。
【００２３】
平面視でゲート電極ＧＥと重なる位置には、ビアＶＡが設けられている。ここで、半導体層ＳＬ等に接する「ビアＶＡ」のうち、ゲート電極ＧＥに接するものを「コンタクトＧＣ」と呼ぶ。配線ＩＣ１は、コンタクトＧＣを介して、ゲート電極ＧＥに接続している。
【００２４】
第１の実施形態は、上記した溝部ＧＴ内のみに設けられたゲート電極ＧＥに安定的に接続するために、コンタクトＧＣは、以下のように配置されている。ここで、コンタクトＧＣは、ゲート電極ＧＥに接し、平面視で溝部ＧＴ内に設けられている。また、後述する図４のように、コンタクトＧＣは、平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されている。これにより、コンタクト抵抗の上昇を抑制するとともに、溝部ＧＴの端部付近の耐圧を向上させることができる。このコンタクトＧＣの配置等については、詳細を後述する。
【００２５】
ここでは、たとえば、ゲート電極ＧＥに接続されている配線ＩＣ１は、図のＸ方向に延在して設けられている。なお、ソース領域ＳＲおよびドレイン領域ＤＲは、図示されていない領域に設けられたビアＶＡを介して、配線ＩＣ１に接続されている。また、図示されていないが、ビアＶＡのうち、バックゲート領域ＢＧに接するものを「バックゲートコンタクトＢＧＣ」として区別する。
【００２６】
図２は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図３は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図３（ａ）は、図２のＡ−Ａ'線断面図である。図３（ｂ）は、図２のＢ−Ｂ'線断面図であり、図３（ｃ）は、図２のＣ−Ｃ'線断面図である。図２のように、Ｐ型のソース領域ＳＲおよびドレイン領域ＤＲは、半導体層ＳＬのうち平面視で互いにＸ方向に離間して設けられている。また、溝部ＧＴに形成されたゲート電極ＧＥは互いに平行に設けられている。ソース領域ＳＲおよびドレイン領域ＤＲに注入されているＰ型不純物は、たとえば、Ｂ（ボロン）である。
【００２７】
平面視でソース領域ＳＲおよびドレイン領域ＤＲとそれぞれ重なるように、Ｐ型ウェル領域ＷＬ１が設けられていても良い。ソース領域ＳＲおよびドレイン領域ＤＲは、それぞれ半導体基板ＳＵＢ内でＰ型ウェル領域ＷＬ１で囲まれるように設けられ、かつ、それぞれ平面視でＰ型ウェル領域ＷＬ１内に設けられている。Ｐ型ウェル領域ＷＬ１には、たとえば、ソース領域ＳＲおよびドレイン領域ＤＲと同一の不純物が注入されている。
【００２８】
Ｐ型のソースオフセット領域ＳＯＳは、半導体層ＳＬのうちソース領域ＳＲに接している。ここでは、ソース領域ＳＲは、半導体基板内でソースオフセット領域ＳＯＳで囲まれるように設けられ、かつ、平面視でソースオフセット領域ＳＯＳ内に設けられている。また、ソースオフセット領域ＳＯＳは、半導体基板内でＰ型ウェル領域ＷＬ１を介して、ソース領域ＳＲに接している。ソースオフセット領域ＳＯＳは、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。
【００２９】
Ｐ型のドレインオフセット領域ＤＯＳは、半導体層ＳＬのうちドレイン領域ＤＲに接している。ここでは、ドレイン領域ＤＲは、半導体基板内でドレインオフセット領域ＤＯＳで囲まれるように設けられ、かつ、平面視でドレインオフセット領域ＤＯＳ内に設けられている。また、ドレインオフセット領域ＤＯＳは、半導体基板内でＰ型ウェル領域ＷＬ１を介して、ドレイン領域ＤＲに接している。ドレインオフセット領域ＤＯＳは、ソースオフセット領域ＳＯＳから離間して設けられている。ドレインオフセット領域ＤＯＳは、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳに注入されているＰ型不純物は、たとえば、Ｂ（ボロン）である。
【００３０】
平面視で（Ｘ方向において）ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間には、Ｎ型不純物が注入されたＮ型のディープウェル領域ＤＷＬが設けられている。溝部ＧＴの深さ方向（図１のＺ方向のうち下方向）において、Ｎ型のディープウェル領域ＤＷＬのゲート絶縁膜ＧＩに隣接する領域は、いわゆるチャネル領域である。ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間のＮ型のディープウェル領域ＤＷＬで、溝部ＧＴの側面の形成されるゲート絶縁膜ＧＩにＹ方向に隣接する領域は、いわゆるチャネル領域として作用する。
【００３１】
溝部ＧＴは、半導体層ＳＬのうち、少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられている。溝部ＧＴ内には、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが設けられ、ゲート電極構造が構成されている。
【００３２】
溝部ＧＴは、平面視でソースオフセット領域ＳＯＳまたはドレインオフセット領域ＤＯＳ側に入り込んでいても良い。後述するように、Ｎ型のディープウェル領域ＤＷＬのチャネル領域は、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間において、溝部ＧＴの深さ方向に延在して形成されている。なお、高耐圧を得るためには、溝部ＧＴは、ソース領域ＳＲおよびドレイン領域ＤＲに接していないことが好ましい。
【００３３】
図２のように、溝部ＧＴは、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かうソースドレイン方向に設けられている。なお、「ソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かうソースドレイン方向」とは、図中のＡ−Ａ'線方向（Ｘ方向）である。また、溝部ＧＴは、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間に設けられている。言い換えれば、溝部ＧＴの側面は、電界が印加される方向と平行であることが好ましい。
【００３４】
溝部ＧＴは、ソースドレイン方向に対して垂直な方向（Ｙ方向）に、互いに離間して複数設けられている。ここでは、たとえば、複数の溝部ＧＴは、等間隔に設けられている。溝部ＧＴが複数設けられていることにより、素子の平面積を広げることなく、チャネル領域の面積を増加させることができる。
【００３５】
たとえば、溝部ＧＴを挟んで対称な位置に、ソース領域ＳＲおよびドレイン領域ＤＲは配置されている。なお、溝部ＧＴは、いずれか一方の不純物領域に接近して設けられていても良い。
【００３６】
溝部ＧＴの間隔は、たとえば０．５μｍ以上５μｍ以下である。当該溝部ＧＴの間隔は、０．８μｍ以上２．０μｍ以下であることがさらに好ましい。
【００３７】
溝部ＧＴは、たとえば平面視で長方形である。溝部ＧＴのうち平面視での端部は、曲面であってもよい。すなわち、溝部ＧＴは、平面視で楕円形であってもよい。なお、溝部ＧＴの側面は、平面視で直線状であることが好ましい。
【００３８】
以上のように、ソース領域ＳＲ、ソースオフセット領域ＳＯＳ、ドレイン領域ＤＲ、ドレインオフセット領域ＤＯＳ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成している。当該ＦＥＴは、複数設けられていても良く、対称な位置に交互に配置されていてもよい。この場合、第２のゲート電極ＧＥは、第１のゲート電極ＧＥに対して、平面視で第１のドレイン領域ＤＲを挟んで対称な位置に設けられている。第２のソース領域ＳＲは、第１のドレイン領域ＤＲに対して、平面視で第２のゲート電極ＧＥを挟んで対称な位置に設けられている。
【００３９】
図２のように、Ｎ型のバックゲート領域ＢＧは、平面視で溝部ＧＴ（ゲート電極ＧＥおよびゲート絶縁膜ＧＩを含む）、ソースオフセット領域ＳＯＳ、ドレインオフセット領域ＤＯＳ、ソース領域ＳＲおよびドレイン領域ＤＲを囲むように設けられている。Ｎ型のバックゲート領域ＢＧは、たとえばソース領域ＳＲおよびドレイン領域ＤＲから離間して設けられている。バックゲート領域ＢＧは、フィールド絶縁膜ＦＩＦの開口部（符号不図示）内に設けられている。また、溝部ＧＴは、設計上、平面視でバックゲート領域ＢＧが囲む領域の中心線に対して線対称に配置されている。
【００４０】
Ｎ型のバックゲート領域ＢＧは、チャネル領域の電位を安定化させるために、たとえば電源電圧に固定されている。上記したようにＦＥＴが複数設けられている場合は、複数のＦＥＴを含む論理回路が形成された領域の外側を囲むように設けられている。なお、平面視でＮ型のバックゲート領域ＢＧと重なる位置の下方に接して、Ｎ型ウェル領域（ＷＬ２）がさらに設けられていても良い。
【００４１】
図３は、第１の実施形態に係る半導体装置の構成を示す断面図である。図３（ａ）は、図２のＡ−Ａ'線断面図である。
【００４２】
図３（ａ）のように、上述のように、半導体基板ＳＵＢの上層側には、Ｎ型の埋め込み領域ＢＲが設けられている。Ｎ型の埋め込み領域ＢＲは、ソース領域ＳＲおよびドレイン領域ＤＲよりも深い位置に設けられている。Ｎ型の埋め込み領域ＢＲに導入されているＮ型の不純物は、たとえばＳｂ（アンチモン）である。Ｎ型の埋め込み領域ＢＲは平面視でＦＥＴ形成領域を囲むように設けられ、例えばＮ型のバックゲート領域ＢＧと電気的に接続される。
【００４３】
たとえば、Ｎ型の埋め込み領域ＢＲは、Ｎ型のディープウェル領域ＤＷＬよりも高濃度に形成されている。また、Ｎ型の埋め込み領域ＢＲのうちＰ型不純物濃度は、少なくとも半導体基板ＳＵＢのうちＰ型不純物濃度よりも高いことが好ましい。
【００４４】
半導体基板ＳＵＢ上には、半導体層ＳＬが設けられている。したがって、半導体基板ＳＵＢと半導体層ＳＬとの間には界面が形成されている。半導体層ＳＬの膜厚は、たとえば１μｍ以上２０μｍ以下である。さらに、半導体層ＳＬの膜厚は、たとえば５μｍ以上１０μｍ以下であることが好ましい。
【００４５】
また、上述のように、半導体層ＳＬには、Ｐ型のソース領域ＳＲ、Ｐ型ウェル領域ＷＬ１、Ｐ型のソースオフセット領域ＳＯＳ、Ｎ型のディープウェル領域ＤＷＬ、Ｐ型のドレイン領域ＤＲ、Ｐ型ウェル領域ＷＬ１およびＰ型のドレインオフセット領域ＤＯＳが設けられている。
【００４６】
Ｐ型のソースオフセット領域ＳＯＳおよびＰ型のドレインオフセット領域ＤＯＳは、たとえば、Ｎ型の埋め込み領域ＢＲに接している。また、Ｎ型のディープウェル領域ＤＷＬは、たとえば、Ｎ型の埋め込み領域ＢＲに接している。Ｎ型のディープウェル領域ＤＷＬには、たとえばＮ型不純物としてＰ（リン）が導入されている。
【００４７】
Ｎ型のディープウェル領域ＤＷＬは、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられている。また、Ｎ型のディープウェル領域ＤＷＬは、半導体層ＳＬのうち断面視で溝部ＧＴと重なるように設けられている。上述のように、Ｎ型の埋め込み領域ＢＲは、Ｎ型のディープウェル領域ＤＷＬよりも高濃度に形成されている。これにより、溝部ＧＴがＮ型の埋め込み領域ＢＲに入り込んだ部分において、安定的に電界が集中することを抑制することができる。
【００４８】
図３（ａ）のように、フィールド絶縁膜ＦＩＦは、半導体層ＳＬのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲの間に設けられている。フィールド絶縁膜ＦＩＦは、半導体層ＳＬのうち平面視でチャネル領域と重なる位置に設けられている。フィールド絶縁膜ＦＩＦは、ソースオフセット領域ＳＯＳ、Ｎ型のディープウェル領域ＤＷＬおよびドレインオフセット領域ＤＯＳ上に設けられている。フィールド絶縁膜ＦＩＦの開口部（符号不図示）には、ソース領域ＳＲおよびドレイン領域ＤＲが形成されている。
【００４９】
また、図３（ａ）のように、フィールド絶縁膜ＦＩＦおよび半導体層ＳＬ上には、層間絶縁膜ＩＦ１が設けられている。層間絶縁膜ＩＦ１は、たとえば、たとえば、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどである。
【００５０】
フィールド絶縁膜ＦＩＦの厚さは、たとえば０．２μｍ以上１μｍ以下である。
【００５１】
層間絶縁膜ＩＦ１のうち、平面視でソース領域ＳＲまたはドレイン領域ＤＲと重なる位置に、ビアＶＡが設けられている。ビアＶＡは、ソース領域ＳＲまたはドレイン領域ＤＲに接している。
【００５２】
層間絶縁膜ＩＦ１上には、複数の配線ＩＣ１が設けられている。各々の配線ＩＣ１は、ビアＶＡを介して、上記したソース領域ＳＲまたはドレイン領域ＤＲに接続されている。
【００５３】
ここでは、ビアＶＡおよび配線ＩＣ１は、個別に形成されている。ビアＶＡおよび配線ＩＣ１は、たとえばＡｌを含んでいる。なお、ビアＶＡおよび配線ＩＣ１は、異なる材料で形成されていてもよい。ビアＶＡまたは配線ＩＣ１は、たとえば、ＣｕまたはＷであってもよい。その他、ビアＶＡの側面並びに底面、および配線ＩＣ１の底面および上面にはバリアメタル層（不図示）が設けられていてもよい。
【００５４】
図３（ｂ）は、図２のＢ−Ｂ'線断面図である。図３（ｂ）のように、溝部ＧＴは、平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられている。溝部ＧＴは、ソース領域ＳＲおよびドレイン領域ＤＲの間に設けられたフィールド絶縁膜ＦＩＦを貫通して設けられている。
【００５５】
溝部ＧＴの側面および底面には、ゲート絶縁膜ＧＩが設けられている。ゲート絶縁膜ＧＩは、たとえば、シリコンの熱酸化膜を含んでいる。ゲート絶縁膜ＧＩを熱酸化により形成することにより、溝部ＧＴの側面および底面にピンホールが形成されることを抑制することができる。なお、ゲート絶縁膜ＧＩは複数層により形成されていてもよい。
【００５６】
ゲート絶縁膜ＧＩの膜厚は、たとえば１００ｎｍ以上１μｍ以下である。好ましくは、ゲート絶縁膜ＧＩの膜厚は、たとえば３００ｎｍ以上５００ｎｍ以下である。上述した溝部ＧＴの底面は、たとえば半導体基板ＳＵＢの上面からゲート絶縁膜ＧＩの膜厚の二倍以上の深さまで形成されている。
【００５７】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩに接している。ここでは、溝部ＧＴの内部は、ゲート電極ＧＥによって埋め込まれている。さらに、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられている。ゲート電極ＧＥは、平面視で溝部ＧＴの外側にはみ出していない。言い換えれば、ゲート電極ＧＥは、平面視で溝部ＧＴの外側の位置には、溝部ＧＴの内部から一体として形成されていない。平面視で、ゲート電極ＧＥの上端部付近は半導体層ＳＬの表面上に延在しないように構成される。平面視で、半導体層ＳＬの表面付近において、ゲート電極ＧＥの上端部付近は、ソースオフセット領域ＳＯＳ、ドレインオフセット領域ＤＯＳおよびＮ型のディープウェル領域ＤＷＬと重なる位置上に延在してないように、溝の上端部より内側の位置に設けられる。これにより、溝部ＧＴの上端付近において、電界が集中することを抑制することができる。
【００５８】
ゲート電極ＧＥは、たとえばポリシリコンである。当該ポリシリコンのゲート電極ＧＥは、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されている。これにより、溝部ＧＴ内に安定的にゲート電極ＧＥを埋め込むことができる。
【００５９】
溝部ＧＴは、平面視でフィールド絶縁膜ＦＩＦの内側に設けられている。言い換えれば、フィールド絶縁膜ＦＩＦの開口部（符号不図示）は、溝部ＧＴから離間した位置に設けられている。すなわち、ソース領域ＳＲおよびドレイン領域ＤＲは、ゲート電極ＧＥから離間した位置に形成されている。これにより、ＦＥＴを高耐圧化させることができる。なお、ドレイン領域ＤＲのみがゲート電極ＧＥから離間した位置に形成されていてもよい。
【００６０】
溝部ＧＴの底面は、Ｎ型の埋め込み領域ＢＲに入り込んでいる。ここでは、溝部ＧＴの底面は、Ｎ型の埋め込み領域ＢＲの上面より深い位置に形成されている。これにより、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分は、Ｐ型チャネル領域として機能しない。したがって、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分では、電界が集中することを抑制することができる。
【００６１】
溝部ＧＴの下端側の角部は、Ｒ形状であってもよい。ここでは、たとえば、上記したゲート絶縁膜ＧＩを熱酸化によって形成することにより、溝部ＧＴの下端側の角部は、Ｒ形状に形成されている。なお、当該角部は、直角であってもよい。
【００６２】
図３（ｂ）のように、半導体層ＳＬ、フィールド絶縁膜ＦＩＦおよびゲート電極ＧＥ上には、層間絶縁膜ＩＦ１が設けられている。層間絶縁膜ＩＦ１のうち、平面視でゲート電極ＧＥと重なる位置には、コンタクトＧＣ（ビアＶＡ）が設けられている。コンタクトＧＣは、ゲート電極ＧＥに接している。たとえば一つの溝部ＧＴに設けられたゲート電極ＧＥに対して、複数のコンタクトＧＣが接している。層間絶縁膜ＩＦ１上のうち、平面視でゲート電極ＧＥと重なる位置には、配線ＩＣ１が設けられている。当該配線ＩＣ１は、コンタクトＧＣを介して、ゲート電極ＧＥに接続されている。
【００６３】
図３（ｃ）は、図２のＣ−Ｃ'線断面図である。図３（ｃ）のように、第１の実施形態では、溝部ＧＴの側面に接する領域のうち、半導体層ＳＬの上面から埋め込み領域ＢＲの上面までの領域がチャネル領域である。溝部ＧＴは、ソースドレイン方向に垂直な方向（Ｃ−Ｃ'線方向）に複数設けられている。たとえば、複数の溝部ＧＴは、当該方向に等間隔に配置されている。このような構造であることにより、半導体装置ＳＤの平面積を拡大することなく、チャネル領域の面積を増加させることができる。すなわち、半導体装置ＳＤのオン抵抗を低下させることができる。
【００６４】
図示されていない領域において、層間絶縁層ＩＦ１および配線ＩＣ１上には、さらに複数の配線層が形成されていてもよい。すなわち、多層配線構造が形成されていてもよい。多層配線構造の最上層には、たとえばバンプ電極（不図示）またはＣｕピラー（不図示）が形成されていてもよい。
【００６５】
次に、図４、図５を用い、溝部ＧＴおよびコンタクトＧＣの配置及び形状について説明する。図４は、図３（ｃ）を拡大した模式的な断面図である。図４において、ソースドレイン方向（Ｘ方向）に垂直な方向（Ｙ方向）は、横方向である。ここで、溝部ＧＴのＹ方向の中心線Ｙｃから、Ｙ方向を「第１方向」とし、第１方向と反対方向を「第２方向」とする。
【００６６】
図４のように、第１方向においても、ゲート電極ＧＥは、平面視で溝部ＧＴの外側にはみ出していない。ゲート電極ＧＥの上端には、コンタクトＧＣが接している。
【００６７】
ここで、たとえば、ゲート電極ＧＥのうち断面視で溝部ＧＴの上端部には、凹部が形成されている。この凹部は、いわゆる「シーム」と呼ばれるものである。当該凹部は、ゲート電極ＧＥの中心部に形成されることが多い。このような凹部にコンタクトＧＣが配置されたとき、ゲート電極ＧＥの凹部とコンタクトＧＣとの間に微小な空洞が形成されてしまう可能性がある。このため、コンタクト抵抗が上昇する可能性がある。
【００６８】
そこで、第１の実施形態では、コンタクトＧＣは、断面視でゲート電極ＧＥ内の中心線Ｙｃに対してたとえばソースドレイン方向に垂直な第１方向にずれて配置されている。上記のようなゲート電極ＧＥの凹部を避けるようにコンタクトＧＣが接続されている。これにより、コンタクト抵抗の上昇を抑制することができる。
【００６９】
また、コンタクトＧＣの中心は、ゲート電極ＧＥの凹部からずれて形成されている。これにより、少なくともコンタクトＧＣのうちゲート電極ＧＥの凹部と重なる領域を縮小することができる。言い換えれば、良好なコンタクト面積を増やすことができる。
【００７０】
なお、ゲート電極ＧＥの凹部形状は、製造条件によって変化する可能性がある。半導体装置ＳＤの一部または全部に、凹部を有さないゲート電極ＧＥが設けられていてもよい。換言すれば、必ずしもゲート電極ＧＥの凹部は形成されていなくてもよい。第１の実施形態では、ゲート電極ＧＥに凹部が形成された場合を想定して、意図的にコンタクトＧＣがずらして形成されている。これにより、ゲート電極ＧＥの形状によらず、安定的にコンタクト抵抗の上昇を抑制することができる。なお、コンタクトＧＣの配置の詳細は後述する。
【００７１】
さらに、コンタクトＧＣは、平面視で溝部ＧＴ内に設けられている。言い換えれば、コンタクトＧＣも、溝部ＧＴの外側に、はみ出していない。ミスアライメントによってコンタクトＧＣが溝部ＧＴよりもはみ出した場合、コンタクトＧＣが半導体層ＳＬのうち溝部ＧＴの端部付近に接近することで電界が集中する可能性がある。したがって、コンタクトＧＣが平面視で溝部ＧＴ内に設けられていることにより、半導体層ＳＬのうち溝部ＧＴの端部付近に電界が集中することを抑制することができる。
【００７２】
また、ゲート電極ＧＥのうち第１方向の上端幅ＷＥＵは、下端幅ＷＥＤよりも広い。これにより、コンタクトＧＣがゲート電極ＧＥの中心からずれて配置されていても、コンタクトＧＣがゲート電極ＧＥよりも外側にはみ出すことを抑制することができる。すなわち、安定的にコンタクトＧＣをゲート電極ＧＥに接続することができる。なお、溝部ＧＴの上端幅は、溝部の下端幅以下であってもよい。
【００７３】
ゲート電極ＧＥは、フィールド絶縁膜ＦＩＦの上面以下の位置に形成されている。ゲート電極ＧＥの上端は、半導体層ＳＬの上面より上に位置している。
【００７４】
ここでは、たとえば、ゲート電極ＧＥは、半導体層ＳＬの上面よりも上方で、第１方向および反対の第２方向に広がっている。ゲート電極ＧＥの側面は、溝部ＧＴに接する半導体層ＳＬの上端角部を中心に円弧上に傾斜している。ゲート電極ＧＥの上端幅ＷＥＵは、ゲート電極ＧＥのうち半導体層ＳＬの上面の位置の幅よりも広い。この形状は、後述する製造工程において、フィールド絶縁膜ＦＩＦのうち溝部ＧＴの位置に形成された開口の幅を溝部ＧＴの上端の幅よりも広げることにより形成されている。
【００７５】
ここで、ゲート電極ＧＥの幅が太くなるにつれてゲート電極ＧＥの凹部は深くなる傾向にある。したがって、ゲート電極ＧＥの上部のみが広がっていることにより、ゲート電極ＧＥの凹部を深くすることなく、ゲート電極ＧＥの上端幅を広げることができる。
【００７６】
具体的には、ゲート電極ＧＥの上端幅ＷＥＵは、下端幅ＷＥＤよりも１．３倍以上２．５倍以下で広い。ゲート電極ＧＥの上端幅ＷＥＵが上記下限値以上であることにより、コンタクトＧＣがゲート電極ＧＥよりも外側にはみ出すことを抑制することができる。また、ゲート電極ＧＥの上端幅ＷＥＵが上記上限値以下であることにより、溝部ＧＴの上端付近において、電界が集中することを抑制することができる。
【００７７】
なお、上述したように、ゲート電極ＧＥは平面視で溝部ＧＴ内のみに設けられているため、ゲート電極ＧＥの上端幅ＷＥＵは、溝部ＧＴの幅ＷＧＴ以下である。具体的には、溝部ＧＴの幅ＷＧＴは、たとえば０．５μｍ以上５μｍ以下である。当該幅は、０．６μｍ以上１．６μｍ以下であることがさらに好ましい。したがって、上記したゲート電極ＧＥの上端幅ＷＥＵも、０．５μｍ以上５μｍ以下であり、好ましくは、０．６μｍ以上１．６μｍ以下である。
【００７８】
また、ゲート電極ＧＥのうち第１方向または第１方向と反対の第２方向の端部は、半導体層ＳＬの上面からゲート絶縁膜ＧＩの膜厚以上に離間している。言い換えれば、ゲート電極ＧＥの上端は、半導体層ＳＬの上面からゲート絶縁膜ＧＩの膜厚以上高いところに位置している。ゲート絶縁膜ＧＩとフィールド絶縁膜ＦＩＦとの境界が不明確な場合、ここで基準となる「ゲート絶縁膜ＧＩの膜厚」とは、半導体層ＳＬの上面と平行な線を引いたときのゲート絶縁膜ＧＩの側面間の距離により定義される。これにより、ゲート電極ＧＥの端部が、ゲート電極ＧＥのうち溝部ＧＴ内の部分よりも半導体層ＳＬに接近することがない。したがって、溝部ＧＴの上端部付近で電界が集中することを抑制することができる。
【００７９】
その他、フィールド絶縁膜ＦＩＦの厚さは、たとえばゲート絶縁膜ＧＩの膜厚よりも厚い。
【００８０】
次に、図５、図６、及び図７を用い、コンタクトＧＣの配置について詳細を説明する。図５は、ミスアライメントが無い場合のコンタクトの配置を示す平面図である。図６は、ミスアライメントが生じている場合のコンタクトの配置を示す平面図である。図７は、ミスアライメントが生じている場合の溝部の配置を示す平面図である。
【００８１】
また、図５から図７は、ゲート電極ＧＥ、溝部ＧＴおよびバックゲートＢＧ付近のみを模式的に示している。図５および図６は、第１の実施形態のコンタクトＧＣの配置の一例を示している。図５および図６に示した溝部ＧＴは、複数設けられている溝部ＧＴうち、たとえば中心に位置する溝部ＧＴである。
【００８２】
なお、図５から図７において、上方向をソースドレイン方向に垂直な第１方向としている。また、後述する各種距離は、第１方向を正とした値である。
【００８３】
図５のように、コンタクトＧＣは、同一のゲート電極ＧＥに対して複数設けられている。コンタクトＧＣのうち、第１のコンタクトＧＣ１は、平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されている。一方、第２のコンタクトＧＣ２は、第１方向と反対の第２方向にずれて配置されている。このように、たとえば、第１のコンタクトＧＣ１および第２のコンタクトＧＣ２は、ゲート電極ＧＥの中心を挟んで互いに離間して設けられている。これにより、後述するコンタクト形成工程において、何れの方向にミスアライメントが生じた場合であっても、安定的にコンタクトＧＣをゲート電極ＧＥに接続することができる。
【００８４】
ここでは、たとえば、第１のコンタクトＧＣ１および第２のコンタクトＧＣ２は、千鳥状に配置されている。隣接する第１のコンタクトＧＣ１および第２のコンタクトＧＣ２の間の距離が所定距離だけ離間している。これにより、コンタクトのミスアライメントによりシーム上に実効的に配置されようといずれかのコンタクトが健全な抵抗値となり、ゲート電極に安定した電位を与えられる。
【００８５】
上述のように、図５は、ミスアライメントが無い場合を示している。すなわち、設計通りに配置された場合である。このとき、たとえば、第１のコンタクトＧＣ１および第２のコンタクトＧＣ２は、溝部ＧＴ内の中心線Ｙｃに対して対称に配置されている。なお、ゲート電極ＧＥの中心線は、溝部ＧＴ内の中心線Ｙｃと等しい。
【００８６】
図５のように、第１のコンタクトＧＣ１の中心は、第１方向に所定の距離ｄＧＣだけずれて配置されている。第２のコンタクトＧＣ２の中心も、−ｄＧＣだけずれて配置されている。そして、コンタクト−溝部中心間の距離ｄＧＣ、および第１のコンタクトＧＣ１の中心と第２のコンタクトＧＣ２の中心との間の距離ｌＣＳは、下記式（３）を満たす。
ｄＧＣ＝ｌＣＳ／２  ・・・・（３）
【００８７】
また、コンタクトＧＣの直径ΦＧＣは、少なくとも溝部ＧＴの幅ＷＧＴ未満である。さらに、コンタクトＧＣの直径は、溝部ＧＴの幅ＷＧＴの１／２倍未満であることが好ましい。これにより、安定的にコンタクトＧＣが溝部ＧＴよりも外側にはみ出すことを抑制することができる。
【００８８】
また図５のように、溝部ＧＴに対して平行に、バックゲート領域ＢＧが設けられている。バックゲート領域ＢＧ内には、バックゲートコンタクトＢＧＣが設けられている。バックゲートコンタクトＢＧＣは、バックゲート領域ＢＧに接している。バックゲートコンタクトＢＧＣは、ゲート電極ＧＥに接するコンタクトＧＣなどのビアＶＡと同一の層に設けられている。ミスアライメントが無い場合、たとえば、バックゲートコンタクトＢＧＣの中心は、平面視でバックゲート領域ＢＧ内の中心線と重なっている。
【００８９】
なお、以下で基準となる「バックゲート領域ＢＧ内の中心線」とは、平面視でソースドレイン方向に伸びるバックゲート領域ＢＧ内の中心線のことである。また、バックゲート領域ＢＧは、上述のように、フィールド絶縁膜ＦＩＦの非形成領域である。したがって、当該バックゲート領域ＢＧ内の中心線は、フィールド絶縁膜ＦＩＦ非形成の中心線として定めても良い。
【００９０】
ミスアライメントが無い場合、上記したゲート電極ＧＥに接するコンタクトＧＣは、基準となる所定のバックゲート領域ＢＧ内の中心線から距離ｄＧＢだけ離れた位置に配置されている。また、溝部ＧＴ内の中心線は、基準となる所定のバックゲート領域ＢＧ内の中心線から距離ｄＴだけ離れた位置に配置されている。したがって、コンタクト−溝部中心間の距離ｄＧＣ、コンタクト−バックゲート領域間の距離ｄＧＢおよび溝部−バックゲート領域間の距離ｄＴは、下記式（４）を満たす。
ｄＧＣ＝ｄＧＢ−ｄＴ  ・・・・（４）
【００９１】
図６および図７は、コンタクトＧＣ、バックゲートコンタクトＢＧＣおよび溝部ＧＴにミスアライメントが生じている場合を示している。図６および図７において、たとえば、コンタクトＧＣ、バックゲートコンタクトＢＧＣおよび溝部ＧＴが図５で示した場合よりも第１方向にずれている。
【００９２】
図６において、バックゲートコンタクトＢＧＣは、ミスアライメントにより、バックゲート領域ＢＧ内の中心線よりも第１方向にずれて配置されている。ここで、バックゲートコンタクトＢＧＣの中心が平面視でバックゲート領域ＢＧ内の中心線から第１方向にずれているずれ量を「バックゲートずれ量ΔｄＶＡ」とする。このバックゲートずれ量ΔｄＶＡは、フィールド絶縁膜ＦＩＦの非形成部の中心線に基づいて求められても良い。
【００９３】
また、図６において、たとえば、溝部ＧＴも、ミスアライメントにより、基準となる所定のバックゲート領域ＢＧ内の中心線から第１方向に、設計上の距離ｄＴと異なる距離ＤＴだけ離れた位置に配置されている。この溝部−バックゲート領域間の距離ＤＴは、設計上の距離ｄＴに対して、ミスアライメントによる溝部ずれ量ΔｄＴを含んでいる。すなわち、距離ＤＴは、下記式（５）のように表される。
ＤＴ＝ｄＴ＋ΔｄＴ  ・・・・（５）
【００９４】
また、溝部ＧＴは、設計上、平面視でバックゲート領域ＢＧが囲む領域の中心線に対して線対称に配置されている。したがって、上記した溝部ＧＴのミスアライメントによる溝部ずれ量ΔｄＴは、以下に説明する方法によって求めることができる。
【００９５】
図７のように、複数の溝部ＧＴは、ミスアライメントにより、バックゲート領域ＢＧに対して第１方向にずれて配置されている。溝部ずれ量ΔｄＴは、溝部ＧＴが配置された領域の中心線が平面視でバックゲート領域ＢＧが囲む領域の中心線から第１の方向にずれているずれ量によって求められる。なお、バックゲート領域ＢＧが囲む領域は、上述のようにフィールド絶縁膜ＦＩＦの非形成部を基準にしてもよい。
【００９６】
ここでいう「溝部ＧＴが配置された領域の中心線」とは、溝部ＧＴが複数設けられている場合、複数の溝部ＧＴの全てを含む矩形領域の中心線である。溝部ＧＴが複数設けられている場合、「バックゲート領域ＢＧが囲む領域の中心線」は、原則として、上記した「バックゲート領域ＢＧ内の中心線」とは異なる。なお、一つの溝部ＧＴが設計上バックゲート領域ＢＧの囲む領域の中心に設けられている場合、「溝部ＧＴが配置された領域の中心線」は、溝部ＧＴ内の中心線と等しくてもよい。
【００９７】
図６において、コンタクトＧＣは、たとえば、ミスアライメントにより、基準となる所定のバックゲート領域ＢＧ内の中心線から第１方向に、設計上の距離ｄＧＢと異なる距離ＤＧＢだけ離れた位置に配置されている。このコンタクト−バックゲート領域間の距離ＤＧＢは、設計上の距離ｄＧＢに対して、ミスアライメントによるずれ量を含んでいる。ここで、ミスアライメントによってコンタクトＧＣがバックゲート領域ＢＧに対してずれているずれ量とは、同一層に設けられたビアＶＡのずれ量に等しい。すなわち、コンタクトＧＣがバックゲート領域ＢＧに対してずれているずれ量は、上述したバックゲートずれ量ΔｄＶＡと等しい。したがって、距離ＤＧＢは、下記式（６）のように表される。
ＤＧＢ＝ｄＧＢ＋ΔｄＶＡ  ・・・・（６）
【００９８】
また、第１のコンタクトＧＣ１の中心が平面視で溝部ＧＴ内の中心線から第１方向にずれているずれ量を第１オフセット量ＤＯＦ１としたとき、第１オフセット量ＤＯＦ１は、コンタクト−バックゲート領域間の距離ＤＧＢおよび溝部−バックゲート領域間の距離ｄＴを用いて、下記式（７）のように表される。
ＤＯＦ１＝ＤＧＢ−ＤＴ  ・・・・（７）
【００９９】
上記した式（４）から式（７）により、第１オフセット量ＤＯＦ１は、下記式（８）を満たす。
ＤＯＦ１＝ｄＧＣ＋ΔｄＶＡ−ΔｄＴ  ・・・・（８）
【０１００】
第１の実施形態において、設計上、第１のコンタクトＧＣ１は、意図的に平面視で溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されている。少なくとも設計上のコンタクト−溝部中心間の距離ｄＧＣに関して、ｄＧＣ＞０である。したがって、第１の実施形態において、ミスアライメントの有無に関わらず、第１のコンタクトＧＣ１の第１オフセット量ＤＯＦ１は、少なくとも下記式（１）を満たす。
ＤＯＦ１＞ΔｄＶＡ−ΔｄＴ  ・・・・（１）
【０１０１】
上記した式（１）を満たすことにより、コンタクトＧＣまたは溝部ＧＴにミスアライメントが生じた場合であっても、コンタクトＧＣを、ゲート電極ＧＥの凹部を避けてゲート電極ＧＥに接続することができる。なお、コンタクトＧＣおよび溝部ＧＴが互いに逆方向にずれることによって、コンタクトＧＣがゲート電極ＧＥの凹部に近づいて配置される場合も考えられる。しかし、この場合であっても、上記式（１）を満たすことにより、少なくともコンタクトＧＣのうちゲート電極ＧＥの凹部と重なる領域を縮小することができる。したがって、少なくとも設計上コンタクトＧＣを溝部ＧＴ内の中心線上に配置した場合よりも、コンタクト抵抗の上昇を抑制することができる。
【０１０２】
また、上述のように、設計上、第１のコンタクトＧＣ１および第２のコンタクトＧＣ２は、溝部ＧＴ内の中心線に対して対称に配置されている場合、式（３）を満たす。したがって、式（３）および式（７）により、第１のコンタクトＧＣ１の第１オフセット量ＤＯＦ１は、下記式（２）を満たす。
ＤＯＦ１＝ｌＣＳ／２＋ΔｄＶＡ−ΔｄＴ  ・・・・（２）
【０１０３】
上記した式（２）を満たすことにより、コンタクトＧＣまたは溝部ＧＴにミスアライメントが生じた場合であっても、必ず、第１のコンタクトＧＣ１または第２のコンタクトＧＣ２のうち何れか一方のコンタクトＧＣは、ゲート電極ＧＥの凹部と重なることがない。したがって、コンタクトＧＣを安定的にゲート電極ＧＥに接続することができる。
【０１０４】
上記した第１のコンタクトＧＣ１の第１オフセット量ＤＯＦ１、バックゲートずれ量ΔｄＶＡ、溝部ずれ量ΔｄＴおよび第１のコンタクトＧＣ１の中心と第２のコンタクトＧＣ２の中心との間の距離ｌＣＳは、ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）等により、計測することができる。
【０１０５】
次に、図３、図４、図８から図２２を用い、第１の実施形態に係る半導体装置ＳＤの製造方法について説明する。図８から図２２は、第１の実施形態に係る半導体装置ＳＤの製造方法を説明するための断面図である。第１の実施形態に係る半導体装置ＳＤの製造方法は、以下の工程を備えている。半導体層ＳＬに互いに離間した位置に、Ｐ型の不純物を導入して、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳを形成する（オフセット領域形成工程）。次いで、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間の位置に、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に、溝部ＧＴを形成する（溝部形成工程）。次いで、溝部ＧＴの側面および底面にゲート絶縁膜ＧＩを形成する（ゲート絶縁膜形成工程）。次いで、半導体層ＳＬ上、および溝部ＧＴ内のうちゲート絶縁膜ＧＩに接するように、導電性材料を形成し、導電性材料の表層を除去することにより、少なくとも溝部ＧＴにゲート電極ＧＥを形成する（ゲート電極形成工程）。次いで、半導体層ＳＬのうちソースオフセット領域ＳＯＳに接する位置と、ドレインオフセット領域ＤＯＳに接してソースオフセット領域ＳＯＳから離間した位置とに、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳよりも高濃度のＰ型の不純物を導入して、それぞれソース領域ＳＲおよびドレイン領域ＤＲを形成する（ソースドレイン領域形成工程）。次いで、半導体層ＳＬおよびゲート電極ＧＥ上に層間絶縁膜ＩＦ１を形成する。次いで、層間絶縁膜ＩＦ１のうち平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれた位置で、且つ、平面視で溝部ＧＴ内に配置されるように、ゲート電極ＧＥに接するコンタクトＧＣを形成する（コンタクト形成工程）。以下、詳細を説明する。
【０１０６】
まず、図８（ａ）、図８（ｂ）および図８（ｃ）のように、後述するオフセット領域形成工程よりも前に、半導体基板ＳＵＢに、Ｎ型の不純物を導入して、Ｎ型の埋め込み領域ＢＲを形成する（埋め込み領域形成工程）。なお、上述のように、半導体基板ＳＵＢは、たとえば、Ｐ型のシリコン基板である。また、Ｎ型の不純物としては、たとえば、Ｓｂ（アンチモン）である。
【０１０７】
当該埋め込み領域形成工程の後に、ＣＶＤ法により、半導体基板ＳＵＢ上にＰ型の半導体層ＳＬをエピタキシャル成長させる。各原料としては、たとえば、シリコン原料としては、トリクロロシラン（ＳｉＨＣｌ3）、Ｐ型不純物原料としては、ジボラン（Ｂ２Ｈ６）が用いられる。
【０１０８】
次いで、図９（ａ）、図９（ｂ）および図９（ｃ）のように、半導体層ＳＬ上に、フォトレジスト層（不図示）を形成する。露光および現像により、フォトレジスト層を選択的に除去する。次いで、イオン注入により、当該フォトレジスト層をマスクとして、半導体層ＳＬのうちソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳとなる注入領域（ＩＲ１）に、Ｐ型不純物を注入する。また、半導体層ＳＬのうちＮ型のディープウェル領域ＤＷＬとなる注入領域（ＩＲ２）に、Ｎ型不純物を注入する。Ｐ型不純物は、たとえば、Ｂ（ボロン）である。Ｎ型不純物は、たとえば、Ｐ（リン）である。次いで、フォトレジスト層をアッシングにより除去する。このとき、半導体層ＳＬ上に自然酸化膜ＮＯが形成されていてもよい。
【０１０９】
次いで、図１０（ａ）、図１０（ｂ）および図１０（ｃ）のように、熱処理を行い、上記したＰ型不純物およびＮ型不純物を活性化させる。このとき、当該不純物は、半導体層ＳＬ中で熱拡散する。
【０１１０】
このようにして、半導体層ＳＬのうち互いに離間した位置にＰ型の不純物を導入してソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳを形成する（以上、オフセット領域形成工程）。またこのとき、ウェル領域ＤＷＬも形成される。
【０１１１】
次いで、図１１（ａ）、図１１（ｂ）および図１１（ｃ）のように、後述する溝部形成工程よりも前に、少なくとも半導体層ＳＬのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲの間の位置にフィールド絶縁膜ＦＩＦを形成する（フィールド絶縁膜形成工程）。たとえば、以下のようにしてＬＯＣＯＳ法によりフィールド絶縁膜ＦＩＦを形成する。半導体層ＳＬ上にＳｉＮ膜（不図示）を形成する。次いで、ＳｉＮ膜を選択的に除去することにより、ＳｉＮ膜のうち平面視でソース領域ＳＲおよびドレイン領域ＤＲを形成する領域のみを残存させる。次いで、熱酸化を行う。次いで、ＳｉＮ膜を除去する。これにより、半導体層ＳＬのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲを形成する領域に開口部（符号不図示）を有し、開口部以外を覆うようにフィールド絶縁膜ＦＩＦを形成する。
【０１１２】
次いで、図１２（ａ）、図１２（ｂ）および図１２（ｃ）のように、半導体層ＳＬ上、およびフィールド絶縁膜ＦＩＦ上に、マスク層ＭＬ１およびマスク層ＭＬ２を形成する。フィールド絶縁膜ＦＩＦの開口に酸化膜（符号不図示）が形成されてもよい。マスク層ＭＬ１およびマスク層ＭＬ２は、半導体層ＳＬをエッチングする条件において、エッチングレートが半導体層ＳＬよりも低い材料であることが好ましい。具体的には、マスク層ＭＬ１は、ＳｉＮであり、マスク層ＭＬ２は、ＳｉＯ２である。少なくともマスク層ＭＬ１を設けることにより、後述するゲート絶縁膜形成工程において、半導体層ＳＬ１の酸化を抑制することができる。
【０１１３】
次いで、同じく図１２（ａ）、図１２（ｂ）および図１２（ｃ）において、マスク層ＭＬ１およびマスク層ＭＬ２を選択的に除去することにより、溝部ＧＴを形成する領域に開口部（不図示）を形成する（溝部形成工程）。当該開口部は、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間の位置に形成される。また、当該開口部の平面視の形状は、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に長辺を有する長方形である。次いで、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、当該マスク層ＭＬ１およびマスク層ＭＬ２をマスクとして、溝部ＧＴを形成する。
【０１１４】
当該溝部形成工程において、溝部ＧＴを平面視でフィールド絶縁膜ＦＩＦの内部に形成する。これにより、半導体装置ＳＤの耐圧を向上させることができる。
【０１１５】
ここで、図１３は、図１２（ｃ）を拡大した図である。図１３のように、当該溝部形成工程において、溝部ＧＴの側面は、マスク層ＭＬ１の端部よりも横方向にエッチングされてもよい。また、溝部形成工程において、溝部ＧＴの底面を埋め込み領域ＢＲに入り込ませる。これにより、上述のように、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分において、電界の集中を抑制することができる。
【０１１６】
以上のようにして、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間の位置に、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に溝部ＧＴを形成する。
【０１１７】
ここで、図１４は、図１３の後工程の図である。図１４のように、溝部形成工程の後で後述するゲート絶縁膜形成工程の前に、フィールド絶縁膜ＦＩＦの一部を除去して、溝部ＧＴのうちフィールド絶縁膜ＦＩＦの開口幅を、溝部ＧＴのうち半導体層ＳＬの上端に位置する部分の幅よりも広げる。言い換えれば、溝部ＧＴ内において、フィールド絶縁膜ＦＩＦの開口幅を半導体層ＳＬの開口幅よりも広くする。これにより、後述するように、ゲート電極ＧＥの上端幅を下端幅よりも広くすることが出来る。
【０１１８】
このとき、たとえば、ウエットエッチングにより、フィールド絶縁膜ＦＩＦの一部を選択的に除去する。なお、フィールド絶縁膜ＦＩＦとマスク層ＭＬ２が同一の材料により形成されている場合は、マスク層ＭＬ２もエッチングされる。
【０１１９】
次いで、図１５（ａ）、図１５（ｂ）および図１５（ｃ）のように、溝部ＧＴの側面および底面にゲート絶縁膜ＧＩを形成する（ゲート絶縁膜形成工程）。
【０１２０】
当該ゲート絶縁膜形成工程において、溝部ＧＴの側面および底面を熱酸化させることにより、ゲート絶縁膜ＧＩを形成する。これにより、ピンホールの無いゲート絶縁膜ＧＩを安定的に形成することができる。
【０１２１】
ここで、図１６は、図１５（ｃ）を拡大した断面図である。図１６のように、熱酸化により、溝部ＧＴの側面および底面に沿って、ゲート絶縁膜ＧＩを成長させる。ゲート絶縁膜ＧＩは、溝部ＧＴに接する半導体層ＳＬの上端角部を中心に円弧上に傾斜して形成される。これにより、ゲート電極ＧＥを、半導体層ＳＬの上面よりも上方で、第１方向および反対の第２方向に広げて形成することができる。
【０１２２】
図１４で示した工程におけるフィールド絶縁膜ＦＩＦの開口幅と、当該ゲート絶縁膜形成工程におけるゲート絶縁膜ＧＩの膜厚と、を調整することにより、後述するゲート電極ＧＥの上端幅を調節する。
【０１２３】
次いで、以下のようにして、少なくとも溝部ＧＴ内にゲート電極ＧＥを形成する（ゲート電極形成工程）。図１７（ａ）、図１７（ｂ）および図１７（ｃ）のように、半導体層ＳＬ上および溝部ＧＴ内のうちゲート絶縁膜ＧＩに接するように導電性材料ＣＭを形成する。ここでは、たとえば、ＣＶＤ法により、導電性材料ＣＭとして、Ｐ型の不純物をドープしながらポリシリコンを形成する。なお、当該導電性材料ＣＭを、溝部ＧＴの内部が全て埋め込まれるまで形成することが好ましい。
【０１２４】
ここで、図１８は、図１７（ｃ）を拡大した断面図である。図１８のように、溝部ＧＴの形状に沿って、導電性材料ＣＭが成長していく。溝部ＧＴの中心において両側の導電性材料ＣＭが徐々に接合していき、そして溝部ＧＴの全体が導電性材料に埋め込まれる。このとき、溝部ＧＴの上端中心部には、導電性材料ＣＭの凹部が形成される可能性がある。
【０１２５】
図１９は、図１８の後工程を示している。図１９のように、当該ゲート電極形成工程において、たとえばドライエッチングにより、導電性材料ＣＭの表層を除去する。また、いわゆるエッチバックにより、導電性材料ＣＭの表層側から除去して、溝部ＧＴ内のみに導電性材料ＣＭを残存させる。このとき、溝部ＧＴの上端中心部には、導電性ＣＭの凹部が残存する。
【０１２６】
ここで、導電性材料ＣＭの表層を除去する別の方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法が考えられる。したがって、ＣＭＰ法では、溝部ＧＴの上端は平坦化されるため、上記した溝部ＧＴの上端における凹部は形成されない。しかし、ＣＭＰ装置は高価であり、ＣＭＰ装置のランニングコストも高いという課題がある。
【０１２７】
これに対して、ドライエッチングを用いた場合、溝部ＧＴの上端中心部には、導電性ＣＭの凹部が残存する。しかし、ドライエッチング装置はＣＭＰ装置に比べて安価であり、ドライエッチング装置のランニングコストも低い。また、当該ドライエッチング装置は、上記した導電性材料ＣＭを形成するためのＣＶＤ装置に連結することができる。
【０１２８】
以上のゲート電極形成工程において、たとえばゲート電極ＧＥを溝部ＧＴ内のみに形成する。これにより、溝部ＧＴの上端において、電界が集中することを抑制することができる。
【０１２９】
ここで、第１の実施形態では、コンタクトＧＣを所定の位置に配置することにより、ゲート電極ＧＥの凹部の有無によらず、コンタクト抵抗の上昇を抑制することができる。すなわち、第１の実施形態では、導電性材料ＣＭの表層を除去するための装置に依存しない。したがって、第１の実施形態では、当該導電性材料ＣＭの表層を除去する工程においてドライエッチングを用いることができる。これにより、半導体装置ＳＤを低コストで製造することができる。
【０１３０】
次に、図２０は、図１９の後工程を示している。図２０のように、ゲート電極形成工程において、導電性材料ＣＭの表層のみを熱酸化する。これにより、熱酸化層ＧＯが形成される。このとき、酸化される領域を調整して、半導体層ＳＬの上面からフィールド絶縁膜ＦＩＦの間の位置に、導電性材料ＣＭを残存させる。
【０１３１】
次いで、図２１（ａ）、図２１（ｂ）、図２１（ｃ）、及び図２２のように、ウエットエッチングにより、上記した酸化された導電性材料ＣＭの表層を除去する。次いで、たとえばウエットエッチングにより、マスク層ＭＬ２およびマスク層ＭＬ１を除去する。以上により、平面視で溝部ＧＴ内のみにゲート電極ＧＥを形成する（以上、ゲート電極形成工程）。このとき、ゲート電極ＧＥ表面の酸化層が除去されるとともに平滑化される。したがって、ゲート電極ＧＥとコンタクトＧＣとの接触抵抗を下げることができる。
【０１３２】
次いで、図３（ａ）、図３（ｂ）および図３（ｃ）のように、フィールド絶縁膜ＦＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ、またはフォトレジスト層をマスクとして、Ｐ型不純物を導入して、Ｐ型ウェル領域ＷＬ１、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。また、フォトレジスト層をマスクとして、Ｎ型ウェル領域（ＷＬ２）およびバックゲート領域ＢＧを形成する。
【０１３３】
さらに、図３（ａ）、図３（ｂ）および図３（ｃ）のように、たとえばＣＶＤ法により、半導体層ＳＬ、フィールド絶縁膜ＦＩＦおよびゲート電極ＧＥ上に、層間絶縁膜ＩＦ１を形成する。
【０１３４】
次いで、層間絶縁膜ＩＦ１のうち、平面視でゲート電極ＧＥ、バックゲート領域ＢＧ、ソース領域ＳＲまたはドレイン領域ＤＲと重なる位置に、コンタクトホール（不図示）を形成する。このとき、層間絶縁膜ＩＦ１のうち平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対して第１方向にずれた位置に、ゲート電極ＧＥに接続するコンタクトホール（不図示）を形成する。
【０１３５】
次いで、層間絶縁膜ＩＦ１上、およびコンタクトホール内に、金属を形成する。当該金属は、たとえばＡｌを含んでいる。次いで、当該金属を選択的に除去することにより、ビアＶＡ（コンタクトＧＣ）および配線ＩＣ１を、一体として形成する。
【０１３６】
このとき、図４のように、層間絶縁膜ＩＦ１のうち平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれた位置で、且つ、平面視で溝部ＧＴ内に配置されるように、ゲート電極ＧＥに接するコンタクトＧＣを形成する。これにより、コンタクトＧＣの中心をゲート電極ＧＥの凹部からずらして形成する（以上、コンタクト形成工程）。
【０１３７】
なお、当該コンタクト形成工程は、ダマシン法により行っても良い。また、配線ＩＣ１についてもダマシン法により形成してもよい。
【０１３８】
さらに、層間絶縁層ＩＦ１および配線ＩＣ１上に、複数の配線層を形成し、多層配線構造を形成してもよい。多層配線構造の最上層に、たとえば電極パッドＥＰ、バンプ電極（不図示）またはＣｕピラー（不図示）を形成してもよい。
【０１３９】
以上により、第１の実施形態に係る半導体装置ＳＤを形成することができる。
【０１４０】
次に、第１の実施形態の効果について説明する。
【０１４１】
まず、溝部ＧＴの内部にゲート電極ＧＥが設けられたトランジスタの構造における課題について説明する。一つ目の課題として、ゲート電極ＧＥの凹部上にコンタクトＧＣが配置されたとき、二つの原因により、コンタクト抵抗が上昇する可能性がある。
【０１４２】
まず第１の原因としては、ゲート電極ＧＥの凹部付近の抵抗が高い可能性がある。このような凹部にコンタクトＧＣが配置されたとき、ゲート電極ＧＥの凹部とコンタクトＧＣとの間に微小な空洞が形成されてしまう可能性がある。この空洞によって、健全なオーミック接続ができない場合がある。このような第１の原因によって、コンタクト抵抗が上昇する可能性がある。また、空洞内に成膜中のガスが残存することによって、製造後に不良を生じさせる可能性もある。
【０１４３】
第２の原因として、凹部によって、コンタクトＧＣのアスペクト比が上昇することが考えられる。
【０１４４】
図２３は、コンタクトＧＣのアスペクト比とコンタクト抵抗との関係を示した図である。図２３において、コンタクトＧＣのアスペクト比とは、コンタクトＧＣの直径に対するコンタクトＧＣの高さの比率（高さ／直径）である。コンタクトＧＣの高さは、層間絶縁膜ＩＦ１の厚さに相当する。
【０１４５】
図２３のように、コンタクトＧＣのアスペクト比が上昇するにつれて、コンタクト抵抗がバラつく傾向にある。コンタクトＧＣのアスペクト比が所定の値未満であるとき、コンタクト抵抗は所定の範囲内の値となる。一方で、コンタクトＧＣのアスペクト比が所定の値以上であるとき、コンタクト抵抗が高い値で大きくバラつく。
【０１４６】
ゲート電極ＧＥの上端に凹部が形成されているとき、凹部上の層間絶縁膜ＩＦ１は、凹部の深さ分だけ厚く形成されることに相当する。コンタクトＧＣが当該凹部上に配置されたとき、実質的にコンタクトＧＣのアスペクト比が高くなる。このとき、図２３で示したように、コンタクト抵抗が高い値でバラつく可能性がある。
【０１４７】
以上のような二つの原因により、ゲート電極ＧＥの凹部上にコンタクトＧＣが配置されたとき、コンタクト抵抗が上昇する可能性がある。
【０１４８】
さらに二つ目の課題として、ミスアライメントによってコンタクトＧＣが溝部ＧＴよりもはみ出した場合、半導体層ＳＬのうち溝部ＧＴの端部付近にコンタクトＧＣが接近することによって、電界が集中する可能性がある。この場合、半導体装置ＳＤの耐圧が低くなってしまう。
【０１４９】
これに対して、第１の実施形態によれば、ゲート電極ＧＥに接続されるコンタクトＧＣは、平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されている。すなわち、上記のようなゲート電極ＧＥの凹部を避けるようにコンタクトＧＣが接続されている。これにより、コンタクト抵抗の上昇を抑制することができる。
【０１５０】
さらに、コンタクトＧＣは、第１方向にずれて配置されるとともに、平面視で溝部ＧＴ内に設けられている。言い換えれば、コンタクトＧＣも、溝部ＧＴの外側に、はみ出していない。したがって、半導体層ＳＬのうち溝部ＧＴの端部付近に電界が集中することを抑制することができる。
【０１５１】
以上により、第１の実施形態によれば、コンタクト抵抗の上昇を抑制することと、溝部ＧＴの端部付近の耐圧を向上させることを両立することができる。
【０１５２】
次に、図２４を用い、比較例と対比しながら、第１の実施形態の好ましい形態について説明する。図２４は、第１の実施形態の好ましい形態を説明するための断面図である。図２４は、それぞれ図３（ｃ）に相当する部分を拡大した断面図である。図２４（ａ）は比較例１、図２４（ｂ）は比較例２、図２４（ｃ）は比較例３、また図２４（ｄ）は、第１の実施形態の好ましい形態を示している。
【０１５３】
ここで、ゲート電極ＧＥの上端に形成される凹部の形状は、溝部ＧＴの幅に依存する。溝部ＧＴの幅は広くなるにつれて、ゲート電極ＧＥの凹部は深くなる傾向にある。
【０１５４】
図２４（ａ）の比較例１では、溝部ＧＴが上端から下端まで所望の幅（例えば一定の幅）で形成されている。一方で、コンタクトＧＣが、溝部ＧＴ内の中心線からずれて配置されている。この比較例１では、ミスアライメントによって、コンタクトＧＣが溝部ＧＴの外側にはみ出す可能性がある。この場合、上述のように、コンタクトＧＣが半導体層ＳＬのうち溝部ＧＴの端部付近に接近することで電界が集中する可能性がある。
【０１５５】
図２４（ｂ）の比較例２では、ゲート電極ＧＥの凹部が浅くなるように、溝部ＧＴが上端から下端まで所望の狭い幅で形成されている。コンタクトＧＣは溝部ＧＴ内の中心線上に配置されている。この比較例２の場合でも、比較例１と同様に、コンタクトＧＣが溝部ＧＴの外側にはみ出す可能性がある。また、比較例２では、ゲート電極ＧＥの凹部が残存する場合があるため、上記したコンタクト抵抗が上昇する可能性がある。
【０１５６】
図２４（ｃ）の比較例３では、ミスアライメントがあった場合でもコンタクトＧＣが溝部ＧＴの外側にはみ出すことがないように、溝部ＧＴが上端から下端まで所望の広い幅（例えば一定の幅）で形成されている。なお、図２４（ｃ）は、ミスアライメントが起きた場合を示している。比較例３では、溝幅ＧＴが広いため、ゲート電極ＧＥの凹部が深く形成される可能性がある。この場合、実質的にコンタクトＧＣのアスペクト比が高くなる。したがって、図２３で示したように、比較例３では、コンタクト抵抗が高い値でバラつく可能性がある。
【０１５７】
図２４（ｄ）は、第１の実施形態の好ましい形態を示している。この場合、ゲート電極ＧＥのうち第１方向の上端幅は、下端幅よりも広い。これにより、第１の実施形態において、コンタクトＧＣが溝部ＧＴの中心線からずれて配置されていても、コンタクトＧＣがゲート電極ＧＥよりも外側にはみ出すことを抑制することができる。したがって、第１の実施形態の好ましい形態では、安定的にコンタクトＧＣをゲート電極ＧＥに接続することができる。
【０１５８】
（第２の実施形態）
図２５は、第２の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。第２の実施形態は、ゲート電極ＧＥに接続されている配線ＩＣ１の配置が異なる点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１５９】
図２５のように、ゲート電極ＧＥに接続されている配線ＩＣ１は、ソース領域ＳＲからドレイン領域ＤＲに向かうソースドレイン方向（Ｙ方向）に向かって設けられていてもよい。言い換えれば、配線ＩＣ１は、溝部ＧＴの長辺方向に平行な方向に延在して設けられている。
【０１６０】
また、ゲート電極ＧＥに接続されている配線ＩＣ１は、平面視でチャネル領域と重なる位置で離間されている。第２の実施形態において、当該配線ＩＣ１のうち平面視でチャネル領域と重なる面積は、第１の実施形態よりも小さい。
【０１６１】
なお、第２の実施形態では、ソース領域ＳＲおよびドレイン領域ＤＲは、図示されていない領域に設けられたビア（不図示）を介して、配線ＩＣ１より上方に位置する配線（不図示）に接続されている。
【０１６２】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１６３】
ここで、ゲート電極ＧＥに接続されている配線ＩＣ１が平面視でチャネル領域と重なる位置上に設けられている場合、チャネル領域の電界が影響を受ける可能性がある。たとえば、ゲート電極ＧＥが溝部ＧＴの間を覆っている場合と同じように、溝部ＧＴの上端付近に電界が集中する可能性がある。
【０１６４】
これに対して、第２の実施形態によれば、ゲート電極ＧＥに接続されている配線ＩＣ１が溝部ＧＴの長辺方向に平行な方向に延在して設けられている。これにより、配線ＩＣ１の電位によって、チャネル領域の電界が影響を受けることを抑制することができる。
【０１６５】
（第３の実施形態）
図２６は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。第３の実施形態は、溝部ＧＴが設けられていない通常のＦＥＴが同一の半導体層ＳＬに形成されている点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１６６】
図２６は、図３（ｂ）の断面を他の領域まで示した図である。図２６において、左側のトランジスタが第１の実施形態と同様の第１トランジスタである。第１トランジスタは、第１の実施形態と同様に、Ｐ型の第１のソース領域ＳＲ、第１のドレイン領域ＤＲ、Ｐ型のソースオフセット領域ＳＯＳ並びにドレインオフセット領域ＤＯＳ、および溝部ＧＴに設けられた第１のゲート絶縁膜ＧＩ並びに第１のゲート電極ＧＥを備えている。
【０１６７】
第１トランジスタの外側には、Ｎ型のバックゲート領域ＢＧが設けられている。Ｎ型のバックゲート領域ＢＧの下方には、Ｎ型のディープウェル領域ＤＷＬが設けられている。
【０１６８】
図２６において、第２トランジスタは、第１トランジスタと同一の半導体層ＳＬに設けられており、平面視で第１トランジスタと異なる位置に設けられている。第２トランジスタは、たとえば溝部ＧＴが形成されていない通常のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）構造である。
【０１６９】
通常のＦＥＴである第２トランジスタは、複数設けられていても良い。ここでは、第２トランジスタとして、たとえばＮチャネル型のＦＥＴとＰチャネル型のＦＥＴが設けられている。たとえば、第１トランジスタに隣接して、Ｎチャネル型のＦＥＴである第２トランジスタが設けられている。さらに、Ｎチャネル型のＦＥＴに隣接して、Ｐチャネル型のＦＥＴである第２トランジスタが設けられている。
【０１７０】
図中右側に位置するＰチャネル型のＦＥＴである第２トランジスタは、Ｐ型の第２のソース領域ＳＲ１並びに第２のドレイン領域ＤＲ１、第２のゲート絶縁膜（符号不図示）、第２のゲート電極ＧＥ１を備えている。Ｐ型の第２のソース領域ＳＲ１および第２のドレイン領域ＤＲ１は、半導体層ＳＬに互に離間して設けられている。Ｐ型の第２のソース領域ＳＲ１および第２のドレイン領域ＤＲ１に隣接して、エクステンション領域（不図示）が設けられていても良い。
【０１７１】
第２のゲート絶縁膜は、Ｐ型の第２のソース領域ＳＲ１および第２のドレイン領域ＤＲ１に挟まれた位置の上に設けられている。また、第２のゲート電極ＧＥ１は、第２のゲート絶縁膜上に設けられている。第２のゲート電極ＧＥ１の側壁には、側壁絶縁膜ＳＷが設けられている。
【０１７２】
ここで、第２のトランジスタの第２のソース領域ＳＲ１および第２のドレイン領域ＤＲ１は、第１のトランジスタの第１のソース領域ＳＲおよび第２のドレイン領域ＤＲと同一の不純物が導入されている。Ｐ型不純物は、たとえば、Ｂ（ボロン）である。これにより、製造工程を簡略化することができる。
【０１７３】
Ｎチャネル型のＦＥＴである第２トランジスタは、Ｐチャネル型のＦＥＴと同様にして、Ｎ型の第２のソース領域ＳＲ２並びに第２のドレイン領域ＤＲ２、第２のゲート絶縁膜（符号不図示）、第２のゲート電極ＧＥ２を備えている。
【０１７４】
その他、図２６のように、素子分離領域として、以下のような構成が設けられている。
【０１７５】
素子分離用溝部ＤＩＴは、第１トランジスタと第２トランジスタとの間に設けられている。素子分離用溝部ＤＩＴは、第１トランジスタに設けられた溝部ＧＴと同じ深さで形成されている。なお、第２トランジスタのうちＰチャネル型ＦＥＴとＮチャネル型ＦＥＴとの間には、当該素子分離用溝部ＤＩＴは、設けられていなくても良い。
【０１７６】
トレンチ絶縁膜（符号不図示）は、素子分離用溝部ＤＩＴの側面および底面を覆っている。トレンチ絶縁膜（符号不図示）は、ゲート絶縁膜ＧＩと同一の材料により形成されている。ここでは、たとえば、トレンチ絶縁膜は、シリコンの熱酸化膜である。
【０１７７】
トレンチ埋め込み膜（符号不図示）は、平面視で素子分離用溝部ＤＩＴ内のみに設けられている。トレンチ埋め込み膜は、トレンチ絶縁膜に接し、ゲート電極ＧＥと同一の導電性材料により形成されている。
【０１７８】
以上のように、溝部ＧＴ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥと同一の構成により、素子分離領域を形成することができる。
【０１７９】
なお、素子分離用溝部ＤＩＴ上には、第２トランジスタのうち第２のゲート絶縁膜および第２のゲート電極ＧＥ１と同一の材料により、マスク層ＭＰＳが設けられていても良い。この場合、マスク層ＭＰＳの側壁には、第２トランジスタと同一の側壁絶縁膜が形成されていることが好ましい。
【０１８０】
また、図２６のように、半導体層ＳＬ上には、たとえば多層配線層が形成されている。半導体層ＳＬ上には、層間絶縁膜ＩＦ１が設けられている。層間絶縁膜ＩＦ１には、第１トランジスタおよび第２トランジスタに接続するビアＶＡ１が設けられている。なお、ビアＶＡ１のうちゲート電極ＧＥに接続されているコンタクトＧＣは、第１の実施形態と同様に、溝部ＧＴ内の中心線から第１方向にすれて配置されている。また、層間絶縁膜ＩＦ１上には、配線ＩＣ１が設けられている。
【０１８１】
さらに、層間絶縁膜ＩＦ１上には、複数の層間絶縁膜（ＩＦ２、ＩＦ３およびＩＦ４）が設けられている。それぞれの層間絶縁膜には、ビアＶＡ２、配線ＩＣ２、ビアＶＡ３および配線ＩＣ３が設けられている。上記したビアの側面並びに底面、および配線の底面および上面にはバリアメタル層ＢＭが設けられていてもよい。
【０１８２】
また、層間絶縁膜ＩＦ４上には、保護層ＣＰＬが設けられている。保護層ＣＰＬは、たとえばＳｉＯＮである。
【０１８３】
層間絶縁膜ＩＦ４および保護層ＣＰＬには、開口が形成されている。開口には、配線ＩＣ３が露出している。これにより、配線ＩＣ３の一部に電極パッドＥＰが形成されている。なお、電極パッドＥＰ上に、アンダーバンプメタル膜（不図示）およびバンプ電極（不図示）がさらに設けられていても良い。
【０１８４】
次に、図２７を用い、第３の実施形態に係る半導体装置ＳＤにおける回路について説明する。図２７は、第１の実施形態に係る半導体装置ＳＤの一例を示した回路図である。
【０１８５】
第３の実施形態に係る半導体装置ＳＤは、たとえば、ＰＤＰ（Ｐｒａｓｍａ  Ｄｉｓｐｒａｙ  Ｐａｎｎｅｌ）のデータドライバＩＣである。ＰＤＰのデータドライバＩＣは、ＰＤＰパネルの表示データに応じたデータパルスを出力する機能を有している。具体的には、半導体装置ＳＤは、たとえば、ＰＤＰのデータドライバＩＣのうち、少なくとも電荷回収用のトランジスタＴＲ１を含んでいる。
【０１８６】
図２７のように、半導体装置ＳＤは、たとえば、電荷回収用のコンデンサＣ１、電荷回収用のトランジスタＴＲ１、出力用のトランジスタＴＲ２並びにＴＲ３、および表示セルＣ２を備えている。
【０１８７】
ここで、トランジスタＴＲ１は、図２６における溝部ＧＴを有する第１トランジスタである。このように、トランジスタＴＲ１が上記したＦＥＴの構造を有していることにより、電流能力を向上させるとともに、耐圧を向上させることができる。
【０１８８】
コンデンサＣ１の一端は接地されており、他端はトランジスタＴＲ１に接続されている。トランジスタＴＲ１の他端は、トランジスタＴＲ２およびトランジスタＴＲ３の間に接続されている。
【０１８９】
上述のように高耐圧のトランジスタＴＲ１が第１トランジスタである一方で、トランジスタＴＲ２またはトランジスタＴＲ３、その他のロジック回路におけるトランジスタ（不図示）は、たとえば溝部ＧＴが形成されていない第２トランジスタである。
【０１９０】
なお、トランジスタＴＲ２もしくはＴＲ３、その他のロジック回路におけるトランジスタは、印加される電圧に応じて、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造であってもよい。
【０１９１】
トランジスタＴＲ２およびＴＲ３は、トランジスタＴＲ１と同一の半導体層ＳＬに設けられており、平面視でトランジスタＴＲ１と異なる位置に設けられている。このように、溝部ＧＴを有するトランジスタＴＲ１と、ロジック回路に用いられる通常のトランジスタと、を同一基板内に併設することにより、回路面積を縮小化することができる。
【０１９２】
また、図２７のように、トランジスタＴＲ２およびトランジスタＴＲ３は直列に接続されている。トランジスタＴＲ２の一端は、電源電圧Ｖｄｄ２に接続されており、他端は、トランジスタＴＲ３に接続されている。トランジスタＴＲ３の他端は接地されている。トランジスタＴＲ２およびトランジスタＴＲ３の間には出力端子（ＯＵＴ）が設けられ、表示セルＣ２に接続されている。
【０１９３】
トランジスタＴＲ１は、表示セルＣ２の電荷を回収する双方向スイッチとして機能する。このトランジスタＴＲ１のＯＮ／ＯＦＦを制御することにより、ＰＤＰの表示セルＣ２に充電された電荷をコンデンサＣ１に回収する。これにより、非発光時に表示セルＣ２に蓄積された電荷を回収し、次回の発光時に当該電荷を再利用することができる。
【０１９４】
また、ＰＤＰの表示画素に対して安定した書き込みを行うため、高い電圧Ｖｄｄ２が必要となる。Ｖｄｄ２は、たとえば１０Ｖ以上６０Ｖ以下である。このため、トランジスタＴＲ１が溝部ＧＴを有する第１トランジスタであることは特に有効である。
【０１９５】
第３の実施形態に係る半導体装置ＳＤが上述のようにＰＤＰのデータドライバＩＣである場合、半導体装置ＳＤは、さらに以下のような構成を有していても良い。半導体基板ＳＵＢは、複数の半導体チップに分割されている。半導体チップは、テープ状のフレキシブル配線基板（不図示）上に実装されている。半導体チップのバンプ電極は、フレキシブル基板の配線に接続されている。また、半導体チップは封止樹脂によって封止されている。当該半導体装置ＳＤは、このように、いわゆるＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）であってもよい。さらに、ＰＤＰのガラス基板に設けられた配線とプリント基板の配線とは、異方導電フィルムを介して接続されていてもよい。
【０１９６】
次に、図２８から図４２を用い、第３の実施形態に係る半導体装置ＳＤの製造方法について説明する。図２８から図４２は、第３の実施形態に係る半導体装置ＳＤの製造方法を説明するための断面図である。第３の実施形態に係る半導体装置ＳＤの製造方法は、以下の点を除いて、第１の実施形態と同様である。
【０１９７】
まず、図２８において、第１の実施形態と同様にして、半導体基板ＳＵＢに対して、選択的にＮ型の不純物を導入して、Ｎ型の埋め込み領域ＢＲを形成する。このとき、素子分離領域などの埋め込み領域ＢＲを必要としない領域には、埋め込み領域ＢＲを形成しなくてもよい。
【０１９８】
次いで、図２８のように、半導体基板ＳＵＢ上に、半導体層ＳＬをエピタキシャル成長させる。次いで、半導体層ＳＬのうち第１トランジスタの領域に、Ｐ型の不純物を注入して、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳを形成する。次いで、半導体層ＳＬのうち第１トランジスタを囲む領域に、Ｎ型の不純物を注入して、ディープウェル領域ＤＷＬを形成する。次いで、図２８のように、半導体基板に、フィールド絶縁膜ＦＩＦを形成する。
【０１９９】
次いで、図２９のように、半導体層ＳＬ上、およびフィールド絶縁膜ＦＩＦ上に、開口を有するマスク層ＭＬ１およびマスク層ＭＬ２を形成する。次いで、たとえば、ＲＩＥ法により、当該マスク層ＭＬ１およびマスク層ＭＬ２をマスクとして、溝部ＧＴを形成する。
【０２００】
当該溝部形成工程において、第１トランジスタと第２トランジスタとの間に、溝部ＧＴと同じ深さを有する素子分離用溝部ＤＩＴを形成する。
【０２０１】
次いで、第１の実施形態と同様にして、溝部ＧＴのうちフィールド絶縁膜ＦＩＦの開口幅を、溝部ＧＴのうち半導体層ＳＬの上端幅よりも広げる。次いで、溝部ＧＴの側面および底面にゲート絶縁膜ＧＩを形成する。
【０２０２】
このとき、素子分離用溝部ＤＩＴの側面および底面に、ゲート絶縁膜ＧＩと同一の材料によりトレンチ絶縁膜（符号不図示）を形成する。
【０２０３】
次いで、マスク層ＭＬ２およびマスク層ＭＬ１を除去する。
【０２０４】
次いで、図３０のように、半導体層ＳＬ上および溝部ＧＴ内のうちゲート絶縁膜ＧＩに接するように導電性材料（ＣＭ）を形成する。次いで、たとえばドライエッチングにより、導電性材料（ＣＭ）の表層を除去する。これにより、溝部ＧＴ内のみにゲート電極ＧＥを形成する。
【０２０５】
このとき、平面視で素子分離用溝部ＤＩＴ内にも、トレンチ絶縁膜に接するように、ゲート電極ＧＥと同一の導電性材料（ＣＭ）によりトレンチ埋め込み膜を形成する。
【０２０６】
次いで、図３１のように、半導体層ＳＬのうち、バックゲート領域ＢＧとなる領域、および第２トランジスタのうちＰチャネル型ＦＥＴの領域に、それぞれ、Ｎ型不純物を注入して、Ｎ型ウェル領域ＷＬ２を形成する。なお、Ｎ型ウェル領域ＷＬ２の深さは、ディープウェル領域ＤＷＬよりも浅い。また、Ｎ型ウェル領域ＷＬ２のＮ型不純物濃度は、ディープウェル領域ＤＷＬよりも高い。
【０２０７】
次いで、図３２のように、半導体層ＳＬのうち、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳと重なる領域、および第２トランジスタのうちＮチャネル型ＦＥＴの領域に、それぞれ、Ｐ型不純物を注入して、Ｐ型ウェル領域ＷＬ１を形成する。なお、Ｐ型ウェル領域ＷＬ１の深さは、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳよりも浅い。また、Ｐ型ウェル領域ＷＬ１のＰ型不純物濃度は、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳよりも高い。また、Ｐ型ウェル領域ＷＬ１と同様の方法により、Ｎ型ウェル領域ＷＬ２を形成する。
【０２０８】
次いで、図３３のように、ゲート電極形成工程の後に、半導体層ＳＬ上のうち平面視で溝部ＧＴと異なる領域に、第２トランジスタの第２のゲート絶縁膜（符号不図示）を形成する。次いで、第２のゲート絶縁膜上に第２のゲート電極（ＧＥ１およびＧＥ２）を形成する。
【０２０９】
このとき、上記した素子分離用溝部ＤＩＴ上にも、第２のゲート絶縁膜および第２のゲート電極と同じ材料により、マスク層ＭＰＳを形成する。
【０２１０】
次いで、図３４のように、第２のゲート絶縁膜および第２のゲート電極（ＧＥ１およびＧＥ２）の側壁に、側壁絶縁膜（符号不図示）を形成する。このとき、上記したマスク層ＭＰＳの側壁にも側壁絶縁膜を形成する。
【０２１１】
さらに、図３４のように、第１トランジスタを囲むＮ型ウェル領域ＷＬ２内、および第２トランジスタのうちＮチャネル型ＦＥＴの領域に、Ｎ型不純物を注入して、Ｎ型のバックゲート領域ＢＧ、および第２のソース領域ＳＲ２並びに第２のドレイン領域ＤＲ２を形成する。なお、これらの領域の深さは、Ｎ型ウェル領域ＷＬ２よりも浅い。また、これらの領域のＰ型不純物濃度は、Ｎ型ウェル領域ＷＬ２よりも高い。
【０２１２】
次いで、第１トランジスタおよび第２トランジスタのうちＰチャネル型ＦＥＴの領域に、Ｐ型不純物を注入して、Ｐ型の第１のソース領域ＳＲ並びに第１のドレイン領域ＤＲ、および第２のソース領域ＳＲ１並びに第２のドレイン領域ＤＲ１を形成する。なお、これらの領域の深さは、Ｐ型ウェル領域ＷＬ１よりも浅い。また、これらの領域のＰ型不純物濃度は、Ｐ型ウェル領域ＷＬ１よりも高い。
【０２１３】
このように、第１のソース領域ＳＲおよび第１のドレイン領域ＤＲを形成すると同時に、第２のゲート絶縁膜および第２のゲート電極ＧＥをマスクとして、同一の不純物を導入することにより、第２のソース領域ＳＲ１および第２のドレイン領域ＤＲ２を形成する。
【０２１４】
次いで、図３５のように、半導体層ＳＬ上に、層間絶縁膜ＩＦ１を形成する。次いで、層間絶縁膜ＩＦ１上にフォトレジスト層ＰＲを形成する。次いで、露光および現像によりフォトレジスト層ＰＲを選択的に除去する。次いで、フォトレジスト層ＰＲをマスクとして、層間絶縁膜ＩＦ１にビアホールＶＨを形成する。次いで、フォトレジスト層ＰＲをアッシングする。
【０２１５】
次いで、図３６のように、層間絶縁膜ＩＦ１上およびビアホールＶＨ内に、金属膜ＣＭを形成する。次いで、金属膜ＣＭ上に、フォトレジスト層ＰＲを形成する。次いで、フォトレジスト層ＰＲを選択的に除去する。
【０２１６】
次いで、フォトレジスト層ＰＲを除去して、配線ＩＣ１およびビアＶＡを形成する。
【０２１７】
次いで、図３７から図４０において、図３５および図３６と同様の工程を繰り返す。これにより、多層配線層を形成する。
【０２１８】
次いで、図４１のように、層間絶縁膜ＩＦ３および配線ＩＣ３上に、層間絶縁膜ＩＦ４および保護層ＣＰＬを形成する。次いで、保護層ＣＰＬ上に、フォトレジスト層ＰＲを形成する。次いで、フォトレジスト層ＰＲを選択的に除去する。
【０２１９】
次いで、図４２のように、フォトレジスト層ＰＲをマスクとして、層間絶縁膜ＩＦ４および保護層ＣＰＬを除去して、配線ＩＣ３の一部を露出させる。これにより、配線ＩＣ３の一部に電極パッドＥＰを形成する。
【０２２０】
以上により、第３の実施形態に係る半導体装置ＳＤを得る。
【０２２１】
さらに、たとえば、半導体装置ＳＤに対して、以下のようにしてＴＣＰを形成してもよい。電極パッドＥＰ上に、アンダーバンプメタル膜（不図示）を形成する。次いで、アンダーバンプメタル膜上にバンプ電極（不図示）を形成する。次いで、半導体基板ＳＵＢをダイシングして、半導体チップに分割する。半導体チップを、たとえばテープ状のフレキシブル配線基板（不図示）上に実装する。このとき半導体チップのバンプ電極を、フレキシブル基板の配線に接続する。また、半導体チップを封止樹脂によって封止する。
【０２２２】
第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態によれば、溝部ＧＴを有する第１トランジスタと、通常の第２トランジスタと、を同一基板内に併設することができる。これにより、回路面積を縮小化することができる。
【０２２３】
さらに、第３の実施形態に係る製造方法によれば、第１のソース領域ＳＲおよび第１のドレイン領域ＤＲを形成すると同時に、同一の不純物を導入することにより、第２のソース領域ＳＲ１および第２のドレイン領域ＤＲ２を形成する。これにより、製造工程を簡略化することが出来る。
【０２２４】
（第４の実施形態）
図４３および図４４は、第４の実施形態に係るコンタクトの構成を示す平面図である。第４の実施形態は、コンタクトＧＣの配置または形状が異なる点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０２２５】
図４３（ａ）から図４４（ｂ）は、第１の実施形態のコンタクトＧＣの配置または形状を変形したものである。
【０２２６】
図４３（ａ）のように、コンタクトＧＣは、平面視でソースドレイン方向に伸びる溝部ＧＴ内の中心線に対してソースドレイン方向に垂直な第１方向にずれて配置されていてもよい。この場合では、コンタクトＧＣは、第１方向だけにずれて配置されている。たとえば、コンタクトＧＣのミスアライメントが第１方向と反対の第２方向に生じる確率が高い場合などに有効である。
【０２２７】
図４３（ｂ）のように、コンタクトＧＣは、第１方向にずれて配置されて隣接する第１のコンタクトＧＣ１と、第２方向にずれて配置されて隣接する第２のコンタクトＧＣ２と、を備えていてもよい。第１のコンタクトＧＣ１および第２のコンタクトＧＣ２は、溝部ＧＴ内の中心線に対して同じ距離ｄＧＣだけずれて配置されている。第１のコンタクトＧＣ１または第２のコンタクトＧＣ２は、それぞれ複数個隣接していてもよい。
【０２２８】
図４４（ａ）のように、第１のコンタクトＧＣ１および第２のコンタクトＧＣ２が配置される間隔は、等間隔でなくても良い。第１のコンタクトＧＣ１と、第１のコンタクトＧＣ１に隣接する一方の第２のコンタクトＧＣ２との距離は、他方の第２のコンタクトＧＣ２との距離よりも長い。
【０２２９】
図４４（ｂ）のように、コンタクトＧＣの形状は、円形だけに限られず、楕円形、またはライン状であってもよい。また、これらのコンタクトＧＣが第１方向および第２方向にずれて配置されていてもよい。さらに、コンタクトＧＣの形状は、半導体基板ＳＵＢ内で異なっていても良い。
【０２３０】
第４の実施形態によれば、第１の実施形態と同様の効果を得ることが出来る。第４の実施形態によれば、コンタクトＧＣのミスアライメントの方向などに応じて、コンタクトＧＣの配置を変更することができる。なお、半導体基板ＳＵＢ内で、それぞれのゲート電極ＧＥの位置に応じて、コンタクトＧＣを異なる配置で形成してもよい。
【０２３１】
（第５の実施形態）
図４５は、第５の実施形態に係るコンタクトの構成を示す平面図である。第５の実施形態は、ゲート電極ＧＥが溝部ＧＴの外側にはみ出している点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０２３２】
図４５のように、ゲート電極ＧＥが平面視で溝部ＧＴの外側にはみ出していてもよい。たとえばゲート電極ＧＥのうち少なくとも一部が溝部ＧＴの外側にはみ出している構造となっていてもよい。この場合でも、少なくともゲート電極ＧＥとコンタクトＧＣとのコンタクト抵抗を低減する効果を得ることができる。
【０２３３】
以上の実施形態において、「第１導電型」はＰ型であり、「第２導電型」はＮ型である場合を説明した。しかし、各実施形態は、この場合に限定されるものではなく、逆の導電型の配置であってもよい。すなわち、「第１導電型」はＮ型であり、「第２導電型」はＰ型であってもよい。
【０２３４】
以上の実施形態において、ゲート電極ＧＥがポリシリコンである場合を説明した。しかし、ゲート電極ＧＥは、金属または金属シリサイドであってもよい。また、ゲート絶縁膜ＧＩが熱酸化シリコンである場合を説明したが、その他の絶縁膜であってもよい。また、以上の実施形態において、埋め込み領域ＢＲは無くても良い。
【０２３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２３６】
なお、以上の実施形態には、下記に示す発明も開示されている。
（付記１）
半導体層と、
前記半導体層に互いに離間して設けられた第１導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に接して、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
少なくとも前記溝部内に設けられ、前記ゲート絶縁膜に接するゲート電極と、
を備え、
前記ゲート電極に接し、平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれて配置されるとともに、平面視で前記溝部内に設けられたコンタクトと、
を備える半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記ゲート電極のうち断面視で前記溝部の上端側に凹部が形成されており、
前記コンタクトの中心は、前記ゲート電極の前記凹部からずれて形成されている半導体装置。
（付記３）
付記１に記載の半導体装置において、
第１の前記ソース領域、第１の前記ドレイン領域、前記ソースオフセット領域、前記ドレインオフセット領域、および前記溝部に設けられた第１の前記ゲート絶縁膜並びに第１の前記ゲート電極を備える第１トランジスタと、
前記半導体層に互に離間して設けられた第１導電型または第２導電型の第２のソース領域および第２のドレイン領域と、
前記第２のソース領域および前記第２のドレイン領域に挟まれた位置の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
を備える第２トランジスタと、
を備え、
前記第２トランジスタは、前記第１トランジスタと同一の前記半導体層に設けられ、平面視で前記第１トランジスタと異なる位置に設けられている半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記溝部と同じ深さで形成された素子分離用溝部と、
前記素子分離用溝部の側面および底面を覆い、前記ゲート絶縁膜と同一の材料により形成されたトレンチ絶縁膜と、
平面視で前記素子分離用溝部内のみに設けられ、前記トレンチ絶縁膜に接し、前記ゲート電極と同一の前記導電性材料により形成されたトレンチ埋め込み膜と、
をさらに備える半導体装置。
（付記５）
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第１方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備える半導体装置の製造方法。
（付記６）
付記５に記載の半導体装置の製造方法において、
前記コンタクト形成工程において、
前記コンタクトを同一の前記ゲート電極に対して複数形成し、
前記第１方向にずれて配置された第１の前記コンタクトと、
前記第１方向と反対の第２方向にずれて配置された第２の前記コンタクトと、を形成する半導体装置の製造方法。
（付記７）
付記５に記載の半導体装置の製造方法において、
前記コンタクト形成工程において、前記コンタクトの中心を、前記ゲート電極の前記凹部からずらして形成する半導体装置の製造方法。
（付記８）
付記５に記載の半導体装置の製造方法において、
前記溝部形成工程よりも前に、前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間の位置にフィールド絶縁膜を形成するフィールド絶縁膜形成工程をさらに備え、
前記フィールド絶縁膜形成工程において、前記フィールド絶縁膜のうち前記ソース領域および前記ドレイン領域を形成する領域に開口部を形成し、
前記ソースドレイン領域形成工程において、前記ゲート絶縁膜、前記ゲート電極および前記フィールド絶縁膜をマスクとして、前記開口部に前記ソース領域および前記ドレイン領域を形成する半導体装置の製造方法。
（付記９）
付記５に記載の半導体装置の製造方法において、
前記ゲート絶縁膜形成工程において、前記溝部の側面および底面を熱酸化させることにより、前記ゲート絶縁膜を形成する半導体装置の製造方法。
（付記１０）
付記５に記載の半導体装置の製造方法において、
前記ゲート電極形成工程において、前記導電性材料の表層のみを熱酸化し、酸化された当該表層を除去することにより、前記ゲート電極を形成する半導体装置の製造方法。
（付記１１）
付記５に記載の半導体装置の製造方法において、
前記ゲート電極形成工程の後に、前記半導体層上のうち平面視で前記溝部と異なる領域に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
をさらに備え、
前記ソースドレイン領域形成工程において、前記ソースオフセット領域および前記ドレインオフセット領域に接する第１の前記ソース領域および第１の前記ドレイン領域を形成すると同時に、前記第２のゲート絶縁膜および前記第２のゲート電極をマスクとして、同一の前記不純物を導入することにより、第２のソース領域および第２のドレイン領域を形成する半導体装置の製造方法。
（付記１２）
付記１１に記載の半導体装置の製造方法において、
前記溝部形成工程において、前記第１ゲート電極と前記第２第１ゲート電極との間に、前記溝部と同じ深さを有する素子分離用溝部を形成し、
前記ゲート絶縁膜形成工程において、前記素子分離用溝部の側面および底面に、前記ゲート絶縁膜と同一の材料によりトレンチ絶縁膜を形成し、
前記ゲート電極形成工程において、平面視で前記素子分離用溝部内にも、前記トレンチ絶縁膜に接するように、前記ゲート電極と同一の前記導電性材料によりトレンチ埋め込み膜を形成する半導体装置の製造方法。
【符号の説明】
【０２３７】
ＳＤ  半導体装置
ＳＵＢ  半導体基板
ＳＬ  半導体層
ＢＲ  埋め込み領域
ＳＲ  ソース領域（第１のソース領域）
ＳＲ１  第２のソース領域
ＳＲ２  第２のソース領域
ＤＲ  ドレイン領域（第１のドレイン領域）
ＤＲ１  第２のドレイン領域
ＤＲ２  第２のドレイン領域
ＳＯＳ  ソースオフセット領域
ＤＯＳ  ドレインオフセット領域
ＷＬ１  Ｐ型ウェル領域
ＷＬ２  Ｎ型ウェル領域
ＤＷＬ  Ｎ型ディープウェル領域
ＦＩＦ  フィールド絶縁膜
ＤＩＴ  素子分離用溝部
ＧＴ  溝部
ＧＩ  ゲート絶縁膜
ＧＥ  ゲート電極（第１のゲート電極）
ＧＥ１  第２のゲート電極
ＧＥ２  第２のゲート電極
ＢＧ  バックゲート領域
ＧＣ  コンタクト
ＢＧＣ  バックゲートコンタクト
ＶＡ  ビア
ＶＡ１  ビア
ＶＡ２  ビア
ＶＡ３  ビア
ＩＣ１  配線
ＩＣ２  配線
ＩＣ３  配線
ＢＭ  バリアメタル層
ＩＦ１  素子分離膜
ＩＦ２  素子分離膜
ＩＦ３  素子分離膜
ＩＦ４  素子分離膜
ＶＨ  ビアホール
ＣＰＬ  保護層
ＥＰ  電極パッド
ＮＯ  自然酸化膜
ＣＭ  導電性材料（金属膜）
Ｃ１  コンデンサ
Ｃ２  表示セル
ＴＲ１  トランジスタ
ＴＲ２  トランジスタ
ＴＲ３  トランジスタ
ＰＲ  フォトレジスト層
ＭＰＳ  マスク層
ＭＬ１  マスク層
ＭＬ２  マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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