(57)【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｎ空乏モードトランジスタ、
エンハンスメントモードトランジスタ、
ＩＩＩ−Ｎ整流デバイス、
前記ＩＩＩ−Ｎ空乏モードトランジスタ、前記エンハンスメントモードトランジスタ、および前記ＩＩＩ−Ｎ整流デバイスを封入する単一パッケージ、
を備え、
前記ＩＩＩ−Ｎ空乏モードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極および前記単一パッケージの導電ベースと電気的に接続され、
前記エンハンスメントモードトランジスタのゲート電極は、前記単一パッケージの第１リードと電気的に接続され、
前記ＩＩＩ−Ｎ空乏モードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極と電気的に接続され、
前記ＩＩＩ−Ｎ空乏モードトランジスタのドレイン電極は、前記単一パッケージの第２リードおよび前記ＩＩＩ−Ｎ整流デバイスのアノード電極と電気的に接続され、
前記ＩＩＩ−Ｎ整流デバイスのカソード電極は、前記単一パッケージの第３リードと電気的に接続され、
前記単一パッケージの前記第１、第２、および第３リードは、前記単一パッケージの前記導電ベースから電気的に分離されている
ことを特徴とする電子部品。
【請求項２】
前記エンハンスメントモードトランジスタは、Ｓｉ  ＭＯＳデバイスである
ことを特徴とする請求項１記載の電子部品。
【請求項３】
ＩＩＩ−Ｎ空乏モードトランジスタ、
エンハンスメントモードトランジスタ、
ＩＩＩ−Ｎ整流デバイス、
前記ＩＩＩ−Ｎ空乏モードトランジスタ、前記エンハンスメントモードトランジスタ、および前記ＩＩＩ−Ｎ整流デバイスを封入する単一パッケージ、
を備え、
前記ＩＩＩ−Ｎ空乏モードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極および前記単一パッケージの第４リードと電気的に接続され、
前記エンハンスメントモードトランジスタのゲート電極は、前記単一パッケージの第１リードと電気的に接続され、
前記ＩＩＩ−Ｎ空乏モードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極と電気的に接続され、
前記ＩＩＩ−Ｎ空乏モードトランジスタのドレイン電極は、前記単一パッケージの第２リードおよび前記ＩＩＩ−Ｎ整流デバイスのアノード電極と電気的に接続され、
前記ＩＩＩ−Ｎ整流デバイスのカソード電極は、前記単一パッケージの第３リードと電気的に接続されている
ことを特徴とする電子部品。
【請求項４】
前記ＩＩＩ−Ｎ整流デバイスはダイオードを備える
ことを特徴とする請求項３記載の電子部品。
【請求項５】
前記電子部品は電圧変換器の一部であることを特徴とする請求項３記載の電子部品。
【請求項６】
前記ＩＩＩ−Ｎ空乏モードトランジスタと前記ＩＩＩ−Ｎ整流デバイスは、共通基板上に配置されている
ことを特徴とする請求項３記載の電子部品。
【請求項７】
前記ＩＩＩ−Ｎ整流デバイスはＩＩＩ−Ｎダイオードである
ことを特徴とする請求項１記載の電子部品。
【請求項８】
前記電子部品は電圧変換器の一部であることを特徴とする請求項１記載の電子部品。
【請求項９】
前記ＩＩＩ−Ｎ空乏モードトランジスタと前記ＩＩＩ−Ｎ整流デバイスは、共通基板上に配置されている
ことを特徴とする請求項１記載の電子部品。
【請求項１０】
前記ＩＩＩ−Ｎダイオードは、
導電または半導電基板と、
前記導電または半導電基板と前記ＩＩＩ−Ｎダイオードのチャネルの間に配置された絶縁または半絶縁ＩＩＩ−Ｎ層と、
を備える横型デバイスであり、
前記導電または半導電基板は、前記ＩＩＩ−Ｎダイオードと前記単一パッケージの導電構造部の間に絶縁スペーサを挿入することなしに、前記単一パッケージの前記導電構造部に直接取り付けられている
ことを特徴とする請求項７記載の電子部品。
【請求項１１】
前記導電または半導電基板は、半導電シリコン基板である
ことを特徴とする請求項１０記載の電子部品。
【請求項１２】
前記ＩＩＩ−Ｎダイオードは、絶縁または半絶縁部を備える横型デバイスであり、
前記絶縁または半絶縁部は、前記ＩＩＩ−Ｎダイオードと前記単一パッケージの導電構造部の間に絶縁スペーサを挿入することなしに、前記単一パッケージの前記導電構造部に直接取り付けられている
ことを特徴とする請求項７記載の電子部品。
【請求項１３】
前記絶縁または半絶縁部は、絶縁または半絶縁基板である
ことを特徴とする請求項１２記載の電子部品。
【請求項１４】
前記ＩＩＩ−Ｎ空乏モードトランジスタは、横方向デバイスである
ことを特徴とする請求項１または３記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力スイッチング回路用途において用いて非常に高効率な電源回路を実現することができる、電力スイッチング回路および部品に関する。
【背景技術】
【０００２】
世界中の電力消費量が増加し続けるのにともなって、電源と電力変換器が私たちの社会においてますます重要になっている。図１は、昇圧ＤＣ−ＤＣ電力変換器（以下、昇圧コンバータ）の主要要素を概略的に示す回路である。昇圧コンバータ回路は、インダクタ１０および１４、スイッチングデバイス（すなわちトランジスタ１１）、整流デバイス（すなわちダイオード１２）、電荷蓄積デバイス（すなわちキャパシタ１３および１５）を備える。トランジスタ１１がＯＮである間、インダクタ１０は全入力電圧を保持し、入力電流がインダクタ１０とトランジスタ１１を流れる。電気エネルギーは、磁気エネルギーとしてインダクタ１０に蓄えられる。同時に、ダイオード１２はキャパシタ１３がトランジスタ１１を介して電荷を放出することを防ぐ。トランジスタ１１がＯＦＦであるとき、インダクタ１０の両端電圧は反転し、入力電流はインダクタ１０とダイオード１２を介して流れ、これによりキャパシタ１３がチャージされてエネルギーが入力ラインにおける電位よりも高い電圧で出力負荷に供給される。
【０００３】
これまで、図１の昇圧コンバータのような電源回路において用いられるダイオードとトランジスタは、通常はシリコン（Ｓｉ）半導体材料を用いて製造されている。電力用途の一般的なダイオード及びトランジスタデバイスには、シリコン（Ｓｉ）ショットキーダイオード、ＣｏｏｌＭＯＳのようなＳｉ電力ＭＯＳＦＥＴ、Ｓｉ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が含まれる。Ｓｉ電力デバイスは安価である一方、いくつかの欠点がある。これには、比較的低いスイッチング速度と、電磁妨害またはＥＭＩと呼ばれる高レベルの電気ノイズが含まれる。より小型の電源のためスイッチング周波数は一貫して増加傾向にあり、このため電源内で用いられるデバイスが高スイッチング速度を有し、回路アーキテクチャを改善して高周波数動作により生じる増加した電気ノイズを適切に抑制することが求められる。近年、Ｓｉデバイスと比較して電気特性および熱特性が優れているため、炭化ケイ素（ＳｉＣ）電力デバイスが研究されている。ＩＩＩ族窒化物（ＩＩＩ−Ｎ）ベースの半導体デバイスが、電力回路用途の有望な候補として登場しつつある。
【０００４】
電力用途においてＩＩＩ−Ｎデバイスを用いることは有用であるが、回路スイッチング周波数とスイッチング速度がさらに増加するのにともない、さらなる改善により適切にＥＭＩを抑制すると同時に、高効率を維持することが必要である。
【発明の概要】
【課題を解決するための手段】
【０００５】
１側面において、ＩＩＩ−Ｎトランジスタと、ＩＩＩ−Ｎ整流デバイスと、を備える電子部品を説明する。単一パッケージは、ＩＩＩ−ＮトランジスタとＩＩＩ−Ｎ整流デバイスを封入する。ＩＩＩ−Ｎトランジスタのゲート電極は、単一パッケージの第１リードまたは単一パッケージの導電構造部と電気的に接続され、ＩＩＩ−Ｎトランジスタのドレイン電極は、単一パッケージの第２リードおよびＩＩＩ−Ｎ整流デバイスの第１電極と電気的に接続され、ＩＩＩ−Ｎ整流デバイスの第２電極は、単一パッケージの第３リードと電気的に接続されている。
【０００６】
１側面において、１００ｋＨｚ以上の周波数および１：２の変換率で動作するとき、９７．８％超の効率と、１ボルト未満のピーク出力電圧ノイズと、を有する電圧変換器を説明する。
【０００７】
１側面において、電力スイッチング回路内でスイッチングトランジスタを動作させる方法を説明する。同方法は、スイッチングトランジスタのゲートの、スイッチングトランジスタのソースに対する電圧を、トランジスタ閾値電圧を超える値からトランジスタ閾値電圧未満の値へ、またはトランジスタ閾値電圧未満の値からトランジスタ閾値電圧を超える値へスイッチさせるステップを有する。上記電圧は、約１５０ボルト／ナノ秒以上の速度でスイッチされる。
【０００８】
実装において、以下の特徴が含まれ、または有効化される。ＩＩＩ−Ｎトランジスタは、電界効果トランジスタでもよい。ＩＩＩ−Ｎトランジスタは、高圧スイッチングトランジスタでもよい。ＩＩＩ−Ｎトランジスタは、エンハンスメントモードデバイスでもよい。ＩＩＩ−Ｎ整流デバイスはＩＩＩ−Ｎダイオードでもよく、第１電極はアノード電極でもよく、第２電極はカソード電極でもよい。ＩＩＩ−ＮトランジスタまたはＩＩＩ−Ｎダイオードは、絶縁または半絶縁部を備える横型デバイスでもよい。絶縁または半絶縁部は、ＩＩＩ−Ｎトランジスタと単一パッケージの導電構造部の間、またはＩＩＩ−Ｎダイオードと単一パッケージの導電構造部の間に絶縁スペーサを挿入することなしに、単一パッケージの導電構造部に直接取り付けることができる。絶縁または半絶縁部は、絶縁または半絶縁基板でもよい。ＩＩＩ−ＮトランジスタまたはＩＩＩ−Ｎダイオードは、導電または半導電基板と、導電または半導電基板とＩＩＩ−ＮトランジスタまたはＩＩＩ−Ｎダイオードのチャネルの間に配置された絶縁または半絶縁ＩＩＩ−Ｎ層と、を備える横型デバイスでもよい。導電または半導電基板は、ＩＩＩ−Ｎトランジスタと単一パッケージの導電構造部の間、またはＩＩＩ−Ｎダイオードと単一パッケージの導電構造部の間に絶縁スペーサを挿入することなしに、単一パッケージの導電構造部に直接取り付けることができる。導電または半導電基板は、シリコン基板でもよい。ＩＩＩ−ＮトランジスタとＩＩＩ−Ｎダイオードは、共通基板上に配置してもよい。ＩＩＩ−Ｎトランジスタは第１のＩＩＩ−Ｎトランジスタでもよく、ＩＩＩ−Ｎ整流デバイスは第２のＩＩＩ−Ｎトランジスタでもよい。第１のＩＩＩ−Ｎトランジスタまたは第２のＩＩＩ−Ｎトランジスタは、絶縁または半絶縁部を備える横型デバイスでもよい。絶縁または半絶縁部は、第１のＩＩＩ−Ｎトランジスタと単一パッケージの導電構造部の間、または第２のＩＩＩ−Ｎトランジスタと単一パッケージの導電構造部の間に絶縁スペーサを挿入することなしに、単一パッケージの導電構造部に直接取り付けることができる。絶縁または半絶縁部は、絶縁または半絶縁基板でもよい。第１のＩＩＩ−Ｎトランジスタまたは第２のＩＩＩ−Ｎトランジスタは、導電または半導電基板と、導電または半導電基板と第１のＩＩＩ−Ｎトランジスタまたは第２のＩＩＩ−Ｎトランジスタのチャネルの間に配置された絶縁または半絶縁ＩＩＩ−Ｎ層と、を備える横型デバイスでもよい。導電または半導電基板は、ＩＩＩ−Ｎトランジスタと単一パッケージの導電構造部の間、またはＩＩＩ−Ｎダイオードと単一パッケージの導電構造部の間に絶縁スペーサを挿入することなしに、単一パッケージの導電構造部に直接取り付けることができる。第１のＩＩＩ−Ｎトランジスタと第２のＩＩＩ−Ｎトランジスタは、共通基板上に形成することができる。ＩＩＩ−Ｎトランジスタのソース電極は、単一パッケージの導電構造部または単一パッケージのソースリードと電気的に接続することができる。ＩＩＩ−Ｎトランジスタは、ＩＩＩ−Ｎ空乏モードトランジスタでもよく、電子部品はさらに、単一パッケージ内に収容されたエンハンスメントモードトランジスタを備えることができ、エンハンスメントモードトランジスタは、ｅ−モードトランジスタソース電極、ｅ−モードトランジスタゲート電極、ｅ−モードトランジスタドレイン電極を備えることができ、ｅ−モードトランジスタソース電極は、単一パッケージの導電構造部または単一パッケージのソースリードと電気的に接続することができ、ｅ−モードトランジスタドレイン電極は、ＩＩＩ−Ｎ空乏モードトランジスタのソース電極と電気的に接続することができ、ｅ−モードトランジスタゲート電極は、単一パッケージの第１リードと電気的に接続することができる。ＩＩＩ−Ｎ空乏モードトランジスタは、高圧スイッチングトランジスタでもよく、エンハンスメントモードトランジスタは、低圧トランジスタでもよい。エンハンスメントモードトランジスタは、Ｓｉ  ＭＯＳデバイスでもよい。電圧変換器は、１ＭＨｚ以上の周波数で動作するとき、効率が９７．８％超であり、出力電圧ノイズが１ボルト未満となるようにすることができる。電圧変換器は、ノーマリオフスイッチとして動作することができるデバイスを備えることができる。同デバイスは、エンハンスメントモードＩＩＩ−Ｎトランジスタでもよい。同デバイスは、低圧エンハンスメントモードトランジスタと高圧空乏モードトランジスタを備える部品でもよい。低圧エンハンスメントモードトランジスタはＳｉ  ＭＯＳトランジスタでもよく、高圧空乏モードトランジスタはＩＩＩ−Ｎトランジスタでもよい。電力スイッチング回路のピーク出力電圧ノイズは１Ｖ未満となるようにすることができる。
【図面の簡単な説明】
【０００９】
【図１】従来の電圧変換回路の概略を示す回路である。
【図２】図１の回路におけるトランジスタのソ−スードレイン電流と時間およびソース−ドレイン電圧と時間をプロットしたものである。
【図３】図１の電圧変換回路の出力ノードにおける過渡電圧ノイズおよび時間をプロットしたものである。
【図４】電子部品の斜視図である。
【図５】電子部品の内部上面図である。
【図６】電子部品の斜視図である。
【図７】ＩＩＩ−Ｎ  ＨＥＭＴデバイスの概略断面図である。
【図８】ＩＩＩ−Ｎダイオードの概略断面図である。
【図９】電子部品の内部上面図である。
【図１０】電子部品の内部上面図である。
【図１１】電圧変換回路の概略を示す回路である。
【図１２】電圧変換回路の概略を示す回路である。
【図１３】図１２の電圧変換回路の出力ノードにおける過渡電圧ノイズと時間をプロットしたものである。
【図１４】図１２の昇圧コンバータ回路の効率および電力損失と出力電力をプロットしたものである。
【図１５】図１２の昇圧コンバータ回路の効率および電力損失と出力電力をプロットしたものである。
【発明を実施するための形態】
【００１０】
各図における同じ符号は同じ構成要素を示す。
【００１１】
例えば図１の昇圧コンバータのような高電力スイッチング回路においては、トランジスタ１１がＯＦＦからＯＮへまたはＯＮからＯＦＦへスイッチする毎に、スイッチング損失が生じる。スイッチング損失は、ＲＣチャージ損失とクロスオーバー損失をともに含む。図２におけるトランジスタのソース−ドレイン電流と時間およびソース−ドレイン電圧と時間のプロットに見られるように、トランジスタがＯＮからＯＦＦへスイッチするｔｓｗｉｔｃｈの間に、トランジスタの両端電圧１７は増加し、トランジスタを流れる電流１６は減少する（反対に、トランジスタがＯＦＦからＯＮへスイッチする間においては、トランジスタの両端電圧は減少し、トランジスタを流れる電流は増加する）。スイッチングの間における瞬時的なクロスオーバー電力損失は、トランジスタを流れる電流とトランジスタの両端電圧の積によって与えられる。スイッチングの間における総エネルギー損失は、電力損失をスイッチング時間にわたって時間積分することによって与えられる。トランジスタスイッチング時間ｔｓｗｉｔｃｈを減少させる（すなわち、スイッチング速度を増加させる）と、スイッチングの間における総クロスオーバーエネルギー損失を減少させることができる。これにより、電力損失を減少させ、回路の効率を増加させることができる。したがって、回路動作の間にトランジスタをより速いスイッチング速度でスイッチさせることは、有用である。回路の効率を改善できるからである。
【００１２】
スイッチングトランジスタが回路動作の間にスイッチングできる最大速度は、主にトランジスタの物理特性によって制限される。例えば、チャネル電荷密度、チャネル電荷移動度、チャネル電荷飽和速度、その他のトランジスタ内の内在または寄生容量もしくは抵抗である。トランジスタが設計されまたは規格化されている最大速度を超えるスイッチング速度におけるトランジスタの動作は、信頼性問題および／または電磁妨害（ＥＭＩ）を引き起こす可能性がある。昇圧コンバータ回路などの従来の電力スイッチング回路において現在用いられているスイッチングトランジスタ、例えばＳｉベースＣｏｏｌＭＯＳトランジスタは、通常は５０Ｖ／ナノ秒の最大スイッチング速度で動作するように規格化されている。例えばＩＩＩ−Ｎ  ＨＥＭＴまたはＨＦＥＴのようなＩＩＩ族窒化物（すなわちＩＩＩ−Ｎ）トランジスタは、通常は優れた内在的電子特性を有し、同程度の電圧と電流で動作するように設計されたＳｉベーストランジスタと比較して容量が小さい。したがって、より高いスイッチング速度で動作することができる。例えば約１５０Ｖ／ナノ秒以上、約２００Ｖ／ナノ秒以上、または約２５０Ｖ／ナノ秒以上である。本明細書において、ＩＩＩ族窒化物またはＩＩＩ−Ｎ材料、層、デバイス、等の用語は、化学量論式ＡｌｘＩｎｙＧａｚＮ（ｘ＋ｙ＋ｚ≒１）に基づく化合物半導体材料で作成された材料またはデバイスを指す。
【００１３】
図３は、本願出願人が図１の昇圧コンバータ回路の出力ノード５において回路動作中に測定した、出力電圧ノイズと時間のプロットを示す。ＩＩＩ−Ｎ  ＨＥＭＴをトランジスタ１１に用い、ＩＩＩ−Ｎダイオードをダイオード１２に用い、トランジスタ１１は２００Ｖ／ナノ秒のスイッチング速度でスイッチした。図に示すように、電圧変動、すなわちＥＭＩの存在を示すリンギング６の実際の量は、ノード５において、ＩＩＩ−Ｎトランジスタがスイッチした直後にそれぞれ観察された。図３に見られるように、ピーク出力電圧は１０Ｖ超である。したがって、より速いスイッチング速度におけるＥＭＩを抑制するため、さらなる改善が必要であった。
【００１４】
本願出願人が図１の昇圧コンバータ回路に挿入したＩＩＩ−Ｎ  ＨＥＭＴおよびＩＩＩ−Ｎダイオードは、それ自体が本質的に高速回路スイッチング速度で実質的にＥＭＩを生成することなく動作することができるが、その他の回路に寄生する要素が依然としてＥＭＩを生成し、または回路内のＥＭＩ生成に寄与する。したがって、回路がより高速なスイッチング速度で実質的にＥＭＩを生成することなく動作するため、これら寄生要素を低減または除去する配置構成が必要である。
【００１５】
図４と図５は、それぞれ単一の電子部品２０の斜視図と内部上面図を示す。電子部品２０は、図１の昇圧コンバータ回路において、トランジスタ１１とダイオード１２双方の代わりに用いることができる。昇圧コンバータ回路においてトランジスタ１１とダイオード１２の代わりに、トランジスタ１１とダイオード１２がそれぞれ個別にパッケージされている電子部品２０を用いると、動作中のトランジスタスイッチング速度が増加したとしても、回路によって生成されるＥＭＩを低減し、または無視することができる。図４の斜視図は、電子部品のパッケージのみを示す。図５の上面図は、パッケージ部分とともに、パッケージ内にケーシングまたはカプセル化された電子デバイスを示す。電子部品２０は、ＩＩＩ−Ｎトランジスタ２１とＩＩＩ−Ｎ整流デバイス２２を備え、これらはともに単一のパッケージ内にケーシングされ、封入され、またはカプセル化されている。
【００１６】
単一のパッケージは、例えばケース２４とパッケージベース２３のようなカプセル構造部とともに、例えばリード９１〜９５のような非構造部を備える。本明細書において、パッケージの「構造部」とは、パッケージの基本形状または型取りを形成して、封入したデバイスを保護するために必要なパッケージの構造的剛性を提供する部位を指す。多くの場合、パッケージを備える電子部品がディスクリート回路において用いられるとき、パッケージの構造部は回路または回路基板に直接取り付けられる。図４の単一パッケージにおいて、パッケージベース２３は導電材料で形成される。すなわち、パッケージベース２３はパッケージの導電構造部である。ケース２４は、絶縁材料で形成される。単一パッケージは、少なくとも３つのリード、ゲートリード９１、ドレインリード９４、カソードリード９５を備え、オプションで少なくとも２つの追加リード、例えばオープンリード９２とソースリード９３を備える。リード９１〜９５はそれぞれ、導電材料で形成されている。ソースリード９３は、パッケージベース２３と電気的に接続することもできるし、電気的に絶縁することもできる。その他のリードは、パッケージベースから電気的に絶縁される。本明細書において、２以上の接触部その他の要素は、バイアスがかかった状況の下で常に各接触部その他の要素における電位が同じとみなせる、すなわち略同じになる程度の導電性を有する材料によって接続されている場合、「電気的に接続されている」ものとする。
【００１７】
本明細書において、「単一のパッケージ」は、１以上の電子デバイスまたは部品（すなわち、ＩＩＩ−Ｎトランジスタ２１とＩＩＩ−Ｎ整流デバイス２２）を収容し、封入し、カプセル化し、またはケーシングするパッケージを指す。これらはそれぞれ、互いに分離して個別にケーシングまたはカプセル化されるのではない。すなわち単一パッケージは、１以上の電子デバイスを内部に配置できるだけの外周を有し、単一パッケージ内の電子デバイス間を分離したり空隙を形成したりするパッケージング部位はない。単一パッケージは、図４のパッケージベース２３とケース２４のような構造部を備え、これは電子デバイスまたは部品を封入する単一の空洞を形成することができる。あるいは、パッケージ内に収容される電子デバイスまたは部品は、パッケージベースによって支持し、ケース２４を封入された電子デバイスまたは部品の周りに成型して単一パッケージが空洞を含まないようにし（すなわち、単一パッケージは空洞がない）、ケース材料が封入された電子デバイスまたは部品に接触するようにすることができる。ケース２４の設置面積、すなわちパッケージベース２３の主表面と並行に測定したケース領域は、９００平方ミリメートル未満、４００平方ミリメートル未満、または１００平方ミリメートル未満である。封入された電子デバイスまたは部品は、パッケージベース２３によって支持される。電子デバイス間にはパッケージベース材料またはケース材料は存在しない。すなわち、ケース２４によって形成される空洞が存在する場合、その空洞は連続的空洞である。単一パッケージ内に封入された電子デバイスまたは部品間の接続はワイヤボンドであり、またはワイヤボンドによって形成することができる。封入した電子デバイスまたは部品間の接続、またはこれらとパッケージの間の接続は、回路基板上の回路経路によって形成されるのではない。すなわち、単一パッケージ内の空洞内部は、回路配線（回路基板上に配置された導電接続線）から分離することができる。単一パッケージは、他のケーシングがなくとも機械的完全性を有する。
【００１８】
図６に示すように、実装によっては、パッケージベース２３とケース２４は、導電ケース１２３、すなわち封入したトランジスタを完全に囲う導電構造部で置き換えられる。この場合、ソースリード９３は導電ケースと電気的に接続または電気的に絶縁され、その他のリードは導電ケースから電気的に絶縁される。
【００１９】
ＩＩＩ−Ｎトランジスタ２１として、電界効果トランジスタ（ＦＥＴ）を用いることができる。例えば、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、ＰＯＬＦＥＴ、ＪＦＥＴ、ＭＥＳＦＥＴ、ＣＡＶＥＴ、その他の電力スイッチング用途に適したＩＩＩ−Ｎトランジスタ構造である。電力スイッチング用途に適したＩＩＩ−Ｎトランジスタの例は、２００９年３月１９日に公開された米国特許公開第２００９−００７２２７２号、２００９年３月１９日に公開された米国特許公開第２００９−００７２２４０号、２００９年６月１１日に公開された米国特許公開第２００９−０１４６１８５号、２００８年４月２３日に出願された米国特許出願第１２／１０８，４４９号、２００８年１２月１０日に出願された米国特許出願第１２／３３２，２８４号、２００９年２月９日に出願された米国特許出願第１２／３６８，２４８号、２００９年３月１９日に公開された米国特許公開第２００９−００７２２６９号、に記載されており、これらは全て参照によって本願に取り込まれる。
【００２０】
実装によっては、ＩＩＩ−Ｎトランジスタ２１はエンハンスメントモード（Ｅ−モード）デバイスすなわちノーマリオフデバイスであり、これにより閾値電圧は０Ｖ超、例えば約１．５Ｖ〜２Ｖあるいは２Ｖ超となる。他の実装において、ＩＩＩ−Ｎトランジスタは空乏モード（Ｄ−モード）デバイスすなわちノーマリオンデバイスである。これにより閾値電圧は０Ｖ未満となる。エンハンスメントモードデバイスは、電力スイッチング用途において、デバイスまたは回路の故障時にデバイスが不意にＯＮされることを避けるために望ましい。実装によっては、ＩＩＩ−Ｎトランジスタ２１は高圧スイッチングトランジスタである。本明細書において、高圧スイッチングトランジスタとは、高圧スイッチング用途に最適化されたトランジスタを指す。すなわち、トランジスタがＯＦＦであるとき、例えば約３００Ｖ以上、約６００Ｖ以上、約１２００Ｖ以上などの高圧をブロックすることができ、トランジスタがＯＮであるとき、当該用途において十分に低いＯＮ抵抗（ＲＯＮ）を有する。すなわち、デバイスを電流が流れるとき、導電損失は十分に低い。
【００２１】
ＩＩＩ−Ｎトランジスタ２１は、横方向デバイスであってもよい。この場合、図７に示すＩＩＩ−Ｎ  ＨＥＭＴのように、絶縁部または半絶縁部は、全電極から見て半導体本体の反対側に配置される。実装によっては、半絶縁層は半導体層をドープして当該層を電気的絶縁性にすることによって形成されている。ただしこの場合、他の絶縁材料ほどの絶縁性はない。図７のＩＩＩ−Ｎ  ＨＥＭＴは、絶縁または半絶縁部６１、半導体本体６２、２次元電子ガス（２ＤＥＧ）チャネル６５、ソース電極２５、ゲート電極２６、ドレイン電極２７を備える。半導体本体６２は、ＧａＮ層などのＩＩＩ−Ｎバッファ層６３、ＡｌＧａＮ層などのＩＩＩ−Ｎバリア層６４を備える。ＩＩＩ−Ｎ  ＨＥＭＴはオプションで、シリコン基板などの導電または半導電部６６を備える。
【００２２】
実装によっては、導電または半導電部６６はなく、絶縁または半絶縁部６１は絶縁または半絶縁基板もしくはキャリアウエハである。他の実装において、導電または半導電部６６は、シリコン基板または導電キャリアウエハであり、絶縁または半絶縁部６１は、絶縁または半絶縁ＩＩＩ−Ｎ層である。本明細書において、「基板」とは、その上に半導体デバイスの半導体材料層がエピタキシャル成長して、基板に接触または隣接する半導体材料層の結晶構造が、少なくとも部分的に基板の結晶構造と同一形状となり、または少なくとも部分的に基板の結晶構造によって規定される、材料層である。実装によっては、基板は半導体デバイスを流れる電流の伝道には寄与しない。ＩＩＩ−Ｎトランジスタ２１を、絶縁または半絶縁部が全電極から見て半導体本体６２の反対側に配置された横方向デバイスにすることは、有用である。ＩＩＩ−Ｎトランジスタ２１をパッケージ内部に取り付けるとき、電極の反対側のデバイス表面、すなわち表面６８を、楔のような絶縁スペーサをＩＩＩ−Ｎトランジスタ２１とパッケージベース２３の間に挿入することなしに、パッケージベース２３へ直接取り付けることができるからである。例えば、導電または半導電部６６がない場合、絶縁または半絶縁部６１は、ＩＩＩ−Ｎトランジスタ２１とパッケージベース２３の間に絶縁スペーサを挿入することなしに、パッケージベース２３へ直接取り付けることができる。導電または半導電部６６がある場合、導電または半導電部６６は、ＩＩＩ−Ｎトランジスタ２１とパッケージベース２３の間に絶縁スペーサを挿入することなしに、パッケージベース２３に直接取り付けることができる。従来の電力スイッチング回路において現在用いられているトランジスタ、例えばＳｉ  ＣｏｏｌＭＯＳトランジスタは、通常は縦型デバイスであり、半導体本体の両側に電極がある。したがって、トランジスタとパッケージベースの間に絶縁スペーサが必要であり、トランジスタ動作中に生成された熱の散逸が少なく、場合によっては回路動作中に生成されるＥＭＩが多い。
【００２３】
ＩＩＩ−Ｎトランジスタ２１は、電力スイッチング用途の別要素を備えることもできる。これには例えば、ゲートと半導体本体の間の絶縁層、表面活性化層、電界板、ゲート下の半導体本体内の凹部、ＩＩＩ−Ｎバッファ層６３とＩＩＩ−Ｎバリア層６４の間のＡｌＮ層のような別半導体層、２ＤＥＧ６５と絶縁または半絶縁部６１の間または２ＤＥＧ６５と導電または半導電部６６の間のＩＩＩ−Ｎバックバリア層、が含まれるが、これらに限られない。
【００２４】
ＩＩＩ−Ｎ整流デバイス２２は、ＩＩＩ−Ｎダイオードでもよい。使用可能なＩＩＩ−Ｎダイオードの例は、２００８年１２月１０日に出願された米国特許出願第１２／３３２，２８４号、２００９年３月１９日に公開された米国特許公開第２００９−００７２２６９号に記載されており、これらはともに参照によってその全体が本願に取り込まれる。ＩＩＩ−Ｎ整流デバイス２２は、例えば図８に示すＩＩＩ−Ｎダイオードのように、絶縁または半絶縁部が全電極から見て半導体本体の反対側に配置されている横方向ＩＩＩ−Ｎダイオードでもよい。図８のＩＩＩ−Ｎダイオードは、絶縁または半絶縁部６１、半導体本体６２、２次元電子ガス（２ＤＥＧ）チャネル６５、絶縁または半絶縁部６１の反対側で半導体本体６２に接触して半導体本体６２の半導体材料とショットキー接触を形成するアノード端子２８、２ＤＥＧチャネル６５とオーム接触を形成するカソード端子２９、を備える。半導体本体６２は、ＧａＮなどのＩＩＩ−Ｎバッファ層６３、ＡｌＧａＮなどのＩＩＩ−Ｎバリア層６４を備える。ＩＩＩ−Ｎダイオードは、オプションで半導体基板などの導電または半導電部６６を備えることもできる。
【００２５】
実装によっては、導電または半導電部６６はなく、絶縁または半絶縁部６１は絶縁または半絶縁基板もしくはキャリアウエハである。他の実装において、導電または半導電部６６は、シリコン基板または導電キャリアウエハであり、絶縁または半絶縁部は絶縁または半絶縁ＩＩＩ−Ｎ層である。ＩＩＩ−Ｎ整流デバイス２２を、絶縁または半絶縁部が全電極から見て半導体本体の反対側に配置された横方向ダイオードにすることは、有用である。ＩＩＩ−Ｎダイオードをパッケージ内部に配置するとき、電極の反対側のデバイス表面、すなわち表面６９は、ＩＩＩ−Ｎダイオード２２とパッケージベース２３の間に楔のような絶縁スペーサを挿入することなしに、パッケージベース２３へ直接取り付けることができる。例えば、導電または半導電部６６がない場合、絶縁または半絶縁部６１は、ＩＩＩ−Ｎダイオード２２とパッケージベース２３の間に絶縁スペーサを挿入することなしに、パッケージベース２３へ直接取り付けることができ、導電または半導電部６６がある場合、導電または半導電部６６は、ＩＩＩ−Ｎダイオード２２とパッケージベース２３の間に絶縁スペーサを挿入することなしに、パッケージベース２３へ直接取り付けることができる。従来の電力スイッチング回路において現在用いられているダイオード、例えばＳｉＣダイオードは、通常は縦型デバイスであり、半導体本体の両側に電極がある。したがって、ダイオードとパッケージベースの間に絶縁スペーサが必要であり、ダイオード動作中に生成された熱の散逸が少なく、場合によっては回路動作中に生成されるＥＭＩが多い。
【００２６】
ＩＩＩ−Ｎ整流デバイス２２として使用されるＩＩＩ−Ｎダイオードは、電力スイッチング用途の別要素を備えることもできる。これには例えば、表面活性化層、電界板、アノード下の半導体本体内の凹部、ＩＩＩ−Ｎバッファ層６３とＩＩＩ−Ｎバリア層６４の間のＡｌＮ層のような別半導体層、２ＤＥＧ６５と絶縁または半絶縁部６１の間のＩＩＩ−Ｎバックバリア層、が含まれるが、これらに限られない。
【００２７】
実装によっては、ＩＩＩ−Ｎトランジスタ２１は、ＩＩＩ−Ｎ整流デバイス２２（図７と図８参照）と同じＩＩＩ−Ｎ材料層構造によって形成され、またはこれを備える。実装によっては、ＩＩＩ−Ｎトランジスタ２１とＩＩＩ−Ｎ整流デバイス２２は、共通基板を共有し、またはその上に形成される。共通基板上にデバイスを形成することは有用である。両デバイスが単一のダイ上に統合され、電極間の電気接続がワイヤボンドによって形成するのではなくリソグラフィーによって規定でき、これにより回路を単純化して製造コストを低減できるからである。ＩＩＩ−Ｎ材料層構造によって形成されまたはこれを備え、および／または共通基板を共有するＩＩＩ−Ｎトランジスタとダイオードの例は、２００８年１２月１０日に出願された米国特許出願第１２／３３２，２８４号に記載されている。
【００２８】
実装によっては、ＩＩＩ−Ｎ整流デバイスは、図９に示すように第２のＩＩＩ−Ｎトランジスタである。ここではＩＩＩ−Ｎ整流デバイスは、第２のＩＩＩ−Ｎトランジスタによって形成される場合、ＩＩＩ−Ｎ整流デバイス２２’または第２ＩＩＩ−Ｎトランジスタ２２’とする。例えば、ＩＩＩ−Ｎ整流デバイス２２’は、構造がＩＩＩ−Ｎトランジスタ２１と類似または同一のＩＩＩ−Ｎトランジスタで形成することができる。ＩＩＩ−Ｎトランジスタ２２’は、高圧スイッチングトランジスタでもよい。ＩＩＩ−Ｎトランジスタを昇圧コンバータなどの回路内の整流デバイスとして用いる方法は、２００９年９月９日に出願された米国特許出願第１２／５５６，４３８号に記載されており、その全体は参照によって本願に組み込まれる。
【００２９】
ＩＩＩ−ＮダイオードをＩＩＩ−Ｎ整流デバイス２２として用いる場合、ＩＩＩ−Ｎトランジスタ２１とＩＩＩ−Ｎダイオードは、単一パッケージ内に取り付けられ、以下のように接続される。図６を再び参照して、電気コネクタ３５〜３９は、単一または複数のワイヤボンドであり、パッケージ部、ＩＩＩ−Ｎトランジスタ、ＩＩＩ−Ｎダイオードを互いに電気的に接続するために用いられる。ＩＩＩ−Ｎトランジスタ２１とＩＩＩ−Ｎダイオード２２はともに、それぞれ絶縁または半絶縁基板がパッケージベース２３と接触した状態で、パッケージ内部に取り付けられる。ＩＩＩ−Ｎトランジスタ２１のソース電極２５は、パッケージベース２３のようなパッケージの導電構造部と電気的に接続され、またはこれに代えて導電コネクタ３５などによってパッケージのソースリード９３と電気的に接続することができる。ＩＩＩ−Ｎトランジスタ２１のゲート電極２６は、導電コネクタ３６などによってパッケージのゲートリード９１と電気的に接続されている。ＩＩＩ−Ｎトランジスタ２１のドレイン電極２７は、導電コネクタ３８などによってＩＩＩ−Ｎダイオードのアノード端子２８と電気的に接続されている。ドレイン電極２７とアノード端子２８はともに、導電コネクタ３７として示すように、これら端子／電極の一方または双方をドレインリード９４へワイヤボンドすることによって、パッケージのドレインリード９４と電気的に接続されている。ＩＩＩ−Ｎダイオードのカソード端子２９は、導電コネクタ３９などによってパッケージのカソードリード９５と電気的に接続されている。
【００３０】
第２のＩＩＩ−ＮトランジスタがＩＩＩ−Ｎ整流デバイス２２’として用いられる場合、第１ＩＩＩ−Ｎトランジスタ２１と第２ＩＩＩ−Ｎトランジスタ２２’は、単一パッケージ内部に取り付けられ、以下のように接続される。図９を参照して、ＩＩＩ−Ｎトランジスタ２１と第２ＩＩＩ−Ｎトランジスタ２２’はともに、それぞれ絶縁または半絶縁基板がパッケージベース２３に接触した状態で、パッケージ内部に取り付けられる。ＩＩＩ−Ｎトランジスタ２１のソース電極２５は、パッケージベース２３のようなパッケージの導電構造部と電気的に接続され、またはこれに代えて導電コネクタ３５などによってパッケージのソースリード９３と電気的に接続することができる。ＩＩＩ−Ｎトランジスタ２１のゲート電極２６は、導電コネクタ９１などによってパッケージのゲートリード９１と電気的に接続される。ＩＩＩ−Ｎトランジスタ２１のドレイン電極２７は、導電コネクタ３８などによって第２ＩＩＩ−Ｎトランジスタ２２’のソース電極２８’と電気的に接続される。第１トランジスタのドレイン電極２７と第２トランジスタのソース電極２８’はともに、例えば導電コネクタ３７のようにこれら電極の一方または双方をドレインリードへワイヤボンドすることによって、パッケージのドレインリード９４と電気的に接続される。第２ＩＩＩ−Ｎトランジスタ２２’のドレイン電極２９’は、導電コネクタ３９などによってパッケージのカソードリード９５と電気的に接続される。第２ＩＩＩ−Ｎトランジスタ２２’のゲート電極５８’は、導電コネクタ５９などによってパッケージのリード９２と電気的に接続することができる。
【００３１】
図６の電子部品を昇圧コンバータ回路内またはその他回路内で用いる場合、ＩＩＩ−Ｎトランジスタ２１のソース電極２５は、ＤＣグランド、ＡＣグランド、または回路グランドと電気的に接続される。本明細書において、ノード、デバイス、層、部品は、動作中に常に固定ＤＣ電位を保持する場合、「ＡＣグランドされた」ものとする。ＡＣグランドとＤＣグランドをまとめて、「回路グランド」とする。ソース電極２５がパッケージベース２３と電気的に接続される場合、ソース電極２５は、パッケージベース２３を回路のグランド平面へ取り付けることにより、ＤＣグランドまたはＡＣグランドすることができる。この場合、パッケージリード９２と９３は省略でき、パッケージのリードは３つのみとなり、例えばゲートリード９１はトランジスタゲート電極２６と接続され、例えばドレインリード９４はトランジスタドレイン電極２７と接続され、例えばカソードリード９５はダイオードカソード端子２９と接続される。デバイスのリードを３つのみに形成することは、３リードの標準的な商用パッケージが多く入手できる点において、有用である。パッケージがソースリード９３を備え、ソース電極２５がソースリード９３と電気的に接続される場合、ソース電極２５は、ソースリード９３を回路グランドと接続するか、またはソースリード９３をパッケージベース２３と電気的に接続してパッケージベースを回路グランドに接続することにより、ＤＣグランドまたはＡＣグランドすることができる。パッケージ上のリード数に関わりなく、リードはパッケージの片側から他方へ所望の順序で並べることができ、その順序は図６に示す例に限られるものではない。リードは、全電気コネクタの全長および／またはトランジスタ、ダイオード、パッケージリード網の総面積が最小化され、これにより寄生要素を抑制し、回路動作中に生成されるＥＭＩを抑制するように順序付けるのが理想的である。
【００３２】
図６と図９に示すＩＩＩ−Ｎトランジスタ２１はエンハンスメントモードデバイスであるのが理想的であるが、実際には、大電力スイッチング用途において用いるのに望ましい特性を有する、０Ｖより十分に大きい閾値電圧を有するＩＩＩ−Ｎトランジスタを製造することは難しい。この問題は、図６のＩＩＩ−Ｎトランジスタ２１を、高圧ＩＩＩ−Ｎ空乏モード（Ｄ−モード）トランジスタ２１’（をＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’）、低圧エンハンスメントモードトランジスタ４１（Ｅ−モードトランジスタ４１、図１０に示すように接続されている）と置き換えることによって解決することができる。
【００３３】
図１０は、他の単一電子部品４０の上面図を示す。電子部品４０は、図１の昇圧コンバータ回路において、トランジスタ１１とダイオード１２双方に代えて用いることができる。トランジスタ１１とダイオード１２がそれぞれ個別にパッケージ化された昇圧コンバータ回路において、トランジスタ１１とダイオード１２に代えて電子部品４０を用いると、トランジスタが回路動作中により高いスイッチング速度で動作する場合でも、回路によって生成されるＥＭＩを抑制しまたは無視することができる。図１０の内部上面図は、パッケージ部分とともに、パッケージ内にケーシングされた電子デバイス（全てを示してはいない）を示す。電子部品４０は、高圧ＩＩＩ−Ｎ空乏モードトランジスタ２１’、低圧エンハンスメントモードトランジスタ４１、ＩＩＩ−Ｎ整流デバイス２２を備え、これらは全て単一パッケージ内にケーシングされている。図１０の単一電子部品４０パッケージに用いられるパッケージは、図６と図９の単一電子部品２０および２０’に用いられるパッケージと同一であってもよい。すなわち、単一電子部品４０のパッケージは、図４のものでもよい。ＩＩＩ−Ｎ整流デバイス２２は、図６のＩＩＩ−Ｎダイオード、またはこれに代えて図９の第２ＩＩＩ−Ｎトランジスタでもよく、図６と図９の単一電子部品におけるＩＩＩ−Ｎ整流デバイス２２と同一の要件および構造を有する。
【００３４】
ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’は、高圧デバイスであり、そのため少なくとも、図１における従来の昇圧コンバータ回路内のトランジスタ１１をまたがることによって降下する最大電圧をブロックすることができ、これは高圧用途においては３００Ｖ、６００Ｖ、１２００Ｖ、その他用途に応じて求められる適当なブロック電圧である。換言すると、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’は、０Ｖと少なくともＶｍａｘの間の任意の電圧をブロックすることができる。Ｖｍａｘは、トランジスタ１１をまたがることによって降下する最大電圧である。実装によっては、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’は、０Ｖと少なくとも２×Ｖｍａｘの間の任意の電圧をブロックすることができる。通常の高圧デバイスについてのＩＩＩ−Ｎ  Ｄ−モードトランジスタ閾値電圧Ｖｔｈは、約−５〜−１０Ｖ（Ｄ−モード＝負のＶｔｈ）である。Ｅ−モードトランジスタ４１は、０Ｖと少なくとも｜Ｖｔｈ｜の間の任意の電圧をブロックすることができる。｜Ｖｔｈ｜は、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’の閾値電圧の振幅（絶対値）である。実装によっては、Ｅ−モードトランジスタ４１は、０Ｖと少なくとも２×｜Ｖｔｈ｜の間の任意の電圧をブロックすることができる。したがって、Ｅ−モードトランジスタ４１は低圧デバイスであり、ブロックする必要がある電圧は実質的に回路高電圧よりも小さい。実装によっては、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’は、０Ｖと少なくとも１２００Ｖの間の任意の電圧をブロックすることができ、約ー５Ｖの閾値電圧を有し、Ｅ−モードトランジスタ４１は０Ｖと少なくとも約５Ｖ、例えば少なくとも約１０Ｖの間の任意の電圧をブロックすることができる。実装によっては、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’は高圧ＩＩＩ−Ｎ  ＨＥＭＴデバイスであり、Ｅ−モードトランジスタ４１はＳｉ  ＭＯＳデバイスまたはＩＩＩ−Ｎ  ＨＥＭＴデバイスである。他の実装においては、Ｅ−モードトランジスタ４１はＮ−面ＩＩＩ−Ｎデバイスであり、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’はＩＩＩ−面ＩＩＩ−Ｎデバイスである。
【００３５】
ＩＩＩ−ＮダイオードがＩＩＩ−Ｎ整流デバイス２２に用いられ、Ｓｉ  ＭＯＳデバイスがＥ−モードトランジスタ４１に用いられる場合、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’、Ｅ−モードトランジスタ４１、ＩＩＩ−Ｎダイオード２２は、単一パッケージ内部に取り付けられ、以下のように接続される。図１０を参照して、電気コネクタ３７’、３８’、３９、５２〜５５は、単一または複数ワイヤボンドであり、パッケージ部分、ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’、Ｅ−モードトランジスタ４１、ＩＩＩ−Ｎダイオード２２を互いに電気的に接続するために用いられる。ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’とＩＩＩ−Ｎダイオード２２はともに、それぞれ絶縁または半絶縁基板あるいは導電または半導電基板がパッケージベース２３に接触した状態で、パッケージ内部に取り付けられる。Ｅ−モードトランジスタ４１は、絶縁スペーサ上に取り付けられ、スペーサのＥ−モードトランジスタ４１から見て反対側はパッケージベース２３に接触する。Ｓｉ  ＭＯＳデバイスとパッケージベース２３の間に絶縁スペーサを挿入することは、従来のＳｉ  ＭＯＳデバイスにおいては必要であった。従来のＳｉ  ＭＯＳデバイスは、ドレイン端子がソース電極４２から見て半導体本体の反対側にある、縦型デバイスである傾向があるからである。ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’のゲート電極２６’とｅ−モードトランジスタソース電極４２（Ｓｉ  ＭＯＳデバイスのソース電極）はともに、パッケージベース２３のようなパッケージの導電構造部と電気的に接続され、またはこれに代えてソースリード９３と電気的に接続することができる。導電コネクタ５５を用いて、ｅ−モードトランジスタソース電極４２をパッケージベース５３またはソースリード９３と電気的に接続することができる。ｅ−モードトランジスタゲート電極４３（Ｓｉ−ＭＯＳデバイスのゲート電極）は、導電コネクタなどによってパッケージのゲートリード９１と電気的に接続されている。ｅ−モードトランジスタドレイン電極４４（Ｓｉ  ＭＯＳデバイスのドレイン電極）は、導電コネクタ５２などによってＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’のソース端子２５’と電気的に接続されている。ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’のドレイン電極２７’は、導電コネクタ５３などによってＩＩＩ−Ｎダイオードのアノード端子２８と電気的に接続されている。ドレイン電極２７’とアノード端子２８はともに、これらコンタクト／電極の一方または双方をドレインリード９４へワイヤボンドすることなどによって、パッケージのドレインリード９４と電気的に接続されている。ＩＩＩ−Ｎダイオードのカソード端子２９は、導電コネクタ３９などによってパッケージのカソードリード９５と電気的に接続されている。
【００３６】
低圧ＩＩＩ−ＮエンハンスメントモードデバイスがＥ−モードトランジスタ４１に用いられる場合、電気的接続は図１０に示すものと同じである。しかし、低圧ＩＩＩ−Ｎエンハンスメントモードデバイスは、絶縁または半絶縁基板などの絶縁または半絶縁部を備えることができる。この場合、ＩＩＩ−Ｎエンハンスメントモードデバイスは、絶縁または半絶縁部がパッケージベースと接触し、またはパッケージベース２３とデバイスチャネルの間にある状態で、パッケージベース２３に直接取り付けることができる。
【００３７】
図１０に示す部品６０は、高圧ＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’と低圧  Ｅ−モードトランジスタ４１を図示するように接続して備え、単一高圧ＩＩＩ−Ｎ  Ｅ−モードトランジスタと同様に動作することができる。すなわち、ノーマリオフスイッチであり、Ｅ−モードトランジスタ４１と略同一の閾値電圧およびＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’と同様の絶縁破壊電圧を有する。すなわち、ゲートリード９１に印加されるパッケージベース２３またはソースリード９３に対する入力電圧信号は、ドレインリード９４において、単一高圧ＩＩＩ−Ｎ  Ｅ−モードトランジスタで部品６０を置き換えて図６と図９に示すように接続した場合に生成されるものと同じ出力信号を生成し得る。高圧ＩＩＩ−Ｎ  Ｄ−モードトランジスタと低圧Ｅ−モードトランジスタはともに、高圧ＩＩＩ−Ｎ  Ｅ−モードデバイスよりも容易かつ再現性よく製造することができる。そのため、図１０の電子部品４０は、図６と図９の電子部品２０および２０’よりも製造が容易である。
【００３８】
図１１は図６の電子部品２０を利用する昇圧コンバータ回路の概略を示す回路であり、図１２は図１０の電子部品４０を利用する昇圧コンバータ回路の概略を示す回路である。図１１と図１２において、ノード１９１は電子部品２０または４０のパッケージリード９１と電気的に接続され、ノード１９４は電子部品２０または４０のパッケージリード９４と電気的に接続され、ノード１９５は電子部品２０または４０のパッケージリード９５と電気的に接続され、ノード１９３は電子部品２０または４０のパッケージリード９３またはパッケージベース２３と電気的に接続されている。
【００３９】
図１３は、本願出願人が図１２の昇圧コンバータ回路の出力ノード５において回路動作中に測定した、出力電圧ノイズ対時間をプロットしたものである。この測定において、高圧ＩＩＩ−Ｎ  Ｄ−モードヘテロ接合電界効果トランジスタ（ＨＦＥＴ）をＩＩＩ−Ｎ  Ｄ−モードトランジスタ２１’に用い、低圧Ｓｉ  ＭＯＳ  Ｅ−モードデバイスをＥ−モードトランジスタ４１に用い、ＩＩＩ−Ｎダイオードをダイオード２２に用いた。回路動作条件は図３のものと同一である。トランジスタは、２００Ｖ／ナノ秒のスイッチング速度でスイッチした。図から分かるように、出力ノード５で測定したリンギング９は、実質的に図３で測定した出力ノードにおけるリンギングよりも小さい。ピーク出力電圧ノイズは１Ｖ未満であり、図３で測定したピーク出力電圧ノイズの１０分の１未満である。図１１の回路のように図６と図９の電子部品２０または２０’を電子部品４０に代えて用いる場合、ＥＭＩはさらに抑制することができ、および／または、より高いレベルのＥＭＩを生成することなくより高速なスイッチング速度を用いることができる。
【００４０】
図３に示す、ディスクリートデバイスが少なくトランジスタとダイオードが個別にパッケージされている昇圧コンバータ回路についてのものと比較して、図１２の回路について観察されるＥＭＩの減少は、寄生抵抗、容量、および／またはインダクタンスの減少によるものである。これらの減少は、ダイオードとトランジスタを全てケーシングする単一パッケージを用いることによって実現することができる。図１の回路において、トランジスタ１１とダイオード１２は個別にパッケージされ、回路面積と電気接続長は個々のパッケージによって制限され、大きすぎる場合がある。したがって、ＩＩＩ−Ｎデバイスをトランジスタ１１とダイオード１２に用いる場合であっても、寄生要素とＥＭＩが許容できないほどに大きい。図１２において単一パッケージにより整流デバイスとトランジスタをケーシングまたはカプセル化することにより、回路面積を小さくし、電気接続すなわち電極と部品の間のワイヤボンドを短くすることができる。これにより、寄生抵抗、容量、および／またはインダクタンスを減少させることができる。したがって、図６、図９、図１０の電子部品２０、２０’、４０は、寄生抵抗、容量、インダクタンスを最小化するように構成すべきである。すなわち、これらは面積と電気コネクタ長が最小化されるように構成すべきである。図１０の電子部品４０について、Ｓｉ  ＭＯＳデバイスがＥ−モードトランジスタ４１に用いられる場合、Ｓｉ  ＭＯＳデバイスは、できる限り小さいドレイン領域（パッケージベース２３の主面と並行に測定する）を有することが望ましい。ドレインが絶縁スペーサのみによってパッケージベース２３から分離されてドレイン−グランド容量が大きくなると、回路のＥＭＩを大きくするからである。また、図６と図９の電子部品２０と２０’は、ディスクリートデバイスの数が図１０の電子部品４０よりも少なく、電子部品２０と２０’内の全てのダイオードとトランジスタを絶縁楔なしにパッケージベース２３に取り付け得るので、電子部品２０または２０’を用いる回路が生成するＥＭＩは、電子部品２０または２０’を電子部品４０と置き換えた同じ回路が生成するＥＭＩよりも小さくすることができ、および／またはより高レベルのＥＭＩを生成することなくより速いスイッチング速度を用いることができる。
【００４１】
図１４と図１５は、図１２の昇圧コンバータについて効率１２１と電力損失１２２を出力パワーに対してプロットしたものを示し、図１０の電子部品４０を含む。電子部品４０は、高圧ＩＩＩ−Ｎ空乏モードＨＥＭＴ、低圧エンハンスメントモードＳｉ  ＭＯＳトランジスタ、ＩＩＩ−Ｎダイオードを備える。図１４と図１５の測定において、電圧は２００Ｖから４００Ｖに変換された。すなわち、変換率は１：２である。図１４の測定において回路は１００ｋＨｚの周波数で動作し、図１５の測定において回路は１ＭＨｚの周波数で動作した。図１４に見られるように、１００ｋＨｚにおいて昇圧コンバータは５０Ｗ〜７００Ｗの全出力パワーにおいて９７．８％超の効率を発揮し、ピーク効率は約９９％超である。図１５に見られるように、１ＭＨｚにおいて昇圧コンバータは５０Ｗ〜７００Ｗの全出力パワーにおいて９１．８％超の効率を発揮し、ピーク効率は約９７．８％超である。
【００４２】
複数の実装例を説明した。しかし、ここに開示する技術とデバイスの要旨と範囲から逸脱することなく、様々な変更をなすことができることを理解されたい。したがって、他の実装も特許請求の範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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