(57)【特許請求の範囲】
【請求項１】
処理対象の基板の表面に凹部を形成し、
前記基板上に塗布膜を形成して、前記凹部内に前記塗布膜を埋め込み、
酸化剤を含む雰囲気中で、前記塗布膜にマイクロ波を照射せずに前記塗布膜を加熱する第１の熱処理を行い、
前記第１の熱処理後の前記塗布膜を、極性分子を含む液体または気体にさらした後にまたはさらしながら、前記塗布膜にマイクロ波を照射することで前記塗布膜を加熱する第２の熱処理を行う、
ことを含む半導体装置の製造方法。
【請求項２】
前記酸化剤は水蒸気である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記塗布膜はポリシラザン膜である、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の熱処理では、前記塗布膜を２００〜５００℃で加熱する、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
処理対象の基板をチャンバ内に移送するための基板移送室と、
前記基板移送室に連通されており、酸化剤を含む雰囲気中で、前記基板上に形成された塗布膜にマイクロ波を照射せずに前記塗布膜を加熱する第１のチャンバと、
前記基板移送室に連通されており、前記塗布膜を、極性分子を含む液体または気体にさらす第２のチャンバと、
前記基板移送室に連通されており、前記液体または前記気体にさらされた前記塗布膜にマイクロ波を照射することで、前記塗布膜を加熱する第３のチャンバと、
を備える半導体製造装置。
【請求項６】
処理対象の基板の表面に凹部を形成し、
前記基板上に塗布膜を形成して、前記凹部内に前記塗布膜を埋め込み、
酸化剤を含む雰囲気中で、前記塗布膜にマイクロ波を照射せずに前記塗布膜を加熱する熱処理を行い、
前記熱処理後の前記塗布膜を、極性分子を含む液体または気体にさらした後にまたはさらしながら、前記塗布膜にマイクロ波を照射する、
ことを含む半導体装置の製造方法。
【請求項７】
処理対象の基板をチャンバ内に移送するための基板移送室と、
前記基板移送室に連通されており、酸化剤を含む雰囲気中で、前記基板上に形成された塗布膜にマイクロ波を照射せずに前記塗布膜を加熱する第１のチャンバと、
前記基板移送室に連通されており、前記塗布膜を、極性分子を含む液体または気体にさらす第２のチャンバと、
前記基板移送室に連通されており、前記液体または前記気体にさらされた前記塗布膜にマイクロ波を照射する第３のチャンバと、
を備える半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法および半導体製造装置に関する。
【背景技術】
【０００２】
近年、素子分離絶縁膜は、ポリシラザン膜などの塗布膜から形成することが考えられている。塗布膜には、幅が狭くアスペクト比が高い素子分離溝内にも確実に充填できるという利点がある。塗布膜から素子分離絶縁膜を形成する際には、塗布膜の形成後の熱処理により、塗布膜を酸化して硬化させる必要がある。しかしながら、ポリシラザン膜は、熱処理の際の膜収縮で発生する応力変動が高く、膜中に半導体基板に達するほどのクラックが発生することがある。そこで、クラックの発生を防止するために、できるだけ低温でポリシラザン膜の熱処理を行い、ポリシラザン膜の応力を低減させる方法が模索されている。しかしながら、低温ではポリシラザン膜の酸化が不十分であり、絶縁耐性に乏しい素子分離絶縁膜しか得られないという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５８０５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低温での熱処理により、塗布膜から、絶縁耐性に優れた絶縁膜を形成することが可能な半導体装置の製造方法および半導体製造装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置の製造方法では、処理対象の基板の表面に凹部を形成する。さらに、前記方法では、前記基板上に塗布膜を形成して、前記凹部内に前記塗布膜を埋め込む。さらに、前記方法では、酸化剤を含む雰囲気中で前記塗布膜を加熱する第１の熱処理を行う。さらに、前記方法では、前記第１の熱処理後の前記塗布膜を、極性分子を含む液体または気体にさらした後にまたはさらしながら、前記塗布膜にマイクロ波を照射することで前記塗布膜を加熱する第２の熱処理を行う。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す平面図である。
【図２】第１実施形態の半導体装置の構造を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図７】第１実施形態のシリコン酸化膜３ｃのＷＥＲ（ウェットエッチングレート）を示したグラフである。
【図８】第１実施形態の変形例の半導体装置の構造を示す断面図である。
【図９】第１実施形態の半導体製造装置の構造を示す概略図である。
【図１０】第１実施形態の変形例の半導体装置の構造を示す断面図である。
【図１１】第２実施形態の半導体製造装置の構造を示す概略図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す平面図である。図１の半導体装置は、ＮＡＮＤフラッシュメモリに相当する。
【０００９】
図１の半導体装置は、半導体基板１と、素子領域２と、素子分離絶縁膜３と、ワード線ＷＬと、選択線ＳＬと、ビット線コンタクトＣＢと、メモリセルトランジスタＭＣと、選択ゲートトランジスタＳＧとを備えている。
【００１０】
半導体基板１は、例えばシリコン基板である。図１には、半導体基板１の主面に平行で互いに垂直なＸ方向およびＹ方向と、半導体基板１の主面に垂直なＺ方向が示されている。
【００１１】
素子領域２は、半導体基板１内に形成され、素子分離絶縁膜３により互いに分離されている。また、素子分離絶縁膜３は、半導体基板１の表面に形成された素子分離溝内に埋め込まれている。素子領域２と素子分離絶縁膜３は、Ｙ方向に平行に延びており、Ｘ方向に沿って交互に配置されている。素子領域２は、ＡＡ（Active Area）領域とも呼ばれる。また、素子分離絶縁膜３は、ＳＴＩ（Shallow Trench Isolation）絶縁膜とも呼ばれる。素子分離絶縁膜３は例えば、ポリシラザン膜から形成されたシリコン酸化膜である。
【００１２】
ワード線ＷＬと選択線ＳＬは、Ｘ方向に平行に延びており、素子領域２や素子分離絶縁膜３と交差している。メモリセルトランジスタＭＣは、ワード線ＷＬと素子領域２の交点に形成されている。また、選択ゲートトランジスタＳＧは、選択線ＳＬと素子領域２の交点に形成されている。ビット線コンタクトＣＢは、一対の選択線ＳＬ間の素子領域２上に配置され、素子領域２の上方のビット線（図示せず）と電気的に接続されている。
【００１３】
図２は、第１実施形態の半導体装置の構造を示す断面図である。図２(ａ)と図２(ｂ)はそれぞれ、図１のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。
【００１４】
本実施形態の半導体装置は、図２(ａ)と図２(ｂ)に示すように、半導体基板１と、素子領域２と、素子分離絶縁膜３と、第１絶縁膜４と、第１電極層５と、第２絶縁膜６と、第２電極層７と、層間絶縁膜８と、拡散層９とを備えている。
【００１５】
第１絶縁膜４と第１電極層５は、素子領域２上に順に形成されている。各メモリセルトランジスタＭＣの第１絶縁膜４と第１電極層５は、それぞれゲート絶縁膜と浮遊ゲートとして機能する。第１絶縁膜４は、例えばシリコン酸化膜である。また、第１電極層５は、例えばポリシリコン層である。
【００１６】
第２絶縁膜６と第２電極層７は、第１電極層５および素子分離絶縁膜３上に順に形成されている。各メモリセルトランジスタＭＣの第２絶縁膜６と第２電極層７は、それぞれゲート間絶縁膜と制御ゲートとして機能する。第２絶縁膜６は例えば、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜を順に積層したＯＮＯ積層膜である。また、第２電極層７は、例えばポリシリコン層である。なお、図１のワード線ＷＬと選択線ＳＬは、第２電極層７で形成されている。
【００１７】
各選択ゲートトランジスタＳＧ内において、第１電極層５と第２電極層７は、第２絶縁膜６に設けられた開口部Ｈにより電気的に接続されている。各選択ゲートトランジスタＳＧの第１絶縁膜４は、ゲート絶縁膜として機能し、各選択ゲートトランジスタＳＧの第１電極層５と第２電極層７は、ゲート電極として機能する。
【００１８】
層間絶縁膜８は、半導体基板１上に、メモリセルトランジスタＭＣと選択ゲートトランジスタＳＧを覆うように形成されている。拡散層９は、半導体基板１内に、メモリセルトランジスタＭＣや選択ゲートトランジスタＳＧを挟むように形成されている。なお、図２の層間絶縁膜８には、通常の層間絶縁膜のほか、これらのトランジスタＭＣ、ＳＧ間の空間に埋め込まれたライナー膜やキャップ膜などの絶縁膜も含まれている。
【００１９】
（１）第１実施形態の半導体装置の製造方法
次に、図３〜図６を参照し、第１実施形態の半導体装置の製造方法を説明する。
【００２０】
図３〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００２１】
まず、図３(ａ)に示すように、半導体基板１上に、第１絶縁膜４と、第１電極層５と、ハードマスク層１１を順に形成する。第１絶縁膜４は、例えば熱酸化により形成される。また、第１電極層５は例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）を用い不純物を添付して形成される。また、ハードマスク層１１は、例えばシリコン窒化膜とする。ハードマスク層１１は、エッチング用のハードマスクや、ＣＭＰ（Chemical Mechanical Deposition）用のストッパとして使用される。半導体基板１上に第１絶縁膜４、第１電極層５、およびハードマスク層１１が形成された基板は、本開示の処理対象の基板の例である。
【００２２】
次に、図３(ｂ)に示すように、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）により、上記の基板の表面に素子分離溝３ａを形成する。素子分離溝３ａは、本開示の凹部の例である。素子分離溝３ａは、ハードマスク層１１、第１電極層５、および第１絶縁膜４を貫通し、半導体基板１を所定の深さまで削るように形成される。
【００２３】
次に、図３(ｃ)に示すように、半導体基板１上の全面にポリシラザン（ＰＳＺ）膜３ｂを形成し、素子分離溝３ａ内にポリシラザン膜３ｂを埋め込む。ポリシラザン膜３ｂは、本開示の塗布膜の例である。
【００２４】
ポリシラザン膜３ｂは、以下の手順で形成可能である。まず、半導体基板１上の全面にスピンコートなどによりＰＳＺ塗布液を塗布する。ＰＳＺ塗布液は、具体的には、過水素化シラザン重合体（化学式は（ＳｉＨ２ＮＨ）ｎ）を含む溶液（過水素化シラザン溶液）である。ＰＳＺ塗布液の液厚は、例えば５００ｎｍ程度に設定する。次に、ＰＳＺ塗布膜のベーキング処理を行う。その結果、ＰＳＺ塗布液の溶媒が揮発され、固体状のポリシラザン膜３ｂが得られる。ベーキング処理では例えば、ＰＳＺ塗布液をホットプレートにより１５０℃で３分間程度加熱する。
【００２５】
次に、図４(ａ)に示すように、ポリシラザン膜３ｂを加熱する熱処理を行う。その結果、ポリシラザン膜３ｂが酸化されて硬化し、ポリシラザン膜３ｂからシリコン酸化膜３ｃが得られる。シリコン酸化膜３ｃは、本開示の絶縁膜の例である。
【００２６】
本実施形態では、図４(ａ)の熱処理を以下の手順で実施する。
【００２７】
［第１の熱処理］
まず、水蒸気を含む雰囲気中でポリシラザン膜３ｂを加熱する第１の熱処理を行う。第１の熱処理では例えば、ランプアニールまたはレーザーアニールが行われる。また、第１の熱処理では、ポリシラザン膜３ｂを例えば２００〜４００℃（例えば２８０℃または３００℃）で加熱する。
【００２８】
第１の熱処理は、ポリシラザン膜３ｂの膜質を安定化するために行われる。本実施形態では、第１の熱処理を４００℃以下で行うため、第１の熱処理後のポリシラザン膜３ｂ中に、シリコンと窒素の結合（Ｓｉ−Ｎ）や、シリコンと水素の結合（Ｓｉ−Ｈ）や、窒素と水素の結合（Ｎ−Ｈ）が残留しており、ポリシラザン膜３ｂはまだシリコン酸化膜３ｃになっていない。なお、第１の熱処理は、ポリシラザン膜３ｂの酸化剤として機能する、水蒸気以外の気体を含む雰囲気中で実施してもよい。
【００２９】
［浸漬処理］
次に、半導体基板１を３０〜９０℃の温水中に浸漬させ、ポリシラザン膜３ｂを温水にさらす。その結果、ポリシラザン膜３ｂは、水分子を含んだ状態となる。水分子は、本開示の極性分子の例である。次に、硫酸と過酸化水素を含有する薬液と、コリンと過酸化水素と水を含有する薬液とを用いてポリシラザン膜３ｂを処理し、ポリシラザン膜３ｂ中の不純物を除去する。次に、ポリシラザン膜３ｂ中に水分子が残る程度に、ポリシラザン膜３ｂの表面を乾燥させる。
【００３０】
なお、第１の熱処理を行わずにこの浸漬処理を行うと、ポリシラザン膜３ｂが溶解してしまうおそれがある。そのため、本実施形態では、第１の熱処理を行った後に浸漬処理を行う。また、浸漬処理には温水を使用しても冷水を使用してもよいが、温水を使用することには、冷水を使用する場合に比べて、ポリシラザン膜３ｂが水を吸収しやすいという利点がある。
【００３１】
［第２の熱処理］
次に、水分子を含んだ状態のポリシラザン膜３ｂにマイクロ波を照射することで、ポリシラザン膜３ｂを加熱する第２の熱処理を行う。マイクロ波は、３００ＭＨｚ〜３ＴＨｚの周波数（１００μｍ〜１ｍの波長）を有する電磁波と規定されている。第２の熱処理では例えば、１０〜１０００Ｗ／ｃｍ２のパワーで、５〜５０ＳｌｍのＮ２ガスまたはＯ２ガスを流しながら、５．８０ＧＨｚのマイクロ波を３０秒〜６０分間照射する。また、第２の熱処理では、ポリシラザン膜３ｂを例えば２００〜５００℃（例えば４３０℃）で加熱する。
【００３２】
水分子は極性分子であるため、ポリシラザン膜３ｂにマイクロ波を照射すると、水分子の回転振動が起こり、ポリシラザン膜３ｂの加水分解反応が起こる。よって、第２の熱処理によれば、ポリシラザン膜３ｂの酸化反応を効率的に進めることができる。第２の熱処理の結果、ポリシラザン膜３ｂからシリコン酸化膜３ｃが得られる。
【００３３】
一般に、ポリシラザン膜３ｂを第１の熱処理のみで十分に酸化するためには、ポリシラザン膜３ｂを５００℃以上で加熱する必要がある。一方、本実施形態の第２の熱処理によれば、ポリシラザン膜３ｂの酸化反応を効率的に進めることができるため、５００℃以下の第２の熱処理により、５００℃以上の第１の熱処理よりも十分にポリシラザン膜３ｂの酸化を進めることができる。実際、本発明者らがポリシラザン膜３ｂ中の残留不純物を分析したところ、５００℃以下の第１および第２の熱処理を行った場合の残留不純物（窒素や水素など）は、５００℃以上の第１の熱処理のみを行った場合の残留不純物よりも減少することが分かった。
【００３４】
よって、本実施形態によれば、ポリシラザン膜３ｂを高温で加熱する必要がなくなるため、ポリシラザン膜３ｂ中に半導体基板１に達するほどのクラックが発生することを抑制することができる。また、本実施形態によれば、ポリシラザン膜３ｂを低温でも十分に酸化させることができるため、低温での熱処理にて絶縁耐性に優れたシリコン酸化膜３ｃを形成することが可能となる。
【００３５】
なお、第２の熱処理は、ポリシラザン膜３ｂが水分子以外の極性分子を含んだ状態で行ってもよい。このような極性分子の例としては、酸素原子を含む極性分子、例えば、オゾン分子や過酸化水素分子などが挙げられる。
【００３６】
続いて、図４(ｂ)以降の工程について説明する。
【００３７】
次に、図４(ｂ)に示すように、ハードマスク層１１をストッパとするＣＭＰ処理により、シリコン酸化膜３ｃの表面を平坦化する。その結果、個々の素子分離溝３ａ内に素子分離絶縁膜３が形成される。
【００３８】
次に、図４(ｃ)に示すように、エッチバックにより、素子分離絶縁膜３の上面の高さを低くする。本実施形態では、素子分離絶縁膜３の上面の高さを、第１電極層５の上面と下面の間の高さまで低下させる。
【００３９】
次に、図５(ａ)に示すように、ハードマスク層１１を除去する。次に、図５(ｂ)に示すように、半導体基板１上の全面に、第２絶縁膜６と、第２電極層７の下位層７ａを順に形成する。図５(ｃ)は、図５(ｂ)に示す基板をＢ−Ｂ’線（図１参照）に沿って切断した断面図に相当する。
【００４０】
次に、図６(ａ)に示すように、フォトリソグラフィとＲＩＥにより、第２電極層７の下位層７ａと第２絶縁膜６を貫通する開口部Ｈを形成する。なお、開口部Ｈは、選択ゲートトランジスタＳＧを形成予定の領域内に形成される。
【００４１】
次に、図６(ｂ)に示すように、半導体基板１上の全面に、第２電極層７の上位層７ｂと、ハードマスク層１２を順に形成する。その結果、開口部Ｈ内に第２電極層７の上位層７ｂが埋め込まれる。
【００４２】
次に、図６(ｃ)に示すように、フォトリソグラフィとＲＩＥにより、ハードマスク層１２、第２電極層７、第２絶縁膜６、および第１電極層５を加工する。その結果、図６(ｃ)に示すように、半導体基板１上にメモリセルトランジスタＭＣや選択ゲートトランジスタＳＧが形成される。
【００４３】
その後、本方法では、拡散層９や層間絶縁膜８を形成する。さらには、種々のコンタクトプラグ、層間絶縁膜、ビアプラグ、配線層などを形成する。こうして、図２の半導体装置が製造される。
【００４４】
（２）シリコン酸化膜３ｃのエッチングレート
次に、図７を参照し、第１実施形態のシリコン酸化膜３ｃのエッチングレートについて説明する。
【００４５】
図７は、第１実施形態のシリコン酸化膜３ｃのＷＥＲ（ウェットエッチングレート）を示したグラフである。
【００４６】
棒グラフＡ〜Ｃはいずれも、ポリシラザン膜から形成されたシリコン酸化膜のＷＥＲを示す。ただし、棒グラフＡは、図４(ａ)の工程、即ち、第１の熱処理と浸漬処理と第２の熱処理により形成されたシリコン酸化膜のＷＥＲを示す。また、棒グラフＢは、図４(ａ)の工程の浸漬処理を行わず、第１の熱処理と第２の熱処理のみにより形成されたシリコン酸化膜のＷＥＲを示す。また、棒グラフＣは、図４(ａ)の工程の第２の熱処理をマイクロ波アニール以外のアニール処理に置き換えて形成されたシリコン酸化膜のＷＥＲを示す。よって、棒グラフＡが、第１実施形態のシリコン酸化膜３ｃのＷＥＲを示す。なお、図７のＷＥＲの値は、対ＳｉＯ２比の値となっている。
【００４７】
棒グラフＡ、Ｂを棒グラフＣと比較して分かるように、マイクロ波アニールを行う場合には、マイクロ波アニールを行わない場合に比べて、ＷＥＲが高くなる。そのため、ポリシラザン膜からシリコン酸化膜を形成し、このシリコン酸化膜をリセスすることでエアギャップを形成する場合に、マイクロ波アニールでポリシラザン膜からシリコン酸化膜を形成すると、エアギャップを形成しやすくなる。よって、本実施形態によれば、マイクロ波アニールでポリシラザン膜３ｂからシリコン酸化膜３ｃを形成することにより、エアギャップを容易に形成することが可能となる。
【００４８】
なお、棒グラフＡを棒グラフＢと比較して分かるように、マイクロ波アニール前に浸漬処理を行うと、浸漬処理を行わない場合に比べて、ＷＥＲが低くなる。しかしながら、マイクロ波アニール前に浸漬処理を行う場合であっても、マイクロ波アニールを行わない場合よりはＷＥＲが高いため、本実施形態によれば、マイクロ波アニールを行わない場合よりもエアギャップを形成しやすくなる。
【００４９】
図８は、第１実施形態の変形例の半導体装置の構造を示す断面図である。
【００５０】
図８の半導体装置は、図２に示す構成要素に加え、素子分離溝３ａ内に形成されたエアギャップ１３と保護絶縁膜１４を備えている。保護絶縁膜１４は、図３(ｃ)の工程にて、ＰＳＺ塗布液を塗布する前に半導体基板１上の全面に形成される。また、図４(ｃ)の工程では、素子分離溝３ａ内にエアギャップ１３を形成するために、素子分離絶縁膜３（シリコン酸化膜３ｃ）のウェットエッチングを行う。その後、図５(ｂ)の工程では、素子分離溝３ａ内にエアギャップ１３が残るように、半導体基板１上の全面に第２絶縁膜６を形成する。こうして、図８の半導体装置が製造される。
【００５１】
本実施形態によれば、マイクロ波アニールでポリシラザン膜３ｂからシリコン酸化膜３ｃを形成することにより、シリコン酸化膜３ｃのＷＥＲを増大させ、エアギャップ１３を容易に形成することが可能となる。
【００５２】
なお、エアギャップ１３の形状は、図８に示す形状と異なる形状でもよい。また、本実施形態では、シリコン酸化膜３ｃの形成後に、シリコン酸化膜３ｃのウェットエッチングによりエアギャップ１３を形成するが、代わりに、ポリシラザン膜３ｂを形成する際に、エアギャップ１３が形成されるようにポリシラザン膜３ｂを形成してもよい。
【００５３】
（３）第１実施形態の半導体製造装置
次に、図９を参照し、第１実施形態の半導体製造装置について説明する。
【００５４】
図９は、第１実施形態の半導体製造装置の構造を示す概略図である。図９の半導体製造装置は、図４(ａ)の工程を行う際に使用される。
【００５５】
図９の半導体製造装置は、複数のポート２２を有するインタフェース部２１と、基板移送室２３と、液体処理チャンバ２４と、マイクロ波アニールチャンバ２５と、アニールチャンバ２６とを備えている。液体処理チャンバ２４は、本開示の極性分子供給チャンバの例である。
【００５６】
半導体ウェハ３１は、図４(ａ)の工程を行う直前の基板に相当する。よって、半導体ウェハ３１は、半導体基板１と、素子領域２と、第１絶縁膜４と、第１電極層５と、ハードマスク層１１と、ポリシラザン膜３ｂとを備えている。
【００５７】
インタフェース部２１、液体処理チャンバ２４、マイクロ波アニールチャンバ２５、およびアニールチャンバ２６は、いずれも基板移送室２３に連通されている。よって、インタフェース部２１から半導体製造装置内に搬入された半導体ウェハ３１は、半導体製造装置外に搬出せずに、チャンバ２４〜２６間を移動させることが可能である。半導体ウェハ３１の移動は、基板移送室２３内のロボットにより行われる。
【００５８】
半導体製造装置内に搬入された半導体ウェハ３１は、まずアニールチャンバ２６内に移送される。アニールチャンバ２６は、マイクロ波アニール以外のアニール処理を行うためのチャンバである。アニールチャンバ２６では、半導体ウェハ３１を加熱する第１の熱処理が行われる。
【００５９】
次に、半導体ウェハ３１は、液体処理チャンバ２４内に移送される。液体処理チャンバ２４内では、半導体ウェハ３１を温水中に浸漬させる浸漬処理と、半導体ウェハ３１を上述の薬液で処理する薬液処理と、浸漬処理および薬液処理後の半導体ウェハ３１を乾燥させる乾燥処理が行われる。この際、乾燥処理は、ポリシラザン膜３ｂ中に水分子が残る程度に行われる。
【００６０】
次に、半導体ウェハ３１は、マイクロ波アニールチャンバ２５内に移送される。マイクロ波アニールチャンバ２５では、水分子を含んだ状態のポリシラザン膜３ｂをマイクロ波で加熱する第２の熱処理が行われる。その結果、ポリシラザン膜３ｂからシリコン酸化膜３ｃが形成される。その後、半導体ウェハ３１は、インタフェース部２１から半導体製造装置外に搬出される。
【００６１】
本実施形態の半導体製造装置によれば、図４(ａ)の工程を一貫して１台の装置内で行うことができる。本実施形態では、浸漬処理、薬液処理、および乾燥処理を行った後、ポリシラザン膜３ｂ中の水分子が蒸発する前に第２の熱処理を行う必要がある。本実施形態の半導体製造放置によれば、これらの処理を一貫して１台の装置内で行うことができるため、このような蒸発を回避することが可能となる。
【００６２】
（４）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００６３】
以上のように、本実施形態では、第１の熱処理と浸漬処理と第２の熱処理により、ポリシラザン膜３ｂからシリコン酸化膜３ｃを形成する。また、第２の熱処理では、水分子を含んだ状態のポリシラザン膜３ｂにマイクロ波を照射することで、ポリシラザン膜３ｂを加熱する。よって、本実施形態によれば、低温での第１および第２の熱処理により、絶縁耐性に優れたシリコン酸化膜３ｃを形成することが可能となる。
【００６４】
なお、本実施形態では、ポリシラザン膜３ｂ以外の塗布膜を使用してもよい。例えば、ポリシラザン膜３ｂと同様にシリコンを含有する塗布膜を使用してもよい。この場合、この塗布膜から得られる絶縁膜は、シリコン酸化膜でもよいし、シリコン酸化膜以外のシリコン系絶縁膜でもよい。
【００６５】
また、本実施形態は、素子分離絶縁膜３以外の絶縁膜に適用してもよい。例えば、本実施形態は、層間絶縁膜８に適用してもよい。この場合、層間絶縁膜８は、第１の熱処理と浸漬処理と第２の熱処理によりポリシラザン膜から形成される。この場合、トランジスタＭＣ、ＳＧ間の空間は、本開示の凹部の例である。
【００６６】
また、本実施形態は、図１０の半導体装置にも適用可能である。図１０は、第１実施形態の変形例の半導体装置の構造を示す断面図である。図１０の半導体装置は、半導体基板４１と、素子分離絶縁膜４２と、ゲート絶縁膜４３と、ゲート電極４４と、側壁絶縁膜４５と、ソース／ドレイン拡散層４６と、層間絶縁膜４７とを備えている。符号Ｔｒは、ＭＯＳＦＥＴを示す。
【００６７】
本実施形態によれば、素子分離絶縁膜４２や層間絶縁膜４７を、第１の熱処理と浸漬処理と第２の熱処理によりポリシラザン膜から形成することが可能である。この場合、素子分離絶縁膜４２用の素子分離溝や、ＭＯＳＦＥＴ間の空間は、本開示の凹部の例である。
【００６８】
（第２実施形態）
図１１は、第２実施形態の半導体製造装置の構造を示す概略図である。
【００６９】
第１実施形態では、ポリシラザン膜３ｂを温水にさらした後に、第２の熱処理が行われる。これに対し、第２実施形態では、ポリシラザン膜３ｂを水蒸気にさらしながら、第２の熱処理を行う。第２実施形態によれば、第１実施形態と同様に、ポリシラザン膜３ｂ中に水分子を吸収させることで、ポリシラザン膜３ｂを低温のマイクロ波アニールで十分に酸化させることが可能となる。
【００７０】
図１１の半導体製造装置は、液体処理チャンバ２４の代わりに、マイクロ波アニールチャンバ２５に設けられたベーパライザ５１を備えている。ベーパライザ５１は、水蒸気を発生させて、マイクロ波アニールチャンバ２５内に供給する装置である。よって、マイクロ波アニールチャンバ２５では、ポリシラザン膜３ｂを水蒸気にさらしながら、第２の熱処理を行うことができる。その結果、ポリシラザン膜３ｂからシリコン酸化膜３ｃが形成される。
【００７１】
なお、本実施形態の第２の熱処理は、ポリシラザン膜３ｂを、水分子以外の極性分子を含む気体にさらしながら行ってもよい。このような極性分子の例としては、酸素原子を含む極性分子、例えば、オゾン分子や過酸化水素分子などが挙げられる。なお、気体の温度は、例えば３０〜９０℃に設定する。
【００７２】
最後に、第２実施形態の効果について説明する。
【００７３】
以上のように、本実施形態では、第１の熱処理と第２の熱処理により、ポリシラザン膜３ｂからシリコン酸化膜３ｃを形成する。また、第２の熱処理では、ポリシラザン膜３ｂを水蒸気にさらしながらマイクロ波を照射することで、ポリシラザン膜３ｂを加熱する。よって、本実施形態によれば、第１実施形態と同様に、低温での第１および第２の熱処理により、絶縁耐性に優れたシリコン酸化膜３ｃを形成することが可能となる。
【００７４】
なお、第２実施形態のマイクロ波アニールチャンバ２５では、ポリシラザン膜３ｂを温水にさらしながら、第２の熱処理を行ってもよい。また、第１実施形態のチャンバ２４では、ポリシラザン膜３ｂを水蒸気にさらすことで、ポリシラザン膜３ｂ中に水分子を吸収させてもよい。これらの場合にも、第１実施形態や第２実施形態と同様の効果を得ることができる。
【００７５】
また、第１実施形態のマイクロ波アニールチャンバ２５は、ベーパライザ５１を備えていてもよい。この場合には、半導体ウェハ３１の浸漬処理を行い、かつ、ポリシラザン膜３ｂを水蒸気にさらしながら第２の熱処理を行うことが可能となる。即ち、浸漬処理と水蒸気処理の両方を行うことが可能となる。これにより、第２の熱処理におけるポリシラザン膜３ｂの酸化反応をさらに効率的に進めることが可能となる。
【００７６】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００７７】
１：半導体基板、２：素子領域、３：素子分離絶縁膜、
３ａ：素子分離溝、３ｂ：ポリシラザン膜、３ｃ：シリコン酸化膜、
４：第１絶縁膜、５：第１電極層、６：第２絶縁膜、７：第２電極層、
８：層間絶縁膜、９：拡散層、１１：ハードマスク層、１２：ハードマスク層、
１３：エアギャップ、１４：保護絶縁膜、
２１：インタフェース部、２２：ポート、２３：基板移送室、
２４：液体処理チャンバ、２５：マイクロ波アニールチャンバ、
２６：アニールチャンバ、３１：半導体ウェハ、
４１：半導体基板、４２：素子分離絶縁膜、４３：ゲート絶縁膜、
４４：ゲート電極、４５：側壁絶縁膜、４６：ソース／ドレイン拡散層、
４７：層間絶縁膜、５１：ベーパライザ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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