(57)【特許請求の範囲】
【請求項１】
ホスト機器に搭載されており、配線抵抗を持つケーブルを介してクライアント機器への電力供給を行う電源装置であって、
入力電圧から第１出力電圧を生成して前記ケーブルに出力する出力部と、
前記ケーブルの上流側で得られる前記第１出力電圧に応じた第１帰還電圧を生成する第１帰還電圧生成部と、
前記第１帰還電圧を所定の目標値と一致させるように前記出力部の電圧帰還制御を行う制御部と、
前記ケーブルの下流側で得られて前記配線抵抗による電圧降下分だけ前記第１出力電圧よりも低い第２出力電圧に応じた第２帰還電圧を生成する第２帰還電圧生成部と、
前記第２帰還電圧が低いほど前記第１出力電圧を高めるように前記制御部での電圧帰還制御を補正する第１補正部と、
前記ホスト機器から前記クライアント機器に供給される出力電流に応じた両端間電圧を生成するセンス抵抗と、
前記センス抵抗の両端間電圧が高いほど前記第１出力電圧を高めるように前記制御部での電圧帰還制御を補正する第２補正部と、
を有し、
前記制御部は、
前記第１帰還電圧と所定の基準電圧との差分を増幅して誤差信号を生成するエラーアンプと、
前記誤差信号が小さくなるように前記出力部の制御信号を生成する制御信号生成部と、
を含み、
前記第１補正部は、前記第２帰還電圧が低いほど前記基準電圧を高め、
前記第２補正部は、前記センス抵抗の両端間電圧が高いほど前記基準電圧を高める、
ことを特徴とする電源装置。
【請求項２】
前記第２帰還電圧生成部の後段に設けられ、前記第２帰還電圧からノイズ成分を除去して前記第１補正部に出力するフィルタ部をさらに有することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記出力部は、前記入力電圧の印加端と前記第１出力電圧の出力端との間に接続された出力トランジスタを含み、前記制御部の指示に基づいて前記出力トランジスタを駆動することにより、前記入力電圧から前記第１出力電圧を生成することを特徴とする請求項１または請求項２に記載の電源装置。
【請求項４】
前記制御部は、前記電源装置の外部から異常保護信号の入力を受けたときに、前記出力トランジスタを強制的にオフさせることを特徴とする請求項３に記載の電源装置。
【請求項５】
前記電源装置の異常を検出して異常検出信号を生成し、これを前記電源装置の外部に出力する異常検出部をさらに有することを特徴とする請求項３または請求項４に記載の電源装置。
【請求項６】
前記異常検出部は、前記異常検出信号を前記制御部にも出力し、
前記制御部は、前記異常検出部から前記異常検出信号の入力を受けたときに、前記出力トランジスタを強制的にオフさせることを特徴とする請求項５に記載の電源装置。
【請求項７】
前記ホスト機器、前記ケーブル、及び、前記クライアント機器は、いずれも、ＵＳＢ規格に準拠することを特徴とする請求項１〜請求項６のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホスト機器に搭載されてケーブルを介してクライアント機器への電力供給を行う電源装置に関するものである。
【背景技術】
【０００２】
図５は、電源装置の一従来例を示すブロック図である。本従来例の電源装置１０１は、ＵＳＢ［Universal Serial Bus］規格に準拠したホスト機器１００に搭載され、ケーブル２００を介してクライアント機器３００への電力供給を行う。ホスト機器１００は、電源装置１０１のほか、ホスト機器１００からクライアント機器３００への電力供給ラインを導通／遮断する保護スイッチ１０３や、保護スイッチ１０３のオン／オフ制御を行うマイクロコンピュータ１０２を有する。
【０００３】
なお、本発明に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２２５１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記従来例の電源装置１０１は、電源装置１０１から出力される出力電圧Ｖｏ１（＝保護スイッチ１０３の上流側（電源装置１０１側）で得られる出力電圧）を所定の目標値に維持するように電圧帰還制御を行う構成とされており、ホスト機器１００から出力される出力電圧Ｖｏ１’（＝保護スイッチ１０３の下流側（ケーブル２００側）で得られる出力電圧）や、クライアント機器３００に対して最終的に供給される出力電圧Ｖｏ２については、いずれも不問とされていた。
【０００６】
そのため、上記従来例の電源装置１０１では、ホスト機器１００からクライアント機器３００に供給される出力電流Ｉｏが大きくなると、保護スイッチ１０３のオン抵抗Ｒｏｎで生じる電圧降下（＝Ｉｏ×Ｒｏｎ）や、ケーブル２００の配線抵抗Ｒｉｍで生じる電圧降下（＝Ｉｏ×Ｒｉｍ）が大きくなり、クライアント機器３００に対して最終的に供給される出力電圧Ｖｏ２（＝Ｖｏ１−Ｉｏ×（Ｒｏｎ＋Ｒｉｍ））がＵＳＢ規格範囲の下限値を下回ってしまう、という問題があった（図６を参照）。
【０００７】
本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、ホスト機器からクライアント機器に供給される出力電流の大小に依らず、クライアント機器に対して最終的に供給される出力電圧を所定の規格範囲内に収めることが可能な電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書中に開示されている電源装置は、ホスト機器に搭載されており、配線抵抗を持つケーブルを介してクライアント機器への電力供給を行うものであって、入力電圧から第１出力電圧を生成して前記ケーブルに出力する出力部と、前記ケーブルの上流側で得られる前記第１出力電圧に応じた第１帰還電圧を生成する第１帰還電圧生成部と、前記第１帰還電圧を所定の目標値と一致させるように前記出力部の電圧帰還制御を行う制御部と、前記ケーブルの下流側で得られて前記配線抵抗による電圧降下分だけ前記第１出力電圧よりも低い第２出力電圧に応じた第２帰還電圧を生成する第２帰還電圧生成部と、前記第２帰還電圧が低いほど前記第１出力電圧を高めるように前記制御部での電圧帰還制御を補正する第１補正部と、前記ホスト機器から前記クライアント機器に供給される出力電流に応じた両端間電圧を生成するセンス抵抗と、前記センス抵抗の両端間電圧が高いほど前記第１出力電圧を高めるように前記制御部での電圧帰還制御を補正する第２補正部と、を有する構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成る電源装置において、前記制御部は、前記第１帰還電圧と所定の基準電圧との差分を増幅して誤差信号を生成するエラーアンプと、前記誤差信号が小さくなるように前記出力部の制御信号を生成する制御信号生成部と、を含む構成（第２の構成）にするとよい。
【００１０】
また、上記第２の構成から成る電源装置にて、前記第１補正部は、前記第２帰還電圧が前記第１帰還電圧より低いとき、前記第１帰還電圧に代えて前記第２帰還電圧を前記エラーアンプの増幅段に入力させる構成（第３の構成）にするとよい。
【００１１】
また、上記第２の構成から成る電源装置にて、前記第１補正部は、前記第２帰還電圧が低いほど前記基準電圧を高める構成（第４の構成）にするとよい。
【００１２】
また、上記第２〜第４いずれかの構成から成る電源装置において、前記第２補正部は、前記センス抵抗の両端間電圧が高いほど前記誤差信号を大きくする構成（第５の構成）にするとよい。
【００１３】
また、上記第２〜第４いずれかの構成から成る電源装置において、前記第２補正部は、前記センス抵抗の両端間電圧が高いほど前記基準電圧を高める構成（第６の構成）にするとよい。
【００１４】
また、上記第３または第４の構成から成る電源装置は、前記第２帰還電圧生成部の後段に設けられ、前記第２帰還電圧からノイズ成分を除去して前記第１補正部に出力するフィルタ部をさらに有する構成（第７の構成）にするとよい。
【００１５】
また、上記第１〜第７いずれかの構成から成る電源装置において、前記出力部は、前記入力電圧の印加端と前記第１出力電圧の出力端との間に接続された出力トランジスタを含み、前記制御部の指示に基づいて前記出力トランジスタを駆動することにより、前記入力電圧から前記第１出力電圧を生成する構成（第８の構成）にするとよい。
【００１６】
また、上記第８の構成から成る電源装置において、前記制御部は、前記電源装置の外部から異常保護信号の入力を受けたときに、前記出力トランジスタを強制的にオフさせる構成（第９の構成）にするとよい。
【００１７】
また、上記第８または第９の構成から成る電源装置は、前記電源装置の異常を検出して異常検出信号を生成し、これを前記電源装置の外部に出力する異常検出部をさらに有する構成（第１０の構成）にするとよい。
【００１８】
また、上記第１０の構成から成る電源装置において、前記異常検出部は、前記異常検出信号を前記制御部にも出力し、前記制御部は、前記異常検出部から前記異常検出信号の入力を受けたときに、前記出力トランジスタを強制的にオフさせる構成（第１１の構成）にするとよい。
【００１９】
また、上記第１〜第１１いずれかの構成から成る電源装置において、前記ホスト機器、前記ケーブル、及び、前記クライアント機器は、いずれもＵＳＢ規格に準拠する構成（第１２の構成）にするとよい。
【発明の効果】
【００２０】
本発明によれば、ホスト機器からクライアント機器に供給される出力電流の大小に依らず、クライアント機器に対して最終的に供給される出力電圧を所定の規格範囲内に収めることが可能な電源装置を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る電源装置の一構成例を示すブロック図
【図２】出力電流Ｉｏと出力電圧Ｖｏ１及びＶｏ３との関係を示したＩＶ相関図
【図３】第１補正部ＡＤＪ１と第２補正部ＡＤＪ２の第１構成例を示すブロック図
【図４】第１補正部ＡＤＪ１と第２補正部ＡＤＪ２の第２構成例を示すブロック図
【図５】電源装置の一従来例を示すブロック図
【図６】出力電流Ｉｏと出力電圧Ｖｏ１〜Ｖｏ３との関係を示したＩＶ相関図
【発明を実施するための形態】
【００２２】
＜ブロック図＞
図１は、本発明に係る電源装置の一構成例を示すブロック図である。本構成例の電源装置１は、ホスト機器１０に搭載されてケーブル２０を介してクライアント機器３０への電力供給を行う。なお、ホスト機器１０、ケーブル２０、及び、クライアント機器３０は、いずれも、ＵＳＢ［Universal Serial Bus］規格に準拠したものである。また、ホスト機器１０は、電源装置１のほか、ホスト機器１０全体の動作を統括的に制御するマイクロコンピュータ２を備えている。
【００２３】
電源装置１は、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１と、ダイオードＤ１と、インダクタＬ１と、コンデンサＣ１と、抵抗Ｒ１〜Ｒ４と、センス抵抗Ｒｓと、スイッチング制御部ＣＴＲＬと、第１補正部ＡＤＪ１と、第２補正部ＡＤＪ２と、異常検出部ＤＥＴと、フィルタ部ＦＬＴと、を含む。
【００２４】
トランジスタＮ１のドレインは、入力電圧Ｖｉの印加端に接続されている。トランジスタＮ１のソースは、ダイオードＤ１のカソードとインダクタＬ１の第１端に接続されている。トランジスタＮ１のゲートは、スイッチング制御部ＣＴＲＬに接続されている。ダイオードＤ１のアノードは、接地端に接続されている。インダクタＬ１の第２端は、センス抵抗Ｒｓを介して第１出力電圧Ｖｏ１の印加端に接続されている。コンデンサＣ１の第１端は、第１出力電圧Ｖｏ１の印加端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。抵抗Ｒ１の第１端は、第１出力電圧Ｖｏ１の印加端に接続されている。抵抗Ｒ１の第２端は、抵抗Ｒ２の第１端と接続されている。抵抗Ｒ２の第２端は、接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ノードは、第１帰還電圧Ｖｆｂ１の印加端として、スイッチング制御部ＣＴＲＬに接続されている。抵抗Ｒ３の第１端は、第２出力電圧Ｖｏ２の印加端に接続されている。抵抗Ｒ３の第２端は、抵抗Ｒ４の第１端と接続されている。抵抗Ｒ４の第２端は、接地端に接続されている。抵抗Ｒ３と抵抗Ｒ４との接続ノードは、第２帰還電圧Ｖｆｂ２の印加端として、フィルタ部ＦＬＴを介して第１補正部ＡＤＪ１に接続されている。センス抵抗Ｒｓの両端は、第２補正部ＡＤＪ２に接続されている。
【００２５】
なお、上記回路素子のうち、トランジスタＮ１、ダイオードＤ１、インダクタＬ１、及び、コンデンサＣ１により、入力電圧Ｖｉを降圧して第１出力電圧Ｖｏ１を生成する出力部が形成されている。すなわち、電源装置１の出力部は、入力電圧Ｖｉの印加端と第１出力電圧Ｖｏ１の出力端との間に接続された出力トランジスタＮ１を含み、スイッチング制御部ＣＴＲＬの指示に基づいて出力トランジスタＮ１を駆動することにより、入力電圧Ｖｉを降圧して第１出力電圧Ｖｏ１を生成する。ただし、出力部の構成はこれに限定されるものではなく、例えば、出力トランジスタとしてＰチャネル型ＭＯＳ電界効果トランジスタを用いてもよいし、ダイオードＤ１に代えて同期整流トランジスタを用いてもよい。
【００２６】
スイッチング制御部ＣＴＲＬは、第１出力電圧Ｖｏ１を所定の目標値と一致させるように出力部（Ｎ１、Ｄ１、Ｌ１、Ｃ１）の電圧帰還制御を行う。具体的に述べると、スイッチング制御部ＣＴＲＬは、抵抗Ｒ１と抵抗Ｒ２との接続ノードから引き出される第１帰還電圧Ｖｆｂ１（＝第１出力電圧Ｖｏ１の分圧電圧）を監視し、第１出力電圧Ｖｏ１が所定の目標値よりも低いほど、トランジスタＮ１のオンデューティ（＝Ｔｏｎ／Ｔ、つまり、所定のスイッチング駆動周期Ｔに占めるトランジスタＮ１のオン期間Ｔｏｎの割合）を大きくし、第１出力電圧Ｖｏ１が所定の目標値に近付くにつれて、トランジスタＮ１のオンデューティを小さくするように、トランジスタＮ１のゲート信号を生成する。
【００２７】
ここで、第１出力電圧Ｖｏ１とは、電源装置１（ホスト機器１０と読み替え可）から出力される出力電圧（＝ケーブル２０の上流側（ホスト機器１０に近いコネクタ２１側）で得られる出力電圧）を指す。一方、第２出力電圧Ｖｏ２とは、クライアント機器３０に対して最終的に供給される出力電圧（＝ケーブル２０の下流側（クライアント機器３０に近いコネクタ２３側）で得られる出力電圧）を指す。
【００２８】
ただし、ケーブル本体２２には配線抵抗Ｒｉｍが含まれているため、第２出力電圧Ｖｏ２は、ホスト機器１０からクライアント機器３０に供給される出力電流Ｉｏと、ケーブル本体２２の配線抵抗Ｒｉｍとの積に相当する電圧降下分（＝Ｉｏ×Ｒｉｍ）だけ、出力電圧Ｖｏ１よりも低い電圧値（＝Ｖｏ１−Ｉｏ×Ｒｉｍ）となる。
【００２９】
そこで、本実施形態の電源装置１は、上記の電圧降下分を補うように、スイッチング制御部ＣＴＲＬでの電圧帰還制御を補正する手段として、第１補正部ＡＤＪ１と第２補正部ＡＤＪ２を備えている。
【００３０】
第１補正部ＡＤＪ１は、抵抗Ｒ３と抵抗Ｒ４との接続ノードから引き出され、フィルタ部ＦＬＴを介して入力される第２帰還電圧Ｖｆｂ２（＝第２出力電圧Ｖｏ２の分圧電圧）を監視し、クライアント機器３０に対して最終的に供給される第２出力電圧Ｖｏ２が低いほど第１出力電圧Ｖｏ１を高めるようにスイッチング制御部ＣＴＲＬでの電圧帰還制御を補正する。
【００３１】
また、第２補正部ＡＤＪ２は、センス抵抗Ｒｓの両端電圧Ｖｓを監視し、ホスト機器１０からクライアント機器３０に供給される出力電流Ｉｏが大きいほど第１出力電圧Ｖｏ１を高めるようにスイッチング制御部ＣＴＲＬでの電圧帰還制御を補正する。
【００３２】
このように、第１補正部ＡＤＪ１と第２補正部ＡＤＪ２を備えた電源装置１であれば、ケーブル２０の配線抵抗Ｒｉｍで生じる電圧降下分（＝Ｉｏ×Ｒｉｍ）を適切に補うことができるので、ホスト機器１０からクライアント機器３０に供給される出力電流Ｉｏの大小に依らず、クライアント機器３０に対して最終的に供給される第２出力電圧Ｖｏ２を所定のＵＳＢ規格範囲内に収めることが可能となる（図２を参照）。
【００３３】
なお、第２出力電圧Ｖｏ２に基づく電圧帰還制御のみを行う構成では、負荷変動に対する応答性やノイズに対する耐性が乏しくなり、出力電流Ｉｏに基づく電流帰還制御のみを行う構成では、図５の従来例と同じく第２出力電圧Ｖｏ２が不問のままとなってしまう。従って、負荷変動に対して高い応答性を実現した上で、さらに、第２出力電圧Ｖｏ２を確実にＵＳＢ規格範囲内に収めるためには、第１出力電圧Ｖｏ１に基づく電圧帰還制御を主軸に据えた上で、この電圧帰還制御に対して、第２出力電圧Ｖｏ２と出力電流Ｉｏの監視結果に応じた補正を各々独立して行う構成を採用することが望ましいと言える。
【００３４】
また、本実施形態の電源装置１は、第２帰還電圧Ｖｆｂ２からノイズ成分を除去して第１補正部ＡＤＪ１に出力するフィルタ部ＦＬＴをさらに有する。このような構成とすることにより、クライアント機器３０側からケーブル２０を介してホスト機器１０側に戻される第２出力電圧Ｖｏ２（延いては、これを分圧して生成される第２帰還電圧Ｖｆｂ２）にノイズ成分が重畳していた場合であっても、このノイズ成分を適切に除去することができるので、第１補正部ＡＤＪ１での補正精度を高めることが可能となる。
【００３５】
また、本実施形態の電源装置１は、電源装置１の異常（過電圧、減電圧、過電流、高温など）を検出して異常検出信号を生成し、これを電源装置１の外部（図１ではマイクロコンピュータ２）に出力する異常検出部ＤＥＴをさらに有する。このような構成とすることにより、電源装置１に何らかの異常が生じたときには、その旨をマイクロコンピュータ２に知らせることが可能となる。
【００３６】
また、本実施形態の電源装置１において、スイッチング制御部ＣＴＲＬは、電源装置１の外部（図１ではマイクロコンピュータ２）から異常保護信号の入力を受けたときに、出力トランジスタＮ１を強制的にオフさせる構成とされている。このような構成とすることにより、図５の従来例では必要とされていた保護スイッチ１０３を取り除くことができるので、保護スイッチ１０３のオン抵抗Ｒｏｎで生じていた電圧降下分（＝Ｉｏ×Ｒｏｎ）を解消することが可能となる。
【００３７】
また、本実施形態の電源装置１において、異常検出部ＤＥＴは、上記の異常検出信号をスイッチング制御部ＣＴＲＬにも出力する構成とされており、スイッチング制御部ＣＴＲＬは、異常検出部ＤＥＴから上記の異常検出信号の入力を受けたときにも、出力トランジスタＮ１を強制的にオフさせる構成とされている。このような構成とすることにより、電源装置１に何らかの異常が生じたときには、マイクロコンピュータ２からの指示を待つことなく、速やかに電源装置１の動作を停止させることが可能となる。
【００３８】
＜第１補正部、第２補正部の第１構成例＞
図３は、第１補正部ＡＤＪ１と第２補正部ＡＤＪ２の第１構成例を示すブロック図である。第１構成例において、第１補正部ＡＤＪ１と第２補正部ＡＤＪ２は、いずれもスイッチング制御部ＣＴＲＬに組み込まれている。
【００３９】
スイッチング制御部ＣＴＲＬは、エラーアンプＥＲＲと、基準電圧生成部Ｅ１と、パルス幅変調信号生成部ＰＷＭと、ドライバＤＲＶと、オペアンプＡＭＰと、加算部ＡＤＤとを含んでいる。エラーアンプＥＲＲの非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端（基準電圧生成部Ｅ１の正極端）に接続されている。エラーアンプＥＲＲの第１反転入力端（−）は、第１帰還電圧Ｖｆｂ１の印加端に接続されている。エラーアンプＥＲＲの第２反転入力端（−）は、第２帰還電圧Ｖｆｂ２の印加端に接続されている。エラーアンプＥＲＲの出力端は、加算部ＡＤＤの第１入力端に接続されている。オペアンプＡＭＰの非反転入力端（＋）は、センス抵抗Ｒｓの高電位端（インダクタＬ１側の一端）に接続されている。オペアンプＡＭＰの反転入力端（−）は、センス抵抗Ｒｓの低電位端（コンデンサＣ１側の一端）に接続されている。オペアンプＡＭＰの出力端は、加算部ＡＤＤの第２入力端に接続されている。加算部ＡＤＤの出力端は、パルス幅変調信号生成部ＰＷＭに接続されている。
【００４０】
エラーアンプＥＲＲは、第１帰還電圧Ｖｆｂ１と第２帰還電圧Ｖｆｂ２のうち、より低い方と所定の基準電圧Ｖｒｅｆとの差分を増幅して誤差信号Ｓ１を生成する。すなわち、第１補正部ＡＤＪ１は、エラーアンプＥＲＲの入力段に組み込まれており、第２帰還電圧Ｖｆｂ２が第１帰還電圧Ｖｆｂ１よりも低いとき、第１帰還電圧Ｖｆｂ１に代えて第２帰還電圧Ｖｆｂ２をエラーアンプＥＲＲの増幅段に入力させる構成とされている。このような構成とすることにより、第２出力電圧Ｖｏ２が第１出力電圧Ｖｏ１より低い場合には、第２出力電圧Ｖｏ２を基準電圧Ｖｒｅｆと一致させるように、より大きな誤差信号Ｓ１が生成されるので、第１出力電圧Ｖｏ１を引き上げることができ、ケーブル２０の配線抵抗Ｒｉｍで生じる電圧降下分（＝Ｉｏ×Ｒｉｍ）を適切に補うことが可能となる。
【００４１】
オペアンプＡＭＰは、センス抵抗Ｒｓの両端電圧Ｖｓ（＝出力電流Ｉｏに応じた電圧信号）を増幅して補正信号Ｓ２を生成し、この補正信号Ｓ２を加算部ＡＤＤに出力する。加算部ＡＤＤは、誤差信号Ｓ１に補正信号Ｓ２を加算して加算信号Ｓ３を生成し、この加算信号Ｓ３をパルス幅変調信号生成部ＰＷＭに出力する。つまり、第２補正部ＡＤＪ２は、オペアンプＡＭＰと加算部ＡＤＤによって形成されており、出力電流Ｉｏが大きいほど誤差信号Ｓ１を大きくするように作用する。このような構成とすることにより、出力電流Ｉｏが大きいほど、パルス幅変調信号生成部ＰＷＭに入力される加算信号Ｓ３（＝Ｓ１＋Ｓ２）が大きくなるので、第１出力電圧Ｖｏ１を引き上げることができ、ケーブル２０の配線抵抗Ｒｉｍで生じる電圧降下分（＝Ｉｏ×Ｒｉｍ）を適切に補うことが可能となる。
【００４２】
パルス幅変調信号生成部ＰＷＭは、加算信号Ｓ３と所定のスロープ信号とを比較してパルス幅変調信号Ｓ４を生成し、このパルス幅変調信号Ｓ４をドライバＤＲＶに出力する。なお、加算信号Ｓ３（＝Ｓ１＋Ｓ２）が大きいほど、パルス幅変調信号Ｓ４のスイッチング駆動周期Ｔに占めるハイレベル期間Ｔｏｎ、延いては、トランジスタＮ１のオンデューティ（＝Ｔｏｎ／Ｔ）が長くなる。
【００４３】
ドライバＤＲＶは、パルス幅変調信号Ｓ４に基づいてトランジスタＮ１のゲート信号Ｓ５を生成し、トランジスタＮ１のオン／オフ駆動を行う。
【００４４】
このように、本構成例のスイッチング制御部ＣＴＲＬでは、パルス幅変調信号生成部ＰＷＭとドライバＤＲＶにより、誤差信号Ｓ１が小さくなるようにトランジスタＮ１のゲート信号Ｓ５を生成する制御信号生成部が形成されている。
【００４５】
＜第１補正部、第２補正部の第２構成例＞
図４は、第１補正部ＡＤＪ１と第２補正部ＡＤＪ２の第２構成例を示すブロック図である。第２構成例においても、第１補正部ＡＤＪ１と第２補正部ＡＤＪ２は、いずれもスイッチング制御部ＣＴＲＬに組み込まれている。
【００４６】
スイッチング制御部ＣＴＲＬは、エラーアンプＥＲＲと、基準電圧生成部Ｅ１と、パルス幅変調信号生成部ＰＷＭと、ドライバＤＲＶと、オペアンプＡＭＰと、を含んでいる。すなわち、先述の第１構成例と比較して、加算部ＡＤＤが除かれている。
【００４７】
エラーアンプＥＲＲの非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端（基準電圧生成部Ｅ１の正極端）に接続されている。エラーアンプＥＲＲの反転入力端（−）は、第１帰還電圧Ｖｆｂ１の印加端に接続されている。エラーアンプＥＲＲの出力端は、パルス幅変調信号生成部ＰＷＭに接続されている。オペアンプＡＭＰの非反転入力端（＋）は、センス抵抗Ｒｓの高電位端（インダクタＬ１側の一端）に接続されている。オペアンプＡＭＰの反転入力端（−）は、センス抵抗Ｒｓの低電位端（コンデンサＣ１側の一端）に接続されている。基準電圧生成部Ｅ１の電圧制御端は、第２帰還電圧Ｖｆｂ２の印加端とオペアンプＡＭＰの出力端に各々接続されている。
【００４８】
エラーアンプＥＲＲは、第１帰還電圧Ｖｆｂ１と所定の基準電圧Ｖｒｅｆとの差分を増幅して誤差信号Ｓ１を生成する。パルス幅変調信号生成部ＰＷＭは、誤差信号Ｓ１と所定のスロープ信号とを比較してパルス幅変調信号Ｓ４を生成し、このパルス幅変調信号Ｓ４をドライバＤＲＶに出力する。なお、誤差信号Ｓ１が大きいほど、パルス幅変調信号Ｓ４のスイッチング駆動周期Ｔに占めるハイレベル期間Ｔｏｎ、延いては、トランジスタＮ１のオンデューティ（＝Ｔｏｎ／Ｔ）が長くなる。ドライバＤＲＶは、パルス幅変調信号Ｓ４に基づいてトランジスタＮ１のゲート信号Ｓ５を生成し、トランジスタＮ１のオン／オフ駆動を行う。
【００４９】
基準電圧生成部Ｅ１は、第２帰還電圧Ｖｆｂ２が低いほど基準電圧Ｖｒｅｆを高めるように動作する。つまり、第１補正部ＡＤＪ１は、基準電圧生成部Ｅ１の一つの機能としてスイッチング制御部ＣＴＲＬに組み込まれている。このような構成とすることにより、第２出力電圧Ｖｏ２が低いほど基準電圧Ｖｒｅｆが高められ、延いては、より大きな誤差信号Ｓ１が生成されるので、第１出力電圧Ｖｏ１を引き上げることができ、ケーブル２０の配線抵抗Ｒｉｍで生じる電圧降下分（＝Ｉｏ×Ｒｉｍ）を適切に補うことが可能となる。
【００５０】
オペアンプＡＭＰは、センス抵抗Ｒｓの両端電圧Ｖｓ（＝出力電流Ｉｏに応じた電圧信号）を増幅して補正信号Ｓ２を生成し、この補正信号Ｓ２を基準電圧生成部Ｅ１に出力する。基準電圧生成部Ｅ１は、補正信号Ｓ２が大きいほど基準電圧Ｖｒｅｆを高めるように動作する。つまり、第２補正部ＡＤＪ２は、オペアンプＡＭＰと基準電圧生成部Ｅ１によって形成されており、出力電流Ｉｏが大きいほど基準電圧Ｖｒｅｆを高めて、誤差信号Ｓ１を大きくするように作用する。このような構成とすることにより、出力電流Ｉｏが大きいほど、パルス幅変調信号生成部ＰＷＭに入力される誤差信号Ｓ１が大きくなるので、第１出力電圧Ｖｏ１を引き上げることができ、ケーブル２０の配線抵抗Ｒｉｍで生じる電圧降下分（＝Ｉｏ×Ｒｉｍ）を適切に補うことが可能となる。
【００５１】
＜その他の変形例＞
なお、上記の実施形態では、入力電圧を降圧して所望の出力電圧を生成する降圧型の電源装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は昇圧型または昇降圧型の電源装置にも広く適用することが可能である。
【００５２】
また、上記の実施形態では、スイッチングレギュレータ方式の電源装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明はシリーズレギュレータ方式やチャージポンプ方式の電源装置にも広く適用することが可能である。
【００５３】
また、上記の実施形態では、センス抵抗Ｒｓを用いて出力電流Ｉｏをモニタする構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、例えば、トランジスタＮ１での電圧降下をモニタする構成を採用しても構わない。
【００５４】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５５】
本発明に係る電源装置は、例えば、ＵＳＢ規格に準拠したホスト機器に搭載され、ケーブルを介してクライアント機器への電力供給を行う電源装置として好適に利用することが可能である。
【符号の説明】
【００５６】
１    電源装置
２    マイクロコンピュータ
１０    ホスト機器
２０    ケーブル
２１    コネクタ（ホスト機器側）
２２    ケーブル本体
２３    コネクタ（クライアント機器側）
３０    クライアント機器
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｄ１    ダイオード
Ｌ１    インダクタ
Ｃ１    コンデンサ
Ｒ１〜Ｒ４    抵抗
Ｒｓ    センス抵抗
Ｒｉｍ    配線抵抗
ＣＴＲＬ    スイッチング制御部
ＡＤＪ１    第１補正部
ＡＤＪ２    第２補正部
ＤＥＴ    異常検出部
ＦＬＴ    フィルタ部
ＥＲＲ    エラーアンプ
Ｅ１    基準電圧生成部
ＰＷＭ    パルス幅変調信号生成部
ＤＲＶ    ドライバ
ＡＭＰ    オペアンプ
ＡＤＤ    加算部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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