(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成された第１のｐ型半導体層と、
前記ソース電極又はドレイン電極の少なくとも一方と前記電子供給層との間に形成された第２のｐ型半導体層と、
を有し、
前記第２のｐ型半導体層上の前記ソース電極又はドレイン電極は、
第１の金属膜と、
前記第１の金属膜に前記ゲート電極側で接し、前記第１の金属膜よりも抵抗が大きい第２の金属膜と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記第２のｐ型半導体層の厚さは５ｎｍ以下であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記第１のｐ型半導体層及び前記第２のｐ型半導体層が一体化していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第１のｐ型半導体層が前記第２のｐ型半導体層よりも厚いことを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記第１のｐ型半導体層及び前記第２のｐ型半導体層はｐ型ＧａＮ層であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記第１の金属膜の前記第２のｐ型半導体層との接触面積をＳａ、前記第２の金属膜の前記第２のｐ型半導体層との接触面積をＳｂと表したとき、「Ｓｂ／Ｓａ」の値は０．００６５以上０．０２以下であることを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項８】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項９】
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
前記電子供給層上方に第１のｐ型半導体層及び第２のｐ型半導体層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極は、第１のｐ型半導体層上方に形成し、
前記ソース電極又はドレイン電極の少なくとも一方は、前記第２のｐ型半導体層上に形成し、
前記第２のｐ型半導体層上に前記ソース電極又はドレイン電極を形成する工程は、
第１の金属膜を形成する工程と、
前記第１の金属膜に前記ゲート電極側で接し、前記第１の金属膜よりも抵抗が大きい第２の金属膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項１０】
前記第２のｐ型半導体層の厚さは５ｎｍ以下とすることを特徴とする請求項９に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
【０００３】
しかしながら、微細化に伴って長期の使用に耐えることができないことがある。また、ノーマリオフ動作の実現のために、ゲート電極と電子供給層との間にｐ型ＧａＮ層を形成して二次元電子ガスを打ち消す技術等が提案されているが、この構造を採用すると、電流コラプスが生じて特性が劣化しやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１２８７２号公報
【特許文献２】特開２００３−２０９２４６号公報
【特許文献３】特開平７−１３１００５号公報
【特許文献４】特開平１０−１０４９８５号公報
【特許文献５】特開２０１０−１９２７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、長期にわたって安定した動作が可能な化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成された第１のｐ型半導体層と、前記ソース電極又はドレイン電極の少なくとも一方と前記電子供給層との間に形成された第２のｐ型半導体層と、が設けられている。前記第２のｐ型半導体層上の前記ソース電極又はドレイン電極には、第１の金属膜と、前記第１の金属膜に前記ゲート電極側で接し、前記第１の金属膜よりも抵抗が大きい第２の金属膜と、が設けられている。
【０００７】
化合物半導体装置の製造方法では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方に第１のｐ型半導体層及び第２のｐ型半導体層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記ゲート電極は、第１のｐ型半導体層上方に形成する。前記ソース電極又はドレイン電極の少なくとも一方は、前記第２のｐ型半導体層上に形成する。前記第２のｐ型半導体層上に前記ソース電極又はドレイン電極を形成する際には、第１の金属膜を形成し、前記第１の金属膜に前記ゲート電極側で接し、前記第１の金属膜よりも抵抗が大きい第２の金属膜を形成する。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、第２のｐ型半導体層が設けられていると共に、その上に適切なソース電極又はドレイン電極が形成されているため、長期にわたって安定した動作を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】参考例を示す図である。
【図２】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図３】第１の実施形態の特性を示す図である。
【図４Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４Ｄ】図４Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図５】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図６Ａ】第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図７】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８Ａ】第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図８Ｂ】図８Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図９】第４〜第６の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１０】第７〜第９の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１１】第１０及び第１１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１２】第１２の実施形態に係るディスクリートパッケージを示す図である。
【図１３】第１３の実施形態に係るＰＦＣ回路を示す結線図である。
【図１４】第１４の実施形態に係る電源装置を示す結線図である。
【図１５】第１５の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１０】
本願発明者は、ノーマリオフ動作の実現のためにゲート電極と電子供給層との間にｐ型ＧａＮ層を設けたＧａＮ系ＨＥＭＴの寿命について検討を行った。ここでは、図１に示す参考例について検討を行った。この参考例では、図１（ａ）に示すように、基板１０１上にＧａＮ層（電子走行層）１０２及びＡｌＧａＮ層（電子供給層）１０３が形成され、ＡｌＧａＮ層１０３上にソース電極１０７ｓ及びドレイン電極１０７ｄが形成されている。また、平面視でソース電極１０７ｓ及びドレイン電極１０７ｄの間に位置する領域において、ＡｌＧａＮ層１０３上にｐ型ＧａＮ層１０４及びゲート電極１０７ｇが形成されている。
【００１１】
このような構造の参考例の電流経路について検討を行ったところ、微細化に伴ってオーミック電極であるソース電極１０７ｓ及びドレイン電極１０７ｄにおいて局所的に電流密度が上昇していることを見出した。つまり、図１（ａ）に示すように、ドレイン電極１０７ｄ及びソース電極１０７ｓのいずれにおいても、ゲート電極１０７ｇに近い領域のみにおいて電流が流れ、そこに電流経路１１０が集中してしまっているのである。これは、次の理由による。ソース電極１０７ｓ近傍の抵抗を図示すると、図１（ｂ）のようになる。
【００１２】
即ち、ソース電極１０７ｓの内部を横方向に流れる場合の抵抗値Ｒele、ＡｌＧａＮ層１０３を縦方向に流れる場合の抵抗値ＲC、ＧａＮ層１０２の２次元電子ガス層（２ＤＥＧ）を横方向に流れる場合の抵抗値Ｒ2DEGが存在する。そして、両極端な経路としては、ＧａＮ層１０２から、ＡｌＧａＮ層１０３を縦方向に流れ、ソース電極１０７ｓの内部を横方向に流れる経路１１１と、ＧａＮ層１０２から、ＧａＮ層１０２のソース電極１０７ｓ下方の２ＤＥＧを横方向に流れ、ＡｌＧａＮ層１０３を縦方向に流れる経路１１２とが挙げられる。これらを比較すると、抵抗値Ｒeleが抵抗値Ｒ2DEGより著しく低いため、ほとんどの電流が経路１１１を介して流れる。このようにして、電流密度が極端に高くなる領域が生じているのである。つまり、図１（ｃ）に示すように、ソース電極１０７ｓの図１（ａ）中での左端の電流密度と比較すると、右端の電流密度が極めて高くなっている。このような領域が生じると、高い電流密度そのものの影響及び高い電流密度に伴う温度上昇の影響により、その近傍でエレクトロマイグレーションが発生し、ソース電極１０７ｓ等に変質等の損傷が生じ、抵抗値が上昇してしまう。例えば、ソース電極１０７ｓがソース配線を構成するＡｕ膜と接触している場合には、高抵抗物質であるパープルプレーグが発生し、ソース電極１０７ｓが劣化してしまう。ドレイン電極１０７ｄでも同様の現象が生じる。
【００１３】
また、ｐ型ＧａＮ層１０４の形成の際にドライエッチングが行われ、その際にＡｌＧａＮ層１０３がエッチングのダメージを受けて、その表面が荒れるために、電流コラプスが生じて特性が劣化することも判明した。
【００１４】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１６】
第１の実施形態では、図２（ａ）に示すように、Ｓｉ基板等の基板１上に化合物半導体積層構造６が形成されている。化合物半導体積層構造６には、バッファ層２、電子走行層３、スペーサ層４及び電子供給層５が含まれている。バッファ層２としては、例えば厚さが１００ｎｍ程度のＡｌＮ層が用いられる。電子走行層３としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層５としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。電子供給層５には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１７】
化合物半導体積層構造６上にｐ型半導体層７が形成されている。ｐ型半導体層７としては、例えばｐ型のｐ−ＧａＮ層が用いられる。ｐ型半導体層７には、ｐ型不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされている。化合物半導体積層構造６及びｐ型半導体層７に、素子領域を画定する素子分離領域２０が形成されている。ｐ型半導体層７は、この素子領域内において、化合物半導体積層構造６の一部を露出するようにして形成されている。ｐ型半導体層７上にソース電極１１ｓが形成され、化合物半導体積層構造６のｐ型半導体層７から露出している部分上にドレイン電極として機能する金属膜１１ｄａが形成されている。ｐ型半導体層７の、平面視でソース電極１１ｓ及び金属膜１１ｄａの間に位置する部分に凸部７ａが設けられており、凸部７ａにおけるｐ型半導体層７の厚さは、例えば３００Å（３０ｎｍ）以上である。また、凸部７ａよりもソース電極１１ｓ側のｐ型半導体層７は凸部７ａよりも薄くなっており、この部分の厚さは、例えば５０Å（５ｎｍ）以下である。そして、凸部７ａより金属膜１１ｄａ側には、ｐ型半導体層７が存在しない。凸部７ａは第１のｐ型半導体層の一例であり、ｐ型半導体層７のソース電極１１ｓ下の部分は第２のｐ型半導体層の一例である。
【００１８】
ソース電極１１ｓには、金属膜１１ｓａ、及び金属膜１１ｓａよりも金属膜１１ｄａ側に位置する金属膜１１ｓｂが含まれている。金属膜１１ｓｂの抵抗は金属膜１１ｓａの抵抗よりも高い。金属膜１１ｓａ及び１１ｓｂは互いに接している。材料にもよるが、金属膜１１ｓａのｐ型半導体層７との接触面積Ｓａは、金属膜１１ｓｂのｐ型半導体層７との接触面積Ｓｂの１００倍程度である。例えば、金属膜１１ｓａ及び金属膜１１ｄａには、Ｔｉ膜及びその上のＡｌ膜の積層体が用いられ、金属膜１１ｓｂには、Ｎｉ膜及びその上のＡｕ膜の積層体が用いられる。金属膜１１ｓａは第１の金属膜の一例であり、金属膜１１ｓｂは第２の金属膜の一例である。
【００１９】
ｐ型半導体層７及び電子供給層５上に、ソース電極１１ｓ及び金属膜１１ｄａを覆う絶縁膜１２が形成されている。絶縁膜１２には、ｐ型半導体層７の凸部７ａを露出する開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。ゲート電極１１ｇには、Ｔｉ膜及びその上のＡｌ膜の積層体が用いられる。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜１２及び１４は終端化膜の一例である。
【００２０】
このように構成されたＧａＮ系ＨＥＭＴでは、ゲート電極１１ｇと電子供給層５との間に厚さが３００Å以上の凸部７ａが介在しているため、コンダクションバンド（ＥC）が持ち上がり、フェルミレベル（ＥF）を下回るコンダクションバンド（ＥC）の領域が実質的に存在しない。従って、ゲート電極１１ｇに印加される電圧が０Ｖの状態、つまりオフの状態にて、ゲート電極１１ｇの下方に２ＤＥＧが存在せず、ノーマリオフ動作が実現させる。
【００２１】
また、ソース電極１１ｓ及びその近傍には、図２（ｂ）に示すように、両極端な経路として、電子走行層３から、スペーサ層４、電子供給層５及びｐ型半導体層７を縦方向に流れ、ソース電極１１ｓの内部を横方向に流れる経路３１、並びに、電子走行層３から、電子走行層３のソース電極１１ｓ下方の２ＤＥＧを横方向に流れ、スペーサ層４、電子供給層５及びｐ型半導体層７を縦方向に流れる経路３２が存在する。経路３２の２ＤＥＧにおける抵抗は金属膜１１ｓａの抵抗よりも高いが、経路３１に比較的抵抗が高い金属膜１１ｓｂが存在しているため、これら経路３１及び３２の抵抗は互いに同等のものとなる。この結果、図３（ａ）に示すように、ソース電極１１ｓ中での電流密度の集中が、参考例のものと比較して大幅に緩和される。つまり、ゲート電極１１ｇ側に集中することなく、ゲート電極１１ｇから離間した部分にも流れる。この結果、電流密度の集中が緩和されるため、大電流密度のそのものの影響及び高温化の影響に伴うエレクトロマイグレーション等を抑制することができる。
【００２２】
なお、Ｔｉ膜及びその上のＡｌ膜の積層体は、その下のｐ型半導体層７が薄い場合、例えば２０ｎｍ以下の場合、ｐ型半導体層７とオーミック接触する。一方、この積層体は、その下のｐ型半導体層７が厚い場合、例えば３０ｎｍ以上の場合、ｐ型半導体層７とショットキー接触する。従って、金属膜１１ｓａに用いられるＴｉ膜及びＡｌ膜の積層体はオーミック電極として作用し、ゲート電極１１ｇに用いられるＴｉ膜及びＡｌ膜の積層体はショットキー電極として作用する。また、Ｎｉ膜及びその上のＡｕ膜の積層体は、その下のｐ型半導体層７とオーミック接触するため、金属膜１１ｓｂに用いられるＮｉ膜及びＡｕ膜の積層体はオーミック電極として作用する。更に、Ｔｉ膜及びその上のＡｌ膜の積層体は、その下のｎ型半導体層とオーミック接触するため、金属膜１１ｄａに用いられるＴｉ膜及びＡｌ膜の積層体はオーミック電極として作用する。
【００２３】
また、ｐ型半導体層７の厚さが５ｎｍ超であると、その下方において電子走行層３の表面近傍に発生すべき２ＤＥＧの濃度が低く、オン抵抗が高くなりやすい。従って、凸部７ａを除き、ｐ型半導体層７の厚さは５ｎｍ以下であることが好ましい。
【００２４】
また、金属膜１１ｓａ及び金属膜１１ｓｂのｐ型半導体層７との接触面積の比は特に限定されない。但し、図３（ｂ）に示すように、金属膜１１ｓｂのｐ型半導体層７との接触面積Ｓｂの、金属膜１１ｓａのｐ型半導体層７との接触面積Ｓａに対する比（Ｓｂ／Ｓａ）に応じて、金属膜１１ｓｂを経由する電流経路３１の抵抗値Ｒ３１の、金属膜１１ｓｂを経由しない電流経路３２の抵抗値Ｒ３２に対する比（Ｒ３１／Ｒ３２）が変化する。そして、抵抗値の比（Ｒ３１／Ｒ３２）が０．５〜１．５の場合に、電流密度の集中が特に良好に緩和されるといえる。従って、図３（ｂ）に示すように、接触面積の比（Ｓｂ／Ｓａ）は０．００６５以上０．０２以下であることが好ましく、０．０１５以下であることがより好ましい。
【００２５】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図４Ａ〜図４Ｄは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２６】
先ず、図４Ａ（ａ）に示すように、基板１上に化合物半導体積層構造６を形成し、その上にｐ型半導体層７を形成する。化合物半導体積層構造６及びｐ型半導体層７の形成では、バッファ層２、電子走行層３、スペーサ層４、電子供給層５及びｐ型半導体層７を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）により形成する。これら化合物半導体層の形成に際して、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。ｐ型半導体層７へのＭｇのドーピング濃度は、５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3程度とする。そして、熱処理を行ってｐ型不純物であるＭｇを活性化させる。ｐ型半導体層７の厚さは、例えば３０ｎｍ以上とする。
【００２７】
次いで、図４Ａ（ｂ）に示すように、化合物半導体積層構造６及びｐ型半導体層７に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンをｐ型半導体層７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２８】
その後、図４Ａ（ｃ）に示すように、フォトレジストの塗布及びパターニングを行うことにより、ゲート電極を形成する予定の領域を覆い他の領域を露出するレジストパターン２１をｐ型半導体層７及び素子分離領域２０上に形成する。
【００２９】
続いて、図４Ｂ（ｄ）に示すように、レジストパターン２１をエッチングマスクとしてドライエッチングを行うことにより、ｐ型半導体層７のレジストパターン２１から露出している部分を２０ｎｍ程度以下、例えば１ｎｍ程度の厚さまで薄くする。この結果、レジストパターン２１に覆われていた部分に、ｐ型半導体層７の凸部７ａが形成される。
【００３０】
次いで、図４Ｂ（ｅ）に示すように、レジストパターン２１を除去し、ｐ型半導体層７の凸部７ａ及び凸部７ａよりもソース電極を形成する予定の領域側を覆い、凸部７ａよりもドレイン電極を形成する予定の領域側を露出するレジストパターン２２をｐ型半導体層７及び素子分離領域２０上に形成する。
【００３１】
その後、図４Ｂ（ｆ）に示すように、レジストパターン２２をエッチングマスクとしてドライエッチングを行うことにより、ｐ型半導体層７のレジストパターン２２から露出している部分を除去する。凸部７ａよりもドレイン電極を形成する予定の領域側では、電子供給層５が露出する。
【００３２】
続いて、図４Ｃ（ｇ）に示すように、レジストパターン２２を除去し、ｐ型半導体層７の薄くなっている部分上に金属膜１１ｓａを、電子供給層５上に金属膜１１ｄａを形成する。金属膜１１ｓａ及び１１ｄａは、例えばリフトオフ法により形成することができる。すなわち、金属膜１１ｓａ及び１１ｄａを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。
【００３３】
次いで、図４Ｃ（ｈ）に示すように、金属膜１１ｓａと凸部７ａ側で接する金属膜１１ｓｂをｐ型半導体層７上に形成する。金属膜１１ｓｂも、例えばリフトオフ法により形成することができる。すなわち、金属膜１１ｓｂを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｎｉ膜を形成した後にＡｕ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック特性を確立する。金属膜１１ｓａ及び１１ｓｂを含むソース電極１１ｓが形成され、金属膜１１ｄａがドレイン電極として機能する。
【００３４】
その後、図４Ｃ（ｉ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００３５】
続いて、図４Ｄ（ｊ）に示すように、絶縁膜１２に凸部７ａを露出する開口部１３ｇを形成する。
【００３６】
次いで、図４Ｄ（ｋ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、Ｔｉ膜を形成した後にＡｌ膜を形成する。
【００３７】
その後、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００３８】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３９】
この製造方法によれば、ゲート電極１１ｇとソース電極１１ｓとの間にｐ型半導体層７を残存させているため、電子供給層５のｐ型半導体層７に覆われた部分のエッチングダメージを防止することができる。従って、電子供給層５の表面の荒れに伴う電流コラプス等の特性の劣化を抑制することができる。
【００４０】
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４１】
第１の実施形態では、凸部７ａよりもソース電極側にｐ型半導体層７が延在しているのに対し、第２の実施形態では、凸部７ａよりもドレイン電極側にｐ型半導体層７が延在している。つまり、ｐ型半導体層７上にドレイン電極１１ｄが形成され、化合物半導体積層構造６のｐ型半導体層７から露出している部分上にソース電極として機能する金属膜１１ｓａが形成されている。ｐ型半導体層７の、平面視でドレイン電極１１ｄ及び金属膜１１ｓａの間に位置する部分に凸部７ａが設けられており、凸部７ａにおけるｐ型半導体層７の厚さは、例えば３００Å（３０ｎｍ）以上である。また、凸部７ａよりもドレイン電極１１ｄ側のｐ型半導体層７は凸部７ａよりも薄くなっており、この部分の厚さは、例えば５０Å（５ｎｍ）以下である。そして、凸部７ａより金属膜１１ｓａ側には、ｐ型半導体層７が存在しない。凸部７ａは第１のｐ型半導体層の一例であり、ｐ型半導体層７のドレイン電極１１ｄ下の部分は第２のｐ型半導体層の一例である。
【００４２】
ドレイン電極１１ｄには、金属膜１１ｄａ、及び金属膜１１ｄａよりも金属膜１１ｓａ側に位置する金属膜１１ｄｂが含まれている。金属膜１１ｄｂの抵抗は金属膜１１ｄａの抵抗よりも高い。金属膜１１ｄａ及び１１ｄｂは互いに接している。材料にもよるが、金属膜１１ｄａのｐ型半導体層７との接触面積Ｓａは、金属膜１１ｄｂのｐ型半導体層７との接触面積Ｓｂの１００倍程度である。例えば、金属膜１１ｄｂには、金属膜１１ｓｂと同様に、Ｎｉ膜及びその上のＡｕ膜の積層体が用いられる。金属膜１１ｄａは第１の金属膜の一例であり、金属膜１１ｄｂは第２の金属膜の一例である。他の構造は第１の実施形態と同様である。
【００４３】
このような第２の実施形態によっても、第１の実施形態と同様に、ｐ型半導体層７及び金属膜１１ｄｂの存在に伴う、電流密度の集中の緩和という効果を得ることができる。なお、第１の実施形態と同様の理由から、接触面積の比（Ｓｂ／Ｓａ）は０．００６５以上０．０２以下であることが好ましい。
【００４４】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図６Ａ〜図６Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４５】
先ず、第１の実施形態と同様にして、凸部７ａの形成までの処理を行う（図４Ｂ（ｄ）参照）。次いで、図６Ａ（ａ）に示すように、レジストパターン２１を除去し、ｐ型半導体層７の凸部７ａ及び凸部７ａよりもドレイン電極を形成する予定の領域側を覆い、凸部７ａよりもソース電極を形成する予定の領域側を露出するレジストパターン２３をｐ型半導体層７及び素子分離領域２０上に形成する。
【００４６】
その後、図６Ａ（ｂ）に示すように、レジストパターン２３をエッチングマスクとしてドライエッチングを行うことにより、ｐ型半導体層７のレジストパターン２３から露出している部分を除去する。凸部７ａよりもソース電極を形成する予定の領域側では、電子供給層５が露出する。
【００４７】
続いて、図６Ｂ（ｃ）に示すように、レジストパターン２３を除去し、ｐ型半導体層７の薄くなっている部分上に金属膜１１ｄａを、電子供給層５上に金属膜１１ｓａを形成する。金属膜１１ｓａ及び１１ｄａは、第１の実施形態と同様に形成することができる。
【００４８】
次いで、図６Ｂ（ｄ）に示すように、金属膜１１ｄａと凸部７ａ側で接する金属膜１１ｄｂをｐ型半導体層７上に形成する。金属膜１１ｄｂは、第１の実施形態の金属膜１１ｓｂと同様に形成することができる。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック特性を確立する。金属膜１１ｄａ及び１１ｄｂを含むドレイン電極１１ｄが形成され、金属膜１１ｓａがソース電極として機能する。
【００４９】
その後、図６Ｂ（ｅ）に示すように、第１の実施形態と同様にして、絶縁膜１２の形成以降の処理を行う。このようにして、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００５０】
この製造方法によれば、ゲート電極１１ｇとドレイン電極１１ｄとの間にｐ型半導体層７を残存させているため、電子供給層５のｐ型半導体層７に覆われた部分のエッチングダメージを防止することができる。従って、電子供給層５の表面の荒れに伴う電流コラプス等の特性の劣化を抑制することができる。
【００５１】
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００５２】
第１の実施形態では、凸部７ａよりもソース電極側にｐ型半導体層７が延在しているのに対し、第３の実施形態では、凸部７ａよりもドレイン電極側にもｐ型半導体層７が延在している。つまり、ｐ型半導体層７上にソース電極１１ｓ及びドレイン電極１１ｄの双方が形成されている。ｐ型半導体層７の、平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に凸部７ａが設けられており、凸部７ａにおけるｐ型半導体層７の厚さは、例えば３００Å（３０ｎｍ）以上である。また、ｐ型半導体層７の凸部７ａを除く部分は凸部７ａよりも薄くなっており、この部分の厚さは、例えば５０Å（５ｎｍ）以下である。ドレイン電極１１ｄは、第２の実施形態と同様に構成されている。凸部７ａは第１のｐ型半導体層の一例であり、ｐ型半導体層７のソース電極１１ｓ下の部分及びドレイン電極１１ｄ下の部分はいずれも第２のｐ型半導体層の一例である。また、金属膜１１ｓａ及び１１ｄａはいずれも第１の金属膜の一例であり、金属膜１１ｓｂ及び１１ｄｂはいずれも第２の金属膜の一例である。他の構造は第１の実施形態と同様である。
【００５３】
このような第３の実施形態によれば、金属膜１１ｓｂ及び１１ｄｂが用いられているため、第１の実施形態及び第２の実施形態よりも、更に電流密度の集中を緩和することができる。
【００５４】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図８Ａ〜図８Ｂは、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００５５】
先ず、第１の実施形態と同様にして、凸部７ａの形成までの処理を行う（図４Ｂ（ｄ）参照）。次いで、図８Ａ（ａ）に示すように、ｐ型半導体層７の他の領域の除去を行うことなく、ｐ型半導体層７の薄くなっている部分上に金属膜１１ｓａ及び１１ｄａを形成する。金属膜１１ｓａ及び１１ｄａは、第１の実施形態と同様に形成することができる。
【００５６】
次いで、図８Ａ（ｂ）に示すように、金属膜１１ｓａと凸部７ａ側で接する金属膜１１ｓｂ、及び金属膜１１ｄａと凸部７ａ側で接する金属膜１１ｄｂをｐ型半導体層７上に形成する。金属膜１１ｓｂ及び１１ｄｂは、第１の実施形態及び第２の実施形態と同様に形成することができる。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック特性を確立する。金属膜１１ｓａ及び１１ｓｂを含むソース電極１１ｓが形成され、金属膜１１ｄａ及び１１ｄｂを含むドレイン電極１１ｄが形成される。
【００５７】
その後、図８Ｂ（ｃ）に示すように、第１の実施形態と同様にして、全面に絶縁膜１２を形成する。そして、図８Ｂ（ｄ）に示すように、開口部１３ｇの形成以降の処理を行う。このようにして、第３の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００５８】
この製造方法によれば、ゲート電極１１ｇとソース電極１１ｓとの間、及びゲート電極１１ｇとドレイン電極１１ｄとの間にｐ型半導体層７を残存させているため、第１の実施形態及び第２の実施形態よりも、電子供給層５の表面の荒れに伴う電流コラプス等の特性の劣化を更に抑制することができる。
【００５９】
（第４、第５及び第６の実施形態）
次に、第４〜第６の実施形態について説明する。図９は、第４〜第６の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６０】
第１〜第３の実施形態では、ゲート電極１１ｇが化合物半導体積層構造６にショットキー接合しているのに対し、第４〜第６の実施形態では、ゲート電極１１ｇと化合物半導体積層構造６との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。図９（ａ）は、第１の実施形態の変形例である第４の実施形態を示し、図９（ｂ）は、第２の実施形態の変形例である第５の実施形態を示し、図９（ｃ）は、第３の実施形態の変形例である第６の実施形態を示している。
【００６１】
このような第４〜第６の実施形態によっても、第１〜第３の実施形態と同様に、ｐ型半導体層、並びに金属膜１１ｓｂ及び／又は１１ｄｂの存在に伴う、電流密度の集中の緩和という効果等を得ることができる。
【００６２】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００６３】
（第７、第８及び第９の実施形態）
次に、第７〜第９の実施形態について説明する。図１０は、第７〜第９の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６４】
第１〜第３の実施形態では、ゲート電極１１ｇよりソース電極１１ｓ側、及び／又はドレイン電極１１ｄ側に、ｐ型半導体層７が延在しているのに対し、第７〜第９の実施形態では、ソース電極１１ｓ及び／又はドレイン電極１１ｄ下にｐ型半導体層７が設けられているだけである。つまり、第７〜第９の実施形態では、平面視でゲート電極１１ｇとソース電極１１ｓとの間に位置する領域、及び平面視でゲート電極１１ｇとドレイン電極１１ｄとの間に位置する領域に、ｐ型半導体層７が存在しない。図１０（ａ）は、第１の実施形態の変形例である第７の実施形態を示し、図１０（ｂ）は、第２の実施形態の変形例である第８の実施形態を示し、図１０（ｃ）は、第３の実施形態の変形例である第９の実施形態を示している。
【００６５】
このような第７〜第９の実施形態によっても、第１〜第３の実施形態と同様に、ｐ型半導体層、並びに金属膜１１ｓｂ及び／又は１１ｄｂの存在に伴う、電流密度の集中の緩和という効果等を得ることができる。また、ｐ型半導体層７が存在する領域が狭いため、電子走行層３の表面近傍に存在する２ＤＥＧの濃度が高くなり、抵抗をより低減することが可能である。
【００６６】
（第１０及び第１１の実施形態）
次に、第１０及び第１１の実施形態について説明する。図１１は、第１０及び第１１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００６７】
第１の実施形態では、ゲート電極１１ｇより金属膜１１ｄａ側にｐ型半導体層７が存在しないのに対し、第１０の実施形態では、ゲート電極１１ｇより金属膜１１ｄａ側に、金属膜１１ｓａ側よりも薄くｐ型半導体層７が存在している。また、第２の実施形態では、ゲート電極１１ｇより金属膜１１ｓａ側にｐ型半導体層７が存在しないのに対し、第１１の実施形態では、ゲート電極１１ｇより金属膜１１ｓａ側に、金属膜１１ｄａ側よりも薄くｐ型半導体層７が存在している。図１１（ａ）は、第１の実施形態の変形例である第１０の実施形態を示し、図１１（ｂ）は、第２の実施形態の変形例である第１１の実施形態を示している。
【００６８】
このような第１０及び第１１の実施形態によっても、第１及び第２の実施形態と同様に、ｐ型半導体層、並びに金属膜１１ｓｂ及び／又は１１ｄｂの存在に伴う、電流密度の集中の緩和という効果等を得ることができる。また、ｐ型半導体層７を広く残存させているため、電子供給層５のエッチングダメージに伴う特性の劣化をより一層抑制することが可能である。
【００６９】
（第１２の実施形態）
第１２の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図１２は、第１２の実施形態に係るディスクリートパッケージを示す図である。
【００７０】
第１２の実施形態では、図１２に示すように、第１〜第１１の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００７１】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００７２】
（第１３の実施形態）
次に、第１３の実施形態について説明する。第１３の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図１３は、第１３の実施形態に係るＰＦＣ回路を示す結線図である。
【００７３】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第１１の実施形態のいずれかの化合物半導体装置が用いられている。
【００７４】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００７５】
（第１４の実施形態）
次に、第１４の実施形態について説明する。第１４の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図１４は、第１４の実施形態に係る電源装置を示す結線図である。
【００７６】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００７７】
一次側回路２６１には、第１３の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００７８】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００７９】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第１１の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００８０】
（第１５の実施形態）
次に、第１５の実施形態について説明する。第１５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図１５は、第１５の実施形態に係る高周波増幅器を示す結線図である。
【００８１】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００８２】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第１１の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００８３】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００８４】
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００８５】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。第１の金属膜としては、例えば、Ｉｒ、Ｗ、Ｃｕ、Ａｇ、Ｚｎ、Ｃｒ、Ａｌ、Ｔｉ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｓｉ3Ｎ4、Ｒｕ、ＩＴＯ（酸化インジウムスズ）、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ2、ＷＳｉ2、ＮｉＳｉ、ＭｏＳｉ2、ＴｉＳｉ2、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ及びＡｌ−Ｓｉ−Ｃｕからなる群から選択された少なくとも１種を含有する物を用いることができる。また、第２の金属膜としては、例えば、Ｎｉ、Ｐｄ、Ａｕ及びＰｔからなる群から選択された少なくとも１種を含有するものを用いることができる。
【００８６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８７】
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成された第１のｐ型半導体層と、
前記ソース電極又はドレイン電極の少なくとも一方と前記電子供給層との間に形成された第２のｐ型半導体層と、
を有し、
前記第２のｐ型半導体層上の前記ソース電極又はドレイン電極は、
第１の金属膜と、
前記第１の金属膜に前記ゲート電極側で接し、前記第１の金属膜よりも抵抗が大きい第２の金属膜と、
を有することを特徴とする化合物半導体装置。
【００８８】
（付記２）
前記第２のｐ型半導体層の厚さは５ｎｍ以下であることを特徴とする付記１に記載の化合物半導体装置。
【００８９】
（付記３）
前記第１のｐ型半導体層及び前記第２のｐ型半導体層が一体化していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９０】
（付記４）
前記第１のｐ型半導体層が前記第２のｐ型半導体層よりも厚いことを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００９１】
（付記５）
前記第１のｐ型半導体層及び前記第２のｐ型半導体層はｐ型ＧａＮ層であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００９２】
（付記６）
前記第１の金属膜の前記第２のｐ型半導体層との接触面積をＳａ、前記第２の金属膜の前記第２のｐ型半導体層との接触面積をＳｂと表したとき、「Ｓｂ／Ｓａ」の値は０．００６５以上０．０２以下であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００９３】
（付記７）
前記第１の金属膜は、Ｉｒ、Ｗ、Ｃｕ、Ａｇ、Ｚｎ、Ｃｒ、Ａｌ、Ｔｉ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｓｉ3Ｎ4、Ｒｕ、ＩＴＯ（酸化インジウムスズ）、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ2、ＷＳｉ2、ＮｉＳｉ、ＭｏＳｉ2、ＴｉＳｉ2、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ及びＡｌ−Ｓｉ−Ｃｕからなる群から選択された少なくとも１種を含有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００９４】
（付記８）
前記第２の金属膜は、Ｎｉ、Ｐｄ、Ａｕ及びＰｔからなる群から選択された少なくとも１種を含有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００９５】
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００９６】
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００９７】
（付記１１）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方に第１のｐ型半導体層及び第２のｐ型半導体層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極は、第１のｐ型半導体層上方に形成し、
前記ソース電極又はドレイン電極の少なくとも一方は、前記第２のｐ型半導体層上に形成し、
前記第２のｐ型半導体層上に前記ソース電極又はドレイン電極を形成する工程は、
第１の金属膜を形成する工程と、
前記第１の金属膜に前記ゲート電極側で接し、前記第１の金属膜よりも抵抗が大きい第２の金属膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００９８】
（付記１２）
前記第２のｐ型半導体層の厚さは５ｎｍ以下とすることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００９９】
（付記１３）
前記第１のｐ型半導体層及び前記第２のｐ型半導体層を一体的に形成することを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
【０１００】
（付記１４）
前記第１のｐ型半導体層を前記第２のｐ型半導体層よりも厚く形成することを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０１】
（付記１５）
前記第１のｐ型半導体層及び前記第２のｐ型半導体層としてｐ型ＧａＮ層を形成することを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０２】
（付記１６）
前記第１の金属膜の前記第２のｐ型半導体層との接触面積をＳａ、前記第２の金属膜の前記第２のｐ型半導体層との接触面積をＳｂと表したとき、「Ｓｂ／Ｓａ」の値を０．００６５以上０．０２以下とすることを特徴とする付記１１乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０３】
（付記１７）
前記第１の金属膜は、Ｉｒ、Ｗ、Ｃｕ、Ａｇ、Ｚｎ、Ｃｒ、Ａｌ、Ｔｉ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｓｉ3Ｎ4、Ｒｕ、ＩＴＯ（酸化インジウムスズ）、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ2、ＷＳｉ2、ＮｉＳｉ、ＭｏＳｉ2、ＴｉＳｉ2、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ及びＡｌ−Ｓｉ−Ｃｕからなる群から選択された少なくとも１種を含有することを特徴とする付記１１乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１０４】
（付記１８）
前記第２の金属膜は、Ｎｉ、Ｐｄ、Ａｕ及びＰｔからなる群から選択された少なくとも１種を含有することを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【０１０５】
１：基板
２：バッファ層
３：電子走行層
４：スペーサ層
５：電子供給層
６：化合物半導体積層構造
７：ｐ型半導体層
７ａ：凸部
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｓａ、１１ｓｂ：金属膜
１１ｄ：ドレイン電極
１１ｄａ、１１ｄｂ：金属膜
【図１】
0005890991.tif 000002
【図２】
0005890991.tif 000003
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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