(57)【特許請求の範囲】
【請求項１】
半導体素子構造体であって、
基板上に延在するメサであって、前記メサの第１の側面と第２の側面との間にチャネル領域を備える、メサと、
前記メサの前記第１の側面上の第１のゲートであって、第１のゲート絶縁体と、前記第１のゲート絶縁体を被覆するグラフェンを含む第１のゲート導体と、を備える第１のゲートと、
を備え、前記第１のゲート導体の厚さが、前記第１のゲート絶縁体の厚さよりも小さい、半導体素子構造体。
【請求項２】
前記メサの前記第２の側面上の第２のゲートを更に備え、前記第２のゲートは、第２のゲート絶縁体と、前記第２のゲート絶縁体を被覆するグラフェンを含む第２のゲート導体と、を備える、請求項１に記載の半導体素子構造体。
【請求項３】
半導体素子構造体であって、
基板上に延在するメサであって、前記メサの第１の側面と第２の側面との間にチャネル領域を備える、メサと、
前記メサの前記第１の側面上の第１のゲートであって、第１のゲート絶縁体と、前記第１のゲート絶縁体を被覆するグラフェンを含む第１のゲート導体と、を備える第１のゲートと、
前記メサの前記第２の側面上の第２のゲートであって、第２のゲート絶縁体と、前記第２のゲート絶縁体を被覆するグラフェンを含む第２のゲート導体と、を備える第２のゲートと、
前記第１のゲート導体上の第１の金属シードと、
前記第２のゲート導体上の第２の金属シードと、
を備える、半導体素子構造体。
【請求項４】
前記第２のゲートが、前記第１のゲートと共に、前記チャネル領域内の電流の流れを制御するように作動する、請求項２に記載の半導体素子構造体。
【請求項５】
前記第１のゲート導体が、少なくとも１つのグラフェン層を備える、請求項１に記載の半導体素子構造体。
【請求項６】
基板上に延在する第１の複数のメサであって、前記第１の複数のメサのそれぞれのメサが、第１の側面と、前記第１の側面に対向する第２の側面とを有し、前記それぞれのメサの前記第１の側面が互いに整列され、前記それぞれのメサの前記第２の側面が互いに整列される、前記第１の複数のメサと、
前記第１の複数のメサの前記それぞれのメサの前記第１の側面に沿う第１のゲート絶縁体と、
前記第１のゲート絶縁体に沿う第１のゲート導体であって、前記第１のゲート導体はグラフェンを含む、前記第１のゲート導体と、
第１の複数の絶縁体材料の区分であって、前記第１の複数の絶縁体材料の区分のそれぞれの絶縁体材料の区分が、前記第１の複数のメサの前記それぞれのメサのうちの１つを、前記それぞれのメサのうちの別のメサから分離する、前記第１の複数の絶縁体材料の区分と、
を備える、縦型トランジスタ素子のアレイ。
【請求項７】
前記第１の複数のメサの前記それぞれのメサの前記第２の側面に沿う第２のゲート絶縁体と、
前記第２のゲート絶縁体に沿う第２のゲート導体と、
を更に備え、
前記第２のゲート導体がグラフェンを含む、請求項６に記載の縦型トランジスタ素子のアレイ。
【請求項８】
前記第１および第２のゲート導体が、金属シードの縦側面に沿って位置付けられる、請求項７に記載の縦型トランジスタ素子のアレイ。
【請求項９】
前記縦型トランジスタ素子のアレイが、
前記第１のゲート絶縁体の第１のゲート絶縁体側壁と、
前記第１のゲート導体の第１のゲート導体側壁と、
を更に備える、請求項６に記載の縦型トランジスタ素子のアレイ。
【請求項１０】
半導体素子構造体を製造するための方法であって、
基板上に複数の金属シードを形成することと、
前記複数の金属シードのそれぞれの外面上に導体材料を形成して、複数のゲート導体を形成することと、
前記複数のゲート導体のそれぞれの外面上に絶縁体材料を形成して、複数のゲート絶縁体を形成することであって、前記複数のゲート絶縁体のうちの第１のゲート絶縁体が、第１のトレンチによって前記複数のゲート絶縁体のうちの第２のゲート絶縁体から分離される、複数のゲート絶縁体を形成することと、
前記第１のトレンチをチャネル材料で充填して、チャネル領域を形成することと、
を含む、方法。
【請求項１１】
前記複数の金属シードを形成することが、前記金属シードが第１の距離だけ互いに離間配置され、かつ平行に配置されるように、前記複数の金属シードを形成することを含む、請求項１０に記載の方法。
【請求項１２】
前記複数のゲート導体のそれぞれの外面上に前記絶縁体材料を形成して、前記複数のゲート絶縁体を形成することが、前記第１のトレンチが前記第１の距離よりも小さい幅を有するように、前記絶縁体材料を形成することを含む、請求項１１に記載の方法。
【請求項１３】
前記複数の金属シードのそれぞれの外面上に導体材料を形成することが、前記複数の金属シードのそれぞれの外面上に少なくとも１つのグラフェン層を形成することを含む、請求項１０に記載の方法。
【請求項１４】
前記第１のトレンチをチャネル材料で充填することが、
前記第１のトレンチを第２の絶縁体材料で充填することと、
前記第２の絶縁体材料の区分を除去して、前記基板の上部表面にある区分を露出させ、空洞を画定することと、
前記空洞を前記チャネル材料で充填して、前記第１のゲート絶縁体によって第１の側面上で縁取られ、かつ前記第２のゲート絶縁体によって第２の側面上で縁取られる前記チャネル領域を形成することと、
を含む、請求項１０に記載の方法。
【請求項１５】
前記複数の金属シード材料のそれぞれの外面上に導体材料を形成することが、前記複数の金属シード材料のそれぞれの縦側面上に少なくとも１つのグラフェン単層を形成することを含む、請求項１４に記載の方法。
【請求項１６】
前記複数のゲート導体のそれぞれの外面上に絶縁体材料を形成することが、前記複数のゲート導体のそれぞれの縦側面上に酸化物材料を被覆することを含む、請求項１４に記載の方法。
【請求項１７】
前記第１のトレンチを第２の絶縁体材料で充填することが、前記第１のトレンチをシリコン酸化物またはシリコン窒化物で充填することを含む、請求項１４に記載の方法。
【請求項１８】
前記空洞を前記チャネル材料で充填した後、前記複数の金属シードを除去することを更に含む、請求項１４に記載の方法。
【請求項１９】
前記空洞を前記チャネル材料で充填する前に、前記第２の絶縁体材料の他の区分を除去して、前記基板の上部表面にある区分を露出させ、前記空洞を含む複数の空洞を画定することを更に含み、前記複数の空洞が互いに等しく離間配置される、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
＜優先権の主張＞
本出願は、２０１１年８月２３日に出願された米国特許出願第１３／２１５，９６８号、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  Ｓｔｒｕｃｔｕｒｅｓ  Ｉｎｃｌｕｄｉｎｇ  Ｖｅｒｔｉｃａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｄｅｖｉｃｅｓ，Ａｒｒａｙｓ  ｏｆ  Ｖｅｒｔｉｃａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｄｅｖｉｃｅｓ，ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｏｎ」の出願日の利益を主張する。
【０００２】
本発明は、様々な実施形態において、一般に、集積回路設計および製造の分野に関する。より具体的には、本開示は、縦向きトランジスタおよびそのトランジスタを製造するための方法に関する。
【背景技術】
【０００３】
トランジスタ等の半導体素子を基板上に製造することは、その素子のフットプリントによる基板のある表面区域の占有を必然的にもたらす。多くの場合、所与の基板の利用可能な表面区域は限られており、基板の使用を最大にすることは、基板上に製造される素子の密度を最大にすることを必要とする。トランジスタ等の素子の構成要素の寸法を最小にすることは、素子の全フットプリントを最小にすることと、素子密度の最大化とを含む。これは、所与の基板上でのより多くの素子の形成を含む。
【０００４】
トランジスタは、多くの場合、基板の一次面（主面）上に構築される。一次面は、一般的に、基板の最上部の外面である。基板の一次面は、水平面および水平方向を画定するものと見なされる。
【０００５】
電界効果トランジスタ（「ＦＥＴ」）構造体は、一対のソース／ドレイン領域間のチャネル領域とゲートとを含み、ゲートはチャネル領域を通してソース／ドレイン領域を互いに電気的に接続するように構成され、基板の一次面に対するチャネル領域の向きに基づいて、２つの広いカテゴリーに分けられ得る。基板上の一次面に本来は平行であるチャネル領域を有するトランジスタ構造体は、平面ＦＥＴ構造体と呼ばれ、基板の一次面に対して概ね垂直であるチャネル領域を有するものは、縦型ＦＥＴ（「ＶＦＥＴ」）トランジスタ構造体と呼ばれる。トランジスタ素子のソース領域とドレイン領域との間の電流の流れは、チャネル領域を経由して生じるため、平面ＦＥＴ素子は、電流の流れの方向ならびにチャネル領域の一般的向きの両方に基づいて、ＶＦＥＴ素子と区別され得る。ＶＦＥＴ素子は、素子のソース領域とドレイン領域との間の電流の流れが基板の一次面に対して本来は実質的に直角である、素子である。平面ＦＥＴ素子は、ソース領域とドレイン領域との間の電流の流れが基板の一次面に対して本来は平行である、素子である。
【０００６】
ＶＦＥＴ素子は、下にある基板から上方に延在する、当技術分野においていわゆる「フィン」とも呼ばれる、縦型のいわゆる「メサ」を含む。このメサは、トランジスタ本体の一部を形成する。一般的に、ソース領域およびドレイン領域は、メサの端部に位置付けられるが、一方で１つまたは複数のゲートは、メサまたはフィンの１つまたは複数の表面上に位置付けられる。起動時に、電流は、メサ内のチャネル領域を経由して流れる。
【０００７】
一般的に、ＶＦＥＴは、平面ＦＥＴよりも薄い幅（すなわち、基板の一次面によって画定される水平面に平行な平面での寸法で）である。ゆえに、縦型トランジスタは、増加した素子パッキング密度を収容しやすく、かつ交点（クロスポイント）メモリアレイへの組み込みも行いやすい。そのようなアレイにおいて、複数のＶＦＥＴは、積層された行および列で順序付けられる。しかし、この配列を用いても、パッキング密度は、ゲートおよびチャネル構成要素を含む、縦型トランジスタの構成要素の最低限の寸法によって少なくとも部分的に限定される。
【０００８】
トランジスタ構成要素の寸法をスケーリングまたはさもなくば低減することは、従来の半導体製造技術の限界、製造において使用される材料の物理的限界、および作動可能な素子を製造するために必要とされる最低限の特性に少なくとも部分的に依存する。例えば、低い電気抵抗の必要な水準を得るための特性を有する典型的ゲート金属を形成するためには、一般的に、５ナノメートルを超えるゲート厚が必要とされる。サラウンドゲートを有するＶＦＥＴ素子において５ｎｍ厚のゲート金属を使用すると、素子の全体幅は、ゲート材料の幅の２倍を考慮しなければならない。ゆえに、典型的ＶＦＥＴサラウンドゲートは、少なくとも１０ナノメートルのゲート導体によって使い切られるＶＦＥＴ素子の幅を有するであろう。
【発明の概要】
【０００９】
縦型トランジスタ素子を含む半導体素子構造体は、基板上に延在するメサを備え、メサの第１の側面上の第１のゲートが開示される。メサは、メサの第１の側面と第２の側面との間にチャネル領域を備える。第１のゲートは、第１のゲート絶縁体と、第１のゲート絶縁体を被覆するグラフェンを含む第１のゲート導体と、を備える。
【００１０】
半導体素子構造体を製造するための方法も開示される。本方法は、基板上に複数の金属シードを形成することと、複数の金属シードのそれぞれの上に導体材料を形成して、複数のゲート導体を形成することと、複数のゲート導体のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体を形成することと、第１のトレンチをチャネル材料で充填して、チャネル領域を形成することと、を含む。複数のゲート絶縁体のうちの第１のゲート絶縁体は、第１のトレンチによって複数のゲート絶縁体のうちの第２のゲート絶縁体から分離される。
【００１１】
縦型トランジスタ素子のアレイが開示される。アレイは、基板上に延在する第１の複数のメサと、絶縁体材料の第１の複数の区分（セグメント）と、第１の複数のメサの第１の側面に沿う第１のゲート絶縁体と、第１のゲート絶縁体に沿う第１のゲート導体であって、グラフェンを含む第１のゲート導体と、を備える。第１の複数のメサのそれぞれのメサは、第１の側面と、第１の側面に対向する第２の側面とを有し、第１の側面は互いに整列され、第２の側面は互いに整列される。絶縁体材料のそれぞれの区分は、第１の複数のメサのうちの１つを別のメサから分離する。
【００１２】
縦型トランジスタ素子のアレイを製造するための方法も開示される。本方法は、基板上に複数の金属シードを形成することと、複数の金属シードのそれぞれの上に導体材料を形成して、複数のゲート導体を形成することと、複数のゲート導体のそれぞれの上に第１の絶縁体材料を形成して、複数のゲート絶縁体を形成することと、第１のトレンチを第２の絶縁体材料で充填することと、第２の絶縁体材料の区分を除去して、基板の下にある区分を露出させ、複数の空洞を画定することと、複数の空洞をチャネル材料で充填して、第１のゲート絶縁体によって第１の側面上で縁取られ、かつ第２のゲート絶縁体によって第２の側面上で縁取られるチャネル領域を形成することと、を含む。複数のゲート絶縁体のうちの第１のゲート絶縁体は、第１のトレンチによって複数のゲート絶縁体のうちの第２のゲート絶縁体から分離される。
【図面の簡単な説明】
【００１３】
【図１】本開示の実施形態の縦型電界効果トランジスタの断面、上面および正面斜視、概略図である。
【図２】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図３】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図４】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図５】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図６】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図７】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図８】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図９】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１０】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１１】本開示の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１２】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１３】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１４】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１５】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１６】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１７】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１８】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図１９】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図２０】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【図２１】本開示の別の実施形態に従う処理の様々な段階中の半導体素子構造体の断面、上面および正面斜視、概略図である。
【発明を実施するための形態】
【００１４】
半導体素子構造体、縦型トランジスタ素子のアレイ、およびそのような構造体または素子を製造するための方法が開示される。縦型トランジスタ素子およびＶＦＥＴのアレイは、全て薄いゲート導体を含み、交点メモリアレイを含む高素子密度集積回路設計において、本ＶＦＥＴ構造体および方法を利用可能にする。
【００１５】
本明細書で使用されるように、用語「基板」は、縦型電界効果トランジスタ等の材料が形成される、ベース材料または構造物を意味し、これらを含む。基板は、半導体基板、支持構造体上のベース半導体層、金属電極、またはその上に形成された１つまたは複数の層、構造体、または領域を有する半導体基板であってもよい。基板は、半導体性材料の層を備える従来のシリコン基板または他のバルク基板であってもよい。本明細書で使用されるように、用語「バルク基板」は、シリコンウェハのみならず、サファイア上シリコン（「ＳＯＳ」）基板もしくはガラス上シリコン（「ＳＯＧ」）基板等の絶縁体上シリコン（「ＳＯＩ」）基板、ベース半導体下地上のシリコンエピタキシャル層、またはシリコン―ゲルマニウム（Ｓｉ１―ｘＧｅｘ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、もしくは燐化インジウム（ＩｎＰ）等の他の半導体または光電子材料を意味し、これらを含む。更に、以下の説明において「ウェハ」または「基板」の参照がなされるとき、その前の処理ステップは、ベース半導体構造体または下地に領域または接合を形成するために利用された場合がある。
【００１６】
本明細書で使用されるように、用語「グラフェン」は、共有結合によって互いに接続される複数の炭素原子を有する多環式芳香族分子を意味し、これらを含む。複数の炭素原子は、複数の６員環を形成する場合があり、これは標準的反復単位として機能し、５員環および／または７員環を更に含んでもよい。グラフェンは、炭素原子が共有結合され、ｓｐ２混成を有する、６員環の１原子の厚さの材料であってもよい。グラフェンは、グラフェンの単層を含んでもよい。あるいは、グラフェンは、互いに積層されたグラフェンの複数の単層を含んでもよい。この点については、グラフェンは、約５ナノメートルの最大厚さを有してもよい。グラフェンの複数の単層が使用される場合、グラフェンは、半導体素子構造体内のゲートとして使用されてもよい。１原子の厚さの材料が使用される場合、グラフェンは、切り替え可能な材料として使用されてもよい。
【００１７】
本明細書で使用されるように、一方で用語「第１の」、「第２の、「第３の」等が様々な要素、構成要素、領域、層、および／または区分を記載し得るが、これらのいずれも、これらの用語によって限定されない。これらの用語は、１つの要素、構成要素、領域、材料、層、または区分を、別の要素、構成要素、領域、材料、層、または区分と区別するためにのみ使用される。したがって、以下で論じられる「第１の要素」、「第１の構成要素」、「第１の領域」、「第１の材料」、「第１の層」、または「第１の区分」は、本明細書における教示を逸脱することなく、第２の要素、第２の構成要素、第２の領域、第２の材料、第２の層、または第２の区分と名付けられ得るであろう。
【００１８】
本明細書で使用されるように、「下」、「下の方」、「下部」、「底部」、「上」、「上部」、「上面」、「正面」、「背面」、「左」、「右」等の空間的に相対的な用語は、図に例示される別の要素（複数可）または特徴（複数可）に対する１つの要素または特徴の関係を説明するための記載の容易さのために使用され得る。別途指定されない限り、空間的に相対的な用語は、図において図示される向きに加えて、使用または作動中の素子の異なる向きを含むことを意図される。例えば、図の素子が回転されるとき、他の要素または特徴の「下の方」もしくは「下」もしくは「真下」または「底部に」として記載される要素は、他の要素または特徴の「上」または「上面に」方向付けられるであろう。したがって、用語「下の方」は、用語が使用される文脈に応じて上および下の方の両方の向きを含み得、これは、当業者には明らかであろう。素子は、別途、方向付けられ（９０°または他の向きに回転）、本明細書で使用される空間的に相対的な記述語は、それに応じて解釈されてもよい。
【００１９】
本明細書で使用されるように、要素を別の要素「上」にあるものとして言及することは、他の要素の直接上面にあり、これに隣接し、この下にあり、またはこれに直接接触する要素を意味し、これらを含む。それは、他の要素の直接上面にあり、これに隣接し、この下にあり、またはこの付近にあり、他の要素がその間に存在する、要素も含む。対照的に、要素が別の要素「上に直接」あるものとして言及されるとき、介在する要素は存在しない。
【００２０】
本明細書で使用されるように、用語「備える」、「備えている」、「含む」、および／または「含んでいる」は、記述される特徴、領域、完全体、ステップ、操作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、領域、完全体、ステップ、操作、要素、構成要素、および／またはそれらの群の存在または追加を除外しない。
【００２１】
本明細書で使用されるように「および／または」は、１つまたは複数の関連付けられた列挙物品のあらゆる全ての組み合わせを含む。
【００２２】
本明細書で使用されるように、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別途、明瞭に示さない限り、複数形も同様に含むことを意図される。
【００２３】
本明細書で提示される例示は、任意の特定の構成要素、構造体、素子、またはシステムの実際の図であることを意味されるのではなく、本開示の実施形態を説明するために使用される単に理念化された表現である。
【００２４】
例示的な実施形態は、理念化された実施形態の概略的例示である断面の例示を参照して、本明細書で説明される。したがって、例えば、製造技術および／または公差の、結果としての例示の形状からの変形形態が予期される。したがって、本明細書に記載される実施形態は、例示される特定の形状または領域に限定されるものとして解釈されるべきではなく、例えば、製造から生じる形状における偏差を含むものである。例えば、ボックス形状として例示または記載される領域は、典型的に、粗いおよび／または非線形の特徴を有してもよい。更に、例示される鋭角は、丸くされてもよい。したがって、図に例示される領域は、性質上概略的であり、形状は、領域の精密な形状を例示することを意図されず、本特許請求の範囲を限定することを意図されない。
【００２５】
以下の説明は、開示される素子および方法の実施形態の完全な説明を提供するために、材料の種類、材料の厚さ、および処理条件等の具体的詳細を提供する。しかし、当業者は、本素子および方法の実施形態がこれらの具体的詳細を利用せずに実行され得ることを理解するであろう。実際には、本素子および方法の実施形態は、産業で使用される従来の半導体製造技術と共に実行されてもよい。
【００２６】
本明細書に記載される製造処理は、半導体素子構造体を処理するための完全な処理の流れを形成しない。残余の処理の流れは当業者には既知である。したがって、本素子および方法の実施形態を理解するために必要な本方法および半導体素子構造体のみが本明細書に記載される。
【００２７】
文脈が別途示さない限り、本明細書に記載される材料は、回転塗布、ブランケット式ナイフ塗布、化学蒸着（「ＣＶＤ」）、原子層蒸着（「ＡＬＤ」）、プラズマ強化ＡＬＤ、および物理蒸着（「ＰＶＤ」）を含むが、これらに限定されない任意の好適な技術によって形成されてもよい。あるいは、材料はインサイチュで成長されてもよい。形成される具体的材料に応じて、材料を蒸着または成長させるための技術は、当業者によって選択されてもよい。
【００２８】
文脈が別途示さない限り、本明細書に記載される材料の除去は、エッチング、研磨平坦化、または他の既知の材料除去方法を含むが、これらに限定されない任意の好適な技術によって達成されてもよい。
【００２９】
ここで図面が参照され、同一の番号は、最後まで同一の構成要素を指す。図面は、必ずしも縮尺するように描画されない。
【００３０】
図１は、本開示の構造体を有するＶＦＥＴ１００半導体素子の概略の断面、正面、および上面斜視図である。ＶＦＥＴ１００は、メサ１２０の底部側面１２５が基板５０の水平な上部面上に存在するように、基板５０上に延在するメサ１２０を含む。メサ１２０は、基板５０に垂直な方向に基板５０上に延在する。メサ１２０は、第１の側面１２１と、第１の側面１２１に対向し、かつ実質的に平行である第２の側面１２２とを有する。チャネル領域１３０は、第１の側面１２１と第２の側面１２２との間のメサ１２０を通る。使用および作動中に、チャネル領域１３０は、電流がソース領域（図示せず）とドレイン領域（図示せず）との間に流れるように構成される。メサ１２０の上面１２６は、電極（図示せず）またはインターコネクト（図示せず）と作動可能に連通してもよい。
【００３１】
第１のゲート１４０は、メサ１２０の第１の側面１２１に設けられる。第１のゲート１４０は、チャネル領域１３０内の電流の流れを制御するように作動する。第２のゲート１４０は、メサ１２０の第２の側面１２２にも同様に設けられ、第２のゲート１４０は、第１のゲート１４０と共に、メサ１２０のチャネル領域１３０内の電流の流れを制御するように作動してもよい。
【００３２】
それぞれのゲート１４０は、ゲート絶縁体１６０およびその上を被覆するゲート導体１５０を含む。ゲート絶縁体１６０は、メサ１２０の第１および／または第２の側面１２１、１２２上に直接設けられてもよい。ゲート導体１５０は、ゲート絶縁体１６０上に直接設けられてもよく、メサ１２０の縦側面を囲繞してもよく、すなわち、第１の側面１２１、第２の側面１２２、第３の側面１２３、およびメサ１２０の第４の側面１２４を囲繞してもよい。そのような実施形態において、第３の側面１２３および第４の側面１２４は、互いに対向し、かつ平行であり、第１の側面１２１および第２の側面１２２に対して垂直に配列されてもよい。
【００３３】
本ＶＦＥＴ１００構造体の他の実施形態において、ゲート１４０は、メサ１２０の第１の側面１２１上にのみ設けられる。なお他の実施形態において、ゲート１４０は、第３の側面１２３または第４の側面１２４上ではなく、メサ１２０の第１の側面１２１および第２の側面１２２のみに設けられる。
【００３４】
図１に図示される本ＶＦＥＴ１００構造体の実施形態によれば、側壁ゲート構造体１４０のゲート導体１５０は、実質的に、ゲート絶縁体１６０の外面全体（すなわち、メサ１２０に近位であるゲート絶縁体１６０の表面に対向し、かつ実質的に平行である、ゲート絶縁体１６０の表面）を被覆する。ＶＦＥＴ１００構造体の他の実施形態において、ゲート１４０のゲート導体１５０は、ゲート絶縁体１６０の外面の一部のみを被覆する。いくつかのそのような実施形態において、ゲート導体１５０は、リングゲート導体として構造化される。
【００３５】
本ＶＦＥＴ１００のゲート導体１５０は、約５ナノメートル以下のゲート導体の厚さＧ（すなわち、そのようなゲート導体１５０が三次元ボックス形状を有するものと解釈されるとき、ゲート導体１５０の最も短い側面の寸法）を画定する、ゲート導体である。ゆえに、一対のゲート１４０を有する図示されるＶＦＥＴ１００によれば、ゲート導体１５０の厚さは、１つの形成されたＶＦＥＴセル（図１１および図２１）の全体幅Ｃに、ゲート導体１５０の厚さＧの２倍を提供する。ゲート導体１５０の厚さＧは、ゲート絶縁体１６０の厚さＩより小さくてもよく、これは、そのようなゲート絶縁体１６０が三次元ボックス形状を有するものとして解釈されるとき、ゲート絶縁体１６０の最も短い側面の寸法によって画定される。
【００３６】
ゲート導体１５０はグラフェンから形成されてもよく、またはゲート導体１５０の少なくとも一部がグラフェンを含んでもよい。グラフェンは高い電気導電性を示し、単一原子の本体厚さを有する。ゆえに、グラフェンは高速電子素子のための大きな潜在的可能性を有する。一般的に、グラフェンは、グラフェンシートの炭素原子が六角リングの拡張アレイ内で互いに接続されるように、蜂の巣格子に密集して充填されるｓｐ２結合された炭素原子の１原子の厚さの平面シートである。個々のグラフェンシートは積層されてもよい。ゆえに、ゲート導体１５０は複数のグラフェン層を含んでもよい。グラフェンの複数の単層が使用されるとき、グラフェンはゲート導体１５０として使用されてもよい。１原子の厚さの材料が使用されるとき、グラフェンは、半導体素子において切り替え可能な材料として使用されてもよい。
【００３７】
図２〜１１は、ＶＦＥＴ１００素子等の半導体素子を製造し、ならびに縦型トランジスタ素子１００のアレイ３００（図１０）を製造するための本方法の実施形態に従う、複数の縦型トランジスタの処理の様々な段階を図示する。図２を特に参照すると、本方法は、基板５０上に複数の金属シード１１０を形成することを含む。金属シード１１０は、互いに離間配置され、平行に配列される。金属シード１１０は、あるピッチで形成されてもよい。それぞれの金属シード１１０は、第１の側面１１１と、第２の側面１１２と、底部側面１１５と、上面１１６とを含む。図２の図示によれば、金属シード１１０は、それぞれの金属シード１１０の底部側面１１５が基板５０に隣接し、それぞれの金属シード１１０の上面１１６が底部側面１１５に対向し、基板５０から上方へ向けられるように、位置付けられる。１つの金属シード１１０の第１の側面１１１は、近接の金属シード１１０の第２の側面１１２に対向し、かつ平行して位置付けられる。金属シード１１０は、それぞれの金属シード１１０が、第１の距離に等しい幅Ｍを有するトレンチによって、それぞれの隣接しかつ平行な金属シード１１０から離間配置されるように、互いに均一に離間配置され、平行に配列されてもよい。他の実施形態において、金属シード１１０は、１つの金属シード１１０が、第２の隣接する金属シード１１０から離間配置されるよりも遠くに、第１の隣接する金属シード１１０から離間配置されるように、互いに不均一に離間配置されてもよい。なお他の実施形態において、金属シード１１０は、１つの金属シード１１０が、近接の金属シード１１０の第２の端部から離間配置されるよりも遠くに、近接の金属シード１１０の第１の端部から離間配置されるように、不均一に離間配置されてもよい。
【００３８】
金属シード１１０の材料は、その上にグラフェンのゲート導体等のゲート導体１５０を形成するためのいずれの導電性金属であってもよい。例えば、限定しないが、銅、ニッケル、イリジウム、ルテニウム、これらの組み合わせ、ならびにこれらの金属のいずれかまたは全てを含有する固体混合物が、金属シード１１０の材料として使用されてもよい。より具体的な例としては、金属シード１１０は、多結晶銅等の銅から形成されてもよい。
【００３９】
図３を参照すると、ＶＦＥＴ素子１００等の半導体素子またはＶＦＥＴアレイ３００を製造するための方法は、複数の金属シード１１０のそれぞれの上に導体材料を形成して、金属シード１１０の第１の側面１１１および第２の側面１１２のそれぞれを整列するゲート導体側壁を含む、ゲート導体１５０を形成することを更に含む。導体材料は、金属シード１１０の第１の側面１１１、第２の側面１１２、および上面１１６に渡って共形（コンフォーマル）に形成されてもよい。ゲート導体１５０の導体材料は、ＣＶＤ、ＡＬＤ、プラズマ強化ＡＬＤ、または他の既知の方法を含むが、これらに限定されない任意の好適な技術によって形成されてもよい。基板５０の上部面を被覆する導体材料の一部は、存在する場合、従来の技術によって除去され、基板５０を露出させてもよい。
【００４０】
ゲート導体１５０の導体材料はグラフェンで形成されてもよい。グラフェンを形成する様々な方法は既知である。２００６年７月４日にＪａｎｇらに発行された米国特許第７，０７１，２５８号、２００６年３月２１日にＤｅＨｅｅｒらに発行された米国特許第７，０１５，１４２号、２００５年３月２２日にＫｉｓｈｉらに発行された米国特許第６，８６９，５８１号、２０１１年５月２６日に公開されたＳｈｉｎらの米国特許出願公開第２０１１／０１２３７７６号、および２００６年５月１１日に公開されたＤｅＨｅｅｒらの米国特許出願公開第２００６／００９９７５０号は、グラフェンを形成する様々な方法を記載する。いずれのそのような好適な技術も、金属シード１１０上にグラフェンからゲート導体１５０を形成するために使用されてもよい。例えば、限定しないが、いくつかの実施形態において、グラフェンは、ＡＬＤ、ＣＶＤ、または他の既知の方法を使用して形成されてもよい。
【００４１】
そのような実施形態において、グラフェンは、金属シード１１０の外面上に直接形成されてもよい。図３の図示によれば、導体材料は、複数の金属シード１１０のそれぞれの金属シード１１０の少なくとも第１の側面１１１、上面１１６、および第２の側面１１２を被覆してもよいが、基板５０の上部面を被覆しなくてもよい。どのように形成されるかに関係なく、グラフェンから形成されたゲート導体１５０は、１原子のみの厚さを有する。あるいは、グラフェンから形成されたゲート導体１５０は、二層、三層、又は他の多層グラフェンを含んでもよい。
【００４２】
開示される方法の他の実施形態において、導体材料は、図示されるゲート導体１５０側壁および上壁を形成して、基板５０の上部面を被覆するように、形成されてもよい。その後、本半導体素子は、好適に処理され、フォトリソグラフィ、エッチング、または他の既知の方法を使用する等、基板５０を被覆する導体材料を除去し、少なくとも、金属シード１１０の間に位置付けられる基板５０の上部面上にではなく、金属シード１１０のそれぞれの第１の側面１１１および第２の側面１１２を被覆するゲート導体１５０側壁を生成してもよい。
【００４３】
図４を参照すると、本方法は、複数のゲート導体１５０側壁のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体１６０側壁を形成することを更に含む。本方法は、金属シード１１０のゲート導体１５０上壁または上面１１６上に絶縁体材料を形成することを更に含んでもよい。本方法は、金属シード１１０の間に位置付けられるゲート導体１５０底部壁上または金属シード１１０の間に位置付けられる露出された基板５０表面上に絶縁体材料を形成することを更に含んでもよい。絶縁体材料は、ゲート導体１５０側壁および上壁、ならびに残余の露出された基板５０表面に渡って共形に形成されてもよい。したがって、図４の図示によれば、絶縁体材料は、ゲート導体１５０側壁および上壁、ならびに残余の露出される基板５０表面のそれぞれの上に形成される。ゲート導体１５０側壁上に絶縁体材料を形成することは、ゲート導体１５０側壁上に絶縁体材料を形成する前に、ゲート導体１５０側壁上にシード材料を直接形成することを含んでもよい。したがって、形成されたゲート絶縁体１６０側壁は、シード材料および絶縁体材料の両方を含んでもよい。形成されるとき、複数のゲート絶縁体１６０側壁の第１のゲート絶縁体１６０側壁は、第１のトレンチ１７０によって、複数のゲート絶縁体１６０側壁の第２のゲート絶縁体１６０側壁から分離される。金属シード１１０が互いに平行して均一に離間配置され得るため、形成されたゲート絶縁体１６０側壁は、それぞれの第１のトレンチ１７０が第１のトレンチ幅Ｔを画定するように、互いに均一に離間配置されてもよい。第１のトレンチ幅Ｔは、金属シード１１０を分離する幅Ｍ（図２）の第１の距離より小さい。第１のトレンチ幅Ｔは、幅Ｍから、第１のゲート絶縁体１６０の絶縁体材料の厚さの２倍および第１のゲート導体１５０の導体材料の厚さの２倍を減じた幅に等しい。
【００４４】
ゲート絶縁体１６０側壁、上壁、または底部壁は、ＣＶＤ、ＡＬＤ、プラズマ強化ＡＬＤ、ＰＶＤ、または他の既知の方法を含むが、これらに限定されない、任意の好適な技術によって形成されてもよい。一実施形態において、ゲート絶縁体１６０は、ＡＬＤによって形成される。ゲート絶縁体１６０の絶縁体材料は、任意の好適な絶縁材料であってもよい。例えば、限定しないが、ゲート絶縁体１６０は、酸化物から形成されてもよい。
【００４５】
図５を参照すると、本方法は、第１のトレンチ１７０を第２の絶縁体材料１８０で充填することを更に含んでもよい。第２の絶縁体材料１８０は、第１のトレンチ１７０を充填してもよいだけではなく、ゲート絶縁体１６０上壁を覆ってもよい。第１のトレンチ１７０を第２の絶縁体材料１８０で充填することは、回転塗布（スピンコーティング）、ブランケット塗布（ブランケットコーティング）、ＣＶＤ、または他の既知の方法を含むが、これらに限定されない任意の好適な方法によって達成されてもよい。第２の絶縁体材料１８０は、任意の好適な絶縁性材料から形成されてもよい。例えば、限定しないが、第２のゲート絶縁体１６０は、シリコン酸化物またはシリコン窒化物等の従来の層間絶縁（「ＩＬＤ」）材料から形成されてもよい。
【００４６】
開示される方法の他の実施形態において、トレンチ１７０を第２の絶縁体材料１８０で充填することは、トレンチ１７０のみを第２の絶縁体材料１８０で充填することを含み、金属シード１１０の上面１１６上、ゲート導体１５０材料の上壁、またはゲート絶縁体１６０材料の上壁を第２の絶縁体材料１８０で被覆することを含まなくてもよい。
【００４７】
図６を参照すると、本方法は、必要であれば、第２の絶縁体材料１８０の一部と、ゲート絶縁体１６０材料の一部と、ゲート導体１５０材料の一部とを除去して、金属シード１１０の上面１１６を露出させることを更に含んでもよい。これは、研磨平坦化、化学的機械的研磨もしくは平坦化（「ＣＭＰ」）、またはエッチング処理等の平坦化方法を含むが、これらに限定されない任意の好適な方法によって達成されてもよい。
【００４８】
本方法は、金属シード１１０を除去することと、金属シード１１０を形成する材料の金属温度を超える溶融温度を有する材料で金属シード１１０によって一度占拠された間隙を充填することと、を更に含んでもよい。したがって、再充填された材料は、実質的変形を伴わずに、金属シード１１０が耐え得るよりも高い製造温度を耐えるように構成されてもよい。
【００４９】
図７〜９を参照すると、本方法は、第２の絶縁体材料１８０の区分を選択的に除去して、基板５０の下にある区分を露出させることを更に含んでもよい。第２の絶縁体材料１８０の除去される区分は、離間配置される区分であってもよい。除去される区分は、第２の絶縁体材料１８０の複数の空洞２００を画定する。第２の絶縁体材料１８０の区分の除去は、第２の絶縁体材料１８０の順序付けられた区分の上部面を露出された状態にするフォトマスク１９０の使用による等、基板５０に直角な方向でパターニングすることによって達成されてもよい。エッチングまたは任意の他の好適な方法は、図８に図示されるように、フォトマスク１９０のパターンに従って第２の絶縁体材料１８０の区分を除去するために使用されてもよく、その後、フォトマスク１９０は、除去されてもよい（図９）。
【００５０】
図示される方法によれば、それぞれの空洞２００は、第１の側面２０１が空洞の第２の側面２０２に平行に、かつ対向するように、三次元ボックス形状で形成され、それらのそれぞれは、ゲート絶縁体１６０側壁によって縁取られ、画定される。それぞれの空洞２００の第３の側面２０３および第４の側面２０４も互いに平行に、かつ対向し、残余の第２の絶縁体材料１８０によって縁取られ、画定される。
【００５１】
図８に示されるように、本方法がゲート絶縁体１６０材料を形成する際に基板５０上に形成されたゲート絶縁体１６０底部壁をもたらす場合、それぞれの空洞２００の底部側面２０５は、ゲート絶縁体１６０材料によって縁取られ、画定されてもよい。いくつかの実施形態において、その後、ゲート絶縁体１６０材料は、エッチングまたは他の既知の材料除去方法によるなどして除去され、ゲート絶縁体１６０材料は、ゲート導体１５０材料上に再形成されてもよい。ゲート絶縁体１６０材料を除去し、再形成するこの中間処理は、縦型トランジスタ素子のもたらされるアレイ３００内に最適な電気品質のゲート絶縁体１６０材料を形成することを含んでもよい。
【００５２】
フォトマスク１９０は、フォトマスク１９０が除去される前に、図９に図示されるように、基板５０を被覆するゲート絶縁体１６０材料の区分を除去して、覆われる基板５０のそれらの区分を露出させるように、更に使用されてもよい。その後、それぞれの空洞２００の底部側面２０５は、基板５０の露出される上部表面上によって縁取られ、画定される。それぞれの空洞２００の上面２０６は、依然として開いている。
【００５３】
図１０を参照すると、ＶＦＥＴ素子１００またはＶＦＥＴ３００のアレイ等の半導体素子を形成する本方法は、空洞２００をチャネル材料で充填することを更に含む。チャネル材料は、図１に示されるように、第１のゲート絶縁体１６０側壁によって第１の側面１２１上で縁取られ、第２のゲート絶縁体１６０側壁によって第２の側面１２２上で縁取られ、かつ残余の第２の絶縁体材料１８０によって第３の側面１２３および第４の側面１２４上で縁取られる、メサ１２０を形成する。１つの列のＶＦＥＴ素子のメサ１２０は、第２の絶縁体材料１８０によって離間配置されてもよい。
【００５４】
空洞２００をチャネル材料で充填して、メサ１２０を形成することは、回転塗布、ブランケット塗布、ＣＶＤ、ＡＬＤ、プラズマ強化ＡＬＤ、ＰＶＤ、インサイチュ成長、または他の既知の方法を含むが、これらに限定されない、任意の好適な技術で達成されてもよい。メサ１２０のチャネル材料は、限定しないが、とりわけ、非晶質シリコン、多結晶シリコン、エピタキシャルシリコン、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯｘ）（「ＩＧＺＯ」）であってもよい。一実施形態において、チャネル材料はＩＧＺＯである。
【００５５】
図１０に図示されるように、メサ１２０を形成するための空洞２００のチャネル材料での充填後に、それぞれのゲート導体１５０側壁は、ゲート絶縁体１６０側壁および金属シード１１０のうちの１つによって依然として縁取られている。ゆえに、本開示の半導体素子構造体は、第１のゲート導体１５０側壁上に設けられた第１の金属シード１１０と、第２のゲート導体１５０側壁上に設けられた第２の金属シード１１０とを含んでもよい。
【００５６】
図１１に図示されるように、本方法は、金属シード１１０を除去することを更に含んでもよい。金属シード１１０を除去することは、エッチング等の任意の好適な技術で達成されてもよい。金属シード１１０を除去することは、一対の対向して配設されるゲート導体１５０側壁の間に位置付けられる第２のトレンチ２１０を生成する。ゆえに、ＶＦＥＴ１００のアレイ３００が形成され、それぞれのＶＦＥＴ素子１００は少なくとも１つのゲート導体１５０を有する。
【００５７】
更に図１１に関して、縦型トランジスタ素子の開示されるアレイ３００は、基板５０上に配設される第１の複数のメサ１２０を含む。第１の複数のメサ１２０は、１つの列の形成されたＶＦＥＴ素子１００のメサ１２０を含んでもよい。第１の複数のメサ１２０のメサ１２０のそれぞれは、第１の側面１２１と、第１の側面１２１と対向する第２の側面１２２とを有する。第１の複数のメサ１２０内のメサ１２０の第１の側面１２１は互いに整列され、第１の複数のメサ１２０内のメサ１２０の第２の側面１２２は互いに整列される。
【００５８】
アレイ３００は、残余の第２の絶縁体材料１８０の区分等、絶縁体材料の第１の複数の区分を更に含み、絶縁体材料１８０の区分のそれぞれは、第１の複数のメサ１２０のうちの１つを、別のメサ１２０から分離する。
【００５９】
アレイ３００は、第１の複数のメサ１２０のうちのメサ１２０の第１の側面１２１に沿って設けられるゲート絶縁体１６０側壁を更に含む。ゲート導体１５０側壁は、ゲート絶縁体１６０側壁に沿って設けられる。ゲート導体１５０は、１つまたは複数の層のグラフェンを含んでもよい。図１１に図示される縦型トランジスタ素子１００のアレイ３００によれば、単一のゲート絶縁体１６０側壁および単一のゲート導体１５０側壁は、メサ１２０の第１の側面１２１上で、ＶＦＥＴ素子１００のメサ１２０の列全体に沿って延在する単一のゲート１４０の構成要素である。あるいは、一連の分離されたゲート１４０は、ＶＦＥＴ素子１００の１つの列のメサ１２０のうちのメサ１２０の第１の側面１２１に沿って延在してもよい。
【００６０】
アレイ３００は、図１１に図示されるように、第１の複数の半導体メサ１２０のうちのメサ１２０の第２の側面１２２に沿って設けられる、第２のゲート絶縁体１６０側壁を更に含んでもよい。アレイ３００は、第２のゲート絶縁体１６０側壁に沿って設けられる第２のゲート導体１５０側壁を更に含んでもよい。第２のゲート導体１５０は、１つまたは複数の層のグラフェンを含んでもよい。図１１に図示される縦型トランジスタ素子１００のアレイ３００によれば、単一のゲート絶縁体１６０側壁および単一のゲート導体１５０側壁は、メサ１２０の第２の側面１２２上で、ＶＦＥＴ素子１００の１つの列のメサ１２０全体に沿って延在する単一のゲート１４０の構成要素である。あるいは、一連の分離されたゲート１４０は、ＶＦＥＴ素子１００の１つの列のメサ１２０のうちのメサ１２０の第２の側面１２２に沿って延在してもよい。
【００６１】
アレイ３００のＶＦＥＴ素子１００内のメサ１２０は、メサ１２０の第１の側面１２１と第２の側面１２２との間を通るチャネル領域１３０（図１）を画定してもよい。チャネル領域１３０は、ソース領域（図示せず）およびドレイン領域（図示せず）と連通してもよい。ソースおよびドレイン領域は、当技術分野で既知の任意の好適な技術によって形成されてもよい。
【００６２】
縦型トランジスタ素子１００のアレイ３００は、第１の複数のメサ１２０と同じアレイ３００を有する１つまたは複数の追加の複数のメサ１２０を更に含んでもよい。複数のメサ１２０は、第２のトレンチ２１０によって、互いに均一かつ平行に離間配置されてもよい。
【００６３】
アレイ３００のそれぞれの列は、一対のゲート導体１５０側壁の外面によって画定された幅を有し、その幅Ｃは、それぞれの個々のＶＦＥＴ素子１００の幅であってもよい。それぞれのＶＦＥＴ素子１００の幅Ｃは、最初に形成された金属シード１１０を分離するトレンチの幅Ｍ（図２）に等しく、またはほぼ等しい。ゆえに、ＶＦＥＴ素子１００の最終幅Ｃは、形成された金属シード１１０の幅Ｍを調整することによって大きさを変更できる。加えて、金属シード１１０はあるピッチで形成され、「ピッチ」は、近接の特徴における同一地点の間の距離を指すために産業界で既知である。特に、金属シード１１０のピッチは、形成されたＶＦＥＴ素子１００のもたらされるピッチに等しく、または本質的に等しい。
【００６４】
形成されたＶＦＥＴ素子１００およびアレイ３００は、その後、上面接点、金属インターコネクト、ＶＦＥＴ１００アレイ３００の追加の積層された層等を形成するために追加の処理を受けてもよく、その結果は交点メモリアレイの形成であってもよいことを理解されたい。追加の処理は、従来の技術によって実行されてもよく、それは本明細書で詳細に説明されない。
【００６５】
図１０を参照し直すと、縦型トランジスタ素子１００のアレイも開示され、ゲート導体１５０側壁は、金属シード線１１０の縦側面に沿って更に設けられる。例えば、限定しないが、ＶＦＥＴ素子１００のアレイ３００のゲート導体１５０側壁は、金属シード１１０の第１の側面１１１および／または第２の側面１１２に沿って設けられてもよい。
【００６６】
図１２〜２１は、ＶＦＥＴ１００素子等の半導体素子を製造し、ならびに縦型トランジスタ素子１００のアレイ３００を製造するための本方法の別の実施形態に従う、複数の縦型トランジスタを処理する様々な段階を図示する。図１２および１３は、図２および３にそれぞれ図示されるものと同一の処理段階を図示する。図１２の記載は図２の記載と同等であり、図１３の記載は図３の記載と同等である。
【００６７】
図１４を参照すると、半導体素子を形成するための方法の本実施形態は、ゲート導体１５０を形成するように金属シード１１０上に導体材料を形成した後に、複数のゲート導体１５０側壁のそれぞれの上に絶縁体材料を形成して、複数のゲート絶縁体１６０側壁を形成することを含む。本実施形態の方法は、金属シード１１０のゲート導体１５０上壁または上面１１６上に絶縁体材料を形成することを更に含む。絶縁体材料は、共形に形成されてもよい。金属シード１１０が平行に互いに均一に離間配置されてもよいため、形成されたゲート絶縁体１６０側壁は、それぞれの第１のトレンチ１７０が、対向するゲート絶縁体１６０側壁の間に画定されて、幅Ｔ（図１４）を画定するように、互いに均一に離間配置されてもよい。
【００６８】
本実施形態の方法は、第１のトレンチ１７０内に位置付けられる基板５０の一部を露出された状態にすることを含む。第１のトレンチ１７０内の基板５０の一部を露出された状態にすることは、第１のトレンチ１７０内の基板５０上ではなく、金属シード１１０の第１の側面１１１、第２の側面１１２、および／または上面１１６上のみに絶縁体材料を形成することによって達成されてもよい。あるいは、第１のトレンチ１７０内の基板５０の一部を露出された状態にすることは、金属シード１１０の第１の側面１１１、第２の側面１１２、および上面１１６上に、かつ第１のトレンチ１７０内の基板５０上にも絶縁体材料を形成することによって達成され、その後にゲート絶縁体１６０底部壁（すなわち、第１のトレンチ１７０内の基板５０を覆う絶縁体材料）の除去が続いてもよい。絶縁体材料の除去は、エッチングを含む任意の好適な技術によって達成されてもよい。
【００６９】
ゲート絶縁体１６０側壁の絶縁体材料は、ＡＬＤ、プラズマ強化ＡＬＤ、ＰＶＤ、または他の既知の方法を含むが、これらに限定されない、任意の好適な技術によって形成されてもよい。ゲート絶縁体１６０の絶縁体材料は、任意の好適な絶縁性材料を含んでもよい。例えば、限定しないが、ゲート絶縁体１６０の材料は酸化物であってもよい。
【００７０】
図１５を参照すると、本方法の本実施形態は、第１のトレンチ１７０を第２の絶縁体材料１８０で充填することを更に含んでもよい。第２の絶縁体材料１８０は、第１のトレンチ１７０を充填して、露出された基板５０を覆うのみでなくてもよく、ゲート絶縁体１６０上面壁も覆ってもよい。第１のトレンチ１７０を第２の絶縁体材料１８０で充填することは、回転塗布、ブランケット塗布、ＣＶＤ、ＰＶＤ、インサイチュ成長、または他の既知の方法を含むが、これらに限定されない、任意の好適な方法によって達成されてもよい。第２の絶縁体材料１８０は、任意の好適な絶縁性材料であってもよい。例えば、限定しないが、第２の絶縁体材料１８０は、シリコン窒化物等の従来のＩＬＤ材料であってもよい。
【００７１】
図１６を参照すると、本方法の本実施形態は、必要であれば、第２の絶縁体材料１８０の一部、ゲート絶縁体１６０材料の一部、およびゲート導体１５０材料の一部を除去し、金属シード１１０の上面１１６を露出させることを更に含んでもよい。これは、化学的機械的研磨もしくは平坦化（「ＣＭＰ」）またはエッチング処理等の研磨平坦化方法を含むが、これらに限定されない、任意の好適な方法によって達成されてもよい。
【００７２】
図１７〜１９を参照すると、本方法の本実施形態は、第２の絶縁体材料１８０の区分を選択的に除去して、除去された第２の絶縁体材料１８０の区分の下にある基板５０の区分を露出させることを更に含んでもよい。これは、図７〜９を参照して上に記載されるように達成されてもよい。
【００７３】
本方法の本実施形態によれば、それぞれの空洞２００の底部側面２０５は、基板５０の露出させた上部表面によって縁取られ、画定される。それぞれの空洞２００の上面２０６は依然として開いている。
【００７４】
図２０および２１は、図１０および１１でそれぞれ図示されるものと同一の処理段階を図示する。図２０の記載は図１０の記載と同等であり、図２１の記載は図１１の記載と同等である。
【００７５】
図２１に図示される、形成されたＶＦＥＴ素子１００およびアレイ３００は、その後、追加の処理を受け、上面接点、金属インターコネクト、ＶＦＥＴ素子１００のアレイ３００の追加の積層された層等を形成してもよく、その結果は、交点メモリアレイの形成であってもよいことを理解されたい。追加の処理は、従来の技術によって実行されてもよく、それは本明細書で詳細に記載されない。
【００７６】
ＶＦＥＴ素子１００およびアレイ３００は、ＶＦＥＴ素子１００に電気的に結合されたメモリセル（図示せず）を含むメモリアクセスデバイス（図示せず）で使用されてもよい。メモリセルは、上面電極（図示せず）および底部電極（図示せず）を含み、ドレインのための接点（図示せず）に結合される。ソースは別の接点に結合される。ソース接点、ゲート１４０、および上面電極のバイアスの際に、ＶＦＥＴ素子１００は「オン」にされ、電流はチャネル領域１３０およびメモリセルを経由して流れる。
【００７７】
開示される素子構造体および方法は、様々な改変形態およびその実装における代替の形態に影響される一方、具体的な実施形態は、図面に例示のために示され、本明細書で詳細に説明されている。しかし、本発明が開示される特定の形態に限定されることを意図されるものではないことが理解されるべきである。むしろ、本発明は、以下に添付される特許請求の範囲およびその法的均等物によって定義される、本開示の範囲に含まれる、全ての改変形態、組み合わせ、均等物、変形形態、および代替物を包含する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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