(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
その上に誘電体を有するドープ基板を提供するステップと、
少なくとも１つのシリコン・ナノワイヤを前記誘電体上に配置するステップと、
前記ナノワイヤの１つまたは複数の部分をマスキングし、前記ナノワイヤの他の部分を露出したままにするステップと、
前記ナノワイヤの前記露出部分上にエピタキシャル・ゲルマニウムを成長させるステップと、
前記エピタキシャル・ゲルマニウムを前記ナノワイヤ内のシリコンと相互拡散し、前記ナノワイヤ内に埋め込まれたシリコン・ゲルマニウム領域であって前記ナノワイヤ内に圧縮ひずみを導入するシリコン・ゲルマニウム領域を形成するステップとを含み、
前記エピタキシャル・ゲルマニウムを成長させるステップは、ゲルマニウム前駆物質の存在下で３００℃の温度で前記ナノワイヤの前記露出部分上で前記エピタキシャル・ゲルマニウムを成長させる第一のステップと、
ゲルマニウム前駆物質の存在下で４００℃の温度で、前記第一のステップに続いて前記エピタキシャル・ゲルマニウムを成長させる第二のステップとで行われ、
前記ドープ基板が前記ＦＥＴのゲートとして機能し、前記ナノワイヤの前記マスキングされた部分が前記ＦＥＴのチャネルとして機能し、前記埋め込みシリコン・ゲルマニウム領域が前記ＦＥＴのソースおよびドレイン領域として機能する、
方法。
【請求項２】
前記ドープ基板がｐ＋＋ドープ・シリコン基板を含む、請求項１記載の方法。
【請求項３】
前記誘電体が窒化物膜を含む、請求項１記載の方法。
【請求項４】
前記ゲルマニウム前駆物質がゲルマンを含む、請求項１記載の方法。
【請求項５】
前記エピタキシャル・ゲルマニウムが熱混合を使用して前記ナノワイヤ内の前記シリコンと相互拡散される、請求項１記載の方法。
【請求項６】
その場でのドーピングおよびイオン注入のうちの１つを使用して前記シリコン・ゲルマニウム領域にドーピングするステップをさらに含む、請求項１記載の方法。
【請求項７】
ＦＥＴを形成する方法であって、
埋め込み酸化物（ＢＯＸ）の上にシリコン・オン・インシュレータ（ＳＯＩ）層を有するＳＯＩウェハを提供するステップと、
複数のナノワイヤおよびパッドを前記ＳＯＩ層に形成し、前記パッドがはしご形構成で前記ナノワイヤの両端に取り付けられるステップと、
前記ナノワイヤおよびパッドの上に熱酸化物を形成するステップと、
前記ナノワイヤのそれぞれの少なくとも一部分を取り囲むダミー・ゲートを前記熱酸化物上に形成するステップと、
前記ゲートから外に延びる前記ナノワイヤの一部分からならびに前記パッドのそれぞれの少なくとも一部分から前記熱酸化物を除去するステップと、
前記ゲートから外に延びる前記ナノワイヤの一部分ならびに前記熱酸化物が除去される前記パッドの一部分上にエピタキシャル・ゲルマニウムを成長させるステップと、
前記エピタキシャル・ゲルマニウムを前記ナノワイヤおよびパッド内のシリコンと相互拡散し、前記ナノワイヤ内に圧縮ひずみを導入する埋め込みシリコン・ゲルマニウム・ソースおよびドレイン領域を形成するステップと、
前記ダミー・ゲートならびに埋め込みシリコン・ゲルマニウム・ソースおよびドレイン領域の上に誘電体膜を付着させるステップと、
前記ナノワイヤに追加のひずみを導入するために前記ダミー・ゲートを除去するステップと、
前記ダミー・ゲートを交換ゲートで置き換えるステップであって、前記交換ゲートによって取り囲まれた前記ナノワイヤの一部分が前記ＦＥＴのチャネルとして機能するステップと
を含み、
前記エピタキシャル・ゲルマニウムを成長させるステップは、ゲルマニウム前駆物質の存在下で３００℃の温度で前記ゲートの下から外に延びる前記ナノワイヤの前記一部分ならびに前記パッドの前記一部分上で前記エピタキシャル・ゲルマニウムを成長させる第一のステップと、
ゲルマニウム前駆物質の存在下で４００℃の温度で、前記第一のステップに続いて前記エピタキシャル・ゲルマニウムを成長させる第二のステップとで行われる、
方法。
【請求項８】
前記ダミー・ゲートの両側にスペーサを形成するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記ダミー・ゲートがポリシリコンを含む、請求項７記載の方法。
【請求項１０】
前記エピタキシャル・ゲルマニウムが熱混合を使用して前記ナノワイヤおよびパッド内の前記シリコンと相互拡散される、請求項７記載の方法。
【請求項１１】
前記ゲルマニウム前駆物質がゲルマンを含む、請求項７記載の方法。
【請求項１２】
前記交換ゲートが金属ゲート材料を含む、請求項７記載の方法。
【請求項１３】
前記ダミー・ゲートの除去により前記誘電体膜内にトレンチを形成し、前記ナノワイヤの上の前記熱酸化物を露出し、前記方法が、前記ナノワイヤの上の前記熱酸化物をゲート誘電体で置き換えるステップをさらに含む、請求項７記載の方法。
【請求項１４】
前記交換ゲートが取り囲みゲートである、請求項７記載の方法。
【請求項１５】
前記交換ゲートがオメガ・ゲートである、請求項７記載の方法。
【請求項１６】
その場でのドーピングおよびイオン注入のうちの１つを使用して前記埋め込みシリコン・ゲルマニウム・ソースおよびドレイン領域にドーピングするステップをさらに含む、請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦｉｎＦＥＴおよびナノワイヤＦＥＴなどのナノスケール・チャネルベースの電界効果トランジスタ（ＦＥＴ）に関し、詳細には、ナノスケール・チャネルベースのＦＥＴにシリコン・ゲルマニウム（ｅ−ＳｉＧｅ）ソースおよびドレイン・ストレッサ（ｓｔｒｅｓｓｏｒ）を埋め込むための技法に関する。
【背景技術】
【０００２】
埋め込みシリコン・ゲルマニウム（ｅ−ＳｉＧｅ）ソースおよびドレインは、ｐ−ＦＥＴチャネル内にひずみを誘導するための効率の良い方法として、バルク・プレーナｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）で順調に使用されてきた。一般に、ＦＥＴは、少なくとも１つのチャネルによって接続されたソースおよびドレインと、チャネル（複数も可）を通る電流を調整するゲートとを含む。圧縮ひずみは正孔移動度を増加し、したがって、デバイス駆動電流を増加する。
【０００３】
バルク・プレーナｐ−ＦＥＴ内のｅ−ＳｉＧｅソースおよびドレインに使用されるプロセスは、シリコン（Ｓｉ）内のｐ−ＦＥＴのソースおよびドレイン領域をエッチングで除去することと、次にＳｉＧｅからソースおよびドレイン領域をエピタキシャル成長させることを含む。ＳｉＧｅとＳｉとの格子不整合のために（ＳｉＧｅは大きい格子定数を有する）、ソースおよびドレイン領域はｐ−ＦＥＴチャネル内に圧縮ひずみを誘導する。
【０００４】
相補形金属酸化膜半導体（ＣＭＯＳ）技術のさらなるスケーリングのために、ＦｉｎＦＥＴおよびナノワイヤＦＥＴなどの非プレーナ・デバイスは、プレーナ・バルクＦＥＴによって達成可能なものより優れた短チャネル制御を発揮する。残念ながら、これらの非プレーナ・デバイス内のＦＥＴチャネルをひずませるために現在の既知の形でｅ−ＳｉＧｅを使用することは不可能である。ｅ−ＳｉＧｅプロセスがこれらの非プレーナＦＥＴの形状に適合しない主な理由は、そのチャネルが非常に薄いボディ（フィンまたはナノワイヤなど）で構成されることである。エピタキシャルＳｉＧｅがシーディング可能な基板がまったくないので、エピタキシャルＳｉＧｅでそれを置き換えるためにチャネル拡張部をエッチングで除去することは不可能である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｔ．Ｔｅｚｕｋａ他による「Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  Ｓｔｒａｉｎｅｄ  Ｓｉ  ｏｎ  ａｎ  ｕｌｔｒａｔｈｉｎ  ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｖｉｒｔｕａｌ  Ｓｕｂｓｔｒａｔｅ  Ｗｉｔｈ  ａ  Ｈｉｇｈ−Ｇｅ  Ｆｒａｃｔｉｏｎ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、第７９巻、第１２号（２００１年９月））
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、ｅ−ＳｉＧｅソースおよびドレインをＦｉｎＦＥＴおよびナノワイヤＦＥＴなどの非プレーナＦＥＴデバイスと統合する技法が望ましいであろう。
【課題を解決するための手段】
【０００７】
本発明は、ナノスケール・チャネルベースの電界効果トランジスタ（ＦＥＴ）にシリコン・ゲルマニウム（ｅ−ＳｉＧｅ）ソースおよびドレイン・ストレッサを埋め込むための技法を提供する。本発明の一態様では、ＦＥＴを形成する方法は以下のステップを含む。その上に誘電体を有するドープ基板（ｄｏｐｅｄ  ｓｕｂｓｔｒａｔｅ）を提供する。少なくとも１つのシリコン（Ｓｉ）ナノワイヤを誘電体上に配置する。ナノワイヤの１つまたは複数の部分をマスキングし、ナノワイヤの他の部分を露出したままにする。ナノワイヤの露出部分上にエピタキシャル・ゲルマニウム（Ｇｅ）を成長させる。エピタキシャルＧｅをナノワイヤ内のＳｉと相互拡散（ｉｎｔｅｒｄｉｆｆｕｓｅ）し、ナノワイヤ内に埋め込まれたＳｉＧｅ領域であってナノワイヤ内に圧縮ひずみを導入するＳｉＧｅ領域を形成する。ドープ基板はＦＥＴのゲートとして機能し、ナノワイヤのマスキングされた部分はＦＥＴのチャネルとして機能し、埋め込みＳｉＧｅ領域はＦＥＴのソースおよびドレイン領域として機能する。
【０００８】
本発明の他の態様では、ＦＥＴが提供される。このＦＥＴは、その上に誘電体を有するドープ基板と、誘電体上に配置された少なくとも１つのＳｉナノワイヤと、ナノワイヤの１つまたは複数の部分の上のマスクと、ナノワイヤ内に埋め込まれた第１のＳｉＧｅ領域および第２のＳｉＧｅ領域であって、ナノワイヤ内に圧縮ひずみを導入する第１のＳｉＧｅ領域および第２のＳｉＧｅ領域とを含み、ドープ基板はＦＥＴのゲートとして機能し、マスクの下のナノワイヤの一部分はＦＥＴのチャネルとして機能し、第１の埋め込みＳｉＧｅ領域はＦＥＴのソース領域として機能し、第２の埋め込みＳｉＧｅ領域はＦＥＴのドレイン領域として機能する。
【０００９】
本発明のさらに他の態様では、ＦＥＴを形成する他の方法が提供される。この方法は以下のステップを含む。シリコン・オン・インシュレータ（ＳＯＩ）ウェハを提供する。ＳＯＩウェハは埋め込み酸化物（ＢＯＸ）の上にＳＯＩ層を有する。複数のナノワイヤおよびパッドをＳＯＩ層に形成し、パッドははしご形構成でナノワイヤの両端に取り付けられる。ナノワイヤおよびパッドの上に熱酸化物を形成する。ナノワイヤのそれぞれの少なくとも一部分を取り囲むダミー・ゲートを熱酸化物の上に形成する。ゲートから外に延びるナノワイヤの一部分からならびにパッドのそれぞれの少なくとも一部分から熱酸化物を除去する。ゲートから外に延びるナノワイヤの一部分ならびに熱酸化物が除去されるパッドの一部分の上にエピタキシャルＧｅを成長させる。エピタキシャルＧｅをナノワイヤおよびパッド内のＳｉと相互拡散し、ナノワイヤ内に圧縮ひずみを導入する埋め込みＳｉＧｅソースおよびドレイン領域を形成する。ダミー・ゲートならびに埋め込みＳｉＧｅソースおよびドレイン領域の上に誘電体膜を付着させる。ナノワイヤに追加のひずみを導入するためにダミー・ゲートを除去する。ダミー・ゲートを交換ゲートで置き換え、交換ゲートによって取り囲まれたナノワイヤの一部分はＦＥＴのチャネルとして機能する。
【００１０】
本発明のさらに他の態様では、他のＦＥＴが提供される。このＦＥＴは、ＳＯＩウェハのＳＯＩ層に形成された複数のナノワイヤおよびパッドであって、パッドがはしご形構成でナノワイヤの両端に取り付けられる、複数のワイヤおよびパッドと、ナノワイヤのそれぞれの少なくとも一部分を取り囲むゲートと、ナノワイヤ内に圧縮ひずみを導入し、ゲートから外に延びるナノワイヤの一部分に埋め込まれたＳｉＧｅソースおよびドレイン領域とを含み、ゲートによって取り囲まれたナノワイヤの一部分はＦＥＴのチャネルとして機能する。
【００１１】
本発明ならびに本発明の追加の特徴および利点に関するより完全な理解は、以下の詳細な説明および図面を参照することによって得られるであろう。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態によりドープ基板の上の窒化物膜上にナノワイヤを有するナノワイヤ電界効果トランジスタ（ＦＥＴ）を形成するための開始構造を示す断面図である。
【図２】本発明の一実施形態による図１の構造の平面図（ｔｏｐ−ｄｏｗｎ  ｖｉｅｗ）を示す図である。
【図３】本発明の一実施形態によりナノワイヤおよび窒化物膜の上にパターン形成されているマスク、たとえば、水素化シルセスキオキサン（ＨＳＱ：ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）マスクを示す断面図である。
【図４】本発明の一実施形態による図３の構造の平面図を示す図である。
【図５】本発明の一実施形態によりナノワイヤ上に選択的に成長させたエピタキシャル・ゲルマニウム（Ｇｅ）を示す断面図である。
【図６】本発明の一実施形態による図５の構造の平面図を示す図である。
【図７】本発明の一実施形態によりＦＥＴのソースおよびドレイン領域内のナノワイヤ内にエピタキシャルＧｅを押し込んで埋め込みシリコン・ゲルマニウム（ＳｉＧｅ）ソースおよびドレインを形成するために使用されている熱混合（ｔｈｅｒｍａｌ  ｍｉｘｉｎｇ）を示す断面図である。
【図８】本発明の一実施形態によりシリコン・オン・インシュレータ（ＳＯＩ）ウェハ内に１つまたは複数のナノワイヤおよびパッドがエッチングされているナノワイヤＦＥＴを形成するための開始構造を示す断面図である。
【図９】本発明の一実施形態による図８の構造の平面図を示す図である。
【図１０】本発明の一実施形態によりナノワイヤおよびパッドの上に形成されている熱酸化物と、ナノワイヤの一部分の上の熱酸化物上に形成されているダミー・ゲートと、ダミー・ゲートの両側に形成されているスペーサとを示す断面図である。
【図１１】本発明の一実施形態による図１０の構造の平面図を示す図である。
【図１２】本発明の一実施形態により熱酸化物の一部分を除去することにより露出されているソースおよびドレイン拡張部ならびにパッドの一部分を示す断面図である。
【図１３】本発明の一実施形態による図１２の構造の平面図を示す図である。
【図１４】本発明の一実施形態によりソースおよびドレイン拡張部ならびにパッドの一部分上に成長させたエピタキシャルＧｅを示す断面図である。
【図１５】本発明の一実施形態による図１４の構造の平面図を示す図である。
【図１６】本発明の一実施形態によりｅ−ＳｉＧｅソースおよびドレイン領域を形成するために使用されているソースおよびドレイン拡張部ならびにパッドの一部分のエピタキシャルＧｅおよびシリコン（Ｓｉ）の相互拡散を示す断面図である。
【図１７】本発明の一実施形態による図１６の構造の平面図を示す図である。
【図１８】本発明の一実施形態によりダミー・ゲート、スペーサ、ならびにｅ−ＳｉＧｅソースおよびドレイン領域の上に付着させた誘電体膜を平坦化するために使用されている化学的機械的研磨（ＣＭＰ）を示す断面図である。
【図１９】本発明の一実施形態による図１８の構造の平面図を示す図である。
【図２０】本発明の一実施形態によりチャネル内のひずみを増加するために除去されているダミー・ゲートを示す断面図である。
【図２１】本発明の一実施形態による図２０の構造の平面図を示す図である。
【図２２】本発明の一実施形態により除去されたダミー・ゲートの代わりに形成されている交換ゲートを示す断面図である。
【図２３】本発明の一実施形態による図２２の構造の平面図を示す図である。
【図２４】本発明の一実施形態によりボトムアップＳｉナノワイヤ形成プロセスに併せて本発明の技法を使用して形成された複数のＦＥＴの画像である。
【図２５】本発明の一実施形態により本発明の技法を使用して達成可能な模範的な取り囲みゲート（ｓｕｒｒｏｕｎｄｉｎｇ  ｇａｔｅ）構成を示す断面図である。
【図２６】本発明の一実施形態により本発明の技法を使用して達成可能な模範的なオメガ・ゲート（ｏｍｅｇａ−ｇａｔｅ）構成を示す断面図である。
【発明を実施するための形態】
【００１３】
ＦＥＴチャネル内に圧縮ひずみを誘導するための方法として埋め込みシリコン・ゲルマニウム（ｅ−ＳｉＧｅ）ソースおよびドレインを形成することを含み、ＦｉｎＦＥＴまたはナノワイヤＦＥＴなどの非プレーナ電界効果トランジスタ（ＦＥＴ）を形成するための技法が本明細書で提供される。上記で強調したように、この圧縮ひずみは正孔移動度を有利に増加し、したがって、デバイス駆動電流を増加する。一般に、ＦＥＴは、少なくとも１つのチャネルによって接続されたソースおよびドレインと、チャネル（複数も可）を通る電子流を調整するゲート（典型的にゲート誘電体によってチャネル（複数も可）から分離される）とを含む。
【００１４】
次に、ナノワイヤＦＥＴの形成を含む２つの模範的なプロセスに関連して本発明の技法について説明する。図１〜図７（以下に記載する）に示されているように、これらのプロセスのうちの１つでは、ｅ−ＳｉＧｅソースおよびドレインを有するＦＥＴの生産時にボトムアップ・シリコン（Ｓｉ）ナノワイヤ形成技法が使用される。図８〜図２３（以下に記載する）に示されているように、これらのプロセスのうちのもう１つでは、ｅ−ＳｉＧｅソースおよびドレインを有するＦＥＴの生産時にトップダウンＳｉナノワイヤ形成技法が使用される。ナノワイヤＦＥＴに関連して「ボトムアップ（ｂｏｔｔｏｍ−ｕｐ）」および「トップダウン（ｔｏｐ−ｄｏｗｎ）」という用語は、当業者にとって既知の通り、一般に、気相−液相−固相エピタキシなどの方法を使用してナノワイヤ（複数も可）が合成されるかまたはそれぞれリソグラフィおよび反応性イオン・エッチング（ＲＩＥ）などの従来の方法を使用して固体膜にパターン形成することによってナノワイヤ（複数も可）が形成されるかを指している。
【００１５】
次に、図１〜図７を参照することによりボトムアップＳｉナノワイヤ形成プロセスに関連して本発明の技法の実証例について説明する。図１はこのプロセスのための開始構造を示す断面図である。具体的には、ｐ＋＋ドープＳｉ基板１０２が提供される。ｐ＋＋ドープ基板は、当技術分野で既知の通り、高濃度ドーピングされたｐ型半導体基板である。たとえば、結晶内のＳｉ原子に取って代わるホウ素（Ｂ）およびインジウム（Ｉｎ）などの不純物によってＳｉにおけるｐ型ドーピングが得られる。Ｓｉの場合、これらの置換型不純物の濃度が１×１０１９ｃｍ−３の数倍より大きいときに、その半導体は高濃度ドーピングされていると見なされる。このドープ基板はナノワイヤ（チャネル）をバックゲート（ｂａｃｋ−ｇａｔｅ）するために使用される。基板１０２の上面は窒化物膜１０４でコーティングされる。模範的な一実施形態によれば、窒化物膜１０４は窒化シリコン（Ｓｉ３Ｎ４）で作られる。窒化物膜１０４はゲート誘電体として機能する。
【００１６】
図１に示されているように、窒化物膜１０４上にＳｉナノワイヤ１０６が配置される。窒化物膜１０４上にナノワイヤ１０６を配置する前に、位置合わせマーク（図示せず）がウェハ内にエッチングされる。位置合わせマークに対するナノワイヤ１０６の相対位置が測定され、ゲートおよび接触マスクをナノワイヤに位置合わせするために後で使用される。ナノワイヤ配置における位置合わせマークの使用は、当業者にとって既知のものであり、したがって、本明細書ではこれ以上説明しない。しかし、高エネルギー（たとえば、１００キロ電子ボルト（ｋｅＶ））電子ビーム（ｅビーム）リソグラフィを使用してチャネル・マスク（以下の図３の説明を参照）をパターン形成する場合、ｅビーム・イメージングのために十分なコントラストを提供するために、位置合わせマークは好ましくは深さが１．０マイクロメートル（μｍ）以上のトレンチの形であることは注目に値することである。図２は、図１の構造の他の見方、すなわち、平面図を示す図である。
【００１７】
図３は、ナノワイヤ１０６および窒化物膜１０４の上にパターン形成されているマスク１０８を示す断面図である。模範的な一実施形態によれば、マスク１０８は水素化シルセスキオキサン（ＨＳＱ）から形成される（ただし、任意の他のパターン形成可能な誘電体でも十分であろう）。この例では、ＨＳＱは、まず、スピンコーティング・プロセスを使用してナノワイヤ１０６および窒化物膜１０４の上にブランケット付着させる（ｂｌａｎｋｅｔ  ｄｅｐｏｓｉｔ）。次に、ｅビーム・リソグラフィを使用してＨＳＱにパターン形成する。パターン形成されたＨＳＱはＦＥＴのチャネル領域をマスキングし、そこからＨＳＱが除去されたナノワイヤ１０６の露出（マスクなし）領域はＦＥＴのソースおよびドレイン領域として機能することになる。次に、パターン形成されたＨＳＱはアニーリングによって硬化される。典型的なアニーリング条件は、窒素（Ｎ２）内で摂氏９００度（℃）で３０分間である。硬化したＨＳＱは、希釈したフッ化水素酸（ＨＦ）において同様のエッチング速度で、サーマル二酸化シリコン（ＳｉＯ２）（熱酸化物）と同様の特性を有する。図４は、図３の構造の他の見方、すなわち、平面図を示す図である。
【００１８】
次に、ＨＦ内でこの構造に対してエッチングを行い、Ｓｉナノワイヤの露出領域から任意の固有酸化物を除去する。典型的なエッチングは、１００：１の希釈ＨＦ（ＤＨＦ）（この希釈は水（Ｈ２Ｏ）で行う）を６０秒間使用することを含むであろう。硬化したＨＳＱは、このエッチング中にほとんどエッチングされない（約２ナノメートル（ｎｍ））。したがって、ＨＳＱマスクはこのＨＦ浸漬中にそのまま残存し、これが直前に記載した硬化プロセスの結果である。具体的には、硬化されない場合、ＨＦにおけるスピンコーティングしたＨＳＱのエッチング速度は熱酸化物のエッチング速度より何倍も速くなる。次に、エピタキシャル・ゲルマニウム（Ｇｅ）の選択成長が実行される。具体的には、図５は、ナノワイヤ１０６上に選択的に成長させたエピタキシャルＧｅ１０９を示す断面図である。ナノワイヤ１０６の上で連続的かつ円滑なＧｅ成長を得るために、約３００℃の低成長温度を使用することができる。代わって、この成長は２つのステップで実行することができ、第１のステップはより低い温度でのシーディング・ステップであり、それに続いてより高い温度での第２の成長ステップが行われる。たとえば、以下の図２４の説明を参照されたい。ゲルマン（ＧｅＨ４）などの前駆物質は、低い成長温度でもＳｉＯ２およびＳｉ３Ｎ４の上で優れた付着選択性を示す。図５に示されているように、Ｇｅは、その成長選択性のためにＳｉナノワイヤ１０６の露出領域の上に（すなわち、ＦＥＴのソースおよびドレイン領域内に）のみ付着する。図６は、図５の構造の他の見方、すなわち、平面図を示す図である。図６に示されているように、Ｇｅはナノワイヤの露出領域の上に（すなわち、上面および側面上に）のみ付着するので、エピタキシャルＧｅ１０９はファセット状態に見える。ソースおよびドレイン領域のドーピングは、Ｇｅエピタキシ中のその場でのドーピング（ｉｎ−ｓｉｔｕ  ｄｏｐｉｎｇ）によって、または代わって、従来のイオン注入によって（熱混合の前に（以下を参照））得ることができる。その場でのドーピングを使用する場合、ＧｅＨ４の流れにジボラン（Ｂ２Ｈ６）などのホウ素源が加えられる。イオン注入を使用する場合、ソースおよびドレイン領域にホウ素または二フッ化ホウ素（ＢＦ２）が注入される。チャネル領域はＨＳＱマスク１０８によってマスキングされるので、ドーピングなしの状態で残存することに留意されたい。また、エピタキシャルＧｅ１０９の代わりにエピタキシャルＳｉｘＧｅ１−ｘ合金を使用することも可能である。一般に、Ｓｉを追加するにはより高い成長温度が必要である。さらに、シラン（ＳｉＨ４）などの多くのＳｉ前駆物質により、成長選択性（すなわち、誘電体表面上のＳｉ付着の欠落）が失われる。成長選択性を維持するために、成長混合物に塩酸（ＨＣＬ）を加えることができる。代わって、四塩化シリコン（ＳｉＣｌ４）およびジクロロシラン（Ｈ２ＳｉＣｌ２）などの塩素含有Ｓｉ前駆物質が頻繁に使用される。成長温度は使用される前駆物質によって決まる。たとえば、ＳｉＨ４を使用する場合、５００℃より高い成長温度が必要である。ＳｉｘＧｅ１−ｘ合金内のＳｉ（ｘ）の含有量は、ＧｅＨ４に対するＳｉＨ４の流量率（ま���は分圧）を調整することによって制御される。また、ＳｉＧｅ合金へのＳｉの取り込みも成長温度によって決まる。
【００１９】
図７は、ソースおよびドレイン領域１１２内のＳｉナノワイヤ１０６内にエピタキシャルＧｅ１０９を押し込んでｅ−ＳｉＧｅソースおよびドレインを形成するために使用されている熱混合を示す断面図である。Ｓｉ内のＧｅの混合は、ＳｉＯ２（図示せず）などの誘電体膜でソースおよびドレイン領域をキャッピングし、約５００℃〜約１０００℃の温度でアニーリングすることによって達成される。Ｇｅの融解温度は約９３７℃である。Ｇｅ融解物を形成するアニール温度によって、結果的にソースおよびドレイン領域内により均一なＳｉＧｅ合金が得られることになるが、チャネル領域内にＧｅが侵入することになる可能性もある。図７に示されているように、ナノワイヤの一部分１０６ａはＨＳＱマスク１０８の下に残存する。この一部分１０６ａはＦＥＴのチャネルとして機能することになる。上記で強調したように、ドープ基板はＦＥＴの（バック）ゲートとして機能し、その上の窒化物膜はゲート誘電体として機能する。
【００２０】
任意選択で、ソースおよびドレイン領域１１２内のＧｅ濃度はＧｅ凝縮を使用して増加することができる。このプロセスでは、ソースおよびドレイン表面は約９００℃〜約１１００℃の温度で酸化される。酸化プロセス中に、Ｇｅ原子は、残りの酸化していないＳｉＧｅ合金を形成し凝縮するＳｉＧｅ酸化物層から撥ね返される。その結果、残りのＳｉＧｅ合金内のＧｅ濃度が増加する。Ｇｅ凝縮に関する詳細については、Ｔ．Ｔｅｚｕｋａ他による「Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  Ｓｔｒａｉｎｅｄ  Ｓｉ  ｏｎ  ａｎ  ｕｌｔｒａｔｈｉｎ  ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｖｉｒｔｕａｌ  Ｓｕｂｓｔｒａｔｅ  Ｗｉｔｈ  ａ  Ｈｉｇｈ−Ｇｅ  Ｆｒａｃｔｉｏｎ」（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、第７９巻、第１２号（２００１年９月））を参照されたい。デバイス形成を完了するためにソースおよびドレインならびにバックゲートへの接点が形成される（図示せず）。これらの接点およびその形成のための適切なプロセスは、当業者にとって既知のものであり、したがって、本明細書ではこれ以上説明しない。
【００２１】
次に、図８〜図２３を参照することによりトップダウンＳｉナノワイヤ形成プロセスに関連して本発明の技法の実証例について説明する。図８は、シリコン・オン・インシュレータ（ＳＯＩ）ウェハ内に形成された１つまたは複数のナノワイヤを含む、このプロセスのための開始構造を示す断面図である。ＳＯＩウェハは、典型的に、埋め込み酸化物（ＢＯＸ）の上のＳＯＩ層と、ＳＯＩ層とは反対側のＢＯＸに隣接する基板とを含む。図８に示されている模範的な実施形態では、その両端にパッド８０２が取り付けられた複数のナノワイヤ８０１は、たとえば、従来のリソグラフィおよびＲＩＥプロセスを使用して、ＳＯＩ層内にエッチングされている。図示の通り、ＢＯＸ８０４（たとえば、ＳｉＯ２を含む）および基板８０６はエッチングされたＳＯＩ層の下に存在する。図９（以下に記載する）の参照によりさらに明らかになるように、ナノワイヤ８０１およびパッド８０２ははしご形構成を有し、すなわち、ナノワイヤははしごの横木のようにパッドを接続している。図９は、図８の構造の他の見方、すなわち、平面図を示す図である。図９に示されているように、ナノワイヤ８０１およびパッド８０２ははしご形構成を有する。ナノワイヤのそれぞれは、ナノワイヤの幅ｗとＳＯＩ層の厚さｔによって設定される長方形の断面を有する（図８を参照）。
【００２２】
図１０は、ナノワイヤ８０１およびパッド８０２の上に形成されている熱酸化物８１０と、ナノワイヤ８０１の一部分の上の熱酸化物８１０上に形成されているダミー・ゲート８１２と、ダミー・ゲート８１２の両側に形成されているスペーサ８１４とを示す断面図である。模範的な一実施形態によれば、熱酸化物８１０は、酸素含有環境において約７００℃〜約１０００℃の温度までその構造体を加熱して、（Ｓｉ）ナノワイヤおよびパッドの露出表面上に、たとえば、ＳｉＯ２を形成させることによって形成される。次に、ポリシリコン（ポリＳｉ）などのダミー・ゲート材料をその構造体の上にブランケット付着させ、（従来のリソグラフィおよびエッチング技法を使用して）パターン形成して、ダミー・ゲート８１２を形成する。スペーサ８１４は、その構造体の上にＳｉ３Ｎ４などの適切なスペーサ材料をブランケット付着させ、次にＲＩＥなどの標準的なエッチング・プロセスを使用してスペーサ８１４を定義することによって同様に形成することができる。ポリＳｉおよびＳｉ３Ｎ４はいずれも熱酸化物に関して（たとえば、ＲＩＥにより）選択的にエッチングすることができる。ダミー・ゲート８１２の上の膜は、ゲート・エッチング中にダミー・ゲート・ラインをマスキングするために使用されたハード・マスク８１５である。ハード・マスク８１５はＳｉＯ２膜またはＳｉ３Ｎ４膜にすることができる。原則として、ダミー・ゲート材料をブランケット付着させる。ＳｉＯ２またはＳｉ３Ｎ４膜（ハード・マスク材料）をダミー・ゲート材料の上に付着させる。フォトレジストはスピンコーティングされ、リソグラフィを使用してパターン形成される。フォトレジスト・イメージはエッチング（たとえば、ＲＩＥ）によりＳｉＯ２またはＳｉ３Ｎ４膜に転写される。レジストを剥離し、ＲＩＥを使用してダミー・ゲートをエッチングし、パターン形成されたＳｉＯ２またはＳｉ３Ｎ４はハード・マスク８１５として機能する。ダミー・ゲートは完全にまたは部分的にナノワイヤを取り囲むことになる。以下の取り囲みゲートおよびオメガ・ゲートの説明を参照されたい。ダミー・ゲートは、ナノワイヤの「チャネル」部分をマスキングするために使用され、以下により詳細に説明するように、チャネル内に追加のひずみを付与するためにプロセス中に後で除去され、交換ゲートで置き換えられることになる。図１１は、図１０の構造の他の見方、すなわち、平面図を示す図である。
【００２３】
プロセス中のこの時点では、（上記で強調したように）ダミー・ゲート８１２によって取り囲まれたナノワイヤの一部分がＦＥＴの複数チャネル（本明細書ではひとまとめにしてＦＥＴの１つのチャネル領域とも呼ばれる）として機能し、ダミー・ゲート８１２から外に延びるナノワイヤの一部分ならびにパッドがＦＥＴのソースおよびドレイン領域を形成するために使用されることに留意することは有用である。また、ダミー・ゲート８１２から外に延びるナノワイヤの一部分は、パッドおよびチャネルと区別するために、本明細書ではソースおよびドレイン拡張部または単純に拡張部と呼ばれる場合もある。
【００２４】
図１２は、（たとえば、エッチングにより）熱酸化物８１０の露出部分を除去することにより露出されているソースおよびドレイン拡張部ならびにパッドの一部分（すなわち、図１２で８１６と表示されている領域）を示す断面図である。パッドの部分露出は任意選択である。たとえば、ソースおよびドレイン拡張部から、ならびにパッドのすべての領域から酸化物を除去することは可能である。部分露出が望ましい場合に追加のリソグラフィ・ステップが必要であることは注目に値することである。熱酸化物８１０を除去するために使用可能な典型的なエッチングは１００：１のＤＨＦの使用を含む。図１３は、図１２の構造の他の見方、すなわち、平面図を示す図である。
【００２５】
熱酸化物８１０の露出部分を除去するためのエッチング後に、領域８１６上のエピタキシャルＧｅの選択成長が実行される。ソースおよびドレイン拡張部ならびにパッドの一部分の上で連続的かつ円滑なＧｅ成長を得るために、ＧｅＨ４（上記を参照）などのＧｅ前駆物質の存在下で約３００℃の低成長温度が使用される。代わって、この成長は２つのステップで実行することができ、第１のステップはより低い温度でのシーディング・ステップであり、それに続いてより高い温度での第２の成長ステップが行われる。たとえば、以下の図２４の説明を参照されたい。Ｇｅ成長後の構造は図１４に示されている。具体的には、図１４は、ソースおよびドレイン拡張部ならびにパッドの一部分上に（すなわち、上記の領域８１６内に（図１２を参照））成長させたエピタキシャルＧｅ８１８を示す断面図である。図１５は、図１４の構造の他の見方、すなわち、平面図を示す図である。また、上記のように、エピタキシャルＧｅの代わりにエピタキシャルＳｉｘＧｅ１−ｘ合金を使用することも可能である。ＳｉＧｅに関する成長パラメータは上述のものと同じである。ソースおよびドレイン領域のドーピングは、Ｇｅエピタキシ中のその場でのドーピングによって、または代わって、従来のイオン注入によって（熱混合の前に（以下を参照））、得ることができる。その場でのドーピングを使用する場合、ＧｅＨ４の流れにジボラン（Ｂ２Ｈ６）などのホウ素源が加えられる。イオン注入を使用する場合、ソースおよびドレイン領域にホウ素または二フッ化ホウ素（ＢＦ２）が注入される。
【００２６】
図１６は、ｅ−ＳｉＧｅソースおよびドレイン領域８２０を形成するために使用されているソースおよびドレイン拡張部ならびにパッドの一部分のエピタキシャルＧｅ８１８およびＳｉの相互拡散を示す断面図である。模範的な一実施形態によれば、ソースおよびドレイン拡張部ならびにパッドの一部分のＳｉ内にエピタキシャルＧｅ８１８を押し込むために熱混合が使用される。Ｓｉ内のＧｅの混合は、ＳｉＯ２などの誘電体膜でソースおよびドレイン拡張部ならびにパッドの一部分をキャッピングし、約５００℃〜約１０００℃の温度でアニーリングすることによって達成される。Ｇｅの融解温度は約９３７℃である。Ｇｅ融解物を形成するアニール温度によって、結果的にソース・ドレイン領域内により均一なＳｉＧｅ合金が得られることになるが、チャネル内にＧｅが侵入することになる可能性もある。任意選択で、ソースおよびドレイン領域内のＧｅ濃度はＧｅ凝縮によって増加することができる。凝縮によってＧｅ濃度を増加するための技法については上記で詳細に説明した。図１７は、図１６の構造の他の見方、すなわち、平面図を示す図である。
【００２７】
次に、この構造体の上に、すなわち、ダミー・ゲート８１２、スペーサ８１４、ならびにｅ−ＳｉＧｅソースおよびドレイン領域８２０の上に、厚い誘電体膜を付着させる。この誘電体膜はダミー・ゲートの高さより厚くなければならず、そうではない場合、平坦化は不可能になるであろう。典型的なダミー・ゲートの高さは約５０ｎｍ〜約１００ｎｍである。したがって、この事例では、誘電体膜は好ましくは少なくとも１００ｎｍの厚さである。図１８は、結果的に誘電体膜８２２が得られるように、誘電体膜を平坦化するために使用されている化学的機械的研磨（ＣＭＰ）を示す断面図である。模範的な一実施形態によれば、誘電体膜８２２は酸化物を含む。図１８に示されているように、ＣＭＰは、ダミー・ゲート８１２の上面を露出するようにも機能する（すなわち、ハード・マスク８１５が誘電体膜８２２と同様の材料のものになるように選択され、したがって、誘電体膜８２２と同じ研磨特性を有する場合、ハード・マスク８１５はＣＭＰによって除去することができる）。代わって、ハード・マスク８１５は、ＣＭＰストップ層として機能する（すなわち、容易に研磨されない）ように選択することができる。研磨パッドがハード・マスク８１５に達すると、ＣＭＰによる材料の除去はほとんど停止する。ＣＭＰ後、ハード・マスク８１５は選択性エッチング・ステップによって除去される。図１９は、図１８の構造の他の見方、すなわち、平面図を示す図である。
【００２８】
チャネル内により高いひずみを誘導するために、（たとえば、従来の選択性エッチング・プロセスを使用して）ダミー・ゲート８１２を除去し、チャネル領域（上記のように、ダミー・ゲートによって取り囲まれ、その後、以下に記載するように交換ゲートによって取り囲まれたナノワイヤの一部分として定義されるもの）を露出する。たとえば、図２０を参照されたい。図２０は、除去されているダミー・ゲート８１２を示す断面図である。ナノワイヤはもはやダミー・ゲート材料によって保持されず、ソース・ドレイン・ストレスおよび誘電体膜８２２による任意のストレスに反応することができるので、ゲートのエッチングにより、チャネル内により高い追加のひずみが発生する。図２０に示されているように、ダミー・ゲートの除去によって誘電体膜８２２内にトレンチ８２３が残り、その側壁はスペーサ８１４によって裏打ちされる。また、ダミー・ゲートの除去により、（トレンチの最下部で）ナノワイヤの上の熱酸化物８１０の一部分が露出することになり、それは完成したＦＥＴ構成の要件次第で除去することもできる。図２１は、図２０の構造の他の見方、すなわち、平面図を示す図である。
【００２９】
次に、除去したダミー・ゲートの代わりに交換ゲートが形成される。上記で強調したように、ダミー・ゲートの除去によって露出されたナノワイヤの上の熱酸化物８１０の一部分は、（たとえば、エッチングによって）除去し、従来の付着プロセスを使用して適切なゲート誘電体材料で置き換えることもできる。一例としてのみ示すと、交換ゲートが金属ゲートである場合、熱酸化物の代わりに高ｋ誘電体を付着させることができる。図２２は、除去されたダミー・ゲートの代わりに形成されている交換ゲート８２４を示す断面図である。従来のプロセスを使用して交換ゲート８２４を形成することができる。一例としてのみ示すと、トレンチ８２３を充填する構造体の上にゲート導体（適切なゲート金属など）を付着させることができる。ゲート導体は、たとえば、ＣＭＰを使用して、誘電体膜８２２の表面まで研磨することができる。図２３は、図２２の構造の他の見方、すなわち、平面図を示す図である。交換ゲート８２４は、ダミー・ゲートの除去によって導入されたチャネル内の追加のひずみを固定する（すなわち、保持し維持するように機能する）。
【００３０】
ダミー・ゲートの除去後、２つのゲート形状、すなわち、取り囲みゲートとオメガ・ゲートを形成できることは注目に値することである。取り囲みゲートとオメガ・ゲートの例は，図２５および図２６にそれぞれ示されている（いずれについても以下に説明する）。チャネル領域として機能するナノワイヤのそれぞれの一部分を完全に取り囲む取り囲みゲートを形成するために、ＢＯＸ８０４にエッチングを行ってナノワイヤを解放する。チャネル領域を完全にカプセル化するために、コンフォーマル・ゲート誘電体付着と、それに続いてコンフォーマル・ゲート導体付着（すなわち、交換ゲート）が行われる。代わって、ＢＯＸ８０４がそれぞれのナノワイヤ８０１の最下部に接触している場合、付着させた交換ゲートがオメガ形のゲートを形成する。
【００３１】
図２４は、（たとえば、上記の図１〜図７の説明に併せて記載されているように）ボトムアップＳｉナノワイヤ形成プロセスに併せて本発明の技法を使用して形成された複数のＦＥＴの画像である。具体的には、チャネル長が異なるいくつかのＦＥＴが同じナノワイヤ上に形成されている。この方式ではグローバル・バックゲートが使用されるので、それぞれのＦＥＴのチャネル長はパターン形成されたＨＳＱマスクの幅（すなわち、ソースおよびドレイン領域間の間隔）によって設定される。Ｇｅ前駆物質としてＧｅＨ４を使用して超高真空化学気相堆積（ＵＨＶ−ＣＶＤ）チャンバ内でＧｅエピタキシが行われた。この成長は２つのステップからなり、すなわち、３００℃で実行され、ナノワイヤの上に連続的なＧｅシェルを発生させたシーディング・ステップと、４００℃で実行される第２の成長ステップである。自己整合性ホウ素注入を使用して、ソースおよびドレイン領域にドーピングした。ソースおよびドレイン領域のそれぞれを接続する金属線にパターン形成して、ＦＥＴ接点を形成した。
【００３２】
図２５は、本発明の技法を使用して達成可能な模範的な取り囲みゲート構成を示す断面図である。たとえば、上記の図２２および図２３の説明を参照されたい。実際に、図２５に示されているものは、図２３の構造が取り囲みゲートを有するときにその構造を通る線Ａ１−Ａ２に沿って切断した断面である。図２５に存在する構造のすべてについて上記で詳細に説明しており、その説明は本明細書に組み込まれている。図２５では、デバイスのチャネルとして機能するナノワイヤ８０１の一部分のそれぞれが、ゲート誘電体および交換ゲート８２４によって完全に取り囲まれている。これが可能であるのは、この領域内でナノワイヤを懸垂するためにＢＯＸ８０４の一部分が除去されているためである（すなわち、ナノワイヤは完全に解放されている）。この実施形態では、ナノワイヤがもはやＢＯＸによって保持されず、交換ゲートによって完全にカプセル化できるように、ＢＯＸに対して十分なエッチングが行われる。
【００３３】
図２６は、本発明の技法を使用して達成可能な模範的なオメガ・ゲート構成を示す断面図である。たとえば、上記の図２２および図２３の説明を参照されたい。実際に、図２６に示されているものは、図２３の構造がオメガ・ゲートを有するときにその構造を通る線Ａ１−Ａ２に沿って切断した断面である。図２６に存在する構造のすべてについて上記で詳細に説明しており、その説明は本明細書に組み込まれている。図２６では、デバイスのチャネルとして機能するナノワイヤ８０１の一部分のそれぞれが、ゲート誘電体および交換ゲート８２４によって部分的に取り囲まれている。この構成は、ＢＯＸ８０４の小さい部分８０４ａがこの領域内のナノワイヤのそれぞれに取り付けられた結果である。したがって、交換ゲート（およびゲート誘電体）はナノワイヤを完全に取り囲むことができず、交換ゲートが形成されるときに、ギリシャ文字のオメガ（Ω）に似た形状になっている。
【００３４】
本発明の例示的な諸実施形態について本明細書で説明してきたが、本発明はこれらの正確な諸実施形態に限定されず、当業者であれば本発明の範囲を逸脱せずに様々な他の変更および修正が可能であることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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