(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、前記半導体層ならびに前記第２導電型半導体層の上に、第２導電型で低濃度のベース層と、当該ベース層の表面層に選択的に形成された第１導電型ソース領域と、表面から前記ベース層を貫通して、前記半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた、前記ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第１導電型ソース領域と前記ベース層との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極を有する縦型ＭＯＳＦＥＴの周辺耐圧構造を備えた縦型高耐圧半導体装置の製造方法において、
素子周辺部の前記第２導電型半導体層の一部を削除した後、前記半導体層の表面に、低濃度の第２導電型層を複数形成し、その最内周である第１の第２導電型層と前記第２導電型半導体層ならびに前記ベース層とは接触しないよう配置し、
前記削除は、前記ベース層が当該削除によって形成された端部まで到達し、かつ、前記第２導電型半導体層が当該端部まで到達せずに終端するようにした削除であり、
前記第１の第２導電型層の外側に、当該第１の第２導電型層よりも低濃度の不純物をイオン注入した第２の第２導電型層を形成したことを特徴とする縦型高耐圧半導体装置の製造方法。
【請求項２】
前記請求項１に記載の縦型高耐圧半導体装置の製造方法において、
前記半導体基板と、前記半導体層がエピタキシャル成長法で形成され、該半導体層の表面に選択的に形成された前記第２導電型半導体層がイオン注入法で形成され、さらに、前記半導体層ならびに前記第２導電型半導体層の上に、前記ベース層がエピタキシャル成長法で形成され、当該ベース層の表面層に選択的に形成された、前記第１導電型ソース領域と、表面から前記ベース層を貫通して、前記第１導電型ウェル領域がイオン注入法で形成されたことを特徴とする縦型高耐圧半導体装置の製造方法。
【請求項３】
前記請求項１、２に記載の縦型高耐圧半導体装置の製造方法において、
前記第１の第２導電型層にイオン注入するドーズ量が６．０×１０13ｃｍ-2であり、前記第２の第２導電型層にイオン注入するドーズ量が１．０×１０13ｃｍ-2であることを特徴とする縦型高耐圧半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第２導電型半導体層と、前記半導体層ならびに前記第２導電型半導体層の上に、第２導電型で低濃度のベース層と、当該ベース層の表面層に選択的に形成された第１導電型ソース領域と、表面から前記ベース層を貫通して、前記半導体層に達するように形成された第１導電型ウェル領域と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた、前記ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第１導電型ソース領域と前記ベース層との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極を有する縦型ＭＯＳＦＥＴの周辺耐圧構造を備えた縦型高耐圧半導体装置において、
素子周辺部の前記第２導電型半導体層の一部が削除された前記半導体層の表面に複数形成された低濃度の第２導電型層を備え、
前記ベース層は、前記削除によって形成された端部まで到達し、
前記第２導電型半導体層は、当該端部まで到達せずに終端しており、
前記第２導電型層のうちの最内周の第１の第２導電型層が、前記第２導電型半導体層ならびに前記ベース層とは接触しないよう配置され、
前記第２導電型層のうちの、前記第１の第２導電型層よりも低濃度の不純物をイオン注入された第２の第２導電型層が、前記第１の第２導電型層の外側に配置されていることを特徴とする縦型高耐圧半導体装置。
【請求項５】
前記請求項４に記載の縦型高耐圧半導体装置において、
半導体材料が炭化ケイ素であることを特徴とする縦型高耐圧半導体装置。
【請求項６】
前記請求項５に記載の縦型高耐圧半導体装置において、
前記半導体基板の結晶学的面指数は（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする縦型高耐圧半導体装置。
【請求項７】
前記請求項５に記載の縦型高耐圧半導体装置において、
前記半導体基板の結晶学的面指数は（０００１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする縦型高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧大電流を制御できるパワー半導体装置、特にワイドバンドギャップ材料のひとつである炭化ケイ素を半導体として用いた縦型高耐圧ＭＯＳＦＥＴ装置ならびにＩＧＢＴ、さらにはＳＢＤ、ＰｉＮダイオードに関する。
【背景技術】
【０００２】
高耐圧、大電流を制御するパワー半導体素子の材料としては、従来シリコン単結晶が用いられている。パワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えばバイポーラトランジスタやＩＧＢＴ(絶縁ゲート型バイポーラトランジスタ)は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラはトランジスタ数ｋＨｚが、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方パワーＭＯＳＦＥＴは、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。
【０００３】
しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、ＩＧＢＴやパワーＭＯＳＦＥＴはどの改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んできた。図１にＭＯＳＦＥＴの断面構造を示す。ｎ-ドリフト層ｂの上に積層されたＰベース層ｃの表面層に選択的に形成された、高濃度のｎ+ソース層ｄを形成し、低濃度のｎ-ドリフト層ｂとＰベース層４、ならびにｎ+ソース層ｄの上に、ゲート絶縁膜ｅを介してゲート電極ｆが形成されている。
【０００４】
さらに最近では超接合型ＭＯＳＦＥＴが注目を浴びている。超接合型ＭＯＳＦＥＴは藤平らが１９９７にこの理論を発表し(下記非特許文献１)、１９９８年にDeboyらによってCoolMOSFETとして製品化されたことが知られている(下記非特許文献２)。
これらはｎ-ドリフト層に縦方向にＰ層を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなくオン抵抗を格段に向上できることを特徴としている。
またパワー半導体素子の観点からの材料検討も行われ、Shenaiらが下記非特許文献３に報告しているように、ＳＩＣが次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。
というのも、ＳｉＣは、化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。
【０００５】
ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したまま、より一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。
【０００６】
一般的なＳｉＣ−ＭＯＳＦＥＴの断面構造はシリコンと同様、前述の図１に示すものである。ｎ-ドリフト層ｂの上に積層されたＰベース層ｃの表面層に選択的に形成されたｎ+ソース層ｅを形成し、ｎ-ドリフト層ｂとＰベース層ｃ、ならびにｎ+ソース層ｄの上に、ゲート絶縁膜ｅを介してゲート電極ｆが形成されて、基板ａの裏面にドレイン電極ｇが形成される。 
【０００７】
このように形成されたＳｉＣ−ＭＯＳＦＥＴはスイッチングデバイスとして、低オン抵抗で高速スイッチングが可能な素子としてモータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置に活用されることが期待されている。
ＳｉＣはワイドバンドギャップ半導体材料であるために、前述のようにその破壊電界強度がシリコンの約１０倍と高くオン抵抗が十分小さくし得る可能性がある。
【０００８】
例えばＭＯＳＦＥＴの場合、ソース・ドレイン間に高電圧が印加される場合、活性領域だけでなく、周辺耐圧構造部にも高電圧が印加される。この周辺耐圧構造部は高電圧印加時には横方向に空乏層が広がるので、素子表面の電荷の影響を受けやすく、その結果として耐圧特性が不安定になる可能性がある。
なお、ＳｉＣデバイスの周辺耐圧構造としては、T.K.Wangらが発表したＪＴＥ構造(下記非特許文献４)が有名である。
これはＳｉパワーデバイスで初めて開示され(例えば非特許文献５)、それをＳｉＣに応用した例として、下記特許文献〜特許文献３などが開示されている。しかし、ＪＴＥ構造は、Ｐ層の濃度のバラツキによって耐圧特性が大きく変動する欠点を有しているため、Ｓｉデバイスの時から大きな問題となっており、ＳｉＣデバイスでも同様の問題が生じると考えられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６,００２,１５９号明細書
【特許文献２】米国特許第５,７１２,５０２号明細書
【特許文献３】米国特許第３９９７５５１号明細書
【非特許文献】
【００１０】
【非特許文献１】Fujihira et al,JJAP Vol.36 Part1 No.10,PP.6254,1997）
【非特許文献２】Deboy et al,IEEE IEDM 1998,PP.683
【非特許文献３】IEEE Transactionon Electron DeVices(Vol.36, P.1811, 1989
【非特許文献４】IEEE  ISPSD  1992  PP.303-308
【非特許文献５】V.A.K TemPleIEEE Trans on Electron DeVices,Vol.ED33,Vol.10,PP.1601,1986
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴやＩＧＢＴでは今後の伸長が大きく期待される。
そこで、本発明では、その耐圧特性が素子作成プロセスバラツキに影響されることなく、安定的に高耐圧特性を示す素子構造を提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで、上記の課題を解決するため、本発明では、第１導電型の半導体基板１と、前記半導体基板１上に形成された第１導電型で前記半導体基板１よりも低濃度な半導体層２と、半導体層２の表面に選択的に形成された高濃度の第２導電型半導体層３と、前記半導体層２ならびに前記半導体層３の上に、第２導電型で比較的低濃度の半導体層(ベース層)４と、その第２導電型ベース層４の表面層に選択的に形成された第１導電型ソース領域５と、表面から第２導電型ベース層４を貫通して第１導電型半導体層２層に達するように形成された第１導電型ウェル領域６と、第１導電型ソース領域５と第１導電型ウェル領域６とに挟まれた第２導電型ベース層４の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、第１導電型ソース領域５と第２導電型ベース層４との表面に共通に接触するソース電極と、第１導電型の半導体基板１の裏面に設けられたドレイン電極を有する縦型ＭＯＳＦＥＴの周辺耐圧構造において、素子周辺部の前記第２導電型半導体層３の一部を削除した後、前記半導体層２表面に低濃度の第２導電型層１１、１２層等複数を形成し、その最内周である前記第２導電型１１と前記第２導電型半導体層３ならびに４とは接触しないよう配置した。
【発明の効果】
【００１３】
こうすることで、素子耐圧が活性領域のＰ型半導体層３や４の濃度、構造に影響を受けることなく、かつＪＴＥ層１１、１２の濃度がばらついても高耐圧特性が安定的に得ることができる。つまり、素子耐圧をかならずＰ型層３や４とＮ型層２の接合で決めるようにすることができるため、ＪＴＥ層１１や１２の濃度がばらついてＪＴＥ層で決まる耐圧が変動しても、素子全体の耐圧は前記ＰＮ接合で決まるからである。
【００１４】
また、本発明のベース層４をエピタキシャル成長法によって形成した場合、表面荒れがほとんどないくらいに平坦にできるため、表面のＭＯＳＦＥＴ部分の移動度が極めて大きくなり。その結果、オン抵抗をさらに小さくすることができる。
さらに、半導体材料が炭化ケイ素の場合、ｎ型半導体基板１の結晶学的面指数は(０００−１)に対して平行な面もしくは１０度以内、またはｎ型半導体基板１の結晶学的面指数は(０００１)に対して平行な面もしくは１０度以内に設定することにより、ゲート酸化膜と半導体界面の界面準位密度を低減できることから、ＭＯＳＦＥＴ部分の移動度をさらに向上させることができ、その結果、オン抵抗を極めて小さくすることができる。
【図面の簡単な説明】
【００１５】
【図１】一般的なＭＯＳＦＥＴ断面図
【図２】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(エピタキシャル成長によるｎ型ＳｉＣ層２の形成)の断面図
【図３】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(イオン注入によるＰ+層３の形成)を表す断面図
【図４】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(周辺耐圧構造部のエッチング)を表す断面図
【図５】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(イオン注入によるＮ打ち返し層６の形成)を表す断面図
【図６】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(イオン注入によるＮ打ち返し層６の形成)を表す断面図
【図７】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(イオン注入によるＮ+ソース層７、Ｐ+コンタクト層８の形成)を表す断面図
【図８】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(Ｐ-層１１、Ｐ+層１２の活性化)を表す断面図
【図９】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(エピタキシャル成長によるゲート酸化ポリシリコン層の形成)を表す断面図
【図１０】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(周辺耐圧構造の形成)を表す断面図
【図１１】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴ製造工程(周辺耐圧構造へのイオン注入)を表す断面図
【図１２】本発明の第１実施例のＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量評価結果
【図１３】本発明実施例１のＰ-層６、Ｐ-層７のドーズ量を変えた時の耐圧特性を示す表(１２００Ｖ／２５Ａ素子)
【図１４】従来例のＰ-層６、Ｐ-層７のドーズ量を変えた時の耐圧特性を示す表(１２００Ｖ／２５Ａ素子)
【図１５】本実施例のＰ-層６、Ｐ-層７のドーズ量を変えた時の耐圧特性を示す表(１２００Ｖ／２５Ａ素子)
【発明を実施するための形態】
【００１６】
以下、図面を参照しつつ本発明の実施例について説明する。
【実施例】
【００１７】
（実施例１）
以下、本発明の実施の形態について、図２〜図１０を参照して、製造プロセスと合わせて説明する。なお、左側(ａ)は活性領域、右側(ｂ)は周辺耐圧構造の断面図である。
なお、本実施例は縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料として炭化ケイ素を用い、素子耐圧１２００ＶのＭＯＳＦＥＴを示した。また、第１の導電型をＮ型、第２の導電型をＰ型とし、高濃度を＋(プラス)、低濃度を−(マイナス)で示しているが、第１の導電型をＰ型、第２の導電型をＮ型としてもよい。
【００１８】
図２に示すように、まず、ｎ型ＳｉＣ半導体基板１を用意する。
ここでは、不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗ＳｉＣ半導体１とした。このｎ型半導体基板１の結晶学的面指数は(０００−１)に対して４°ほど傾いた面の上に窒素を１.０×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させる。この際、図２に示すように１.０μｍ厚程度の高濃度n型層１９を設けてもよいし設けなくてもよい。
【００１９】
図３に示すように、その上に幅１３μｍで深さ０.５μｍのＰ+層３をイオン注入法で形成する。その際のイオンはアルミニウムを用いた。また不純物濃度は、１.０×１０18ｃｍ-3となるようにドーズ量を設定した。本実施例では６角形セルパターンにて作成したが、４角形セルやストライプパターンなどでも問題ない。Ｐ+層３間の距離は２μｍとした。
その後、図４に示すように、Ｐベース層４をエピタキシャル成長法により０.５μｍ厚でＰ+層３ならびにｎ型ＳｉＣ層２上に形成する。その際の不純物はアルミニウムとし、不純物濃度は２.０×１０16ｃｍ-3となるようにした。
【００２０】
その後、図６に示すように、Ｎ打ち返し層６として窒素イオンが５.０×１０16ｃｍ-3で深さ１.５μｍ、幅２.０μｍになるように選択的に注入し、図７に示すように、Ｎ+ソース層７、Ｐ+コンタクト層８をＰベース層４内に選択的に形成する。その後、図８に示すように活性化アニールを実施する。なお、その際の熱処理温度・時間は１６２０℃・２分である。
そして、ゲート酸化膜１００ｎｍの厚さを熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールし、図９に示すように、リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜としてリンガラスを１.０μｍ厚で成膜、パターニングし熱処理、１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜した。素子裏面にはニッケルを成膜し９７０℃で熱処理後、Ｔｉ／Ｎｉ／Ａｕを成膜した。そして保護膜を表面に付加して素子は完成する。
【００２１】
一方、図５に示すように、周辺耐圧構造部を形成するため、Ｐベース層４をエピタキシャル成長後、その一部を深さ０.７μｍでエッチングしべベルを形成する。図１１に示すように、エッチングした面のＮ打ち返し層６に、アルミニウムをイオン注入し、Ｐ-層を形成する。その際、活性部のＰ+層３ならびにＰベース層４とは０.２μｍほど離してイオン注入をした。なお、その時のドーズ量は６.０×１０13ｃｍ-2とした。
さらにその外側にＰ-層７形成のため、より低濃度のアルミニウムを１.０×１０13ｃｍ-2イオン注入した。活性化アニールは、上記と同様、熱処理温度・時間１６２０℃・２分の条件で行う。さらに、ＪＴＥ層を形成するＰ-層１１、Ｐ-層１２のイオン注入濃度バラツキを模擬するために、上記のイオン注入量に対し、±５０％以上を変化させたときの素子も併せて試作した。
【００２２】
このようにして作成したＳｉＣＭＯＳＦＥＴの電気特性の耐圧測定結果を図１２の表に示す。チップサイズは３ｍｍ角であり、活性面積は５.７３ｍｍ2であり、定格電流は２５Ａである。なお、比較のためにＰ-層６と活性部Ｐ+層３ならびにＰベース層４を接触させた素子も併せて試作、評価した。その耐圧特性は図１３の表に示す。Ｐ-層６ならびにＰ-層７のドーズ量が６.０×１０13ｃｍ-2または１.０×１０13ｃｍ-2の場合の素子耐圧はそれぞれ１４５０Ｖ、１４５１Ｖとほとんど変わらないが、Ｐ-層１１ならびにＰ-層１２の濃度がずれてくるとその違いは顕著となってくる。
【００２３】
なお、本実施例による素子のＰ-層１１ならびにＰ-層１２の設計上記ドーズ量で耐圧が１４００Ｖ以上出るように設計している。この結果から、本実施例の素子構造の方がＰ-層１１ならびにＰ-層１２の濃度がずれても、ほとんど素子耐圧には影響がないのに対し、活性部のＰ+層３ならびにＰベース層４と接触している素子構造では、ドーズ量２０％のずれで、素子耐圧が１００Ｖ程度低下していることが分かる。とくにＰ-層１１ならびにＰ-層１２は低濃度でのイオン注入法で形成するため、その濃度バラツキが生じやすく、このことから本発明素子はイオン注入プロセスバラツキに対しても耐圧特性がほとんど変わらずに十分な素子耐圧を示していることが分かる。
【００２４】
次に、本実施例による素子に負荷短絡耐量試験を行った。電源電圧を直接ソース―ドレイン間に印加し、その状態でゲート電極にＶｇ=２０Ｖの電圧を印加して何μsec破壊しないかを評価するものである。電源電圧Ｖｃｃ＝８００Ｖとし、また測定温度は１７５℃である。測定波形の概略図を図１２に示すとおりである。
その結果、最大電流が素子定格の５倍である２５０Ａを導通としても破壊せず、さらに１５μsecでも破壊しないという十分な特性を示した。さらにターンオフ耐量を評価したところ、図１３に示されるように、ソース・ドレイン間電圧は１６３０Ｖにクランプされ(図１３中のＶclamＰと示されている電圧)、破壊することなく１００Ａ(定格電流の４倍)を１５０℃にてオフできることを確認した。
【００２５】
このことから、本発明素子は静的な耐圧特性だけでなく負荷短絡耐量やターンオフ耐量といった動的な耐量に対しても、プロセスバラツキの影響はほとんどなく極めて大きい破壊耐量を示す素子を実現できることが分かる。
なお、このｎ型半導体基板１の結晶学的面指数は、(０００−１)に対して０°、２°、8°、１０°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、同様の特性を示し良好であった。
【００２６】
（実施例２）
実施例１と同様の製造工程にて１２００Ｖ２５ＡのＭＯＳＦＥＴを作製した。ただし本実施例ではｎ型半導体基板１の結晶学的面指数は(０００１)に対して４°ほど傾いた面の上に窒素を１.８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させた。その他の工程、セル構造、周辺耐圧構造は全く同一である。
作製した素子の耐圧特性、ならびに負荷短絡耐量、ターンオフ耐量を評価したところ、実施例１とほとんど同一の特性を示すことを確認した。
なお、ｎ型半導体基板１の結晶学的面指数は(０００１)に対して０°、２°、８°、１０°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、同様の特性を示し良好であった。
【００２７】
（実施例３）
まず、ｎ型ＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗ＳｉＣ半導体１とした。
ｎ型半導体基板１の結晶学的面指数は(０００−１)に対して４°ほど傾いた面の上に窒素を１.８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させる。その上に幅１３μｍで深さ０.５μｍのＰベース層４をイオン注入法で形成する。その際の不純物イオンはアルミニウムを用いた。また不純物濃度は、１.０×１０16ｃｍ-3となるようにドーズ量を設定した。Ｎ+ソース層、Ｐ+コンタクト層をＰベース層４内に選択的に形成し、その後活性化アニールを実施する。熱処理温度・時間は１６２０℃・２分である。その後、ゲート酸化膜１００ｎｍの厚さを熱酸化で形成し、水素雰囲気中にて１０００℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜としてリンガラスを１.０μｍ厚で成膜、パターニングし熱処理、１％シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ５μｍで成膜した。素子裏面にはニッケルを成膜し９７０℃で熱処理後、Ｔｉ／Ｎｉ／Ａｕを成膜した。そして保護膜を表面に付加して素子は完成する。
【００２８】
一方周辺耐圧構造部は、Ｐベース層４を形成後、その外側にＰ-層１１としてアルミニウムをイオン注入する。その際、活性部のＰベース層４とは０.２μｍほど離してイオン注入をした。その時のドーズ量は６.０×１０13ｃｍ-2とした。さらにその外側にＰ-層１２形成のためより低濃度のアルミニウムを１.０×１０13ｃｍ-2イオン注入した。活性化アニールは前記と同じ熱処理温度・時間は１６２０℃・２分である。さらに前記Ｐ-層１１、Ｐ-層１２のイオン注入濃度バラツキを模擬するために、上記のイオン注入量に対し、±５０％を変化させたときの素子も併せて試作した。
【００２９】
このようにして作成したＳｉＣＭＯＳＦＥＴの電気特性の耐圧測定を実施した。
比較のため、１２００Ｖ／２５Ａ素子について、図１４に、従来例のＰ-層６、Ｐ-層７のドーズ量を変えた時の耐圧特性を示す図１４に、本実施例の耐圧特性を図１５に示す。
チップサイズは３ｍｍ角、活性面積は５.７２ｍｍ2であり、定格電流は２５Ａである。
Ｐ-層６ならびにＰ-層７のドーズ量が６.０×１０13ｃｍ-2、または１.０×１０13ｃｍ-2の場合の素子耐圧は、それぞれ１４５０Ｖ、１４５１Ｖとほとんど変わらないが、Ｐ-層６ならびにＰ-層７の濃度がずれてくるとその違いは顕著となってくる。すなわち、本実施例の素子構造の方がＰ-層６ならびにＰ-層７の濃度がずれてもほとんど素子耐圧には影響がないのに対し、活性部のＰ+層３ならびにＰベース層４と接触している素子構造では、素子耐圧が１００Ｖ程度低下していることが分かる。
特にＰ-層１１ならびにＰ-層１２は低濃度でのイオン注入法で形成するため、その濃度バラツキが生じやすく、このことから本発明素子はイオン注入プロセスバラツキに対しても耐圧特性がほとんど変わらずに十分な素子耐圧を示していることが分かる。
【００３０】
次に、本実施例により作製された素子に負荷短絡耐量試験を行った。電源電圧を直接ソース―ドレイン間に印加し、その状態でゲート電極にＶｇ＝２０Ｖの電圧を印加、何μsec破壊しないかを評価するものである。電源電圧Ｖｃｃ＝８００Ｖとし、また測定温度は１７５℃である。
その結果、最大電流が素子定格の５倍である２５０Ａを導通としても破壊せず、さらに１５μsecでも破壊しないという十分な特性を示した。さらにターンオフ耐量を評価したところソース・ドレイン間電圧は１６１０Ｖにクランプされ、破壊することなく１００Ａ(定格電流の４倍)を１５０℃にてオフできることを確認した。このことから、本発明素子は静的な耐圧特性だけでなく負荷短絡耐量やターンオフ耐量といった動的な耐量に対しても、プロセスバラツキの影響はほとんどなく極めて大きい破壊耐量を示す素子を実現できることが分かる。
なお、ｎ型半導体基板１の結晶学的面指数は(０００−１)に対して０°、２°、8°、１０°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、同様の特性を示し良好であった。
【００３１】
（実施例４）
実施例３と同様の製造工程にて１２００Ｖ２５ＡのＭＯＳＦＥＴを作製した。ただし本実施例では、ｎ型半導体基板１の結晶学的面指数は、(０００１)に対して４°ほど傾いたものとし、この面の上に窒素を１.８×１０16ｃｍ-3程度含むｎ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させた。その他の工程は全く同一である。作製した素子の耐圧特性、ならびに負荷短絡耐量、ターンオフ耐量を評価したところ、実施例３とほとんど同一の特性を示すことを確認した。
【００３２】
なお、ｎ型半導体基板１の結晶学的面指数は(０００１)に対して０°、２°、8°、１０°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
なお、実施例には示さなかったが本発明はＭＯＳＦＥＴとは異なる導電型の半導体基板を用いたＩＧＢＴ、さらにはショットキーバリアダイオード（ＳＢＤ）やＰｉＮダイオードにも適用されることは自明である。
【産業上の利用可能性】
【００３３】
以上に説明したように、本発明によって、基板の結晶面方位によらず周辺耐圧構造のイオン注入時のプロセスバラツキにも十分な素子耐圧特性を保持したまま、低オン抵抗で破壊耐量が大きいＭＯＳＦＥＴ、ＩＧＢＴ、ＳＢＤ、そしてＰｉＮダイオードを提供することが可能になる。
【符号の説明】
【００３４】
１      ｎ型の半導体基板
２      ｎ型ＳｉＣ層２      
３      Ｐ+層
４      Ｐ型ベース層
５      ソース領域
６      Ｎ打ち返し層
７      Ｐ-層
１１、１２    低濃度の第２導電型層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１５】
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【図１２】
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【図１３】
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