(57)【特許請求の範囲】
【請求項１】
メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、
前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、
前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、
前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体と、を備えたメモリセルであって、
量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加された際に、前記電荷蓄積層への電荷の注入を阻止するときには、
前記第1選択ゲート電極に1.5[V]以下の電圧を印加し、かつ前記ビット線に0[V]の電圧を印加して前記第1選択ゲート電極と対向したメモリウェル表面を導通状態にするか、或いは、前記第2選択ゲート電極に1.5[V]以下の電圧を印加し、かつ前記ソース線に0[V]の電圧を印加して前記第2選択ゲート電極と対向したメモリウェル表面を導通状態にするか、の少なくともいずれか一方を実行し、さらに前記電荷蓄積層に電子が蓄積されていないときの前記メモリセルの閾値電圧よりも低い電圧値に選定されたキャリア排除電圧を前記メモリゲート電極に印加することで、前記メモリゲート電極と対向した前記メモリウェル内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアを排除した後、
前記第1選択ゲート電極に1.5[V]以下の第1選択ゲート電圧を印加し、前記ビット線に1.5[V]以下のオフ電圧を印加することで前記第1選択ゲート電極に対向したメモリウェルを非導通状態とし、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ドレイン領域との電気的な接続を遮断し、かつ、前記第2選択ゲート電極に0[V]のゲートオフ電圧を印加し、前記ソース線に0[V]のソースオフ電圧を印加することで前記第2選択ゲート電極に対向したメモリウェルを非導通状態とし、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ソース領域との電気的な接続を遮断して、前記メモリゲート電極と対向した領域の前記メモリウェルに、前記チャネル層を形成させずに空乏層を形成し、
前記電荷蓄積ゲート電圧に基づいて前記メモリウェル表面の電位を上昇させ、前記メモリゲート電極および前記メモリウェル表面間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって、前記メモリウェル表面における電位が前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へと到達することを阻止する動作を実行し、
前記第1選択ゲート電極と前記第2選択ゲート電極との間の前記メモリウェルは、前記ドレイン領域および前記ソース領域の不純物濃度よりも低く、かつ前記空乏層が形成された際に、該空乏層によって、前記メモリゲート構造体と対向する前記メモリウェル表面から前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へ電位の到達を阻止する不純物濃度に選定されている
ことを特徴とするメモリセル。
【請求項２】
前記電荷蓄積層に電荷を注入する際には、
前記第2選択ゲート構造体により、前記ソース線から前記チャネル層形成キャリア領域への電圧印加を遮断する一方で、前記第1選択ゲート構造体により前記ビット線から前記チャネル層形成キャリア領域へビット電圧を印加し、前記電荷蓄積ゲート電圧と前記ビット電圧との電圧差により前記電荷蓄積層に電荷を注入する
ことを特徴とする請求項１記載のメモリセル。
【請求項３】
前記電荷蓄積層は、前記メモリゲート電極と前記メモリウェルとが対向した領域にのみ形成されており、前記メモリゲート構造体および前記第1選択ゲート構造体間の前記一の側壁スペーサと、前記メモリゲート構造体および前記第2選択ゲート構造体間の前記他の側壁スペーサとには、前記電荷蓄積層が非形成である
ことを特徴とする請求項１または２記載のメモリセル。
【請求項４】
前記第1選択ゲート電極および前記第2選択ゲート電極が前記メモリゲート電極に対してサイドウォール状に形成されている
ことを特徴とする請求項１〜３のうちいずれか１項記載のメモリセル。
【請求項５】
前記第1選択ゲート電極と前記第2選択ゲート電極との間のメモリウェルは、表面から50［nm］までの領域の不純物濃度が1E19/cm3以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が9［nm］以下である
ことを特徴とする請求項１〜４のうちいずれか１項記載のメモリセル。
【請求項６】
前記第1選択ゲート電極と前記第2選択ゲート電極との間のメモリウェルは、表面から50［nm］までの領域の不純物濃度が3E18/cm3以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が3［nm］以下である
ことを特徴とする請求項１〜５のうちいずれか１項記載のメモリセル。
【請求項７】
ビット線およびソース線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、
前記メモリセルが請求項１〜６のうちいずれか１項記載のメモリセルである
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記メモリセルの周辺には周辺回路が設けられており、
前記メモリセルに形成されている前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が、前記周辺回路を構成する電界効果トランジスタのゲート絶縁膜の膜厚のうち、最も薄い膜厚以下に選定されており、かつ、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が、前記ビット線に接続されたビット電圧印加回路を構成する電界効果トランジスタのゲート絶縁膜と、前記ソース線に接続されたソース電圧印加回路を構成する電界効果トランジスタのゲート絶縁膜との膜厚と同じ膜厚に形成されている
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、
前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、
前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、
前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体と、を備えたメモリセルの書き込み方法であって、
量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加された際に、前記電荷蓄積層への電荷の注入を阻止するときには、
前記メモリゲート電極と対向した前記メモリウェル内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアが排除された状態で、
前記第1選択ゲート電極に第1選択ゲート電圧を印加し、前記ビット線にオフ電圧を印加することで前記第1選択ゲート電極に対向したメモリウェルを非導通状態とし、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ドレイン領域との電気的な接続を遮断し、かつ、前記第2選択ゲート電極にゲートオフ電圧を印加し、前記ソース線にソースオフ電圧を印加して前記第2選択ゲート電極に対向したメモリウェルを非導通状態とし、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ソース領域との電気的な接続を遮断して、前記メモリゲート電極と対向した前記メモリウェルに、前記チャネル層を形成させずに空乏層を形成し、
前記電荷蓄積ゲート電圧に基づいて前記メモリウェル表面の電位を上昇させ、前記メモリゲート電極および前記メモリウェル表面間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって、前記メモリウェル表面における電位が前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へと到達することを阻止する
ことを特徴とするメモリセルの書き込み方法。
【請求項１０】
前記第1選択ゲート電極に電圧を印加し、かつ前記ビット線に0[V]の電圧を印加して前記第1選択ゲート電極と対向したメモリウェル表面を導通状態にするか、或いは、前記第2選択ゲート電極に電圧を印加し、かつ前記ソース線に0[V]の電圧を印加して前記第2選択ゲート電極と対向したメモリウェル表面を導通状態にするか、の少なくともいずれか一方を実行し、さらに前記電荷蓄積層に電子が蓄積されていないときの前記メモリセルの閾値電圧よりも低い電圧値に選定されたキャリア排除電圧を前記メモリゲート電極に印加することで、前記チャネル層形成キャリア領域から前記キャリアを排除する
ことを特徴とする請求項９に記載のメモリセルの書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルおよび不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1における図１６参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域からソース領域に向けてメモリウェル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
【０００３】
実際上、このようなメモリセルでは、電荷蓄積層に電荷を注入する場合、ソース線に接続された他の選択ゲート構造体で電圧を遮断しつつ、ビット線からの低電圧のビット電圧を一の選択ゲート構造体を介してメモリゲート構造体のチャネル層に印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
【０００４】
このような構成でなるメモリセルが行列状に配置された不揮発性半導体記憶装置では、高電圧のメモリゲート電圧が印加されるメモリゲート線を、複数のメモリセルにて共有している。そのため、一のメモリセルの電荷蓄積層に電荷を注入するために高電圧のメモリゲート電圧をメモリゲート線に印加すると、当該メモリゲート線を共有する他のメモリセルでは、電荷蓄積層に電荷を注入しないときでも、高電圧のメモリゲート電圧がメモリゲート電極に印加されてしまう。
【０００５】
そこで、この場合、電荷蓄積層に電荷を注入させないメモリセルでは、ソース線に接続された他の選択ゲート構造体にてチャネル層への電圧印加を遮断しつつ、一の選択ゲート構造体によって、ビット線からの高電圧のビット電圧をメモリゲート構造体のチャネル層に印加する。これにより、高電圧のメモリゲート電圧がメモリゲート電極に印加されたメモリゲート構造体では、高電圧のビット電圧がチャネル層に印加されることから、メモリゲート電極とチャネル層との電圧差が小さくなり、その結果、量子トンネル効果が生じることなく電荷蓄積層に電荷が注入され得ない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2011-129816号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、従来、電荷蓄積層に電荷を注入しないメモリセルでは、電荷蓄積層への電荷注入を阻止するために、高電圧のメモリゲート電圧に合わせて、ビット線からチャネル層に高電圧のビット電圧を印加する必要があった。そのため、かかる構成でなるメモリセルでは、ビット線に接続された一の選択ゲート構造体の選択ゲート絶縁膜を、高電圧のビット電圧に耐えるように膜厚を厚くする必要があり、その分、高速動作を実現し難いという問題があった。
【０００８】
また、このように従来のメモリセルでは、電荷蓄積層への電荷注入を阻止する際、ビット線に高電圧のビット電圧を印加することもあるため、メモリセルを制御する周辺回路においても、高電圧のビット電圧に耐え得るように、電界効果トランジスタのゲート絶縁膜の膜厚を厚くする必要があり、その分、周辺回路の面積が大きくなってしまうという問題もあった。
【０００９】
そこで、本発明は以上の点を考慮してなされたもので、従来よりも高速動作を実現しつつ、周辺回路の面積も小さくし得るメモリセルおよび不揮発性半導体記憶装置を提案することを目的とする。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため本発明のメモリセルは、メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加された際に、前記電荷蓄積層への電荷の注入を阻止するときには、前記メモリゲート電極と対向した前記メモリウェル内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアが排除された状態で、前記第1選択ゲート構造体によって、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ドレイン領域との電気的な接続を遮断し、かつ、前記第2選択ゲート構造体によって、前記メモリゲート電極と対向した領域の前記メモリウェルと、前記ソース領域との電気的な接続を遮断して、前記メモリゲート電極と対向した領域の前記メモリウェルに、前記チャネル層を形成させずに空乏層を形成し、前記電荷蓄積ゲート電圧に基づいて前記メモリウェル表面の電位を上昇させ、前記メモリゲート電極および前記メモリウェル表面間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって、前記メモリウェル表面における電位が前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へと到達することを阻止することを特徴とする。
【００１１】
また、本発明の不揮発性半導体記憶装置は、ビット線およびソース線が接続されたメモリセルが行列状に配置された不揮発性半導体記憶装置であって、前記メモリセルが請求項１〜８のうちいずれか１項記載のメモリセルであることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、量子トンネル効果によって電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極と対向した領域のメモリウェルと、ビット線との電気的な接続を第1選択ゲート構造体にて遮断するのに必要な電圧値や、メモリゲート電極と対向した領域のメモリウェルと、ソース線との電気的な接続を第2選択ゲート構造体にて遮断するのに必要な電圧値にまで、ビット線およびソース線の電圧値を下げることができるので、これらビット線およびソース線での電圧低減に合わせて、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の各膜厚を薄くでき、その分、高速動作を実現し得る。
【００１３】
また、本発明によれば、ビット線やソース線に印加される電圧を低減できるため、メモリセルを制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚を薄くでき、その分、周辺回路の面積を小さくできる。
【図面の簡単な説明】
【００１４】
【図１】本発明のメモリセルを備えた不揮発性半導体記憶装置の回路構成を示す回路図である。
【図２】図２Ａは、本発明によるメモリセルの側断面構成と、キャリア排除動作時における各部位の電圧値とを示した断面図であり、図２Ｂは、データの書き込み動作時において電荷蓄積層に電荷を注入させないときの説明に供する概略図である。
【図３】書き込み非選択メモリセルにおける電位の説明に供する概略図である。
【図４】データの書き込み動作時、データの読み出し動作時、およびデータの消去動作時における各部位における電圧値の一例を示す表である。
【図５】図５Ａは、メモリゲート電極および第1選択ゲート電極間の側壁スペーサ内にも電荷蓄積層が形成された比較例1のメモリセルにおいて、電荷蓄積層に電荷を注入した直後の様子を示す概略図であり、図５Ｂは、図５Ａの電荷蓄積層に電荷を注入した後、時間経過に伴い、電荷蓄積層内の電荷が拡散していったときの様子を示す概略図である。
【図６】本発明によるメモリセルにおいて電荷蓄積層に電荷を注入したときの様子を示す概略図である。
【図７】図７Ａは、メモリゲート構造体および第1選択ゲート構造体間のメモリウェル表面と、メモリゲート構造体および第2選択ゲート構造体間のメモリウェル表面にそれぞれ不純物拡散領域が形成された比較例2のメモリセルを示し、図７Ｂは、本発明のメモリセルにおける空乏層の説明に供する概略図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．不揮発性半導体記憶装置の全体構成
２．メモリセルの詳細構成
３．データの書き込み動作前に行われるキャリア排除動作について
４．書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
５．高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
６．不揮発性半導体記憶装置における各種動作時における電圧について
７．本発明のメモリセルにおける電荷蓄積層の構成について
８．作用および効果
９．他の実施の形態
【００１６】
（１）不揮発性半導体記憶装置の全体構成
図１において、1は不揮発性半導体記憶装置を示し、本発明によるメモリセル2a,2b,2c,2dが行列状に配置された構成を有する。不揮発性半導体記憶装置1は、これらメモリセル2a,2b,2c,2dのうち、一方向（この場合、列方向）に並ぶメモリセル2a,2c（2b,2d）で1本のビット線BL1（BL2）を共有しており、ビット電圧印加回路10によって各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。また、不揮発性半導体記憶装置1は、一方向と直交する他方向（この場合、行方向）に配置されたメモリセル2a,2b（2c,2d）で1本の第1選択ゲート線DGL1（DGL2）を共有しており、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2毎に所定の第1選択ゲート電圧が一律に印加され得る。
【００１７】
さらに、この実施の形態の場合、不揮発性半導体記憶装置1では、1本のメモリゲート線MGLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2c,2dで共有しており、メモリゲート電圧印加回路13によりメモリゲート線MGLに所定のメモリゲート電圧が印加され、第2選択ゲート電圧印加回路14により第2選択ゲート線SGLに所定の第2選択ゲート電圧が印加され、ソース電圧印加回路15によりソース線SLに所定のソース電圧が印加され得る。
【００１８】
なお、この実施の形態においては、1本のメモリゲート線MGLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2c,2dで共有するようにした場合について述べるが、本発明はこれに限らず、他方向（行方向）に配置されたメモリセル2a,2b（2c,2d）毎に、それぞれメモリゲート線と第2選択ゲート線とソース線とを共有させるようにしてもよい。
【００１９】
因みに、この不揮発性半導体記憶装置1では、例えばP型でなる1つのメモリウェルMPWに全てのメモリセル2a,2b,2c,2dが形成されており、基板電圧印加回路17によってメモリウェルMPWに所定の基板電圧が印加され得るようになされている。ここで、これらメモリセル2a,2b,2c,2dは全て同一構成を有していることから、1行1列目のメモリセル2aに着目して以下説明する。
【００２０】
この場合、メモリセル2aは、メモリウェルMPW表面に形成されたドレイン領域（図示せず）にビット線BL1が接続されているとともに、メモリウェルMPW表面に形成されたソース領域（図示せず）にソース線SLが接続されており、これらドレイン領域およびソース領域間のメモリウェルMPW上に、メモリゲート構造体4と、第1選択ゲート構造体5と、第2選択ゲート構造体6とが形成された構成を有する。
【００２１】
実際上、メモリセル2aは、ドレイン領域およびソース領域間のメモリウェルMPW上に形成されたメモリゲート構造体4の一の側壁に側壁スペーサ（図示せず）を介して第1選択ゲート構造体5が配置され、メモリゲート構造体4の他の側壁に側壁スペーサを介して第2選択ゲート構造体6が配置されており、ビット線BL1からソース線SLに向けてメモリウェルMPW上に、第1選択ゲート構造体5、メモリゲート構造体4および第2選択ゲート構造体6の順に配置されている。
【００２２】
ここで、第1選択ゲート構造体5には、側壁スペーサとドレイン領域との間のメモリウェルMPW上に、第1選択ゲート絶縁膜を介して第1選択ゲート電極DGが形成された構成を有しており、第1選択ゲート電極DGに第1選択ゲート線DGL1が接続されている。第1選択ゲート構造体5は、ビット線BL1からメモリウェルMPW表面のドレイン領域に印加されるビット電圧と、第1選択ゲート線DGL1から第1選択ゲート電極DGに印加される第1選択ゲート電圧との電圧差により、第1選択ゲート電極DGと対向したメモリウェルMPW表面にチャネル層を形成し得る。
【００２３】
この場合、第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPW表面にチャネル層が形成されることで、ビット線BL1と、メモリゲート構造体4直下の領域のメモリウェルMPWとを電気的に接続させ、メモリゲート構造体4直下のメモリウェルMPWに形成されるチャネル層に対し、ビット線BL1のビット電圧を印加し得る。
【００２４】
一方、第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPW表面にチャネル層を非形成とすることで、ビット線BL1と、メモリゲート構造体4直下の領域のメモリウェルMPWとの電気的な接続を遮断し、ビット線BL1から、メモリゲート構造体4直下の領域のメモリウェルMPWへのビット電圧の印加を阻止し得る。
【００２５】
第2選択ゲート構造体6は、側壁スペーサとソース領域との間のメモリウェルMPW上に、第2選択ゲート絶縁膜を介して第2選択ゲート電極SGが形成された構成を有しており、第2選択ゲート電極SGに第2選択ゲート線SGLが接続されている。第2選択ゲート構造体6は、ソース線SLからメモリウェルMPW表面のソース領域に印加されるソース電圧と、第2選択ゲート線SGLから第2選択ゲート電極SGに印加される第2選択ゲート電圧との電圧差により、第2選択ゲート電極SGと対向したメモリウェルMPW表面にチャネル層を形成し得る。
【００２６】
この場合、第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウェルMPW表面にチャネル層が形成されることで、ソース線SLと、メモリゲート構造体4直下の領域のメモリウェルMPWとを電気的に接続させ得る。一方、第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウェルMPW表面にチャネル層を非形成とすることで、ソース線SLと、メモリゲート構造体4直下の領域のメモリウェルMPWとの電気的な接続を遮断し得、ソース線SLから、メモリゲート構造体4直下の領域のメモリウェルMPWへのソース電圧の印加を阻止し得る。
【００２７】
第1選択ゲート構造体5および第2選択ゲート構造体6間のメモリウェルMPW上にあるメモリゲート構造体4は、メモリウェルMPW上に下部ゲート絶縁膜、電荷蓄積層EC、上部ゲート絶縁膜、およびメモリゲート電極MGの順で積層形成された構成を有し、当該メモリゲート電極MGにメモリゲート線MGLが接続されている。かかる構成でなるメモリゲート構造体4は、メモリゲート電極MGとメモリウェルMPWとの電圧差によって量子トンネル効果を発生させ、電荷蓄積層ECに電荷を注入したり、或いは、当該電荷蓄積層EC内から電荷を引き抜くようになされている。
【００２８】
（２）メモリセルの詳細構成
ここで、図２Ａはメモリセル2a（2b）の側断面構成を示す断面図である。実際上、図２Ａに示すように、例えばメモリセル2aは、SiO２等の絶縁基板20上にN型のディープウェル層DNWを介してP型のメモリウェルMPWが形成されており、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6とが当該メモリウェルMPWに形成されている。
【００２９】
実際上、メモリウェルMPWの表面には、第1選択ゲート構造体5の一端にあるドレイン領域31と、第2選択ゲート構造体6の一端にあるソース領域34とが所定距離を空けて形成されており、ドレイン領域31にビット線BL1が接続されているとともに、ソース領域34にソース線SLが接続されている。なお、この実施の形態の場合、ドレイン領域31およびソース領域34は、不純物濃度が1.0E21/cm3以上に選定されており、一方、メモリウェルMPWは、チャネル層が形成される表面領域（例えば、表面から50［nm］までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
【００３０】
メモリゲート構造体4は、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4は、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがメモリウェルMPWおよびメモリゲート電極MGから絶縁された構成を有する。
【００３１】
メモリゲート構造体4には、絶縁部材でなる側壁スペーサ28aが一の側壁に沿って形成されており、当該側壁スペーサ28aを介して第1選択ゲート構造体5が隣接されている。このようなメモリゲート構造体4と第1選択ゲート構造体5との間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4と、第1選択ゲート構造体5とを絶縁し得るようになされている。
【００３２】
ここで、メモリゲート構造体4および第1選択ゲート構造体5間が5[nm]未満のときには、メモリゲート電極MGや、第1選択ゲート電極DGに所定電圧が印加された際に側壁スペーサ28aに耐圧不良が生じる虞があり、一方、メモリゲート構造体4および第1選択ゲート構造体5間が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体4および第1選択ゲート構造体5間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第1選択ゲート構造体5間の側壁スペーサ28aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
【００３３】
第1選択ゲート構造体5は、側壁スペーサ28aとドレイン領域31間のメモリウェルMPW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第1選択ゲート絶縁膜30が形成されており、当該第1選択ゲート絶縁膜30上に、第1選択ゲート線DGL1が接続された第1選択ゲート電極DGが形成されている。
【００３４】
一方、メモリゲート構造体4の他の側壁にも、絶縁部材でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2選択ゲート構造体6が隣接されている。このようなメモリゲート構造体4と、第2選択ゲート構造体6との間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体4と、第2選択ゲート構造体6とを絶縁し得るようになされている。
【００３５】
ここで、メモリゲート構造体4と第2選択ゲート構造体6との間が5[nm]未満のときには、メモリゲート電極MGや、第2選択ゲート電極SGに所定電圧が印加された際に側壁スペーサ28bに耐圧不良が生じる虞があり、一方、メモリゲート構造体4と第2選択ゲート構造体6間が40[nm]を超えたときには、メモリゲート電極MGおよび第2選択ゲート電極SG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体4および第2選択ゲート構造体6間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第2選択ゲート構造体6間の側壁スペーサ28aも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
【００３６】
第2選択ゲート構造体6は、側壁スペーサ28bとソース領域34間のメモリウェルMPW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第2選択ゲート絶縁膜33が形成されており、当該第2選択ゲート絶縁膜33上に、第2選択ゲート線SGLが接続された第2選択ゲート電極SGが形成されている。
【００３７】
因みに、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの側壁に沿って形成された第1選択ゲート電極DGおよび第2選択ゲート電極SGは、それぞれメモリゲート電極MGから離れるに従って頂上部がメモリウェルMPWに向けて下降してゆくようなサイドウォール状に形成されている。
【００３８】
このような構成を有するメモリセル2a,2b,2c,2dは、フォトリソグラフィ技術、酸化やCVD等の成膜技術、エッチング技術およびイオン注入法等を利用した一般的な半導体製造プロセスにより形成できるため、ここではその説明は省略する。
【００３９】
因みに、上述したサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGは、初めに側壁スペーサ28a,28bで覆われたメモリゲート電極MGをメモリウェルMPW上に形成した後、当該メモリゲート電極MG周辺の側壁スペーサ28a,28bを覆うようにメモリウェルMPW上に層状の導電層を形成し、その後、当該導電層をエッチバックすることにより、メモリゲート電極MGの側壁の側壁スペーサ28a,28bに沿ってサイドウォール状に形成できる。
【００４０】
すなわち、メモリゲート電極MGは、第1選択ゲート電極DGおよび第2選択ゲート電極SGよりも先に形成され、側壁に側壁スペーサ28a,28bを介してサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGがそれそれ形成され得る。このように、第1選択ゲート電極DGおよび第2選択ゲート電極SGは、メモリゲート電極MGを形成する半導体製造プロセスよりも後の工程によって、メモリゲート電極MGとは別の導電層を用いて形成されている。
【００４１】
（３）データの書き込み動作前に行われるキャリア排除動作について
ここで、本発明の不揮発性半導体記憶装置1では、例えば1行1列目のメモリセル2aの電荷蓄積層ECに電荷を注入してデータを書き込み、他のメモリセル2b,2c,2dの電荷蓄積層ECに電荷を注入させずにデータを書き込まない、データの書き込み動作を実行する際、当該データの書き込み動作を実行するのに先立って、後述するキャリア排除動作を実行し得るようになされている。
【００４２】
この場合、キャリア排除動作として、本発明の不揮発性半導体記憶装置1は、各メモリセル2a,2b,2c,2dにおいて、メモリゲート電極MGと対向するメモリウェルMPWにチャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から当該キャリアを排除し、メモリゲート電極MGと対向する領域のメモリウェルMPWにチャネル層を形成させることなく空乏層を形成させ得るようになされている。
【００４３】
なお、キャリア排除動作を実行する際、不揮発性半導体記憶装置1では、各メモリセル2a,2b,2c,2dにそれぞれ印加する電圧が同じになるため、ここではメモリセル2a,2bに着目して以下説明する。この場合、図２Ａに示すように、第1選択ゲート構造体5には、第1選択ゲート線DGL1から第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BL1（BL2）からドレイン領域31に0［V］のビット電圧が印加され得る。これにより第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPW表面で導通状態となり、ビット線BL1（BL2）が接続されたドレイン領域31と、メモリゲート構造体4と対向したメモリウェルMPWのチャネル層形成キャリア領域とが電気的に接続し得る。
【００４４】
また、この実施の形態の場合、第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに1.5[V]の第2選択ゲート電圧が印加され、ソース線SLからソース領域34に0［V］のソース電圧が印加され得る。これにより第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウェルMPW表面で導通状態となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体4と対向したメモリウェルMPWのチャネル層形成キャリア領域とが電気的に接続し得る。
【００４５】
これに加えて、メモリセル2a（2b）では、メモリウェルMPWにビット電圧およびソース電圧と同じ0[V]の基板電圧が印加されるとともに、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに-2[V]のキャリア排除電圧が印加され得る。ここで、メモリゲート電極MGに印加されるキャリア排除電圧は、メモリゲート構造体4と対向したメモリウェルMPWにおいてチャネル層が形成される閾値電圧（Vth）を基準に規定されており、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメモリゲート電極MGへ印加された際にチャネル層が形成されない電圧値に選定されている。
【００４６】
これにより、メモリセル2a（2b）では、メモリゲート電極MGに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域から、ドレイン領域31およびまたはソース領域34へと導き、当該チャネル層形成キャリア領域からキャリアを追い出し得るようになされている。
【００４７】
この実施の形態の場合、メモリセル2a(2b)におけるメモリゲート構造体4が、P型のメモリウェルMPW上に形成され、N型のMOSトランジスタ構造を形成している。このため、メモリセル2a(2b)では、データの書き込み状態のときの閾値電圧（Vth）を例えば2.0[V]に設定し、データの消去状態のときの閾値電圧（Vth）を例えば-1.5[V]に設定することができる。この場合、チャネル層形成キャリア領域からキャリアを追い出すキャリア排除電圧は、例えば-2.0[V]以下に選定すればよい。これにより、メモリセル2a（2b）は、メモリゲート構造体4における閾値電圧が、データの書き込み状態や、データの消去状態にあるか否かによらずに、メモリゲート電極MGから印加されるキャリア排除電圧によって、チャネル層形成キャリア領域内のキャリアを、当該チャネル層形成キャリア領域と導通接続されたドレイン領域31およびソース領域34へと導き、チャネル層形成キャリア領域からキャリアを追い出し、チャネル層が形成されていない状態にさせることができる。
【００４８】
このように、メモリゲート構造体4における閾値電圧は、電荷蓄積層ECに電子（電荷）が蓄積しているとき（データの書き込み状態のとき）と、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）とき（データの消去状態のとき）とで異なっている。すなわち、電荷蓄積層ECに電子が蓄積されているときの閾値電圧は、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの閾値電圧よりも高く（深く）なる。そこで、キャリア排除電圧は、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの低い方（浅い方）の閾値電圧を基準に、当該閾値電圧よりも低い（浅い）電圧値に選定され、電荷蓄積層ECに電荷が蓄積されているか否かにかかわらず、チャネル層形成キャリア領域からドレイン領域31やソース領域34にキャリアを追い出し得るようになされている。
【００４９】
かくして、メモリセル2a（2b）では、上記のように設定したキャリア排除電圧がメモリゲート電極MGに印加されることにより、メモリセル2a（2b）がディプリート状態であったとしても、メモリゲート構造体4直下のメモリウェルMPWのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されずに空乏層が形成された状態となり得る。
【００５０】
（４）書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
不揮発性半導体記憶装置1は、上述したキャリア排除動作によって、各メモリセル2a,2b,2c,2dにおいてメモリゲート構造体4直下にあるメモリウェルMPWのチャネル層形成キャリア領域内からキャリアを排除させた後、例えば所望のメモリセル2aの電荷蓄積層ECに電荷を蓄積させるデータの書き込み動作を実行し得るようになされている。
【００５１】
なお、ここでは、例えばメモリセル2aの電荷蓄積層ECに電荷を注入し、当該メモリセル2aにデータを書き込む場合について以下説明する。この場合、図２Ｂに示すように、電荷蓄積層ECに電荷を注入させるメモリセル（書き込み選択メモリセルとも呼ぶ）2aには、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され得る。この際、第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され得る。これにより第2選択ゲート構造体6は、第2選択ゲート電極SGに対向したメモリウェルMPW表面にチャネル層が形成されることなく、ソース線SLが接続されたソース領域34と、メモリゲート構造体4のチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体4のチャネル層形成キャリア領域への電圧印加を阻止し得る。
【００５２】
一方、第1選択ゲート構造体5には、第1選択ゲート線DGL1から第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BL1からドレイン領域31に0［V］の電荷蓄積ビット電圧が印加され得る。これにより第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPWにチャネル層が形成されて導通状態となり、ビット線BL1が接続されたドレイン領域31と、メモリゲート構造体4のチャネル層形成キャリア領域とが電気的に接続し得る。なお、この際、メモリウェルMPWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
【００５３】
メモリゲート構造体4では、メモリウェルMPWのチャネル層形成キャリア領域がドレイン領域31と電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってメモリウェルMPW表面に形成され得る。かくして、メモリゲート構造体4では、メモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
【００５４】
（５）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
ここで、図１に示す不揮発性半導体記憶装置1では、メモリゲート線MGLを全てのメモリセル2a,2b,2c,2cで共有していることから、例えば1行1列目にあるメモリセル2aの電荷蓄積層ECにのみ電荷を注入する際、メモリゲート線MGLに高電圧の電荷蓄積ゲート電圧を印加すると、電荷蓄積層ECに電荷を注入しない他のメモリセル（書き込み非選択メモリセルとも呼ぶ）2b,2c,2dにもメモリゲート線MGLを介して各メモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加されてしまう。
【００５５】
ここで、この際、電荷蓄積層ECに電荷を注入させない他のメモリセル2b,2c,2dでは、メモリゲート線MGLからメモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加されても、従来のように、高電圧の電荷蓄積ゲート電圧に合わせてビット線BL1,BL2に高電圧のビット電圧を印加する必要がなく、第1選択ゲート構造体5によって、ビット線BL1と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層形成キャリア領域との電気的な接続を遮断し、かつ第2選択ゲート構造体6によって、ソース線SLと、メモリゲート構造体4直下の当該チャネル層形成キャリア領域との電気的な接続を遮断するだけで、メモリゲート構造体4の電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
【００５６】
なお、ここでは、メモリセル2b,2c,2dのうち、データを書き込まない1行2列目のメモリセル2bに着目して以下説明する。この場合、図２Ｂに示すように、書き込み非選択メモリセル2bの第1選択ゲート構造体5には、第1選択ゲート線DGL1から第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ドレイン領域31にはビット線BL2から1.5[V]のオフ電圧が印加され得る。これにより、書き込み非選択メモリセル2bの第1選択ゲート構造体5は、第1選択ゲート電極DGに対向したメモリウェルMPWが非導通状態（オフ状態）となり、ビット線BL2が接続されたドレイン領域31と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層形成キャリア領域との電気的な接続を遮断し得る。
【００５７】
また、この際、書き込み非選択メモリセル2bの第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース領域34にはソース線SLから0[V]のソースオフ電圧が印加され得る。これにより書き込み非選択メモリセル2bの第2選択ゲート構造体6は、第2選択ゲート電極SGに対向したメモリウェルMPWで非導通状態（オフ状態）となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体4直下のメモリウェルMPWのチャネル層形成キャリア領域との電気的な接続を遮断し得る。
【００５８】
ここで、この際、書き込み非選択メモリセル2bには、書き込み選択メモリセル2aとメモリゲート線MGLを共有していることから、メモリゲート構造体4にも、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加される。なお、メモリウェルMPWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加されている。
【００５９】
この場合、書き込み非選択メモリセル2bのメモリゲート構造体4では、キャリア排除動作によって予めチャネル層形成キャリア領域内にキャリアが存在していない状態となっており、この状態で両側の第1選択ゲート構造体5および第2選択ゲート構造体6の直下でメモリウェルMPWが非導通状態となっていることから、メモリゲート構造体4直下のメモリウェルMPWに電荷が存在しない空乏層Dが形成されている。
【００６０】
ここで、図３は、書き込み非選択メモリセル2bにおけるメモリゲート構造体4から空乏層Dまでの電位の推移を示した概略図である。図３に示すように、書き込み非選択メモリセル2bでは、メモリゲート電極MGに印加されるメモリゲート電圧をVg（この実施の形態の場合、電荷蓄積ゲート電圧であり、Vg＝12[V]）とすると、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成部分にて電圧が下がり、メモリゲート電極MGおよびメモリウェルMPW表面に電圧差Vonoが生じ、さらにメモリウェルMPW表面から所定の深さまで形成された空乏層D中で電圧値が下がってゆき、最終的に0[V]の基板電圧となり得る。
【００６１】
ここで、書き込み非選択メモリセル2bにおけるメモリゲート電極MGおよびメモリウェルMPW表面間の電圧差Vonoは、下記の式から求めることができる。なお、qは素電荷量、NaはメモリウェルMPWのアクセプタ濃度、Conoは、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層での容量（以下、メモリゲート容量とも呼ぶ）を示す。また、ε1はメモリウェルMPWを形成する部材（この実施の形態ではシリコン）の比誘電率、ε0は真空の誘電率、Vfbはフラットバンド電圧を示す。
【００６２】
【数１】
0005961681.tif 000002
【００６３】
この実施の形態の場合、メモリゲート電極MGおよびメモリウェルMPW表面の電圧差Vonoは、Vfdが0[V]、Vgが12[V]、Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜24aの膜厚が3.5[nm]とした場合、約2[V]となる。
【００６４】
これにより、書き込み非選択メモリセル2bにおけるメモリゲート構造体4では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極MGおよびメモリウェルMPW表面の電圧差Vonoが約2[V]となり、メモリゲート電極MGおよびメモリウェルMPW表面間に量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
【００６５】
これに加えて、書き込み非選択メモリセル2bでは、メモリゲート構造体4と、第1選択ゲート構造体5との間のメモリウェルMPWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4および第1選択ゲート構造体5間のメモリウェルMPWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体4直下のメモリウェルMPW表面における電位が第1選択ゲート絶縁膜30へ到達することを阻止し得る。
【００６６】
これにより、第1選択ゲート構造体5では、ビット線BL2からドレイン領域31に印加される低電圧のビット電圧に合せて、第1選択ゲート絶縁膜30の膜厚を薄く形成しても、メモリゲート構造体4直下のメモリウェルMPW表面の電位が空乏層Dで遮断されることから、当該メモリウェルMPW表面の電位による第1選択ゲート絶縁膜30の絶縁破壊を防止し得る。
【００６７】
また、これに加えて、メモリゲート構造体4と第2選択ゲート構造体6との間のメモリウェルMPWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4および第2選択ゲート構造体6間のメモリウェルMPWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体4直下のメモリウェルMPW表面の電位が第2選択ゲート絶縁膜33へ到達することを阻止し得る。
【００６８】
これにより、第2選択ゲート構造体6でも、ソース線SLからソース領域34に印加される低電圧のソース電圧に合せて、第2選択ゲート絶縁膜33の膜厚を薄くしても、メモリゲート構造体4直下のメモリウェルMPW表面の電位が空乏層Dで遮断されることから、当該メモリウェルMPW表面の電位による第2選択ゲート絶縁膜33の絶縁破壊を防止し得る。
【００６９】
（６）不揮発性半導体記憶装置における各種動作時における電圧について
ここで、図４は、本発明の不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時（「Prog」）、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータ読み出し動作時（「Read」）、およびメモリセル2a,2cの電荷蓄積層EC内の電荷を引き抜くデータ消去動作時（「Erase」）における各部位の電圧値について纏めた表である。
【００７０】
ここで、図４中の「Read」の欄は、データ読み出し動作時における電圧値を示しており、この場合、例えばデータを読み出すメモリセル2aが配置された選択列では、第2選択ゲート線SGLに1.5［V］の第2選択ゲート電圧が印加され、ソース線SLに0［V］のソース電圧が印加されることにより、当該メモリセル2aの第2選択ゲート構造体6を設けた領域のメモリウェルMPWが導通状態となり、ソース線SLと、メモリゲート構造体4直下の領域のメモリウェルMPWとが電気的に接続した状態となり得る。また、この際、データを読み出すメモリセル2aの第1選択ゲート構造体5に接続された第1選択ゲート線DGL1には1.5［V］の第1選択ゲート電圧が印加され、当該第1選択ゲート構造体5に隣接するドレイン領域31に接続されたビット線BL1には、1.5［V］の読み出し電圧が印加され得る。
【００７１】
さらに、データを読み出すメモリセル2aのメモリゲート構造体4には、メモリゲート線MGLからメモリゲート電極MGに0[V]が印加され得る。この際、データを読み出すメモリセル2aにおいて、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）には、メモリゲート構造体4直下のメモリウェルMPWで非導通状態となり、当該メモリゲート構造体4によって、第1選択ゲート構造体5と、第2選択ゲート構造体6との電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2aでは、第1選択ゲート構造体5と隣接するドレイン領域31に接続されたビット線BL1での1.5［V］の読み出し電圧がそのまま維持され得る。
【００７２】
一方、データを読み出すメモリセル2aにおいて、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4直下のメモリウェルMPWが導通状態となり、メモリゲート構造体4を介して第1選択ゲート構造体5と第2選択ゲート構造体6とが電気的に接続され、その結果、メモリセル2aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続する。これにより、データを読み出すメモリセル2aでは、ビット線BL1の読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータを読み出すことができる。
【００７３】
なお、1.5［V］の読み出し電圧が印加されたビット線BL1に接続され、かつデータを読み出さないメモリセル2c（図１）では、図４の「非選択行」のように、第1選択ゲート線DGL1に0［V］が印加され、第1選択ゲート構造体5直下のメモリウェルMPWが非導通状態となることにより、電荷蓄積層ECにおける電荷の蓄積状態がビット線BL1の読み出し電圧に影響を与えることを防止し得る。
【００７４】
因みに、図４の「Erase」の欄は、不揮発性半導体記憶装置1におけるメモリセル2a,2cの電荷蓄積層EC内の電荷を引き抜くデータの消去動作時の電圧値を示す。この場合、各メモリセル2a,2cのメモリゲート構造体4には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のメモリウェルMPWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
【００７５】
なお、図４の「Prog」の欄は、メモリセル2aの電荷蓄積層ECに電荷を注入するときの電圧値（「選択列」および「選択行」）と、メモリセル2aの電荷蓄積層ECに電荷を注入しないときの電圧値（「非選択列」または「非選択行」）とを示し、上述した「（４）書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について」および「（５）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について」と説明が重複する部分があるためここではその説明は省略する。
【００７６】
（７）本発明のメモリセルにおける電荷蓄積層の構成について
ここで、図２Ａとの対応部分に同一符号を付して示す図５Ａは、比較例1であるメモリセル100を示し、メモリゲート電極MGおよび第1選択ゲート電極DG間にある側壁スペーサ102内にも電荷蓄積層EC1が形成されている点で、図２Ａに示した本発明のメモリセル2aとは相違している。なお、図５Ａは、メモリゲート電極MGおよび第1選択ゲート電極DG間の電荷蓄積層EC1だけを図示しているが、メモリゲート電極MGおよび第2選択ゲート電極SG（図５Ａでは図示せず）間の側壁スペーサ内にも同様に電荷蓄積層が形成されている。
【００７７】
実際上、比較例1として示す電荷蓄積層EC1は、メモリゲート電極MGの下部の領域ER1に設けられた電荷蓄積層ECの末端から、メモリゲート電極MGおよび第1選択ゲート電極DG間の領域にまで延びた後、直角に屈折してメモリゲート電極MGおよび第1選択ゲート電極DG間の側壁スペーサ102内でメモリゲート電極MGの側壁に沿って延びた構成を有する。
【００７８】
このような電荷蓄積層EC,EC1を有した比較例1のメモリセル100では、メモリゲート電極MGと、メモリウェルMPW表面のチャネル層（図示せず）との電圧差によって生じる量子トンネル効果により、メモリウェルMPWから電荷蓄積層EC内に電荷が注入され得る。しかしながら、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、比較例1のメモリセル100では、時間経過に伴い、電荷蓄積層EC内の電荷が、メモリゲート電極MGおよび第1選択ゲート電極DG間にある電荷蓄積層EC1内にまで次第に拡散してゆき、電荷蓄積層ECだけでなく、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2直上の電荷蓄積層EC1内にまで電荷が蓄積された状態となる虞がある。
【００７９】
このように、比較例1のメモリセル100では、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2直上の電荷蓄積層EC1内にまで電荷が蓄積された状態になってしまうと、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2での抵抗が上がってしまうことから、読み出し動作においてメモリ電流が低下してしまい、読み出し性能が向上し難く高速動作させ難いという問題があった。
【００８０】
これに対して、本発明のメモリセル2aでは、図６に示すように、メモリゲート電極MGがメモリウェルMPWと対向している領域ER1にだけ電荷蓄積層ECを設けており、メモリゲート電極MGおよび第1選択ゲート電極DG間の側壁スペーサ28a内や、メモリゲート電極MGおよび第2選択ゲート電極SG（図６において図示せず）間の側壁スペーサ28b内にも電荷蓄積層を設けないように構成されている。
【００８１】
これにより、メモリセル2aは、電荷蓄積層EC内に電荷が注入されたとき、側壁スペーサ28a,28bによって、電荷蓄積層EC内の電荷が第1選択ゲート電極DGや第2選択ゲート電極SGの近傍にまで到達することなく、メモリゲート電極MGの下部の領域ER1に留めることができ、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2直上での電荷蓄積を防止できる。かくして、メモリセル2aでは、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2における抵抗値を低抵抗状態に維持し得、読み出し性能を向上させ高速動作させることができる。
【００８２】
（８）作用および効果
以上の構成において、メモリセル2aでは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体4を備え、メモリゲート構造体4の一の側壁に側壁スペーサ28aを介して第1選択ゲート構造体5を有し、当該メモリゲート構造体4の他の側壁に側壁スペーサ28bを介して第2選択ゲート構造体6を有する。
【００８３】
第1選択ゲート構造体5は、ビット線BL1が接続されたドレイン領域31と、メモリゲート構造体4の側壁に設けた一の側壁スペーサ28aとの間のメモリウェルMPW上に、第1選択ゲート絶縁膜30を介して第1選択ゲート電極DGを有する。一方、第2選択ゲート構造体6は、ソース線SLが接続されたソース領域34と、メモリゲート構造体4の側壁に設けた他の側壁スペーサ28bとの間のメモリウェルMPW上に、第2選択ゲート絶縁膜33を介して第2選択ゲート電極SGを有する。
【００８４】
これに加えてメモリセル2aでは、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリゲート電極MGに印加された際に、電荷蓄積層ECへの電荷の注入を阻止するとき、メモリゲート電極MGと対向したメモリウェルMPWのチャネル層形成キャリア領域に誘起されているキャリアをチャネル層形成キャリア領域から排除した状態で、第1選択ゲート構造体5によって、メモリゲート電極MGと対向した領域のメモリウェルMPWと、ドレイン領域31との電気的な接続を遮断し、かつ、第2選択ゲート構造体6によって、メモリゲート電極MGと対向した領域のメモリウェルMPWと、ソース領域34との電気的な接続を遮断するようにした。
【００８５】
これにより、メモリセル2aでは、チャネル層形成キャリア領域にチャネル層が形成されずに空乏層Dが形成された状態となり、電荷蓄積ゲート電圧に基づきメモリウェルMPW表面の電位が上昇して、上述した[数1]に従ってメモリゲート電極MGおよびメモリウェルMPW表面の電圧差Vonoが小さくなり、電荷蓄積層EC内への電荷注入を阻止でき、また、空乏層Dによって、メモリゲート構造体4直下のメモリウェルMPW表面の電位が、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33へ到達することを阻止できる。
【００８６】
従って、メモリセル2aでは、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極MGと対向した領域のメモリウェルMPWと、ビット線BL1との電気的な接続を第1選択ゲート構造体5により遮断するのに必要な電圧値や、メモリゲート電極MGと対向した領域のメモリウェルMPWと、ソース線SLとの電気的な接続を第2選択ゲート構造体6により遮断するのに必要な電圧値にまで、ビット線BL1およびソース線SLの電圧値を下げることができる。かくして、メモリセル2aでは、これらビット線BL1およびソース線SLでの電圧低減に合せて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30の膜厚や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の膜厚を薄くでき、その分、高速動作を実現し得る。
【００８７】
また、本発明のメモリセル2aでは、ビット線BL1やソース線SLに印加される電圧を低減できるため、メモリセル2aを制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚を薄くでき、その分、周辺回路の面積を小さくできる。
【００８８】
なお、メモリセル2a,2b,2c,2dが行列状に設けられた不揮発性半導体記憶装置1は、図１に示すように、ビット電圧印加回路10、第1選択ゲート電圧印加回路11、メモリゲート電圧印加回路13、第2選択ゲート電圧印加回路14、ソース電圧印加回路15、および基板電圧印加回路17が設けられているが、例えばメモリセル2aの電荷蓄積層ECに電荷を注入する際や、メモリセル2a,2b,2c,2dの各電荷蓄積層ECから電荷を引き抜く際等の全ての動作時で、ビット線BL1,BL2や、第1選択ゲート線DGL1,DGL2、ソース線SL、第2選択ゲート線SGLに印加する電圧値を1.5［V］以下に留めることができる。
【００８９】
従って、本発明の不揮発性半導体記憶装置1は、ビット電圧印加回路10や、第1選択ゲート電圧印加回路11、第2選択ゲート電圧印加回路14、メモリゲート電圧印加回路13、ソース電圧印加回路15、基板電圧印加回路17の各周辺回路の他、例えば動作電圧の最大値が1.5[V]に設定されたCPU（Central Processing Unit）やASIC（Application-Specific Integrated Circuit）、ロジック回路、入出力回路等その他種々の周辺回路を、メモリセル2a,2b,2c,2dやビット電圧印加回路10等とともに、1つの半導体基板上に混載させることができる。
【００９０】
この場合、本発明の不揮発性半導体記憶装置1では、例えばメモリセル2a,2b,2c,2dに形成される第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の膜厚が、これら周辺回路を構成する電界効果トランジスタのゲート絶縁膜の膜厚のうち、最も薄い膜厚以下に選定されており、かつ第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の膜厚が、ビット線BL1,BL2に接続されたビット電圧印加回路10を構成する電界効果トランジスタのゲート絶縁膜と、ソース線SLに接続されたソース電圧印加回路15を構成する電界効果トランジスタのゲート絶縁膜との膜厚と同じ膜厚に形成されていることが望ましい。
【００９１】
これにより、本発明の不揮発性半導体記憶装置1では、周辺回路を混載させた半導体基板上で第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の各膜厚を薄くした分、高速動作を実現し得、さらにメモリセル2a,2b,2c,2dの周辺に配置される周辺回路の面積も小さくできる。
【００９２】
ここで、図２Ａに示した本発明のメモリセル2aについて、図２Ａとの対応部分に同一符号を付して示す図７Ａのようなメモリセル201を用いて説明する。図７Ａに示すメモリセル201は、比較例2であり、メモリゲート構造体204および第1選択ゲート構造体205間にあるメモリウェルMPWの表面に不純物拡散領域207aが形成され、同じくメモリゲート構造体204および第2選択ゲート構造体206間にあるメモリウェルMPWの表面にも不純物拡散領域207bが形成されている点で、上述した図２Ａに示すメモリセル2aとは相違している。
【００９３】
この場合、比較例2のメモリセル201では、電荷蓄積層ECに電荷を注入しないとき、上述した実施の形態と同様に、キャリア排除動作後に、メモリゲート電極MGに12［V］の電荷蓄積ゲート電圧が印加されると、メモリゲート電極MGと対向したメモリウェルMPW表面の電位が上昇する。
【００９４】
この際、比較例2のメモリセル201では、メモリゲート構造体204直下で電位が上昇したメモリウェルMPWよりも不純物濃度が高い不純物拡散領域207a,207bが、メモリゲート構造体204両側のメモリウェルMPW表面に形成されていることから、メモリゲート構造体204直下のメモリウェルMPW表面の電位が、不純物拡散領域207a,207bを介して第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にまで印加されてしまう。
【００９５】
そのため、比較例2のメモリセル201では、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を薄くすると、不純物拡散領域207a,207bから印加された電位によって、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33が絶縁破壊されてしまう虞があるという問題がある。
【００９６】
これに対して、本発明のメモリセル2aでは、図２Ａと同様の構成を示す図７Ｂのように、メモリゲート構造体4および第1選択ゲート構造体5間にあるメモリウェルMPW表面や、メモリゲート構造体4および第2選択ゲート構造体6間にあるメモリウェルMPW表面に、不純物拡散領域が形成されておらず、メモリゲート構造体4直下のメモリウェルMPWと同じ不純物拡散濃度になっている。
【００９７】
これにより、メモリセル2aでは、メモリゲート構造体4直下のメモリウェルMPWだけでなく、側壁スペーサ28aから第1選択ゲート構造体5直下のメモリウェルMPWの一部までの領域DW1や、側壁スペーサ28bから第2選択ゲート構造体6直下のメモリウェルMPWの一部までの領域DW1にも空乏層が形成され得る。かくして、本発明のメモリセル2aでは、メモリゲート構造体4直下のメモリウェルMPW表面の電位が空乏層によって遮断され、当該メモリウェルMPWから第1選択ゲート絶縁膜30や第1選択ゲート絶縁膜33への電位の到達を阻止し得る。
【００９８】
このように、本発明のメモリセル2aでは、メモリゲート構造体4直下のメモリウェルMPW表面から第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33への電位の印加を、空乏層によって確実に遮断できることから、ビット線BL1やソース線SLから印加する低電圧の電圧に合わせて、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を薄くしても、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33における絶縁破壊を防止し得る。
【００９９】
因みに、この際、一方の側壁スペーサ28aから第1選択ゲート構造体5直下のメモリウェルMPWの一部までの空乏層の領域DW1や、他方の側壁スペーサ28bから第2選択ゲート構造体6直下のメモリウェルMPWの一部までの空乏層の領域DW1は、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚よりも厚く形成されていることで、図７Ａに示した比較例2のメモリセル201の場合に比して、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を約半分以下にまで抑制し得る。なお、この場合、例えば、図４に示すように各動作時におけるビット線BL1およびソース線SLに印加される電圧の最大電圧値を1.5［V］以下に抑えることができるので、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を9［nm］以下に形成できる。
【０１００】
（９）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリウェルにおいて、メモリゲート構造体4直下のメモリウェルMPW表面領域の不純物濃度を3E18/cm3以下としてもよく、この場合でも、上述した実施の形態と同様の効果を得ることができる。
【０１０１】
また、不純物濃度が3E18/cm3以下でなるメモリウェルMPW1を用いたメモリセルでは、メモリゲート構造体4直下のメモリウェルMPWを中心に形成される空乏層が、第1選択ゲート構造体5側や、第2選択ゲート構造体6側へ延び、空乏層が延びた分だけ第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を緩和でき、かくして、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を一段と薄く形成し得る。例えば、不純物濃度が3E18/cm3以下でなるメモリウェルMPW1に形成したメモリセルでは、メモリゲート構造体4直下のメモリウェルMPWを中心に形成される空乏層によって、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を、不純物濃度が1.0E19/cm3でなるメモリウェルMPWを用いたメモリセル2a（図２Ａ）の場合に比して、1/4程度にまで低減でき、かくして第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を3［nm］以下に形成できる。
【０１０２】
因みに、第1選択ゲート電極DGと第2選択ゲート電極SGとの間のメモリウェルMPW1は、表面から50［nm］までの領域の不純物濃度が3E18/cm3以下であればよく、これにより、空乏層の形成によって、メモリゲート構造体4直下のメモリウェルMPW表面から、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を緩和でき、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を3［nm］以下に形成できる。
【０１０３】
また、上述した実施の形成においては、キャリア排除動作時に、第1選択ゲート構造体5によってチャネル層形成キャリア領域とドレイン領域31とを電気的に接続させ、かつ、第2選択ゲート構造体6によってチャネル層形成キャリア領域とソース領域34とを電気的に接続させて、チャネル層形成キャリア領域内のキャリアをドレイン領域31およびソース領域34へ送出し、チャネル層形成キャリア領域からキャリアを排除するようにした構成としたが、本発明はこれに限らず、例えば、第1選択ゲート構造体5によってチャネル層形成キャリア領域とドレイン領域31とを電気的に接続させるが、第2選択ゲート構造体6によってチャネル層形成キャリア領域とソース領域34との電気的な接続を遮断して、チャネル層形成キャリア領域内のキャリアをドレイン領域31へ送出し、チャネル層形成キャリア領域からキャリアを排除するようにしてもよい。
【０１０４】
また、これとは逆に、例えば、第1選択ゲート構造体5によってチャネル層形成キャリア領域とドレイン領域31との電気的な接続を遮断させるが、第2選択ゲート構造体6によってチャネル層形成キャリア領域とソース領域34とを電気的に接続させて、チャネル層形成キャリア領域内の電荷をソース領域34へ送出し、チャネル層形成キャリア領域からキャリアを排除するようにしてもよい。
【０１０５】
なお、上述した実施の形態においては、P型のメモリウェルMPWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6と設けるようにした場合について述べたが、本発明はこれに限らず、N型のメモリウェルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成する第1選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成する第2選択ゲート構造体と設けるようにしてよい。
【０１０６】
この場合、上述した実施の形態にて説明したメモリセル2aはN型およびP型の極性が逆になることから、メモリゲート構造体や、第1選択ゲート構造体、第2選択ゲート構造体、ビット線、ソース線に印加する各電圧もそれに応じて変化する。しかしながら、この場合でも、上述した実施の形態と同様に、メモリゲート電極に印加される電荷蓄積ゲート電圧に拘束されることなく、ビット線およびソース線に印加する電圧を、第1選択ゲート構造体および第2選択ゲート構造体の領域でメモリウェルを非導通状態とさせるのに必要な電圧値にまで下げることができる。よって、この場合でも、これらビット線およびソース線の電圧値を低減できるので、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の膜厚を薄くでき、その分、高速動作を実現し得、また、周辺回路の面積も小さくできる。
【０１０７】
例えば、N型のメモリウェルMPW上に、P型のトランジスタ構造を形成する、メモリゲート構造体4と、第1選択ゲート構造体5と、第2選択ゲート構造体6と設けた場合、メモリゲート電極MGに印加されるキャリア排除電圧は、メモリゲート電極MGと対向するメモリウェルMPWにチャネル層が形成される閾値電圧（Vth）を基準に規定されており、上述した実施の形態と同様に、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメモリゲート電極MGへ印加された際にチャネル層が形成されない電圧値に選定されている。
【０１０８】
これにより、この場合でも、上述した実施の形態と同様に、メモリセルでは、メモリゲート電極MGから印加されるキャリア排除電圧によって、チャネル層形成キャリア領域のキャリア（この場合、正孔）を、当該チャネル層形成キャリア領域と導通接続されたドレイン領域31やソース領域34に送出させ、チャネル層形成キャリア領域からキャリアを排除し得、メモリゲート電極MGと対向したメモリウェルMPWにチャネル層が形成されることなく空乏層が形成された状態とし得る。
【０１０９】
なお、N型のメモリウェルMPW上に形成されたメモリゲート構造体4の閾値電圧は、電荷蓄積層ECに電荷（正孔）が蓄積されていないとき（データの消去状態のとき）の方が、電荷蓄積層ECに電荷（正孔）が蓄積されているとき（データの書き込み状態のとき）よりも高く（浅く）なる。そのため、キャリア排除電圧は、電荷蓄積層ECに電荷（正孔）が蓄積されていないときの閾値電圧を基準に当該閾値電圧よりも更に高く（浅く）選定することで、電荷蓄積層ECに電荷が蓄積されているか否かにかかわらず、チャネル層形成キャリア領域からキャリアを排除できる。
【０１１０】
さらに、上述した実施の形態においては、メモリセル2aの電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。
【０１１１】
さらに、本発明の不揮発性半導体記憶装置1は、上述した図４に示す電圧値に限定されるものではなく、メモリゲート構造体4にて量子トンネル効果により電荷蓄積層ECに電荷を注入したり、或いは、第1選択ゲート構造体5および第2選択ゲート構造体6の領域でメモリウェルMPWを非導通状態にして、メモリゲート構造体4直下のメモリウェルMPWのチャネル層形成キャリア領域からキャリアを排除させた状態で、電荷蓄積層ECへの電荷注入を阻止できれば、その他種々の電圧値を用いてもよい。また、データ読み出し動作時における各部位の電圧値についても、メモリセル2a,2b,2c,2dの電荷蓄積層ECに電荷が蓄積されているか否かの情報を読み出すことができれば、その他種々の電圧値を用いてもよい。
【符号の説明】
【０１１２】
1  不揮発性半導体記憶装置
2a,2b,2c,2d  メモリセル
4  メモリゲート構造体
5  第1選択ゲート構造体
6  第2選択ゲート構造体
30  第1選択ゲート絶縁膜
31  ドレイン領域
33  第2選択ゲート絶縁膜
34  ソース領域
D  空乏層
BL1,BL2  ビット線
SL  ソース線
MGL  メモリゲート線
DGL1,DGL2  第1選択ゲート線
SGL  第2選択ゲート線
MPW,MPW1  メモリウェル
MG  メモリゲート電極
DG  第1選択ゲート電極
SG  第2選択ゲート電極
EC  電荷蓄積層
【図１】
0005961681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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