(57)【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴを形成する方法であって、
複数のフィンのパターンを形成すること、ここで、前記複数のフィンのそれぞれのフィンが、シリコンのみからなるシリコン部分と当該シリコン部分上に配置されたフィン・ハードマスク層を含み、
前記複数のフィンのパターンの上にゲート層を付着させることと、
前記ゲート層の上にゲート・ハードマスク層を付着させることと、
前記ゲート・ハードマスク層および前記ゲート層の一部分を除去して、前記複数のフィンのパターンを露出することと、
前記複数のフィンのパターンのうちの第１のサブセットのフィンの上に耐エッチング層を付着させることと、
前記複数のフィンのパターンのうちの第２のサブセットのフィンをエッチングによって除去することと、
前記第１のサブセットのフィンのうちの少なくともいくつかを併合することと
を含む、前記方法。
【請求項２】
第１のサブセットのフィンの上に耐エッチング層を付着させることが、炭素を含む層を付着させることを含む、請求項１に記載の方法。
【請求項３】
第１のサブセットのフィンの上に耐エッチング層を付着させることが、フォトレジストを含む層を付着させることを含む、請求項１に記載の方法。
【請求項４】
複数のフィンのパターンを形成することが、２０ナノメートル〜６０ナノメートルであるピッチで複数のフィンのパターンを形成することを含む、請求項１に記載の方法。
【請求項５】
第２のサブセットのフィンを除去することがウェット・エッチングをさらに含む、請求項１に記載の方法。
【請求項６】
第２のサブセットのフィンを除去することがドライ・エッチングをさらに含む、請求項１に記載の方法。
【請求項７】
前記フィン・ハードマスク層が、酸化シリコン、窒化シリコン、炭化シリコン、ＴｉＮ、ＴａＮ、および無定形炭素からなるグループから選択された材料からなるハードマスクを付着させることによって形成される、請求項１に記載の方法。
【請求項８】
前記フィン・ハードマスク層が、窒化シリコン、炭化シリコン、ＴｉＮ、ＴａＮ、および無定形炭素からなるグループから選択された材料の共形膜を付着させることによって形成される、請求項１に記載の方法。
【請求項９】
ＦｉｎＦＥＴを形成する方法であって、
複数のフィンのパターンを形成すること、ここで、前記複数のフィンのそれぞれのフィンが、シリコンのみからなるシリコン部分と当該シリコン部分上に配置されたフィン・ハードマスク層を含み、
前記フィンのパターンのうちの第１のサブセットのフィンから前記フィン・ハードマスク層を除去することと、
前記フィンのパターンの上にゲート層を付着させることと、
前記ゲート層の上にゲート・ハードマスク層を付着させることと、
前記ゲート・ハードマスク層の一部分を除去することと、
前記ゲート層および前記第１のサブセットのフィンの一部分を単一プロセス・ステップで除去し、前記フィンのパターンのうちの第２のサブセットのフィンが保存されることと
を含む、前記方法。
【請求項１０】
前記第２のサブセットのフィンのうちの少なくとも２つのフィンを併合することをさらに含む、請求項９に記載の方法。
【請求項１１】
複数のフィンのパターンを形成することが、２０ナノメートル〜６０ナノメートルであるピッチでフィンのパターンを形成することを含む、請求項９に記載の方法。
【請求項１２】
複数のフィンのパターンを形成することが、酸化シリコン、窒化シリコン、炭化シリコン、ＴｉＮ、ＴａＮ、および無定形炭素からなるグループから選択された材料からなるハードマスクを付着させることをさらに含む、請求項９に記載の方法。
【請求項１３】
複数のフィンのパターンを形成することが、窒化シリコン、炭化シリコン、ＴｉＮ、ＴａＮ、および無定形炭素からなるグループから選択された材料の共形膜を付着させることをさらに含む、請求項９に記載の方法。
【請求項１４】
酸化物のハードマスクを付着させることが、２ナノメートル〜２０ナノメートルの厚さを有するハードマスク層を付着させることを含む、請求項１２記載の方法。
【請求項１５】
複数のフィンのパターンを形成することが、ハードマスク厚対シリコン厚の比率が０．０５〜０．１２５である複数のフィンのパターンを形成することを含む、請求項９に記載の方法。
【請求項１６】
ＦｉｎＦＥＴ構造であって、
誘電体基板と、
前記誘電体基板上に配置された複数の設計フィンと、
前記誘電体基板上に配置された複数のフィンレットと、
各設計フィンの一部分の上ならびに前記複数のフィンレットのそれぞれの上に配置されたゲート層と
を含み、前記複数のフィンレットのそれぞれがシリコン部分のみからなる、前記ＦｉｎＦＥＴ構造。
【請求項１７】
前記複数のフィンレットのそれぞれがシリコン部分とハードマスク部分からなり、前記ハードマスク部分が前記シリコン部分の上に配置される、請求項１６に記載のＦｉｎＦＥＴ構造。
【請求項１８】
前記ハードマスク部分が前記シリコン部分の側面上に配置される、請求項１７に記載のＦｉｎＦＥＴ構造。
【請求項１９】
前記ハードマスク部分の厚さ対前記シリコン部分の厚さの比率が０．０５〜０．１２５である、請求項１７又は１８に記載のＦｉｎＦＥＴ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体に関し、詳細には、ＦｉｎＦＥＴとして知られるフィン・タイプ・トランジスタならびに改善された製造プロセスおよびＦｉｎＦＥＴ構造に関する。
【背景技術】
【０００２】
トランジスタのサイズを低減する必要性が続くにつれて、新しくより小さいタイプのトランジスタが作成されている。トランジスタ技術の最近の進歩の１つは、ＦｉｎＦＥＴとして知られるフィン・タイプ電界効果トランジスタの導入である。ＦｉｎＦＥＴ構造は、その表面に沿ったチャネルを有する中心フィンと、フィン構造の両端のソースおよびドレインとを含む。ゲート導体はチャネル部分を覆っている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＦｉｎＦＥＴ構造はトランジスタベースのデバイスのサイズを低減するが、ＦｉｎＦＥＴトランジスタのサイズを低減し続けることは依然として重要である。しかし、その優れた短チャネル制御を考慮すると、ＦｉｎＦＥＴデバイスは非常に魅力的であるが、製造時にこのデバイスの３Ｄ性に対処することは重大な難問をもたらしている。したがって、改善されたＦｉｎＦＥＴ構造および形成方法を有することが望ましい。
【課題を解決するための手段】
【０００４】
一実施形態では、ＦｉｎＦＥＴを形成する方法が開示される。この方法はフィンのパターンを形成することを含む。それぞれのフィンはその上に配置されたフィン・ハードマスク層を含む。フィンのパターンの上にゲート層が配置される。その後のステップとしては、ゲート層の上にゲート・ハードマスク層を付着させることと、ゲート・ハードマスク層およびゲート層の一部分を除去し、それにより、フィンのパターンを露出することと、フィンのパターンのうちの第１のサブセットのフィンの上に耐エッチング層（ｅｔｃｈ−ｒｅｓｉｓｔａｎｔ  ｌａｙｅｒ）を付着させることと、フィンのパターンのうちの第２のサブセットのフィンをエッチングによって除去することと、第１のサブセットのフィンのうちの少なくともいくつかを併合することを含む。
【０００５】
他の実施形態では、ＦｉｎＦＥＴを形成する方法が開示される。この方法は、フィンのパターンを形成することを含み、それぞれのフィンはその上に配置されたフィン・ハードマスク層を含む。その後のステップとしては、フィンのパターンのうちの第１のサブセットのフィンからフィン・ハードマスク層を除去することと、フィンのパターンの上にゲート層を付着させることと、ゲート層の上にゲート・ハードマスク層を付着させることと、ゲート層および第１のサブセットのフィンの一部分を単一プロセス・ステップで除去し、そのステップ中にフィンのパターンのうちの第２のサブセットのフィンが保存されることを含む。
【０００６】
他の実施形態では、ＦｉｎＦＥＴ構造が提供される。このＦｉｎＦＥＴ構造は、誘電体基板と、誘電体基板上に配置された複数の設計フィン（ｄｅｓｉｇｎ  ｆｉｎ）と、誘電体基板上に配置された複数のフィンレット（ｆｉｎｌｅｔ）と、各設計フィンの一部分の上ならびに複数のフィンレットのそれぞれの上に配置されたゲート層とを含む。
【０００７】
本発明の構造、動作、および利点は、添付図面に併せて示されている以下の説明を考慮したときにさらに明らかになるであろう。これらの図は限定ではなく例示のためのものである。
【０００８】
これらの図の一部では、例示を明瞭にするために、特定の要素が省略されている場合もあれば、一定の縮尺で示されていない場合もある。断面図は、例示を明瞭にするために、「真の」断面図であれば本来目に見えると思われる特定の背景線を省略して、「スライス」または「近視眼的」断面図の形になっている場合もある。
【０００９】
多くの場合、図面の様々な図において同様の要素は同様の番号で参照することができ、その場合、典型的に、最後の２つの有効数字は同じになる可能性があり、最上位の数字は図面の番号になる。
【図面の簡単な説明】
【００１０】
【図１】従来技術のＦｉｎＦＥＴ形成プロセスを示す図である。
【図２】従来技術のＦｉｎＦＥＴ形成プロセスを示す図である。
【図３】従来技術のＦｉｎＦＥＴ形成プロセスを示す図である。
【図４】従来技術のＦｉｎＦＥＴ形成プロセスを示す図である。
【図５】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図６】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図７】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図８】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図９】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図１０】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図１１】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図１２】本発明の代替一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図１３】本発明の代替一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図１４】本発明の代替一実施形態によるＦｉｎＦＥＴ形成プロセスを示す図である。
【図１５】本発明の他の実施形態によるＦｉｎＦＥＴ形成プロセスの一ステップを示す図である。
【図１６】本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスのプロセス・ステップを示す流れ図である。
【図１７】本発明の代替一実施形態によるＦｉｎＦＥＴ形成プロセスのプロセス・ステップを示す流れ図である。
【図１８】模範的な設計フローのブロック図である。
【発明を実施するための形態】
【００１１】
従来のＦｉｎＦＥＴプロセス・フローでは、ゲート・プロセス・ステップのいずれかが行われる前に、フィンおよび活性領域が完全に形成される。本発明の諸実施形態では、フィンはまずチップの全域で均一に形成される。事例によっては、ピッチが固定される場合もある。他の諸実施形態では、ピッチは様々になる可能性がある。一実施形態では、チップの一部分（たとえば、ロジック）は第１のフィン・ピッチ（たとえば、４０ナノメートル）を有し、チップの第２の部分（たとえば、ＳＲＡＭ）は異なるピッチ（たとえば、４４ナノメートル）になっている。
【００１２】
次に、フィンの上にゲート層が配置される。交換ゲート・フロー（ｒｅｐｌａｃｅｍｅｎｔ  ｇａｔｅ  ｆｌｏｗ）の場合、そのゲート層は、当技術分野で知られている様々な膜を付着させてエッチングすることにより、チャネルにアクセスしてデバイスの仕事関数を設計するためにプロセス・フローの後の段階で除去される犠牲膜（ｓａｃｒｉｆｉｃｉａｌ  ｆｉｌｍ  ）にすることができるであろう。ゲート優先フロー（ｇａｔｅ−ｆｉｒｓｔ  ｆｌｏｗ）の場合、ゲート層は、デバイスの仕事関数を設定する最終膜を含むことになるであろう。これらの２つのフローに加えて、ゲート層が最終膜と犠牲膜のセットを含む、多くのハイブリッド・オプションも存在する。
【００１３】
犠牲フィン（ｓａｃｒｉｆｉｃｉａｌ  ｆｉｎ）の除去は、ゲートが形成された後に行われる。これは、ゲート高の変動を最小限にするという重要な利点を提供する。これは、デバイスの信頼性およびパフォーマンスを改善し、結果的に、その後の処理ステップの複雑化も軽減される。
【００１４】
状況を示す目的で、図１〜図４において従来技術のＦｉｎＦＥＴプロセスについて簡単に説明する。図１はＦｉｎＦＥＴ構造１００の側面図を示している。一般に１０２として示されている複数のフィンは誘電体基板１０１上に配置される。それぞれのフィンはシリコン部分１０４とハードマスク部分１０６からなる。ＦｉｎＦＥＴの形成を完了するために、フィンの一部分が除去され、残りのフィンは保持される。特定のＦｉｎＦＥＴ設計は、どのフィンが除去され、どのフィンが保持されるかを決定する。本発明のために、保持すべきフィンは「設計フィン」と呼び、除去すべきフィンは「犠牲フィン」と呼ぶ。図１〜図４の例では、フィン１０２Ａ、１０２Ｂ、および１０２Ｃは犠牲フィンであり、フィン１０２Ｄを含む残りのフィンは設計フィンである。このため、全体的なフィン・パターンは、保持される設計フィンと、除去される犠牲フィンという２つのサブセットに分けられる。
【００１５】
図２では、犠牲フィンは除去され（図１の１０２Ａ、１０２Ｂ、および１０２Ｃと比較されたい）、設計フィン（一般に１０２Ｄとして示されている）は残存している。犠牲フィンの除去は、当技術分野で知られているように、リソグラフィとエッチングの組み合わせによって実行することができる。
【００１６】
図３では、設計フィン１０２Ｄの上にゲート層１０８が配置される。次に、ゲート層１０８の上にゲート・ハードマスク層１１０が配置される。犠牲フィンが前に除去されている領域では、ゲート層１０８は平坦ではない領域１１２を有する。その結果、ゲート・ハードマスク１１０の表面１１５も対応する平坦ではない領域１１４を有する。これらの平坦ではない領域は、その後の処理ステップで複雑化を引き起こす可能性があるので、望ましいものではない。
【００１７】
図４は、設計フィン１０２Ｄの側面の上のゲート層の一部分を除去した後のＦｉｎＦＥＴ構造１００の平面図を示している。
【００１８】
図５〜図１１は、本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスを示している。このプロセスの開始点は、図１に示されているようなＦｉｎＦＥＴ構造である。前に述べたように、多くの場合、図面の様々な図において同様の要素は同様の番号で参照することができ、その場合、典型的に、最後の２つの有効数字は同じになる可能性がある。たとえば、図５の誘電体基板２０１は図１の誘電体基板１０１と同様のものである。図５では、フィン２０２のセット全体の上にゲート層２０８およびゲート・ハードマスク層２１０が配置される。これは設計フィンならびに犠牲フィンの両方を含む。この時点でいかなるフィンも除去されていないので、ゲート層２０８とハードマスク層２１０は一貫した高さのものであり、ゲート・ハードマスク表面２１５は平面である（図３の１１５と比較されたい）。一実施形態では、ゲート層２０８はポリシリコンからなり、ゲート・ハードマスク層２１０は窒化物層である。他の実施形態では、ゲート層２０８はタングステンからなる。他の実施形態では、ハードマスク層２１０は酸化物からなる。さらに他の実施形態では、ハードマスク層２１０は炭化シリコンからなる。一実施形態では、フィン・パターンのピッチＰは約２０ナノメートル〜約６０ナノメートルの範囲内の値に固定される。
【００１９】
図６は、フィン２０２の側面の上のゲート層の一部分を除去した後のＦｉｎＦＥＴ構造２００の平面図を示している。
【００２０】
図７は、形成プロセスのその後の一ステップの後のＦｉｎＦＥＴ構造２００の平面図を示しており、設計フィンの上に耐エッチング層２１８が配置され、犠牲フィン（２０２Ａ、２０２Ｂ、および２０２Ｃ）は覆われずに残されている。一実施形態では、耐エッチング層は炭素からなる。他の実施形態では、耐エッチング層はフォトレジストからなる。他の実施形態では、耐エッチング層はシリコン含有有機層からなる。
【００２１】
図８は、犠牲フィン（図７の２０２Ａ、２０２Ｂ、および２０２Ｃ）を除去し、次に耐エッチング層（図７の２１８）を除去した後のＦｉｎＦＥＴ構造２００の平面図を示している。犠牲フィンの一部分（「フィンレット」という）はゲートの下に残存する。犠牲フィンは、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスによって除去することができる。
【００２２】
図９は、設計フィンのいくつかを併合した後のＦｉｎＦＥＴ構造２００の平面図を示している。ほとんどの実用的なケースでは、フィンの併合は、ゲート上のオフセット・スペーサ（図示せず）、たとえば、窒化物スペーサの形成後に行われるであろう。フィンの併合は、隣接フィンを互いに接触させることを含む。併合されたフィン２２４は、接触用により大きい表面積を提供するために特定の事例で使用される。併合プロセスはエピタキシャル成長によって実行することができる。場合によっては、設計フィンのすべてが併合されるわけではない。実施形態によっては、少なくとも２つの設計フィンが併合される。
【００２３】
図１０は、図９の線Ａ−Ａ’（ゲートの内側）に沿って示されたＦｉｎＦＥＴ構造２００の断面図である。この図では、各フィンレット２２０は、その上にフィン・ハードマスク部分２０６が配置されたシリコン部分２０４からなることが分かる。一実施形態では、フィン・ハードマスク部分２０６は、窒化シリコン、炭化シリコン、ＴｉＮ、ＴａＮ、または無定形炭素（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ）からなる。
【００２４】
図１１は、図９の線Ｂ−Ｂ’（ゲートの外側）に沿って示されたＦｉｎＦＥＴ構造２００の断面図である。この図では、設計フィン（併合されたフィン２２４および単一設計フィン２０２Ｄ）のみが残存する。図１１はシリコン部分２０４とフィン・ハードマスク部分２０６とを含むものとして設計フィンを示しているが、実施形態によっては、フィン・ハードマスク部分２０６がＢ−Ｂ’の断面図で完全に除去される可能性があることに留意されたい。
【００２５】
図１２〜図１４は、本発明の代替一実施形態によるＦｉｎＦＥＴ形成プロセスを示している。このプロセスの開始点は、図１に示されているようなＦｉｎＦＥＴ構造である。図１２では、設計フィン（一般に３０２Ｄとして示されている）は、シリコン部分３０４と、シリコン部分３０４の上に配置されたフィン・ハードマスク部分３０６とを含む。一実施形態では、フィン・ハードマスク部分３０６は約２ナノメートル〜約２０ナノメートルの範囲内の厚さを有する。犠牲フィン（３２２Ａ、３２２Ｂ、および３２２Ｃ）は、フィン・ハードマスク部分が除去されており、このため、シリコン部分３０４からなる。
【００２６】
図１３では、設計フィン３０２と犠牲フィン３２２の両方を含むフィンのセット全体の上にゲート層３０８およびゲート・ハードマスク層３１０が配置される。この実施形態は、フィン・ハードマスク部分の厚さＨがフィン・シリコン部分３０４の厚さＳと比較して小さいときにより効果的である。一実施形態では、Ｈ／Ｓの比率は約０．０５〜約０．１２５の間である。このようにして、ゲート・ハードマスク層３１０の上面３１５は依然として実質的に平面である。
【００２７】
図１４は、フィン３０２の側面の上のゲート層の一部分を除去した後のＦｉｎＦＥＴ構造３００の平面図を示している。このステップも、犠牲フィン（図１３の３２２）を除去し、フィンレット３２０を残している。図１０のフィンレット２２０とは異なり、フィンレット３２０はフィン・ハードマスク部分（図１０の２０６など）を持たず、シリコン部分のみからなる。これ以降、必要に応じて設計フィンを併合することができ、業界標準技法を使用してこの時点からＦｉｎＦＥＴを完成することができる。この実施形態は、耐エッチング層（図７の２１８）の必要性を除去するものである。
【００２８】
図１５は、本発明の他の実施形態によるＦｉｎＦＥＴ形成プロセスの一ステップを示している。この場合、ＦｉｎＦＥＴ構造４００はフィン４０２からなり、そのそれぞれはシリコン部分４０４とその上に配置された共形保護膜（ｃｏｎｆｏｒｍａｌ  ｐｒｏｔｅｃｔｉｖｅ  ｆｉｌｍ）４０６とを有する。共形保護膜４０６は、シリコン部分４０４の上面４０４Ｔならびにシリコン部分４０４の側面４０４Ｓの両方を覆う。一実施形態では、共形保護膜４０６は、窒化シリコン、炭化シリコン、ＴｉＮ、およびＴａＮのうちの１つからなる。ＦｉｎＦＥＴ構造４００を使用して、図５〜図１０および図１２〜図１４に関して記載した方法を実行することができる。
【００２９】
図１６は、本発明の一実施形態によるＦｉｎＦＥＴ形成プロセスのプロセス・ステップを示す流れ図である。プロセス・ステップ５６０では、フィン・パターンを形成する。プロセス・ステップ５６２では、ゲート層を付着させる（図５の２０８を参照）。プロセス・ステップ５６４では、ゲート・ハードマスクを付着させる（図５の２１０を参照）。プロセス・ステップ５６６では、ゲート層の一部分を除去する（図６を参照）。プロセス・ステップ５６８では、耐エッチング層で設計フィンを保護する（図７の２１８を参照）。プロセス・ステップ５７０では、犠牲フィンを除去する（図８を参照）。ステップ５７２では、設計フィンのいくつかを併合する（図９の２２４を参照）。
【００３０】
図１７は、本発明の代替一実施形態によるＦｉｎＦＥＴ形成プロセスのプロセス・ステップを示す流れ図である。プロセス・ステップ６６０では、フィン・パターンを形成する。プロセス・ステップ６６２では、フィン・ハードマスクを犠牲フィンから除去する（図１２の３２２Ａを参照）。フィン・ハードマスクの除去は、リソグラフィ・プロセスあるいはエッチング・プロセスまたはその両方の組み合わせで行うことができる。プロセス・ステップ６６４では、ゲート層を付着させる（図１３の３０８を参照）。プロセス・ステップ６６６では、ゲート・ハードマスク層を付着させる（図１３の３１０を参照）。プロセス・ステップ６６８では、犠牲フィンとともにゲート層の一部分を除去する（図１４を参照）。ハードマスクは前に犠牲フィンから除去されているので、ゲート部分および犠牲フィンの除去は単一プロセス・ステップで実施される。このため、ゲート層（シリコン）を除去する同じプロセスが犠牲フィンのシリコンも除去する。
【００３１】
図１８は、たとえば、半導体ＩＣの論理設計、シミュレーション、テスト、レイアウト、および製造に使用される模範的な設計フロー１６００のブロック図を示している。設計フロー１６００は、上記で説明し、図５〜図１５に示されている設計構造あるいはデバイスまたはその両方について論理的にまたはその他の点で機能的に同等の表現を生成するために設計構造またはデバイスを処理するためのプロセス、マシン、あるいはメカニズム、またはこれらの組み合わせを含む。設計フロー１６００によって処理されるかあるいは生成されるかまたはその両方が行われる設計構造は、データ処理システム上で実行されるかまたはその他の処理が行われたときに、ハードウェア・コンポーネント、回路、デバイス、またはシステムについて論理的に、構造上、機械的に、またはその他の点で機能的に同等の表現を生成するデータあるいは命令またはその両方を含むようにマシン可読伝送または記憶媒体上にエンコードすることができる。マシンとしては、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレートなど、ＩＣ設計プロセスに使用される任意のマシンを含むがこれに限定されない。たとえば、マシンとしては、リソグラフィ・マシン、マスクを生成するためのマシンあるいは機器またはその両方（たとえば、Ｅビーム・ライタ）、設計構造をシミュレートするためのコンピュータまたは機器、製造またはテスト・プロセスで使用される任意の装置、あるいは設計構造について機能的に同等の表現を任意の媒体にプログラミングするための任意のマシン（たとえば、プログラマブル・ゲート・アレイをプログラミングするためのマシン）を含むことができる。
【００３２】
設計フロー１６００は、設計される表現のタイプ次第で様々になる可能性がある。たとえば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー１６００は、標準コンポーネントを設計するための設計フロー１６００または設計をプログラマブル・アレイ、たとえば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー１６００とは異なる可能性がある。
【００３３】
図１８は、好ましくは設計プロセス１６１０によって処理される入力設計構造１６２０を含む、複数のこのような設計構造を示している。設計構造１６２０は、ハードウェア・デバイスについて論理的に同等の機能表現を生成するために設計プロセス１６１０によって生成され処理された論理シミュレーション設計構造にすることができる。また、あるいは代わって、設計構造１６２０は、設計プロセス１６１０によって処理されたときにハードウェア・デバイスの物理的構造の機能表現を生成するデータあるいはプログラム命令またはその両方を含むことができる。機能上あるいは構造上またはその両方の設計特徴を表現するかどうかにかかわらず、設計構造１６２０は、コア開発者／設計者によって実現されるように電子コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。マシン可読データ伝送、ゲート・アレイ、または記憶媒体上にエンコードされると、設計構造１６２０は、図５〜図１５に示されているような電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、あるいはシステムをシミュレートするかまたはその他の点で機能的に表現するために設計プロセス１６１０内で１つまたは複数のハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方によってアクセスし処理することができる。このため、設計構造１６２０は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路またはその他のレベルのハードウェア論理設計について機能的にシミュレートするかまたはその他の方法で表現する、人間可読あるいはマシン可読またはその両方のソース・コード、コンパイル済み構造、ならびにコンピュータ実行可能コード構造を含む、ファイルまたはその他のデータ構造を含むことができる。このようなデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの低水準ＨＤＬ設計言語あるいはＣまたはＣ＋＋などの高水準設計言語もしくはその両方に準拠するかあるいは互換性があるかまたはその両方である、ハードウェア記述言語（ＨＤＬ）設計エンティティまたはその他のデータ構造を含むことができる。
【００３４】
設計プロセス１６１０は、好ましくは、設計構造１６２０などの設計構造を含むことができるネットリスト１６８０を生成するために図５〜図１５に示されているコンポーネント、回路、デバイス、または論理構造の設計／シミュレーション機能上同等のものについて合成、変換、またはその他の処理を行うためのハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方を使用し取り入れる。ネットリスト１６８０は、たとえば、集積回路設計内のその他の要素および回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、入出力装置、モデルなどのリストを表すコンパイル済みまたはその他の処理済みのデータ構造を含むことができる。ネットリスト１６８０は、デバイスの設計仕様およびパラメータ次第でネットリスト１６８０が１回または複数回再合成される反復プロセスを使用して合成することができる。本明細書に記載されているその他の設計構造タイプと同様に、ネットリスト１６８０は、マシン可読データ記憶媒体上に記録するかまたはプログラマブル・ゲート・アレイにプログラミングすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、またはその他のフラッシュ・メモリなどの不揮発性記憶媒体にすることができる。さらに、または代替例では、この媒体は、インターネットまたはその他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に保管することができる、システム・メモリまたはキャッシュ・メモリ、バッファ・スペース、あるいは電気的または光学的に伝導性のデバイスおよび材料にすることができる。
【００３５】
設計プロセス１６１０は、様々な入力、たとえば、所与の製造技術（たとえば、種々の技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）について、モデル、レイアウト、および記号表現を含む、１組の一般的に使用される要素、回路、およびデバイスを収容することができるライブラリ・エレメント１６３０、設計仕様１６４０、特徴付けデータ１６５０、検証データ１６６０、設計ルール１６７０、およびテスト・データ・ファイル１６８５（テスト・パターンおよびその他のテスト情報を含むことができる）からの入力を使用することを含むことができる。設計プロセス１６１０は、たとえば、タイミング分析、検証、設計ルール・チェック、配置および経路指定動作などの標準回路設計プロセスをさらに含むことができる。集積回路の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス１６１０で使用される可能性のある電子設計自動化ツールおよびアプリケーションの範囲を認識することができる。本発明の設計構造は任意の特定の設計フローに限定されない。
【００３６】
設計プロセス１６１０は、好ましくは、任意の追加の集積回路設計またはデータ（適用可能な場合）とともに、図５〜図１５示されている本発明の一実施形態を第２の設計構造１６９０に変換する。設計構造１６９０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットで記憶媒体上に常駐する（たとえば、このような設計構造を保管するためのＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、または任意のその他の適切なフォーマットで保管された情報）。設計構造１６９０は、たとえば、図５〜図１５に関連して上述した本発明の一実施形態を生産するために半導体製造業者が必要とする、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通る経路指定のためのデータ、および任意のその他のデータなどの情報を含むことができる。次に、設計構造１６９０は、たとえば、設計構造１６９０がテープ出力に移行し、製造業に公開され、マスク業者に公開され、他の設計業者に送信され、顧客に返送されるなどの段階１６９５に移行することができる。
【００３７】
特定の好ましい一実施形態または諸実施形態に関して本発明を示し説明してきたが、当業者であれば、本明細書および添付図面を読み理解すると、特定の同等の変更例および修正例が思い浮かぶであろう。特に、上記のコンポーネント（組み立て品、デバイス、回路など）によって実行される様々な機能に関して、このようなコンポーネントを記述するために使用される用語（「手段」への言及を含む）は、他の指示がない限り、本発明の本明細書に例示されている模範的な諸実施形態の機能を実行する開示構造に対して構造上同等ではないが、記載されているコンポーネントの指定の機能を実行する（すなわち、機能的に同等である）任意のコンポーネントに対応するものである。加えて、本発明の特定の１つ特徴はいくつかの実施形態のうちの１つのみに関連して開示されている可能性があるが、このような特徴は、任意の所与のまたは特定の適用例のために望ましく有利である可能性のある、他の諸実施形態の１つまたは複数の特徴と組み合わせることができる。
【符号の説明】
【００３８】
２００  ＦｉｎＦＥＴ構造
２０１  誘電体基板
２０２Ｄ  設計フィン
２０４  シリコン部分
２０６  フィン・ハードマスク部分
２０８  ゲート層
２１０  ゲート・ハードマスク層
２１５  ゲート・ハードマスク表面
２２０  フィンレット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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