(57)【特許請求の範囲】
【請求項１】
第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
周辺回路のロジックゲート構造体が形成される周辺回路領域と
を備えた半導体集積回路装置の製造方法であって、
下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された前記メモリゲート構造体を、前記メモリ回路領域に形成した後、前記メモリゲート構造体を覆うように前記側壁スペーサを形成する側壁スペーサ形成工程と、
前記メモリゲート構造体が形成された前記メモリ回路領域と、前記周辺回路領域とに、ゲート絶縁膜および導電層を順に積層する導電層形成工程と、
フォトマスクによりパターニングされたレジストを用いて前記周辺回路領域の前記導電層をパターニングすることにより、前記ゲート絶縁膜上に前記ロジックゲート構造体のロジックゲート電極を形成するとともに、前記レジストをそのまま利用して、前記メモリ回路領域の前記側壁スペーサ周辺にある複数の選択ゲート電極切断予定領域の前記導電層も一部除去するロジックゲート構造体形成工程と、
フォトマスクによりパターニングされたレジストを用いて、前記周辺回路領域を覆いつつ、前記メモリ回路領域の前記導電層をエッチバックすることにより、前記選択ゲート電極切断予定領域に残存した前記導電層を除去しつつ、前記側壁スペーサに沿って前記導電層を残存させ、サイドウォール状の前記第1選択ゲート電極と、前記選択ゲート電極切断予定領域で前記第1選択ゲート電極から電気的に分離されたサイドウォール状の前記第2選択ゲート電極とを形成する導電層パターニング工程と
を備えることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記導電層パターニング工程の前記エッチバックは、異方性エッチングと、当該異方性エッチングの後に追加される等方性エッチングとを含む
ことを特徴とする請求項1記載の半導体集積回路装置の製造方法。
【請求項３】
前記側壁スペーサ形成工程の前には、
前記メモリ回路領域の加工専用の第1フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の前記メモリゲート構造体の形成予定領域に不純物を注入し、チャネル形成層を形成する第1フォトマスク加工工程と、
前記上部ゲート絶縁膜上にメモリゲート電極用導電層を形成した後、前記メモリ回路領域の加工専用の第2フォトマスクを用いてパターニングしたレジストにより前記メモリゲート電極用導電層をパターニングすることにより、前記メモリゲート電極を形成する第2フォトマスク加工工程とを備え、
前記導電層パターニング工程は、
前記メモリ回路領域の加工専用であるコンタクト形成導電層用のフォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域に、コンタクト形成導電層を有する前記第1選択ゲート電極と、コンタクト形成導電層を有する前記第2選択ゲート電極とを形成するフォトマスク加工工程を備えており、
前記メモリ回路領域の前記メモリセルを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、および前記フォトマスク加工工程の合計3工程である
ことを特徴とする請求項1または2記載の半導体集積回路装置の製造方法。
【請求項４】
前記側壁スペーサ形成工程の後には、
前記メモリ回路領域の加工専用の第3フォトマスクを用いてパターニングされたレジストにより、前記メモリ回路領域の前記第1選択ゲート電極および前記第2選択ゲート電極の各形成予定領域に不純物を注入し、前記第1選択ゲート電極および前記第2選択ゲート電極と対向する基板表面に、チャネル形成層を形成する第3フォトマスク加工工程を備えており、
前記メモリ回路領域の前記メモリセルを形成するために専用のフォトマスクを用いた専用フォトマスク工程が、前記第1フォトマスク加工工程、前記第2フォトマスク加工工程、前記第3フォトマスク加工工程、および前記フォトマスク加工工程の合計4工程である
ことを特徴とする請求項3記載の半導体集積回路装置の製造方法。
【請求項５】
第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されているメモリ回路領域と、
周辺回路のロジックゲート構造体が形成されている周辺回路領域とを備えており、
前記ロジックゲート構造体は、前記第1選択ゲート電極および前記第2選択ゲート電極と同じ導電層から形成されたロジックゲート電極がゲート絶縁膜上に形成された構成を有し、
前記メモリゲート構造体は、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された構成を有し、
前記第1選択ゲート電極および前記第2選択ゲート電極は、前記メモリゲート電極の側壁の前記側壁スペーサに沿ってサイドウォール状に形成され、前記第1選択ゲート電極および前記第2選択ゲート電極が非形成の複数の選択ゲート電極切断部によって電気的に分離されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法、および半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、サイドウォール状の選択ゲート電極がメモリゲート電極の一の側壁に絶縁部材でなる側壁スペーサを介して形成されたメモリセルが考えられている（例えば、特許文献1参照）。また、近年では、第1選択ゲート電極および第2選択ゲート電極間に側壁スペーサを介してメモリゲート電極が配置され、第1選択ゲート電極および第2選択ゲート電極が独立して制御可能なメモリセルも考えられている。このようなメモリセルは、メモリゲート電極が設けられたメモリゲート構造体に電荷蓄積層も設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになっている。
【０００３】
実際上、後者のメモリセルでは、電荷蓄積層に電荷を注入する場合、第2選択ゲート電極を備えた第2選択ゲート構造体でソース電圧を遮断しつつ、第1選択ゲート電極を備えた第1選択ゲート構造体を介してメモリゲート構造体のチャネル層に低電圧のビット電圧を印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
【０００４】
このような構成でなるメモリセルが行列状に配置された半導体集積回路装置では、高電圧のメモリゲート電圧が印加されるメモリゲート線を、複数のメモリセルにて共有している。そのため、一のメモリセルの電荷蓄積層に電荷を注入するために高電圧のメモリゲート電圧をメモリゲート線に印加すると、当該メモリゲート線を共有する他のメモリセルでは、電荷蓄積層に電荷を注入しないときでも、高電圧のメモリゲート電圧がメモリゲート電極に印加されてしまう。
【０００５】
そこで、この場合、電荷蓄積層に電荷を注入させないメモリセルでは、ソース線に接続された第2選択ゲート構造体にてチャネル層への電圧印加を遮断しつつ、第1選択ゲート構造体によって、ビット線からの高電圧のビット電圧をメモリゲート構造体のチャネル層に印加する。これにより、高電圧のメモリゲート電圧がメモリゲート電極に印加されたメモリゲート構造体では、高電圧のビット電圧がチャネル層に印加されることから、メモリゲート電極とチャネル層との電圧差が小さくなり、その結果、量子トンネル効果が生じることなく電荷蓄積層に電荷が注入され得ない。
【０００６】
そして、このように行列状に配置された複数のメモリセルは、一般的な半導体製造プロセスである、フォトマスクを用いてレジストを加工するフォトリソグラフィ技術を利用して、当該レジストにより導電層等を加工してゆき第1選択ゲート構造体や、第2選択ゲート構造体、メモリゲート構造体を製造している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2011-129816号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、このような半導体集積回路装置には、行列状に配置された複数のメモリセルの他にも、例えばCPU（Central Processing Unit）や、ASIC（Application-Specific Integrated Circuit）、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路等の周辺回路が設けられ得る。このため、行列状に配置された複数のメモリセルを半導体製造プロセスによって製造する際には、周辺回路を製造する半導体製造プロセスとは別に、メモリセルの半導体製造プロセスが追加的に必要となる。
【０００９】
特に、上述したようなメモリセルでは、第1選択ゲート電極と第2選択ゲート電極とを独立して制御できる特殊な構成を有していることから、その分、メモリ回路領域だけ加工する専用のフォトマスクを用いた専用フォトマスク工程が、従来のメモリ回路領域だけ加工する専用フォトマスク工程に追加的に必要となってしまい、製造コストがかかってしまうという問題があった。
【００１０】
そこで、本発明は以上の点を考慮してなされたもので、製造コストを低減できる半導体集積回路装置の製造方法、および半導体集積回路装置を提案することを目的とする。
【課題を解決するための手段】
【００１１】
かかる課題を解決するため本発明の半導体集積回路装置の製造方法は、第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、周辺回路のロジックゲート構造体が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された前記メモリゲート構造体を、前記メモリ回路領域に形成した後、前記メモリゲート構造体を覆うように前記側壁スペーサを形成する側壁スペーサ形成工程と、前記メモリゲート構造体が形成された前記メモリ回路領域と、前記周辺回路領域とに、ゲート絶縁膜および導電層を順に積層する導電層形成工程と、フォトマスクによりパターニングされたレジストを用いて前記周辺回路領域の前記導電層をパターニングすることにより、前記ゲート絶縁膜上に前記ロジックゲート構造体のロジックゲート電極を形成するとともに、前記レジストをそのまま利用して、前記メモリ回路領域の前記側壁スペーサ周辺にある複数の選択ゲート電極切断予定領域の前記導電層も一部除去するロジックゲート構造体形成工程と、フォトマスクによりパターニングされたレジストを用いて、前記周辺回路領域を覆いつつ、前記メモリ回路領域の前記導電層をエッチバックすることにより、前記選択ゲート電極切断予定領域に残存した前記導電層を除去しつつ、前記側壁スペーサに沿って前記導電層を残存させ、サイドウォール状の前記第1選択ゲート電極と、前記選択ゲート電極切断予定領域で前記第1選択ゲート電極から電気的に分離されたサイドウォール状の前記第2選択ゲート電極とを形成する導電層パターニング工程とを備えることを特徴とする。
【００１２】
また、本発明の半導体集積回路装置は、第1選択ゲート電極を有した第1選択ゲート構造体と、第2選択ゲート電極を有した第2選択ゲート構造体との間に側壁スペーサを介してメモリゲート構造体が配置されたメモリセルが形成されているメモリ回路領域と、周辺回路のロジックゲート構造体が形成されている周辺回路領域とを備えており、前記ロジックゲート構造体は、前記第1選択ゲート電極および前記第2選択ゲート電極と同じ導電層から形成されたロジックゲート電極がゲート絶縁膜上に形成された構成を有し、前記メモリゲート構造体は、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で積層された構成を有し、前記第1選択ゲート電極および前記第2選択ゲート電極は、前記メモリゲート電極の側壁の前記側壁スペーサに沿ってサイドウォール状に形成され、前記第1選択ゲート電極および前記第2選択ゲート電極が非形成の複数の選択ゲート電極切断部によって電気的に分離されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、周辺回路領域のロジックゲート電極を形成するフォトマスク工程の際に、メモリ回路領域における選択ゲート電極切断予定領域の導電層の一部も予め除去しておくことで、その後、メモリ回路領域の導電層をエッチバックして第1選択ゲート電極および第2選択ゲート電極を形成する際、選択ゲート電極切断予定領域に残存した導電層も除去して第1選択ゲート電極および第2選択ゲート電極を電気的に分離させる選択ゲート電極切断部を形成できる。これにより、半導体集積回路装置では、製造過程において、独立して制御可能な第1選択ゲート電極および第2選択ゲート電極を形成する際、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、これとは別にさらに第1選択ゲート電極と第2選択ゲート電極とを電気的に分離させるための専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
【図面の簡単な説明】
【００１４】
【図１】本発明による製造方法によって製造された半導体集積回路装置の平面レイアウトを示す概略図である。
【図２】図１におけるA−A´部分での側断面構成を示す断面図である。
【図３】図１におけるB−B´部分での側断面構成を示す断面図である。
【図４】図１におけるC−C´部分での側断面構成を示す断面図である。
【図５】図５Ａは、半導体集積回路装置の製造工程（1）を示す概略図であり、図５Ｂは、半導体集積回路装置の製造工程（2）を示す概略図であり、図５Ｃは、半導体集積回路装置の製造工程（3）を示す概略図である。
【図６】図６Ａは、半導体集積回路装置の製造工程（4）を示す概略図であり、図６Ｂは、半導体集積回路装置の製造工程（5）を示す概略図であり、図６Ｃは、半導体集積回路装置の製造工程（6）を示す概略図である。
【図７】図７Ａは、半導体集積回路装置の製造工程（7）を示す概略図であり、図７Ｂは、半導体集積回路装置の製造工程（8）を示す概略図であり、図７Ｃは、半導体集積回路装置の製造工程（9）を示す概略図である。
【図８】半導体集積回路装置の製造工程（10）を示す概略図である。
【図９】図１に示した完成時の半導体集積回路装置の平面レイアウトに対して、選択ゲート電極切断予定領域の残存導電層およびロジックゲート電極を形成する際に用いるレジストを配置させたときの平面レイアウトを示す概略図である。
【図１０】図１０Ａは、半導体集積回路装置の製造工程（11）を示す概略図であり、図１０Ｂは、半導体集積回路装置の製造工程（12）を示す概略図である。
【図１１】図１に示した完成時の半導体集積回路装置の平面レイアウトに対して、第1選択ゲート電極、第2選択ゲート電極、選択ゲート電極切断部およびコンタクト形成導電層を形成する際に用いるレジストを配置させたときの平面レイアウトを示す概略図である。
【図１２】図１２Ａは、半導体集積回路装置の製造工程（13）を示す概略図であり、図１２Ｂは、半導体集積回路装置の製造工程（14）を示す概略図であり、図１２Ｃは、半導体集積回路装置の製造工程（15）を示す概略図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．本発明による製造方法により製造された半導体集積回路装置の構成＞
１−１．半導体集積回路装置の平面レイアウト
１−２．半導体集積回路装置の各部位における断面構成
１−３．データの書き込み手法
＜２．半導体集積回路装置の製造方法＞
＜３．作用および効果＞
＜４．第3フォトマスク加工工程を省略した他の実施の形態による製造方法＞
＜５．他の実施の形態＞
【００１６】
（１）本発明による製造方法により製造された半導体集積回路装置の構成
（１−１）半導体集積回路装置の平面レイアウト
図１は、本発明による製造方法により製造された完成時の半導体集積回路装置1の平面レイアウトを示す概略図であり、メモリ回路領域ER1に形成されたメモリゲート構造体4a,4b、第1選択ゲート構造体5a,5b、および第2選択ゲート構造体6a,6bの平面レイアウトと、周辺回路領域ER2に形成されたロジックゲート構造体7a,7bの平面レイアウトとを中心に図示している。なお、図１では、後述するメモリゲート構造体4a,4bの側壁に形成されている側壁スペーサや、第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bに形成されているサイドウォール、メモリウエルW1およびロジックウエルW2,W3に形成されている素子分離層等については省略している。
【００１７】
この場合、半導体集積回路装置1は、図示しない半導体基板にメモリ回路領域ER1と周辺回路領域ER2とを有しており、例えばP型のメモリウエルW1がメモリ回路領域ER1に形成され、P型のロジックウエルW2とN型のロジックウエルW3とが周辺回路領域ER2に形成されている。
【００１８】
また、メモリ回路領域ER1には、ゲートコンタクト・切断領域ER12,ER13間にメモリセル領域ER11が設けられており、当該メモリセル領域ER11に複数のメモリセル3a,3b,3c,3d,3e,3fが行列状に配置された構成を有する。なお、これらメモリセル3a,3b,3c,3d,3e,3fは全て同一の構成を有していることから、ここでは主としてA−A´部分に配置されたメモリセル3a,3bに着目して以下説明する。
【００１９】
この場合、メモリセル3aは、第1選択ゲート構造体5aおよび第2選択ゲート構造体6a間に側壁スペーサ（図示せず）を介してメモリゲート構造体4aが配置された構成を有する。この実施の形態の場合、1列目のメモリセル3a,3c,3eを形成する一のメモリゲート構造体4aと、他の2列目のメモリセル3b,3d,3fを形成する他のメモリゲート構造体4bは、直線状に形成されており、互いに並走するように配置されている。なお、メモリゲート構造体4a（4b）には、メモリゲート線（図示せず）に接続されたコンタクトC4a（C4b）が立設されており、当該メモリゲート線からコンタクトC4a（C4b）を介して所定のメモリゲート電圧が印加され得る。
【００２０】
メモリセル領域ER11には、第1選択ゲート電極G2a（G2b）を有した第1選択ゲート構造体5a（5b）と、第2選択ゲート電極G3a（G3b）を有した第2選択ゲート構造体6a（6b）とが直線状に形成されており、これら第1選択ゲート構造体5a（5b）および第2選択ゲート構造体6a（6b）が、メモリゲート電極G1a（G1b）を有したメモリゲート構造体4a（4b）と並走するように配置されている。第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）は、メモリゲート電極G1a（G1b）の側壁の側壁スペーサに沿ってサイドウォール状に形成され、かつメモリゲート電極G1a（G1b）を周回する同一の周回線上に配置されており、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）が非形成の複数の選択ゲート電極切断部13,14（15,16）によって電気的に分離されている。
【００２１】
また、このメモリセル領域ER11におけるメモリウエルW1の表面（基板表面）には、2つのソース領域D1,D3が所定間隔を空けて左右対称に形成されており、これらソース領域D1,D3間に複数のドレイン領域D2が形成されている。この場合、メモリセル領域ER11には、第1選択ゲート構造体5aおよび第2選択ゲート構造体6a間にメモリゲート構造体4aが配置された1列目のメモリセル3a,3c,3eが、一のソース領域D1とドレイン領域D2との間に形成され、一方、第2選択ゲート構造体6bおよび第1選択ゲート構造体5b間にメモリゲート構造体4bが配置された2列目のメモリセル3b,3d,3fが、当該ドレイン領域D2と他のソース領域D3との間に形成されており、メモリセル3a,3c,3eおよびメモリセル3b,3d,3fが左右対称に形成されている。
【００２２】
実際上、メモリウエルW1の表面に形成された一のソース領域D1は、一の第1選択ゲート構造体5aに沿って形成されているとともに、1列目のメモリセル3a,3c,3eの形成位置に合わせて、当該第1選択ゲート構造体5aと隣接する領域にまで形成されており、一列に並んだ複数のメモリセル3a,3c,3eにて共有されている。ソース領域D1には、ソース線（図示せず）に接続されたコンタクトC1が立設されており、当該ソース線からコンタクトC1を介して所定のソース電圧が印加され得る。
【００２３】
また、第2選択ゲート構造体6a,6b間のメモリウエルW1の表面に形成された複数のドレイン領域D2は、隣り合うメモリセル3a,3b（3c,3d、3e,3f）の形成位置に合わせて、第2選択ゲート構造体6a,6bと隣接する領域にそれぞれ形成されており、隣り合うメモリセル3a,3b（3c,3d、3e,3f）にて1つのドレイン領域D2を共有し得るようになされている。各ドレイン領域D2には、ビット線（図示せず）に接続されたコンタクトC2が立設されており、当該ビット線からコンタクトC2を介して所定のビット電圧が印加され得る。なお、図示しないビット線は、図１中、行方向に並ぶメモリセル3a,3b（3c,3d）（3e,3f）毎に共有されており、各行のメモリセル3a,3b（3c,3d）（3e,3f）に対して行単位で一律に所定のビット電圧を印加し得る。
【００２４】
さらに、メモリウエルW1の表面に形成された他のソース領域D3は、一のソース領域D1と左右対称に形成されており、一のソース領域D1と同様に、他の第1選択ゲート構造体5bと隣接する領域にまで形成され、2列目のメモリセル3b,3d,3fにて共有されている。なお、このソース領域D3には、コンタクトC3が立設されており、一のソース領域D1と同じソース線がコンタクトC3に接続されている。かくして、メモリセル領域ER11に配置されたメモリセル3a,3b,3c,3d,3e,3fには、コンタクトC1,C3を介して同じソース電圧が一律に印加され得る。
【００２５】
メモリセル領域ER11と隣接する一のゲートコンタクト・切断領域ER12と、同じくメモリセル領域ER11と隣接する他のゲートコンタクト・切断領域ER13とには、メモリセル領域ER11で並走する2本のメモリゲート電極G1a,G1bが、そのまま直線状に延びて並走しており、一のゲートコンタクト・切断領域ER12に当該メモリゲート電極G1a,G1bの一端が配置され、他のゲートコンタクト・切断領域ER13に当該メモリゲート電極G1a,G1bの他端が配置され得る。
【００２６】
この実施の形態の場合、1列目のメモリセル3a,3c,3eを構成する第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aと、2列目のメモリセル3b,3d,3fを構成する第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bとが左右対称に形成されていることから、ここでは、1列目のメモリセル3a,3c,3eを構成する第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aに着目して以下ゲートコンタクト・切断領域ER12,ER13について説明する。
【００２７】
この場合、一のゲートコンタクト・切断領域ER12には、メモリセル領域ER11から延びた第1選択ゲート電極G2aの所定位置にコンタクト形成導電層10aが設けられているとともに、当該第1選択ゲート電極G2aおよび第2選択ゲート電極G3aを断絶させる選択ゲート電極切断部13が設けられている。
【００２８】
この実施の形態の場合、一のゲートコンタクト・切断領域ER12には、第1選択ゲート電極G2aの途中位置にコンタクト形成導電層10aが形成されている。実際上、一のゲートコンタクト・切断領域ER12では、メモリセル領域ER11から遠ざかる方向に向けて、コンタクト形成導電層10aから第1選択ゲート電極G2aが延びており、その後、第1選択ゲート電極G2aが一のメモリゲート電極G1aの一端を囲むように折り返されて、当該第1選択ゲート電極G2aの末端が、対となる第2選択ゲート電極G3a側に配置されている。
【００２９】
また、一のゲートコンタクト・切断領域ER12には、メモリセル領域ER11から延びた第2選択ゲート電極G3aの末端も設けられており、第1選択ゲート電極G2aの末端と、第2選択ゲート電極G3aとの末端とが同一直線上にて所定距離を設けて対向配置され、第1選択ゲート電極G2aと第2選択ゲート電極G3aとが断絶している選択ゲート電極切断部13が設けられている。
【００３０】
ここで、コンタクト形成導電層10aは、第1選択ゲート線（図示せず）に接続されたコンタクトC6が立設された構成を有しており、当該第1選択ゲート線からコンタクトC6を介して所定の第1選択ゲート電圧が印加されると、当該第1選択ゲート電圧をそのまま第1選択ゲート電極G2aにのみ印加し得るようになされている。
【００３１】
一方、他のゲートコンタクト・切断領域ER13には、メモリセル領域ER11から延びた第2選択ゲート電極G3aの所定位置にコンタクト形成導電層11aが設けられているとともに、当該第1選択ゲート電極G2aおよび第2選択ゲート電極G3aを断絶させる選択ゲート電極切断部14が設けられている。
【００３２】
この実施の形態の場合、他のゲートコンタクト・切断領域ER13では、メモリセル領域ER11から遠ざかる方向に向けて、コンタクト形成導電層11aから第2選択ゲート電極G3aが延びており、その後、当該第2選択ゲート電極G3aが一のメモリゲート電極G1aの他端を囲むように折り返されて、当該第2選択ゲート電極G3aの末端が、対となる第1選択ゲート電極G2a側に配置されている。
【００３３】
他のゲートコンタクト・切断領域ER13には、メモリセル領域ER11から延びた第1選択ゲート電極G2aの末端も設けられており、第1選択ゲート電極G2aの末端と、第2選択ゲート電極G3aとの末端とが同一直線上にて所定距離を設けて対向配置され、第1選択ゲート電極G2aと第2選択ゲート電極G3aとが断絶している選択ゲート電極切断部14が設けられている。
【００３４】
ここで、コンタクト形成導電層11aは、第2選択ゲート線（図示せず）に接続されたコンタクトC5が立設された構成を有しており、当該第2選択ゲート線からコンタクトC5を介して所定の第2選択ゲート電圧が印加されると、当該第2選択ゲート電圧をそのまま第2選択ゲート電極G3aにのみ印加し得るようになされている。
【００３５】
かくして、メモリ回路領域ER1では、一のコンタクト形成導電層10aに連設した第1選択ゲート電極G2aと、他のコンタクト形成導電層11aと連設した第2選択ゲート電極G3aとが、選択ゲート電極切断部13,14によって電気的に分離され、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能に構成されている。
【００３６】
因みに、ゲートコンタクト・切断領域ER12,ER13の2列目側の第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bでは、上述した1列目側の第1選択ゲート電極G2a、メモリゲート電極G1a、および第2選択ゲート電極G3aと同じ構成を有している。但し、一のゲートコンタクト・切断領域ER12には、第2選択ゲート電極G3bの所定位置にコンタクト形成導電層11bが設けられており、さらに、第1選択ゲート電極G2b側に、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bを断絶させる選択ゲート電極切断部15が設けられている点で相違している。
【００３７】
また、他のゲートコンタクト・切断領域ER13には、第1選択ゲート電極G2bの所定位置にコンタクト形成導電層10bが設けられており、さらに、第2選択ゲート電極G3b側に、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bを断絶させる選択ゲート電極切断部16が設けられている点で相違している。
【００３８】
従って、第2選択ゲート電極G3b、メモリゲート電極G1b、および第1選択ゲート電極G2bでも、一のコンタクト形成導電層10bが連設した第1選択ゲート電極G2bと、他のコンタクト形成導電層11bが連設した第2選択ゲート電極G3bとの間に設けられた選択ゲート電極切断部15,16によって、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bが電気的に分離され、第1選択ゲート電極G2bおよび第2選択ゲート電極G3bが独立して制御可能に構成されている。
【００３９】
次に、かかる構成でなるメモリ回路領域ER1に隣接された周辺回路領域ER2について以下説明する。なお、この実施の形態の場合、周辺回路領域ER2は、メモリ回路領域ER1のうちメモリセル領域ER11と隣接する位置に配置されているが、本発明はこれに限らず、一のゲートコンタクト・切断領域ER12と隣接する位置や、他のゲートコンタクト・切断領域ER13と隣接する位置、或いはメモリセル領域ER11およびゲートコンタクト・切断領域ER12間と隣接する位置等その他種々に位置に設けるようにしてもよい。
【００４０】
実際上、周辺回路領域ER2には、複数の周辺回路18,19が形成されている。周辺回路18は、例えば、P型のロジックウエルW2に形成された、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を有する。この場合、ロジックウエルW2には、ロジックゲート構造体7aが形成されており、コンタクトC8を介してロジックゲート構造体7aに所定のロジックゲート電圧が印加され得る。
【００４１】
また、このロジックウエルW2には、ロジックゲート構造体7aを挟むようにして当該ロジックゲート構造体7aと隣接する領域に不純物拡散領域D4,D5が形成されており、一の不純物拡散領域D4にコンタクトC9が立設されているとともに、他の不純物拡散領域D5に他のコンタクトC10が立設されている。
【００４２】
一方、他の周辺回路19は、例えば、N型のロジックウエルW3に形成された、P型のMOSトランジスタ構造を有する。この場合、ロジックウエルW3には、ロジックゲート構造体7bが形成されており、コンタクトC12を介してロジックゲート構造体7bに所定のロジックゲート電圧が印加され得る。
【００４３】
また、このロジックウエルW3にも、ロジックゲート構造体7bを挟むようにして当該ロジックゲート構造体7Bと隣接する領域に不純物拡散領域D6,D7が形成されており、一の不純物拡散領域D6にコンタクトC13が立設されているとともに、他の不純物拡散領域D7に他のコンタクトC14が立設されている。
【００４４】
（１−２）半導体集積回路装置の各部位における断面構成
図２は、図１のA-A´部分の側断面構成であり、メモリセル領域ER11に設けられたメモリセル3a,3bと、周辺回路領域ER2に設けられた周辺回路18,19の側断面構成を示す断面図である。この場合、半導体集積回路装置1には、半導体基板Sが設けられており、メモリ回路領域ER1の半導体基板S上にメモリウエルW1が形成され、周辺回路領域ER2の半導体基板S上にロジックウエルW2,W3が形成されている。
【００４５】
この実施の形態の場合、メモリウエルW1には、A-A´部分に2つのメモリセル3a,3bが配置されており、これらメモリセル3a,3b間の表面に、コンタクトC2が立設されたドレイン領域D2が形成されている。なお、メモリセル3a,3bは左右対称に形成されているものの、同一構成を有していることから、ここでは一のメモリセル3aに着目して以下説明する。
【００４６】
メモリセル3aは、例えばN型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6aとがメモリウエルW1に形成されている。
【００４７】
実際上、メモリウエルW1の表面には、ソース領域D1とドレイン領域D2とが所定距離を空けて形成されており、ソース線からのソース電圧がコンタクトC1（図１）を介してソース領域D1に印加され、ビット線からのビット電圧がコンタクトC2を介してドレイン領域D2に印加され得る。なお、この実施の形態の場合、ソース領域D1およびドレイン領域D2は、不純物濃度が1.0E21/cm3以上に選定されており、一方、メモリウエルW1は、製造過程にて行われる不純物注入によって、チャネル層が形成される表面領域（例えば、表面から50[nm]までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
【００４８】
メモリゲート構造体4aは、ソース領域D1およびドレイン領域D2間のメモリウエルW1上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜23aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜23bを介してメモリゲート電極G1aを有している。これによりメモリゲート構造体4aは、下部ゲート絶縁膜23aおよび上部ゲート絶縁膜23bによって、電荷蓄積層ECがメモリウエルW1およびメモリゲート電極G1aから絶縁された構成を有する。
【００４９】
メモリゲート構造体4aには、絶縁部材でなる側壁スペーサ27aが一の側壁に沿って形成されており、当該側壁スペーサ27aを介して第1選択ゲート構造体5aが隣接されている。このようなメモリゲート構造体4aと第1選択ゲート構造体5aとの間に形成された側壁スペーサ27aは、所定の膜厚により形成されており、メモリゲート構造体4aと、第1選択ゲート構造体5aとを絶縁し得るようになされている。
【００５０】
また、第1選択ゲート構造体5aには、側壁スペーサ27aとソース領域D1間のメモリウエルW1上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなるゲート絶縁膜25aが形成されており、当該ゲート絶縁膜25a上に、第1選択ゲート線が接続された第1選択ゲート電極G2aが形成されている。
【００５１】
一方、メモリゲート構造体4aの他の側壁にも、絶縁部材でなる側壁スペーサ27aが形成されており、当該側壁スペーサ27aを介して第2選択ゲート構造体6aが隣接されている。このようなメモリゲート構造体4aと、第2選択ゲート構造体6aとの間に形成された側壁スペーサ27aも、メモリゲート構造体4aおよび第1選択ゲート構造体5a間の側壁スペーサ27aと同じ膜厚により形成されており、メモリゲート構造体4aと、第2選択ゲート構造体6aとを絶縁し得るようになされている。
【００５２】
また、第2選択ゲート構造体6aには、側壁スペーサ27aとドレイン領域D2間のメモリウエルW1上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなるゲート絶縁膜25bが形成されており、当該ゲート絶縁膜25b上に、第2選択ゲート線が接続された第2選択ゲート電極G3aが形成されている。
【００５３】
ここで、側壁スペーサ27aを介してメモリゲート電極G1aの側壁に沿って形成された第1選択ゲート電極G2aおよび第2選択ゲート電極G3aは、後述する製造工程にてエッチバックにより形成されていることから、それぞれメモリゲート電極G1aから離れるに従って頂上部がメモリウエルW1に向けて下降してゆくようなサイドウォール状に形成されている。
【００５４】
第1選択ゲート構造体5aの側壁と、第2選択ゲート構造体6aの側壁とには、絶縁部材により形成されたサイドウォールSWが形成されており、一のサイドウォールSW下部のメモリウエルW1表面にエクステンション領域D1aが形成され、他のサイドウォールSW下部のメモリウエルW1表面にもエクステンション領域D2aが形成されている。
【００５５】
なお、この実施の形態の場合、第1選択ゲート電極G2aと第2選択ゲート電極G3aとの間のメモリウエルW1において、表面から50［nm］までの領域での不純物濃度を1E19/cm3以下とした場合には、後の製造工程によって、ゲート絶縁膜25a,25bの各膜厚を9［nm］以下に形成し得る。また、第1選択ゲート電極G2aと第2選択ゲート電極G3aとの間のメモリウエルW1において、表面から50［nm］までの領域での不純物濃度を3E18/cm3以下とした場合には、後の製造工程によって、ゲート絶縁膜25a,25bの各膜厚を3［nm］以下に形成し得る。
【００５６】
因みに、他のメモリセル3bも一のメモリセル3aと同様の構成を有しており、他のソース領域D3およびドレイン領域D2間のメモリウエルW1上にメモリゲート構造体4bを有し、第1選択ゲート構造体5bおよび第2選択ゲート構造体6b間のメモリウエルW1上に側壁スペーサ27aを介してメモリゲート構造体4bが形成されている。また、メモリセル3bでも、第1選択ゲート構造体5bの側壁により形成された一のサイドウォールSW下部のメモリウエルW1表面にエクステンション領域D3aが形成され、第2選択ゲート構造体6bの側壁に形成された他のサイドウォールSW下部のメモリウエルW1表面にもエクステンション領域D2bが形成されている。
【００５７】
メモリ回路領域ER1に形成されたメモリウエルW1と、周辺回路領域ER2に形成された一のロジックウエルW2は、一の素子分離層20によって電気的に分離されており、さらに周辺回路領域ER2に形成された一のロジックウエルW2と、他のロジックウエルW3も他の素子分離層20によって電気的に分離されている。ここで、この実施の形態の場合、一のロジックウエルW2には、N型のMOSトランジスタ構造を有した周辺回路18が形成され、他のロジックウエルW3には、P型のMOSトランジスタ構造を有した周辺回路19が形成されている。
【００５８】
実際上、一のロジックウエルW2には、表面に形成された対の不純物拡散領域D4,D5間に、ゲート絶縁膜29aを介してロジックゲート電極G5が形成されたロジックゲート構造体7aが設けられている。なお、ロジックゲート構造体7aの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部のロジックウエルW2表面にエクステンション領域D4a,D5aが形成されている。
【００５９】
一のロジックウエルW2とは導電型が異なる他のロジックウエルW3も、一のロジックウエルW2と同様の構成を有しており、表面に形成された対の不純物拡散領域D6,D7間に、ゲート絶縁膜29bを介してロジックゲート電極G6が形成されたロジックゲート構造体7bが設けられている。なお、ロジックゲート構造体7bの側壁には、サイドウォールSWが形成されており、各サイドウォールSW下部のロジックウエルW2表面にエクステンション領域D6a,D7aが形成されている。
【００６０】
なお、半導体集積回路装置1は、第1選択ゲート構造体5a,5bや、メモリゲート構造体4a,4b、第2選択ゲート構造体6a,6b、コンタクトC2、ロジックゲート構造体7a,7b等が絶縁層21により覆われて互いに絶縁されているとともに、例えばソース領域D1,D3やドレイン領域D2等その他種々の表面がシリサイドSCにより覆われている。
【００６１】
ここで、図３は、図１のB-B´部分の側断面構成であり、メモリ回路領域ER1のゲートコンタクト・切断領域ER12において、第2選択ゲート電極G3bに設けられたコンタクト形成導電層11bの側断面構成を示す断面図である。図３に示すように、コンタクト形成導電層11bは、メモリウエルW1に形成された素子分離層20上に形成されている。
【００６２】
実際上、コンタクト形成導電層11bは、素子分離層20の表面（基板表面）からメモリゲート電極G1bの一の側壁および頂上部の一部に亘って乗り上げるように形成されており、素子分離層20上に形成された基台部17aに、当該素子分離層20の表面形状に対応した平坦なコンタクト設置面17cが形成されている。また、コンタクト形成導電層11bは、メモリゲート電極G1bとの間に側壁スペーサ27cが形成されており、当該側壁スペーサ27cによってメモリゲート電極G1bと絶縁されている。
【００６３】
コンタクト形成導電層11bには、コンタクト設置面17cにシリサイドSCを介して柱状のコンタクトC5が立設されており、当該コンタクトC5から第2選択ゲート電圧が印加され得る。これにより、第2選択ゲート電極G3bには、コンタクト形成導電層11bを介して第2選択ゲート電圧が印加され得る。なお、コンタクト形成導電層11bには、基台部17aの側壁や、当該基台部17aに一体成形され、かつメモリゲート電極G1bの頂上部に乗り上げた乗り上げ部17bの側壁にサイドウォールSWが形成されている。
【００６４】
因みに、この実施の形態の場合、図１に示したように、コンタクト形成導電層11bが形成された第2選択ゲート電極G3bは、メモリゲート電極G1bの一端で折り返されており、当該第2選択ゲート電極G3bの末端側がメモリゲート電極G1bを挟んでコンタクト形成導電層11bと対向配置され得る。従って、図１のB-B´部分の側断面構成を示す図３では、コンタクト形成導電層11bに連設され、メモリゲート電極G1bの一端で折り返された第2選択ゲート電極G3bと、当該コンタクト形成導電層11bとが、メモリゲート電極G1bおよび側壁スペーサ27a,27cを介して対向配置され得る。
【００６５】
因みに、図３に示すように、一のメモリゲート電極G1aが配置された側でも、第1選択ゲート電極G2aがメモリゲート電極G1aの一端で折り返されていることから（図１）、図１のB-B´部分では、第1選択ゲート電極G2a同士が、メモリゲート電極G1aおよび側壁スペーサ27aを介して対向配置され得る。
【００６６】
図４は、図１のC-C´部分の側断面構成であり、メモリ回路領域ER1のゲートコンタクト・切断領域ER12に設けた選択ゲート電極切断部15の側断面構成を示す断面図である。図４に示すように、選択ゲート電極切断部15が形成される領域（図４中、右側の領域）では、第2選択ゲート電極G3bが側壁スペーサ27aを介してメモリゲート電極G1bの一の側壁に形成されているものの、当該メモリゲート電極G1bの他の側壁には、第1選択ゲート電極G2bや第2選択ゲート電極G3bが形成されておらず、側壁スペーサやサイドウォールでなる絶縁壁27bが形成されているだけである。
【００６７】
なお、選択ゲート電極切断部15が形成される領域では、製造過程において基板表面が一部削られることにより、基板表面となる素子分離層20に凹み部30が形成されている。因みに、この実施の形態の場合、一のメモリゲート電極G1aが配置された側でも、図１のC-C´部分では、第1選択ゲート電極G2a同士が、メモリゲート電極G1aおよび側壁スペーサ27aを介して対向配置され得る。
【００６８】
（１−３）データの書き込み手法
このような構成を有するメモリセル3aは、(i)データの書き込み動作を実行するのに先立って、メモリゲート電極G1aと対向するメモリウエルW1において、チャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から当該キャリアを排除し（以下、この動作をキャリア排除動作と呼ぶ）、その後、データの書き込み動作を実行する第1の書き込み手法と、これとは別に、(ii)キャリア排除動作を行わずにデータの書き込み動作を実行する第2の書き込み手法とのいずれかにより、データの書き込み動作が行われる。
【００６９】
（１−３−１）第1の書き込み手法
ここで、例えば第1の書き込み手法では、キャリア排除動作を実行する際、図２に示した第2選択ゲート構造体6aに、例えば、第2選択ゲート線から第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ビット線からドレイン領域D2に0［V］のビット電圧が印加され得る。これにより第2選択ゲート構造体6aは、第2選択ゲート電極G3aと対向したメモリウエルW1表面で導通状態となり、ビット線が接続されたドレイン領域D2と、メモリゲート構造体4aと対向したメモリウエルW1のチャネル層形成キャリア領域とが電気的に接続し得る。
【００７０】
また、この実施の形態の場合、第1選択ゲート構造体5aには、例えば第1選択ゲート線から第1選択ゲート電極G2aに1.5[V]の第1選択ゲート電圧が印加され、ソース線からソース領域D1に0［V］のソース電圧が印加され得る。これにより第1選択ゲート構造体5aは、第1選択ゲート電極G2aと対向したメモリウエルW1表面で導通状態となり、ソース線が接続されたソース領域D1と、メモリゲート構造体4aと対向したメモリウエルW1のチャネル層形成キャリア領域とが電気的に接続し得る。
【００７１】
これに加えて、メモリセル3aでは、例えば、ビット電圧およびソース電圧と同じ0[V]の基板電圧がメモリウエルW1に印加されるとともに、メモリゲート線からメモリゲート構造体4aのメモリゲート電極G1aに-2[V]のキャリア排除電圧が印加され得る。ここで、メモリゲート電極G1aに印加されるキャリア排除電圧は、メモリゲート構造体4aと対向したメモリウエルW1においてチャネル層が形成される閾値電圧（Vth）を基準に規定されている。この場合、キャリア排除電圧は、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメモリゲート電極G1aへ印加された際にチャネル層が形成されない電圧値に選定されている。
【００７２】
これにより、メモリセル3aでは、メモリゲート電極G1aに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域から、ドレイン領域D2および／またはソース領域D1へと導き、当該チャネル層形成キャリア領域からキャリアを追い出す。これにより、メモリセル3aでは、メモリゲート構造体4a直下のメモリウエルW1にチャネル層が形成されずに少数キャリアが枯渇した状態となり得る。
【００７３】
なお、メモリセル3aでは、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの低い方（浅い方）の閾値電圧よりも低い（浅い）キャリア排除電圧がメモリゲート電極G1aに印加されることにより、メモリセル3aがディプリート状態であったとしても、メモリゲート構造体4a直下のメモリウエルW1のチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されず少数キャリアが枯渇した状態となり得る。
【００７４】
その後、メモリセル3aの電荷蓄積層ECに電荷を注入する場合には、メモリゲート線からメモリゲート構造体4aのメモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加され得る。この際、第1選択ゲート構造体5aには、第1選択ゲート線から第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、ソース線からソース領域D1に0[V]のソースオフ電圧が印加され、ソース線が接続されたソース領域D1と、メモリゲート構造体4aのチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線からメモリゲート構造体4aのチャネル層形成キャリア領域への電圧印加を阻止し得る。
【００７５】
一方、第2選択ゲート構造体6aには、第2選択ゲート線から第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ビット線からドレイン領域D2に0［V］の電荷蓄積ビット電圧が印加され、ビット線が接続されたドレイン領域D2と、メモリゲート構造体4aのチャネル層形成キャリア領域とが電気的に接続し得る。なお、この際、メモリウエルW1には、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
【００７６】
メモリゲート構造体4aでは、メモリウエルW1のチャネル層形成キャリア領域がドレイン領域D2と電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってメモリウエルW1表面に形成され得る。かくして、メモリゲート構造体4aでは、メモリゲート電極G1aおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
【００７７】
一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極G1aに印加されたときに、メモリセル3aの電荷蓄積層ECに電荷を注入させない場合には、従来のように、高電圧の電荷蓄積ゲート電圧に合わせてビット線に高電圧のビット電圧を印加する必要がなく、第2選択ゲート構造体6aによって、ビット線と、メモリゲート構造体4a直下のメモリウエルW1のチャネル層形成キャリア領域との電気的な接続を遮断し、かつ第1選択ゲート構造体5aによって、ソース線と、メモリゲート構造体4a直下の当該チャネル層形成キャリア領域との電気的な接続を遮断するだけで、メモリゲート構造体4aの電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
【００７８】
この場合、データを書き込まないメモリセル3aでは、例えば、第2選択ゲート線から第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ビット線からドレイン領域D2に1.5[V]のオフ電圧が印加され、第2選択ゲート構造体6aが非導通状態（オフ状態）となる。これにより、このメモリセル3aでは、ビット線が接続されたドレイン領域D2と、メモリゲート構造体4a直下のメモリウエルW1のチャネル層形成キャリア領域との電気的な接続が遮断され得る。
【００７９】
また、この際、データを書き込まないメモリセル3aでは、例えば、第1選択ゲート線から第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、ソース線からソース領域D1に0[V]のソースオフ電圧が印加され、第1選択ゲート構造体5aが非導通状態（オフ状態）となる。これにより、このメモリセル3aでは、ソース線が接続されたソース領域D1と、メモリゲート構造体4a直下のメモリウエルW1のチャネル層形成キャリア領域との電気的な接続が遮断され得る。なお、メモリウエルW1には、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加されている。
【００８０】
この際、メモリセル3aのメモリゲート構造体4aでは、キャリア排除動作によって予めチャネル層形成キャリア領域内にキャリアが存在していない状態となっており、この状態で両側の第2選択ゲート構造体6aおよび第1選択ゲート構造体5aの直下でメモリウエルW1が非導通状態となっていることから、メモリゲート構造体4a直下のメモリウエルW1に電荷が存在しない空乏層（図示せず）が形成される。
【００８１】
これにより、データを書き込まないメモリセル3aでは、上部ゲート絶縁膜23b、電荷蓄積層EC、および下部ゲート絶縁膜23aの3層の構成部分にて電圧が下がり、メモリゲート電極G1aおよびメモリウエルW1表面に電圧差が生じ、さらにメモリウエルW1表面から所定の深さまで形成された空乏層中で電圧値が下がってゆき、最終的に0[V]の基板電圧となり得る。
【００８２】
この実施の形態の場合、メモリセル3aにおけるメモリゲート構造体4aでは、メモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極G1aおよびメモリウエルW1表面の電圧差が約3.5[V]となり（例えば、フラットバンド電圧Vfbが0［V］、メモリゲート電圧Vgが12［V］、メモリウエルW1のアクセプタ濃度Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜の膜厚が2[nm]のとき）、メモリゲート電極G1aおよびメモリウエルW1表面間に量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
【００８３】
これに加えて、メモリセル3aでは、メモリゲート構造体4aと、第2選択ゲート構造体6aとの間のメモリウエルW1の領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4aおよび第2選択ゲート構造体6a間のメモリウエルW1に空乏層を確実に形成し得、当該空乏層によって、メモリゲート構造体4a直下のメモリウエルW1表面における電位がゲート絶縁膜25bへ到達することを阻止し、メモリウエルW1表面の電位によるゲート絶縁膜25bの絶縁破壊を防止し得る。
【００８４】
また、これに加えて、メモリゲート構造体4aと第1選択ゲート構造体5aとの間のメモリウエルW1の領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4aおよび第1選択ゲート構造体5a間のメモリウエルW1に空乏層を確実に形成し得、当該空乏層によって、メモリゲート構造体4a直下のメモリウエルW1表面の電位がゲート絶縁膜25aへ到達することを阻止し、メモリウエルW1表面の電位によるゲート絶縁膜25aの絶縁破壊を防止し得る。
【００８５】
なお、上述したキャリア排除動作については、例えば、第1選択ゲート構造体5aによってチャネル層形成キャリア領域とソース領域D1との電気的な接続を遮断して、チャネル層形成キャリア領域内のキャリアをドレイン領域D2にだけ送出したり、或いは、第2選択ゲート構造体6aによってチャネル層形成キャリア領域とドレイン領域D2との電気的な接続を遮断し、チャネル層形成キャリア領域内の電荷をソース領域D1にだけ送出したりすることで、チャネル層形成キャリア領域からキャリアを排除し、空乏層を形成するようにしてもよい。
【００８６】
（１−３−２）第2の書き込み手法
第2の書き込み手法では、メモリセル3aにデータを書き込む際、キャリア排除動作を行わない以外は上述した「（１−３−１）第1の書き込み手法」と同じであるため、データを書き込む際の説明は省略する。一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極G1aに印加されたときに、メモリセル3aの電荷蓄積層ECへの電荷注入を阻止する場合には、メモリゲート線からメモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウエルW1まで伝わる。これによりメモリセル3aには、メモリゲート電極G1aと対向するメモリウエルW1の表面に沿ってチャネル層（図示せず）が形成され得る。
【００８７】
このメモリセル3aの第1選択ゲート構造体5aには、例えば、第1選択ゲート線から第1選択ゲート電極G2aに0[V]のゲートオフ電圧が印加され、ソース線からソース領域D1に0[V]のソースオフ電圧が印加され、第1選択ゲート電極G2aに対向したメモリウエルW1で非導通状態となり、ソース線が接続されたソース領域D1と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し得る。
【００８８】
また、これに加えて、このメモリセル3aの第2選択ゲート構造体6aには、例えば、第2選択ゲート線から第2選択ゲート電極G3aに1.5[V]の第2選択ゲート電圧が印加され、ビット線からドレイン領域D2に1.5[V]のオフ電圧が印加され得る。これにより、この第2選択ゲート構造体6aは、第2選択ゲート電極G3aに対向したメモリウエルW1が非導通状態となり、ビット線が接続されたドレイン領域D2と、メモリゲート構造体4aのチャネル層との電気的な接続を遮断し得る。
【００８９】
この際、メモリセル3aのメモリゲート構造体4aでは、両側の第2選択ゲート構造体6aおよび第1選択ゲート構造体5aの下部でメモリウエルW1が非導通状態となることから、メモリゲート電極G1aによってメモリウエルW1表面に形成されたチャネル層が、ドレイン領域D2およびソース領域D1との電気的な接続が遮断された状態となり、当該チャネル層の周辺に空乏層（図示せず）が形成され得る。
【００９０】
ここで、上部ゲート絶縁膜23b、電荷蓄積層EC、および下部ゲート絶縁膜23aの3層の構成により得られる容量（ゲート絶縁膜容量）と、メモリウエルW1内に形成され、かつチャネル層を囲う空乏層の容量（空乏層容量）とについては、ゲート絶縁膜容量と、空乏層容量とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量が空乏層容量の3倍の容量であると仮定すると、チャネル層チャネル電位は9[V]となる。
【００９１】
これにより、メモリゲート構造体4aでは、メモリゲート電極G1aに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウエルW1で空乏層に囲まれたチャネル層のチャネル電位が9[V]となることから、メモリゲート電極G1aとチャネル層との間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
【００９２】
なお、メモリセル3aにおいて上記動作を実行する際には、動作が開始される時点でのチャネル電位が、メモリセル3aでの電荷の蓄積状態によって変化する虞がある。そのため、データの書き込み動作前にビット線またはソース線の電位を例えば0[V]とし、第2選択ゲート電極G3aまたは第1選択ゲート電極G2aを例えば1.5［V］とし、さらにメモリゲート電極G1aを例えば1.5［V］として、メモリセル3aのチャネル電位をビット線またはソース線の電位に揃える動作を加えることがより望ましい。その場合はチャネル電位を揃えた後、第2選択ゲート電極G3aまたは第1選択ゲート電極G2aを0［V］のゲートオフ電圧に戻してから書き込み動作に移れば良い。
【００９３】
（２）半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置1は、下記の製造工程を得ることにより、従来のメモリ回路領域ER1だけを加工する専用フォトマスク工程に加えて、さらに第1選択ゲート電極と第2選択ゲート電極とを電気的に分離させるための専用フォトマスク工程を余分に追加することなく製造できる。図５は、図１のA−A´部分での側断面構成を示している。この場合、先ず始めに、図５Ａに示すように、半導体基板Sを用意した後、STI（Shallow Trench Isolation）法等により絶縁部材からなる素子分離層20を、メモリ回路領域ER1および周辺回路領域ER2の境界等その他所定箇所に形成する。
【００９４】
次いで、不純物注入を行うために、熱酸化法等によって半導体基板Sの表面に犠牲酸化膜30aを形成した後、周辺回路領域ER2に、例えばイオン注入法によってP型不純物またはN型不純物を注入することにより、P型のロジックウエルW2およびN型のロジックウエルW3を形成する。
【００９５】
次いで、メモリ回路領域ER1の加工専用の第1フォトマスク（図示せず）を用い、フォトリソグラフィ技術を利用してレジストをパターニングし、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、メモリ回路領域ER1を露出させ、かつ周辺回路領域ER2を覆ったレジストRm1を形成する。
【００９６】
次いで、パターニングされたレジストRm1により、メモリ回路領域ER1にのみP型不純物を注入して、メモリウエルW1を形成する。さらに、メモリ回路領域ER1の表面にN型不純物を注入し、後に形成されるメモリゲート電極G1a,G1bおよび側壁スペーサ27a（図２）と対向する基板表面にチャネル形成層（図示せず）を形成した後、このレジストRm1をそのまま用いて、メモリ回路領域ER1の犠牲酸化膜30aをフッ酸等により除去する（第1フォトマスク加工工程）。
【００９７】
なお、第1フォトマスク加工工程において、半導体基板Sとして、P型基板を用いた場合には、P型不純物を半導体基板Sに注入してメモリウエルW1を形成する工程を、省略することができる。
【００９８】
次いで、レジストRm1を除去した後、図５Ｂとの対応部分に同一符号を付して示す図５Ｃのように、メモリ回路領域ER1および周辺回路領域ER2の全面に、それぞれ層状の下部ゲート絶縁膜23a、電荷蓄積層EC、および上部ゲート絶縁膜23bを順に積層させたONO膜を形成した後、後にメモリゲート電極G1a,G1bとなるメモリゲート電極用導電層35を、上部ゲート絶縁膜23b上に形成する。次いで、熱酸化法やCVD（Chemical Vapor Deposition）法等によって絶縁部材でなる保護絶縁層30bをメモリゲート電極用導電層35上に形成する。
【００９９】
次いで、メモリ回路領域ER1の加工専用の第2フォトマスク（図示せず）を用い、フォトリソグラフィ技術を利用してレジストをパターニングし、図５Ｃとの対応部分に同一符号を付して示す図６Ａのように、メモリゲート構造体4a,4bの形成予定位置にだけレジストRm2を形成し、当該レジストRm2を用いてメモリゲート電極用導電層35をパターニングすることにより、メモリゲート電極G1a,G1bを形成する（第2フォトマスク加工工程）。
【０１００】
次いで、レジストRm2を除去した後、図６Ａとの対応部分に同一符号を付して示す図６Ｂのように、メモリゲート電極G1a,G1bの形成位置以外で露出している上部ゲート絶縁膜23bおよび電荷蓄積層ECを順に除去（ON膜を除去）してゆき、パターニングされたメモリゲート電極G1a,G1bの下部に、同じくパターニングされた上部ゲート絶縁膜23bおよび電荷蓄積層ECを形成する。これにより、下部ゲート絶縁膜23a、電荷蓄積層EC、上部ゲート絶縁膜23b、およびメモリゲート電極G1a（G1b）の順で積層されたメモリゲート構造体4a（4b）をメモリ回路領域ER1に形成する（メモリゲート構造体形成工程）。
【０１０１】
次いで、図６Ｂとの対応部分に同一符号を付して示す図６Ｃのように、メモリ回路領域ER1および周辺回路領域ER2の全面に保護絶縁膜30cを形成する。因みに、この実施の形態においては、1層の保護絶縁膜30cを全面に形成する場合について述べるが、本発明はこれに限らず、例えば酸化膜系の絶縁膜と、窒化膜系の絶縁膜とを順に積層させた2層の保護絶縁膜を全面に形成するようにしてもよい。
【０１０２】
次いで、保護絶縁膜30cをエッチバックすることにより、図６Ｃとの対応部分に同一符号を付して示す図７Ａのように、メモリゲート構造体4a,4bの周辺を覆う側壁スペーサ27aを形成する（側壁スペーサ形成工程）。次いで、メモリ回路領域ER1の加工専用の第3フォトマスク（図示せず）を用い、フォトリソグラフィ技術を利用してレジストをパターニングし、図７Ａとの対応部分に同一符号を付して示す図７Ｂのように、周辺回路領域ER2の全面を覆い、メモリ回路領域ER1を露出させたレジストRm3を形成する。
【０１０３】
次いで、このレジストRm3を用いて、第1選択ゲート構造体5a,5b（図２）の形成予定位置および第2選択ゲート構造体6a,6b（図２）の形成予定位置となるメモリ回路領域ER1に不純物を注入し、後に形成される第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bと対向する基板表面にチャネル形成層（図示せず）を形成する（第3フォトマスク加工工程）。
【０１０４】
次いで、レジストRm3を除去した後、周辺回路領域ER2の犠牲酸化膜30aをフッ酸等により除去し、図７Ｂとの対応部分に同一符号を付して示す図７Ｃのように、熱酸化法等によって、メモリ回路領域ER1の第1選択ゲート電極G2a,G2b（図１）および第2選択ゲート電極G3a,G3b（図１）の形成予定位置に、ゲート絶縁膜25a,25bを形成するとともに、周辺回路領域ER2のロジックゲート電極G5,G6（図１）の形成予定位置にも、ゲート絶縁膜29a,29bを形成する。
【０１０５】
次いで、図７Ｃとの対応部分に同一符号を付して示す図８のように、メモリ回路領域ER1および周辺回路領域ER2の全面に、後の加工によって第1選択ゲート電極G2a,G2b、第2選択ゲート電極G3a,G3b、およびロジックゲート電極G5,G6となる導電層37を形成する（導電層形成工程）。
【０１０６】
次いで、フォトマスク（図示せず）を用い、フォトリソグラフィ技術を利用してパターニングされたレジスト（後述する）を用いて、メモリ回路領域ER1および周辺回路領域ER2の導電層37をパターニングする。
【０１０７】
ここで、図９は、図１に示した完成時の半導体集積回路装置1の平面レイアウトに対して、この工程によって形成したレジストRr1a,Rr1bを重ね合わせたときの概略図である。この実施の形態の場合、図９に示すように、周辺回路領域ER2には、ロジックゲート構造体7a,7bの形成予定位置に、後に形成される当該ロジックゲート構造体7a,7bの外郭形状に合わせてパターニングされたレジストRr1aが形成される。また、メモリ回路領域ER1には、後に形成される選択ゲート電極切断部13,14,15,16の形成予定領域（以下、選択ゲート電極切断予定領域と呼ぶ）13a,14a,15a,16aを外部に露出させた開口部H1,H2,H3,H4が設けられ、これら選択ゲート電極切断予定領域13a,14a,15a,16a以外の他の領域全てを覆ったレジストRr1bが形成される。
【０１０８】
そして、このようなレジストRr1a,Rr1bを利用して、メモリ回路領域ER1および周辺回路領域ER2の導電層37をパターニングする。これにより、図８との対応部分に同一符号を付して示す図１０Ａのように、周辺回路領域ER2では、外部に露出した導電層37が除去され、レジストRr1aに覆われた導電層37およびゲート絶縁膜29a,29bだけが残存する。かくして、周辺回路領域ER2には、レジストRr1aの外郭形状に合わせたロジックゲート電極G5,G6が形成され、ゲート絶縁膜29a,29b上にロジックゲート電極G5,G6が積層したロジックゲート構造体7a,7bが形成され得る（ロジックゲート構造体形成工程）。
【０１０９】
これに加えて、このロジックゲート構造体形成工程の際、メモリ回路領域ER1では、図９に示したように、選択ゲート電極切断予定領域13a,14a,15a,16aに形成されたレジストRr1bの開口部H1,H2,H3,H4から露出した導電層37の一部が除去される。ここで、図１０Ｂは、図９のC−C´部分でのロジックゲート構造体形成工程時における側断面構成を示す概略図である。図１０Ｂに示したように、選択ゲート電極切断予定領域15aに形成されたレジストRr1bの開口部H3では、ロジックゲート構造体形成工程時、露出した導電層37が除去されてゆき、メモリゲート構造体4bを覆う側壁スペーサ27aの側壁に沿って導電層37がサイドウォール状に残存し、素子分離層20上にサイドウォール状の残存導電層37aが形成される。また、この際、レジストRr1bの開口部H3内では、残存導電層37a以外の部分の導電層37が全て除去され、素子分離層20が外部に露出する。
【０１１０】
なお、選択ゲート電極切断予定領域15a以外の他の選択ゲート電極切断予定領域13a,14a,16aでも、ロジックゲート構造体形成工程の際、メモリゲート構造体4bを覆う側壁スペーサ27aの側壁に沿って導電層37がサイドウォール状に残存し、素子分離層20上にサイドウォール状の残存導電層37aが形成され、さらに残存導電層37a以外の部分の導電層37が全て除去され得る。
【０１１１】
その後、例えばアッシング等によりレジストRr1a,Rr1bを除去した後、N型用またはP型用にパターニングされたレジストを用いて周辺回路領域ER2に、イオン注入法等によって低濃度のN型不純物またはP型不純物を注入し、図１０Ａ（なお、図１０Ａでは、この工程で除去しているはずのレジストRr1a,Rr1bはそのまま図示している）のように、外部に露出している一のロジックウエルW2の基板表面にN型のエクステンション領域ETaを形成するとともに、同じく外部に露出している他のロジックウエルW3の基板表面にP型のエクステンション領域ETbを形成する。
【０１１２】
次いで、メモリ回路領域ER1の加工専用であるコンタクト形成導電層用の第4フォトマスク（図示せず）を用い、フォトリソグラフィ技術を利用してレジストをパターニングし、このレジストを用いてメモリ回路領域ER1の導電層37のみを加工する。ここで、図１１は、図１に示した完成時の半導体集積回路装置1の平面レイアウトに対し、第4フォトマスクによりパターニングしたレジストRm4a,Rm4bを重ね合わせたときの概略図である。
【０１１３】
図１１に示すように、レジストRm4a,Rm4bはメモリ回路領域ER1の加工専用に用いるため、レジストRm4aは、周辺回路領域ER2の全面を覆うように形成され、一方、レジストRm4bは、メモリ回路領域ER1のゲートコンタクト・切断領域ER12,ER13において、コンタクト形成導電層10a,11a,10b,11bが形成される形成予定領域だけを覆うように形成され得る。
【０１１４】
そして、このように、周辺回路領域ER2の全面をレジストRm4aで覆い、かつ、メモリ回路領域ER1のゲートコンタクト・切断領域ER12,ER13にてコンタクト形成導電層10a,11a,10b,11bの形成予定領域をレジストRm4bで覆った状態で、メモリ回路領域ER1に露出している導電層37（図８）をエッチバックする（導電層パターニング工程）。
【０１１５】
これにより、図１０Ａとの対応部分に同一符号を付して示す図１２Ａのように、周辺回路領域ER2では、レジストRm4aに覆われたロジックゲート電極G5,G6がそのまま残存する。また、この際、メモリ回路領域ER1では、露出している導電層37がエッチバックされることから、導電層37がメモリゲート電極G1a,G1bの側壁の側壁スペーサ27aに沿ってサイドウォール状に残存する。これにより、メモリ回路領域ER1には、メモリゲート電極G1a（G1b）の側壁の側壁スペーサ27aに沿って、サイドウォール状の第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）が形成され、パターニングされたゲート絶縁膜25a上に第1選択ゲート電極G2a（G2b）が配置された第1選択ゲート構造体5a（5b）と、同じくパターニングされたゲート絶縁膜25b上に第2選択ゲート電極G3a（G3b）が配置された第2選択ゲート構造体6a（6b）とが形成され得る。
【０１１６】
また、この際、例えば、選択ゲート電極切断予定領域15a（図１０Ｂ）では、ロジックゲート構造体形成工程で予め導電層37の一部が除去され、メモリゲート構造体4bを覆う側壁スペーサ27aの側壁に沿ってサイドウォール状の残存導電層37aが形成されていることから、導電層パターニング工程によりメモリ回路領域ER1に露出している導電層37をエッチバックすると、図１０Ｂとの対応部分に同一符号を付して示す図１２Ｂのように、残存導電層37a（図１０Ｂ）が完全に除去され、ゲートコンタクト・切断領域ER12に選択ゲート電極切断部15が形成される。同様にして、その他の選択ゲート電極切断予定領域13a,14a,16aでも、メモリゲート構造体4bを覆う側壁スペーサ27aの側壁に沿って形成されたサイドウォール状の残存導電層37aが完全に除去され、ゲートコンタクト・切断領域ER12,ER13に選択ゲート電極切断部13,14,16が形成される。
【０１１７】
これにより、メモリ回路領域ER1では、一のゲートコンタクト・切断領域ER12に形成された選択ゲート電極切断部13（15）で、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）が電気的に分離されるとともに、他のゲートコンタクト・切断領域ER13に形成された選択ゲート電極切断部14（16）でも、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）が電気的に分離される。
【０１１８】
このように、メモリ回路領域ER1では、導電層パターニング工程時、導電層37をエッチバックして第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を形成する際に、選択ゲート電極切断予定領域13a,14a（15a,16a）にそれぞれ残存していた残存導電層37aも除去され、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を電気的に分離させる選択ゲート電極切断部13,14（15,16）を形成できる。
【０１１９】
因みに、図１１のゲートコンタクト・切断領域ER12におけるC−C´部分では、導電層パターニング工程時、メモリ回路領域ER1に露出している導電層37をエッチバックすると、図１２Ｂに示したように、一のメモリゲート構造体4aを覆う側壁スペーサ27aの側壁に沿ってサイドウォール状に導電層37が残存し、メモリゲート電極G1aおよび側壁スペーサ27aを中心に対向配置されたサイドウォール状の第1選択ゲート電極G2aが形成され得る。
【０１２０】
なお、この際、図１０Ｂに示したように、ロジックゲート構造体形成工程においてレジストRr1bの開口部H3内で外部に露出していた側壁スペーサ27aや素子分離層20も、この導電層パターニング工程の際に一部除去され、図１２Ｂに示したように、側壁スペーサ27aの頂上部付近に欠損部40が形成されるとともに、素子分離層20の一部表面も除去され、当該素子分離層20に窪んだ凹み部30が形成され得る。
【０１２１】
また、これに加えて、この導電層パターニング工程では、メモリ回路領域ER1に形成したレジストRm4b（図１１）によって、メモリ回路領域ER1にてメモリゲート電極G1a（G1b）の一部周辺の導電層37がそのまま残存し、図１に示すように、メモリ回路領域ER1の第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）に複数のコンタクト形成導電層10a,11a（10b,11b）が形成される。
【０１２２】
この場合、一のコンタクト形成導電層10a（10b）は、第1選択ゲート電極G2a（G2b）に連設するように形成されるとともに、他のコンタクト形成導電層11a（11b）は、第2選択ゲート電極G3a（G3b）に連設するように形成され得る。ここで、これらコンタクト形成導電層10a,11a,10b,11bは全て同じになることから、図１１のB−B´部分に形成されたコンタクト形成導電層11bに着目して以下説明する。
【０１２３】
図１２Ｃは、図１１のB−B´部分での導電層パターニング工程時における側断面構成を示す概略図である。図１２Ｃに示したように、コンタクト形成導電層11bは、素子分離層20上に形成された基台部17aと、メモリゲート電極G1bの頂上部の一部に乗り上げた乗り上げ部17bとが一体成形されており、素子分離層20の表面形状に対応した平坦なコンタクト設置面17cが基台部17aに形成されている。
【０１２４】
以上のような導電層パターニング工程では、メモリ回路領域ER1にある導電層37を加工し、メモリ回路領域ER1において、選択ゲート電極切断部13,14（15,16）で電気的に分離された第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を形成する際に、これと同時に複数のコンタクト形成導電層10a,11a（10b,11b）も第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）に形成できる。
【０１２５】
ここで、この実施の形態の場合、導電層パターニング工程で行われる導電層37のエッチバックは、メモリゲート構造体4a,4bの側壁の側壁スペーサ27aに沿ってサイドウォール状の第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを形成するため、異方性エッチングにより行われる。
【０１２６】
しかしながら、本発明はこれに限らず、導電層パターニング工程においては、異方性エッチングによる導電層37のエッチバックの後に、等方性エッチングによる導電層37のエッチバックを追加して行うようにしてもよい。このような導電層パターニング工程では、異方性エッチングに加えて異なる種類の等方性エッチングも行うことから、その分、選択ゲート電極切断部13,14,15,16の残存導電層37aを完全に除去し得、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）の切断をより確実に行うことができる。
【０１２７】
特に、本発明における導電層パターニング工程の導電層37のエッチバックは、周辺回路領域ER2がレジストRm4aに覆われた状態で行われるため、等方性エッチングを追加しても、前のロジックゲート構造体形成工程で形成されたロジックゲート電極G5,G6の寸法が変化したり、寸法ばらつきが増加することがないので、所望の寸法のロジックゲート電極G5,G6をそのまま維持しつつ、選択ゲート電極切断部13,14,15,16の切断をより確実に行うことが可能となる。
【０１２８】
さらに、異方性エッチングによる導電層37のエッチバックの後に、等方性エッチングによる導電層37のエッチバックを追加することにより、特に、保護絶縁膜30cとして、酸化膜系の絶縁膜と、窒化膜系の絶縁膜とを順に積層させた2層の保護絶縁膜を用いた実施の形態の場合でも、選択ゲート電極切断部13,14,15,16の切断をより確実に行うことが可能となる。
【０１２９】
保護絶縁膜30cとして、酸化膜系の絶縁膜（以下、酸化膜系絶縁膜と呼ぶ）と、窒化膜系の絶縁膜（以下、窒化膜系絶縁膜と呼ぶ）とを順に積層させた2層の保護絶縁膜を用いた場合にも、側壁スペーサ形成工程で、メモリゲート構造体4aの側壁に側壁スペーサ27aが形成される。しかしながら、酸化膜系絶縁膜および窒化膜系絶縁膜の2層からなる側壁スペーサでは、エッチバックの際、酸化膜系絶縁膜が窒化膜系絶縁膜よりもエッチング量が多いことから、サイドウォール状に形成された窒化膜系絶縁膜の下部にある酸化膜系絶縁膜も僅かに除去されてしまい、窒化膜系絶縁膜が庇のようになり、酸化膜系絶縁膜が後退して凹んだ断面形状となってしまう場合がある。
【０１３０】
このような場合には、その後の導電層形成工程において、窒化膜系絶縁膜の下部に形成された酸化膜系絶縁膜の後退領域に、導電層37が入り込むように形成される。このため、選択ゲート電極切断予定領域13a,14a（15a,16a）内の残存導電層37aを除去する際、酸化膜系絶縁膜の後退領域内に入り込んだ残存導電層部分は、庇のような窒化膜系絶縁膜が障壁となり、異方性エッチングによるエッチバックだけでは除去されず、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を電気的に分離する選択ゲート電極切断部13,14（15,16）の形成が不十分となる。
【０１３１】
一方、等方性エッチングによる導電層37のエッチバックを追加した他の実施の形態の場合では、酸化膜系絶縁膜の後退領域内に入り込んだ残存導電層部分も除去することができ、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を電気的に分離する選択ゲート電極切断部13,14（15,16）を確実に形成することができる。
【０１３２】
その後、レジストRm4bで覆われていないメモリ回路領域ER1に、イオン注入法等によって低濃度のN型不純物を注入し、図１２Ａに示したように、メモリ回路領域ER1において外部に露出しているメモリウエルW1の表面にエクステンション領域ETaを形成する。
【０１３３】
最後に、レジストRm4a,Rm4bを除去した後に、サイドウォールSWを形成する工程や、その他、イオン注入法等により高濃度のN型不純物やP型不純物を必要箇所に注入してソース領域D1,D3およびドレイン領域D2を形成する工程、シリサイドSCを形成する工程、絶縁層21やコンタクトC1,C2,C3,…等を形成する工程等を順次行うことで、図１、図２、図３および図４に示すような構成を有する半導体集積回路装置1を製造できる。
【０１３４】
（３）作用および効果
以上のような半導体集積回路装置1の製造方法では、パターニングされたレジストRr1a,Rr1bを用いて周辺回路領域ER2の導電層37をパターニングしてゲート絶縁膜29a,29b上にロジックゲート電極G5,G6を形成する際、このレジストRr1a,Rr1bをそのまま利用して、メモリ回路領域ER1における選択ゲート電極切断予定領域13a,14b,15a,16aの導電層37の一部も除去する（図９〜図１０）。
【０１３５】
また、この製造方法では、このように周辺回路領域ER2のロジックゲート電極G5,G6を形成するフォトマスク工程の際に、メモリ回路領域ER1における選択ゲート電極切断予定領域13a,14a,15a,16aの導電層37の一部を予め除去しておき、この状態で、周辺回路領域ER2の全面を覆い、かつメモリ回路領域ER1のコンタクト形成導電層10a,11a,10b,11bの形成予定領域を覆うようにパターニングされたレジストRm4a,Rm4bを用いて、メモリ回路領域ER1の導電層37をエッチバックする（図１１〜図１２）。
【０１３６】
これにより、この製造方法では、メモリゲート構造体4a（4b）の側壁スペーサ27aの周辺に沿ってサイドウォール状の第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を形成できるとともに、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を形成する際に、選択ゲート電極切断予定領域13a,14a（15a,16a）に残存した残存導電層37aも同時に全て除去できるので、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を電気的に分離させる選択ゲート電極切断部13,14（15,16）も形成できる（図１）。
【０１３７】
かくして、本発明では、製造過程において、独立して制御可能な第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を形成する際、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、これとは別にさらに第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を電気的に分離させるための専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
【０１３８】
また、この製造方法では、選択ゲート電極切断部13,14（15,16）により電気的に分離された第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）を形成する際に、レジストRm4bによってメモリ回路領域ER1の所定位置に導電層37をそのまま残存させるようにしたことにより、第1選択ゲート電極G2a（G2b）および第2選択ゲート電極G3a（G3b）に連設したコンタクト形成導電層10a,11a（10b,11b）も、第1選択ゲート電極G2a（G2b）や第2選択ゲート電極G3a（G3b）、選択ゲート電極切断部13,14（15,16）と同時に形成できる。
【０１３９】
なお、この半導体集積回路装置1の製造方法では、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、(i)メモリゲート構造体4a,4bの形成予定位置となる基板表面に不純物注入によりチャネル形成層を形成して、メモリ回路領域ER1の犠牲酸化膜30aを除去する第1フォトマスク加工工程（図５Ｂ）と、(ii)メモリゲート電極用導電層35をパターニングしてメモリゲート電極G1a,G1bを形成する第2フォトマスク加工工程（図６Ａ）と、(iii)第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bの形成予定位置に不純物注入によりチャネル形成層を形成する第3フォトマスク加工工程（図７Ｂ）と、(iV)第1選択ゲート電極G2a,G2b、第2選択ゲート電極G3a,G3b、選択ゲート電極切断部13,14,15,16およびコンタクト形成導電層10a,11a,10b,11bをメモリ回路領域ER1に形成する第4フォトマスク加工工程（図１２Ａ〜図１２Ｃ）の合計4工程に留めることができる。
【０１４０】
かくして、半導体集積回路装置1の製造方法では、一般的な周辺回路の製造プロセスに対して、フォトマスク4枚分の製造プロセスを追加するだけで、メモリゲート電極G1a,G1bを挟み込むように配置した第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを独立制御し得るメモリセル3a,3b,3c,3d,3e,3fを組み込むことができ、コスト低減を図ることができる。
【０１４１】
因みに、本発明による半導体集積回路装置1の製造方法は、本願発明者らによる特願2014-211096の製造方法（以下、単に従来の製造方法と呼ぶ）とは異なり、メモリ回路領域ER1の第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bよりも先に、周辺回路領域ER2にロジックゲート電極G5,G6を形成している点で相違している。本発明では、上述した製造工程を経ることにより、導電層パターニング工程の際、周辺回路領域ER2がレジストRm4aに覆われた状態で導電層37のエッチバックを行うことができるため、エッチバック量を調整したり、等方性エッチングを追加しても、前のロジックゲート構造体形成工程で周辺回路領域ER2に既に形成されているロジックゲート電極G5,G6の寸法が変化したり、寸法ばらつきが増加してしまうことを防止できる。かくして、本発明による半導体集積回路装置1の製造方法では、所望の寸法に形成されたロジックゲート電極G5,G6をそのまま維持しつつ、選択ゲート電極切断予定領域13a,14a（15a,16a）内の残存絶縁膜37aを全て除去して選択ゲート電極切断部13,14,15,16を確実に形成できる、という従来の製造方法が有さない有利な効果を有する。
【０１４２】
なお、このメモリセル3aでは、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリゲート電極G1aに印加された際に、第1の書き込み手法を用いて電荷蓄積層ECへの電荷の注入を阻止するとき、メモリゲート電極G1aと対向したメモリウエルW1のチャネル層形成キャリア領域に誘起されているキャリアをチャネル層形成キャリア領域から排除した状態で、第2選択ゲート構造体6aによって、メモリゲート電極G1aと対向した領域のメモリウエルW1と、ドレイン領域D2との電気的な接続を遮断し、かつ、第1選択ゲート構造体5aによって、メモリゲート電極G1aと対向した領域のメモリウエルW1と、ソース領域D1との電気的な接続を遮断するようにした。
【０１４３】
これにより、メモリセル3aでは、チャネル層形成キャリア領域にチャネル層が形成されずに空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づきメモリウエルW1表面の電位が上昇して、メモリゲート電極G1aおよびメモリウエルW1表面の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止でき、また、空乏層によって、メモリゲート構造体4a直下のメモリウエルW1表面の電位が、ゲート絶縁膜25bやゲート絶縁膜25aへ到達することを阻止できる。
【０１４４】
従って、メモリセル3aでは、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極G1aと対向した領域のメモリウエルW1と、ビット線との電気的な接続を第2選択ゲート構造体6aにより遮断するのに必要な電圧値や、メモリゲート電極G1aと対向した領域のメモリウエルW1と、ソース線との電気的な接続を第1選択ゲート構造体5aにより遮断するのに必要な電圧値にまで、ビット線およびソース線の電圧値を下げることができる。かくして、メモリセル3aでは、これらビット線およびソース線での電圧低減に合せて、第2選択ゲート構造体6aのゲート絶縁膜25bの膜厚や、第1選択ゲート構造体5aのゲート絶縁膜25aの膜厚も薄くでき、その分、高速動作を実現し得る。
【０１４５】
また、メモリセル3aでは、第2の書き込み手法を用いて電荷蓄積層ECへの電荷注入を阻止するとき、電荷蓄積層ECへの電荷注入に必要な電荷蓄積ゲート電圧がメモリゲート電極G1aに印加され、メモリゲート電極G1aが対向したメモリウエルW1表面にチャネル層が形成されても、第2選択ゲート構造体6aによりドレイン領域D2およびチャネル層の電気的な接続を遮断し、かつ、第1選択ゲート構造体5aによりソース領域D1およびチャネル層の電気的な接続も遮断するようにした。
【０１４６】
これにより、メモリセル3aでは、メモリゲート構造体4aと対向したメモリウエルW1のチャネル層周辺に空乏層が形成されるとともに、電荷蓄積ゲート電圧に基づいてチャネル層のチャネル電位が上昇し、メモリゲート電極G1aとチャネル層との間の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止しつつ、空乏層によってチャネル層からゲート絶縁膜25bおよびゲート絶縁膜25aへの電圧印加を遮断できる。
【０１４７】
従って、メモリセル3aでは、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、第2選択ゲート構造体6aおよび第1選択ゲート構造体5aで、ビット線およびチャネル層の電気的な接続や、ソース線およびチャネル層の電気的な接続を遮断するのに必要な電圧値にまで、ビット線およびソース線の電圧値を下げることができる。かくして、メモリセル3aでは、これらビット線およびソース線での電圧低減に合せて、第2選択ゲート構造体6a のゲート絶縁膜25bの膜厚や、第1選択ゲート構造体5aのゲート絶縁膜25aの膜厚も薄くでき、その分、高速動作を実現し得る。
【０１４８】
（４）第3フォトマスク加工工程を省略した他の実施の形態による製造方法
上述した実施の形態においては、メモリ回路領域ER1の加工専用に用いる専用のフォトマスクでレジストをパターニングする専用フォトマスク工程に着目すると、第1フォトマスク加工工程、第2フォトマスク加工工程、第3フォトマスク加工工程およびコンタクト形成導電層用の第4フォトマスク加工工程の合計4工程を行っているが、本発明はこれに限らず、第3フォトマスク加工工程での不純物注入を行わずに第1フォトマスク加工工程、第2フォトマスク加工工程、およびコンタクト形成導電層用のフォトマスク加工工程（上記第4フォトマスク加工工程に相当）の合計3工程としてもよい。
【０１４９】
すなわち、第3フォトマスク加工工程での不純物注入を行わなくても、第1選択ゲート構造体5a,5bおよび第2選択ゲート構造体6a,6bの閾値電圧（Vth）が所望の値となる場合には、第3フォトマスク加工工程を行う必要がなく、当該第3フォトマスク加工工程を省略することができる。
【０１５０】
実際上、このような第3フォトマスク加工工程を省略した製造方法では、図７Ａのように、メモリゲート構造体4a,4bの周辺を覆う側壁スペーサ27aを形成（側壁スペーサ形成工程）した後、周辺回路領域ER2の犠牲酸化膜30aをフッ酸等により除去し、図７Ｃのように、熱酸化法等によって、メモリ回路領域ER1の第1選択ゲート電極G2a,G2b（図１）および第2選択ゲート電極G3a,G3b（図１）の形成予定位置に、ゲート絶縁膜25a,25bを形成するとともに、周辺回路領域ER2のロジックゲート電極G5,G6（図１）の形成予定位置にも、ゲート絶縁膜29a,29bを形成する。その後、上述した実施の形態の製造方法と同様に、図８〜図１２に示した製造工程を経て、図１に示した半導体集積回路装置1を製造できる。
【０１５１】
第3フォトマスク加工工程を省略した他の実施の形態では、一般的な周辺回路の製造プロセスに対して、フォトマスク3枚分の製造プロセスを追加するだけで、メモリゲート電極G1a,G1bを挟み込むように第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bが配置され、かつ第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを独立制御し得るメモリセル3a,3b,3c,3d,3e,3fを組み込むことができる。よって、第3フォトマスク加工工程を省略した製造方法では、上述した実施の形態による製造方法に比べてフォトマスクを減らせることができる分、コスト低減を図ることができる。
【０１５２】
（５）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリセル3a,3b,3c,3d,3e,3fの数や、周辺回路18,19の数、コンタクト形成導電層10a,11a,10b,11bの数、選択ゲート電極切断部13,14,15,16の数等は種々の数としてもよく、また、メモリウエルW1やロジックウエルW2,W3の導電型もN型またはP型のいずれであってもよい。
【０１５３】
また、上述した実施の形態において、例えば1列目のコンタクト形成導電層10a,11aと選択ゲート電極切断部13,14とは、一のコンタクト形成導電層10aに連設した第1選択ゲート電極G2aと、他のコンタクト形成導電層11aに連設した第2選択ゲート電極G3aとが電気的に分離され、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能であれば、種々の位置の形成するようにしてもよい。例えば、メモリゲート電極G1a（G1b）を周回する四辺状の仮想周回線上の角部４箇所のうち、一のゲートコンタクト・切断領域ER12の１つの角部に選択ゲート電極切断部13（15）を形成し、他のゲートコンタクト・切断領域ER13の１つの角部に選択ゲート電極切断部14（16）を形成してもよく、この場合には、第1選択ゲート電極G2a（G2b）の末端と、第2選択ゲート電極G3a（G3b）との末端とが同一直線上に配置されず、所定距離を設けて直角に配置された構成となり得る。
【０１５４】
また、例えば、図１に示す半導体集積回路装置1のメモリ回路領域ER1では、一のゲートコンタクト・切断領域ER12に、コンタクト形成導電層10aと選択ゲート電極切断部13を1つずつ設け、他のゲートコンタクト・切断領域ER13にも、コンタクト形成導電層11aと選択ゲート電極切断部14を1つずつ設けるようにした場合について述べたが、本発明はこれに限らず、一のゲートコンタクト・切断領域ER12に、2つのコンタクト形成導電層10a,11aを設けて、これら2つのコンタクト形成導電層10a,11a間に1つの選択ゲート電極切断部13を配置し、さらに他のゲートコンタクト・切断領域ER13に1つの選択ゲート電極切断部14を設けるようにしてもよい。
【０１５５】
この場合であっても、一のコンタクト形成導電層10aに連設した第1選択ゲート電極G2aと、他のコンタクト形成導電層11aに連設した第2選択ゲート電極G3aとを電気的に分離させることができ、第1選択ゲート電極G2aおよび第2選択ゲート電極G3aが独立して制御可能となる。
【０１５６】
すなわち、本発明の半導体集積回路装置の製造方法では、コンタクト形成導電層10a,11a,…毎に連設した選択ゲート電極が互いに電気的に分離する位置に選択ゲート電極切断部13,14,…を形成すればよい。
【０１５７】
因みに、上述した実施の形態における周辺回路18,19としては、メモリセル3a,3b,3c,3d,3e,3fと同一エリアに形成されるセンスアンプや、カラムデコーダ、ロウデコーダ等その他種々の周辺回路（直接周辺回路）の他に、メモリセル3a,3b,3c,3d,3e,3fとは異なるエリアに形成されるCPUや、ASIC、入出力回路等その他種々の周辺回路を適用してもよい。
【符号の説明】
【０１５８】
1  半導体集積回路装置
3a,3b,3c,3d,3e,3f  メモリセル
4a,4b  メモリゲート構造体
5a,5b  第1選択ゲート構造体
6a,6b  第2選択ゲート構造体
7a,7b  ロジックゲート構造体
G1a,G1b  メモリゲート電極
G2a,G2b  第1選択ゲート電極
G3a,G3b  第2選択ゲート電極
EC  電荷蓄積層
23a  下部ゲート絶縁膜
23b  上部ゲート絶縁膜
Rr1a,Rr1b,Rm1,Rm2,Rm3,Rm4a,Rm4b  レジスト
【要約】
【課題】製造コストを低減できる半導体集積回路装置の製造方法、および半導体集積回路装置を提案する。
【解決手段】製造過程において、独立して制御可能な第1選択ゲート電極G2a,G2bおよび第2選択ゲート電極G3a,G3bを形成する際、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、これとは別にさらに第1選択ゲート電極G2a,G2bと第2選択ゲート電極G3a,G3bとを電気的に分離させるための専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
【選択図】図２【図１】
0005905630.tif 000002
【図２】
0005905630.tif 000003
【図３】
0005905630.tif 000004
【図４】
0005905630.tif 000005
【図５】
0005905630.tif 000006
【図６】
0005905630.tif 000007
【図７】
0005905630.tif 000008
【図８】
0005905630.tif 000009
【図９】
0005905630.tif 000010
【図１０】
0005905630.tif 000011
【図１１】
0005905630.tif 000012
【図１２】
0005905630.tif 000013