(57)【特許請求の範囲】
【請求項１】
入力電圧の印加端と出力電圧の印加端との間に接続されたコイルと；
前記入力電圧の印加端と前記コイルの第１端との間に接続されており、第１制御信号に応じてオン／オフされる第１スイッチング素子と；
前記コイルの第２端と接地端との間に接続されており、第２制御信号に応じてオン／オフされる第２スイッチング素子と；
前記出力電圧に応じた帰還電圧と所定の基準電圧との差に応じた誤差信号を生成する誤差信号生成回路と；
前記誤差信号を所定の反転基準電圧を基準として反転させた反転誤差信号を生成する信号反転回路と；
所定周波数の矩形波信号を生成する発振回路と；
前記矩形波信号からスロープ信号を生成するスロープ信号生成回路と；
前記誤差信号と前記スロープ信号を比較して第１比較信号を生成する第１比較回路と；
前記反転誤差信号と前記スロープ信号を比較して第２比較信号を生成する第２比較回路と；
前記第１比較信号、前記第２比較信号、及び、前記矩形波信号に基づいて前記入力電圧を昇圧または降圧するように前記第１制御信号及び第２制御信号を生成する制御回路と；
を有し、
前記制御回路は、前記矩形波信号に基づいて前記第１スイッチング素子のオン遷移と前記第２スイッチング素子のオフ遷移を同時に行う一方、前記第１比較信号及び前記第２比較信号に基づいて前記第１スイッチング素子のオフ遷移と前記第２スイッチング素子のオン遷移を互いに独立して行うように、前記第１制御信号及び前記第２制御信号を生成することを特徴とするスイッチングレギュレータ。
【請求項２】
前記反転誤差信号が前記スロープ信号の最大値よりも大きいときには、前記第１スイッチング素子を前記第１比較信号に応じたデューティでオン／オフし、前記第２スイッチング素子を定常的にオフする降圧モードとなり、
前記誤差信号と前記反転誤差信号がいずれも前記スロープ信号の最大値よりも小さいときには、前記第１スイッチング素子を前記第１比較信号に応じたデューティでオン／オフし、前記第２スイッチング素子を前記第２比較信号に応じたデューティでオン／オフする昇降圧モードとなり、
前記誤差信号が前記スロープ信号の最大値よりも大きいときには、前記第１スイッチング素子を定常的にオンし、前記第２スイッチング素子を前記第２比較信号に応じたデューティでオン／オフする昇圧モードとなる、
ことを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
前記スロープ信号生成回路は、前記矩形波信号の第１パルスエッジをトリガとして前記スロープ信号をリセットし、前記矩形波信号の第２パルスエッジをトリガとして前記スロープ信号の傾斜生成を開始することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項４】
前記スロープ信号生成回路は、前記矩形波信号のパルスエッジをトリガとして前記スロープ信号をリセットし、その後に所定の遅延時間が経過した時点で前記スロープ信号の傾斜生成を開始することを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項５】
前記スロープ信号は、最大値が前記反転基準電圧よりも大きく、かつ、最小値が前記反転基準電圧よりも小さく設定されていることを特徴とする請求項３または請求項４に記載のスイッチングレギュレータ。
【請求項６】
前記第１スイッチング素子及び前記第２スイッチング素子は、トランジスタであることを特徴とする請求項１〜請求項５のいずれか一項に記載のスイッチングレギュレータ。
【請求項７】
前記コイルの第１端と接地端との間に接続された第１整流素子と、
前記コイルの第２端と前記出力電圧の印加端との間に接続された第２整流素子と、
を有することを特徴とする請求項１〜請求項６のいずれか一項に記載のスイッチングレギュレータ。
【請求項８】
前記第１整流素子及び前記第２整流素子は、ダイオードであることを特徴とする請求項７に記載のスイッチングレギュレータ。
【請求項９】
前記出力電圧の印加端と接地端との間に接続されたコンデンサを有することを特徴とする請求項１〜請求項８のいずれか一項に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を昇圧または降圧して出力電圧を生成するスイッチングレギュレータに関するものである。
【背景技術】
【０００２】
図７Ａ及び図７Ｂは、それぞれ、昇降圧型のスイッチングレギュレータの一従来例を示す回路図である。本従来例のスイッチングレギュレータ１００は、入力電圧ＩＮと出力電圧ＯＵＴの大小関係に依らず、スイッチング素子１０１及び１０２を共にオンさせる第１フェイズ（図７Ａ）と、スイッチング素子１０１及び１０２を共にオフさせる第２フェイズ（図７Ｂ）とを周期的に繰り返すことにより、入力電圧ＩＮを昇圧または降圧して出力電圧ＯＵＴを生成する。
【０００３】
なお、本発明に関連する従来技術の一例としては、本願出願人によって開示された特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３３８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、スイッチングレギュレータ１００では、入力電圧ＩＮと出力電圧ＯＵＴとの大小関係に依らず、常にスイッチング素子１０１とスイッチング素子１０２が同期してオン／オフされる。そのため、スイッチング素子１０１及び１０２を共にオンさせる第１フェイズが長いほど、スイッチング周期Ｔ毎の平均コイル電流ＩＬ（コイル１０３に流れるコイル電流の平均）が平均出力電流Ｉｏ（負荷１０７に流れる出力電流の平均）に対して相対的に増加し、スイッチングレギュレータ１００の発熱量（損失）が増大する。
【０００６】
上記の課題について詳細に説明する。スイッチング素子１０１及び１０２が共にオンされる第１フェイズでは、図７Ａの破線矢印で示すように、入力電圧ＩＮの印加端からスイッチング素子１０１、コイル１０３、及び、スイッチング素子１０２を介して電流が流れる。すなわち、スイッチングレギュレータ１００の第１フェイズでは、コイル１０３にのみ電流が流れて負荷１０７には電流が流れない。
【０００７】
一方、スイッチング素子１０１及び１０２が共にオフされる第２フェイズでは、図７Ｂの破線矢印で示すように、接地端からダイオード１０４、コイル１０３、ダイオード１０５、及び、負荷１０７を介して電流が流れる。すなわち、スイッチングレギュレータ１００の第２フェイズでは、コイル１０３と負荷１０７の双方に電流が流れる。
【０００８】
このように、スイッチング周期Ｔのうち、コイル１０３に流れる電流が負荷１０７に流れる期間は、図７Ｂの第２フェイズに限定される。従って、スイッチング周期Ｔ毎の平均コイル電流ＩＬは、平均出力電流Ｉｏよりも大きくなる。
【０００９】
なお、スイッチング素子１０１のオン時間ｔｏｎ１は、次の（１）式で表される。
ｔｏｎ１＝｛ＯＵＴ／（ＩＮ＋ＯＵＴ）｝×Ｔ  …  （１）
【００１０】
また、スイッチング素子１０２のオフ時間をｔｏｆｆ２とすると、スイッチング周期Ｔ毎の平均コイル電流ＩＬは、次の（２）式で表される。
ＩＬ＝（Ｔ／ｔｏｆｆ２）×Ｉｏ  …  （２）
【００１１】
また、上記の（１）式、（２）式、ｔｏｎ２＋ｔｏｆｆ２＝Ｔ、及び、ｔｏｎ１＝ｔｏｎ２の関係から、次の（３）式が得られる。
ＩＬ＝｛１＋（ＯＵＴ／ＩＮ）｝×Ｉｏ  …（３）
【００１２】
上記の（３）式から分かるように、入力電圧ＩＮが低電圧であるほど、平均コイル電流ＩＬと平均出力電流Ｉｏとの差が大きくなり、スイッチングレギュレータ１００の発熱量（損失）が増大することが分かる。
【００１３】
本発明は上述した問題に鑑み、発熱量（損失）の少ない昇降圧型のスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係るスイッチングレギュレータは、入力電圧を昇圧または降圧して出力電圧を生成するためにオン／オフされる第１スイッチング素子及び第２スイッチング素子と；前記出力電圧に応じた帰還電圧と所定の基準電圧との差に応じた誤差信号を生成する誤差信号生成回路と；前記誤差信号を所定の反転基準電圧を基準として反転させた反転誤差信号を生成する信号反転回路と；所定周波数の矩形波信号を生成する発振回路と；前記矩形波信号からスロープ信号を生成するスロープ信号生成回路と；前記誤差信号と前記スロープ信号を比較して第１比較信号を生成する第１比較回路と；前記反転誤差信号と前記スロープ信号を比較して第２比較信号を生成する第２比較回路と；前記第１比較信号、前記第２比較信号、及び、前記矩形波信号に基づいて、前記第１スイッチング素子及び前記第２スイッチング素子のオン／オフタイミングを制御する制御回路と；を有する構成（第１の構成）とされている。
【００１５】
なお、上記第１の構成から成るスイッチングレギュレータにおいて、前記制御回路は、前記矩形波電圧に基づいて前記第１スイッチング素子のオン遷移と前記第２スイッチング素子のオフ遷移を同時に行う一方、前記第１比較信号及び前記第２比較信号に基づいて前記第１スイッチング素子のオフ遷移と前記第２スイッチング素子のオン遷移を互いに独立して行うように、前記第１制御信号及び前記第２制御信号を生成する構成（第２の構成）にするとよい。
【００１６】
また、上記第２の構成から成るスイッチングレギュレータは、前記反転誤差信号が前記スロープ信号の最大値よりも大きいときには、前記第１スイッチング素子を前記第１比較信号に応じたデューティでオン／オフし、前記第２スイッチング素子を定常的にオフする降圧モードとなり、前記誤差信号と前記反転誤差信号がいずれも前記スロープ信号の最大値よりも小さいときには、前記第１スイッチング素子を前記第１比較信号に応じたデューティでオン／オフし、前記第２スイッチング素子を前記第２比較信号に応じたデューティでオン／オフする昇降圧モードとなり、前記誤差信号が前記スロープ信号の最大値よりも大きいときには、前記第１スイッチング素子を定常的にオンし、前記第２スイッチング素子を前記第２比較信号に応じたデューティでオン／オフする昇圧モードとなる構成（第３の構成）にするとよい。
【００１７】
また、上記第３の構成から成るスイッチングレギュレータにおいて、前記スロープ信号生成回路は、前記矩形波信号の第１パルスエッジをトリガとして前記スロープ信号をリセットし、前記矩形波信号の第２パルスエッジをトリガとして前記スロープ信号の傾斜生成を開始する構成（第４の構成）にするとよい。
【００１８】
また、上記第３の構成から成るスイッチングレギュレータにおいて、前記スロープ信号生成回路は、前記矩形波信号のパルスエッジをトリガとして前記スロープ信号をリセットし、その後に所定の遅延時間が経過した時点で前記スロープ信号の傾斜生成を開始する構成（第５の構成）にするとよい。
【００１９】
また、上記第４または第５の構成から成るスイッチングレギュレータにおいて、前記スロープ信号は、最大値が前記反転基準電圧よりも大きく、かつ、最小値が前記反転基準電圧よりも小さく設定されている構成（第６の構成）にするとよい。
【００２０】
また、上記第１〜第６いずれかの構成から成るスイッチングレギュレータは、前記入力電圧の印加端と前記出力電圧の印加端との間に接続されたコイルを有する構成（第７の構成）にするとよい。
【００２１】
また、上記第７の構成から成るスイッチングレギュレータにおいて、前記第１スイッチング素子は、前記入力電圧の印加端と前記コイルの第１端との間に接続されており、前記第２スイッチング素子は、前記コイルの第２端と接地端との間に接続されている構成（第８の構成）にするとよい。
【００２２】
また、上記第８の構成から成るスイッチングレギュレータにおいて、前記第１スイッチング素子及び前記第２スイッチング素子は、トランジスタである構成（第９の構成）にするとよい。
【００２３】
また、上記第９の構成から成るスイッチングレギュレータは、前記コイルの第１端と接地端との間に接続された第１整流素子と、前記コイルの第２端と前記出力電圧の印加端との間に接続された第２整流素子と、を有する構成（第１０の構成）にするとよい。
【００２４】
また、上記第１０の構成から成るスイッチングレギュレータにおいて、前記第１整流素子及び前記第２整流素子は、ダイオードである構成（第１１の構成）にするとよい。
【００２５】
また、上記第１１の構成から成るスイッチングレギュレータは、前記出力電圧の印加端と接地端との間に接続されたコンデンサを有する構成（第１２の構成）にするとよい。
【発明の効果】
【００２６】
本発明によれば、発熱量（損失）の少ない昇降圧型のスイッチングレギュレータを提供することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】スイッチングレギュレータの全体構成を示すブロック図
【図２】ＶＬ電圧生成回路の一構成例を示す回路図
【図３】スイッチングレギュレータの動作モードを示すテーブル
【図４Ａ】昇降圧動作の一例を示すタイミングチャート
【図４Ｂ】昇降圧動作の一変形例を示すタイミングチャート
【図５】電圧ＶＡ及びＶＢと動作モードとの相関関係を示すテーブル
【図６】平均コイル電流の低減効果を示すテーブル
【図７Ａ】スイッチングレギュレータの一従来例を示す回路図（第１フェイズ）
【図７Ｂ】スイッチングレギュレータの一従来例を示す回路図（第２フェイズ）
【発明を実施するための形態】
【００２８】
＜全体構成＞
図１は、スイッチングレギュレータの全体構成を示すブロック図である。本構成例で示される昇降圧型のスイッチングレギュレータ１は、半導体装置１０と、これに外部接続される種々のディスクリート部品（例えば、スイッチング素子Ｍ１及びＭ２、コイル（インダクタ）Ｌ１、ダイオードＤ１及びＤ２、コンデンサＣ１〜Ｃ５、並びに、抵抗Ｒ１及びＲ２）を有する。
【００２９】
スイッチング素子Ｍ１及びＭ２は、それぞれ、入力電圧ＩＮを昇圧または降圧して出力電圧ＯＵＴを生成するためにオン／オフされる第１スイッチング素子（降圧用スイッチング素子）及び第２スイッチング素子（昇圧用スイッチング素子）に相当する。スイッチング素子Ｍ１及びＭ２は、それぞれ制御電圧Ｇ１及びＧ２に応じてオン／オフ（両端間の導通／非導通）を切り替えるスイッチング動作を行う。スイッチング素子Ｍ１及びＭ２としてＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］が用いられている場合、スイッチング動作は、ゲートに入力される制御電圧Ｇ１及びＧ２に応じて、ソース・ドレイン間の導通／非導通を切り替える動作となる。本構成例において、スイッチング素子Ｍ１はＰチャネル型ＭＯＳＦＥＴであり、スイッチング素子Ｍ２はＮチャネルＭＯＳＦＥＴであるが、これに限定されるものではない。
【００３０】
半導体装置（レギュレータＩＣ）１０は、内部電源生成回路２１と、バンドギャップ電圧生成回路２２と、低電圧誤動作防止回路２３と、サーマルシャットダウン回路２４と、発振回路３１と、スロープ生成回路３２と、ソフトスタート回路３３と、誤差増幅器３４と、オペアンプ３５と、比較器３６及び３７と、抵抗３８ａ及び３８ｂと、ショート回路保護用比較器４１と、過電圧保護用比較器４２と、制御回路５１と、過電流検出回路５２と、ドライバ５３と、ＶＬ電圧生成回路５４と、ドライバ５５と、を有する。
【００３１】
また、半導体装置１０は、外部との接続に用いられる端子Ｔ１〜Ｔ１４を有する。端子Ｔ１は、入力電圧印加端子である。端子Ｔ２及びＴ３は、スイッチ電流検出端子である。端子Ｔ４は、スイッチング素子Ｍ１の制御端子である。端子Ｔ５は、ドライバ５３の下側駆動電圧印加端子である。端子Ｔ６は、ドライバ５５の上側駆動電圧印加端子である。端子Ｔ７は、スイッチング素子Ｍ２の制御端子である。端子Ｔ８は、接地端子である。端子Ｔ９は、ソフトスタート調整端子である。端子Ｔ１０は、帰還電圧印加端子である。端子Ｔ１１は、位相補償端子である。端子Ｔ１２は、発振周波数調整端子である。端子Ｔ１３は、内部電源電圧印加端子である。端子Ｔ１４は、イネーブル端子である。
【００３２】
端子Ｔ１は、入力電圧ＩＮ（例えば４〜４０Ｖ）の印加端（バッテリなどの外部電源）に接続されている。また、端子Ｔ１は、コンデンサＣ１の一端、コンデンサＣ２の一端、及び、抵抗Ｒ１の一端にも接続されている。
【００３３】
コンデンサＣ１の他端は接地端に接続されている。コンデンサＣ２の他端は端子Ｔ５に接続されている。抵抗Ｒ１の他端はスイッチング素子Ｍ１のソースに接続されている。抵抗Ｒ１の両端は、それぞれ、端子Ｔ２及び端子Ｔ３に接続されている。スイッチング素子Ｍ１のドレインは、ダイオードＤ１のカソードとコイルＬ１の一端に接続されている。ダイオードＤ１のアノードは、接地端に接続されている。ダイオードＤ１は、第１整流素子に相当し、同期整流トランジスタと置換することも可能である。
【００３４】
なお、スイッチング素子Ｍ１のドレインには、スイッチング素子Ｍ１のオン／オフに応じて矩形波状のスイッチ電圧ＳＷ１が現れる。スイッチング素子Ｍ１がオンされているときには、スイッチ電圧ＳＷ１がハイレベル（ほぼ入力電圧ＩＮ）となり、スイッチング素子Ｍ１がオフされているときには、スイッチ電圧ＳＷ１がローレベル（ほぼ接地電圧ＧＮＤ）となる。
【００３５】
コイルＬ１の他端は、ダイオードＤ２のアノードとスイッチング素子Ｍ２のドレインに接続されている。スイッチング素子Ｍ２のソースは接地端に接続されている。ダイオードＤ２のカソードは、コンデンサＣ３の一端と出力電圧ＯＵＴの印加端に接続されている。コンデンサＣ３の他端は、接地端に接続されている。ダイオードＤ２は、第２整流素子に相当し、同期整流トランジスタと置換することも可能である。
【００３６】
なお、スイッチング素子Ｍ２のドレインには、スイッチング素子Ｍ２のオン／オフに応じて矩形波状のスイッチ電圧ＳＷ２が現れる。スイッチング素子Ｍ２がオフされているときには、スイッチ電圧ＳＷ２がハイレベル（ほぼ出力電圧ＯＵＴ）となり、スイッチング素子Ｍ２がオンされているときには、スイッチ電圧ＳＷ２がローレベル（ほぼ接地電圧ＧＮＤ）となる。
【００３７】
スイッチング素子Ｍ１のゲートは端子Ｔ４に接続されている。スイッチング素子Ｍ２のゲートは、端子Ｔ７に接続されている。抵抗Ｒ２は、発振回路３１が生成する矩形波電圧ＣＬＫの周波数調整に用いられる抵抗であり、一端が端子Ｔ１２に接続され、他端が接地端に接続されている。コンデンサＣ４は、主に内部電源電圧ＲＥＧの位相補償に用いられるコンデンサであり、一端が端子Ｔ１３に接続され、他端が接地端に接続されている。端子Ｔ１０には、出力電圧ＯＵＴに応じた帰還電圧ＦＢが入力される。端子Ｔ１０と端子Ｔ１１は、外付けの位相補償回路（抵抗とコンデンサ）を介して接続されている。
【００３８】
内部電源電圧生成回路２１は、内部電源電圧ＲＥＧが印加される端子Ｔ１３とイネーブル信号が外部入力される端子Ｔ１４に接続されており、入力電圧ＩＮから半導体装置１０の内部で使用される内部電源電圧ＲＥＧを生成する。内部電源電圧ＲＥＧは、入力電圧ＩＮに比べて電圧値等の精度が高くなるように生成される。内部電源電圧ＲＥＧは、サーマルシャットダウン回路２４やドライバ５５の駆動電圧等として用いられる。
【００３９】
内部電源電圧生成回路２１は、生成した内部電源電圧ＲＥＧを、端子Ｔ１３に接続された外部ライン（半導体装置１０の外部に設けられた伝送ライン）を介して半導体装置１０の外部に一旦送出した後、半導体装置１０内に引き込む。例えば外部ラインに送出された内部電源電圧ＲＥＧは、端子Ｔ６を介して半導体装置１０内に戻り、ドライバ５５の電源端子に入力される。この外部ラインには位相補償用のコンデンサＣ４が接続されている。
【００４０】
このように、半導体装置１０では、内部電源電圧ＲＥＧの伝送ラインの少なくとも一部を半導体装置１０の外側に設けて、位相補償用のコンデンサＣ４を外付けとすることにより、半導体装置１０の省スペース化等が容易となっている。
【００４１】
バンドギャップ電圧生成回路２２は、内部電源電圧生成回路２１から供給される内部電源電圧ＲＥＧを用いてバンドギャップ電圧を生成する。バンドギャップ電圧は、半導体のバンドギャップを利用して内部電源電圧ＲＥＧよりも更に安定するように生成され、半導体装置１０内の各部において利用される。
【００４２】
低電圧誤動作防止回路２３は、半導体装置１０においてＵＶＬＯ［Under Voltage Lock Out］機能を発揮させる回路である。低電圧誤動作防止回路２３は、入力電圧ＩＮが低過ぎることに起因する誤動作を防ぐため、例えば、所定値以上の入力電圧ＩＮが入力されないと半導体装置１０がオンしないようにする。
【００４３】
サーマルシャットダウン回路２４は、過熱（過度な温度上昇）によるスイッチングレギュレータ１の熱暴走等を防止する回路である。サーマルシャットダウン回路２４は、例えば、温度センサを用いて温度を継続的に検知し、検知温度が上限値を超えた場合に、スイッチング素子Ｍ１及びＭ２のスイッチング動作が停止されるようにする。なお、サーマルシャットダウン回路２４の動作精度等の観点から、サーマルシャットダウン回路２４の駆動電圧としては、入力電圧ＩＮではなく、より電圧値等の精度が高い内部電源電圧ＲＥＧが用いられる。
【００４４】
発振回路３１は、所定周波数の矩形波電圧ＣＬＫを生成してスロープ生成回路３２と制御回路４１に出力する。矩形波電圧ＣＬＫの周波数は、抵抗Ｒ２を用いて調整することが可能である。
【００４５】
スロープ生成回路３２は、発振回路３１が生成した矩形波電圧ＣＬＫに対して、立上り（或いは立下り）に傾斜を付ける処理を施すことにより、スロープ電圧ＳＬＯＰＥ（鋸波電圧、三角波電圧、或いは、これに準じた波形の電圧信号）を生成し、これを比較器３６及び３７の非反転入力端子に出力する。なお、スロープ電圧ＳＬＯＰＥは、その最大値ＶＭＡＸが反転基準電圧Ｖ２よりも大きく、かつ、その最小値ＶＭＩＮが反転基準電圧Ｖ２よりも小さく設定されている。
【００４６】
ソフトスタート回路３３は、出力電圧ＯＵＴのオーバーシュートや突入電流の発生等を防ぐため、ソフトスタート機能を発揮する回路である。ソフトスタート回路３３は、スイッチングレギュレータ１の起動時に誤差増幅器３４へ適切なソフトスタート電圧ＳＳを供給し、出力電圧ＯＵＴが緩やかに立ち上がるようにする。ソフトスタート電圧ＳＳは、例えば過電流検出回路５２から受け取る過電流検出信号に基づいてリセットされる。ソフトスタート回路３３には、ソフトスタート時間設定用のコンデンサＣ５が接続されている。コンデンサＣ５は、一端が端子Ｔ９を介してソフトスタート回路３３に接続されており、他端が接地端に接続されている。
【００４７】
誤差増幅器３４は、反転入力端子に印加される帰還電圧ＦＢ（出力電圧ＯＵＴの分圧電圧）と、非反転入力端子に印加される所定の基準電圧Ｖ１との差分を増幅して誤差電圧ＶＡを生成する誤差信号生成回路に相当する。なお、スイッチングレギュレータ１の起動時には、誤差増幅器３４の非反転入力端子に入力される電圧として、基準電圧Ｖ１ではなくソフトスタート電圧ＳＳが優先される。誤差増幅器３４の出力端は、抵抗３８ａを介してオペアンプ３５の反転入力端子に接続されているとともに、比較器３６の反転入力端子および端子Ｔ１１に接続されている。
【００４８】
オペアンプ３５の非反転入力端子には、所定の反転基準電圧Ｖ２が印加されている。オペアンプ３５の出力端子は、比較器３７の反転入力端子に接続されるとともに、抵抗３８ｂを介してオペアンプ３５の反転入力端子に接続されている。なお、抵抗３８ａ、抵抗３８ｂ、及び、オペアンプ３５は、所定の反転基準電圧Ｖ２を基準として、誤差電圧ＶＡを反転させた反転誤差電圧ＶＢを生成する信号反転回路（反転増幅器）に相当する。すなわち、誤差電圧ＶＡが高くなると反転誤差電圧ＶＢが低くなり、逆に、誤差電圧ＶＡが低くなると反転誤差電圧ＶＢが高くなる。
【００４９】
比較器３６は、誤差電圧ＶＡとスロープ電圧ＳＬＯＰＥを比較して比較電圧ＣＭＰ１を生成する第１比較回路に相当する。比較電圧ＣＭＰ１は、誤差電圧ＶＡがスロープ電圧ＳＬＯＰＥよりも大きいときにローレベルとなり、誤差電圧ＶＡがスロープ電圧ＳＬＯＰＥよりも小さいときにハイレベルとなる。
【００５０】
比較器３７は、反転誤差電圧ＶＢとスロープ電圧ＳＬＯＰＥを比較して比較電圧ＣＭＰ２を生成する第２比較回路に相当する。比較電圧ＣＭＰ２は、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥよりも大きいときにローレベルとなり、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥよりも小さいときにハイレベルとなる。
【００５１】
ショート回路保護用比較器４１は、非反転入力端子に帰還電圧ＦＢが、反転入力端子に所定電圧Ｖ３が各々入力され、これらの電圧の比較結果をショート回路保護信号ＳＣＰとして出力する。また、過電圧保護用比較器４２は、非反転入力端子に帰還電圧ＦＢが、反転入力端子に所定電圧Ｖ４が各々入力され、これらの電圧の比較結果を過電圧保護信号ＯＶＰとして出力する。
【００５２】
制御回路５１は、比較電圧ＣＭＰ１及びＣＭＰ２と矩形波電圧ＣＬＫに基づいて、スイッチング素子Ｍ１及びＭ２のオン／オフ制御（ＰＷＭ［pulse width modulation］制御）を行う。
【００５３】
より具体的に述べると、制御回路５１は、比較電圧ＣＭＰ１と矩形波電圧ＣＬＫに基づいて、スイッチング素子Ｍ１をオン／オフするための制御電圧Ｇ１を生成する。制御電圧Ｇ１は、ドライバ５３および端子Ｔ４を介してスイッチング素子Ｍ１のゲートに入力される。このように、ドライバ５３は、制御回路５１とスイッチング素子Ｍ１を結ぶ、制御電圧Ｇ１の伝送ライン上に設けられている。
【００５４】
制御電圧Ｇ１がハイレベルのとき、スイッチング素子Ｍ１はオフとなり、制御電圧Ｇ１がローレベルのとき、スイッチング素子Ｍ１はオンとなる。これにより、比較電圧ＣＭＰ１のデューティに応じて、スイッチング素子Ｍ１のスイッチング動作が行われる。
【００５５】
また、制御回路５１は、比較電圧ＣＭＰ２と矩形波電圧ＣＬＫに基づいて、スイッチング素子Ｍ２をオン／オフするための制御電圧Ｇ２を出力する。制御電圧Ｇ２は、ドライバ５５及び端子Ｔ７を介して、スイッチング素子Ｍ２のゲートに入力される。このように、ドライバ５５は、制御回路５１とスイッチング素子Ｍ２を結ぶ、制御電圧Ｇ２の伝送ライン上に設けられている。
【００５６】
制御電圧Ｇ２がハイレベルのとき、スイッチング素子Ｍ２はオンとなり、制御電圧Ｇ２がローレベルのとき、スイッチング素子Ｍ２はオフとなる。これにより、比較電圧ＣＭＰ２のデューティに応じて、スイッチング素子Ｍ２のスイッチング動作が行われる。
【００５７】
過電流検出回路５２は、端子Ｔ２および端子Ｔ３の電圧に基づいて抵抗Ｒ１を流れる電流の値を検出する。そして、過電流検出回路５２は、当該検出値が所定の上限値を超えたとき（つまり抵抗Ｒ１に流れる電流が過電流状態であることを検出したとき）に、過電流検出信号を制御回路５１に出力する。なお、制御回路５１は、過電流検出信号に応じて過電流に起因する不具合を防止するための動作（過電流保護動作）を行う。
【００５８】
ドライバ５３の第１電源端子は、端子Ｔ１に接続されており、入力電圧ＩＮが入力される。ＶＬ電圧生成回路５４は、ドライバ５３の第２電源端子と端子Ｔ５との間に接続されており、入力電圧ＩＮの電圧を一定電圧Ｖｓだけ低下させた電圧ＶＬを生成し、ドライバ５３の第２電源端子に供給する。この電圧Ｖｓは、ドライバ５３の駆動電圧（第１電源端子の電圧と第２電源端子の電圧との差）として適正な大きさの電圧である。
【００５９】
図２は、ＶＬ電圧生成回路５４の構成を示している。ＶＬ電圧生成回路５４では、入力電圧ＩＮの入力端と接地端との間において、ツェナーダイオード５４ａ及び５４ｂと定電流源５４ｃとが直列に接続された形態で設けられている。なお、ツェナーダイオード５４ａ及び５４ｂのツェナー電圧の和は電圧Ｖｓに設定されており、定電流源５４ｃは、電圧ＶＬの生成に必要な電流Ｉを流すように設定されている。
【００６０】
ＶＬ電圧生成回路５４によれば、ツェナーダイオード５４ａ及び５４ｂと定電流源５４ｃとの間にて電圧ＶＬ（＝ＩＮ−Ｖｓ）が生成され、ドライバ５３の第２電源端子に供給される。なお、ＶＬ電圧生成回路５４の構成は上述した形態に限られることなく、他の形態となっていても構わない。
【００６１】
ＶＬ電圧生成回路５４によれば、入力電圧ＩＮの電圧変動などに関わらずドライバ５３に適正な駆動電圧を供給し、ドライバ５３に過剰な電圧が加わることは防止される。このように、ＶＬ電圧生成回路５４は、ドライバ５３の第１電源端子の電圧と第２電源端子の電圧との差を略一定に保つ、電圧調整回路としての役割を果たす。
【００６２】
＜スイッチングレギュレータの基本動作＞
次に、スイッチングレギュレータ１の基本動作について説明する。スイッチングレギュレータ１の動作形態は、基本的に、出力電圧ＯＵＴが目標電圧より小さいときには昇圧動作が行われる昇圧モードとなり、逆に、目標電圧より大きい場合には降圧動作が行われる降圧モードとなる。
【００６３】
昇圧モードにおいては、誤差電圧ＶＡがスロープ電圧ＳＬＯＰＥより定常的に大きくなる。従って、昇圧モードにおいては、比較電圧ＣＭＰ１が定常的にローレベルになり、スイッチング素子Ｍ１は定常的にオンになる。
【００６４】
ここで、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥより大きいときには、比較電圧ＣＭＰ２がローレベルとなり、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥより小さいときには、比較電圧ＣＭＰ２がハイレベルとなる。このように、比較電圧ＣＭＰ２は、反転誤差電圧ＶＢとスロープ電圧ＳＬＯＰＥとの大小関係に応じたレベル変動を生じ、スイッチング素子Ｍ２は、この比較電圧ＣＭＰ２のレベル変動に応じてオン／オフが切り替わる。
【００６５】
スイッチング素子Ｍ２がオンになると、コイルＬ１に磁気エネルギーが蓄積され、スイッチング素子Ｍ２がオフになると、コイルＬ１に蓄積されていた磁気エネルギーが放出される。昇圧モードでは、スイッチング素子Ｍ２のオン／オフの切替が繰り返されることにより、コイルＬ１における磁気エネルギーの蓄積と放出が繰り返される。このような昇圧動作がなされる結果、入力電圧ＩＮを昇圧した出力電圧ＯＵＴが生成される。
【００６６】
一方、降圧モードにおいては、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥより定常的に大きくなる。従って、降圧モードにおいては、比較電圧ＣＭＰ２が定常的にローレベルになり、スイッチング素子Ｍ２は定常的にオフになる。
【００６７】
ここで、誤差電圧ＶＡがスロープ電圧ＳＬＯＰＥより大きいときには、比較電圧ＣＭＰ１がローレベルとなり、誤差電圧ＶＡがスロープ電圧ＳＬＯＰＥより小さいときには、比較電圧ＣＭＰ１がハイレベルとなる。このように、比較電圧ＣＭＰ１は、誤差電圧ＶＡとスロープ電圧ＳＬＯＰＥとの大小関係に応じたレベル変動を生じ、スイッチング素子Ｍ１は、この比較電圧ＣＭＰ１のレベル変動に応じてオン／オフが切り替わる。
【００６８】
スイッチング素子Ｍ１がオンになると、コイルＬ１に磁気エネルギーが蓄積され、スイッチング素子Ｍ１がオフになると、コイルＬ１に蓄積されていた磁気エネルギーが放出される。降圧モードでは、スイッチング素子Ｍ１のオン／オフの切替が繰り返されることにより、コイルＬ１における磁気エネルギーの蓄積と放出が繰り返される。このような降圧動作がなされる結果、入力電圧ＩＮを降圧した出力電圧ＯＵＴが生成される。
【００６９】
なお、スイッチングレギュレータ１は、入力電圧ＩＮと出力電圧ＯＵＴが近いときに、スイッチング素子Ｍ１及びＭ２が共にオン／オフを繰り返す昇降圧モードとなる。
【００７０】
＜昇降圧動作の詳細＞
図３は、スイッチングレギュレータ１の動作モード（降圧モード、昇降圧モード、及び昇圧モード）を示すテーブルである。本テーブルには、入力電圧ＩＮ及び出力電圧ＯＵＴの大小関係と、これに対応するスイッチングレギュレータ１の動作モード、並びに、スイッチング素子Ｍ１及びＭ２のオン／オフ状態（スイッチ電圧ＳＷ１及びＳＷ２の波形）が描写されている。
【００７１】
スイッチングレギュレータ１において、制御回路５１は、比較電圧ＣＭＰ１及びＣＭＰ２に基づいてスイッチング素子Ｍ１及びＭ２を独立制御することにより、入力電圧ＩＮと出力電圧ＯＵＴの大小関係に応じた動作モードの切替制御と、制御電圧Ｇ１及びＧ２のデューティ制御を同時並列的に実施する。以下、具体的に説明する。
【００７２】
入力電圧ＩＮが出力電圧ＯＵＴよりも大きい状態（ＩＮ＞ＯＵＴ）において、制御回路５１は、スイッチング素子Ｍ１を比較電圧ＣＭＰ１に応じたデューティでオン／オフし、スイッチング素子Ｍ２を定常的にオフするように、制御電圧Ｇ１及びＧ２を生成する。この状態は、スイッチングレギュレータ１の降圧モードに相当する。
【００７３】
また、入力電圧ＩＮが出力電圧ＯＵＴと近い状態（ＩＮ≒ＯＵＴ）において、制御回路５１は、スイッチング素子Ｍ１を比較電圧ＣＭＰ１に応じたデューティでオン／オフし、スイッチング素子Ｍ２を比較電圧ＣＭＰ２に応じたデューティでオン／オフするように、制御電圧Ｇ１及びＧ２を生成する。この状態は、スイッチングレギュレータ１の昇降圧モードに相当する。
【００７４】
また、入力電圧ＩＮが出力電圧ＯＵＴよりも小さい状態（ＩＮ＜ＯＵＴ）において、制御回路５１は、スイッチング素子Ｍ１を定常的にオンし、スイッチング素子Ｍ２を比較電圧ＣＭＰ２に応じたデューティでオン／オフするように、制御電圧Ｇ１及びＧ２を生成する。この状態は、スイッチングレギュレータ１の昇圧モードに相当する。
【００７５】
ここで、スイッチングレギュレータ１の発熱量（損失）を低減するために重要な点は、スイッチング素子Ｍ１及びＭ２がいずれもオン／オフされる昇降圧モードにおいて、スイッチング素子Ｍ１のオン期間中には、スイッチング素子Ｍ２を極力長くオフし、スイッチング素子Ｍ１のオフ期間中には、スイッチング素子Ｍ２を極力長くオンすることである。
【００７６】
上記動作を実現するために、制御回路５１では、スイッチング素子Ｍ１をオンすると同時にスイッチング素子Ｍ２を必ずオフさせるためのタイミング制御が実施される。以下では、図４Ａを参照しながら、上記のタイミング制御について詳細に説明する。
【００７７】
図４Ａは、昇降圧動作の一例を示すタイミングチャートであり、上から順に、矩形波電圧ＣＬＫ、スロープ電圧ＳＬＯＰＥ、制御電圧Ｇ１及びＧ２（比較電圧ＣＭＰ１及びＣＭＰ２と同等）、並びに、スイッチ電圧ＳＷ１及びＳＷ２が描写されている。図４Ａでは、スイッチングレギュレータ１が昇降圧モードとなる状況の一例として、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥの最大値ＶＭＡＸよりも小さくかつ誤差電圧ＶＡよりも大きい状況が例示されている。
【００７８】
時刻ｔ１において、矩形波電圧ＣＬＫがローレベルからハイレベルに立ち上がると、制御回路５１は、矩形波電圧ＣＬＫの立上りエッジをトリガとして、制御電圧Ｇ１及びＧ２をいずれもハイレベルからローレベルに立ち下げる。その結果、時刻ｔ１では、スイッチング素子Ｍ１がオンされると同時にスイッチング素子Ｍ２がオフされる。また、時刻ｔ１において、スロープ信号生成回路３２は、矩形波電圧ＣＬＫの立上りエッジをトリガとしてスロープ電圧ＳＬＯＰＥを最小値ＶＭＩＮ（例えばＧＮＤ）にリセット（放電）する。
【００７９】
時刻ｔ２において、矩形波電圧ＣＬＫがハイレベルからローレベルに立ち下がると、スロープ信号生成回路３２は、矩形波電圧ＣＬＫの立下りエッジをトリガとして、スロープ電圧ＳＬＯＰＥの傾斜生成（充電）を開始する。その結果、時刻ｔ２以降、スロープ電圧ＳＬＯＰＥは所定の傾斜を持って上昇する。
【００８０】
時刻ｔ３において、スロープ電圧ＳＬＯＰＥが誤差電圧ＶＡを上回り、比較電圧ＣＭＰ１がローレベルからハイレベルに立ち上がると、制御回路５１は、制御電圧Ｇ１をローレベルからハイレベルに立ち上げる。その結果、時刻ｔ３では、スイッチング素子Ｍ１がオンからオフに切り替えられる。なお、誤差電圧ＶＡが小さいほどスイッチング素子Ｍ１のオフタイミングは早くなり、誤差電圧ＶＡが大きいほどスイッチング素子Ｍ１のオフタイミングは遅くなる。すなわち、スイッチング素子Ｍ１のオンデューティは、誤差電圧ＶＡの電圧値に応じて変化する。
【００８１】
時刻ｔ４において、スロープ電圧ＳＬＯＰＥが反転誤差電圧ＶＢを上回り、比較電圧ＣＭＰ２がローレベルからハイレベルに立ち上がると、制御回路５１は、制御電圧Ｇ２をローレベルからハイレベルに立ち上げる。その結果、時刻ｔ４では、スイッチング素子Ｍ２がオフからオンに切り替えられる。なお、誤差電圧ＶＢが小さいほどスイッチング素子Ｍ２のオンタイミングは早くなり、誤差電圧ＶＢが大きいほどスイッチング素子Ｍ２のオンタイミングは遅くなる。すなわち、スイッチング素子Ｍ２のオンデューティは、誤差電圧ＶＢの電圧値に応じて変化する。
【００８２】
その後も、制御回路５１は、時刻ｔ１〜ｔ４と同様の動作を繰り返すことにより、矩形波電圧ＣＬＫに基づいてスイッチング素子Ｍ１をオンすると同時にスイッチング素子Ｍ２をオフさせる一方、比較信号ＣＭＰ１に基づいてスイッチング素子Ｍ１をオフし、かつ、比較信号ＣＭＰ２に基づいてスイッチング素子Ｍ２のオンするように、制御信号Ｇ１及びＧ２を生成する。
【００８３】
すなわち、本構成例のスイッチングレギュレータ１において、制御回路５１は、矩形波電圧ＣＬＫに基づいてスイッチング素子Ｍ１のオン遷移とスイッチング素子Ｍ２のオフ遷移を同時に行う一方、比較信号ＣＭＰ１及びＣＭＰ２に基づいてスイッチング素子Ｍ１のオフ遷移とスイッチング素子Ｍ２のオン遷移を互いに独立して行うように、制御信号Ｇ１及びＧ２を生成する。
【００８４】
このような構成であれば、スイッチング素子Ｍ１及びＭ２がいずれもオン／オフされる昇降圧モードにおいて、スイッチング素子Ｍ１のオン期間中には、スイッチング素子Ｍ２を極力長くオフし、スイッチング素子Ｍ１のオフ期間中には、スイッチング素子Ｍ２を極力長くオンすることができるので、スイッチングレギュレータ１の発熱量（損失）を低減することが可能となる。
【００８５】
なお、スロープ生成回路３２の小型化を鑑みると、スロープ電圧ＳＬＯＰＥとしては、三角波電圧よりも鋸波電圧を生成することが望ましい。三角波電圧を生成する場合、スロープ生成回路３２には、充電速度（例えば立上りの傾斜）を定める第１電流源回路だけでなく、放電速度（例えば立下りの傾斜）を定める第２電流源回路を設ける必要がある。一方、鋸波電圧を生成する場合には、上記の第２電流源回路が不要となるので、その分だけスロープ生成回路３２の小型化を図ることが可能となる。
【００８６】
また、パルス抜けの防止を鑑みても、スロープ電圧ＳＬＯＰＥとしては、三角波電圧よりも鋸波電圧を生成することが望ましい。例えば、三角波電圧と誤差電圧ＶＡを比較する場合、三角波電圧の放電開始（ｔ１）から次の充電開始（ｔ２）までに、三角波電圧が誤差電圧ＶＡを下回っていなければ、比較電圧ＣＭＰ１のパルス抜けが生じてスイッチング素子Ｍ１のオン／オフ制御を正しく行うことができなくなる。一方、鋸波電圧であれば、鋸波電圧の放電開始（ｔ１）とほぼ同時に放電動作が完了し、次の充電開始（ｔ２）までには確実に鋸波電圧が誤差電圧ＶＡを下回るので、比較電圧ＣＭＰ１のパルス抜けが生じるおそれはなく、スイッチング素子Ｍ１のオン／オフ制御を正しく行うことができる。
【００８７】
なお、図４Ａでは、矩形波電圧ＣＬＫの立下りエッジをトリガとしてスロープ電圧ＳＬＯＰＥの傾斜生成を開始する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、図４Ｂで示すように、矩形波電圧ＣＬＫの立上りエッジ（時刻ｔ１）から所定の遅延時間τが経過した時点（時刻ｔ２’）でスロープ電圧ＳＬＯＰＥの傾斜生成を開始する構成としても構わない。
【００８８】
図５は、誤差電圧ＶＡ及び反転誤差電圧ＶＢと動作モードとの相関関係を示すテーブルである。先では、入力電圧ＩＮと出力電圧ＯＵＴとの大小関係に応じて、スイッチングレギュレータ１の動作モードが切り替わる旨の説明を行ったが、比較器３６及び３７の動作に着目して見ると、スイッチングレギュレータ１の動作モードは、誤差電圧ＶＡ及び反転誤差電圧ＶＢとスロープ電圧ＳＬＯＰＥとの大小関係に応じて切り替わることが分かる。
【００８９】
具体的に述べると、反転誤差電圧ＶＢがスロープ電圧ＳＬＯＰＥの最大値ＶＭＡＸよりも大きいとき（ＶＢ＞ＶＭＡＸ）には、比較電圧ＣＭＰ２が定常的にローレベルとなるので、スイッチング素子Ｍ２が定常的にオフとなる。一方、スイッチング素子Ｍ１は、誤差電圧ＶＡとスロープ電圧ＳＬＯＰＥとの大小関係に応じて、オン／オフが周期的に切り替わる状態となる。この状態は、スイッチングレギュレータ１の降圧モードに相当する。スイッチング周期をＴとし、スイッチング素子Ｍ１のオン時間をＴｏｎ１とすると、出力電圧ＯＵＴは、次の（Ａ）式で算出することができる。
ＯＵＴ＝（Ｔｏｎ１／Ｔ）×ＩＮ  …  （Ａ）
【００９０】
また、誤差電圧ＶＡと反転誤差電圧ＶＢの双方がスロープ電圧ＳＬＯＰＥの最大値ＶＭＡＸよりも小さいとき（ＶＭＡＸ≧（ＶＡ，ＶＢ））には、誤差電圧ＶＡ及びＶＢとスロープ電圧ＳＬＯＰＥとの大小関係に応じてスイッチング素子Ｍ１及びＭ２が共にオン／オフを繰り返す状態となる。この状態は、スイッチングレギュレータ１の昇降圧モードに相当する。スイッチング素子Ｍ１のオン時間をＴｏｎ１とし、スイッチング素子Ｍ２のオフ時間をＴｏｆｆ２とすると、出力電圧ＯＵＴは、次の（Ｂ）式で算出することができる。
ＯＵＴ＝（Ｔｏｎ１／Ｔｏｆｆ２）×ＩＮ  …  （Ｂ）
【００９１】
また、誤差電圧ＶＡがスロープ電圧ＳＬＯＰＥの最大値ＶＭＡＸよりも大きいとき（ＶＡ＞ＶＭＡＸ）には、比較電圧ＣＭＰ１が定常的にローレベルとなるので、スイッチング素子Ｍ１が定常的にオンとなる。一方、スイッチング素子Ｍ２は、反転誤差電圧ＶＢとスロープ電圧ＳＬＯＰＥとの大小関係に応じて、オン／オフが周期的に切り替わる状態となる。この状態は、スイッチングレギュレータ１の昇圧モードに相当する。スイッチング周期をＴとし、スイッチング素子Ｍ２のオフ時間をＴｏｆｆ２とすると、出力電圧ＯＵＴは次の（Ｃ）式で算出することができる。
ＯＵＴ＝（Ｔ／Ｔｏｆｆ２）×ＩＮ  …  （Ｃ）
【００９２】
図６は、平均コイル電流の低減効果を示すテーブルであり、出力電圧ＯＵＴ＝６Ｖ、平均出力電流Ｉｏ＝２Ａという条件の下、各動作モード（降圧モード（ＩＮ＝１２Ｖ）、昇降圧モード（ＩＮ＝６Ｖ）、及び、昇圧モード（ＩＮ＝３Ｖ））における平均コイル電流ＩＬを算出した結果が示されている。なお、本テーブル中のＸ行目には、従来構成（図７Ａ及び図７Ｂを参照）で得られる平均コイル電流ＩＬの算出結果が示されており、本テーブル中のＹ行目には、本構成例（図１を参照）で得られる平均コイル電流ＩＬの算出結果が示されている。
【００９３】
本テーブルのＸ行目とＹ行目を比較すれば明らかなように、本構成例のスイッチングレギュレータ１であれば、スイッチング周期Ｔ毎の平均コイル電流ＩＬを抑えることができるので、スイッチングレギュレータ１の発熱量（損失）を低減することが可能となる。
【００９４】
＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９５】
本発明に係るスイッチングレギュレータは、例えば、車載用の電源装置として好適であり、更に、各種電気機器の電源装置などにも広く適用可能である。車載用の電源装置として適用される場合、本発明に係るスイッチングレギュレータは、外部電源として車載のバッテリが接続され、負荷として車載の電気機器が接続された形態で用いられる。
【符号の説明】
【００９６】
１    スイッチングレギュレータ
１０    半導体装置
２１    内部電源電圧生成回路
２２    バンドギャップ電圧生成回路
２３    低電圧誤動作防止回路
２４    サーマルシャットダウン回路
３１    発振回路
３２    スロープ生成回路
３３    ソフトスタート回路
３４    誤差増幅器
３５    オペアンプ
３６、３７    比較器
３８ａ、３８ｂ    抵抗
４１    ショート回路保護用比較器
４２    過電圧保護用比較器
５１    制御回路
５２    過電流検出回路
５３    ドライバ
５４    ＶＬ電圧生成回路
５５    ドライバ
Ｃ１〜Ｃ５    コンデンサ
Ｄ１、Ｄ２    ダイオード
Ｌ１          コイル（インダクタ）
Ｍ１    スイッチング素子（Ｐチャネル型ＭＯＳ電界効果トランジスタ）
Ｍ２    スイッチング素子（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
Ｒ１、Ｒ２    抵抗
Ｔ１〜Ｔ１４      端子
【図１】
0005956748.tif 000002
【図２】
0005956748.tif 000003
【図３】
0005956748.tif 000004
【図４Ａ】
0005956748.tif 000005
【図４Ｂ】
0005956748.tif 000006
【図５】
0005956748.tif 000007
【図６】
0005956748.tif 000008
【図７Ａ】
0005956748.tif 000009
【図７Ｂ】
0005956748.tif 000010