(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する量子化器と、
前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、
前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還回路と、
を備えることを特徴とする信号変調回路。
【請求項２】
クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号の位相を反転する位相反転回路と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第１量子化器と、
位相反転器で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第２量子化器と、
前記第１量子化器からの信号と、前記第２量子化器からの信号を用いて、単電源に接続された負荷を正電流オン、負電流オン、及びオフの３値の通電状態で選択的に駆動するための３値信号を生成する３値信号生成回路と、
前記３値信号生成回路からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、
前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還回路と、
を備えることを特徴とする信号変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。
【背景技術】
【０００２】
従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。デルタシグマ変調器では、減算器と積分器と量子化器と量子化誤差帰還回路を備える。
【０００３】
図４に、デルタシグマ変調回路の基本構成を示す。減算器１６は、入力信号と帰還信号との差分を算出し、積分器１０は、差分信号を積分する。積分信号は量子化器１４で量子化され、例えば１ビット＝２値の信号として出力される。量子化誤差は遅延器１２を介して帰還される。
【０００４】
下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デルタシグマ変調回路が開示されている。
【０００５】
特許文献３には、複数のスイッチのオン、オフを切り替えて、負荷に対して正電圧を印加する第１状態と、負荷に対して電圧を印加しない第２状態と、負荷に対して負電圧を印加する第３状態とを切り替えるスイッチング手段を備えた、３値の１ビットデジタルアンプが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１２２５８号公報
【特許文献２】特表２０１２−５２７１８７号公報
【特許文献３】特許第４８０５１７７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図４に示す構成において、帰還経路に遅延器１２を設けてノイズシェーピングを行っているが、同時に、帰還経路内の遅延器１２により出力の状態をリアルタイムで補正することができない問題、または、遅延器内で発生する歪・ノイズ成分に対してはノイズシェーピングされずそのまま出力されてしまうという問題がある。
【０００８】
また、デルタシグマ変調回路は１ビットオーディオアンプ等に用いる場合、入力信号を１ビットデジタル信号に変換するための方式としてパルス幅変調（ＰＷＭ）及びパルス密度変調（ＰＤＭ）があり、パルスの密度や頻度により入力信号を表現する場合に適したＰＤＭを用いる場合には、ゼロレベルを所定のタイミングで挿入してパルス幅を維持し確実に入力信号のレベルをパルスの頻度に変調する必要がある。
【０００９】
特許文献３では、デルタシグマ変調によりデジタル信号を生成するとともに、３値の１ビット信号を生成しているが、スイッチング回路からの出力信号をデルタシグマ変調回路に帰還させており、ドライバ回路については考慮されていない。
【００１０】
本発明の目的は、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、ドライバ回路の歪も低減できる回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力を積分する積分器と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する量子化器と、前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還回路とを備えることを特徴とする。
【００１２】
また、本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力を積分する積分器と、前記積分器で積分された信号の位相を反転する位相反転回路と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第１量子化器と、前記位相反転器で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第２量子化器と、前記第１量子化器からの信号と、前記第２量子化器からの信号を用いて、単電源に接続された負荷を正電流オン、負電流オン、及びオフの３値の通電状態で選択的に駆動するための３値信号を生成する３値信号生成回路と、前記３値信号生成回路からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、前記ドライバ回路からの前記駆動信号を前記入力信号に帰還させる帰還回路とを備えることを特徴とする。
【００１３】
本発明では、クロック信号に同期したタイミングでゼロレベルを挿入しつつ量子化器で量子化してパルス幅固定のパルス密度変調信号が生成され、この変調信号を用いてドライバ回路で負荷を駆動する。そして、変調信号を入力信号に帰還させるのではなく、ドライバ回路から負荷に出力される駆動信号を入力信号に帰還させることで、ドライバ回路に含まれる歪成分が抑制される。パルス密度変調信号から３値信号を生成して負荷を３つの状態（正電流あるいは正電圧オン状態、負電流あるいは負電圧オン状態、オフ状態）で駆動する場合においても、ドライバ回路の駆動信号を入力信号に帰還させることで、ドライバ回路に含まれる歪成分が抑制される。
【発明の効果】
【００１４】
本発明によれば、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、ドライバ回路の歪も低減できる。特に、３値パルス密度変調回路におけるドライバ回路の歪を低減できる。
【図面の簡単な説明】
【００１５】
【図１】実施形態の前提となる回路構成図である。
【図２】実施形態の回路構成図である。
【図３】１価３値波形生成回路及びドライバ回路の回路構成図である。
【図４】従来の回路構成図である。
【図５】比較回路構成図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づき本発明の実施形態について説明する。
【００１７】
＜前提の回路構成＞
まず、本実施形態において前提となる回路構成について説明する。図１に、前提となる回路構成を示す。図１の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器２０と、積分器２２と、量子化器としてのＤＦＦ（遅延型フリップフロップ）２４を備える。クロック信号源２６からのクロック信号は遅延回路２８で遅延されてＤＦＦ２４のクロック端子に供給され、かつ、クロック信号はＤＦＦ２４のリセット端子にも供給される。
【００１８】
減算器２０は、入力信号と帰還信号の差分を算出して積分器２２に出力する。積分器２２は、差分信号を積分してＤＦＦ２４に出力する。ＤＦＦ２４は、クロック信号に同期して積分器２２の出力を１ビットデジタル信号に変換して出力し、出力信号は帰還回路で減算器２０に帰還される。
【００１９】
図１に示す回路と図４に示す回路を比較すると、図１の回路では帰還回路に遅延器１２が存在せず、積分器２２の後段にＤＦＦ２４が設けられている。従って、図１の回路では、出力の状態をリアルタイムで補正することが可能である。また、遅延機能及び量子化機能は、ＤＦＦ２４により実現されるが、ＤＦＦ２４ではリセット端子に信号を供給することでその出力をゼロとすることが可能であり、リセット端子にクロック信号を供給することでクロック信号に同期したタイミングでゼロレベルが挿入される。
【００２０】
図１の回路構成では、クロック信号に同期したタイミングで常にゼロレベルが挿入されるため、ＤＦＦ２４の出力は１ビットデジタル信号であるとともに、そのパルス幅が常に固定のデジタル信号となる。すなわち、ＤＦＦでは入力されたクロック信号の立ち上がりエッジで信号を出力するから、例えば遅延回路２８で遅延反転させてクロック信号を供給するとクロック信号の立ち下がりエッジで信号を出力するが、次のクロック信号の立ち上がりエッジでその出力がゼロレベルにリセットされ、以下、この処理が繰り返されることで、１ビットデジタル信号のパルス幅は、クロック信号のパルス幅に等しくなる。図１の回路構成では、パルス幅が固定のパルスの数により入力信号の大小を表現することが可能である。
【００２１】
＜実施形態の回路構成＞
図２に、図１の回路構成を基本に用いた本実施形態の信号変調回路を示す。信号変調回路は、減算器２０と、積分器２２と、位相反転回路２３と、バイアス生成回路５０，５１と、ＤＦＦ２４，２５と、クロック信号源２６及び遅延回路２８と、１価３値波形生成回路４０と、ドライバ回路４２と、パルス合成回路３４を備える。
【００２２】
減算器２０は、図１と同様に、入力信号と帰還信号の差分を算出して積分器２２に出力する。
【００２３】
積分器２２は、差分信号を積分してバイアス生成回路５０及び位相反転回路２３に出力する。
【００２４】
位相反転回路２３は、積分器２２の出力の位相を反転してバイアス生成回路５１に出力する。
【００２５】
バイアス生成回路５０，５１は、それぞれ積分器２２の出力及び位相反転回路２３の出力に所定のバイアスを印加してＤＦＦ２４、２５に出力する。バイアス生成回路５０，５１は、積分器２２，２３の出力動作点を調整するが、これは、無信号状態において確実にゼロレベル（ゼロ電圧）としてスイッチングしない状態を実現するためである。
【００２６】
ＤＦＦ２４，２５は、それぞれバイアス生成回路５０，５１の出力を１ビットデジタル信号に変換して出力する。この際、ＤＦＦ２４，２５は、リセット端子にクロック信号が供給されるタイミングにおいてゼロレベルを挿入しつつ１ビットデジタル信号に変換する。
【００２７】
１価３値波形生成回路４０は、ＤＦＦ２４からの出力、すなわち＋１，０の２値信号と、ＤＦＦ２５からの出力、すなわち−１，０の２値信号から、１価３値波形信号を生成する。ここで、「１価３値」とは、単電源で駆動されるスピーカ等の負荷に対し、正電流で駆動する状態、負電流で駆動する状態、オフ状態の３つの駆動状態を実現することを意味する。正電流及び負電流は、負荷を流れる電流の向きが互いに逆であることを意味する。
【００２８】
ドライバ回路４２は、１価３値波形生成回路４０からの１価３値波形信号を用いてスピーカ等の負荷４４を駆動する。ドライバ回路４２からの駆動信号は、スピーカ等の負荷４４に供給されるとともに、パルス合成回路３４にも供給される。
【００２９】
パルス合成回路３４は、ドライバ回路４２からの駆動信号を合成して帰還信号を生成して減算器２０に帰還させる。
【００３０】
図２において特徴的なことは、ドライバ回路４２が帰還回路内に含まれている点である。すなわち、ドライバ回路４２からの駆動信号は負荷４４に供給されるだけでなく、パルス合成回路３４を介して帰還信号として減算器２０に帰還される。従って、ドライバ回路４２が帰還回路外に設けられていた場合にはドライバ回路４２の歪がそのまま駆動信号として負荷４４に供給されてしまうところ、本実施形態ではドライバ回路４２の歪もフィードバックされて低減される。
【００３１】
図３に、１価３値波形生成回路４０及びドライバ回路４２の回路構成を示す。１価３値波形生成回路４０は、ＮＯＲゲート３３ａ，３３ｂ、及び４つのＮＯＴゲート４０ａ〜４０ｄから構成される。これらのＮＯＴゲート４０ａ〜４０ｄを図中上から順にＧ１１，Ｇ１２，Ｇ１３，Ｇ１４と称する、つまりＮＯＴゲート４０ａをＧ１１、ＮＯＴゲート４０ｂをＧ１２、ＮＯＴゲート４０ｃをＧ１３、ＮＯＴゲート４０ｄをＧ１４と称すると、Ｇ１１及びＧ１２にはＮＯＲゲート３３ａの出力信号が供給され、Ｇ１３及びＧ１４にはＮＯＲゲート３３ｂの出力信号が供給される。Ｇ１１〜Ｇ１４はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ回路４２に供給する。
【００３２】
なお、ＮＯＲゲート３３ａはＤＦＦ３２の反転出力端子（Ｑバー）からの信号とＤＦＦ３３の出力端子（Ｑ）からの信号を論理演算し、ＮＯＲゲート３３ｂはＤＦＦ３２の出力端子（Ｑ）からの信号とＤＦＦ３３の反転出力端子（Ｑバー）からの信号を論理演算して出力する。
【００３３】
ドライバ回路４２は、レベルシフト回路４２ａ１，４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４及びスイッチングＦＥＴ４２ｃ１〜４２ｃ４から構成される。スイッチングＦＥＴ４２ｃ１及び４２ｃ３はＰチャンネルＦＥＴ，スイッチングＦＥＴ４２ｃ２及び４２ｃ４はＮチャンネルＦＥＴである。
【００３４】
負荷４４としてのスピーカは、互いに直列接続されたスイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点にその他端が接続される。スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ３は単電源の正極側に接続され、スイッチングＦＥＴ４２ｃ２及びスイッチングＦＥＴ４２ｃ４は単電源の負極側に接続される。従って、スイッチングＦＥＴ４２ｃ１がオンしスイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチング４２ｃ４の如く電流が流れ、正電流オン状態となる。また、スイッチングＦＥＴ４２ｃ１がオフしスイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンしスイッチングＦＥＴ４２ｃ４がオフすると、スイッチングＦＥＴ４２ｃ３→スピーカ→スイッチングＦＥＴ４２ｃ２の如く電流が流れ、負電流オン状態となる。さらに、スイッチングＦＥＴ４２ｃ１，４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ２，４２ｃ４がオンすると、スピーカ４４には電流は流れずオフ状態（ショートによるオフ状態）となる。
【００３５】
１価３値波形生成回路４０の４つの論理ゲートＧ１１〜Ｇ１４の出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、Ｇ１１の出力信号は、レベルシフト回路４２ａ１を介してゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。Ｇ１２の出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。Ｇ１４の出力信号は、レベルシフト回路４２ａ２を介してゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。Ｇ１３の出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。
【００３６】
ＮＯＲゲート３３ａ，３３ｂの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。
【００３７】
ＮＯＲゲート３３ａ、３３ｂの出力がそれぞれ「０」、「１」である場合、Ｇ１１及びＧ１２の出力は「０」を反転した「１」となり、Ｇ１３及びＧ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、電流は
スイッチングＦＥＴ４２ｃ３→スピーカ４４→スイッチングＦＥＴ４２ｃ２
と流れる（−ＯＮ状態）。
【００３８】
ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴｃ４はオフとなり、スピーカ４４に電流は流れない（オフ状態）。
【００３９】
さらに、ＮＯＲゲート３３ｂ，３３ａの出力が「０」である場合、Ｇ１１〜Ｇ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、スピーカ４４に電流は流れない（オフ状態）。
【００４０】
以上のように、１価３値波形生成回路４０により、３値パルス密度変調信号から単電源３状態スピーカを駆動するための信号を生成することで、回路規模を増大させることなく負荷４４を駆動することができる。
【００４１】
なお、パルス合成回路３４は、ドライバ回路４２の駆動信号を合成して帰還信号を生成するが、例えば、図３の回路構成において、スイッチングＦＥＴ４２ｃ２に並列に複数の抵抗を接続してその分圧信号を出力するとともに、スイッチングＦＥＴ４２ｃ４に並列に複数の抵抗を接続してその分圧信号を出力し、両信号を合成して帰還信号を生成する。本実施形態の構成により、ドライバ回路４２の駆動信号を帰還させない図５の構成と比較して、ドライバ回路４２の歪が大幅に改善されたことを確認している。
【００４２】
このように、本実施形態によれば、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、ゼロレベルを所定のタイミングで挿入してパルス幅を維持し、かつ、ドライバ回路４２の歪も低減することができる。
【００４３】
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく、種々の変形が可能である。
【００４４】
例えば、図２の回路構成ではバイアス生成回路５０，５１を設けているが、必ずしもバイアス生成回路５０，５１を設けなくても良い。
【００４５】
また、本実施形態では、量子化器としてＤＦＦ２４，２５を設けているが、これに代えて、チョッパ回路とＤＦＦから量子化器を構成してもよい。チョッパ回路のスイッチングのオンオフをクロック信号で制御することで、クロック信号に同期したタイミングでゼロレベルを挿入しつつ１ビットデジタル信号を生成することができる。  
【符号の説明】
【００４６】
２０  減算器、２２  積分器、２４，２５  ＤＦＦ、２６  クロック信号源、２８  遅延回路、３４  パルス合成回路、４０  １価３値波形生成回路、４２  ドライバ回路、５０，５１  バイアス生成回路。
【図１】
0005846225.tif 000002
【図２】
0005846225.tif 000003
【図３】
0005846225.tif 000004
【図４】
0005846225.tif 000005
【図５】
0005846225.tif 000006