(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に平行（横）方向に設けられた第１の半導体層と、前記第１の半導体層の一部の全周囲を第１のゲート絶縁膜を介して包囲した、全周囲等しいゲート長を有する第１のゲート電極（包囲型ゲート電極）と、前記第１のゲート電極（包囲型ゲート電極）に自己整合し、前記第１の半導体層に設けられた不純物からなるソースドレイン領域と、からなる横型（水平方向）駆動のＭＩＳ電界効果トランジスタと、前記第１の半導体層の残りの一部上に垂直（縦）方向に設けられた第２の半導体層と、前記第２の半導体層の全側面を第２のゲート絶縁膜を介して包囲した、全周囲等しいゲート長を有する第２のゲート電極（包囲型ゲート電極）と、前記第２の半導体層の上部及び下部に相対して設けられた不純物からなるソースドレイン領域と、からなる縦型（垂直方向）駆動のＭＩＳ電界効果トランジスタと、が前記半導体基板上に絶縁膜を介して設けられていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層に一導電型の横型（水平方向）駆動のＭＩＳ電界効果トランジスタが設けられ、前記第２の半導体層に反対導電型の縦型（垂直方向）駆動のＭＩＳ電界効果トランジスタが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体層あるいは前記第２の半導体層において、ソースドレイン領域が設けられている箇所の格子定数が、チャネル領域が設けられている箇所の格子定数より大きいことを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
半導体基板上に第１及び第２の絶縁膜を介し積層され、側面を第３の絶縁膜により平坦に埋め込まれている、第１の横（水平）方向エピタキシャル半導体層を有する半導体装置において、第４の絶縁膜を平坦に形成する工程と、前記第４の絶縁膜、前記第１の横（水平）方向エピタキシャル半導体層、前記第１の横（水平）方向エピタキシャル半導体層の幅方向の両側面の前記第３の絶縁膜及び前記第２の絶縁膜を選択的にエッチング除去し、開孔部を形成する工程と、前記第１の横（水平）方向エピタキシャル半導体層の露出した側面間に第２の横（水平）方向エピタキシャル半導体層を形成する工程と、前記第２の横（水平）方向エピタキシャル半導体層の全周囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を包囲して、前記開孔部に平坦にゲート電極を埋め込む工程と、前記第４の絶縁膜を選択的にエッチング除去し、残された前記第１の横（水平）方向エピタキシャル半導体層の一部表面を露出する工程と、露出した前記第１の横（水平）方向エピタキシャル半導体層上に縦（垂直）方向エピタキシャル半導体層を成長する工程と、前記縦（垂直）方向エピタキシャル半導体層を平坦化する工程と、をおこない、前記包囲構造のゲート電極の上面の高さと、前記縦（垂直）方向エピタキシャル半導体層の上面の高さを一致させて形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高性能、高信頼且つ高集積なＣＭＯＳ型の半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３０はＣＭＯＳ型ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリーセル回路図、図３１は従来の半導体装置の模式平面図（ＣＭＯＳ型ＳＲＡＭ）、図３２は従来の半導体装置の模式側断面図（ＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図）である。
図３０においては、２個のＰチャネルＭＩＳ電界効果トランジスタと２個のＮチャネルのＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップが構成され、２個のＮチャネルのＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを構成した慣例的なＣＭＯＳ型ＳＲＡＭのメモリーセルの回路図を示している。
図３１においては、図３０のＣＭＯＳ型ＳＲＡＭのメモリーセルを、慣例的な２個のＰチャネルＭＩＳ電界効果トランジスタと慣例的な４個のＮチャネルのＭＩＳ電界効果トランジスタによりパターン化した平面図を、図３２においては、図３１のＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図を示しており、６１はｎ型のシリコン基板、６２はｐ型不純物ウエル領域、６３はｐ＋型不純物ウエルコンタクト領域、６４はｎ＋型基板コンタクト領域、６５はシャロートレンチ素子分離領域、６６はｎ＋型ソース領域、６７はｎ型ソース領域、６８はｎ型ドレイン領域、６９はｎ＋型ドレイン領域、７０はｐ＋型ソース領域、７１はｐ＋型ドレイン領域、７２はゲート酸化膜、７３はゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６は絶縁膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１は１層目の配線、８２はバリア絶縁膜、８３は層間絶縁膜、８４はバリアメタル、８５は導電プラグ、８６は絶縁膜、８７は層間絶縁膜、８８はバリアメタル、８９は２層目の配線、９０はバリア絶縁膜、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源電圧、ＶＳＳは接地電圧を示している。
図３２においては、ｎ型のシリコン基板６１に選択的に形成されたｐ型不純物ウエル領域６２上にゲート酸化膜７２を介してゲート電極７３が設けられ、ゲート電極７３に自己整合してサイドウォール７４が設けられており、ｐ型不純物ウエル領域６２にはゲート電極７３に自己整合してｎ型ソース領域６７及びｎ型ドレイン領域６８が、サイドウォール７４に自己整合してｎ＋型ドレイン領域６９及び共通のｎ＋型ソース領域６６が、それぞれ設けられている、フリップフロップの一部を形成する慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタが形成されており、読み出しあるいは書き込み用のワードトランジスタ（これも慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタ）は、ビット線に接続されたｎ＋型ソース領域６６のみが図示され、（図示されていないが、フリップフロップの一部を形成する２個のＰチャネルＭＩＳ電界効果トランジスタも、ｎ型のシリコン基板６１に選択的に形成された、慣例的な横型のＭＩＳ電界効果トランジスタからなっている。）２層の配線により適宜接続されて６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、フリップフロップを形成する２個のＮチャネルＭＩＳ電界効果トランジスタあるいは２個のＰチャネルＭＩＳ電界効果トランジスタに共通なｎ＋型ソース領域あるいはｐ＋型ソース領域を設けること及び２層配線を利用して適宜配線すること等により、高集積化が計られてはいるが、ＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の占有面積を有して設けなければならなかったので高集積化に難があった。
また半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があった。
また半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されないという欠点もあった。
また半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性に弱いという欠点もあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６８８８３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）使用するＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の占有面積を有して設けなければならなかったので高集積化に難があったこと。
（２）半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があったこと。
（３）半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されなかったこと。
（４）半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板の主面に平行（横）方向に設けられた第１の半導体層と、前記第１の半導体層の一部の全周囲を第１のゲート絶縁膜を介して包囲した、全周囲等しいゲート長を有する第１のゲート電極（包囲型ゲート電極）と、前記第１のゲート電極（包囲型ゲート電極）に自己整合し、前記第１の半導体層に設けられた不純物からなるソースドレイン領域と、からなる横型（水平方向）駆動のＭＩＳ電界効果トランジスタと、前記第１の半導体層の残りの一部上に垂直（縦）方向に設けられた第２の半導体層と、前記第２の半導体層の全側面を第２のゲート絶縁膜を介して包囲した、全周囲等しいゲート長を有する第２のゲート電極（包囲型ゲート電極）と、前記第２の半導体層の上部及び下部に相対して設けられた不純物からなるソースドレイン領域と、からなる縦型（垂直方向）駆動のＭＩＳ電界効果トランジスタと、が前記半導体基板上に絶縁膜を介して設けられている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に絶縁膜を介して形成した、２種の横（水平）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする横（ラテラル）型ＭＩＳ電界効果トランジスタを形成し、横（水平）方向エピタキシャルＳｉ層及び縦（垂直）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする縦（バーティカル）型ＭＩＳ電界効果トランジスタを形成することができるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、横（ラテラル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つ横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により、横（水平）方向エピタキシャルＳｉ層あるいは縦（垂直）方向エピタキシャルＳｉ層からなるＳＯＩ基板を包囲して形成できるため、チャネル以外の電流経路を遮断でき、電流リークのない完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面あるいは４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域形成用の横（水平）方向エピタキシャルＳｉ層あるいは微細な縦（垂直）方向エピタキシャルＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタを共存させ、使い分けることにより、極めて高集積な種々の半導体集積回路を形成することが可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタ下に下層配線を形成したＳＯＩ構造を形成することができるため、配線の自由度が増し、極めて高集積な種々の半導体集積回路を形成することが可能である。
またＭＩＳ電界効果トランジスタのすべてを絶縁膜で分離したＳＯＩ構造に形成しているため、静電気等により発生する高電圧ノイズによるメモリー誤作動の防止あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することが可能である。
また格子定数の小さなＳｉ層を、左右あるいは上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右あるいは上下のＳｉＧｅ層からＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ、包囲型ゲート電極を有する横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、絶縁膜上の包囲型ゲート電極付き横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタ共存構造（Ｌａｔｅｒａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ａｎｄ  Ｖｅｒｔｉｃａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）と命名し、ＬＡＭＶＥＭＳＧＯＩＮ（ラムベムスゴーイン）構造と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の模式側断面図（ｓ−ｓ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第２の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体装置における第３の実施例の模式平面図
【図２１】本発明の半導体装置における第３の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２２】本発明の半導体装置における第３の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図２３】本発明の半導体装置における第３の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図２４】本発明の半導体装置における第３の実施例の模式側断面図（ｓ−ｓ矢視断面図）
【図２５】本発明の半導体装置における第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２６】本発明の半導体装置における第５の実施例の模式平面図
【図２７】本発明の半導体装置における第５の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２８】本発明の半導体装置における第５の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図２９】本発明の半導体装置における第５の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図３０】ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図
【図３１】従来の半導体装置の模式平面図
【図３２】従来の半導体装置の模式側断面図（ｐ−ｐ矢視断面図）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（横（ラテラル）型ＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層兼縦（バーティカル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板形成用半導体層）
（３）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（４）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（横（ラテラル）型ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（５）チャネル形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（横（ラテラル）型ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（６）選択的に横（水平）方向エピタキシャルＳｉ層を露出し、露出した横（水平）方向エピタキシャルＳｉ層上に縦（垂直）方向エピタキシャルＳｉ層を成長させる。（縦（バーティカル）型ＭＩＳ電界効果トランジスタのソースドレイン領域及びチャネル領域形成用半導体層）
（７）包囲型ゲート電極に自己整合して横（ラテラル）型ＭＩＳ電界効果トランジスタのソースドレイン領域を形成し、且つ縦（垂直）方向にエピタキシャルＳｉ層に自己整合して縦（バーティカル）型ＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（８）ソースドレイン領域が形成された縦（垂直）方向にエピタキシャルＳｉ層の周囲の絶縁膜を選択的に開孔し、ゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（縦（バーティカル）型ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（９）２層のＣｕ配線を形成し、横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用して、
半導体基板上に絶縁膜を介して設けられた横（水平）方向エピタキシャル半導体層をＳＯＩ基板とし、ＳＯＩ基板の一部をゲート絶縁膜を介して上下方向に包囲したゲート電極を有し、ゲート電極に自己整合してソースドレイン領域がＳＯＩ基板に設けられた構造を有する２個の横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタ及び２個の横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップを形成し、横（水平）方向エピタキシャル半導体層の一部に形成した縦（垂直）方向エピタキシャル半導体層をＳＯＩ基板とし、ＳＯＩ基板の側面をゲート絶縁膜を介して包囲したゲート電極を有し、ソースドレイン領域がＳＯＩ基板の上部及び下部に相対して設けられた構造を有する２個の縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを形成し、下層配線及び２層の上層配線により適宜接続して、６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１８は本発明の半導体装置における第１の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）、図３は模式側断面図（ｑ−ｑ矢視断面図、ワード線に平行方向）、図４は模式側断面図（ｒ−ｒ矢視断面図、ビット線に平行方向）、図５は模式側断面図（ｓ−ｓ矢視断面図、ビット線に平行方向）、図６〜図１８は製造方法の工程断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）である。（ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図は図３０に同じである。）
図１〜図５はシリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）、６ａは１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）、６ｂは１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）、７は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、８ａは１０１７ｃｍ−３程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度の横（ラテラル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、１４は長さ３５ｎｍ程度、厚さ１５０ｎｍ程度の横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、１５は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は５ｎｍ程度の縦（バーティカル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、１７は高さ１５０ｎｍ程度の縦（バーティカル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、１８は１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１９は１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２２は導電プラグ（Ｗ）、２３は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２４は１０ｎｍ程度のバリアメタル（ＴａＮ）、２５は５００ｎｍ程度の１層目のＣｕ配線（Ｃｕシード層含む）、２６は２０ｎｍ程度のバリア絶縁膜、２７は３００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３０は導電プラグ（Ｗ）、３１は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、３２は１０ｎｍ程度のバリアメタル（ＴａＮ）、３３は５００ｎｍ程度の２層目のＣｕ配線（Ｃｕシード層含む）、３４は２０ｎｍ程度のバリア絶縁膜、３５は７０ｎｍ程度の下層配線（ＷＳｉ）、３６は１０２０ｃｍ−３程度のｐ＋型ソース領域、３７は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源電圧、ＶＳＳは接地電圧を示している。
図１（模式平面図）においては、２個の横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタと２個の横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタが、２層のＣｕ配線により適宜接続され、情報保持用のフリップフロップを、２個の縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタが、２層のＣｕ配線により適宜接続され、読み出しあるいは書き込み用のワードトランジスタを、構成したＣＭＯＳ型ＳＲＡＭのメモリーセルを示している。
図２（ｐ−ｐ矢視断面図、ワード線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン窒化膜（Ｓｉ３Ｎ４）７により素子分離された、ｎ＋型ソースドレイン領域（９、１０、１１、１２）を形成したｐ型の横（水平）方向エピタキシャルＳｉ層５が設けられ、エピタキシャルＳｉ層５に挟まれ、シリコン酸化膜（ＳｉＯ２）３が設けられていない個所上に、チャネル領域を形成したｐ型の横（水平）方向エピタキシャルＳｉ層６ａが設けられ、このエピタキシャルＳｉ層５及びエピタキシャルＳｉ層６ａにより横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタのＳＯＩ基板が形成され、エピタキシャルＳｉ層６ａの周囲はゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４により包囲されている構造からなる２個の横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタが形成され、またｎ＋型ドレイン領域１２が設けられたエピタキシャルＳｉ層５上には、ｎ＋型ソースドレイン領域（９、１２）及びチャネル領域を形成したｐ型の縦（垂直）方向エピタキシャルＳｉ層８ａが設けられ、エピタキシャルＳｉ層８ａの周囲はゲート酸化膜（ＳｉＯ２）１６を介してゲート電極（ＷＳｉ）１７により包囲されている構造からなる２個の縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタが形成されている。
図３（ｑ−ｑ矢視断面図、ワード線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン窒化膜（Ｓｉ３Ｎ４）７により素子分離された、ｐ＋型ソースドレイン領域（３６、３７）を形成したｎ型の横（水平）方向エピタキシャルＳｉ層５が設けられ、エピタキシャルＳｉ層５に挟まれ、シリコン酸化膜（ＳｉＯ２）３が設けられていない個所上に、チャネル領域を形成したｎ型の横（水平）方向エピタキシャルＳｉ層６ｂが設けられ、このエピタキシャルＳｉ層５及びエピタキシャルＳｉ層６ｂにより横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタのＳＯＩ基板が形成され、エピタキシャルＳｉ層６ｂの周囲はゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４により包囲されている構造からなる２個の横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタが形成されている。
図４（ｒ−ｒ矢視断面図、ビット線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン窒化膜（Ｓｉ３Ｎ４）４により分離されたエピタキシャルＳｉ層（６ａ、６ｂ）を、ゲート酸化膜（ＳｉＯ２）１３を介して包囲している、横（ラテラル）型のＰチャネルＭＩＳ電界効果トランジスタ（右側）及びＮチャネルＭＩＳ電界効果トランジスタ（左側）に共通の包囲型ゲート電極（ＷＳｉ）１４が設けられている。
図５（ｓ−ｓ矢視断面図、ビット線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４により素子分離されている、縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタのｎ＋型ドレイン領域１２と横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタのｐ＋型ドレイン領域３７が下層配線（ＷＳｉ）３５により接続されている。
したがって、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に絶縁膜を介して形成した、２種の横（水平）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする横（ラテラル）型ＭＩＳ電界効果トランジスタを形成し、横（水平）方向エピタキシャルＳｉ層及び縦（垂直）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする縦（バーティカル）型ＭＩＳ電界効果トランジスタ形成することができるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、横（ラテラル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つＬＡＭＶＥＭＳＧＯＩＮ構造の横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により、横（水平）方向エピタキシャルＳｉ層あるいは縦（垂直）方向エピタキシャルＳｉ層からなるＳＯＩ基板を包囲して形成できるため、チャネル以外の電流経路を遮断でき、電流リークのない完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面あるいは４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域形成用の横（水平）方向エピタキシャルＳｉ層あるいは微細な縦（垂直）方向エピタキシャルＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタを共存させ、使い分けることにより、極めて高集積なＣＭＯＳ型ＳＲＡＭのメモリーセルを構成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約８０％の微細化が可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタ下に下層配線を形成したＳＯＩ構造を形成することができるため、配線の自由度が増し、極めて高集積なＣＭＯＳ型ＳＲＡＭのメモリーセルを構成することが可能である。
またＣＭＯＳ型ＳＲＡＭのメモリーセルを構成するＭＩＳ電界効果トランジスタのすべてを絶縁膜で分離したＳＯＩ構造に形成することができるため、静電気等により発生する高電圧ノイズによるメモリー誤作動の防止あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ、包囲型ゲート電極を有する横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを得ることができる。
【００１０】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図１８を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１１】
図６
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで、ｐ−ｐ矢視断面図には図示されないが、露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３を７０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、７０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）３５（図示せず）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン酸化膜（ＳｉＯ２）３上のタングステンシリサイド膜（ＷＳｉ）３５を除去し、開孔部に平坦にタングステンシリサイド膜（ＷＳｉ）３５（図示せず）を埋め込む。（このタングステンシリサイド膜（ＷＳｉ）３５は、完成図の図５（ｓ−ｓ矢視断面図）で示されるようにｎ＋型ドレイン領域とｐ＋型ドレイン領域を接続する下層配線として使用される。）次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１２】
図７
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３９を成長する。
【００１３】
図８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３８の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
【００１４】
図９
次いでｐ型の横（水平）方向エピタキシャルＳｉ層３８の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２、図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜３９及びｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）７及び熱酸化したシリコン酸化膜（ＳｉＯ２、図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００１５】
図１０
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４０、ｐ型の横（水平）方向エピタキシャルＳｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層５の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
【００１６】
図１１
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６ａを成長し、直下に空孔を有するｐ型の横（水平）方向エピタキシャルＳｉ層６ａを形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。このエピタキシャルＳｉ層５及びエピタキシャルＳｉ層６ａが横（ラテラル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板となる。）次いで露出しているｐ型の横（水平）方向エピタキシャルＳｉ層６ａの全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャルＳｉ層６ａに横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャルＳｉ層６ａに横（ラテラル）型のＰチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の燐のイオン注入をおこなう。（最終的にｐ型Ｓｉ層６ａが反転しｎ型Ｓｉ層６ｂとなる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４０上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１４が形成される。
【００１７】
図１２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４０を選択的に異方性ドライエッチングし、ｐ型の横（水平）方向エピタキシャルＳｉ層５の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層５上に柱状構造のｐ型の縦（垂直）方向エピタキシャルＳｉ層８ａを成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４０の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層８ａを平坦化する。（こうして横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１４と同じ高さを有する縦（バーティカル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板が形成される。）
【００１８】
図１３
次いでシリコン酸化膜（ＳｉＯ２）４０をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、横（ラテラル）型ＭＩＳ電界効果トランジスタのｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁及びエピタキシャルＳｉ層８ａの側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、エピタキシャルＳｉ層８ａの側壁のサイドウォール（ＳｉＯ２）１５をエッチング除去する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、包囲型ゲート電極（ＷＳｉ）１４及びサイドウォール（ＳｉＯ２）１５をマスク層として、横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタのｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、包囲型ゲート電極（ＷＳｉ）１４及びサイドウォール（ＳｉＯ２）１５をマスク層として、横（ラテラル）型ＭＩＳ電界効果トランジスタのｐ＋型ソースドレイン領域（３６、３７）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）、ｎ＋型ソースドレイン領域（９、１２）及びｐ＋型ソースドレイン領域（３６、３７）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００１９】
図１４
次いで化学気相成長により、１５０ｎｍ程度のＰＳＧ膜１８を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型ゲート電極（ＷＳｉ）１４及びエピタキシャルＳｉ層８ａ上のＰＳＧ膜１８を除去し、平坦化する。
【００２０】
図１５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１８を選択的に異方性ドライエッチングし、エピタキシャルＳｉ層８ａの周囲に開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで７５０℃程度で熱酸化し、エピタキシャルＳｉ層８ａの周囲に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１６を成長する。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１６の全周囲を含む全面に１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、エピタキシャルＳｉ層８ａ、包囲型ゲート電極（ＷＳｉ）１４及びＰＳＧ膜１８の平坦面上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部に平坦に埋め込まれた縦（バーティカル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１７が形成される。
【００２１】
図１６
次いで化学気相成長により、１５０ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０、ＰＳＧ膜１９及びＰＳＧ膜１８を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
【００２２】
図１７
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有する１層目のＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。
【００２３】
図１８
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２７を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２８、層間絶縁膜（ＳｉＯＣ）２７及びシリコン窒化膜（Ｓｉ３Ｎ４）２６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２９を成長する。次いで化学気相成長により、タングステン（Ｗ）３０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２９を有する導電プラグ（Ｗ）３０を形成する。
【００２４】
図２（ｐ−ｐ矢視断面図、ワード線に平行方向）、図３（ｑ−ｑ矢視断面図、ワード線に平行方向）、図４（ｒ−ｒ矢視断面図、ビット線に平行方向）、図５（ｓ−ｓ矢視断面図、ビット線に平行方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）３１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）３１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３２を有する２層目のＣｕ配線３３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３４を成長し、本願発明のＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路を完成する。
【実施例２】
【００２５】
図１９は本発明の半導体装置における第２の実施例の模式側断面図（平面図は図１に同じ、ｐ−ｐ矢視断面図、ワード線に平行方向）で、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜４、７、９〜３４は図２と同じ物を、４１はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）、４２はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）、４３はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）、４４ａはｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）、４５はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）を示している。
同図においては、横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）５及び横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）６ａがそれぞれ横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４１及び横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）４２で形成されていること、縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）８ａが縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４３、縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）４４ａ及び縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４５より形成されていること以外は図２とほぼ同じ構造の横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右あるいは上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右あるいは上下のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタ共にキャリアの移動度を増加させることができるので、より高速化が可能である。
【実施例３】
【００２６】
図２０〜図２４は本発明の半導体装置における第３の実施例で、図２０は模式平面図、図２１は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）、図２２は模式側断面図（ｑ−ｑ矢視断面図、ワード線に平行方向）、図２３は模式側断面図（ｒ−ｒ矢視断面図、ビット線に平行方向）、図２４は模式側断面図（ｓ−ｓ矢視断面図、ビット線に平行方向）を示し、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜３５は図１〜図５と同じ物を、８ｂはｎ型の縦（垂直）方向エピタキシャルＳｉ層を示している。
同図においては、情報保持用のフリップフロップが縦（バーティカル）型ＭＩＳ電界効果トランジスタにより形成され、読み出しあるいは書き込み用のワードトランジスタが横（ラテラル）型ＭＩＳ電界効果トランジスタにより形成されていること、電源線及び接地線が半導体層下の下層配線により形成されていること以外は図１〜図５とほぼ同じ構造の横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、より集積度があがる縦（バーティカル）型ＭＩＳ電界効果トランジスタを多く使用（４素子）していること、電源線及び接地線が半導体層下の下層配線により形成されているため配線の自由度が増すこと等により、さらに高集積化が可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約５５％程度に微細化が可能である。
【実施例４】
【００２７】
図２５は本発明の半導体装置における第４の実施例の模式側断面図（平面図は図２０に同じ、ｐ−ｐ矢視断面図、ワード線に平行方向）で、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜４、７、９、１２、１６〜２８、３１〜３７は図２１と同じ物を、４１、４３〜４５は図１９と同じ物を、４４ｂはｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）を示している。
同図においては、横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）５が横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４１で形成されていること、縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）（８ａ、８ｂ）が縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４３、縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）（４４ａ、４４ｂ）及び縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４５より形成されていること以外は第３の実施例の図２１とほぼ同じ構造の横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタが形成されている。（ただし横（ラテラル）型ＭＩＳ電界効果トランジスタはｎ＋型ソースドレイン領域（９、１２）のみが図示されている。）
本実施例においては、第１及び第３の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、第１の実施例に比較し、移動度を増加させることによる高速化が、縦（バーティカル）型ＭＩＳ電界効果トランジスタを多く使用することによるさらなる高集積化が可能である。
【実施例５】
【００２８】
図２６〜図２９は本発明の半導体装置における第５の実施例で、図２６は模式平面図、図２７は模式側断面図（ｐ−ｐ矢視断面図）、図２８は模式側断面図（ｑ−ｑ矢視断面図）、図２９は模式側断面図（ｒ−ｒ矢視断面図）を示し、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型のインバータを含む半導体集積回路の一部を示しており、１〜２６、３５は図１〜図５と同じ物を、８ｂは図２１と同じ物を示している。ＣＭＯＳ型のインバータの回路図は記載していないが、図３０のＣＭＯＳ型ＳＲＡＭのメモリーセル回路図のフリップフロップ部の１組のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタからなるものである。
同図においては、包囲型ゲート電極を有する縦（バーティカル）型のＰチャネルＭＩＳ電界効果トランジスタ及び包囲型ゲート電極を有する横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のインバータが形成され、包囲型ゲート電極どうし（１４、１７）は直接接続され、入力電圧（ＶＩＮ）が印加され、ｐ＋型ドレイン領域３７とｎ＋型ドレイン領域１２は下層配線（ＷＳｉ、一点鎖線で示す）により接続され、出力電圧（ＶＯＵＴ）が印加され、ｐ＋型ソース領域には電源電圧（ＶＤＤ）が印加され、ｎ＋型ソース領域には接地電圧（ＶＳＳ）が印加されている。
本実施例においては、ＳＯＩ構造のインバータが形成されているため、ソースドレイン領域の接合容量が低減（実質ゼロ）できることにより高速化が可能である。
またゲート電極を完全に包囲した縦（バーティカル）型のＰチャネルＭＩＳ電界効果トランジスタ及びゲート電極を完全に包囲した横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタからなるインバータを形成できるため、電流リークのない高性能且つ高速なインバータを得ることが可能である。
またＳＯＩ基板下に下層配線を形成できるため、Ｃｕ配線１層で形成できること及び横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタを使い分けることにより占有面積が微細で、配線の自由度を増すことができることによる高集積化が可能である。
【００２９】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例おいては、包囲型ゲート電極を有する縦（バーティカル）型のＰチャネルＭＩＳ電界効果トランジスタ及び包囲型ゲート電極を有する横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のインバータを形成しているが、包囲型ゲート電極を有する横（ラテラル）型のＰチャネルＭＩＳ電界効果トランジスタ及び包囲型ゲート電極を有する縦（バーティカル）型のＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のインバータを形成してもよい。
上記実施例においては、ＳＲＡＭ及びインバータについて説明しているが、これに限定されず、どのような半導体記憶装置でも、論理回路でも、マイクロプロセッサにも適応可能である。
【産業上の利用可能性】
【００３０】
本願発明は、特に極めて高速で、高性能、高信頼且つ高集積なＣＭＯＳ型半導体集積回路を目指したものではあるが、ＣＭＯＳに限らず、単一のＭＩＳ電界効果トランジスタからなる半導体集積回路においても、包囲型ゲート電極を有する横（ラテラル）型ＭＩＳ電界効果トランジスタと包囲型ゲート電極を有する縦（バーティカル）型ＭＩＳ電界効果トランジスタを回路構成により使い分けることは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
【符号の説明】
【００３１】
１      ｐ型のシリコン（Ｓｉ）基板
２      シリコン窒化膜（Ｓｉ３Ｎ４）
３      シリコン酸化膜（ＳｉＯ２）
４      素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５      ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）
６ａ    ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）
６ｂ    ｎ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）
７      埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
８ａ    ｐ型の縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）
８ｂ    ｎ型の縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）
９      ｎ＋型ソース領域
１０    ｎ型ソース領域
１１    ｎ型ドレイン領域
１２    ｎ＋型ドレイン領域
１３    横（ラテラル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
１４    横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
１５    サイドウォール（ＳｉＯ２）
１６    縦（バーティカル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
１７    縦（バーティカル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
１８    燐珪酸ガラス（ＰＳＧ）膜
１９    燐珪酸ガラス（ＰＳＧ）膜
２０    シリコン窒化膜（Ｓｉ３Ｎ４）
２１    バリアメタル（ＴｉＮ）
２２    導電プラグ（Ｗ）
２３    層間絶縁膜（ＳｉＯＣ）
２４    バリアメタル（ＴａＮ）
２５    １層目のＣｕ配線（Ｃｕシード層含む）
２６    バリア絶縁膜（Ｓｉ３Ｎ４）
２７    層間絶縁膜（ＳｉＯＣ）
２８    シリコン窒化膜（Ｓｉ３Ｎ４）
２９    バリアメタル（ＴｉＮ）
３０    導電プラグ（Ｗ）
３１    層間絶縁膜（ＳｉＯＣ）
３２    バリアメタル（ＴａＮ）
３３    ２層目のＣｕ配線（Ｃｕシード層含む）
３４    バリア絶縁膜（Ｓｉ３Ｎ４）
３５    下層配線（ＷＳｉ）
３６    ｐ＋型ソース領域
３７    ｐ＋型ドレイン領域
３８    ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３９    選択化学気相成長導電膜（Ｗ）
４０    シリコン酸化膜（ＳｉＯ２）
４１    ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）
４２    ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）
４３    ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）
４４ａ  ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）
４４ｂ  ｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）
４５    ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005905752.tif 000006
【図６】
0005905752.tif 000007
【図７】
0005905752.tif 000008
【図８】
0005905752.tif 000009
【図９】
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【図１０】
0005905752.tif 000011
【図１１】
0005905752.tif 000012
【図１２】
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【図１３】
0005905752.tif 000014
【図１４】
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【図１５】
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【図１６】
0005905752.tif 000017
【図１７】
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【図１８】
0005905752.tif 000019
【図１９】
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【図２０】
0005905752.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0005905752.tif 000028
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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