(57)【特許請求の範囲】
【請求項１】
信号を受信するように構成された入力ノードと、
負荷に結合されるように構成された出力ノードと、
前記入力ノードと前記出力ノードとの間に結合され、前記信号を受信し、当該信号を前記出力ノードにおいて第１電圧で駆動するように構成された第１回路と、
前記出力ノードに結合された能動デバイスと、
前記能動デバイスおよび前記入力ノードに結合され、前記信号を受信し、当該信号を第２電圧で前記能動デバイスに送るように構成された第２回路と、
前記第２回路により駆動された前記信号が前記能動デバイスに到達する前に、前記第２回路により駆動された前記信号に当該信号の修正バージョンを含むタップ信号を選択的に印加するように構成されたタップ回路と
を備えた回路。
【請求項２】
前記タップ回路は前記第２回路における前記信号の電流を低減するように構成され、前記第１回路における前記信号の電流は前記第２回路における前記信号の電流の低減に比例して低減される、請求項１に記載の回路。
【請求項３】
前記出力ノードに第２タップ信号を印加するように構成された第２タップ回路をさらに備える請求項１に記載の回路。
【請求項４】
前記第２タップ信号および前記タップ信号は略等しい、請求項３に記載の回路。
【請求項５】
前記タップ信号および前記第２タップ信号が前記第２回路により駆動された前記信号に選択的に印加されたとき、ならびに前記タップ信号および前記第２タップ信号が前記第２回路により駆動された前記信号に選択的に印加されないときに、前記第１電圧は前記第２電圧に略等しい、請求項３に記載の回路。
【請求項６】
前記信号の修正バージョンはプリカーサ信号またはポストカーサ信号である、請求項１に記載の回路。
【請求項７】
前記タップ信号が前記第２回路により駆動された信号に選択的に印加されないときに前記第１電圧は前記第２電圧に略等しく、
前記タップ信号が前記第２回路により駆動された信号に選択的に印加されたときに前記第１電圧は前記第２電圧に略等しくない、請求項１に記載の回路。
【請求項８】
前記タップ回路は前記第２回路と前記能動デバイスとの間に結合される、請求項１に記載の回路。
【請求項９】
前記第２回路は中間ノードで二次負荷に結合された二次駆動回路を含み、前記能動デバイスは前記中間ノードで前記第２回路に結合されている、請求項１に記載の回路。
【請求項１０】
前記二次駆動回路は第１トランジスタを含み、前記第１トランジスタは二次駆動回路ノードで第２トランジスタに結合されており、前記タップ回路は前記二次駆動回路ノードで前記第２回路に結合されている、請求項９に記載の回路。
【請求項１１】
前記信号の修正バージョンは前記信号の時間シフトバージョンおよび／またはスケーリングされたバージョンである、請求項１に記載の回路。
【請求項１２】
前記信号は差動信号ペアにおける第１信号である、請求項１に記載の回路。
【請求項１３】
前記第１回路によって出力される電流の略全てが前記負荷に送られる、請求項１に記載の回路。
【請求項１４】
前記二次駆動回路は第１トランジスタを含み、前記第１トランジスタは二次駆動回路ノードで第２トランジスタに結合されており、前記第１および第２トランジスタはカスコード配列で構成されている、請求項９に記載の回路。
【請求項１５】
前記タップ回路は、前記第２回路と前記能動デバイスとの間の中間ノードに結合された第１プリタップ回路または第１ポストタップ回路を含み、
請求項１に記載の回路は、前記出力ノードに結合された第２プリタップ回路または第２ポストタップ回路をさらに備える、請求項１に記載の回路。
【請求項１６】
前記能動デバイスは、ゲート、ソース、およびドレインを含むトランジスタを備え、前記ゲートは前記第２回路に結合され、前記ソースは前記出力ノードに結合され、前記ドレインは電圧供給源に結合されている、請求項１に記載の回路。
【請求項１７】
前記トランジスタは金属酸化物半導体電界効果トランジスタであり、前記トランジスタの相互コンダクタンスは前記出力ノードに対し予め定められた出力インピーダンスを生じるようにスケーリングされている、請求項１６に記載の回路。
【請求項１８】
前記入力ノードと前記第１回路との間に結合された遅延回路をさらに備え、
前記遅延回路は、前記信号が前記第２回路および前記能動デバイスを通過する第１時間が、当該信号が前記遅延回路および前記第１回路を通過する第２時間に略等しくなるように当該信号を遅延させるように構成されている、請求項１に記載の回路。
【請求項１９】
前記第２回路は第１電圧供給源に結合され、前記能動デバイスは第２電圧供給源に結合され、前記第１電圧供給源は前記第２電圧供給源よりも高い電圧を有する、請求項１に記載の回路。
【請求項２０】
信号を受信するように構成された入力ノードと、
負荷に結合されるように構成された出力ノードと、
前記入力ノードと前記出力ノードとの間に結合され、前記信号を受信し、当該信号を前記出力ノードにおいて第１電圧で駆動するように構成された第１回路と、
ソース、ドレイン、およびゲートを含み、前記ドレインが電圧供給源に結合され、前記ゲートが中間ノードに結合され、前記ソースが前記出力ノードに結合されたトランジスタと、
前記入力ノードと前記中間ノードとの間に結合され、前記信号を受信し、前記第１回路によって出力された電流の大部分が前記負荷に送られるように前記第１電圧に略等しい第２電圧で前記信号を前記トランジスタのゲートに送るように構成された駆動回路と、
前記駆動回路により駆動された前記信号が前記トランジスタのゲートに到達する前に、前記駆動回路により駆動された前記信号にタップ信号を選択的に印加するように構成されたタップ回路と
を備えるドライバ回路。
【請求項２１】
前記中間ノードと前記電圧供給源との間に結合された第２負荷をさらに備える請求項２０に記載のドライバ回路。
【請求項２２】
前記タップ信号が前記駆動回路により駆動された前記信号に選択的に印加されないときに前記第１電圧は前記第２電圧に略等しく、
前記タップ信号が前記駆動回路により駆動された前記信号に選択的に印加されたときに前記第１電圧は前記第２電圧に略等しくない、請求項２０に記載のドライバ回路。
【請求項２３】
前記駆動回路は中間ノードで二次負荷に結合された二次駆動回路を含み、前記二次駆動回路は第１トランジスタを含み、前記第１トランジスタは二次駆動回路ノードで第２トランジスタに結合されており、前記タップ回路は前記二次駆動回路ノードで前記駆動回路に結合されている、請求項２０に記載のドライバ回路。
【請求項２４】
前記タップ信号が前記駆動回路により駆動された前記信号に選択的に印加されたときに前記出力ノードにおける電流が低減される、請求項２０に記載のドライバ回路。
【請求項２５】
電気信号ドライバの電力消費を低減する方法であって、
ドライバの入力ノードで信号を受信すること、
前記ドライバの出力ノードであって負荷に結合されるように構成された前記出力ノードにおいて前記信号を第１電圧で駆動すること、
前記ドライバ内の中間ノードであってトランジスタによって前記出力ノードに結合された前記中間ノードで前記第１電圧に略等しい第２電圧を発生すること、
プリカーサ信号またはポストカーサ信号を中間ノードに導入して、前記ドライバの電力消費を低減することを備える方法。
【請求項２６】
前記ドライバの出力ノードで前記信号を駆動する前に当該信号を遅延させることをさらに備える請求項２５に記載の方法。
【請求項２７】
前記第２電圧を発生することは、二次負荷を駆動することを含む、請求項２５に記載の方法。
【請求項２８】
前記二次負荷を駆動する中間電流と前記負荷を駆動する出力電流との第１比率、および前記負荷のインピーダンスと前記二次負荷のインピーダンスとの第２比率が略等しい、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してドライバ回路に関する。
【背景技術】
【０００２】
ドライバ回路は、１つの回路によって発生した電気信号を、プリント回路基板（ＰＣＢ）配線により電気コネクタを介して、または何らかの他の種類の伝送線により、別の回路に送出するために実装される。例えば、ドライバ回路は、クロックデータリカバリ回路によって発生した電気信号をクロックド・データ処理装置に送出することができる。
【０００３】
状況によっては、ドライバ回路は、電気信号がドライバ回路で駆動される前に電気信号を増幅するプリドライバを用いて構成される。また、状況によっては、ドライバ回路は、駆動電気信号と共にプリタップおよび／またはポストタップ電気信号を出力ノードに送るために、出力ノードに追加回路構成を含む。プリタップおよび／またはポストタップ電気信号は、駆動電気信号が別の回路に送られるときに駆動電気信号の信号損失を補償する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積回路内または特定のデバイス内のドライバ回路は、集積回路または特定のデバイスのかなりの量の電力を消費する。特に、プリドライバ、および／またはプリタップおよび／またはポストタップ電気信号を送信するための追加回路構成を備えたドライバ回路は、集積回路または特定のデバイスのかなりの量の電力を消費する。
【課題を解決するための手段】
【０００５】
本発明は、いずれかの不利点を解消する実施形態ならびに上述した環境のみで動作する実施形態に限定されるものではない。上記背景技術は、本開示における幾つかの実施形態を実施することのできる１つの例示的な技術的領域を例示するために提供するものにすぎない。
【０００６】
一つの例示的実施形態は、概してドライバ回路に関する。
例示的実施形態では、回路は、信号を受信するように構成された入力ノードと、負荷に結合されるように構成された出力ノードとを含み得る。回路はまた、入力ノードと出力ノードとの間に結合された第１回路を含み得る。第１回路は、信号を受信しその信号を出力ノードにおいて第１電圧で駆動するように構成することができる。回路はまた、出力ノードに結合された能動デバイスと、能動デバイスおよび入力ノードに結合された第２回路とを含み得る。第２回路は、信号を受信しその信号を第２電圧で能動デバイスに送るように構成することができる。
【０００７】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２電圧は第１電圧に略等しい。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第１回路によって出力される電流の略全てが負荷に送られる。
【０００８】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２回路は、中間ノードで二次負荷に結合された二次駆動回路を含み、能動デバイスは中間ノードで第２回路に結合される。
【０００９】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、二次負荷はインダクタを含む。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、二次駆動回路は第１トランジスタを含み、第１トランジスタは二次駆動回路ノードで第２トランジスタに結合され、第１および第２トランジスタはカスコード配列に構成されている。
【００１０】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第１プリタップ回路または第１ポストタップ回路が二次駆動回路ノードに結合されている。
【００１１】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、回路はさらに、第２回路と能動デバイスとの間の中間ノードに結合された第１プリタップ回路または第１ポストタップ回路を含む。
【００１２】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、回路はさらに、出力ノードに結合された第２プリタップ回路または第２ポストタップ回路を含む。
【００１３】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、能動デバイスはゲート、ソース、およびドレインを有するトランジスタを含み、ゲートは第２回路に結合され、ソースは出力ノードに結合され、ドレインは電圧供給源に結合されている。
【００１４】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、トランジスタは金属酸化物半導体電界効果トランジスタであり、トランジスタの相互コンダクタンスは、出力ノードに対し予め定められた出力インピーダンスを生じるようにスケーリングされている。
【００１５】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、回路はさらに、入力ノードと第１回路との間に結合され、信号が第２回路および能動デバイスを通過するための第１時間が、当該信号が遅延回路および第１回路を通過するための第２時間と略等しくなるように、当該信号を遅延させるように構成された遅延回路を含む。
【００１６】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、遅延回路は第１回路のためのプリドライブ回路を含む。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、信号は差動信号ペアにおける第１信号である。
【００１７】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第１回路はＦＴダブラ回路を含む。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２回路は第１電圧供給源に結合され、能動デバイスは第２電圧供給源に結合され、第１電圧供給源は第２電圧供給源より高い電圧を有する。
【００１８】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、回路はさらに、第２回路によって駆動された信号が能動デバイスに到達する前に、信号の修正バージョンを含むタップ信号を第２回路によって駆動された信号に選択的に印加するように構成されたタップ回路を含む。
【００１９】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、タップ回路は、第２回路における信号の電流を低減するように構成されている。
【００２０】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第１回路における信号の電流は第２回路における信号の電流の低減に比例して低減される。
【００２１】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、回路はさらに、出力ノードに第２タップ信号を印加するように構成された第２タップ回路を含む。
【００２２】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２タップ信号およびタップ信号は略等しい。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、タップ信号および第２タップ信号が第２回路によって駆動された信号に選択的に印加されたとき、ならびにタップ信号および第２タップ信号が第２回路によって駆動された信号に選択的に印加されないときに、第１電圧は第２電圧に略等しい。
【００２３】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、信号の修正バージョンはプリカーサ信号またはポストカーサ信号である。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２回路によって駆動された信号にタップ信号が選択的に印加されないときに第１電圧は第２電圧に略等しい。
【００２４】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２回路によって駆動された信号にタップ信号が選択的に印加されたときに第１電圧は第２電圧に略等しくない。
【００２５】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、タップ回路は第２回路と能動デバイスとの間に結合される。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２回路は、中間ノードで二次負荷に結合された二次駆動回路を含み、能動デバイスは中間ノードで第２回路に結合される。
【００２６】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、二次駆動回路は第１トランジスタを含み、第１トランジスタは二次駆動回路ノードで第２トランジスタに結合されており、タップ回路は二次駆動回路ノードで第２回路に結合されている。
【００２７】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、信号の修正バージョンは信号の時間シフトバージョンおよび／またはスケーリングされたバージョンである。
【００２８】
別の例示的実施形態では、ドライバ回路は、信号を受信するように構成された入力ノードと、負荷に結合されるように構成された出力ノードとを含み得る。ドライバ回路はまた、入力ノードと出力ノードとの間に結合された第１回路を含み得る。第１回路は、信号を受信して、この信号を出力ノードにおいて第１電圧で駆動するように構成することができる。ドライバ回路はまた、ドレインが電圧供給源に結合され、ゲートが中間ノードに結合され、ソースが出力ノードに結合されたトランジスタを含み得る。ドライバ回路はまた、入力ノードおよび中間ノードに結合された駆動回路を含み得る。駆動回路は、信号を受信して、この信号を第２電圧でトランジスタのゲートに送るように構成することができる。
【００２９】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第１段によって出力される電流の大部分が負荷に送られるように、第２電圧は第１電圧と略等しくすることができる。
【００３０】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、ドライバ回路はさらに、中間ノードと電圧供給源との間に結合された第２負荷を含む。
【００３１】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、ドライバ回路はさらに、入力ノードと第１回路との間に遅延回路を含み、この遅延回路は第１回路のためのプリドライブ回路を含む。
【００３２】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、駆動回路はまた、駆動回路によって駆動された信号がトランジスタのゲートに到達する前に、駆動回路によって駆動された信号に信号の修正バージョンを印加するように構成されたタップ回路を含み得る。
【００３３】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、駆動回路によって駆動された信号にタップ信号が選択的に印加されたときに、出力ノードにおける電流は低減される。
【００３４】
さらに別の例示的実施形態では、電気信号ドライバの電力消費を低減する方法は、ドライバの入力ノードで信号を受信すること、ドライバの出力ノードで信号を第１電圧で駆動することを含み得る。出力ノードには負荷を結合することができる。方法はまた、ドライバ内の中間ノードで第１電圧に略等しい第２電圧を発生することを含み得る。中間ノードはトランジスタによって出力ノードに結合され得る。
【００３５】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、方法はさらに、ドライバの出力ノードで信号を駆動する前に当該信号を遅延させることを含む。
【００３６】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、第２電圧を発生することは、二次負荷を駆動することを含む。
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、二次負荷を駆動する中間電流と負荷を駆動させる出力電流との第１比率と、負荷のインピーダンスと二次負荷のインピーダンスとの第２比率は略等しい。
【００３７】
本開示におけるいずれか１つ以上の他の実施形態と組み合わせることのできる実施形態によれば、方法はさらに、中間ノードにプリカーサ信号またはポストカーサ信号を導入してドライバの電力消費を低減することを含む。
【００３８】
上述した概要は、以下の発明を実施するための形態でさらに詳しく説明する概念を簡潔に説明したものである。この概要は、本発明の重要な特徴または本質的な特性を特定することを意図するものではなく、また本発明の範囲を決定するために使用されることを意図するものでもない。
【００３９】
本発明のその他の特徴および利点は以下の説明で明らかにされ、あるいは本発明を実施することによって認識することができる。本発明の特徴および利点は、特許請求の範囲に記載される手段および組合せによって実現しかつ認識することができる。本発明の特徴および他の特徴は、以下の説明および特許請求の範囲によって一層明らかとなり、あるいは本明細書で後述するように本発明を実施することによって認識することができる。
【図面の簡単な説明】
【００４０】
【図１】ドライバ回路を含む例示的回路を示す図。
【図２】ドライバ回路を含む別の例示的回路を示す図。
【図３】例示的ドライバ回路を示す図。
【図４】別の例示的ドライバ回路を示す図。
【図５】電気信号ドライバの電力消費を低減する例示的方法のフローチャート。
【図６】別の例示的ドライバ回路を示す図。
【図７】別の例示的ドライバ回路を示す図。
【図８】ドライバ回路を含むことのできる例示的光電子モジュールの斜視図。
【発明を実施するための形態】
【００４１】
以下、添付の図面に示される本発明の実施形態を参照することによって、本発明をさらに詳しく説明する。これらの図面は本発明の一部の実施形態を示すものに過ぎず、本発明を限定するものとみなされるものではない。
【００４２】
本開示における一実施形態はドライバ回路を含む。ドライバ回路は、信号を受信するように構成された入力ノードと、負荷に結合されるように構成された出力ノードとを含むことができる。例えばドライバ回路の入力ノードは、光トランシーバまたは他の光電子モジュール内のトランスインピーダンス増幅器に結合することができる。ドライバ回路は、トランスインピーダンス増幅器から光トランシーバに結合されたホスト装置に信号を送ることができる。負荷は、光トランシーバから信号を受信するためのホスト側の電流モードロジックのような、ホスト装置の負荷とすることができる。
【００４３】
ドライバ回路は、入力ノードと出力ノードとの間に結合され、出力ノードにおいて信号を第１電圧で駆動するように構成された第１回路を含み得る。ドライバ回路はまた、出力ノードに結合された能動デバイスと、能動デバイスおよび入力ノードに結合された第２回路とを含み得る。第２回路は、第１電圧に略等しい第２電圧で能動デバイスを駆動するように構成することができる。出力ノードの第１電圧に略等しい第２電圧で能動デバイスを駆動することによって、第１回路によって出力ノードに出力される電流の略全部が、ドライバで失われる電流の一部分の代わりに、負荷に送られる。電流の略全部が負荷に送られることによって、ドライバの電力消費を低減することができる。
【００４４】
一部の実施形態では、第１回路によって出力される電流の略全部は、負荷に送られる電流の９０％以上に等しい。一部の実施形態では、第１回路によって出力される電流の略全部は、第１回路によって出力される電流の全部から発生し得る漏れ電流および／または他の寄生電流損失を差し引いた電流に等しい。
【００４５】
一部の実施形態では、ドライバ回路は、ポストカーサ信号を発生するように構成されたポストタップ回路、および／またはプリカーサ信号を発生するように構成されたプリタップ回路を含み得る。ポストカーサ信号およびプリカーサ信号は、出力ノードで駆動される信号の修正バージョンとすることができる。ポストタップ回路および／またはプリタップ回路によってそれぞれ発生するポストカーサ信号および／またはプリカーサ信号が能動デバイスによって出力に送られるように、ポストタップ回路および／またはプリタップ回路をドライバ回路に結合することができる。能動デバイスを介してポストカーサ信号および／またはプリカーサ信号を送信することによって、ポストカーサ信号および／またはプリカーサ信号を出力で駆動するときに使用される電流を低減することができる。
【００４６】
図１は、本開示による少なくとも一部の実施形態に従って配置されたドライバ回路１０１を含む例示的回路１００を示す。ドライバ回路１０１は、第１回路１２０、第２回路１１０、能動デバイス１３０、入力ノード１０２、出力ノード１０４、および中間ノード１１６を含むが、それらに限定されない。図１に示す通り、出力ノード１０４は、電気導線１０６によって負荷１６０に結合されるように構成することができる。導線１０６は、出力ノード１０４および負荷１６０を接続するためのＰＣＢ配線または何らかの他の種類の電気導線および／または電気コネクタおよび／またはそれらの何らかの組合せとすることができる。代替的にまたは追加的に、導線１０６は出力ノード１０４を負荷１６０に結合する伝送線とすることができる。
【００４７】
入力ノード１０２は第２回路１１０および第１回路１２０に結合することができる。第１回路１２０および能動デバイス１３０はともに出力ノード１０４に結合することができる。第２回路１１０および能動デバイス１３０は中間ノード１１６を介して結合することができる。能動デバイス１３０は、トランジスタまたは他の回路素子のような能動回路素子とすることができる。
【００４８】
ドライバ回路１０１の入力ノード１０２は、信号を受信するように構成することができる。信号は高速または低速信号とすることができる。例えば一部の実施形態では、信号は特に２００メガビット／秒信号、５００メガビット／秒信号、１ギガビット／秒信号（Ｇｂ／ｓ）、１０Ｇｂ／ｓ信号、２０Ｇｂ／ｓ信号、４０Ｇｂ／ｓ信号とすることができる。一部の実施形態では、入力ノード１０２は差動信号ペアを受信するように構成することができる。
【００４９】
出力ノード１０４は、第１回路１２０から信号を受け取り、その信号を負荷１６０に伝送するように構成することができる。負荷１６０は任意の種類の負荷とすることができ、任意のインピーダンスを有することができる。例えば一部の実施形態では、負荷１６０は、５０オームの抵抗器により実現される電流モードロジック終端とすることができる。
【００５０】
第１回路１２０は入力ノード１０２から信号を受け取ることができ、この信号を出力ノード１０４によって負荷１６０に送るように構成することができる。第１回路１２０はまた、第１回路１２０が出力ノード１０４で信号を駆動するときに、信号の電流および／または電圧を上昇させることもできる。第１回路１２０は予め定められた電圧および／または予め定められた電流で信号を駆動するように構成することができる。例えば第１回路１２０は、２０ミリアンペアの電流で１ボルトの信号を駆動するように構成することができる。
【００５１】
一部の実施形態では、第１回路１２０は、負荷１６０に基づいて予め定められた電圧および／または予め定められた電流で信号を駆動することができる。例えば負荷１６０は、誤りの無い信号の受信を可能にするために、信号が最小電圧レベルを有することを要求することがある。これらおよび他の実施形態では、第１回路１２０は、最小電圧レベル以上で信号を駆動することができる。
【００５２】
第２回路１１０は、入力ノード１０２から信号を受け取り、出力ノード１０４における信号の電圧レベルに略等しい電圧レベルの信号により中間ノード１１６で能動デバイス１３０を駆動するように構成することができる。出力ノード１０４における信号の電圧レベルに略等しい中間ノード１１６における電圧レベルを維持することによって、第１回路１２０によって出力ノード１０４にもたらされる電流の大部分または略全部が負荷１６０に送られる。第１回路１２０は、電流ソーシングまたはシンキングのいずれかによって、出力ノード１０４に電流を提供することができる。第２回路１１０は第２電源ＶＤＤに結合するように構成することができ、能動デバイス１３０は電源ＶＤＤに結合するように構成することができる。一部の実施形態では、第２ＶＤＤおよびＶＤＤは同一電圧とすることができる。一部の実施形態では、第２ＶＤＤおよびＶＤＤは異なる電圧とすることができる。特に、第２ＶＤＤはＶＤＤより高くすることができる。これらおよび他の実施形態では、ＶＤＤより高い第２ＶＤＤを有することにより、ドライバ回路１０１の電力消費を低減することができる。
【００５３】
第１回路１２０によって提供される電流の大部分または略全部を負荷１６０に提供することによって、ドライバ回路１０１の電力消費は、対応する第１回路によって提供された電流を対応する負荷およびドライバ回路内の他の回路素子の間で分割するドライバ回路と比較して、低減することができる。
【００５４】
例えば公知のドライバ回路は、ドライバ回路１０１の第２回路１１０および能動デバイス１３０に対応する回路素子を含まない。これらの公知のドライバ回路は代わりに、電圧供給源（以下ＶＤＤという）と出力ノードとの間に結合された抵抗器または他の受動回路素子、および出力ノードに結合された駆動回路を含み、出力ノードは負荷に結合される。信号を負荷に送るときに駆動回路によって提供される電流は、抵抗器および／または他の受動回路素子と負荷との間で分割される。その結果、駆動回路は、負荷がその所要電流を受け取るために、負荷によって要求される電流を２回提供しなければならない。ドライバ回路に電流を２回提供することは、これらのドライバ回路の電力消費を増大させる。対照的に、ドライバ回路１０１は、第１回路１２０によって提供された電流の大部分または略全部が負荷１６０に提供されるように構成され、上述した公知のドライバ回路と比較して、ドライバ回路１０１の電力消費を低減させる。一部の実施形態では、ドライバ回路１０１の電力消費は、上述した公知のドライバ回路と比較して、２分の１に低減することができる。
【００５５】
第１回路１２０および第２回路１１０は様々な回路素子を含むことができる。例えば第１回路１２０は、出力ノード１０４で信号を駆動するために増幅器を含むことができる。代替的にまたは追加的に、第２回路１１０は中間ノード１１６で信号を駆動するために増幅器を含むことができる。
【００５６】
一部の実施形態では、ドライバ回路１０１は信号の差動ペアを駆動するように構成することができる。これらおよび他の実施形態では、上述した信号は差動ペアの信号の１つとすることができる。これらおよび他の実施形態では、第１回路１２０はＦＴダブラ回路を含むことができる。ＦＴダブラ回路は、その入力キャパシタンスを所与の周波数でおおよそ半分に低減させる回路とすることができる。代替的にまたは追加的に、ドライバ回路１０１は様々な他の受動または能動回路素子を含むことができる。例えば、ドライバ回路１０１は追加のコンデンサ、抵抗器、トランジスタ、インダクタ、または他の回路素子を含むことができる。代替的にまたは追加的に、追加回路はドライバ回路１０１に結合することができる。
【００５７】
図２は、本開示による少なくとも一部の実施形態に従って配置されたドライバ回路２０１を含む別の例示的回路２００を示す。ドライバ回路２０１は、第１回路２２０、二次負荷２１２と二次駆動回路２１４とを含む第２回路２１０、能動デバイス２３０、遅延回路２４０、第１プリ／ポストタップ回路２５０、第２プリ／ポストタップ回路２５２、入力ノード２０２、出力ノード２０４、および中間ノード２１６を含むが、それらに限定されない。図２に示す通り、出力ノード２０４は、電気導線２０６によって負荷２６０に結合されるように構成することができる。この導線２０６は、出力ノード２０４および負荷２６０を接続するためのＰＣＢ配線または何らかの他の種類の電気導線および／または電気コネクタおよび／またはそれらの何らかの組合せとすることができる。
【００５８】
入力ノード２０２は、二次駆動回路２１４および遅延回路２４０に結合することができる。遅延回路２４０は第１回路２２０に結合することができる。第１回路２２０および能動デバイス２３０は両方とも出力ノード２０４に結合することができる。二次駆動回路２１４、二次負荷２１２、および能動デバイス２３０は中間ノード２１６によって結合することができる。二次負荷２１２および能動デバイス２３０はＶＤＤに結合することができる。第１プリ／ポストタップ回路２５０は中間ノード２１６に結合することができ、第２プリ／ポストタップ回路２５２は出力ノード２０４に結合することができる。一部の実施形態では、回路２００は第２プリ／ポストタップ回路２５２を含まなくてもよい。これらおよび他の実施形態では、第１プリ／ポストタップ回路２５０は中間ノード２１６および出力ノード２０４の両方に結合することができる。代替的にまたは追加的に、回路２００は、中間ノード２１６および／または出力ノード２０４に結合された複数のプリ／ポストタップ回路を含むことができる。
【００５９】
入力ノード２０２、出力ノード２０４、第１回路２２０、および負荷２６０は、図１の入力ノード１０２、出力ノード１０４、第１回路１１０、および負荷１６０とそれぞれ同様にまたはそれらに対応することができる。
【００６０】
入力ノード２０２は、高速／低速信号または差動信号ペアのような信号を受信し、この信号を遅延回路２４０および二次駆動回路２１４に渡すように構成することができる。出力ノード２０４は、第１回路２２０から信号を受け取り、この信号を負荷２６０に伝送するように構成することができる。
【００６１】
第１回路２２０は遅延回路２４０から信号を受け取ることができ、この信号を出力ノード２０４によって負荷２６０に送るように構成することができる。第１回路２２０はまた、信号が出力ノード２０４で駆動されるときに、信号の電流および／または電圧を上昇させることもできる。
【００６２】
第２回路２１０は、入力ノード２０２から信号を受け取り、出力ノード２０４における信号の電圧レベルに略等しい電圧レベルの信号により中間ノード２１６で能動デバイス２３０を駆動するように構成することができる。特に、二次駆動回路２１４は入力ノード２０２から信号を受け取ることができ、能動デバイス２３０および二次負荷２１２を駆動することができる。二次負荷２１２は、負荷２６０のインピーダンスに対応するインピーダンスを有することができる。その結果、二次負荷２１２を駆動する二次駆動回路２１４によって発生する信号の電圧は、負荷２６０を駆動する第１回路２２０から結果的に発する出力ノード２０４における信号の電圧に略等しくすることができる。
【００６３】
二次負荷２１２のインピーダンスは、二次駆動回路２１４の駆動電流と第１回路２２０の駆動電流との間の相関関係に基づいて、負荷２６０のインピーダンスに対応することができる。二次駆動回路２１４の駆動電流は、第１回路２２０の駆動電流の数分の１とすることができる。例えば、二次駆動回路２１４の駆動電流は、第１駆動回路２２０の駆動電流の１／２、１／３、１／４、１／５、１／６、またはそれ以下とすることができる。二次駆動回路２１４の駆動電流が第１回路２２０の駆動電流より低い状態で、出力ノード２０６における信号電圧に近似する信号電圧を中間ノード２１６に発生させるために、二次負荷２１２のインピーダンスは負荷２６０より大きくすることができる。特に、二次負荷２１２のインピーダンスは、二次駆動回路２１４の駆動電流と第１回路２２０の駆動電流との間の比率の逆数に基づいて、負荷２６０のインピーダンスに関連付けることができる。例えば、二次駆動回路２１４の駆動電流が１ミリアンペアであり、第１回路２２０の駆動電流が５ミリアンペアであって１／５の比率になり、負荷２６０のインピーダンスが５０オームである場合、二次負荷２１２のインピーダンスは１／５の逆数、つまり負荷２６０のインピーダンスの５倍、すなわち２５０オームとすることができる。
【００６４】
図１に関連して上述した通り、公知のドライバ回路は、負荷がその所要電流を受け取るように、負荷によって要求される電流を２回提供する。例えば１０ミリアンペアの電流で１ボルトの電圧の信号を負荷に提供するために、公知のドライバ回路は２０ミリアンペアの電流を２回提供する必要がある。その結果、公知のドライバ回路は２０ミリワットの電力を消費する。対照的に、一部の実施形態では、二次駆動回路２１４が第１回路２２０の駆動電流の１／５の駆動電流を有すると仮定して、中間ノード２１６および出力ノード２０４における１ボルトの信号電圧、および第１回路２２０が１０ミリアンペアの電流を提供し、二次駆動回路２１４が２ミリアンペアの電流を提供することに基づいて、ドライバ回路２０１は１２ミリワットの電力を使用する。その結果、これらおよび他の実施形態では、公知のドライバ回路はドライバ回路２０１より６６％多くの電力を使用する。
【００６５】
ドライバ回路２０１の他のノードと比較して、二次負荷２１２のインピーダンスは比較的高いので、第２回路２１０の帯域幅はドライバ回路２０１の他の部分より遅くなることがあり、ドライバ回路２０１の帯域幅が制限されることがある。帯域幅の低減を補償するために、二次負荷２１２は、二次負荷２１２ひいてはドライバ回路２０１の帯域幅を増大するべく、所望の周波数でインダクティブピーキング（inductive peaking）をもたらすように適切にサイズ調整された、１つ以上のインダクタを含むことができる。
【００６６】
入力ノード２０２で受信された信号が二次駆動回路２１４、二次負荷２１２、および能動デバイス２３０を通過するには、信号が第１回路２２０だけを通過するより多くの時間がかかる。要するに、第２回路２１０を通過する信号経路は、第１回路２２０を通過する信号経路より長くなる。その結果、信号が低レベルと高レベルの間で遷移するときに、中間ノード２１６および出力ノード２０４における電圧が一時期不等になることがあり、その結果、負荷２６０における信号の振幅および／または強度が低減し、および／または信号のスキューが発生し、それは負荷２６０における信号受信誤りを導く。第２回路２１０および第１回路２２０における信号経路長の差異を補償するために、遅延回路２４０を使用することができる。
【００６７】
遅延回路２４０は、入力ノード２０２から信号を受け取り、信号を第１回路２２０に送る前に信号を遅延させるように構成することができる。第１回路２２０および第２回路２１０を介する入力ノード２０２と出力ノード２０４との間の信号経路が略同一となるように、および／または２つの経路間に経路遅延の差異が低減または最小化されるように、遅延回路２４０は信号を遅延させることができる。一部の実施形態では、遅延回路２４０は信号を増幅するように構成することができる。例えば、遅延回路２４０は、信号を第１回路２２０に送る前に信号を増幅するために使用されるプリ駆動回路として構成することができる。一部の実施形態では、第１回路２２０によって出力ノード２０４に提供される電流を低減することによって、プリドライブ回路によって第１回路２２０に提供される電流も低減することができ、その結果、ドライバ回路２０１の電力消費はさらに低減される。
【００６８】
第１プリ／ポストタップ回路２５０は、プリカーサ信号および／またはポストカーサ信号を中間ノード２１６に送るように構成することができる。プリカーサ信号およびポストカーサ信号は、出力ノード２０４で駆動される信号の修正バージョンとすることができる。特に、プリカーサ信号は、第２および第１回路２１０、２２０によってまだ駆動されていない信号に相応する信号とすることができる。ポストカーサ信号は、第１および第２回路２２０、２１０によって駆動されたかあるいは現在駆動されている信号に相応する信号とすることができる。一部の実施形態では、プリおよび／またはポストカーサ信号は、第１および第２回路２２０、２１０によって駆動される信号の時間シフトバージョンとすることができる。これらおよび他の実施形態では、プリおよび／またはポストカーサ信号は、出力ノード２０４から負荷２６０に伝送される信号を整形する、信号のスケーリングされたバージョンである波形整形信号として使用することができる。プリおよびポストカーサ信号は、信号が出力ノード２０４から負荷２６０に伝送されるときの信号損失を補償するのを助けることができる。
【００６９】
第２プリ／ポストタップ回路２５２は、プリカーサ信号および／またはポストカーサ信号を出力ノード２０４に送るように構成することができる。図示した実施形態では、ドライバ回路２０１は第１および第２プリ／ポストタップ回路２５０、２５２を両方とも含む。これらおよび他の実施形態では、中間ノード２１６における電圧レベルが出力ノード２０４における電圧レベルに近似するように、第１および第２プリ／ポストタップ回路２５０、２５２は、同様のプリおよびポストカーサ信号を同時に伝送することができる。代替的にまたは追加的に、ドライバ回路２０１は第１または第２プリ／ポストタップ回路２５０、２５２の一方だけを含むことができ、あるいはまたは第１および第２プリ／ポストタップ回路２５０、２５２の両方をドライバ回路２０１から完全に排除することができる。
【００７０】
一部の実施形態では、中間ノード２１６に第１プリ／ポストタップ回路２５０を含めることにより結果的に、ドライバ回路２０１による電力消費を低減することができる。電力消費の低減は、第１プリ／ポストタップ回路２５０からの信号が、出力ノード２０６に達する前に、二次負荷２１２によって増幅されるためである。第１プリ／ポストタップ回路２５０からの信号が増幅されるので、第１プリ／ポストタップ回路２５０によって生成される信号は、信号が出力ノード２０６に出力された場合より小さくすることができる。より小さい信号を生成することにより、消費電力を低下することができ、その結果、ドライバ回路２０１の電力消費が低減される。
【００７１】
第１回路２２０および第２回路２１０は様々な回路素子を含むことができる。例えば第１回路２２０は、出力ノード２０４で信号を駆動するために、様々な種類のうちのいずれかの１つ以上のトランジスタを含むことができる。代替的にまたは追加的に、第２回路２１０は、中間ノード２１６で信号を駆動するために、様々な種類のうちのいずれかの１つ以上のトランジスタを含むことができる。
【００７２】
一部の実施形態では、ドライバ回路２０１は信号の差動ペアを駆動するように構成することができる。これらおよび他の実施形態では、上述した信号は差動ペアの信号の１つとすることができる。これらおよび他の実施形態では、第１回路２２０はＦＴダブラ回路を含むことができる。代替的にまたは追加的に、ドライバ回路２０１は図示する通り、様々な他の受動または能動回路素子を含むことができる。例えばドライバ回路２０１は様々な追加のコンデンサ、トランジスタ、インダクタ、または他の回路素子を含むことができる。代替的にまたは追加的に、入力ノード２０２で受信した信号を調整するように構成された追加の回路をドライバ回路２０１に結合することができる。
【００７３】
図３は、本開示による少なくとも一部の実施形態に従って配置された例示的ドライバ回路３００を示す。ドライバ回路３００は、第１回路３２０、第２回路３１０、能動デバイス３３０、遅延回路３４０、入力ノード３０２、出力ノード３０４、および中間ノード３１６を含むことができるが、それらに限定されない。
【００７４】
第２回路３１０はトランジスタ３１２、３１９を含むことができる。トランジスタ３１２のゲートは入力ノード３０２に結合することができ、トランジスタ３１２のソースは電流源３１４に結合することができ、トランジスタ３１２のドレインはトランジスタ３１９のソースに結合することができる。トランジスタ３１９のゲートはバイアス電圧（ＶＢ）に結合することができ、それは一部の実施形態では接地することができる。トランジスタ３１９のドレインは中間ノード３１６に結合することができる。トランジスタ３１２、３１９はカスコード型増幅器配列状に構成することができる。例えばトランジスタ３１２、３１９はレギュレーテッドカスコード（regulated cascode）または何らかの他の種類のカスコード型増幅器配列状に構成することができる。
【００７５】
一部の実施形態では、入力３０２で受信した信号の波形を整形するために成形信号を生成する波形整形回路は、トランジスタ３１９のソースおよびトランジスタ３１２のドレインに結合することができる。トランジスタ３１９のソースおよびトランジスタ３１２のドレインに波形整形回路を設けることによって、整形信号および入力３０２で受信した信号の足し合わせは、トランジスタ３１９のソースおよびトランジスタ３１２のドレインで実行することができる。トランジスタ３１９のソースおよびトランジスタ３１２のドレインにおけるインピーダンスは、ドライバ回路３００の他のペアより低くなる。その結果、整形信号および入力３０２で受信された信号をトランジスタ３１９のソースおよびトランジスタ３１２のドレインで足し合わせることにより、ドライバ回路３００の帯域幅を改善することができる。代替的にまたは追加的に、整形信号および入力３０２で受信された信号をトランジスタ３１９のソースおよびトランジスタ３１２のドレインで足し合わせることにより、ドライバ回路３００の電力消費を低減することができる。一部の実施形態では、波形整形回路は、図２のプリタップおよび／またはポストタップ回路２５０、２５２のようなプリタップおよび／またはポストタップ回路とすることができる。
【００７６】
第２回路３１０はまた、中間ノード３１６に結合された抵抗器３１７、およびＶＤＤと抵抗器３１７との間に結合されたインダクタ３１８を含み得る。
第１回路３２０はトランジスタ３２２を含むことができ、トランジスタのゲートは遅延回路３４０に結合され、トランジスタ３２２のソースは電流源３２４に結合され、トランジスタ３２２のドレインは出力ノード３０４に結合される。能動デバイス３３０はトランジスタ３３２を含むことができ、トランジスタ３３２のゲートは中間ノード３１６に結合され、トランジスタ３３２のソースは出力ノード３０４に結合され、トランジスタ３３２のドレインはＶＤＤに結合される。一部の実施形態では、トランジスタ３３２のソースと出力ノード３０４との間に抵抗器および／またはインダクタを配置することができる。抵抗器および／またはインダクタの値は、出力インピーダンスが伝送線または出力ノード３０４に結合された他の回路の入力インピーダンスに近似するように、出力ノード３０４の出力インピーダンスを調整するために使用することができる。
【００７７】
遅延回路３４０は入力ノード３０２に結合することができ、トランジスタ、電流源、増幅器、コンデンサ、抵抗器、および／またはインダクタのような、しかしそれらに限らず様々な能動および受動回路素子を含むことができる。
【００７８】
入力ノード３０２、出力ノード３０４、第１回路３２０、第２回路３１０、および遅延回路３４０は、図２の入力ノード２０２、出力ノード２０４、第１回路２２０、第２回路２１０、および遅延回路２４０とそれぞれ同様にまたはそれらに対応することができる。
【００７９】
入力ノード３０２で受信された信号は遅延回路３４０に通され、第１回路３２０のトランジスタ３２２によって増幅され、トランジスタ３２２によって第１電圧で出力ノード３０４に送られる。入力ノード３０２で受信された信号はまた、第２回路３１０のトランジスタ３１２、３１９によって増幅され、トランジスタ３１２、３１９によって中間ノード３１６に送られる。信号はまた、抵抗器３１７を通過して、出力ノード３０４の第１電圧に近似する第２電圧を中間ノード３１６に発生させることもできる。第２電圧は第１電圧に近似するので、第１回路３２０によってソーシングおよび／またはシンキングされる電流Ｉａの大部分および／または略全部は、出力ノード３０４に結合することのできる負荷（図示せず）に送られる。第２回路３１０によってソーシングおよび／またはシンキングされる電流Ｉｂは、Ｉａの数分の１とすることができる。その結果、ドライバ回路３００は、図１および図２に関連して述べた通り負荷に対して出力ノードの電流の約半分しか駆動しない公知のドライバと比較して、低減された電力消費を有することができる。
【００８０】
インダクタ３１８は、ドライバ回路３００の帯域幅を拡張するために、所望の周波数でインダクティブピーキングを生じるように選択することができる。一部の実施形態では、インダクタ３１８はドライバ回路３００から排除することができる。一部の実施形態では、第２デバイス３１０はトランジスタ３１９を含まなくてもよい。
【００８１】
図４は、本開示による少なくとも一部の実施形態に従って配置された別の例示的ドライバ回路４００を示す。ドライバ回路４００は、第１回路４２０、第２回路４１０、能動デバイス４３０、遅延回路４４０、入力ノード４０２、出力ノード４０４、および中間ノード４１６を含むことができるが、それらに限定されない。
【００８２】
ドライバ回路４００はドライバ回路３００と同様とすることができるが、差動信号を駆動するように構成することができる。さらに詳しくは、入力ノード４０２は入力ノードＡおよび入力ノードＢを含むことができる。出力ノード４０４は出力ノードＡおよび出力ノードＢを含むことができる。中間ノード４１６は中間ノードＡおよび中間ノードＢを含むことができる。ドライバ回路４００は、差動信号ペアの第１信号を入力ノードＡで受信し、第１信号を中間ノードＡに通過させ、第１信号を出力ノードＡに出力するように構成することができる。ドライバ回路４００はまた、差動信号ペアの第２信号を入力ノードＢで受信し、第２信号を中間ノードＢに通過させ、第２信号を出力ノードＢに出力するように構成することもできる。
【００８３】
入力ノード４０２、出力ノード４０４、第１回路４２０、第２回路４１０、および遅延回路４４０は、図２の入力ノード２０２、出力ノード２０４、第１回路２１０、第２回路２２０、および遅延回路２４０とそれぞれ同様にまたはそれらに対応することができる。
【００８４】
第２回路４１０は、ドライバ回路４００の入力Ａと中間ノードＡとの間の第１部分を含むことができる。第１部分はトランジスタ４１９を含むことができ、トランジスタ４１９のゲートは入力ノードＡに結合され、トランジスタ４１９のソースは電流源４１５に結合され、トランジスタ４１９のドレインは中間ノードＡに結合される。第２回路４１０の第１部分はまた、中間ノードＡに結合された抵抗器４１７、およびＶＤＤと抵抗器４１７との間に結合されたインダクタ４１８を含み得る。
【００８５】
第２回路４１０はまた、ドライバ回路４００の入力Ｂと中間ノードＢとの間に結合された第２部分を含み得る。第２部分はトランジスタ４１１を含むことができ、トランジスタ４１１のゲートは入力ノードＢに結合され、トランジスタ４１１のソースは電流源４１４に結合され、トランジスタ４１１のドレインは中間ノードＢに結合される。トランジスタ４１１のソースはまた、トランジスタ４１９のソースにも結合することができる。第２回路４１０の第２部分はまた、中間ノードＢに結合された抵抗器４１２、およびＶＤＤと抵抗器４１２との間に結合されたインダクタ４１３を含み得る。
【００８６】
第１回路４２０はＦＴダブラ回路を含むことができ、遅延回路４３０から差動信号ペアを受け取ることができる。第１回路４２０はトランジスタ４２４、４２３、４２２、４２１、電流源４２５、４２６、および抵抗器４２７、４２８を含むことができる。トランジスタ４２４のゲートは、入力ノードＡで受信した差動信号ペアの第１信号を受け取るように、遅延回路４４０のノードに結合することができる。トランジスタ４２４のソースはトランジスタ４２３のソースおよび電流源４２６に結合することができる。トランジスタ４２４のドレインは出力Ａおよびトランジスタ４２２のドレインに結合することができる。
【００８７】
トランジスタ４２１のゲートは、入力ノードＢで受信した差動信号ペアの第２信号を受け取るように、遅延回路４４０のノードに結合することができる。トランジスタ４２１のソースはトランジスタ４２２のソースおよび電流源４２５に結合することができる。トランジスタ４２１のドレインは、出力ノードＢおよびトランジスタ４２３のドレインに結合することができる。トランジスタ４２２、４２３のゲートは結合され、抵抗器４２８および４２７を結合するノードに結合される。トランジスタ４２２、４２３のゲートに結合されない抵抗器４２８のノードは、トランジスタ４２１のゲートに結合することができる。トランジスタ４２２、４２３のゲートに結合されない抵抗器４２７のノードは、トランジスタ４２４のゲートに結合することができる。
【００８８】
能動デバイス４３０は、中間ノードＡと出力ノードＡとの間に結合されたトランジスタ４３４を含むことができる。トランジスタ４３４のゲートは中間ノードＡに結合することができ、トランジスタ４３４のソースは出力ノードＡに結合することができ、トランジスタ４３４のドレインはＶＤＤに結合することができる。一部の実施形態では、抵抗器および／またはインダクタはトランジスタ４３４のソースと出力ノードＡとの間に配置することができる。抵抗器および／またはインダクタの値は、出力ノードＡにおける出力インピーダンスが、出力ノードＡに結合された伝送線または他の回路の入力インピーダンスに近似するように、出力インピーダンスを調整するために使用することができる。
【００８９】
能動デバイス４３０はまた、中間ノードＢと出力ノードＢとの間に結合されたトランジスタ４３２を含み得る。トランジスタ４３２のゲートは中間ノードＢに結合することができ、トランジスタ４３２のソースは出力ノードＢに結合することができ、トランジスタ４３２のドレインはＶＤＤに結合することができる。一部の実施形態では、抵抗器および／またはインダクタは、トランジスタ４３２のソースと出力ノードＢとの間に配置することができる。抵抗器および／またはインダクタの値は、出力ノードＢにおける出力インピーダンスが、出力ノードＢに結合された伝送線または他の回路の入力インピーダンスに近似するように、出力インピーダンスを調整するために使用することができる。
【００９０】
遅延回路４４０は入力ノード４０２および第１回路４２０に結合することができる。遅延回路４４０は、とりわけ第１および第２信号を遅延させるように構成されたトランジスタ、電流源、増幅器、コンデンサ、抵抗器、インダクタのような、様々な能動および受動回路素子を含むことができる。遅延回路４４０はまた、第１回路４２０のためのプリドライバとして働くように構成することもでき、第１および第２信号を増幅することができる。
【００９１】
差動信号ペアの第１信号は入力ノードＡで受信され、遅延回路４４０を通過し、トランジスタ４２４によって増幅され、このトランジスタ４２４によって第１電圧で出力ノードＡに送られる。入力ノードＡで受信された第１信号はまた、トランジスタ４１９によっても増幅され、このトランジスタ４１９によって中間ノードＡに送られる。また、第１信号は抵抗器４１７を通過し、出力ノードＡの第１電圧に近似する第２電圧で中間ノードＡに生成される。第２電圧は第１電圧に近似するので、第１回路４２０の一部分によってソーシングおよび／またはシンキングされる電流Ｉｃの大部分または略全部は、出力ノードＡに結合される負荷（図示せず）に送られる。第２回路４１０の第１部分によってソーシングおよび／またはシンキングされた電流ＩｄはＩｃの数分の１とすることができる。
【００９２】
差動信号ペアの第２信号は入力ノードＢで受信され、遅延回路４４０を通過し、トランジスタ４２１によって増幅され、このトランジスタ４２１によって第３電圧で出力ノードＢに送られる。入力ノードＢで受信された第２信号はまた、トランジスタ４１１によって増幅され、このトランジスタ４１１によって中間ノードＢに送られる。また、第２信号は抵抗器４１２を通過し、出力ノードＢの第３電圧に近似する第４電圧を中間ノードＢで発生させることができる。第４電圧は第３電圧に近似するので、第１回路４２０の一部分によってソーシングおよび／またはシンキングされた電流Ｉａの大部分または略全部は、出力ノードＢに結合される負荷（図示せず）に送られる。第２回路４１０の第１部分によってソーシングおよび／またはシンキングされた電流ＩｂはＩａの数分の１とすることができる。
【００９３】
電流ＩａおよびＩｃの大部分または略全部は負荷に送られ、電流ｌｂおよびＩｄはそれぞれＩａおよびＩｃの数分の１であるので、ドライバ回路４００は、図１および図２に関連して述べた通り、出力ノードにおける電流の約半分しか負荷に送らない公知のドライバと比較して、電力消費を低減することができる。
【００９４】
インダクタ４１３、４１８は、ドライバ回路４００の帯域幅を拡張するために、所望の周波数でインダクティブピーキングを生じるように選択することができる。任意選択的に、ドライバ回路４００はインダクタ４１３、４１８が無くてもよい。一部の実施形態では、第２デバイス４１０はトランジスタ４１１と中間ノードＢとの間にトランジスタを含み、カスコード型増幅器を形成することができる。デバイス４１０はまた、トランジスタ４１９と中間ノードＡとの間にも、カスコード型増幅器を形成するトランジスタを含むことができる。追加のトランジスタは図３のトランジスタ３１９と同様とすることができる。図５は、本開示による少なくとも一部の実施形態に従って配置された電気信号ドライバの電力消費を低減する例示的方法のフローチャートである。方法５００は、一部の実施形態では、図３のドライバ回路３００のようなドライバ回路によって実現することができる。離散ブロックとして図示されているが、所望の実現に応じて、様々なブロックを追加ブロックに分割し、組み合わせてより少数のブロックにし、あるいは除去することができる。
【００９５】
方法５００は、ドライバの入力ノードで信号を受信するブロック５０２で開始される。
ブロック５０４では、ドライバの出力ノードの信号が第１電圧で駆動される。出力ノードは負荷に結合される。
【００９６】
ブロック５０６で、ドライバ内の中間ノードにおける第１電圧と略等しい第２電圧が生成される。中間ノードはトランジスタによって出力ノードに結合される。一部の実施形態では、第２電圧は二次負荷を駆動することによって生成される。
【００９７】
一部の実施形態では、二次負荷を駆動する中間電流と負荷を駆動する出力電流との間の第１比率、および負荷のインピーダンスと二次負荷のインピーダンスとの間の第２比率は略等しい。
【００９８】
本開示によるこのようなおよびその他のプロセスおよび方法に関して、それらプロセスおよび方法で実行される機能を異なる順序で実現することができることを当業者は理解し得る。また、概略的に述べたステップおよび処理は実施例として提示したに過ぎず、開示した実施形態の本質を損なうことなく、ステップおよび処理の一部を任意とすることができ、またはそれらを組み合わせてより少数のステップおよび処理にすることができ、あるいは拡張してステップおよび処理を追加することもできる。
【００９９】
例えば、方法５００はさらに、プリカーサ信号またはポストカーサ信号を中間ノードに導入することを含むことができる。方法５００はさらに、ドライバの出力ノードで信号を駆動する前に、信号を遅延させることを含むことができる。
【０１００】
図６は、本開示による少なくとも一部の実施形態に従って配置された別の例示的ドライバ回路６００を示す。ドライバ回路６００はある意味で図４のドライバ回路４００と同様であり、追加的にプリタップ回路６８０および第２プリタップ回路６９０を含む。
【０１０１】
プリタップ回路６８０は中間ノード４１６に結合することができ、プリタップ回路６８０に印加されるプリカーサ信号に基づいて、中間ノード４１６で電流を足し合わせるように構成することができる。プリカーサ信号は、第１および第２回路４２０、４１０によって駆動される信号の時間シフトバージョンとすることができる。特に、プリカーサ信号は、第１および第２回路４２０、４１０によって駆動される信号の早期バージョンとすることができる。これらおよび他の実施形態では、プリカーサ信号は差動信号ペアとすることができる。入力Ａの信号に対応する差動信号ペアの第１信号は、プリタップ回路６８０のプリタップノードＡに入力される。入力Ｂの信号に対応する差動信号ペアの第２信号は、プリタップ回路６８０のプリタップノードＢに入力される。
【０１０２】
プリカーサ信号は、出力ノード４０４から負荷に伝送される信号を整形するために波形整形信号として使用される。プリカーサ信号は、信号が出力ノード４０４から負荷に伝送されるときの信号損失または他の損失を補償するのを助けることができる。プリカーサ信号がプリタップ回路６８０に印加される場合、中間ノード４１６で足し合わされる電流は、中間ノード４１６における総電流を低減させるか、あるいは中間ノード４１６における総電流を増大させる。代替的にまたは追加的に、プリカーサ信号をプリタップ回路６８０に印加すると、中間ノード４１６における電圧は増大する。
【０１０３】
出力ノード４０４に出力される信号の変化、例えば信号の利得の変化を達成するために、中間ノード４１６にプリカーサ信号を印加することによって、プリカーサ信号は、プリカーサ信号が出力ノード４０４にだけ印加された場合より少ない電力を使用する。中間ノード４１６に印加されるプリカーサ信号の電力の低減は、第１回路４２０の駆動電流と比較した第２回路４１０の駆動電流の比率に相応する。例えば、出力ノード４０４で１ボルトの信号レベルで２０ミリアンペアの駆動電流を得るように、第２回路４１０の駆動電流が第１回路４２０の駆動電流の１／４であると仮定すると、第２回路４１０は５ミリアンペアの駆動電流を有し、結果的にドライバ回路６００は２５ミリワットを消費する。
【０１０４】
出力ノード４０４の電圧のピークピークレベルが変化せず、利得ブーストが無い場合の電圧のピークピークレベルに等しい状態を維持しながら、出力ノード４０４の信号でより高い周波数時に６ｄＢの利得ブーストを生じるために、プリタップ回路６８０は２．５ミリアンペアの変調電流を使用する。プリタップ回路６８０の電流が第２回路４１０の５ミリアンペア電流から差し引かれて、中間ノードの電流が２．５ミリアンペアになるように、プリタップ回路６８０は原信号の時間シフトバージョンによって駆動される。第２回路４１０の電流から差し引くことによって、中間ノードの電圧は出力ノード４０４の電圧が低減するように変化し、その変化は、たとえ第１回路４２０が２０ミリアンペアを駆動し続けても、あたかも出力ノード４０４の電圧が中間ノードの電流の４倍の電流、すなわち１０ミリアンペアによって変調されたかのように、瞬時に発生する。出力ノード４０４の電圧の変化は、たとえ第１回路４２０が２０ミリアンペアを駆動し続けても、第１回路４２０の電流と第２回路４１０の電流との間の１／４比率に基づく。この低減は、入力ノード４０２で駆動する信号がＰｒｅ  ＡノードおよびＰｒｅ  Ｂノードで駆動される信号の逆である場合にだけ発生する。入力ノード４０２を駆動する信号がＰｒｅ  ＡノードおよびＰｒｅ  Ｂノードで駆動される信号と同じである場合には、第２回路４１０およびプリタップ回路６８０からの電流は足し合わされ、正味の効果として、ノード４０４に電圧の変化は観察されない。この結果、プリカーサ信号が中間ノード４１６に印加された場合、出力ノード４０４の信号の高周波利得に６ｄＢの変化が生じる。
【０１０５】
その結果、ドライバ回路６００による総電流使用量は、第１回路４２０によって２０ミリアンペア、第２回路によって５ミリアンペア、プリタップ回路６８０では２．５ミリアンペアとなり、結果的に２７．５ミリアンペアが消費される。対照的に、出力ノード４０４にだけプリカーサ信号が印加される場合、すなわち中間ノード４０４に、または中間ノード４０４に足し合わされる能動デバイス４３０の前のノードにプリカーサ信号が印加されなければ、ドライバ回路６００は出力ノード４０４の高周波利得の６ｄＢの変化を達成するために、３５ミリアンペアを消費する。３５ミリアンペアのためにプリタップ回路６８０は出力ノードの電流を１０ミリアンペア引き下げなければならず、その結果プリタップ回路６８０によって１０ミリアンペアが使用され、第２回路４１０によって５ミリアンペアが使用され、第１回路４２０によって２０ミリアンペアが使用され、３５ミリアンペア総使用量となる。
【０１０６】
公知のドライバ回路の電力使用を図６に示す構成と比較すると、いっそう大きい節電が達成される。上述した公知の回路では、１ボルトの信号レベルで２０ミリアンペアの信号を発生するために、ドライバ回路は４０ミリアンペアを消費する。６ｄＢの高周波ブースト利得を実現するために、プリタップ回路は電流を１０ミリアンペア引き下げなければならず、それは２０ミリアンペアを使用し、その結果、公知のドライバ回路はプリカーサ信号を印加するために６０ミリアンペアを消費することになる。
【０１０７】
出力ノード４０４および中間ノード４１６の電圧を略等しいように維持するために、プリカーサ信号は第２プリタップ回路６９０によって出力ノード４０４にも印加される。プリカーサ信号を第２プリタップ回路６９０によって出力ノード４０４に印加するには追加の電力が消費され、それは上述した節電を低減させることになるが、それでもなお公知の回路あるいはプリカーサ信号を出力ノード４０４のみに印加することと比較して、節電になる。プリカーサ信号を第２プリタップ回路６９０によって出力ノード４０４に印加することは、出力ノード４０４で駆動される信号の過渡、スキュー、または他のわずかな変動を低減するなど、電力使用の増加を相殺するという追加の利益を有する。
【０１０８】
第１プリタップ回路６８０の実施例を図６に示す。第１プリタップ回路６８０はトランジスタ６８２、６８４および電流源６８６を含む。トランジスタ６８２のゲートはプリタップノードＢ（図６の「プリＢ」）に結合することができる。トランジスタ６８２のドレインは中間ノードＢに結合することができ、トランジスタ６８２のソースは電流源６８６に結合することができる。トランジスタ６８４のゲートはプリタップノードＡ（図６の「プリＡ」）に結合することができる。トランジスタ６８４のドレインは中間ノードＡに結合することができ、トランジスタ６８４のソースは電流源６８６に結合することができる。
【０１０９】
第２プリタップ回路６９０の実施例も図６に示す。第２プリタップ回路６９０はトランジスタ６９２、６９４および電流源６９６を含む。トランジスタ６９２のゲートはプリタップノードＢに結合することができる。トランジスタ６９２のドレインは出力ノードＢに結合することができ、トランジスタ６９２のソースは電流源６９６に結合することができる。トランジスタ６９４のゲートはプリタップノードＡに結合することができる。トランジスタ６９４のドレインは出力ノードＡに結合することができ、トランジスタ６９４のソースは電流源６９６に結合することができる。図６に示す以外のプリタップ回路の構成を使用することもできる。
【０１１０】
図７は、本開示による少なくとも一部の実施形態に従って配置された別の例示的ドライバ回路７００を示す。ドライバ回路７００は図４のドライバ回路４００と同様であるが、プリタップ回路７８０、ポストタップ回路７９０、および第２回路７１０を含む。第２回路７１０は、第２回路７１０が追加のトランジスタ７１２、７１６を有することを除いては、図４の第２回路４１０と同様である。
【０１１１】
信号が能動デバイス４３０に到達する前に、プリタップ回路７８０に印加されたプリカーサ信号が第２回路７１０によって駆動される信号に足し合わされるように、プリタップ回路７８０は第２回路７１０に結合することができる。プリカーサ信号は、第１および第２回路４２０、７１０によって駆動される信号の時間シフトバージョンとすることができる。特に、プリカーサ信号は、第１および第２回路４２０、７１０によって駆動される信号の早期バージョンとすることができる。これらおよび他の実施形態では、プリカーサ信号は差動信号ペアとすることができる。入力Ａの信号に対応する差動信号ペアの第１信号は、プリタップ回路７８０のプリタップノードＡ（図７の「プリＡ」）に入力することができる。入力Ｂの信号に対応する差動信号ペアの第２信号は、プリタップ回路７８０のプリタップノードＢ（図７の「プリＢ」）に入力することができる。
【０１１２】
信号が能動デバイス４３０に到達する前に、ポストタップ回路７９０に印加されるポストカーサ信号が第２回路７１０によって駆動される信号に足し合わされるように、ポストタップ回路７９０もまた第２回路７１０に結合することができる。ポストカーサ信号は、第１および第２回路４２０、７１０によって駆動される信号の時間シフトバージョンとすることができる。特に、ポストカーサ信号は、第１および第２回路４２０、７１０によって駆動される信号の後期バージョンとすることができる。これらおよび他の実施形態では、ポストカーサ信号は差動信号ペアとすることができる。入力Ａの信号に対応する差動信号ペアの第１信号は、ポストタップ回路７９０のポストタップノードＡ（図７の「ポストＡ」）に入力される。入力Ｂの信号に対応する差動信号ペアの第２信号は、ポストタップ回路７９０のポストタップノードＢ（図７の「ポストＢ」）に入力される。
【０１１３】
プリおよびポストカーサ信号は、出力ノード４０４から負荷に伝送される信号を整形するために波形整形信号として使用することができる。プリおよびポストカーサ信号は、信号が出力ノード４０４から負荷に伝送されるときの信号損失または他の損失または効果を補償するのを助けることができる。プリおよび／またはポストカーサ信号が駆動回路７００に印加されると、中間ノード４１６で足し合わされる電流は、中間ノード４１６における総電流を低減させるか、あるいは中間ノード４１６における総電流を増大させる。代替的にまたは追加的に、プリおよび／またはポストカーサ信号を駆動回路７００に印加すると、中間ノード４１６における電圧レベルは増大する。
【０１１４】
図６に関連して上述した通り、信号が能動デバイス４３０に到達する前に、信号にプリおよび／またはポストカーサ信号を印加することにより、公知の駆動回路より優れた節電をもたらすだけでなく、プリおよび／またはポストカーサ信号を出力ノード４０４のみに印加するより優れた節電がもたらされる。駆動回路７００はプリまたはポストカーサ信号を出力ノード４０４に印加せず、その結果、図６に示すようにプリまたはポストカーサ信号が出力ノード４０４に印加された場合より大きい節電がもたらされることに注目されたい。
【０１１５】
プリまたはポストカーサ信号を出力ノード４０４に印加しない結果、プリまたはポストカーサ信号のどちらかが駆動回路７００に印加された場合、中間ノード４１６および出力ノード４０４の電圧は等しくなく、略等しくもない。これは結果的に、プリまたはポストカーサ信号のいずれかが駆動回路７００に印加された場合、第２回路７１０の駆動電流と第１回路４２０の駆動電流との間の比率を低下させる。駆動電流の比率の低下は、電圧が中間ノード４１６および出力ノード４０４で略同一である場合より、出力ノード４０４で信号を駆動するときの第１回路４２０による電力の使用を増大させる。しかし、駆動回路の比率の低下による電力使用の増大は、中間ノード４１６および出力ノード４０４の電圧を略等しく維持するためにプリまたはポスト信号を出力ノード４０４に対して駆動するために使用される電力より少なく、結果的に、プリまたはポスト信号を出力ノード４０４に対して駆動しないことによって、正味電力低減が達成される。
【０１１６】
上述の通り、中間ノード４１６および出力ノード４０４における不等または略不等の電圧は、出力ノード４０４で駆動される信号の過渡、スキュー、または他のわずかな変動を引き起こすことがある。しかし、プリおよびポストカーサ信号は、駆動回路７００によって駆動される信号のビット周期の数分の１の間しか印加されないので、プリおよびポストカーサ信号は安定しない過渡信号として現れるだけであり、充分に素早く発生するので、出力ノード４０４がプリおよびポストカーサ信号に応答しない。プリおよびポストカーサ信号が駆動回路７００に印加されない場合、駆動回路７００は、中間ノード４１４および出力ノード４０４の電圧が等しいかあるいは略等しい定常状態応答に達し、結果的に、駆動回路７００の定常状態応答中に中間ノード４１４および出力ノード４０４における電圧が略等しくない場合と比較して、出力ノード４０４における信号に対するスキュー、過渡、および他の効果が低減された動作が達成される。
【０１１７】
上述の通り、第２回路７１０は、トランジスタ７１２、７１６を含むことによって、第２回路４１０とは異なる。トランジスタ７１２、７１６は、それぞれトランジスタ４１９、４１１とカスコード型配列に配置することができる。特に、トランジスタ７１２、７１６のゲートはバイアス電圧に結合することができ、トランジスタ７１２、７１６のドレインは中間ノード４１４に結合することができ、トランジスタ７１２、７１６のソースは、タップノードＡおよびタップノードＢを含むタップノード４９９でトランジスタ４１９、４１１のドレインにそれぞれ接続することができる、
この配置では、トランジスタ７１２、７１６は、中間ノード４１４で負荷、例えば抵抗、インダクタンスおよび／またはキャパシタンスをタップノード７９９から切り離すために使用することができる。中間ノード４１４の負荷をタップノード７９９から切り離すことによって、プリおよび／またはポストカーサ信号を足し合わせることによる駆動回路７００の帯域幅への効果を低減または除去することができる。
【０１１８】
プリタップ回路７８０の実施例を図７に示す。プリタップ回路７８０はトランジスタ７８２、７８４および電流源７８６を含む。トランジスタ７８２のゲートはプリタップノードＢに結合することができる。トランジスタ７８２のドレインはタップノードＢ（図７の「Ｔａｐ  Ｂ」）に結合することができ、トランジスタ７８２のソースは電流源７８６に結合することができる。トランジスタ７８４のゲートはプリタップノードＡに結合することができる。トランジスタ７８４のドレインはタップノードＡ（図７の「Ｔａｐ  Ａ」）に結合することができ、トランジスタ７８４のソースは電流源７８６に結合することができる。
【０１１９】
ポストタップ回路７９０の実施例も図７に示す。ポストタップ回路７９０はトランジスタ７９２、７９４および電流源７９６を含む。トランジスタ７９２のゲートはポストタップノードＢに結合することができる。トランジスタ７９２のドレインはタップノードＢに結合することができ、トランジスタ７９２のソースは電流源７９６に結合することができる。トランジスタ７９４のゲートはポストタップノードＡに結合することができる。トランジスタ７９４のドレインはタップノードＡに結合することができ、トランジスタ７９４のソースは電流源７９６に結合することができる。図７に示したもの以外のポストおよび／またはプリタップ回路の構成を使用することもできる。
【０１２０】
図７の駆動回路７００は１つのポストタップ回路７９０および１つのプリタップ回路７８０を含む。追加のポストタップ回路および／またはプリタップ回路を駆動回路７００に加えることができる。追加のポストおよび／またはプリタップ回路をタップノード７９９または駆動回路７００内の他のノード、例えば出力ノード４０４および中間ノード４１６に加えることができる。
【０１２１】
図３、４、６、および７では、トランジスタ３１２、３２２、４１１、４１９、４２１、４２２、４２３、４２４、６８２、６８４、６９２、６９４、７８２、７８４、７９２、および７９４、ならびに遅延回路３４０、４４０内のトランジスタは、ｎチャネルバイポーラ接合トランジスタ（ＢＪＴ）として図示される。トランジスタ３３２、４３２、４３４は、ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として図示される。それぞれ能動デバイス３３０、４３０内のトランジスタ３３２、４３２、４３４にＭＯＳＦＥＴを使用することによって、トランジスタ３３２、４３２、４３４の各々の相互コンダクタンス（ｇｍ）は、図３、４、６、および７のドライバ回路３００、４００、６００、７００のそれぞれの出力に対し所望されるおよび／または予め定められた出力インピーダンスを生成するようにスケーリングすることができる。その結果、図３、４、６、および７のドライバ回路３００、４００、６００、７００のそれぞれの出力に対し所望される出力インピーダンスを生成するために、追加の抵抗器は使用されない。追加の抵抗器を使用しないことによって、能動デバイス３３０、４３０のヘッドルームマージン（headroom margin）を低減することができ、したがってドライバ回路３００、４００、６００、７００の電力消費を低減することができる。
【０１２２】
図３、４、６、および７に関連する上記説明は、図３、４、６、および７に示したＢＪＴおよびＭＯＳＦＥＴの異なる端子を概略的に表すために、ゲート、ドレイン、およびソースという用語を使用することに注目されたい。ゲート、ドレイン、およびソースという名前の使用は、ＭＯＳＦＥＴ、ＢＪＴ、または他の種類のトランジスタ、例えば接合ゲート電界効果トランジスタ（ＪＦＥＴ）および絶縁ゲートバイポーラトランジスタの端子を一般的に使用するために使用することができる。
【０１２３】
一部の実施形態では、トランジスタ３１２、３２２、４１１、４１９、４２１、４２２、４２３、４２４、６８２、６８４、６９２、６９４、７８２、７８４、７９２、および７９４、ならびに図３および４の遅延回路３４０、４４０内のトランジスタはＭＯＳＦＥＴとすることができる。代替的にまたは追加的に、能動デバイス３３０、４３０内のトランジスタはＢＪＴとすることができる。代替的にまたは追加的に、トランジスタ３１２、３２２、３３０、４３２、４３４、４１１、４１９、４２１、４２２、４２３、４２４、６８２、６８４、６９２、６９４、７８２、７８４、７９２、および７９４、ならびに遅延回路３４０、４４０内のトランジスタはＪＦＥＴ、絶縁ゲートバイポーラトランジスタ、またはＪＦＥＴ、絶縁ゲートバイポーラトランジスタ、ＭＯＳＦＥＴ、およびＢＪＴの何らかの組合せとすることができる。
【０１２４】
さらに、図３、４、６、および７はトランジスタをｎチャネルトランジスタとして描いている。ｐチャネルトランジスタ、またはｎチャネルおよびｐチャネルトランジスタの何らかの組合せを使用することもできる。一部の実施形態では、追加の能動および／または受動回路素子をドライバ回路３００、４００、６００、および７００に含めることができる。
【０１２５】
図８は、本開示による少なくとも一部の実施形態に従って配置された、ドライバ回路８２２を含むことのできる例示的光電子モジュール８００（以下、「モジュール８００」という）の斜視図である。モジュール８００は、ホスト装置（図示せず）に関連して光信号を送受信するのに使用するように構成することができる。
【０１２６】
図示する通り、モジュール８００は、ボトムハウジング８０２と、両方ともボトムハウジング８０２に画定された受信ポート８０４および送信ポート８０６と、ボトムハウジング８０２内に配置されたＰＣＢ８０８であって、その上に配置されたドライバ回路８２２および第１回路８２０を有するＰＣＢ８０８と、同じくボトムハウジング８０２内に配置されたレシーバ光サブアセンブリ（ＲＯＳＡ）８１０およびトランスミッタ光サブアセンブリ（ＴＯＳＡ）８１２とを含むことができるが、それらに限定されない。モジュール８００がホスト装置と電気的にインタフェースすることを可能にするために、ＰＣＢ８０８の端部にエッジコネクタ８１４を配置することができる。そういうものとして、ＰＣＢ８０８はホスト装置とＲＯＳＡ８１０およびＴＯＳＡ８１２との間の電気通信を促進する。
【０１２７】
モジュール８００は、１Ｇｂ／ｓ、１０Ｇｂ／ｓ、２０Ｇｂ／ｓ、４０Ｇｂ／ｓ、１００Ｇｂ／ｓ、またはそれ以上を含むが、それらに限らず、様々なデータレートで光信号を送信および受信するように構成することができる。さらに、モジュール８００は、様々なＷＤＭ方式の１つ、例えば粗ＷＤＭ、高密度ＷＤＭ、または光ＷＤＭを使用し、波長分割多重（ＷＤＭ）を使用して様々な明確な波長で光信号を送信および受信するように構成することができる。さらにモジュール８００は、ファイバチャネルおよび高速イーサネット（登録商標）を含むが、それらに限らず、様々な通信プロトコルをサポートするように構成することができる。加えて、図８には特定の形状因子で示されているが、より一般的に、モジュール８００は、小型形状因子のプラガブル（ＳＦＰ）、強化小型形状因子プラガブル（ＳＦＰ＋）、１０ギガビット小型形状因子プラガブル（ＸＦＰ）、Ｃ型形状因子プラガブル（ＣＦＰ）、およびクワッド小型形状因子プラガブル（ＱＳＦＰ）マルチソースアグリーメント（ＭＳＡ）を含むが、それらに限らず、種々の異なる形状のいずれかに構成することができる。
【０１２８】
ＲＯＳＡ８１０は、電気インタフェース８１６に電気的に結合された、フォトダイオードのような１つ以上の光受信器を収容することができる。１つ以上の光受信器は、受信ポート８０４を介して受信された光信号を対応する電気信号に変換するように構成することができ、電気信号は電気インタフェース８１６およびＰＣＢ８０８を介してホスト装置にリレーされる。ＴＯＳＡ８１２は、別の電気的インタフェース８１８に電気的に結合される、レーザのような１つ以上の光送信器を収容することができる。１つ以上の光送信器は、ホスト装置から受信した電気信号をＰＣＢ８０８および電気インタフェース８１８によって、送信ポート８０６を介して送信される対応する光信号に変換するように構成することができる。
【０１２９】
図１、２、３、４、６、または７それぞれのドライバ回路１０１、２０１、３００、４００、６００、および／または７００と同様および／またはそれらに相応するドライバ回路８２２は、ホスト装置への電気インタフェース８１６を介してＰＣＢ８０８にリレーされた電気信号を駆動するように構成することができる。一部の実施形態では、電気信号は、ドライバ回路８２２によって駆動される前に、第１回路８２０を通過することができる。これらおよび他の実施形態では、第１回路８２０はクロックデータリカバリ回路とすることができる。一部の実施形態では、モジュール８００は第１回路８２０が無くてもよい。これらおよび他の実施形態では、ドライバ回路８２０は、ＰＣＢ８０８からＴＯＳＡ８１２へ電気信号を駆動することができる。一部の実施形態では、図１、２、３、４、６、または７それぞれのドライバ回路１０１、２０１、３００、４００、６００、または７００のようなドライバ回路はＲＯＳＡ８１０と一体化することができ、ＲＯＳＡ８１０から電気インタフェース８１６を介してＰＣＢ８０８に電気信号を駆動するために使用することができる。
【０１３０】
図８において例示したモジュール８００は、本開示の実施形態を使用することのできる１つのアーキテクチャである。この特定のアーキテクチャは、実施形態を使用することのできる無数のアーキテクチャの１つにすぎない。本発明は、いかなるアーキテクチャまたは環境にも限定されない。
【０１３１】
本開示における全ての例示および条件に関する記載は、本発明およびその概念の理解を助けることを意図したものであり、そのような具体的に記載された実施例や条件に限定されると解釈されるべきではない。本発明の実施形態について詳細に説明したが、本発明の思想および範囲から逸脱することなく、様々な変形、代替、および変更を施すことができる。
【図８】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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