(57)【特許請求の範囲】
【請求項１】
一対の第１の突起と、前記一対の第１の突起の間に設けられた第２の突起とを有するゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜と接して、且つ前記一対の第１の突起および前記第２の突起に重畳する半導体膜と、
前記半導体膜と接し、且つ前記一対の第１の突起に重畳する一対の電極と、を有し、
チャネル幅方向における前記半導体膜の側端は、前記一対の第１の突起の頂面より外側にあり、
前記チャネル幅方向における前記一対の電極の側端は、前記一対の第１の突起の頂面より外側にあり、
前記第２の突起は、前記半導体膜のチャネル長方向において、複数設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一対の第１の突起は、前記チャネル幅方向において、複数設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記ゲート電極は、前記一対の第１の突起および前記第２の突起を有する第１の領域と、前記第１の領域に接する第２の領域と、を有し、
前記第１の領域と前記第２の領域とは、異なる導電材料によって構成されており、
前記第１の領域を構成する導電材料と、前記第２の領域を構成する導電材料との仕事関数の差は、０．６ｅＶ以下であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記半導体膜に形成される実効上のチャネル長は、上面から見た前記一対の電極間の距離である見かけ上のチャネル長に対して３倍以上の長さを有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記半導体膜に形成される実効上のチャネル幅は、上面から見た前記一対の電極の幅である見かけ上のチャネル幅に対して３倍以上の長さを有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記半導体膜は、酸化物半導体膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体膜を用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる素子および装置全般を指す。例えば、該素子の代表例はトランジスタである。該トランジスタを含む表示装置、半導体回路および電子機器は全て半導体装置に含まれる。
【背景技術】
【０００３】
トランジスタはスイッチング特性を有しており、そのスイッチング特性を利用して、液晶表示装置や発光表示装置などの画素におけるスイッチング素子として用いられている。また、トランジスタは液晶表示装置や発光表示装置などだけではなく、スイッチング特性を利用して半導体記憶装置にも用いられている。
【０００４】
例えば、半導体記憶装置の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、トランジスタとキャパシタでメモリセルが構成されている。そして、ＤＲＡＭにおいて、チップサイズの増大を抑えつつ、半導体集積回路の集積度をより高くするためには、メモリセルの面積を縮小する目的としたトランジスタの微細化が必要である。
【０００５】
トランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しきい値電圧がマイナス方向へ変動するなど電気特性に変動が生じる。この現象は短チャネル効果と呼ばれ、短チャネル効果を抑制することは、トランジスタの微細化において重要な課題である。
【０００６】
さらに、極端にチャネル長が短縮されたトランジスタは、短チャネル効果により、パンチスルー現象によるリーク電流が流れやすくなり、スイッチング特性が機能しなくなることもある。該リーク電流を防ぐには、シリコン基板に高濃度の不純物をドーピングすればよいが、そうするとソースとシリコン基板間またはドレインとシリコン基板間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
【０００７】
このような問題に対して、メモリセルを構成するトランジスタを三次元に形成し、該トランジスタの実効上のチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、該縦長溝の壁面に沿ってゲート絶縁膜を形成し、さらに該縦長溝にゲート電極を埋め込んだ構造である（非特許文献１参照）。
【０００８】
このような構造をチャネル部に有するトランジスタは、ソースとドレインの間を流れる電流が縦長溝部分を回り込む形で流れるため、上面から見たトランジスタのソース電極およびドレイン電極間の距離である見かけ上のチャネル長に対して、実効上のチャネル長が長くなっている。このため、トランジスタのサイズを縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｋｉｎａｍ  Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−５０ｎｍ  ＤＲＡＭ  ａｎｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，  ２００５．  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００５年１２月、ｐ．  ３３３  −  ３３６
【発明の概要】
【発明が解決しようとする課題】
【００１０】
短チャネル効果を抑制するためには、実効上のチャネル長を長くすることが有効であるが、上記のように、Ｕ字状の縦長溝を設ける構造とするトランジスタは、該縦長溝を形成する際に溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【００１１】
また、縦長溝に対してゲート絶縁膜などを形成する場合、スパッタリング法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法では、該縦長溝の入り口付近に膜が堆積し、溝が塞がってしまうことがあった。そのため、被覆性の高い成膜方法を選定する必要があった。具体的には、比較的コスト高となる原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはシリコンウェハなどでしか使用できない熱酸化法などに限られることが問題であった。
【００１２】
そこで、本発明の一態様は、縦長溝を用いずに、トランジスタのサイズを縮小しつつ、実効上のチャネル長を長くすることができるトランジスタを提供することを課題の一とする。
【００１３】
短チャネル効果を抑制するために、トランジスタのサイズを縮小しつつ、実効上のチャネル長を長くすることによって、トランジスタのオフ電流またはリーク電流を低減させることができるが、このようにすることで、トランジスタのオン電流も低減してしまう。
【００１４】
トランジスタのスイッチング特性、例えばトランジスタのオン・オフ比を向上させることは、トランジスタを半導体記憶装置に用いる際に有用である。例えば、半導体記憶装置に設けられる読み出し回路において、読み出すことが可能な電流値の範囲を大きくすることができる。そのため、短チャネル効果を抑制するために実効上のチャネル長を長くしたトランジスタにおいて、オン電流を増大させて、トランジスタのオン・オフ比を充分に確保することは有意なことである。
【００１５】
そこで、本発明の一態様は、トランジスタのサイズを縮小しつつ、高いオン電流が確保できるトランジスタ、および良好なスイッチング特性を有するトランジスタを提供することを課題とする。
【課題を解決するための手段】
【００１６】
トランジスタのサイズを縮小しつつ、実効上のチャネル長を長くするということは、トランジスタを上面から見た場合、ソース電極およびドレイン電極となる一対の電極間の距離に相当する見かけ上のチャネル長に対して、実効上のチャネル長に相当するソースおよびドレイン間を流れるキャリアの経路の距離を長くするということである。
【００１７】
そこで、作製するボトムゲート構造のトランジスタにおいて、見かけ上のチャネル長に対して実効上のチャネル長を長くするための手段は、該トランジスタのゲート電極として、半導体膜のチャネル幅方向に延伸した突起が設けられたゲート電極を用いることである。
【００１８】
さらに、トランジスタのオン電流を増大させるためには、ソース電極およびドレイン電極として機能する一対の電極幅に相当するチャネル幅を広くすればよいが、トランジスタのサイズを縮小しつつ、該チャネル幅を広くする必要がある。
【００１９】
そこで、作製するボトムゲート構造のトランジスタにおいて、該トランジスタのゲート電極として、半導体膜のチャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられたゲート電極を用いることで、実効上のチャネル長を長くさせつつ、さらに、トランジスタを上面から見た場合の該一対の電極幅に相当する見かけ上のチャネル幅より、トランジスタの動作時に機能する実効上のチャネル幅を広くすることができる。
【００２０】
なお、トランジスタのチャネル領域は、トランジスタに含まれる半導体膜に形成されることから、「半導体膜のチャネル幅」は、「トランジスタのチャネル幅」と言い換えることができる。そして、「半導体膜のチャネル長」についても「トランジスタのチャネル長」と言い換えることができる。また、「半導体膜のチャネル幅方向」または「トランジスタのチャネル幅方向」を、単に「チャネル幅方向」と記し、「半導体膜のチャネル長方向」または「トランジスタのチャネル長方向」を、単に「チャネル長方向」と記す場合がある。
【００２１】
本発明の一態様は、一対の第１の突起と、一対の第１の突起の間に設けられる第２の突起とを有するゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜と接して、且つ一対の第１の突起および第２の突起に重畳する半導体膜と、半導体膜と接して、且つ一対の第１の突起と重畳する一対の電極と、を有し、半導体膜の側端は、半導体膜のチャネル幅方向において、一対の第１の突起の頂面より外側であり、一対の電極の側端は、半導体膜のチャネル幅方向において、一対の第１の突起の頂面より外側である、半導体装置である。
【００２２】
また、チャネル幅方向に延伸した突起を介して対向する一対の突起は、ゲート電極上に複数設けることで、トランジスタを上面から見た場合の該一対の電極幅に相当する見かけ上のチャネル幅に対して、実効上のチャネル幅をさらに広くすることができる。
【００２３】
本発明の他の一態様は、一対の第１の突起が、半導体膜のチャネル幅方向において、複数設けられている半導体装置である。
【００２４】
また、一対の突起を複数設けた場合、チャネル幅方向における半導体膜の側端およびチャネル幅方向における一対の電極の側端は、複数設けられた一対の突起のうち異なる一対の突起の頂面上であってもよい。
【００２５】
本発明の他の一態様は、複数の一対の第１の突起と、複数の一対の第１の突起の間に設けられる第２の突起とを有するゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜と接して、且つ複数の一対の第１の突起および第２の突起に重畳する半導体膜と、半導体膜と接し、且つ複数の一対の第１の突起に重畳する一対の電極と、を有し、半導体膜の側端は、半導体膜のチャネル幅方向において、複数の一対の第１の突起のうち異なる一対の第１の突起の頂面上にあり、一対の電極の側端は、半導体膜のチャネル幅方向において、複数の一対の第１の突起のうち異なる一対の第１の突起の頂面上にある、半導体装置である。
【００２６】
また、チャネル幅方向に延伸した突起を一対の突起の間に複数設けることで、見かけ上のチャネル長に対して、トランジスタの動作時に機能する実効上のチャネル長をさらに長くすることができる。
【００２７】
本発明の他の一態様は、半導体膜のチャネル長方向において、第２の突起が複数設けられている半導体装置である。
【００２８】
また、上記において、ゲート電極は、一対の突起、および該一対の突起の間に設けられてチャネル幅方向に延伸した突起を含む領域と、該領域以外の領域と、で構成されているものとみなすことができる。そこで、２つの領域は、互いに異なる導電材料によって構成されていてもよい。その際、互いの領域を構成する導電材料の仕事関数の差は、０．６ｅＶ以下とすることが好ましい。
【００２９】
そこで、本発明の他の一態様は、ゲート電極は、一対の第１の突起および第２の突起を含む第１の領域と、第１の領域以外の第２の領域とを有し、第１の領域と第２の領域は、異なる導電材料によって構成されており、第１の領域を構成する導電材料と、第２の領域を構成する導電材料との仕事関数の差は、０．６ｅＶ以下であることを特徴とする半導体装置である。
【００３０】
また、ボトムゲート構造のトランジスタに限らず、半導体膜のチャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられた絶縁表面を有する構造物を形成することで、トップゲート構造のトランジスタにおいても、短チャネル効果を抑制しつつ、該トランジスタのオン電流を増大させることができる。
【００３１】
そこで、本発明の他の一態様は、一対の第１の突起と、一対の第１の突起の間に設けられる第２の突起とを有し、且つ絶縁表面を有する構造物と、一対の第１の突起および第２の突起に接する半導体膜と、半導体膜と接して、且つ一対の第１の突起と重畳する一対の電極と、構造物、半導体膜、および一対の電極を覆うゲート絶縁膜と、ゲート絶縁膜に接して、且つ一対の電極の間に設けられるゲート電極と、を有し、半導体膜の側端は、半導体膜のチャネル幅方向において、一対の第１の突起の頂面より外側であり、一対の電極の側端は、半導体膜のチャネル幅方向において、一対の第１の突起の頂面より外側である、半導体装置である。
【００３２】
上記トップゲート構造のトランジスタにおいても、チャネル幅方向に延伸した突起を介して対向する一対の突起を、絶縁表面を有する構造物上に複数設けることで、トランジスタを上面から見た場合の該一対の電極幅に相当する見かけ上のチャネル幅に対して、トランジスタの動作時に機能する実効上のチャネル幅をさらに広くすることができる。
【００３３】
絶縁表面を有する構造物上に一対の突起を複数設けた場合、チャネル幅方向における半導体膜の側端およびチャネル幅方向における一対の電極の側端は、複数設けられた一対の突起のうち異なる一対の突起の頂面上であってもよい。
【００３４】
また、上記トップゲート構造のトランジスタにおいても、チャネル幅方向に延伸した突起を一対の突起の間に複数設けることで、見かけ上のチャネル長に対して、実効上のチャネル長をさらに長くすることができる。
【００３５】
また、トップゲート構造のトランジスタに用いる上記絶縁表面を有する構造物は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含むことが好ましい。
【００３６】
そして、上記ボトムゲート構造のトランジスタおよび上記トップゲート構造のトランジスタともに、見かけ上のチャネル長およびチャネル幅に対して、実効上のチャネル長および実効上のチャネル幅は３倍以上であることが好ましい。
【００３７】
また、本発明の一態様であるボトムゲート構造のトランジスタにおいて、チャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられたゲート電極は、２枚のフォトマスクを用いて、２回のフォトリソグラフィ工程と２回のエッチングを行うことで形成することができる。
【００３８】
上記方法と異なる方法として、ゲート電極となる導電膜上に、ゲート電極として機能する領域と、チャネル幅方向に延伸した突起が形成される領域と、該チャネル幅方向に延伸した突起を介して対向した一対の突起が形成される領域とに対応させて、厚さの異なる領域を有するレジストマスクを形成し、該レジストマスクを用いてエッチングすることにより、チャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられたゲート電極を形成することができる。厚さの異なる領域を有するレジストマスクは多階調マスクを用いることで形成することができる。それゆえ、ゲート電極を形成する際に、使用するフォトマスクを１枚にすることができ、さらに、フォトリソグラフィ工程の回数を減らせるため、フォトリソグラフィ工程の回数を増やすことなく該ゲート電極を作製することができる。
【００３９】
さらに、上記トップゲート構造のトランジスタにおいても、チャネル幅方向に延伸した突起と、該チャネル幅方向に延伸した突起を介して対向した一対の突起とが設けられた絶縁表面を有する構造物は、多階調マスクを用いる上記方法で形成することができる。
【００４０】
上記におけるトランジスタに用いる半導体膜は、酸化物半導体膜であることが好ましい。酸化物半導体膜は、シリコン半導体膜に比べて大きなバンドギャップを有するため、該酸化物半導体膜をトランジスタに用いることでオフ電流を低減させることができる。それゆえ、トランジスタのオン・オフ比を確保することが容易になる。さらに、半導体記憶装置のメモリセルに該トランジスタを用いる場合、該メモリセルにおいてリーク電流が流れることを抑制することができる。
【発明の効果】
【００４１】
本発明の一態様によって、従来用いられていた縦長溝を用いずに、トランジスタのサイズを縮小しつつ、実効上のチャネル長を長くしたトランジスタを提供することができる。
【００４２】
また、本発明の一態様によって、短チャネル効果を抑制できるため、トランジスタのサイズを縮小しつつ、高いオン電流が確保できるトランジスタ、および良好なスイッチング特性を有するトランジスタを提供することができる。それゆえ、短チャネル効果の影響を低減し、かつ集積度が高い半導体装置を提供することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図３】多階調マスクを説明する断面図。
【図４】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図５】本発明の一態様である半導体装置の一例を示す断面図。
【図６】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図７】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図８】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図９】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１０】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図１１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１２】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図１３】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１４】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図１５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１６】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図１７】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図１８】本発明の一態様である半導体装置の作製方法の一例を示す断面図。
【図１９】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および断面図、ならびに保持電位の時間変化を示す図。
【図２０】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および容量電位とドレイン電流の関係を示す図。
【図２１】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図２２】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図２３】本発明の一態様であるトランジスタを用いた表示装置の一例を示す回路図。
【図２４】本発明の一態様を用いた電子機器の一例を示す斜視図。
【図２５】本発明の一態様である半導体装置の一例を示す上面図。
【発明を実施するための形態】
【００４４】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００４５】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００４６】
本明細書において、「膜」という用語は、ＣＶＤ法（プラズマＣＶＤ法などを含む。）またはスパッタリング法などにより、被形成面の全面に形成されたものと、該被形成面の全面に形成されたものに対して半導体装置の作製工程に係る処理を行った後のものと、に用いる。
【００４７】
本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００４８】
本明細書において、「オン電流」とは、トランジスタが導通状態のときに、ソースとドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも大きいときに、ソースとドレインとの間に流れる電流が、オン電流である。また「オフ電流」とは、トランジスタが非導通状態としたときに、意図せずにソースとドレインの間に流れる電流をいう。例えば、ｎ型の薄膜トランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも小さいときに、ソースとドレインとの間に流れる電流が、オフ電流である。なお、「ゲート電圧」とは、ソースを基準としたゲートとソースの電位差をいう。また、「オン・オフ比」とは、トランジスタのオフ電流に対するオン電流の比をいう。
【００４９】
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００５０】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタ１００について図１を用いて説明する。
【００５１】
図１（Ａ）はトランジスタ１００の上面図である。
【００５２】
トランジスタ１００は、基板１０１に一対の第１の突起１２０ａ、１２０ｂと、一対の第１の突起１２０ａ、１２０ｂの間に設けられる第２の突起１３０とを有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つ一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジスタである。なお、図１（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。
【００５３】
ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている。
【００５４】
チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【００５５】
また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【００５６】
図１（Ｂ）は図１（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ１００の断面図である。
【００５７】
半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成される。従って、トランジスタ１００は、三次元状のチャネル領域が形成され、トランジスタ１００の動作時に機能する実効上のチャネル長Ｌは、図１（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図１（Ｂ）参照）。
【００５８】
「一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨ」とは、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０頂面からゲート電極１０４の底面に下ろした垂線において、該頂面から、ゲート電極１０４の一対の突起１２０ａ、１２０ｂおよび第２の突起１３０以外の領域における上面までの距離に相当する。
【００５９】
図１（Ｃ）は図１（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ１００の断面図である。
【００６０】
トランジスタ１００のＣ−Ｄ断面は、基板１０１と、一対の第１の突起１２０ａ、１２０ｂのうちの一方である第１の突起１２０ａを有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つ該第１の突起１２０ａと重畳する半導体膜１０８と、半導体膜１０８と接して、且つ第１の突起１２０ａと重畳する一対の電極１０９ａ、１０９ｂのうちの一方である電極１０９ａと、を有する。
【００６１】
実効上のチャネル長Ｌが長くなることによって、トランジスタのオン電流も低減するが、トランジスタ１００の半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ１００は、三次元状のチャネル領域が形成され、トランジスタ１００の動作時に機能する実効上のチャネル幅Ｗは、図１（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長くなる（図１（Ｃ）参照）。これにより、トランジスタのサイズを縮小しつつ、トランジスタ１００のオン電流を増大させることができる。
【００６２】
また、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨは、見かけ上のチャネル長に対して、実効上のチャネル長Ｌが３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなって、且つ、見かけ上のチャネル幅に対して、実効上のチャネル幅Ｗが３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなることが好ましい。その好ましい長さとなるように、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の突起１２０ａ、１２０ｂの高さと第２の突起１３０の高さは同じになる。
【００６３】
このように、トランジスタ１００は、実効上のチャネル長Ｌが見かけ上のチャネル長に対して長くなっていることから、トランジスタのサイズを縮小しつつ、しきい値電圧のマイナス方向への変動やオフ電流の増大など、短チャネル効果の影響を低減することができる。
【００６４】
つまり、トランジスタ１００は、実効上のチャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比を充分に確保された良好なスイッチング特性を有するトランジスタである。
【００６５】
また、図１（Ａ）乃至図１（Ｃ）に示した一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０は角錘台状であるが、錘状でもよい。つまり、トランジスタ１００の見かけ上のチャネル長および見かけ上のチャネル幅に対して、実効上のチャネル長Ｌおよび実効上のチャネル幅Ｗが長くなる形状であれば、特に限定はない。さらに、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さ方向に垂直な方向の断面形状は円形（楕円形も含む。）でもよく、多角形でもよい。
【００６６】
また、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０のＡ−Ｂ断面およびＣ−Ｄ断面は台形状である。このように、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を角錘台状とする場合、トランジスタ１００の作製において形成される膜の被覆性を向上させて該膜の断切れを防止するために、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０はテーパ形状とすることが好ましい。
【００６７】
ここで、ゲート電極１０４においてチャネル幅方向に延伸して設けられている第２の突起１３０について説明する。
【００６８】
半導体膜１０８は以下、２つの領域を有しているとみなせる。該２つの領域とは（１）一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の両方の形状に沿って形成されている領域と、（２）第２の突起１３０のみの形状に沿って形成されている領域と、である。この場合、（１）に形成される実効上のチャネル長よりも（２）に形成される実効上のチャネル長のほうが短くなっている。
【００６９】
見かけ上のチャネル長に対して実効上のチャネル長を長くすることによる短チャネル効果の抑制は、一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成されること以上に、第２の突起１３０の形状に沿って形成されることに起因している。つまり、上記（１）の領域および上記（２）の領域ともに短チャネル効果が抑制される。
【００７０】
第２の突起１３０が延伸して設けられていることによって、図１（Ａ）のように、形成する半導体膜１０８において、チャネル幅方向の長さを一対の第１の突起１２０ａ、１２０ｂのチャネル幅方向の長さに対して長くした場合でも、半導体膜１０８全ての領域で、見かけ上のチャネル長に対する実効上のチャネル長を長くすることができ、短チャネル効果を抑制できる。
【００７１】
言い換えると、第２の突起１３０が延伸して設けられていることによって、半導体膜１０８の大きさについて、その選択の範囲を広くすることができる。
【００７２】
トランジスタ１００の構造は、図１に示されたものに限定されない。例えば、トランジスタ１００は、以下の構造とすることができる。
【００７３】
半導体膜１０８の領域は、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に重畳していればよい。つまり、図１（Ａ）に示すトランジスタ１００の半導体膜１０８の側端は、チャネル長方向において、ゲート電極１０４の側端より外側に位置し、チャネル幅方向において、第２の突起１３０の側端より内側に位置しているが、このほかにチャネル長方向において、半導体膜１０８の側端は、ゲート電極１０４の側端より内側に位置してもよいし、チャネル幅方向において、半導体膜１０８の一方の側端は、ゲート電極１０４の側端および第２の突起１３０の側端より外側に位置していてもよい（図２５（Ａ）参照）。
【００７４】
また、チャネル長方向において、一対の第１の突起１２０ａ、１２０ｂの側端は、ゲート電極１０４の側端より内側に位置しており、チャネル幅方向において、第２の突起１３０の側端もゲート電極１０４の側端より内側に位置しているが、一対の第１の突起１２０ａ、１２０ｂの側端および第２の突起１３０の側端のそれぞれ一側端がゲート電極１０４の側端の一側端となるように形成されていてもよい（図２５参照（Ｂ）参照）。なお、図１に示したトランジスタ１００は、チャネル長方向において、一対の第１の突起１２０ａ、１２０ｂの側端は、ゲート電極１０４の側端より内側に位置し、チャネル幅方向において、第２の突起１３０の側端もゲート電極１０４の側端より内側に位置している。これは、多階調マスクを用いて形成することにより生じることであり、多階調マスクを用いて形成する方法については後述する。
【００７５】
また、図１（Ａ）に示すトランジスタ１００の一対の電極１０９ａ、１０９ｂのチャネル幅方向における側端は、半導体膜１０８の側端より内側である。しかし、チャネル長方向における一対の電極１０９ａ、１０９ｂの側端が一対の第１の突起１２０ａ、１２０ｂに重畳し、チャネル幅方向における一対の電極１０９ａ、１０９ｂの側端が、一対の第１の突起１２０ａ、１２０ｂの頂面より外側であれば、チャネル幅方向における一対の電極１０９ａ、１０９ｂの側端は、半導体膜１０８より外側であってもよい（図２５（Ｃ）参照）。
【００７６】
さらに、図１に示したトランジスタ１００は、一対の電極１０９ａ、１０９ｂの下面と半導体膜１０８の上面とが接するトップコンタクト構造であるが、一対の電極１０９ａ、１０９ｂの上面と半導体膜１０８の下面とが接するボトムコンタクト構造であってもよい。
【００７７】
トランジスタ１００の作製方法について説明する。なお、図２、図４、および図６乃至図８に示した断面図は、図１（Ａ）の一点鎖線Ａ−Ｂ間および一点鎖線Ｃ−Ｄ間の断面に相当する。
【００７８】
基板１０１に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００７９】
また、基板１０１として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、基板１０１として非可とう性のものを用いて、この上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、基板１０１とトランジスタとの間に剥離層を設けるとよい。
【００８０】
まず、下記導電材料を用いてスパッタリング法、真空蒸着法またはメッキ法により基板１０１上に導電膜１０２を形成する（図２（Ａ）参照）。導電膜１０２の厚さは、一対の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨ、ならびにトランジスタ１００の実効上のチャネル長Ｌを考慮して選択する。例えば、導電膜１０２の厚さは１００ｎｍ以上で形成すればよい。
【００８１】
導電膜１０２の導電材料としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層または積層で形成することができる。また、ゲート電極１０４として該酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。
【００８２】
次に、導電膜１０２を加工して、一対の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられたゲート電極１０４を形成する。なお、ゲート電極１０４はトランジスタ１００のゲート配線としても機能する。
【００８３】
一対の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられたゲート電極１０４は、異なるパターンを有する２枚のフォトマスクを用いて、２回のフォトリソグラフィ工程および２回のエッチング工程で形成することができる。フォトリソグラフィ工程の代わりにインクジェット法または印刷法等により異なるパターンを有する２種類のマスクを形成してもよい。ただし、トランジスタの作製工程において、フォトマスクの枚数が増えることは、それだけフォトリソグラフィ工程の回数が増えることになり、歩留まりの低下など生産性を低下させる可能性がある。
【００８４】
そこで、本実施の形態では、一対の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられたゲート電極１０４を、厚さの異なる領域を有するレジストマスクを用いて形成する方法を説明する。厚さの異なる領域を有するレジストマスクは、多階調マスクを用いて形成することができる。多階調マスクを用いることは、１枚のフォトマスクでゲート電極１０４を形成することができ、フォトリソグラフィ工程数を増やさずに一対の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成できるため好ましい。
【００８５】
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域および未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光および現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
【００８６】
多階調マスクについて図３を用いて説明する。図３（Ａ−１）および図３（Ｂ−１）は、代表的な多階調マスクの断面を示す。図３（Ａ−１）には、グレートーンマスク３０４を示し、図３（Ｂ−１）にはハーフトーンマスク３１４を示す。
【００８７】
図３（Ａ−１）に示すグレートーンマスク３０４は、透光性を有する基板３０１に遮光層により形成された遮光部３０２、および遮光層のパターンにより設けられた回折格子部３０３で構成されている。
【００８８】
回折格子部３０３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部３０３に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
【００８９】
透光性を有する基板３０１としては、石英等を用いることができる。遮光部３０２および回折格子部３０３を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
【００９０】
グレートーンマスク３０４に露光するための光を照射した場合、図３（Ａ−２）に示すように、遮光部３０２に重畳する領域における透光率は０％となり、遮光部３０２も回折格子部３０３も設けられていない領域における透光率は１００％となる。また、回折格子部３０３における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット、ドットまたはメッシュの間隔等により調節可能である。
【００９１】
図３（Ｂ−１）に示すハーフトーンマスク３１４は、透光性を有する基板３１１上に半透光層により形成された半透光部３１２および遮光層により形成された遮光部３１３で構成されている。
【００９２】
半透光部３１２は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層を用いて形成することができる。遮光部３１３は、グレートーンマスクの遮光層と同様の金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。
【００９３】
ハーフトーンマスク３１４に露光するための光を照射した場合、図３（Ｂ−２）に示すように、遮光部３１３に重畳する領域における透光率は０％となり、遮光部３１３も半透光部３１２も設けられていない領域における透光率は１００％となる。また、半透光部３１２における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類または形成する膜厚等により調整可能である。
【００９４】
多階調マスクを用いることにより、露光部分、中間露光部分、および未露光部分の３つの露光レベルのマスクを形成することができ、一度の露光および現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することができる。このため、多階調マスクを用いることで、トランジスタ１００の作製工程におけるフォトマスクの枚数を削減することができる。
【００９５】
そこで、導電膜１０２上にハーフトーンマスクを用いたフォトリソグラフィ法により、厚さの異なる領域を有するレジストマスク１５０を形成する。
【００９６】
図２（Ｂ）に示すハーフトーンマスクは、光を透過する基板１４０上に半透過層１４１ａ、および遮光層１４１ｂで構成されている。したがって、レジストマスク１５０は、導電膜１０２において、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形成される領域は厚く、それ以外の領域は薄くなるように形成する（図２（Ｂ）参照）。なお、導電膜１０２において、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定する。
【００９７】
次に、レジストマスク１５０を用いて、導電膜１０２の一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された導電膜１０３を形成する。なお、該エッチングはドライエッチングで行えばよい。
【００９８】
次に、レジストマスク１５０を縮小（後退）させて、後に一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５１を形成する（図４（Ａ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラズマによるアッシングを用いればよい。
【００９９】
次に、レジストマスク１５１を用いて島状に加工された導電膜１０３をエッチングし、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、ゲート電極１０４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図４（Ｂ）参照）。該エッチングを行う時間が長くなるほど、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨを高くすることができる。このとき、島状に加工された導電膜１０３において、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形成される以外の領域が消失しないように、導電膜１０２のエッチングレートを考慮して、エッチング時間を調節する必要がある。
【０１００】
一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成する際に、レジストマスク１５０を縮小（後退）させて、形成したレジストマスク１５１を用いることにより、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０のチャネル長方向およびチャネル幅方向における端部は、ゲート電極１０４のチャネル長方向およびチャネル幅方向における端部より内側に位置するように形成される（図１（Ａ）参照）。
【０１０１】
一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を、異なるパターンを有する２枚のフォトマスクを用いて、２回のフォトリソグラフィ工程と２回のエッチングを行うことで形成すれば、一対の第１の突起１２０ａ、１２０ｂの側端および第２の突起１３０の側端がゲート電極１０４の側端となるように形成することができる。この場合において、完成したトランジスタ１００の上面図は図２５（Ｂ）であり、図２５（Ｂ）の一点鎖線Ａ−Ｂ間の断面図は図５である。
【０１０２】
また、ゲート電極１０４を形成したあと、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の角が削られ、曲面形状にでき、以降のトランジスタ１００の作製工程において形成する膜の被覆性を高めることができる。
【０１０３】
次いで、ゲート電極１０４を覆うようにゲート絶縁膜１０５を形成する（図６（Ａ）参照）。ゲート絶縁膜１０５の厚さは、１ｎｍ以上３００ｎｍ以下とすればよい。
【０１０４】
ゲート絶縁膜１０５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ければよい。例えば、熱酸化法、プラズマＣＶＤ法、スパッタリング法などで形成すればよい。後に形成する半導体膜１０８に酸化物半導体膜を用いる場合、ゲート絶縁膜１０５は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、後に形成する半導体膜１０８に生じる欠陥を修復することができ、トランジスタ１００の電気特性の劣化を抑制できる。
【０１０５】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。
【０１０６】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【０１０７】
ＴＤＳ分析したときの気体の放出量は、検出したイオン強度の積分値に比例する。このため、当該積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料において検出したイオン強度の積分値に対する原子の密度の割合である。
【０１０８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるイオン強度の全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１０９】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α    （数式１）
【０１１０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した。
【０１１１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１１２】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１１３】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））膜であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））膜とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１１４】
ゲート絶縁膜１０５として、加熱により酸素放出される膜を用いることで、後述する酸化物半導体膜１０７に酸素が供給され、ゲート絶縁膜１０５および後述する酸化物半導体膜１０７の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ１００を電気特性の劣化の少ないトランジスタとすることができる。
【０１１５】
次いで、ゲート絶縁膜１０５上に酸化物半導体膜１０６を形成する（図６（Ｂ）参照）。
【０１１６】
酸化物半導体膜は、シリコン半導体に比べて大きなバンドギャップを有し、該酸化物半導体膜をトランジスタ１００に用いることでオフ電流を低減させることができる。それゆえ、トランジスタのオン・オフ比を確保することが容易になる。
【０１１７】
なお、酸化物半導体膜は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、一元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１１８】
なお、一例として、酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝３以上３０以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタ１００の電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【０１１９】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【０１２０】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１２１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１２２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１２３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１２４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１２５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１２６】
ゲート絶縁膜１０５上に形成する酸化物半導体膜１０６は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により形成する。ここでは、スパッタリング法により形成する。なお、酸化物半導体膜１０６は、厚さ１ｎｍ以上５０ｎｍ以下で形成すればよい。
【０１２７】
酸化物半導体膜１０６をＣＡＡＣ−ＯＳとする際には、基板１０１を加熱しながら酸化物半導体膜１０６を形成すればよく、基板１０１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半導体膜の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳとすることができる。
【０１２８】
スパッタリング法により酸化物半導体膜１０６を形成する際、できる限り酸化物半導体膜１０６に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。さらには、該処理室の排気は、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせて用いればよい。
【０１２９】
上記のようにすることで、水素の混入が低減された酸化物半導体膜１０６を形成することができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜１０６は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定される酸化物半導体膜１０６の窒素濃度は、５×１０１８ｃｍ−３未満となる。
【０１３０】
また、ゲート絶縁膜１０５および酸化物半導体膜１０６は、真空下で連続して形成してもよい。例えば、基板１０１上のゲート電極１０４の表面に付着した水素を含む不純物を、熱処理またはプラズマ処理で除去した後、大気に暴露することなくゲート絶縁膜１０５を形成し、続けて大気に暴露することなく酸化物半導体膜１０６を形成してもよい。このようにすることで、ゲート電極１０４の表面に付着した水素を含む不純物を低減し、また、ゲート絶縁膜１０５と酸化物半導体膜１０６との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
【０１３１】
次に、フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１０６上に形成し、該レジストマスクを用いて、酸化物半導体膜１０６を所望の形状にエッチングし、島状の酸化物半導体膜１０７を形成する（図７（Ａ）参照）。該エッチングは、ドライエッチングまたはウェットエッチングで行えばよい。
【０１３２】
酸化物半導体膜１０７には、酸素欠損に起因して電荷が生じている場合がある。これは、酸化物半導体膜１０６を形成する際、または酸化物半導体膜１０７を形成する際に生じる。一般に酸化物半導体における酸素欠損は、酸素欠損の一部がドナーとなり、キャリアである電子を生じる。つまり、該電子の生成は、トランジスタ１００のしきい値電圧をマイナス方向に変動させる要因となる。そして、酸化物半導体膜１０７において、該電子の生成は、酸化物半導体膜１０６（または酸化物半導体膜１０７）とゲート絶縁膜１０５との界面近傍で生じる酸素欠損おいて顕著である。
【０１３３】
そこで、酸化物半導体膜１０７に、第１の加熱処理を行い、酸化物半導体膜１１１を形成する（図７（Ｂ）参照）。なお、酸化物半導体膜１１１は、図１に示したトランジスタ１００の半導体膜１０８に相当する。さらに、半導体膜１０８は、酸化物半導体膜１１１のかわりに半導体特性を示す他の材料を適用してもよい。例えば、該材料としては、単結晶シリコン膜もしくは多結晶シリコン膜に代表されるように結晶性を有するシリコン半導体膜などがある。
【０１３４】
第１の加熱処理は、酸化物半導体膜１０７から水素（水、水酸基または水素化物を含む）を放出させると共に、ゲート絶縁膜１０５に含まれる酸素の一部を放出し、酸化物半導体膜１０７中、およびゲート絶縁膜１０５と酸化物半導体膜１０７との界面近傍に酸素を拡散させる。さらに、ゲート絶縁膜１０５と酸化物半導体膜１０７と界面準位および酸化物半導体膜１０７の酸素欠損を低減し、完成したトランジスタ１００の酸化物半導体膜１１１とゲート絶縁膜１０５との界面におけるキャリア捕獲の影響を小さくすることができる。従って、第１の加熱処理は、トランジスタ１００のしきい値電圧がマイナス方向へ変動することを抑制することができる。
【０１３５】
第１の加熱処理の温度は、上記を可能にする温度であり、具体的には、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０１３６】
第１の加熱処理に用いる加熱処理装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【０１３７】
さらに、酸化物半導体膜１０７中の水素はドナーとなりキャリアである電子を生じる。第１の加熱処理によって、酸化物半導体膜１０７は膜中の水素濃度が低減され、高純度化された酸化物半導体膜１１１となる。酸化物半導体膜１１１の水素濃度は、５×１０１８ｃｍ−３以下、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３未満、さらに好ましくは１×１０１６ｃｍ−３以下である。なお、酸化物半導体膜１１１中の水素濃度は、二次イオン質量分析法で測定されるものである。
【０１３８】
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜１１１を用いることで、トランジスタ１００のオフ電流を低減させることができる。具体的には、室温（２５℃）でのオフ電流（ここでは、チャネル長が３μｍ、チャネル幅が１μｍのトランジスタにおける値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、酸化物半導体膜１１１中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の濃度とことが好ましい。さらに、アルカリ土類金属も不純物であるため含有量を少なくすることが好ましい。
【０１３９】
なお、トランジスタ１００の作製工程において、第１の加熱処理を行う順番は、酸化物半導体膜１０７を形成した後だけではなく、酸化物半導体膜１０６を形成した後であれば、いつ行ってもよい。さらに、第１の加熱処理は複数回行ってもよい。例えば、酸化物半導体膜１０７を形成した後に１回行うだけではなく、酸化物半導体膜１０６を形成した後と、酸化物半導体膜１０７を形成した後の２回行ってもよい。
【０１４０】
まず、ゲート絶縁膜１０５および酸化物半導体膜１１１上に導電膜を形成する。該導電膜は、ゲート電極１０４を形成する際に用いる導電膜１０２に適用可能な導電材料を用いて、単層または積層して形成する。また、該導電膜の厚さは、特に限定はなく、上記導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。例えば、１０ｎｍ以上５００ｎｍ以下で形成すればよい。なお、該導電膜を形成する方法は導電膜１０２と同様とすればよい。
【０１４１】
次いで、形成した導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、該レジストマスクを用いて該導電膜をエッチングし、一対の電極１０９ａ、１０９ｂを形成する（図８（Ａ）参照）。該エッチングはドライエッチングまたはウェットエッチングで行えばよい。なお、一対の電極１０９ａ、１０９ｂはソース電極およびドレイン電極として機能し、ソース配線およびドレイン配線としても機能する。
【０１４２】
上記工程により、トランジスタ１００を形成することができる。なお、ここまでの作製工程の後に、保護絶縁膜１１０を形成してもよい（図８（Ｂ）参照）。保護絶縁膜１１０はゲート絶縁膜１０５と同様とすればよい。さらに、保護絶縁膜１１０を形成した後に第２の加熱処理を行ってもよい。第２の加熱処理を行うことで、ゲート絶縁膜１０５中の酸素の一部および保護絶縁膜１１０中の酸素の一部を、酸化物半導体膜１１１中、およびゲート絶縁膜１０５と酸化物半導体膜１１１との界面近傍、酸化物半導体膜１１１と保護絶縁膜１１０との界面近傍に拡散させることができ、酸化物半導体膜１１１の酸素欠損を補うことができるため、トランジスタ１００の電気特性を向上させることができる。なお、第２の加熱処理における装置および加熱条件は、第１の加熱処理と同様とすればよい。
【０１４３】
以上より、トランジスタ１００のゲート電極１０４には一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられていることにより、上面図における一対の電極１０９ａ、１０９ｂ間の距離である見かけ上のチャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。さらに、上面図における一対の電極１０９ａ、１０９ｂ間の幅である見かけ上のチャネル幅に対して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１４４】
なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができる。
【０１４５】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタ１００とは異なる構造のトランジスタについて説明する。
【０１４６】
本発明の一態様は、ゲート電極に設けられる一対の第１の突起が複数であるボトムゲート構造のトランジスタである。そこで、本実施の形態では、ゲート電極１０４に一対の第１の突起１２０ａ、１２０ｂが複数設けられている形態について説明する。また、本実施の形態は、実施の形態１と比較して一対の第１の突起１２０ａ、１２０ｂを設ける数が異なるだけであるため、実施の形態１の説明は、適宜参照することができる。
【０１４７】
本実施の形態は、一対の第１の突起１２０ａ、１２０ｂがゲート電極１０４に３組設けられているトランジスタ２００を例に説明する。
【０１４８】
図９（Ａ）はトランジスタ２００の上面図である。
【０１４９】
トランジスタ２００は、基板１０１に、３組設けられた一対の第１の突起１２０ａ、１２０ｂと、該一対の第１の突起１２０ａ、１２０ｂの間に設けられた第２の突起１３０とを有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つ該一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ該一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジスタである。なお、図９（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。
【０１５０】
さらに、チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に３組設けられた一対の第１の突起１２０ａ、１２０ｂのうち最も外側に配置される一対の第１の突起１２０ａ、１２０ｂの頂面上に位置している。
【０１５１】
また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極１０４に３組設けられた一対の第１の突起１２０ａ、１２０ｂのうち最も外側に配置される一対の第１の突起１２０ａ、１２０ｂの頂面上に位置している。
【０１５２】
ゲート電極１０４に設けられた３組の一対の第１の突起１２０ａ、１２０ｂの全ては、チャネル幅方向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている。図９（Ｂ）は図９（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ２００の断面図である。図９（Ｂ）に示すように、トランジスタ２００のＡ−Ｂ断面は、トランジスタ１００と同様である。
【０１５３】
トランジスタ２００の半導体膜１０８は、ゲート電極１０４に設けられた３組の一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成される。従って、トランジスタ２００は、三次元状のチャネル領域が形成され、トランジスタ２００動作時に機能する実効上のチャネル長Ｌは、図９（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図９（Ｂ）参照）。
【０１５４】
図９（Ｃ）は、図９（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ２００の断面図である。
【０１５５】
図９（Ｃ）に示すように、トランジスタ２００のＣ−Ｄ断面は、基板１０１と、一対の第１の突起１２０ａ、１２０ｂのうちの一方である第１の突起１２０ａが離間して３つ設けられたゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つゲート電極１０４およびゲート電極１０４に設けられた全ての第１の突起１２０ａと重畳する半導体膜１０８と、半導体膜１０８と接して、且つゲート電極１０４に設けられた全ての第１の突起１２０ａと重畳する一対の電極１０９ａ、１０９ｂのうちの一方である電極１０９ａと、を有する。
【０１５６】
トランジスタ２００の半導体膜１０８は、ゲート電極１０４に設けられた３組の一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ２００は、三次元状のチャネル領域が形成され、トランジスタ２００の動作時に機能する実効上のチャネル幅Ｗは、図９（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャネル幅に対して、少なくとも形状に沿って形成された一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長くなる（図９（Ｃ）参照）。
【０１５７】
実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、実効上のチャネル幅Ｗおよび実効上のチャネル長Ｌが、３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように、３組の一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨは同じである。
【０１５８】
また、ゲート電極１０４に設けられる一対の第１の突起の数は、特に限定はなく、作製するトランジスタの大きさに合わせて適宜決めればよい。なお、ゲート電極に設ける一対の第１の突起だけでなく、後述の実施の形態３で説明するように、第２の突起を複数設けてもよい。このように、一対の第１の突起および第２の突起を複数設けることによって、一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くできるため、トランジスタの作製工程において形成される膜の被覆性を高めることができる。
【０１５９】
以上より、トランジスタ２００は、トランジスタのサイズを縮小させつつ、実効上のチャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比を充分に確保された良好なスイッチング特性を有するトランジスタである。
【０１６０】
ここで、トランジスタ２００の作製方法について説明する。
【０１６１】
基板１０１に実施の形態１と同様にして導電膜１０２を形成する（図１０（Ａ）参照）。
【０１６２】
次に、ハーフトーンマスクを用いて、３組の一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは薄くなるようにレジストマスク１５０を形成する（図１０（Ｂ）参照）。なお、導電膜１０２において、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定する。
【０１６３】
なお、ゲート電極１０４に設ける一対の第１の突起１２０ａ、１２０ｂの数をさらに増やす場合は、多階調マスクを用いて形成する厚さの異なる領域を有するレジストマスクにおいて、設ける一対の第１の突起１２０ａ、１２０ｂの数だけ、厚さの厚い領域を形成し、それ以外の領域の厚さは薄くなるように形成すればよい。
【０１６４】
次に、レジストマスク１５０を用いて、導電膜１０２の一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された導電膜１０３を形成する。なお、該エッチングはドライエッチングで行えばよい。
【０１６５】
次に、レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５１を形成する（図１０（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラズマによるアッシングを用いればよい。
【０１６６】
次に、レジストマスク１５１を用いて島状に加工された導電膜１０３をエッチングし、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、ゲート電極１０４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図１０（Ｄ）参照）。
【０１６７】
以降の作製工程は、トランジスタ１００と同様とすればトランジスタ２００を作製することができる（図６乃至図８参照）。
【０１６８】
以上より、本実施の形態に示すトランジスタ２００は、ゲート電極１０４に複数の一対の第１の突起１２０ａ、１２０ｂおよび１つの第２の突起１３０を設けることで、見かけ上のチャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。さらに、見かけ上のチャネル幅に対して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１６９】
なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができる。
【０１７０】
（実施の形態３）
本実施の形態では、先の実施の形態に示したトランジスタとは異なる構造のトランジスタについて説明する。
【０１７１】
本発明の一態様は、ゲート電極に設けられる第２の突起が複数であるボトムゲート構造のトランジスタである。そこで、本実施の形態では、ゲート電極１０４に第２の突起１３０が複数設けられている形態について説明する。また、本実施の形態は、実施の形態１と比較して第２の突起１３０を設ける数が異なるだけであるため、実施の形態１の説明を適宜参照することができる。
【０１７２】
本実施の形態は、第２の突起１３０がゲート電極１０４に２つ設けられているトランジスタ３００を例に説明する。
【０１７３】
図１１（Ａ）はトランジスタ３００の上面図である。
【０１７４】
トランジスタ３００は、基板１０１に、一対の第１の突起１２０ａ、１２０ｂと、該一対の第１の突起１２０ａ、１２０ｂの間に２つ設けられた第２の突起１３０とを有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つ一対の第１の突起１２０ａ、１２０ｂおよび該第２の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ該一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジスタである。なお、図１１（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。
【０１７５】
さらに、チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【０１７６】
また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【０１７７】
ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方向に延伸して２つ設けられた第２の突起１３０を挟んで対向して設けられている。
【０１７８】
図１１（Ｂ）は図１１（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ３００の断面図である。
【０１７９】
図１１（Ｂ）に示すように、トランジスタ３００のＡ−Ｂ断面は、基板１０１と、一対の第１の突起１２０ａ、１２０ｂおよび一対の第１の突起１２０ａ、１２０ｂの間に設けられた２つの第２の突起１３０とを有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つゲート電極１０４、一対の第１の突起１２０ａ、１２０ｂ、および全ての第２の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有する。
【０１８０】
トランジスタ３００の半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂおよび２つの第２の突起１３０の形状に沿って形成される。従って、トランジスタ３００は、三次元状のチャネル領域が形成され、トランジスタ３００動作時に機能する実効上のチャネル長Ｌは、図１１（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図１１（Ｂ）参照）。
【０１８１】
図１１（Ｃ）は、図１１（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ３００の断面図である。なお、図１１（Ｃ）に示すように、トランジスタ３００のＣ−Ｄ断面は、トランジスタ１００と同様である。
【０１８２】
トランジスタ３００の半導体膜１０８は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ３００は、三次元状のチャネル領域が形成され、トランジスタ３００の動作時に機能する実効上のチャネル幅Ｗは、図１１（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長くなる（図１１（Ｃ）参照）。
【０１８３】
実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、実効上のチャネル幅Ｗおよび見かけ上のチャネル長Ｌが、３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように、一対の第１の突起１２０ａ、１２０ｂおよび２つの第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さは同じである。
【０１８４】
また、ゲート電極に設けられる第２の突起の数は、特に限定はなく、作製するトランジスタの大きさに合わせて適宜決めればよい。なお、ゲート電極に設ける第２の突起だけでなく、実施の形態２で説明したように、一対の第１の突起を複数設けてもよい。このように、一対の第１の突起および第２の突起を複数設けることによって、一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くできるため、トランジスタの作製工程において形成される膜の被覆性を高めることができる。
【０１８５】
以上から、トランジスタ３００は、トランジスタのサイズを縮小させつつ、実効上のチャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比を充分に確保された良好なスイッチング特性を有するトランジスタである。
【０１８６】
ここで、トランジスタ３００の作製方法について説明する。なお、トランジスタ３００のＣ−Ｄ断面は、トランジスタ１００と同様であるため、トランジスタ３００のＡ−Ｂ断面を例に説明する。
【０１８７】
基板１０１に実施の形態１と同様にして導電膜１０２を形成する（図１２（Ａ）参照）。
【０１８８】
次に、ハーフトーンマスクを用いて、一対の第１の突起１２０ａ、１２０ｂおよび２つの第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは薄くなるようにレジストマスク１５０を形成する（図１２（Ｂ）参照）。なお、導電膜１０２において、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定する。
【０１８９】
なお、ゲート電極１０４に設ける第２の突起１３０の数をさらに増やす場合は、多階調マスクを用いて形成する厚さの異なる領域を有するレジストマスクにおいて、設ける第２の突起１３０の数だけ、厚さの厚い領域を形成し、それ以外の領域の厚さは薄くなるように形成すればよい。
【０１９０】
次に、レジストマスク１５０を用いて、導電膜１０２の一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された導電膜１０３を形成する。なお、該エッチングはドライエッチングで行えばよい。
【０１９１】
次に、レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５１を形成する（図１２（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラズマによるアッシングを用いればよい。
【０１９２】
次に、レジストマスク１５１を用いて島状に加工された導電膜１０３をエッチングし、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、ゲート電極１０４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図１２（Ｄ）参照）。
【０１９３】
以降の作製工程は、トランジスタ１００と同様とすればトランジスタ３００を作製することができる（図６乃至図８参照）。
【０１９４】
以上より、本実施の形態に示すトランジスタ３００は、ゲート電極１０４に１つの一対の第１の突起１２０ａ、１２０ｂおよび複数の第２の突起１３０を設けることで、見かけ上のチャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。さらに、見かけ上のチャネル幅に対して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０１９５】
なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができる。
【０１９６】
（実施の形態４）
本実施の形態では、先の実施の形態に示したトランジスタとは異なる構造のトランジスタについて説明する。
【０１９７】
トランジスタ１００において、ゲート電極１０４は、一対の第１の突起１２０ａ、１２０ｂ、および第２の突起１３０を含む領域と、一対の第１の突起１２０ａ、１２０ｂ、および第２の突起１３０以外の領域と、を有しているものとみなすことができる。そこで、本実施の形態では、上記２つの異なる領域において、それぞれの領域が互いに異なる導電材料によって構成される形態について説明する。また、本実施の形態は、実施の形態１と比較して一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を構成する導電材料が異なるだけであるため、実施の形態１で説明したことは、本実施の形態に適用することができる。
【０１９８】
本実施の形態は、異なる種類の導電材料を用いて、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形成されたゲート電極１０４を有するトランジスタ４００を例に説明する。
【０１９９】
図１３（Ａ）はトランジスタ４００の上面図である。
【０２００】
トランジスタ４００は、基板１０１に、一対の第１の突起１２０ａ、１２０ｂと、一対の第１の突起１２０ａ、１２０ｂの間に設けられる第２の突起１３０とを有するゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つ一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有するボトムゲート構造のトランジスタである。なお、図１３（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。
【０２０１】
さらに、チャネル幅方向において、半導体膜１０８の側端は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【０２０２】
また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【０２０３】
ゲート電極１０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている。
【０２０４】
図１３（Ｂ）は図１３（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ４００の断面図である。
【０２０５】
図１３（Ｂ）に示すように、トランジスタ４００のＡ−Ｂ断面は、基板１０１と、ゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つゲート電極１０４、該一対の第１の突起１２０ａ、１２０ｂ、および該第２の突起１３０に重畳する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、を有する。
【０２０６】
さらにゲート電極１０４は、領域１０４ａと、領域１０４ａに接して且つ分離して設けられた一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を含む領域１０４ｂとを有している。そして、領域１０４ａおよび領域１０４ｂは互いに異なる導電材料から構成されており、領域１０４ａは第１の導電材料、領域１０４ｂは第２の導電材料で構成されている。
【０２０７】
トランジスタ４００の半導体膜１０８は、ゲート電極１０４のうち、領域１０４ｂである一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成される。従って、トランジスタ４００は、三次元状のチャネル領域が形成され、トランジスタ４００動作時に機能する実効上のチャネル長Ｌは、図１３（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図１３（Ｂ）参照）。
【０２０８】
図１３（Ｃ）は図１３（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ４００の断面図である。
【０２０９】
図１３（Ｃ）に示すように、トランジスタ４００のＣ−Ｄ断面は、基板１０１と、ゲート電極１０４と、ゲート電極１０４を覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５と接して、且つゲート電極１０４、および該第１の突起１２０ａに重畳する半導体膜１０８と、半導体膜１０８と接して、且つ該第１の突起１２０ａと重畳する一対の電極１０９ａ、１０９ｂのうち一方の電極１０９ａと、を有する。
【０２１０】
さらにゲート電極１０４は、第１の導電材料で構成された領域１０４ａ上に領域１０４ｂの一部であり、第２の導電材料で構成された一対の第１の突起１２０ａ、１２０ｂのうち一方である第１の突起１２０ａを有している。
【０２１１】
トランジスタ４００の半導体膜１０８は、ゲート電極１０４のうち、領域１０４ｂの一部である一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ４００は、三次元状のチャネル領域が形成され、トランジスタ４００の動作時に機能する実効上のチャネル幅Ｗは、図１３（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長くなる（図１３（Ｃ）参照。）。
【０２１２】
実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、実効上のチャネル幅Ｗおよび見かけ上のチャネル長Ｌが、３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨを選択する。なお、一対の第１の突起１２０ａ、１０９ｂおよび第２の突起１３０は、同じ作製工程で形成されることから、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さは同じである。
【０２１３】
また、ゲート電極に設けられる一対の第１の突起の数および第２の突起の数は、実施の形態２および実施の形態３で説明したように複数にしてもよく、作製するトランジスタの大きさに合わせて適宜決めればよい。一対の第１の突起および第２の突起を複数設けることによって、一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くできるため、トランジスタの作製工程において形成される膜の被覆性を高めることができる。
【０２１４】
以上から、トランジスタ４００は、トランジスタのサイズを縮小させつつ、実効上のチャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比を充分に確保された良好なスイッチング特性を有するトランジスタである。
【０２１５】
ここで、トランジスタ４００の作製方法について説明する。なお、トランジスタ４００のＡ−Ｂ断面およびＣ−Ｄ断面は、トランジスタ１００と同様であるため、トランジスタ４００のＡ−Ｂ断面を例に説明する。
【０２１６】
基板１０１に第１の導電材料を用いて導電膜１０２ａを形成する。導電膜１０２ａの上に第２の導電材料を用いて、導電膜１０２ｂを形成する（図１４（Ａ）参照）。導電膜１０２ａおよび導電膜１０２ｂ合わせて、実施の形態１に記載した導電膜１０２の厚さとなるように形成すればよい。なお、導電膜１０２ａの厚さは、導電膜１０２ｂの厚さより薄くてもよい。
【０２１７】
第１の導電材料および第２の導電材料ともに、実施の形態１で説明した導電膜１０２に適用可能な導電材料と同様であるが、第１の導電材料に、実施の形態１で説明した金属の酸化物を用いる場合は、該酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極１０４全体の抵抗を低減するために、第２の導電材料としてシート抵抗が１０Ω／ｓｑ以下の低抵抗なものを用いることが好ましい。また、第１の導電材料および第２の導電材料としては、仕事関数差が０．６ｅＶ以内、好ましくは０．２ｅＶ以内、さらに好ましくは０．１ｅＶ以内となるものを用いることが好ましい。
【０２１８】
図２（Ｂ）と同様にして、ハーフトーンマスクを用いて、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは薄くなるようにレジストマスク１５０を形成する（図１４（Ｂ）参照）。なお、導電膜１０２において、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定する。
【０２１９】
なお、ゲート電極１０４に設ける一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の数を複数にする場合は、多階調マスクを用いて形成する厚さの異なる領域を有するレジストマスクにおいて、設ける一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の数だけ、厚さの厚い領域を形成し、それ以外の領域の厚さは薄くなるように形成すればよい。
【０２２０】
次に、レジストマスク１５０を用いて、導電膜１０２ａおよび導電膜１０２ｂの一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された導電膜１０３ａおよび島状に加工された導電膜１０３ｂを形成する。なお、該エッチングは、導電膜１０２ａおよび導電膜１０２ｂの両方ともエッチングできるエッチング条件を用いて、ドライエッチングを行えばよい。
【０２２１】
次に、レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５１を形成する（図１４（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラズマによるアッシングを用いればよい。
【０２２２】
次に、レジストマスク１５１を用いて島状に加工された導電膜１０３ｂをエッチングし、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、領域１０４ａおよび領域１０４ｂ有するゲート電極１０４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図１４（Ｄ）参照）。該エッチングは、島状に加工された導電膜１０３ａに対して島状に加工された導電膜１０３ｂの選択比が高いエッチング条件を用いて、ドライエッチングを行う必要がある。
【０２２３】
以降の作製工程は、トランジスタ１００と同様とすればトランジスタ４００を作製することができる（図６乃至図８参照）。
【０２２４】
以上より、本実施の形態に示すトランジスタ４００は、ゲート電極１０４に第１の導電材料で構成された領域１０４ａと、第２の導電材料で構成された一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を含む領域１０４ｂを設けることで、見かけ上のチャネル長に対して、実効上のチャネル長Ｌを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。さらに、見かけ上のチャネル幅に対して、実効上のチャネル幅Ｗを３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０２２５】
なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができる。
【０２２６】
（実施の形態５）
本実施の形態では、先の実施の形態に示したトランジスタとは異なる構造のトランジスタについて説明する。
【０２２７】
本発明の一態様は、ボトムゲート構造のトランジスタに限らず、一対の第１の突起および第２の突起が設けられた絶縁表面を有する構造物を形成するトップゲート構造のトランジスタでもよい。そこで、本実施の形態では、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられた絶縁表面を有する構造物を有するトップゲート構造のトランジスタについて説明する。本実施の形態に示すトランジスタは実施の形態１に示したトランジスタの変形例であるため、実施の形態１の説明は、適宜参照することができる。
【０２２８】
ここでは、１つの一対の第１の突起１２０ａ、１２０ｂ、および１つの第２の突起１３０が形成された絶縁表面を有する構造物を有するトランジスタ５００を例に説明する。
【０２２９】
図１５（Ａ）はトランジスタ５００の上面図である。
【０２３０】
トランジスタ５００は、基板１０１に、一対の第１の突起１２０ａ、１２０ｂと、一対の第１の突起１２０ａ、１２０ｂの間に設けられる第２の突起１３０とを有して且つ絶縁表面を有する構造物５０４と、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０に接する半導体膜１０８と、半導体膜１０８と接して、且つ一対の第１の突起１２０ａ、１２０ｂと重畳する一対の電極１０９ａ、１０９ｂと、構造物５０４、半導体膜１０８、および一対の電極１０９ａ、１０９ｂを覆うゲート絶縁膜１０５と、ゲート絶縁膜１０５に接して、且つ一対の電極１０９ａ、１０９ｂの間に設けられるゲート電極５１０と、を有するトップゲート構造のトランジスタである。なお、図１５（Ａ）において、ゲート絶縁膜１０５は、便宜上、図示していない。
【０２３１】
さらに、チャネル幅方向において、半導体膜１０８の側端は、絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【０２３２】
また、チャネル幅方向において、一対の電極１０９ａ、１０９ｂの側端は、絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂの頂面より外側に位置する。
【０２３３】
絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂは、チャネル幅方向に延伸して設けられた第２の突起１３０を挟んで対向して設けられている。
【０２３４】
図１５（Ｂ）は図１５（Ａ）に示した一点鎖線Ａ−Ｂ間におけるトランジスタ５００の断面図である。
【０２３５】
半導体膜１０８は、絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の形状に沿って形成される。従って、トランジスタ５００は、三次元状のチャネル領域が形成され、トランジスタ５００動作時に機能する実効上のチャネル長Ｌは、図１５（Ａ）の一対の電極１０９ａ、１０９ｂ間の距離に相当する見かけ上のチャネル長に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨの分は、長くなる（図１５（Ｂ）参照）。
【０２３６】
「一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨ」とは、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０頂面から絶縁表面を有する構造物５０４の底面に下ろした垂線において、該頂面から、絶縁表面を有する構造物５０４の一対の突起１２０ａ、１２０ｂおよび第２の突起１３０以外の領域における上面までの距離に相当する。
【０２３７】
図１５（Ｃ）は、図１５（Ａ）に示した一点鎖線Ｃ−Ｄ間におけるトランジスタ５００の断面図である。
【０２３８】
図１５（Ｃ）に示すように、トランジスタ５００のＣ−Ｄ断面は、基板１０１と、一対の第１の突起１２０ａ、１２０ｂのうちの一方である第１の突起１２０ａを有して且つ絶縁表面を有する構造物５０４と、該第１の突起１２０ａを覆う半導体膜１０８と、半導体膜１０８と接して、且つ該第１の突起１２０ａと重畳する一対の電極１０９ａ、１０９ｂのうちの一方である電極１０９ａと、絶縁表面を有する構造物５０４、半導体膜１０８、電極１０９ａを覆うゲート絶縁膜１０５を有する。
【０２３９】
半導体膜１０８は、絶縁表面を有する構造物５０４に設けられた一対の第１の突起１２０ａ、１２０ｂの形状に沿って形成される。従って、トランジスタ５００は、三次元状のチャネル領域が形成され、トランジスタ５００の動作時に機能する実効上のチャネル幅Ｗは、図１５（Ａ）の一対の電極１０９ａ、１０９ｂの幅に相当する見かけ上のチャネル幅に対して、少なくとも一対の第１の突起１２０ａ、１２０ｂの高さＨの分は、長くなる（図１５（Ｃ）参照）。これにより、トランジスタのサイズを縮小しつつ、トランジスタ５００のオン電流を増大させることができる。
【０２４０】
実施の形態１と同様に、見かけ上のチャネル幅および見かけ上のチャネル長に対して、実効上のチャネル幅Ｗおよび見かけ上のチャネル長Ｌが、３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとなるように、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の高さＨを選択する。
【０２４１】
また、ゲート電極に設けられる一対の第１の突起の数および第２の突起の数は、実施の形態２および実施の形態３で説明したように複数にしてもよく、作製するトランジスタの大きさに合わせて適宜決めればよい。一対の第１の突起および第２の突起を複数設けることによって、一組一組（一つ一つ）の一対の第１の突起および第２の突起の高さを低くできるため、トランジスタの作製工程において形成される膜の被覆性を高めることができる。
【０２４２】
以上から、トランジスタ５００は、トランジスタのサイズを縮小させつつ、実効上のチャネル長Ｌを長くさせて短チャネル効果を抑制することができ、さらに実効上のチャネル幅Ｗも長くさせてオン電流を増大させることができるため、トランジスタのオン・オフ比を充分に確保された良好なスイッチング特性を有するトランジスタである。
【０２４３】
なお、図１５に示したトランジスタ５００において、一対の電極１０９ａ、１０９ｂとゲート電極５１０とは重畳していない構成であるが、これに限定されるものではない。例えば、一対の電極１０９ａ、１０９ｂとゲート電極５１０とは重畳する構成であってもよい。
【０２４４】
また、図示していないが、トランジスタ５００は、半導体膜１０８の一対の電極１０９ａ、１０９ｂおよびゲート電極５１０と重畳しない領域に、ＬＤＤ領域としてドーパントが添加された低抵抗領域を設けてもよい。ＬＤＤ領域を設けることによってホットキャリア劣化などのトランジスタ５００の劣化が抑制され、トランジスタ５００の信頼性を向上させることができる。また、一対の電極１０９ａ、１０９ｂとゲート電極５１０とで形成される寄生容量を低減することができるため、トランジスタ５００の動作速度を速くすることができる。
【０２４５】
トランジスタ５００の構造は、図１５に示されたものに限定されない。例えば、図１５に示したトランジスタ５００は、一対の電極１０９ａ、１０９ｂの下面と半導体膜１０８の上面とが接するトップコンタクト構造であるが、一対の電極１０９ａ、１０９ｂの上面と半導体膜１０８の下面とが接するボトムコンタクト構造であってもよい。また、半導体膜１０８、一対の第１の突起１２０ａ、１２０ｂ、第２の突起１３０、および一対の電極１０９ａ、１０９ｂのチャネル方向およびチャネル幅方向における側端の位置は、実施の形態１と同様に、適宜選択できる。
【０２４６】
ここで、トランジスタ５００の作製方法について説明する。なお、トランジスタ５００のＡ−Ｂ断面を例に説明する。
【０２４７】
基板１０１は実施の形態１と同様とすればよく、基板１０１に絶縁材料を用いて、絶縁膜５０２を形成する（図１６（Ａ）参照）。絶縁膜５０２の厚さは、実施の形態１で説明した導電膜１０２に同様とする。
【０２４８】
絶縁膜５０２は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。
【０２４９】
また、トランジスタ５００の半導体膜１０８として酸化物半導体膜を用いる場合は、絶縁膜５０２として、加熱処理により酸素を放出する膜を用いると好ましい。加熱により酸素放出される膜を用いることで、後に形成される酸化物半導体膜１０７に酸素が供給され、後に形成される絶縁表面を有する構造物５０４と、後に形成される酸化物半導体膜１０７との界面準位を低減できる。従って、トランジスタ５００の動作に起因して生じうる電荷などが、該界面準位に捕獲されることを抑制でき、トランジスタ５００を電気特性の劣化の少ないトランジスタとすることができる。
【０２５０】
なお、基板１０１と絶縁膜５０２との間に下地絶縁膜を形成してもよい。下地絶縁膜は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ５００の作製工程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐ。それゆえ、下地絶縁膜の厚さは特に限定はないが、５０ｎｍ以上とすることが好ましい。
【０２５１】
下地絶縁膜は、ゲート絶縁膜１０５に適用可能な膜種から適宜選択して形成すればよい。アルカリ金属の侵入防止のためには、下地絶縁膜として、窒化物絶縁膜を用いることが好ましい。
【０２５２】
実施の形態１と同様に、ハーフトーンマスクを用いて、厚さの異なる領域を有するレジストマスク１５０を形成する。レジストマスク１５０は、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が形成される領域の厚さは厚く、それ以外の領域の厚さは薄くなるように形成する（図１６（Ｂ）参照）。なお、導電膜１０２において、ゲート電極１０４が形成されない領域には、レジストマスク１５０も形成されないようにする。一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間の距離を考慮して、レジストマスク１５０の薄く形成される領域の厚さを決定すればよい。なお、ハーフトーンマスクの代わりにグレートーンマスクのように他の多階調マスクを用いてもよい。
【０２５３】
また、絶縁表面を有する構造物５０４に設けられる一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の数を複数にする場合は、多階調マスクを用いて形成する厚さの異なる領域を有するレジストマスクにおいて、設けられる一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の数だけ厚さの厚い領域を形成し、それ以外の領域の厚さは薄くなるように形成すればよい。
【０２５４】
レジストマスク１５０を用いて、絶縁膜５０２の一部を選択的に除去（エッチング）する。このエッチングにより、島状に加工された絶縁膜５０３を形成する。なお、該エッチングはドライエッチングで行えばよい。
【０２５５】
レジストマスク１５０を縮小（後退）させて、のちに一対の第１の突起１２０ａ、１２０ｂと第２の突起１３０との間隔となる部分において分離されたレジストマスク１５１を形成する（図１６（Ｃ）参照）。レジストマスク１５０の縮小（後退）には、酸素プラズマによるアッシングを用いればよい。
【０２５６】
レジストマスク１５１を用いて島状に加工された絶縁膜５０３の一部をエッチングして、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０を形成し、絶縁表面を有する構造物５０４を形成する。そして、該エッチングの後にレジストマスク１５１を除去する（図１６（Ｄ）参照）。
【０２５７】
また、絶縁表面を有する構造物５０４を形成したあと、逆スパッタリング処理などのプラズマ処理を行ってもよい。このような処理を行うことによって、一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０の上端部の角が削られ、曲面形状にでき、以降のトランジスタ５００の作製工程において形成する膜の被覆性を高めることができる。
【０２５８】
絶縁表面を有する構造物５０４を覆って酸化物半導体膜１０６を形成する。酸化物半導体膜１０６は実施の形態１と同様にして形成する（図１７（Ａ）参照）。
【０２５９】
フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１０６上に形成し、該レジストマスクを用いて、酸化物半導体膜１０６を所望の形状にエッチングし、島状の酸化物半導体膜１０７を形成する（図１７（Ｂ）参照）。該エッチングは、ドライエッチングまたはウェットエッチングで行えばよい。
【０２６０】
酸化物半導体膜１０７から水素（水、水酸基または水素化物を含む）を放出させると共に、ゲート絶縁膜１０５に含まれる酸素の一部を放出し、酸化物半導体膜１０７中、およびゲート絶縁膜１０５と酸化物半導体膜１０７との界面近傍に酸素を拡散させるために、第１の加熱処理を行い、酸化物半導体膜１１１を形成する（図１７（Ｃ）参照）。なお、酸化物半導体膜１１１は、図１５に示す半導体膜１０８に相当する。さらに、実施の形態１と同様に、半導体膜１０８は、酸化物半導体膜１１１のかわりに半導体特性を示す他の材料を適用してもよい。
【０２６１】
第１の加熱処理によって、ゲート絶縁膜１０５と酸化物半導体膜１０７と界面準位および酸化物半導体膜１０７の酸素欠損を低減し、完成したトランジスタ５００の酸化物半導体膜１１１とゲート絶縁膜１０５との界面におけるキャリア捕獲の影響を小さくすることができる。
【０２６２】
第１の加熱処理の条件および装置は、実施の形態１と同様である。
【０２６３】
また、第１の加熱処理によって形成される酸化物半導体膜１１１の水素濃度は実施の形態１と同様である。アルカリ金属およびアルカリ土類金属は酸化物半導体膜１１１にとって不純物であるため、含有量は少ないことが好ましく、酸化物半導体膜１１１中に含まれるアルカリ金属の濃度は実施の形態１と同様である。
【０２６４】
なお、トランジスタ５００の作製工程において、第１の加熱処理を行う順番は、酸化物半導体膜１０７を形成した後だけではなく、酸化物半導体膜１０６を形成した後であれば、いつ行ってもよい。さらに、第１の加熱処理は複数回行ってもよい。例えば、酸化物半導体膜１０７を形成した後に１回行うだけではなく、酸化物半導体膜１０６を形成した後と、酸化物半導体膜１０７を形成した後の２回行ってもよい。
【０２６５】
次いで、酸化物半導体膜１１１上に一対の電極１０９ａ、１０９ｂを形成する（図１７（Ｄ）参照）。一対の電極１０９ａ、１０９ｂは実施の形態１と同様にして形成すればよい。なお、一対の電極１０９ａ、１０９ｂはソース電極およびドレイン電極として機能し、ソース配線およびドレイン配線としても機能する。
【０２６６】
次いで、絶縁表面を有する構造物５０４、酸化物半導体膜１１１、および一対の電極１０９ａ、１０９ｂを覆うゲート絶縁膜１０５を形成する（図１８（Ａ）参照）。なお、ゲート絶縁膜１０５は、実施の形態１で説明した膜種から適宜選択して形成すればよい。
【０２６７】
次いで、ゲート絶縁膜１０５と接して、且つ第２の突起１３０と重畳するゲート電極５１０を形成する（図１８（Ｂ）参照）。ゲート電極５１０は、実施の形態１で説明したゲート電極１０４に適用可能な導電材料を用いて導電膜を形成し、該導電膜にフォトリソグラフィ工程およびエッチング工程を行ってゲート電極５１０を形成する。ゲート電極５１０の厚さは、一対の電極１０９ａ、１０９ｂと同様にすればよい。
【０２６８】
また、酸化物半導体膜１１１の一対の電極１０９ａ、１０９ｂおよびゲート電極５１０と重畳しない領域に、ＬＤＤ領域としてドーパントが添加された低抵抗領域を設ける場合は、一対の電極１０９ａ、１０９ｂおよびゲート電極５１０をマスクとしてドーパントを添加することにより、セルフアラインに低抵抗領域を形成することができる。なお、ドーパントとしては一導電性を付与できる元素として、イオンドーピング法またはイオンインプランテーション法を用いて添加すればよい。
【０２６９】
上記工程により、トランジスタ５００を形成することができる。なお、ここまでの作製工程の後に、保護絶縁膜１１０を形成してもよい（図１８（Ｃ）参照）。保護絶縁膜１１０は、ゲート絶縁膜１０５と同様とすればよい。さらに、保護絶縁膜１１０を形成した後に第２の加熱処理を行ってもよい。第２の加熱処理を行うことで、下地絶縁膜中の酸素の一部、絶縁表面を有する構造物５０４中の酸素の一部、ゲート絶縁膜１０５中の酸素の一部および保護絶縁膜１１０中の酸素の一部を、酸化物半導体膜１１１中や、下地絶縁膜およびゲート絶縁膜１０５と酸化物半導体膜１１１との界面近傍や、ゲート絶縁膜１０５と保護絶縁膜１１０との界面近傍に拡散させることができるため、トランジスタ５００の電気特性を向上させることができる。なお、第２の加熱処理における装置および加熱条件は、第１の加熱処理と同様とすればよい。
【０２７０】
以上より、絶縁表面を有する構造物５０４には一対の第１の突起１２０ａ、１２０ｂおよび第２の突起１３０が設けられていることにより、上面図における一対の電極１０９ａ、１０９ｂ間の距離である見かけ上のチャネル長に対して、実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。さらに、上面図における一対の電極１０９ａ、１０９ｂ間の幅である見かけ上のチャネル幅に対して、実効上のチャネル幅を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタのサイズを縮小しても短チャネル効果の影響が低減され、半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【０２７１】
なお、本実施の形態の構成は、他の実施の形態の構成を適宜、組み合わせることができる。
【０２７２】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５のいずれかに示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０２７３】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０２７４】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０２７５】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態５のいずれかで示したトランジスタを適用することができる。
【０２７６】
まずは、実施の形態１乃至実施の形態５のいずれかで示したトランジスタを適用した半導体記憶装置であるメモリセルについて図１９を用いて説明する。
【０２７７】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１９（Ａ）参照）。
【０２７８】
ここで、半導体記憶装置の集積度を高めていくと、トランジスタＴｒもそれに伴いサイズを縮小していく必要が生じる。ところが、単にトランジスタＴｒのサイズを縮小していくと、ある程度以下のサイズとしたとき、トランジスタＴｒにおける短チャネル効果が無視できなくなる。これは、短チャネル効果により、パンチスルー現象によるリーク電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるためである。
【０２７９】
本発明の一形態のトランジスタをトランジスタＴｒに適用することで、トランジスタＴｒの占有面積を小さくでき、かつ実効上のチャネル長を長くすることができる。そのため、より半導体記憶装置の集積度を高めることが可能となる。
【０２８０】
なお、キャパシタに保持された電位の時間変化は、トランジスタＴｒのオフ電流によって図１９（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電位は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０２８１】
ここで、トランジスタＴｒのチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、酸化物半導体膜を用いたトランジスタはオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、実施の形態１で記述したように、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【０２８２】
図１９（Ｃ）および図１９（Ｄ）に、実施の形態１および実施の形態５で示したトランジスタで構成したメモリセルの断面構造の一例を示す。なお、図１９（Ｃ）および図１９（Ｄ）には、実施の形態１乃至実施の形態５で示したいずれのトランジスタも適用することができるが、例として、トランジスタ１００およびトランジスタ５００を適用した場合を示す。
【０２８３】
図１９（Ｃ）は、基板１０１上に設けられた半導体膜１０８を有するトランジスタ１００およびキャパシタ１９０の断面構造である。なお、キャパシタ１９０は、トランジスタ１００のゲート電極１０４と同一の層かつ同一の導電材料で構成される第１の容量電極と、一対の電極１０９ａ、１０９ｂの一方である電極１０９ｂと接続する第２の容量電極と、第１の容量電極および第２の容量電極の間に設けられたゲート絶縁膜１０５と同一の層かつ同一材料である誘電体層と、で構成される。トランジスタ１００のみならず、キャパシタ１９０に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。
【０２８４】
図１９（Ｄ）は、基板１０１上に設けられた半導体膜１０８を有するトランジスタ５００およびキャパシタ１９１の断面構造である。なお、キャパシタ１９１は、トランジスタ５００のゲート電極５１０と同一の層かつ同一の導電材料で構成される第１の容量電極と、トランジスタ５００の一対の電極１０９ａ、１０９ｂの一方である電極１０９ｂと接続する第２の容量電極と、第１の容量電極および第２の容量電極の間に設けられたトランジスタ５００のゲート絶縁膜１０５と同一の層かつ同一の材料である誘電体層と、で構成される。トランジスタ５００のみならず、キャパシタ１９１に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。
【０２８５】
以上のように、キャパシタに対して本発明の一態様を適用することができる。以後、図示しないが、他の形態に上記キャパシタ構造を適用しても構わない。
【０２８６】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【０２８７】
次に、実施の形態１乃至実施の形態５のいずれかで示したトランジスタを適用した半導体記憶装置であるメモリセルについて図１９と異なる例について図２０を用いて説明する。
【０２８８】
図２０（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。
【０２８９】
図１９で示す半導体記憶装置と同様、図２０で示す半導体記憶装置も集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小していく必要が生じる。図２０で示す半導体記憶装置は図１９で示す半導体記憶装置よりも用いるトランジスタの数が多いため、集積度を高めるためにはさらにトランジスタのサイズを縮小することが重要となる。
【０２９０】
本発明の一形態のトランジスタをトランジスタＴｒ＿１およびトランジスタＴｒ＿２に適用することで、トランジスタの占有面積は小さくでき、かつ実効上のチャネル長を長くすることができる。そのため、より半導体記憶装置の集積度を高めることが可能となる。
【０２９１】
なお、本実施の形態に示す半導体記憶装置は、フローティングゲートＦＧの電位に応じて、トランジスタＴｒ＿２のしきい値が変動することを利用したものである。例えば、図２０（Ｂ）は容量配線ＣＬの電位Ｖ＿ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄｓ＿２との関係を説明する図である。
【０２９２】
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電位を調整することができる。例えば、ソース配線ＳＬ＿１の電位をＶＤＤとする。このとき、ゲート配線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、フローティングゲートＦＧの電位をＨＩＧＨにすることができる。また、ゲート配線ＧＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、フローティングゲートＦＧの電位をＬＯＷにすることができる。
【０２９３】
そのため、ＦＧ＝ＬＯＷで示したＶ＿ＣＬ−Ｉｄｓ＿２カーブと、ＦＧ＝ＨＩＧＨで示したＶ＿ＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、Ｖ＿ＣＬ＝０ＶにてＩｄｓ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、Ｖ＿ＣＬ＝０ＶにてＩｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０２９４】
ここで、トランジスタＴｒ＿１として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、フローティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
【０２９５】
なお、トランジスタＴｒ＿２として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用してもよい。
【０２９６】
次に、図２０に示した半導体記憶装置において、キャパシタを含まない構成について図２１を用いて説明する。
【０２９７】
図２１は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、を有し、トランジスタＴｒ＿１のドレインはトランジスタＴｒ＿２のゲートと接続している。
【０２９８】
なお、トランジスタＴｒ＿１のチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、キャパシタを設けなくてもＴｒ＿１のドレインとＴｒ＿２のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ集積度を高めることができる。
【０２９９】
集積度を高めていくと、トランジスタＴｒ＿１およびトランジスタＴｒ＿２もそれに伴いサイズを縮小していく必要が生じる。キャパシタを設けない構成とすることで、トランジスタのサイズを縮小することがさらに重要となる。
【０３００】
本発明の一形態をトランジスタＴｒ＿１およびトランジスタＴｒ＿２の少なくともいずれかに適用することで、トランジスタの占有面積は小さくした際も、実効上のチャネル長を長くすることができる。そのため、より集積度を高めることが可能となる。
【０３０１】
また、本実施の形態では、配線を４本または５本用いる半導体記憶装置を示したが、これに限定されるものではない。例えば、ソース配線ＳＬ＿１とドレイン配線ＤＬ＿２を共通にする構成としても構わない。
【０３０２】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体装置を得ることができる。
【０３０３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０３０４】
（実施の形態７）
実施の形態１乃至実施の形態６のいずれかを一部に適用して、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０３０５】
図２２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２２（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３０６】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３０７】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３０８】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３０９】
図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態６に記載されているいずれかの記憶素子を用いることができる。
【０３１０】
図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３１１】
電源停止に関しては、図２２（Ｂ）または図２２（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２２（Ｂ）および図２２（Ｃ）の回路の説明を行う。
【０３１２】
図２２（Ｂ）および図２２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３１３】
図２２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態４に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３１４】
図２２（Ｂ）では、スイッチング素子１１４１として、酸化物半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３１５】
なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０３１６】
また、図２２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０３１７】
また、図２２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３１８】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３１９】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３２０】
実施の形態１乃至実施の形態６のいずれかをＣＰＵの一部に適用することにより、ＣＰＵの集積度を高めることが可能となる。また、ＣＰＵの消費電力を低減することが可能となる。
【０３２１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３２２】
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態５のいずれかに示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０３２３】
図２３にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２０００を有する。画素２０００は、トランジスタ２０３０と、キャパシタ２０２０と、液晶素子２０１０と、を含む。こうした画素２０００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載する。
【０３２４】
トランジスタ２０３０は、実施の形態１乃至実施の形態５のいずれかで示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、トランジスタの占有面積が低減するため、開口率の高い表示装置を得ることができる。
【０３２５】
ゲート線ＧＬはトランジスタ２０３０のゲートと接続し、ソース線ＳＬはトランジスタ２０３０のソースと接続し、トランジスタ２０３０のドレインは、キャパシタ２０２０の一方の容量電極および液晶素子２０１０の一方の画素電極と接続する。キャパシタ２０２０の他方の容量電極および液晶素子２０１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一の層かつ同一の導電材料で設けることができる。
【０３２６】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１乃至実施の形態５のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタが縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【０３２７】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１乃至実施の形態５のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタが縮小できるため、表示装置の額縁面積を縮小することが可能となる。また、消費電力を低減することができる。
【０３２８】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０３２９】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０３３０】
ゲート線ＧＬにトランジスタ２０３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２０３０のドレイン電流となってキャパシタ２０２０に電荷が蓄積される。一行分の充電後、該行にあるトランジスタ２０３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２０２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２０２０の充電を行う。このようにして、１行〜ｂ行の充電を行う。
【０３３１】
なお、トランジスタ２０３０のチャネル領域を形成する半導体膜に酸化物半導体膜を用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、消費電力の低減が可能となる。また、キャパシタ２０２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０３３２】
以上のように、本発明の一態様によって、開口率が高く、信頼性が高く、かつ消費電力の小さい表示装置を得ることができる。
【０３３３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０３３４】
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態８のいずれかを適用した電子機器の例について説明する。
【０３３５】
図２４（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０３３６】
図２４（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたときにも消費電力の低いディスプレイとすることができる。
【０３３７】
図２４（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０３３８】
本発明の一態様を用いることで、電子機器のコストを下げることができ、消費電力を低減することができる。
【０３３９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０３４０】
１００    トランジスタ
１０１    基板
１０２    導電膜
１０２ａ    導電膜
１０２ｂ    導電膜
１０３    導電膜
１０３ａ    導電膜
１０３ｂ    導電膜
１０４    ゲート電極
１０４ａ    領域
１０４ｂ    領域
１０５    ゲート絶縁膜
１０６    酸化物半導体膜
１０７    酸化物半導体膜
１０８    半導体膜
１０９ａ    電極
１０９ｂ    電極
１１０    保護絶縁膜
１１１    酸化物半導体膜
１２０ａ    突起
１２０ｂ    突起
１３０    突起
１４０    基板
１４１ａ    半透過層
１４１ｂ    遮光層
１５０    レジストマスク
１５１    レジストマスク
１９０    キャパシタ
１９１    キャパシタ
２００    トランジスタ
３００    トランジスタ
３０１    基板
３０２    遮光部
３０３    回折格子部
３０４    グレートーンマスク
３１１    基板
３１２    半透光部
３１３    遮光部
３１４    ハーフトーンマスク
４００    トランジスタ
５００    トランジスタ
５０２    絶縁膜
５０３    絶縁膜
５０４    構造物
５１０    ゲート電極
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２０００    画素
２０１０    液晶素子
２０２０    キャパシタ
２０３０    トランジスタ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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