(57)【特許請求の範囲】
【請求項１】
単結晶半導体を有する第１の基板にイオンを添加して該第１の基板に脆化領域を形成し、
第２の基板にレーザー光の照射による複数の凹部を形成し、
絶縁層を介して前記第１の基板と前記第２の基板とを貼り合わせる際に、前記複数の凹部を前記第１の基板と前記第２の基板との位置合わせの指標として用いると共に、前記複数の凹部の一を含む領域に、前記第１の基板と前記第２の基板とが貼り合わない領域であってその外周が閉じられた領域を形成し、
熱処理を施すことにより、前記脆化領域において前記第１の基板を分離して、前記第２の基板上に半導体層を形成する半導体基板の作製方法。
【請求項２】
前記熱処理を施すことにより、前記第２の基板上に半導体層を形成するとともに前記貼り合わない領域に位置する前記第２の基板の前記複数の凹部の一が露出する請求項１に記載の半導体基板の作製方法。
【請求項３】
前記複数の凹部のうち、前記一の凹部以外の凹部を、前記第１の基板と前記第２の基板との貼り合わせが行われない領域に形成する請求項１または２に記載の半導体基板の作製方法。
【請求項４】
単結晶半導体を有する第１の基板にイオンを添加して該第１の基板に脆化領域を形成し、
第２の基板にレーザー光の照射による複数の凹凸部を形成し、
絶縁層を介して前記第１の基板と前記第２の基板とを貼り合わせる際に、前記複数の凹凸部を前記第１の基板と前記第２の基板との位置合わせの指標として用いると共に、前記複数の凹凸部の一の凹凸部の凹部を含む領域に、前記第１の基板と前記第２の基板とが貼り合わない領域であってその外周が閉じられた領域を形成し、
熱処理を施すことにより、前記脆化領域において前記第１の基板を分離して、前記第２の基板上に半導体層を形成する半導体基板の作製方法。
【請求項５】
前記熱処理を施すことにより、前記第２の基板上に半導体層を形成するとともに前記貼り合わない領域に位置する前記第２の基板の前記一の凹凸部の凹部が露出する請求項４に記載の半導体基板の作製方法。
【請求項６】
前記複数の凹凸部のうち、前記一の凹凸部以外の凹凸部を、前記第１の基板と前記第２の基板との貼り合わせが行われない領域に形成する請求項４または５に記載の半導体基板の作製方法。
【請求項７】
単結晶半導体を有する第１の基板にイオンを添加して該第１の基板に脆化領域を形成し、
第２の基板にレーザー光の照射による複数の凸部を形成し、
絶縁層を介して前記第１の基板と前記第２の基板とを貼り合わせる際に、前記複数の凸部を前記第１の基板と前記第２の基板との位置合わせの指標として用いると共に、前記複数の凸部の一の凸部の周囲を含む領域に、前記第１の基板と前記第２の基板とが貼り合わない領域であってその外周が閉じられた領域を形成し、
熱処理を施すことにより、前記脆化領域において前記第１の基板を分離して、前記第２の基板上に半導体層を形成する半導体基板の作製方法。
【請求項８】
前記熱処理を施すことにより、前記第２の基板上に半導体層を形成するとともに前記貼り合わない領域に位置する前記第２の基板の前記一の凸部の周囲が露出する請求項７に記載の半導体基板の作製方法。
【請求項９】
前記複数の凸部のうち、前記一の凸部以外の凸部を、前記第１の基板と前記第２の基板との貼り合わせが行われない領域に形成する請求項７または８に記載の半導体基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の作製方法、ＳＯＩ基板、および該基板を用いた半導体装置の作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層を備えたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることが検討されている。単結晶半導体層の下部に絶縁体を有することで、トランジスタのドレインと基板により形成される寄生容量を小さくすることができるため、ＳＯＩ基板は半導体集積回路の性能を向上させるものとして大いに注目されている。
【０００３】
ＳＯＩ基板を製造する方法の１つとして、スマートカット（登録商標）法が知られている（例えば、特許文献１参照）。スマートカット法によるＳＯＩ基板の作製方法の概要を以下に説明する。まず、シリコンウエハにイオン注入法を用いて水素イオンを注入し、表面から所定の深さに微小気泡層を形成する。次に、酸化シリコン膜を介して、水素イオンを注入したシリコンウエハを別のシリコンウエハに接合させる。その後、熱処理を行うことにより、水素イオンが注入されたシリコンウエハの一部が微小気泡層を境に薄膜状に分離し、接合させた別のシリコンウエハ上に単結晶シリコン膜が形成される。
【０００４】
さらに、スマートカット法を用いて単結晶シリコン層をガラスからなるベース基板上に形成する方法が提案されている（例えば、特許文献２参照）。ガラス基板はシリコンウエハよりも大面積化が容易であり、且つ、安価であるため、主に、液晶表示装置等の製造の際に用いられる。ガラス基板をベース基板として用いることにより、大面積で安価なＳＯＩ基板を作製することが可能となるのである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−２１１１２８号公報
【特許文献２】特開２００５−２５２２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記スマートカット法などを用いて、ガラス基板上に単結晶シリコン層を形成する場合には、シリコンウエハ同士を貼り合わせてＳＯＩ基板を作製する場合と比較して、シリコン層の表面の荒れが大きくなる傾向にある。このような表面の荒れは、後の工程において様々な不良を誘発し、結果として半導体素子や半導体装置の歩留まり低下の要因となる。
【０００７】
上記問題に鑑み、開示する発明の一態様では、ベース基板（例えばガラス基板）とボンド基板（例えば単結晶シリコン基板）とを貼り合わせてＳＯＩ基板を作製する際の半導体層（例えば単結晶シリコン層）の表面の荒れを抑制することを目的の一とする。または、上記荒れを抑えて半導体装置の歩留まりを向上することを目的の一とする。
【課題を解決するための手段】
【０００８】
開示する発明の一態様では、貼り合わせによるＳＯＩ基板の作製に際し、貼り合わせに係る表面の一部（特に周縁の領域）に複数の凹凸部を形成することで、ボンド基板とベース基板とが貼り合わない領域であってその外周が閉じられた領域を形成し、また、当該複数の凹凸部をボンド基板とベース基板との位置合わせの指標として用いる。より詳細には以下の通りである。
【０００９】
開示する発明の一態様は、ボンド基板にイオンを添加して該ボンド基板に脆化領域を形成し、ベース基板にレーザー光の照射による複数の凹凸部を形成し、絶縁層を介してボンド基板とベース基板とを貼り合わせる際に、複数の凹凸部をボンド基板とベース基板との位置合わせの指標として用いると共に、複数の凹凸部の一を含む領域に、ボンド基板とベース基板とが貼り合わない領域であってその外周が閉じられた領域を形成し、熱処理を施すことにより、脆化領域においてボンド基板を分離して、ベース基板上に半導体層を形成するＳＯＩ基板の作製方法である。
【００１０】
上記において、複数の凹凸部のうち、一の凹凸部以外の凹凸部を、ボンド基板とベース基板との貼り合わせが行われない領域に形成しても良い。
【００１１】
また、開示する発明の別の一態様は、複数のボンド基板にイオンを添加して該ボンド基板のそれぞれに脆化領域を形成し、ベース基板にレーザー光の照射による複数の凹凸部を形成し、絶縁層を介して複数のボンド基板とベース基板とを貼り合わせる際に、複数の凹凸部を複数のボンド基板とベース基板との位置合わせの指標として用いると共に、複数の凹凸部の一を含む領域に、複数のボンド基板の一とベース基板とが貼り合わない領域であってその外周が閉じられた領域を形成し、熱処理を施すことにより、脆化領域において複数のボンド基板を分離して、ベース基板上に複数の半導体層を形成するＳＯＩ基板の作製方法である。
【００１２】
上記において、熱処理を施すことにより、貼り合わない領域の外周近傍のボンド基板中に応力を発生させて、ボンド基板の分離を促進させると良い。ここで、「貼り合わない領域の外周近傍」とは、「貼り合わない領域の外周」から、「貼り合わせに係る界面とイオンが添加された領域（脆化領域）との距離」程度離れた範囲を含む。すなわち、上記応力は、ボンド基板中の脆化領域にまで及んでいることが好適である。
【００１３】
また、貼り合わない領域であってその外周が閉じられた領域の面積を、１．０ｍｍ２以上とすると良い。また、半導体層にレーザー光の照射処理を行うと良い。また、熱処理の温度を５００℃以下とすると良い。
【００１４】
上記作製方法を用いて、半導体層の欠損の数密度を１個／ｃｍ２以下としたＳＯＩ基板を提供できる。
【００１５】
一般に、「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、本明細書等において、半導体基板は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く半導体基板に含まれる。
【００１６】
なお、本明細書等において単結晶とは、ある結晶軸に注目した場合、その結晶軸の方向が試料のどの部分においても同様の方向を向いているものをいう。つまり、結晶欠陥やダングリグボンドなどを含んでいても、上記のように結晶軸の方向が揃っているものは単結晶として扱う。
【００１７】
また、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や、集積回路は半導体装置に含まれる。また、本明細書等において表示装置とは、発光表示装置や液晶表示装置、電気泳動素子を用いた表示装置を含む。発光表示装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等がある。
【発明の効果】
【００１８】
開示する発明の一態様では、ボンド基板とベース基板とが貼り合わない領域であってその外周が閉じられた領域を形成している。これにより、半導体層の表面の荒れを抑制したＳＯＩ基板を提供することができる。または、これを用いた半導体装置の歩留まりを向上させることができる。さらに、複数の凹凸部をボンド基板とベース基板との位置合わせの指標として用いることにより、別途アライメントマーカーを形成する必要がないため、ＳＯＩ基板の作製に係る工程数を低減することができる。これにより、ＳＯＩ基板の製造コストを抑制することができる。または、複数の凹凸部を、半導体層のパターニング等の際の指標として用いることにより、別途アライメントマーカーを形成する必要がないため、半導体装置の作製に係る工程数を低減することができる。これにより、半導体装置の製造コストを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】ＳＯＩ基板の作製方法の一例を示す断面図である。
【図２】ＳＯＩ基板の作製方法の一例を示す断面図および平面図である。
【図３】ＳＯＩ基板の作製方法の一例を示す断面図である。
【図４】ＳＯＩ基板の作製方法の一例を示す断面図および平面図である。
【図５】ＳＯＩ基板の作製方法の一例を示す断面図である。
【図６】ＳＯＩ基板の作製方法の一例を示す断面図および平面図である。
【図７】ＳＯＩ基板の作製方法の一例を示す断面図である。
【図８】ＳＯＩ基板の作製方法の一例を示す断面図および平面図である。
【図９】凹凸部の形成例を示す断面図および平面図である。
【図１０】凹凸部の形成例を示す断面図および平面図である。
【図１１】凹凸部の形状の例を示す平面図である。
【図１２】凹凸部の形成例を示す断面図および平面図である。
【図１３】凹凸部の形状の例を示す断面図である。
【図１４】凹凸部の形状の例を示す平面図である。
【図１５】半導体層の分離の様子を示す断面図である。
【図１６】半導体層の分離の様子を示す断面図である。
【図１７】応力の様子を示す図である。
【図１８】半導体装置（トランジスタ）の作製方法の一例を示す断面図である。
【図１９】半導体装置（トランジスタ）の作製方法の一例を示す断面図である。
【図２０】半導体装置（トランジスタ）の平面図および断面図である。
【図２１】シリコン層の表面の様子を示す図である。
【図２２】シリコン層の表面の様子を示す図である。
【図２３】シリコン層の表面の様子を示す図である。
【図２４】ガラス基板表面の様子の一例を示す図である。
【図２５】閉じられた領域の直径と、欠損の数との関係を示す図である。
【図２６】表面のラフネスの比較結果を示す図である。
【図２７】表面のラフネスの比較結果を示す図である。
【図２８】閉じられた領域の有無による欠損の数の相違を示す図である。
【発明を実施するための形態】
【００２０】
以下、実施の形態について、図面を用いて詳細に説明する。但し、発明は以下に示す実施の形態の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱することなく形態および詳細を様々に変更し得ることは当業者にとって自明である。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することが可能である。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。具体的には、ベース基板上に単結晶半導体層が設けられたＳＯＩ基板を作製する場合について説明する。
【００２２】
＜ベース基板の加工＞
まず、ベース基板１００を準備する（図１（Ａ）参照）。
【００２３】
ベース基板１００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。なお、上記ガラス基板においては、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、ガラス基板に耐熱性を求める場合には、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いると良い。なお、本実施の形態では、ベース基板１００としてガラス基板を用いる場合について説明する。ベース基板１００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【００２４】
また、ベース基板１００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板１００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【００２５】
なお、開示する発明の一態様は、貼り合わせに係る基板の材質等の相違に起因して生じる半導体層の表面荒れを抑制するものであるから、貼り合わせに係る基板の材質等が異なる場合に効果的であるが、同じ材質等を用いた基板を貼り合わせる場合であっても、表面荒れを抑制するという点においては十分な効果を得ることが可能である。
【００２６】
上記ベース基板１００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板１００に対して、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板１００表面の平坦性向上や、ベース基板１００表面に残存する研磨粒子の除去などが実現される。
【００２７】
次に、ベース基板１００の表面に、窒素含有層１０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図１（Ｂ）参照）。窒素含有層１０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
【００２８】
なお、本明細書等において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量（原子数）が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量（原子数）が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は、１００原子％を超えない。
【００２９】
本実施の形態において形成される窒素含有層１０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、窒素含有層１０２は、ベース基板に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
【００３０】
上述のように、本実施の形態では窒素含有層１０２を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層１０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように窒素含有層１０２を形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
【００３１】
次に、窒素含有層１０２の周縁の領域に、複数の凹凸部１４０を形成する（図１（Ｃ）参照）。本実施の形態では、基板の周縁に４つの凹凸部１４０を形成する場合について説明するが、凹凸部の数や配置はこれに限定されない。ここで「凹凸部」とは、凹部または凸部のいずれかを有する形状をいい、凹部および凸部の両方を備えることに限られない。なお、図中では、凹凸部１４０を、凹部のみを有する形状として表現している。
【００３２】
ここで、凹凸部１４０の少なくとも一は、後にボンド基板と貼り合わせが行われ得る領域に形成される。凹凸部１４０が存在することで、後のベース基板とボンド基板の貼り合わせの際に、貼り合わない領域であって外周が閉じられた領域が形成される。この外周が閉じられた領域により、ボンド基板の分離のきっかけが与えられるため、形成される単結晶半導体層の表面荒れを抑制できる。
【００３３】
他の凹凸部１４０の配置については、特に制限はないが、作製されるＳＯＩ基板の利用可能領域を最大限に確保すること考えれば、後にボンド基板と貼り合わせが行われない領域に形成することが望ましい。このような複数の凹凸部１４０は、半導体装置を形成する際の、マスクの位置合わせのためのアライメントマーカーとして機能させることができる。このため、別途アライメントマーカーを形成する場合と比較して、製造工程を簡略化することができる。
【００３４】
また、複数の凹凸部１４０は、ベース基板とボンド基板との貼り合わせの際のアライメントマーカーとして機能させることもできる。この場合には、ボンド基板側にもマーカー（凹凸部）を形成しておき、ベース基板側のマーカー（凹凸部）とボンド基板側のマーカ（凹凸部）とを用いて位置合わせを行うと良い。これにより、ベース基板の所定の位置にボンド基板を貼り合わせることができる。ここで、凹凸部の少なくとも一は、ベース基板とボンド基板とが重畳する領域であって、貼り合わせが行われる領域に形成される。これにより、閉じられた領域が形成され、ボンド基板の分離のきっかけが与えられる。
【００３５】
なお、貼り合わせの際の位置合わせに用いるには、ベース基板とボンド基板とが重畳する領域に複数（２以上）のマーカーを形成するのが好適であるが、上記貼り合わせが行われる領域に形成される一の凹凸部以外の凹凸部については、例えば、ベース基板とボンド基板とが重畳する領域であって貼り合わせが行われない領域に形成してもよい。このような領域としては、ボンド基板のエッジロールオフ領域、および、ベース基板のそれに対応する領域がある。このような領域に凹凸部を形成することで、ＳＯＩ基板の利用可能領域を最大限に確保することができる。もちろん、凹凸部を、ベース基板とボンド基板とが重畳する領域であって、貼り合わせが行われる領域に形成しても良い。
【００３６】
凹凸部１４０の作製方法としては、窒素含有層１０２を形成した後のパターニング（エッチング）や、レーザー光の照射などによるマーキング、ガラスペンを用いたマーキング、適切な大きさの粒子を窒素含有層１０２の表面に付着させる方法などがある。凹凸部１４０をアライメントマーカーとして機能させることを考えれば、凹凸部１４０の形状は整ったものであることが望ましいから、凹凸部１４０の作製方法としてはパターニング（エッチング）や、レーザー光の照射などによるマーキングが好適である。
【００３７】
なお、凹凸部１４０の大きさについて特に制限する必要はないが、当該凹凸部１４０によって形成される貼り合わない領域の面積が、１ｍｍ２以上となるように凹凸部１４０を形成すると十分な効果を得ることができる。貼り合わない領域の面積が２５ｍｍ２以上となるような凹凸部１４０であればなお良い。このような大きさの凹凸部１４０を形成することにより、形成される半導体層の表面の荒れを効果的に抑制することができる。
【００３８】
なお、開示する発明の一態様では、閉じられた領域を形成することで半導体層の表面荒れ抑制を実現するから、当該領域を形成することができるのであれば、その具体的な構成、態様については特に限定して解釈する必要はない。
【００３９】
＜ボンド基板の加工＞
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板１１０を用いる（図１（Ｄ）参照）。なお、本実施の形態では、ベース基板を加工した後にボンド基板を加工する流れで説明しているが、開示する発明の一態様はこれに限定して解釈されない。ボンド基板の加工を先に行っても良いし、ベース基板の加工とボンド基板の加工を並行して進めても良い。
【００４０】
単結晶半導体基板１１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板１１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板１１０は、ＣＺ法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【００４１】
なお、本実施の形態においては、ボンド基板として単結晶半導体基板を用いる場合について説明するが、開示する発明の一態様はこれに限定して解釈されない。例えば、ボンド基板として多結晶半導体基板などを用いても良い。
【００４２】
単結晶半導体基板１１０の表面には酸化膜１１２を形成する（図１（Ｅ）参照）。なお、汚染物除去の観点から、酸化膜１１２の形成前に、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）などを用いて単結晶半導体基板１１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【００４３】
酸化膜１１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜１１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜１１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【００４４】
本実施の形態では、単結晶半導体基板１１０に熱酸化処理を行うことにより酸化膜１１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【００４５】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板１１０に熱酸化処理を行うことにより、塩素酸化された酸化膜１１２を形成することができる。この場合、酸化膜１１２は、塩素原子を含有する膜となる。
【００４６】
酸化膜１１２中に含有された塩素原子は、酸化膜１１２に歪みを形成する。その結果、酸化膜１１２の水分に対する吸収割合が向上し、水分の拡散速度が増大する。つまり、酸化膜１１２表面に水分が存在する場合に、当該表面に存在する水分を酸化膜１１２中に素早く吸収させ、拡散させることができるため、水分の存在による貼り合わせ不良を低減することができる。
【００４７】
また、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して汚染を低減させることができる。また、ベース基板と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板１１０の汚染を防止できる。
【００４８】
なお、酸化膜１１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜１１２にはフッ素原子を含有させてもよい。単結晶半導体基板１１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【００４９】
次に、イオンを電界で加速して単結晶半導体基板１１０に添加することで、単結晶半導体基板１１０の所定の深さに結晶構造が損傷した脆化領域１１４を形成する（図１（Ｆ）参照）。
【００５０】
脆化領域１１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域１１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板１１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【００５１】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【００５２】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板１１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率が高まるようにすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【００５３】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、別々の工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをさらにおさえることが可能である。
【００５４】
なお、イオンドーピング装置を用いて脆化領域１１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜１１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板１１０の汚染を防ぐことができる。
【００５５】
＜基板の貼り合わせ＞
次に、ベース基板１００の表面と単結晶半導体基板１１０の表面とを対向させ、窒素含有層１０２の表面と酸化膜１１２の表面とを密着させる。これにより、ベース基板１００と単結晶半導体基板１１０とが貼り合わせられる（図１（Ｇ）参照）。
【００５６】
貼り合わせの際には、ベース基板１００または単結晶半導体基板１１０の一箇所に０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、その部分において窒素含有層１０２と酸化膜１１２の接合が生じ、当該部分を始点として自発的な接合が全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。当該貼り合わせ処理によって、凹凸部１４０が存在する領域には、ベース基板１００とボンド基板（ここでは単結晶半導体基板１１０）とが貼り合わない領域であってその外周が閉じられた領域が形成される。
【００５７】
ここで、「その外周が閉じられた」とは、貼り合わない領域と貼り合った領域の境界部分が形成する「貼り合わない領域の外周」が、閉じられていることを意味する。また、「その外周が閉じられた」とは、二次元的に閉じられている状態を示し、三次元的に閉じられていることを要しない。このような「貼り合わない領域であってその外周が閉じられた領域」を形成することで、分離後の半導体表面の荒れを抑制することができる。
【００５８】
なお、貼り合わせは、後に「閉じられた領域」となる領域から進行させることが望ましい。もちろん、当該領域以外から貼り合わせを進行させる場合であっても一定の効果を得ることはできるが、当該領域から貼り合わせを進行させる場合には、より効果的に表面荒れを抑制することが可能である。
【００５９】
なお、単結晶半導体基板１１０とベース基板１００とを貼り合わせる前には、貼り合わせに係る表面につき表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板１１０とベース基板１００の界面での接合強度を向上させることができる。
【００６０】
表面処理としては、ウェット処理、ドライ処理、または、ウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【００６１】
ウェット処理としては、オゾン水を用いたオゾン処理（オゾン水洗浄）、メガソニック洗浄、または２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）などが挙げられる。ドライ処理としては、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、またはラジカル処理などが挙げられる。被処理体（単結晶半導体基板、単結晶半導体基板上に形成された絶縁層、支持基板または支持基板上に形成された絶縁層）に対し、上記のような表面処理を行うことで、被処理体表面の親水性および清浄性を高める効果を奏する。その結果、基板同士の接合強度を向上させることができる。
【００６２】
ウェット処理は、被処理体表面に付着するマクロなゴミなどの除去に効果的である。ドライ処理は、被処理体表面に付着する有機物などミクロなゴミの除去または分解に効果的である。ここで、被処理体に対して、紫外線処理などのドライ処理を行った後、洗浄などのウェット処理を行う場合には、被処理体表面を清浄化および親水化し、さらに被処理体表面のウォーターマークの発生を抑制できるため好ましい。
【００６３】
また、ドライ処理として、オゾンまたは一重項酸素などの活性状態にある酸素を用いた表面処理を行うことが好ましい。オゾンまたは一重項酸素などの活性状態にある酸素により、被処理体表面に付着する有機物を効果的に除去または分解することができる。また、オゾンまたは一重項酸素などの活性状態にある酸素に、紫外線のうち２００ｎｍ未満の波長を含む光による処理を組み合わせることで、被処理体表面に付着する有機物をさらに効果的に除去することができる。以下、具体的に説明する。
【００６４】
例えば、酸素を含む雰囲気下で紫外線を照射することにより、被処理体の表面処理を行う。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに一重項酸素を生成させることができる。また、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに一重項酸素を生成させることもできる。
【００６５】
酸素を含む雰囲気下で、２００ｎｍ未満の波長を含む光および２００ｎｍ以上の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν１（λ１ｎｍ）→Ｏ（３Ｐ）＋Ｏ（３Ｐ）      ・・・      （１）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３                                ・・・      （２）
Ｏ３＋ｈν２（λ２ｎｍ）→Ｏ（１Ｄ）＋Ｏ２            ・・・      （３）
【００６６】
上記反応式（１）において、酸素（Ｏ２）を含む雰囲気下で２００ｎｍ未満の波長（λ１ｎｍ）を含む光（ｈν１）を照射することにより基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（２）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。そして、反応式（３）において、生成されたオゾン（Ｏ３）を含む雰囲気下で２００ｎｍ以上の波長（λ２ｎｍ）を含む光（ｈν２）が照射されることにより、励起状態の一重項酸素Ｏ（１Ｄ）が生成される。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともに、２００ｎｍ以上の波長を含む光を照射することによりオゾンを分解して一重項酸素を生成する。上記のような表面処理は、例えば、酸素を含む雰囲気下での低圧水銀ランプの照射（λ１＝１８５ｎｍ、λ２＝２５４ｎｍ）により行うことができる。
【００６７】
また、酸素を含む雰囲気下で、１８０ｎｍ未満の波長を含む光を照射して起きる反応例を示す。
Ｏ２＋ｈν３（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ（３Ｐ）      ・・・      （４）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３                                ・・・      （５）
Ｏ３＋ｈν３（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ２            ・・・      （６）
【００６８】
上記反応式（４）において、酸素（Ｏ２）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光（ｈν３）を照射することにより、励起状態の一重項酸素Ｏ（１Ｄ）と基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（５）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。反応式（６）において、生成されたオゾン（Ｏ３）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素と酸素が生成される。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のような表面処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射により行うことができる。
【００６９】
２００ｎｍ未満の波長を含む光により被処理体表面に付着する有機物などの化学結合を切断し、オゾンまたは一重項酸素により被処理体表面に付着する有機物や化学結合を切断した有機物などを酸化分解して除去することができる。上記のような表面処理を行うことで、被処理体表面の親水性および清浄性をより高めることができ、接合を良好に行うことができる。
【００７０】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行っても良い。この熱処理の温度は、脆化領域１１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、窒素含有層１０２と酸化膜１１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【００７１】
＜半導体層の形成＞
次に、例えば、４００℃以上の温度で熱処理を行って、単結晶半導体基板１１０を脆化領域１１４にて分離することにより、ベース基板１００上に、窒素含有層１０２および酸化膜１１２を介して単結晶半導体層１１６を形成する（図１（Ｈ）、図２（Ａ）参照）。
【００７２】
熱処理を行うことで、脆化領域１１４に形成されている微小な孔には添加された元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域１１４には亀裂が生じるため、脆化領域１１４に沿って単結晶半導体基板１１０が分離する。酸化膜１１２はベース基板１００に接合しているため、ベース基板１００上には単結晶半導体基板１１０から分離された単結晶半導体層１１６が残存する。なお、凹凸部１４０においては貼り合わせが行われていないため、ベース基板１００の凹凸部１４０に対応する領域には単結晶半導体層１１６は形成されない。当該領域が分離の際のきっかけとなり、単結晶半導体層１１６の表面荒れを抑制できる。
【００７３】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層１１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすれば良く、５００℃以下（４００℃以上）とすると、より効果的である。なお、上記閉じられた領域を形成する場合には、分離の際の熱処理温度を低く抑えることができることが確認されている。これは、閉じられた領域が分離のきっかけを与えるためと考察される。
【００７４】
なお、閉じられた領域を形成することによって、分離のタイミング（分離温度）を均一化することができるというメリットもある。分離のタイミングを均一化することによって、表面荒れに起因する基板の特性変動を抑制することが可能である。なお、この点については、貼り合わない領域を形成した試料を複数用意して（４サンプル）、分離時の温度は、分離時の温度より＋１℃乃至−１℃の範囲内に収まることを確認している。なお、当該分離のタイミングも一例に過ぎないから、開示する発明の一態様がこれに限定して解釈されるものではない。
【００７５】
なお、単結晶半導体基板１１０を分離した後には、単結晶半導体層１１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層１１６中に残存する水素の濃度を低減させてもよい。
【００７６】
次に、単結晶半導体層１１６の表面にレーザー光１３０を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層１１８を形成する（図２（Ｂ）参照）。
【００７７】
なお、レーザー光１３０の照射による単結晶半導体層１１６の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後の無秩序な核発生により微結晶化し、結晶性が低下するためである。一方、部分溶融では、溶融されていない固相部分に基づいて結晶成長を行わせることができるため、単結晶半導体層１１６を完全に溶融させる場合と比較して結晶品位を向上させることができる。また、酸化膜１１２からの酸素や窒素等の取り込みを抑制することができる。なお、上記において部分溶融とは、レーザー光の照射により単結晶半導体層１１６が溶融される深さを、酸化膜１１２側界面の深さより浅くする（つまり、単結晶半導体層１１６の厚さより浅くする）ことを言う。すなわち、単結晶半導体層１１６の上層は溶融して液相となるが、下層は溶融せずに固相のままである状態をいう。また、完全溶融とは、単結晶半導体層１１６が酸化膜１１２との界面まで溶融され、液体状態になることをいう。
【００７８】
上記レーザー光の照射には、パルス発振レーザーを用いることが好ましい。高エネルギーを得ることができ、部分溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下とすることが好ましいがこれに限定する必要はない。上述のパルス発振レーザーの発振器としては、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等がある。なお、部分溶融させることが可能であれば、連続発振レーザーを使用しても良い。連続発振レーザーの発振器としては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等がある。
【００７９】
レーザー光１３０の波長としては、単結晶半導体層１１６に吸収される波長を選択する必要がある。その波長は、レーザー光の表皮深さ（ｓｋｉｎ  ｄｅｐｔｈ）などを考慮して決定すればよい。例えば、２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザー光１３０のエネルギー密度は、レーザー光１３０の波長、レーザー光の表皮深さ、単結晶半導体層１１６の膜厚などを考慮して決定することができる。レーザー光１３０のエネルギー密度は、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすればよい。なお、当該エネルギー密度の範囲は、パルス発振レーザーとしてＸｅＣｌエキシマレーザー（波長：３０８ｎｍ）を用いた場合の一例である。
【００８０】
レーザー光１３０の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気やアルゴン雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中でレーザー光１３０を照射するには、気密性のあるチャンバー内でレーザー光１３０を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザー光１３０の被照射面に窒素ガスなどの不活性ガスを吹き付けることで、不活性雰囲気を形成することもできる。
【００８１】
なお、窒素などの不活性雰囲気で行うほうが、大気雰囲気よりも単結晶半導体層１１６の平坦性を向上させる効果は高い。また、大気雰囲気よりも不活性雰囲気のほうがクラックやリッジの発生を抑える効果が高く、レーザー光１３０の使用可能なエネルギー密度の範囲が広くなる。なお、レーザー光１３０の照射は、減圧雰囲気で行ってもよい。減圧雰囲気でレーザー光１３０を照射する場合には、不活性雰囲気における照射と同等の効果を得ることができる。
【００８２】
なお、本実施の形態においては、単結晶半導体層１１６の分離に係る熱処理の直後に、レーザー光１３０の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層１１６の分離に係る熱処理後にエッチング処理を施して、単結晶半導体層１１６表面の欠陥が多い領域を除去してからレーザー光１３０の照射処理を行っても良いし、単結晶半導体層１１６表面の平坦性を向上させてからレーザー光１３０の照射処理を行っても良い。なお、上記エッチング処理としては、ウエットエッチング、ドライエッチングのいずれを用いても良い。
【００８３】
また、本実施の形態においては示していないが、上述のようにレーザー光１３０を照射した後には、単結晶半導体層１１６の膜厚を小さくする薄膜化工程を行っても良い。単結晶半導体層１１６の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を用いればよい。
【００８４】
以上の工程により、表面の荒れが低減された単結晶半導体層１１８を有するＳＯＩ基板を得ることができる（図２（Ｃ）、図２（Ｄ）参照）。なお、図２（Ｃ）は、図２（Ｄ）のＡ−Ｂにおける断面に対応している。
【００８５】
本実施の形態においては、単結晶半導体層１１６の表面にレーザー光１３０を照射することによって、表面の平坦性を向上させ、欠陥を低減させた単結晶半導体層１１８を得ている。ここで、レーザー光１３０照射前の単結晶半導体層１１６の表面が荒れている場合には、レーザー光１３０を照射することで形成される単結晶半導体層１１８の膜質が悪化する傾向にある。例えば、単結晶半導体層１１６にごく微小な欠損（部分的な膜の欠けなど）が存在する場合であっても、レーザー光１３０の照射によって、この欠損が大型化してしまう傾向にある。また、レーザー光１３０の照射前に欠損が確認されていない領域であっても、新たな欠損が生じてしまう場合がある。これは、レーザー光１３０の照射によって、上記の微細な欠損等の周辺領域（単結晶半導体層１１６が薄くなっている領域）の半導体が溶融し、当該領域の半導体が表面張力などによって移動してしまうことに起因するものと考察される。
【００８６】
このように、単結晶半導体層１１６の表面が荒れている場合には、それに起因する不良が生じる傾向にあるから、単結晶半導体層１１６の表面荒れを抑制することは重要である。特に、レーザー光１３０の照射を用いる場合には、本実施の形態において示した閉じられた領域を形成する方法は極めて有効な解決手段となる。
【００８７】
なお、上記工程の後には、ＳＯＩ基板の単結晶半導体層１１８をパターニングして島状の半導体層を形成しても良い。当該パターニングの際には、上記の周縁に対応する領域の単結晶半導体層１１８を除去することが望ましい。単結晶半導体層１１８の周縁に対応する領域を除去することにより、閉じられた領域により使用できない部分を除去すると共に、接合強度が不足する領域に起因して生じる半導体層のピーリングを抑制することができる。なお、上記接合強度の不足は、単結晶半導体基板表面の端部がその表面研磨処理に起因して曲率を有する表面形状（エッジロールオフと呼ぶ）となっていることにより生じるものである。
【００８８】
なお、本実施の形態では、ベース基板１００の周縁に４つの凹凸部１４０を配置する構成を示したが（図２（Ｄ）等参照）、開示する発明の一態様はこれに限定されない。凹凸部１４０の数や、配置などは適宜設定すればよい。
【００８９】
本実施の形態で示したように、ボンド基板とベース基板とが貼り合わない領域であってその外周が閉じられた領域を形成することにより、半導体層の表面の荒れを抑制したＳＯＩ基板を提供することができる。または、これを用いた半導体装置の歩留まりを向上させることができる。さらに、複数の凹凸部をボンド基板とベース基板との位置合わせの指標として用いることにより、別途アライメントマーカーを形成しなくともベース基板の適切な位置にボンド基板を貼り合わせることができるため、ＳＯＩ基板の作製に係る工程数を低減することができる。これにより、ＳＯＩ基板の製造コストを抑制することができる。または、複数の凹凸部を、半導体層のパターニング等の際の指標として用いることにより、別途アライメントマーカーを形成する必要がないため、半導体装置の作製に係る工程数を低減することができる。これにより、半導体装置の製造コストを抑制することができる。
【００９０】
本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【００９１】
（実施の形態２）
本実施の形態では、ＳＯＩ基板の作製方法の別の一例に関して図面を参照して説明する。なお、本実施の形態に係るＳＯＩ基板の作製方法は、多くの点で先の実施の形態と共通しているから、共通する部分についての詳細な説明は省略する。
【００９２】
＜ベース基板の加工＞
まず、ベース基板１００を準備する（図３（Ａ）参照）。ベース基板の詳細については、先の実施の形態を参酌できる。
【００９３】
次に、ベース基板１００に複数の凹凸部１４０を形成する（図３（Ｂ）参照）。本実施の形態では、ベース基板１００の周縁に４つの凹凸部１４０を形成する場合について説明するが、凹凸部の数はこれに限定されない。なお、図中では、凹凸部１４０を、凹部のみを有する形状として表現している。
【００９４】
凹凸部１４０の配置、機能等については、先の実施の形態と同様である。すなわち、凹凸部１４０は、ボンド基板の分離のきっかけを与えると共に、アライメントマーカーとしての機能を有する。
【００９５】
凹凸部１４０の作製方法としては、ベース基板１００のエッチングや、レーザー光の照射などによるマーキング、ガラスペンを用いたマーキング、適切な大きさの粒子をベース基板１００の表面に付着させる方法などがある。中でも、エッチングや、レーザー光の照射などによるマーキングが好適である。
【００９６】
なお、凹凸部１４０の大きさについて特に制限する必要はないが、当該凹凸部１４０によって形成される貼り合わない領域の面積が、１ｍｍ２以上となるように凹凸部１４０を形成すると十分な効果を得ることができる。貼り合わない領域の面積が２５ｍｍ２以上となるような凹凸部１４０であればなお良い。このような大きさの凹凸部１４０を形成することにより、形成される半導体層の表面の荒れを効果的に抑制することができる。
【００９７】
なお、開示する発明の一態様では、閉じられた領域を形成することで半導体層の表面荒れ抑制を実現するから、当該領域を形成することができるのであれば、その具体的な構成、態様については特に限定して解釈する必要はない。
【００９８】
＜ボンド基板の加工＞
ボンド基板としての単結晶半導体基板１１０に対する処理は、先の実施の形態と同様である。すなわち、単結晶半導体基板１１０を用意し（図３（Ｃ）参照）、単結晶半導体基板１１０の表面に酸化膜１１２を形成した後（図３（Ｄ）参照）、イオンを電界で加速して単結晶半導体基板１１０に添加することで、単結晶半導体基板１１０の所定の深さに結晶構造が損傷した脆化領域１１４を形成する（図３（Ｅ）参照）。詳細については先の実施の形態を参酌できる。
【００９９】
＜基板の貼り合わせ＞
次に、ベース基板１００の表面と単結晶半導体基板１１０の表面とを対向させ、ベース基板１００の表面と酸化膜１１２の表面とを密着させる。これにより、ベース基板１００と単結晶半導体基板１１０とが貼り合わせられる（図３（Ｆ）参照）。
【０１００】
貼り合わせの際には、ベース基板１００または単結晶半導体基板１１０の一箇所に０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、その部分においてベース基板１００と酸化膜１１２の接合が生じ、当該部分を始点として自発的な接合が全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。当該貼り合わせ処理によって、凹凸部１４０が存在する領域には、ベース基板１００とボンド基板（ここでは単結晶半導体基板１１０）とが貼り合わない領域であってその外周が閉じられた領域が形成される。貼り合わせの詳細についても、先の実施の形態を参酌できる。
【０１０１】
＜半導体層の形成＞
次に、例えば、４００℃以上の温度で熱処理を行って、単結晶半導体基板１１０を脆化領域１１４にて分離することにより、ベース基板１００上に、酸化膜１１２を介して単結晶半導体層１１６を形成する（図３（Ｇ）、図４（Ａ）参照）。そして、単結晶半導体層１１６の表面にレーザー光１３０を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層１１８を形成する（図４（Ｂ）、図４（Ｃ）、図４（Ｄ）参照）。ここで、図４（Ｃ）は、図４（Ｄ）のＡ−Ｂにおける断面に対応している。なお、詳細については、先の実施の形態を参酌できる。
【０１０２】
上記工程の後には、ＳＯＩ基板の単結晶半導体層１１８をパターニングして島状の半導体層を形成しても良い。当該パターニングの際には、上記の周縁に対応する領域の単結晶半導体層１１８を除去することが望ましい。単結晶半導体層１１８の周縁に対応する領域を除去することにより、閉じられた領域により使用できない部分を除去すると共に、接合強度が不足する領域に起因して生じる半導体層のピーリングを抑制することができる。なお、上記接合強度の不足は、単結晶半導体基板表面の端部がその表面研磨処理に起因して曲率を有する表面形状（エッジロールオフと呼ぶ）となっていることにより生じるものである。
【０１０３】
なお、本実施の形態では、ベース基板１００の周縁に４つの凹凸部１４０を配置する構成を示したが（図４（Ｄ）等参照）、開示する発明の一態様はこれに限定されない。凹凸部１４０の数や、配置などは適宜設定すればよい。
【０１０４】
本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【０１０５】
（実施の形態３）
本実施の形態では、ＳＯＩ基板の作製方法の別の一例に関して図面を参照して説明する。なお、本実施の形態に係るＳＯＩ基板の作製方法は、多くの点で先の実施の形態と共通しているから、共通する部分についての詳細な説明は省略する。
【０１０６】
＜ベース基板の加工＞
まず、ベース基板１００を準備する（図５（Ａ）参照）。ベース基板の詳細については、先の実施の形態を参酌できる。
【０１０７】
次に、ベース基板１００の表面に、窒素含有層１０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図５（Ｂ）参照）。詳細については、先の実施の形態を参酌できる。なお、本実施の形態では、窒素含有層１０２を形成する場合を例に説明するが、窒素含有層１０２を形成しない構成としても良い。
【０１０８】
次に、窒素含有層１０２の周縁の領域に、複数の凹凸部１４２ａを形成する（図５（Ｃ）参照）。本実施の形態では、基板の周縁に３つの凹凸部１４２ａを形成する場合について説明するが、凹凸部の数や配置はこれに限定されない。ここで「凹凸部」とは、凹部または凸部のいずれかを有する形状をいい、凹部および凸部の両方を備えることに限られない。なお、図中では、凹凸部１４２ａを、凹部のみを有する形状として表現している。
【０１０９】
凹凸部１４２ａの配置については、特に制限はないが、作製されるＳＯＩ基板の利用可能領域を最大限に確保することを考えれば、後にボンド基板と貼り合わせが行われない領域に形成することが望ましい。このような複数の凹凸部１４２ａは、半導体装置を形成する際の、マスクの位置合わせのためのアライメントマーカーとして機能させることができる。
また、ベース基板とボンド基板との貼り合わせの際のアライメントマーカーとして機能させることもできる。凹凸部１４２ａの作製方法の詳細については、先の実施の形態を参酌できる。なお、凹凸部１４２ａは形成しなくとも構わない。
【０１１０】
＜ボンド基板の加工＞
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板１１０を用いる（図５（Ｄ）参照）。なお、本実施の形態では、ベース基板を加工した後にボンド基板を加工する流れで説明しているが、開示する発明の一態様はこれに限定して解釈されない。ボンド基板の加工を先に行っても良いし、ベース基板の加工とボンド基板の加工を並行して進めても良い。ボンド基板の詳細については、先の実施の形態を参酌できる。
【０１１１】
単結晶半導体基板１１０の表面には酸化膜１１２を形成し、その後、イオンを電界で加速して単結晶半導体基板１１０に添加する（図５（Ｅ）参照）。ボンド基板およびイオン添加の詳細については、先の実施の形態を参酌できる。ここで、酸化膜１１２は、熱酸化法以外の方法で形成しても良い。
【０１１２】
次に、酸化膜１１２の周縁の領域に、凹凸部１４２ｂを形成すると共に、酸化膜１１２が除去された領域１４２ｃを形成する（図５（Ｆ）参照）。「凹凸部」とは、凹部または凸部のいずれかを有する形状をいい、凹部および凸部の両方を備えることに限られない。なお、図中では、凹凸部１４２ｂを、凹部のみを有する形状として表現している。
【０１１３】
ここで、凹凸部１４２ｂは、後にベース基板と貼り合わせが行われ得る領域に形成される。凹凸部１４２ｂが存在することで、後のベース基板とボンド基板の貼り合わせの際に、貼り合わない領域であって外周が閉じられた領域が形成される。この外周が閉じられた領域により、ボンド基板の分離のきっかけが与えられるため、形成される単結晶半導体層の表面荒れを抑制できる。
【０１１４】
領域１４２ｃは、単結晶半導体基板１１０の外周に形成される。ボンド基板の外周に相当する領域では、エッジロールオフに起因して、ベース基板とボンド基板との貼り合わせが行われにくくなっている。このため、形成される半導体層とベース基板との密着性は、当該領域において不十分となり、半導体層の剥離の問題が生じる。この点、上述の領域１４２ｃを形成することで、密着性が不十分になる領域をあらかじめ除去した状態で貼り合わせを行うことが可能である。これにより、半導体層の剥離の問題を解消することができる。
【０１１５】
なお、凹凸部１４２ｂおよび領域１４２ｃの作製方法は、先の実施の形態における凹凸部１４０の場合と同様であるが、凹凸部１４２ｂおよび領域１４２ｃは、同一の工程で作製するのが好適である。例えば、エッチング処理によって、凹凸部１４２ｂおよび酸化膜が除去された領域１４２ｃを一度に作製することができる。この場合、ＳＯＩ基板の作製工程が簡略化されるため、作製コストを抑制することが可能である。なお、本実施の形態では、酸化膜を除去することによって領域１４２ｃを形成しているが、密着性の不十分となる領域を貼り合わないようにすることができるのであれば、酸化膜の除去によって領域１４２ｃを形成することに限定する必要はない。
【０１１６】
＜基板の貼り合わせ＞
次に、ベース基板１００の表面と単結晶半導体基板１１０の表面とを対向させ、窒素含有層１０２の表面と酸化膜１１２の表面とを密着させる。これにより、ベース基板１００と単結晶半導体基板１１０とが貼り合わせられる（図５（Ｇ）参照）。
【０１１７】
貼り合わせの際には、ベース基板１００または単結晶半導体基板１１０の一箇所に０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、その部分において窒素含有層１０２と酸化膜１１２の接合が生じ、当該部分を始点として自発的な接合が全面におよぶ。詳細については先の実施の形態を参酌できる。
【０１１８】
＜半導体層の形成＞
次に、例えば、４００℃以上の温度で熱処理を行って、単結晶半導体基板１１０を脆化領域１１４にて分離することにより、ベース基板１００上に、窒素含有層１０２および酸化膜１１２を介して単結晶半導体層１１６を形成する（図５（Ｈ）参照）。
【０１１９】
そして、単結晶半導体層１１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層１１８を形成する（図６（Ａ）、図６（Ｂ）参照）。ここで、図６（Ａ）は、図６（Ｂ）のＡ−Ｂにおける断面に対応している。詳細については、先の実施の形態を参酌できる。
【０１２０】
以上により形成された単結晶半導体層１１８の端部の様子を図６（Ｃ）に示す。図６（Ｃ）において、左は、領域１４２ｃを形成しない場合の単結晶半導体層の端部の様子を示すものであり、右は、本実施の形態によって形成された単結晶半導体層の端部の様子を示すものである。このように、本実施の形態に示す方法によって、単結晶半導体層の剥離を抑制すると共に、単結晶半導体層の端部を整った形状にすることが可能である。
【０１２１】
本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【０１２２】
（実施の形態４）
本実施の形態では、ＳＯＩ基板の作製方法の別の一例に関して図面を参照して説明する。なお、本実施の形態に係るＳＯＩ基板の作製方法は、多くの点で先の実施の形態と共通しているから、共通する部分についての詳細な説明は省略する。
【０１２３】
まず、ベース基板１００を準備し、ベース基板１００の表面に窒素含有層１０２を形成する。そして、窒素含有層１０２の周縁の領域、および、ボンド基板の周縁に対応する領域に、複数の凹凸部１４４を形成する（図７（Ａ）参照）。本実施の形態では、ベース基板１００として、複数のボンド基板を貼り合わせることができる程度の面積のものを用い、また、８つの凹凸部１４４を形成する場合について説明するが、ベース基板１００の面積、凹凸部１４４の数や配置などはこれに限定されない。なお、ベース基板の詳細のその他の点については、先の実施の形態を参酌できる。
【０１２４】
次に、先の実施の形態で示す方法に従って得た複数の単結晶半導体基板１１０の表面と、ベース基板１００の表面とを対向させ、窒素含有層１０２の表面と酸化膜１１２の表面とを密着させる。これにより、ベース基板１００と複数の単結晶半導体基板１１０とが貼り合わせられる（図７（Ｂ）参照）。なお、ここでは、一つのベース基板１００に対して、４つのボンド基板（ここでは単結晶半導体基板１１０）を貼り合わせているが、ボンド基板の数をこれに限定する必要はない。貼り合わせに係るボンド基板（単結晶半導体基板）の加工方法、貼り合わせの詳細等については、先の実施の形態を参酌できる。
【０１２５】
次に、例えば、４００℃以上の温度で熱処理を行って、複数の単結晶半導体基板１１０を脆化領域１１４にて分離することにより、ベース基板１００上に、窒素含有層１０２および酸化膜１１２を介して複数の単結晶半導体層１１６を形成する（図７（Ｃ）参照）。そして、複数の単結晶半導体層１１６の表面にレーザー光１３０を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた複数の単結晶半導体層１１８を形成する（図７（Ｄ）参照）。詳細については先の実施の形態を参酌できる。
【０１２６】
以上により、ベース基板１００上に４つの単結晶半導体層１１８を有するＳＯＩ基板が完成する（図８（Ａ）および図８（Ｂ）参照）。ここで、図８（Ａ）は、図８（Ｂ）のＡ−Ｂにおける断面に対応している。
【０１２７】
なお、上記工程の後には、ＳＯＩ基板の単結晶半導体層１１８をパターニングして島状の半導体層を形成しても良い。当該パターニングの際には、単結晶半導体層１１８の周縁を除去することが望ましい。単結晶半導体層１１８の周縁の領域を除去することにより、閉じられた領域により使用できない部分を除去すると共に、接合強度が不足する領域に起因して生じる半導体層のピーリングを抑制することができる。なお、上記接合強度の不足は、単結晶半導体基板表面の端部がその表面研磨処理に起因して曲率を有する表面形状（エッジロールオフと呼ぶ）となっていることにより生じるものである。
【０１２８】
本実施の形態では、ベース基板１００の周縁等に８つの凹凸部１４４を配置する構成を示したが（図８（Ｂ）等参照）、開示する発明の一態様はこれに限定されない。凹凸部１４４の数や、配置などは適宜設定すればよい。
【０１２９】
本実施の形態で示したように、ボンド基板とベース基板とが貼り合わない領域であってその外周が閉じられた領域を形成することにより、半導体層の表面の荒れを抑制したＳＯＩ基板を提供することができる。また、一のベース基板の適切な位置に複数のボンド基板を貼り合わせることで、ＳＯＩ基板の大面積化を図ることができる。つまり、大面積で良好な特性を備えたＳＯＩ基板を提供することができる。また、大面積のＳＯＩ基板を用いることにより、一度に複数の半導体装置を作製することが可能であるため、半導体装置の製造コストが抑制される。
【０１３０】
本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【０１３１】
（実施の形態５）
本実施の形態では、アライメントマーカーとして用いる場合の凹凸部の形状や位置合わせの方法等について、図面を参照して説明する。なお、本実施の形態に係るＳＯＩ基板の作製方法は、多くの点で先の実施の形態と共通しているから、共通する部分についての詳細な説明は省略する。
【０１３２】
図９は、貼り合わせ直後のベース基板１００と単結晶半導体基板１１０の様子を示している。ここで、図９（Ａ）は、図９（Ｂ）のＡ−Ｂにおける断面に相当する。
【０１３３】
図９において、凹凸部１４６ａはベース基板１００側に形成され、凹凸部１４６ｂはボンド基板である単結晶半導体基板１１０側に形成されている。位置合わせは、凹凸部１４６ａと凹凸部１４６ｂとが所定の位置関係になるよう、カメラ（赤外線カメラ）などを用いて行う（図９（Ｂ）参照）。具体的には、凹凸部１４６ａと凹凸部１４６ｂとが重なる様に位置合わせを行う。なお、凹凸部１４６ａと凹凸部１４６ｂは異なる大きさにしているが、同じ大きさ、同じ形状としても良い。上述の様に、ベース基板側とボンド基板側の両方に凹凸部を形成することで、これを貼り合わせの際のアライメントマーカーとして機能させることができる。
【０１３４】
また、凹凸部１４６ａおよび凹凸部１４６ｂによって、ボンド基板とベース基板とが貼り合わない領域であってその外周が閉じられた領域が形成されるため、半導体層の表面の荒れを抑制したＳＯＩ基板を提供することができる。
【０１３５】
なお、上記においては、凹凸部１４６ａと凹凸部１４６ｂとが重なる様に位置合わせを行っているが、凹凸部１４６ａと凹凸部１４６ｂとを基準に、所定の位置だけずらすことによって位置合わせを行っても良い。
【０１３６】
図１０には、図９の変形例を示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＡ−Ｂにおける断面に相当する。図１０では、ベース基板１００側に凹凸部１４６ｃが、単結晶半導体基板１１０側に凹凸部１４６ｄが形成されている。図９との相違点は、単結晶半導体基板１１０側の凹凸部１４６ｄが貼り合わせに係る表面には形成されていない点にある。図１０の場合、貼り合わせに係る表面の平坦性が容易に保たれるため、良好な貼り合わせを実現することができる。
【０１３７】
図１１には、凹凸部１４６ａ（または凹凸部１４６ｃ）と、凹凸部１４６ｂ（または凹凸部１４６ｄ）の形状の例を示す。
【０１３８】
図１１（Ａ）は、ベース基板１００側に三角形状の凹凸部１４６ａ（または凹凸部１４６ｃ）を形成し、単結晶半導体基板１１０側に三角形状の凹凸部１４６ｂ（または凹凸部１４６ｄ）を形成する場合を示している。凹凸部の大きさ（特に貼り合わせに係る表面に形成される凹凸部の面積等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。なお、ここでは、ベース基板１００側の凹凸部が単結晶半導体基板側の凹凸部より大きい場合を例示しているが、単結晶半導体基板側の凹凸部をベース基板１００側の凹凸部より大きくすることもできる。また、凹凸部の大きさを同じにしても良い。
【０１３９】
図１１（Ｂ）は、ベース基板１００側に矩形状の凹凸部１４６ａ（または凹凸部１４６ｃ）を形成し、単結晶半導体基板１１０側に矩形状の凹凸部１４６ｂ（または凹凸部１４６ｄ）を形成する場合を示している。なお、ここでは矩形状の凹凸部を形成する例について示しているが、角の数について特に限定はない。五角形状、六角形状の凹凸部とすることも可能である。
【０１４０】
図１１（Ｃ）は、ベース基板１００側に十字形状の凹凸部１４６ａ（または凹凸部１４６ｃ）を形成し、単結晶半導体基板１１０側に矩形状の凹凸部１４６ｂ（または凹凸部１４６ｄ）を４つ形成する場合を示している。ここでは、矩形状の凹凸部１４６ｂ（または凹凸部１４６ｄ）と、十時形状の凹凸部１４６ａ（または凹凸部１４６ｃ）が、互いにかみ合う様な配置をとっている。このような形状、配置を採用することで、位置合わせの精度を高めることが可能である。
【０１４１】
図１２には、異なる形態のアライメントマーカーを用いる場合を示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＡ−Ｂにおける断面に相当する。図１２では、ベース基板１００側に凹凸部１４６ｅ、および、凹凸部１４６ｆが形成されている。
【０１４２】
ここでは、主に、くの字形状の凹凸部１４６ｆを、単結晶半導体基板１１０の角部に合わせることで位置合わせがなされ、凹凸部１４６ｅによって、半導体層の表面の荒れを抑制するための閉じられた領域が形成される。位置合わせは、単結晶半導体基板１１０の角部に凹凸部１４６ｆを合わせる方法で行っても良いし、これらを基準に、所定の位置だけずらす方法を用いても良い。もちろん、凹凸部１４６ｅを用いて位置合わせを行っても良い。
【０１４３】
凹凸部１４６ｆと凹凸部１４６ｅをベース基板側に形成することで、ボンド基板側に凹凸部を形成する必要が無くなるため、ＳＯＩ基板の作製工程を簡略化することができる。
【０１４４】
なお、本実施の形態では、一のベース基板に対して複数のボンド基板を貼り合わせる場合を例示しているが、一のベース基板に対して一のボンド基板を貼り合わせる場合にも、同様の構成を適用することができる。
【０１４５】
本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【０１４６】
（実施の形態６）
本実施の形態では、図１３乃至図１７を参照して、閉じられた領域の詳細な例、および、単結晶半導体基板の分離のメカニズムについて説明する。
【０１４７】
図１３には、閉じられた領域を形成するための凹凸部を形成する場合における基板の断面の例について示す。なお、本実施の形態では、ベース基板１３００側に凹凸部を形成する場合について示しているが開示する発明の一態様はこれに限定されない。ボンド基板側にも同様に、凹凸部を形成することができる。また、本実施の形態では、基板に直接凹凸部を形成する場合について示しているが、開示する発明の一態様はこれに限定されない。例えば、基板表面の絶縁層を加工して凹凸部を形成しても良い。
【０１４８】
図１３（Ａ）は、ベース基板１３００に凹凸部１３０２（ここでは凹形状）を形成した場合のベース基板１３００の断面形状を示している。当該凹凸部１３０２の形成方法としては、エッチング処理やレーザー光の照射処理、力学的な手段（鋭利な刃物など）による傷の形成処理などがある。もちろん、他の方法を用いて凹凸部１３０２を形成することができるのは言うまでもない。なお、凹凸部１３０２の大きさ（深さ等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。
【０１４９】
図１３（Ｂ）は、凹凸部１３０４（ここでは凸形状）を形成した場合のベース基板１３００の断面形状を示している。当該凹凸部１３０４の形成方法としては、エッチング処理やレーザー光の照射処理などがある。もちろん、他の方法を用いても良い。なお、凹凸部１３０４の大きさ（高さ等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。
【０１５０】
図１３（Ｃ）は、凹凸部１３０６（ここでは凹形状と凸形状の複合形状）を形成した場合のベース基板１３００の断面形状を示している。当該凹凸部１３０６の形成方法としては、エッチング処理やレーザー光の照射処理、力学的な手段（鋭利な刃物など）による傷の形成処理などがある。もちろん、他の方法を用いても良い。なお、凹凸部１３０６の大きさ（深さ、高さ、等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。
【０１５１】
図１３（Ｄ）は、粒状物の配置により凹凸部１３０８（凸形状）を形成した場合の断面形状を示している。当該粒状物に特に限定はないが、形成される半導体層に対して悪影響を与えない材料を用いた物であることが望ましい。また、粒状物の大きさは、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。
【０１５２】
本実施の形態では、上記４種類の断面形状について説明したが、開示する発明の一態様はこれに限定されない。開示する発明の一態様は、「閉じられた領域」の形成を本質とするものであるから、これが実現できるのであれば、どのような方法を用いても構わない。
【０１５３】
図１４には、閉じられた領域を形成するための凹凸部を形成した基板の平面図の例を示す。なお、本実施の形態では、ベース基板１４００側に凹凸部を形成する場合について示しているが開示する発明の一態様はこれに限定されない。ボンド基板側にも同様に、凹凸部を形成することができる。また、本実施の形態では、基板に直接凹凸部を形成する場合について示しているが、開示する発明の一態様はこれに限定されない。例えば、基板表面の絶縁層を加工して凹凸部を形成しても良い。
【０１５４】
図１４（Ａ）は、ベース基板１４００に、円状の凹凸部１４０２を形成した場合の平面図を示している。凹凸部１４０２の形成方法については、上記を参照すればよい。また、凹凸部１４０２の大きさ（平面図における面積等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。
【０１５５】
図１４（Ｂ）は、三角形状に凹凸部１４０４を形成した場合の平面図を示している。凹凸部１４０４の形成方法については、上記を参照すればよい。また、凹凸部１４０４の大きさ（平面図における面積等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。なお、ここでは三角形状の凹凸部１４０４を形成する例について示しているが、角の数について特に限定はない。
【０１５６】
図１４（Ｃ）は、矩形状の凹凸部１４０６を形成した場合の平面図を示している。当該凹凸部１４０６の形成方法については、上記を参照すればよい。また、凹凸部１４０６の大きさ（平面図における面積等）は、要求される「閉じられた領域」の大きさに合わせて適宜設定することができる。なお、ここでは矩形状の凹凸部１４０６を形成する例について示しているが、凹凸部の形状はこれに限定されない。
【０１５７】
本実施の形態では、上記３種類の平面形状について説明したが、開示する発明の一態様はこれに限定されない。例えば、星形、十字型、Ｌ字型、等、「閉じられた領域」を実現できるものであればどのような平面形状としても構わない。
【０１５８】
図１５および図１６には、閉じられた領域を形成した場合の半導体層の分離の様子を示す。
【０１５９】
図１５では、ベース基板１５００に図１３（Ａ）において示したような凹凸部を形成することで、閉じられた領域１５０２を形成する場合について説明する。なお、ここでは、ボンド基板側の構造として、単結晶半導体基板１５１０中に脆化領域１５１４を有し、表面には酸化膜１５１２が形成されたものを採用する。もちろん、開示する発明の一態様を、当該構成に限定して解釈する必要はない。
【０１６０】
図１５（Ａ）は、ベース基板１５００と単結晶半導体基板１５１０の貼り合わせ直後の様子を示す図である。この状態では、基板や膜には大きな応力はかかっていない。
【０１６１】
図１５（Ｂ）は、ベース基板１５００と単結晶半導体基板１５１０を貼り合わせた後に熱処理を施すことで生じる応力の様子を示している。図１５（Ｂ）から分かるように、ベース基板１５００と単結晶半導体基板１５１０の熱膨張係数の違いによって、閉じられた領域１５０２の境界付近では、単結晶半導体基板側に大きな応力が生じる。なお、当該領域が三次元的に閉じられている場合には、閉じられた領域１５０２中の気体が膨張することによっても、単結晶半導体基板側には応力が生じるものと解される。
【０１６２】
このような応力の発生により、当該閉じられた領域をきっかけとして単結晶半導体層１５１６の分離が進行する。図１５（Ｃ）は、上記閉じられた領域１５０２から単結晶半導体層１５１６の分離が進行する様子について示している。
【０１６３】
なお、貼りあわない領域であってその外周が閉じられていない領域を形成する場合には、熱処理等によって生じる応力が緩和されてしまうため、閉じられた領域を形成する場合と比較して、その効果が低下する傾向にある。効果を最大限に生かして良好な半導体層を形成するためには、貼り合わない領域であってその外周が閉じられた領域を形成することが好適である。
【０１６４】
図１６では、ベース基板１６００に図１３（Ｃ）において示したような凹凸部を形成することで、閉じられた領域１６０２を形成する場合について説明する。基本的なメカニズムについては図１５の場合と変わるところはないが、図１６の場合には、凸形状を有することで、一層効果的な分離が実現されると考察される。なお、ここでは、ボンド基板側の構造として、単結晶半導体基板１６１０中に脆化領域１６１４を有し、表面には酸化膜１６１２が形成されたものを採用する。もちろん、開示する発明の一態様を、当該構成に限定して解釈する必要はない。
【０１６５】
図１６（Ａ）は、貼り合わせ前のベース基板１６００の様子を示す図である。
【０１６６】
図１６（Ｂ）は、ベース基板１６００と単結晶半導体基板１６１０の貼り合わせ直後の様子を示す図である。この状態では、凸形状によって単結晶半導体基板１６１０が局所的に押圧される以外には、基板や膜には大きな応力はかかっていない。なお、凸形状によってベース基板１６００と単結晶半導体基板１６１０は変形することになるが、その変形の程度は、双方の基板の弾性係数などに依存する。たとえば、ベース基板１６００としてガラス基板を用い、単結晶半導体基板１６１０として単結晶シリコン基板を用いる場合には、ガラス基板の方が柔らかいため、ガラス基板の変形度合いが大きくなる傾向にある。
【０１６７】
図１６（Ｃ）は、ベース基板１６００と単結晶半導体基板１６１０を貼り合わせた後に熱処理を施すことで生じる応力の様子を示している。図１６（Ｃ）から分かるように、ベース基板１６００と単結晶半導体基板１６１０の熱膨張係数の違いによって、閉じられた領域１６０２の境界付近では、単結晶半導体基板側に大きな応力が生じる。なお、当該領域が三次元的に閉じられている場合には、閉じられた領域１６０２中の気体が膨張することによっても、単結晶半導体基板側には応力が生じるものと解される。
【０１６８】
図１６に係る構成では、ベース基板１６００の凸形状により単結晶半導体基板１６１０が局所的に押圧されているため、応力の発生がより顕著になるものと解される。このような応力の発生により、当該閉じられた領域をきっかけとして単結晶半導体層１６１６の分離が進行する。図１６（Ｄ）は、上記閉じられた領域１６０２から単結晶半導体層１６１６の分離が進行する様子について示している。
【０１６９】
なお、貼りあわない領域であってその外周が閉じられていない領域を形成する場合には、熱処理等によって生じる応力が緩和されてしまうため、閉じられた領域を形成する場合と比較して、その効果が低下する傾向にある。効果を最大限に生かして良好な半導体層を形成するためには、貼り合わない領域であってその外周が閉じられた領域を形成することが好適である。
【０１７０】
次に、基板に生じる応力の様子を、計算機シミュレーションを用いて確認した結果について示す（図１７参照）。ここでは、系の温度が一様に２７℃である状態を、無ひずみ、無応力状態と仮定して、系の温度が一様に５００℃である状態について、応力や変形の様子を計算した。計算には、有限要素法解析ソフトであるＡＮＳＹＳを用いた。
【０１７１】
計算モデルとしては、高さ３μｍの凸形状を有するベース基板と、ボンド基板（ここでは単結晶半導体基板）を貼り合わせたものを用いた。比較例として、上記凸形状を有さないベース基板（平坦なベース基板）と、ボンド基板とを貼り合わせたものについて、同様の計算を行った。なお、ここでは、ベース基板としてガラス基板のパラメータを用い、ボンド基板（単結晶半導体基板）としてシリコン基板のパラメータを用いた。
【０１７２】
図１７（Ａ）には、上記凸形状を形成しないことにより、閉じられた領域が形成されない場合における熱処理時の応力の様子を、図１７（Ｂ）には、上記凸形状を形成することにより、閉じられた領域が形成される場合における熱処理時の応力の様子を、それぞれ示す。なお、図中の矢印の方向および大きさは、その点に係る応力の方向および大きさを示している。
【０１７３】
図１７（Ａ）より、閉じられた領域が形成されない場合には、界面に沿って応力が発生していることがわかる。また、図１７（Ｂ）より、閉じられた領域が形成される場合には、閉じられた領域の境界付近に大きな応力が生じていることがわかる。より詳細には、閉じられた領域が形成される場合には、シリコン基板とガラス基板とが接する点付近において、界面に対して斜め方向の強い引っ張り応力の発生が観察された。
【０１７４】
閉じられた領域が形成されない場合には、界面に沿ってのみ応力が働くため、分離の際の応力の影響は極めて小さい。一方で、閉じられた領域が形成される場合には、界面に対して斜め方向に応力が働くため、その応力が分離に大きな影響を与えているものと考察される。
【０１７５】
以上、計算機シミュレーションの結果により、外周が閉じられた領域を形成する場合には、半導体層の分離の際に、応力が大きく影響していることが認められた。このような応力を、分離のメカニズムに応用することは、良好な特性の半導体層を作製するためには有効である。
【０１７６】
本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【０１７７】
（実施の形態７）
本実施の形態では、図１８乃至図２０を参照して、上記実施の形態における半導体装置の作製方法の詳細について説明する。ここでは、半導体装置の一例として複数のトランジスタからなる半導体装置の作製方法について説明する。以下において示すトランジスタを組み合わせて用いることで、様々な半導体装置を形成することができる。
【０１７８】
図１８（Ａ）は、先の実施の形態に示す方法で作製した半導体基板の一部を示す断面図である（例えば、図２（Ｃ）、図２（Ｄ）等参照）。なお、本実施の形態においては、特に実施の形態１において作製した半導体基板を用いて半導体装置を作製する場合について説明するが、他の実施の形態において作製した半導体基板を用いても良いことは言うまでもない。
【０１７９】
半導体層７００（図２（Ｃ）および図２（Ｄ）における単結晶半導体層１１８に対応）には、ＴＦＴのしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物や、リン、砒素などのｎ型不純物を添加しても良い。不純物を添加する領域、および添加する不純物の種類は、適宜変更することができる。例えば、ｎチャネル型ＴＦＴの形成領域にｐ型不純物を添加し、ｐチャネル型ＴＦＴの形成領域にｎ型不純物を添加する。上述の不純物を添加する際には、ドーズ量が１×１０１５／ｃｍ２以上１×１０１７／ｃｍ２以下程度となるように行えばよい。
【０１８０】
その後、半導体層７００を島状に分離して、半導体層７０２、および半導体層７０４を形成する（図１８（Ｂ）参照）。なお、この際に、単結晶半導体層１１８の周縁は除去されることが望ましい。
【０１８１】
次に、半導体層７０２と半導体層７０４を覆うように、ゲート絶縁膜７０６を形成する（図１８（Ｃ）参照）。ここでは、プラズマＣＶＤ法を用いて、酸化シリコン膜を単層で形成することとする。酸化シリコン以外にも、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造または積層構造で形成することによりゲート絶縁膜７０６としても良い。
【０１８２】
プラズマＣＶＤ法以外の作製方法としては、スパッタリング法や、高密度プラズマ処理による酸化または窒化による方法が挙げられる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などとの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化または窒化することにより、１ｎｍ以上２０ｎｍ以下、望ましくは２ｎｍ以上１０ｎｍ以下の絶縁膜を半導体層に接するように形成する。
【０１８３】
上述した高密度プラズマ処理による半導体層の酸化または窒化は固相反応であるため、ゲート絶縁膜７０６と、半導体層７０２および半導体層７０４との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体層を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また、半導体層が単結晶であるため、高密度プラズマ処理を用いて半導体層の表面を固相反応で酸化させる場合であっても、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。このように、高密度プラズマ処理により形成された絶縁膜をトランジスタのゲート絶縁膜の一部または全部に用いることで、特性のばらつきを抑制することができる。
【０１８４】
または、半導体層７０２と半導体層７０４を熱酸化させることで、ゲート絶縁膜７０６を形成するようにしても良い。このように、熱酸化を用いる場合には、ある程度の耐熱性を有するガラス基板を用いることが必要である。
【０１８５】
なお、水素を含むゲート絶縁膜７０６を形成し、その後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜７０６中に含まれる水素を半導体層７０２および半導体層７０４中に拡散させるようにしても良い。この場合、ゲート絶縁膜７０６として、プラズマＣＶＤ法を用いた窒化シリコンまたは窒化酸化シリコンを用いることができる。なお、プロセス温度は３５０℃以下とすると良い。このように、半導体層７０２および半導体層７０４に水素を供給することで、半導体層７０２中、半導体層７０４中、ゲート絶縁膜７０６と半導体層７０２の界面、およびゲート絶縁膜７０６と半導体層７０４の界面における欠陥を効果的に低減することができる。
【０１８６】
次に、ゲート絶縁膜７０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体層７０２の上方に電極７０８を、半導体層７０４の上方に電極７１０を形成する（図１８（Ｄ）参照）。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体に導電性を付与する不純物元素をドーピングした多結晶シリコンなど、半導体材料を用いて形成しても良い。
【０１８７】
本実施の形態では電極７０８および電極７１０を単層の導電膜で形成しているが、開示する発明の一態様に係る半導体装置は該構成に限定されない。電極７０８および電極７１０は積層された複数の導電膜で形成されていても良い。２層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。３層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。
【０１８８】
なお、電極７０８および電極７１０を形成する際に用いるマスクは、酸化シリコンや窒化酸化シリコン等の材料を用いて形成してもよい。この場合、酸化シリコン膜や窒化酸化シリコン膜等をパターニングしてマスクを形成する工程が加わるが、これらの材料を用いたマスクでは、レジスト材料を用いたマスクと比較してエッチング時における膜減りが少ないため、より正確な形状の電極７０８および電極７１０を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極７０８および電極７１０を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１８９】
また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節し、所望のテーパー形状を有するように電極７０８および電極７１０を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素、四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄、弗化窒素などのフッ素系ガス、または酸素などを適宜用いることができる。
【０１９０】
次に、電極７０８および電極７１０をマスクとして、一導電型を付与する不純物元素を半導体層７０２、半導体層７０４に添加する（図１９（Ａ）参照）。本実施の形態では、半導体層７０２にｎ型を付与する不純物元素（例えばリンまたはヒ素）を、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する。なお、ｎ型を付与する不純物元素を半導体層７０２に添加する際には、ｐ型の不純物が添加される半導体層７０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体層７０４に添加する際には、ｎ型の不純物が添加される半導体層７０２はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。または、半導体層７０２および半導体層７０４に、ｐ型を付与する不純物元素またはｎ型を付与する不純物元素の一方を添加した後、一方の半導体層のみに、より高い濃度でｐ型を付与する不純物元素またはｎ型を付与する不純物元素の他方を添加するようにしても良い。上記不純物の添加により、半導体層７０２に不純物領域７１２、半導体層７０４に不純物領域７１４が形成される。
【０１９１】
次に、電極７０８の側面にサイドウォール７１６を、電極７１０の側面にサイドウォール７１８を形成する（図１９（Ｂ）参照）。サイドウォール７１６およびサイドウォール７１８は、例えば、ゲート絶縁膜７０６、電極７０８および電極７１０を覆うように新たに絶縁膜を形成し、異方性エッチングにより該絶縁膜を部分的にエッチングすることで形成することができる。なお、上記の異方性エッチングにより、ゲート絶縁膜７０６を部分的にエッチングしても良い。サイドウォール７１６およびサイドウォール７１８を形成するための絶縁膜としては、プラズマＣＶＤ法やスパッタリング法等を用いて、シリコン、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、有機材料などを含む膜を、単層構造または積層構造で形成すれば良い。本実施の形態では、膜厚１００ｎｍの酸化シリコン膜をプラズマＣＶＤ法によって形成する。また、エッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール７１６およびサイドウォール７１８を形成する工程は、これらに限定されるものではない。
【０１９２】
次に、ゲート絶縁膜７０６、電極７０８および電極７１０、サイドウォール７１６およびサイドウォール７１８をマスクとして、半導体層７０２、半導体層７０４に一導電型を付与する不純物元素を添加する（図１９（Ｃ）参照）。なお、半導体層７０２、半導体層７０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。ここで、ｎ型を付与する不純物元素を半導体層７０２に添加する際には、ｐ型の不純物が添加される半導体層７０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体層７０４に添加する際には、ｎ型の不純物が添加される半導体層７０２はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。
【０１９３】
上記不純物元素の添加により、半導体層７０２に、一対の高濃度不純物領域７２０と、一対の低濃度不純物領域７２２と、チャネル形成領域７２４とが形成される。また、上記不純物元素の添加により、半導体層７０４に、一対の高濃度不純物領域７２６と、一対の低濃度不純物領域７２８と、チャネル形成領域７３０とが形成される。高濃度不純物領域７２０、高濃度不純物領域７２６はソースまたはドレインとして機能し、低濃度不純物領域７２２、低濃度不純物領域７２８はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。
【０１９４】
なお、半導体層７０２上に形成されたサイドウォール７１６と、半導体層７０４上に形成されたサイドウォール７１８は、キャリアが移動する方向（いわゆるチャネル長に平行な方向）の長さが同じになるように形成しても良いが、異なるように形成しても良い。例えば、ｐチャネル型トランジスタとなる半導体層７０４上のサイドウォール７１８は、ｎチャネル型トランジスタとなる半導体層７０２上のサイドウォール７１６よりも、キャリアが移動する方向の長さが長くなるように形成すると良い。ｐチャネル型トランジスタにおいて、サイドウォール７１８の長さをより長くすることで、ボロンの拡散による短チャネル効果を抑制することができるため、ソースおよびドレインに高濃度のボロンを添加することが可能となる。これにより、ソースおよびドレインを十分に低抵抗化することができる。
【０１９５】
ソースおよびドレインをさらに低抵抗化するために、半導体層７０２および半導体層７０４の一部をシリサイド化したシリサイド領域を形成しても良い。シリサイド化は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体層中の珪素と金属とを反応させて行う。シリサイド領域としては、コバルトシリサイドまたはニッケルシリサイドを形成すれば良い。半導体層７０２や半導体層７０４が薄い場合には、半導体層７０２、半導体層７０４の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等が挙げられる。また、レーザー光の照射などによってもシリサイド領域を形成することができる。
【０１９６】
上述の工程により、ｎチャネル型トランジスタ７３２およびｐチャネル型トランジスタ７３４が形成される。なお、図１９（Ｃ）に示す段階では、ソース電極またはドレイン電極として機能する導電膜は形成されていないが、これらのソース電極またはドレイン電極として機能する導電膜を含めてトランジスタと呼ぶこともある。
【０１９７】
次に、ｎチャネル型トランジスタ７３２、ｐチャネル型トランジスタ７３４を覆うように絶縁膜７３６を形成する（図１９（Ｄ）参照）。絶縁膜７３６は必ずしも設ける必要はないが、絶縁膜７３６を形成することで、アルカリ金属やアルカリ土類金属などの不純物がｎチャネル型トランジスタ７３２、ｐチャネル型トランジスタ７３４に侵入することを防止できる。具体的には、絶縁膜７３６を、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成するのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化シリコン膜を、絶縁膜７３６として用いる。この場合、上述の水素化の工程は、該窒化酸化シリコン膜形成後に行っても良い。なお、本実施の形態においては、絶縁膜７３６を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、２層構造とする場合には、酸化窒化シリコン膜と窒化酸化シリコン膜との積層構造とすることができる。
【０１９８】
次に、ｎチャネル型トランジスタ７３２、ｐチャネル型トランジスタ７３４を覆うように、絶縁膜７３６上に絶縁膜７３８を形成する。絶縁膜７３８は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成するとよい。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、芳香族炭化水素から選ばれる一を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜７３８を形成しても良い。
【０１９９】
絶縁膜７３８の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０２００】
次に、半導体層７０２と半導体層７０４の一部が露出するように絶縁膜７３６および絶縁膜７３８にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体層７０２に接する導電膜７４０および導電膜７４２と、半導体層７０４に接する導電膜７４４および導電膜７４６を形成する（図２０（Ａ）参照）。導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６は、トランジスタのソース電極またはドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０２０１】
導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６は、ＣＶＤ法やスパッタリング法等により形成することができる。材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６は、単層構造としても良いし、積層構造としても良い。
【０２０２】
アルミニウムを主成分とする合金の例としては、アルミニウムを主成分として、ニッケルを含むものを挙げることができる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコン（Ａｌ−Ｓｉ）は抵抗値が低く、安価であるため、導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに０．５％程度のＣｕを混入させた材料を用いても良い。
【０２０３】
導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体層７０２と半導体層７０４上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電膜７４０および導電膜７４２と半導体層７０２とのコンタクト、導電膜７４４および導電膜７４６と半導体層７０４とのコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜７４０乃至導電膜７４６を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、５層構造またはそれ以上の積層構造とすることもできる。
【０２０４】
また、導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６として用いても良い。
【０２０５】
なお、導電膜７４０および導電膜７４２はｎチャネル型トランジスタ７３２の高濃度不純物領域７２０に接続されている。導電膜７４４および導電膜７４６はｐチャネル型トランジスタ７３４の高濃度不純物領域７２６に接続されている。
【０２０６】
図２０（Ｂ）に、図２０（Ａ）に示したｎチャネル型トランジスタ７３２およびｐチャネル型トランジスタ７３４の平面図を示す。ここで、図２０（Ｂ）のＡ−Ｂにおける断面が図２０（Ａ）に対応している。ただし、図２０（Ｂ）においては、簡単のため、絶縁膜７３６、絶縁膜７３８、導電膜７４０、導電膜７４２、導電膜７４４、導電膜７４６等を省略している。
【０２０７】
なお、本実施の形態においては、ｎチャネル型トランジスタ７３２とｐチャネル型トランジスタ７３４が、それぞれゲート電極として機能する電極を１つずつ有する場合（電極７０８、電極７１０を有する場合）を例示しているが、開示する発明の一態様は該構成に限定されない。トランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
【０２０８】
本実施の形態では、表面の荒れを抑制した良好な半導体層を有するＳＯＩ基板を用いているため、半導体装置の歩留まりを向上させることができる。なお、本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。
【実施例１】
【０２０９】
本実施例では、上記実施の形態において説明した方法の効果を検証した。以下、図面を参照してその結果について説明する。
【０２１０】
試料（ＳＯＩ基板）としては、外周が閉じられた領域を形成しない試料（試料Ａ）、ガラスペンによってガラス基板に傷（凹凸部）を付けて外周が閉じられた領域を形成した試料（試料Ｂ）、レーザー照射によってガラス基板に傷（凹凸部）を付けて外周が閉じられた領域を形成した試料（試料Ｃ）の３種類を用意した。試料の作製方法の詳細は、実施の形態に示すものと同様である。なお、ここでは、シリコン層の分離後にシリコン層表面にエッチング処理を行い、その後、レーザー光を照射している。試料Ａは、凹凸部を形成しないことで作製することができる。
【０２１１】
図２１、図２２、図２３には、単結晶シリコン基板を分離してガラス基板上にシリコン層を形成した後のシリコン層の表面の様子を示す。図２１は試料Ａの様子を、図２２は試料Ｂの様子を、図２３は試料Ｃの様子をそれぞれ示している。なお、図２１（Ｂ）、図２２（Ｂ）、図２３（Ｂ）はそれぞれ、図２１（Ａ）、図２２（Ａ）、図２３（Ａ）の部分拡大写真（顕微鏡写真）である。また、図２４には、レーザー照射によってガラス基板に傷を付けた場合のガラス基板表面の様子の一例を示す。なお、図２４において、傷の大きさは直径約８００μｍ（０．８ｍｍ）である。
【０２１２】
試料Ｂ、試料Ｃにおいては、図中右下部分（角部：図中、破線の円で囲まれた部位）に、閉じられた領域を形成した（図２２（Ａ）、図２３（Ａ）参照）。また、ガラス基板と単結晶シリコン基板の貼り合わせは、当該部分（角部）から進行させた。なお、当該部分（角部）以外から貼り合わせを進行させる場合であっても一定の効果を得ることができるが、当該部分（角部）から貼り合わせを進行させる場合が最も効果的であった。
【０２１３】
図２１（Ｂ）、図２２（Ｂ）、図２３（Ｂ）から、閉じられた領域を形成した試料（試料Ｂ、試料Ｃ）では、閉じられた領域を形成しない試料（試料Ａ）と比較してシリコン層の表面荒れが抑制されていることが分かる。
【０２１４】
次に、閉じられた領域の直径と、シリコン層中の欠損の数（検出数）との関係を図２５（Ａ）および図２５（Ｂ）に示す。ここで、検出数は、パターン検査機によって検出した直径が１μｍ以上の大きさの欠損の数をいう。なお、上記パターン検査機は光学顕微鏡と画像解析を応用した装置である。
【０２１５】
図２５から、閉じられた領域の直径が大きくなるほど、欠損の検出数が低減されていることが分かる。また、閉じられた領域を形成しない場合（貼り合わない領域の直径が０ｍｍの場合）と比較すると、閉じられた領域が極めて小さい場合（例えば、閉じられた領域の直径が１ｍｍの場合）であっても、検出数は著しく低減している。このことから閉じられた領域を形成することは、シリコン層の欠損を抑制するために極めて有効であることが分かる。
【０２１６】
図２６および図２７に、閉じられた領域を形成しない試料の表面のラフネスと、閉じられた領域を形成した試料の表面のラフネスと、を比較した結果を示す。図２６（Ａ）は、算術平均粗さ（Ｒａ）を示し、図２６（Ｂ）は、最大高低差（Ｐ−Ｖ）を示し、図２７は、二乗平均平方根粗さ（ＲＭＳ）を示す。
【０２１７】
図２６（Ａ）より、閉じられた領域を形成しない試料ではＲａが７．０ｎｍより大きいものが存在するのに対して、閉じられた領域を形成した試料ではＲａが６．０ｎｍ以下になっていることが分かる。また、図２６（Ｂ）より、閉じられた領域を形成しない試料ではＰ−Ｖが１５０ｎｍより大きいものが存在するのに対して、閉じられた領域を形成した試料ではＰ−Ｖが１５０ｎｍ以下になっていることが分かる。また、図２７より、閉じられた領域を形成しない試料ではＲＭＳが１０ｎｍより大きいものが存在するのに対して、閉じられた領域を形成した試料ではＲＭＳが１０ｎｍ以下になっていることが分かる。
【０２１８】
以上、本実施例により、開示する発明の一態様の有効性が確認された。具体的には、本実施例では、半導体層の欠損の数密度、５個／ｃｍ２以下が達成された。なお、開示する発明の一態様では、半導体層の欠損数を十分に抑制することができるため、後にレーザー光を照射する場合であっても、欠損数の増加や、欠損の大型化を抑制することが可能である。このように、開示する発明の一態様は、レーザー光の照射と組み合わせて用いる場合には非常に効果的である。
【実施例２】
【０２１９】
本実施例では、変形例の効果について確認した。以下、図面を参照してその結果について説明する。
【０２２０】
試料（ＳＯＩ基板）として、外周が閉じられた領域を形成しないもの（１サンプル）と、レーザー照射によってガラス基板に傷（凹凸部）を付けて外周が閉じられた領域を形成したもの（２サンプル）を用意した。試料の作製方法の詳細は、実施の形態に示すものと同様である。なお、当該試料では、シリコン層の分離後にシリコン層表面にエッチング処理を行うことなく、レーザー光を照射している。
【０２２１】
上記試料に関して、シリコン層中の欠損の数を図２８に示す。ここで、検出数は、パターン検査機によって検出した直径が１μｍ以上の大きさの欠損の数をいう。なお、上記パターン検査機は光学顕微鏡と画像解析を応用した装置である。
【０２２２】
図２８から、閉じられた領域を形成した試料では、欠損の検出数が著しく低減されていることが分かる。このことから閉じられた領域を形成することは、シリコン層の欠損を抑制するために極めて有効であることが分かる。
【０２２３】
なお、本実施例では、シリコン層表面にエッチング処理を行うことなくレーザー光を照射しているため、シリコン層表面にエッチング処理を施した後にレーザー光を照射する場合と比較して、シリコン層が厚い状態でレーザー光を照射することになる。このため、欠損数をいっそう低減することが可能となっている。具体的には、本実施例では、半導体層の欠損の数密度、１個／ｃｍ２以下が達成された。このように、開示する発明の一態様は、レーザー光の照射と組み合わせて用いる場合には非常に効果的である。
【符号の説明】
【０２２４】
１００    ベース基板
１０２    窒素含有層
１１０    単結晶半導体基板
１１２    酸化膜
１１４    脆化領域
１１６    単結晶半導体層
１１８    単結晶半導体層
１２０    半導体層
１３０    レーザー光
１４０    凹凸部
１４２ａ    凹凸部
１４２ｂ    凹凸部
１４２ｃ    領域
１４４    凹凸部
１４６ａ    凹凸部
１４６ｂ    凹凸部
１４６ｃ    凹凸部
１４６ｄ    凹凸部
１４６ｅ    凹凸部
１４６ｆ    凹凸部
７００    半導体層
７０２    半導体層
７０４    半導体層
７０６    ゲート絶縁膜
７０８    電極
７１０    電極
７１２    不純物領域
７１４    不純物領域
７１６    サイドウォール
７１８    サイドウォール
７２０    高濃度不純物領域
７２２    低濃度不純物領域
７２４    チャネル形成領域
７２６    高濃度不純物領域
７２８    低濃度不純物領域
７３０    チャネル形成領域
７３２    ｎチャネル型トランジスタ
７３４    ｐチャネル型トランジスタ
７３６    絶縁膜
７３８    絶縁膜
７４０    導電膜
７４２    導電膜
７４４    導電膜
７４６    導電膜
１３００    ベース基板
１３０２    凹凸部
１３０４    凹凸部
１３０６    凹凸部
１３０８    凹凸部
１４００    ベース基板
１４０２    凹凸部
１４０４    凹凸部
１４０６    凹凸部
１５００    ベース基板
１５０２    領域
１５１０    単結晶半導体基板
１５１２    酸化膜
１５１４    脆化領域
１５１６    単結晶半導体層
１６００    ベース基板
１６０２    領域
１６１０    単結晶半導体基板
１６１２    酸化膜
１６１４    脆化領域
１６１６    単結晶半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１７】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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