(57)【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体膜と、
絶縁膜を介して前記チャネル形成領域上に位置する浮遊ゲートと、を有し、
前記浮遊ゲートは、チタン組成比が原子百分率にて５６ａｔｏｍｉｃ％以上である窒化チタンを有し、
前記窒化チタンのチタンと窒素の組成比は化学量論的組成比からずれていることを特徴とする半導体記憶装置。
【請求項２】
チャネル形成領域を有する半導体膜と、
絶縁膜を介して前記チャネル形成領域上に位置する浮遊ゲートと、を有し、
前記浮遊ゲートは、チタン組成比が原子百分率にて５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下である窒化チタンを有し、
前記窒化チタンのチタンと窒素の組成比は化学量論的組成比からずれていることを特徴とする半導体記憶装置。
【請求項３】
チャネル形成領域を有する半導体膜と、
前記半導体膜上の第１の絶縁膜と、
前記第１の絶縁膜を介して前記半導体膜上に位置する浮遊ゲートと、
前記浮遊ゲート上の第２の絶縁膜と、
前記第２の絶縁膜を介して前記浮遊ゲート上に位置する制御ゲートと、を有し、
前記浮遊ゲートは、チタン組成比が原子百分率にて５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下である窒化チタンを有し、
前記窒化チタンのチタンと窒素の組成比は化学量論的組成比からずれており、
前記第１の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚よりも小さいことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、浮遊ゲートに電子を注入して記憶を行う不揮発性半導体記憶素子に係わり、特に消去時の消費電力低減に関する。
【背景技術】
【０００２】
データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲートは絶縁物で囲まれて周囲とは電気的に絶縁されているので、浮遊ゲートに電荷が注入されるとその電荷を保持し続けるという特性を持っている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートと呼ばれるゲート電極を備えている。制御ゲートは、データの書き込みや読み出しの時に所定の電圧が印加されることから浮遊ゲートとは区別されている。
【０００３】
このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、浮遊ゲートへの電荷の注入と、浮遊ゲートからの電荷の放出を電気的に制御してデータを記憶する仕組みとなっている。具体的に、浮遊ゲートへの電荷注入（以下、書き込みと呼ぶ）および浮遊ゲートからの電荷放出（以下、消去と呼ぶ）は、チャネル形成領域が形成される半導体層と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）（Ｆ−Ｎ）トンネル電流が流れると言われている。このことより当該絶縁層はトンネル絶縁層とも呼ばれている。
【０００４】
この仕組みでデータを記憶させる場合、消去に必要な電圧は、半導体層と浮遊ゲートの仕事関数の差から決定される。また、仕事関数は材料によって異なる。つまり、半導体層および浮遊ゲートの材料によって仕事関数は決定される。
【０００５】
一般的に浮遊ゲート材料としては多結晶シリコン材料が用いられている。一方で、不純物拡散対策などの観点から金属材料を用いる方法も取られている（例えば、特許文献１）。浮遊ゲートを金属材料で設けることによって、低温プロセス（６００℃以下）で作製しやすい等の効果がある。例えば、消費電力の低減又は回路面積を縮小し、低温プロセスで生産性を向上させるために、浮遊ゲートを半導体膜（シリコン）と異なる材料、例えば、タングステン、窒化タンタル、窒化チタン等のメタルで設ける技術が開示されている（特許文献２）。また、諸特性（書き込み特性、読み出し特性、消去特性）の優れたＥＥＰＲＯＭまたはＥＰＲＯＭのメモリセルを備えた半導体装置を提供するために、浮遊ゲートをチタンまたは窒化チタンを用いる技術が開示されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−２３３５０５号公報
【特許文献２】特開２００９−０４４０６３号公報
【特許文献３】特開平９−０３６２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体膜としてｎ型シリコンを用いたメモリトランジスタにおいて、浮遊ゲートを金属材料のように半導体膜より仕事関数が高い材料で設けた場合には、浮遊ゲート側のトンネル絶縁膜の障壁高さが半導体膜側と比較して高くなるため、Ｆ−Ｎトンネル電流を用いた消去方法においては消去電圧が高くなる。
【０００８】
そこで浮遊ゲートを仕事関数の小さいチタンで作製することにより、消去電圧を低くすることが出来るが、チタンの還元性が高いため、トンネル絶縁層をチタンが侵食し、トンネル絶縁膜の膜厚は成膜した膜厚より薄くなってしまうため、正確な膜厚のコントロールが困難である。そのため、小さい電圧でも書き込み・消去が起こってしまい、誤書き換え耐性などの信頼性が確保できなくなってしまうという問題がある。
【０００９】
チタンの還元性を抑えるために浮遊ゲートに窒化チタンを用いることが出来るが、化学量論的組成の窒化チタンを用いた場合には、消去電圧が上がってしまい、消費電力が増加するという問題がある。
【００１０】
この発明では、低消費電力で、誤書き換え耐性の高い不揮発性半導体メモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、浮遊ゲートに窒化チタンを用いる場合でも、そのチタンと窒素の組成比を化学量論的組成比からずらすことにより、かかる課題を解決することを要旨とする。
【００１２】
本発明の半導体記憶装置の一は、チャネル形成領域を有する半導体膜と、半導体膜のチャネル形成領域上に絶縁膜を介して設けられた浮遊ゲートとを有し、浮遊ゲートの材料は、単位体積あたりチタンの原子数が窒素の原子数よりも多く含まれている窒化チタンであることを特徴としている。
【００１３】
本発明の半導体記憶装置の一は、チャネル形成領域を有する半導体膜と、半導体膜のチャネル形成領域上に絶縁膜を介して設けられた浮遊ゲートとを有し、浮遊ゲートの材料は、チタン組成比が原子百分率にて５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下である窒化チタンであることを特徴としている。
【発明の効果】
【００１４】
浮遊ゲートを、窒化チタンとし、単位体積あたりチタンの原子数が窒素の原子数よりも多く含むように、好ましくは、窒化チタンのチタン組成比を５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下にすることで、低消費電力化を達成し、且つ誤書き換え耐性の高い不揮発性半導体メモリ素子を提供することが出来る。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体記憶装置の一例を示す図。
【図２】本発明の半導体記憶装置の作製方法の一例を示す図。
【図３】本発明の半導体記憶装置の作製方法の一例を示す図。
【図４】本発明の半導体記憶装置の作製方法の一例を示す図。
【図５】本発明の半導体記憶装置のメモリトランジスタにおいて、チタン組成比と書き込み・消去電圧との関係を示す図。
【図６】本発明の半導体記憶装置のメモリトランジスタにおいて、チタン組成比と誤書き換え耐性との関係を示す図。
【図７】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書中の図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その説明は省略する場合がある。
【００１７】
本実施の形態では、トランジスタ型の半導体記憶素子（「メモリトランジスタ」とも記す）を具備する半導体記憶装置およびその作製方法に関して図面を参照して説明する。なお、以下の説明において、「書き込み電圧」と「消去電圧」とは、特に断らない限り電圧の絶対値のことをさすものとする。
【００１８】
なお本明細書において、原子百分率とは、単位体積中に含まれるすべての原子の数を１００としたときの注目している原子の数の割合を示し、ａｔｏｍｉｃ％あるいはａｔ．％であらわすこととする。
【００１９】
浮遊ゲートを仕事関数の小さいチタンで作製すると、消去電圧を低くすることが出来るが、チタンの還元性が高いため、トンネル絶縁層をチタンが侵食してしまい、誤書き換え耐性などの信頼性が確保できなくなってしまう。そこで、浮遊ゲートに窒化チタンを用いるが、化学量論的組成の窒化チタンを用いた場合には、消去電圧が上がってしまい、消費電力が増加してしまう。そこで、本発明の要旨は、信頼性を確保しつつ、消費電圧を下げるため、チタンと窒素の組成比を化学量論的組成比からずらし、単位体積あたりチタンの原子数が窒素の原子数よりも多く含まれている窒化チタンを浮遊ゲートに用いることである。
【００２０】
（実施の形態１）
本実施の形態では半導体記憶装置の構造に関して説明する。
【００２１】
本実施の形態で示す半導体記憶装置は、チャネル形成領域１０２ａを具備する半導体膜１０２と、半導体膜１０２のチャネル形成領域１０２ａ上に形成された第１の絶縁膜１０３または第１の絶縁膜２０３、浮遊ゲート１０４、第２の絶縁膜１０５または第２の絶縁膜２０５、および制御ゲート１０６から構成されるメモリトランジスタを有している（図１参照）。
【００２２】
浮遊ゲート１０４は窒化チタンで形成する。ここで用いる窒化チタンは、単位体積あたりチタンの原子数が窒素の原子数よりも多く含まれていることが肝要である。好ましくは、窒化チタンにおけるチタン組成比は、５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下とする。
【００２３】
後述する実施例１および比較例にて作製されたメモリトランジスタにおける書き込み電圧および消去電圧の浮遊ゲート材料比較を図５に示す。ここでは、書き込み電圧とは、メモリトランジスタのしきい値電圧を４Ｖとするために制御ゲート１０６に印加する正極性の電圧とした。また、消去電圧とは、メモリトランジスタのしきい値電圧を０Ｖとするために制御ゲート１０６に印加する負極性の電圧とした。書き込み電圧を印加した時間および消去電圧を印加した時間は共に５００μｓｅｃとした。図５より、チタン組成比が４６ａｔｏｍｉｃ％以下では消去電圧が大きく、チタン組成比が５６ａｔｏｍｉｃ％以上では消去電圧が小さいことがわかる。書き込み電圧については浮遊ゲート材料による明確な違いはなかった。つまり、チタン組成比が５６ａｔｏｍｉｃ％以上となる窒化チタンを浮遊ゲート材料として用いることで、消去電圧が小さいメモリトランジスタを作製することができる。
【００２４】
後述する実施例１および比較例にて作製されたメモリトランジスタにおける誤書き換え耐性の浮遊ゲート材料比較を図６に示す。ここでいう誤書き換え耐性とは誤書き込み耐性および誤消去耐性の総称であり、どちらもメモリトランジスタの信頼性のひとつで、同一ワード線上で他のメモリセルに書き込み・消去を行った場合に、当該メモリトランジスタのしきい値電圧変動の小ささの指標を示し、数値が高いほど耐性が強く良好なメモリトランジスタであることを示す。具体的には、誤書き込み耐性は前述した書き込み電圧に対する誤書き込み電圧の割合を示し、誤消去電圧は前述した消去電圧に対する誤消去電圧の割合を示す。ここで、誤書き込み電圧とは、最初に０Ｖであったメモリトランジスタのしきい値電圧が、０．５Ｖまで上昇したときに制御ゲートに印加されていた正極性の電圧のことである。電圧印加時間は８０ｓｅｃとした。誤消去電圧とは、最初に４Ｖであったメモリトランジスタのしきい値電圧が、２．５Ｖまで下降したときに制御ゲートに印加されていた負極性の電圧のことである。電圧印加時間は８０ｓｅｃとした。図６より、チタン組成比が８８ａｔｏｍｉｃ％以上では、チタン組成比１００ａｔｏｍｉｃ％に比べ向上はしているが、７５ａｔｏｍｉｃ％以下に比べ誤書き換え耐性の悪化が始まっていることがわかる。一方でチタン組成比が７５ａｔｏｍｉｃ％以下では問題なく誤書き換え耐性が確保できていることがわかる。つまり、窒化チタンを浮遊ゲート材料とし、より好ましくはチタン組成比が７５ａｔｏｍｉｃ％以下とすることで、良好な誤書き換え耐性となるメモリトランジスタを作製することができる。
【００２５】
なお、図５、図６に示したチタン組成比は、ラマン拡散法（ＲＢＳ）による分析結果に基づく値である。
【００２６】
そのため、本実施の形態では、浮遊ゲート１０４を、窒化チタンとし、単位体積あたりチタンの原子数が窒素の原子数よりも多く含むように、好ましくは、チタン組成比が５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下の範囲となる窒化チタンで作製することにより、低消費電力で、誤書き換え耐性の高いメモリトランジスタを作製することができる。
【００２７】
（実施の形態２）
本実施の形態では、半導体記憶装置のメモリトランジスタの作製方法に関して図面を参照して説明する。なお、以下の説明では、ｎ型のメモリトランジスタを形成する場合について説明する。
【００２８】
まず、基板１００上に絶縁膜１０１を介して半導体膜１０２を形成する（図２（Ａ）参照）。
【００２９】
基板１００は、ガラス基板、金属基板やステンレス基板、半導体基板、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。
【００３０】
絶縁膜１０１は、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の絶縁材料を用いて単層又は積層で形成する。形成方法については特に限定されず、ＣＶＤ法やスパッタ法等を用いて形成することができる。基板１００上に絶縁膜を設けることで、基板１００の凹凸の影響を軽減することや基板１００から上部素子への不純物拡散を防止することができる。
【００３１】
半導体膜１０２は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。半導体膜１０２としては、例えば、非晶質半導体膜（例えば、非晶質シリコン膜）又は多結晶半導体膜（例えば、多結晶シリコン膜）を形成すればよい。多結晶半導体膜は、非晶質半導体膜にレーザー光の照射やＲＴＡ又はファーネスアニール炉を用いる熱結晶化法等を行うことにより形成することができる。
【００３２】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。ＳＯＩ基板を用いることによって、半導体膜１０２として単結晶半導体膜（例えば、単結晶シリコン膜）を用いることができる。例えば、スマートカット法、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）法等の貼り合わせ法を用いて、単結晶半導体膜を基板１００に貼り合わせて設けることができる。
【００３３】
ここでは、半導体膜１０２として、非晶質シリコン膜を形成した後、当該非晶質シリコン膜にレーザー光を照射して多結晶シリコン膜を形成する。
【００３４】
次に、半導体膜に不純物元素を導入する（図２（Ｂ）参照）。なお、ここで不純物元素を導入しない形態であっても良い。
【００３５】
次に、半導体膜１０２上に第１の絶縁膜２０３を形成する（図２（Ｃ）参照）。第１の絶縁膜２０３は、メモリトランジスタにおいてトンネル絶縁膜として機能しうる。
【００３６】
第１の絶縁膜２０３は、珪素の酸化物または珪素の窒化物を含む膜（例えば、酸化珪素（ＳｉＯｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化珪素（ＳｉＮｘ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等）を単層又は積層で形成する。第１の絶縁膜２０３は、ＣＶＤ法又はスパッタ法等により形成することができる。また、半導体層に酸素雰囲気下でプラズマ処理を行うことにより当該半導体層の表面に酸化膜を形成してもよい。
【００３７】
次に、第１の絶縁膜２０３上に導電膜２０４、第２の絶縁膜２０５および導電膜２０６を順に形成する（図２（Ｄ）参照）。
【００３８】
導電膜２０４は、スパッタ法等により窒化チタン膜を形成する。ただし、形成時の窒素ガス流量を調節するなどして、単位体積あたりチタンの原子数が窒素の原子数よりも多く含むように、好ましくはチタン組成比が５６ａｔｏｍｉｃ％以上７５ａｔｏｍｉｃ％以下となるように窒化チタン膜を形成する。
【００３９】
第２の絶縁膜２０５は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒化物を含む膜（例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜等）を、単層又は積層で形成する。例えば、酸化窒化珪素膜と窒化珪素膜と酸化窒化珪素膜を順に積層させた構造で設けることができる。
【００４０】
導電膜２０６は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素でなる膜、またはこれらの元素の窒化物でなる膜（代表的には、窒化タンタル、窒化タングステン膜、窒化チタン膜）を単層又は積層させて用いることができる。
【００４１】
次に、第１の絶縁膜２０３、導電膜２０４、第２の絶縁膜２０５および導電膜２０６を選択的にエッチングして第１の絶縁膜１０３、浮遊ゲート１０４、第２の絶縁膜１０５、制御ゲート１０６を形成する（図２（Ｅ）参照）。なお、第１の絶縁膜２０３のエッチングを行わず残存させてもよい（図１（Ｂ）参照）。
【００４２】
次に、残存した浮遊ゲート１０４、第２の絶縁膜１０５および制御ゲート１０６の積層構造をマスクとして半導体膜１０２に不純物元素を導入して不純物領域１０２ｂを形成する（図３（Ａ）参照）。
【００４３】
導入する不純物元素は、ｎ型の不純物元素又はｐ型の不純物元素を用いる。ｎ型の不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型の不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。本実施の形態では、ｎ型のメモリトランジスタを作製するため、ｎ型の不純物元素（例えば、リン（Ｐ））を半導体膜１０２に導入する。
【００４４】
なお、不純物領域１０２ｂはメモリトランジスタのソース領域又はドレイン領域として機能し、不純物領域１０２ｂに含まれる不純物元素の濃度はチャネル形成領域１０２ａに含まれる不純物元素の濃度より高くする。
【００４５】
その後、層間絶縁膜１０７を形成した後、不純物領域１０２ｂに到達するように開口し、導電膜１０８を形成する（図３（Ｂ）参照）。導電膜１０８は、メモリトランジスタにおいて、ソース電極又はドレイン電極として機能する。
【００４６】
以上の工程により、半導体記憶装置を構成するメモリトランジスタが得られる。
【００４７】
なお、本実施の形態で示す半導体記憶装置を構成するメモリトランジスタは上述した構成に限られず、チャネル形成領域１０２ａと不純物領域１０２ｂとの間にＬＤＤ領域１０２ｃまたは１２２を設けた構成としてもよい（図１（Ｃ）、（Ｄ）参照）。
【００４８】
本実施の形態では、ｎ型のメモリトランジスタの形成に関して説明したが、これに限られずｐ型のメモリトランジスタも同様に形成することができる。
（実施の形態３）
【００４９】
本実施の形態では、上記実施の形態で示した不揮発性半導体記憶装置を具備する半導体装置の適用例に関して図面を参照して以下に説明する。
【００５０】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図７に示す。
【００５１】
図７（Ａ）、（Ｂ）は、デジタルカメラを示している。図７（Ｂ）は、図７（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。
【００５２】
また、図７（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。
【００５３】
また、図７（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図７（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【００５４】
また、図７（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用いることができる。また、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【００５５】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【実施例１】
【００５６】
本実施例では、図５および図６にて示した書き込み・消去電圧データおよび誤書き込み耐性・誤消去耐性データを実際に取得したメモリトランジスタの作製方法に関して図面（図４）を参照して説明する。
【００５７】
まず、基板１００としてガラス基板を用い、当該ガラス基板上に成膜する絶縁膜１０１として、厚さ５０ｎｍの窒化酸化シリコン（ＳｉＮｘＯｙ、ｘ＞ｙ＞０）および厚さ１００ｎｍの酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）の絶縁膜をＣＶＤ法により成膜した。
【００５８】
絶縁膜１０１の上に半導体膜１０２を多結晶シリコン膜で形成した。多結晶シリコン膜は次のように形成した。まず、ＣＶＤ法により、水素モノシランを原料に厚さ６６ｎｍの非晶質シリコン膜を形成した。次いで、５００℃１時間、および５５０℃４時間の加熱処理を行い、非晶質シリコン膜の水素を放出させた。そして、ＹＶＯ４レーザー発振器の第２高調波（波長５３２ｎｍ）のビームを非晶質シリコン膜に照射して、非晶質シリコン膜を結晶化して、多結晶シリコン膜を形成した。ＹＶＯ４レーザー発振器は、半導体レーザー（ＬＤ）励起の連続発振レーザー発振器である。そして、エッチング処理により、この多結晶シリコン膜を所望の形状に加工して、半導体膜１０２を形成した（図４（Ａ）参照）。
【００５９】
次に、半導体膜１０２に高密度プラズマ酸化処理を行い、半導体膜１０２上に第１の絶縁膜２０３を１０ｎｍ形成した。第１の絶縁膜２０３は、メモリトランジスタにおいてトンネル絶縁膜として機能しうる。
【００６０】
次に、スパッタ装置で３０ｎｍの膜厚の窒化チタン膜を第１の絶縁膜２０３上に形成した。形成する窒化チタン膜のチタン組成比は４６ａｔｏｍｉｃ％以上８８ａｔｏｍｉｃ％以下の範囲である。また、チタン組成比が１００ａｔｏｍｉｃ％のチタン膜も作製した。
【００６１】
チタンターゲットを用い、チャンバー内圧を０．２Ｐａ、直流電源を１２ｋＷ、窒素ガス雰囲気（窒素流量５０ｓｃｃｍ）という条件で行った。得られた窒化チタン膜のチタン組成比は４６ａｔｏｍｉｃ％であった。
【００６２】
次に、チタンターゲットを用い、チャンバー内圧を０．２Ｐａ、直流電源を１２ｋＷ、アルゴンガスと窒素ガスの混合雰囲気（アルゴン流量２０ｓｃｃｍ、窒素流量３０ｓｃｃｍ）という条件で行った。得られた窒化チタン膜のチタン組成比は５６ａｔｏｍｉｃ％であった。
【００６３】
次に、チタンターゲットを用い、チャンバー内圧を０．２Ｐａ、直流電源を１２ｋＷ、アルゴンガスと窒素ガスの混合雰囲気（アルゴン流量２５ｓｃｃｍ、窒素流量２５ｓｃｃｍ）という条件で行った。得られた窒化チタン膜のチタン組成比は６６ａｔｏｍｉｃ％であった。
【００６４】
次に、チタンターゲットを用い、チャンバー内圧を０．２Ｐａ、直流電源を１２ｋＷ、アルゴンガスと窒素ガスの混合雰囲気（アルゴン流量３０ｓｃｃｍ、窒素流量２０ｓｃｃｍ）という条件で行った。得られた窒化チタン膜のチタン組成比は７５ａｔｏｍｉｃ％であった。
【００６５】
次に、チタンターゲットを用い、チャンバー内圧を０．２Ｐａ、直流電源を１２ｋＷ、アルゴンガスと窒素ガスの混合雰囲気（アルゴン流量４０ｓｃｃｍ、窒素流量１０ｓｃｃｍ）という条件で行った。得られた窒化チタン膜のチタン組成比は８８ａｔｏｍｉｃ％であった。
【００６６】
チタン組成比が１００ａｔｏｍｉｃ％のチタン膜を形成するには、チタンターゲットを用い、チャンバー内圧を０．１Ｐａ、直流電源を１ｋＷ、アルゴンガス雰囲気（アルゴン流量２０ｓｃｃｍ）という条件で行った。
【００６７】
窒化チタン膜あるいはチタン膜を形成後、エッチング処理により、この窒化チタン膜あるいはチタン膜を所定の形状に加工し、浮遊ゲート１０４となる導電膜を形成した（図４（Ｂ））。
【００６８】
次に、プラズマドーピング装置により、半導体膜１０２にリン（Ｐ）を添加して、不純物領域１２２を形成した（図４（Ｃ））。ソースガスには水素で希釈したＰＨ３を用いた。
【００６９】
次に、浮遊ゲート１０４を覆って、第２の絶縁膜２０５を形成した。ここでは、プラズマＣＶＤ装置で、厚さ５０ｎｍの酸化窒化シリコン膜を形成した。
【００７０】
次に、第２の絶縁膜２０５上に、スパッタ装置で、厚さ３０ｎｍの窒化タンタルおよび厚さ１７０ｎｍのタングステン膜の積層膜を形成した。この積層膜をエッチングして、制御ゲート１０６を形成した（図４（Ｄ））。
【００７１】
次いで、制御ゲート１０６をマスクに、プラズマドーピング装置により半導体膜１０２にリンを添加した（図４（Ｅ））。ソースガスには水素で希釈したＰＨ３を用いた。この工程で、半導体膜１０２に不純物領域１０２ｂを形成した。
【００７２】
次に、制御ゲート１０６を覆って、厚さ５０ｎｍの酸化シリコン膜を形成した後（図示せず）、窒素雰囲気で４８０℃の加熱処理を行い、不純物領域１０２ｂ、１２２に添加したリンを活性化した。次いで、層間絶縁膜１０７として厚さ１００ｎｍの酸化窒化シリコン膜と、厚さ６００ｎｍの酸化シリコン膜の積層膜を形成した。次いで、絶縁膜２０３、２０５、１０７の積層膜を開口し、スパッタ装置で、厚さ６０ｎｍのチタン膜、厚さ４０ｎｍの窒化チタン膜、厚さ５００ｎｍの純アルミニウム膜、および厚さ１００ｎｍのチタン膜でなる積層構造の導電膜を形成した。エッチング処理により、この積層膜を所望の形状に加工し、導電膜１０８を形成した。以上の工程により、本願のメモリセルを作製した（図４（Ｆ）参照）。
【００７３】
本実施例にて作製したメモリトランジスタの書き込み電圧および消去電圧を測定した結果が図５、誤書き込み耐性および誤消去耐性を測定した結果が図６である。なお、本実施例で示したチタン組成比は、ラマン拡散法（ＲＢＳ）による分析結果に基づく値である。
【００７４】
図５より、チタン組成比が４６ａｔｏｍｉｃ％以下では消去電圧が大きく、チタン組成比が５６ａｔｏｍｉｃ％以上では消去電圧が小さいことがわかる。つまり、チタン組成比が５６ａｔｏｍｉｃ％以上となる窒化チタンを浮遊ゲート材料として用いることで、消去電圧が小さいメモリトランジスタを作製することができる。
【００７５】
図６より、チタン組成比が８８ａｔｏｍｉｃ％以上では、チタン組成比１００ａｔｏｍｉｃ％に比べ向上はしているが、７５ａｔｏｍｉｃ％以下に比べ誤書き換え耐性の悪化が始まっていることがわかる。一方でチタン組成比が７５ａｔｏｍｉｃ％以下では問題なく誤書き換え耐性が確保できていることがわかる。つまり、窒化チタンを浮遊ゲート材料とし、より好ましくはチタン組成比が７５ａｔｏｍｉｃ％以下とすることで、良好な誤書き換え耐性となるメモリトランジスタを作製することができる。
【符号の説明】
【００７６】
１００    基板
１０１    絶縁膜
１０２    半導体膜
１０２ａ    チャネル形成領域
１０２ｂ    不純物領域
１０２ｃ    ＬＤＤ領域
１０３    絶縁膜
１０４    浮遊ゲート
１０５    絶縁膜
１０６    制御ゲート
１０７    層間絶縁膜
１０８    導電膜
１２２    不純物領域
２０３    絶縁膜
２０４    導電膜
２０５    絶縁膜
２０６    導電膜
２１１１    筐体
２１１２    表示部
２１１３    レンズ
２１１４    操作キー
２１１５    シャッターボタン
２１１６    メモリ
２１２１    筐体
２１２２    表示部
２１２３    操作キー
２１２５    メモリ
２１３０    本体
２１３１    表示部
２１３２    メモリ部
２１３３    操作部
２１３４    イヤホン
２１４１    本体
２１４２    表示部
２１４３    操作キー
２１４４    メモリ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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