(57)【特許請求の範囲】
【請求項１】
コンバータ部を構成するスイッチング素子を駆動するためのＬレベルとＨレベルの２つの状態を持った方形波電圧を生成するパルス幅変調回路であって、
前記方形波電圧を積分してなる積分電圧が上昇して上方閾値電圧以上になると前記方形波電圧をＬレベルに切り替え、前記積分電圧が下降して下方閾値電圧以下になると前記方形波電圧をＨレベルに切り替える方形波電圧出力手段と、
互いに１８０°の位相差を有する第１クロック信号および第２クロック信号を前記方形波電圧出力手段に向けて出力するクロック手段と、
を備え、
前記方形波電圧出力手段は、（１）前記積分電圧が下降している最中に前記第１クロック信号が変化すると、前記積分電圧が前記下方閾値電圧に達していなくても前記方形波電圧をＨレベルに切り替え、（２）前記積分電圧が上昇している最中に前記第２クロック信号が変化すると、前記積分電圧が前記上方閾値電圧に達していなくても前記方形波電圧をＬレベルに切り替えることを特徴とするパルス幅変調回路。
【請求項２】
前記方形波電圧出力手段が、
予め設定された目標電圧および前記コンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、
第１抵抗を介して正入力端子に前記誤差電圧が入力され、出力端子から出力される前記方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ前記出力端子および前記正入力端子が第２抵抗を介して接続されたコンパレータを有するコンパレータ部と、
を含むことを特徴とする請求項１に記載のパルス幅変調回路。
【請求項３】
前記クロック手段が、
アノードに前記第１クロック信号が印加され、かつ前記第１抵抗が介装されたラインにカソードが接続された第１ダイオードと、
カソードに前記第２クロック信号が印加され、かつ前記第１抵抗が介装されたラインにアノードが接続された第２ダイオードと、
を含むことを特徴とする請求項２に記載のパルス幅変調回路。
【請求項４】
前記クロック手段が、
アノードに前記第１クロック信号が印加され、かつ前記第２抵抗が介装されたラインにカソードが接続された第１ダイオードと、
カソードに前記第２クロック信号が印加され、かつ前記第２抵抗が介装されたラインにアノードが接続された第２ダイオードと、
を含むことを特徴とする請求項２に記載のパルス幅変調回路。
【請求項５】
前記方形波電圧出力手段が、
予め設定された目標電圧および前記コンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、
前記方形波電圧を出力する論理回路部と、
前記論理回路部の入力に出力端子が接続され、第３抵抗を介して正入力端子に前記誤差電圧が入力され、前記方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ第４抵抗を介して前記正入力端子に前記方形波電圧が入力されるコンパレータを有するコンパレータ部と、
を含むことを特徴とする請求項１に記載のパルス幅変調回路。
【請求項６】
前記論理回路部が、２入力型の第１論理演算部および第２論理演算部を含み、
前記第１論理演算部に、前記コンパレータ部の出力と、前記第１クロック信号および前記第２クロック信号のうちの一方とが入力され、
前記第２論理演算部に、前記第１論理演算部の出力と、前記第１クロック信号および前記第２クロック信号のうちの他方とが入力され、
前記第２論理演算部から前記方形波電圧が出力されることを特徴とする請求項５に記載のパルス幅変調回路。
【請求項７】
請求項１に記載のパルス幅変調回路から出力される方形波電圧によってコンバータ部を構成するスイッチング素子が駆動されることを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にマルチフェーズ方式の電源装置で使用されるスイッチング電源装置、および該スイッチング電源装置においてコンバータ部を制御するために使用されるパルス幅変調回路に関する。
【背景技術】
【０００２】
近年、互いに位相をずらして駆動される複数のスイッチング電源装置を並列接続してなるマルチフェーズ方式の電源装置が広く用いられるようになってきている。この方式の電源装置は、相の数、すなわち使用するスイッチングコンバータの数に比例した大電流を出力することができるという利点がある。
【０００３】
マルチフェーズ方式の電源装置に使用されるスイッチング電源装置としては、例えば、図１１に示すスイッチング電源装置１００が知られている（例えば、非特許文献１参照）。同図に示すように、スイッチング電源装置１００は、直流電源３０から出力される入力電圧Ｖｉを降圧型ＤＣ−ＤＣコンバータからなるコンバータ部２で降圧し、予め設定された目標電圧Ｖｒに等しい出力電圧ｖｏを負荷３１に出力するもので、上記コンバータ部２の他、コンバータ部２を構成するスイッチング素子を駆動するための方形波電圧ＶＰＷＭを生成するパルス幅変調回路１０１を備えている。
【０００４】
パルス幅変調回路１０１は、出力電圧ｖｏおよび目標電圧Ｖｒの誤差電圧ｖｃを出力するエラーアンプ部１０２と、第１抵抗１５を介して正入力端子に誤差電圧ｖｃが入力され、出力端子から出力される方形波電圧ＶＰＷＭを積分してなる積分電圧ｖｎが負入力端子に入力され、かつ出力端子および正入力端子が第２抵抗１７を介して接続されたコンパレータ１６を有するコンパレータ部１０３と、クロック信号ＶＣＬをコンパレータ１６の正入力端子に印加するクロック部１０４とを有している。
【０００５】
図１２（Ａ）および図１２（Ｂ）に示すように、スイッチング電源装置１００では、正入力端子の電圧ｖｐが積分電圧ｖｎよりも低いときにクロック信号ＶＣＬが変化することで正入力端子の電圧ｖｐが強制的にＨレベルに引き上げられる。つまり、このスイッチング電源装置１００では、クロック信号ＶＣＬに同期して方形波電圧ＶＰＷＭが変化する。
【０００６】
一般に、自励で動作するスイッチング電源装置は、負荷の変動に伴って動作周波数が変動するので、複数のスイッチング電源装置を並列接続してマルチフェーズ化したときに各相の同期をとるのが難しいという問題がある。この点、上記スイッチング電源装置１００によれば、並列接続された各相のスイッチング電源装置１００に同じクロック信号ＶＣＬを入力することで、上記の問題を解決することができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】K.Taniguchi, T.Sato, T.Nabeshima and K.Nishijima,“Constant Frequency Hysteretic PWM Controller for Buck Converter”, 電子情報通信学会技術研究報告, 2009年10月, Vol.109, No.216 ,EE2009, pp.7-11.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１１に示す従来のスイッチング電源装置１００は、クロック信号ＶＣＬの周期Ｔにおける方形波電圧ＶＰＷＭのデューティ比Ｄが５０％を上回るとサブハーモニック発振が起こり、図１２（Ｃ）に示すように、方形波電圧ＶＰＷＭが不安定になるという問題があった。このため、従来のスイッチング電源装置１００では、いかなる場合もデューティ比Ｄが５０％を上回らないように回路定数を選定する必要があり、設計者に負担が生じていた。
【０００９】
本発明は上記事情に鑑みてなされたものであって、その課題とするところは、デューティ比Ｄが５０％を上回る場合においても、クロック信号に同期して安定的に動作可能なスイッチング電源装置およびパルス幅変調回路を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係るパルス幅変調回路は、コンバータ部を構成するスイッチング素子を駆動するためのＬレベルとＨレベルの２つの状態を持った方形波電圧を生成するパルス幅変調回路であって、方形波電圧を積分してなる積分電圧が上昇して上方閾値電圧以上になると方形波電圧をＬレベルに切り替え、積分電圧が下降して下方閾値電圧以下になると方形波電圧をＨレベルに切り替える方形波電圧出力手段と、互いに１８０°の位相差を有する第１クロック信号および第２クロック信号を方形波電圧出力手段に向けて出力するクロック手段とを備え、方形波電圧出力手段は、（１）積分電圧が下降している最中に第１クロック信号が変化すると、積分電圧が下方閾値電圧に達していなくても方形波電圧をＨレベルに切り替え、（２）積分電圧が上昇している最中に第２クロック信号が変化すると、積分電圧が上方閾値電圧に達していなくても方形波電圧をＬレベルに切り替えることを特徴としている。
【００１１】
上記方形波電圧出力手段の具体的な構成としては、例えば、予め設定された目標電圧およびコンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、第１抵抗を介して正入力端子に誤差電圧が入力され、出力端子から出力される方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ出力端子および正入力端子が第２抵抗を介して接続されたコンパレータを有するコンパレータ部とを含む構成が考えられる。
【００１２】
この場合は、上記クロック手段の構成を、アノードに第１クロック信号が印加され、かつ第１抵抗が介装されたラインにカソードが接続された第１ダイオードと、カソードに第２クロック信号が印加され、かつ第１抵抗が介装されたラインにアノードが接続された第２ダイオードとを含む構成、または、アノードに第１クロック信号が印加され、かつ第２抵抗が介装されたラインにカソードが接続された第１ダイオードと、カソードに第２クロック信号が印加され、かつ第２抵抗が介装されたラインにアノードが接続された第２ダイオードとを含む構成とすればよい。
【００１３】
上記方形波電圧出力手段の別の具体的な構成としては、例えば、予め設定された目標電圧および前記コンバータ部の出力電圧の誤差電圧を出力するエラーアンプ部と、方形波電圧を出力する論理回路部と、論理回路部の入力に出力端子が接続され、第３抵抗を介して正入力端子に誤差電圧が入力され、方形波電圧を積分してなる積分電圧が負入力端子に入力され、かつ第４抵抗を介して正入力端子に方形波電圧が入力されるコンパレータを有するコンパレータ部とを含む構成も考えられる。
【００１４】
この場合は、上記論理回路部の具体的な構成としては、例えば、２入力型の第１論理演算部および第２論理演算部を含み、第１論理演算部に、コンパレータ部の出力と、第１クロック信号および前記第２クロック信号のうちの一方とが入力され、第２論理演算部に、第１論理演算部の出力と、第１クロック信号および第２クロック信号のうちの他方とが入力され、第２論理演算部から方形波電圧が出力されるような構成が考えられる。
【００１５】
また、上記課題を解決するために、本発明に係るスイッチング電源装置は、上記パルス幅変調回路から出力される方形波電圧によってコンバータ部を構成するスイッチング素子が駆動されることを特徴としている。
【００１６】
なお、本明細書における「クロック信号（第１クロック信号、第２クロック信号）の変化」には、Ｌレベル→Ｈレベル→Ｌレベルの順に連続的に変化する上向きのパルス状の変化と、Ｈレベル→Ｌレベル→Ｈレベルの順に連続的に変化する下向きのパルス状の変化とが含まれるものとする。Ｌレベル→Ｈレベルの順に変化するだけのステップ状の変化、およびＨレベル→Ｌレベルの順に変化するだけのステップ状の変化は、本明細書における「クロック信号の変化」に含まれないので、注意されたい。
【００１７】
また、本発明では、第１クロック信号および第２クロック信号が互いに１８０°の位相差を有するが、これは、第１クロック信号の周期Ｔ毎のパルス状変化と、第２クロック信号の周期Ｔ毎のパルス状変化とが、Ｔ／２だけずれていることを意味するものとする。
【発明の効果】
【００１８】
本発明によれば、デューティ比Ｄが５０％を上回る場合においても、クロック信号に同期して安定的に動作可能なスイッチング電源装置およびパルス幅変調回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係るスイッチング電源装置の回路図である。
【図２】第１実施形態に係るスイッチング電源装置の動作波形図であって、（Ａ）は第１クロック信号および第２クロック信号、（Ｂ）はデューティ比が５０％を下回る場合の方形波電圧等、（Ｃ）はデューティ比が５０％を上回る場合の方形波電圧等の波形図である。
【図３】方形波電圧の測定波形図であって、（Ａ）は第１実施形態に係るスイッチング電源装置において第２クロック信号を未使用とした場合、（Ｂ）は第１クロック信号を未使用とした場合、（Ｃ）は両方のクロック信号を使用した場合の波形図である。
【図４】第１実施形態に係るスイッチング電源装置に備えられたコンバータ部の具体的一例を示す回路図である。
【図５】第１実施形態に係るスイッチング電源装置のフリーラン時の動作周波数の具体的一例を示すグラフである。
【図６】第１実施形態に係るスイッチング電源装置の変形例を示す回路図である。
【図７】第１実施形態に係るスイッチング電源装置の変形例を示す回路図である。
【図８】本発明の第２実施形態に係るスイッチング電源装置の回路図である。
【図９】第２実施形態に係るスイッチング電源装置における論理回路部の変形例を示す回路図である。
【図１０】マルチフェーズ方式の電源装置のブロック図であって、（Ａ）は第１実施形態に係るスイッチング電源装置を並列接続した場合、（Ｂ）は第２実施形態に係るスイッチング電源装置を並列接続した場合のブロック図である。
【図１１】従来のスイッチング電源装置の回路図である。
【図１２】従来のスイッチング電源装置の動作波形図であって、（Ａ）はクロック信号、（Ｂ）はデューティ比が５０％を下回る場合の方形波電圧等、（Ｃ）はデューティ比が５０％を上回る場合の方形波電圧等の波形図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
まず、図１〜図７を参照しつつ、本発明の第１実施形態に係るスイッチング電源装置およびパルス幅変調回路について説明する。なお、図１のカッコ内の符号は回路定数を示しており、例えば、抵抗１８の抵抗値はＲ１［Ω］、コンデンサ１９の容量はＣ１［Ｆ］である。
【００２１】
図１に示すように、本発明の第１実施形態に係るスイッチング電源装置１Ａは、直流電源３０から出力される入力電圧Ｖｉを降圧型ＤＣ−ＤＣコンバータからなるコンバータ部２で降圧し、予め設定された目標電圧Ｖｒに等しい出力電圧ｖｏを負荷３１に出力するもので、上記コンバータ部２の他、コンバータ部２を構成するスイッチング素子を駆動するための方形波電圧ＶＰＷＭを生成するパルス幅変調回路３Ａを備えている。
【００２２】
本発明では、コンバータ部２の回路構成は特に限定されず、後述する方形波電圧ＶＰＷＭによって２以上のスイッチング素子（例えば、ＭＯＳＦＥＴ）が駆動（ＯＮ／ＯＦＦ制御）され、これにより入力電圧Ｖｉを出力電圧ｖｏに変換可能な任意のスイッチングコンバータを使用することができる。
【００２３】
本実施形態に係るパルス幅変調回路３Ａは、エラーアンプ部４、コンパレータ部５Ａおよびクロック部６Ａを有している。このうち、エラーアンプ部４およびコンパレータ部５Ａは、本発明の「方形波電圧出力手段」８Ａに相当する。また、クロック部６Ａは、本発明の「クロック手段」９Ａに相当する。
【００２４】
エラーアンプ部４は、コンバータ部２の出力電圧ｖｏと、基準電源１０から出力される目標電圧Ｖｒとの誤差電圧ｖｃを出力するもので、主にオペアンプ１２を有している。オペアンプ１２は、基準電源１０に接続された非反転入力端子（＋）と、抵抗１１を介してコンバータ部２の出力に接続された反転入力端子（−）と、誤差電圧ｖｃを出力する出力端子とを有している。また、出力端子および反転入力端子は、コンデンサ１３および抵抗１４からなる直列回路を介して接続されている。
【００２５】
コンパレータ部５Ａは、エラーアンプ部４から出力される誤差電圧ｖｃと、クロック部６Ａから出力されるクロック信号と基づいて方形波電圧ＶＰＷＭを生成し、該方形波電圧ＶＰＷＭをコンバータ部２のスイッチング素子に出力するもので、主にヒステリシス付きのコンパレータ１６を有している。コンパレータ１６は、第１抵抗１５を介してオペアンプ１２の出力端子に接続された正入力端子（＋）と、方形波電圧ＶＰＷＭを出力する出力端子と、出力端子に接続された抵抗１８およびコンデンサ１９からなる積分回路の中点に接続された負入力端子（−）とを備えている。また、出力端子および正入力端子は第２抵抗１７を介して接続され、正入力端子と負入力端子との間にはコンデンサ２０が接続されている。
【００２６】
抵抗１８およびコンデンサ１９からなる積分回路は、方形波電圧ＶＰＷＭを積分して三角波状の積分電圧ｖｎを生成する。生成された積分電圧ｖｎは、コンパレータ１６の負入力端子に入力される。
【００２７】
コンパレータ１６は、負入力端子の電圧（積分電圧ｖｎ）および正入力端子の電圧ｖｐを比較し、電圧ｖｐの方が高い場合は電圧値ＶＯＨを有するＨレベルの方形波電圧ＶＰＷＭを出力する。一方、電圧ｖｐの方が低い場合、コンパレータ１６は電圧値ＶＯＬを有するＬレベルの方形波電圧ＶＰＷＭを出力する。
【００２８】
クロック部６Ａは、アノードに第１クロック信号ＶＣＬ１が印加され、かつカソードがコンパレータ１６の正入力端子に接続された第１ダイオード２３と、カソードに第２クロック信号ＶＣＬ２が印加され、かつアノードがコンパレータ１６の正入力端子に接続された第２ダイオード２４と、不図示のクロック信号生成器とを有している。図２（Ａ）に示すように、第１クロック信号ＶＣＬ１は周期Ｔ毎にＨレベルとなり、第２クロック信号ＶＣＬ２は周期Ｔ毎にＬレベルとなる。言い換えると、第１クロック信号ＶＣＬ１は周期Ｔ毎に上向きのパルス状に変化し、第２クロック信号ＶＣＬ２は周期Ｔ毎に下向きのパルス状に変化する。また、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２は１８０°の位相差を有している。第１クロック信号ＶＣＬ１がＨレベルとなる時間および第２クロック信号ＶＣＬ２がＬレベルとなる時間は任意に設定することができるが、周期Ｔよりも十分に短くしておくことが好ましい。
【００２９】
第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２のＨレベルは、コンパレータ１６の上方閾値電圧ＶＨよりも高い電圧に設定されている。また。第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２のＬレベルは、コンパレータ１６の下方閾値電圧ＶＬよりも低い電圧に設定されている。第１抵抗１５の抵抗値をＲａ、第２抵抗１７の抵抗値をＲｂとしたとき、上方閾値電圧ＶＨおよび下方閾値電圧ＶＬはそれぞれ次式により表される。
【数１】
0005875073.tif 000002
【００３０】
本実施形態に係るスイッチング電源装置１Ａでは、方形波電圧ＶＰＷＭがＬレベルになっているとき、すなわちコンパレータ１６の正入力端子の電圧ｖｐがＬレベルになっているときに第１クロック信号ＶＣＬ１がＨレベルになると、電圧ｖｐが強制的にＨレベルに引き上げられ、これにより方形波電圧ＶＰＷＭもＨレベルに引き上げられる。一方、方形波電圧ＶＰＷＭがＨレベルになっているとき、すなわち電圧ｖｐがＨレベルになっているときに第２クロック信号ＶＣＬ２がＬレベルになると、電圧ｖｐが強制的にＬレベルに引き下げられ、これにより方形波電圧ＶＰＷＭもＬレベルに引き下げられる。
【００３１】
図２は、スイッチング電源装置１Ａの動作波形図である。第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２の周期Ｔにおける方形波電圧ＶＰＷＭのデューティ比Ｄが５０％を下回る場合、スイッチング電源装置１Ａは第１クロック信号ＶＣＬ１に同期する（図２（Ｂ）参照）。一方、デューティ比Ｄが５０％を上回る場合、スイッチング電源装置１Ａは第２クロック信号ＶＣＬ２に同期する（図２（Ｃ）参照）。
【００３２】
すなわち、デューティ比Ｄが５０％を下回る場合、第１クロック信号ＶＣＬ１がＨレベルになると、電圧ｖｐおよび方形波電圧ＶＰＷＭが強制的にＨレベルに引き上げられ、積分電圧ｖｎは上昇に転ずる。その後、積分電圧ｖｎが上方閾値電圧ＶＨをわずかに上回り、電圧ｖｐと積分電圧ｖｎとの大小関係が逆転すると、電圧ｖｐおよび方形波電圧ＶＰＷＭはＬレベルになり、積分電圧ｖｎは下降に転ずる。そして、第１クロック信号ＶＣＬ１が次にＨレベルになるタイミングで、電圧ｖｐおよび方形波電圧ＶＰＷＭが強制的にＨレベルに引き上げられ、積分電圧ｖｎは下方閾値電圧ＶＬに到達する前に再び上昇に転ずる。
【００３３】
なお、デューティ比Ｄが５０％を下回る場合、第２クロック信号ＶＣＬ２がＬレベルとなるタイミングでは何も起こらない。電圧ｖｐおよび方形波電圧ＶＰＷＭが既にＬレベルになっているからである。
【００３４】
一方、デューティ比Ｄが５０％を上回る場合、第２クロック信号ＶＣＬ２がＬレベルになると、電圧ｖｐおよび方形波電圧ＶＰＷＭが強制的にＬレベルに引き下げられ、積分電圧ｖｎは下降に転ずる。その後、積分電圧ｖｎが下方閾値電圧ＶＬをわずかに下回り、電圧ｖｐと積分電圧ｖｎとの大小関係が逆転すると、電圧ｖｐおよび方形波電圧ＶＰＷＭはＨレベルになり、積分電圧ｖｎは上昇に転ずる。そして、第２クロック信号ＶＣＬ２が次にＬレベルになるタイミングで、電圧ｖｐおよび方形波電圧ＶＰＷＭが強制的にＬレベルに引き下げられ、積分電圧ｖｎは上方閾値電圧ＶＨに到達する前に再び下降に転ずる。
【００３５】
なお、デューティ比Ｄが５０％を上回る場合、第１クロック信号ＶＣＬ１がＨレベルとなるタイミングでは何も起こらない。電圧ｖｐおよび方形波電圧ＶＰＷＭが既にＨレベルになっているからである。
【００３６】
図３は、方形波電圧ＶＰＷＭの測定波形図である。図３（Ａ）に示すように、第２クロック信号ＶＣＬ２をＨレベルに固定した場合、すなわち第２クロック信号ＶＣＬ２を未使用とした場合は、デューティ比Ｄ＝７０％の条件下でサブハーモニック発振による方形波電圧ＶＰＷＭの乱れが観測された。また。第１クロック信号ＶＣＬ１をＬレベルに固定した場合、すなわち第１クロック信号ＶＣＬ１を未使用とした場合は、図３（Ｂ）に示すように、デューティ比Ｄ＝３０％の条件下でサブハーモニック発振による方形波電圧ＶＰＷＭの乱れが観測された。一方、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２を使用した場合は、図３（Ｃ）に示すように、デューティ比Ｄ＝３０％の条件下でもデューティ比Ｄ＝７０％の条件下でもサブハーモニック発振による方形波電圧ＶＰＷＭの乱れは観測されなかった。
【００３７】
以上のように、本実施形態に係るスイッチング電源装置１Ａは、パルス幅変調回路３Ａを備えたことにより、デューティ比Ｄが５０％を上回る場合およびデューティ比Ｄが５０％を下回る場合のいずれの場合においても、サブハーモニック発振を起こすことなく、第１クロック信号ＶＣＬ１または第２クロック信号ＶＣＬ２に同期して安定的に動作することができる。
【００３８】
続いて、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２の周期Ｔの決定方法について説明する。周期Ｔを決定するためには、まず、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２を使用しないフリーランの状態における動作周波数を測定する必要がある。
【００３９】
コンバータ部２として、図４に示す一般的な降圧型ＤＣ−ＤＣコンバータを使用し、回路定数を以下のように設定した場合、目標電圧Ｖｒを０．５〜４．５［Ｖ］の範囲で変化させると、図５に示すように、動作周波数は目標電圧Ｖｒ＝２．５［Ｖ］でピーク値の６８０［ｋＨｚ］となった。
［回路定数］
Ｖｉ：５［Ｖ］、Ｖｒ：０．５〜４．５［Ｖ］
Ｒ１：１２［ｋΩ］、Ｒ２：１０［ｋΩ］、Ｒ３：１［ｋΩ］
Ｒａ：１［ｋΩ］、Ｒｂ：１００［ｋΩ］
Ｃ１：４７０［ｐＦ］、Ｃ２：１０００［ｐＦ］、Ｃ３：２２００［ｐＦ］
Ｌ：０．４７［μＨ］、ＣＯ：５００［μＦ］
【００４０】
本実施形態に係るスイッチング電源装置１Ａでは、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２の周波数Ｆがピーク値よりも高くなるように周期Ｔを設定する必要がある。周波数Ｆがピーク値に等しい、または周波数Ｆがピーク値を下回ると、発振する可能性があるからである。ピーク値が６８０［ｋＨｚ］の場合、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２の周期Ｔは、１／６８０ｋ＝１．４７μｓ未満に設定する必要がある。
【００４１】
後述するように、本発明には種々の実施形態および変形例が存在するが、いずれの場合においても、第１実施形態の場合と同様、フリーラン時の動作周波数に基づいて第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２の周期Ｔを決定すればよい。
【００４２】
［第１実施形態の変形例］
図６に、第１実施形態の変形例に係るスイッチング電源装置１Ｂを示す。スイッチング電源装置１Ｂは、コンパレータ部５Ｂを備えたパルス幅変調回路３Ｂを備えている点においてスイッチング電源装置１Ａと相違しているが、他の部分の構成はスイッチング電源装置１Ａと同一である。
【００４３】
同図に示すように、本変形例では、コンパレータ部５Ｂが２分割された第１抵抗１５を有し、その中点にクロック部６Ａの第１ダイオード２３および第２ダイオード２４が接続されている。言い換えると、本変形例では、分割された一方の第１抵抗１５を介して第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２がコンパレータ１６の正入力端子に入力される。
【００４４】
図７に、第１実施形態の別の変形例に係るスイッチング電源装置１Ｃを示す。スイッチング電源装置１Ｃは、コンパレータ部５Ｃを備えたパルス幅変調回路３Ｃを備えている点においてスイッチング電源装置１Ａと相違しているが、他の部分の構成はスイッチング電源装置１Ａと同一である。
【００４５】
同図に示すように、本変形例では、コンパレータ部５Ｃが２分割された第２抵抗１７を有し、その中点にクロック部６Ａの第１ダイオード２３および第２ダイオード２４が接続されている。言い換えると、本変形例では、分割された一方の第２抵抗１７を介して第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２がコンパレータ１６の正入力端子に入力される。
【００４６】
スイッチング電源装置１Ａと同様、これら２つの変形例に係るスイッチング電源装置１Ｂおよび１Ｃでも、方形波電圧ＶＰＷＭがＬレベルになっているとき、すなわちコンパレータ１６の正入力端子の電圧ｖｐがＬレベルになっているときに第１クロック信号ＶＣＬ１がＨレベルになると、電圧ｖｐが強制的にＨレベルに引き上げられ、これにより方形波電圧ＶＰＷＭもＨレベルに引き上げられる。一方、方形波電圧ＶＰＷＭがＨレベルになっているとき、すなわち電圧ｖｐがＨレベルになっているときに第２クロック信号ＶＣＬ２がＬレベルになると、電圧ｖｐが強制的にＬレベルに引き下げられ、これにより方形波電圧ＶＰＷＭもＬレベルに引き下げられる。
【００４７】
つまり、変形例に係るスイッチング電源装置１Ｂおよび１Ｃは、スイッチング電源装置１Ａと同様、デューティ比Ｄが５０％を上回る場合およびデューティ比Ｄが５０％を下回る場合のいずれの場合においても、サブハーモニック発振を起こすことなく、クロック信号に同期して安定的に動作することができる。
【００４８】
第１実施形態に係るスイッチング電源装置１Ａの変形例は、この他にも種々存在する。例えば、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２を入力する位置は、第１抵抗１５が介装されたライン２１（エラーアンプ部４およびコンパレータ１６の正入力端子を接続するライン）上、または第２抵抗１７が介装されたライン２２（コンパレータ１６の出力端子および正入力端子を接続するライン）上の任意の位置に適宜変更することができる。
【００４９】
［第２実施形態］
次に、図８および図９を参照しつつ、本発明の第２実施形態に係るスイッチング電源装置およびパルス幅変調回路について説明する。
【００５０】
図８に示すように、本発明の第２実施形態に係るスイッチング電源装置１Ｄは、直流電源３０から出力される入力電圧Ｖｉをコンバータ部２で降圧し、予め設定された目標電圧Ｖｒに等しい出力電圧ｖｏを負荷３１に出力するもので、上記コンバータ部２の他、コンバータ部２を構成するスイッチング素子を駆動するための方形波電圧ＶＰＷＭを生成するパルス幅変調回路３Ｄを備えている。
【００５１】
本実施形態に係るパルス幅変調回路３Ｄは、エラーアンプ部４、コンパレータ部５Ｄ、クロック部６Ｄに加え、さらに論理回路部７Ｄを有している。このうち、エラーアンプ部４、コンパレータ部５Ｄおよび論理回路部７Ｄは、本発明の「方形波電圧出力手段」８Ｄに相当する。また、クロック部６Ｄは、本発明の「クロック手段」９Ｄに相当する。
【００５２】
エラーアンプ部４は、第１実施形態に係るスイッチング電源装置１Ａに備えられたエラーアンプ部４と同一の構成を有している。
【００５３】
コンパレータ部５Ｄは、エラーアンプ部４から出力される誤差電圧ｖｃに基づいて方形波電圧ＶＰＷＭ’を生成し、該方形波電圧ＶＰＷＭ’を論理回路部７Ｄに出力するもので、主にヒステリシス付きのコンパレータ２５を有している。コンパレータ２５は、第１抵抗１５を介してエラーアンプ部４に接続された正入力端子（＋）と、方形波電圧ＶＰＷＭ’を出力する出力端子と、論理回路部７Ｄの出力に接続された抵抗２７およびコンデンサ１９からなる積分回路の中点に接続された負入力端子（−）とを備えている。また、論理回路部７Ｄ（後述する第２論理演算部２９Ｄ）の出力およびコンパレータ２５の正入力端子は第３抵抗２６を介して接続され、正入力端子と負入力端子との間にはコンデンサ２０が接続されている。
【００５４】
抵抗２７およびコンデンサ１９からなる積分回路は、論理回路部７Ｄから出力される方形波電圧ＶＰＷＭを積分して三角波状の積分電圧ｖｎを生成する。生成された積分電圧ｖｎは、コンパレータ２５の負入力端子に入力される。
【００５５】
コンパレータ２５は、負入力端子の電圧（積分電圧ｖｎ）および正入力端子の電圧ｖｐを比較し、電圧ｖｐの方が高い場合は電圧値ＶＯＨを有するＨレベルの方形波電圧ＶＰＷＭ’を出力する。一方、電圧ｖｐの方が低い場合、コンパレータ２５は電圧値ＶＯＬを有するＬレベルの方形波電圧ＶＰＷＭ’を出力する。
【００５６】
クロック部６Ｄは、不図示のクロック信号生成器によって生成された第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２を出力する。第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２は周期Ｔ毎にＨレベルとなる。また、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２は１８０°の位相差を有している。第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２がＨレベルとなる時間は任意に設定することができるが、周期Ｔよりも十分に短くしておくことが好ましい。
【００５７】
論理回路部７Ｄは、直列的に接続された第１論理演算部２８Ｄおよび第２論理演算部２９Ｄを有している。本実施形態では、第１論理演算部２８Ｄおよび第２論理演算部２９Ｄはいずれも２入力型のＮＯＲ回路である。
【００５８】
第１論理演算部２８Ｄの一方の入力には、コンパレータ２５の出力端子から出力される方形波電圧ＶＰＷＭ’が入力される。第１論理演算部２８Ｄの他方の入力には、クロック部６Ｄから出力される第２クロック信号ＶＣＬ２が入力される。また、第１論理演算部２８Ｄの出力からは、方形波電圧ＶＰＷＭ’および第２クロック信号ＶＣＬ２の双方がＬレベルとなっている場合にＨレベルとなり、それ以外の場合はＬレベルとなる信号が出力される。
【００５９】
第２論理演算部２９Ｄの一方の入力には、第１論理演算部２８Ｄから出力される信号が入力される。第２論理演算部２９Ｄの他方の入力には、クロック部６Ｄから出力される第１クロック信号ＶＣＬ１が入力される。また、第２論理演算部２９Ｄの出力からは、コンバータ部２に向けて出力される方形波電圧ＶＰＷＭが出力される。方形波電圧ＶＰＷＭは、第１論理演算部２８Ｄから出力される信号および第１クロック信号ＶＣＬ１の双方がＬレベルとなっている場合にＨレベルとなり、それ以外の場合はＬレベルとなる。
【００６０】
本実施形態に係るスイッチング電源装置１Ｄでは、第１実施形態に係るスイッチング電源装置１Ａと同様、積分電圧Ｖｎが下降している最中に第１クロック信号ＶＣＬ１が変化する（本実施形態では、Ｈレベルとなる）と、積分電圧Ｖｎが下方閾値電圧に達していなくても方形波電圧ＶＰＷＭがＨレベルに切り替わり、積分電圧Ｖｎが上昇している最中に第２クロック信号ＶＣＬ２が変化する（本実施形態では、Ｈレベルとなる）と、積分電圧Ｖｎが上方閾値電圧に達していなくても方形波電圧ＶＰＷＭがＬレベルに切り替わる。
【００６１】
すなわち、本実施形態に係るスイッチング電源装置１Ｄは、パルス幅変調回路３Ｄを備えたことにより、デューティ比Ｄが５０％を上回る場合およびデューティ比Ｄが５０％を下回る場合のいずれの場合においても、サブハーモニック発振を起こすことなく、第１クロック信号ＶＣＬ１または第２クロック信号ＶＣＬ２に同期して安定的に動作することができる。
【００６２】
［第２実施形態の変形例］
第２実施形態に係るスイッチング電源装置１Ｄ（パルス幅変調回路３Ｄ）は、論理回路部７Ｄの代わりに図９に示す論理回路部７Ｅ、７Ｆまたは７Ｇを備えていても良い。
【００６３】
図９（Ａ）は、第１論理演算部２８Ｅおよび第２論理演算部２９Ｅを２入力型のＮＡＮＤ回路とした場合である。この場合は、周期Ｔ毎にＬレベルとなる第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２を使用することにより、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２に同期した方形波電圧ＶＰＷＭが得られる。
【００６４】
図９（Ｂ）は、第１論理演算部２８Ｆを２入力型のＡＮＤ回路、第２論理演算部２９Ｆを２入力型のＯＲ回路とした場合である。この場合は、周期Ｔ毎にＨレベルとなる第１クロック信号ＶＣＬ１、および周期Ｔ毎にＬレベルとなる第２クロック信号ＶＣＬ２を使用することにより、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２に同期した方形波電圧ＶＰＷＭが得られる。
【００６５】
また、図９（Ｃ）は、第１論理演算部２８Ｇを２入力型のＯＲ回路、第２論理演算部２９Ｇを２入力型のＡＮＤ回路とした場合である。この場合は、周期Ｔ毎にＬレベルとなる第１クロック信号ＶＣＬ１、および周期Ｔ毎にＨレベルとなる第２クロック信号ＶＣＬ２を使用することにより、第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２に同期した方形波電圧ＶＰＷＭが得られる。
【００６６】
［マルチフェーズ方式の電源装置］
続いて、図１０を参照しつつ、マルチフェーズ方式の電源装置について説明する。なお、図１０においては、クロック部６の図示を省略している。
【００６７】
図１０（Ａ）は、第１実施形態に係る複数個のスイッチング電源装置からなるマルチフェーズ方式の電源装置である。この電源装置では、各コンバータ部２に直流電源３０から出力される入力電圧Ｖｉが入力されるとともに、１つにまとめられた各コンバータ部２の出力から出力電圧ｖｏが出力される。そして、エラーアンプ部４は、出力電圧ｖｏに基づいて生成した誤差電圧ｖｃを各コンパレータ部５に出力し、各コンパレータ部５はクロック信号に同期した方形波電圧ＶＰＷＭを対応するコンバータ部２に出力する。
【００６８】
図１０（Ｂ）は、第２実施形態に係る複数個のスイッチング電源装置からなるマルチフェーズ方式の電源装置である。この電源装置では、各コンパレータ部５の後段に論理回路部７が接続されており、各論理回路部７がクロック信号に同期した方形波電圧ＶＰＷＭを対応するコンバータ部２に出力する。
【００６９】
以上、本発明に係るスイッチング電源装置およびパルス幅変調回路の実施形態および変形例について説明してきたが、本発明は上記の構成に限定されるものではない。
【００７０】
すなわち、本発明においては、パルス幅変調回路が、方形波電圧ＶＰＷＭを積分してなる積分電圧Ｖｎが上昇して上方閾値電圧以上になると方形波電圧ＶＰＷＭをＬレベルに切り替え、積分電圧Ｖｎが下降して下方閾値電圧以下になると方形波電圧ＶＰＷＭをＨレベルに切り替える方形波電圧出力手段と、互いに１８０°の位相差を有する第１クロック信号ＶＣＬ１および第２クロック信号ＶＣＬ２を方形波電圧出力手段に向けて出力するクロック手段とを備えており、かつ、方形波電圧出力手段が、（１）積分電圧Ｖｎが下降している最中に第１クロック信号ＶＣＬ１が変化すると、積分電圧Ｖｎが下方閾値電圧に達していなくても方形波電圧ＶＰＷＭをＨレベルに切り替え、（２）積分電圧Ｖｎが上昇している最中に第２クロック信号ＶＣＬ２が変化すると、積分電圧Ｖｎが上方閾値電圧に達していなくても方形波電圧ＶＰＷＭをＬレベルに切り替えるよう構成されていればよく、そのための具体的な回路構成は上記実施形態および変形例に限定されない。
【符号の説明】
【００７１】
１    スイッチング電源装置
２    コンバータ部
３    パルス幅変調回路
４    エラーアンプ部
５    コンパレータ部
６    クロック部
７    論理回路部
８    方形波電圧出力手段
９    クロック手段
１２    オペアンプ
１５    第１抵抗
１６    コンパレータ
１７    第２抵抗
２３    第１ダイオード
２４    第２ダイオード
２５    コンパレータ
２６    第３抵抗
２８    第１論理演算部
２９    第２論理演算部
３０    直流電源
３１    負荷
Ｖｉ    入力電圧
ｖｏ    出力電圧
Ｖｒ    目標電圧
ｖｃ    誤差電圧
ｖｐ    正入力端子の電圧
ｖｎ    積分電圧
ＶＰＷＭ    方形波電圧
ＶＣＬ１    第１クロック信号
ＶＣＬ２    第２クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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