(57)【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された炭化珪素からなるエピタキシャル層と、
前記エピタキシャル層の表面から所定の深さを有して、前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型のボディ層と、
前記ボディ層の端部側面と離間し、前記エピタキシャル層の表面から所定の深さを有して、前記ボディ層内に形成された前記第１導電型のソース領域と、
前記ボディ層の端部側面と前記ソース領域の端部側面との間の前記ボディ層に位置するチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記基板の前記第２主面から所定の深さを有して、前記基板に形成された前記第１導電型のドレイン領域と、
を備え、
前記ソース領域が形成された前記エピタキシャル層の表面の位置が、前記ゲート絶縁膜と前記エピタキシャル層との界面の位置よりも低く、かつ、前記ソース領域の不純物濃度が最大値となる位置が、前記ソース領域が形成された前記エピタキシャル層の表面から０．０５μｍ以上深い位置にあり、
前記ソース領域が形成された前記エピタキシャル層の表面の位置と、前記ゲート絶縁膜と前記エピタキシャル層との界面の位置との差は、０．０１〜０．１５μｍであることを特徴とする炭化珪素半導体装置。
【請求項２】
請求項１記載の炭化珪素半導体装置において、前記ソース領域の不純物濃度の最大値は、前記ソース領域が形成された前記エピタキシャル層の表面における不純物濃度よりも、１０倍以上高いことを特徴とする炭化珪素半導体装置。
【請求項３】
請求項１記載の炭化珪素半導体装置において、前記ソース領域の端部側面の前記チャネル領域には、前記第２導電型のポケット領域が形成されていることを特徴とする炭化珪素半導体装置。
【請求項４】
請求項１記載の炭化珪素半導体装置において、前記チャネル領域と前記ソース領域との境に段差が形成され、前記段差のエッジ部分は５ｎｍ以上の曲率半径を有していることを特徴とする炭化珪素半導体装置。
【請求項５】
請求項１記載の炭化珪素半導体装置において、前記ゲート絶縁膜は酸窒化珪素膜または酸窒化珪素膜を一部に含む積層膜であることを特徴とする炭化珪素半導体装置。
【請求項６】
請求項１記載の炭化珪素半導体装置において、さらに、
前記エピタキシャル層の外周部に形成された前記第１導電型のガードリングと、
を有し、
前記ソース領域の不純物濃度分布と前記ガードリングの不純物濃度分布とが異なることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、炭化珪素基板を用いた複数のパワー半導体デバイスにより構成される炭化珪素半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
低炭素化社会に向けて、更なるエネルギーの高効率利用が重要かつ早急な課題となっている。そこで、エネルギーの高効率利用の一手段として、インバータにおける電力損失の低減効果に寄与できることから、インバータを構成するパワー半導体デバイスの開発が進められている。
【０００３】
パワー半導体デバイスの一つであるパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）においては、従来は、珪素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴが主流であったが、近年、炭化珪素（ＳｉＣ）基板を用いたパワーＭＩＳＦＥＴへの転換が検討されている。これは、ＳｉＣは、Ｓｉと比較して絶縁破壊電界強度が約７倍、禁制帯幅が約３倍と大きく、パワーＭＩＳＦＥＴの低損失化および高温動作化を実現できる可能性を有するからである。
【０００４】
ＳｉＣ基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）は、Ｓｉ基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと記す）と比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、ＳｉＣから得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
【０００５】
ＳｉＣパワーＭＩＳＦＥＴのオン抵抗に関して解決すべき課題の一つが、ＳｉＣパワーＭＩＳＦＥＴ特有の課題である低チャネル移動度である。ＤＭＩＳ（Double diffused Metal Insulator Semiconductor）構造のＳｉＣパワーＭＩＳＦＥＴの寄生抵抗成分の中で、チャネル抵抗成分の占める割合が最も高く、ＳｉパワーＭＩＳＦＥＴのチャネル移動度は、例えば３００ｃｍ２／Ｖｓ程度であるのに対して、ＳｉＣパワーＭＩＳＦＥＴのチャネル移動度は数ｃｍ２／Ｖｓ程度と著しく小さい。
【０００６】
この低チャネル移動度の原因の一つとして、例えばT. Zheleva, et al., “Transition layers at the SiO2/SiC interface”, Apply Physics Letters 93, 022108 (2008)（非特許文献１）に記載されているように、ＳｉＣ基板の表面を酸化した際にＳｉＣ基板と酸化珪素（ＳｉＯ２）膜との界面に介在する炭素（Ｃ）の影響がある。この炭素は、ＳｉＣ格子間に残留して、チャネル移動度に対して散乱として働き、チャネル移動度を劣化させる。また、一般にチャネル長を短くした場合、次第に、チャネル移動度よりも、ソースからチャネルへ注入されるキャリアの速度がチャネル抵抗成分に大きな影響を与えるようになる。しかし、このキャリア注入速度もまたチャネル移動度同様に、炭素が散乱因子として働き劣化する。
【０００７】
チャネル移動度の劣化を抑える方法としては、例えばP. Jamet and S. Dimitrijev, “Physical properties of N2O and NO-nitrided gate oxides grown on 4H SiC”, Apply Physics Letters 79, 323 (2001)（非特許文献２）に記載されているように、一酸化窒素（ＮＯ）ガスを用いて形成した酸窒化珪素（ＳｉＯＮ）膜をゲート絶縁膜に用いて、ＳｉＣ基板とＳｉＯＮ膜との界面の過剰な残留炭素を抑制する方法が提案されている。ＮＯガスを用いてＳｉＯＮ膜を形成した場合は、酸素（Ｏ２）ガスを用いてＳｉＯ２膜を形成した場合よりも成膜速度が遅いため、Ｓｉとの結合が切れた炭素が一酸化炭素（ＣＯ）として放出されやすい。その結果、ＳｉＣ基板とＳｉＯＮ膜との界面における残留炭素量が減少すると考えられている。例えばゲート絶縁膜にＳｉＯ２膜を用いたＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴのチャネル移動度は数ｃｍ２／Ｖｓであるが、ゲート絶縁膜にＳｉＯＮ膜を用いたＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴのチャネル移動度は２０ｃｍ２／Ｖｓ程度となる。
【０００８】
このように、ゲート絶縁膜にＳｉＯＮ膜を用いることにより、ＳｉＣ基板とゲート絶縁膜との界面の過剰な残留炭素を抑制することはできる。しかし、完全に残留炭素を除くことはできず、ＳｉＯ２膜にかえてゲート絶縁膜にＳｉＯＮ膜を用いたＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴでは、ＳｉパワーＭＩＳＦＥＴのチャネル移動度と同程度のチャネル移動度は得られていない。そこで、ゲート絶縁膜にＳｉＯＮ膜を用いることに加えて、チャネルがＳｉＣ基板とゲート絶縁膜との界面から深い位置に形成される埋め込みチャネルの適用が検討されている。埋め込みチャネルを併用することにより、更なる高チャネル移動度が期待できる。
【０００９】
一方、チャネル移動度の向上を図ることなくチャネル抵抗を下げる方法として、チャネルを短チャネル化する方法がある。
【００１０】
例えば特開２００２−２９９６２０号公報（特許文献１）には、ベース領域形成用のイオン注入マスク材の幅を均等に拡大して、ソース領域形成用のイオン注入マスク材の一部として利用することにより、チャネルを自己整合によって形成する方法が開示されている。
【００１１】
また、例えば特開２００５−２５２１５０号公報（特許文献２）には、マスク部材の両端にサイドウォールを形成し、その後、マスク部材とサイドウォールとをマスクにしたイオン注入によりソース領域を形成して、チャネルを自己整合によって形成する方法が開示されている。
【００１２】
また、例えば国際特許公開ＷＯ  ０９／０５０８７１号パンフレット（特許文献３）には、炭化珪素エピタキシャル層とウェル領域とソース領域との上に、炭化珪素からなるチャネルエピタキシャル層が形成されており、チャネルエピタキシャル層のうちウェル領域上に位置する部位はチャネル領域として機能する半導体装置が開示されている。さらに、ウェル領域を規定するウェルマスクの側面にサイドウォールを形成して、ソース領域を規定するソースマスクを形成し、ソースマスクで覆われていない領域にドーパントを注入してソース領域を形成する方法が記載されている。
【００１３】
このように自己整合によってチャネルを形成すると、ＪＦＥＴ（Junction Field Effect Transistor）領域を形成するための露光とソース領域を形成するための露光との２回の露光を行うことによってチャネルを形成するよりも、チャネル長を原理的に短くすることができる。その結果、チャネル移動度の向上を図ることなくチャネル抵抗を下げることが可能となる。
【００１４】
また、ＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴにおいて、ＪＦＥＴ領域を形成するための露光とソース領域を形成するための露光との２回の露光を行うことによってチャネルを形成する場合は、ＪＦＥＴ領域の左右にあるチャネルにおいて、合わせずれにより一方のチャネル長が他方のチャネル長よりも短くなるという問題が生じる。チャネルが短チャネルとなると、この問題は無視することができず、例えば閾値電圧のずれ、またはドレイン電流−ゲート電圧特性にキンクが生じやすくなる。
【００１５】
しかし、自己整合によってチャネルを形成した場合は、上記２回の露光により生じる合わせずれの問題を回避することができる。
【００１６】
また、チャネルとなるＳｉＣ結晶の面方位を変えて、チャネル移動度を高くする方法として、トレンチ構造のＳｉＣパワーＭＩＳＦＥＴを用いる方法がある。一般に、４Ｈ−ＳｉＣ基板に対して垂直方向にチャネルを形成した場合、水平方向にチャネルを形成した場合と比較してチャネル移動度が高いことが知られている。しかし、このトレンチ構造のＳｉＣパワーＭＩＳＦＥＴにおいても、チャネル移動度は１００ｃｍ２／Ｖｓ以下であり、ＳｉパワーＭＩＳＦＥＴには及ばない。また、トレンチ構造のＳｉＣパワーＭＩＳＦＥＴはゲート絶縁膜の信頼性がＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴと比較して低い。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００２−２９９６２０号公報
【特許文献２】特開２００５−２５２１５０号公報
【特許文献３】国際特許公開ＷＯ  ０９／０５０８７１号パンフレット
【非特許文献】
【００１８】
【非特許文献１】T. Zheleva, et al., “Transition layers at the SiO2/SiC interface”, Apply Physics Letters 93, 022108 (2008)
【非特許文献２】P. Jamet and S. Dimitrijev, “Physical properties of N2O and NO-nitrided gate oxides grown on 4H SiC”, Apply Physics Letters 79, 323 (2001)
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、ＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴについては、埋め込みチャネルおよび自己整合により短チャネルを形成しても、以下に説明する種々の技術的課題が存在する。
【００２０】
まず、埋め込みチャネルを形成した場合の課題について説明する。
【００２１】
埋め込みチャネルは、チャネルとなる部位を含むボディ層をＳｉＣ基板に形成した後、ボディ層の導電型と異なる導電型の不純物をボディ層の表層部に注入することにより、チャネルをＳｉＣ基板とゲート絶縁膜との界面よりも深い位置に形成する技術である。一般には、ｐ型不純物、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）がＳｉＣ基板に注入されて、ｐ型の導電性を示すボディ層が形成される。その後、ｎ型不純物、例えば窒素（Ｎ）またはリン（Ｐ）がボディ層の表層部にカウンター注入されて、ボディ層の表層部にｐ−型、真性、またはｎ−型のいずれかの導電性を示すカウンター層が形成されることにより、埋め込みチャネルは形成される。
【００２２】
埋め込みチャネルを形成した場合、チャネルの位置をＳｉＣ基板とゲート絶縁膜との界面から離れた位置に形成することができるので、チャネル移動度およびキャリア注入速度を大きくすることができる。
【００２３】
しかし、ゲート電圧が閾値電圧よりも高くなると、チャネルの位置はＳｉＣ基板とゲート絶縁膜との界面に引き寄せられる。そのため、ゲートオーバー電圧が大きくなるとチャネル移動度が大幅に低下するという問題が生じる。また、上記現象を抑制するために、カウンター注入されるｎ型不純物の注入量を増やすと、ボディ層の表層部がよりｎ型化するために閾値電圧が低くなり、ノーマリーオン型のＭＩＳＦＥＴが形成されるという弊害が生じる。
【００２４】
次に、自己整合により短チャネルを形成した場合の課題について説明する。
【００２５】
前述したように、自己整合による短チャネルの形成は、低チャネル移動度を補う方法として有用であることに加えて、２回の露光により生じる合わせずれの問題を回避できる利点を有している。しかし、極端な短チャネル化を進めると、閾値電圧の低下を引き起こすという弊害が生じる。
【００２６】
一方、トレンチ構造のＳｉＣパワーＭＩＳＦＥＴにおいては、チャネル長はボディ層の深さで規定され、短チャネル化は閾値電圧の低下だけではなく、耐圧不良の問題も引き起こす。また、トレンチ構造のＳｉＣパワーＭＩＳＦＥＴにおける埋め込みチャネルの形成は、ＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴと比較してパンチスルーを起こしやすく、やはり閾値電圧の低下だけではなく、耐圧不良の問題を引き起こす。このように、トレンチ構造のＳｉＣパワーＭＩＳＦＥＴにおいては、チャネル移動度を向上させることが、ＤＭＩＳ構造のＳｉＣパワーＭＩＳＦＥＴに比べて難しい。
【００２７】
本発明の目的は、炭化珪素半導体装置において、閾値電圧を低下させることなく、チャネル移動度およびキャリア注入速度を向上させることのできる技術を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００３０】
この実施の形態は、第１導電型のＳｉＣ基板と、ＳｉＣ基板の表面上に形成された第１導電型のＳｉＣエピタキシャル層と、ＳｉＣエピタキシャル層の表面から所定の深さを有して、ＳｉＣエピタキシャル層内に形成された第１導電型とは異なる第２導電型のボディ層と、ＳｉＣエピタキシャル層の表面から所定の深さを有して、ボディ層内に形成された第１導電型のソース領域と、平面視においてボディ層の端部とソース領域の端部との間のボディ層に位置するチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ＳｉＣ基板の裏面から所定の深さを有して、ＳｉＣ基板に形成された第１導電型のドレイン領域と、を備える炭化珪素半導体装置であって、ソース領域が形成されたＳｉＣエピタキシャル層の表面の位置が、ゲート絶縁膜とＳｉＣエピタキシャル層との界面の位置よりも低く、かつ、ソース領域の不純物濃度が最大値となる位置が、ソース領域が形成されたＳｉＣエピタキシャル層の表面よりも深い位置にある。
【００３１】
この実施の形態は、炭化珪素半導体装置の製造方法であって、第１導電型のＳｉＣ基板の表面上に、第１導電型のＳｉＣエピタキシャル層を形成する工程と、ＳｉＣ基板の裏面に、ＳｉＣ基板の裏面から第３深さを有する第１導電型のドレイン領域を形成する工程と、ＳｉＣエピタキシャル層の表面から第１深さを有し、第１導電型とは異なる第２導電型のボディ層をＳｉＣエピタキシャル層内に形成する工程と、ＳｉＣエピタキシャル層の表面上に、ボディ層の一部を覆うようにマスクを形成して、マスクから露出するボディ層が形成されたＳｉＣエピタキシャル層を、ＳｉＣエピタキシャル層の表面から第１深さよりも浅い第４深さまで掘る工程と、マスクから露出するボディ層が形成されたＳｉＣエピタキシャル層に第１導電型の不純物を注入して、ＳｉＣエピタキシャル層の表面から第１深さよりも浅く、第４深さよりも深い第２深さを有する第１導電型のソース領域を形成する工程とを有するものである。
【発明の効果】
【００３２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００３３】
炭化珪素半導体装置において、閾値電圧を低下させることなく、チャネル移動度およびキャリア注入速度を向上させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１による複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図である。
【図２】本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの要部断面図である。
【図３】本発明の実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す模式断面図である。
【図４】本発明の実施の形態１による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図５】図４に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図６】図５に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図７】図６に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図８】図７に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図９】図８に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１０】図９に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１１】図１０に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１２】図１１に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１３】図１２に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１４】図１３に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１５】図１４に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１６】図１５に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１７】図１６に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１８】図１７に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図１９】図１８に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２０】図１９に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２１】図２０に続く、炭化珪素半導体装置の製造工程中の図４と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２２】本発明の実施の形態２による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図２３】図２２に続く、炭化珪素半導体装置の製造工程中の図２２と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２４】図２３に続く、炭化珪素半導体装置の製造工程中の図２２と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２５】図２４に続く、炭化珪素半導体装置の製造工程中の図２２と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２６】図２５に続く、炭化珪素半導体装置の製造工程中の図２２と同じ個所の炭化珪素半導体装置の要部断面図である。
【図２７】本発明の実施の形態３によるＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す模式断面図である。
【図２８】本発明の実施の形態３による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図２９】図２８に続く、炭化珪素半導体装置の製造工程中の図２８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３０】図２９に続く、炭化珪素半導体装置の製造工程中の図２８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３１】図３０に続く、炭化珪素半導体装置の製造工程中の図２８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３２】図３１に続く、炭化珪素半導体装置の製造工程中の図２８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３３】図３２に続く、炭化珪素半導体装置の製造工程中の図２８と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３４】本発明の実施の形態４によるＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す模式断面図である。
【図３５】本発明の実施の形態４による炭化珪素半導体装置の製造工程を説明する炭化珪素半導体装置の要部断面図である。
【図３６】図３５に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３７】図３６に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３８】図３７に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図３９】図３８に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図４０】図３９に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図４１】図４０に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図４２】図４１に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図４３】図４２に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図４４】図４３に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【図４５】図４４に続く、炭化珪素半導体装置の製造工程中の図３５と同じ個所の炭化珪素半導体装置の要部断面図である。
【発明を実施するための形態】
【００３５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３８】
（実施の形態１）
≪炭化珪素半導体装置≫
本発明の実施の形態１による炭化珪素半導体装置について図１〜図３を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される炭化珪素半導体装置が搭載された半導体チップの要部上面図、図２はＳｉＣパワーＭＩＳＦＥＴの要部断面図、図３はＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す模式断面図である。炭化珪素半導体装置を構成するＳｉＣパワーＭＩＳＦＥＴは、垂直ドレイン型ＭＩＳＦＥＴ、いわゆる一般にＤＭＩＳＦＥＴと呼ばれるＤＭＩＳ構造のＭＩＳＦＥＴである。
【００３９】
図１に示すように、炭化珪素半導体装置を搭載する半導体チップ１は、複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されたアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域）２と、平面視において上記アクティブ領域２を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域２を囲むように形成された複数のｐ型のフローティング・フィールド・リミッティング・リング（Floating Field Limited Ring：ＦＬＲ）３と、さらに平面視において上記複数のｐ型のフローティング・フィールド・リミッティング・リング３を囲むように形成されたｎ＋型のガードリング４が形成されている。
【００４０】
ｎ型のＳｉＣエピタキシャル基板のアクティブ領域の表面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋型のソース領域、チャネル領域等が形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。
【００４１】
複数のｐ型のフローティング・フィールド・リミッティング・リング３をアクティブ領域２の周辺に形成することにより、オフ時において、最大電界部分が順次外側のｐ型のフローティング・フィールド・リミッティング・リング３へ移り、最外周のｐ型のフローティング・フィールド・リミッティング・リング３で降伏するようになるので、炭化珪素半導体装置を高耐圧とすることが可能となる。図１では、３つのｐ型のフローティング・フィールド・リミッティング・リング３が形成されている例を図示しているが、これに限定されるものではない。また、ｎ＋型のガードリング４は、アクティブ領域２に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
【００４２】
アクティブ領域２内に形成された複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのゲート電極は、平面視において連結してストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線（ゲートバスライン）によって、全てのＳｉＣパワーＭＩＳＦＥＴのゲート電極はゲート配線用電極５と電気的に接続している。
【００４３】
また、複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのソース領域は、複数のＳｉＣパワーＭＩＳＦＥＴを覆う層間絶縁膜に形成された開口部６を通じてソース配線用電極７と電気的に接続している。ゲート配線用電極５とソース配線用電極７とは互いに離間して形成されており、ソース配線用電極７は、ゲート配線用電極５が形成された領域を除いて、アクティブ領域２のほぼ全面に形成されている。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面に形成されたドレイン配線用電極と電気的に接続している。
【００４４】
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構造を、図２を用いて説明する。
【００４５】
ＳｉＣからなるｎ＋型のＳｉＣ基板１０１の表面（第１主面）上に、ＳｉＣ基板１０１よりも不純物濃度の低いＳｉＣからなるｎ−型のエピタキシャル層１０２が形成されており、ｎ＋型のＳｉＣ基板１０１とｎ−型のエピタキシャル層１０２とからＳｉＣエピタキシャル基板１０３が構成されている。ｎ−型のエピタキシャル層１０２の厚さは、例えば５〜２０μｍ程度である。
【００４６】
ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｎ−型のエピタキシャル層１０２内にはｐ型のボディ層（ウェル領域）１０５が形成されている。さらに、ｎ−型のエピタキシャル層１０２の表面から所定の深さを有して、ｐ型のボディ層１０５内にはｎ＋型のソース領域１１０が形成されている。ｐ型のボディ層１０５のｎ−型のエピタキシャル層１０２の表面からの深さは、例えば０．５〜２μｍ程度であり、ｎ＋型のソース領域１１０のｎ−型のエピタキシャル層１０２の表面からの深さは、例えば０．１〜０．５μｍ程度である。さらに、ｐ型のボディ層１０５のｎ＋型のソース領域１１０が形成されていない領域にはｐ型のボディ層１０５の電位を固定するｐ＋層１１２が形成されている。
【００４７】
隣り合うｐ型のボディ層１０５に挟まれた領域はＪＦＥＴ領域１０２ａとして機能する部位である。また、平面視においてｐ型のボディ層１０５の端部（ＪＦＥＴ領域１０２ａとｐ型のボディ層１０５との界面）とｎ＋型のソース領域１１０の端部との間に位置するｐ型のボディ層１０５がチャネル領域１０７として機能する部位である。また、ｎ＋型のソース領域１１０の端部側面のボディ層１０５（チャネル領域１０７）には、閾値電圧を調整するためのｐ型のポケット領域１１１が形成されている。このｐ型のポケット領域１１１のみでは閾値電圧の調整が難しい場合には、チャネル領域１０７の表層部にｎ型不純物、例えば窒素またはリンをカウンター注入してもよい。
【００４８】
ＳｉＣ基板１０１の裏面（第２主面）から所定の深さを有して、ｎ＋型のドレイン領域１０４が形成されている。
【００４９】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなる。ｎ＋型のＳｉＣ基板１０１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のエピタキシャル層１０２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３、ｐ型のボディ層１０５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３、ｎ＋型のソース領域１１０の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３、ｐ＋層１１２の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００５０】
チャネル領域１０７上にはゲート絶縁膜１１６が形成され、ゲート絶縁膜１１６上にはゲート電極ＧＥが形成されており、これらゲート絶縁膜１１６およびゲート電極ＧＥは層間絶縁膜１１９により覆われている。さらに、層間絶縁膜１１９に形成された開口部の底面ではｎ＋型のソース領域１１０の一部およびｐ＋層１１２が露出し、これら表面に金属シリサイド層１２２が形成されている。さらに、ｎ＋型のソース領域１１０の一部およびｐ＋層１１２は、金属シリサイド層１２２を介してソース配線用電極１２５が電気的に接続され、ｎ＋型のドレイン領域１０４には、金属シリサイド層１２３を介してドレイン配線用電極１２４に電気的に接続されている。図示は省略するが、同様に、ゲート電極ＧＥは、ゲート配線用電極に電気的に接続されている。ソース配線用電極１２５には外部からソース電位が印加され、ドレイン配線用電極１２４には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
【００５１】
次に、本実施の形態１によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、図３を用いて説明する。
【００５２】
図３に示すように、ｎ＋型のソース領域が形成されたｎ−型のエピタキシャル層の表面の位置（図３中に示す位置１）がゲート絶縁膜とｎ−型のエピタキシャル層との界面の位置（図３中に示す位置２）よりも低く、かつ、ｎ＋型のソース領域を構成するｎ型不純物の不純物濃度分布の最大値がｎ＋型のソース領域が形成されたｎ−型のエピタキシャル層の表面よりも深くに位置するように、ｎ＋型のソース領域が形成されている。
【００５３】
ｎ−型のエピタキシャル層の表面を掘り込むことによって、ｎ＋型のソース領域が形成されたｎ−型のエピタキシャル層の表面の位置をゲート絶縁膜とｎ−型のエピタキシャル層との界面の位置よりも低くしており、ｎ＋型のソース領域が形成されたｎ−型のエピタキシャル層の表面の位置と、ゲート絶縁膜とｎ−型のエピタキシャル層との界面の位置との差は、例えば０．０１〜０．１５μｍ程度である。これにより、ｎ＋型のソース領域とチャネル領域との境界線上のゲート絶縁膜側の第１端と、チャネル領域とゲート絶縁膜との境界線上のｎ＋型のソース領域側の第２端とが離れて、チャネル領域とｎ＋型のソース領域との境に段差（第２段差）が形成される。
【００５４】
なお、ｐ型のボディ層を形成する際のエッチング工程においてもｎ−型のエピタキシャル層の表面が削れる（エッチング条件によってはｎ−型のエピタキシャル層の表面が削れない場合もある）。そのため、ｐ型のボディ層が形成されるｎ−型のエピタキシャル層の表面の位置がＪＦＥＴ領域となるｎ−型のエピタキシャル層の表面の位置よりも、例えば０〜０．０５μｍ程度低くなり、ｐ型のボディ層の端部に段差（第１段差）が形成される。
【００５５】
このように、ｎ＋型のソース領域からチャネル領域へキャリアを注入する注入端を、ゲート絶縁膜とｎ−型のエピタキシャル層との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度およびｎ＋型のソース領域からチャネル領域へキャリアが注入される速度に対する影響を低減することができる。
【００５６】
また、チャネル領域は、後述するように自己整合によって形成されており、短チャネル化が可能である。短チャネル化により、チャネル移動度を向上することができる。前述したように、極端な短チャネル化は閾値電圧の低下を招くことが懸念されるが、本実施の形態１では、ｎ＋型のソース領域の端部側面のボディ層（チャネル領域）にｐ型のポケット領域を形成することにより、閾値電圧の低下を抑制することができる。
【００５７】
また、チャネル領域とｎ＋型のソース領域との境に形成される段差（第２段差）のエッジ部分は丸められており、このエッジ部分は、例えば５ｎｍ以上の曲率半径を有している。このように、チャネル領域とｎ＋型のソース領域との境に形成される段差のエッジ部分を丸めることにより、電界集中を回避することができて、ゲート絶縁膜の破壊耐圧の低下等を防ぐことができる。
【００５８】
≪炭化珪素半導体装置の製造方法≫
本発明の実施の形態１による炭化珪素半導体装置の製造方法について図４〜図２１を用いて工程順に説明する。図４〜図２１は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。なお、図４〜図２１の周辺形成領域には、２つのフローティング・フィールド・リミッティング・リングを記載している。
【００５９】
まず、図４に示すように、４Ｈ−ＳｉＣ基板１０１を用意する。ＳｉＣ基板１０１には、ｎ型不純物が導入されている、このｎ型不純物は、例えば窒素であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ＳｉＣ基板１０１はＳｉ面とＣ面との両面を有するが、ＳｉＣ基板１０１の表面はＳｉ面またはＣ面のどちらでもよい。
【００６０】
次に、ＳｉＣ基板１０１の表面（第１主面）にエピタキシャル成長法によりＳｉＣのｎ−型のエピタキシャル層１０２を形成する。エピタキシャル層１０２には、ＳｉＣ基板１０１の不純物濃度よりも低いｎ型不純物が導入されている。エピタキシャル層１０２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、エピタキシャル層１０２の厚さは、例えば５〜２０μｍである。以上の工程により、ＳｉＣ基板１０１およびエピタキシャル層１０２からなるＳｉＣエピタキシャル基板１０３が形成される。
【００６１】
次に、ＳｉＣ基板１０１の裏面（第２主面）から所定の深さ（第３深さ）を有して、ＳｉＣ基板１０１の裏面にｎ＋型のドレイン領域１０４を形成する。ドレイン領域１０４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００６２】
次に、図５に示すように、エピタキシャル層１０２の表面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により絶縁膜、例えばＳｉＯ２膜１０６を堆積する。ＳｉＯ２膜１０６の厚さは、例えば１〜３μｍ程度である。続いて、レジストパターンをマスクとして、ＳｉＯ２膜１０６をドライエッチング法により加工することにより、ＳｉＯ２膜１０６からなるハードマスクＨＭ１をエピタキシャル層１０２の表面上に形成する。ＳｉＣパワーＭＩＳＦＥＴ形成領域におけるハードマスクＨＭ１の幅は、例えば１〜５μｍ程度である。この際、前述の図３を用いて説明したように、エピタキシャル層１０２の表面が０〜５ｎｍ程度削れて、ハードマスクＨＭ１の側面下のエピタキシャル層１０２に第１段差が形成される。
【００６３】
次に、エピタキシャル層１０２にｐ型不純物、例えばＡｌをイオン注入する。これにより、エピタキシャル層１０２のＳｉＣパワーＭＩＳＦＥＴ形成領域にｐ型のボディ層１０５を形成し、周辺形成領域にｐ型のフローティング・フィールド・リミッティング・リング（以下、リングと記す）１０５ａを形成する。ボディ層１０５およびリング１０５ａのエピタキシャル層１０２の表面からの深さ（第１深さ）は、例えば０．５〜２μｍ程度である。また、ボディ層１０５およびリング１０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。ＳｉＣパワーＭＩＳＦＥＴ形成領域において、ハードマスクＨＭ１の下（隣り合うボディ層１０５の間）のｐ型不純物がイオン注入されないエピタキシャル層１０２がＪＦＥＴ領域１０２ａとなる。
【００６４】
ここで、周辺形成領域のリング１０５ａが形成された領域では、隣り合うハードマスクＨＭ１の間隔が、ＳｉＣパワーＭＩＳＦＥＴ形成領域に形成された隣り合うハードマスクＨＭ１の間隔よりも狭くなっている。周辺形成領域のリング１０５ａが形成された領域における隣り合うハードマスクＨＭ１の間隔は、例えばチャネル長の２倍未満である。また、周辺形成領域の終端部はハードマスクＨＭ１により覆われており、ボディ層１０５およびリング１０５ａは形成されない。これにより、フローティング・フィールド・リミッティンング・リング構造を形成することができる。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。
【００６５】
次に、図６に示すように、ハードマスクＨＭ１を覆うように、エピタキシャル層１０２の表面上に、例えばプラズマＣＶＤ法により絶縁膜、例えばＳｉＯ２膜１０８を堆積する。ＳｉＯ２膜１０８の厚さは、所望するチャネル長によって設定される。
【００６６】
ここで、周辺形成領域のリング１０５ａが形成された領域では、隣り合うハードマスクＨＭ１の間をＳｉＯ２膜１０８によって完全に埋め込む。
【００６７】
次に、図７に示すように、ＳｉＣパワーＭＩＳＦＥＴ形成領域における隣り合うハードマスクＨＭ１の間であって、ボディ層１０５の電位を固定する領域（後の工程においてソース領域を形成しない領域）のＳｉＯ２膜１０８上にレジストパターン１０９を形成する。
【００６８】
次に、図８に示すように、レジストパターン１０９をマスクとして、ＳｉＯ２膜１０８を異方性のドライエッチング法により加工して、後の工程においてソース領域を形成する領域のＳｉＯ２膜１０８を除去する。同時に、ハードマスクＨＭ１の側面にはＳｉＯ２膜１０８からなるサイドウォールＳＷを形成する。その後、レジストパターン１０９を除去する。
【００６９】
ここで、周辺形成領域のリング１０５ａが形成された領域では、隣り合うハードマスクＨＭ１の間に埋め込まれたＳｉＯ２膜１０８は除去されずに残るので、エピタキシャル層１０２は露出しない。なお、リング１０５ａの幅を、例えばチャネル長の２倍以上とするレイアウトの場合は、隣り合うハードマスクＨＭ１の間のＳｉＯ２膜１０８が除去される可能性がある。この場合には、周辺形成領域においてリング１０５ａが形成された領域をレジストパターン１０９により覆っておく。これにより、エピタキシャル層１０２の露出を防止することができる。
【００７０】
次に、図９に示すように、ハードマスクＨＭ１、サイドウォールＳＷ、およびＳｉＯ２膜１０８をマスクとして、露出したエピタキシャル層１０２をドライエッチング法によって掘ることにより、後の工程においてソース領域を形成する領域のエピタキシャル層１０２の表面を、他の領域のエピタキシャル層１０２の表面よりも低くする。掘る深さ（第４深さ）としては、例えば０．０１〜０．１５μｍ程度である。従って、前述の図３に示したように、サイドウォールＳＷの側面下のエピタキシャル層１０２に第２段差が形成される。周辺形成領域では、エピタキシャル層１０２の表面は露出していないので、エピタキシャル層１０２は掘られていない。
【００７１】
次に、図１０に示すように、エピタキシャル層１０２にｎ型不純物、例えば窒素をイオン注入して、ｎ＋型のソース領域１１０を形成する。ソース領域１１０のエピタキシャル層１０２の表面からの深さ（第２深さ）は、ボディ層１０５のエピタキシャル層１０２の表面からの深さ（第１深さ）よりも浅く、例えば０．１〜０．５μｍ程度である。ソース領域１１０の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００７２】
上記ｎ型不純物は、サイドウォールＳＷ下のエピタキシャル層１０２にはイオン注入されておらず、このサイドウォールＳＷ下のボディ層１０５がチャネル領域１０７となる。言い換えると、ボディ層１０５を形成する工程で形成される第１段差（０〜５ｎｍ）とソース領域１１０を形成する工程で形成される第２段差（０．０１〜０．１５μｍ）との間のボディ層１０５がチャネル領域１０７となる。従って、第１段差と第２段差とに挟まれたチャネル領域１０７が形成されて、そのチャネル長は第１段差と第２段差とによって規定することができる。
【００７３】
また、ＤＭＩＳ構造のＳＩＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域１０２ａを挟んで２つのチャネル領域１０７が形成されるが、この２つのチャネル領域１０７は自己整合によって形成される。従って、ＪＦＥＴ領域１０２ａを挟む一方のチャネル領域１０７のチャネル長と他方のチャネル領域１０７のチャネル長との差は、露光装置における位置合わせマージンよりも小さくすることができる。
【００７４】
前述の図３を用いて説明したように、ソース領域１１０からチャネル領域１０７へキャリアを注入する注入端はソース領域１１０が形成されたエピタキシャル層１０２の表面から深い位置に形成することが望ましい。例えばソース領域１１０が形成されたエピタキシャル層１０２の表面から０．０５μｍ以上深い位置における不純物濃度が、ソース領域１１０が形成されたエピタキシャル層１０２の表面における不純物濃度よりも１０倍以上高いことが望ましい。このような所望するソース領域１１０の不純物濃度分布を得るために、上記ｎ型不純物のイオン種、ドーズ量、および注入エネルギーの各条件は選択される。
【００７５】
なお、周辺形成領域のエピタキシャル層１０２の表面上にはハードマスクＨＭ１またはＳｉＯ２膜１０８が形成されているので、周辺形成領域のエピタキシャル層１０２にはソース領域１１０を形成するためのｎ型不純物はイオン注入されていない。
【００７６】
次に、図１１に示すように、ソース領域１１０の端部側面のボディ層１０５（チャネル領域１０７）に、閾値電圧を調整するためのｐ型不純物、例えばＡｌをイオン注入して、ｐ型のポケット領域１１１を形成する。ポケット領域１１１の不純物濃度は、例えば１×１０１６〜１×１０２１ｃｍ−３の範囲である。
【００７７】
上記ｐ型不純物は、チャネル領域１０７の表面近傍にイオン注入されるため、注入エネルギーは、例えば１００ｋｅＶ以下が望ましい。注入角度はエピタキシャル層１０２の法線から３０〜６０度程度傾いた角度が望ましい。また、ＳｉＣパワーＭＩＳＦＥＴの構造にも依存するが、全てのソース領域１１０の端部側面のボディ層１０５（チャネル領域１０７）に均一にイオン注入するために、２〜４方向からイオン注入することが望ましい。
【００７８】
次に、図１２に示すように、ハードマスクＨＭ１、サイドウォールＳＷ、およびＳｉＯ２膜１０８を除去した後、エピタキシャル層１０２の表面上に、例えばプラズマＣＶＤ法により絶縁膜、例えばＳｉＯ２膜１１３を堆積する。ＳｉＯ２膜１１３の厚さは、例えば０．５〜２μｍ程度である。続いて、レジストパターンをマスクとして、ＳｉＯ２膜１１３をドライエッチング法により加工することにより、ＳｉＯ２膜１１３からなるハードマスクＨＭ２を形成する。このハードマスクＨＭ２には、ボディ層１０５の電位を固定する領域となるエピタキシャル層１０２の表面を露出するための開口部が設けられている。
【００７９】
次に、ハードマスクＨＭ２をマスクとして、エピタキシャル層１０２にｐ型不純物、例えばＡｌをイオン注入して、ボディ層１０５の電位を固定する領域にｐ＋層１１２を形成する。ｐ＋層１１２の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００８０】
次に、図１３に示すように、ハードマスクＨＭ２を除去した後、エピタキシャル層１０２の表面上に、例えばプラズマＣＶＤ法により絶縁膜、例えばＳｉＯ２膜１１５を堆積する。ＳｉＯ２膜１１５の厚さは、例えば０．２〜５μｍ程度である。続いて、レジストパターンをマスクとして、ＳｉＯ２膜１１５をドライエッチング法により加工することにより、ＳｉＯ２膜１１５からなるハードマスクＨＭ３を形成する。このハードマスクＨＭ３には、ガードリングが形成される周辺形成領域の一部領域に開口部が設けられている。
【００８１】
次に、ハードマスクＨＭ３をマスクとして、エピタキシャル層１０２にｎ型不純物、例えば窒素をイオン注入して、ｎ＋型のガードリング１１４を形成する。ガードリング１１４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。ガードリング１１４の不純物濃度分布は、ソース領域１１０の不純物濃度分布に合わせる必要はなく、所望する素子定格を得るために設定することができる。
【００８２】
次に、ハードマスクＨＭ３を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板１０３の表面上および裏面上に、例えばプラズマＣＶＤ法により炭素膜を堆積する。炭素膜の厚さは、例えば０．０３μｍ程度である。この炭素膜により、ＳｉＣエピタキシャル基板１０３の表面および裏面を被覆した後、ＳｉＣエピタキシャル基板１０３に１５００℃以上の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板１０３にイオン注入した各不純物の活性化を行う。熱処理後は、炭素膜を、例えば酸素プラズマ処理により除去する。
【００８３】
ところで、ＳｉＣエピタキシャル基板１０３では、不純物の活性化の熱処理には１５００℃以上の温度が要求される。しかし、１５００℃の温度を超えると、ＳｉＣエピタキシャル基板１０３の表面および裏面から、Ｓｉ原子またはイオン注入した各不純物の離脱が起きる。そこで、熱処理の際には、ＳｉＣエピタキシャル基板１０３の表面および裏面を炭素膜により被覆することにより、上記問題を回避している。
【００８４】
一方、ＳｉＣエピタキシャル基板１０３の表面および裏面を炭素膜により被覆したことにより、ＳｉＣエピタキシャル基板１０３の表面近傍および裏面近傍には炭素が余剰に入った層が形成される。この層を除去するために、不純物の活性化の熱処理の後、高温水素雰囲気においてＳｉＣエピタキシャル基板１０３の表面および裏面をエッチングする。このエッチングの温度は、例えば１０００℃以上が望ましい。また、このエッチングにより、先の工程おいてボディ層１０５（チャネル領域１０７）とソース領域１１０との境に形成された第２段差のエッジ部分を丸めることができる。このエッジ部分の曲率半径は、例えば５ｎｍ以上が望ましい。
【００８５】
次に、図１４に示すように、ＮＯガスを用いてエピタキシャル層１０２の表面にＳｉＯＮ膜を形成し、このＳｉＯＮ膜上に、例えば熱ＣＶＤ法によりＳｉＯ２膜を形成して、ＳｉＯＮ膜とＳｉＯ２膜との積層膜を形成する。この積層膜は、ゲート絶縁膜１１６として機能する。ゲート絶縁膜１１６の厚さは、例えば０．０５〜０．１５μｍ程度である。ここでは、ゲート絶縁膜１１６をＳｉＯＮ膜とＳｉＯ２膜との積層膜により構成したが、ＳｉＯＮ膜のみによって構成してもよい。
【００８６】
次に、ゲート絶縁膜１１６上に、ｐ型の多結晶Ｓｉ膜１１８を形成する。多結晶Ｓｉ膜１１８の厚さは、例えば０．２〜０．５μｍ程度である。
【００８７】
次に、図１５に示すように、レジストパターン１１７をマスクとして、多結晶Ｓｉ膜１１８をドライエッチング法により加工して、ゲート電極ＧＥを形成する。
【００８８】
次に、図１６に示すように、レジストパターン１１７を除去した後、エピタキシャル層１０２の表面上にゲート電極ＧＥおよびゲート絶縁膜１１６を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１１９を形成する。続いて、層間絶縁膜１１９を、例えば１０００℃の温度で焼き締める。
【００８９】
次に、図１７に示すように、レジストパターン１２０をマスクとして、層間絶縁膜１１９およびゲート絶縁膜１１６をドライエッチング法により加工して、ソース領域１１０の一部およびｐ＋層１１２に達する開口部ＣＯＮＴを形成する。
【００９０】
次に、図１８に示すように、レジストパターン１２０を除去した後、エピタキシャル層１０２の表面上に層間絶縁膜１１９および開口部ＣＯＮＴの内部（側面および底面）を覆うように、例えばスパッタリング法により金属膜１２１、例えばニッケル（Ｎｉ）を堆積する。金属膜１２１の厚さは、例えば０．０２μｍ程度である。
【００９１】
次に、図１９に示すように、５００〜９００℃のシリサイド化熱処理を施すことにより、開口部ＣＯＮＴの底面において金属膜１２１とエピタキシャル層１０２とを反応させて、金属シリサイド層１２２、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＯＮＴの底面に露出しているソース領域１１０の一部およびｐ＋層１１２のそれぞれの表面に形成する。続いて、未反応の金属膜１２１をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００９２】
次に、図示は省略するが、ＳｉＣ基板１０１の裏面に、例えばスパッタリング法により金属膜を堆積する。この金属膜の厚さは、例えば０．１μｍ程度である。
【００９３】
次に、図２０に示すように、８００〜１２００℃のシリサイド化熱処理を施すことにより、上記金属膜とＳｉＣ基板１０１とを反応させて、ＳｉＣ基板１０１の裏面側に形成されたドレイン領域１０４を覆うように金属シリサイド層１２３を形成する。続いて、金属シリサイド層１２３を覆うように、ドレイン配線用電極１２４を形成する。ドレイン配線用電極１２４の厚さは、例えば０．４μｍ程度である。
【００９４】
次に、図示は省略するが、レジストパターンをマスクとして、層間絶縁膜１１９をドライエッチング法により加工して、ゲート電極ＧＥに達する開口部を形成する。
【００９５】
次に、図２１に示すように、ソース領域１１０の一部およびｐ＋層１１２のそれぞれの表面に形成された金属シリサイド層１２２に達する開口部ＣＯＮＴ、ならびにゲート電極ＧＥに達する開口部の内部を含む層間絶縁膜１１９上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とＡｌ膜とからなる積層膜を堆積する。Ａｌ膜の厚さは、例えば２μｍ以上が好ましい。続いて、その金属膜を加工することにより、金属シリサイド層１２２を介してソース領域１１０の一部と電気的に接続するソース配線用電極１２５およびゲート電極ＧＥと電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース配線用電極１２５およびゲート配線用電極にそれぞれ外部配線が電気的に接続される。
【００９６】
このように、本実施の形態１によれば、ソース領域１１０が形成されたエピタキシャル層１０２の表面の位置がゲート絶縁膜１１６とエピタキシャル層１０２との界面の位置よりも低く、かつ、ソース領域１１０を構成するｎ型不純物の不純物濃度分布の最大値が、ソース領域１１０が形成されたエピタキシャル層１０２の表面よりも深くに位置するように、ソース領域１１０が形成されている。従って、ソース領域１１０からチャネル領域１０７へキャリアを注入する注入端を、ゲート絶縁膜１１６とエピタキシャル層１０２との界面から遠ざけることができるので、その界面に残留する炭素のチャネル移動度およびソース領域１１０端部のキャリア注入速度に対する影響を低減することができる。
【００９７】
さらに、ボディ層１０５を形成する際のハードマスクＨＭ１をドライエッチング法により形成するため、エピタキシャル層１０２の表面が０〜０．０５μｍ程度削られて、ＪＦＥＴ領域１０２ａとボディ層１０５との境に第１段差が形成される。さらに、ソース領域１１０が形成される領域のエピタキシャル層１０２の表面が０．０１〜０．１５μｍ程度削られて、ボディ層１０５（チャネル領域１０７）とソース領域１１０との境に第２段差が形成される。従って、第１段差と第２段差とに挟まれたボディ層１０５にチャネル領域１０７が形成されて、そのチャネル長は第１段差と第２段差とによって規定することができる。この規定されたチャネル長を有するチャネル領域１０７は自己整合により形成されるので、短チャネルのチャネル領域１０７の形成は容易である。短チャネル化によって低下する閾値電圧は、ソース領域１１０の端部側面のボディ層１０５（チャネル領域１０７）に形成したｐ型のポケット領域１１１により抑制することができる。
【００９８】
これらのことから、閾値電圧を低下させることなく、高チャネル移動度および高効率なキャリア注入を有するＳｉＣパワーＭＩＳＦＥＴを実現することができる。
【００９９】
（実施の形態２）
本実施の形態２と前述した実施の形態１との相違点は、チャネル領域の形成方法である。すなわち、前述した実施の形態１では、チャネル領域を自己整合により形成したが、本実施の形態２では、チャネル領域を自己整合により形成していない。
【０１００】
本実施の形態２による炭化珪素半導体装置の製造方法について図２２〜図２６を用いて工程順に説明する。図２２〜図２６は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。
【０１０１】
前述した実施の形態１と同様にして、ｎ＋型のＳｉＣ基板２０１の表面（第１主面）上にｎ−型のエピタキシャル層２０２を形成して、ＳｉＣ基板２０１とエピタキシャル層２０２とからなるＳｉＣエピタキシャル基板２０３を形成する。ＳｉＣ基板２０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、エピタキシャル層２０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ＳｉＣ基板２０１の裏面（第２主面）側にｎ＋型のドレイン領域２０４を形成する。ドレイン領域２０４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０２】
次に、図２２に示すように、例えばＳｉＯ２膜からなるハードパターンをマスクとして、エピタキシャル層２０２にｐ型不純物、例えばＡｌをイオン注入する。これにより、エピタキシャル層２０２の表面側のＳｉＣパワーＭＩＳＦＥＴ形成領域にｐ型のボディ層２０５を形成し、周辺形成領域にｐ型のリング２０５ａを形成する。ボディ層２０５およびリング２０５ａのエピタキシャル層２０２の表面からの深さ（第１深さ）は、例えば０．５〜２μｍ程度である。また、ボディ層２０５およびリング２０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。ＳｉＣパワーＭＩＳＦＥＴ形成領域において、上記ハードマスクの下（隣り合うボディ層２０５の間）のｐ型不純物がイオン注入されないエピタキシャル層２０２がＪＦＥＴ領域２０２ａとなる。
【０１０３】
なお、上記ハードマスクをエピタキシャル層２０２の表面上に形成する際には、前述した実施の形態１と同様に、エピタキシャル層２０２の表面が０〜５ｎｍ程度削れて、ハードマスクの側面下のエピタキシャル層２０２に第１段差が形成される。
【０１０４】
次に、図２３に示すように、エピタキシャル層２０２の表面上に、例えばプラズマＣＶＤ法により絶縁膜、例えばＳｉＯ２膜２１５を堆積する。ＳｉＯ２膜２１５の厚さは、例えば０．５〜２μｍ程度である。続いて、レジストパターンをマスクとして、ＳｉＯ２膜２１５をドライエッチング法により加工することにより、ＳｉＣパワーＭＩＳＦＥＴ形成領域では後の工程においてソース領域を形成する領域、および周辺形成領域では後の工程においてガードリングを形成する領域のエピタキシャル層２０２の表面を露出させる。ここで、ボディ層２０５の端部からＳｉＯ２膜２１５によって覆われたボディ層２０５の一部が、チャネル領域２０７となる。
【０１０５】
続いて、露出したエピタキシャル層２０２の表面をドライエッチング法により掘ることにより、ＳｉＣパワーＭＩＳＦＥＴ形成領域では後の工程においてソース領域を形成する領域および周辺形成領域では後の工程においてガードリングを形成する領域のエピタキシャル層２０２の表面を、他の領域のエピタキシャル層２０２の表面よりも低くする。掘る深さ（第４深さ）としては、例えば０．０１〜０．１５μｍ程度である。
【０１０６】
次に、図２４に示すように、エピタキシャル層２０２にｎ型不純物、例えば窒素をイオン注入して、ｎ＋型のソース領域２１０およびｎ＋型のガードリング２１４を形成する。ソース領域２１０とガードリング２１４とは同一工程で形成されることから、両者の不純物濃度分布は同じとなる。ソース領域２１０およびガードリング２１４のエピタキシャル層２０２の表面からの深さ（第２深さ）は、例えば０．１〜０．５μｍ程度である。ソース領域２１０およびガードリング２１４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０７】
前述の図３を用いて説明したように、ソース領域２１０からチャネル領域２０７へキャリアを注入する注入端はソース領域２１０が形成されたエピタキシャル層２０２の表面から深い位置に形成することが望ましい。例えばソース領域２１０が形成されたエピタキシャル層２０２の表面から０．０５μｍ以上深い位置における不純物濃度が、ソース領域２１０が形成されたエピタキシャル層２０２の表面における不純物濃度よりも１０倍以上高いことが望ましい。このような所望するソース領域２１０の不純物濃度分布を得るために、上記ｎ型不純物のイオン種、ドーズ量、および注入エネルギーの各条件は選択される。
【０１０８】
次に、図２５に示すように、ソース領域２１０の端部側面のボディ層２０５（チャネル領域２０７）に、閾値電圧を調整するためのｐ型不純物、例えばＡｌをイオン注入して、ｐ型のポケット領域２１１を形成する。ポケット領域２１１の不純物濃度は、例えば１×１０１６〜１×１０２１ｃｍ−３の範囲である。
【０１０９】
上記ｐ型不純物は、チャネル領域２０７の表面近傍にイオン注入されるため、注入エネルギーは、例えば１００ｋｅＶ以下が望ましい。注入角度はエピタキシャル層２０２の法線から３０〜６０度程度傾いた角度が望ましい。また、ＳｉＣパワーＭＩＳＦＥＴの構造にも依存するが、全てのソース領域２１０の端部側面のボディ層２０５（チャネル領域２０７）に均一にイオン注入するために、２〜４方向からイオン注入することが望ましい。
【０１１０】
その後は、図２６に示すように、前述した実施の形態１と同様にして、ＳｉＣパワーＭＩＳＦＥＴ形成領域に、ボディ層２０５の電位を固定するｐ＋層２１２、ゲート絶縁膜２１６、およびゲート電極ＧＥ等を形成する。続いて、エピタキシャル層２０２の表面上に層間絶縁膜２１９を形成した後、層間絶縁膜２１９の所望する領域に開口部ＣＯＮＴを形成し、開口部ＣＯＮＴの底面に露出しているソース領域２１０の一部およびｐ＋層２１２のそれぞれの表面に金属シリサイド層２２２を形成する。続いて、ＳｉＣ基板２０１の裏面側に形成されたドレイン領域２０４を覆うように金属シリサイド層２２３を形成した後、金属シリサイド層２２３を覆うように、ドレイン配線用電極２２４を形成する。続いて、ゲート電極ＧＥに達する開口部（図示は省略）を層間絶縁膜２１９に形成した後、金属シリサイド層２２２を介してソース領域２１０の一部と電気的に接続するソース配線用電極２２５およびゲート電極ＧＥと電気的に接続するゲート配線用電極（図示は省略）を形成する。
【０１１１】
このように、本実施の形態２によれば、前述した実施の形態１と同様に、ソース領域２１０が形成されたエピタキシャル層２０２の表面の位置がゲート絶縁膜２１６とエピタキシャル層２０２との界面の位置よりも低く、かつ、ソース領域２１０を構成するｎ型不純物の不純物濃度分布の最大値が、ソース領域２１０が形成されたエピタキシャル層２０２の表面よりも深くに位置するように、ソース領域２１０が形成されている。従って、ソース領域２１０からチャネル領域２０７へキャリアを注入する注入端を、ゲート絶縁膜２１６とエピタキシャル層２０２との界面から遠ざけることができるので、その界面に残留する炭素のチャネル移動度に対する影響を低減することができる。
【０１１２】
また、前述した実施の形態１と同様に、ボディ層２０５を形成する工程で形成される第１段差とソース領域２１０を形成する工程で形成される第２段差とに挟まれたチャネル領域２０７が形成されて、そのチャネル長は第１段差と第２段差とによって規定することができる。
【０１１３】
しかしながら、自己整合を用いてチャネル領域２０７を形成していないことから、前述した実施の形態１のＳｉＣパワーＭＩＳＦＥＴよりも、チャネル長を短くすることができない。このため、前述した実施の形態１のＳｉＣパワーＭＩＳＦＥＴよりもチャネル移動度の向上が図れない可能性はある。
【０１１４】
ただし、本実施の形態２による炭化珪素半導体装置では、ガードリング２１４をソース領域２１０と同じ工程で形成していることから、前述した実施の形態１の炭化珪素半導体装置よりも、その製造過程においてフォトリソグラフィ工程を減らすことができる。また、本実施の形態２による炭化珪素半導体装置の製造方法が、前述した実施の形態１による炭化珪素半導体装置の製造方法よりも容易であることから、製造コストの低減および製造歩留りの向上を図ることができる。
【０１１５】
（実施の形態３）
本実施の形態３と前述した実施の形態１，２との相違点は、ソース領域が形成されたエピタキシャル層の表面の位置とゲート絶縁膜とエピタキシャル層との界面の位置とに差を設ける形成方法である。すなわち、前述した実施の形態１では、エピタキシャル層１０２の一部の表面をドライエッチング法により掘ることにより、ソース領域１１０が形成されたエピタキシャル層１０２の表面の位置をゲート絶縁膜１１６とエピタキシャル層１０２との界面の位置よりも低くしたが、本実施の形態３では、ソース領域を形成しないエピタキシャル層の表面上に、さらにエピタキシャル層を形成することにより、ソース領域が形成されたエピタキシャル層の表面の位置をゲート絶縁膜とエピタキシャル層との界面の位置よりも低くする。
【０１１６】
本実施の形態３によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、図２７を用いて説明する。図２７はＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す模式断面図である。
【０１１７】
図２７に示すように、ｎ＋型のソース領域が形成されたｎ−型の第１エピタキシャル層の表面の位置がゲート絶縁膜とｐ＋型の第２エピタキシャル層との界面の位置よりも低く、かつ、ｎ＋型のソース領域を構成するｎ型不純物の不純物濃度分布の最大値が、ｎ＋型のソース領域が形成されたｎ−型の第１エピタキシャル層の表面よりも深くに位置するように、ｎ＋型のソース領域が形成されている。すなわち、前述した実施の形態１，２において説明したＳｉＣパワーＭＩＳＦＥＴとは異なり、ｎ＋型のソース領域を形成しないｎ−型の第１エピタキシャル層の表面上に、ＳｉＣからなるｐ＋型の第２エピタキシャル層を形成することによって、ｎ＋型のソース領域が形成されたｎ−型の第１エピタキシャル層の表面の位置をゲート絶縁膜とｐ＋型の第２エピタキシャル層との界面の位置よりも低くしている。ｐ＋型の第２エピタキシャル層の厚さは、例えば０．０５〜０．２μｍ程度である。
【０１１８】
このように、ｎ＋型のソース領域からチャネル領域へキャリアを注入する注入端を、ゲート絶縁膜とｐ＋型の第２エピタキシャル層との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度に対する影響を低減することができる。
【０１１９】
また、チャネル領域とｎ＋型のソース領域との境に形成される段差（ｐ＋型の第２エピタキシャル層の端部）のエッジ部分は丸められており、このエッジ部分は、例えば５ｎｍ以上の曲率半径を有している。このように、チャネル領域とｎ＋型のソース領域との境に形成される段差のエッジ部分を丸めることにより、電界集中を回避することができて、ゲート絶縁膜の破壊耐圧の低下等を防ぐことができる。
【０１２０】
次に、本実施の形態３による炭化珪素半導体装置の製造方法について図２８〜図３３を用いて工程順に説明する。図２８〜図３３は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。
【０１２１】
前述した実施の形態１と同様にして、ｎ＋型のＳｉＣ基板３０１の表面（第１主面）上にｎ−型の第１エピタキシャル層３０２を形成して、ＳｉＣ基板３０１と第１エピタキシャル層３０２とからなるＳｉＣエピタキシャル基板３０３を形成する。ＳｉＣ基板３０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、第１エピタキシャル層３０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ＳｉＣ基板３０１の裏面（第２主面）側にｎ＋型のドレイン領域３０４を形成する。ドレイン領域３０４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１２２】
次に、図２８に示すように、例えばＳｉＯ２膜からなるハードパターンをマスクとして、第１エピタキシャル層３０２にｐ型不純物、例えばＡｌをイオン注入する。これにより、第１エピタキシャル層３０２の表面側のＳｉＣパワーＭＩＳＦＥＴ形成領域にｐ型のボディ層３０５を形成し、周辺形成領域にｐ型のリング３０５ａを形成する。ボディ層３０５およびリング３０５ａの第１エピタキシャル層３０２の表面からの深さ（第１深さ）は、例えば０．５〜２μｍ程度である。また、ボディ層３０５およびリング３０５ａの不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。ＳｉＣパワーＭＩＳＦＥＴ形成領域において、上記ハードマスクの下（隣り合うボディ層３０５の間）のｐ型不純物がイオン注入されない第１エピタキシャル層３０２がＪＦＥＴ領域３０２ａとなる。
【０１２３】
なお、上記ハードマスクを第１エピタキシャル層３０２の表面上に形成する際には、前述した実施の形態１と同様に、第１エピタキシャル層３０２の表面が０〜５ｎｍ程度削れて、ハードマスクの側面下の第１エピタキシャル層３０２に第１段差が形成される。
【０１２４】
次に、図２９に示すように、第１エピタキシャル層３０２の表面上に、例えばプラズマＣＶＤ法により絶縁膜、例えばＳｉＯ２膜３１５を堆積する。ＳｉＯ２膜３１５の厚さは、例えば０．５〜２μｍ程度である。続いて、レジストパターンをマスクとして、ＳｉＯ２膜３１５をドライエッチング法により加工することにより、ＳｉＣパワーＭＩＳＦＥＴ形成領域では後の工程においてソース領域を形成する領域、および周辺形成領域では後の工程においてガードリングを形成する領域の第１エピタキシャル層３０２の表面を露出させる。ここで、ボディ層３０５の端部からＳｉＯ２膜３１５によって覆われたボディ層３０５の一部が、第１チャネル領域３０７ａとなる。ＳｉＯ２膜３１５をドライエッチング法により加工する際、第１エピタキシャル層３０２の一部が削れるが、削れ量は極力抑えることが望ましい。具体的には、５ｎｍ以下に抑えることが望ましい。
【０１２５】
次に、図３０に示すように、第１エピタキシャル層３０２にｎ型不純物、例えば窒素をイオン注入して、ｎ＋型のソース領域３１０およびｎ＋型のガードリング３１４を形成する。ソース領域３１０とガードリング３１４とは同一工程で形成されることから、両者の不純物濃度分布は同じとなる。ソース領域３１０およびガードリング３１４の第１エピタキシャル層３０２の表面からの深さ（第２深さ）は、例えば０．１〜０．５μｍ程度である。ソース領域３１０およびガードリング３１４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１２６】
前述の図２７を用いて説明したように、ソース領域３１０からチャネル領域３０７へキャリアを注入する注入端はソース領域３１０が形成された第１エピタキシャル層３０２の表面から深い位置に形成することが望ましい。例えばソース領域３１０が形成された第１エピタキシャル層３０２の表面から０．０５μｍ以上深い位置における不純物濃度が、ソース領域３１０が形成された第１エピタキシャル層３０２の表面における不純物濃度よりも１０倍以上高いことが望ましい。このような所望するソース領域３１０の不純物濃度分布を得るために、上記ｎ型不純物のイオン種、ドーズ量、および注入エネルギーの各条件は選択される。
【０１２７】
次に、図３１に示すように、ＳｉＯ２膜３１５を除去した後、第１エピタキシャル層３０２の表面上にｐ＋型の第２エピタキシャル層３２６を形成する。第２エピタキシャル層３２６は、熱ＣＶＤ法により形成される。成膜条件としては、ステップフロー成膜条件が望ましく、例えば原料ガスはシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、キャリアガスは水素（Ｈ２）ガス、温度は１２００℃を例示することができる。第２エピタキシャル層３２６に注入されるｐ型不純物は、例えばＡｌであり、第２エピタキシャル層３２６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。また、第２エピタキシャル層３２６の厚さは、例えば０．０５〜０．２μｍ程度が望ましい。なお、第２エピタキシャル層３２６を形成する際、ボディ層３０５を形成する工程において第１エピタキシャル層３０２の表面に形成された第１段差は均されて、第２エピタキシャル層３２６の表面に及ぼす第１段差の影響はほとんど現れない。
【０１２８】
次に、図３２に示すように、レジストパターン３２７をマスクとして、第２エピタキシャル層３２６をドライエッチング法により加工することにより、ＳｉＣパワーＭＩＳＦＥＴ形成領域のボディ層３０５が形成されていない第１エピタキシャル層３０２（ＪＦＥＴ領域３０２ａ）の表面上、およびボディ層３０５の端部とソース領域３１０の端部とに挟まれたボディ層３０５（第１チャネル領域３０７ａ）の表面上を残して、それ以外の第２エピタキシャル層３２６を除去する。ここで、第１チャネル領域３０７ａ上に位置する第２エピタキシャル層３２６が第２チャネル領域３０７ｂとなり、第１エピタキシャル層３０２に形成される第１チャネル領域３０７ａと第２エピタキシャル層３２６に形成される第２チャネル領域３０７ｂとによってチャネル領域３０７が構成される。
【０１２９】
その後は、図３３に示すように、前述した実施の形態１と同様にして、ＳｉＣパワーＭＩＳＦＥＴ形成領域に、ボディ層３０５の電位を固定するｐ＋層３１２、ゲート絶縁膜３１６、およびゲート電極ＧＥ等を形成する。続いて、第１エピタキシャル層３０２の表面上に層間絶縁膜３１９を形成した後、層間絶縁膜３１９の所望する領域に開口部ＣＯＮＴを形成し、開口部ＣＯＮＴの底面に露出しているソース領域３１０の一部およびｐ＋層３１２のそれぞれの表面に金属シリサイド層３２２を形成する。続いて、ＳｉＣ基板３０１の裏面側に形成されたドレイン領域３０４を覆うように金属シリサイド層３２３を形成した後、金属シリサイド層３２３を覆うように、ドレイン配線用電極３２４を形成する。続いて、ゲート電極ＧＥに達する開口部（図示は省略）を層間絶縁膜３１９に形成した後、金属シリサイド層３２２を介してソース領域３１０の一部と電気的に接続するソース配線用電極３２５およびゲート電極ＧＥと電気的に接続するゲート配線用電極（図示は省略）を形成する。
【０１３０】
このように、本実施の形態３によれば、前述した実施の形態１，２と同様に、ソース領域３１０が形成された第１エピタキシャル層３０２の表面の位置がゲート絶縁膜３１６と第２エピタキシャル層３２６との界面の位置よりも低く、かつ、ソース領域３１０を構成するｎ型不純物の不純物濃度分布の最大値が、ソース領域３１０が形成された第１エピタキシャル層３０２の表面よりも深くに位置するように、ソース領域３１０が形成されている。従って、ソース領域３１０からチャネル領域３０７へキャリアを注入する注入端を、ゲート絶縁膜３１６と第２エピタキシャル層３２６との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度およびキャリア注入速度に対する影響を低減することができる。
【０１３１】
また、本実施の形態３による炭化珪素半導体装置では、チャネル領域３０７の一部を構成する第２エピタキシャル層３２６を、ドーパントガスとして不純物を注入するエピタキシャル成長により形成しているので、不純物を注入する際にチャネル領域３０７へ及ぼすダメージがない。これにより、炭化珪素半導体装置の信頼性の向上および表面散乱によるキャリア移動度の低下を抑制することができる。
【０１３２】
（実施の形態４）
本実施の形態４と前述した実施の形態１，２，３との相違点は、トレンチ構造を設ける形成方法である。すなわち、前述した実施の形態１では、ゲート絶縁膜１１６は炭化珪素エピタキシャル基板１０３の表面に設けられているが、本実施の形態４では、ゲート絶縁膜は炭化珪素エピタキシャル基板に垂直に設けられたトレンチの側壁に設けられる。さらに、ソース領域はゲート絶縁膜とトレンチ面（トレンチの側壁）との界面から離れている。言い換えると、ソース領域とチャネル領域との境界線上のゲート絶縁膜側の第１端と、チャネル領域とゲート絶縁膜との境界線上のソース領域側の第２端とが離れている。
【０１３３】
本実施の形態４によるＳｉＣパワーＭＩＳＦＥＴの構成の特徴を、図３４を用いて説明する。図３４はトレンチ構造のＳｉＣパワーＭＩＳＦＥＴの一部を拡大して示す模式断面図である。
【０１３４】
図３４に示すように、ｎ＋型のソース領域がトレンチ面に形成されたゲート絶縁膜と離れるように、ｎ＋型のソース領域が形成されている。すなわち、前述した実施の形態１，２，３とは異なり、本実施の形態４はトレンチ構造のＳｉＣパワーＭＩＳＦＥＴであるので、ｎ＋型のソース領域の位置をトレンチ面に形成されたゲート絶縁膜と離すように形成することで、ｎ＋型のソース領域からチャネル領域へキャリアを注入する注入端を、ゲート絶縁膜とｎ−型のエピタキシャル層との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度とキャリア注入速度に対する影響を低減することができる。ｎ＋型のソース領域とトレンチ面に形成されたゲート絶縁膜との距離は、例えば０．００〜０．１μｍ程度である。
【０１３５】
次に、本実施の形態４による炭化珪素半導体装置の製造方法について、図３５〜図４５を用いて工程順に説明する。図３５〜図４５は炭化珪素半導体装置のＳｉＣパワーＭＩＳＦＥＴ形成領域の一部および周辺形成領域の一部を拡大して示す要部断面図である。
【０１３６】
まず、図３５に示すように、前述した実施の形態１と同様にして、ｎ＋型のＳｉＣ基板４０１の表面（第１主面）上にｎ−型のエピタキシャル層４０２を形成して、ＳｉＣ基板４０１とエピタキシャル層４０２とからなるＳｉＣエピタキシャル基板４０３を形成する。ＳｉＣ基板４０１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、エピタキシャル層４０２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。続いて、ＳｉＣ基板４０１の裏面（第２主面）側にｎ＋型のドレイン領域４０４を形成する。ドレイン領域４０４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１３７】
次に、エピタキシャル層４０２の表面上に、例えばＳｉＯ２膜からなるハードマスクＨＭ４を形成する。ハードマスクＨＭ４の厚さは、例えば１〜３μｍ程度である。
【０１３８】
次に、エピタキシャル層４０２にｐ型不純物、例えばＡｌをイオン注入する。これにより、エピタキシャル層４０２の表面側のＳｉＣパワーＭＩＳＦＥＴ形成領域にｐ型のボディ層４０５を形成し、周辺形成領域にｐ型のリング４０５ａを形成する。ボディ層４０５およびリング４０５ａのエピタキシャル層４０２の表面からの深さ（第１深さ）は、例えば０．５〜２μｍ程度である。
【０１３９】
次に、図３６に示すように、ハードマスクＨＭ４を除去した後、エピタキシャル層４０２の表面上に、例えばＳｉＯ２膜からなるハードマスクＨＭ５を形成する。ハードマスクＨＭ５をマスクとして、エピタキシャル層４０２にｐ型不純物、例えばＡｌをイオン注入して、ボディ層４０５の電位を固定する領域にｐ＋層４０６を形成する。ｐ＋層４０６の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１４０】
次に、図３７に示すように、ハードマスクＨＭ５を除去した後、エピタキシャル層４０２の表面上に、例えばプラズマＣＶＤ法を用いて窒化シリコン膜４０７を堆積させる。窒化シリコン膜４０７の厚さは、例えば１〜３μｍ程度である。
【０１４１】
次に、図３８に示すように、レジストパターン４０８をマスクとして、窒化シリコン膜４０７をドライエッチング法により加工し、後の工程においてトレンチが形成される領域以外の領域に在る窒化シリコン膜４０７を除去する。その後、レジストパターン４０８を除去する。
【０１４２】
次に、図３９に示すように、窒化シリコン膜４０７を覆うように、エピタキシャル層４０２の表面上に絶縁膜、例えばＳｉＯ２膜４２０を堆積する。ＳｉＯ２膜４２０の厚さは、例えば０．０５〜０．０１μｍ程度である。
【０１４３】
次に、図４０に示すように、ＳｉＣパワーＭＩＳＦＥＴ形成領域ではｐ＋層４０６以外の領域、および周辺形成領域では後の工程においてガードリングを形成する領域を露出するレジストパターン４０９を形成する。続いて、レジストパターン４０９をマスクとして、ＳｉＯ２膜４２０を異方性のドライエッチング法により加工して、窒化シリコン膜４０７の側面にＳｉＯ２膜４２０からなるサイドウォールＳＷを形成する。
【０１４４】
続いて、エピタキシャル層４０２にｎ型不純物、例えば窒素をイオン注入して、ｎ＋型のソース領域４１０およびｎ＋型のガードリング４１１を形成する。ソース領域４１０とガードリング４１１とは同一工程で形成されることから、両者の不純物濃度分布は同じとなる。ソース領域４１０およびガードリング４１１のエピタキシャル層４０２の表面からの深さ（第２深さ）は、例えば０．１〜０．５μｍ程度である。ソース領域４１０およびガードリング４１１の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。その後、レジストパターン４０９を除去する。
【０１４５】
次に、図４１に示すように、窒化シリコン膜４０７およびサイドウォールＳＷを覆うように、エピタキシャル層４０２の主面上に絶縁膜、例えばＳｉＯ２膜４１２を堆積させる。ＳｉＯ２膜４１２の厚さは、窒化シリコン膜４０７の厚さと同程度であり、例えば１〜３μｍ程度である。
【０１４６】
次に、図４２に示すように、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法を用いて、窒化シリコン膜４０７の上部表面が現れるまで、ＳｉＯ２膜４１２を研磨する。
【０１４７】
次に、図４３に示すように、熱燐酸を用いたウェットエッチング法により、窒化シリコン膜４０７を除去する。この際、窒化シリコン膜４０７が選択的にエッチングされるので、エピタキシャル層４０２の表面（後の工程においてトレンチが形成される領域）が露出する。
【０１４８】
次に、図４４に示すように、露出したエピタキシャル層４０２をドライエッチング法により加工してトレンチ４２１を形成する。トレンチ４２１のエピタキシャル層４０２の表面からの深さは、ボディ層４０５のエピタキシャル層４０２の表面からの深さよりも深くする。例えばトレンチ４２１のエピタキシャル層４０２の表面からの深さは、ボディ層４０５の表面からの深さよりも０〜０．５μｍ程度深い。続いて、純水によって１／１０程度に希釈されたフッ酸を用いてウェットエッチング法によりサイドウォールＳＷ、ＳｉＯ２膜４１２、およびＳｉＯ２膜４２０を除去する。続いて、高温水素雰囲気においてトレンチ４２１の底部表面をエッチングする。このエッチングの温度は、例えば１０００℃以上が望ましい。また、このエッチングにより、トレンチ４２１の底部のエッジ部分を丸めることができる。
【０１４９】
次に、図４５に示すように、前述した実施の形態１と同様にして、ＳｉＣパワーＭＩＳＦＥＴ形成領域に、ゲート絶縁膜４１３およびゲート電極ＧＥ等を形成する。このゲート絶縁膜４１３とボディ層４０５との界面に沿ったボディ層４０５の一部がチャネル領域４１４となる。続いて、エピタキシャル層４０２の表面上に層間絶縁膜４１５を形成した後、層間絶縁膜４１５の所望する領域に開口部ＣＯＮＴを形成し、開口部ＣＯＮＴの底面に露出しているソース領域４１０の一部およびｐ＋層４０６のそれぞれの表面に金属シリサイド層４１６を形成する。続いて、ＳｉＣ基板４０１の裏面側に形成されたドレイン領域４０４を覆うように金属シリサイド層４１７を形成した後、金属シリサイド層４１７を覆うように、ドレイン配線用電極４１８を形成する。続いて、ゲート電極ＧＥに達する開口部（図示は省略）を層間絶縁膜４１５に形成した後、金属シリサイド層４１６を介してソース領域４１０の一部と電気的に接続するソース配線用電極４１９およびゲート電極ＧＥと電気的に接続するゲート配線用電極（図示は省略）を形成する。
【０１５０】
このように、本実施の形態４に示したＳｉＣパワーＭＩＳＦＥＥは、前述した実施の形態１，２，３とは異なりトレンチ構造のＳｉＣパワーＭＩＳＦＥＥである。しかし、ソース領域４１０はゲート絶縁膜４１３とボディ層４０５との界面から離れた位置に形成されている。従って、前述した実施の形態１，２，３と同様に、ソース領域４１０からチャネル領域４１４へキャリアを注入する注入端を、ゲート絶縁膜４１３とボディ層４０５との界面から遠ざけることにより、その界面に残留する炭素のチャネル移動度およびキャリア注入速度に対する影響を低減することができる。
【０１５１】
また、本実施の形態４によるトレンチ構造のＳｉＣパワーＭＩＳＦＥＴでは、４Ｈ−ＳｉＣ基板の水平面よりもチャネル移動度が高い４Ｈ−ＳｉＣ基板の垂直面をチャネル領域として利用している。これにより、チャネル抵抗を低減することができる。
【０１５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５３】
例えば、各部の材質、導電型、および製造条件等は前述した実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施例に記載した導電型には限定されない。
【産業上の利用可能性】
【０１５４】
本発明は、高耐圧、大電流用に使用される炭化珪素からなるパワー半導体デバイスに適用することができる。
【符号の説明】
【０１５５】
１  半導体チップ
２  アクティブ領域
３  ｐ型のフローティング・フィールド・リミッティング・リング
４  ｎ＋型のガードリング
５  ゲート配線用電極
６  開口部
７  ソース配線用電極
１０１  ｎ＋型の炭化珪素基板（基板）
１０２  ｎ−型のエピタキシャル層
１０２ａ  ＪＦＥＴ領域
１０３  炭化珪素エピタキシャル基板
１０４  ｎ＋型のドレイン領域
１０５  ｐ型のボディ層
１０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
１０６  酸化珪素膜
１０７  チャネル領域
１０８  酸化珪素膜
１０９  レジストパターン
１１０  ｎ＋型のソース領域
１１１  ｐ型のポケット領域
１１２  ｐ＋層
１１３  酸化珪素膜
１１４  ｎ＋型のガードリング
１１５  酸化珪素膜
１１６  ゲート絶縁膜
１１７  レジストパターン
１１８  多結晶珪素膜
１１９  層間絶縁膜
１２０  レジストパターン
１２１  金属膜
１２２，１２３  金属シリサイド層
１２４  ドレイン配線用電極
１２５  ソース配線用電極
２０１  ｎ＋型の炭化珪素基板（基板）
２０２  ｎ−型のエピタキシャル層
２０２ａ  ＪＦＥＴ領域
２０３  炭化珪素エピタキシャル基板
２０４  ｎ＋型のドレイン領域
２０５  ｐ型のボディ層
２０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
２０７  チャネル領域
２１０  ｎ＋型のソース領域
２１１  ｐ型のポケット領域
２１２  ｐ＋層
２１４  ｎ＋型のガードリング
２１５  酸化珪素膜
２１６  ゲート絶縁膜
２１９  層間絶縁膜
２２２，２２３  金属シリサイド層
２２４  ドレイン配線用電極
２２５  ソース配線用電極
３０１  ｎ＋型の炭化珪素基板（基板）
３０２  ｎ−型の第１エピタキシャル層
３０２ａ  ＪＦＥＴ領域
３０３  炭化珪素エピタキシャル基板
３０４  ｎ＋型のドレイン領域
３０５  ｐ型のボディ層
３０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
３０７  チャネル領域
３０７ａ  第１チャネル領域
３０７ｂ  第２チャネル領域
３１０  ｎ＋型のソース領域
３１２  ｐ＋層
３１４  ｎ＋型のガードリング
３１５  酸化珪素膜
３１６  ゲート絶縁膜
３１９  層間絶縁膜
３２２，３２３  金属シリサイド層
３２４  ドレイン配線用電極
３２５  ソース配線用電極
３２６  ｐ＋型の第２エピタキシャル層
３２７  レジストパターン
４０１  ｎ＋型の炭化珪素基板（基板）
４０２  ｎ−型のエピタキシャル層
４０３  炭化珪素エピタキシャル基板
４０４  ｎ＋型のドレイン領域
４０５  ｐ型のボディ層
４０５ａ  ｐ型のフローティング・フィールド・リミッティング・リング
４０６  ｐ＋層
４０７  窒化シリコン膜
４０８，４０９  レジストパターン
４１０  ｎ＋型のソース領域
４１１  ｎ＋型のガードリング
４１２  酸化珪素膜
４１３  ゲート絶縁膜
４１４  チャネル領域
４１５  層間絶縁膜
４１６，４１７  金属シリサイド層
４１８  ドレイン配線用電極
４１９  ソース配線用電極
４２０  酸化珪素膜
４２１  トレンチ
ＣＯＮＴ  開口部
ＧＥ  ゲート電極
ＨＭ１，ＨＭ２，ＨＭ３，ＨＭ４，ＨＭ５  ハードマスク
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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