(57)【特許請求の範囲】
【請求項１】
スイッチング素子と、該スイッチング素子と逆並列接続される還流ダイオードを有するパワー半導体モジュールにおいて、
前記スイッチング素子がシリコン基板に形成され、前記還流ダイオードがワイドバンドギャップ基板に形成され、
素子設計による最高接合温度において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子の静的アバランシェ電圧より高く、かつ、使用中の接合温度の全範囲において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子の静的アバランシェ電圧より高いことを特徴とするパワー半導体モジュール。
【請求項２】
前記ワイドバンドギャップ基板が炭化珪素からなる半導体基板であることを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項３】
前記スイッチング素子が絶縁ゲート型バイポーラトランジスタもしくはＭＯＳ型電界効果トランジスタであり、前記還流ダイオードがショットキーバリアダイオードであることを特徴とする請求項１または２に記載のパワー半導体モジュール。
【請求項４】
シリコン基板に形成されたスイッチング素子を用意し、
素子設計による最高接合温度において前記スイッチング素子の静的アバランシェ電圧より高い静的アバランシェ電圧を有し、ワイドバンドギャップ基板に形成された還流ダイオードを選定することを特徴とするパワー半導体モジュールの組立方法。
【請求項５】
使用中の接合温度の全範囲において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子の静的アバランシェ電圧より高い請求項４記載のパワー半導体モジュールの組立方法。
【請求項６】
前記ワイドバンドギャップ基板が炭化珪素からなる半導体基板である請求項４記載のパワー半導体モジュールの組立方法。
【請求項７】
前記スイッチング素子が絶縁ゲート型バイポーラトランジスタもしくはＭＯＳ型電界効果トランジスタであり、前記還流ダイオードがショットキーバリアダイオードである請求項４記載のパワー半導体モジュールの組立方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング素子とこのスイッチング素子に逆並列に接続される還流ダイオードである例えばショットキーバリアダイオードを有するパワー半導体モジュールに関するものである。
【背景技術】
【０００２】
パワー半導体モジュールが使用される分野は、家電製品から電気鉄道、電気自動車、産業用ロボット、電力系統と広くにおよんでいる。パワー半導体装置の有用性が広がるにしたがい、その性能の向上が期待され、高周波化、小型化、大電力化がますます望まれている。
【０００３】
これらの分野で使用されるパワー半導体モジュールの多くは、交流−直流変換、直流−交流変換、直流−直流変換などの変換回路で使用されている。これらのパワー半導体モジュール内には、例えばＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング素子と、これらスイッチング素子と逆並列に接続される還流ダイオードであるＦＷＤが搭載されている。
【０００４】
図６は、単相ブリッジインバータ回路図である。これは従来のインバータ回路の１例であり、破線で囲んだ部分の６Ａ、６Ｂ、６Ｃ、６Ｄはパワー半導体モジュールを示している。
【０００５】
この例では、それぞれのパワー半導体モジュール６Ａ、６Ｂ、６Ｃ、６Ｄは、１つの還流ダイオード（ＦＷＤ）７Ａ、７Ｂ、７Ｃ、７Ｄと１つのスイッチング素子（この例ではＩＧＢＴ）３Ａ、３Ｂ、３Ｃ、３Ｄをペアで搭載している。還流ダイオードは、スイッチング素子であるそれぞれのＩＧＢＴに逆並列に接続されてる。図中の符号の５４は負荷でありインダクタンスを有する。５５は直流の電源である。
【０００６】
自己消弧機能を持つＩＧＢＴやＭＯＳＦＥＴ等のスイッチング素子を含むインバータ回路を用いて直流−交流変換を行う場合、ＰＷＭ（パルス幅変調）方式が一般的に使用されている。
【０００７】
図７は、図６の単相ブリッジインバータ回路を用いてＰＷＭ方式により直流−交流変換を行う時の負荷への出力波形図である。ＰＷＭ方式ではスイッチング素子のゲート信号の方形パルス波形を、時間平均的に見れば負荷電圧が交流波形となる様に変調する。ＩＧＢＴ３Ａ、３Ｄのオン・オフ動作で負荷５４に正方向のパルス幅を変調したパルス電圧を出力すると、パルス電圧波形を時間平均的に見れば図７の実線Ｖｍに示されている様な正弦波の半波が負荷に出力される。但し、この動作期間中（ＴＡＤ）スイッチング素子であるＩＧＢＴ３Ｂ、３Ｃはオフ状態である。次にＩＧＢＴ３Ｂ、３Ｃのオン・オフ動作で負荷５４に負方向のパルス電圧を出力し、残り半周期分（ＴＢＣ）の正弦波の半波を負荷に出力する。
【０００８】
図６のＩＧＢＴ３Ａ、３Ｄのパルス動作期間中において、例えば、ＩＧＢＴ３Ａがオン状態からオフになる時に、ＩＧＢＴ３Ａに接続する回路配線の浮遊インダクタンスにより、ＩＧＢＴ３Ａのコレクタ電圧は、図８に示すように、ＩＧＢＴ３Ａのダイナミックアバランシェ電圧Ｖａｖｄ０（クランプ電圧）まで跳ね上がり、一定期間ダイナミックアバランシェ電圧Ｖａｖｄ０（クランプ電圧）を保持する。その後、ＩＧＢＴ３Ａのコレクタ電圧は電源電圧に保持される。尚、図中の符号でＩｃはＩＧＢＴのコレクタ電流、Ｖｃはコレクタ電圧である。
【０００９】
特許文献１では、図６のＦＷＤを２直列接続にしたＳｉＣ−ＳＢＤで構成して、ＦＷＤで発生する逆回復損失を減少させる例が記載されている。
以下の説明において、Ｓｉはシリコンであり、ＳｉＣは炭化珪素を指し、シリコン基板に形成したデバイスをＳｉで示し、炭化珪素基板に形成したデバイスをＳｉＣで示す。また、ＳＢＤはショットキーバリアダイオードである。つまり、Ｓｉ−ＩＧＢＴはＳｉ基板に形成されたＩＧＢＴであり、ＳｉＣ−ＳＢＤはＳｉＣ基板に形成されたＳＢＤである。さらに、前記したようにＦＷＤ（フリー・ホイーリング・ダイオード）は還流ダイオードであり、ここではＳＢＤである。
【００１０】
特許文献２では、ＳｉＣ−ＳＩＴ（静電誘導型トランジスタ）とＳｉＣ−Ｄｉ（ダイオード）でＤＣ−ＤＣコンバータを構成してＳｉ−スイッチング素子を用いるよりもオン抵抗、スイッチング速度、温度特性を改善し、接合温度を１６０℃〜３００℃で用いた例が記載されている。
【００１１】
特許文献３では、Ｓｉ−ＦＷＤとＳｉＣ−ＦＷＤを直列接続し、Ｓｉ−ＦＷＤの温度特性をＳｉＣ−ＦＷＤの温度特性で打ち消して、Ｓｉ−ＦＷＤの熱暴走を防ぐ例が記載されている。
【００１２】
特許文献４では、ＳｉＣ−ＦＷＤを用いることでＳｉ−ＦＷＤの場合よりチップの温度上昇を半分にすることができた例が記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第４５９４４７７号公報
【特許文献２】特開２００６−１８７１４７号公報（[００５４]〜[００５６]）
【特許文献３】特許第４８０８２９０号公報（[００３３]、[００６７]）
【特許文献４】特許第４７２２２２９号公報（[００５２]）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図９は、従来のインバータの１相分３０の回路図である。ここでは１相分３０とは上アームと下アームを直列接続した回路をいう。Ｓｉ基板に形成したデバイスとＳｉＣ基板に形成したデバイスを組み合わせモジュールを構成する場合は、通常、Ｓｉ−ＩＧＢＴ３１の電圧定格とＳｉＣ−ＳＢＤ３２の電圧定格を整合させてパワー半導体モジュールを製作する。
【００１５】
しかし、電圧定格を整合させても、この電圧定格の１．１倍から１．２倍程度高く設計する静的アバランシェ電圧（通常、アバランシェ電圧と言われている）は両者で異なる。ＳｉＣ−ＳＢＤ３２の静的アバランシェ電圧が低いと、サージ電圧や、Ｓｉ−ＩＧＢＴ３１のターンオフ時にインバータ回路の浮遊インダクタンス（Ｌ）とコレクタ電流Ｉｃの立下り（ｄｉ／ｄｔ）の積で発生するダイナミックアバランシェ電圧（クランプ電圧）はＳｉＣ−ＳＢＤ３２の静的アバランシェ電圧で抑えられ、ＳｉＣ−ＳＢＤ３２にはアバランシェ電流が流れる。
【００１６】
通常、ＳｉＣ−ＳＢＤ３２のアバランシェ耐量はＳｉ−ＩＧＢＴ３１のアバランシェ耐量より低いため、このサージ電圧やＳｉ−ＩＧＢＴ３１のダイナミックアバランシェ電圧がＳｉＣ−ＳＢＤ３２に印加されると、ＳｉＣ−ＳＢＤ３２が破壊する場合が生じる。尚、アバランシェ耐量とは素子がアバランシェに突入して発生する損失で破壊しない耐量のことである。また、図中の符号でＰは正極端子、Ｎは負極端子、Ｍは中間電位端子である。
【００１７】
また、特許文献１〜特許文献４では、Ｓｉ−スイッチング素子とＳｉＣ−還流ダイオード（ＦＷＤ）の組み合わせでインバータ回路のアームを構成した場合、ＳｉＣ−還流ダイオードの静的アバランシェ電圧をＳｉ−スイッチング素子の静的アバランシェ電圧より高い素子を選定することで、使用中の接合温度の全範囲でＳｉＣ−還流ダイオードの破壊を防止することについては記載されていない。
【００１８】
この発明の目的は、前記の課題を解決して、サージ電圧やＳｉ−スイッチング素子のダイナミックアバランシェ電圧がＳｉＣ−還流ダイオードに印加された場合にＳｉＣ−還流ダイオードの破壊が防止できるパワー半導体モジュールを提供することである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、スイッチング素子と、該スイッチング素子と逆並列接続される還流ダイオードを有するパワー半導体モジュールにおいて、前記スイッチング素子がシリコン基板に形成され、前記還流ダイオードがワイドバンドギャップ基板に形成され、素子設計による最高接合温度において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子の静的アバランシェ電圧より高く、かつ、使用中の接合温度の全範囲において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子の静的アバランシェ電圧より高い素子を用いて構成にする。
【００２０】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記ワイドバンドギャップ基板が炭化珪素からなる半導体基板であるとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記スイッチング素子が絶縁ゲート型バイポーラトランジスタもしくはＭＯＳ型電界効果トランジスタであり、前記還流ダイオードがショットキーバリアダイオードであるとよい。
【発明の効果】
【００２１】
この発明によると、使用中の接合温度の全範囲において、ＳｉＣ−ＦＷＤ（ＳｉＣ−ＳＢＤ）の静的アバランシェ電圧がＳｉ−スイッチング素子（Ｓｉ−ＩＧＢＴまたはＳｉ−ＭＯＳＦＥＴ）の静的アバランシェ電圧より高いＳｉＣ−ＦＷＤを用いてパワー半導体モジュールを構成する。この構成により、使用中の接合温度の全範囲において、ＳｉＣ−ＦＷＤにサージ電圧やＳｉ−スイッチング素子のダイナミックアバランシェ電圧が印加されても、この電圧よりＳｉＣ−ＳＢＣの静的アバランシェ電圧が高いため、ＳｉＣ−ＳＢＤは破壊することがない。
【図面の簡単な説明】
【００２２】
【図１】この発明の一実施例に係るパワー半導体モジュール１００の回路構成図である。
【図２】Ｓｉ−ＩＧＢＴ１とＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ１，Ｖａｖｓ２と接合温度の関係を示す図である。
【図３】静的アバランシェ電圧を説明する模式図である。
【図４】ダイナミックアバランシェ電圧Ｖａｖｄを説明する模式図である。
【図５】静的アバランシェ電圧Ｖａｖｓが温度が高くなると上昇するメカニズムを説明した模式図である。
【図６】単相ブリッジインバータ回路図である。
【図７】図６の単相ブリッジインバータ回路を用いてＰＷＭ方式により直流−交流変換を行う時の負荷への出力波形図である。
【図８】ＩＧＢＴ３Ａのターンオフ時に発生するクランプ電圧を説明する模式図である。
【図９】従来のインバータの１相分３０の回路図である。
【発明を実施するための形態】
【００２３】
実施の形態を以下の実施例で説明する。
＜実施例＞
図１は、この発明の一実施例に係るパワー半導体モジュール１００の回路構成図である。ここで、パワー半導体モジュール１００は、スイッチング素子とＦＷＤとの逆並列回路１組をパッケージに格納し、１ｉｎ１モジュールを構成する場合を例に挙げた。上記の逆並列回路を２個直列に接続して１つのパッケージに格納すると２ｉｎ１モジュールとなる。上記の逆並列回路を２個直列に接続し、この直列回路をを２個並列接続して１つのパッケージに格納すると４ｉｎ１モジュールとなり単相インバータが構成される。同様に、上記の直列回路を３個並列接続して１つのパッケージに格納すると６ｉｎ１の３相インバータが構成される。
【００２４】
パワー半導体モジュール１００は、Ｓｉ−ＩＧＢＴ１と、これに逆並列接続されたＳｉＣ−ＳＢＤ２とを備えている。Ｓｉ−ＩＧＢＴ１のコレクタ１ａとＳｉＣ−ＳＢＤ２のカソード２ｂはそれぞれ接続し、さらにコレクタ端子３に接続する。Ｓｉ−ＩＧＢＴ１のエミッタ１ｂとＳｉＣ−ＳＢＤ２のアノード２ａはそれぞれ接続し、さらにエミッタ端子４に接続する。
【００２５】
図示は省略するが、この例では、Ｓｉ−ＩＧＢＴ１のコレクタ１ａとＳｉＣ−ＳＢＤ２のカソード２ｂは、絶縁基板の回路パターンに接合され、この回路パターンを介して外部導出端子（コレクタ端子３）に接続される。また、Ｓｉ−ＩＧＢＴ１のエミッタ１ｂとＳｉＣ−ＳＢＤ２のアノード２ａは、ボンディングワイヤによって接続されて外部導出端子（エミッタ端子４）に接続される。
【００２６】
このパワー半導体モジュール１００の使用中の接合温度の全範囲において、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２がＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より高いＳｉＣ−ＳＢＤ２を選定する。
【００２７】
この選定はパワー半導体モジュールの組立工程に先立って行う。また、素子の諸特性を実測して選定する。
これによって、Ｓｉ−ＩＧＢＴ１がオフするときに配線の浮遊インダクタンスによって発生するダイナミックアバランシェ電圧ＶａｖｄがＳｉＣ−ＳＢＤ２に印加されても、この電圧ＶａｖｄよりＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２が高いため、ＳｉＣ−ＳＢＤ２は破壊することはない。また、サージ電圧など過電圧がパワー半導体モジュール１００に印加された場合、ＳｉＣ−ＳＢＤの静的アバランシェ電圧Ｖａｖｓ２より低いＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１で抑制されるので、ＳｉＣ−ＳＢＤ２はアバランシェに突入せず、破壊することがない。
【００２８】
尚、Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧ＶａｖｄはＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より低くなる。
図２は、Ｓｉ−ＩＧＢＴ１とＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ１，Ｖａｖｓ２と接合温度の関係を示す模式図である。参考までにＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄも点線で示した。これらのデータは実験で求めた。また、図中の符号のＴｏは最高接合温度である。ここではＴｏを１７５℃としているが、この値は素子設計に依存し２００℃や１２５℃などの場合もある。
【００２９】
ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２の接合温度依存性は、Ｓｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１に比べて緩やかになる。また、静的アバランシェ電圧Ｖａｖｓ１，Ｖａｖｓ２はＳｉ−ＩＧＢＴ１およびＳｉＣ−ＳＢＤ２の双方とも接合温度Ｔｊが高くなると高くなる。
【００３０】
図３は、静的アバランシェ電圧を説明する模式図である。縦軸は電流であり横軸は電圧である。素子に電圧が印加されると漏れ電流が流れる。印加電圧を上昇させ、印加電圧が雪崩を発生させる電界強度に達すると（立ち上がり電圧に達すると）、電子が格子へ衝突して発生する電子の数が雪崩的に増大して急激に漏れ電流は立ち上がりアバランシェ電流となり、立ち上がった電圧が静的アバランシェ電圧となる。
【００３１】
図４は、ダイナミックアバランシェ電圧Ｖａｖｄを説明する模式図である。インダクタンスを通してＳｉ−ＩＧＢＴ１にコレクタ電流Ｉｃを流す。Ｓｉ−ＩＧＢＴ１がターンオフすると、コレクタ電流Ｉｃは下降する。そのコレクタ電流Ｉｃの下降の過程（ターンオフ過程）で、Ｌ×（ｄｉ／ｄｔ）により電圧が発生する。この電圧が高くなると、Ｓｉ−ＩＧＢＴはアバランシェ（降伏）に突入し、アバランシェ電流を流しながら一定の電圧になる。この一定になった電圧をダイナミックアバランシェ電圧Ｖａｖｄもしくはクランプ電圧と称す。このダイナミックアバランシェ電圧Ｖａｖｄは前記の静的アバランシェ電圧Ｖａｖｓ１より低い電圧になる。
【００３２】
図５は、静的アバランシェ電圧Ｖａｖｓが温度が高くなると上昇するメカニズムを説明した模式図である。ここではＳｉ結晶を例として挙げたがＳｉＣ結晶の場合も同様である。
【００３３】
Ｓｉ基板１０の両端に電圧Ｖｏを印加する。Ｓｉ基板１０の温度が上がると結晶格子１１の振動１２が激しくなる。この格子振動が激しくなると、電子１３が格子１１に衝突するまでの距離Ｄ（平均自由行程）が短くなる。そうすると、電子１３は衝突までに十分高いエネルギーを得ることができない。そのため、電子１３が格子１１に衝突しても格子１１に拘束されている電子１３ａを弾き飛ばせなくなり、アバランシェが起きにくくなる。この状態でアバランシェを起こすためには印加する電圧Ｖｏをさらに高くする必要がある。そのため、静的アバランシェ電圧Ｖａｖｓの温度依存性は、温度が高くなると高くなる。また、実験によるとＳｉＣ−ＳＢＤ２の温度依存性の方がＳｉ−ＩＧＢＴ１の温度依存性より小さい。
【００３４】
図２に示す最高接合温度Ｔｏにおいて、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より高い素子を選定することで、使用中の接合温度の全範囲でＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より高くすることができる。
【００３５】
そのため、ＳｉＣ−ＳＢＤ２とＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ２、Ｖａｖｓ１は使用中の接合温度の最高温度Ｔｏの一点で測定し、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より高い素子を選定すれば、使用中の接合温度の全範囲でＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より高くすることができる。Ｓｉ−ＩＧＢＴ１のターンオフ時に発生するダイナミックアバランシェ電圧ＶａｖｄはＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より低いため、Ｓｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より高い静的アバランシェ電圧Ｖａｖｓ２を有するＳｉＣ−ＳＢＤ２は破壊することはない。また、サージ電圧などが印加された場合もＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１で印加される電圧が抑えられるのでＳｉＣ−ＳＢＤ２は破壊することはない。静的アバランシェ電圧Ｖａｖｓ１，Ｖａｖｓ２はカーブトレーサなどの耐圧測定装置を用いて容易に測定することができる。
【００３６】
ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧を高くする方策としては、基板を構成するエピタキシャル層の不純物濃度および厚みを制御するとよい。つまり、エピタキシャル層の厚みを厚くする、または比抵抗を高くする、もしくは両方を適用するとよい。
【００３７】
パワー半導体モジュール１００の使用中の接合温度の全範囲において、Ｓｉ−ＩＧＢＴ１がターンオフしたときに発生するダイナミックアバランシェ電圧ＶａｖｄがＳｉＣ−ＳＢＣ２の静的アバランシェ電圧Ｖａｖｓ２より低いため、ＳｉＣ−ＳＢＤ２は破壊することはない。また、印加される電圧はＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１とダイナミックアバランシェ電圧Ｖａｖｄで抑制され、ＳｉＣ−ＳＢＤ２にはＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２に達しない電圧が印加される。そのためＳｉＣ−ＳＢＤ２は破壊することがない。
【００３８】
尚、前記の説明ではＳｉ−ＩＧＢＴ１とＳｉＣ−ＳＢＤ２の組み合わせの例に挙げたが、Ｓｉ−ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）とＳｉＣ−ＳＢＤ２の組み合わせの場合も本発明を適用できる。
【符号の説明】
【００３９】
１    Ｓｉ−ＩＧＢＴ
１ａ  コレクタ
１ｂ  エミッタ
２    ＳｉＣ−ＳＢＤ
２ａ  アノード
２ｂ  カソード
３    コレクタ端子
４    エミッタ端子
５    ゲート端子
１０    基板
１１    結晶格子
１２    格子振動
１３    電子
１３ａ  弾き飛んだ電子
１００    パワー半導体モジュール
Ｉａｖ  アバランシェ電流
Ｖａｖｓ１、Ｖａｖｓ２  静的アバランシェ電圧
Ｖａｖｄ  ダイナミックアバランシェ電圧
【図１】
0006007578.tif 000002
【図２】
0006007578.tif 000003
【図３】
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【図４】
0006007578.tif 000005
【図５】
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【図６】
0006007578.tif 000007
【図７】
0006007578.tif 000008
【図８】
0006007578.tif 000009
【図９】
0006007578.tif 000010