(57)【特許請求の範囲】
【請求項１】
量子干渉超伝導回路に磁束を印加するシステムであって、
長いジョセフソン接合と、
前記ジョセフソン接合に結合された、且つ前記量子干渉超伝導回路に誘導的に結合された誘導ループと、
単一磁束量子（ＳＦＱ）コントローラと、を備え、
単一磁束量子（ＳＦＱ）コントローラは、
前記ジョセフソン接合の第１の端部に正の単一磁束量子（ＳＦＱ）パルスを印加することであって、前記ジョセフソン接合は、磁束量子を前記誘導ループに印加して第１の値の制御磁束を前記量子干渉超伝導回路に印加しつつ、前記ジョセフソン接合の第２の端部における整合負荷に正のＳＦＱパルスを伝搬する、前記正の単一磁束量子（ＳＦＱ）パルスを印加すること、
前記ジョセフソン接合の前記第１の端部に負の単一磁束量子パルスを印加することであって、前記ジョセフソン接合が、前記第１の端部への前記正の単一磁束量子パルスの前記印加後に、磁束量子を前記誘導ループから除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、前記ジョセフソン接合の前記第２の端部における整合負荷に前記負の単一磁束量子パルスを伝搬する、前記負の単一磁束量子パルスを印加すること、
を実行するように構成されている、システム。
【請求項２】
前記ジョセフソン接合の第１の端部への単一磁束量子パルスの印加は、
前記ジョセフソン接合の前記第１の端部に正の単一磁束量子パルスを印加すること、及び前記ジョセフソン接合の第２の端部に正の単一磁束量子パルスを更に印加することを含み、前記ジョセフソン接合が、前記第１の端部への正の単一磁束量子パルスの前記印加後に、前記ジョセフソン接合の前記第１の端部に正の単一磁束量子パルスを伝搬し、磁束量子を前記誘導ループから除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加する、請求項１に記載のシステム。
【請求項３】
前記誘導ループが、前記ジョセフソン接合の中間点で結合される、請求項１に記載のシステム。
【請求項４】
前記誘導ループがＤＣ磁束バイアスされて、最初は第１の方向である前記誘導ループの双安定永久電流を確立するために磁束量子の半分を確立する、請求項１に記載のシステム。
【請求項５】
正の単一磁束量子パルスを用いた前記誘導ループへの磁束量子の印加は、前記量子干渉超伝導回路に第１の値の制御磁束を印加し、且つ前記第１の方向と反対の前記誘導ループにおける第２の方向に変化する前記誘導ループの前記双安定永久電流の変化に起因する、請求項４に記載のシステム。
【請求項６】
逆に前記第１の方向に変化する前記誘導ループの前記双安定永久電流の変化により、前記誘導ループから磁束量子を除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、前記第１の端部への正の単一磁束量子の印加後に、ジョセフソン接合アレイの前記第２の端部における整合負荷に負の単一磁束量子パルスを伝搬する前記ジョセフソン接合の前記第１の端部に前記負の単一磁束量子パルスを印加するか、又は前記第１の端部への正の単一磁束量子の印加後に、前記第２の端部に伝搬する前記ジョセフソン接合アレイの前記第２の端部に正の単一磁束量子パルスを印加する、請求項５に記載のシステム。
【請求項７】
量子干渉超伝導回路が量子ビットである、請求項１に記載のシステム。
【請求項８】
シフトレジスタと量子ビットとの間に結合された、請求項１に記載のＮシステムを含むＮビットデジタル／アナログ変換器であって、
異なるＮシステムのそれぞれが、前記Ｎビットデジタル／アナログ変換器の関連ビットの重要度にそれぞれ関連する前記量子ビットに対して異なる結合効率を有するＮビットデジタル／アナログ変換器。
【請求項９】
前記ジョセフソン接合が、長いジョセフソン接合制限配置及び単一の広いジョセフソン接合配置におけるジョセフソン接合アレイの１つとして構成される、請求項１に記載のシステム。
【請求項１０】
第１の量子ビット及び第２の量子ビットに結合される磁束調整可能カプラに結合された請求項１に記載のシステムを含む、磁束調整可能カプラを作動させるシステム。
【請求項１１】
量子干渉超伝導回路に磁束を印加するシステムであって、
長いジョセフソン接合制限配置におけるジョセフソン接合アレイとして構成された長いジョセフソン接合と、
前記ジョセフソン接合の中間点で前記ジョセフソン接合に結合され、且つ前記量子干渉超伝導回路に誘導的に結合される誘導ループと、
前記誘導ループに誘導的に結合されてＤＣ磁束バイアスを供給して最初は第１の方向である前記誘導ループの双安定永久電流を確立するために磁束量子の半分を確立するＤＣ源と、
前記ジョセフソン接合の第１の端部に正の単一磁束量子パルスを印加するように構成された単一磁束量子コントローラであって、前記ジョセフソン接合が、磁束量子を前記誘導ループに印加して前記量子干渉超伝導回路に第１の値の制御磁束に印加しつつ、前記ジョセフソン接合の第２の端部における整合負荷に前記正の単一磁束量子パルスを伝搬する、前記単一磁束量子コントローラとを備える、システム。
【請求項１２】
前記単一磁束量子コントローラが、前記ジョセフソン接合の前記第１の端部に負の単一磁束量子パルスを印加するように構成されて、前記ジョセフソン接合が、前記第１の端部への正の単一磁束量子パルスの前記印加後に、前記磁束量子を前記誘導ループから除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、前記ジョセフソン接合の前記第２の端部における前記整合負荷に前記負の単一磁束量子パルスを伝搬する、請求項１１に記載のシステム。
【請求項１３】
前記正の単一磁束量子パルスを用いた、前記誘導ループに磁束量子を印加して前記量子干渉超伝導回路に第１の値の制御磁束を印加することが、前記誘導ループにおける第２の方向に変化する前記誘導ループの前記双安定永久電流の変化に起因する、請求項１１に記載のシステム。
【請求項１４】
前記ジョセフソン接合の前記第１の端部に負の単一磁束量子パルスを印加して、前記ジョセフソン接合が、前記第１の端部への正の単一磁束量子パルスの前記印加後に、前記第１の方向に逆に変化する前記誘導ループの前記双安定永久電流の変化により磁束量子を前記誘導ループから除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、前記ジョセフソン接合の前記第２の端部における前記整合負荷に前記負の単一磁束量子パルスを伝搬する、請求項１３に記載のシステム。
【請求項１５】
量子干渉超伝導回路に磁束を印加する方法であって、
長いジョセフソン接合の中間点で前記ジョセフソン接合に結合され、且つ前記量子干渉
超伝導回路に誘導的に結合される誘導ループを提供すること、
前記誘導ループにＤＣ磁束バイアスを印加して、最初に第１の方向である前記誘導ループの双安定永久電流を確立するために磁束量子の半分を確立すること、
前記ジョセフソン接合の第１の端部に正の単一磁束量子パルスを印加することであって、前記ジョセフソン接合が、磁束量子を前記誘導ループに印加して前記量子干渉超伝導回路に第１の値の制御磁束を印加しつつ、前記ジョセフソン接合の第２の端部における整合負荷に前記正の単一磁束量子パルスを伝搬することを備える、方法。
【請求項１６】
前記ジョセフソン接合の前記第１の端部に負の単一磁束量子パルスを印加して、前記ジョセフソン接合が、前記第１の端部への正の単一磁束量子の印加後に、磁束量子を前記誘導ループから除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、前記ジョセフソン接合の前記第２の端部における前記整合負荷に前記負の単一磁束量子パルスを伝搬することを更に備える、請求項１５に記載の方法。
【請求項１７】
前記正の単一磁束量子パルスを用いた、前記誘導ループに磁束量子を印加して前記量子干渉超伝導回路に第１の値の制御磁束を印加することが、前記第１の方向と反対の第２の方向に変化する前記誘導ループの前記双安定永久電流の変化に起因する、請求項１６に記載の方法。
【請求項１８】
前記ジョセフソン接合の前記第１の端部に負の単一磁束量子パルスを印加して、前記ジョセフソン接合が、前記第１の端部への正の単一磁束量子パルスの前記印加後に、前記第１の方向に逆に変化する前記誘導ループの前記双安定永久電流の変化により磁束量子を前記誘導ループから除去して前記量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、前記ジョセフソン接合の前記第２の端部における前記整合負荷に前記負の単一磁束量子パルスを伝搬する、請求項１７に記載の方法。
【請求項１９】
前記ジョセフソン接合が、長いジョセフソン接合制限配置及び単一の広いジョセフソン接合配置におけるジョセフソン接合アレイの１つとして構成される、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して超伝導回路に関し、特に量子干渉超伝導回路に磁束を印加するシステム及び方法に関する。
【背景技術】
【０００２】
量子コンピュータにおいて、量子アルゴリズムは、各パルスシーケンスが量子ゲートを実現するように、一連のパルスを複数の量子ビット及び結合素子に印加することによって実行される。複数の超伝導実装形態（位相、磁束及びトランスモン量子ビットに基づいたアーキテクチャなど）において、これらの制御パルスは、量子ビットに印加される磁束の形をとる。これらの制御パルスは、室温の電子機器によって典型的に生成され、同軸線を介して低温パッケージに導入される。しかしながら、同軸線による解決法は、有用な量子プロセッサにおいて要求される程度までスケーラブルではない。所望の集積レベルを達成するために、制御回路を、量子ビット低温パッケージに且つ好ましくは量子ビットと同じチップ上に集積することが必要である。超伝導単一磁束量子（ＳＦＱ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ  ｓｉｎｇｌｅ−ｆｌｕｘ−ｑｕａｎｔｕｍ）デジタル技術は、集積制御回路を実現するための自然な選択である。
【０００３】
しかしながら、ＳＦＱデジタル制御を量子干渉超伝導回路にインターフェースすることには、幾つかの困難が存在する。第１に、ＳＦＱ論理において典型的に用いられる分路抵抗器は、散逸環境を量子ビットに提供する可能性がある。第２に、ＳＦＱパルスは、一般に、数ピコ秒の程度の非常に高速な立ち上がり時間を有し、それらを数ＧＨｚの動作周波数を有する量子ビットに直接印加することは、望ましくない遷移を量子ビットに誘導することによって、忠実度の著しい損失を引き起こす。例として、１０ＧＨｚで動作する量子ビットのために、ＳＦＱパルスの立ち上がり時間は、制御部を断熱的に保つためにナノ秒程度に増加されなければならない。従って、ＳＦＱパルスを用いた量子ビットの断熱制御は、制御パルスを生成する接合部を極度に減衰させるか又はＳＦＱパルスの厳しい低域フィルタリングを必要とする。フィルタ設計の当業者は、いずれの低域フィルタも、少なくとも単独で終端されなければならず、従ってＳＦＱパルスのフィルタリングが、同様に著しい減衰を伴うことを理解されよう。散逸源への量子ビットのいずれの結合も、そのコヒーレンスを著しく低下させるので、量子ビットと制御回路との間の結合は、非常に小さくしなければならず、従って、ＳＦＱ源から干渉量子ビット回路に制御磁束を効率的に印加することは、依然として課題である。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の実施形態によれば、量子干渉超伝導回路に磁束を印加するシステムが提供される。システムは、長いジョセフソン接合（ＬＪＪ：ｌｏｎｇ  Ｊｏｓｅｐｈｓｏｎ  ｊｕｎｃｔｉｏｎ）と、ＬＪＪに接続され、且つ量子干渉超伝導回路に誘導的に結合された誘導ループと、ＬＪＪの第１の端部にＳＦＱパルスを印加するように構成された単一磁束量子（ＳＦＱ）コントローラであって、ＬＪＪが、磁束量子を誘導ループに印加して量子干渉超伝導回路に第１の値の制御磁束を印加しつつ、ＬＪＪの第２の端部にＳＦＱパルスを伝搬する、単一磁束量子（ＳＦＱ）コントローラと、を備える。
【０００５】
更に別の実施形態によれば、量子干渉超伝導回路に磁束を印加するシステムが提供される。システムは、ＬＪＪと、ＬＪＪの中間点でＬＪＪに接続され、且つ量子干渉超伝導回路に誘導的に結合された誘導ループと、誘導結合ループに誘導的に結合されて誘導ループの双安定永久電流を確立するために磁束量子磁束バイアスの半分をループに供給するＤＣ源であって、双安定永久電流が、最初に、量子干渉超伝導回路に印加される第１の値の制御磁束に起因する第１の循環方向にある、ＤＣ源とを備える。システムは、正のＳＦＱパルスをＬＪＪの第１の端部に印加するように構成されたＳＦＱコントローラであって、ＬＪＪが、第１の循環方向から、量子干渉超伝導回路に印加される第２の値の制御磁束に起因する第２の循環方向に切り替わる誘導ループの双安定永久電流のための磁束量子を誘導ループに印加しつつ、ＬＪＪの第２の端部における整合負荷に正のＳＦＱパルスを伝搬する、ＳＦＱコントローラを更に含む。
【０００６】
別の実施形態によれば、量子干渉超伝導回路に磁束を印加する方法が提供される。方法は、ＬＪＪの中間点でＬＪＪに接続され、且つ量子干渉超伝導回路に誘導的に結合される誘導ループを提供することを含む。方法は、ＤＣ磁束バイアスを誘導ループに印加して誘導ループにおける双安定永久電流を確立するために磁束量子磁束バイアスの半分を確立することであって、双安定永久電流が、最初に、量子干渉超伝導回路に印加される第１の値の制御磁束に起因する第１の方向にあること、ＬＪＪアレイの第１の端部に正の単一ＳＦＱパルスを印加することであって、ＬＪＪアレイが、磁束量子を誘導ループに印加して量子干渉超伝導回路に第２の値の制御磁束を印加しつつ、正の単一ＳＦＱパルスをＬＪＪアレイの第２の端部における整合負荷に伝搬すること、を更に含む。方法は、ＬＪＪアレイの第１の端部に負のＳＦＱパルスを印加して、ＬＪＪアレイが、誘導ループによって囲まれた磁束に対して初期値へのリセットを実行して制御磁束を量子干渉回路に印加して初期値にリセットしつつ、負のＳＦＱパルスをＬＪＪアレイの第２の端部における整合負荷に伝搬することを更に含むことができる。
【図面の簡単な説明】
【０００７】
【図１】量子干渉超伝導回路に磁束を印加するシステムにおける実施形態の機能ブロック図を示す。
【図２】長いジョセフソン接合制限配置におけるジョセフソン伝送線（ＪＴＬ：Ｊｏｓｅｐｈｓｏｎ  ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ）の一部における例示的な概略図を示す。
【図３】量子干渉超伝導回路に磁束を印加するシステムの実施形態の一部における回路図を示す。
【図４】シミュレートされ最適化された量子干渉超伝導回路に磁束を印加する例示的なシステムを示す。
【図５】図４に示されている回路のＳＰＩＣＥシミュレーションの結果を示す。
【図６】ＮビットＤＡＣにおける本発明の適用の例示的な実施形態を示す。
【図７】磁束調整可能カプラを作動させる本発明の例示的な適用を示す。
【図８】量子干渉超伝導回路に磁束を印加する方法の流れ図を示す。
【発明を実施するための形態】
【０００８】
図１は、量子干渉超伝導回路（quantum-coherent superconducting circuit）１８に磁束を印加するシステム１０の実施形態の機能ブロック図を示す。システム１０は、比較的大きな結合効率、緩やかなパルス立ち上がり時間を備え、量子回路のコヒーレンスを低下させることなしに、ＳＦＱコントローラ１２への量子干渉超伝導回路１８の結合を可能にするように構成される。図１の例において、量子干渉超伝導回路１８は、量子ビットである。しかしながら、システム１０は、量子回路のコヒーレンスを低下させることなしに、様々な他の量子干渉超伝導回路に磁束を印加することができる。
【０００９】
システム１０は、長いジョセフソン接合（Long Josephson junction : ＬＪＪ）１４を利用する。ＬＪＪは、入力インダクタンスと出力インダクタンスとの間で結合され、且つ接合技術を特徴とする接合と並列に分布容量を有する単一の広いジョセフソン接合（例えば、幅２μｍ×長さ２００〜５００μｍ）配置とすることができる。代替として、ＬＪＪは、長いジョセフソン接合制限配置（long-Josephson-junction limit arrangement）におけるジョセフソン接合アレイとして構成することができ、ジョセフソン接合アレイは、非分路ジョセフソン接合（即ち、ジョセフソン接合と並列の分路抵抗器がない）の並列アレイである。長い接合制限配置におけるジョセフソン接合アレイは、長さで約６００μｍ〜約１０００μｍに及び得るＬＪＪ配置に対する直列インダクタ（例えば、長さ約３０μｍ）を備えたジョセフソン接合（例えば、約３μｍ×約３μｍ）を含むことができる。非分路ジョセフソン接合の並列アレイは、小さなインダクタを介して密結合され（tightly coupled）、長いジョセフソン接合制限（ＬＪＪ配置１４）において受動ジョセフソン伝送線（Josephson transmission line : ＪＴＬ）を形成する。ＬＪＪ１４は、ＳＦＱコントローラ１２を量子ビット１８に結合するように協力するために、誘導ループ１６と並列に結合される。ＬＪＪ１４は、ＤＣから量子ビット周波数の数倍までの広帯域にわたって、ＳＦＱコントローラ１２における散逸源（dissipation source）及び整合負荷２６（matched load）からの、量子ビット１８の必要な電気的絶縁を提供する。
【００１０】
かかるＬＪＪ配置４０の例が、図２に示されているジョセフソン接合伝送線（ＪＴＬ）回路図に示されている。ＬＪＪ配置４０は、長いＪＴＬ又はＬＪＪ配置を形成するコンデンサ（Ｃ）と並列に接続された非分路ジョセフソン接合（インダクタンスＬＪを有する）の並列アレイを含む。アレイにおける繰り返しセルは、直列インダクタＬによって相互接続される。ＬＪＪ配置４０は、ＬＪＪを記述するサイン−ゴルドン方程式（sine-Gordon equation）のフラクソン−ソリトン解（fluxons-soliton solutions）としてＳＦＱパルスの伝搬を可能にする。ＬＪＪは、量子ビットの周波数範囲より数倍高く設定できる遮断周波数を備えた微小振動モードのマルチセクション高域フィルタとして動作し、ＳＦＱコントローラ１２に関連する散逸素子（dissipative element）から量子ビットを効果的に分離する。
【００１１】
「長い接合限界（Long junction limit）」は、ＪＴＬにおいて、ジョセフソン接合のインダクタンス（
【００１２】
【数１】
0006029758.tif 000002
であり、ここでＩ＿０が、接合臨界電流である）が直列インダクタンスＬより大きい場合を指す。図１に示されているような「ＬＪＪ」は、並列に接続された長い接合限界アレイ配置におけるＪＴＬの幾つかの段（stage）（例えば、図２は、３つの段を示す）から構成される。ＬＪＪにおけるＳＦＱは、幾つかの段にわたって広げられ（spread）、典型的にはこの数は、Ｌ＿Ｊ／Ｌの平方根であり、ＬＪＪは、ＪＴＬの少なくともその複数の段を有しなければならない。図４で説明されている回路において、平方根（Ｌ＿Ｊ／Ｌ）が約４であるのに対して、ＬＪＪの長さは、合計２６のＪＴＬステージである。
【００１３】
再び図１を参照すると、量子ビット１８へのインターフェースは、ＬＪＪ１４の第１のＬＪＪ部２０及びＬＪＪ１４の第２のＬＪＪ部２２の中間点２４において、ＬＪＪ１４と並列のインダクタンスＬｂを有する誘導ループ１６を接続することによって確立される。磁束量子の半分のＤＣ磁束バイアス（図３に示されている）が、量子ビットのインダクタＬ２と相互に結合されたインダクタＬ１を有する誘導ループ１６に外部的に印加される。ＤＣ磁束バイアスは、誘導ループ１６によって囲まれる全磁束がゼロであるように、最初は、外部的に印加される磁束を遮る循環電流２８である、誘導ループ１６における双安定永久電流（bi-stable persistent current）を確立する。循環電流２８は、例えば第１の共振周波数において量子ビットを設定するために、第１の値の制御磁束を量子ビットに供給する相互インダクタンスＭにより量子ビットに磁束を誘導する。
【００１４】
ＬＪＪ１４に沿って移動する正のフラクソン（fluxon）３２は、誘導ループ１６を通過し、且つ誘導ループ１６によって囲まれた全磁束を磁束量子全体によって変化させて、誘導ループ１６における永久電流（persistent current）３０の循環方向（direction of circulation）を逆転し、且つ相互インダクタンスＭを介して量子ビット１８に結合された磁束における変化をもたらす。これにより、第２の値の制御磁束を量子ビットに供給して、例えば第２の共振周波数において量子ビットを設定する。正のフラクソン３２は、いずれの可能な反射も軽減するために、整合負荷インピーダンス２６において終端する。代替として、負のフラクソンが、ＬＪＪ１４の第２の端部から第１の端部に送信され得、且つＬＪＪ１４の第１の端部から第２の端部まで移動する正のフラクソン３２と同じ効果を有することができる。
【００１５】
図３は、量子干渉超伝導回路に磁束を印加するシステム５０の実施形態の一部における回路図を示す。図３は、量子ビット５６とＬＪＪ５４の一部との間の誘導ループ（inductive loop）５２を詳細に示す。量子ビットは、ＬＪＪアレイの中間点５５で並列に接続された、インダクタンスＬｂ（Ｌｂ＞＞ＬＪＪ５４のＬ）を有する誘導ループ５２に、相互インダクタンスＭを介して結合される。インダクタンスＬｂを有する誘導ループ５２、並びにＬＪＪ５４からのジョセフソン接合Ｊ１及びＪ２の並列組み合わせが、ＲＦ−ＳＱＵＩＤとして周知の装置を形成し、その装置は、磁束バイアス線５８からの、インダクタＬ３及びＬ４を介した磁束量子の半分のＤＣ磁束バイアスΦ０／２によって通られる（threaded）。このようにバイアスされると、ＲＦ−ＳＱＵＩＤは、双安定（bi-stable）であり、ループにおける合計磁束は、ゼロ（ループにおける永久電流が、外部的に印加される磁束バイアスを遮る）又は単一磁束量子（ループにおける永久電流が、外部的に印加される磁束バイアスを追加する）のいずれかである。ＲＦ−ＳＱＵＩＤは、接合Ｊ１及びＪ２の位相を２πだけ進めることによって、一方の状態（ゼロ磁束）から他方の状態（一磁束量子）へ切り替えることができ、これは、両接合Ｊ１及びＪ２を通る図３におけるＬＪＪ５４を通して左から右に単一フラクソンを移動させることによって達成される。
【００１６】
誘導ループ５２によって囲まれた合計磁束は、ＬＪＪ５４を通して右から左へ単一フラクソンを移動させることによって、又は代替としてＬＪＪアレイ５４を通して左から右へ反フラクソン（anti-fluxon）を移動させることによって、ゼロにリセットすることができる。図３に示されている例において、双安定永久電流は、最初は右回りの電流６２であり、ＬＪＪアレイ５４を通って左から右に移動する反フラクソン６０は、右回りの方向における永久電流を左回りの電流６４へと反転させる。結合ループ５２における双安定永久電流Ｉｐは、今度は、量子ビット５６内で、大きさ±ＭＩｐを備えた磁束を誘導する。従って、量子ビットに印加される磁束スイングは、Φｑ＝２ＭＩｐであり、ＬＪＪアレイ５４上を伝搬するフラクソンの速度によって決定され、且つサイン−ゴルドンソリトンの一般的なパルス波形を有する立ち上がり時間を備える。
【００１７】
理想的には、フラクソンの伝搬速度は、任意に小さくすることができ、量子ビットにおける磁束パルスの立ち上がり時間を任意に長くし得ることを示唆する。しかしながら、遅いフラクソンは、ＬＪＪアレイ５４における不均質性による散乱及びトラッピング（trapping）を受けやすく、その散乱及びトラッピングは、利用可能なフラクソン速度の可能な範囲に実際的な限界を課する。１ｎｓ程度の立ち上がり時間は、現在の技術を用いれば実際的なものと見なすことができるものの範囲内にある。
【００１８】
図４は、シミュレートされ最適化された、量子干渉超伝導回路に磁束を印加する例示的なシステム７０を示す。コンポーネントの数値は、特定の製造プロセス用に与えられており、コンポーネントの数値が、用途及びプロセス要件に基づいて、任意の所与の実装形態において異なり得ることが分かる。量子ビット７２が、２６個の接合アレイ７０の中心点で結合され、アレイ７０の各セルは、１０μＡの臨界電流（第１及び最後のセルは、境界効果を補償するために、より高い臨界電流を有しても良い）を備えた２つのジョセフソン接合を有する、且つ各接合が０．５のピコファラドコンデンサによって分路された正方形として図において描かれている。接合のそれぞれに接続されたコンデンサには、２つの目的があり、１）フラクソンの伝搬速度を低減すること、及び２）フラクソンの有効質量を増加させてフラクソンが熱雑音の影響をそれほど受けないようにすることである。セルのそれぞれは、図２に示されているように、１つの接合を次の接合に接続する２つのインダクタＬ＝１．８３ｐＨを更に含む。
【００１９】
ＬＪＪの均質性を向上させ、且つ量子ビットに接続されるセルからのフラクソンの散乱を回避するために、アレイ７０における１つ置きのセル７８（図４における実線の正方形）は、セル７８に並列に設けられ、且つΦ０／２の外部磁束を囲む（enclosing）インダクタＬｂ＝３５０ｐＨを有する（しかし量子ビットには接続されない）。アレイ７０における他のセル８０（破線の正方形）は、磁束バイアスされず、且つ追加のインダクタを自らに接続しない。アレイ７０は、整合負荷終端７６、及びＳＦＱパルス発生器７２とアレイ７０との間のソース終端７４で追加的に終端される。本発明者らは、ソース終端７４が、代わりに、ＳＦＱ発生器７２の一部として含まれても良いことに注目する。負荷終端が、代わりに、ＬＪＪの状態を監視可能か又は更なるデジタル処理により生じるフラクソンを使用可能な追加の回路、例えば受信機の一部とし得ることが更に理解されるべきである。ソース終端及び負荷終端の値は、おおよそＲ＝Ｌｖを介してフラクソン速度によって決定され、ここでｖは速度であり、Ｌは、単位長さ当たりのアレイにおける直列インダクタンスである。ＬＪＪは、０．５ｎｓの幅及び正又は負いずれかの極性を備えた極度に減衰されたＳＦＱパルスをＳＦＱコントローラ７２から供給される。
【００２０】
図５は、図４に示されている回路のＳＰＩＣＥシミュレーションの結果を示す。パネル（ａ）は、ソリトン波形がアレイを通って移動するときのソリトン波形を示す。パネル（ｂ）は、０．５ｎｓの立ち上がり時間を備えた良く制御された磁束信号を量子ビットに印加する際における装置の動作を説明する。別のシミュレーションにおいて、量子ビットの線質係数に対するソース及び負荷終端抵抗器の影響が調査された。結合ループに対する量子ビットの所与の相互インダクタンスＭに対して、量子ビットから見た実効アドミタンスの実数部が計算され、これから、量子ビット緩和時間Ｔ１及び位相緩和時間Ｔφが計算される。シミュレーションは、Ｍ＝４５ｐＨ（１０％に近い結合効率）で、緩和時間及び位相緩和時間が、それぞれ１０μｓ及び５００μｓを超過することを示し、終端抵抗器からの効率的な広帯域分離を実証する。
【００２１】
ＬＪＪにおける接合の数を増加させることによって、より多くの分離を得ることが可能である。しかしながら、量子ビットからＬＪＪへの寄生容量結合は、実際上は分離を制限する可能性がある。図４の例において、量子ビット結合セルの両側における１３の接合は、接合数を増加させることに基づく収穫逓減（diminishing returns）で十分な分離を提供する。更に図４に示されている構成は、製造プロセス臨界電流密度における全体的変動に対して堅牢であると判断され、且つ装置全体にわたる接合臨界電流の不均質性に対して±２０％の動作マージンを有する。
【００２２】
図６は、量子ビット１２６を制御するＮビットＤＡＣ１００における本発明の適用の例示的な実施形態を示す。ＤＡＣ１００の各ビットは、ＬＪＪ１２４を介して量子ビット１２６に結合され、各ＬＪＪ１２４の結合効率は、最上位ビットにおけるｋの最大値から、最下位ビット用のｋ／２ｎの値に変化し、ここでｎは、ビット数である。ＤＡＣシフトレジスタ１２０には、「データイン」ポートを介して低速で連続的に供給することができ、データは、高速で並列に量子ビットに印加することができ、ＤＡＣコードの各更新は、「更新」ポートにおいてＳＦＱパルスによってトリガされる。更新パルスは、例えば、プログラムカウンタのタイムアウト条件に応じて生成されても良く、又は量子プロセッサにおける異なる量子ビットの測定結果に基づいて条件付きで発せられる中断に応じて生成されても良い。ＤＡＣシフトレジスタ１２０は、破壊読み出しタイプ若しくは非破壊読み出しタイプであっても良く、又はアドレス指定可能プログラムメモリレジスタとして実現することができる。ＬＪＪが、図６に示されているように、直接に、又は直接相互結合及び１つ若しくは複数の磁束トランスを通した結合の任意の組み合わせを介して、各ＤＡＣビットを量子ビット１２６に接続されても良いことが理解されるべきである。
【００２３】
図７は、磁束調整可能カプラ１４６を作動させる本発明の例示的な適用を示す。量子ビットＱＡ及びＱＢが両方ともＲＦ−ＳＱＵＩＤに結合され、その結果、２つの量子ビット間の有効相互インダクタンスは、ＲＦ−ＳＱＵＩＤに印加される磁束の関数である。データは、ＳＦＱドライバ１４２によって、ＬＪＪ１４４を通して磁束調整可能カプラ１４６に供給される。この適用において、散逸からの回路の分離は、直接量子ビット制御におけるのと同じように重要であるが、しかし制御パルスの立ち上がり時間に対する要件は、それほど厳格でなくても良い。
【００２４】
前述の構造及び上記の機能的特徴を考慮すれば、例示的な方法論が、図８に関連して一層良く理解されよう。説明の簡略化のために、図８の方法論は、連続的に実行されるように図示され説明されているが、本発明が、示されている順序によって限定されないことが理解され認識されるべきである。何故なら、他の例において、幾つかの動作が、本明細書で示され説明されている順序と異なる順序で、且つ／又は同時に行われ得るからである。
【００２５】
図８は、量子干渉超伝導回路に磁束を印加する方法の流れ図を示す。方法は、２０２で始まり、２０２において、長いジョセフソン接合（ＬＪＪ）又は長いジョセフソン接合制限配置におけるジョセフソン接合アレイに中間点で結合され、且つ量子干渉超伝導回路に誘導的に結合される誘導ループが提供される。次に、方法は、２０４に進み、２０４において、ＤＣ磁束バイアスが誘導ループに印加されて、最初に第１の方向（例えば、左回りの方向）である誘導ループの双安定永久電流を確立するために磁束量子の半分を確立する。これにより、制御磁束の第１の値が、量子干渉回路に印加される。２０６において、正の単一磁束量子（ＳＦＱ）パルスが、ＬＪＪの第２の端部における整合負荷に正のＳＦＱパルスを伝搬するＬＪＪの第１の端部に印加されるとともに、磁束量子が誘導ループに印加されて第２の値の制御磁束が量子干渉超伝導回路に印加される。量子干渉超伝導回路に印加される第２の値の制御磁束は、正のＳＦＱの通過によって誘導された誘導ループの双安定永久電流における循環方向の反転（例えば、右回りの方向への）による。次に、方法は、２０８に進む。
【００２６】
２０８において、リセットされたＳＦＱパルスがＬＪＪに供給されて、第１の方向（例えば、左回りの方向）に逆に変化する誘導ループの双安定永久電流に起因する磁束量子を誘導ループから除去して制御磁束の第１の値へのリセットが量子干渉超伝導回路に適用される。リセットされたＳＦＱパルスは、ＬＪＪアレイの第２の端部における整合負荷に負のＳＦＱパルスを伝搬するＬＪＪアレイの第１の端部への負のＳＦＱパルスの印加、又はＬＪＪアレイの第１の端部に伝搬するＬＪＪアレイの第２の端部への正のＳＦＱパルスの印加とすることができる。
【００２７】
上記で説明されたものは、本発明の例である。もちろん、本発明を説明するためのコンポーネント又は方法の全ての考えられる組み合わせを説明することは不可能であるが、しかし当業者は、本発明の多数の更なる組み合わせ及び置き換えが可能であることを理解されよう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に入る全てのかかる変更形態、修正形態及び変形形態を包含するように意図されている。
【図２】
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【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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