(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第２のトランジスタは、バックゲートを有し、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第１のトランジスタは、前記シリコン半導体層に形成される、第１のチャネル形成領域と、ｎ型又はｐ型の導電性を付与する不純物を有する第１の領域と、前記導電性を付与する不純物を有する第２の領域とを有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第２のトランジスタは、前記酸化物半導体層に形成される、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、平坦な表面を有する絶縁層上にあり、
前記容量素子の第１の電極は、前記第１のトランジスタの第１の領域又は第２の領域と共通した材料を有し、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと共通した材料を有することを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第２のトランジスタは、バックゲートを有し、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第１のトランジスタは、前記シリコン半導体層に形成される、第１のチャネル形成領域と、ｎ型又はｐ型の導電性を付与する不純物を有する第１の領域と、前記導電性を付与する不純物を有する第２の領域とを有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第２のトランジスタは、前記酸化物半導体層に形成される、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、前記第１のチャネル形成領域の上方にあり、
前記第２のチャネル形成領域は、平坦な表面を有する絶縁層上にあり、
前記容量素子の第１の電極は、前記第１のトランジスタの第１の領域又は第２の領域と共通した材料を有し、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと共通した材料を有することを特徴とする半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第２のトランジスタは、バックゲートを有し、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記容量素子の第２の電極は、第５の配線と電気的に接続され、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第１のトランジスタは、前記シリコン半導体層に形成される、第１のチャネル形成領域と、ｎ型又はｐ型の導電性を付与する不純物を有する第１の領域と、前記導電性を付与する不純物を有する第２の領域とを有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第２のトランジスタは、前記酸化物半導体層に形成される、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、平坦な表面を有する絶縁層上にあり、
前記容量素子の第１の電極は、前記第１のトランジスタの第１の領域又は第２の領域と共通した材料を有し、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと共通した材料を有することを特徴とする半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第２のトランジスタは、バックゲートを有し、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記容量素子の第２の電極は、第５の配線と電気的に接続され、
前記第１のトランジスタは、シリコン半導体層を有し、
前記第１のトランジスタは、前記シリコン半導体層に形成される、第１のチャネル形成領域と、ｎ型又はｐ型の導電性を付与する不純物を有する第１の領域と、前記導電性を付与する不純物を有する第２の領域とを有し、
前記第２のトランジスタは、酸化物半導体層を有し、
前記第２のトランジスタは、前記酸化物半導体層に形成される、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、前記第１のチャネル形成領域の上方にあり、
前記第２のチャネル形成領域は、平坦な表面を有する絶縁層上にあり、
前記容量素子の第１の電極は、前記第１のトランジスタの第１の領域又は第２の領域と共通した材料を有し、
前記容量素子の第２の電極は、前記第１のトランジスタのゲートと共通した材料を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１のトランジスタのゲートは、前記絶縁層の上面と同じ高さの上面を有することを特徴とする半導体装置。
【請求項６】
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第２のトランジスタは、バックゲートを有し、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記容量素子の第２の電極は、第５の配線と電気的に接続され、
前記第１のトランジスタは、第１の酸化物半導体層を有し、
前記第１のトランジスタは、前記第１の酸化物半導体層に形成される、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２の酸化物半導体層を有し、
前記第２のトランジスタは、前記第２の酸化物半導体層に形成される、第２のチャネル形成領域を有し、
前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、結晶性を有し、
前記第２のチャネル形成領域は、平坦な表面を有する絶縁層上にあり、
前記第１のトランジスタのゲートは、前記絶縁層の上面と同じ高さの上面を有することを特徴とする半導体装置。
【請求項７】
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第２のトランジスタは、バックゲートを有し、
前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記容量素子の第２の電極は、第５の配線と電気的に接続され、
前記第１のトランジスタは、第１の酸化物半導体層を有し、
前記第１のトランジスタは、前記第１の酸化物半導体層に形成される、第１のチャネル形成領域を有し、
前記第２のトランジスタは、第２の酸化物半導体層を有し、
前記第２のトランジスタは、前記第２の酸化物半導体層に形成される、第２のチャネル形成領域を有し、
前記第１の酸化物半導体層及び前記第２の酸化物半導体層は、結晶性を有し、
前記第２のチャネル形成領域は、前記第１のチャネル形成領域の上方にあり、
前記第２のチャネル形成領域は、平坦な表面を有する絶縁層上にあり、
前記第１のトランジスタのゲートは、前記絶縁層の上面と同じ高さの上面を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。特に、記憶素子及び反転素子を有する半導体
装置に関する。
【背景技術】
【０００２】
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている
。半導体特性を示す金属酸化物は、トランジスタに適用することができる（特許文献１及
び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一態様は、複数のトランジスタが高集積化された素子の少なくとも一のトラン
ジスタの閾値電圧を制御することを課題とする。更には、本発明の一態様は、作製工程を
複雑化することなくトランジスタの閾値電圧を制御することができる構成を提供すること
を課題とする。
【課題を解決するための手段】
【０００５】
本発明の一態様は、複数のトランジスタが上下に積層されて設けられた素子であって、
少なくとも上部のトランジスタは、半導体特性を示す金属酸化物により設けられており、
下部のトランジスタが有するゲート電極層と同一の層の一部を上部のトランジスタのチャ
ネル形成領域と重畳するように配して、該ゲート電極層を上部のトランジスタのバックゲ
ートとして機能させる。
【０００６】
ここで、下部のトランジスタは、絶縁層で覆われた状態で平坦化処理が施され、下部の
トランジスタのゲート電極は露出され、上部のトランジスタのソース電極またはドレイン
電極となる層に接続されている。
【０００７】
なお、バックゲートとして機能させる部分は半導体層の上に重畳させずに設けるため、
その上に絶縁層が残存し、下部のトランジスタが有するゲート電極層と同一の層の一部と
上部のトランジスタの半導体層は絶縁層を介して重畳する。
【発明の効果】
【０００８】
複数のトランジスタが高集積化された素子の少なくとも一のトランジスタの閾値電圧を
制御することができる。更には、このようなトランジスタの閾値電圧の制御を、作製工程
を複雑化することなく実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１の記憶素子を説明する図。
【図２】実施の形態１の記憶素子を適用した記憶装置を説明する図。
【図３】図２の記憶装置の動作を説明するタイミングチャート。
【図４】実施の形態１の記憶装置の読み出し回路を説明する図。
【図５】実施の形態１の記憶素子の作製方法を説明する図。
【図６】実施の形態１の記憶素子の作製方法を説明する図。
【図７】実施の形態１の記憶素子の作製方法を説明する図。
【図８】実施の形態２の記憶素子を説明する図。
【図９】実施の形態３の反転素子を説明する図。
【図１０】実施の形態４の反転素子を説明する図。
【図１１】実施の形態５の記憶素子を説明する図。
【図１２】実施の形態６の記憶素子を説明する図。
【図１３】実施の形態７の記憶素子を説明する図。
【図１４】実施の形態８の記憶素子を説明する図。
【図１５】実施の形態９の電子機器を説明する図。
【発明を実施するための形態】
【００１０】
本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。
【００１１】
（実施の形態１）
本実施の形態は、本発明の一態様である半導体装置について説明する。本実施の形態で
は、半導体装置として、具体的には記憶装置を挙げる。
【００１２】
図１（Ａ）は、本実施の形態の記憶装置に含まれる記憶素子の回路図の一例を示す。
【００１３】
図１（Ａ）に示す記憶素子は、トランジスタ１００、トランジスタ１０２及び容量素子
１０４を有する。図１（Ａ）において、トランジスタ１００のソース電極及びドレイン電
極の一方は第１の配線１１１に電気的に接続され、トランジスタ１００のソース電極及び
ドレイン電極の他方は第２の配線１１２に電気的に接続されている。トランジスタ１０２
のソース電極及びドレイン電極の一方は、第３の配線１１３に電気的に接続され、トラン
ジスタ１０２のゲート電極は、第４の配線１１４に電気的に接続されている。そして、ト
ランジスタ１００のゲート電極と、トランジスタ１０２のソース電極及びドレイン電極の
他方は、容量素子１０４の電極の一方に電気的に接続されている。容量素子１０４の電極
の他方は第５の配線１１５に電気的に接続されている。トランジスタ１０２には、更なる
ゲート電極としてバックゲートＢＧが設けられている。
【００１４】
ここで、トランジスタ１０２としては、チャネル形成領域に酸化物半導体を用いたトラ
ンジスタが適用される。酸化物半導体を用いたトランジスタは、高純度化し、水素及び水
を除去することなどで、オフ電流を極めて小さくすることができる。このため、トランジ
スタ１０２をオフすることで、トランジスタ１００のゲート電極に与えられた電荷を極め
て長時間にわたって保持することが可能である。そして、容量素子１０４を有することに
より、トランジスタ１００のゲート電極に与えられた電荷の保持が容易になり、保持され
たデータの読み出しも容易になる。
【００１５】
図１（Ａ）に示す記憶素子におけるデータの書き込み、データの保持、及びデータの読
み出し動作について以下に説明する。
【００１６】
まず、第４の配線１１４によりトランジスタ１０２をオンさせることで、第３の配線１
１３から供給された電荷が、トランジスタ１００のゲート電極及び容量素子１０４の一方
の電極に与えられる。すなわち、トランジスタ１０２のソース電極及びドレイン電極の他
方と、容量素子１０４の電極の一方と、トランジスタ１００のゲート電極と、を電気的に
接続したＦＧ部分（図１（Ａ）のＦＧ部分）に電荷が与えられる（書き込み）。ここでは
、異なる二つの電位レベルを与える電荷のいずれかが与えられるものとする。ここで、電
位レベルが低い方の電荷を「低レベル電荷」若しくは「Ｌｏｗレベル電荷」とし、電位レ
ベルが高い方の電荷を「高レベル電荷」若しくは「Ｈｉｇｈレベル電荷」とする。
【００１７】
その後、第４の配線１１４によりトランジスタ１０２をオフさせることで、図１（Ａ）
のＦＧ部分の電荷が保持される（保持）。トランジスタ１０２のオフ電流は極めて小さく
することができるため、ＦＧ部分の電荷は長時間にわたって保持される。
【００１８】
次に、データの読み出しについて説明する。第１の配線１１１に所定の電位（定電位）
を与えた状態で第５の配線１１５に適切な電位（読み出し電位）を与えると、ＦＧ部分に
保持された電荷量（トランジスタ１００のゲート電極の電位）に応じて、第２の配線１１
２の電位は異なるものとなる。一般に、トランジスタ１００をｎ型とすると、トランジス
タ１００のゲート電極に高レベル電荷が与えられている場合の「みかけのしきい値電圧」
Ｖｔｈ＿Ｈは、トランジスタ１００のゲート電極に低レベル電荷が与えられている場合の
「みかけのしきい値電圧」Ｖｔｈ＿Ｌより低くなるためである。ここで、トランジスタ１
００の「みかけのしきい値電圧」とは、第１の配線１１１を定電位としたときにトランジ
スタ１００をオンさせるために必要な第５の配線１１５の電位をいう。従って、第５の配
線１１５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジ
スタ１００のゲート電極に与えられた電荷が、高レベル電荷であるかまたは低レベル電荷
であるかを判別することができる。例えば、高レベル電荷が保持されている場合には、第
５の配線１１５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１００はオンする
。低レベル電荷が保持されている場合には、第５の配線１１５の電位がＶ０（＜Ｖｔｈ＿
Ｌ）となっても、トランジスタ１００はオフしたままである。このため、第２の配線１１
２の電位を参照することで、保持されているデータを判別し、読み出すことができる。
【００１９】
なお、記憶素子をアレイ状に配置して用いる場合には、所望の記憶素子のデータのみを
読み出す。このように所望の記憶素子のデータのみを読み出し、それ以外の記憶素子のデ
ータを読み出さないようにするには、各記憶素子間でトランジスタ１００がそれぞれ並列
に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１００がオフす
る電位（Ｖｔｈ＿Ｈより小さい電位）を読み出し対象ではない記憶素子の第５の配線１１
５に与えればよい。また、各記憶素子間でトランジスタ１００がそれぞれ直列に接続され
ている場合には、ゲート電極の状態にかかわらずトランジスタ１００がオンする電位（Ｖ
ｔｈ＿Ｌより大きい電位）を読み出し対象ではない記憶素子の第５の配線１１５に与えれ
ばよい。
【００２０】
次に、データの書き換えについて説明する。データの書き換えは、上述したデータの書
き込み及び保持と同様に行われる。つまり、第４の配線１１４の電位により、トランジス
タ１０２をオンさせる。これにより、第３の配線１１３の電位（新たなデータの電位）が
、ＦＧ部分に与えられる。その後、第４の配線１１４の電位により、トランジスタ１０２
をオフさせることで、ＦＧ部分には、新たなデータの電位レベルを与える電荷が与えられ
た状態となる。
【００２１】
このように、図１（Ａ）に示す記憶素子は、データの再度の書き込みによって、直接的
にデータを書き換えることが可能である。このためフラッシュメモリなどにおいてフロー
ティングゲートからの電荷の引き抜きに際して必要であった高電圧が不要であり、フロー
ティングゲートへの電荷の注入及びフローティングゲートからの電荷の除去による動作速
度の低下を抑制することができる。
【００２２】
なお、トランジスタ１０２のソース電極及びドレイン電極の他方とトランジスタ１００
のゲート電極が電気的に接続されることにより、図１（Ａ）中のＦＧ部分は、フラッシュ
メモリのフローティングゲートと同様に機能する。トランジスタ１０２がオフされている
場合には、ＦＧ部分は絶縁体中に埋設されたものとして扱うことができ、ＦＧ部分に電荷
を保持することができる。図１（Ａ）に示す記憶素子に設けられるトランジスタ１０２の
チャネル形成領域は酸化物半導体により設けられており、トランジスタ１０２のオフ電流
は、シリコンなどにより設けられる従来のトランジスタの１０万分の１以下とすることが
できる。そのため、ＦＧ部分からのトランジスタ１０２を介した電荷のリークはほとんど
起こらないものとして扱うことが可能である。つまり、図１（Ａ）に示す記憶素子を用い
ることで、電力が供給されなくてもデータの保持が可能な不揮発性の記憶装置を実現する
ことができる。
【００２３】
例えば、トランジスタ１０２の室温でのオフ電流が１０ｚＡ以下であり、容量素子１０
４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能
である。なお、この保持時間は、トランジスタ１０２の特性や容量素子１０４の容量値に
よって変動する。
【００２４】
更には、上述したように、図１（Ａ）に示す記憶素子は、フラッシュメモリとは異なり
、チャネル形成領域とＦＧ部分の間の絶縁層にトンネル電流が流れず、該絶縁層は劣化し
ない。そのため、書き込み回数が制限されない。更には、従来のフローティングゲート型
トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００２５】
トランジスタ１０２のゲートリークが十分に小さい場合には、トランジスタ１０２がオ
フしているときのソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳ
、容量素子１０４を構成する絶縁層による抵抗値をＲ１、トランジスタ１００のゲート絶
縁層による抵抗値をＲ２とすると、Ｒ１がＲＯＳより大きく、Ｒ２がＲＯＳより大きい場
合には、電荷の保持期間（データの保持期間ともいえる）は、主としてトランジスタ１０
２のオフ電流によって決定される。
【００２６】
逆に、当該条件を満たさない場合には、トランジスタ１０２のオフ電流が十分に小さく
とも、保持期間を十分に確保することが難しい。トランジスタ１０２のオフ電流以外のリ
ーク電流（例えば、ソースとゲートの間において生じるリーク電流など）が大きいためで
ある。従って、図１に示す記憶素子においては、Ｒ１がＲＯＳより大きく、Ｒ２がＲＯＳ
より大きいことが好ましい。
【００２７】
一方で、容量素子１０４の容量値Ｃ１は、トランジスタ１００の容量値Ｃ２以上である
ことが好ましい。Ｃ１を大きくすると、第５の配線１１５によってＦＧ部分の電位を制御
する際（例えば、読み出しの際）に、第５の配線１１５の電位の変動を低く抑えることが
できるからである。
【００２８】
なお、上述した抵抗値Ｒ１及びＲ２、並びに容量値Ｃ１及びＣ２は、トランジスタ１０
０及びトランジスタ１０２に設けられるゲート絶縁層や容量素子１０４の絶縁層の材料及
び厚さなどにより決定される。
【００２９】
図１に示す記憶素子において、ＦＧ部分は、フラッシュメモリのフローティングゲート
と同様に機能する。ただし、ＦＧ部分は、フラッシュメモリのフローティングゲートとは
本質的に異なる特徴を有する。フラッシュメモリでは、各記憶素子間にある程度の間隔を
設けることを要する。フラッシュメモリでは、コントロールゲートに印加される電圧が高
いため、その電位の影響が隣接するセルのフローティングゲートに及ぶことを防ぐためで
ある。このように記憶素子間に間隔を設けることは、記憶装置の高集積化を阻害する。
【００３０】
更には、フラッシュメモリでは、トンネル電流によって絶縁層が劣化し、書き換え回数
が制限される。
【００３１】
図１（Ａ）に示す記憶素子は、トランジスタのスイッチングによって動作し、フラッシ
ュメモリのようにトンネル電流による電荷の注入が行われない。すなわち、フラッシュメ
モリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対す
る、コントロールゲートによる高電界の影響を考慮する必要がないため、従来よりも高集
積化することができる。更には、高電界が不要であるため、少なくとも当該記憶素子には
昇圧回路が不要である。そのため、大型の周辺回路を設けなくてもよく、狭額縁化が可能
になる。
【００３２】
そして、フラッシュメモリでは、書き込み時にゲート絶縁膜（トンネル絶縁膜）中を電
荷が移動するために、該ゲート絶縁膜の劣化が不可避であった。しかし、図１（Ａ）に示
す記憶素子においては、書き込み用トランジスタのスイッチング動作によりデータの書き
込みがなされるため、ゲート絶縁膜の劣化の原因が存在しない。これは、書き込み回数の
制限が原理的に存在せず、書き換え耐性が極めて高いことを意味する。つまり、図１（Ａ
）に示す記憶素子は、フラッシュメモリと比較して高い耐久性と信頼性を有する。例えば
、図１（Ａ）に示す記憶素子は、１×１０９回（１０億回）以上、より好ましくは１×１
０１１回（１０００億回）以上の書き込みも可能である。
【００３３】
なお、容量素子１０４の絶縁層の比誘電率εｒ１が、トランジスタ１００のゲート絶縁
層の比誘電率εｒ２より大きい場合には、容量素子１０４の面積Ｓ１は、トランジスタ１
００により構成される容量の面積Ｓ２の２倍以下であることが好ましく（より好ましくは
、面積Ｓ１は面積Ｓ２以下であり）、且つ容量値Ｃ２は容量値Ｃ１よりも小さいことが好
ましい。更なる高集積化が可能となるためである。このとき、例えば、容量素子１０４の
絶縁層は酸化ハフニウムなどのｈｉｇｈ−ｋ材料層と酸化物半導体層との積層構造として
εｒ１を１０以上（好ましくは１５以上）とし、トランジスタ１００により構成される容
量の絶縁層では酸化シリコン層としてεｒ２＝３〜４とすればよい。
【００３４】
なお、ここでは、電子を多数キャリアとするｎ型トランジスタを用いる場合について説
明しているが、正孔を多数キャリアとするｐ型トランジスタを用いてもよい。
【００３５】
図１（Ｂ）は、図１（Ａ）に示す記憶素子の具体的な構成の一例として、上面図を示す
。図１（Ｃ）は、図１（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【００３６】
図１（Ｃ）において、トランジスタ１００と容量素子１０４は、基板１１６上に設けら
れている。トランジスタ１００と容量素子１０４は絶縁層に覆われ、該絶縁層がＣＭＰ（
Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などにより平坦化され
、トランジスタ１００のゲート電極及び容量素子１０４の電極の一方が露出されている。
そして、露出されたトランジスタ１００のゲート電極及び容量素子１０４の電極の一方の
上に、トランジスタ１０２のソース電極及びドレイン電極の他方が設けられている。なお
、ここで、トランジスタ１００はｐ型トランジスタであるが、これに限定されない。
【００３７】
図１（Ｃ）に示すように、トランジスタ１００のゲート電極層と同一の層の一部（トラ
ンジスタ１０２のバックゲートとなる部分）は、トランジスタ１０２の半導体層の少なく
ともチャネル形成領域となる部分と重畳し、トランジスタ１０２のバックゲートとなる部
分とトランジスタ１０２の半導体層はトランジスタ１００上に設けられた絶縁層を介して
設けられている。この絶縁層は、トランジスタ１００上の絶縁層が平坦化された際に、ト
ランジスタ１００が有する半導体層の厚みに起因して残存する部分である。このように、
平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられて
おり、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成さ
れていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部ト
ランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられ
ることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けること
ができる。なお、本明細書等において、「Ａと同一の層」とは、Ａと同一工程において成
膜された同一材料からなる層を指すものとする。
【００３８】
なお、トランジスタ１０２のチャネル幅１μｍあたりのオフ電流は、使用時の温度（例
えば、２５℃）で１００ｚＡ以下、好ましくは１０ｚＡ以下、より好ましくは、１ｚＡ以
下、さらに好ましくは１００ｙＡ以下となる。このような低いオフ電流は、トランジスタ
１０２に酸化物半導体を用いて実現することができる。なお、オフ電流はこれら測定限界
よりも小さくてもよい。
【００３９】
更には、トランジスタ１０２のチャネル形成領域に酸化物半導体を適用することで、サ
ブスレッショルドスイング値（Ｓ値）が小さくなるため、スイッチング速度を十分に大き
くすることができる。よって、トランジスタ１０２のチャネル形成領域に酸化物半導体を
適用することで、ＦＧ部分に与えられる書き込みパルスの立ち上がりを極めて急峻にする
ことができる。
【００４０】
なお、上述したように、トランジスタ１０２のオフ電流は小さいため、ＦＧ部分に保持
させる電荷量を少なくすることができる。更には、データの書き込み動作及びデータの消
去動作の高速化が可能であり、データの書き換えを高速に行うことができる。
【００４１】
トランジスタ１００としては、読み出しの速度を高くするために、高速で動作するトラ
ンジスタを用いることが好ましい。例えば、トランジスタ１００としては、スイッチング
速度が１ナノ秒以下のトランジスタを用いることが好ましい。
【００４２】
データの書き込みは、トランジスタ１０２をオンさせ、トランジスタ１０２のソース電
極及びドレイン電極の他方と、容量素子１０４の電極の一方と、トランジスタ１００のゲ
ート電極と、を電気的に接続したＦＧ部分に電位を供給し、その後、トランジスタ１０２
をオフさせることで、ＦＧ部分に所定量の電荷を保持させることで行う。ここで、トラン
ジスタ１０２のオフ電流は極めて小さいため、ＦＧ部分に供給された電荷は長時間にわた
って保持される。例えば、オフ電流が、実質的に０とみなせるほどに小さければ、リフレ
ッシュ動作が不要となるか、または、リフレッシュ動作を行う場合であっても、その頻度
を極めて低く（例えば、一ヶ月〜一年に一度程度）することができ、記憶素子の消費電力
を十分に小さくすることができる。
【００４３】
なお、図１に示す記憶素子では、データの再度の書き込みによってデータを直接書き換
えることが可能である。このため、フラッシュメモリなどにおいて必要とされる消去動作
が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
【００４４】
なお、図１に示す記憶素子に印加される電圧の最大値（記憶素子の各端子に同時に印加
される最大の電位と最小の電位の差）は、２段階（１ビット）のデータを書き込む場合、
一つの記憶素子において、５Ｖ以下、好ましくは３Ｖ以下である。
【００４５】
さらに、トランジスタ１０２に用いる酸化物半導体は、エネルギーギャップが３．０〜
３．５ｅＶと大きく、このことが、トランジスタ１０２のオフ電流が小さい主因の一であ
ると考えられる。
【００４６】
なお、トランジスタ１０２に用いる酸化物半導体は、熱励起キャリアが極めて少ないこ
ともあり、例えば、１５０℃の高温環境下でも記憶素子の電流−電圧特性に劣化が見られ
ない。
【００４７】
なお、トランジスタ１０２には、不純物が除去され、酸化物半導体の主成分以外のキャ
リア供与体となる不純物が極力含まれないように高純度化することにより真性（Ｉ型）化
又は実質的に真性（Ｉ型）化された酸化物半導体を用いるとよい。
【００４８】
このように、高純度化された酸化物半導体層中にはキャリアが極めて少なく（ゼロに近
い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満
、さらに好ましくは１×１０１１／ｃｍ３未満である。このことが、トランジスタ１０２
のオフ電流が小さい主因の一であると考えられる。
【００４９】
このような高純度化された酸化物半導体は、界面準位及び界面電荷に対して極めて敏感
であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化さ
れた酸化物半導体に接するゲート絶縁層を高品質化することが要求される。
【００５０】
ゲート絶縁層は、例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズ
マＣＶＤにより形成されることで、緻密で絶縁耐圧を高くできるため好ましい。高純度化
された酸化物半導体と高品質なゲート絶縁層が密接するように形成されることにより、界
面準位を低減し、界面特性を良好なものとすることができるからである。
【００５１】
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリン
グ法やプラズマＣＶＤ法など他の成膜方法を適用してもよい。
【００５２】
トランジスタ１０２に用いる酸化物半導体膜としては、四元系金属酸化物であるＩｎ−
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ
系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物
半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、
Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化
物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ
−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、
Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、単元系金属酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、当該
酸化物半導体がＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体とは、Ｉｎ、ＧａまたはＺｎを有する酸化物という意味であり、その組成比はと
くに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
【００５３】
または、トランジスタ１０２に用いる酸化物半導体膜としては、化学式ＩｎＭＯ３（Ｚ
ｎＯ）ｍ（ｍ＞０）で表記される酸化物薄膜を用いることができる。ここで、Ｍは、Ｇａ
、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、
Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、当該酸化物
薄膜にＳｉＯ２を含んでもよい。
【００５４】
当該酸化物薄膜は、スパッタリング法により作製することができる。ここで、例えば、
組成比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲッ
トを用いることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜することができる。同様に、組成比が
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用い
てもよい。
【００５５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、Ｉｎ、ＧａまたはＺｎを有する
酸化物膜、という意味であり、その組成比はとくに問わない。
【００５６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５７】
なお、当該酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以
上９９．９％以下であるとよい。充填率の高い酸化物ターゲットを用いると、緻密な酸化
物半導体膜を形成することができる。
【００５８】
酸化物半導体膜は、希ガス雰囲気下、酸素雰囲気下または希ガスと酸素の混合雰囲気下
においてスパッタリング法により形成することが好ましい。このとき、成膜する際に用い
るスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が除去された高
純度ガスを用いることが好ましい。
【００５９】
図２は、本発明の一態様である記憶装置として、図１を用いて説明した記憶素子をマト
リクス状に配置した記憶装置の構成例を示している。なお、図を簡略にするため、図２に
は、縦２個（行）×横２個（列）の記憶素子をマトリクス状に配置した構成を示している
が、以下の説明では、縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に
配置された記憶装置について説明する。
【００６０】
図２に示す記憶装置では、複数の記憶素子１２０が縦ｍ個（行）×横ｎ個（列）（ｍ、
ｎは自然数）のマトリクス状に配置され、その外側に第１の駆動回路１２１、第２の駆動
回路１２２、第３の駆動回路１２３及び第４の駆動回路１２４が配置され、これらの駆動
回路と記憶素子１２０が、ｍ本のワード線ＷＬ、ｍ本の第２の信号線Ｓ２、ｍ本のバック
ゲート線ＢＷ、ｎ本のビット線ＢＬ、ｎ本のソース線ＳＬ及びｎ本の第１の信号線Ｓ１に
よって接続されている。ここで、記憶素子１２０は、図１（Ａ）に示した記憶素子であり
、トランジスタ１００、トランジスタ１０２及び容量素子１０４を有する。
【００６１】
ビット線ＢＬは図１（Ａ）に示す記憶素子の第２の配線１１２に相当し、ソース線ＳＬ
は図１（Ａ）に示す記憶素子の第１の配線１１１に相当し、第１の信号線Ｓ１は図１（Ａ
）に示す記憶素子の第３の配線１１３に相当し、第２の信号線Ｓ２は図１（Ａ）に示す記
憶素子の第４の配線１１４に相当し、ワード線ＷＬは図１（Ａ）に示す記憶素子の第５の
配線１１５に相当する。
【００６２】
すなわち、記憶素子１２０において、トランジスタ１００のソース電極及びドレイン電
極の一方はソース線ＳＬに電気的に接続され、トランジスタ１００のソース電極及びドレ
イン電極の他方はビット線ＢＬに電気的に接続されている。トランジスタ１０２のソース
電極及びドレイン電極の一方は、第１の信号線Ｓ１に電気的に接続され、トランジスタ１
０２のゲート電極は、第２の信号線Ｓ２に電気的に接続されている。そして、トランジス
タ１００のゲート電極と、トランジスタ１０２のソース電極及びドレイン電極の他方は、
容量素子１０４の電極の一方に電気的に接続されている。容量素子１０４の電極の他方は
ワード線ＷＬに電気的に接続されている。トランジスタ１０２に設けられたバックゲート
ＢＧは、バックゲート線ＢＷに電気的に接続されている。
【００６３】
そして、記憶素子１２０のそれぞれは、ソース線ＳＬとビット線ＢＬの間に、並列に接
続されている。例えば、ｉ行ｊ列の記憶素子１２０（ｉ、ｊ）（ｉは１以上ｍ以下の整数
、ｊは１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、第１の信号
線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）、第２の信号線Ｓ２（ｉ）、バックゲート線ＢＷ（ｉ
）にそれぞれ接続されている。
【００６４】
なお、ソース線ＳＬ及びビット線ＢＬは第１の駆動回路１２１に接続され、第２の信号
線Ｓ２及びバックゲート線ＢＷは第２の駆動回路１２２に接続され、第１の信号線Ｓ１は
第３の駆動回路１２３に接続され、ワード線ＷＬは第４の駆動回路１２４に接続されてい
る。
【００６５】
なお、ここでは、第１の駆動回路１２１、第２の駆動回路１２２、第３の駆動回路１２
３及び第４の駆動回路１２４は、それぞれ独立して設けられているが、これに限定されず
、いずれか一または複数の機能を有するデコーダを用いてもよい。
【００６６】
次に、図３に示すタイミングチャートを用いて、図２に示す記憶装置の書き込み動作及
び読み出し動作について説明する。
【００６７】
ここでは、簡単のため、２行×２列の記憶装置の動作について説明することとするが、
本発明はこれに限定されない。
【００６８】
図３において、Ｓ１（１）及びＳ１（２）は、それぞれ第１の信号線Ｓ１の電位、Ｓ２
（１）及びＳ２（２）は、それぞれ第２の信号線Ｓ２の電位、ＢＬ（１）及びＢＬ（２）
は、それぞれビット線ＢＬの電位、ＷＬ（１）及びＷＬ（２）は、ワード線ＷＬの電位、
ＳＬ（１）及びＳＬ（２）は、それぞれソース線ＳＬの電位に相当する。
【００６９】
まず、１行目の記憶素子１２０（１，１）、及び記憶素子１２０（１，２）への書き込
みと、１行目の記憶素子１２０（１，１）、及び記憶素子１２０（１，２）からの読み出
しを行う場合について説明する。なお、以下では、記憶素子１２０（１，１）へ書き込む
データを”１”（ＦＧ部分に高レベル電荷が与えられる。）とし、記憶素子１２０（１，
２）へ書き込むデータを”０”（ＦＧ部分に低レベル電荷が与えられる。）とする場合に
ついて説明する。
【００７０】
はじめに、書き込みについて説明する。１行目書き込み期間において、１行目の第２の
信号線Ｓ２（１）に電位ＶＨを与え、１行目のトランジスタ１０２をオンさせる。また、
２行目の第２の信号線Ｓ２（２）に０Ｖを与え、１行目以外の行のトランジスタ１０２を
オフさせる。
【００７１】
次に、１列目の第１の信号線Ｓ１（１）に電位Ｖ２、２列目の第１の信号線Ｓ１（２）
に電位０Ｖを与える。
【００７２】
その結果、記憶素子１２０（１，１）のＦＧ部分には電位Ｖ２が、記憶素子１２０（１
，２）のＦＧ部分には０Ｖが与えられる。ここでは、電位Ｖ２はトランジスタのしきい値
電圧より高い電位とする。そして、１行目の第２の信号線Ｓ２（１）の電位を０Ｖとして
、１行目のトランジスタ１０２をオフさせることで、書き込みを終了する。
【００７３】
なお、ワード線ＷＬ（１）、ＷＬ（２）は０Ｖとしておく。また、１列目の第１の信号
線Ｓ１（１）の電位を変化させる前に１行目の第２の信号線Ｓ２（１）を０Ｖとする。書
き込み後の、ワード線ＷＬに接続される端子を制御ゲート電極、トランジスタ１００のソ
ース電極をソース電極、トランジスタ１０２のドレイン電極をドレイン電極、とそれぞれ
見なした記憶素子のしきい値は、データ”０”ではＶｗ０、データ”１”ではＶｗ１とな
る。ここで、記憶素子のしきい値とは、トランジスタ１００のソース電極とドレイン電極
の間の抵抗状態が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする。な
お、Ｖｗ０＞０＞Ｖｗ１とする。
【００７４】
次に、読み出しについて説明する。１行目の読み出し期間において、１行目のワード線
ＷＬ（１）に０Ｖを与え、２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬ
はしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ（１）を０Ｖとすると、１行目にお
いて、データ”０”が保持されている記憶素子１２０のトランジスタ１００はオフ、デー
タ”１”が保持されている記憶素子１２０のトランジスタ１００はオンとなる。ワード線
ＷＬ（２）を電位ＶＬとすると、２行目において、データ”０”、”１”のいずれが保持
されている記憶素子１２０であっても、トランジスタ１００はオフとなる。
【００７５】
次に、１列目のソース線ＳＬ（１）、２列目のソース線ＳＬ（２）に電位０Ｖを与える
。
【００７６】
その結果、ビット線ＢＬ（１）−ソース線ＳＬ（１）間は記憶素子１２０（１，１）の
トランジスタ１００がオンであるため低抵抗状態となり、ビット線ＢＬ（２）−ソース線
ＳＬ（２）間は記憶素子１２０のトランジスタ１００がオフであるため、高抵抗状態とな
る。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビット線の
抵抗状態の違いから、データを読み出すことができる。
【００７７】
また、第２の信号線Ｓ２（１）には０Ｖを、第２の信号線Ｓ２（２）には電位ＶＬを与
え、トランジスタ１０２を全てオフしておく。１行目のＦＧ部分の電位は０ＶまたはＶ２
であるから、第２の信号線Ｓ２（１）を０Ｖとすることで１行目のトランジスタ１０２を
全てオフすることができる。一方、２行目のＦＧ部分の電位は、ワード線ＷＬ（２）に電
位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、
トランジスタ１０２がオンとなることを防止するために、第２の信号線Ｓ２（２）をワー
ド線ＷＬ（２）と同じ低電位とする。以上により、トランジスタ１０２を全てオフするこ
とができる。
【００７８】
なお、上記動作中、バックゲート線ＢＷ（１）及びバックゲート線ＢＷ（２）の電位は
高電位とすればよい。
【００７９】
ところで、データの読み出しには、読み出し回路を用いる。図４（Ａ）は、読み出し回
路の一例を示す。図４（Ａ）に示す読み出し回路は、トランジスタとセンスアンプ回路を
有する。トランジスタのソース及びドレインの一方には電位Ｖｄｄが印加され、トランジ
スタのソース及びドレインの他方には、センスアンプ回路の＋端子とビット線が接続され
る。トランジスタのゲートにはバイアス電位Ｖｂｉａｓが印加される。なお、ここで、バ
イアス電位Ｖｂｉａｓは０より高く、Ｖｄｄより低い。また、センスアンプ回路の−端子
には参照電位Ｖｒｅｆが印加される。
【００８０】
記憶素子が低抵抗状態の場合には、センスアンプの＋側に入力される電位が参照電位Ｖ
ｒｅｆより低くなり、センスアンプはデータ”１”を出力する。一方、記憶素子が高抵抗
状態の場合には、センスアンプの＋側に入力される電位が参照電位Ｖｒｅｆより高くなり
、センスアンプはデータ”０”を出力する。記憶素子（１，１）のトランジスタ１００が
オンしているとき、ビット線ＢＬ（１）とソース線ＳＬ（１）の間は低抵抗である。その
ため、センスアンプの入力は低電位であり、出力Ｄ（１）はＨｉｇｈとなる。一方で、記
憶素子（１，２）のトランジスタ１００がオフしているとき、ビット線ＢＬ（２）とソー
ス線ＳＬ（２）の間は高抵抗であるため、センスアンプの入力は高電位であり、出力Ｄ（
２）はＬｏｗとなる。
【００８１】
図４（Ｂ）は、読み出し回路の他の一例を示す。図４（Ｂ）に示す読み出し回路は、ト
ランジスタとクロックドインバータを有する。トランジスタのソース及びドレインの一方
には電位Ｖｄｄが印加され、トランジスタのソース及びドレインの他方にはクロックドイ
ンバータの入力とビット線が電気的に接続される。トランジスタのゲートにも電位Ｖｄｄ
が印加される。
【００８２】
図４（Ｂ）に示す読み出し回路を用いる場合の出力電位について説明する。記憶素子（
１，１）のトランジスタ１００がオンしているとき、ビット線ＢＬ（１）とソース線ＳＬ
（１）の間は低抵抗である。そのため、クロックドインバータの入力は低電位であり、出
力Ｄ（１）はＨｉｇｈとなる。一方で、記憶素子（１，２）のトランジスタ１００がオフ
しているとき、ビット線ＢＬ（２）とソース線ＳＬ（２）の間は高抵抗であるため、クロ
ックドインバータの入力は高電位であり、出力Ｄ（２）はＬｏｗとなる。
【００８３】
なお、読み出し回路は、図４に示した構成に限定されない。例えば、読み出し回路はプ
リチャージ回路を有してもよいし、参照電位Ｖｒｅｆの代わりに参照用のビット線が接続
される構成としてもよい。
【００８４】
なお、記憶装置は図２に示したものに限定されず、図１に示す記憶素子を用いて、図２
とは異なる形態としてもよい。
【００８５】
ここで、図５乃至図７を用いて記憶素子１２０の作製方法について説明する。まず、ト
ランジスタ１００が設けられるＳＯＩ基板の作製方法の一例について図５を参照して説明
する。
【００８６】
まず、ベース基板１５０を準備する（図５（Ａ））。ベース基板１５０としては、絶縁
体でなる基板を用いることができる。例えば、ガラス基板、石英基板、セラミック基板及
びサファイア基板が挙げられる。
【００８７】
なお、ベース基板１５０として単結晶シリコン基板、単結晶ゲルマニウム基板などの半
導体基板を用いてもよい。ベース基板１５０として半導体基板を用いる場合には、ガラス
基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を
得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓ
ｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いてもよい。または、多結
晶半導体基板を用いてもよい。太陽電池級シリコンや、多結晶半導体基板などを用いる場
合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することが
できる。
【００８８】
ここでは、ベース基板１５０としてガラス基板を用いる場合について説明する。ベース
基板１５０としてガラス基板を用いることにより、低コスト化を図ることができる。
【００８９】
次に、ベース基板１５０の表面に、窒素含有層１５２（例えば、窒化シリコン膜などの
窒素を含有する絶縁膜を含む層）を形成する（図５（Ｂ））。窒素含有層１５２は、後に
単結晶半導体層を貼り合わせるための層（接合層）となる。なお、窒素含有層１５２は、
ベース基板に含まれるＮａなどの不純物が単結晶半導体層に拡散することを防ぐためのバ
リア層としても機能する。
【００９０】
ここでは、窒素含有層１５２を接合層として用いるため、その表面が所定の平坦性を有
することが好ましい。具体的には、表面の平均面粗さ（算術平均粗さ）が０．５ｎｍ以下
、自乗平均粗さが０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、
自乗平均粗さが０．４５ｎｍ以下とする。なお、平均面粗さまたは自乗平均粗さには、例
えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。
【００９１】
次に、ボンド基板１６０を準備する。ここでは、ボンド基板１６０として単結晶半導体
基板（例えば、単結晶シリコン基板）を用いる（図５（Ｃ））。ただし、ボンド基板１６
０はこれに限定されない。
【００９２】
ボンド基板１６０の表面には酸化膜１６２を形成する（図５（Ｄ））。なお、汚染物除
去の観点から、酸化膜１６２の形成に先だって、塩酸過酸化水素水混合溶液（ＨＰＭ）な
どを用いてボンド基板１６０の表面を洗浄することが好ましい。酸化膜１６２は、例えば
、酸化シリコン膜または酸化窒化シリコン膜などを単層で、または積層させて形成するこ
とができる。酸化膜１６２は、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（Ｏ
Ｃ２Ｈ５）４）などの有機シランを用いて形成することが好ましい。
【００９３】
次に、電界で加速したイオンを単結晶半導体基板であるボンド基板１６０に照射して添
加することで、単結晶半導体基板であるボンド基板１６０の所定の深さに脆化領域１６４
を形成する（図５（Ｅ））。イオンの照射処理は、イオンドーピング装置やイオン注入装
置を用いて、ソースガスとして水素を含むガスを用いて行う。照射するイオンは、Ｈ３＋
の比率を高くするとよい。イオン照射の効率を向上させることができるためである。
【００９４】
なお、添加するイオンは水素イオンに限定されず、Ｈｅなどのイオンを添加してもよい
し、添加するイオンは一種類に限定されず、複数種類のイオンを添加してもよい。例えば
、イオンドーピング装置を用いて水素とＨｅを同時に照射する場合には、別々の工程で照
射する場合と比較して工程数を削減することができ、形成される単結晶半導体層の表面荒
れを抑えることができる。
【００９５】
脆化領域１６４が形成される深さは、イオンの運動エネルギー、イオンの質量と電荷量
、及び照射時のイオンの入射角などによって決定され、イオンの平均侵入深さとほぼ同じ
深さに形成される。このため、イオンを添加する深さで、単結晶半導体基板であるボンド
基板１６０から分離される単結晶半導体層の厚さを調節することができる。
【００９６】
次に、ベース基板１５０とボンド基板１６０を対向させ、窒素含有層１５２の表面と酸
化膜１６２の表面を密着させる。このように窒素含有層１５２の表面と酸化膜１６２の表
面を密着させることで、ベース基板１５０とボンド基板１６０が貼り合わせられる（図５
（Ｆ））。
【００９７】
ベース基板１５０とボンド基板１６０を貼り合わせる際には、ベース基板１５０または
ボンド基板１６０の一箇所に０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下の圧力を加
えることが好ましい。このように圧力を加えると、密着させた部分において窒素含有層１
５２と酸化膜１６２の接合が生じ、当該部分を始点としてほぼ全面に自発的な接合が生じ
る。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことが
できる。
【００９８】
なお、ベース基板１５０とボンド基板１６０を貼り合わせた後には、接合をより強固に
するための熱処理を行ってもよい。この熱処理の温度は、脆化領域１６４における分離が
生じない温度（例えば、室温以上４００℃未満）とする。または、この温度範囲で加熱し
つつ、窒素含有層１５２と酸化膜１６２を接合させてもよい。
【００９９】
次に、熱処理を行うことによりボンド基板１６０を脆化領域１６４で分離して、ベース
基板１５０上に、窒素含有層１５２と酸化膜１６２を介して、単結晶半導体層１６６を形
成する（図５（Ｇ））。
【０１００】
なお、前記分離時の熱処理温度は、単結晶半導体層１６６の表面荒れを抑えるために、
低いことが好ましい。前記分離時の熱処理温度は、例えば３００℃以上６００℃以下とす
ればよく、５００℃以下（４００℃以上）とすると、より効果的である。
【０１０１】
なお、ボンド基板１６０を分離した後に、単結晶半導体層１６６に対して、５００℃以
上の温度で熱処理を行い、単結晶半導体層１６６中に残存する水素の濃度を低減させても
よい。
【０１０２】
次に、単結晶半導体層１６６の表面にレーザー光を照射することによって、表面の平坦
性を向上させ、且つ欠陥の少ない半導体層１６８を形成する。レーザー光の照射処理に代
えて、熱処理を行ってもよい。
【０１０３】
なお、ここでは、単結晶半導体層１６６の分離時の熱処理の直後にレーザー光の照射処
理を行っているが、単結晶半導体層１６６の表面の欠陥が多い領域をエッチングなどによ
り除去してから、レーザー光の照射処理を行ってもよい。または、単結晶半導体層１６６
の表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。
【０１０４】
以上で説明したような工程により、半導体層１６８を有するＳＯＩ基板を得ることがで
きる（図５（Ｈ））。
【０１０５】
次に、上述のＳＯＩ基板を用いてトランジスタを作製する方法について、図６を参照し
て説明する。
【０１０６】
まず、図６（Ａ）に示す半導体層１６８を島状に加工して、半導体層１７０を形成する
（図６（Ｂ））。
【０１０７】
なお、半導体層１６８を島状に加工する前または後に、トランジスタのしきい値電圧を
調整するために、ｎ型の導電性を付与する不純物元素またはｐ型の導電性を付与する不純
物元素を半導体層１６８または半導体層１７０に添加してもよい。半導体層１６８の材料
がシリコンである場合には、ｎ型の導電性を付与する不純物元素として、例えば、ＰやＡ
ｓなどを用いることができ、ｐ型の導電性を付与する不純物元素として、例えば、Ｂ、Ａ
ｌ、Ｇａなどを用いることができる。
【０１０８】
次に、半導体層１７０を覆って、絶縁層１７２を形成する（図６（Ｃ））。絶縁層１７
２は、後にゲート絶縁層となるものである。
【０１０９】
次に、絶縁層１７２上に導電膜を形成した後、該導電膜を選択的にエッチングして、半
導体層１７０に重畳してゲート電極１７４を形成する（図６（Ｄ））。このとき、ゲート
電極１７４と同時に、容量素子１０４の電極の一方とトランジスタ１０２のバックゲート
ＢＧも同時に形成することができる。
【０１１０】
次に、ゲート電極１７４をマスクとして、一導電型を付与する不純物元素を半導体層１
７０に添加して、不純物領域１７６とチャネル形成領域１７８を形成する（図６（Ｅ））
。なお、ここでは、ｐ型トランジスタを形成するために、ＢまたはＡｌなどの不純物元素
を添加するが、ｎ型トランジスタを形成する場合には、ＰまたはＡｓを添加すればよい。
不純物領域１７６は、ソース領域またはドレイン領域として機能する。
【０１１１】
なお、図示しないが、ここで、ゲート電極１７４の側面にサイドウォール絶縁層を形成
してもよい。
【０１１２】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１８０を形成する
（図６（Ｆ））。層間絶縁層１８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルなどの無機
絶縁材料を含む材料を用いて形成してもよいし、ポリイミドまたはアクリルなどの有機絶
縁材料を用いて形成してもよい。なお、層間絶縁層１８０は積層構造であってもよい。
【０１１３】
次に、層間絶縁層１８０の表面をＣＭＰまたはエッチング処理などによって平坦化する
（図６（Ｇ））。このＣＭＰまたはエッチング処理により、ゲート電極１７４を露出させ
る。
【０１１４】
以上で説明したような工程により、ＳＯＩ基板を用いたトランジスタ１００を形成する
ことができる。このようなトランジスタ１００は、高速動作が可能であるため、論理回路
（演算回路ともいう）などを構成することができる。すなわち、記憶装置の駆動回路など
に用いることもできる。
【０１１５】
なお、トランジスタ１００は図６（Ｇ）に示す構成に限定されず、さらに電極、配線、
及び絶縁層などを形成してもよい。
【０１１６】
次に、トランジスタ１００上にトランジスタ１０２を形成する方法について、図７を参
照して説明する。
【０１１７】
まず、図６（Ｇ）に示すように平坦化処理まで行った、平坦化された層間絶縁層１８０
上に導電膜を形成し、該導電膜を加工して導電層１８２を形成する（図７（Ａ））。導電
層１８２は特定の材料及び形成方法に限定されない。導電層１８２は、少なくとも、必要
な箇所でゲート電極１７４の露出された部分に接して設けられるようにする。
【０１１８】
次に、導電層１８２上に半導体膜を形成し、該半導体膜を加工して半導体層１８４を形
成する（図７（Ｂ））。ここでは、半導体層１８４を酸化物半導体により形成する。
【０１１９】
なお、半導体膜を形成する前に予備加熱を行うことで、脱水化または脱水素化してもよ
い。
【０１２０】
なお、半導体膜を形成する前に成膜室内の残留水分と水素を十分に除去することが好ま
しい。従って、半導体膜の形成前に、吸着型の真空ポンプ（例えば、クライオポンプ、イ
オンポンプ、チタンサブリメーションポンプ）を用いて排気を行うことが好ましい。
【０１２１】
次いで、酸化物半導体層に第１の加熱処理を行うとよい。ここで、第１の加熱処理は、
酸化物半導体層の脱水化または脱水素化を行うことを目的として行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満とするとよい
。例えば、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行
った後、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得ることができ
る。なお、第１の加熱処理のタイミングは、これに限定されず、この後に行ってもよい。
【０１２２】
次に、半導体層１８４を覆って絶縁層１８６を形成する（図７（Ｃ））。絶縁層１８６
はゲート絶縁層として機能する。
【０１２３】
次いで、不活性ガス雰囲気（窒素雰囲気を含む）下、または酸素ガス雰囲気下で第２の
加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を
行う。本実施の形態では、第２の加熱処理として、窒素雰囲気下で３００℃、１時間の加
熱を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁
層１８６と接した状態で加熱される。酸化物半導体層に酸素を供給する場合には、絶縁層
１８６は酸素を含む材料により形成することが好ましい。
【０１２４】
なお、当該酸化物半導体層は、非晶質構造であってもよいし、結晶性を有する構造であ
ってもよい。酸化物半導体層を結晶性にする場合には、酸化物半導体膜を２回に分けて成
膜し、加熱処理をそれぞれに行ってもよい。
【０１２５】
次に、絶縁層１８６上に、半導体層１８４の少なくともチャネル形成領域となる部分と
重畳するように、導電層１８８を形成する。
【０１２６】
以上説明したように、トランジスタ１０２を作製することができる。
【０１２７】
なお、トランジスタ１０２は図７（Ｄ）に示す構成に限定されず、さらに電極、配線、
及び絶縁層などを形成してもよい。
【０１２８】
（実施の形態２）
本実施の形態は、本発明の一態様であって、実施の形態１とは異なる記憶素子について
説明する。具体的には、実施の形態１における下部トランジスタを、上部トランジスタと
同様の構成とする形態について図８を参照して説明する。
【０１２９】
図８（Ａ）に示す記憶素子は、トランジスタ２００、トランジスタ２０２及び容量素子
２０４を有する。図８（Ａ）において、トランジスタ２００のソース電極及びドレイン電
極の一方は第１の配線２１１に電気的に接続され、トランジスタ２００のソース電極及び
ドレイン電極の他方は第２の配線２１２に電気的に接続されている。トランジスタ２０２
のソース電極及びドレイン電極の一方は、第３の配線２１３に電気的に接続され、トラン
ジスタ２０２のゲート電極は、第４の配線２１４に電気的に接続されている。そして、ト
ランジスタ２００のゲート電極と、トランジスタ２０２のソース電極及びドレイン電極の
他方は、容量素子２０４の電極の一方に電気的に接続されている。容量素子２０４の電極
の他方は第５の配線２１５に電気的に接続されている。トランジスタ２００には、更なる
ゲート電極としてバックゲートＢＧ１が設けられている。トランジスタ２０２には、更な
るゲート電極としてバックゲートＢＧ２が設けられている。
【０１３０】
図８（Ｂ）は、図８（Ａ）に示す記憶素子の具体的な構成の一例として、上面図を示す
。図８（Ｃ）は、図８（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１３１】
図８（Ｂ）に示すように、トランジスタ２０２は、図１のトランジスタ１０２と同じも
のを用いることができる。
【０１３２】
しかしながら、トランジスタ２００は、トランジスタ１００とは異なり、トランジスタ
２０２と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層
であるトランジスタとすることが好ましい。
【０１３３】
容量素子２０４はトランジスタ２００のソース電極層及びドレイン電極層と同一の層の
一部と、トランジスタ２００のゲート電極層と同一の層の一部の間で形成される。
【０１３４】
なお、基板側に設けられるゲート電極層（トランジスタ２００のバックゲートとなる層
）と同一の層の一部を用いて容量素子２０４が形成されていてもよい。
【０１３５】
図８（Ｃ）において、トランジスタ２００と容量素子２０４は、基板２１６上に設けら
れている。トランジスタ２００と容量素子２０４は絶縁層に覆われ、該絶縁層がＣＭＰな
どにより平坦化され、トランジスタ２００のゲート電極が露出されている。そして、露出
されたトランジスタ２００のゲート電極と容量素子２０４の電極の一方の上に、トランジ
スタ２０２のソース電極及びドレイン電極の他方が設けられている。
【０１３６】
図８（Ｃ）に示すように、トランジスタ２００のゲート電極層と同一の層の一部（トラ
ンジスタ２０２のバックゲートとなる部分）は、トランジスタ２０２の半導体層の少なく
ともチャネル形成領域となる部分と重畳し、トランジスタ２０２のバックゲートとなる部
分とトランジスタ２０２の半導体層はトランジスタ２００上に設けられた絶縁層を介して
設けられている。この絶縁層は、トランジスタ２００上の絶縁層が平坦化された際に、ト
ランジスタ２００が有する半導体層の厚みに起因して残存する部分である。このように、
平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられて
おり、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成さ
れていることが、本発明の一態様である記憶素子の特徴の一である。このように、上部ト
ランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられ
ることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けること
ができる。
【０１３７】
なお、図８（Ｃ）には、トランジスタ２００とトランジスタ２０２の双方にバックゲー
トを設けた構成を示したが、これに限定されず、トランジスタ２００のバックゲートを設
けない構成であってもよい。
【０１３８】
（実施の形態３）
本実施の形態は、本発明の一態様であって、実施の形態１及び実施の形態２とは異なる
素子について説明する。具体的には、実施の形態１と同様に作製することのできる反転素
子について図９を参照して説明する。
【０１３９】
図９（Ａ）に示す反転素子は、トランジスタ３００及びトランジスタ３０２を有する。
図９（Ａ）において、トランジスタ３０２のソース電極及びドレイン電極の一方は接地電
位Ｖｓｓの第４の配線３１４に電気的に接続され、トランジスタ３０２のソース電極及び
ドレイン電極の他方はトランジスタ３００のソース電極及びドレイン電極の一方と、第２
の配線３１２に接続されている。トランジスタ３００のソース電極及びドレイン電極の他
方は、電源電位Ｖｄｄの第３の配線３１３に電気的に接続されている。トランジスタ３０
２のゲート電極は、トランジスタ３００のゲート電極及び第１の配線３１１に接続されて
いる。トランジスタ３０２には、更なるゲート電極としてバックゲートＢＧが設けられて
いる。
【０１４０】
図９（Ｂ）は、図９（Ａ）に示す反転素子の具体的な構成の一例として、上面図を示す
。図９（Ｃ）は、図９（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１４１】
図９（Ｂ）に示すように、トランジスタ３００は、図１のトランジスタ１００と同じも
のを用いることができる。そして、トランジスタ３０２は、図１のトランジスタ１０２と
同じものを用いることができる。
【０１４２】
図９（Ｃ）において、トランジスタ３００は、基板３１６上に設けられている。トラン
ジスタ３００は絶縁層に覆われ、該絶縁層がＣＭＰなどにより平坦化され、トランジスタ
３００のゲート電極が露出されている。そして、露出されたトランジスタ３００のゲート
電極上に、トランジスタ３０２のソース電極層及びドレイン電極層と同一の層の一部が設
けられ、配線３１１を介してトランジスタ３０２のゲート電極と電気的に接続されている
。なお、ここで、トランジスタ３００はｐ型トランジスタであるが、これに限定されない
。
【０１４３】
図９（Ｃ）に示すように、トランジスタ３００のゲート電極層と同一の層の一部（トラ
ンジスタ３０２のバックゲートとなる部分）は、トランジスタ３０２の半導体層の少なく
ともチャネル形成領域となる部分と重畳し、トランジスタ３０２のバックゲートとなる部
分とトランジスタ３０２の半導体層はトランジスタ３００上に設けられた絶縁層を介して
設けられている。この絶縁層は、トランジスタ３００上の絶縁層が平坦化された際に、ト
ランジスタ３００が有する半導体層の厚みに起因して残存する部分である。このように、
平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられて
おり、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成さ
れていることが、本発明の一態様である反転素子の特徴の一である。このように、上部ト
ランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられ
ることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けること
ができる。
【０１４４】
（実施の形態４）
本実施の形態は、本発明の一態様であって、実施の形態１乃至実施の形態３とは異なる
素子について説明する。具体的には、実施の形態２と同様に作製することのできる反転素
子について図１０を参照して説明する。
【０１４５】
図１０（Ａ）に示す反転素子は、トランジスタ４００及びトランジスタ４０２を有する
。図１０（Ａ）において、トランジスタ４０２のソース電極及びドレイン電極の一方は接
地電位Ｖｓｓの第４の配線４１４に電気的に接続され、トランジスタ４０２のソース電極
及びドレイン電極の他方はトランジスタ４００のソース電極及びドレイン電極の一方と、
第２の配線４１２に接続されている。トランジスタ４００のソース電極及びドレイン電極
の他方は、電源電位Ｖｄｄの第３の配線４１３に電気的に接続されている。トランジスタ
４００のゲート電極は、トランジスタ４００のソース電極及びドレイン電極の他方に接続
されている。トランジスタ４０２のゲート電極は、第１の配線４１１に接続されている。
トランジスタ４００には、更なるゲート電極としてバックゲートＢＧ１が設けられている
。トランジスタ４０２には、更なるゲート電極としてバックゲートＢＧ２が設けられてい
る。
【０１４６】
図１０（Ｂ）は、図１０（Ａ）に示す反転素子の具体的な構成の一例として、上面図を
示す。図１０（Ｃ）は、図１０（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１４７】
図１０（Ｂ）に示すように、トランジスタ４０２は、図９のトランジスタ３０２と同じ
ものを用いることができる。
【０１４８】
しかしながら、トランジスタ４００は、トランジスタ３００とは異なり、トランジスタ
４０２と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層
であるトランジスタとすることが好ましい。そして、トランジスタ４０２のチャネル幅は
、トランジスタ４００のチャネル幅よりも遙かに大きいことが好ましく、より好ましくは
、トランジスタ４０２のチャネル幅は、トランジスタ４００のチャネル幅の３倍以上、更
に好ましくは５倍以上とする。
【０１４９】
図１０（Ｃ）において、トランジスタ４００は、基板４１６上に設けられている。トラ
ンジスタ４００は絶縁層に覆われ、該絶縁層がＣＭＰなどにより平坦化され、トランジス
タ４００のゲート電極が露出されている。そして、露出されたトランジスタ４００のゲー
ト電極上に、トランジスタ４０２のソース電極層及びドレイン電極層と同一の層の一部が
設けられ、トランジスタ４００のゲート電極と第３の配線４１３を電気的に接続している
。
【０１５０】
図１０（Ｃ）に示すように、トランジスタ４００のゲート電極層と同一の層の一部（ト
ランジスタ４０２のバックゲートとなる部分）は、トランジスタ４０２の半導体層の少な
くともチャネル形成領域となる部分と重畳し、トランジスタ４０２のバックゲートとなる
部分とトランジスタ４０２の半導体層はトランジスタ４００上に設けられた絶縁層を介し
て設けられている。この絶縁層は、トランジスタ４００上の絶縁層が平坦化された際に、
トランジスタ４００が有する半導体層の厚みに起因して残存する部分である。このように
、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられ
ており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成
されていることが、本発明の一態様である反転素子の特徴の一である。このように、上部
トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層により設けら
れることで、作製工程を増加させることなく上部トランジスタのバックゲートを設けるこ
とができる。
【０１５１】
（実施の形態５）
本実施の形態は、本発明の一態様であって、実施の形態１乃至実施の形態４とは異なる
素子について説明する。具体的には、実施の形態１と同様に作製することのできる、論理
ゲートの一つであるＮＡＮＤゲートについて図１１を参照して説明する。
【０１５２】
図１１（Ａ）に示す記憶素子は、トランジスタ５００、トランジスタ５０２、トランジ
スタ５０４およびトランジスタ５０６を有する。図１１（Ａ）において、トランジスタ５
００のソース電極及びドレイン電極の一方は電源電位Ｖｄｄの第５の配線５１５と、トラ
ンジスタ５０２のソース電極及びドレイン電極の一方に接続されている。トランジスタ５
００のソース電極及びドレイン電極の他方は、第３の配線５１３と、トランジスタ５０２
のソース電極及びドレイン電極の他方と、トランジスタ５０４のソース電極及びドレイン
電極の一方に接続されている。トランジスタ５０４のソース電極及びドレイン電極の他方
は、トランジスタ５０６のソース電極及びドレイン電極の一方に接続されている。トラン
ジスタ５０６のソース電極及びドレイン電極の他方は、接地電位Ｖｓｓの第４の配線５１
４に電気的に接続されている。トランジスタ５０２のゲート電極とトランジスタ５０４の
ゲート電極は、第１の配線５１１に接続されている。トランジスタ５００のゲート電極と
トランジスタ５０６のゲート電極は、第２の配線５１２に接続されている。トランジスタ
５０４には、更なるゲート電極としてバックゲートＢＧ１が設けられ、トランジスタ５０
６には、更なるゲート電極としてバックゲートＢＧ２が設けられている。
【０１５３】
図１１（Ｂ）は、図１１（Ａ）に示す記憶素子の具体的な構成の一例として、上面図を
示す。図１１（Ｃ）は、図１１（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１５４】
図１１（Ｂ）に示すように、トランジスタ５００及びトランジスタ５０２は、図１のト
ランジスタ１００と同じものを用いることができる。そして、トランジスタ５０４及びト
ランジスタ５０６は、図１のトランジスタ１０２と同じものを用いることができる。
【０１５５】
図１１（Ｃ）において、トランジスタ５０２は、基板５１６上に設けられている。トラ
ンジスタ５０２は絶縁層に覆われ、該絶縁層がＣＭＰなどにより平坦化され、トランジス
タ５０２のゲート電極が露出されている。そして、露出されたトランジスタ５０２のゲー
ト電極上に、トランジスタ５０４及びトランジスタ５０６のソース電極層及びドレイン電
極層と同一の層の一部が設けられ、トランジスタ５０２のゲート電極と第１の配線５１１
とを電気的に接続している。図示していないが、トランジスタ５００も同様に第２の配線
５１２と電気的に接続されている。なお、ここで、トランジスタ５００及びトランジスタ
５０２はｐ型トランジスタであるが、これに限定されない。
【０１５６】
トランジスタ５００及びトランジスタ５０２のゲート電極層と同一の層の一部（トラン
ジスタ５０４及びトランジスタ５０６のバックゲートとなる部分）は、トランジスタ５０
４及びトランジスタ５０６の半導体層の少なくともチャネル形成領域となる部分と重畳し
、トランジスタ５０４及びトランジスタ５０６のバックゲートとなる部分とトランジスタ
５０４及びトランジスタ５０６の半導体層はトランジスタ５００及びトランジスタ５０２
上に設けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ５００及び
トランジスタ５０２上の絶縁層が平坦化された際に、トランジスタ５００及びトランジス
タ５０２が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処
理により残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該
バックゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されている
ことが、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジス
タのバックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで
、作製工程を増加させることなく上部トランジスタのバックゲートを設けることができる
。
【０１５７】
（実施の形態６）
本実施の形態は、本発明の一態様であって、実施の形態１乃至実施の形態５とは異なる
素子について説明する。具体的には、実施の形態２と同様に作製することのできる、論理
ゲートの一つであるＮＡＮＤゲートについて図１２を参照して説明する。
【０１５８】
図１２（Ａ）に示す記憶素子は、トランジスタ６００、トランジスタ６０２及びトラン
ジスタ６０４を有する。図１２（Ａ）において、トランジスタ６００のソース電極及びド
レイン電極の一方は電源電位Ｖｄｄの第４の配線６１４に接続され、トランジスタ６００
のソース電極及びドレイン電極の他方はトランジスタ６０２のソース電極及びドレイン電
極の一方と第３の配線６１３に接続され、トランジスタ６０２のソース電極及びドレイン
電極の他方はトランジスタ６０４のソース電極及びドレイン電極の一方に接続され、トラ
ンジスタ６０４のソース電極及びドレイン電極の他方は接地電位Ｖｓｓの第５の配線６１
５に接続されている。そして、トランジスタ６００のゲート電極は第４の配線６１４に接
続されている。トランジスタ６０２のゲート電極は第１の配線６１１に接続されている。
トランジスタ６０４のゲート電極は第２の配線６１２に接続されている。トランジスタ６
００には、更なるゲート電極としてバックゲートＢＧ１が設けられている。トランジスタ
６０２には、更なるゲート電極としてバックゲートＢＧ２が設けられている。トランジス
タ６０４には、更なるゲート電極としてバックゲートＢＧ３が設けられている。
【０１５９】
図１２（Ｂ）は、図１２（Ａ）に示す記憶素子の具体的な構成の一例として、上面図を
示す。図１２（Ｃ）は、図１２（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１６０】
図１２（Ｂ）に示すように、トランジスタ６０２及びトランジスタ６０４は、図１１の
トランジスタ５０４及びトランジスタ５０６と同じものを用いることができる。
【０１６１】
しかしながら、トランジスタ６００は、トランジスタ５００とは異なり、トランジスタ
６０２と同様に形成されたものを用いる。すなわち、チャネル形成領域が酸化物半導体層
であるトランジスタとすることが好ましい。そして、トランジスタ６０２及びトランジス
タ６０４のチャネル幅は、トランジスタ６００のチャネル幅よりも遙かに大きいことが好
ましく、より好ましくは、トランジスタ６０２及びトランジスタ６０４のチャネル幅は、
トランジスタ６００のチャネル幅の３倍以上、更に好ましくは５倍以上とする。
【０１６２】
図１２（Ｃ）において、トランジスタ６００は、基板６１６上に設けられている。トラ
ンジスタ６００は絶縁層に覆われ、該絶縁層がＣＭＰなどにより平坦化され、トランジス
タ６００のゲート電極が露出されている。そして、露出されたトランジスタ６００のゲー
ト電極上に、トランジスタ６０２及びトランジスタ６０４のソース電極層及びドレイン電
極層と同一の層の一部が設けられ、トランジスタ６００のゲート電極と第４の配線６１４
を電気的に接続している。
【０１６３】
図１２（Ｃ）に示すように、トランジスタ６００のゲート電極層と同一の層の一部（ト
ランジスタ６０２及びトランジスタ６０４のバックゲートとなる部分）は、トランジスタ
６０２及びトランジスタ６０４の半導体層の少なくともチャネル形成領域となる部分と重
畳し、トランジスタ６０２及びトランジスタ６０４のバックゲートとなる部分とトランジ
スタ６０２及びトランジスタ６０４の半導体層はトランジスタ６００上に設けられた絶縁
層を介して設けられている。この絶縁層は、トランジスタ６００上の絶縁層が平坦化され
た際に、トランジスタ６００が有する半導体層の厚みに起因して残存する部分である。こ
のように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲートが
設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部に
より構成されていることが、本発明の一態様である記憶素子の特徴の一である。このよう
に、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層によ
り設けられることで、作製工程を増加させることなく上部トランジスタのバックゲートを
設けることができる。
【０１６４】
（実施の形態７）
本実施の形態は、本発明の一態様であって、実施の形態１乃至実施の形態６とは異なる
素子について説明する。具体的には、実施の形態１と同様に作製することのできる、論理
ゲートの一つであるＮＯＲゲートについて図１３を参照して説明する。
【０１６５】
図１３（Ａ）に示す記憶素子は、トランジスタ７００、トランジスタ７０２、トランジ
スタ７０４及びトランジスタ７０６を有する。図１３（Ａ）において、トランジスタ７０
０のソース電極及びドレイン電極の一方は電源電位Ｖｄｄの第５の配線７１５に接続され
ている。トランジスタ７００のソース電極及びドレイン電極の他方はトランジスタ７０２
のソース電極及びドレイン電極の一方に接続されている。トランジスタ７０２のソース電
極及びドレイン電極の他方は、トランジスタ７０４のソース電極及びドレイン電極の一方
と、トランジスタ７０６のソース電極及びドレイン電極の一方と、第３の配線７１３に接
続されている。トランジスタ７０４のソース電極及びドレイン電極の他方とトランジスタ
７０６のソース電極及びドレイン電極の他方は、接地電位Ｖｓｓの第４の配線７１４に接
続されている。そして、トランジスタ７００のゲート電極とトランジスタ７０６のゲート
電極は第１の配線７１１に接続されている。トランジスタ７０２のゲート電極とトランジ
スタ７０４のゲート電極は第２の配線７１２に接続されている。トランジスタ７０４には
、更なるゲート電極としてバックゲートＢＧ１が設けられ、トランジスタ７０６には、更
なるゲート電極としてバックゲートＢＧ２が設けられている。
【０１６６】
図１３（Ｂ）は、図１３（Ａ）に示す記憶素子の具体的な構成の一例として、上面図を
示す。図１３（Ｃ）は、図１３（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１６７】
図１３（Ｂ）に示すように、トランジスタ７００及びトランジスタ７０２は、図１のト
ランジスタ１００と同じものを用いることができる。そして、トランジスタ７０４及びト
ランジスタ７０６は、図１のトランジスタ１０２と同じものを用いることができる。
【０１６８】
図１３（Ｃ）において、トランジスタ７００（図示していない。以下、図１３（Ｃ）に
おいて同様とする。）及びトランジスタ７０２は、基板７１６上に設けられている。トラ
ンジスタ７００及びトランジスタ７０２は絶縁層に覆われ、該絶縁層がＣＭＰなどにより
平坦化され、トランジスタ７００及びトランジスタ７０２のゲート電極が露出されている
。そして、露出されたトランジスタ７００及びトランジスタ７０２のゲート電極上に、ト
ランジスタ７０４及びトランジスタ７０６のソース電極層及びドレイン電極層と同一の層
の一部が設けられ、トランジスタ７００及びトランジスタ７０２のゲート電極と、第１の
配線７１１及び第２の配線７１２と、を電気的に接続している。なお、ここで、トランジ
スタ７００及びトランジスタ７０２はｐ型トランジスタであるが、これに限定されない。
【０１６９】
図１３（Ｃ）に示すように、トランジスタ７００（図示していない。以下、図１３（Ｃ
）において同様とする。）及びトランジスタ７０２のゲート電極層の一部（トランジスタ
７０４及びトランジスタ７０６のバックゲートとなる部分）は、トランジスタ７０４及び
トランジスタ７０６の半導体層の少なくともチャネル形成領域となる部分と重畳し、トラ
ンジスタ７０４及びトランジスタ７０６のバックゲートとなる部分とトランジスタ７０４
及びトランジスタ７０６の半導体層はトランジスタ７００及びトランジスタ７０２上に設
けられた絶縁層を介して設けられている。この絶縁層は、トランジスタ７００及びトラン
ジスタ７０２上の絶縁層が平坦化された際に、トランジスタ７００及びトランジスタ７０
２が有する半導体層の厚みに起因して残存する部分である。このように、平坦化処理によ
り残存した絶縁層を介して上部トランジスタとバックゲートが設けられており、該バック
ゲートが下部トランジスタのゲート電極層と同一の層の一部により構成されていることが
、本発明の一態様である記憶素子の特徴の一である。このように、上部トランジスタのバ
ックゲートが下部トランジスタのゲート電極層と同一の層により設けられることで、作製
工程を増加させることなく上部トランジスタのバックゲートを設けることができる。
【０１７０】
（実施の形態８）
本実施の形態は、本発明の一態様であって、実施の形態１乃至実施の形態７とは異なる
素子について説明する。具体的には、実施の形態２と同様に作製することのできる、論理
ゲートの一つであるＮＯＲゲートについて図１４を参照して説明する。
【０１７１】
図１４（Ａ）に示す記憶素子は、トランジスタ８００、トランジスタ８０２及びトラン
ジスタ８０４を有する。図１４（Ａ）において、トランジスタ８００のソース電極及びド
レイン電極の一方とトランジスタ８０２のソース電極及びドレイン電極の一方は、接地電
位Ｖｓｓの第５の配線８１５に接続されている。トランジスタ８００のソース電極及びド
レイン電極の他方と、トランジスタ８０２のソース電極及びドレイン電極の他方と、トラ
ンジスタ８０４のソース電極及びドレイン電極の一方は、第３の配線８１３に接続されて
いる。トランジスタ８０４のソース電極及びドレイン電極の他方は、電源電位Ｖｄｄの第
４の配線８１４に接続されている。そして、トランジスタ８００のゲート電極は第１の配
線８１１に接続されている。トランジスタ８０２のゲート電極は第２の配線８１２に接続
されている。トランジスタ８０４のゲート電極はトランジスタ８０４のソース電極及びド
レイン電極の他方に接続されている。トランジスタ８００には、更なるゲート電極として
バックゲートＢＧ１が設けられている。トランジスタ８０２には、更なるゲート電極とし
てバックゲートＢＧ２が設けられている。トランジスタ８０４には、更なるゲート電極と
してバックゲートＢＧ３が設けられている。
【０１７２】
図１４（Ｂ）は、図１４（Ａ）に示す記憶素子の具体的な構成の一例として、上面図を
示す。図１４（Ｃ）は、図１４（Ｂ）中のＸ−Ｙにおける断面図を示したものである。
【０１７３】
図１４（Ｂ）に示すように、トランジスタ８００及びトランジスタ８０２は、図１３の
トランジスタ７０４及びトランジスタ７０６と同じものを用いることができる。
【０１７４】
しかしながら、トランジスタ８０４は、トランジスタ７００及びトランジスタ７０２と
は異なり、トランジスタ８０２と同様に形成されたものを用いる。すなわち、チャネル形
成領域が酸化物半導体層であるトランジスタとすることが好ましい。そして、トランジス
タ８００及びトランジスタ８０２のチャネル幅は、トランジスタ８０４のチャネル幅より
も遙かに大きいことが好ましく、より好ましくは、トランジスタ８００及びトランジスタ
８０２のチャネル幅は、トランジスタ８０４のチャネル幅の３倍以上、更に好ましくは５
倍以上とする。
【０１７５】
図１４（Ｃ）において、トランジスタ８０４は、基板８１６上に設けられている。トラ
ンジスタ８０４は絶縁層に覆われ、該絶縁層がＣＭＰなどにより平坦化され、トランジス
タ８０４のゲート電極が露出されている。そして、露出されたトランジスタ８０４のゲー
ト電極上に、トランジスタ８００及びトランジスタ８０２のソース電極層及びドレイン電
極層と同一の層の一部が設けられ、トランジスタ８０４のゲート電極と第４の配線８１４
とを電気的に接続している。
【０１７６】
図１４（Ｃ）に示すように、トランジスタ８０４のゲート電極層と同一の層の一部（ト
ランジスタ８００およびトランジスタ８０２のバックゲートとなる部分）は、トランジス
タ８００及びトランジスタ８０２の半導体層の少なくともチャネル形成領域となる部分と
重畳し、トランジスタ８００及びトランジスタ８０２のバックゲートとなる部分とトラン
ジスタ８００及びトランジスタ８０２の半導体層はトランジスタ８０４上に設けられた絶
縁層を介して設けられている。この絶縁層は、トランジスタ８０４上の絶縁層が平坦化さ
れた際に、トランジスタ８０４が有する半導体層の厚みに起因して残存する部分である。
このように、平坦化処理により残存した絶縁層を介して上部トランジスタとバックゲート
が設けられており、該バックゲートが下部トランジスタのゲート電極層と同一の層の一部
により構成されていることが、本発明の一態様である記憶素子の特徴の一である。このよ
うに、上部トランジスタのバックゲートが下部トランジスタのゲート電極層と同一の層に
より設けられることで、作製工程を増加させることなく上部トランジスタのバックゲート
を設けることができる。
【０１７７】
（実施の形態９）
次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機
器には、実施の形態１乃至実施の形態８で説明した素子の少なくとも一つを搭載させる。
本発明の一態様である電子機器として、例えば、コンピュータ、携帯電話機（携帯電話、
携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、
デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、ま
たはテレビジョン受信機ともいう）などが挙げられる。
【０１７８】
図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体９０１、筐体９０２
、表示部９０３、キーボード９０４などによって構成されている。筐体９０１と筐体９０
２内には、実施の形態１乃至実施の形態８で説明した素子が設けられている。図１５（Ａ
）に示すノート型のパーソナルコンピュータに実施の形態１乃至実施の形態８で説明した
素子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。
【０１７９】
図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体９１１には、表示部９１３と、
外部インターフェイス９１５と、操作ボタン９１４などが設けられている。更には、携帯
情報端末を操作するスタイラス９１２などを備えている。本体９１１内には、実施の形態
１乃至実施の形態８で説明した素子が設けられている。図１５（Ｂ）に示すＰＤＡに上記
の実施の形態１乃至実施の形態８で説明した素子を搭載することで、消費電力を低減し、
素子の占有面積を小さくすることができる。
【０１８０】
図１５（Ｃ）は、電子ペーパーを実装した電子書籍９２０であり、筐体９２１と筐体９
２３の２つの筐体で構成されている。筐体９２１及び筐体９２３には、それぞれ表示部９
２５及び表示部９２７が設けられている。筐体９２１と筐体９２３は、軸部９３７により
接続されており、該軸部９３７を軸として開閉動作を行うことができる。そして、筐体９
２１は、電源９３１、操作キー９３３、スピーカー９３５などを備えている。筐体９２１
、筐体９２３の少なくとも一には、実施の形態１乃至実施の形態８で説明した素子が設け
られている。図１５（Ｃ）に示す電子書籍に実施の形態１乃至実施の形態８で説明した素
子を搭載することで、消費電力を低減し、素子の占有面積を小さくすることができる。
【０１８１】
図１５（Ｄ）は、携帯電話機であり、筐体９４０と筐体９４１の２つの筐体で構成され
ている。さらに、筐体９４０と筐体９４１は、スライドし、図１５（Ｄ）のように展開し
ている状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
そして、筐体９４１は、表示パネル９４２、スピーカー９４３、マイクロフォン９４４、
操作キー９４５、ポインティングデバイス９４６、カメラ用レンズ９４７、外部接続端子
９４８などを備えている。そして、筐体９４０は、携帯電話機の充電を行う太陽電池セル
９４９、外部メモリスロット９５０などを備えている。なお、アンテナは、筐体９４１に
内蔵されている。筐体９４０と筐体９４１の少なくとも一には、実施の形態１乃至実施の
形態８で説明した素子が設けられている。図１５（Ｄ）に示す携帯電話機に実施の形態１
乃至実施の形態８で説明した素子を搭載することで、消費電力を低減し、素子の占有面積
を小さくすることができる。
【０１８２】
図１５（Ｅ）は、デジタルカメラであり、本体９６１、表示部９６７、接眼部９６３、
操作スイッチ９６４、表示部９６５、バッテリー９６６などによって構成されている。本
体９６１内には、実施の形態１乃至実施の形態８で説明した素子が設けられている。図１
５（Ｅ）に示すデジタルカメラに実施の形態１乃至実施の形態８で説明した素子を搭載す
ることで、消費電力を低減し、素子の占有面積を小さくすることができる。
【０１８３】
図１５（Ｆ）は、テレビジョン装置９７０であり、筐体９７１、表示部９７３、スタン
ド９７５などで構成されている。テレビジョン装置９７０の操作は、筐体９７１が備える
スイッチや、リモコン操作機９８０により行うことができる。筐体９７１及びリモコン操
作機９８０には、実施の形態１乃至実施の形態８で説明した素子が搭載されている。図１
５（Ｆ）に示すテレビジョン装置に実施の形態１乃至実施の形態８で説明した素子を搭載
することで、消費電力を低減し、素子の占有面積を小さくすることができる。
【符号の説明】
【０１８４】
１００    トランジスタ
１０２    トランジスタ
１０４    容量素子
１１１    第１の配線
１１２    第２の配線
１１３    第３の配線
１１４    第４の配線
１１５    第５の配線
１１６    基板
１２０    記憶素子
１２１    駆動回路
１２２    駆動回路
１２３    駆動回路
１２４    駆動回路
１５０    ベース基板
１５２    窒素含有層
１６０    ボンド基板
１６２    酸化膜
１６４    脆化領域
１６６    単結晶半導体層
１６８    半導体層
１７０    半導体層
１７２    絶縁層
１７４    ゲート電極
１７６    不純物領域
１７８    チャネル形成領域
１８０    層間絶縁層
１８２    導電層
１８４    半導体層
１８６    絶縁層
１８８    導電層
２００    トランジスタ
２０２    トランジスタ
２０４    容量素子
２１１    第１の配線
２１２    第２の配線
２１３    第３の配線
２１４    第４の配線
２１５    第５の配線
２１６    基板
３００    トランジスタ
３０２    トランジスタ
３１１    第１の配線
３１２    第２の配線
３１３    第３の配線
３１４    第４の配線
３１６    基板
４００    トランジスタ
４０２    トランジスタ
４１１    第１の配線
４１２    第２の配線
４１３    第３の配線
４１４    第４の配線
４１６    基板
５００    トランジスタ
５０２    トランジスタ
５０４    トランジスタ
５０６    トランジスタ
５１１    第１の配線
５１２    第２の配線
５１３    第３の配線
５１４    第４の配線
５１５    第５の配線
５１６    基板
６００    トランジスタ
６０２    トランジスタ
６０４    トランジスタ
６１１    第１の配線
６１２    第２の配線
６１３    第３の配線
６１４    第４の配線
６１５    第５の配線
６１６    基板
７００    トランジスタ
７０２    トランジスタ
７０４    トランジスタ
７０６    トランジスタ
７１１    第１の配線
７１２    第２の配線
７１３    第３の配線
７１４    第４の配線
７１５    第５の配線
７１６    基板
８００    トランジスタ
８０２    トランジスタ
８０４    トランジスタ
８１１    第１の配線
８１２    第２の配線
８１３    第３の配線
８１４    第４の配線
８１５    第５の配線
８１６    基板
９０１    筐体
９０２    筐体
９０３    表示部
９０４    キーボード
９１１    本体
９１２    スタイラス
９１３    表示部
９１４    操作ボタン
９１５    外部インターフェイス
９２０    電子書籍
９２１    筐体
９２３    筐体
９２５    表示部
９２７    表示部
９３１    電源
９３３    操作キー
９３５    スピーカー
９３７    軸部
９４０    筐体
９４１    筐体
９４２    表示パネル
９４３    スピーカー
９４４    マイクロフォン
９４５    操作キー
９４６    ポインティングデバイス
９４７    カメラ用レンズ
９４８    外部接続端子
９４９    太陽電池セル
９５０    外部メモリスロット
９６１    本体
９６３    接眼部
９６４    操作スイッチ
９６５    表示部
９６６    バッテリー
９６７    表示部
９７０    テレビジョン装置
９７１    筐体
９７３    表示部
９７５    スタンド
９８０    リモコン操作機
【図１】
0006014712.tif 000002
【図２】
0006014712.tif 000003
【図３】
0006014712.tif 000004
【図４】
0006014712.tif 000005
【図５】
0006014712.tif 000006
【図６】
0006014712.tif 000007
【図７】
0006014712.tif 000008
【図８】
0006014712.tif 000009
【図９】
0006014712.tif 000010
【図１０】
0006014712.tif 000011
【図１１】
0006014712.tif 000012
【図１２】
0006014712.tif 000013
【図１３】
0006014712.tif 000014
【図１４】
0006014712.tif 000015
【図１５】
0006014712.tif 000016