(57)【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路との間に並列に接続された複数本の入力ボンディングワイヤと、前記半導体チップと前記出力合成整合回路との間に並列に接続された複数本の出力ボンディングワイヤと
を備え、前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有することを特徴とする高周波半導体装置。
【請求項２】
前記半導体チップの各セルはドレイン端子電極を備え、
前記ドレイン端子電極は、前記複数本の出力ボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記半導体チップの各セルはゲート端子電極を備え、
前記ゲート端子電極は、前記複数本の入力ボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項１または２に記載の高周波半導体装置。
【請求項４】
前記半導体チップを複数チップ配置したことを特徴とする請求項１〜３のいずれか１項に記載の高周波半導体装置。
【請求項５】
前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して平行に配置したことを特徴とする請求項４に記載の高周波半導体装置。
【請求項６】
導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路との間に並列に接続された複数本の入力ボンディングワイヤと、前記半導体チップと前記出力合成整合回路との間に並列に接続された複数本の出力ボンディングワイヤと
を備え、前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔の配置された前記金属壁に対して０度以上９０度以下の所定の角度に配置したことを特徴とする高周波半導体装置。
【請求項７】
前記半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数のドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項８】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項７に記載の高周波半導体装置。
【請求項９】
マルチセル構成の半導体チップと、
整合回路と、
前記半導体チップと前記整合回路間に並列に接続された複数本のボンディングワイヤと
を備え、
前記複数本のボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップを内在する金属壁の１つの対角線に対してほぼ平行に配置したことを特徴とする高周波半導体装置。
【請求項１０】
マルチセル構成の半導体チップと、
整合回路と、
前記半導体チップと前記整合回路間に並列に接続された複数本のボンディングワイヤと
を備え、
前記複数本のボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向がそれぞれ、前記半導体チップを内在する金属壁の２つの対角線に対してほぼ平行なるように配置したことを特徴とする高周波半導体装置。
【請求項１１】
導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと
を備え、
前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記金属壁の１つの対角線に対してほぼ平行に配置したことを特徴とする高周波半導体装置。
【請求項１２】
導体ベースプレートと、
前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれたフィードスルー端子と、
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、
前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと
を備え、
前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有し、
前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向がそれぞれ前記金属壁の２つの対角線に対してほぼ平行なるように配置したことを特徴とする高周波半導体装置。
【請求項１３】
前記半導体チップの各セルはドレイン端子電極を備え、
前記ドレイン端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項９〜１２のいずれか１項に記載の高周波半導体装置。
【請求項１４】
前記半導体チップの各セルはゲート端子電極を備え、
前記ゲート端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項９〜１３のいずれか１項に記載の高周波半導体装置。
【請求項１５】
前記半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数のドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項９〜１２のいずれか１項に記載の高周波半導体装置。
【請求項１６】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１５に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体装置に関する。
【背景技術】
【０００２】
従来の高周波半導体装置においては、並列配置した能動素子を入力ボンディングワイヤを介して共通の入力整合回路に接続し、出力ボンディングワイヤを介して共通の出力整合回路に接続している。
【０００３】
マイクロ波帯のディスクリート半導体においては、半導体チップと回路基板を接続するボンディングワイヤのインダクタンスは、整合回路の構成要素の一部であり、大きなインダクタンスが必要な場合、ボンディングワイヤを長くしていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０２−１５４５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ワイヤが長くなると放熱し難くなり、電流容量が低下し、また回路構成が大きくなる。
【０００６】
本実施の形態は、ボンディングワイヤの長さを長くすることなくインダクタンスの値を増大可能な高周波半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施の形態に係る高周波半導体装置は、導体ベースプレートと、前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、前記金属壁の入出力部に設けられた貫通孔と、前記貫通孔にはめ込まれたフィードスルー端子と、前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力分配整合回路および出力合成整合回路と、前記半導体チップと前記入力分配整合回路との間に並列に接続された複数本の入力ボンディングワイヤと、前記半導体チップと前記出力合成整合回路との間に並列に接続された複数本の出力ボンディングワイヤとを備え、前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップに対して垂直方向に配置する場合を０°として、該垂直方向から略４５°の所定の角度を有する。また、本実施の形態の別の態様によれば、半導体チップを複数チップ配置するとともに、半導体チップを、金属壁の１つの対角線に対してほぼ平行に配置する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２】比較例に係る高周波半導体装置の模式的平面パターン構成図。
【図３】第１の実施の形態の変形例１に係る高周波半導体装置の模式的平面パターン構成図。
【図４】第１の実施の形態の変形例２に係る高周波半導体装置の模式的平面パターン構成図。
【図５】第１の実施の形態の変形例１または変形例２に係る高周波半導体装置を収納するパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１０ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成図。
【図６】第１の実施の形態およびその変形例１または変形例２に係る高周波半導体装置の模式的断面構成であって、図１、図３〜図４のＩ−Ｉ線に沿う模式的断面構造図。
【図７】比較例に係る高周波半導体装置を構成する半導体チップの模式的平面パターン構成の拡大図。
【図８】（ａ）第１の実施の形態に係る高周波半導体装置を構成する半導体チップの模式的平面パターン構成の拡大図、（ｂ）図８（ａ）のＪ部分の拡大図。
【図９】第１の実施の形態に係る高周波半導体装置に搭載される半導体チップの構成例であって、図８（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１０】比較例に係る高周波半導体装置を構成する半導体チップ上において、ドレイン接続端子にワイヤボンディングを実施した様子を説明する模式図。
【図１１】第１の実施の形態に係る高周波半導体装置を構成する半導体チップ上において、ドレイン接続端子にワイヤボンディングを実施した様子を説明する模式図。
【図１２】比較例に係る高周波半導体装置を構成する半導体チップ上において、ドレイン接続端子にワイヤボンディングを実施した様子を説明する拡大された模式図。
【図１３】比較例に係る高周波半導体装置を構成する半導体チップ上において、ゲート接続端子にワイヤボンディングを実施した様子を説明する模式図。
【図１４】第１の実施の形態に係る高周波半導体装置を構成する半導体チップ上において、ゲート接続端子にワイヤボンディングを実施した様子を説明する模式図。
【図１５】（ａ）第１の実施の形態に係る高周波半導体装置を構成する半導体チップ上において、長さ１ｍｍのボンディングワイヤを８本並列に、ワイヤ端の間隔を０．２ｍｍでボンディングした端子間のインダクタンスの値と、ワイヤリング角度θとの関係を示す図、（ｂ）ドレイン端子電極Ｄ１に対してボンディングワイヤＷ１１、Ｗ２１、Ｗ３１、…、Ｗ８１を８本並列に、ワイヤリング角度θでボンディング接続した様子を示す模式図。
【図１６】第１の実施の形態に係る高周波半導体装置を構成する半導体チップ上において、ドレイン端子電極Ｄ１に対してボンディングワイヤを複数本並列に、ワイヤリング角度θでボンディング接続する際のワイヤ端の間隔ＤＥ、ワイヤの間隔ＤＷ、およびワイヤリング角度θを示す図。
【図１７】第２の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図１８】第２の実施の形態の変形例１に係る高周波半導体装置の模式的平面パターン構成図。
【図１９】第２の実施の形態の変形例２に係る高周波半導体装置の模式的平面パターン構成図。
【図２０】第２の実施の形態の変形例３に係る高周波半導体装置の模式的平面パターン構成図。
【図２１】図２０のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２２】図２０のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２３】図２０のＶ−Ｖ線に沿う模式的断面構造図。
【図２４】図２０のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図２５】第２の実施の形態の変形例３に係る高周波半導体装置を収納するパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１０ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成図。
【図２６】第３の実施の形態に係る高周波半導体装置の模式的平面パターン構成図。
【図２７】第３の実施の形態の変形例１に係る高周波半導体装置の模式的平面パターン構成図。
【図２８】第３の実施の形態の変形例２に係る高周波半導体装置の模式的平面パターン構成図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
（高周波半導体装置）
第１の実施の形態に係る高周波半導体装置１の模式的平面パターン構成は、図１に示すように表される。また、第１の実施の形態に係る高周波半導体装置１の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造は、図６に示すように表される。
【００１２】
第１の実施の形態に係る高周波半導体装置１は、図１および図６に示すように、マルチセル構成の半導体チップ２４と、入力分配整合回路１７・出力合成整合回路１８と、半導体チップ２４と入力分配整合回路１７・出力合成整合回路１８間に並列に接続された複数本のボンディングワイヤ１２・１４とを備える。ここで、複数本のボンディングワイヤ１２・１４は、半導体チップ２４に対して平面上で９０°以下の所定の角度を有する。
【００１３】
また、第１の実施の形態に係る高周波半導体装置１において、半導体チップ２４の各セルはドレイン端子電極を備え、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４に平行な平行四辺形を備えていても良い。
【００１４】
また、第１の実施の形態に係る高周波半導体装置１において、半導体チップ２４の各セルはゲート端子電極を備え、ゲート端子電極は、複数本の入力ボンディングワイヤ１２に平行な平行四辺形を備えていても良い。
【００１５】
（比較例）
一方、比較例に係る高周波半導体装置１ａの模式的平面パターン構成は、図２に示すように表される。比較例に係る高周波半導体装置１ａにおいては、図２に示すように、半導体チップ２４と入力分配整合回路１７・出力合成整合回路１８間は、並列に配置された半導体チップ２４の各セルに対して直角に接続された入力ボンディングワイヤ１２・出力ボンディングワイヤ１４を介して接続されている。また、比較例に係る高周波半導体装置１ａにおいても、図２のＩ−Ｉ線に沿う模式的断面構造は、図６と同様に表される。その他の構成は、図１と同様である。
【００１６】
第１の実施の形態に係る高周波半導体装置１においては、半導体チップ２４に対して直角に接続されていた複数のボンディングワイヤ１２・１４を、半導体チップ２４に対して所定の角度を持たせて接続することにより、複数のボンディングワイヤ間の距離が縮まり、相互インダクタンスの値を大きくすることができる。その結果、ボンディングワイヤの長さを長くすることなくインダクタンスの値を大きくすることができる。
【００１７】
さらに詳細に、実施の形態に係る高周波半導体装置１は、図１および図６に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置されたマルチセル構成の半導体チップ２４と、半導体チップ２４を内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４に隣接して配置された入力分配整合回路１７および出力合成整合回路１８と、半導体チップ２４と入力分配整合回路１７および出力合成整合回路１８を接続する複数本の入力ボンディングワイヤ１２および複数本の出力ボンディングワイヤ１４とを備え、入力ボンディングワイヤ１２および出力ボンディングワイヤ１４は、半導体チップ２４に対して平面上で９０°以下の所定の角度を有する。
【００１８】
また、第１の実施の形態に係る高周波半導体装置１は、図１および図６に示すように、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、入力ストリップライン１９ａおよび出力ストリップラインストリップライン１９ｂ上にそれぞれ配置された入力端子電極２１ａおよび出力端子電極２１ｂとを備えていても良い。
【００１９】
また、第１の実施の形態に係る高周波半導体装置１は、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４に隣接して配置された入力回路基板２６および出力回路基板２８を備え、入力分配整合回路１７は、入力回路基板２６上に配置され、入力ストリップライン１９ａに接続され、出力合成整合回路１８は、出力回路基板２８上に配置され、出力ストリップライン１９ｂに接続されていても良い。
【００２０】
また、実施の形態に係る高周波半導体装置１は、図１および図６に示すように、金属壁１６上に配置されたメタルシールリング１０ａと、メタルシールリング１０ａ上に配置されたメタルキャップ１０とを備えていても良い。
【００２１】
実施の形態に係る高周波半導体装置１の導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００２２】
パッケージ外壁は、金属若しくはセラミックで形成可能である。金属壁１６の場合には、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００２３】
金属壁１６の上面には、メタルシールリング１０ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２４】
また、実施の形態に係る高周波半導体装置１において、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２５】
メタルキャップ１０は、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
【００２６】
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
【００２７】
（変形例）
第１の実施の形態の変形例１に係る高周波半導体装置１の模式的平面パターン構成は、図３に示すように表され、変形例２に係る高周波半導体装置１の模式的平面パターン構成は、図４に示すように表される。
【００２８】
また、第１の実施の形態の変形例１・変形例２に係る高周波半導体装置１を収納するパッケージの模式的鳥瞰構成であって、メタルキャップ１０は、図５（ａ）に示すように表され、メタルシールリング１０ａは、図５（ｂ）に示すように表され、金属壁１６は、図５（ｃ）に示すように表され、導体ベースプレート２００・フィードスルー下層部２０・フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成は、図５（ｄ）に示すように表される。
【００２９】
また、第１の実施の形態の変形例１・変形例２に係る高周波半導体装置１の模式的断面構成であって、図３・図４のＩ−Ｉ線に沿う模式的断面構造は、第１の実施の形態に係る図６と同様に表される。
【００３０】
第１の実施の形態の変形例１に係る高周波半導体装置１においては、出力回路基板２８上に配置された出力合成整合回路１８のパターン形状を工夫して、端子電極２１ａ・２１ｂが、略直線上に配置可能な構成を実現している。一方、第１の実施の形態の変形例２に係る高周波半導体装置１においては、出力回路基板２８上に配置された出力合成整合回路１８のパターン形状を第１の実施の形態のパターン形状と同様に配置し、ボンディングワイヤ１５を斜めに形成することによって、端子電極２１ａ・２１ｂが、略直線上に配置可能な構成を実現している。
【００３１】
第１の実施の形態に係る高周波半導体装置１においては、入力ボンディングワイヤ１２および出力ボンディングワイヤ１４は、半導体チップ２４に対して平面上で９０°以下の所定の角度を有するように配置されるため、金属壁１６の入出力部に設けられた貫通孔３４の配置は、図１に示すように、端子電極２１ａ・２１ｂが、直線から外れた位置に配置される。
【００３２】
一方、第１の実施の形態の変形例１・変形例２に係る高周波半導体装置１においては、端子電極２１ａ・２１ｂが、略直線上に配置可能な構成を実現しているため、金属壁１６の入出力部に設けられた貫通孔３４の配置は、図３・図４に示すように、端子電極２１ａ・２１ｂが、略直線上に配置される。
【００３３】
尚、図１、図３〜図６に示すように、第１の実施の形態およびその変形例１・変形例２に係る高周波半導体装置１においては、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成しても良い。すなわち、フィードスルー下層部２０とフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、フィードスルー下層部２０とフィードスルー上層部２２の接続部分の応力集中点と応力発生源（金属壁１６）を離すことができる。これによって、応力が緩和され、応力集中点におけるクラックの発生を抑制することができる。
【００３４】
（半導体素子構造）
比較例に係る高周波半導体装置１ａに搭載される半導体チップ２４ｃの模式的平面パターン構成の拡大図は、図７に示すように表される。
【００３５】
実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４の模式的平面パターン構成の拡大図は、図８（ａ）に示すように表され、図８（ａ）のＪ部分の拡大図は、図８（ｂ）に示すように表される。また、実施の形態に係る高周波半導体装置に搭載される半導体チップ２４の構成例であって、図８（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成例は、図９に示すように表される。
【００３６】
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ８は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、複数のソース端子電極Ｓ１，Ｓ２，…，Ｓ９よびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の下部に配置されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９に対してＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９を介して接続された接地電極（図示省略）とを備える。
【００３７】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８には、ボンディングワイヤ１４が接続される。
【００３８】
第１の実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４においては、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８およびゲート端子電極Ｇ１，Ｇ２，…，Ｇ８が、平行四辺形の形状を有する点が、比較例に係る高周波半導体装置１ａに搭載される半導体チップ２４ｃと異なる点である。
【００３９】
ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１，Ｓ２，…，Ｓ９は、接地電極（図示省略）に接続される。
【００４０】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００４１】
（構造例）
実施の形態に係る高周波半導体装置１に搭載される半導体チップ２４のＦＥＴセルの構成例は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図９に示す構成例では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００４２】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００４３】
なお、実施の形態に係る高周波半導体装置に搭載される半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００４４】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００４５】
（ワイヤボンディング）
比較例に係る高周波半導体装置１ａを構成する半導体チップ２４ｃ上において、ドレイン端子電極Ｄ１にボンディングワイヤＷ１１・Ｗ２１・Ｗ３１・Ｗ４１・Ｗ５１…を形成した様子は、模式的に、図１０に示すように表される。図１０において、ドレイン端子電極Ｄ１上には、ボンディングワイヤＷ１１・Ｗ２１・Ｗ３１・Ｗ４１・Ｗ５１に対応してボンディング接続電極ＢＧ１１・ＢＧ２１・ＢＧ３１・ＢＧ４１・ＢＧ５１が形成されている。他のドレイン端子電極Ｄ２・Ｄ３・…・Ｄ８に対しても、図示は省略されているが、ボンディングワイヤおよびボンディング接続電極が同様に形成される。
【００４６】
第１の実施の形態に係る高周波半導体装置１を構成する半導体チップ２４上において、ドレイン端子電極Ｄ１にボンディングワイヤＷ１１・Ｗ２１・Ｗ３１・Ｗ４１・Ｗ５１…を形成した様子は、模式的に、図１１に示すように表される。図１１において、ドレイン端子電極Ｄ１上には、ボンディングワイヤＷ１１・Ｗ２１・Ｗ３１・Ｗ４１・Ｗ５１に対応してボンディング接続電極ＢＧ１１・ＢＧ２１・ＢＧ３１・ＢＧ４１・ＢＧ５１が形成されている。他のドレイン端子電極Ｄ２・Ｄ３・…・Ｄ８に対しても、図示は省略されているが、ボンディングワイヤおよびボンディング接続電極が同様に形成される。
【００４７】
また、第１の実施の形態に係る高周波半導体装置１において、半導体チップ２４の各セルは、ドレイン端子電極Ｄ１・Ｄ２・…・Ｄ８を備え、ドレイン端子電極Ｄ１・Ｄ２・…・Ｄ８は、図１１に示すように、複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ５１に平行な平行四辺形を備えていても良い。
【００４８】
比較例に係る高周波半導体装置１ａを構成する半導体チップ２４ｃ上において、ドレイン端子電極Ｄ１にワイヤボンディングを斜めに実施した様子を説明する拡大図は、図１２に示すように表される。特に、比較例に係る高周波半導体装置１ａを構成する半導体チップ２４ｃ上においては、ドレイン端子電極Ｄ１にワイヤボンディングを斜めに実施すると、ドレイン端子電極Ｄ１が長方形のため、接続点Ａ１１・Ａ２１・Ａ３１・Ａ４１・Ａ５１と接続点Ｂ１１・Ｂ２１・Ｂ３１・Ｂ４１・Ｂ５１との間の長さがばらつき易い。また、接続点Ａ１１・Ａ２１・Ａ３１・Ａ４１・Ａ５１と接続点Ｂ１１・Ｂ２１・Ｂ３１・Ｂ４１・Ｂ５１との間の長さがばらつき或いは、長さが長くなると、中心点Ｍの部分で、溶断し易い。ワイヤが長くなると放熱し難くなり、電流容量が低下するからである。
【００４９】
比較例に係る高周波半導体装置１ａを構成する半導体チップ２４ｃ上において、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８にボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８を形成した様子は、模式的に、図１３に示すように表される。図１３において、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８上には、ボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８に対応してボンディング接続電極ＢＧ１・ＢＧ２・…・ＢＧ８が形成されている。
【００５０】
第１の実施の形態に係る高周波半導体装置１を構成する半導体チップ２４上において、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８にボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８を形成した様子は、模式的に、図１４に示すように表される。図１４において、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８上には、ボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８に対応してボンディング接続電極ＢＧ１・ＢＧ２・…・ＢＧ８が形成されている。
【００５１】
また、第１の実施の形態に係る高周波半導体装置１おいて、半導体チップ２４の各セルは、図１４に示すように、ゲート端子電極Ｇ１・Ｇ２・…・Ｇ８を備え、ゲート端子電極Ｇ１・Ｇ２・…・Ｇ８は、複数本のボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８に平行な平行四辺形を備えていても良い。
【００５２】
第１の実施の形態に係る高周波半導体装置１おいて、ドレイン端子電極Ｄ１・Ｄ２・…・Ｄ８は、図１１に示すように、複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ５１に平行な平行四辺形を備えているため、斜めに複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ５１を形成しやすい。すなわち、ボンディングされたワイヤの先端には、図１１に示すように、楕円状につぶれたボンディング接続電極ＢＧ１・ＢＧ２・…・ＢＧ８が形成され、斜めにワイヤを打つ場合、ボンディングワイヤの先端が隣のセルのドレイン端子電極に接触しない。一方、比較例に係る高周波半導体装置１ａおいては、図１０に示すように、斜めにワイヤを打つ場合、ボンディングワイヤの先端が隣のセルのドレイン端子電極に接触しやすい。
【００５３】
同様に、第１の実施の形態に係る高周波半導体装置１おいて、ゲート端子電極Ｇ１・Ｇ２・…・Ｇ８は、図１４に示すように、複数本のボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８に平行な平行四辺形を備えているため、斜めに複数本のボンディングワイヤＷＧ１・ＷＧ２・…・ＷＧ８を形成しやすい。
【００５４】
第１の実施の形態に係る高周波半導体装置１を構成する半導体チップ２４上において、長さ１ｍｍのボンディングワイヤを８本並列に、ワイヤ端の間隔を０．２ｍｍでボンディングした端子間のインダクタンスの値と、ワイヤリング角度θとの関係は、図１５（ａ）に示すように表される。また、ドレイン端子電極Ｄ１に対してボンディングワイヤＷ１１、Ｗ２１、Ｗ３１、…、Ｗ８１を８本並列に、ワイヤリング角度θでボンディング接続した様子は、模式的に図１５（ｂ）に示すように表される。ここで、ワイヤリング角度θは、図１５（ｂ）に示すように、複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ８１を半導体チップ２４に対して垂直に配置する場合を０度として、この垂直線から図った角度である。ここで、ワイヤリング角度θは、平面上で９０°以下の所定の角度を有する。
【００５５】
第１の実施の形態に係る高周波半導体装置１を構成する半導体チップ２４上において、ドレイン端子電極Ｄ１に対してボンディングワイヤを複数本並列に、ワイヤリング角度θでボンディング接続する際のワイヤ端の間隔ＤＥ、ワイヤの間隔ＤＷ、およびワイヤリング角度θは、それぞれ図１６に示すように表される。
【００５６】
図１５（ａ）に示すように、第１の実施の形態に係る高周波半導体装置１を構成する半導体チップ２４上において、長さ１ｍｍのボンディングワイヤを８本並列に、ワイヤ端の間隔ＤＥを０．２ｍｍでボンディングして、８本並列で０．０３ｎＨを形成したいとき、ワイヤリング角度θ＝０度の場合（比較例）、ワイヤ長は１．２ｍｍとなる。一方、ワイヤリング角度θ＝４５度の場合、１ｍｍ長のワイヤで０．０３ｎＨを得ることができる。
【００５７】
ワイヤリング角度θ＝０度の場合（比較例）、ボンディングワイヤの間隔ＤＷは０．２ｍｍのままであるが、ボンディングワイヤを斜めにすることで、ワイヤ端の間隔ＤＥは、０．２ｍｍのままで、ワイヤの間隔ＤＷを縮めることがで、実質的に相互インダクタンスの値を増加することができ、結果としてインダクタンスの値を増加することができる。
【００５８】
また、ワイヤリング角度θの下限値は、ボンディングワイヤが重なり、１本にみえてしまう角度、すなわち、０度である。
【００５９】
第１の実施の形態およびその変形例１〜２によれば、ボンディングワイヤの長さを長くすることなくインダクタンスの値を増大可能な高周波用半導体装置を提供することができる。
【００６０】
[第２の実施の形態]
第２の実施の形態に係る高周波半導体装置１の模式的平面パターン構成は、図１７に示すように表され、変形例１〜３に係る高周波半導体装置１の模式的平面パターン構成は、図１８〜図２０に示すように表される。
【００６１】
第２の実施の形態およびその変形例１〜変形例３に係る高周波半導体装置１においては、図１７〜図２０に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図１７〜図２０においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
【００６２】
第２の実施の形態およびその変形例１〜３に係る高周波半導体装置１は、図１７〜図２０に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された複数チップのマルチセル構成の半導体チップ２４ａ・２４ｂと、半導体チップ２４ａ・２４ｂを内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６・出力回路基板２８と、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃおよびストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃおよびストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂおよび出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂおよび複数本の出力ボンディングワイヤ１４ａ・１４ｂとを備える。ここで、入力ボンディングワイヤ１２ａ・１２ｂおよび出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度を有する。
【００６３】
第２の実施の形態およびその変形例１〜３に係る高周波半導体装置１において、半導体チップ２４ａ・２４ｂの各セルはドレイン端子電極を備え、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４ａ・１４ｂに平行な平行四辺形を備えていても良い。
【００６４】
また、第２の実施の形態およびその変形例１〜３に係る高周波半導体装置１において、半導体チップ２４ａ・２４ｂの各セルはゲート端子電極を備え、ゲート端子電極は、複数本の入力ボンディングワイヤ１２ａ・１２ｂに平行な平行四辺形を備えていても良い。尚、図１８〜図１９では、導体ベースプレート２００および導体ベースプレート２００上に配置された金属壁１６は図示を省略している。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００６５】
第２の実施の形態およびその変形例１〜２に係る高周波半導体装置１においては、いずれも半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して平行に配置している例が示されている。
【００６６】
一方、第２の実施の形態の変形例３に係る高周波半導体装置１においては、図２０に示すように、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して９０度となるように配置している例が示されている。さらに、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して０度以上９０度以下の所定の角度となるように配置しても良い。
【００６７】
第２の実施の形態の変形例３に係る高周波半導体装置において、図２０のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図２１に示すように表され、図２０のＩＶ−ＩＶ線に沿う模式的断面構造は、図２２に示すように表され、図２０のＶ−Ｖ線に沿う模式的断面構造は、図２３に示すように表され、図２０のＶＩ−ＶＩ線に沿う模式的断面構造は、図２４に示すように表される。
【００６８】
また、第２の実施の形態の変形例３に係る高周波半導体装置を収納するパッケージの模式的鳥瞰構成は、図２５に示すように表される。図２５（ａ）はメタルキャップ１０、図２５（ｂ）はメタルシールリング１０ａ、図２５（ｃ）は、金属壁１６、図２５（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成をそれぞれ表す。
【００６９】
第２の実施の形態の変形例３に係る高周波半導体装置を収納するパッケージにおいては、入力側のフィードスルー構成（２０・１９ａ・２２）と出力側のフィードスルー構成（２０・１９ｂ・２２）は、図２５に示すように、導体ベースプレート２００上の互いに対向する辺上において、シフトして配置されている。
【００７０】
図２５に示されるパッケージは、図１に示す第１の実施の形態、図１９に示す第２の実施の形態の変形例２においても適用可能である。
【００７１】
第２の実施の形態およびその変形例１〜３によれば、ボンディングワイヤの長さを長くすることなくインダクタンスの値を増大可能な高周波用半導体装置を提供することができる。
【００７２】
[第３の実施の形態]
第３の実施の形態に係る高周波半導体装置１の模式的平面パターン構成は、図２６に示すように表され、変形例１〜変形例２に係る高周波半導体装置１の模式的平面パターン構成は、図２７〜図２８に示すように表される。
【００７３】
第３の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１においては、図２６〜図２８に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図２６〜図２８においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
【００７４】
また、第３の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１においては、図２６〜図２８に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対してほぼ平行に配置している。
【００７５】
特に、第３の実施の形態に係る高周波半導体装置１においては、図２６に示すように、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が、それぞれ金属壁１６の２つの対角線に対してほぼ平行なるように配置している。
【００７６】
第３の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１は、図２６〜図２８に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された複数チップのマルチセル構成の半導体チップ２４ａ・２４ｂと、半導体チップ２４ａ・２４ｂを内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６・出力回路基板２８と、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃおよびストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃおよびストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂおよび出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂおよび複数本の出力ボンディングワイヤ１４ａ・１４ｂとを備える。ここで、入力ボンディングワイヤ１２ａ・１２ｂおよび出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で９０°以下の所定の角度を有する。
【００７７】
第３の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１において、半導体チップ２４ａ・２４ｂの各セルはドレイン端子電極を備え、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４ａ・１４ｂに平行な平行四辺形を備えていても良い。
【００７８】
また、第３の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１において、半導体チップ２４ａ・２４ｂの各セルはゲート端子電極を備え、ゲート端子電極は、複数本の入力ボンディングワイヤ１２ａ・１２ｂに平行な平行四辺形を備えていても良い。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７９】
第３の実施の形態およびその変形例１〜変形例２に係る高周波半導体装置１においては、第１〜第２の実施の形態に比べ、半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波用半導体装置を提供することができる。
【００８０】
第３の実施の形態およびその変形例１〜変形例２によれば、ボンディングワイヤの長さを長くすることなくインダクタンスの値を増加した高周波用半導体装置を提供することができる。
【００８１】
以上説明したように、本実施の形態によれば、半導体チップに対して直角に接続されていたボンディングワイヤを、半導体チップに対して角度を持たせて接続することにより、ボンディングワイヤ間の距離が縮まり、相互インダクタンスが大きくすることができる。
【００８２】
本実施の形態によれば、ボンディングワイヤの長さを長くすることなくインダクタンスの値を増大可能な高周波用半導体装置を提供することができる。
【００８３】
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８４】
なお、実施の形態に係る高周波半導体装置に搭載される半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
【００８５】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００８６】
１…高周波半導体装置
１０…メタルキャップ
１０ａ…メタルシールリング
１１、１２、１２ａ、１２ｂ、１４、１４ａ、１４ｂ、１５…ボンディングワイヤ
１６…パッケージ外壁（金属壁）
１７…入力分配整合回路
１７ａ、１７ｂ…入力整合回路
１７ｃ…入力分配回路
１８…出力合成整合回路
１８ａ、１８ｂ…出力整合回路
１８ｃ…出力合成回路
１７ｄ、１８ｄ、１９ａ、１９ｂ…ストリップライン
２０…フィードスルー下層部
２１、２１ａ、２１ｂ…端子電極
２２…フィードスルー上層部
２４、２４ａ、２４ｂ、２４ｃ…半導体チップ
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ８…ゲート端子電極
Ｓ，Ｓ１，Ｓ１，…，Ｓ９…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８…ドレイン端子電極
ＳＣ１，ＳＣ２，…，ＳＣ９…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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