(57)【特許請求の範囲】
【請求項１】
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１の半導体を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２の半導体を含む第２のトランジスタと、
を有し、
前記第２の半導体は、前記第２のソース電極上及び前記第２のドレイン電極上に位置し、
前記第２のゲート電極は、前記第２の半導体上に位置し、
前記第１の半導体は、第１のチャネル形成領域を有し
前記第２の半導体は、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、酸化物半導体を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を有し、
前記第１のゲート電極上面に前記第２のドレイン電極の下面が接することで、前記第１のゲート電極と、前記第２のドレイン電極と、は電気的に接続されて電荷が保持されるノードを構成し、
前記第１のゲート電極上面と接する前記第２のドレイン電極の部分は、前記第２の半導体の下面と接し、
前記第２のトランジスタは、
第１の絶縁層及び第２の絶縁層を含み、
前記第１の絶縁層は、前記第２のソース電極上方に設けられた領域を有し、
前記第２の絶縁層は、前記第２のドレイン電極上方に設けられた領域を有し、
前記第１の絶縁層は、前記第２のソース電極と前記第２のゲート電極との間であって、且つ前記第２のソース電極と前記第２の半導体との間に設けられた領域を有し、
前記第２の絶縁層は、前記第２のドレイン電極と前記第２のゲート電極との間であって、且つ前記第２のドレイン電極と前記第２の半導体との間に設けられた領域を有する半導体装置。
【請求項２】
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１の半導体を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２の半導体を含む第２のトランジスタと、
を有し、
前記第２の半導体は、前記第２のソース電極上及び前記第２のドレイン電極上に位置し、
前記第２のゲート電極は、前記第２の半導体上に位置し、
前記第１の半導体は、第１のチャネル形成領域を有し
前記第２の半導体は、第２のチャネル形成領域を有し、
前記第２のチャネル形成領域は、酸化物半導体を有し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を有し、
前記第１のゲート電極上面に前記第２のドレイン電極の下面が接することで、前記第１のゲート電極と、前記第２のドレイン電極と、は電気的に接続されて電荷が保持されるノードを構成し、
前記第１のゲート電極上面と接する前記第２のドレイン電極の部分は、前記第２の半導体の下面と接し、
前記第２のトランジスタは、
第１の絶縁層及び第２の絶縁層を含み、
前記第１の絶縁層は、前記第２のソース電極上方に設けられた領域を有し、
前記第２の絶縁層は、前記第２のドレイン電極上方に設けられた領域を有し、
前記第１の絶縁層は、前記第２のソース電極と前記第２のゲート電極との間であって、且つ前記第２のソース電極と前記第２の半導体との間に設けられた領域を有し、
前記第２の絶縁層は、前記第２のドレイン電極と前記第２のゲート電極との間であって、且つ前記第２のドレイン電極と前記第２の半導体との間に設けられた領域を有し、
前記第１の絶縁層は、前記第２のソース電極と前記第２のゲート電極とが重なり合う第１の部分と重なる領域を有し、
前記第２の絶縁層は、前記第２のドレイン電極と前記第２のゲート電極とが重なり合う第２の部分と重なる領域を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別できる
。
【０００３】
揮発性記憶装置の例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャ
パシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため（若
しくは減少するため）、情報の読み出しの度に、再度の書き込み動作が必要となる。また
、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク
電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、ま
たは流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動
作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。ま
た、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材
料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の例としては、フラッシュメモリがある。フラッシュメモリは、トラン
ジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フロ
ーティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて
長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を
有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材
料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成す
る。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで
、長期間にわたって情報を保持することが可能である。
【００１２】
また、開示する発明の一態様では、酸化物半導体を用いた書き込み用トランジスタ、該書
き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子
を含むメモリセルを有する半導体装置を提供する。メモリセルは不揮発性であることが好
ましい。該メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオ
ン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一
方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続
されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることに
より、ノードに所定量の電荷を保持させることで行う。また、読み出し用トランジスタと
して、しきい値電圧を正に制御したトランジスタを用いることで、読み出し電位を正の電
位とする。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、ソース線と、ビット線と、第１の信号線と、第２の信号線と、ワード
線と、ソース線とビット線との間に接続されたメモリセルと、を有し、メモリセルは、第
１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域
を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電
極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第
１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成さ
れると共に、第１のトランジスタのしきい値電圧が正となるように導電性を付与する不純
物元素が添加され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の一方
と、は電気的に接続されて電荷が保持されるノードを構成し、ソース線と、第１のソース
電極とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され
、第１の信号線と、第２のソース電極とは、電気的に接続され、第２の信号線と、第２の
ゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接
続された半導体装置である。
【００１５】
上記の半導体装置において、ノードには、第１のトランジスタのコンダクタンスを制御す
るための複数種類の電荷の一が与えられるのが好ましい。
【００１６】
また、上記の半導体装置において、第１のトランジスタのしきい値電圧は、ワード線に０
Ｖを与える場合に、ノードが保持する電荷に関わらず第１のトランジスタがオフ状態とな
る電圧であるのが好ましい。
【００１７】
また、上記の半導体装置において、第２のチャネル形成領域は、酸化物半導体を含んで構
成されるのが好ましい。
【００１８】
また、上記の半導体装置において、第１のチャネル形成領域は、シリコンを含んで構成さ
れ、不純物元素として硼素、アルミニウム、またはガリウムの少なくとも一が添加されて
いるのが好ましい。
【００１９】
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エ
ネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００２１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２４】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２５】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、
電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持する
ことが可能である。
【００２６】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
【００２７】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２８】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分
にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有す
る半導体装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】（Ａ）タイミングチャート図、（Ｂ）メモリセルのしきい値の分布図。
【図４】半導体装置の回路図。
【図５】半導体装置の断面図および平面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置を用いた電子機器を説明するための図。
【図１１】酸化物半導体を用いたトランジスタの特性を示す図。
【図１２】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図１３】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート図。
【図１４】酸化物半導体を用いたトランジスタの特性を示す図。
【図１５】酸化物半導体を用いたトランジスタの特性を示す図。
【図１６】酸化物半導体を用いたトランジスタの特性を示す図。
【図１７】メモリウィンドウ幅の調査結果を示す図。
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトラ
ンジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３４】
図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ：ソース線と
も呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎ
ｄ  Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に
接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ：第１の信号線とも呼ぶ）とトラ
ンジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の
配線（４ｔｈ  Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６２のゲート電極
とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジ
スタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電
気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６
４の電極の他方は電気的に接続されている。
【００３５】
ここで、トランジスタ１６２（書き込み用トランジスタ）には、酸化物半導体を用いたト
ランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さ
いという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、ト
ランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能であ
る。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与
えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００３６】
なお、トランジスタ１６０（読み出し用トランジスタ）については特に限定されない。情
報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトラ
ンジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３７】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である
。
【００３８】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【００３９】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる電位を与える二種類の電荷のいずれか一が与えら
れるものとする（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨ
という）。なお、異なる三つまたはそれ以上の電位を与える電荷をそれぞれ適用して、記
憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状
態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１
６０のゲート電極に与えられた電荷が保持される（保持）。
【００４０】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【００４１】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷の量に応じて、第２の配線は異なる電位をとる。すなわち、トラ
ンジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧとも
いえる）に保持される電荷によって制御される。一般に、トランジスタ１６０をｎチャネ
ル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけの
しきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の
見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、
トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとす
る。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とするこ
とにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書
き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）と
なれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の
配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のま
まである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すこ
とができる。
【００４２】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。所定のメモリセルの情報を読み出し、それ以外のメモリセ
ルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞ
れ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対
して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電
位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトラン
ジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリ
セルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン
状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよ
い。
【００４３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【００４４】
このように、開示する発明の一態様に係る半導体装置は、再度の情報の書き込みによって
直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必
要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。
【００４５】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６
０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ
１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノード
ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シ
リコン半導体などで形成されるトランジスタの１０万分の１以下とすることができるため
、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視するこ
とが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給
が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００４６】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４７】
また、開示する発明に係る半導体装置においては、従来のフローティングゲート型トラン
ジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在
しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲ
ート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の
制限が存在しないことを意味するものである。また、従来のフローティングゲート型トラ
ンジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００４８】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。
つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ
１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量）値に相当する。
【００４９】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が充分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯ
Ｓ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということ
もできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５０】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯ
Ｓ（Ｒ１はＲＯＳ以上）、およびＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすもの
であることが望ましいといえる。
【００５１】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の
配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える
電位間（例えば、読み出しの電位と、非読み出しの電位）の差を低く抑えることができる
ためである。
【００５２】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によっ
て制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５３】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
【００５４】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
【００５５】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
【００５６】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００５７】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構
成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁
層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２と
が、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）
を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、
容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容
易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフ
ニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料
でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは
１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ
２＝３〜４とすることができる。
【００５８】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【００５９】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を
実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５
０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００６１】
（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。
【００６２】
図２に、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。
【００６３】
本発明の一態様に係る半導体装置は、ｍ本（ｍは自然数）のワード線ＷＬ、及びｍ本の第
２の信号線Ｓ２と、ｎ本（ｎは自然数）のビット線ＢＬ、ｎ本のソース線ＳＬ、及びｎ本
の第１の信号線Ｓ１と、複数のメモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマト
リクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１
１１２、第３の駆動回路１１１３、第４の駆動回路１１１４、といった周辺回路によって
構成されている。ここで、メモリセル１１００としては、先の実施の形態において説明し
た構成（図１（Ａ−１）に示される構成）が適用される。つまり、第１のトランジスタは
トランジスタ１６０に相当し、第２のトランジスタは１６２に相当し、容量素子は容量素
子１６４に相当する。
【００６４】
つまり、各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子
をそれぞれ有している。第１のトランジスタのゲート電極と、第２のトランジスタのソー
ス電極またはドレイン電極の一方と、容量素子の電極の一方とは、接続され、ソース線と
、第１のトランジスタのソース電極とは、接続され、ビット線と、第１のトランジスタの
ドレイン電極とは、接続され、第１の信号線と、第２のトランジスタのソース電極または
ドレイン電極の他方とは、接続され、第２の信号線と、第２のトランジスタのゲート電極
とは、接続され、ワード線と、容量素子の電極の他方とは、接続されている。
【００６５】
また、メモリセル１１００は、ソース線ＳＬとビット線ＢＬとの間に、並列に接続されて
いる。例えば、ｉ行ｊ列のメモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊ
は１以上ｎ以下の整数）は、ソース線ＳＬ（ｊ）、ビット線ＢＬ（ｊ）、第１の信号線Ｓ
１（ｊ）、ワード線ＷＬ（ｉ）、第２の信号線Ｓ２（ｉ）、にそれぞれ接続されている。
【００６６】
ｎ本のソース線ＳＬ及びビット線ＢＬは、第１の駆動回路１１１１と接続されており、ｎ
本の第１の信号線Ｓ１は、第２の駆動回路１１１２と接続されており、ｍ本の第２の信号
線Ｓ２は第３の駆動回路１１１３と接続されており、ｍ本のワード線ＷＬは、第４の駆動
回路１１１４と接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動
回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４をそれぞれ独立に設け
ているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する
駆動回路を用いても良い。
【００６７】
次に、図３（Ａ）に示すタイミングチャートを用いて、図２に示す半導体装置の書き込み
動作および読み出し動作の例について説明する。
【００６８】
ここでは、簡単のため、２行×２列の半導体装置の動作について説明することとするが、
開示する発明はこれに限定されない。
【００６９】
図３において、Ｓ１（１）およびＳ１（２）は、それぞれ第１の信号線Ｓ１の電位、Ｓ２
（１）およびＳ２（２）は、それぞれ第２の信号線Ｓ２の電位、ＢＬ（１）およびＢＬ（
２）は、それぞれビット線ＢＬの電位、ＷＬ（１）およびＷＬ（２）は、それぞれワード
線ＷＬの電位、ＳＬ（１）およびＳＬ（２）は、それぞれソース線ＳＬの電位に相当する
。
【００７０】
まず、１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）へ
の書き込み、１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，
２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル（１，１
）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを”０”とす
る場合について説明する。
【００７１】
はじめに、書き込みについて説明する。１行目の書き込み期間において、第１行目の第２
の信号線Ｓ２（１）に電位Ｖ３を与え、１行目の第２のトランジスタをオン状態とする。
また、第２行目の第２の信号線Ｓ２（２）に０Ｖを与え、第２行目の第２のトランジスタ
をオフ状態とする。
【００７２】
次に、第１列目の第１の信号線Ｓ１（１）に電位Ｖ２、第２列目の第１の信号線Ｓ１（２
）に電位０Ｖを与える。
【００７３】
その結果、メモリセル（１，１）のノードＦＧには電位Ｖ４が、メモリセル（１，２）の
ノードＦＧには０Ｖが与えられる。電位Ｖ４は、電位Ｖ２と同じとなるか、あるいは、電
位（Ｖ３−Ｖｔｈ２）（Ｖｔｈ２は第２のトランジスタのしきい値）が電位Ｖ２より低い
場合には、電位（Ｖ３−Ｖｔｈ２）程度となる。ここでは、電位Ｖ４は第１のトランジス
タのしきい値より低い正の電位とする。そして、第１行目の第２の信号線Ｓ２（１）の電
位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了
する。なお、本明細書において、トランジスタのしきい値とは、トランジスタがオン状態
からオフ状態となるゲート電極とソース電極との電位差をいう。
【００７４】
なお、ワード線ＷＬ（１）、ＷＬ（２）は０Ｖとしておく。また、第１列目の第１の信号
線Ｓ１（１）の電位を変化させる前に第１行目の第２の信号線Ｓ２（１）を０Ｖとする。
書き込み後の、メモリセルのしきい値（Ｖｔｈ＿ｍｅｍ）は、データ”０”ではＶｗ０、
データ”１”ではＶｗ１となり、メモリセルのしきい値の分布は図３（Ｂ）に示すように
、Ｖｗ０＞Ｖｗ１＞０となる。ここで、メモリセルのしきい値とは、第１のトランジスタ
がオン状態となる、ワード線ＷＬに接続される端子と第１のトランジスタのソース電極と
の電位差をいうものとする。
【００７５】
次に、読み出しについて説明する。１行目の読み出し期間において、第１行目のワード線
ＷＬ（１）に電位Ｖ５を与え、第２行目のワード線ＷＬ（２）には０Ｖを与える。電位Ｖ
５は、Ｖｗ０＞Ｖ５＞Ｖｗ１となるように選ぶ。その結果、ＷＬ（１）に電位Ｖ５を与え
ると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジス
タはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状
態となる。また、Ｖｗ０＞Ｖｗ１＞０であるから、ＷＬ（２）に０Ｖを与えると、第２行
目において、データ”０”、または”１”のいずれが保持されているメモリセルであって
も、第１のトランジスタはオフ状態となる。
【００７６】
また、第１列目のソース線ＳＬ（１）、第２列目のソース線ＳＬ（２）に電位０Ｖを与え
る。
【００７７】
その結果、ビット線ＢＬ（１）−ソース線ＳＬ（１）間はメモリセル（１，１）の第１の
トランジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ（２）−ソース線Ｓ
Ｌ（２）間はメモリセル（１，２）及びメモリセル（２，２）の第１のトランジスタがオ
フ状態であるため、高抵抗状態となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続
される読み出し回路は、ビット線−ソース線間の抵抗状態の違いから、データを読み出す
ことができる。
【００７８】
また、第２の信号線Ｓ２（１）及びＳ２（２）には０Ｖを与え、第２のトランジスタを全
てオフ状態としておく。
【００７９】
次に、第１の駆動回路１１１１の読み出し回路として、図４に示す回路を用いる場合の出
力電位について説明する。ビット線ＢＬ（１）−ソース線ＳＬ（１）間は低抵抗であるた
め、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビッ
ト線ＢＬ（２）−ソース線ＳＬ（２）間は高抵抗であるため、クロックドインバータには
高電位が入力され、出力Ｄ（２）はＬｏｗとなる。
【００８０】
具体的な電位の例を示す。例えば、メモリセルのしきい値として、Ｖｗ０を０．６Ｖ程度
、Ｖｗ１を０．２Ｖ程度とする。このようなメモリセルのしきい値は、例えば、第１のト
ランジスタのしきい値を０．６Ｖ程度とし、データ”１”を書き込む際の電位Ｖ４を０．
４Ｖ程度とすればよい。動作電圧は、例えば、Ｖｄｄ＝２Ｖ、Ｖ２＝０．４Ｖ、Ｖ３＝２
Ｖ、Ｖ５＝０．４Ｖとすることができる。
【００８１】
このように、第１のトランジスタのゲート電極の電位が、０Ｖと第１のトランジスタのし
きい値Ｖｔｈ１（Ｖｔｈ１＞０）の間となるようにメモリセルの状態を設定することで、
０Ｖ以上の電源電位のみを用いてメモリセルへの書き込みと読み出しとを行うことが可能
となる。
【００８２】
図２に示した半導体装置において読み出しを行う場合、非選択行のメモリセルをオフ状態
とする必要がある。ここで、メモリセルの状態によって第１のトランジスタのゲート電極
の電位が第１のトランジスタのしきい値Ｖｔｈ１より高い場合があると、ワード線ＷＬを
０Ｖとしても全てのメモリセルをオフ状態にできるとは限らないため、非選択行のワード
線ＷＬを負電位とする必要がある。
【００８３】
しかしながら、本発明の一態様に係る半導体装置では、メモリセルの記憶状態によらず第
１のトランジスタのゲート電極の電位が第１のトランジスタのしきい値Ｖｔｈ１より低い
ため、非選択行のワード線ＷＬを０Ｖとすることでメモリセルをオフ状態とすることが可
能である。したがって、メモリセルにおいて負電位を生成する電源を設ける必要がなくな
るため、消費電力を削減し、且つ半導体装置を小型化することができる。
【００８４】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構
成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能で
ある。
【００８５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００８６】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図５乃至図９を参照して説明する。
【００８７】
〈半導体装置の断面構成および平面構成〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示さ
れる半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に
第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導
体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体
材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物
半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作
が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の
電荷保持を可能とする。
【００８８】
本実施の形態では、情報を保持するために酸化物半導体のようなオフ電流を十分に低減す
ることが可能な半導体材料をトランジスタ１６２に用いる。しかし、半導体装置に用いら
れる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定す
る必要はない。
【００８９】
図５におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。チャネル形成領域１１６には、トランジスタ１６０
のしきい値電圧が正となるように導電性を付与する不純物元素が添加されている。なお、
図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、こ
のような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの
接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電
極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース
領域が含まれうる。
【００９０】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けら
れており、トランジスタ１６０を覆うように絶縁層１２８および絶縁層１３０が設けられ
ている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサ
イドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０
の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不
純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
【００９１】
図５におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレ
イン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続さ
れている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲー
ト絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８
ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート
電極１４８ａと部分的に重畳する領域の絶縁層１４３ａと、ソース電極またはドレイン電
極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと部分的に重畳する領
域の絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極
との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが
望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能であ
る。
【００９２】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あた
りの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましく
は１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることが
できる。
【００９３】
なお、図５のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層１４４の汚染を防止できる。
【００９４】
図５における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体
層１４４、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース
電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１
４８ｂは、容量素子１６４の他方の電極として機能することになる。
【００９５】
なお、図５の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。容量を増加させるために、容量素子１６４は酸化物半
導体層１４４を含まなくても良い。また、絶縁層１４３ａを容量素子１６４の誘電体層と
して用いても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とする
ことも可能である。
【００９６】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３
０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、
ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００９７】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５
Ｆ２〜２５Ｆ２とすることが可能である。
【００９８】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶
縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層
１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２
上には電極１５４と接続する配線１５６が形成される。なお、図５では電極１５４を用い
て、ソース電極またはドレイン電極１４２ｂと、配線１５６とを接続しているが、開示す
る発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、
金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極また
はドレイン電極１４２ｂに接触させても良い。
【００９９】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図６および図７を参照して説明し、その後、上部の
トランジスタ１６２および容量素子１６４の作製方法について図８および図９を参照して
説明する。
【０１００】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図６（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層
が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の
材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラ
ス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるも
のとする。
【０１０１】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１０２】
はじめに、読み出し用のトランジスタのしきい値電圧を制御するために、少なくとも後に
トランジスタ１６０のチャネル形成領域１１６となる領域に、不純物元素を添加する。こ
こでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元
素を添加する。例えば、ｎチャネル型トランジスタの形成領域に硼素、アルミニウム、ガ
リウムなどのｐ型不純物を添加し、ｐチャネル型トランジスタの形成領域に、リン、ヒ素
などのｎ型不純物を添加する。上述の不純物を添加する際には、ドーズ量を１×１０１６
ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下程度とすることにより、ト
ランジスタ１６０のしきい値を正とすることができる。
【０１０３】
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を
形成する（図６（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリ
コン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、トランジ
スタのしきい値電圧の制御のための不純物の添加は、保護層１０２を形成後に行うことも
可能である。また、不純物の添加後は、加熱処理を行い、不純物の活性化または不純物の
添加時に生じる欠陥等の改善を図るのが好ましい。
【０１０４】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図６（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
【０１０５】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図６（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、
または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１０６】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
【０１０７】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶
縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ
＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞
０、ｙ＞０，ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮ
ｚ（ｘ＞０、ｙ＞０，ｚ＞０））等を含む単層構造または積層構造とすることが望ましい
。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上
５０ｎｍ以下とすることができる。
【０１０８】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
【０１０９】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図６（Ｃ）参照）。
【０１１０】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図６（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。
【０１１１】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
【０１１２】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
７（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。
【０１１３】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図７（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１１４】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を
向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。な
お、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであ
り、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気
抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４
を形成した後には、金属層１２２は除去する。
【０１１５】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を
形成する（図７（Ｂ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸化窒化
シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料
を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能に
なるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、
絶縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成す
ることも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としてい
るが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積
層構造としても良い。
【０１１６】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
７（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
【０１１７】
さらに、トランジスタ１６０のチャネル形成領域１１６には、しきい値電圧が正となるよ
うに導電性を付与する不純物元素が添加されている。このため、当該トランジスタを読み
出し用のトランジスタとして用いることで、メモリセルにおいて読み出し用の負電位を生
成する電源を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化す
ることができる。また、読み出しに負電位を用いる場合と比較して高速に動作させること
が可能となる。なお、しきい値電圧の制御の方法は、しきい値電圧を正に制御できる限り
において、チャネル形成領域への不純物の添加に限られない。
【０１１８】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図７（Ｃ
）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチ
ング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるた
めに、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。
【０１１９】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１２０】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極ま
たはドレイン電極１４２ｂを形成する（図８（Ａ）参照）。
【０１２１】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用
いてもよい。
【０１２２】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
【０１２３】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１２４】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
【０１２５】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、お
よびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒ
ａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１
０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１２６】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１２７】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極また
はドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図８（Ｂ）参照）
。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的
にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは
、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設け
ることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するこ
とが可能である。
【０１２８】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸化窒化シリコン、窒化シリコン、
酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶
縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲー
ト電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能にな
るため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多
孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電
率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに
低減することが可能である。
【０１２９】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。
【０１３０】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層１４４を形成する（図８（Ｃ）参照）。
【０１３１】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金
属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、
二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ
−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物であるＩｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０１３２】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【０１３３】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（
ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）
ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇ
ａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバ
ルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍと
しては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、Ｇ
ａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出され
るものであり、あくまでも一例に過ぎないことを付記する。
【０１３４】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが
好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組
成比を有する金属酸化物ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する金属酸化
物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比
を有する金属酸化物ターゲットを用いることもできる。
【０１３５】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化
物ターゲットを用いるスパッタ法により形成することとする。
【０１３６】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１３７】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ま
しくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である
。
【０１３８】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することが
できる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好まし
い。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用い
ることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。
クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することが
できるため、酸化物半導体層中の不純物濃度を低減できる。
【０１３９】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７
０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００
％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いる
と、成膜時に発生する粉状物質（パーティクル、ゴミともいう）を低減でき、膜厚分布も
均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましく
は１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような
厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可
能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚
さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１４０】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させること
によってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法とし
ては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。
【０１４１】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５０
０℃以下とする。また、この熱処理を、トランジスタ１６０のチャネル形成領域１１６へ
添加した不純物の活性化等を目的とする熱処理と兼ねることもできる。
【０１４２】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
【０１４３】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａ
ｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【０１４４】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
【０１４５】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１４６】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
【０１４７】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
【０１４８】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１４９】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁
層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し
、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図
８（Ｄ）参照）。
【０１５０】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
ＯｙＮｚ（ｘ＞０、ｙ＞０，ｚ＞０））、窒素が添加されたハフニウムアルミネート（Ｈ
ｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０，ｚ＞０））、などを含むように形成するのが好適で
ある。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、
その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作
を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎ
ｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１５１】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０，ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０，ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈ
ｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１５２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行っても良い。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃
以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよ
い。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減する
ことができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸
素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）または
ｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１５３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
【０１５４】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
【０１５５】
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１５６】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５
０および絶縁層１５２を形成する（図９（Ａ）参照）。絶縁層１５０および絶縁層１５２
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化
窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含
む材料を用いて形成することができる。
【０１５７】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
【０１５８】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
【０１５９】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
【０１６０】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン
電極１４２ｂにまで達する開口を形成する（図９（Ｂ）参照）。当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。
【０１６１】
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５
６を形成する（図９（Ｃ）参照）。
【０１６２】
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。
【０１６３】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極または
ドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや
窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１６４】
なお、電極１５４を形成する際には、その表面が平坦になるように加工することが望まし
い。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め
込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタ
ングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させる
ことができる。このように、電極１５４を含む表面を平坦化することにより、後の工程に
おいて、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１６５】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極１４２ａなどと同様である。
【０１６６】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図９（Ｄ）参照）。
【０１６７】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６
２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は
１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ
以下となる。
【０１６８】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
【０１６９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１７０】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
【０１７１】
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導
体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の
記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータ
が実現される。
【０１７２】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内部には、メモリ回路が設
けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そ
のため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減された携帯情報端末が実現される。
【０１７３】
図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路に
は、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよ
び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子
書籍が実現される。
【０１７４】
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一つの内部には、メモリ回路が設けられ
ており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため
、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が
十分に低減された携帯電話機が実現される。
【０１７５】
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す
半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期
間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１７６】
図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０の内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態
に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で
、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現
される。
【０１７７】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【実施例１】
【０１７８】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
【０１７９】
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１１に示す
。図１１において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電
圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では
、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかっ
た。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【０１８０】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
【０１８１】
はじめに、電流測定方法に用いた特性評価用素子について、図１２を参照して説明する。
【０１８２】
図１２に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、高純度
化された酸化物半導体を用いたトランジスタを適用した。
【０１８３】
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子となっている。
【０１８４】
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
【０１８５】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【０１８６】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびド
レイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端
子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例え
ば高電位とする。また、トランジスタ８０４はオフ状態としておく。
【０１８７】
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電
極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
【０１８８】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
【０１８９】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図１３に示す。
【０１９０】
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後
、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）と
して、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、ト
ランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノード
Ａの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トラン
ジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティ
ング状態となり、初期化期間が終了する。
【０１９１】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
【０１９２】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【０１９３】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【０１９４】
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
【０１９５】
【数１】
0006007265.tif 000002
【０１９６】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
【０１９７】
【数２】
0006007265.tif 000003
【０１９８】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
【０１９９】
【数３】
0006007265.tif 000004
【０２００】
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
【０２０１】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
【０２０２】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０２０３】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。
【０２０４】
図１４に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図１４より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０２０５】
図１５には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図１５は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
１５から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
【０２０６】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図１６に示す。図１６は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図１６から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
【０２０７】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
【実施例２】
【０２０８】
開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例で
は、当該調査結果につき、図１７を参照して説明する。
【０２０９】
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。容量素子１６
４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
【０２１０】
メモリセルへの情報の保持および情報の書き込みは、図１（Ａ−１）における第３の配線
に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０
Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位
が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジス
タ）はオフ状態であるから、ノードＦＧに与えられた電位が保持される。第４の配線に相
当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン
状態であるから、第３の配線に相当する配線の電位がノードＦＧに与えられる。
【０２１１】
図１７（Ａ）に、書き込みを１×１０９回行う前後での、第５の配線に相当する配線の電
位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）の
ドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）をそれぞれ示す。図１７（Ａ
）において、Ｌｏｗ状態書き込みとは、ノードＦＧに０Ｖが供給された状態を示し、Ｈｉ
ｇｈ状態書き込みとは、ノードＦＧに５Ｖが供給された状態を示す。なお、図１７（Ａ）
において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。
【０２１２】
図１７（Ａ）に示すように、１×１０９回もの書き込みを行う前後において、Ｈｉｇｈ状
態書き込みのＶｃｇ−Ｉｄ曲線、Ｌｏｗ状態書き込みのＶｃｇ−Ｉｄ曲線には、ほとんど
変化が見られない。また、Ｈｉｇｈ状態書き込みのＶｃｇ−Ｉｄ曲線とＬｏｗ状態書き込
みのＶｃｇ−Ｉｄ曲線とのシフト量（ΔＶｃｇ）についても、１×１０９回の書き込みの
前後でほとんど変化が見られない。
【０２１３】
図１７（Ｂ）に、Ｈｉｇｈ状態書き込みまたはＬｏｗ書込みにおいてトランジスタ１６０
をオン状態にするために必要な第５の配線に相当する配線の電位と、書き換え回数の関係
を示す。図１７（Ｂ）において、横軸は書き換え回数を示し、縦軸は第５の配線に相当す
る配線の電位、すなわちトランジスタ１６０の見かけのしきい値Ｖｔｈ（Ｖ）を示す。
【０２１４】
なお、しきい値は、一般に接線法により算出することができる。具体的には、横軸をゲー
ト電圧Ｖｇとし、縦軸をドレイン電流Ｉｄの平方根の値とした曲線に対し、その曲線の傾
きが最大となる点における接線を求める。その接線と、横軸（ゲート電圧Ｖｇの値）との
切片をしきい値とする。図１７（Ｂ）においても接線法により見かけのしきい値Ｖｔｈを
算出した。
【０２１５】
表１に、図１７（Ｂ）より算出されるメモリウィンドウ幅を示す。なお、メモリウィンド
ウ幅は、Ｈｉｇｈ状態書き込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿
Ｈと、Ｌｏｗ状態書き込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌと
の差分を算出して求めた。
【０２１６】
【表１】
0006007265.tif 000005
【０２１７】
表１より、本実施例のメモリセルは、書き込みを１×１０９回行う前後において、メモリ
ウィンドウ幅の変化量が２％以内、具体的には１．６８％であった。したがって、少なく
とも１×１０９回の書き込み前後において、半導体装置が劣化しないことが示された。
【０２１８】
図１７（Ｃ）に、書き換え回数と、メモリセルの相互コンダクタンス（ｇｍ）の関係を示
す。図１７（Ｃ）において、横軸は書き換え回数を示し、縦軸は相互コンダクタンス（ｇ
ｍ）値を示す。
【０２１９】
メモリセルの相互コンダクタンス（ｇｍ）が低下すると、書き込み状態と消去状態の識別
が困難となる等の影響が現れるが、図１７（Ｃ）に示すように、本実施例のメモリセルで
は１×１０９回書き換えを行った後でもｇｍ値は殆ど変化が見られないことがわかる。よ
って、本実施例に係る半導体装置は、１×１０９回書き換え後でも劣化しない、極めて信
頼性の高い半導体装置である。
【０２２０】
以上示したように、開示する発明の一態様に係るメモリセルは、保持および書き込みを１
×１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり
、開示する発明の一態様によって、極めて信頼性の高いメモリセル、及びそれを搭載した
極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【０２２１】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２２    金属層
１２４    金属化合物領域
１２８    絶縁層
１３０    絶縁層
１３０ａ    ソース電極またはドレイン電極
１３０ｂ    ソース電極またはドレイン電極
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４３ａ    絶縁層
１４３ｂ    絶縁層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    電極
１５０    絶縁層
１５２    絶縁層
１５４    電極
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
８００    測定系
８０２    容量素子
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０８    トランジスタ
１１００    メモリセル
１１１１    第１の駆動回路
１１１２    第２の駆動回路
１１１３    第３の駆動回路
１１１４    第４の駆動回路
【図１】
0006007265.tif 000006
【図２】
0006007265.tif 000007
【図３】
0006007265.tif 000008
【図４】
0006007265.tif 000009
【図５】
0006007265.tif 000010
【図６】
0006007265.tif 000011
【図７】
0006007265.tif 000012
【図８】
0006007265.tif 000013
【図９】
0006007265.tif 000014
【図１０】
0006007265.tif 000015
【図１１】
0006007265.tif 000016
【図１２】
0006007265.tif 000017
【図１３】
0006007265.tif 000018
【図１４】
0006007265.tif 000019
【図１５】
0006007265.tif 000020
【図１６】
0006007265.tif 000021
【図１７】
0006007265.tif 000022