(57)【特許請求の範囲】
【請求項１】
光電変換部と、
前記光電変換部で生じた電子に基づく信号を増幅する増幅素子と、
前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に配された、第１信号保持部と前記第１信号保持部の後段に配された第２信号保持部と、
前記光電変換部の電子を前記第１信号保持部へ転送する第１電荷転送部と、
前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する第２電荷転送部と、を有する画素を複数有する撮像装置であって、
前記第１電荷転送部は、第１半導体領域と、前記第１半導体領域上に絶縁膜を介して配された第１制御電極とを有し、
前記第２電荷転送部は、第２半導体領域と、前記第２半導体領域上に絶縁膜を介して配された第２制御電極とを有し、
前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧よりも低く、
前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧と前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧との差が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧と前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧との差と等しいことを特徴とする撮像装置。
【請求項２】
前記第１信号保持部は、Ｎ型の第３半導体領域と、前記第３半導体領域上に絶縁膜を介して配された前記第１制御電極とを有し、
前記第２信号保持部は、Ｎ型の第４半導体領域と、前記第４半導体領域上に絶縁膜を介して配された前記第２制御電極とを有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１信号保持部で電子を保持している期間中の、前記第１電荷転送部に生じる、電子に対するポテンシャル障壁の高さが、前記第２電荷転送部に生じる、電子に対するポテンシャル障壁の高さよりも低いことを特徴とする請求項１または２のいずれかに記載の撮像装置。
【請求項４】
光電変換部と、
前記光電変換部で生じた電子に基づく信号を増幅する増幅素子と、
前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に配された、第１信号保持部と前記第１信号保持部の後段に配された第２信号保持部と、を有する画素を複数有する撮像装置であって、
前記第１信号保持部は、Ｎ型の第１半導体領域と、前記第１半導体領域上に絶縁膜を介して配された前記第１制御電極とを有し、
前記第２信号保持部は、Ｎ型の第２半導体領域と、前記第２半導体領域上に絶縁膜を介して配された前記第２制御電極とを有し、
前記光電変換部の電子を前記第１半導体領域へ転送する時に前記第１制御電極に供給される電圧が、前記第１半導体領域で保持された電子を前記第２半導体領域へ転送する時に前記第２制御電極に供給される電圧よりも低く、
前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧と前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧との差が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧と前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧との差と等しいことを特徴とする撮像装置。
【請求項５】
前記画素のそれぞれは、前記第２信号保持部で保持された電子を前記入力ノードへ転送する第３制御電極を有し、
前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される前記電圧が、前記第２信号保持部で保持された電子を前記入力ノードへ転送する時に前記第３制御電極に供給される電圧よりも低いことを特徴とする請求項１乃至４のいずれか一項に記載の撮像装置。
【請求項６】
前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧よりも低いことを特徴とする請求項１乃至５のいずれか一項に記載の撮像装置。
【請求項７】
光電変換部と、前記光電変換部で生じた電子に基づく信号を増幅する増幅素子と、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１信号保持部と前記第１信号保持部の後段に配された第２信号保持部と、が配された画素を複数有する撮像装置であって、
前記第１電荷転送部は、第１半導体領域と、前記第１半導体領域上に絶縁膜を介して配された第１制御電極とを有し、
前記第２電荷転送部は、第２半導体領域と、前記第２半導体領域上に絶縁膜を介して配された第２制御電極とを有し、
前記光電変換部のホールを前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧が、前記第１信号保持部で保持されたホールを前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧よりも高く、
前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧と前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧との差が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧と前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧との差と等しいことを特徴とする撮像装置。
【請求項８】
前記第１信号保持部は、Ｐ型の第３半導体領域と、前記第３半導体領域上に絶縁膜を介して配された前記第１制御電極とを有し、
前記第２信号保持部は、Ｐ型の第４半導体領域と、前記第４半導体領域上に絶縁膜を介して配された前記第２制御電極とを有することを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記第１信号保持部でホールを保持している期間中の、前記第１電荷転送部に生じる、ホールに対するポテンシャル障壁の高さが、前記第２電荷転送部に生じる、ホールに対するポテンシャル障壁の高さよりも低いことを特徴とする請求項７または８のいずれかに記載の撮像装置。
【請求項１０】
光電変換部と、前記光電変換部で生じた電子に基づく信号を増幅する増幅素子と、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に、第１信号保持部と前記第１信号保持部の後段に配された第２信号保持部と、が配された画素を複数有する撮像装置であって、
前記第１信号保持部は、Ｐ型の第１半導体領域と、前記第１半導体領域上に絶縁膜を介して配された第１制御電極とを有し、
前記第２信号保持部は、Ｐ型の第２半導体領域と、前記第２半導体領域上に絶縁膜を介して配された第２制御電極とを有し、
前記光電変換部で生じたホールを前記第１半導体領域へ転送する時に、前記第１制御電極に供給される電圧が、前記第１半導体領域で保持されたホールを前記第２半導体領域へ転送する時に、前記第２制御電極に供給される電圧よりも高く、
前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧と前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧との差が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧と前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧との差と等しいことを特徴とする撮像装置。
【請求項１１】
前記画素のそれぞれは、前記第２信号保持部で保持された電子を前記入力ノードへ転送する第３制御電極を有し、
前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される前記電圧が、前記第２信号保持部で保持された電子を前記入力ノードへ転送する時に前記第３制御電極に供給される電圧よりも高いことを特徴とする請求項７乃至１０のいずれか一項に記載の撮像装置。
【請求項１２】
前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧よりも高いことを特徴とする請求項７乃至１１のいずれか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関するものであり、特に画素に信号保持部を有する構成に関する。
【背景技術】
【０００２】
従来から、画素ごとに増幅素子を有する画素増幅型の撮像装置が知られている。
画素増幅型撮像装置の各画素は、光電変換部と、増幅素子の入力ノードとで信号を保持することが可能となっている。このような画素増幅型の撮像装置において、撮像面全体で露光期間を等しくすることが可能なグローパル電子シャッタ技術が開発されている。グローバル電子シャッタを実現するための構成は複数知られているが、特に光電変換部と増幅素子の入力ノードとの間の電気経路にこれらとは別に信号保持部を有する構成が知られている。更には、光電変換部と増幅素子の入力ノードとの間に複数の信号保持部を有する構成も知られている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９‐２９６６７４号公報
【特許文献２】特開２０１１‐２１７３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、光電変換部の出力ノードと増幅素子の入力ノードとの間の電気経路に信号保持部を複数設けた際の信号電荷の転送効率に関しては検討が充分ではなかった。光電変換部に近い側に配された第１信号保持部と、第１信号保持部よりも増幅素子に近い側に配された第２信号保持部とを有すると仮定する。この場合に光電変換部で生じた信号電荷は、第１信号保持部、第２信号保持部を経由して増幅素子の入力ノードに到達する。信号電荷が移動する電気経路のポテンシャルが所望の状態になっていないと、電気経路の途中で信号電荷が溜まり好ましくない。
本発明はこのような課題に鑑み、光電変換部の出力ノードと増幅素子の入力ノードとの間の電気経路に複数の信号保持部を設けた構成において、信号電荷の転送効率を向上させることを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、光電変換部と、前記光電変換部で生じた電子に基づく信号を増幅する増幅素子と、前記光電変換部と前記増幅素子の入力ノードとの間の電気経路に配された、第１信号保持部と前記第１信号保持部の後段に配された第２信号保持部と、前記光電変換部の電子を前記第１信号保持部へ転送する第１電荷転送部と、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する第２電荷転送部と、を有する画素を複数有する撮像装置であって、前記第１電荷転送部は、第１半導体領域と、前記第１半導体領域上に絶縁膜を介して配された第１制御電極とを有し、前記第２電荷転送部は、第２半導体領域と、前記第２半導体領域上に絶縁膜を介して配された第２制御電極とを有し、前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧よりも低く、前記光電変換部の電子を前記第１信号保持部へ転送していない時に前記第１制御電極に供給される電圧と前記光電変換部の電子を前記第１信号保持部へ転送する時に前記第１制御電極に供給される電圧との差が、前記第１信号保持部で保持された電子を前記第２信号保持部へ転送していない時に前記第２制御電極に供給される電圧と前記第１信号保持部で保持された電子を前記第２信号保持部へ転送する時に前記第２制御電極に供給される電圧との差と等しいことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、光電変換部の出力ノードと増幅素子の入力ノードとの間の電気経路に複数の信号保持部を設けた構成において、信号電荷の転送効率を向上させることが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の撮像装置に適用可能な全体ブロック図である。
【図２】本発明の撮像装置の撮像領域に適用可能な等価回路図である。
【図３】実施例１の撮像装置の上面図である。
【図４】実施例１の撮像装置の１画素の断面図である。
【図５】実施例１の撮像装置の駆動パルス図である。
【図６】実施例１の撮像装置の１画素のポテンシャル分布を示す図である。
【図７】実施例１の撮像装置の垂直走査部のブロック図である。
【図８】実施例２の撮像装置の撮像領域に対する制御パルス図である
【図９】本発明の撮像装置を適用可能な撮像システムである。・
【発明を実施するための形態】
【０００８】
本発明は、画素に増幅素子を有する画素増幅型の撮像装置に関するものである。具体的には、本発明の撮像装置は、光電変換部の出力ノードと画素の増幅素子の入力ノードとの間の電気経路に配された複数の信号保持部を有する。そして、複数の信号保持部が第１信号保持部、及び第１信号保持部の後段に配された第２信号保持部を含んでいる。
【０００９】
このような構成において、光電変換部の電子を第１信号保持部へ転送する際に第１信号保持部に供給される電圧が、第１信号保持部で保持された電子を第２信号保持部へ転送する際に第２信号保持部へ供給される電圧よりも低いことを特徴としている。
【００１０】
このような構成によれば、光電変換部と第１信号保持部と間の電子の光電変換部への戻り量を抑制することができ、結果として、光電変換部から第２信号保持部までの電荷転送率を向上させることが可能となる。
【００１１】
図１を用いて本発明に適用可能な撮像装置の全体ブロックの例を説明する。撮像装置１は半導体基板を用いて１つのチップで構成することができる。撮像装置１は、複数の画素が配された撮像領域２を有している。更に、撮像装置１は制御部３を有している。制御部３は、垂直走査部４、信号処理部５及び出力部６に制御信号、電源電圧等を供給する。
【００１２】
垂直走査部４は撮像領域２に配された複数の画素に駆動パルスを供給する。通常、画素行ごともしくは複数の画素行ごとに駆動パルスを供給する。垂直走査部４はシフトレジスタもしくはアドレスデコーダにより構成することができる。
【００１３】
信号処理部５は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部４により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、信号保持部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。
【００１４】
出力部６は水平出力線を介して伝達された信号を撮像装置１外に出力する。出力部６は、バッファもしくは増幅回路を含んで構成されている。
【００１５】
図２に本発明に適用可能な撮像装置の撮像領域の等価回路図を示す。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
【００１６】
光電変換部８は入射光をホール、電子対に変換する。Ｏ−ｎｏｄｅは光電変換部８の出力ノードである。光電変換部８の例としてフォトダイオードを示している。
【００１７】
第１電荷転送部９は、光電変換部８で生成したホールもしくは電子を後段の回路素子へ転送する。以降では信号電荷として電子を用いる場合を例に説明する。第１電荷転送部９は半導体基板上に絶縁膜を介して配された第１制御電極を含んで構成される。
【００１８】
第１信号保持部１０は第１電荷転送部９により転送された電子を保持する。第２電荷転送部１１は第１信号保持部１０で保持した電子を後段の回路素子へ転送する。第２電荷転送部１１は半導体基板上に絶縁膜を介して配された第２制御電極を含んで構成される。
【００１９】
第２信号保持部１２は、第１信号保持部１０から第２電荷転送部１１を介して転送された電子を保持する。
【００２０】
第３電荷転送部１３は、第２信号保持部１２で保持された電子を後段の回路素子へ転送する。第３電荷転送部１３は半導体基板上に絶縁膜を介して配された第３制御電極を含んで構成される。
【００２１】
増幅素子の入力ノード１４は、第２信号保持部１２から第３電荷転送部１３を介して転送された電子を保持可能な構成である。増幅素子の入力ノード１４は半導体基板に配されたフローティングディフュージョン領域（ＦＤ領域）を含んで構成することができる。増幅素子１５は入力ノード１４に転送された電子に基づく信号を増幅して垂直信号線２０へ出力する。ここでは増幅素子１５としてトランジスタ（以下増幅トランジスタ）を用いている。例えば増幅トランジスタはソースフォロワ動作をする。
【００２２】
第４電荷転送部７は光電変換部８の電子をオーバーフロードレイン領域（ＯＦＤ領域）へ転送する。ＯＦＤ領域は、例えば電源電圧を供給する電圧配線１６に電気的に接続されたＮ型の半導体領域により構成することができる。第４電荷転送部７は半導体基板上に絶縁膜を介して配された第４制御電極を含んで構成される。
【００２３】
リセット部１７は、増幅素子の入力ノード１４に基準電圧を供給する。リセット部１７は増幅素子の入力ノード１４で保持された電子をリセットする。ここではリセット部１７としてトランジスタ（以下、リセットトランジスタ）を用いている。
【００２４】
選択部１８は、各画素を選択して画素毎もしくは画素行ごとに画素の信号を垂直信号線２０へ読み出す。ここでは選択部１８としてトランジスタ（以下、選択トランジスタ）を用いている。
【００２５】
リセットトランジスタのドレイン及び選択トランジスタのドレインには電源電圧供給配線１９を介して所定の電圧が供給されている。
【００２６】
リセット制御配線２１は、リセットトランジスタのゲートに制御パルスを供給する。選択制御配線２２は、選択トランジスタのゲートに制御パルスを供給する。第３転送制御配線２３は、第３制御電極に制御パルスを供給する。第２転送制御配線２４は、第２制御電極に制御パルスを供給する。第１転送制御配線２５は第１制御電極に制御パルスを供給する。第４電荷転送制御配線２６は第４電荷転送部７を構成する第４制御電極に制御パルスを供給する。各制御電極に供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。本発明では特に第１制御電極と第２制御電極とに供給される電圧の関係に特徴がある。具体的には、光電変換部の電子を第１信号保持部へ転送する時に第１制御電極に供給される電圧をＶ１とする、そして、第１信号保持部で保持された電子を第２信号保持部へ転送する時に第２制御電極に供給される電圧をＶ２とする。この時、電圧Ｖ１が電圧Ｖ２よりも低い。このような関係とすることで、第１信号保持部から第２信号保持部への電荷の転送効率を向上させつつ、第１電荷転送部近傍に存在する電子の光電変換部へ戻る量を低減することが可能となる。これにより結果として、光電変換部から、第２信号保持部への電荷の転送効率を向上させることができる。
【００２７】
本発明は、図２に例示した等価回路により示される撮像領域を有する撮像装置において、光電変換部８と第１信号保持部１０との間の電気経路の構造が以下の構成を有している場合に特に効果が高い。その構成とは、光電変換部８と第１信号保持部１０との間の電気経路に配された第１電荷転送部９が、非導通状態で、光電変換部８から第１信号保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、いわゆる完全にオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
【００２８】
例えば具体的な構成としては、第１電荷転送部１０をＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部１０が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部１０に供給される制御パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１信号保持部１０へ移動する。したがって、撮像面の全ての画素の蓄積時間を揃えることが可能となる。
【００２９】
更に、第１電荷転送部１０が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、絶縁膜界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
【００３０】
本発明は以上説明した撮像装置に適用するとより高い効果を得ることができる。以下、本発明を、実施例をあげて具体的に説明する。以下の説明では、信号電荷として電子を用いた場合に関して説明する。信号電荷としてホールを用いる場合は各半導体領域の導電型を反対導電型とし、電圧の大小関係を逆転させればよい。
【００３１】
（実施例１）
図３〜５を用いて本実施例の撮像装置を説明する。
【００３２】
図３に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
【００３３】
画素１００は、光電変換部１０１、第１電荷転送部１０２、第１信号保持部１０３、第２電荷転送部１０４を有している。更に画素は、第２信号保持部１０５、第３電荷転送部１０６、ＦＤ領域１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０を有している。更に、画素１００は、第４電荷転送部１１１、ＯＦＤ領域１１２を有している。
【００３４】
図２で説明した部材と同じ名称の部材は、同様の機能を有する部材であるため詳細な説明は省略する。ＦＤ領域１０７は、第２信号保持部１０５で保持された電子が転送されるＮ型の半導体領域を含んで構成される。
【００３５】
グレーでハッチングされた部分は遮光部材１１３であり、第２信号保持部１０５の全体及び第１信号保持部１０３の一部を覆って配されている。ここでの第２信号保持部１０５の遮光部材による被覆率は９５％以上である。被覆されていない部分は後述のようにプラグが配される領域のみである。図では画素を構成する各部材との大小関係が分かりやすいように、いちばん右の列に関しては遮光部材を省略している。
【００３６】
遮光部材１１３は第１信号保持部１０３上から第１信号保持部１０３と第２信号保持部１０５との間の領域を覆って、第２信号保持部１０５上まで連続的に配されている。好ましくは、第２信号保持部１０５に入射し得る光の全部を遮光し、第１信号保持部１０３に入射する光の少なくとも一部を遮光する。言い換えると、第１信号保持部１０３には露光期間中に光の一部が入射し得る構成となっている。
【００３７】
第１開口１１４は第１信号保持部１０１を構成する制御電極に制御パルスを供給するための導電体を配するために設けられている。同様に第２開口１１５は第２信号保持部１０５を構成する制御電極に制御パルスを供給するための導電体を配するために設けられている。
【００３８】
遮光部材１１３は配線層を構成する金属を用いることができる。もしくは異なる配線層問、配線と半導体領域間の電気的接続をするためのプラグを構成する金属を用いることができる。遮光部材１１３はできるだけ半導体基板に近い場所に配された方が好ましい。最も半導体基板の近くに配された配線層を構成する金属、もしくは最下層の配線層と半導体領域とを電気的に接続するプラグの金属を用いるのが良い。もしくは最下層の配線層と半導体基板との聞に遮光部材１１３専用の金属を配してもよい。本例では信号保持部の遮光部材のみ図示しているが、他の画素回路を構成するトランジスタ上にも遮光部材を配してもよい。もしくは他の画素回路を構成するトランジスタを配線により遮光してもよい。
【００３９】
本図では、遮光部材１１３の形状は、平面視において、第２信号保持部１０５は全体が遮光部材１１３の外縁の内側に配されており、第１信号保持部１０３の一部は遮光部材１１３の外縁の内側に配され、他の一部が外縁の外側に配されている。ただしこれに限られるものではなく、第１信号保持部、第２信号保持部に入射し得る光を低減されるように配されていればよい。
【００４０】
図４に図３のＡ−Ａ´における断面図を示す。図３と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。
【００４１】
Ｎ型の半導体基板３００にＰ型の半導体領域３０１が配される。Ｐ型の半導体領域３０１とＰＮ接合を構成するように、Ｎ型の半導体領域３０２が配される。Ｎ型の半導体領域３０２の表面側にはＰ型の半導体領域３０３が配される。Ｐ型の半導体領域３０１、Ｎ型の半導体領域３０２、Ｐ型の半導体領域３０３によりいわゆる埋め込み型のフォトダイオードが構成されている。
【００４２】
光電変換部１０１で生じた電子は、第１チャネル３０４を移動し、第１信号保持部１０３を構成するＮ型の半導体領域３０５（第１半導体領域）に到達する。第１チャネル３０４には低濃度のＮ型半導体領域が配されている。これにより後述するように第１電荷転送部に生じるポテンシャル障壁を調整している。Ｎ型の半導体領域３０５で保持された電子は、第２チャネル３０６を移動し、第２信号保持部１０５を構成するＮ型の半導体領域３０７（第３半導体領域）に到達する。第２チャネル３０６はＰ型の半導体領域３０１の一部により構成されている。更に不純物イオンが注入されてポテンシャル障壁の高さが調整されて入れもよい。ただし、第１信号保持部での電荷保持期間中において、第１チャネル３０４に生じるポテンシャルの高さが第２チャネル３０６に生じるポテンシャルの高さよりも高い。Ｎ型の半導体領域３０７で保持された電子は、第３チャネル３０８を移動し、ＦＤ領域を構成するＮ型の半導体領域３０９へ到達する。また、光電変換部１０１の電子は、第４制御電極３１４を介して、ＯＦＤ領域を構成するＮ型の半導体領域３１０に排出可能となっている。
【００４３】
第１制御電極３１１は第１チャネル３０４及びＮ型の半導体領域３０５の上部に絶縁体を介して配されている。第１制御電極３１１は、第１電荷転送部１０２及び第１信号保持部１０３で兼用されている。第１電荷転送部１０２と第１信号保持部１０３とで制御電極を別体で設け、両者に対して独立してバイアス供給可能な構成としてもよい。
【００４４】
第１電荷転送部１０２は、第１チャネル３０４及び第１チャネル３０４上に絶縁膜を介して配された第１制御電極３１１の一部を含んで構成されている。
【００４５】
第１信号保持部１０３は、Ｎ型の半導体領域（第１半導体領域）３０５と、Ｎ型の半導体領域３０５とＰＮ接合を構成するＰ型の半導体領域３０１を含む。更に、第１信号保持部１０３は、絶縁膜を介してＮ型の半導体領域３０５上に配された第１制御電極３１１の一部を含んで構成されている。
【００４６】
第２制御電極３１２は第２チャネル３０６及びＮ型の半導体領域３０７上部に絶縁体を介して配されている。第２制御電極３１２は、第２電荷転送部１０４及び第２信号保持部１０５で兼用されている。第２電荷転送部１０４と第２信号保持部１０５とで制御電極を別体で設け、両者に対して独立してバイアス供給可能な構成としてもよい。
【００４７】
第２電荷転送部１０４は、第２チャネル３０６及び第２チャネル３０６上に絶縁膜を介して配された第２制御電極３１２の一部を含んで構成されている。
【００４８】
第２信号保持部１０５は、Ｎ型の半導体領域３０７と、Ｎ型の半導体領域３０７とＰＮ接合を構成するＰ型の半導体領域３０１を含む。更に、第２信号保持部１０３は、絶縁膜を介してＮ型の半導体領域３０７上に配された第２制御電極３１２の一部を含んで構成されている。
【００４９】
第３制御ゲート３１３は第３チャネル３０８上部に絶縁膜を介して配されている。
【００５０】
第３電荷転送部１０６は、第３チャネル３０８と、第３制御電極３１３を含んで構成されている。
【００５１】
遮光部材１１３は第１信号保持部１０３の光電変換部１０１側の端部から所定距離離れた領域から、第２電荷転送部１０４及び第２信号保持部１０５の上部を覆っている。更に、第３電荷転送部１０６の上部のＦＤ領域側の端部から所定距離離れたところまで連続的に配されている。本図では遮光部材１１３が第１信号保持部１０３の光電変換部側の一部を覆わない構成となっている。
【００５２】
しかしながらこれに限るものではなく、図のように制御ゲート３１１を第１電荷転送部１０２と、第１信号保持部１０３とで兼用する場合には、少なくとも。制御ゲート３１１の光電変換部の端部を覆わない構成としてもよい。
【００５３】
このような構成によれば、光電変換部に対する遮光部材３１１の影響が小さくなるため、光電変換部１０１の感度を向上させることができる。更に、垂直方向に対して一定の角度をもって入射する光の画素位置に対する影響を低減させることが可能となる。
【００５４】
または、第１信号保持部１０３を構成するＮ型の半導体領域３０５もしくはＰ型の半導体領域３０１において光電変換された電子をＮ型の半導体領域３０５において蓄積することができる。これによって画素の感度を向上させることが可能となる。
【００５５】
図５に本実施例の撮像装置の駆動パルス図を示す。撮像面で露光時間が同一であるグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、１行目、２行目の画素に供給される駆動パルスを示している。ＰＳＥＬは選択トランジスタのゲートに供給される駆動パルスを示している。ＰＲＥＳはリセットトランジスタのゲートに供給される駆動パルスを示している。ＰＴＸ１は第１制御電極に供給される制御パルスを示している。ＰＴＸ２は第２制御電極に供給される制御パルスを示している。ＰＴＸ３は第３制御電極に供給される制御パルスを示している。ＯＦＤ１は第４制御電極に供給される！制御パルスを示している。ＰＴＳは、例えば列回路に配された信号保持部により光信号をサンプルホールドするための制御パルスを示している。ＰＴＮは、例えば列回路に配された信号保持部によりノイズ信号をサンプルホールドするための制御パルスを示している。全てハイレベルで導通状態となる。
【００５６】
時刻ｔ１以前は、撮像面における全ての行のＰＲＥＳがハイレベルとなっている。ここで図示する他の全てのパルスはローレベルである。
【００５７】
時刻ｔ１において、ＰＲＥＳがハイレベルを維持した状態で、撮像面における全ての行のＰＴＸ１、ＰＴＸ２、ＰＴＸ３、ＰＯＦＤがローレベルからハイレベルへ遷移する。これにより光電変換部１０１及び第１信号保持部１０３及び第２信号保持部１０５がリセットされる。
【００５８】
時刻ｔ２において、撮像面における全ての行のＰＴＸｌ、ＰＴＸ２、ＰＴＸ３、ＰＯＦＤがハイレベルからローレベルへ遷移する。この動作により撮像面の全画素において露光期間が開始する。露光期間中に光電変換部１０１で生じた電子のうち所定量の電子は、第１信号保持部１０３へ移動する。
【００５９】
所定期間経過後、時刻ｔ３において撮像面における全ての行のＰＴＸｌがローレベルからハイレベルへ遷移し、時刻ｔ４において撮像面における全ての行のＰＴＸｌがハイレベルからローレベルへ遷移する。このハイレベルをＶ１として図示している。例えば３Ｖである。
【００６０】
この動作により光電変換部１０１に残っていた電子が第１信号保持部１０３へ転送される。この動作により露光期間が終了する。
【００６１】
時刻ｔ５において、撮像面の全ての行のＰＴＸ２及びＰＯＦＤがローレベルからハイレベルへ遷移する。この時のハイレベルをＶ２として図示している。そして電圧Ｖ１とＶ２との間には電圧Ｖ１が電圧Ｖ２よりも低いという関係が成り立っている。
【００６２】
時刻ｔ６において、撮像面の全ての行のＰＴＸ２及びＰＯＦＤがハイレベルからローレベルへ遷移する。この動作により、第１信号保持部１０３で保持されていた電子が、第２信号保持部１０５へ転送される。またＰＯＦＤが導通することで、光電変換部１０１と第１信号保持部１０３との間のポテンシャル障壁の高さよりも光電変換部１０１とＯＦＤ領域１１２との間のポテンシャル障壁の高さの方が低くなる。これにより光電変換部１０１で生じた電子が第１電荷保持部１０３へ移動せずに、ＯＦＤ領域１１２へ移動する。
【００６３】
時刻ｔ７において、ＰＳＥＬ（１）がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号が垂直信号線に出力され得る状態となる。更にＰＲＥＳ（１）がハイレベルからローレベルへ遷移する。これにより、増幅素子の入力ノード１０７のリセット動作が完了する。
【００６４】
時刻ｔ８において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ９において、ＰＴＮがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号保持部においてノイズ信号が保持される。
【００６５】
時刻ｔ１０において、ＰＴＸ３（１）がローレベルからハイレベルへ遷移する。この時のハイレベルをＶ３として図示している。電圧Ｖ３は任意の値を取り得るが、好ましくはＶ１＜Ｖ３の関係を満たしているのがよい。
【００６６】
時刻ｔ１１においてＰＴＸ３（１）がハイレベルからローレベルへ遷移する。この動作により、１行目の画素の第２信号保持部１０５で保持されていた電子が、増幅素子の入力ノード１０７に転送される。
【００６７】
時刻ｔ１２においてＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ１３において、ＰＴＳがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号保持部においてノイズ信号が重畳した光信号が保持される。
【００６８】
時刻ｔ１４において、ＰＳＥＬ（１）  がハイレベルからローレベルへ遷移する。この動作により１行目の画素の信号の読み出し期間が終了する。１行目の画素の読み出し期間は。期間ｔ７−ｔ１４となる。更に時刻ｔ１４において、ＰＲＥＳ（１）がローレベルからハイレベルへ遷移する。
【００６９】
この後、期間ｔ１５−２２において２行目の画素の信号の読み出しが行われる。１行目と同様の動作であるため詳細な説明は省略する。
【００７０】
このような動作によって撮像面全体で、露光期間を等しくすることが可能となる。本動作においては、第２信号保持部１０５の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻ｔ６である。この動作を繰り返すことで撮像面における全行の読み出しを行なう。
【００７１】
図６は、図５に示した駆動パルス図のそれぞれの時刻、期間においてのポテンシャル障壁の高さの関係を示したものである。
【００７２】
図６（ａ）  は期間ｔ１−ｔ２におけるポテンシャル状態を示す図である。図５で説明したように、期間ｔ１−ｔ２においては、第１電荷転送部ＴＸ１、第２電荷転送部ＴＸ２、第３電荷転送部ＴＸ３、第４電荷転送部ＴＸ４にすべてハイレベルのパルスが供給される。つまりすべての電荷転送部において生じるポテンシャル障壁が低い状態となっている。光電変換部ＰＤで生じた電子はＯＦＤ領域１１２もしくはリセットトランジスタのドレイン（不図示）に排出され光電変換部ＰＤ、第１信号保持部ＭＥＭ１、第２信号保持部ＭＥＭ２には電子が存在しない。
【００７３】
この時の電子に対する好適なポテンシャル状態としては、光電変換部ＰＤが最も高いポテンシャルとなっている。更に、図示するように、光電変換部ＰＤから増幅素子の入力ノードＦＤまで順にポテンシャルが低くなっている状態が好ましい。上述したように第１電荷転送部及び第２電荷転送部に供給するハイレベルの電圧Ｖ１、Ｖ２が、Ｖ１＜Ｖ２となっていると、図６（ａ）のようなポテンシャルを容易に形成することができる。
【００７４】
図６（ｂ）、（ｃ）は期間ｔ２−ｔ３、つまり露光期間中のポテンシャル状態を示す図である。
【００７５】
第１電荷転送部ＴＸ１にローレベルのパルスが供給され非導通状態となり、図６（ａ）の場合に比べて、光電変換部ＰＤと第１信号保持部ＭＥＭ１との間のポテンシャル障壁の高さが高くなっている。そして図６（ｂ）では少量の電子が光電変換部ＰＤで蓄積されている。更に、第４電荷転送部ＴＸ４が非導通状態となっている。
【００７６】
また、図６（ａ）に比べて第４電荷転送部ＴＸ４に生じるポテンシャルの高さが高くなっている。更に、図６（ｂ）の状態において、第１電荷転送部ＴＸ１に生じるポテンシャルの高さは、第４電荷転送部ＴＸ４に生じるポテンシャルの高さよりも低い。
【００７７】
図６（ｃ）は、ポテンシャル状態は図６（ｂ）と同じだが、光電変換部ＰＤへの入射光量が異なる。光電変換部ＰＤに一定量以上の電子が生じた場合には、第１電荷転送部ＴＸ１に生じたポテンシャルを乗り越えて、第１信号保持部ＭＥＭ１に電子は移動する。つまり、期間ｔ２−ｔ３の露光期間中において、所定量以上の光が入射した場合には、光電変換部ＰＤと第１信号保持部ＭＥＭ１とで電子を保持している。
【００７８】
図６（ｄ）は期間ｔ３−ｔ４におけるポテンシャル状態を示す図である。
【００７９】
光電変換部ＰＤで蓄積されていた電子が第１信号保持部ＭＥＭ１に転送される。光電変換部ＰＤの電子の転送効率を高めるためには、光電変換部ＰＤのポテンシャルよりも第１電荷転送部ＴＸ１の導通時のポテンシャル障壁が低くなっているとよい。更に、第１信号保持部ＭＥＭ１のポテンシャルが光電変換部ＰＤのポテンシャルよりも低い方が良い。
【００８０】
本例では、第１制御電極が第１電荷転送部ＴＸ１と第１信号保持部ＭＥＭ１とで兼用されているため、第１電荷転送部ＴＸ１に導通パルスを供給すると、第１電荷保持部ＭＥＭ１のポテンシャルも低くなる。しかしながら、これに限るものではない。具体的には、第１電荷転送部、第１信号保持部とで制御電極を別体で設け、各々に対して独立に制御パルスを供給可能な構成としてもよい。
【００８１】
図６（ｅ）は期間ｔ４−ｔ５のポテンシャル状態を示す図である。第１電荷転送部ＴＸ１が非導通となり、第２電荷転送部ＴＸ２が導通となる前の状態を示している。第１信号保持部ＭＥＭ１には第１電荷転送部ＴＸ１に生じるポテンシャルで決まる量の電子が蓄積される。
【００８２】
図６（ｆ）は期間ｔ５−ｔ６におけるポテンシャル状態を示す図である。第１信号保持部ＭＥＭ１で保持されていた電子が第２電荷転送部ＴＸ２を介して第２信号保持部ＭＥＭ２に転送される。第２電荷転送部ＴＸ２の第２制御電極にハイレベルのパルスが供給されている。
【００８３】
第１信号保持部ＭＥＭ１からの電子の転送効率を高めるためには、本期間において、第１信号保持部ＭＥＭ１のポテンシャルよりも第２電荷転送部ＴＸ２に生じるポテンシャルの高さが低い方がよい。更に、第２信号保持部ＭＥＭ２のポテンシャルが第１信号保持部ＭＥＭ１のポテンシャルよりも低い方が更に良い。
【００８４】
本例では、第２制御電極が第２電荷転送部ＴＸ２と第２信号保持部ＭＥＭ２とで兼用されているため、第１電荷転送部ＴＸ２に導通パルスを供給すると、第２電荷保持部ＭＥＭ２のポテンシャルも低くなる。しかしながら、これに限るものではない。具体的には、第２電荷転送部、第２信号保持部とで制御電極を別体で設け、各々に対して独立に制御パルスを供給可能な構成としてもよい。
【００８５】
図６（ｇ）は１行目の画素の期間ｔ６−ｔ１０、２行目の画素の期間ｔ６−ｔ１８におけるポテンシャル状態を示す図である。第２電荷転送部ＴＸ２が非導通状態となった後、第３電荷転送部ＴＸ３が導通するまでの期間である。この期間は画素行ごとに異なる。
【００８６】
第２電荷転送部ＴＸ２及び第３電荷転送部ＴＸ３がともに非導通状態となっており、これらに生じるポテンシャルにより第２信号保持部ＭＥＭ２に電子を蓄積している。
【００８７】
図６（ｈ）は１行目の画素の期間ｔ１０−ｔ１１、２行目の画素のｔ１８−ｔ１９におけるポテンシャル状態を示す図である。第３電荷転送部ＴＸ３が導通状態となり、第２信号保持部ＭＥＭ２で保持されていた電子が増幅素子の入力ノードＦＤに転送される。第２信号保持部ＭＥＭ２からの電子の転送効率を高めるためには、本期間において、第２信号保持部ＭＥＭ２のポテンシャルの高さよりも第３電荷転送部ＴＸ３に生じるポテンシャルの高さが低い方がよい。更に、増幅素子の入力ノードＦＤのポテンシャルの高さが第２信号保持部ＭＥＭ２のポテンシャルの高さよりも低い方が更に良い。
【００８８】
図６（ｉ）は１行目の画素の時刻ｔ１１以降、２行目の画素の時刻ｔ１９以降の期間におけるポテンシャル状態を示す図である。第３電荷転送部ＴＸ３が非導通状態となった後のポテンシャル状態を示す図である。光電変換部ＰＤには光が入射しているものの、第４電荷転送部ＴＸ４によりＯＦＤ領域へ電子は排出される。更に、次フレームの読み出しをする際に、図６（ａ）で示したポテンシャル状態とすることで、たとえ第１電荷保持部ＭＥＭ１に電荷が混入していても、画質に与える影響を低くすることができる。
【００８９】
上述したように、本実施例においては、光電変換部の電子を第１信号保持部へ転送する時に第１制御電極に供給される電圧Ｖ１が、第１信号保持部で保持された電子を第２信号保持部へ転送する時に第２制御電極に供給される電圧Ｖ２よりも低い。
【００９０】
このような関係を満たすことで、第１電荷転送部ＴＸ１に存在する電子のうち、第１信号保持部に移動せずに光電変換部に戻る電子の量を低減することが可能となる。単にポテンシャル関係だけを考えれば、導通時に第１電荷転送部及び第２電荷転送部に生じるポテンシャルを低くするために、両者に同じ大きさの高電圧を供給することが考えられる。しかし、両者に同じように高電圧を供給すると、必ずしも電荷の転送効率が高まるわけではない。電荷転送部に存在する電子の再分配が起こり、この再分配により光電変換部に戻る電子の量が増えてしまうのである。更にこの電子の絶対量を低減させることは重要であるが、撮像面内での画素の配置位置に応じて電子の戻り量が異なってしまう場合がある。これは画像のシェーディングとして画質を低下させてしまう原因になる。これに対して本実施例のような電圧関係とすることで戻り電子の量を低減することが可能になる。
【００９１】
また、本例では第１制御電極を第１電荷転送部ＴＸ１及び第１信号保持部ＭＥＭ１で兼用し、第２制御電極を第２電荷保持部及び第２信号保持部で兼用している。しかし、第１電荷転送部、第１信号保持部、第２電荷転送部、第２信号保持部とでそれぞれに独立した制御電極を設けることもできる。このような構成の場合には、上述の第１電荷転送部と第２電荷転送部とに各々含まれる制御電極に対する電圧値を規定することで戻り電子量を低減することが可能となる。具体的には図６（ｄ）と図６（ｆ）とを比較することで理解できる。図６（ｃ）の状態から図６（ｄ）の状態に変化した際のＴＸ１のポテンシャルの変化量が、図６（ｅ）の状態から図６（ｆ）の状態に変化した際のＴＸ２のポテンシャルの変化量よりも小さい。これは第１制御電極に供給するハイレベルの電圧を第２制御電極に供給するハイレベルの電圧よりも低くすることで実現できる。これにより、電子の再分配による光電変換部へ電子が戻る量を低減することができる。
【００９２】
第１信号保持部の制御電極、第２信号保持部の制御電極を独立に設けた場合に、光電変換部の電子を第１信号保持部の第１半導体領域へ転送する時に第１制御電極に供給される電圧をＶ１とする。そして、第１半導体領域で保持された電子を第２信号保持部の第２半導体領域へ転送する時に第２制御電極に供給される電圧をＶ２とする。この時電圧Ｖ１＜Ｖ２の関係を満たすのがよい。このような関係を満たすことで上述の戻り電子低減とは異なる以下のメカニズムにより、結果として、第２信号保持部までの電子の転送効率を高めることが可能となる。第１信号保持部の第１制御電極にハイレベルのパルスを供給すると、第１信号保持部のＮ型半導体領域のポテンシャルが、第１制御電極からの電界の影響により低くなる。第２信号保持部においても同様である。この時、Ｖ１＜Ｖ２を満たすことで、第１信号保持部から第２信号保持部へ電子を転送する際のポテンシャル関係を、第２信号保持部の方を低くしやすくなる。例えば図６（ａ）もしくは、図６（ｆ）のような状態を容易に作りやすくなる。したがって第１信号保持部から第２信号保持部への電荷の転送効率を向上させることが容易となる。
【００９３】
図７に本実施例の垂直走査部の一例を示す。ここでは１行に含まれる複数の画素に制御パルスを供給する部分を抜き出している。論理回路７０１は不図示の垂直走査回路から制御パルスＲｏｗ＿Ｓｅｌｅｃｔ（ｎ）  を受け取る。そして画素を構成する各制御電極、トランジスタに対する最終的な制御パルスを生成するために、全画素行に対し共通に供給される、共通パルスと論理を取る。リセットトランジスタの制御パルスを生成するための共通パルスはＲＥＳ＿ＣＯＭＭＯＮ  である。選択トランジスタの制御パルスを生成するための共通パルスはＳＥＬ＿ＣＯＭＭＯＮ  である。第１制御電極に供給される制御パルスを生成するための共通パルスはＴＸ１＿ＣＯＭＭＯＮ  である。第２制御電極に供給される制御パルスを生成するための共通パルスはＴＸ２＿ＣＯＭＭＯＮ  である。第３制御電極に供給される制御パルスを生成するための共通パルスはＴＸ３＿ＣＯＭＭＯＮ  である。第４制御電極に供給される制御パルスを生成するための共通パルスはＯＦＤ＿ＣＯＭＭＯＮ  である。
【００９４】
バッファ部７０２は論理回路７０１に含まれる各画素の素子に対応したロジック回路からのパルスを受けて、バッファして各素子へ制御パルスを供給する。第１バッファ７０１ａは第１電荷転送部へ供給される制御パルスを生成し、第２バッファ７０１ｂは第２電荷転送部へ供給される制御パルスを生成する。ここではバッファはインバータで構成されており、上述した電圧関係を満たすパルスを生成するために、第１バッファ７０１ａの電源電圧としてＶ１´が用いられ、第２バッファ７０１ｂの電源電圧としてＶ２´が用いられる。このＶ１´、Ｖ２´は最終的に画素の制御電極に供給されるＶ１、Ｖ２と全く同じ値である必要はないが、Ｖ１´＜Ｖ２´を満たしている必要がある。本例では第１電荷転送部へ供給されるローレベルは電圧Ｖ＿ＴＸ１＿Ｌｏに基づいて決められる。更に第２電荷転送部へ供給されるローレベルは電圧Ｖ＿ＴＸ２＿Ｌｏに基づいて決められる。Ｖ＿ＴＸ１＿Ｌｏ、Ｖ＿ＴＸ２＿Ｌｏは第１及び第２電荷転送部を非導通とするあらゆる値を取り得るが、負電圧とするとよい。負電圧とすることで暗電流を低減することができるためである。さらにＶ＿ＴＸ１＿Ｌｏ、Ｖ＿ＴＸ２＿Ｌｏは同じ値にするのがよい。これは構成が簡易になるためである。Ｖ＿ＴＸ１＿Ｌｏ、Ｖ＿ＴＸ２＿Ｌｏが同じ値である場合には、ハイレベルのみが異なることになるため、第１制御電極に供給されるパルスの振幅が第２制御電極に供給されるパルスの振幅よりも小さいと言える。
【００９５】
このような構成を用いることで容易に上述した電圧関係を満たすことが可能となる。
【００９６】
（実施例２）
本実施例の撮像装置の撮像領域に供給される制御パルスを図８に示す。実施例１と同様の部分には同様の符号を付している。本実施例は実施例１と基本的な制御パルスのシーケンスは同じである。異なるのは第１制御電極及び第２制御電極に供給されるローレベルである。図において第１制御電極に供給されるローレベルを電圧Ｖ４として示している。更に、第２制御電極に供給されるローレベルを電圧Ｖ５で示している。そして電圧Ｖ４、Ｖ５は共に負電圧であり、絶対値がＶ４の方が大きい。例えば、Ｖ４＝−４．０Ｖであり、Ｖ５＝‐３．０Ｖである。このような電圧関係とすることで、暗電流を抑制しつつ、デバイス設計が容易となる。上述したように電圧Ｖ１＜Ｖ２を満たしているため、実施例１と比べて、電圧Ｖ１と電圧Ｖ４の差分（第１制御電極に供給されるパルスの振幅）と電圧Ｖ２と電圧Ｖ５の差分（第２制御電極に供給されるパルスの振幅）とを近づけることができる。このような構成とすることで、第１電荷転送部、第２電荷転送部において同様の耐圧構造とすることができ、デバイス構造を簡易にすることができる。
【００９７】
また実施例１と同様に、第１信号保持部、第２信号保持部の制御電極において電圧Ｖ４とＶ５との関係を上述したような関係としても同様の効果が得られる。
【００９８】
（撮像システムへの応用）
図９に、上述の各実施形態の撮像装置を適用可能な撮像システムの一例を示す。
【００９９】
図９において、１１０１は被写体の光学像を撮像装置１１０５に結像させるレンズ部で、レンズ駆動装置１１０２によってズーム制御、フォーカス制御、絞り制御などがおこなわれる。１１０３はメカニカルシャッタでシャッタ制御手段１１０４によって制御される。本発明の構成によればグローバル電子シャッタを行なうことができるためメカニカルシャッタは必ずしも必要ではない。ただしモードに応じて、グローバル電子シャッタとメカニカルシャッタとを切り替え可能なように構成してもよい。１１０５はレンズ部１１０１で結像された被写体を画像信号として取り込むための撮像装置、１１０６は撮像装置１１０５から出力される画像信号に各種の補正を行ったり、データを圧縮したりする撮像信号処理回路である。１１０７は撮像装置１１０５、撮像信号処理回路１１０６に、各種タイミング信号を出力する駆動手段であるタイミング発生回路である。１１０９は各種演算と撮像装置全体を制御する制御回路、１１０８は画像データを一時的に記憶する為のメモリ、１１１０は記録媒体に記録または読み出しを行うためのインターフェースである。１１１１は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１１２は各種情報や撮影画像を表示する表示部である。
【０１００】
次に、前述の構成における撮影時のデジタルカメラの動作について説明する。
【０１０１】
メイン電源がオンされると、コントロール系の電源がオンし、更に撮像信号処理回路１１０６などの撮像系回路の電源がオンされる。
【０１０２】
それから、レリーズボタン（図示せず）が押されると、撮像装置１１０５からのデータを元に測距演算を行い、測距結果に基づいて被写体までの距離の演算を制御回路１１０９で行う。その後、レンズ駆動装置１１０２によりレンズ部を駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズ部を駆動し測距を行う。測距演算は、撮像素子からのデータで求める以外にも、測距専用装置（図示せず）で行っても良い。
【０１０３】
そして、合焦が確認された後に撮影動作が開始する。撮影動作が終了すると、固体撮像素子１１０５から出力された画像信号は撮影信号処理回路１１０６で画像処理をされ、制御回路１１０９によりメモリに書き込まれる。撮影信号処理回路では、並べ替え処理、加算処理やその選択処理が行われる。メモリ１１０８に蓄積されたデータは、制御回路１１０９の制御により記録媒体制御Ｉ／Ｆ部１１１０を通り半導体メモリ等の着脱可能な記録媒体１１１１に記録される。
【０１０４】
また、外部Ｉ／Ｆ部（図示せず）を通り直接コンピュータ等に入力して画像の加工を行っても良い。
【０１０５】
以上本発明を具体的な実施例を挙げて説明したが、発明の趣旨を超えない範囲で適宜変形等は可能である。
【０１０６】
例えば実施例では信号電荷として電子を用いた例を説明したが、信号電荷としてホールを用いる構成にも適用できる。第１制御電極に供給するハイレベルの電圧を第２制御電極に供給するハイレベルの電圧よりも高くすればよい。これにより、図６に示した好適なポテンシャル状態を容易に形成することが可能となる。
【符号の説明】
【０１０７】
１０１  光電変換部
１０８  増幅素子
１０３  第１信号保持部
１０５  第２信号保持部
【図１】
0006012197.tif 000002
【図２】
0006012197.tif 000003
【図３】
0006012197.tif 000004
【図４】
0006012197.tif 000005
【図５】
0006012197.tif 000006
【図６】
0006012197.tif 000007
【図７】
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【図８】
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【図９】
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