(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域の上に配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上にそれぞれ配置された絶縁膜と、
前記溝の対向する側面において前記絶縁膜の前記第３半導体領域に対向する領域上に沿ってそれぞれ互いに離間して配置された制御電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記第４半導体領域と電気的に接続する第２の主電極と、
前記溝の底面において前記制御電極と離間して前記絶縁膜の上に配置され、前記第２の主電極と電気的に接続された底面電極と
を備え、
平面視において前記溝の延伸する方向の長さは前記溝の幅以上であり、且つ、隣接する前記溝同士の間隔よりも前記溝の幅が広く、
前記底面電極の前記溝の底面に対向する幅が、前記底面電極の膜厚方向の厚みよりも大きいことを特徴とする半導体装置。
【請求項２】
前記制御電極の前記溝の底面に対向する幅よりも、前記底面電極の前記溝の底面に対向する幅が広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１半導体領域と、
前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、
前記第３半導体領域の上に配置された複数の第２導電型の第４半導体領域と、
前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上にそれぞれ配置された絶縁膜と、
前記溝の対向する側面において前記絶縁膜の前記第３半導体領域に対向する領域上に沿ってそれぞれ互いに離間して配置された制御電極と、
前記溝の底面において前記制御電極と離間して前記絶縁膜の上に配置された底面電極と、
前記第１半導体領域と電気的に接続する第１の主電極と、
前記制御電極及び前記底面電極の上に配置された層間絶縁膜と、
前記層間絶縁膜を介して前記制御電極及び前記底面電極の上方に、前記第３半導体領域上及び前記第４半導体領域上に配置され、前記第４半導体領域及び前記底面電極と電気的
に接続する第２の主電極と
を備え、
平面視において隣接する前記溝の間の半導体領域の面積よりも前記溝の面積が広く、
前記底面電極の前記溝の底面に対向する幅が、前記底面電極の膜厚方向の厚みよりも大きいことを特徴とする半導体装置。
【請求項４】
前記制御電極の前記溝の底面に対向する面積よりも、前記底面電極の前記溝の底面に対向する面積が広いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御電極の底面の位置が、前記底面電極の上面の位置よりも下方であることを特徴する請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記底面電極の前記溝の底面に対向する幅が、前記底面電極と前記制御電極との前記溝の底面に沿った間隔よりも大きいことを特徴する請求項１乃至５のいずれか１項に記載の
半導体装置。
【請求項７】
前記溝の溝幅が前記溝の深さよりも大きく、且つ、前記溝幅が３〜２０μｍであることを特徴する請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第３半導体領域を貫通して前記第２半導体領域に達して形成され、前記溝が延伸する方向と交差する方向に延伸する交差部分を少なくとも有し、前記交差部分において前記
溝が連結する接続溝を更に備え、
前記接続溝の内部に配置された導電性膜によって、並列配置された複数の前記溝に配置された前記制御電極が互いに接続されることを特徴とする請求項１乃至７のいずれか１項
に記載の半導体装置。
【請求項９】
前記接続溝が、前記溝と平行に配置された並行部分を更に有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記接続溝の溝幅が前記溝の溝幅よりも狭いことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記接続溝の溝幅が前記溝の溝幅よりも広いことを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワ
ーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transis
tor：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基
板に形成された溝（トレンチ）中に絶縁膜及びゲート電極を形成したトレンチゲート型の
ものが用いられる。ＩＧＢＴにおける溝の幅は、通常は１μｍ以下程度に設定される（例
えば特許文献１参照。）。
【０００３】
図６は、こうしたトレンチゲート型の半導体装置１１０の構成の一例を示す断面図であ
る。図６において、半導体基板１８０においては、ドレイン層となるｎ＋層１８１の上に
、ｎ−層１８２、ｐ−層１８３が順次形成されている。半導体基板１８０の表面側には、
ｐ−層１８３を貫通する溝１８５が形成されている。溝１８５は、図６における紙面と垂
直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝１８
５の内面には酸化膜１８６が一様に形成された上で、ゲート電極１８７が溝１８５を埋め
込むように形成されている。
【０００４】
また、半導体基板１８０の表面側においては、溝１８５の両側に、ソース領域となるｎ
＋層１８８が形成されている。半導体基板１８０の表面には、ソース電極１８９が形成さ
れている。一方、半導体基板１８０の裏面全面には、ｎ＋層１８１と接触してドレイン電
極１９０が形成されている。一方、半導体基板１８０の表面側においては層間絶縁膜１９
１が溝１８５を覆うように形成されているため、ソース電極１８９は、ｎ＋層１８８とｐ
−層１８３の両方に接触し、ゲート電極１８７とは絶縁される。図６に示された範囲外の
表面側において、例えば溝１８５の延伸方向（紙面垂直方向）の端部側で全てのゲート電
極１８７は接続され、共通のゲート配線に接続される。また、 図６に示された範囲内で
はソース電極１８９は表面全面に形成されているが、表面側では、このゲート配線とソー
ス電極１８９とは分離して形成される。このため、溝１８５毎に、ゲート配線（ゲート電
極１８７）に印加された電圧によって溝１８５の側面におけるｐ−層１８３でチャネルが
形成され、半導体装置１１０がオンする。すなわち、ゲート電極１８７に印加する電圧に
よって、ソース電極１８９とドレイン電極１９０との間の電流のスイッチング制御をする
ことができる。溝１８５毎に形成されたチャネルは全て並列に接続されているために、ソ
ース電極１８９とドレイン電極１９０間に大電流を流すことができる。
【０００５】
なお、図６はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同
様の構造を適用することができる。この場合、例えば、半導体基板１８０の下層にｐ層（
コレクタ層）を配置し、裏面電極がコレクタ層と接触した構造とすることができる。つま
り、裏面電極はコレクタ電極として機能する。
【０００６】
この半導体装置を高速で動作させるには、帰還容量Ｃｒｓｓと入力容量Ｃｉｓｓとを小
さくする必要がある。図６の構造においては、帰還容量Ｃｒｓｓはゲート電極１８７とド
レイン電極１９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極１８７とソース電極
１８９間の容量と帰還容量Ｃｒｓｓとの和となる。ここで、図６の構造においては、溝１
８５の底部の酸化膜１８６を介した容量が存在するため、帰還容量Ｃｒｓｓを小さくする
ことが困難である。酸化膜１８６を厚くすることによって帰還容量Ｃｒｓｓを小さくする
ことができることは明らかである。しかし、動作速度以外の半導体装置の特性も酸化膜１
８６の厚さに大きく依存するため、酸化膜１８６の厚さは、通常は動作速度以外において
所望の特性が得られるように設定される。このため、層間絶縁膜１９１とは異なり、酸化
膜１８６は、半導体層（ｐ−層１８３等）との間の界面特性が特に良好となる熱酸化によ
って薄く形成される。この場合、帰還容量Ｃｒｓｓを低減することは困難である。
【０００７】
こうした問題を解決するために、例えば、溝１８５底部においてのみ酸化膜１８６を特
に厚くする構造が検討されている。また、溝１８５の底部にゲート電極１８７、酸化膜１
８６とそれぞれ同様の構成をもつ第１半導体層、第１酸化膜を設け、その上に上記のゲー
ト電極１８７、酸化膜１８６を形成した構成が検討されている。
【０００８】
これらの構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、これらの
構造では、チャネルが形成される部分である溝１８５の側面におけるｐ−層１８３上（側
面）の酸化膜１８６を薄くされるため、動作速度以外においても良好な特性の半導体装置
を得ることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２０１３−５２４４８１号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、溝底部においてのみ酸化膜１８６を特に厚くする構造を採用する場合に
は、熱酸化工程では一様に酸化が進むため、溝の側面の絶縁膜を薄く保ったままで溝の底
面においてのみ局所的に厚い絶縁膜を形成することは実際には困難である。このため、局
所的に厚い絶縁膜を形成するためには、例えば、形成された絶縁膜を局所的に残存させる
エッチングを行い、その後で再度熱酸化を行うという工程、あるいは更にこうした工程を
複数回繰り返すことが必要となり、その製造工程が複雑となった。また、溝の底部に第１
半導体層、第１絶縁膜を設けた上に周知のトレンチゲート構造を有する構造は、溝内の構
造を形成するための工程が別途必要となり、やはりその製造工程が複雑となった。このよ
うに、製造工程が複雑となるため、上記の構造を採用する場合には、半導体装置を低コス
トで製造することは困難であった。すなわち、帰還容量Ｃｒｓｓが低減されたトレンチゲ
ート型の半導体装置を安価に製造することは困難であった。
【００１１】
また、ＩＧＢＴにおいて溝の幅を広げることによってオン抵抗を下げられることが本出
願人によって見出された。しかし、溝の幅を広げた構造のＩＧＢＴでは、帰還容量Ｃｒｓ
ｓが増大するという問題があった。
【００１２】
本発明は、かかる問題点に鑑みてなされたものであり、安価に製造することができ、帰
還容量が低減されたトレンチゲート型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、（ア）第１導電型の第１半導体領域と、（イ）前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、（ウ）前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、（エ）前記第３半導体領域の上に配置された複数の第２導電型の第４半導体領域と、（オ）前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上にそれぞれ配置された絶縁膜と、（カ）前記溝の対向する側面において前記絶縁膜の前記第３半導体領域に対向する領域上に沿ってそれぞれ互いに離間して配置された制御電極と、（キ）前記第１半導体領域と電気的に接続する第１の主電極と、（ク）前記第４半導体領域と電気的に接続する第２の主電極と、（ケ）前記溝の両側面間で分断された領域下又は開口部下の前記溝の底面において前記制御電極と離間して前記絶縁膜の上に配置され、前記第２の主電極と電気的に接続された底面電極とを備え、平面視において前記溝の延伸する方向の長さは前記溝の幅以上であり、且つ、隣接する前記溝同士の間隔よりも前記溝の幅が広く、前記底面電極の前記溝の底面に対向する幅が、前記底面電極の膜厚方向の厚みよりも大きいことを特徴とする半導体装置が提供される。
【００１４】
本発明の他の態様によれば、（ア）第１導電型の第１半導体領域と、（イ）前記第１半導体領域の上に配置された第２導電型の第２半導体領域と、（ウ）前記第２半導体領域の上に配置された第１導電型の第３半導体領域と、（エ）前記第３半導体領域の上に配置された複数の第２導電型の第４半導体領域と、（オ）前記第４半導体領域の上面から延伸して前記第４半導体領域及び前記第３半導体領域を貫通して前記第２半導体領域まで達する溝の内壁上にそれぞれ配置された絶縁膜と、（カ）前記溝の対向する側面において前記絶縁膜の前記第３半導体領域に対向する領域上に沿ってそれぞれ互いに離間して配置された制御電極と、（キ）前記溝の両側面間で分断された領域下又は開口部下の前記溝の底面において前記制御電極と離間して前記絶縁膜の上に配置された底面電極と、（ク）前記第１半導体領域と電気的に接続する第１の主電極と、（ケ）前記制御電極及び前記底面電極の上に配置された層間絶縁膜と、（コ）前記層間絶縁膜を介して前記制御電極及び前記底面電極の上方に、前記第３半導体領域上及び前記第４半導体領域上に配置され、前記第４半導体領域及び前記底面電極と電気的に接続する第２の主電極とを備え、平面視において隣接する前記溝の間の半導体領域の面積よりも前記溝の面積が広く、前記底面電極の前記溝の底面に対向する幅が、前記底面電極の膜厚方向の厚みよりも大きいことを特徴とする半導体装置が提供される。
【発明の効果】
【００１５】
本発明によれば、安価に製造することができ、帰還容量が低減されたトレンチゲート型
の半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。
【図４】本発明の第１の実施の形態に係る半導体装置の平面図（ａ）、断面図（ｂ）（ｃ）である。
【図５】本発明の第１の実施の形態に係る半導体装置における溝内の構造を示す図である。
【図６】比較例の半導体装置の構造を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の溝の幅と、コレクタ−エミッタ間電圧及びコレクタ−エミッタ間飽和電圧との関係を示すグラフである。
【図９】半導体装置において正孔が蓄積される様子を示すシミュレーション結果であり、図９（ａ）は溝の幅が２μｍの場合、図９（ｂ）は溝の幅が１μｍの場合である。
【図１０】溝周辺の電位分布のシミュレーション結果であり、図１０（ａ）は溝の幅が２μｍの場合、図１０（ｂ）は溝の幅が１μｍの場合である。
【図１１】本発明の第２の実施形態に係る半導体装置の溝の幅と、コレクタ−エミッタ間電圧及びコレクタ−エミッタ間飽和電圧との関係を示す他のグラフである。
【図１２】本発明の第２の実施形態に係る半導体装置のベース領域のエミッタ電極に接する幅に対する溝の幅の比と、コレクタ−エミッタ間電圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示すグラフである。
【図１３】本発明の第２の実施形態の係る半導体装置のゲート電極と底面電極の配置を示す模式図であり、図１３（ａ）は平面図、図１３（ｂ）は図１３（ａ）のXIII−XIII方向に沿った断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置のエミッタ領域の配置例を示す模式的な斜視図である。
【図１５】本発明の第２の実施形態に係る半導体装置のエミッタ領域の他の配置例を示す模式的な斜視図である。
【図１６】本発明の第２の実施形態の係る半導体装置の溝及び接続溝の配置例を示す模式的な平面図である。
【図１７】本発明の第２の実施形態の係る半導体装置の溝と接続溝の連結箇所の構造を示す模式的な平面図である。
【図１８】図１７に示した連結箇所の、溝が延伸する方向に沿った模式的な断面図である。
【図１９】本発明の第２の実施形態の係る半導体装置の活性領域の配置例を示す模式的な平面図である。
【図２０】本発明の第２の実施形態の係る半導体装置の溝周辺の構造例を示す模式的な平面図である。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同
一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なもので
あり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである
。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは
もちろんである。
【００１８】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例
示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記の
ものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変
更を加えることができる。
【００１９】
（第１の実施形態）
以下、本発明の第１の実施形態となる半導体装置について説明する。この半導体装置は
、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなさ
れるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に
平行に形成された溝２５中に形成され、各ゲート電極は並列に接続される。各ゲート電極
は、溝２５の中の表面に絶縁膜が形成された上で、溝２５の内部に形成される。
【００２０】
図１は、この半導体装置１の構造を示す断面図である。半導体装置１は、半導体基板１
００中に形成された溝２５中にゲート電極が形成された構成を具備するトレンチゲート型
の素子である。図１において、この半導体基板１００においては、ドレイン層となるｎ＋
層２１の上に、ｎ−層２２、ｐ−層３０が順次形成されている。半導体基板１００の表面
側には、ｐ−層３０を貫通する溝２５が形成されている。溝２５は、図１における紙面と
垂直方向に延伸して並行に複数（図１においては２つ）形成されている。溝２５の内面（
側面及び底面）には絶縁膜５０が一様に形成されている。ただし、絶縁膜５０を溝２５の
側面で薄く、溝２５の底面で厚くしてもよい。
【００２１】
半導体基板１００の表面側においては、溝２５の両側に、ｎ＋層４０が形成されている
。半導体基板１００の裏面全面には、ｎ＋層（ドレイン層）２１と電気的に接続されるド
レイン電極（第１の主電極）８０が形成されている。
【００２２】
絶縁膜５０は、溝２５から離れた半導体基板１００の表面においては除去されている。
図１においては、溝２５が２つ並んだ構造が示されており、以下では、単一の溝２５に対
応した構造について説明する。この半導体装置１においては、特に溝２５内の構造が図６
に示された半導体装置１１０と異なっている。
【００２３】
まず、ゲート電極６０は、溝２５の左右の側壁部のｐ−層３０に沿ってそれぞれ設けら
れており、溝２５の底面で左右に分離されて形成されている。ただし、左右のゲート電極
６０の各々は図示の範囲外（例えば溝２５の長手方向の端部）で接続されている。ゲート
電極６０は、例えば高濃度にドープされた導電性の多結晶シリコン膜で構成される。
【００２４】
一方、溝２５の底面においては、上面からみた場合には後述する図４（ａ）に示される
ように左右のゲート電極６０の間において、左右のゲート電極６０と分離（絶縁）された
底面電極６５が形成されている。溝２５の底面においても絶縁膜５０は形成されているた
め、底面電極６５はその下のｎ−層２２とも絶縁される。この状態で、左右のゲート電極
６０を覆い、且つ底面電極６５とその両側のゲート電極６０とを分離するように、層間絶
縁膜７０が溝２５内に形成されている。
【００２５】
この状態で、半導体基板１００の表面を覆うように、ソース電極（第２の主電極）９０
が形成されている。上記の構成により、ソース電極９０は、図６の構成の半導体装置１１
０と同様に半導体基板１００の表面においてｐ−層３０、ｎ＋層４０と接続されると共に
、層間絶縁膜７０中に設けられた貫通孔によって、溝２５の底面における底面電極６５と
も接続される。層間絶縁膜７０により、ソース電極９０とゲート電極６０とは絶縁される
。
【００２６】
図６の半導体装置１１０と同様に、全てのゲート電極６０は、表面側において、溝２５
の延伸方向端部側で共通のゲート配線と接続される。このゲート配線とソース電極９０と
は分離されている。このため、ソース電極９０、ドレイン電極８０、ゲート電極６０の電
位を各々制御し、ゲート配線に印加した電圧によってソース電極９０、ドレイン電極８０
間の電流のスイッチング制御をすることができる。
【００２７】
この構造においては、ゲート電極６０が溝２５の底面側に形成されず、両側に分断され
たことで、ゲート電極６０とドレイン電極８０間の帰還容量Ｃｒｓｓが低減される。更に
、底面電極６５がソース電極９０と同電位（例えば、接地電位）とされるために、帰還容
量Ｃｒｓｓ（帰還容量）が低減される。
【００２８】
また、底面電極６５を配置せず溝２５内に左右に分離したゲート電極６０を配置してい
るトレンチゲート型の素子においては、溝２５の幅が広い場合（例えば溝幅が３〜２０μ
ｍの場合）、溝２５の底部側における空乏層が広がりにくくなるために、この部分で耐圧
が低くなり、この部分で素子全体の耐圧が低下する場合が多い。これに対して、上記のよ
うに左右のゲート電極６０の間に底面電極６５を設けることによって、溝２５の幅が広い
場合でも、溝２５の底部側における空乏層が良好に広がるために、耐圧を向上させること
が可能である。
【００２９】
また、図１の構造においては、絶縁膜５０は、溝２５の内部に一様に形成されているた
め、１回の熱酸化工程によって絶縁膜５０を形成することができる。また、同一の多結晶
シリコン膜をパターニングすることによって、ゲート電極６０と底面電極６５とを同時に
形成することができる。
【００３０】
以下に、この製造方法について具体的に説明する。図２（ａ）〜（ｈ）、図３（ｉ）〜
（ｎ）は、この半導体装置１の製造工程を示す工程断面図である。ここでは、一つの溝２
５に関わる構造のみについて示す。
【００３１】
先ず、図２（ａ）に示されるように、ｎ＋層２１の上に、ｎ−層２２、ｐ−層３０が順
次形成された半導体基板１００における溝２５が形成されるべき箇所の表面（ｐ−層３０
中）に、溝２５よりも広い幅とされたｎ＋層４０をイオン注入によって形成する。なお、
少なくともｐ−層３０とｎ＋層４０の一方は後述するゲート電極６０、底面電極６５を形
成した後に形成してもよい。
【００３２】
次に、図２（ｂ）に示されるように、ｎ＋層４０が形成された領域中に溝２５を形成す
る（溝形成工程）。溝２５は、例えばフォトレジスト膜をマスクとして半導体基板１００
をドライエッチングすることによって形成することができる。溝２５は、ｐ−層３０を貫
通し、ｎ−層２２に達する深さとされる。
【００３３】
次に、図２（ｂ）の構造を熱酸化することによって、溝２５内を含む半導体基板１００
の表面全体に絶縁膜５０を形成する（酸化工程）。その後に、溝２５から離れた領域にお
ける絶縁膜５０をエッチング除去する。これによって、図２（ｃ）に示されるように、絶
縁膜５０は、溝２５の内部（底面、側面）及びその周囲にのみ残存する。ここで、絶縁膜
５０の厚さは溝２５内で一様とした場合、１回の熱酸化で絶縁膜５０を形成することがで
きる。
【００３４】
次に、導電性をもつように高濃度にドーピングされた多結晶シリコン膜（ゲート電極材
料）６００をＣＶＤ法によって表面全面に成膜する（ゲート電極成膜工程）。この際、図
２（ｄ）に示されるように、溝２５の内部が多結晶シリコン膜６００で埋め込まれず、多
結晶シリコン膜６００の厚さが溝２５の側面及び底面において略均一に覆われるような成
膜条件で多結晶シリコン膜６００の成膜は行われる。
【００３５】
次に、この成膜された多結晶シリコン膜６００をパターニングする（ゲート電極パター
ニング工程）。図２（ｅ）〜（ｈ）はこの工程を詳細に説明する図である。先ず、図２（
ｅ）に示されるように、フォトレジスト膜２００を全面に塗布形成した後に、マスクを用
いた露光・現像を行い、図２（ｆ）に示されるように、フォトレジスト膜２００をパター
ニングする。ここで、段差部を含んで形成されたフォトレジスト膜２００を露光・現像し
て段差の上下を通じて高精度でパターニングすることは、露光の際の焦点深度の制限があ
るために、一般には容易ではない。しかしながら、図示されるように、ここでパターニン
グされるのは、溝２５の内部のみであるため、露光の際の焦点を溝２５の底面に合わせる
ことによって、図２（ｆ）に示されるパターニングを容易に行うことができる。
【００３６】
その後、図２（ｇ）に示されるように、多結晶シリコン膜６００をドライエッチング（
異方性エッチング）することにより、特に溝２５内での多結晶シリコン膜６００を選択的
に除去し、ゲート電極６０と底面電極６５とを分離して形成する。その後、図２（ｈ）に
示されるように、フォトレジスト膜２００を除去する。これによって、図１におけるゲー
ト電極６０、底面電極６５が形成される。なお、多結晶シリコン膜６００は、図示の範囲
外（例えば溝２５の延伸方向の端部側等）でも、配線材料として一部残存するようにパタ
ーニングされる。
【００３７】
その後、図３（ｉ）に示されるように、絶縁膜７００を表面全面に成膜する（層間絶縁
膜成膜工程）。この際、多結晶シリコン膜６００と同様に、溝２５の内部に絶縁膜７００
が形成される。
【００３８】
次に、この成膜された絶縁膜７００をパターニングする（層間絶縁膜パターニング工程
）。図３（ｊ）〜（ｍ）はこの工程を詳細に説明する図である。先ず、図３（ｊ）に示さ
れるように、図２（ｄ）と同様にフォトレジスト膜２００を塗布形成する。その後に、図
３（ｋ）に示されるように、溝２５の外側、及び溝２５内における底面電極６５上で絶縁
膜７００が露出するように、フォトレジスト膜２００を同様にパターニングする。この場
合のパターンにおいても、加工線幅の小さな箇所は溝２５の内部となるため、露光の際の
焦点を溝２５の底面に合わせて行うことにより、容易にこのパターニングを行うことがで
きる。
【００３９】
その後、絶縁膜７００のドライエッチングを行うことにより、図３（ｌ）に示されるよ
うに、絶縁膜７００は、層間絶縁膜７０として残存する。その後、図３（ｍ）に示される
ようにフォトレジスト膜２００を除去する。
【００４０】
その後、図３（ｎ）に示されるように、表面にソース電極９０、裏面にドレイン電極８
０を形成する（電極形成工程）ことにより、図１の半導体装置１が製造される。なお、図
３（ｎ）に示された領域においては表面全面にソース電極９０が形成されているが、実際
には、ドレイン電極８０とは異なり、ソース電極９０は半導体装置１の表面全面には形成
されない。実際には溝２５は図２、３における紙面と垂直方向に延伸しており、その端部
においてゲート電極６０は、ソース電極９０と接さないように表面側において引き出され
るようにパターニングされる。これによって、ゲート電極６０、ソース電極９０、ドレイ
ン電極８０のそれぞれが電極端子として機能する。
【００４１】
図１の構成においては、ソース電極９０と底面電極６５とが直接接しているために、底
面電極６５はソース電極９０と同電位とされた。ここで、実際には底面電極６５は溝２５
の延伸方向において溝２５と同様に延伸しているが、底面電極６５自身は半導体装置１の
主電流の経路とはならない。このため、ソース電極９０と細長い底面電極６５とが溝２５
の延伸方向において一様に接している必要はなく、これらの接触部分は適宜設定すること
が可能である。
【００４２】
図４（ａ）は、こうした場合における構成を上面から見た平面図を示す。ここで、ソー
ス電極９０、層間絶縁膜７０の記載を省略し、底面電極６５上における層間絶縁膜７０の
開口部３０１が記載されている。図４（ａ）におけるＡ−Ａ方向の断面図が図４（ｂ）で
あり、Ｂ−Ｂ方向の断面図が図４（ｃ）である。この例では開口部３０１（すなわち、ソ
ース電極９０と底面電極６５との接続箇所）が千鳥配列とされているが、例えば、チップ
の中央部分では開口部３０１を設けず、チップの端部にのみ開口部３０１を設けてもよい
。こうした設定は、層間絶縁膜パターニング工程（図３（ｋ））におけるマスクパターン
によって行うことができる。
【００４３】
また、ボンディングパッドを設ける領域においては、ボンディング時のクラック抑制の
ために、図４（ｃ）における層間絶縁膜７０の表面が平坦であることが好ましい。この場
合、層間絶縁膜７０の表面が平坦（半導体基板１００表面と平行）となるような成膜条件
で層間絶縁膜７０を形成することが好ましい。このように、層間絶縁膜７０の形状は、ゲ
ート電極６０と底面電極６５とが絶縁できる限りにおいて、適宜設定することができる。
【００４４】
次に、ゲート電極６０と底面電極６５の位置関係について説明する。図１の構成におい
て、溝２５の底面におけるゲート電極６０と底面電極６５の間の位置関係は、半導体装置
１の特性に影響を及ぼす。図５は、溝２５の内部構造を拡大した図であり、ゲート電極６
０と底面電極６５の間隔がＤ、溝２５内におけるゲート電極６０の底面電極６５側への突
き出し量がＸである。
【００４５】
例えば、間隔Ｄを広くすると、ゲート電極６０直下に形成される空乏層の幅が底面電極
６５側で狭くなり、ソース電極９０、ドレイン電極８０間の耐圧が低下する。このため、
この耐圧はゲート電極６０と底面電極６５の間隔Ｄで制御できる。
【００４６】
また、ゲート電極６０の突き出し量Ｘが大きければ、帰還容量Ｃｒｓｓが大きくなる。
このため、突き出し量Ｘによって帰還容量Ｃｒｓｓを調整することができる。
【００４７】
上記の構造、製造方法によれば、間隔Ｄ、突き出し量Ｘは、いずれもゲート電極パター
ニング工程（図２（ｆ））のフォトレジスト膜２００のパターン（リソグラフィのマスク
パターン）で定まる。例えば、一般にパワーＭＯＳＦＥＴにおいては、素子の保護のため
に、ソース電極９０、ドレイン電極８０間のブレークダウンが発生する場合には、この箇
所はチップ上の特定の領域で発生するように定められる。この場合、この特定の箇所にお
いて間隔Ｄが広くされたマスクパターンを用いることにより、チップ上における活性領域
（セル領域）の耐圧を低下させることを容易に行うことができる。一方、間隔Ｄを小さく
することで、帰還容量Ｃｒｓｓを低減することもできる。すなわち、チップの面内におけ
る耐圧や帰還容量Ｃｒｓｓの分布の制御を、ゲート電極パターニング工程におけるリソグ
ラフィのマスクパターンのみによって行うことができる。図２（ｆ）におけるリソグラフ
ィにおいては、露光の際の焦点を溝２５の底面に合わせることにより、間隔Ｄ、突き出し
量Ｘを高精度で制御することができる。
【００４８】
なお、底面電極６５の断面形状（図２（ｇ）における多結晶シリコン膜６００のエッチ
ング形状）は、ドライエッチング条件によって制御できる。これにより、例えば底面電極
６５を順テーパ形状（下側で広がる形状）とした場合には、層間絶縁膜７０をゲート電極
６０と底面電極６５の間に埋め込みやすくなり、これらの間の絶縁性を良好にすることが
できる。逆に、底面電極６５を逆テーパ形状（上側で広がる形状）とした場合には、ソー
ス電極９０と底面電極６５との間の接触面積を大きくすることができ、これらの間のコン
タクト抵抗を低減することができる。
【００４９】
なお、前記の通り、多結晶シリコン膜６００が溝２５の外側（半導体基板１００の表面
）で配線として残存する箇所も存在するが、この配線パターンは、間隔Ｄ、突き出し量Ｘ
と比べて太い。このため、露光の際の焦点を溝２５の底面に合わせた場合でも、この配線
パターンのパターニングは容易である。すなわち、上記のように高精度で間隔Ｄ、突き出
し量Ｘを制御する場合でも、この半導体装置１における多結晶シリコン膜６００のパター
ニングを容易に行うことができる。なお、層間絶縁膜パターニング工程においても、実際
には溝２５以外の箇所においても絶縁膜７００が残存する箇所が存在するが、この箇所に
おけるパターンは溝２５内のパターン（開口部３０１）と比べて太いため、同様にそのパ
ターニングは容易である。
【００５０】
以上より、上記の半導体装置１を簡易な製造工程で製造することができ、その特性の制
御も、リソグラフィの際のマスクパターンによって行うことができる。
【００５１】
上記の構造を溝２５内に形成するため、上記の半導体装置１においては、溝２５の幅は
広いことが好ましい。このため、溝２５の幅はその深さよりも大きくすることが好ましい
。
【００５２】
また、上記の例では、溝２５内の両側面に分断されて形成されたゲート電極６０の間に
底面電極６５が形成されたが、底面電極６５が形成されない場合でも、帰還容量Ｃｒｓｓ
が低減されることは明らかである。こうした場合でも、ゲート電極パターニング工程にお
けるリソグラフィのマスクパターンを変更する以外においては、上記と同様の製造方法を
適用することができる。
【００５３】
更に、ゲート電極が溝内で左右に完全に分離されず、底面にもゲート電極が形成される
が、底面におけるゲート電極に開口部が設けられた場合でも、同様の効果を奏することは
明らかである。すなわち、ゲート電極が左右の側壁に形成され、少なくともゲート電極が
溝の底面で部分的に除去された構成を具備すれば、上記の効果を奏する。こうした構造は
、上記の製造方法で同様に製造することができる。部分的に除去された箇所において、ゲ
ート電極と絶縁された底面電極を設けた場合においても、上記の底面電極と同様の効果を
奏する。
【００５４】
上記の構成において、導電型（ｐ型、ｎ型）を逆転させても同様の効果を奏することは
明らかである。半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造
方法を実現することができ、同様の効果を奏することも明らかである。
【００５５】
なお、上記においては、半導体装置がトレンチゲート型のパワーＭＯＳＦＥＴであるも
のとしたが、ＩＧＢＴ等のトレンチゲート型の素子においても同様の構造を用いることが
できる。すなわち、半導体基板の表面において溝が形成され、その内面に形成された絶縁
膜と接するゲート電極が設けられ、半導体基板の裏面側に形成された第１の主電極と表面
側に形成された第２の主電極との間に流れる動作電流がゲート電極に印加された電圧によ
ってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同
様の効果を奏することは明らかである。
【００５６】
（第２の実施形態）
上記の構造において、３〜２０μｍの幅広の溝２５をもつＩＧＢＴの場合には、正孔が
溝２５の底部に蓄積されるためにオン電圧を低下させることができ、特に好ましい。また
、ゲート電極の本数を減らすことができるために、更に帰還容量Ｃｒｓｓを低減すること
ができる。
【００５７】
本発明の第２の実施形態に係る半導体装置１は、図７に示すように、半導体基板１００
が、第１導電型の第１半導体領域１０と、第１半導体領域１０上に配置された第２導電型
の第２半導体領域２０と、第２半導体領域２０上に配置された第１導電型の第３半導体領
域３０と、第３半導体領域３０上に互いに離間して配置された第２導電型の第４半導体領
域４０とを有する。
【００５８】
図７に示すように、第４半導体領域４０の上面から延伸して第４半導体領域４０及び第
３半導体領域３０を貫通して第２半導体領域２０まで達する溝２５が形成されている。溝
２５の内壁上には、絶縁膜５０が配置されている。そして、溝２５の壁面において、絶縁
膜５０上に第３半導体領域３０の側面に対向して制御電極６０が配置されている。また、
溝２５の底面において、絶縁膜５０上に制御電極６０と離間して底面電極６５が配置され
ている。更に、半導体装置１は、第１半導体領域１０と電気的に接続する第１の主電極８
０と、第３半導体領域３０及び第４半導体領域４０と電気的に接続する第２の主電極９０
とを備える。なお、第２の主電極９０が第３半導体領域３０と電気的に接続していなくて
もよい。底面電極６５は、第２の主電極９０と電気的に接続されている。
【００５９】
第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型で
あれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である
。以下において、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明する。
【００６０】
上記のように、図７に示した半導体装置１は、トレンチゲート型のＩＧＢＴである。説
明を分かりやすくするため、以下では、第１半導体領域１０をｐ型のコレクタ領域１０、
第２半導体領域２０をｎ型のドリフト領域２０、第３半導体領域３０をｐ型のベース領域
３０、第４半導体領域４０をｎ型のエミッタ領域４０として説明する。複数のエミッタ領
域４０が、ベース領域３０の上面の一部に選択的に埋め込まれている。また、制御電極６
０をゲート電極６０、第１の主電極８０をコレクタ電極８０、第２の主電極９０をエミッ
タ電極９０として説明する。ゲート電極６０と対向するベース領域３０の表面がチャネル
領域１０１である。つまり、溝２５の側面に形成された絶縁膜５０の領域がゲート絶縁膜
として機能する。
【００６１】
図７に示す半導体装置１では、互いに隣接する溝２５同士の間隔Ｗ２よりも溝２５の幅
Ｗ１が広い。溝２５の幅Ｗ１は、ベース領域３０の下面と接する部分、即ちベース領域３
０とドリフト領域２０との界面、の位置における溝２５の幅を示す。溝２５同士の間隔Ｗ
２は、溝２５間の半導体領域の幅をいう。また、図７において幅Ｗ３で示した、溝２５間
におけるベース領域３０のエミッタ電極９０に接する部分の幅（沿面距離）を「接続領域
幅」という。
【００６２】
ゲート電極６０の上面には層間絶縁膜７０が配置されている。層間絶縁膜７０を介して
ゲート電極６０の上方に、ベース領域３０とエミッタ領域４０とに接続するエミッタ電極
９０が配置されている。層間絶縁膜７０によって、ゲート電極６０とエミッタ電極９０と
は電気的に絶縁されている。溝２５の内部では、層間絶縁膜７０によって、ゲート電極６
０と底面電極６５とが電気的に絶縁されている。
【００６３】
なお、図７に示した例では、ドリフト領域２０とコレクタ領域１０間に、ｎ型のバッフ
ァ層１５が配置されている。
【００６４】
ここで、図７に示した半導体装置１の動作について説明する。エミッタ電極９０とコレ
クタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極９０とゲート電極６０間に
所定のゲート電圧を印加する。例えば、コレクタ電圧は３００Ｖ〜１６００Ｖ程度、ゲー
ト電圧は１０Ｖ〜２０Ｖ程度である。このようにして半導体装置１をオン状態にすると、
チャネル領域１０１においてｐ型からｎ型に反転してチャネルが形成される。形成された
チャネルを通過して、エミッタ電極９０から電子がドリフト領域２０に注入される。この
注入された電子により、コレクタ領域１０とドリフト領域２０との間が順バイアスされ、
コレクタ領域１０から正孔（ホール）がドリフト領域２０、ベース領域３０の順に移動す
る。更に電流を増やしていくと、コレクタ領域１０からの正孔が増加し、ベース領域３０
の下方に正孔が蓄積される。この結果、伝導度変調によってオン電圧が低下する。
【００６５】
半導体装置１をオン状態からオフ状態にする場合には、ゲート電圧をしきい値電圧より
も低くし、例えば、ゲート電圧をエミッタ電圧と同じ電位又は負電位となるように制御し
てチャネル領域１０１を消滅させる。これにより、エミッタ電極９０からドリフト領域２
０への電子の注入が停止する。コレクタ電極８０の電位がエミッタ電極９０よりも高いの
で、ベース領域３０とドリフト領域２０との界面から空乏層が広がっていくと共に、ドリ
フト領域２０に蓄積された正孔はエミッタ電極９０に抜けていく。
【００６６】
このとき、正孔は、ゲート電極６０が形成された互いに隣接する溝２５間の半導体領域
を通過して移動する。つまり、溝２５と溝２５との間が正孔の吸出し口である。
【００６７】
図８に、半導体装置１の溝２５の幅Ｗ１と、ゲート−エミッタ短絡時のコレクタ−エミ
ッタ間電圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖcesatとの関係を示す。コレク
タ−エミッタ間飽和電圧Ｖcesatはオン電圧に相当する。なお、溝２５間の間隔Ｗ２及び
接続領域幅は一定とした。コレクタ−エミッタ間飽和電圧Ｖcesatは低いほど好ましく、
コレクタ−エミッタ間電圧ＶＣＥＳは大きいほど好ましい。図８から、溝２５の幅Ｗ１を
広げることにより、オン電圧が低下することがわかる。これは、以下の理由による。
【００６８】
エミッタ電極９０とコレクタ電極８０間に所定のコレクタ電圧を印加し、エミッタ電極
９０とゲート電極６０間に所定のゲート電圧を印加して半導体装置１がオンすると、チャ
ネル領域１０１がｐ型からｎ型に反転してチャネルが形成される。形成されたチャネルを
通過して、エミッタ電極９０から溝２５の側面に沿って主に移動してきた電子がドリフト
領域２０に注入される。この注入された電子により、コレクタ領域１０とドリフト領域２
０との間が順バイアスされ、正孔がコレクタ領域１０からドリフト領域２０に移動する。
なお、溝２５底部の下方でのドリフト領域２０の厚みは溝２５の幅Ｗ１に比べて十分広く
、例えば３０μｍ〜１８０μｍである。このため、溝２５の幅Ｗ１が広くなったとしても
、溝２５に沿って移動した電子は、溝２５よりも深い領域においてドリフト領域２０で拡
散する。これにより、溝２５間領域直下のコレクタ領域１０とドリフト領域２０の界面だ
けでなく、それよりも広い範囲でコレクタ領域１０とドリフト領域２０の界面が順バイア
スとなり、正孔がコレクタ領域１０からドリフト領域２０に移動する。
【００６９】
コレクタ領域１０から移動してきた正孔は溝２５の底部によってその移動が妨げられ、
溝２５の底部近傍のドリフト領域２０内に正孔が蓄積され、伝導度変調が生じる。溝２５
の幅Ｗ１が広いほど溝２５の底部近傍のドリフト領域２０内で正孔が蓄積されやすい。こ
のため、溝２５の幅Ｗ１が広く形成された半導体装置１によれば、キャリア蓄積層を配置
しなくてもオン電圧を低減することができる。図８から、溝２５の幅Ｗ１が７μｍ程度の
場合に、最も効果的にオン電圧が低減される。一方、一般的な半導体装置では、溝２５の
幅Ｗ１は、広い場合でも１μｍ〜２μｍ程度である。
【００７０】
また、ベース領域３０のエミッタ電極９０と接する接続領域幅の幅Ｗ３は、正孔がベー
ス領域３０、そしてエミッタ電極９０へと移動するための窓口となる部分の長さである。
幅Ｗ３が幅Ｗ１に比べて十分に狭いので、エミッタ電極９０へと移動する正孔の量が減少
し、溝２５の底部付近のドリフト領域２０内に正孔が蓄積される。
【００７１】
図９（ａ）に、溝２５の底面の長さＬが２μｍの場合に正孔が蓄積される様子のシミュ
レーション結果を示す。参考に、図９（ａ）よりも溝２５の底面が狭い場合のシミュレー
ション結果を図９（ｂ）に示す。図９（ｂ）は、溝２５の底面の長さＬが１μｍの場合の
シミュレーション結果である。図９（ａ）及び図９（ｂ）の横軸は溝２５の底面が延伸す
る方向の長さ、縦軸は溝２５の表面（開口）からの深さである。なお、領域Ｒ２０はドリ
フト領域２０、領域Ｒ３０はベース領域３０、領域Ｒ４０はエミッタ領域４０の位置を示
す。蓄積される正孔の密度が高い領域ほど濃く表示している。つまり、溝２５の底部近傍
のドリフト領域内に正孔が蓄積され、特に溝２５の底部の下側の領域で正孔が蓄積されて
いる。正孔が蓄積されることによる伝導度変調によってオン抵抗が低下するが、図９（ａ
）及び図９（ｂ）に示したように、溝２５の底面の長さが１μｍよりも２μｍの場合に溝
２５の底部外側の下方に蓄積される正孔の密度が高い。したがって、溝２５の幅Ｗ１が広
い場合にオン電圧が低い。
【００７２】
なお、間隔Ｗ２が広いとベース領域３０の下方に蓄積されずにベース領域３０へと移動
する正孔の量が増加するか、またはチップ面積が増大してしまう。したがって、オン電圧
を低下させるためには、溝２５の幅Ｗ１が間隔Ｗ２よりも大きいことが好ましい。
【００７３】
また、図８に示すように溝２５の幅Ｗ１を広くすることにより、半導体装置１の耐圧を
向上させることができる。これは、以下の理由による。
【００７４】
半導体装置１をオン状態からオフ状態にすると、ベース領域３０とのＰＮ接合界面側か
らだけでなく、溝２５の底部周辺からもドリフト領域２０内に空乏層が広がっていく。こ
のとき、空乏層の広がり方が一様で、より広範囲に広がっていることが好ましい。空乏層
の広がりが不均一であったり狭い場合には、耐圧が低下する。溝２５の幅Ｗ１が狭い場合
には、電界集中点である溝２５の底面の両端部同士が近いために、溝２５の底面の直下に
おいて空乏層が良好に一様且つ広範囲に広がらない。しかし、溝２５の底部の幅Ｗ１が広
い場合には、溝２５の底面の両端部の間隔が広いために、端部間の溝２５の底部の直下に
おける空乏層はより一様に又はより広範囲に広がる。このため、溝２５の底部の幅が広い
半導体装置１では、耐圧が向上する。
【００７５】
電位分布をシミュレーションした結果を図１０（ａ）、図１０（ｂ）に示す。図１０（
ａ）は溝２５の底面の長さＬが２μｍの場合、図１０（ｂ）は溝２５の底面の長さＬが１
μｍの場合である。図１０（ａ）及び図１０（ｂ）の縦軸は溝２５の表面からの深さであ
る。なお、領域Ｒ２０はドリフト領域２０、領域Ｒ３０はベース領域３０、領域Ｒ４０は
エミッタ領域４０の位置を示す。電位が高い領域ほど濃く表示している。図１０（ａ）、
図１０（ｂ）から、溝２５の直下において空乏層が下方に広がっていることが分かる。特
に、溝２５の底面の長さが長いほど溝２５下方の電位分布は幅広で平坦であり、電界が集
中し難いことがシミュレーションにより確認された。
【００７６】
更に、間隔Ｗ２が比較的狭いために、半導体装置１の耐圧は向上する。溝２５間におけ
る空乏層の深さは、溝２５直下の空乏層の深さよりも浅い。溝２５と溝２５との間隔Ｗ２
が広いと、溝２５間の領域におけるベース領域３０とのＰＮ接合から広がる空乏層がより
平坦化する。このため、溝２５の底面の空乏層が溝２５の側方から広がる空乏層へと連続
する部分がより歪んだ形状となる。このために空乏層の歪んだ部分である溝２５の底面の
端部付近に電界が集中して、耐圧が低下する。したがって、間隔Ｗ２はある程度狭いこと
が好ましく、間隔Ｗ２が溝２５の幅Ｗ１以下とする。このとき、溝２５の幅Ｗ１が溝２５
の深さよりも大きくてもよい。
【００７７】
なお、チップ面積には限界があるため、チップサイズを一定とした場合に溝２５の幅Ｗ
１を広げると、チャネル本数が減少する。例えば幅Ｗ１が幅Ｗ３の６倍を超えると、正孔
が蓄積されて伝導度変調によってオン電圧が低下する効果よりも、チャネル本数の減少に
よるオン電圧の上昇の効果が大きくなり、半導体装置のオン電圧は上昇する。即ち、図１
１に示すように、溝２５の幅Ｗ１を広げると、半導体装置のチップサイズに占めるチャネ
ル領域１０１の割合が減少することにより、コレクタ−エミッタ間飽和電圧Ｖcesatが増
大するという問題が生じる。したがって、半導体装置１に形成される溝２５の幅Ｗ１は、
３μｍ〜２０μｍ程度であることが好ましい。
【００７８】
図１２に、接続領域幅の幅Ｗ３に対する溝２５の幅Ｗ１の比Ｗ１／Ｗ３と、ゲート−エ
ミッタ短絡時のコレクタ−エミッタ間電圧ＶＣＥＳ及びコレクタ−エミッタ間飽和電圧Ｖ
cesatとの関係を示す。既に述べたように、コレクタ−エミッタ間飽和電圧Ｖcesatはオン
電圧に相当する。図１２に電圧値Ｖａで示した従来のコレクタ−エミッタ間飽和電圧Ｖce
satが、比Ｗ１／Ｗ３＝６程度の値である。半導体装置１のオン電圧を低くするためには
、接続領域幅の幅Ｗ３と溝２５の幅Ｗ１とは、以下の式（１）の関係を満足することが好
ましい：
１≦Ｗ１／Ｗ３≦６  ・・・（１）
式（１）のように幅Ｗ３に対する幅Ｗ１の比Ｗ１／Ｗ３を１以上且つ６以下とすることに
より、オン電圧を低減できる。
【００７９】
上記で示したように、オン電圧及び耐圧の観点から、接続領域幅の幅Ｗ３にはある程度
の広さが必要であり、比Ｗ１／Ｗ３が式（１）に示した関係の上限を超えた場合には、チ
ャネルの総量が減少することによってオン電圧が高くなる。しかし、従来よりも溝２５の
幅Ｗ１が広いことにより、オン電圧を下げることができ、幅Ｗ３と幅Ｗ１が式（１）に示
した関係を満足する範囲において溝２５の本数を少なくする。これによりチャネル総量が
減少し、ゲート電極６０と溝２５側面の半導体層との寄生容量を低減できる。これにより
、半導体装置１の高速動作が可能になる。
【００８０】
また、溝２５の幅Ｗ１を広くし溝２５の本数を少なくすることでチャネル総量が減り、
チャネル抵抗が増大する。このため、負荷短絡時に半導体装置１を流れる電流が制限され
る。つまり、半導体装置１によれば、短絡耐量の確保が可能である。
【００８１】
なお、半導体装置１のオン電圧を低減するために、接続領域幅の幅Ｗ３と溝２５の幅Ｗ
１とが以下の式（２）の関係を満足することがより好ましい：
１．５≦Ｗ１／Ｗ３≦５  ・・・（２）
幅Ｗ３と幅Ｗ１とは、以下の式（３）の関係を満足することが更に好ましい：
１．７≦Ｗ１／Ｗ３≦２    ・・・（３）
図１２に示すように、接続領域幅の幅Ｗ３と溝２５の幅Ｗ１が式（３）の関係を満足する
場合にオン電圧は最小である。
【００８２】
上記のように、本発明の第２の実施形態に係る半導体装置１では、溝２５の幅Ｗ１を３
μｍ〜２０μｍ程度、より好ましくは５μｍ〜１３μｍ程度に形成し、ベース領域３０の
エミッタ電極９０と接するコンタクト幅に対する溝２５の幅Ｗ１の比を１〜６程度、より
好ましくは１．５〜５程度に設定する。このように溝２５の底面の面積を増大させること
によって、溝２５の底部での正孔の移動を抑制する。更に、ベース領域３０のエミッタ電
極９０と接するコンタクト幅を狭くすることによって溝２５の底部近傍のドリフト領域２
０に正孔を蓄積させる。また、溝２５同士の間隔を狭めることによって、この領域におい
て正孔の移動が抑制される。その結果として、溝２５の底部近傍のドリフト領域に正孔を
蓄積させて、ＩＧＢＴ特有の伝導度変調の効果を増加させて、オン抵抗を下げることがで
きる。
【００８３】
特に、図７に示した半導体装置１では、エミッタ電極９０と電気的に接続する底面電極
６５によって正孔が引き寄せられ、溝２５の底部に正孔が蓄積されやすい。このため、ド
リフト領域２０により多く正孔が蓄積される。したがって、伝導度変調の効果が促進され
、オン抵抗をより下げることができる。
【００８４】
また、半導体装置１では、溝２５内部でゲート電極６０が分断されている。ゲート電極
６０を分断することによって、溝２５底部のドリフト領域２０とゲート電極６０間の寄生
容量Ｃｄｇが低減され、高速スイッチングが可能となる。溝２５の溝幅Ｗ１に対するゲー
ト電極６０の幅ｄ１は、１／２０〜１／３程度、より好ましくは１／１５〜１／５程度で
ある。ゲート電極６０は、例えば多結晶シリコン膜からなる。従来よりも溝２５の幅Ｗ１
が広いことによって、ゲート抵抗が低減される。これにより、同一チップ内における素子
動作の均一化を実現できる。
【００８５】
なお、図７に示したように、溝２５の底面に配置された領域の膜厚ｔ１が、溝２５の側
面に配置されてベース領域３０に対向する領域の膜厚ｔ２よりも厚くなるように、絶縁膜
５０を形成することが好ましい。半導体装置１ではゲート電極６０が形成される溝２５の
幅Ｗ１が広いため、溝２５の底面側のゲート電極６０と半導体領域との間に生じる寄生容
量Ｃｄｇは増加する傾向にある。しかし、溝２５の底面側の絶縁膜５０の膜厚を厚くする
ことにより、寄生容量Ｃｄｇを低減することができる。
【００８６】
絶縁膜５０の側面側はゲート絶縁膜として機能するため、絶縁膜５０の側面側の膜厚を
厚くするのには限界がある。このため、絶縁膜５０の側面側の膜厚に比べて絶縁膜５０の
底面側の膜厚を厚くすることが好ましい。絶縁膜５０の溝２５の底面での膜厚ｔ１は例え
ば３００ｎｍ程度であり、溝２５の側面での膜厚ｔ２は例えば１５０ｎｍ程度である。
【００８７】
また、図１３（ａ）、図１３（ｂ）に示すように、溝２５の底面と対向する領域におい
て、ゲート電極６０の幅ｄ１よりも底面電極６５の幅ｄ２が広いことが好ましい。これは
、以下の理由による。
【００８８】
図７に示したような溝２５間の間隔Ｗ２に比べて溝２５の幅Ｗ１の広い半導体装置１で
は、広い溝２５の底部に正孔を効果的に蓄積できる。このため、ＩＧＢＴ特有の伝導度変
調を生じさせて、オン抵抗を低下できる。しかし、幅の広い溝２５をゲート電極６０で埋
め込んだ場合、帰還容量Ｃｒｓｓが大幅に増大してしまう。これに対し、帰還容量Ｃｒｓ
ｓに影響しない底面電極６５の幅ｄ２をゲート電極６０の幅ｄ１よりも広くすることによ
って、帰還容量Ｃｒｓｓの大幅な増大を抑制できる。それと共に、底面電極６５とコレク
タ領域１０との間の電位差によって溝２５底部側から半導体領域側へと空乏層が広がり、
溝２５内をゲート電極６０で埋め込んだ場合と同程度の耐圧を確保できる。
【００８９】
更に、底面電極６５をエミッタ電極９０と電気的に接続することによって、底面電極６
５の直下及びその近傍のドリフト領域２０に比較的正孔が集まりやすい。このため、幅の
広い溝２５の底部に正孔を蓄積することができる。これによって、ＩＧＢＴ特有の伝導度
変調を更に生じさせ、オン電圧を低下することができる。
【００９０】
また、幅の広い溝２５を形成することによって、チップの大きさに占める溝２５の本数
が少なくなり、ゲート電極６０とドリフト領域２０の対向する面積が減少し、帰還容量Ｃ
ｒｓｓを減少させることができる。更に、チップの大きさに占める溝２５の本数が少なく
なると、チップの大きさに占めるゲート電極６０と対向するエミッタ領域４０の面積も小
さくなり、入力容量Ｃｉｓｓ（＝Ｃｇｄ＋Ｃｇｓ）も減少させることができる。
【００９１】
なお、底面電極６５の幅ｄ２が、底面電極６５の膜厚方向の厚みｍよりも大きいことが
好ましい。例えば、底面電極６５の幅ｄ２を２μｍ、厚みｍを１．１μｍ程度とする。こ
れにより、ゲート電極６０と対向する底面電極６５の面積が小さくなるので、寄生容量Ｃ
ｇｓを減少させることができる。その結果、入力容量Ｃｉｓｓを更に減少させられる。ゲ
ート電極６０は、ベース領域３０とドリフト領域２０の界面（ＰＮ接合）よりも下方に伸
びている。例えば、底面電極６５の上面の位置は、ベース領域３０とドリフト領域２０の
界面の位置とほぼ同じ高さ、或いは界面よりも低く設定される。具体例として、溝２５の
深さを５μｍ程度、ベース領域３０の膜厚を４μｍ程度、底面電極６５の厚みｍを１．１
μｍ程度とする。幅の広い溝２５に対して底面電極６５をあまり厚くは埋め込まないので
、底面電極６５の形成工程の時間を短縮できる。これにより、製造コストを低減できる。
【００９２】
また、底面電極６５の幅ｄ２は、底面電極６５とゲート電極６０間の間隔Ｄよりも大き
いことが好ましい。これにより、溝２５とドリフト領域２０との界面から広がる空乏層を
ゲート電極６０と底面電極６５によって良好に滑らかに広げることができる。その結果、
半導体装置１の耐圧が向上する。
【００９３】
底面電極６５の幅ｄ２と溝２５同士の間隔Ｗ２との比率は、１／４〜１１／４程度にす
ることが好ましい。この比率が１／４よりも小さいと、正孔がドリフト領域２０に蓄積し
にくい。一方、１１／４よりも大きいと、チャネル抵抗が増大し、オン抵抗が増加する。
【００９４】
例えば、耐圧６００Ｖの半導体装置１の場合、マスクサイズでの溝２５の幅Ｗ１は８μ
ｍ程度、溝２５同士の間隔Ｗ２は４μｍ程度である。絶縁膜５０の溝２５の側面での膜厚
ｔ２が０．１５μｍ、ゲート電極６０の幅ｄ１が１．１μｍ、底面電極６５の幅ｄ２が２
μｍとして、底面電極６５とゲート電極６０間の間隔Ｄは２μｍ程度である。耐圧１２０
０Ｖの半導体装置１の場合、マスクサイズでの溝２５の幅Ｗ１は１１μｍ程度であり、底
面電極６５の幅ｄ２を耐圧６００Ｖの場合よりも広げることができる。
【００９５】
図７、図１３などに示すように、ゲート電極６０の底面の位置は、底面電極６５の上面
の位置よりも下方であることが好ましい。これに対し、ゲート電極６０よりも下方に底面
電極６５を配置するためには、その分だけ溝２５を深く形成する必要がある。これにより
、製造時間が増大する。また、溝２５を深く形成することによって、底面電極６５を良好
に溝２５の壁面でドリフト領域２０と対向するように形成できずに耐圧を十分確保できな
かったり、平坦性を確保するために膜の厚膜化などが必要になったりする場合がある。
【００９６】
したがって、ゲート電極６０の底面の位置が底面電極６５の上面の位置よりも下方にな
るように形成することが好ましい。これにより、上記問題を解消できる。更に、ゲート電
極６０が溝２５の底面に達していることがより好ましく、これにより正孔が溝２５の底部
により蓄積されやすい。溝２５の深さは、例えば５μｍ程度である。
【００９７】
なお、図１３（ａ）に示すように、平面視で溝２５の延伸する方向の長さは、溝２５の
幅以上である。
【００９８】
ところで、図９（ａ）や図１０（ａ）に示したシミュレーション結果や上記の比Ｗ１／
Ｗ３の関係式は、図１４に示すようにエミッタ領域４０が溝２５に沿って連続的に形成さ
れた構造について得られる。しかし、図１５に示すように、エミッタ領域４０が溝２５に
沿ってベース領域３０の上部に飛び飛びに配置されてもよい。図１５に示す構造の場合、
エミッタ電極９０と接するベース領域３０及びエミッタ領域４０の総面積が間隔Ｗ２の代
わりになり、ドリフト領域２０とベース領域３０との界面の位置における溝２５のエミッ
タ電極９０と対向する総面積が溝２５の幅Ｗ１の代わりとなる。即ち、平面視において溝
２５間の半導体領域の面積に比べて溝２５の面積が広ければよい。更に、溝２５の底面に
対向するゲート電極６０の面積よりも、溝２５の底面に対向する底面電極６５の面積の方
が広い。
【００９９】
また、幅Ｗ３に対する溝２５の幅Ｗ１の比Ｗ１／Ｗ３の関係は、ベース領域３０のエミ
ッタ電極９０に接する領域の総面積に対する、ドリフト領域２０とベース領域３０との界
面と同一平面レベルにおける溝２５のエミッタ電極９０に対向する総面積の比（以下にお
いて、「面積比Ｓ」という。）に置き換えられる。
【０１００】
図１４及び図１５において、溝２５のエミッタ電極９０に対向する領域Ｓ１とベース領
域３０のエミッタ電極９０に対向する領域Ｓ２をハッチングで示した。即ち、領域Ｓ１は
、平面視での溝２５における絶縁膜５０、層間絶縁膜７０及びエミッタ電極９０の領域で
ある。領域Ｓ２は、平面視での半導体基板１００の表面に露出したベース領域３０の領域
である。
【０１０１】
領域Ｓ２の総面積に対する領域Ｓ１の総面積の面積比Ｓは１以上であり、１以上且つ６
以下であることが好ましい。また、面積比Ｓは、１．５以上且つ５以下であることがより
好ましく、１．７以上且つ２以下であることが更に好ましい。
【０１０２】
半導体装置１には、図１６に平面図を示すように、複数の溝２５が並列に配置された構
造を採用可能である。図１６に示した溝２５は、溝２５の内部に配置された絶縁膜５０、
ゲート電極６０、底面電極６５及び層間絶縁膜７０を含んで模式的に示されている。溝２
５の両側には、エミッタ領域４０が配置されている。なお、エミッタ電極９０などは図示
を省略している。
【０１０３】
図１６に示すように、半導体装置１は、溝２５が延伸する方向と交差する方向に延伸す
る交差部分を少なくとも有し、交差部分において溝２５が連結する接続溝１２５を備える
。接続溝１２５は、溝２５と同様に、ベース領域３０を貫通してドリフト領域２０に先端
が達するように形成されている。ただし、溝２５とは異なり、エミッタ領域４０は接続溝
１２５の開口部周辺に形成されていない。
【０１０４】
なお、図１６に示した接続溝１２５は、活性領域の溝２５と平行に配置された並行部分
を更に有する。この並行部分は、最外周の溝２５の外側に配置されている。例えば、チッ
プの外縁に沿って接続溝１２５が配置されている。図１６では、並行部分が溝２５の外側
に１本ずつ配置された例を示したが、溝２５の外側に複数本の接続溝１２５を溝２５と平
行に配置してもよい。
【０１０５】
上記のように、溝２５と延伸方向が交差する接続溝１２５を配置することによって、チ
ップの平面的な内応力バランスを改善できる。また、接続溝１２５を配置することによっ
て、コレクタ領域１０からドリフト領域２０へと移動する正孔を、接続溝１２５の外側よ
りも接続溝１２５の内側でより多く蓄積することができる。
【０１０６】
図１６に示したように、溝２５は、その両端において接続溝１２５に連結している。接
続溝１２５と溝２５との連結箇所を拡大した平面図を、図１７に示す。図１７では、層間
絶縁膜７０やエミッタ電極９０の図示を省略している。なお、図７は図１７のＶＩＩ−Ｖ
ＩＩ方向に沿った断面図である。
【０１０７】
接続溝１２５の内部に配置された導電性膜によって、並列配置された複数の溝２５に配
置されたゲート電極６０が互いに接続される。具体的には、溝２５内部に形成されたゲー
ト電極６０からの延伸部６０ａが、接続溝１２５の内部にも連続して形成されている。半
導体領域（ベース領域３０及びエミッタ領域４０）を介して対向する一対の溝２５にそれ
ぞれ形成されたゲート電極６０同士が、接続溝１２５に形成された延伸部６０ａによって
先ず接続される。接続溝１２５の内部には延伸部６０ａが連続して配置されているため、
半導体装置１の各溝２５に形成されたゲート電極６０が相互に電気的接続される。
【０１０８】
また、図１７に示すように、接続溝１２５の内部において底面電極６５の端部が他の領
域よりも幅広に形成されている。この幅広の端部において、底面電極６５とエミッタ電極
９０とが接続される。
【０１０９】
溝２５と同様に、接続溝１２５の内壁面には絶縁膜５０が配置され、絶縁膜５０上にゲ
ート電極６０からの延伸部６０ａ及び底面電極６５が配置されている。したがって、溝２
５を形成する工程において、接続溝１２５を同時に形成することができる。
【０１１０】
なお、接続溝１２５の溝幅は、溝２５の溝幅よりも狭くしてもよい。接続溝１２５の開
口部周辺にはエミッタ領域４０が配置されていないため、チャネルは形成されない。接続
溝１２５の溝幅を狭くすることによって、接続溝１２５の底面及びその近傍における正孔
の蓄積は溝２５の底面に比べて少なくなる。これにより、半導体装置１の外周領域に残存
する正孔に起因するラッチアップ現象の発生を抑制できる。
【０１１１】
一方、接続溝１２５の溝幅は、溝２５の溝幅よりも広くしてもよい。これにより、チッ
プの平面的な内応力バランスをより改善できる。
【０１１２】
なお、溝２５と接続溝１２５とが連結する連結領域における溝側面は、曲面である。連
結領域を曲面とすることによって、空乏層を滑らかに広げることができる。なお、この連
結領域の絶縁膜５０の膜厚ｔ３を、ゲート絶縁膜として機能する領域の膜厚ｔ２よりも厚
く形成してもよい。これにより、半導体素子が形成される活性領域を囲む外周領域の耐圧
が、活性領域の耐圧よりも高くなる。その結果、活性領域でブレークダウンを生じやすく
なり、電流集中を抑制して半導体装置１の破壊を防止できる。
【０１１３】
また、接続溝１２５の側壁面に形成される絶縁膜５０の膜厚ｔ４を、活性領域での膜厚
ｔ２よりも厚くしてもよい。これにより、外周領域の耐圧を活性領域よりも高くすること
ができる。
【０１１４】
なお、絶縁膜５０の膜厚について溝２５の底面に配置された領域の膜厚ｔ１を溝２５の
側面での膜厚ｔ２よりも厚くした場合に、連結領域での膜厚ｔ３や接続溝１２５での膜厚
ｔ４を活性領域での膜厚ｔ２よりも厚くするために、これらの膜厚を膜厚ｔ１と同程度に
してもよい。即ち、溝２５の底面に配置する領域と同時に、連結領域や接続溝１２５の絶
縁膜５０を形成すればよい。
【０１１５】
図１８に、溝２５と接続溝１２５との連結箇所の断面図を示す。図１８に示すように、
接続溝１２５の外側までベース領域３０を形成してもよい。これにより、ベース領域３０
とエミッタ電極９０とが確実にコンタクトできる領域を接続溝１２５の外側に確保できる
。エミッタ電極９０を接続溝１２５の外側のベース領域３０と接続することによって、外
周領域での正孔の蓄積を抑制できる。
【０１１６】
一方、ゲート領域として使用しないため、溝２５と接続溝１２５の連結場所まではエミ
ッタ領域４０が伸びていなくてよい。
【０１１７】
なお、ゲート電極６０からの延伸部６０ａは、半導体基板１００の表面上に配置された
接続部６１を介して、接続溝１２５の内部からチップ外縁に配置されたバスライン６２に
接続されている。半導体基板１００の表面に配置された接続部６１及びバスライン６２は
、図１７では破線で示した。バスライン６２からゲート電極６０に所定のゲート電圧を印
可することができる。
【０１１８】
図示を省略したが、バスライン６２の外側において外周領域に種々の耐圧向上構造を採
用可能である。例えば、リサーフや電界緩和リング（Field Limiting Ring：ＦＬＲ）な
どが外周領域に配置される。
【０１１９】
なお、図１９に示すように、チップのコーナー部には活性領域４１を配置しないことが
好ましい。チップのコーナー部では正孔が集中しやすいが、この領域にエミッタ領域４０
を形成しないことによって正孔が抜けやすくなり、外周領域でのラッチアップ現象の発生
を抑制できる。
【０１２０】
図２０に示すように、ゲート電極６０の溝２５の底面と対向する下面にテーパをつけて
もよい。ゲート電極６０の下面にテーパをつけることにより、ゲート電極６０の底面とド
リフト領域２０（コレクタ領域１０）との対向する面積が狭くなり、寄生容量Ｃｄｇを低
減することができる。
【０１２１】
また、層間絶縁膜７０の一部が溝２５の内部に埋め込まれるために、図２０に示すよう
に、層間絶縁膜７０の膜厚は、溝２５の開口部の縁上方で厚く、溝２５の開口部の中央上
方で薄く形成されてもよい。エミッタ電極９０の上面に、溝２５の開口部の中央上方で大
きく窪みが生じる。このため、エミッタ電極９０の上面に配置されるクリップリードやボ
ンディングワイヤとエミッタ電極９０との接続面積が増大し、接続強度が向上する。
【０１２２】
ゲート電極６０や底面電極６５がドーパントを有する多結晶シリコン電極である場合、
層間絶縁膜７０には、例えば図２０に示すように、ＢＰＳＧ膜からなる第１の絶縁膜７１
とＮＳＧ膜からなる第２の絶縁膜７２の積層構造を採用することが好ましい。ＢＰＳＧ膜
はアニール処理によって表面をなだらかにできる層間膜であるが、リン（Ｐ）を含むため
、電極の導電性に影響を与える。そのため、リンを含まない保護膜としてＮＳＧ膜を電極
とＢＰＳＧ膜との間に配置することによって、電極の導電性に影響を与えず、且つ層間絶
縁膜７０の上面をなだらかにできる。
【０１２３】
また、図２０に示すように、ベース領域３０の下面の位置が、溝２５から離間した領域
よりも溝２５に隣接する領域において浅く形成してもよい。このようにベース領域３０の
底面が溝２５側面側で高くなるお椀型形状にすることにより、溝２５底部からベース領域
３０までの距離が長くなる。このため、ドリフト領域２０により多くの正孔を蓄積するこ
とができる。これにより、伝導度変調の効果が促進され、よりオン抵抗を低減できる。
【０１２４】
なお、ドリフト領域２０とベース領域３０との間に、ドリフト領域２０よりも不純物濃
度の高いｎ型の半導体領域を配置してもよい。不純物濃度の高い半導体領域を配置するこ
とにより、この半導体領域の下方のドリフト領域２０との界面近傍においてドリフト領域
２０に正孔がより多く蓄積される。その結果、オン抵抗をより低減できる。
【０１２５】
以上に説明したように、本発明の第２の実施形態に係る半導体装置１では、ゲート電極
６０が形成される溝２５の幅Ｗ１を広く、且つ、溝２５間の間隔Ｗ２を溝２５の幅Ｗ１以
下に設定する。このため、溝２５底部近傍において正孔が蓄積されやすい。その結果、高
耐圧・低オン電圧である半導体装置を提供できる。
【０１２６】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び
図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様
々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０１２７】
例えば、端部よりも中央部が浅いように溝２５の底部を形成してもよい。このように溝
２５の底部を形成することにより、溝２５の底部の中央部に正孔をより効率的に蓄積でき
る。その結果、オン電圧を下げることができる。
【０１２８】
或いは、溝２５の底部の少なくとも一部が下に凸の曲面であるように丸まっていてもよ
い。溝２５の底部の端部の丸まりが広いと、正孔が溝２５の下に蓄積されずにベース領域
３０に移動しやすくなる。このため、溝２５の底部が平坦又は上に凸である部分が広いと
、オン電圧を低くできる。
【０１２９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論であ
る。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明
特定事項によってのみ定められるものである。
【符号の説明】
【０１３０】
１…半導体装置
１０…コレクタ領域、第１半導体領域
１５…バッファ層
２０…ドリフト領域、第２半導体領域
２１…ｎ＋層
２２…ｎ−層
２５…溝
３０…ｐ−層、ベース領域、第３半導体領域
４０…ｎ＋層、エミッタ領域、第４半導体領域
５０…絶縁膜
６０…ゲート電極、制御電極
６５…底面電極
７０…層間絶縁膜
７１…第１の絶縁膜
７２…第２の絶縁膜
８０…ドレイン電極、コレクタ電極、第１の主電極
９０…ソース電極、エミッタ電極、第２の主電極
１００…半導体基板
１０１…チャネル領域
１２５…接続溝
【図１】
0005875026.tif 000002
【図２】
0005875026.tif 000003
【図３】
0005875026.tif 000004
【図４】
0005875026.tif 000005
【図５】
0005875026.tif 000006
【図６】
0005875026.tif 000007
【図７】
0005875026.tif 000008
【図８】
0005875026.tif 000009
【図９】
0005875026.tif 000010
【図１０】
0005875026.tif 000011
【図１１】
0005875026.tif 000012
【図１２】
0005875026.tif 000013
【図１３】
0005875026.tif 000014
【図１４】
0005875026.tif 000015
【図１５】
0005875026.tif 000016
【図１６】
0005875026.tif 000017
【図１７】
0005875026.tif 000018
【図１８】
0005875026.tif 000019
【図１９】
0005875026.tif 000020
【図２０】
0005875026.tif 000021