(57)【特許請求の範囲】
【請求項１】
高電源電位と低電源電位が供給され、第１の端子と第２の端子の間にデータを保持する機能を有する揮発性の記憶回路と、
第１の記憶回路と、
第２の記憶回路と、
前記第１の端子及び前記第２の端子に、前記高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、
前記第１の記憶回路は、
酸化物半導体にチャネル形成領域を有する第１のトランジスタと、第１の容量素子と、を有し、
前記第１のトランジスタのソース及びドレインの一方は、前記第１の端子と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第１の容量素子と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第１のトランジスタがオフ状態となることによって、フローティングとなり、
前記第２の記憶回路は、
酸化物半導体にチャネル形成領域を有する第２のトランジスタと、第２の容量素子と、を有し、
前記第２のトランジスタのソース及びドレインの一方は、前記第２の端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記第２の容量素子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記第２のトランジスタがオフ状態となることによって、フローティングとなり、
前記第１のトランジスタと前記第２のトランジスタの一方がオン状態のとき、他方がオフ状態となる期間を有し、
前記第１の記憶回路と前記第２の記憶回路とを交互に用いてデータの書き込み及び読み出しを行うことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタ及び前記第２のトランジスタは、前記揮発性の記憶回路の上方に設けられ、
前記第１の容量素子及び前記第２の容量素子は、前記第１のトランジスタ及び前記第２のトランジスタの上方に設けられ、
前記第１の容量素子の一対の電極の一方、及び、前記第２の容量素子の一対の電極の一方は、前記第１の容量素子の一対の電極の他方、及び、前記第２の容量素子の一対の電極の他方の上方に、互いに分離することなく設けられ、遮蔽膜としての機能を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
電源を切っても記憶している論理状態が消えない記憶回路を有する信号処理回路、及び当該信号処理回路を用いた電子機器に関する。また、電源を切っても記憶している論理状態が消えない記憶回路を有する信号処理回路の駆動方法に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有している。一般的に、信号処理回路には、データやプログラムを記憶するためのメインメモリの他に、レジスタやキャッシュメモリなどの各種の記憶回路が設けられている。
【０００３】
レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００４】
信号処理回路において、レジスタやキャッシュメモリなどの記憶回路は、メインメモリよりも高速でデータの書き込みや読み出しを行う必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が、それぞれ用いられている。つまり、レジスタやキャッシュメモリなどの記憶回路には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性の記憶回路が用いられている。
【０００５】
また、消費電力を抑えるために、データの入出力が行われない期間において、信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている（例えば、特許文献１を参照）。
【０００６】
特許文献１では、レジスタやキャッシュメモリなどの揮発性の記憶回路の周辺に、不揮発性の記憶回路を配置する。そして、信号処理回路への電源電圧の供給が停止している間は、当該不揮発性の記憶回路にデータを一時的に記憶させる。
【０００７】
また、近年、半導体特性を示す金属酸化物（酸化物半導体、ともいう。）が注目されている。酸化物半導体は、トランジスタに適用することができる（例えば、特許文献２及び特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１２４２９０号公報
【特許文献２】特開２００７−１２３８６１号公報
【特許文献３】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の構成を有する信号処理回路では、不揮発性の記憶回路を構成する記憶素子として強誘電体が用いられている。
【００１０】
強誘電体を用いた記憶素子では、データの書き込みを繰り返すことによって強誘電体材料が疲労して、書き込み不良が生じるなどの問題がある。そのため、強誘電体を用いた記憶素子は、書き換え回数が制限されている。
【００１１】
また、不揮発性の記憶回路としてフラッシュメモリを用いる場合、高電圧を印加してトンネル電流により電子を注入又は放出する動作を行うため、データの書き込み及び読み出しを繰り返すことによる記憶回路の劣化が激しいなどの問題がある。そのため、不揮発性の記憶回路としてフラッシュメモリを用いる場合は、書き換え回数が制限される。また、フラッシュメモリを用いた不揮発性の記憶回路は、データの処理速度が遅い。
【００１２】
また、信号処理回路への電源電圧の供給が停止している間に、揮発性の記憶回路のデータを外部記憶装置に記憶させる信号処理回路では、外部記憶装置から揮発性の記憶回路にデータを戻すための時間を要する。よって、このような信号処理回路は、消費電力の低減を目的とした短時間の電源切断には適さない。
【００１３】
上述の課題に鑑み、本発明の一態様は、電源を切っても記憶している論理状態が消えない構成を有する信号処理回路を提供することを、目的の一つとする。
【００１４】
または、本発明の一態様は、電源を切っても記憶している論理状態が消えない構成を有する信号処理回路の駆動方法を提供することを、目的の一つとする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、メモリと、メモリを制御する制御部と、を有し、制御部は、データラッチ端子を有する揮発性の記憶回路と、データラッチ端子の一方に電気的に接続された第１の不揮発性の記憶回路と、データラッチ端子の他方に電気的に接続された第２の不揮発性の記憶回路と、データラッチ端子の一方及び他方の端子に、高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路のそれぞれは、酸化物半導体を有するチャネル形成領域を有するトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに接続された容量素子と、を有する信号処理回路である。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および半導体素子を利用する電子機器は全て半導体装置である。
【００１６】
または、本発明の一態様は、メモリと、メモリを制御する制御部と、を有し、制御部は、データラッチ端子を有する揮発性の記憶回路と、データラッチ端子の一方に電気的に接続された複数の第１の不揮発性の記憶回路と、データラッチ端子の他方に電気的に接続された複数の第２の不揮発性の記憶回路と、データラッチ端子の一方及び他方の端子に、高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、複数の第１の不揮発性の記憶回路及び複数の第２の不揮発性の記憶回路のそれぞれは、酸化物半導体を有するチャネル形成領域を有するトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに接続された容量素子と、を有する信号処理回路である。
【００１７】
または、本発明の一態様は、メモリと、メモリを制御する制御部と、を有し、制御部は、データラッチ端子を有する揮発性の記憶回路と、データラッチ端子の一方に電気的に接続された第１の不揮発性の記憶回路と、データラッチ端子の他方に電気的に接続された第２の不揮発性の記憶回路と、データラッチ端子の一方及び他方の端子に、高電源電位の半分の電位を供給する機能を有するプリチャージ回路と、を有し、第１の不揮発性の記憶回路及び第２の不揮発性の記憶回路のそれぞれは、酸化物半導体を有するチャネル形成領域を有するトランジスタと、トランジスタがオフ状態となることによってフローティングとなるノードに接続された容量素子と、を有し、揮発性の記憶回路は、フリップフロップ回路のラッチ回路としての機能を有する信号処理回路である。
【００１８】
上記本発明の一態様において、第１の不揮発性の記憶回路は、揮発性の記憶回路から書き込まれたデータ信号を保持する機能を有し、第２の不揮発性の記憶回路は、揮発性の記憶回路から書き込まれたデータ信号を保持する機能を有していてもよい。
【００１９】
または、上記本発明の一態様において、第１の不揮発性の記憶回路と第２の不揮発性の記憶回路は、互いに異なるデータ信号を保持する機能を有していてもよい。
【００２０】
または、上記本発明の一態様において、制御部は、制御回路、演算回路、及びレジスタの少なくとも一つを有していてもよい。
【００２１】
または、上記本発明の一態様において、メモリは、マトリクス状に配置された複数の第３の不揮発性の記憶回路を有していてもよい。
【発明の効果】
【００２２】
本発明の一態様により、信号処理回路への電源電圧の供給を停止した後も、信号処理回路がデータ信号を長時間に渡って保持することができる。よって、必要な場合にのみ電源電圧を供給する駆動方法（ノーマリオフの駆動方法、ともいう。）を採用することができるため、信号処理回路の消費電力を大幅に低減することができる。
【００２３】
ここで、信号処理回路が、揮発性の記憶回路と、当該揮発性の記憶回路のデータラッチ端子の一方と他方（両端、ともいう。）にそれぞれ接続された一対の不揮発性の記憶回路と、を有することにより、揮発性の記憶回路の両端に対するそれぞれのトランジスタによる影響を、同程度にすることができる。そのため、揮発性の記憶回路におけるデータ信号の書き込み及び読み出しに対する、不揮発性の記憶回路のトランジスタによる影響を抑えることができる。
【００２４】
また、信号処理回路が、揮発性の記憶回路と、当該揮発性の記憶回路のデータラッチ端子の一方と他方にそれぞれ接続された一対の不揮発性の記憶回路と、を有することにより、一対の不揮発性の記憶回路のそれぞれに異なるデータ信号を保持することができる。
【００２５】
また、モジュールに対する電源電圧の供給が選択された際、信号処理回路は、保持されたデータ信号を用いて直ぐに所定の処理を開始することができる。そのため、信号処理回路において、電源電圧の供給が選択されてから所定の処理を開始するまでの時間を短くすることができる。
【００２６】
また、電源電圧が供給されているモジュールにおいては、揮発性の記憶回路を用いて所定の処理を行うため、信号処理回路のアクセススピードを向上させることができる。さらに、信号処理回路に用いる不揮発性の記憶回路として、書き込み可能な回数が多く信頼性の高い回路を用いるため、信号処理回路の耐久性、信頼性を向上させることができる。
【００２７】
または、本発明の一態様により、制御回路、演算回路、及びレジスタなどの各モジュールにおいて、揮発性の記憶回路と、当該揮発性の記憶回路に保持されたデータ信号を記憶するための一対の不揮発性の記憶回路とを設け、メモリにおいて、不揮発性の記憶回路を設け、電源回路によって各モジュールへの電源電圧の供給を制御する構成を採用することができる。
【００２８】
上記構成を有する信号処理回路は、モジュール間でのデータ信号の移動を伴うことなく、電源電圧の供給の停止前後におけるデータ信号の入力及びデータ信号の待機を行うことができる。そのため、モジュール間においてデータ信号の入力及びデータ信号の待機のための特別な信号経路（パス、スキャンパスなど）を設ける必要がないため、信号処理回路の回路規模を大きくすることが容易となる。
【図面の簡単な説明】
【００２９】
【図１】信号処理回路の一例を説明するための図。
【図２】信号処理回路の一例を説明するための図。
【図３】信号処理回路の一例を説明するための図。
【図４】信号処理回路の駆動方法の一例を説明するための図。
【図５】信号処理回路の駆動方法の一例を説明するための図。
【図６】信号処理回路の駆動方法の一例を説明するための図。
【図７】信号処理回路の駆動方法の一例を説明するための図。
【図８】信号処理回路の一例を説明するための図。
【図９】信号処理回路の一例を説明するための図。
【図１０】メモリの構成の一例を説明するための図。
【図１１】メモリの構成の一例を説明するための図。
【図１２】メモリの構成の一例を説明するための図。
【図１３】信号処理回路の動作方法の一例を説明するための図。
【図１４】信号処理回路の動作方法の一例を説明するための図。
【図１５】信号処理回路の動作方法の一例を説明するための図。
【図１６】信号処理回路の一例を説明するための図。
【図１７】信号処理回路の一例を説明するための図。
【図１８】電子機器の一例を説明するための図。
【図１９】電子機器の一例を説明するための図。
【図２０】信号処理回路の作製方法の一例を示す図。
【図２１】信号処理回路の作製方法の一例を示す図。
【図２２】信号処理回路の作製方法の一例を示す図。
【図２３】酸化物材料の構造を説明する図。
【図２４】酸化物材料の構造を説明する図。
【図２５】酸化物材料の構造を説明する図。
【図２６】酸化物材料の結晶構造を説明する図。
【図２７】トランジスタの構造の一例を示す図。
【図２８】トランジスタの構造の一例を示す図。
【図２９】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図３０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図３３】計算に用いたトランジスタの断面構造を説明する図。
【図３４】酸化物半導体膜を用いたトランジスタの特性を示す図。
【図３５】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３６】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３７】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３８】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３９】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図４０】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【発明を実施するための形態】
【００３０】
以下では、実施の形態について図面を用いて説明する。ただし、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００３２】
なお、各実施の形態の図面などにおいて示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００３３】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００３４】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００３５】
また、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
【００３６】
また、回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極や端子としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において、「電気的に接続」とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３７】
なお、「上」や「下」の用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
【００３８】
なお、本明細書において用いる第１、第２、第３、乃至第ｎ（ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３９】
（実施の形態１）
本実施の形態では、信号処理回路の一例、及び信号処理回路の駆動方法の一例について、図１〜図７を用いて説明する。
【００４０】
なお、信号処理回路としては、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などが、その範疇に含まれる。
【００４１】
信号処理回路の構成の一例について、図１（Ａ）を用いて説明する。図１（Ａ）は、信号処理回路の構成を模式的に示すブロック図である。
【００４２】
信号処理回路１２０は、デコーダ回路１２２と、制御回路１２４と、演算回路１２６（ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）、ともいう。）と、レジスタ１２８と、メモリ１３０と、電源回路１３２と、を有する。
【００４３】
デコーダ回路１２２は、コマンドをデコードする。また、デコーダ回路１２２は、メモリ１３０への電源電圧の供給が停止された時に、外部からの入力により、電源回路１３２や制御回路１２４に制御信号を入力する機能を有していてもよい。また、デコーダ回路１２２は、カウンタ（又は、タイマ）を有し、メモリ１３０への電源電圧の供給が停止された時に、カウンタ（又は、タイマ）により、電源回路１３２や制御回路１２４に制御信号を入力する機能を有していてもよい。
【００４４】
制御回路１２４は、デコードされたコマンドに基づき、演算回路１２６、レジスタ１２８、及びメモリ１３０を制御する。
【００４５】
レジスタ１２８は、演算回路１２６に入力されるデータ信号や、演算回路１２６から出力されるデータ信号を、一時的に記憶する。
【００４６】
演算回路１２６とメモリ１３０の間においてもデータ信号の入出力が行われる。メモリ１３０は、データ信号やプログラムを記憶するメインメモリとして機能させることができる。
【００４７】
電源回路１３２はデコーダ回路１２２によって制御され、制御回路１２４、演算回路１２６、レジスタ１２８、及びメモリ１３０への電源電圧の供給を制御する。なお、制御回路１２４、演算回路１２６、レジスタ１２８、及びメモリ１３０のそれぞれを、モジュールということがある。ここで、電源回路１３２は、モジュール毎に電源電圧の供給又は停止を選択することができる。
【００４８】
例えば、電源回路１３２は、全てのモジュール（制御回路１２４、演算回路１２６、レジスタ１２８、及びメモリ１３０）に対する電源電圧の供給を停止することができる。また、電源回路１３２は、全てのモジュールに対して電源電圧を供給することができる。また、電源回路１３２は、一部のモジュール（演算回路１２６、制御回路１２４、レジスタ１２８、及びメモリ１３０のうちの少なくとも一つ）に対して選択的に電源電圧を供給し、且つ、その他のモジュールに対する電源電圧の供給を停止することができる。
【００４９】
次に、信号処理回路１２０が有する、制御回路１２４、演算回路１２６、及びレジスタ１２８の構成の一例について、図２を用いて説明する。ここで、制御回路１２４、演算回路１２６、及びレジスタ１２８の少なくとも一つは、揮発性の記憶回路と、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路とを有する。なお、制御回路１２４、演算回路１２６、及びレジスタ１２８を含めて、制御部ともいう。
【００５０】
図２において、１ビットのデータ信号を記憶する揮発性の記憶回路２００に対して、図１（Ｂ）に示す不揮発性の記憶回路１００を２つ（不揮発性の記憶回路１００−１、不揮発性の記憶回路１００−２）設けた例を示す。
【００５１】
揮発性の記憶回路２００、不揮発性の記憶回路１００−１、及び不揮発性の記憶回路１００−２によって、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路を構成することができる。
【００５２】
＜揮発性の記憶回路の構成＞
揮発性の記憶回路２００としては、少なくとも２つの演算回路を有し、一方の演算回路の出力が他方の演算回路に入力され、他方の演算回路の出力が一方の演算回路に入力される、帰還ループを有する構成とすることができる。帰還ループを有する記憶回路としては、フリップフロップ回路や、ラッチ回路が挙げられる。
【００５３】
図２では、揮発性の記憶回路２００は演算回路２０２及び演算回路２０４を有し、演算回路２０２の出力が演算回路２０４に入力され、演算回路２０４の出力が演算回路２０２に入力される、帰還ループを有する。
【００５４】
また、演算回路２０２及び演算回路２０４として、例えば、インバータ回路、ＮＡＮＤ回路などを用いることができる。
【００５５】
＜不揮発性の記憶回路の構成＞
不揮発性の記憶回路１００の構成について、図１（Ｂ）を用いて説明する。
【００５６】
図１（Ｂ）において、不揮発性の記憶回路１００は、トランジスタ１０２と容量素子１０４とを有する。なお、メモリ１３０が、図１（Ｂ）に示す不揮発性の記憶回路１００を有していても良い。
【００５７】
トランジスタ１０２のゲートは、端子Ｗに接続される。トランジスタ１０２のソース及びドレインの一方は、端子Ｂに接続される。トランジスタ１０２のソース及びドレインの他方は、容量素子１０４の一方の端子に接続される。容量素子１０４の他方の端子は、端子Ｃに接続される。
【００５８】
ここで、トランジスタ１０２として、オフ電流が著しく小さいトランジスタを用いることができる。
【００５９】
トランジスタ１０２がオフ状態となることによってフローティングとなるノードには、容量素子１０４の一方の端子が接続される。
【００６０】
不揮発性の記憶回路１００では、容量素子１０４の一方の端子の電位（または、それに対応する電荷量）をデータ信号に応じて制御することによって、データ信号を記憶する。例えば、容量素子１０４に所定の電荷が充電された状態を「１」に対応させ、容量素子１０４に電荷が充電されていない状態を「０」に対応させることによって、１ビットのデータ信号を記憶することができる。
【００６１】
ここで、オフ電流が極めて小さいトランジスタ１０２としては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中に、チャネル形成領域が形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として、化合物半導体が挙げられる。化合物半導体として、酸化物半導体、窒化物半導体などがある。例えば、チャネル形成領域が酸化物半導体に形成されるトランジスタを用いることができる。
【００６２】
酸化物半導体としては、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。特に、酸化物半導体として、Ｉｎ及びＺｎを含むことが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、当該酸化物半導体に加えてさらにガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして、スズ（Ｓｎ）を有することが好ましい。また、スタビライザーとして、ハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとして、アルミニウム（Ａｌ）を有することが好ましい。
【００６３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【００６４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６５】
また、上記酸化物半導体に、ＩｎとＧａとＳｎとＺｎ以外の元素、例えば、酸化シリコン（ＳｉＯ２）を含ませてもよい。
【００６６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００６７】
Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることができ、また、電界効果移動度も高いため、半導体材料としては好適である。
【００６８】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない。）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００６９】
なお、酸化物半導体は上記に限定されず、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【００７０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では、比較的容易に高い移動度が得られる。また、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより、移動度を上げることができる。
【００７１】
ここで、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００７２】
また、酸化物半導体は、単結晶でも、非単結晶でもよい。酸化物半導体が非単結晶の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００７３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができる。そのため、アモルファス状態の酸化物半導体を用いてトランジスタを作製することにより、界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００７４】
また、結晶性を有する酸化物半導体は、バルク内欠陥をより低減することができる。また、結晶性を有する酸化物半導体は、表面の平坦性を高めることによって、アモルファス状態の酸化物半導体以上の移動度を得ることができる。
【００７５】
表面の平坦性を高めるには、平坦な表面上に酸化物半導体を形成することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に酸化物半導体を形成するとよい。
【００７６】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものである。Ｒａは、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００７７】
【数１】
0005886496.tif 000002
【００７８】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指す。Ｚ０は、測定面の平均高さを指す。Ｒａは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００７９】
図１（Ｂ）では、トランジスタ１０２として、チャネル形成領域が酸化物半導体に形成されるトランジスタを用いる例を示している。図１（Ｂ）に示すように、チャネル形成領域が酸化物半導体に形成されるトランジスタには、「ＯＳ」の符号を付している。
【００８０】
このような不揮発性の記憶回路１００では、オフ電流が著しく小さいトランジスタをオフ状態とすることにより、電源電圧の供給が停止した後も、容量素子の一方の端子の電位を長期間に渡って保持することができる。そのため、このような不揮発性の記憶回路を用いたメモリでは、定期的なデータ信号の再書き込み動作（リフレッシュ動作、ともいう。）を不要とすること、又は、リフレッシュ動作を行う頻度を非常に低くすることができる。
【００８１】
また、不揮発性の記憶回路１００は、データ信号に対応する信号電位を所定のノード（容量素子１０４の一方の端子）に入力し、オフ電流が非常に小さなトランジスタ１０２をオフ状態として、当該ノードをフローティング状態とすることにより、データ信号を記憶する構成を有する。そのため、不揮発性の記憶回路１００において、データ信号の書き換えを繰り返すことによるメモリ素子の疲労が少なく、データ信号の書き換え可能な回数を多くすることができる。
【００８２】
＜不揮発性の記憶回路の駆動方法＞
図１（Ｂ）に示す不揮発性の記憶回路１００の駆動方法について説明する。
【００８３】
不揮発性の記憶回路１００では、端子Ｗに入力される制御信号（ＥＮ）によってトランジスタ１０２をオン状態とし、データ信号に対応する信号電位を端子Ｂに入力する。当該信号電位は、容量素子１０４の一方の端子に入力される。
【００８４】
その後、端子Ｗに入力される制御信号（ＥＮ）によってトランジスタ１０２をオフ状態とすることにより、データ信号を保持する。
【００８５】
ここで、トランジスタ１０２のオフ電流は非常に小さいため、電源電圧の供給が停止した後も、容量素子１０４の一方の端子の電位を長期間に渡って保持することができる。
【００８６】
不揮発性の記憶回路１００からのデータ信号の読み出しは、端子Ｗに入力される制御信号（ＥＮ）によってトランジスタ１０２をオン状態とし、容量素子１０４の一方の端子の電位（または、それに対応する電荷量）を端子Ｂから検出することによって行う。
【００８７】
＜揮発性の記憶回路と不揮発性の記憶回路の構成＞
図２に示すように、不揮発性の記憶回路１００−１の端子Ｂは、演算回路２０２の出力端子と演算回路２０４の入力端子に接続される。不揮発性の記憶回路１００−２の端子Ｂは、演算回路２０２の入力端子と演算回路２０４の出力端子に接続される。
【００８８】
また、不揮発性の記憶回路１００−１の端子Ｂと不揮発性の記憶回路１００−２の端子Ｂには、プリチャージ回路２０６が接続されている。プリチャージ回路２０６には、プリチャージ信号入力端子ＰＲＥからプリチャージ信号（Ｓ−ＰＲＥ）が入力される。また、プリチャージ回路２０６には、プリチャージ電源線２２０から、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）が供給される。
【００８９】
不揮発性の記憶回路１００−１の端子Ｗには、制御信号（ＥＮ１）が入力される。不揮発性の記憶回路１００−２の端子Ｗには、制御信号（ＥＮ２）が入力される。
【００９０】
不揮発性の記憶回路１００−１の端子Ｃと不揮発性の記憶回路１００−２の端子Ｃは、同じ電位が入力される構成とすることができる。例えば、これらの端子Ｃに、接地電位が与えられる構成とすることができる。
【００９１】
＜揮発性の記憶回路と不揮発性の記憶回路の駆動方法＞
図２に示す、揮発性の記憶回路２００、不揮発性の記憶回路１００−１、及び不揮発性の記憶回路１００−２を有する信号処理回路及び信号処理回路の駆動方法について、図３〜図７を用いて説明する。
【００９２】
図３に、本実施の形態で説明する信号処理回路の一例を示す。
【００９３】
図３において、不揮発性の記憶回路１００−１は、オフ電流が著しく小さいトランジスタ３１２と、容量素子３１４とを有する。
【００９４】
トランジスタ３１２のソース及びドレインの一方は、揮発性の記憶回路３３４のデータラッチ端子の一方に接続される。トランジスタ３１２のソース及びドレインの他方は、容量素子３１４の一方の端子に接続される。トランジスタ３１２のゲートには、制御信号（ＥＮ１）が入力される。
【００９５】
不揮発性の記憶回路１００−２は、オフ電流が著しく小さいトランジスタ３２２と、容量素子３２４とを有する。
【００９６】
トランジスタ３２２のソース及びドレインの一方は、揮発性の記憶回路３３４のデータラッチ端子の他方に接続される。トランジスタ３２２のソース及びドレインの他方は、容量素子３２４の一方の端子に接続される。トランジスタ３２２のゲートには、制御信号（ＥＮ２）が入力される。
【００９７】
なお、トランジスタ３１２とトランジスタ３２２はそれぞれ、図１（Ｂ）のトランジスタ１０２に対応する。容量素子３１４と容量素子３２４はそれぞれ、図１（Ｂ）の容量素子１０４に対応する。
【００９８】
また、図３において、接地の図記号で示されているところは、回路全体の基準電位に接続されていることを表す。
【００９９】
また、オフ電流が著しく小さいトランジスタ３１２とオフ電流が著しく小さいトランジスタ３２２は、同一工程で作製することができる。
【０１００】
例えば、これらトランジスタのゲート電極は、同一の導電膜をエッチング加工することによって形成することができる。また、例えば、これらトランジスタのソース電極及びドレイン電極は、同一の導電膜をエッチング加工することによって形成することができる。また、例えば、これらトランジスタの活性層（チャネル形成領域が形成される半導体層）は、同一の半導体層をエッチング加工することによって形成することができる。
【０１０１】
また、容量素子３１４と容量素子３２４は、同一工程で作製することができる。
【０１０２】
例えば、これら容量素子の一方の端子として機能する電極は、同一の導電膜をエッチング加工することによって形成することができる。また、例えば、これら容量素子の誘電体層は、同一の絶縁膜をエッチング加工することによって形成することができる。また、例えば、これら容量素子の他方の端子として機能する電極は、同一の導電膜をエッチング加工することによって形成することができる。
【０１０３】
また、図３に示すように、プリチャージ回路２０６は、トランジスタ２１０及びトランジスタ２１２と、これらのトランジスタに接続されたプリチャージ電源線２２０とを有する。
【０１０４】
トランジスタ２１０のソース及びドレインの一方は、トランジスタ３１２のソース及びドレインの一方に接続される。トランジスタ２１０のソース及びドレインの他方は、プリチャージ電源線２２０に接続される。トランジスタ２１０のゲートには、プリチャージ信号入力端子ＰＲＥからプリチャージ信号（Ｓ−ＰＲＥ）が入力される。
【０１０５】
トランジスタ２１２のソース及びドレインの一方は、トランジスタ３２２のソース及びドレインの一方に接続される。トランジスタ２１２のソース及びドレインの他方は、プリチャージ電源線２２０に接続される。トランジスタ２１２のゲートには、プリチャージ信号入力端子ＰＲＥからプリチャージ信号（Ｓ−ＰＲＥ）が入力される。
【０１０６】
プリチャージ電源線２２０には、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）が供給される。
【０１０７】
また、図３に、インバータ回路３３０、インバータ回路３３１、スイッチング回路３３２、揮発性の記憶回路３３４、スイッチング回路３３６、バッファ回路３３８を示す。
【０１０８】
スイッチング回路３３２は、入力端子Ｄと揮発性の記憶回路３３４との接続を制御する。具体的には、スイッチング回路３３２がオン状態の時は、オン状態のスイッチング回路３３２を介して、入力端子Ｄから揮発性の記憶回路３３４のデータラッチ端子の他方にデータ信号が入力される。スイッチング回路３３２がオフ状態の時は、揮発性の記憶回路３３４のデータラッチ端子の他方へのデータ信号の入力が停止する。
【０１０９】
なお、スイッチング回路３３２は、クロック信号入力端子ＣＬＫから入力されるクロック信号（Ｓ−ＣＬＫ）、及び、当該クロック信号をインバータ回路３３０によって反転させた信号（Ｓ−ＣＬＫｂ）によって、オン状態・オフ状態が制御される。
【０１１０】
なお、クロック信号入力端子ＣＬＫから入力されるクロック信号（Ｓ−ＣＬＫ）とは、一定の間隔でＨ（Ｈｉｇｈ）レベルとＬ（Ｌｏｗ）レベルを繰り返す信号である。
【０１１１】
揮発性の記憶回路３３４のデータラッチ端子の他方には、オン状態のスイッチング回路３３２を介して、入力端子Ｄからデータ信号が入力される。または、揮発性の記憶回路３３４のデータラッチ端子の他方には、不揮発性の記憶回路１００−２からデータ信号が入力される。
【０１１２】
揮発性の記憶回路３３４のデータラッチ端子の一方には、不揮発性の記憶回路１００−１からデータ信号が入力される。
【０１１３】
また、揮発性の記憶回路３３４の他の入力端子には、制御信号入力端子ＲＤから制御信号（ＲＤ）、及び、当該制御信号（ＲＤ）をインバータ回路３３１によって反転させた信号が入力される。
【０１１４】
また、揮発性の記憶回路３３４のデータラッチ端子の一方から、スイッチング回路３３６を介して、データ信号がバッファ回路３３８に入力される。
【０１１５】
揮発性の記憶回路３３４は、図２の揮発性の記憶回路２００に対応する。なお、図３において、揮発性の記憶回路３３４としてラッチ回路を用いて説明する。
【０１１６】
スイッチング回路３３６は、揮発性の記憶回路３３４のデータラッチ端子の一方とバッファ回路３３８との接続を制御する。具体的には、スイッチング回路３３６がオン状態の時は、揮発性の記憶回路３３４のデータラッチ端子の一方からバッファ回路３３８にデータ信号が入力される。また、スイッチング回路３３６がオフ状態の時は、バッファ回路３３８へのデータ信号の入力が停止する。
【０１１７】
なお、スイッチング回路３３６は、クロック信号入力端子ＣＬＫから入力されるクロック信号（Ｓ−ＣＬＫ）、及び、当該クロック信号をインバータ回路３３０によって反転させた信号（Ｓ−ＣＬＫｂ）によって、オン状態・オフ状態が制御される。
【０１１８】
バッファ回路３３８には、オン状態のスイッチング回路３３６を介して、揮発性の記憶回路３３４のデータラッチ端子の一方からデータ信号が入力される。なお、バッファ回路３３８として、例えばラッチ回路を用いることができる。
【０１１９】
また、揮発性の記憶回路３３４のデータラッチ端子の一方、不揮発性の記憶回路１００−１が有するトランジスタ３１２のソース及びドレインの一方、及びスイッチング回路３３６の接続部分を、ノードＭ１とする。また、揮発性の記憶回路３３４のデータラッチ端子の他方、不揮発性の記憶回路１００−２が有するトランジスタ３２２のソース及びドレインの一方、及びスイッチング回路３３２の接続部分を、ノードＭ２とする。
【０１２０】
次に、図３に示す信号処理回路の駆動方法の一例について、図４〜図７を用いて説明する。
【０１２１】
図４のタイミングチャートに、高電源配線の電位（Ｖ）、クロック信号（Ｓ−ＣＬＫ）の電位、入力端子Ｄに入力されるデータ信号（Ｄ）の電位、出力端子Ｑから出力されるデータ信号（Ｑ）の電位、制御信号（ＥＮ１）の電位、制御信号（ＥＮ２）の電位、容量素子３１４の一方の端子の電位（ＣＡＰ１）、容量素子３２４の一方の端子の電位（ＣＡＰ２）、ノードＭ２の電位（Ｍ２）、ノードＭ１の電位（Ｍ１）、プリチャージ信号（Ｓ−ＰＲＥ）の電位、制御信号（ＲＤ）の電位を示す。
【０１２２】
なお、図４の高電源配線（Ｖ）において、Ｈレベルは高電源電位（Ｖｄｄ）が供給されることを表し、Ｌレベルは低電源電位（Ｖｓｓ）が供給されることを表す。ここで、高電源電位（Ｖｄｄ）＞低電源電位（Ｖｓｓ）を満たす。低電源電位（Ｖｓｓ）としては、例えばＧＮＤ、０Ｖ、回路全体の基準電位などを設定することができる。
【０１２３】
なお、図４では、制御信号（ＥＮ１）の電位、制御信号（ＥＮ２）の電位、プリチャージ信号（Ｓ−ＰＲＥ）の電位、制御信号（ＲＤ）の電位のそれぞれにおいて、Ｈレベルはアクティブ状態を表し、Ｌレベルは非アクティブ状態を表す。
【０１２４】
入力端子Ｄに入力されるデータ信号（Ｄ）の電位、出力端子Ｑから出力されるデータ信号（Ｑ）の電位、容量素子３１４の一方の端子の電位（ＣＡＰ１）、容量素子３２４の一方の端子の電位（ＣＡＰ２）はそれぞれ、データ信号の電位を表す。
【０１２５】
また、図４においてＸとは、信号の電位が不定状態（浮遊状態、フローティング状態、ともいう。）であることを表す。これは、クロック信号（Ｓ−ＣＬＫ）により、スイッチング回路３３２及びスイッチング回路３３６がオフ状態となることによるものである。
【０１２６】
まず、図４の期間Ｔ１について、図５（Ａ）を用いて説明する。
【０１２７】
期間Ｔ１において、クロック信号入力端子ＣＬＫからクロック信号（Ｓ−ＣＬＫ）が入力されると、スイッチング回路３３２を介して、入力端子Ｄから揮発性の記憶回路３３４のデータラッチ端子の他方にデータ信号（Ｄａｔａ  Ａ）が入力される。データ信号は、揮発性の記憶回路３３４の帰還ループによって保持される。また、揮発性の記憶回路３３４の帰還ループから出力されたデータ信号（Ｄａｔａ  Ａ）は、バッファ回路３３８を介して出力端子Ｑに入力される。
【０１２８】
このとき、トランジスタ３１２のゲートには、制御信号（ＥＮ１）が入力されないため、トランジスタ３１２はオフ状態である。また、トランジスタ３２２のゲートには、制御信号（ＥＮ２）が入力されないため、トランジスタ３２２はオフ状態である。
【０１２９】
また、トランジスタ２１０及びトランジスタ２１２のゲートには、プリチャージ信号（Ｓ−ＰＲＥ）が入力されないため、トランジスタ２１０及びトランジスタ２１２はオフ状態である。
【０１３０】
図４では、ノードＭ１の電位（Ｍ１）はデータ信号（Ｄａｔａ  Ａ）を反転した信号（Ｄａｔａ  Ａｂ）の電位となり、ノードＭ２の電位（Ｍ２）はデータ信号（Ｄａｔａ  Ａ）の電位となることを示している。
【０１３１】
次に、図４の期間Ｔ２について、図５（Ｂ）を用いて説明する。
【０１３２】
期間Ｔ２において、トランジスタ３１２のゲートには、制御信号（ＥＮ１）が入力され、トランジスタ３１２はオン状態となる。そして、オン状態のトランジスタ３１２を介して、揮発性の記憶回路３３４のデータラッチ端子の一方から、不揮発性の記憶回路１００−１の容量素子３１４の一方の端子にデータ信号の反転信号を入力する。
【０１３３】
これにより、揮発性の記憶回路３３４に保持されたデータ信号を、不揮発性の記憶回路１００−１に記憶させることができる。このようにして、不揮発性の記憶回路１００−１にデータ信号が格納される（保持される）。
【０１３４】
なお、図４の期間Ｔ１、期間Ｔ２、図５（Ａ）、及び図５（Ｂ）では、揮発性の記憶回路３３４の帰還ループによるデータ信号の保持が行われた後に、トランジスタ３１２をオン状態にすることによって、不揮発性の記憶回路１００−１にデータ信号を記憶させる構成を説明したが、本実施の形態はこれに限定されない。
【０１３５】
揮発性の記憶回路３３４の帰還ループによるデータ信号の保持が行われるのと同時に、トランジスタ３１２をオン状態にすることによって、不揮発性の記憶回路１００−１にデータ信号を記憶させる構成としてもよい。
【０１３６】
次に、図４の期間Ｔ３について、図６（Ａ）を用いて説明する。
【０１３７】
期間Ｔ３において、トランジスタ３１２のゲートに対する、制御信号（ＥＮ１）の入力を停止することにより、トランジスタ３１２をオフ状態とする。
【０１３８】
これにより、不揮発性の記憶回路１００−１に記憶されたデータ信号が、揮発性の記憶回路３３４からの信号によって変動しない状態となる。このようにして、不揮発性の記憶回路１００−１に格納されたデータ信号の待機を行うことができる。
【０１３９】
また、データ信号の待機の開始後に、高電源電位（Ｖｄｄ）の供給及びクロック信号（Ｓ−ＣＬＫ）の入力を停止する。
【０１４０】
ここで、トランジスタ３１２はオフ電流が著しく小さいため、トランジスタ３１２をオフ状態とすることにより、高電源電位（Ｖｄｄ）の供給を停止した後も、容量素子３１４の一方の端子の電位を保持することができる。これにより、不揮発性の記憶回路１００−１は、長時間に渡ってデータ信号を保持することができる。
【０１４１】
なお、トランジスタ３２２のゲート、トランジスタ２１２のゲート及びトランジスタ２１０のゲートには、それぞれ制御信号（ＥＮ２）、プリチャージ信号（Ｓ−ＰＲＥ）が入力されないため、これらのトランジスタはオフ状態である。
【０１４２】
次に、図４の期間Ｔ４について、図６（Ｂ）を用いて説明する。
【０１４３】
期間Ｔ４において、高電源電位（Ｖｄｄ）の供給及びクロック信号（Ｓ−ＣＬＫ）の入力を開始する。
【０１４４】
また、期間Ｔ４において、トランジスタ２１０のゲート及びトランジスタ２１２のゲートには、プリチャージ信号入力端子ＰＲＥからプリチャージ信号（Ｓ−ＰＲＥ）が入力され、トランジスタ２１０及びトランジスタ２１２はオン状態となる。
【０１４５】
そして、オン状態のトランジスタ２１０を介して、プリチャージ電源線２２０から、揮発性の記憶回路３３４のデータラッチ端子の一方に、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）が供給される。図４では、ノードＭ１の電位（Ｍ１）が、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）となることを示している。
【０１４６】
また、オン状態のトランジスタ２１２を介して、プリチャージ電源線２２０から、揮発性の記憶回路３３４のデータラッチ端子の他方に、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）が供給される。図４では、ノードＭ２の電位（Ｍ２）が、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）となることを示している。
【０１４７】
なお、トランジスタ３１２のゲートには、制御信号（ＥＮ１）が供給されないため、トランジスタ３１２はオフ状態である。よって、不揮発性の記憶回路１００−１に格納されたデータ信号が保持されたままになる。
【０１４８】
また、トランジスタ３２２のゲートには、制御信号（ＥＮ２）が入力されないため、トランジスタ３２２はオフ状態である。
【０１４９】
その後、プリチャージが終了すると、プリチャージ信号（Ｓ−ＰＲＥ）の入力を停止する。プリチャージ終了のタイミングは、トランジスタ３１２がオン状態になる前であればよい。
【０１５０】
次に、図４の期間Ｔ５について、図７（Ａ）を用いて説明する。
【０１５１】
期間Ｔ５において、トランジスタ３１２のゲートには、制御信号（ＥＮ１）が入力され、トランジスタ３１２はオン状態となる。そして、オン状態のトランジスタ３１２を介して、揮発性の記憶回路３３４のデータラッチ端子の一方に、容量素子３１４の一方の端子の電位（または、対応する電荷）が入力される。
【０１５２】
図４では、ノードＭ１の電位（Ｍ１）が、データ信号の反転信号の電位となることを示している。
【０１５３】
これにより、不揮発性の記憶回路１００−１に保持されていたデータ信号を、揮発性の記憶回路３３４の帰還ループに保持させることができる。
【０１５４】
また、揮発性の記憶回路３３４に保持されたデータ信号は、オン状態のスイッチング回路３３６を介してバッファ回路３３８に入力され、バッファ回路３３８で反転されて、データ信号（Ｄａｔａ  Ａ）として出力端子Ｑに入力される。
【０１５５】
ここで、図６（Ｂ）を用いて説明したように、揮発性の記憶回路３３４のデータラッチ端子の一方と他方は、予めプリチャージすることによって、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）になっている。
【０１５６】
これにより、不揮発性の記憶回路１００−１から揮発性の記憶回路３３４に読み出したデータ信号の変化が微小であっても、当該微小な変化を検出することができる。したがって、容量素子３１４の容量が大きくなくても、データ信号を高速且つ正確に読み出すことができる。
【０１５７】
また、本実施の形態では、不揮発性の記憶回路を揮発性の記憶回路の一端のみに設けるのではなく、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２を、揮発性の記憶回路３３４のデータラッチ端子の一方と他方に設ける。これにより、揮発性の記憶回路３３４に対して並列に、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２が配置されている。
【０１５８】
ここで、揮発性の記憶回路の一端のみに不揮発性の記憶回路を設けた場合は、揮発性の記憶回路の一端に対して、不揮発性の記憶回路が有するトランジスタの影響を受ける。例えば、不揮発性の記憶回路が有するトランジスタのゲートの寄生容量によって、揮発性の記憶回路の一端の電位が変化してしまうことがある。この場合、揮発性の記憶回路において正常にデータ信号を読み込むことができない。
【０１５９】
一方、本実施の形態で説明した揮発性の記憶回路３３４は、その両端に一対の不揮発性の記憶回路のうちそれぞれ対応する一つが設けられている。具体的には、揮発性の記憶回路３３４のデータラッチ端子の一方に不揮発性の記憶回路１００−１が接続され、揮発性の記憶回路３３４のデータラッチ端子の他方に不揮発性の記憶回路１００−２が接続される。
【０１６０】
そのため、揮発性の記憶回路３３４のデータラッチ端子の他方に対するトランジスタ３２２による影響と、揮発性の記憶回路３３４のデータラッチ端子の一方に対するトランジスタ３１２による影響と、を同程度にすることができる。
【０１６１】
したがって、不揮発性の記憶回路が有するトランジスタに起因して、揮発性の記憶回路の両端の電位に変化が生じた場合であっても、当該変化を同程度にすることができるため、揮発性の記憶回路におけるデータ信号の書き込み及び読み出しに対する影響を抑えることができる。
【０１６２】
次に、図４の期間Ｔ６について、図７（Ｂ）を用いて説明する。
【０１６３】
期間Ｔ６において、トランジスタ３２２のゲートには、制御信号（ＥＮ２）が入力され、トランジスタ３２２はオン状態となる。よって、オン状態のトランジスタ３２２を介して、揮発性の記憶回路３３４に保持されたデータ信号を容量素子３２４に格納することができる。
【０１６４】
この後、不揮発性の記憶回路１００−２は、図４の期間Ｔ３〜期間Ｔ５における不揮発性の記憶回路１００−１と同様の動作を行うことによって、不揮発性の記憶回路１００−１と同様に、格納されたデータ信号の待機から、揮発性の記憶回路３３４への当該データ信号の書き込みまでを行うことができる。
【０１６５】
このように、不揮発性の記憶回路１００−１と不揮発性の記憶回路１００−２とを交互に用いてデータ信号の保持を行うことにより、それぞれの不揮発性の記憶回路が有するトランジスタの劣化の度合いを概ね等しくできる。
【０１６６】
したがって、不揮発性の記憶回路が有するトランジスタの劣化に起因して、揮発性の記憶回路の両端の電位に変化が生じた場合であっても、当該変化を同程度にすることができるため、揮発性の記憶回路におけるデータ信号の書き込み及び読み出しに対する影響を抑えることができる。
【０１６７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６８】
（実施の形態２）
実施の形態１では、信号処理回路が有する、制御回路１２４、演算回路１２６、及びレジスタ１２８の構成の一例について、図２などを用いて説明した。
【０１６９】
本実施の形態では、上記の構成とは異なる、制御回路１２４、演算回路１２６、及びレジスタ１２８の構成の一例について、図８を用いて説明する。なお、制御回路１２４、演算回路１２６、及びレジスタ１２８を含めて、制御部ともいう。ここで、制御回路１２４、演算回路１２６、及びレジスタ１２８の少なくとも一つは、揮発性の記憶回路と、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路を複数と、を有する。
【０１７０】
＜揮発性の記憶回路と不揮発性の記憶回路の構成の一例＞
図８では、１ビットのデータ信号を記憶する１つの揮発性の記憶回路２００に対して、図１（Ｂ）に示す不揮発性の記憶回路１００を複数設けた例を示す。
【０１７１】
なお、図８においては、１つの揮発性の記憶回路に対して、複数の一対の不揮発性の記憶回路のうちの２つ（不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２、不揮発性の記憶回路１００−３及び不揮発性の記憶回路１００−４）を示している。
【０１７２】
本実施の形態では、一対の不揮発性の記憶回路を２つ設けた例について説明するが、一対の不揮発性の記憶回路は、２つに限定されない。１つの揮発性の記憶回路に対して、一対の不揮発性の記憶回路を３つ以上設けても良い。なお、実施の形態１では、１つの揮発性の記憶回路に対して、一対の不揮発性の記憶回路を１つ設ける構成を説明している。
【０１７３】
例えば、図１（Ａ）に示すレジスタ１２８において、１ビットのデータ信号を記憶する揮発性の記憶回路２００に対して、一対の不揮発性の記憶回路１００を複数設けた構成を採用することができる。また、図１（Ａ）に示す制御回路１２４及び演算回路１２６のそれぞれにおいて、１ビットのデータ信号を記憶する揮発性の記憶回路２００に対して、一対の不揮発性の記憶回路１００を１つ設けた構成を採用することができる。
【０１７４】
図８において、揮発性の記憶回路２００、不揮発性の記憶回路１００−１、不揮発性の記憶回路１００−２の構成は、実施の形態１と同様であるため、説明は省略する。
【０１７５】
図８において、不揮発性の記憶回路１００−３は、オフ電流が著しく小さいトランジスタ８１２と、容量素子８１４とを有する。
【０１７６】
トランジスタ８１２のソース及びドレインの一方は、揮発性の記憶回路２００のデータラッチ端子の一方に接続される。トランジスタ８１２のソース及びドレインの他方は、容量素子８１４の一方の端子に接続される。トランジスタ８１２のゲートには、制御信号（ＥＮ３）が入力される。
【０１７７】
不揮発性の記憶回路１００−４は、オフ電流が著しく小さいトランジスタ８２２と、容量素子８２４とを有する。
【０１７８】
トランジスタ８２２のソース及びドレインの一方は、揮発性の記憶回路２００のデータラッチ端子の他方に接続される。トランジスタ８２２のソース及びドレインの他方は、容量素子８２４の一方の端子に接続される。トランジスタ８２２のゲートには、制御信号（ＥＮ４）が入力される。
【０１７９】
なお、トランジスタ８１２とトランジスタ８２２はそれぞれ、図１（Ｂ）のトランジスタ１０２に対応する。容量素子８１４と容量素子８２４はそれぞれ、図１（Ｂ）の容量素子１０４に対応する。
【０１８０】
また、図８において、接地の図記号で示されているところは、回路全体の基準電位に接続されていることを表す。
【０１８１】
容量素子３１４、容量素子３２４、容量素子８１４、及び容量素子８２４の他方の端子には、同じ電位が入力される構成とすることができる。例えば、これらの端子に接地電位が与えられる構成とすることができる。
【０１８２】
オフ電流が著しく小さいトランジスタ３１２、オフ電流が著しく小さいトランジスタ３２２、オフ電流が著しく小さいトランジスタ８１２、及びオフ電流が著しく小さいトランジスタ８２２は、同一工程で作製することができる。
【０１８３】
例えば、これらトランジスタのゲート電極は、同一の導電膜をエッチング加工することによって形成することができる。また、例えば、これらトランジスタのソース電極及びドレイン電極は、同一の導電膜をエッチング加工することによって形成することができる。また、例えば、これらトランジスタの活性層（チャネル形成領域が形成される半導体層）は、同一の半導体層をエッチング加工することによって形成することができる。
【０１８４】
また、容量素子３１４、容量素子３２４、容量素子８１４、及び容量素子８２４は、同一工程で作製することができる。
【０１８５】
例えば、これら容量素子の一方の端子として機能する電極は、同一の導電膜をエッチング加工することによって形成することができる。また、例えば、これら容量素子の誘電体層は、同一の絶縁膜をエッチング加工することによって形成することができる。また、例えば、これら容量素子の他方の端子として機能する電極は、同一の導電膜をエッチング加工することによって形成することができる。
【０１８６】
また、トランジスタ３１２及びトランジスタ３２２と同様に、トランジスタ８１２及びトランジスタ８２２のソース及びドレインの一方には、プリチャージ回路２０６が接続されている。
【０１８７】
プリチャージ回路２０６の構成は、実施の形態１と同様であるため、説明は省略する。
【０１８８】
＜揮発性の記憶回路と不揮発性の記憶回路の駆動方法＞
図８に示す、揮発性の記憶回路２００、及び不揮発性の記憶回路１００−１〜不揮発性の記憶回路１００−４を有する信号処理回路の駆動方法について、以下に説明する。なお、本実施の形態では、実施の形態１で用いた図面の符号も参照する。
【０１８９】
まず、データ信号が揮発性の記憶回路２００の帰還ループによって保持される（図４の期間Ｔ１、図５（Ａ）を参照）。
【０１９０】
その後、トランジスタ３１２のゲートに制御信号（ＥＮ１）、トランジスタ８１２のゲートに制御信号（ＥＮ３）がそれぞれ入力され、これらのトランジスタはオン状態となる（図４の期間Ｔ２、図５（Ｂ）を参照）。
【０１９１】
オン状態のトランジスタ３１２を介して、揮発性の記憶回路２００のデータラッチ端子の一方から不揮発性の記憶回路１００−１の容量素子３１４の一方の端子に、データ信号を入力する。また、オン状態のトランジスタ８１２を介して、揮発性の記憶回路２００のデータラッチ端子の一方から不揮発性の記憶回路１００−３の容量素子８１４の一方の端子に、データ信号を入力する。
【０１９２】
これにより、揮発性の記憶回路２００に保持されたデータ信号を、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３に記憶させることができる。このようにして、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３にデータ信号が格納される（保持される）。
【０１９３】
または、互いに異なる期間において揮発性の記憶回路２００が異なるデータ信号を保持している場合に、それらの期間に対応するデータ信号をそれぞれ、異なる不揮発性の記憶回路（不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３）に記憶させることができる。
【０１９４】
すなわち、異なるデータ信号を保持する期間に対応させて制御信号（ＥＮ１）と制御信号（ＥＮ３）との入力タイミングを異ならせることで、トランジスタ３１２及びトランジスタ８１２のそれぞれを、選択的にオン状態とすることができる。これにより、容量素子３１４の一方の端子及び容量素子８１４の一方の端子のそれぞれに入力されるデータ信号を、異ならせることができる。
【０１９５】
例えば、レジスタ１２８において、１ビットのデータ信号を記憶する揮発性の記憶回路２００に対して、一対の不揮発性の記憶回路１００を複数設けた構成を採用する場合に、不揮発性の記憶回路１００のそれぞれをバンクと呼ぶことができる。そして、異なるデータ信号をそれぞれ、複数のバンクに記憶させることができる。
【０１９６】
なお、上記の説明において、揮発性の記憶回路２００の帰還ループによるデータ信号の保持が行われた後に、トランジスタ３１２及び／又はトランジスタ８１２をオン状態にすることによって、不揮発性の記憶回路１００−１及び／又は不揮発性の記憶回路１００−３にデータ信号を記憶させる構成を説明したが、本実施の形態はこれに限定されない。
【０１９７】
揮発性の記憶回路２００の帰還ループによるデータ信号の保持が行われるのと同時に、トランジスタ３１２及び／又はトランジスタ８１２をオン状態にすることによって、不揮発性の記憶回路１００−１及び／又は不揮発性の記憶回路１００−３にデータ信号を記憶させる構成としてもよい。
【０１９８】
次に、トランジスタ３１２及びトランジスタ８１２のゲートのそれぞれに対する、制御信号（ＥＮ１）及び制御信号（ＥＮ３）の入力を停止することにより、トランジスタ３１２及びトランジスタ８１２をオフ状態となる（図４の期間Ｔ３、図６（Ａ）を参照）。
【０１９９】
これにより、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３に記憶されたデータ信号が、揮発性の記憶回路２００からの信号によって変動しない状態となる。このようにして、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３に格納されたデータ信号の待機を行うことができる。
【０２００】
また、データ信号の待機の開始後に、高電源電位（Ｖｄｄ）の供給及びクロック信号（Ｓ−ＣＬＫ）の入力を停止する。
【０２０１】
ここで、トランジスタ３１２及びトランジスタ８１２はオフ電流が著しく小さいため、これらのトランジスタをオフ状態とすることにより、高電源電位（Ｖｄｄ）の供給を停止した後も、これらのトランジスタのソース及びドレインの一方の電位を保持することができる。これにより、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３は、長時間に渡ってデータ信号を保持することができる。
【０２０２】
なお、トランジスタ３２２のゲート、トランジスタ８２２のゲート、プリチャージ回路２０６が有するトランジスタ２１２のゲート及びトランジスタ２１０のゲートには、それぞれ制御信号（ＥＮ２）、制御信号（ＥＮ４）、及びプリチャージ信号（Ｓ−ＰＲＥ）が入力されないため、これらのトランジスタはオフ状態である。
【０２０３】
次に、プリチャージ回路２０６が有するトランジスタ２１０のゲート及びトランジスタ２１２のゲートに、プリチャージ信号入力端子ＰＲＥからプリチャージ信号（Ｓ−ＰＲＥ）が入力され、トランジスタ２１０及びトランジスタ２１２はオン状態となる（図４の期間Ｔ４、図６（Ｂ）を参照）。
【０２０４】
そして、オン状態のトランジスタ２１２を介して、プリチャージ電源線２２０から、揮発性の記憶回路２００のデータラッチ端子の他方に、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）が供給される。
【０２０５】
また、オン状態のトランジスタ２１０を介して、プリチャージ電源線２２０から、揮発性の記憶回路２００のデータラッチ端子の一方に、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）が供給される。
【０２０６】
なお、トランジスタ３１２のゲート、トランジスタ８１２のゲートには、制御信号（ＥＮ１）及び制御信号（ＥＮ３）がそれぞれ入力されないため、これらのトランジスタはオフ状態である。よって、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３に格納されたデータ信号が保持されたままになる。
【０２０７】
また、トランジスタ３２２のゲート、トランジスタ８２２のゲートには、制御信号（ＥＮ２）及び制御信号（ＥＮ４）がそれぞれ入力されないため、これらのトランジスタはオフ状態である。
【０２０８】
その後、プリチャージが終了すると、プリチャージ信号（Ｓ−ＰＲＥ）の入力を停止する。プリチャージ終了のタイミングは、トランジスタ３１２及びトランジスタ８１２がオン状態になる前であればよい。
【０２０９】
次に、トランジスタ３１２のゲート、トランジスタ８１２のゲートには、制御信号（ＥＮ１）及び制御信号（ＥＮ３）がそれぞれ入力され、これらのトランジスタはオン状態となる（図４の期間Ｔ５、図７（Ａ）を参照）。
【０２１０】
そして、オン状態のトランジスタを介して、揮発性の記憶回路２００のデータラッチ端子の一方に、容量素子３１４の一方の端子の電位（または、対応する電荷）及び容量素子８１４の一方の端子の電位（または、対応する電荷）が入力される。
【０２１１】
これにより、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３に保持されていたデータ信号を、揮発性の記憶回路２００の帰還ループに保持させることができる。
【０２１２】
また、揮発性の記憶回路２００に保持されたデータ信号は、オン状態のスイッチング回路３３６を介してバッファ回路３３８に入力され、バッファ回路３３８で反転されて、出力端子Ｑに入力される。
【０２１３】
ここで、上記で説明したように、揮発性の記憶回路２００のデータラッチ端子の一方と他方は、予めプリチャージすることによって、高電源電位（Ｖｄｄ）の半分の電位（Ｖｄｄ／２）になっている。
【０２１４】
これにより、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３から揮発性の記憶回路２００に読み出したデータ信号の変化が微小であっても、当該微小な変化を検出することができる。したがって、容量素子３１４及び容量素子８１４の容量が大きくなくても、データ信号を高速且つ正確に読み出すことができる。
【０２１５】
または、不揮発性の記憶回路（不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３）が異なるデータ信号を保持している場合には、揮発性の記憶回路２００にデータ信号を順に読み出すことができる。
【０２１６】
すなわち、制御信号（ＥＮ１）と制御信号（ＥＮ３）との入力タイミングを異ならせることで、トランジスタ３１２及びトランジスタ８１２を選択的にオン状態とすることができる。これにより、容量素子３１４の一方の端子及び容量素子８１４の一方の端子のそれぞれに保持されたデータ信号を、異なる期間において読み出すことができる。
【０２１７】
また、本実施の形態では、不揮発性の記憶回路を揮発性の記憶回路の一端のみに設けるのではなく、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２を、揮発性の記憶回路２００のデータラッチ端子の一方と他方に設ける。同様に、揮発性の記憶回路２００の両端に、不揮発性の記憶回路１００−３及び不揮発性の記憶回路１００−４のうちそれぞれ対応する一つを設ける。これにより、揮発性の記憶回路２００に対して並列に、複数の不揮発性の記憶回路が配置されている。
【０２１８】
ここで、揮発性の記憶回路の一端のみに不揮発性の記憶回路を設けた場合は、揮発性の記憶回路の一端に対して、不揮発性の記憶回路が有するトランジスタの影響を受ける。例えば、不揮発性の記憶回路が有するトランジスタのゲートの寄生容量によって、揮発性の記憶回路の一端の電位が変化してしまうことがある。この場合、揮発性の記憶回路において正常にデータ信号の書き込みができない。
【０２１９】
一方、本実施の形態で説明した揮発性の記憶回路２００のデータラッチ端子の一方と他方には、一対の不揮発性の記憶回路のそれぞれが設けられている。具体的には、揮発性の記憶回路２００のデータラッチ端子の一方に不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３が接続され、データラッチ端子の他方に不揮発性の記憶回路１００−２及び不揮発性の記憶回路１００−４が接続される。
【０２２０】
そのため、揮発性の記憶回路２００のデータラッチ端子の一方に対するトランジスタ３１２及びトランジスタ８１２の影響と、揮発性の記憶回路２００のデータラッチ端子の他方に対するトランジスタ３２２及びトランジスタ８２２の影響と、を同程度にすることができる。
【０２２１】
したがって、不揮発性の記憶回路が有するトランジスタに起因して、揮発性の記憶回路の両端の電位に変化が生じた場合であっても、当該変化を同程度にすることができるため、揮発性の記憶回路におけるデータ信号の書き込み及び読み出しに対する影響を抑えることができる。
【０２２２】
次に、トランジスタ３２２のゲート及びトランジスタ８２２のゲートには、制御信号（ＥＮ２）及び制御信号（ＥＮ４）がそれぞれ入力され、これらのトランジスタはオン状態となる（図４の期間Ｔ６、図７（Ｂ）を参照）。
【０２２３】
よって、オン状態のトランジスタを介して、揮発性の記憶回路２００に書き込まれたデータ信号を、容量素子３２４及び容量素子８２４に格納することができる。
【０２２４】
この後、不揮発性の記憶回路１００−２及び不揮発性の記憶回路１００−４のそれぞれは、図４の期間Ｔ３〜期間Ｔ５における不揮発性の記憶回路１００−１と同様の動作を行うことによって、不揮発性の記憶回路１００−１と同様に、格納されたデータ信号の待機から、揮発性の記憶回路２００への当該データ信号の書き込みまでを行うことができる。
【０２２５】
このように、不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−３と、不揮発性の記憶回路１００−２及び不揮発性の記憶回路１００−４と、を交互に用いてデータ信号の保持を行うことにより、それぞれの不揮発性の記憶回路が有するトランジスタの劣化の度合いを概ね等しくできる。
【０２２６】
または、不揮発性の記憶回路１００−１〜不揮発性の記憶回路１００−４を順に用いてデータ信号の保持を行ってもよい。これにより、それぞれの不揮発性の記憶回路が有するトランジスタの劣化の度合いを概ね等しくできる。
【０２２７】
したがって、不揮発性の記憶回路が有するトランジスタに起因して、揮発性の記憶回路の両端の電位に変化が生じた場合であっても、当該変化を同程度にすることができるため、揮発性の記憶回路におけるデータ信号の書き込み及び読み出しに対する影響を抑えることができる。
【０２２８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２２９】
（実施の形態３）
実施の形態１及び実施の形態２では、信号処理回路が有する、制御回路１２４、演算回路１２６、及びレジスタ１２８の構成の一例について、図２、図８などを用いて説明した。
【０２３０】
本実施の形態では、揮発性の記憶回路を、フリップフロップ回路のラッチ回路として併用する構成について、図９を用いて説明する。
【０２３１】
図９において、揮発性の記憶回路を構成する、インバータ回路９０２及びインバータ回路９０４を示す。これらのインバータ回路は、実施の形態１で図２を用いて説明した演算回路２０２及び演算回路２０４に対応する。
【０２３２】
揮発性の記憶回路（インバータ回路９０２及びインバータ回路９０４）、及び一対の不揮発性の記憶回路（不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２）を用いて、ＤＲＡＭ回路を構成することができる。なお、一対の不揮発性の記憶回路の個数は、１つに限定されない。
【０２３３】
また、図９に示すように、フリップフロップ回路は、インバータ回路９１０、インバータ回路９１２、インバータ回路９１４、インバータ回路９１６、インバータ回路９１８、インバータ回路９２０、ＮＡＮＤ回路９４０、ＮＡＮＤ回路９４２、スイッチング回路９５０、及びスイッチング回路９５２と、インバータ回路９０２及びインバータ回路９０４と、を有する。インバータ回路９０２及びインバータ回路９０４によって、ラッチ回路を構成することができる。
【０２３４】
このように、ＤＲＡＭ回路が有する揮発性の記憶回路と、フリップフロップ回路が有するインバータ回路とを共有することによって、信号処理装置の小型化を達成することができる。
【０２３５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２３６】
（実施の形態４）
本実施の形態では、実施の形態１で説明したメモリの構成の一例について、図１０〜図１２を用いて説明する。
【０２３７】
＜メモリの構成＞
メモリの構成の一例を図１０（Ａ）に示す。図１０（Ａ）において、メモリ１１００は、不揮発性の記憶回路をマトリクス状に複数有するメモリセルアレイ１１０２を有する。
【０２３８】
また、メモリ１１００は、センスアンプ回路１１０４と、プリチャージ回路１１０６と、列デコーダ１１０８と、行デコーダ１１１０と、の少なくとも一つを有することができる。
【０２３９】
また、これらの回路の機能のいくつかをまとめて、１つの回路が有する機能としてもよい。例えば、センスアンプ回路１１０４が、一時的に記憶回路としての機能を有していてもよい。
【０２４０】
なお、図１０（Ａ）は、メモリ１１００の構成の一例を模式的に示したものであって、各回路の配置はこれに限定されない。
【０２４１】
図１０（Ａ）において、センスアンプ回路１１０４及びプリチャージ回路１１０６を、メモリセルアレイ１１０２の列デコーダ１１０８が設けられた側に設けた構成を示したが、センスアンプ回路１１０４及びプリチャージ回路１１０６の配置は、これに限定されない。
【０２４２】
センスアンプ回路１１０４及びプリチャージ回路１１０６の一方又は両方を、メモリセルアレイ１１０２を挟んで列デコーダ１１０８と対向する側に設けてもよい。または、センスアンプ回路１１０４とプリチャージ回路１１０６をまとめて、１つの回路としてもよい。
【０２４３】
また、メモリセルアレイ１１０２と重なるように、その他の回路（センスアンプ回路１１０４、プリチャージ回路１１０６、列デコーダ１１０８、及び行デコーダ１１１０）の少なくとも１つを配置してもよい。また、メモリセルアレイ１１０２を分割し、分割されたメモリセルアレイを互いに重ねて配置（多層化）してもよい。このような配置とすることによって、メモリセルアレイ１１０２の占有面積を低減しつつ、記憶容量を増大させることができる。
【０２４４】
＜メモリセルアレイの構成＞
メモリセルアレイ１１０２の構成の一例を図１０（Ｂ）に示す。図１０（Ｂ）において、メモリセルアレイ１１０２は、ｍ×ｎ（ｍは自然数、ｎは自然数）個の不揮発性の記憶回路１１２０（ｉ，ｊ）（ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。不揮発性の記憶回路１１２０（ｉ，ｊ）には、図１（Ｂ）で示した不揮発性の記憶回路１００を用いることができる。以下において、不揮発性の記憶回路１１２０（ｉ，ｊ）をメモリセルともいう。
【０２４５】
図１０（Ｂ）に示すように、同じ列（第ｊ列）に並んだ複数のメモリセルの端子Ｂは、同じ配線（ＢＬｊ）に接続され、当該配線（ＢＬｊ）を共有している。例えば、第１列に並んだ複数のメモリセルの端子Ｂは、配線（ＢＬ１）に接続され、配線（ＢＬ１）を共有している。ここで、配線（ＢＬｊ）はビット線ともいう。
【０２４６】
また、図１０（Ｂ）に示すように、同じ行（第ｉ行）に並んだ複数のメモリセルの端子Ｗは、同じ配線（ＷＬｉ）に接続され、当該配線（ＷＬｉ）を共有している。例えば、第１行に並んだ複数のメモリセルの端子Ｗは、配線（ＷＬ１）に接続され、配線（ＷＬ１）を共有している。ここで、配線（ＷＬｉ）はワード線ともいう。
【０２４７】
なお、メモリセルアレイ１１０２の構成はこれに限定されない。同じ列に並んだ複数のメモリセルのそれぞれに接続する複数の配線（ＢＬｊ）を設けてもよい。また、同じ行に並んだ複数のメモリセルのそれぞれに接続する複数の配線（ＷＬｉ）を設けてもよい。また、ｍ×ｎ個のメモリセルの端子Ｃは、同じ電極や配線に接続されてもよい。または、ｍ×ｎ個のメモリセルの端子Ｃは、異なる電極や異なる配線に接続されてもよい。
【０２４８】
図１０（Ｂ）に示すメモリセルアレイ１１０２では、配線（ＷＬｉ）に入力される信号によって指定された行に並んだメモリセルに対して、選択的にデータ信号の書き込み及び読み出しが行われる。
【０２４９】
具体的には、配線（ＷＬｉ）に入力される信号によって、書き込み対象のメモリセル以外が有するトランジスタをオフ状態とし、且つ書き込み対象のメモリセルが有するトランジスタをオン状態として、メモリセルに対して、選択的にデータ信号の書き込みを行う。
【０２５０】
また、配線（ＷＬｉ）に入力される信号によって、読み出し対象のメモリセル以外が有するトランジスタをオフ状態とし、且つ読み出し対象のメモリセルが有するトランジスタをオン状態として、メモリセルに対して、選択的にデータ信号の読み出しを行う。
【０２５１】
指定されたメモリセルにおけるデータ信号の書き込み及び読み出しの方法は、上記で説明した不揮発性の記憶回路１００の駆動方法と同様であるため、説明は省略する。
【０２５２】
＜デコーダの構成＞
列デコーダ１１０８及び行デコーダ１１１０は、メモリセルアレイ１１０２中の任意のメモリセルを選択する機能を有する。列デコーダ１１０８及び行デコーダ１１１０によって選択されたメモリセルでは、データ信号の書き込み及び読み出しが行われる。
【０２５３】
＜プリチャージ回路の構成＞
プリチャージ回路１１０６は、メモリセルからデータ信号を読み出す前に、メモリセルアレイ１１０２に配置されたビット線を、所定の電位にする（プリチャージする）機能を有する。プリチャージ回路１１０６によってビット線の電位を所定の電位とした後に、メモリセルからデータ信号を読み出すことにより、メモリセルからのデータ信号の読み出し速度を速くすることができる。
【０２５４】
＜センスアンプ回路の構成＞
センスアンプ回路１１０４は、メモリセルに保持されたデータ信号に対応するビット線の電位を増幅し、出力する機能を有する。センスアンプ回路１１０４によって、データ信号をより高速且つ正確に読み出すことができる。
【０２５５】
センスアンプ回路１１０４は、複数のセンスアンプを有する。複数のセンスアンプのそれぞれは、メモリセルアレイ１１０２に配置されたビット線のそれぞれに対応して設けることができる。
【０２５６】
センスアンプによってビット線の電位が増幅され、各センスアンプの出力端子から当該電位を検出することができる。ここで、ビット線の電位は、当該ビット線に接続され、且つ読み出しを選択されたメモリセルに保持された信号電位に応じた値となる。そのため、センスアンプの出力端子から出力される信号（増幅された信号）は、読み出しを選択されたメモリセルに保持されたデータ信号に対応する。こうして、センスアンプ回路１１０４によって、メモリセルアレイ１１０２の複数のメモリセルに保持されたデータ信号を検出することができる。
【０２５７】
例えば、センスアンプを、インバータ回路、又はバッファ回路を用いて構成することができる。
【０２５８】
また、センスアンプ回路を、ラッチ回路によって構成とすることができる。このような構成を有するセンスアンプ回路を、ラッチ型のセンスアンプ回路ともいう。
【０２５９】
ラッチ型のセンスアンプ回路では、ラッチ回路によって、入力信号を増幅し、且つ増幅した信号を保持することができる。そのため、メモリセル（不揮発性の記憶回路１１２０（ｉ，ｊ））から情報を読み出す際に、メモリセルが有する容量素子に保持された信号電位に対応する電荷が変化しても（読み出し破壊が起こっても）、当該信号電位に対応する信号をラッチ回路によって保持し、当該メモリセルに再び書き込むことができる。
【０２６０】
また、センスアンプ回路１１０４は、ラッチ回路を有する構成の他にも、ページバッファ回路を有する構成としてもよい。この場合、センスアンプ回路１１０４は、一時的に記憶回路の機能を有することができる。例えば、センスアンプ回路１１０４は、メモリ１１００の外部から入力されたデータ信号を一時的に保持する機能を有することができる。また、センスアンプ回路１１０４は、メモリセルアレイから読み出されたデータ信号を保持する機能を有することができる。
【０２６１】
ラッチ回路を用いたセンスアンプ回路１１０４の構成の一例について、図１１を用いて説明する。
【０２６２】
図１１に示すセンスアンプ回路は、ラッチ回路によって構成されるラッチ型のセンスアンプ回路の一例である。
【０２６３】
ラッチ型のセンスアンプ回路は、例えば、２つのインバータ回路によって構成することができる。図１１（Ａ）に示すセンスアンプ回路１２１０は、２つのインバータ回路（インバータ回路１２１４及びインバータ回路１２１６）で構成されるｎ個のラッチ回路１２１２−１〜ラッチ回路１２１２−ｎを有する。また、図１１（Ｂ）に示すセンスアンプ回路１２２０は、２つのインバータ回路（インバータ回路１２２４及びインバータ回路１２２６）で構成される、ｎ個のラッチ回路１２２２−１〜ラッチ回路１２２２−ｎを有する。
【０２６４】
ｎ個のラッチ回路によって、ビット線（ＢＬ１）〜ビット線（ＢＬｎ）の電位が増幅され、出力端子（ＯＵＴ１）〜出力端子（ＯＵＴｎ）から当該電位を出力することができる。
【０２６５】
ｎ個のラッチ回路としては、図１１（Ａ）に示すラッチ回路１２１２、及び図１１（Ｂ）に示すラッチ回路１２２２を用いることができる。
【０２６６】
ここで、ビット線の電位は、当該ビット線に接続され、且つ読み出しを選択されたメモリセルに保持された信号電位に応じた値となる。そのため、それぞれのラッチ回路の出力端子から出力される信号（増幅された信号）は、読み出しを選択されたメモリセルに保持されたデータ信号に対応する。こうして、ｎ個のラッチ回路によって、メモリセルアレイ１１０２の各メモリセルに保持されたデータ信号を検出することができる。
【０２６７】
また、ｎ個のラッチ回路それぞれは、増幅された信号を保持することができる。そのため、メモリセルアレイ１１０２のメモリセルから情報を読み出す際に、メモリセルが有する容量素子に保持された信号電位に対応する電荷が変化しても（読み出し破壊が起こっても）、対応する信号をｎ個のラッチ回路それぞれによって保持し、当該メモリセルに再び書き込むことができる。
【０２６８】
＜プリチャージ回路の構成＞
プリチャージ回路１１０６の構成の一例について、図１２を用いて説明する。
【０２６９】
図１２において、プリチャージ回路１２３０は、プリチャージ信号入力端子ＰＲＥからプリチャージ信号（Ｓ−ＰＲＥ）が入力されるプリチャージ線１２３２と、ｎ個のスイッチング回路１２３４−１〜スイッチング回路１２３４−ｎと、を有する。
【０２７０】
ｎ個のスイッチング回路１２３４のそれぞれは、メモリセルアレイ１１０２に配置されたビット線（ＢＬ１）〜ビット線（ＢＬｎ）ごとに設けることができる。スイッチング回路１２３４によって、ビット線とプリチャージ線１２３２との電気的な接続を選択し、ビット線にプリチャージ線１２３２の電位（プリチャージ信号（Ｓ−ＰＲＥ）の電位）を入力することができる。
【０２７１】
スイッチング回路１２３４として、例えば、アナログスイッチ、トランジスタなどを用いることができる。また、スイッチング回路１２３４として、クロック信号、クロック信号の反転信号、又は、クロック信号及びクロック信号の反転信号が入力される、演算回路を用いることができる。
【０２７２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２７３】
（実施の形態５）
本実施の形態では、信号処理回路の動作方法の一例について、図１３〜図１５を用いて説明する。図１３〜図１５は、ノーマリオフの動作方法を説明するためのフローチャートである。
【０２７４】
なお、本実施の形態においてノーマリオフの動作方法とは、信号処理回路において、必要なときにのみ電源電圧を供給して、全部又は一部のモジュールを動作させる動作方法をいう。
【０２７５】
図１３〜図１５は、信号処理回路が有する、デコーダ回路２００１、制御回路２００２、演算回路２００３、レジスタ２００４、メモリ２００５、及び電源回路２００６の動作を示すフローチャートである。なお、本実施の形態において、制御回路２００２、演算回路２００３、レジスタ２００４、メモリ２００５のそれぞれを、モジュールということがある。なお、制御回路２００２、演算回路２００３、及びレジスタ２００４を含めて、制御部ともいう。
【０２７６】
また、デコーダ回路２００１、制御回路２００２、演算回路２００３、レジスタ２００４、メモリ２００５、及び電源回路２００６として、実施の形態１で図１（Ａ）を用いて説明した、デコーダ回路１２２、制御回路１２４、演算回路１２６、レジスタ１２８、メモリ１３０、及び電源回路１３２を、それぞれ用いることができる。
【０２７７】
まず、信号処理回路の全部のモジュールにおいて電源電圧の供給を停止した状態（待機モード、ともいう。）となるまでの、信号処理回路の動作について、図１３を用いて説明する。
【０２７８】
信号処理回路に電源電圧が供給されている間に、制御回路２００２、演算回路２００３、及びレジスタ２００４のそれぞれは、データ信号を格納する動作を行う（図１３において、「電源電圧の供給時にデータを格納」と表記）。制御回路２００２、演算回路２００３、及びレジスタ２００４におけるデータ信号を格納する動作に関しては、実施の形態１などと同様であるため、説明は省略する。また、メモリ２００５において、データ信号の書き込みが行われる（図１３において、「データを記憶」と表記）。
【０２７９】
その後、デコーダ回路２００１は、全部のモジュールにおいて電源電圧の供給を停止する指令（以下、待機指令、ともいう。）を、制御回路２００２に出力する（図１３において、「制御回路に待機指令を出力」と表記）。
【０２８０】
制御回路２００２には、デコーダ回路２００１から待機指令が入力される（図１３において、「待機指令が入力」と表記）。制御回路２００２は、入力された待機指令に基づいて、全部のモジュールに対して待機指令を出力する。
【０２８１】
図１３では、制御回路２００２、演算回路２００３、レジスタ２００４、及びメモリ２００５において、電源電圧の供給を停止するために、制御回路２００２は、演算回路２００３、及びレジスタ２００４に対して待機指令を出力する（図１３において、「演算回路、レジスタに待機指令を出力」と表記）。
【０２８２】
また、当該待機指令の出力とともに、制御回路２００２が有する揮発性の記憶回路のデータ信号を、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路の少なくとも一方に、待機させる（図１３において、「データを待機」と表記）。制御回路２００２が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を待機する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０２８３】
制御回路２００２から演算回路２００３に待機指令が入力される（図１３において、「待機指令が入力」と表記）と、演算回路２００３は、当該演算回路２００３が有する揮発性の記憶回路のデータ信号を、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路の少なくとも一方に、待機させる（図１３において、「データを待機」と表記）。演算回路２００３が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を待機する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０２８４】
制御回路２００２からレジスタ２００４に待機指令が入力される（図１３において、「待機指令が入力」と表記）と、レジスタ２００４は、当該レジスタ２００４が有する揮発性の記憶回路のデータ信号を、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路の少なくとも一方に、待機させる（図１３において、「データを待機」と表記）。レジスタ２００４が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を待機する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０２８５】
こうして、制御回路２００２、演算回路２００３、レジスタ２００４において、データ信号の待機が完了する。
【０２８６】
データ信号の待機が完了した後、デコーダ回路２００１は、電源回路２００６に待機指令を出力する（図１３において、「電源回路に待機指令を出力」と表記）。
【０２８７】
デコーダ回路２００１から電源回路２００６に待機指令が入力される（図１３において、「待機指令が入力」と表記）と、電源回路２００６は、待機指令に基づいて、モジュールへの電源電圧の供給を停止する（図１３において、「全モジュールにおいて電源電圧の供給停止（待機モード）」と表記）。
【０２８８】
なお、メモリ２００５は、実施の形態１において説明したとおり、電源電圧の供給が停止しても保持しているデータ信号が消えない不揮発性の記憶回路をメモリセルとして有する。そのため、本実施の形態の信号処理回路は、データ信号のバックアップなどを行うことなく、電源電圧の供給を停止することができる。
【０２８９】
ここで、電源電圧の供給を停止するとは、高電源電位と低電源電位の差に対応する電圧が電源電位としてモジュールに与えられている場合に、一方の電位の供給を停止する動作、又は一方の電位を他方の電位と同じ電位にする動作に対応する。
【０２９０】
以上により、信号処理回路の全部のモジュールにおいて、電源電圧の供給を停止した状態（待機モード）となる。
【０２９１】
次に、全部のモジュールにおいて電源電圧の供給を停止した状態から、電源電圧を供給するモジュールを選択して、選択されたモジュールにおいて電源電圧の供給が開始され、当該モジュールが動作状態になるまでの、信号処理回路の動作について、図１４を用いて説明する。
【０２９２】
まず、デコーダ回路２００１は、電源電圧を供給するモジュールを選択する（図１４において、「電源電圧を供給するモジュールを選択」と表記）。
【０２９３】
この選択は、デコーダ回路２００１がそれまでに受信したコマンドの履歴情報を用いて行うことができる。例えば、今後動作させる可能性があるモジュールを予測して、当該モジュールの電源電圧の供給を選択するようにしてもよい。
【０２９４】
図１４では、制御回路２００２、演算回路２００３、レジスタ２００４、及びメモリ２００５において、電源電圧の供給を再開する例について説明する。なお、これらのモジュールのうち一部のモジュールにおいて、選択的に電源電圧を供給することもできる。
【０２９５】
デコーダ回路２００１は、電源電圧を供給するモジュールが選択された後、どのモジュールにおいて電源電圧を供給するかを示す情報（供給情報、ともいう。）を電源回路２００６に出力する（図１４において、「電源回路に供給情報を出力」と表記）。
【０２９６】
デコーダ回路２００１から電源回路２００６に供給情報が入力される（図１４において、「供給情報が入力」と表記）と、電源回路２００６は、供給情報に基づいて、モジュールへ電源電圧を供給する（図１４において、「電源電圧の供給を選択されたモジュールにおいて電源電圧の供給開始」と表記）。なお、電源電圧の供給を選択されたモジュールにメモリ２００５が含まれる場合には、メモリ２００５にも電源電圧が供給される。
【０２９７】
電源電圧が供給された後、デコーダ回路２００１は、制御回路２００２に供給情報を出力する（図１４において、「制御回路に供給情報を出力」と表記）。
【０２９８】
制御回路２００２には、デコーダ回路２００１から供給情報が入力される（図１４において、「供給情報が入力」と表記）。制御回路２００２は、入力された供給情報に基づいて、電源電圧が供給されたモジュールに対して、供給情報を出力する。
【０２９９】
図１４では、制御回路２００２、演算回路２００３、レジスタ２００４、及びメモリ２００５に対して、電源電圧を供給するために、制御回路２００２は、演算回路２００３及びレジスタ２００４に対して、供給情報を出力する（図１４において、「演算回路、レジスタに供給情報を出力」と表記）。
【０３００】
また、当該供給情報の出力とともに、制御回路２００２が有する一対の不揮発性の記憶回路の少なくとも一方のデータ信号を、当該一対の不揮発性の記憶回路に対応する揮発性の記憶回路に入力する（図１４において、「データを供給」と表記）。制御回路２００２が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を供給する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０３０１】
制御回路２００２から演算回路２００３に供給情報が入力される（図１４において、「供給情報が入力」と表記）と、演算回路２００３は、当該演算回路２００３が有する一対の不揮発性の記憶回路の少なくとも一方のデータ信号を、当該一対の不揮発性の記憶回路に対応する揮発性の記憶回路に、入力する（図１４において、「データを供給」と表記）。演算回路２００３が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を供給する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０３０２】
制御回路２００２からレジスタ２００４に供給情報が入力される（図１４において、「供給情報が入力」と表記）と、レジスタ２００４は、当該レジスタ２００４が有する一対の不揮発性の記憶回路の少なくとも一方のデータ信号を、当該一対の不揮発性の記憶回路に対応する揮発性の記憶回路に、入力する（図１４において、「データを供給」と表記）。レジスタ２００４が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を供給する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０３０３】
なお、メモリ２００５は、実施の形態１などにおいて説明したとおり、電源電圧の供給が停止しても保持しているデータ信号が消えない不揮発性の記憶回路をメモリセルとして有する。
【０３０４】
このようにして、制御回路２００２、演算回路２００３、レジスタ２００４、メモリ２００５において、電源電圧を供給し、これらのモジュールを動作させて、所定の処理を直ぐに行うことができる（図１４において、「全モジュールにおいて動作状態」と表記）。
【０３０５】
なお、図１４では、制御回路２００２、演算回路２００３、レジスタ２００４、メモリ２００５において、電源電圧を供給する例について説明したが、本実施の形態の信号処理回路の動作は、これに限定されない。
【０３０６】
これらのモジュールのうちの一部において、電源電圧を供給し、その他のモジュールについては電源電圧の供給が停止したままの状態とすることもできる。この場合には、供給情報に基づいて電源電圧が供給されたモジュールにおいてのみ、データ信号を入力する動作が行われ、一部のモジュールにおいては動作状態とすることができる。
【０３０７】
以上により、信号処理回路の全部又は一部のモジュールにおいて、動作状態となる。
【０３０８】
次に、モジュールが動作状態になってから、当該モジュールにおいて電源電圧の供給を停止した状態となるまでの、信号処理回路の動作について、図１５を用いて説明する。
【０３０９】
まず、デコーダ回路２００１が、電源電圧の供給を停止するモジュールを選択する（図１５において、「電源を切断するモジュールを選択」と表記）。
【０３１０】
この選択は、デコーダ回路２００１がそれまでに受信したコマンドの履歴情報、及び出力した供給情報を用いて、行うことができる。
【０３１１】
例えば、特定のモジュールにおいて、動作させる必要のないコマンドを連続して受信したなどの履歴情報が存在し、且つ、供給情報に基づいて当該モジュールに電源電圧が供給されている場合に、当該モジュールが今後もしばらく動作しないことを予測して、当該モジュールをデコーダ回路２００１が選択することによって、当該モジュールに対する電源電圧の供給を停止するようにしてもよい。
【０３１２】
また、デコーダ回路２００１において、一定期間毎に最新の履歴情報を取得する構成とすることができる。
【０３１３】
図１５では、全部のモジュール（制御回路２００２、演算回路２００３、レジスタ２００４、及びメモリ２００５）において、電源電圧が供給された状態（図１５において、「全モジュールにおいて動作状態」と表記）から、これらのモジュールの全部において電源電圧の供給を停止する例について説明する。なお、これらのモジュールのうち一部のモジュールにおいて、選択的に電源電圧の供給を停止することもできる。
【０３１４】
デコーダ回路２００１は、電源電圧の供給を停止するモジュールが選択された後で、どのモジュールにおいて電源電圧の供給を停止するかを示す情報（切断情報、ともいう。）を制御回路２００２に出力する（図１５において、「制御回路に切断情報を出力」と表記）。
【０３１５】
制御回路２００２には、デコーダ回路２００１から切断情報が入力される（図１５において、「切断情報が入力」と表記）。制御回路２００２は、入力された切断情報に基づいて、電源電圧の供給を停止するモジュールに対して、切断情報を出力する。
【０３１６】
図１５では、制御回路２００２、演算回路２００３、レジスタ２００４、及びメモリ２００５に対する、電源電圧の供給を停止するために、制御回路２００２は、演算回路２００３及びレジスタ２００４に対して切断情報を出力する（図１５において、「演算回路、レジスタに切断情報を出力」と表記）。
【０３１７】
また、当該切断情報の出力とともに、制御回路２００２が有する揮発性の記憶回路のデータ信号を、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路の少なくとも一方に待機させる（図１５において、「データを待機」と表記）。制御回路２００２が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を待機する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０３１８】
制御回路２００２から演算回路２００３に切断情報が入力される（図１５において、「切断情報が入力」と表記）と、演算回路２００３は、当該演算回路２００３が有する揮発性の記憶回路のデータ信号を、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路の少なくとも一方に、待機させる（図１５において、「データを待機」と表記）。演算回路２００３が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を待機する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０３１９】
制御回路２００２からレジスタ２００４に切断情報が入力される（図１５において、「切断情報が入力」と表記）と、レジスタ２００４は、当該レジスタ２００４が有する揮発性の記憶回路のデータ信号を、当該揮発性の記憶回路に対応する一対の不揮発性の記憶回路の少なくとも一方に、待機させる（図１５において、「データを待機」と表記）。レジスタ２００４が有する揮発性の記憶回路及び一対の不揮発性の記憶回路の構成、及びデータ信号を待機する動作に関しては、実施の形態１などと同様であるため、説明は省略する。
【０３２０】
このようにして、電源電圧の供給を停止するモジュールのうち、制御回路２００２、演算回路２００３、及びレジスタ２００４において、データ信号の待機が完了した後に、デコーダ回路２００１は、電源回路２００６に切断情報を出力する（図１５において、「電源回路に切断情報を出力」と表記）。
【０３２１】
デコーダ回路２００１から電源回路２００６に切断情報が入力される（図１５において、「切断情報が入力」と表記）と、電源回路２００６は、切断情報に基づいて、モジュールへの電源電圧の供給を停止する（図１５において、「電源の切断を選択されたモジュールにおいて電源電圧の供給停止」と表記）。なお、電源切断を選択されたモジュールにメモリ２００５が含まれる場合には、メモリ２００５への電源電圧の供給も停止する。
【０３２２】
なお、メモリ２００５は、実施の形態１などにおいて説明したとおり、電源電圧の供給が停止しても保持しているデータ信号が消えない不揮発性の記憶回路をメモリセルとして有する。そのため、本実施の形態の信号処理回路は、データ信号のバックアップなどを行うことなく、電源電圧の供給を停止することができる。
【０３２３】
ここで、電源電圧の供給を停止するとは、高電源電位と低電源電位の差に対応する電圧が電源電位としてモジュールに与えられている場合に、一方の電位の供給を停止する動作、又は一方の電位を他方の電位と同じ電位にする動作に対応する。
【０３２４】
以上により、信号処理回路のモジュールにおいて、電源電圧の供給を停止した状態となる。
【０３２５】
このように、信号処理回路は、必要なときにのみ電源電圧を供給して、全部又は一部のモジュールを動作させる、ノーマリオフの動作方法を行うことができる。よって、信号処理回路の消費電力を大幅に低減することができる。
【０３２６】
また、信号処理回路がノーマリオフの動作方法を行うことにより、電源電圧の供給を選択された際に、信号処理回路の各モジュールは、保持されたデータ信号を用いて所定の処理を直ぐに開始することができる。そのため、信号処理回路において、電源電圧の供給を選択された後に所定の処理を開始するまでの時間を短くすることができる。また、電源電圧が供給されているモジュールにおいては、揮発性の記憶回路を用いて所定の処理を行うため、信号処理回路のデータ信号の処理速度を向上させることができる。
【０３２７】
さらに、信号処理回路に用いる一対の不揮発性の記憶回路として、書き込み可能な回数が多く信頼性の高い回路を用いるため、信号処理回路の耐久性及び信頼性を向上させることができる。
【０３２８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３２９】
（実施の形態６）
本実施の形態では、実施の形態１において説明した信号処理回路の構成の一例について、図１６、図１７を用いて説明する。なお、本実施の形態では、他の実施の形態で用いた図面の符号も参照する。
【０３３０】
信号処理回路の構成の一例について、図１６を用いて説明する。
【０３３１】
図１６（Ａ）に、信号処理回路の断面図を示す。領域２０２０は、制御回路、演算回路、又はレジスタが形成された領域に対応し、領域２０４０は、メモリのメモリセルが形成された領域に対応する。
【０３３２】
図１６（Ａ）において、領域２０２０に形成された制御回路、演算回路、又はレジスタは、実施の形態１で説明した、揮発性の記憶回路２００と、当該揮発性の記憶回路２００に対応する一対の不揮発性の記憶回路（不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２）を有する。なお、これらの制御回路、演算回路、及びレジスタを含めて、制御部ともいう。
【０３３３】
または、領域２０２０に形成された制御回路、演算回路、又はレジスタは、実施の形態２で説明した、揮発性の記憶回路２００と、当該揮発性の記憶回路２００に対応する複数の一対の不揮発性の記憶回路（不揮発性の記憶回路１００−１〜不揮発性の記憶回路１００−４、など）を有することもできる。
【０３３４】
図１６（Ａ）には、領域２０２０おいて、不揮発性の記憶回路１００−１が有するトランジスタ３１２及び容量素子３１４、及び不揮発性の記憶回路１００−２が有するトランジスタ３２２及び容量素子３２４を示す。また、揮発性の記憶回路２００を構成するトランジスタ２３１６を示す。
【０３３５】
容量素子３１４は、一方の端子としての機能を有する電極２３１９ａと、他方の端子としての機能を有する電極２３１８ａと、電極２３１９ａと電極２３１８ａとに挟まれた誘電体層２３１７ａと、を有する。容量素子３２４は、一方の端子としての機能を有する電極２３１９ｂと、他方の端子としての機能を有する電極２３１８ｂと、電極２３１９ｂと電極２３１８ｂとに挟まれた誘電体層２３１７ｂと、を有する。
【０３３６】
なお、領域２０２０において、トランジスタ３１２又はトランジスタ３２２に重なるように、トランジスタ２３１６を配置してもよい。図１６（Ａ）では、一例として、基板２３３２上にトランジスタ２３１６が設けられ、層間絶縁層２３５０を介してトランジスタ２３１６上にトランジスタ３２２が設けられ、その上に容量素子３２４が設けられた構成を示している。
【０３３７】
また、図１６（Ａ）において、領域２０４０に形成されたメモリのメモリセルは、実施の形態１で説明した、不揮発性の記憶回路１００を有することができる。
【０３３８】
図１６（Ａ）には、領域２０４０において、不揮発性の記憶回路が有するトランジスタ２３５２及び容量素子２３５４を示す。容量素子２３５４は、一方の端子としての機能を有する電極２３１９ｃと、他方の端子としての機能を有する電極２３１８ｃと、電極２３１９ｃと電極２３１８ｃとに挟まれた誘電体層２３１７ｃと、を有する。
【０３３９】
なお、領域２０４０において、トランジスタ２３５２に重なるように、その他の回路（センスアンプ回路１１０４、プリチャージ回路１１０６、列デコーダ１１０８、行デコーダ１１１０等）が有するトランジスタ２３４０を配置してもよい。
【０３４０】
図１６（Ａ）では、基板２３３２上にトランジスタ２３４０が設けられ、層間絶縁層２３５０を介してトランジスタ２３４０上にトランジスタ２３５２が設けられ、その上に容量素子２３５４が設けられた構成を示している。
【０３４１】
図１６（Ａ）において、トランジスタ３１２、トランジスタ３２２、及びトランジスタ２３５２は、同一工程で作製することができる。または、トランジスタ２３１６とトランジスタ２３４０は、同一工程で作製することができる。
【０３４２】
ここで、複数のトランジスタを同一工程で作製するとは、複数のトランジスタのゲート電極を、同一の導電膜をエッチング加工することによって形成することを示す。また、複数のトランジスタのゲート絶縁膜を、同一の絶縁膜を用いて（または、同一の絶縁膜をエッチング加工することによって）形成することを示す。また、複数のトランジスタのソース電極及びドレイン電極を、同一の導電膜をエッチング加工して形成することを示す。なお、複数のトランジスタが、半導体層を用いたチャネル形成領域を有する場合は、複数のトランジスタの活性層を、同一の半導体層をエッチング加工することによって形成することを示す。
【０３４３】
図１６（Ａ）において、容量素子３１４、容量素子３２４、及び容量素子２３５４は、同一工程で作製することができる。
【０３４４】
ここで、複数の容量素子を同一工程で作製するとは、複数の容量素子の一方の端子となる電極を、同一の導電膜をエッチング加工することによって形成することを示す。また、複数の容量素子の誘電体層を、同一の絶縁膜を用いて（または、同一の絶縁膜をエッチング加工することによって）形成することを示す。また、複数の容量素子の他方の端子となる電極を、同一の導電膜を用いて（または、同一の導電膜をエッチング加工することによって）形成することを示す。
【０３４５】
図１６（Ａ）では、容量素子３１４の誘電体層２３１７ａ、容量素子３２４の誘電体層２３１７ｂ、及び容量素子２３５４の誘電体層２３１７ｃとして、同一の絶縁膜を用いている。言い換えると、これらの誘電体層は、絶縁膜を共通して用いており、互いに分離していない。
【０３４６】
図１６（Ａ）では、容量素子３１４の電極２３１８ａ、容量素子３２４の電極２３１８ｂ、及び容量素子２３５４の電極２３１８ｃは、同一の導電膜を用いている。言い換えると、これらの電極は、導電膜を共通に用いており、互いに分離していない。
【０３４７】
なお、導電膜を共通して用いる場合は、導電膜は、信号処理回路の遮蔽膜（例えば、電界遮蔽膜など）や、遮光膜としての機能を有することができる。
【０３４８】
例えば、図１６（Ａ）に示すように、トランジスタ３１２、トランジスタ３２２、又はトランジスタ２３１６などの、信号処理回路を構成するトランジスタを覆うように、容量素子の他方の端子としての機能を有する電極（電極２３１８ａ、電極２３１８ｂ、及び電極２３１８ｃ）となる導電膜を設けることによって、外部の電界などが信号処理回路を構成する素子に与える影響を低減することができる。
【０３４９】
このように、容量素子が有する電極を遮蔽膜や遮光膜として機能させることによって、作製工程を増加させることなく、信頼性の高い信号処理回路を得ることができる。
【０３５０】
図１６（Ｂ）に、信号処理回路の斜視図を示す。
【０３５１】
信号処理回路は、基板２３３２上に設けられた回路群２３９０と、回路群２３９０と重なるように回路群２３９０上に設けられた回路群２３９２及び回路群２３９４と、回路群２３９２及び回路群２３９４と重なるようにこれらの回路群上に設けられた複数の容量素子と、を有する。なお、複数の容量素子の他方の端子としての機能を有する電極は、互いに分離することなく（共通の膜で）設けられており、図１６（Ｂ）では、領域２３９６として表す。
【０３５２】
回路群２３９０には、トランジスタ２３１６及びトランジスタ２３４０と同様のトランジスタを用いることができる。回路群２３９２及び回路群２３９４には、トランジスタ３１２、トランジスタ３２２及びトランジスタ２３５２と同様のトランジスタを用いることができる。領域２３９６に電極が設けられた複数の容量素子として、容量素子３１４、容量素子３２４及び容量素子２３５４と同様の容量素子を用いることができる。
【０３５３】
ここで、領域２３９６で表される複数の容量素子の他方の端子としての機能を有する電極は、回路群２３９０、回路群２３９２、及び回路群２３９４を覆うように設けられている。これにより、複数の容量素子の他方の端子としての機能を有する電極は、信号処理回路の遮蔽膜として機能することができる。
【０３５４】
回路群２３９０には、信号処理回路が有する回路のうち、不揮発性の記憶回路１００以外の回路を設けることができる。
【０３５５】
例えば、回路群２３９０には、揮発性の記憶回路２００を構成する素子（トランジスタ２３１６など）、図１０（Ａ）におけるメモリ１１００のメモリセルアレイ１１０２以外（センスアンプ回路１１０４、プリチャージ回路１１０６、列デコーダ１１０８、行デコーダ１１１０など）を構成する素子（トランジスタ２３４０など）を、設けることができる。
【０３５６】
回路群２３９２には、信号処理回路が有する回路のうち、不揮発性の記憶回路を設けることができる。
【０３５７】
例えば、回路群２３９２には、揮発性の記憶回路２００に対応する一対の不揮発性の記憶回路（不揮発性の記憶回路１００−１及び不揮発性の記憶回路１００−２）を構成するトランジスタ３１２及びトランジスタ３２２を設けることができる。
【０３５８】
回路群２３９４には、信号処理回路が有する回路のうち、図１０に示すメモリ１１００のメモリセルアレイ１１０２を構成する不揮発性の記憶回路１１２０が有するトランジスタを設けることができる。
【０３５９】
さらに、回路群２３９０、回路群２３９２、及び回路群２３９４の上方に、信号処理回路が有する回路のうち、容量素子を設けることができる。当該容量素子には、例えば、不揮発性の記憶回路１００−１が有する容量素子３１４、及び不揮発性の記憶回路１００−２が有する容量素子３２４を含むことができる。
【０３６０】
ここで、回路群２３９０の一部の領域２３９１には、図１０（Ａ）におけるメモリ１１００のメモリセルアレイ１１０２以外の回路（センスアンプ回路１１０４、プリチャージ回路１１０６、列デコーダ１１０８、行デコーダ１１１０など）を構成する素子を設け、領域２３９１が回路群２３９４と重なる構成とすることが好ましい。
【０３６１】
ここで、図１０（Ａ）におけるメモリ１１００のメモリセルアレイ１１０２に含まれる不揮発性の記憶回路１１２０が有するトランジスタを、回路群２３９４に配置することによって、データ信号の入出力を制御する回路を、メモリセルアレイ１１０２の近くに配置することができる。
【０３６２】
図１６（Ａ）では、トランジスタ２３１６及びトランジスタ２３４０の上方に、トランジスタ３１２、トランジスタ３２２、及びトランジスタ２３５２を設け、さらに上方に、容量素子３１４、容量素子３２４、及び容量素子２３５４を設けた信号処理回路の構成を示したが、本実施の形態はこれに限定されない。
【０３６３】
信号処理回路の構成の他の一例について、図１７を用いて説明する。
【０３６４】
図１７に、信号処理回路の断面図を示す。
【０３６５】
図１７に示すように、領域２０２０において、トランジスタ２３１６を有する層と、トランジスタ３１２及びトランジスタ３２２を有する層と、容量素子３１４及び容量素子３２４を有する層と、を順に積層し、その上にトランジスタ８１２及びトランジスタ８２２を有する層を設け、更にその上に容量素子８１４及び容量素子８２４を有する層を設けてもよい。
【０３６６】
また、図１７に示すように、領域２０４０において、トランジスタ２３４０を有する層と、トランジスタ２３５２を有する層と、容量素子２３５４を有する層と、トランジスタ２３５６を有する層と、容量素子２３５８を有する層と、を積層して設けてもよい。
【０３６７】
ここで、図１６（Ａ）とは異なり、容量素子３１４の電極２３１８ａ、容量素子３２４の電極２３１８ｂ、及び容量素子２３５４の電極２３１８ｃは、互いに分離して設けられている。これは、容量素子３１４、容量素子３２４、及び容量素子２３５４を有する層の上方に設けられた回路と、当該層の下方に設けられた回路との、電気的な接続を行うためである。
【０３６８】
また、図１７では、容量素子８１４の他方の端子としての機能を有する電極２３７０ａ、容量素子８２４の他方の端子としての機能を有する電極２３７０ｂ、及び容量素子２３５８の他方の端子としての機能を有する電極２３７０ｃは、同一の導電膜を用いている。言い換えると、これらの電極は、導電膜を共通に用いており、互いに分離していない。
【０３６９】
そして、図１７に示すように、信号処理回路を構成するトランジスタを覆うように、容量素子の他方の端子としての機能を有する電極（電極２３７０ａ、電極２３７０ｂ、及び電極２３７０ｃ）となる導電膜を設けることによって、外部の電界などが信号処理回路を構成する素子に与える影響を低減することができる。
【０３７０】
このように、容量素子８１４及び容量素子８２４の他方の端子としての機能を有する電極を遮蔽膜や遮光膜として機能させることによって、作製工程を増加させることなく、信頼性の高い信号処理回路を得ることができる。
【０３７１】
なお、実施の形態２の図８で説明した信号処理回路において、不揮発性の記憶回路１００−３がトランジスタ８１２及び容量素子８１４を有し、不揮発性の記憶回路１００−４がトランジスタ８２２及び容量素子８２４を有する構成とすることができる。
【０３７２】
または、メモリが有するメモリセルアレイを分割して、分割されたメモリセルアレイを互いに重ねて配置（多層化）してもよい。このように配置することによって、メモリが有するメモリセルアレイの占有面積を低減しつつ、記憶容量を増大させることができる。
【０３７３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３７４】
（実施の形態７）
本実施の形態では、上記実施の形態で説明した信号処理回路の作製方法の一例について、図２０〜図２２を用いて説明する。なお、本実施の形態では、上記実施の形態で用いた図面の符号も参照する。
【０３７５】
本実施の形態では、信号処理回路１２０に含まれる、不揮発性の記憶回路１００以外の回路を構成する素子が有するトランジスタ２４１６と、不揮発性の記憶回路１００が有するトランジスタ１０２及び容量素子１０４と、を例に挙げて説明する。
【０３７６】
ここで、トランジスタ２４１６は、チャネル形成領域がシリコンに形成されるトランジスタである場合を例に挙げる。また、トランジスタ１０２は、チャネル形成領域が酸化物半導体層に形成されるトランジスタである。
【０３７７】
まず、トランジスタ２４１６の作製方法について説明する。
【０３７８】
図２０（Ａ）に示すように、基板２７００上に絶縁膜２７０１と、単結晶の半導体基板から分離された半導体膜２７０２とを形成する。
【０３７９】
基板２７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板２７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。
【０３８０】
また、本実施の形態では、半導体膜２７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ２４１６の作製方法について説明する。
【０３８１】
ここで、具体的な単結晶の半導体膜２７０２の作製方法の一例について、簡単に説明する。
【０３８２】
まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。
【０３８３】
そして、ボンド基板と、絶縁膜２７０１が形成された基板２７００とを、間に当該絶縁膜２７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板２７００とを重ね合わせた後、ボンド基板と基板２７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜２７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。
【０３８４】
次に、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板２７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体層２７０４を形成することができる。
【０３８５】
半導体膜２７０２には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、又は、リン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。
【０３８６】
しきい値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体層２７０４に対して行っても良い。また、しきい値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。または、不純物元素の添加を、しきい値電圧を大まかに調整するためにボンド基板に対して行った上で、しきい値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体層２７０４に対しても行っても良い。
【０３８７】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、この構成に限定されない。
【０３８８】
例えば、絶縁膜２７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。
【０３８９】
公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法が挙げられる。または、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。
【０３９０】
また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０３９１】
次に、図２０（Ｂ）に示すように、半導体膜２７０２を所定の形状に加工し、半導体層２７０４を形成する。そして、半導体層２７０４上にゲート絶縁膜２７０３を形成する。
【０３９２】
ゲート絶縁膜２７０３は、例えば、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【０３９３】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質を意味し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０３９４】
ゲート絶縁膜２７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜２７０３として用いる。
【０３９５】
次に、図２０（Ｃ）に示すように、ゲート電極２７０７を形成する。
【０３９６】
ゲート電極２７０７は、導電膜を形成した後、当該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。
【０３９７】
また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。導電膜には、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、導電膜を、導電性を付与するリン等の不純物元素がドーピングされた、多結晶珪素などの半導体を用いて形成しても良い。
【０３９８】
なお、本実施の形態ではゲート電極２７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極２７０７は、積層された複数の導電膜で形成されていてもよい。
【０３９９】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。これ以外にも、２つの導電膜の組み合わせとして、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２つの導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。
【０４００】
また、２つの導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０４０１】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０４０２】
また、ゲート電極２７０７に、酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の、透光性を有する酸化物導電膜を用いることもできる。
【０４０３】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極２７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０４０４】
また、ゲート電極２７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。
【０４０５】
なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０４０６】
次に、図２０（Ｄ）に示すように、ゲート電極２７０７をマスクとして一導電性を付与する不純物元素を半導体層２７０４に添加することで、ゲート電極２７０７と重なるチャネル形成領域２７１０と、チャネル形成領域２７１０を間に挟む一対の不純物領域２７０９とが、半導体層２７０４に形成される。
【０４０７】
本実施の形態では、ｐ型を付与する不純物元素（例えばボロン）を半導体層２７０４に添加する場合を例に挙げる。
【０４０８】
次に、図２１（Ａ）に示すように、ゲート絶縁膜２７０３、ゲート電極２７０７を覆うように、絶縁膜２７１２、絶縁膜２７１３を形成する。
【０４０９】
具体的に、絶縁膜２７１２、絶縁膜２７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの、無機の絶縁膜を用いることができる。特に、絶縁膜２７１２、絶縁膜２７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。
【０４１０】
なお、絶縁膜２７１２、絶縁膜２７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０４１１】
本実施の形態では、絶縁膜２７１２として酸化窒化珪素、絶縁膜２７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極２７０７上に絶縁膜２７１２、絶縁膜２７１３を形成している場合を例示しているが、ゲート電極２７０７上に絶縁膜を１層のみ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０４１２】
次に、図２１（Ｂ）に示すように、絶縁膜２７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜２７１３の上面を平坦化する。なお、後に形成されるトランジスタ１０２の特性を向上させるために、絶縁膜２７１３の表面は可能な限り平坦にしておくことが好ましい。
【０４１３】
以上の工程により、トランジスタ２４１６を形成することができる。
【０４１４】
次に、トランジスタ１０２の作製方法について説明する。
【０４１５】
まず、図２１（Ｃ）に示すように、絶縁膜２７１３上に酸化物半導体層２７１６を形成する。
【０４１６】
酸化物半導体層２７１６は、絶縁膜２７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。
【０４１７】
酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えば、アルゴン）雰囲気下、酸素雰囲気下、又は、希ガス（例えばアルゴン）及び酸素混合雰囲気下において、スパッタ法により形成することができる。
【０４１８】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜２７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
【０４１９】
なお、アルゴン雰囲気に代えて、窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０４２０】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる、膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。
【０４２１】
上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０４２２】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。
【０４２３】
成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができ、また、スパッタリングによる損傷が軽減される。
【０４２４】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０４２５】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０４２６】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０４２７】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０４２８】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜２７１２及び絶縁膜２７１３までが形成された基板２７００を予備加熱し、基板２７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。
【０４２９】
なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜２７２１の成膜前に、導電層２７１９、導電層２７２０まで形成した基板２７００にも同様に行ってもよい。
【０４３０】
なお、酸化物半導体層２７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）などの塩素系ガス）が好ましい。また、フッ素を含むガス（四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などのフッ素系ガス）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０４３１】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０４３２】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０４３３】
酸化物半導体層２７１６を形成するためのレジストマスクを、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０４３４】
なお、次工程の導電膜を形成する前に逆スパッタを行い、絶縁膜２７１３及び酸化物半導体層２７１６の表面に付着しているレジスト残渣などを除去することが好ましい。
【０４３５】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。
【０４３６】
そこで、本実施の形態では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層２７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層２７１６に加熱処理を施す。
【０４３７】
酸化物半導体層２７１６に加熱処理を施すことで、酸化物半導体層２７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いることにより、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０４３８】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０４３９】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。
【０４４０】
ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は、窒素のような加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０４４１】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（すなわち、不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０４４２】
以上の工程により、酸化物半導体層２７１６中の水素の濃度を低減することができるため、酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素の濃度が低減された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０４４３】
なお、酸化物半導体層には、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。当該酸化物を用いることにより、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０４４４】
ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには、酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすることが好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで、膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０４４５】
次いで、図２２（Ａ）に示すように、酸化物半導体層２７１６と接する導電層２７１９と、酸化物半導体層２７１６と接する導電層２７２０とを形成する。導電層２７１９及び導電層２７２０は、ソース電極又はドレイン電極として機能する。
【０４４６】
具体的に、導電層２７１９及び導電層２７２０は、スパッタ法や真空蒸着法で導電膜を形成した後、当該導電膜を所定の形状に加工することで、形成することができる。
【０４４７】
導電層２７１９及び導電層２７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０４４８】
また、導電層２７１９及び導電層２７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、またはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電層２７１９及び導電層２７２０に用いることで、酸化膜である絶縁膜と、導電層２７１９及び導電層２７２０との密着性を高めることができる。
【０４４９】
また、導電層２７１９及び導電層２７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、又はこれらの金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０４５０】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０４５１】
なお、導電膜のエッチングの際に、酸化物半導体層２７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層２７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０４５２】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。または、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０４５３】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。したがって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０４５４】
また、酸化物半導体層２７１６と、ソース電極又はドレイン電極として機能する導電層２７１９及び導電層２７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。当該酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０４５５】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電層２７１９及び導電層２７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０４５６】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層２７１６と導電層２７１９及び導電層２７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０４５７】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０４５８】
なお、プラズマ処理を行った後、図２２（Ｂ）に示すように、導電層２７１９及び導電層２７２０と、酸化物半導体層２７１６とを覆うように、ゲート絶縁膜２７２１を形成する。そして、ゲート絶縁膜２７２１上において、酸化物半導体層２７１６と重なる位置にゲート電極２７２２を形成する。
【０４５９】
そして、ゲート電極２７２２が形成された後に、ゲート電極２７２２をマスクとして酸化物半導体層２７１６にｎ型の導電性を付与するドーパントを添加し、一対の高濃度領域２７２３を形成する。なお、酸化物半導体層２７１６のうち、ゲート絶縁膜２７２１を間に挟んでゲート電極２７２２と重なる領域がチャネル形成領域となる。酸化物半導体層２７１６では、一対の高濃度領域２７２３の間にチャネル形成領域が設けられている。
【０４６０】
高濃度領域２７２３を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、砒素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、高濃度領域２７２３中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０４６１】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域２７２３は、酸化物半導体層２７１６中の他の領域に比べて導電性が高くなる。よって、高濃度領域２７２３を酸化物半導体層２７１６に設けることで、ソース電極とドレイン電極（導電層２７１９と導電層２７２０）の間の抵抗を下げることができる。
【０４６２】
そして、ソース電極とドレイン電極（導電層２７１９と導電層２７２０）の間の抵抗を下げることで、トランジスタ１０２の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ１０２の微細化により、当該トランジスタを用いたメモリセルアレイの占める面積を縮小化し、メモリセルアレイにおいて単位面積あたりの記憶容量を高めることができる。
【０４６３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層２７１６に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域２７２３中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域２７２３中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域２７２３の導電性を高め、ソース電極とドレイン電極（導電層２７１９と導電層２７２０）の間の抵抗を下げることができる。
【０４６４】
なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極とドレイン電極（導電層２７１９と導電層２７２０）の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域２７２３中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０４６５】
ゲート絶縁膜２７２１は、ゲート絶縁膜２７０３と同様の材料、同様の積層構造を用いて形成することができる。なお、ゲート絶縁膜２７２１は、水分や、水素などの不純物を極力含まないことが望ましい。また、ゲート絶縁膜２７２１は、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。
【０４６６】
ゲート絶縁膜２７２１に水素が含まれると、その水素が酸化物半導体層２７１６へ侵入し、又は水素が酸化物半導体層２７１６中の酸素を引き抜き、酸化物半導体層２７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜２７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【０４６７】
ゲート絶縁膜２７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。
【０４６８】
複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層２７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電層２７１９及び導電層２７２０及び酸化物半導体層２７１６と重なるように、バリア性の高い絶縁膜を形成する。
【０４６９】
バリア性の高い絶縁膜を用いることで、酸化物半導体層２７１６内、ゲート絶縁膜２７２１内、または、酸化物半導体層２７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層２７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層２７１６に接するのを防ぐことができる。
【０４７０】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜２７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０４７１】
なお、ゲート絶縁膜２７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。または、導電層２７１９及び導電層２７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。
【０４７２】
酸素を含むゲート絶縁膜２７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層２７１６に対して行った先の加熱処理により、酸化物半導体層２７１６に酸素欠損が発生していたとしても、ゲート絶縁膜２７２１から酸化物半導体層２７１６に酸素が供与される。そして、酸化物半導体層２７１６に酸素が供与されることで、酸化物半導体層２７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層２７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層２７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０４７３】
この加熱処理を行うタイミングは、ゲート絶縁膜２７２１の形成後であれば、特に限定されない。他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層２７１６をｉ型に近づけることができる。
【０４７４】
また、酸素雰囲気下で酸化物半導体層２７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層２７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば、１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０４７５】
または、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層２７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層２７１６に添加すれば良い。
【０４７６】
また、ゲート電極２７２２は、ゲート絶縁膜２７２１上に導電膜を形成した後、当該導電膜をエッチング加工することで形成することができる。ゲート電極２７２２は、ゲート電極２７０７、または導電層２７１９及び導電層２７２０と同様の材料を用いて形成することが可能である。
【０４７７】
ゲート電極２７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、当該導電膜をエッチングにより所望の形状に加工することで、ゲート電極２７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０４７８】
以上の工程により、トランジスタ１０２が形成される。
【０４７９】
トランジスタ１０２は、ソース電極及びドレイン電極（導電層２７１９及び導電層２７２０）と、ゲート電極２７２２とが重なっていない。ソース電極及びドレイン電極（導電層２７１９及び導電層２７２０）とゲート電極２７２２との間には、ゲート絶縁膜２７２１の膜厚よりも大きい間隔が設けられている。よって、トランジスタ１０２は、ソース電極及びドレイン電極とゲート電極との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０４８０】
なお、トランジスタ１０２として、チャネル形成領域が酸化物半導体層に形成されるトランジスタに限定されない。トランジスタ１０２として、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。
【０４８１】
また、本実施の形態では、トランジスタ１０２としてシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０４８２】
なお、酸化物半導体層２７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜２７２１が該当する。）として、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０４８３】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０４８４】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで、酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。
【０４８５】
なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０４８６】
また、酸化物半導体層２７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０４８７】
例えば、酸化物半導体層２７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０４８８】
また、酸化物半導体層２７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０４８９】
また、酸化物半導体層２７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０４９０】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０４９１】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層２７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層２７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層２７１６を挟む構成とすることで、上記効果をより高めることができる。
【０４９２】
また、酸化物半導体層２７１６の上層又は下層に位置する絶縁膜として、上層と下層で同じ構成元素を有する絶縁膜を用いて良いし、異なる構成元素を有する絶縁膜を用いても良い。例えば、上層及び下層として、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしてもよい。または、上層と下層の一方を、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を、組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしてもよい。
【０４９３】
また、酸化物半導体層２７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としてもよい。例えば、酸化物半導体層２７１６の上層に、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に、組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層２７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層２７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０４９４】
次に、図２２（Ｃ）に示すように、ゲート絶縁膜２７２１、ゲート電極２７２２を覆うように、絶縁膜２７２４を形成する。
【０４９５】
絶縁膜２７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、絶縁膜２７２４は、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０４９６】
なお、絶縁膜２７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜２７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。
【０４９７】
なお、本実施の形態では、絶縁膜２７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０４９８】
次に、ゲート絶縁膜２７２１、絶縁膜２７２４に開口部を形成し、導電層２７２０の一部を露出させる。その後、絶縁膜２７２４上に、上記開口部において導電層２７２０と接する配線２７２６を形成する。
【０４９９】
配線２７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。また、導電膜の材料として、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０５００】
より具体的には、例えば、絶縁膜２７２４の開口部を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは、導電層２７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０５０１】
次に、図２２（Ｄ）に示すように、配線２７２６を覆うように絶縁膜２７２７を形成する。さらに、絶縁膜２７２７上に導電膜を形成し、当該導電膜をエッチング加工することによって導電層２８０１を形成する。その後、導電層２８０１を覆うように絶縁膜２８０２を形成し、絶縁膜２８０２上に導電膜２８０３を形成する。こうして容量素子１０４を形成することができる。
【０５０２】
容量素子１０４の一方の端子が導電層２８０１に対応し、他方の端子が導電膜２８０３に対応し、誘電体層が絶縁膜２８０２に対応する。ここで、絶縁膜２７２７、導電層２８０１、絶縁膜２８０２、導電膜２８０３の材料は、上記で説明したその他の絶縁膜や導電層と同様の材料を用いることができる。
【０５０３】
以上の工程により、信号処理回路１２０を作製することができる。
【０５０４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０５０５】
（実施の形態８）
本実施の形態では、実施の形態７において酸化物半導体層に用いた、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０５０６】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０５０７】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０５０８】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０５０９】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０５１０】
このようなＣＡＡＣの例として、膜状に形成され、膜表面またはＣＡＡＣが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０５１１】
ＣＡＡＣに含まれる結晶構造の一例について図２３〜図２６を用いて詳細に説明する。なお、特に断りがない限り、図２３〜図２６は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２３において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０５１２】
図２３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２３（Ａ）に示す小グループは電荷が０である。
【０５１３】
図２３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２３（Ｂ）に示す構造をとりうる。図２３（Ｂ）に示す小グループは電荷が０である。
【０５１４】
図２３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２３（Ｃ）に示す小グループは電荷が０である。
【０５１５】
図２３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２３（Ｄ）に示す小グループは電荷が＋１となる。
【０５１６】
図２３（Ｅ）に、２個のＺｎを含む小グループを示す。図２３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２３（Ｅ）に示す小グループは電荷が−１となる。
【０５１７】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０５１８】
ここで、これらの小グループ同士が結合する規則について説明する。図２３（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図２３（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図２３（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。
【０５１９】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０５２０】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０５２１】
例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０５２２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０５２３】
図２４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２４（Ｃ）は、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０５２４】
図２４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２４（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０５２５】
図２４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０５２６】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０５２７】
具体的には、図２４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０５２８】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０５２９】
例えば、図２５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０５３０】
図２５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０５３１】
図２５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２５（Ｃ）は、図２５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０５３２】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０５３３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０５３４】
具体的には、図２５（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数）とする組成式で表すことができる。
【０５３５】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２６（Ａ）に示す結晶構造を取りうる。なお、図２６（Ａ）に示す結晶構造において、図２３（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０５３６】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２６（Ｂ）に示す結晶構造を取りうる。なお、図２６（Ｂ）に示す結晶構造において、図２３（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０５３７】
（実施の形態９）
本実施の形態では、実施の形態６、７とは異なる構造を有する、酸化物半導体層を用いたトランジスタについて、図２７を用いて説明する。なお、本実施の形態では、上記実施の形態で用いた図面の符号も参照する。
【０５３８】
図２７（Ａ）に示すトランジスタ１０２は、ゲート電極２７２２が酸化物半導体層２７１６の上に形成されているトップゲート型であり、かつ、ソース電極及びドレイン電極（導電層２７１９及び導電層２７２０）が酸化物半導体層２７１６の下に形成されているボトムコンタクト型である。
【０５３９】
また、酸化物半導体層２７１６は、一対の高濃度領域２９１８を有する。一対の高濃度領域２９１８は、ゲート電極２７２２が形成された後に酸化物半導体層２７１６にｎ型の導電性を付与するドーパントを添加することで得られる。また、酸化物半導体層２７１６のうち、ゲート絶縁膜２７２１を間に挟んでゲート電極２７２２と重なる領域が、チャネル形成領域２９１９である。酸化物半導体層２７１６において、一対の高濃度領域２９１８の間にチャネル形成領域２９１９が設けられている。
【０５４０】
高濃度領域２９１８は、実施の形態７において説明した高濃度領域２７２３と同様に形成することができる。
【０５４１】
図２７（Ｂ）に示すトランジスタ１０２は、ゲート電極２７２２が酸化物半導体層２７１６の上に形成されているトップゲート型であり、かつ、ソース電極及びドレイン電極（導電層２７１９及び導電層２７２０）が酸化物半導体層２７１６の上に形成されているトップコンタクト型である。そして、当該トランジスタ１０２は、ゲート電極２７２２の側部に設けられた、絶縁膜で形成されたサイドウォール２９３０を有する。
【０５４２】
また、酸化物半導体層２７１６は、一対の高濃度領域２９２８と一対の低濃度領域２９２９を有する。一対の高濃度領域２９２８と一対の低濃度領域２９２９は、ゲート電極２７２２が形成された後に酸化物半導体層２７１６にｎ型の導電性を付与するドーパントを添加することで得られる。
【０５４３】
また、酸化物半導体層２７１６のうち、ゲート絶縁膜２７２１を間に挟んでゲート電極２７２２と重なる領域が、チャネル形成領域２９３１である。酸化物半導体層２７１６において、一対の高濃度領域２９２８の間に一対の低濃度領域２９２９が設けられ、一対の低濃度領域２９２９の間にチャネル形成領域２９３１が設けられている。そして、一対の低濃度領域２９２９は、酸化物半導体層２７１６中の、ゲート絶縁膜２７２１を間に挟んでサイドウォール２９３０と重なる領域に設けられている。
【０５４４】
高濃度領域２９２８及び低濃度領域２９２９は、実施の形態７において説明した高濃度領域２７２３と同様に形成することができる。
【０５４５】
図２７（Ｃ）に示すトランジスタ１０２は、ゲート電極２７２２が酸化物半導体層２７１６の上に形成されているトップゲート型であり、かつ、ソース電極及びドレイン電極（導電層２７１９及び導電層２７２０）が酸化物半導体層２７１６の下に形成されているボトムコンタクト型である。そして、当該トランジスタ１０２は、ゲート電極２７２２の側部に設けられ、絶縁膜で形成されたサイドウォール２９５０を有する。
【０５４６】
また、酸化物半導体層２７１６は、一対の高濃度領域２９４８と一対の低濃度領域２９４９を有する。一対の高濃度領域２９４８と一対の低濃度領域２９４９は、ゲート電極２７２２が形成された後に酸化物半導体層２７１６にｎ型の導電性を付与するドーパントを添加することで得られる。
【０５４７】
また、酸化物半導体層２７１６のうち、ゲート絶縁膜２７２１を間に挟んでゲート電極２７２２と重なる領域が、チャネル形成領域２９５１である。酸化物半導体層２７１６において、一対の高濃度領域２９４８の間に一対の低濃度領域２９４９が設けられ、一対の低濃度領域２９４９の間にチャネル形成領域２９５１が設けられている。そして、一対の低濃度領域２９４９は、酸化物半導体層２７１６中の、ゲート絶縁膜２７２１を間に挟んでサイドウォール２９５０と重なる領域に設けられている。
【０５４８】
高濃度領域２９４８及び低濃度領域２９４９は、実施の形態７において説明した高濃度領域２７２３と同様に形成することができる。
【０５４９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０５５０】
（実施の形態１０）
本実施の形態では、実施の形態６、実施の形態７、実施の形態９とは異なる構造を有する、酸化物半導体層を用いたトランジスタについて、図２８を用いて説明する。なお、本実施の形態では、上記実施の形態で用いた図面の符号も参照する。
【０５５１】
本実施の形態において示すトランジスタ１０２は、ゲート電極２７２２が導電層２７１９及び導電層２７２０と重なる様に設けられている。また、実施の形態６、実施の形態７、実施の形態９に示したトランジスタ１０２とは異なり、酸化物半導体層２７１６に対して、ゲート電極２７２２をマスクとした導電型を付与する不純物元素の添加が行われていない点が異なる。
【０５５２】
図２８（Ａ）に示すトランジスタ１０２は、導電層２７１９及び導電層２７２０の下方に酸化物半導体層２７１６が設けられる。図２８（Ｂ）に示すトランジスタ１０２は、導電層２７１９及び導電層２７２０の上方に酸化物半導体層２７１６が設けられる。なお、図２８（Ａ）及び図２８（Ｂ）において、絶縁膜２７２４の上面が平坦化されていない構成を示したが、これに限定されない。絶縁膜２７２４の上面が平坦化されていてもよい。
【０５５３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０５５４】
（実施の形態１１）
本実施の形態では、トランジスタの特性について、図２９〜図３３を用いて説明する。
【０５５５】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０５５６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０５５７】
【数２】
0005886496.tif 000003
【０５５８】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０５５９】
【数３】
0005886496.tif 000004
【０５６０】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネル形成領域の厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネル形成領域の厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０５６１】
【数４】
0005886496.tif 000005
【０５６２】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０５６３】
【数５】
0005886496.tif 000006
【０５６４】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０５６５】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０５６６】
ただし、半導体内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネル形成領域とゲート絶縁膜との界面からｘだけ離れた場所における酸化物半導体の移動度μ１は、以下の式で表される。
【０５６７】
【数６】
0005886496.tif 000007
【０５６８】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０５６９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度μ２の計算結果を図２９に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０５７０】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０５７１】
図２９で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０５７２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図３０〜図３２に示す。なお、計算に用いたトランジスタの断面構造を図３３に示す。
【０５７３】
図３３に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域３１０３ａ（不純物領域、ともいう。）および半導体領域３１０３ｃ（不純物領域、ともいう。）を有する。半導体領域３１０３ａおよび半導体領域３１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０５７４】
図３３（Ａ）に示すトランジスタは、下地絶縁層３１０１と、下地絶縁層３１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物３１０２の上に形成される。トランジスタは半導体領域３１０３ａ、半導体領域３１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域３１０３ｂと、ゲート電極３１０５を有する。ゲート電極３１０５の幅を３３ｎｍとする。
【０５７５】
ゲート電極３１０５と半導体領域３１０３ｂの間には、ゲート絶縁膜３１０４を有し、また、ゲート電極３１０５の両側面には側壁絶縁物３１０６ａおよび側壁絶縁物３１０６ｂ、ゲート電極３１０５の上部には、ゲート電極３１０５と他の配線との短絡を防止するための絶縁物３１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域３１０３ａおよび半導体領域３１０３ｃに接して、ソース電極として機能する導電膜３１０８ａおよびドレイン電極として機能する導電膜３１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０５７６】
図３３（Ｂ）に示すトランジスタは、下地絶縁層３１０１と、酸化アルミニウムよりなる埋め込み絶縁物３１０２の上に形成され、半導体領域３１０３ａ、半導体領域３１０３ｃと、それらに挟まれた真性の半導体領域３１０３ｂと、幅３３ｎｍのゲート電極３１０５とゲート絶縁膜３１０４と側壁絶縁物３１０６ａおよび側壁絶縁物３１０６ｂと絶縁物３１０７と導電膜３１０８ａおよび導電膜３１０８ｂを有する点で図３３（Ａ）に示すトランジスタと同じである。
【０５７７】
図３３（Ａ）に示すトランジスタと図３３（Ｂ）に示すトランジスタの相違点は、側壁絶縁物３１０６ａおよび側壁絶縁物３１０６ｂの下の半導体領域の導電型である。図３３（Ａ）に示すトランジスタでは、側壁絶縁物３１０６ａおよび側壁絶縁物３１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域３１０３ａおよび半導体領域３１０３ｃであるが、図３３（Ｂ）に示すトランジスタでは、真性の半導体領域３１０３ｂである。すなわち、図３３（Ｂ）に示す半導体層において、半導体領域３１０３ａ（半導体領域３１０３ｃ）とゲート電極３１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物３１０６ａ（側壁絶縁物３１０６ｂ）の幅と同じである。
【０５７８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図３０は、図３３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０５７９】
図３０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図３０（Ｂ）は１０ｎｍとしたものであり、図３０（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０５８０】
図３１は、図３３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図３１（Ｂ）は１０ｎｍとしたものであり、図３１（Ｃ）は５ｎｍとしたものである。
【０５８１】
また、図３２は、図３３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図３２（Ｂ）は１０ｎｍとしたものであり、図３２（Ｃ）は５ｎｍとしたものである。
【０５８２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０５８３】
なお、移動度μのピークは、図３０では８０ｃｍ２／Ｖｓ程度であるが、図３１では６０ｃｍ２／Ｖｓ程度、図３２では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０５８４】
（実施の形態１２）
本実施の形態では、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタについて、図３４〜図４０を用いて説明する。
【０５８５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、当該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０５８６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。
【０５８７】
例えば、図３４は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０５８８】
図３４（Ａ）は、基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。
【０５８９】
図３４（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０５９０】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。
【０５９１】
図３４（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０５９２】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０５９３】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により当該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０５９４】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。
【０５９５】
しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図３４（Ａ）と図３４（Ｂ）の対比からも確認することができる。
【０５９６】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０５９７】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。
【０５９８】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０５９９】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０６００】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０６０１】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０６０２】
試料１のプラスＢＴ試験の結果を図３５（Ａ）に、マイナスＢＴ試験の結果を図３５（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３６（Ａ）に、マイナスＢＴ試験の結果を図３６（Ｂ）に示す。
【０６０３】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０６０４】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０６０５】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０６０６】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０６０７】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０６０８】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０６０９】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０６１０】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０６１１】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０６１２】
図３７に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０６１３】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０６１４】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０６１５】
図３８に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０６１６】
具体的には、図３８に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従ってオフ電流を、１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０６１７】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０６１８】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０６１９】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０６２０】
図３９に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図４０（Ａ）に基板温度としきい値電圧の関係を、図４０（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０６２１】
図４０（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０６２２】
また、図４０（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０６２３】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。
【０６２４】
例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０６２５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０６２６】
（実施の形態１３）
本実施の形態では、本発明の一態様に係る信号処理回路を用いた電子機器の一例について説明する。本発明の一態様に係る信号処理回路を用いることにより、消費電力の低い電子機器を提供することができる。
【０６２７】
本発明の一態様に係る信号処理回路を用いることができる電子機器として、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的には、ＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。
【０６２８】
また、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、スマートフォン、電子書籍、携帯型を含むゲーム機、携帯情報端末、カメラ（ビデオカメラやデジタルスチルカメラなど）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイなど）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０６２９】
特に、電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る信号処理回路をその構成要素として有することにより、信号処理回路の消費電力を抑えることができるため、連続使用時間を長くすることができる。
【０６３０】
本実施の形態では、本発明の一態様に係る信号処理回路を応用した携帯用の電子機器の一例について、図１８、図１９を用いて説明する。携帯用の電子機器として、例えば、携帯電話、スマートフォン、電子書籍などが挙げられる。
【０６３１】
図１８に、携帯用の電子機器の一例のブロック図を示す。
【０６３２】
図１８に示す携帯用の電子機器は、ＲＦ回路２４２１、アナログベースバンド回路２４２２、デジタルベースバンド回路２４２３、バッテリー２４２４、電源回路２４２５、アプリケーションプロセッサ２４２６、フラッシュメモリ２４３０、ディスプレイコントローラ２４３１、メモリ２４３２、ディスプレイ２４３３、音声回路２４３７、キーボード２４３８、タッチセンサ２４３９などを有する。
【０６３３】
ディスプレイ２４３３は、表示部２４３４、ソースドライバ２４３５、ゲートドライバ２４３６などを有する。アプリケーションプロセッサ２４２６はＣＰＵ２４２７、ＤＳＰ２４２８、インターフェース２４２９などを有する。
【０６３４】
上記実施の形態で説明した信号処理回路を、例えば、ＣＰＵ２４２７に用いることによって、携帯用の電子機器の消費電力を低減することができる。
【０６３５】
図１９に、携帯用の電子機器の一例として、電子書籍のブロック図を示す。
【０６３６】
電子書籍は、バッテリー２４５１、電源回路２４５２、マイクロプロセッサ２４５３、フラッシュメモリ２４５４、音声回路２４５５、キーボード２４５６、メモリ２４５７、タッチパネル２４５８、ディスプレイ２４５９、ディスプレイコントローラ２４６０などを有する。
【０６３７】
マイクロプロセッサ２４５３は、ＣＰＵ２４６１、ＤＳＰ２４６２、インターフェース２４６３などを有する。
【０６３８】
上記実施の形態で説明した信号処理回路を、例えば、ＣＰＵ２４６１に用いることによって、電子書籍の消費電力を低減することができる。
【０６３９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０６４０】
１００    不揮発性の記憶回路
１０２    トランジスタ
１０４    容量素子
１２０    信号処理回路
１２２    デコーダ回路
１２４    制御回路
１２６    演算回路
１２８    レジスタ
１３０    メモリ
１３２    電源回路
２００    揮発性の記憶回路
２０２    演算回路
２０４    演算回路
２０６    プリチャージ回路
２１０    トランジスタ
２１２    トランジスタ
２２０    プリチャージ電源線
３１２    トランジスタ
３１４    容量素子
３２２    トランジスタ
３２４    容量素子
３３０    インバータ回路
３３１    インバータ回路
３３２    スイッチング回路
３３４    揮発性の記憶回路
３３６    スイッチング回路
３３８    バッファ回路
８１２    トランジスタ
８１４    容量素子
８２２    トランジスタ
８２４    容量素子
９０２    インバータ回路
９０４    インバータ回路
９１０    インバータ回路
９１２    インバータ回路
９１４    インバータ回路
９１６    インバータ回路
９１８    インバータ回路
９２０    インバータ回路
９４０    ＮＡＮＤ回路
９４２    ＮＡＮＤ回路
９５０    スイッチング回路
９５２    スイッチング回路
１１００    メモリ
１１０２    メモリセルアレイ
１１０４    センスアンプ回路
１１０６    プリチャージ回路
１１０８    列デコーダ
１１１０    行デコーダ
１１２０    不揮発性の記憶回路
１２１０    センスアンプ回路
１２１２    ラッチ回路
１２１４    インバータ回路
１２１６    インバータ回路
１２２０    センスアンプ回路
１２２２    ラッチ回路
１２２４    インバータ回路
１２２６    インバータ回路
１２３０    プリチャージ回路
１２３２    プリチャージ線
１２３４    スイッチング回路
２００１    デコーダ回路
２００２    制御回路
２００３    演算回路
２００４    レジスタ
２００５    メモリ
２００６    電源回路
２０２０    領域
２０４０    領域
２３１６    トランジスタ
２３１７ａ    誘電体層
２３１７ｂ    誘電体層
２３１７ｃ    誘電体層
２３１８ａ    電極
２３１８ｂ    電極
２３１８ｃ    電極
２３１９ａ    電極
２３１９ｂ    電極
２３１９ｃ    電極
２３３２    基板
２３４０    トランジスタ
２３５０    層間絶縁層
２３５２    トランジスタ
２３５４    容量素子
２３５６    トランジスタ
２３５８    容量素子
２３７０ａ    電極
２３７０ｂ    電極
２３７０ｃ    電極
２３９０    回路群
２３９１    領域
２３９２    回路群
２３９４    回路群
２３９６    領域
２４１６    トランジスタ
２４２１    ＲＦ回路
２４２２    アナログベースバンド回路
２４２３    デジタルベースバンド回路
２４２４    バッテリー
２４２５    電源回路
２４２６    アプリケーションプロセッサ
２４２７    ＣＰＵ
２４２８    ＤＳＰ
２４２９    インターフェース
２４３０    フラッシュメモリ
２４３１    ディスプレイコントローラ
２４３２    メモリ
２４３３    ディスプレイ
２４３４    表示部
２４３５    ソースドライバ
２４３６    ゲートドライバ
２４３７    音声回路
２４３８    キーボード
２４３９    タッチセンサ
２４５１    バッテリー
２４５２    電源回路
２４５３    マイクロプロセッサ
２４５４    フラッシュメモリ
２４５５    音声回路
２４５６    キーボード
２４５７    メモリ
２４５８    タッチパネル
２４５９    ディスプレイ
２４６０    ディスプレイコントローラ
２４６１    ＣＰＵ
２４６２    ＤＳＰ
２４６３    インターフェース
２７００    基板
２７０１    絶縁膜
２７０２    半導体膜
２７０３    ゲート絶縁膜
２７０４    半導体層
２７０７    ゲート電極
２７０９    不純物領域
２７１０    チャネル形成領域
２７１２    絶縁膜
２７１３    絶縁膜
２７１６    酸化物半導体層
２７１９    導電層
２７２０    導電層
２７２１    ゲート絶縁膜
２７２２    ゲート電極
２７２３    高濃度領域
２７２４    絶縁膜
２７２６    配線
２７２７    絶縁膜
２８０１    導電層
２８０２    絶縁膜
２８０３    導電膜
２９１８    高濃度領域
２９１９    チャネル形成領域
２９２８    高濃度領域
２９２９    低濃度領域
２９３０    サイドウォール
２９３１    チャネル形成領域
２９４８    高濃度領域
２９４９    低濃度領域
２９５０    サイドウォール
２９５１    チャネル形成領域
３１０１    下地絶縁層
３１０２    埋め込み絶縁物
３１０３ａ    半導体領域
３１０３ｂ    半導体領域
３１０３ｃ    半導体領域
３１０４    ゲート絶縁膜
３１０５    ゲート電極
３１０６ａ    側壁絶縁物
３１０６ｂ    側壁絶縁物
３１０７    絶縁物
３１０８ａ    導電膜
３１０８ｂ    導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図２４】
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【図２５】
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【図２６】
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