(57)【特許請求の範囲】
【請求項１】
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータの前段のインバータは、
直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタ
を含むCMOS(Complementary MOS)構成のインバータであり、
前記遅延部は、
前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、
前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサと
を含み、
前記シュミットトリガインバータは、
シュミットトリガインバータ用インバータと、
直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、
前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、
他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗と
を含むCMOS構成のインバータであり、
前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、
前記第１の電流は、前記第２の電流より多く、
発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる
発振器。
【請求項２】
前記２つの第２のトランジスタは、前記発振器が出力する発振出力信号に応じて、前記抵抗に流れる前記第２の電流の方向を切り替える
請求項１に記載の発振器。
【請求項３】
所定の基準電流に対応する前記第１の電流を流すように、前記２つの第１の電流源を制御し、前記所定の基準電流に対応する前記第２の電流を流すように、前記２つの第２の電流源を制御する電流制御部をさらに備える
請求項１に記載の発振器。
【請求項４】
所定のリファレンス電圧に応じて、そのリファレンス電圧に対応する前記基準電流を生成する電流生成部をさらに備える
請求項３に記載の発振器。
【請求項５】
前記電流生成部は、
非反転入力端子に、前記リファレンス電圧が印加され、反転入力端子に、一端が接地された電圧電流変換用抵抗の他端が接続されたオペアンプと、
前記電圧電流変換用抵抗と
を含み、
前記基準電流は、前記電圧電流変換用抵抗に流れる電流である
請求項４に記載の発振器。
【請求項６】
前記電流制御部は、２つのカレントミラー回路で共有される、前記２つのカレントミラー回路を構成する、前記基準電流が流れる一方のトランジスタを含み、
前記第１の電流源は、前記２つのカレントミラー回路の一方を構成する、前記基準電流に対応する第１の電流が流れる他方のトランジスタで構成され、前記第２電流源は、前記２つのカレントミラー回路の他方を構成する、前記基準電流に対応する第２の電流が流れる他方のトランジスタで構成される
請求項３ないし請求項５のいずれかに記載の発振器。
【請求項７】
前記シュミットトリガインバータおよび前記シュミットトリガインバータの前段のインバータ以外のインバータである他のインバータは、pMOS(positive channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)、及び、nMOS(negative channel MOS)のFETのドレインどうしが接続され、かつ、ゲートどうしが接続されたCMOS(Complementary MOS)構成のインバータであり、
前記２つの第１のトランジスタおよび第２のトランジスタは、それぞれ、ドレインどうしが接続されたpMOSのFETとnMOSのFETにより構成され、
前記２つの第１の電流源は、前記２つの第１のトランジスタのソースにそれぞれ接続され、
前記２つの第２のトランジスタそれぞれのゲートに前記シュミットトリガインバータ用インバータの出力端子が接続され、
前記２つの第２の電流源は、前記２つの第２のトランジスタのソースにそれぞれ接続され、
前記コンデンサの前記抵抗に接続されない一端は接地される
請求項１ないし請求項６のいずれかに記載の発振器。
【請求項８】
前記発振周期は、前記コンデンサの容量、前記コンデンサに流れる電流、及び、前記ヒステリシス幅によって決まる
請求項１ないし請求項７のいずれかに記載の発振器。
【請求項９】
前記ヒステリシス幅は、前記抵抗と、前記抵抗に流れる前記第２の電流とによって決まる
請求項１ないし請求項８のいずれかに記載の発振器。
【請求項１０】
前記コンデンサは、可変容量のコンデンサであり、
前記発振周期は、前記コンデンサの容量を調整することで調整される
請求項１ないし請求項８のいずれかに記載の発振器。
【請求項１１】
前記抵抗は、可変の抵抗であり、
前記発振周期は、前記抵抗を調整することで調整される
請求項１ないし請求項８、又は、請求項１０のいずれかに記載の発振器。
【請求項１２】
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータの前段のインバータは、
直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタ
を含むCMOS(Complementary MOS)構成のインバータであり、
前記遅延部は、
前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、
前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサと
を含み、
前記シュミットトリガインバータは、
シュミットトリガインバータ用インバータと、
直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、
前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、
他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗と
を含むCMOS構成のインバータであり、
前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、
前記第１の電流は、前記第２の電流より多く、
発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる
発振器の前記遅延部が、前記１つのインバータである前記シュミットトリガインバータに入力される電圧の変化を遅延させる
発振方法。
【請求項１３】
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータの前段のインバータは、
直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタ
を含むCMOS(Complementary MOS)構成のインバータであり、
前記遅延部は、
前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、
前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサと
を含み、
前記シュミットトリガインバータは、
シュミットトリガインバータ用インバータと、
直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、
前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、
他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗と
を含むCMOS構成のインバータであり、
前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、
前記第１の電流は、前記第２の電流より多く、
発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる
発振器が出力する信号に同期して動作する
イメージセンサ。
【請求項１４】
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータの前段のインバータは、
直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタ
を含むCMOS(Complementary MOS)構成のインバータであり、
前記遅延部は、
前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、
前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサと
を含み、
前記シュミットトリガインバータは、
シュミットトリガインバータ用インバータと、
直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、
前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、
他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗と
を含むCMOS構成のインバータであり、
前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、
前記第１の電流は、前記第２の電流より多く、
発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる
発振器と、
前記発振器が出力する信号に同期して動作するイメージセンサと
を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、発振器、発振方法、イメージセンサ、及び、撮像装置に関し、特に、例えば、低消費電力で、かつ、素子のばらつきに対する耐性の強い発振器を提供することができるようにする発振器、発振方法、イメージセンサ、及び、撮像装置に関する。
【背景技術】
【０００２】
CMOS(Complementary Metal Oxide Semiconductor)等で構成されるディジタル回路を用いた発振器としては、例えば、奇数個の増幅器をリング状に接続したリング発振器がある。
【０００３】
また、リング発振器としては、発振周波数を可変にするための電流源、又は、抵抗やコンデンサ等の遅延素子が加えられたリング発振器が提案されている（特許文献１及び２）。
【０００４】
その他、ディジタル回路を用いた発振器としては、フィードバック構成により、高周波数の発振が安定的に可能なPLL(Phase Lock Loop)回路がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2006-261833号公報
【特許文献２】特開2008-236133号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のリング発振器では、素子のばらつきによって、発振周波数が変動し、安定した（発振周波数での）発振が困難であった。
【０００７】
一方、PLL回路によれば、安定した発振が可能であるが、消費電力が大になる。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、低消費電力で、かつ、素子のばらつきに対する耐性の強い発振器を提供することができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の第１の側面の発振器は、ループ状に接続された３個以上の奇数個のインバータと、前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部とを備え、前記１つのインバータは、シュミットトリガインバータであり、前記シュミットトリガインバータの前段のインバータは、直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタを含むCMOS(Complementary MOS)構成のインバータであり、前記遅延部は、前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサとを含み、前記シュミットトリガインバータは、シュミットトリガインバータ用インバータと、直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗とを含むCMOS構成のインバータであり、前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、前記第１の電流は、前記第２の電流より多く、発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる発振器である。
【００１０】
本技術の第１の側面の発振方法は、ループ状に接続された３個以上の奇数個のインバータと、前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部とを備え、前記１つのインバータは、シュミットトリガインバータであり、前記シュミットトリガインバータの前段のインバータは、直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタを含むCMOS(Complementary MOS)構成のインバータであり、前記遅延部は、前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサとを含み、前記シュミットトリガインバータは、シュミットトリガインバータ用インバータと、直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗とを含むCMOS構成のインバータであり、前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、前記第１の電流は、前記第２の電流より多く、発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる発振器の前記遅延部が、前記１つのインバータである前記シュミットトリガインバータに入力される電圧の変化を遅延させる発振方法である。
【００１１】
本技術の第２の側面のイメージセンサは、ループ状に接続された３個以上の奇数個のインバータと、前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部とを備え、前記１つのインバータは、シュミットトリガインバータであり、前記シュミットトリガインバータの前段のインバータは、直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタを含むCMOS(Complementary MOS)構成のインバータであり、前記遅延部は、前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサとを含み、前記シュミットトリガインバータは、シュミットトリガインバータ用インバータと、直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗とを含むCMOS構成のインバータであり、前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、前記第１の電流は、前記第２の電流より多く、発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる発振器が出力する信号に同期して動作するイメージセンサである。
【００１２】
本技術の第３の側面の撮像装置は、ループ状に接続された３個以上の奇数個のインバータと、前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部とを備え、前記１つのインバータは、シュミットトリガインバータであり、前記シュミットトリガインバータの前段のインバータは、直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタを含むCMOS(Complementary MOS)構成のインバータであり、前記遅延部は、前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサとを含み、前記シュミットトリガインバータは、シュミットトリガインバータ用インバータと、直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗とを含むCMOS構成のインバータであり、前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、前記第１の電流は、前記第２の電流より多く、発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる発振器と、前記発振器が出力する信号に同期して動作するイメージセンサとを備える撮像装置である。
【００１３】
本技術の第１ないし第３の側面においては、ループ状に接続された３個以上の奇数個のインバータのうちの１つのインバータに入力される電圧の変化が遅延される。前記１つのインバータは、シュミットトリガインバータであり、前記シュミットトリガインバータの前段のインバータは、直列に接続し、接続点が抵抗の一端と接続する２つの第１のトランジスタを含むCMOS(Complementary MOS)構成のインバータであり、前記１つのインバータに入力される電圧の変化を遅延する遅延部は、前記２つの第１のトランジスタの前記抵抗と接続されない一端とそれぞれ接続し、互いに同一の第１の電流を流す２つの第１の電流源と、前記２つの第１のトランジスタの接続点と接続される前記抵抗の一端に接続されるコンデンサとを含み、前記シュミットトリガインバータは、シュミットトリガインバータ用インバータと、直列に接続され、接続点が前記シュミットトリガインバータ用インバータの入力端子と接続する２つの第２のトランジスタと、前記２つの第２のトランジスタの前記入力端子と接続されない一端とそれぞれ接続し、互いに同一の第２の電流を流す２つの第２の電流源と、他端が前記シュミットトリガインバータ用インバータの入力端子と接続し、前記第２の電流が流れる抵抗とを含むCMOS構成のインバータであり、前記シュミットトリガインバータのヒステリシス幅は、前記第２の電流によって決まり、前記第１の電流は、前記第２の電流より多く、発振周期は、前記コンデンサに流れる電流と前記ヒステリシス幅とによって決まる。
【００１４】
なお、発振器やイメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１５】
本技術の第１ないし第３の側面によれば、低消費電力を図ることができる。また、本技術の第１ないし第３の側面によれば、素子のばらつきに対する耐性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】TG２２の構成例を示すブロック図である。
【図３】低速発振器３２の構成の概要を示すブロック図である。
【図４】低速発振器３２の第１の構成例を示すブロック図である。
【図５】低速発振器３２の動作を説明するためのタイミングチャートである。
【図６】低速発振器３２の第２の構成例を示すブロック図である。
【図７】低速発振器３２の第３の構成例を示すブロック図である。
【図８】本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
［本技術を適用したディジタルカメラの一実施の形態］
【００１８】
図１は、本技術を適用した撮像装置としてのディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００１９】
レンズ部１１は、撮影レンズ、絞り、フォーカスレンズ等を含み、レンズ部１１に入射する光は、イメージセンサ１２に照射される。
【００２０】
イメージセンサ１２は、例えば、CCDや(Charge Coupled Device)や、CMOS(Complementary Metal Oxide Semiconductor)イメージャ等で構成され、TG２２から供給されるタイミング信号に同期して動作する。
【００２１】
イメージセンサ１２は、レンズ部１１からの光を光電変換し、その結果得られるアナログの画像信号を、アナログ信号処理部１３に供給する。
【００２２】
アナログ信号処理部１３は、イメージセンサ１２からの画像信号に、相関二重サンプリング処理や自動利得調整処理等のアナログ信号処理を施し、A/D(Analog/Digital)変換部１４に供給する。
【００２３】
A/D(Analog/Digital)変換部１４は、アナログ信号処理部１３からの画像信号をA/D変換し、その結果得られるディジタルの画像データを、ディジタル信号処理部１５に供給する。
【００２４】
ディジタル信号処理部１５は、A/D変換部１４からの画像データに、ホワイトバランス調整処理や、ノイズ除去処理、必要な圧縮符号化処理（例えば、JPEG(Joint Photographic Experts Group)符号化や、MPEG(Moving Picture Experts Group)符号化等）等のディジタル信号処理を施し、入出力パネル１８（の表示部１７）や記録デバイス１９に供給する。
【００２５】
入出力パネル１８は、入力部１６と表示部１７とで構成される。
【００２６】
入力部１６は、外部からの入力を受け付ける（検知する）機能を有するデバイス、すなわち、例えば、静電式等のタッチパネルや、光を照射する光源と、その光の、物体からの反射光を受光するセンサとのセット等で構成される。
【００２７】
入力部１６は、外部からの物体、すなわち、例えば、ユーザの指や、ユーザが扱うタッチペン等が近接し、又は、タッチされると、その近接、又は、タッチがされている位置を表す信号を、CPU２３に供給する。
【００２８】
表示部１７は、画像を表示するデバイス（表示装置）、すなわち、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等で構成され、ディジタル信号処理部１５から供給される画像データ等に応じて、画像を表示する。
【００２９】
入出力パネル１８は、以上のような入力部１６と表示部１７とが一体的になっており、表示部１７において画像を表示し、入力部１６において、表示部１７に表示された画像に対する外部からの操作入力を受け付けることができる。
【００３０】
なお、入出力パネル１８としては、例えば、いわゆるタッチスクリーン等を採用することができる。
【００３１】
記録デバイス１９には、例えば、DVD(Digital Versatile Disc)等のディスクや、メモリカード等の半導体メモリその他のリムーバブルな記録媒体（図示せず）の着脱が可能になっており、記録デバイス１９は、装着された記録媒体に対する画像データの記録再生制御を行う。
【００３２】
すなわち、記録デバイス１９は、ディジタル信号処理部１５からの画像データを、記録媒体に記録し、また、記録媒体に記録された画像データを読み出し、ディジタル信号処理部１５に供給する。
【００３３】
アクチュエータ２０は、レンズ部１１のフォーカスレンズや絞りを調整するモータであり、モータドライバ２１によって駆動される。
【００３４】
モータドライバ２１は、CPU(Central Processing Unit)２３の制御に従い、アクチュエータ２０を駆動する。
【００３５】
TG(Timing Generator)２２は、CPU２３の制御に従い、イメージセンサ１２において画素値としての電荷を読み出すためのタイミング信号や露出時間等を調整するためのタイミング信号を、イメージセンサ１２に供給する。その他、TG２２は、必要なタイミング信号を、必要なブロックに供給する。
【００３６】
CPU２３は、プログラムROM(Read Only Memory)２６に記憶されたプログラム、さらには、必要に応じて、EEPROM(Electrically Erasable Programmable ROM)２５に記憶されたプログラムを実行することにより、ディジタルカメラを構成する各ブロックを制御する。
【００３７】
操作部２４は、ユーザによって操作される物理的なボタン等であり、ユーザの操作に対応する信号を、CPU２３に供給する。
【００３８】
EEPROM２５は、例えば、ユーザが操作部２４等を操作することにより設定した撮像パラメータ等の、ディジタルカメラの電源がオフされたときにも保持する必要があるデータや、プログラムを記憶する。
【００３９】
プログラムROM２６は、CPU２３が実行するプログラム等を記憶している。
【００４０】
RAM２７は、CPU２３の動作上必要なデータやプログラムを一時記憶する。
【００４１】
以上のように構成されるディジタルカメラでは、CPU２３が、プログラムROM２６に記録されているプログラムを実行することにより、ディジタルカメラの各部を制御する。
【００４２】
一方、イメージセンサ１２は、TG２２から供給されるタイミング信号に同期して動作しており、レンズ部１１に入射した光を光電変換する。イメージセンサ１２において、光電変換の結果得られる画像信号は、アナログ信号処理部１３に供給される。
【００４３】
アナログ信号処理部１３では、イメージセンサ１２からの画像信号に、アナログ信号処理が施され、A/D変換部１４に供給される。A/D変換部１４では、アナログ信号処理部１３からの画像信号が、A/D変換され、その結果得られるディジタルの画像データが、ディジタル信号処理部１５に供給される。
【００４４】
ディジタル信号処理部１５では、A/D変換部１４からの画像データに、ディジタル信号処理が施され、入出力パネル１８（の表示部１７）に供給されて、対応する画像、すなわち、いわゆるスルー画が表示される。
【００４５】
また、CPU２３は、入出力パネル１８（の入力部１６）や操作部２４からの信号に従い、所定の処理を実行する。
【００４６】
すなわち、入出力パネル１８や操作部２４が、例えば、撮像を行うように操作されると、CPU２３は、ディジタル信号処理部１５を制御することにより、A/D変換部１４からの画像データに、圧縮符号化処理を施させ、記録デバイス１９を介して、記録媒体に記録させる。
【００４７】
また、入出力パネル１８や操作部２４が、例えば、再生を行うように操作されると、CPU２３は、ディジタル信号処理部１５を制御することにより、記録デバイス１９を介して、記録媒体から、画像データを読み出させる。
【００４８】
さらに、CPU２３は、ディジタル信号処理部１５に、記録媒体から読み出した画像データを伸張させ、入出力パネル１８に供給して表示させる。
【００４９】
［TG２２の構成例］
【００５０】
図２は、図１のTG２２の構成例を示すブロック図である。
【００５１】
図２において、TG２２は、高速発振器３１、低速発振器３２、及び、セレクタ３３を有する。
【００５２】
高速発振器３１は、例えば、PLL回路であり、CPU２３（図１）の制御に従って、ディジタルカメラの動作モードが、通常の撮像を行う通常モードである場合に、イメージセンサ１２（図１）で画像を撮像するのに必要な高速のクロック（基準クロック）を発振（生成）し、セレクタ３３に供給する。
【００５３】
低速発振器３２は、例えば、リング発振器であり、CPU２３の制御に従って、ディジタルカメラの動作モードが、イメージセンサ１２がそれほど高速で動作する必要がない低速モードである場合に、イメージセンサ１２で用いられる、高速発振器３１のクロックよりも低速（周波数の低い）クロックを発振し、セレクタ３３に供給する。
【００５４】
セレクタ３３は、CPU２３の制御に従って、高速発振器３１から供給されるクロック、及び、低速発振器３２から供給されるクロックのうちの一方を選択し、タイミング信号として、イメージセンサ１２に供給する。
【００５５】
ここで、イメージセンサ１２は、そこに入射する光を光電変換するので、画像を撮像する他、例えば、照度を計測するための照度センサとして利用することができる。イメージセンサ１２を、照度センサとして利用する場合、イメージセンサ１２は、画像を撮像するときのように高速で動作する必要がない。
【００５６】
そこで、ディジタルカメラにおいて、イメージセンサ１２を、照度センサとして利用して、照度を計測する場合、CPU２３は、動作モードを低速モードに設定し、セレクタ３３に、低速発振器３２から供給されるクロックを選択させ、イメージセンサ１２に供給させる。
【００５７】
一方、ディジタルカメラにおいて、画像の撮像を行う場合、CPU２３は、動作モードを通常モードに設定し、セレクタ３３に、高速発振器３１から供給されるクロックを選択させ、イメージセンサ１２に供給させる。
【００５８】
以上のように、イメージセンサ１２が高速で動作する必要がない低速モードでは、低速発振器３２で得られる、高速発振器３１のクロックよりも低速なクロックが、イメージセンサ１２に供給され、イメージセンサ１２は、その低速なクロックに同期して動作する。したがって、低速モードにおいては、通常モードの場合よりも、イメージセンサ１２の消費電力を低減することができる。
【００５９】
すなわち、低速モードにおいて、イメージセンサ１２を、低速発振器３２の低速なクロックに同期して動作させることにより、高速発振器３１の高速なクロックに同期して動作させる場合よりも、イメージセンサ１２の消費電力を低減することができる。
【００６０】
［低速発振器３２の構成の概要］
【００６１】
図３は、図２の低速発振器３２の構成の概要を示すブロック図である。
【００６２】
図３において、低速発振器３２は、３個以上の奇数個である２Ｎ＋１個（Ｎは、１以上の整数）のインバータ４０１，４０２，・・・，４０ｎ−１，４０ｎ，４０ｎ＋１，・・・，４０２Ｎ＋１と、遅延部４１とを有する。
【００６３】
２Ｎ＋１個のインバータ４０１ないし４０２Ｎ＋１は、その順で、ループ状に接続されており、インバータ４０ｉは（ｉ＝１，２，・・・，２Ｎ＋１）、そこに入力される（電圧）レベルを反転して出力する。
【００６４】
なお、図３では、最終段のインバータ４０２Ｎ＋１の出力が、低速発振器３２の出力である発振出力信号として出力される。
【００６５】
２Ｎ＋１個のインバータ４０１ないし４０２Ｎ＋１のうちの１つのインバータ４０ｎは（ｎは、１ないし２Ｎ＋１の範囲の任意の整数）、シュミットトリガインバータになっている。以下、インバータ４０ｎを、シュミットトリガインバータ４０ｎともいう。
【００６６】
遅延部４１は、シュミットトリガインバータ４０ｎの前段に設けられており、そのシュミットトリガインバータ４０ｎに入力される電圧の変化（前段のインバータ４０ｎ−１の出力の変化）を遅延させる。
【００６７】
ここで、遅延部４１での、シュミットトリガインバータ４０ｎに入力される電圧（以下、シュミットトリガ入力電圧ともいう）の変化の遅延量によって、低速発振器３２の発振周期（発振周波数）が決まる。遅延部４１での遅延量は、シュミットトリガインバータ４０ｎのヒステリシス幅等によって決まる。
【００６８】
以上のように構成される低速発振器３２では、最終段のインバータ４０２Ｎ＋１の出力である発振出力信号が、最初の段のインバータ４０１に入力され、インバータ４０１において反転され、後段のインバータ４０２に出力される。
【００６９】
以下、同様に、各インバータ４０ｉには、前段のインバータ４０ｉ−１の出力が入力され、各インバータ４０ｉでは、前段のインバータ４０ｉ−１の出力が反転されて、後段のインバータ４０ｉ＋１に出力される。
【００７０】
低速発振器３２を構成するインバータ４０１ないし４０２Ｎ＋１の数２Ｎ＋１は、奇数であるため、低速発振器３２では、最初の段のインバータ４０１の入力を反転したレベルが、最終段のインバータ４０２Ｎ＋１から出力され、その最終段のインバータ４０２Ｎ＋１の出力が、最初の段のインバータ４０１に入力される。その結果、低速発振器３２は発振する。
【００７１】
なお、低速発振器３２では、インバータ４０ｎ−１は、前段のインバータ４０ｎ−２の出力を反転した後、後段の遅延部４１に供給する。
【００７２】
遅延部４１は、シュミットトリガ入力電圧となるインバータ４０ｎ−１の出力の変化を遅延し、シュミットトリガ入力電圧として、シュミットトリガインバータ４０ｎに出力する。
【００７３】
低速発振器３２では、遅延部４１において、シュミットトリガ入力電圧の変化の速度を調整することができ、シュミットトリガインバータ４０ｎにおいて、ヒステリシス幅を調整することができる。
【００７４】
低速発振器３２において、発振周期（発振周波数の逆数）、すなわち、発振出力信号の周期は、シュミットトリガ入力電圧の変化の速度と、シュミットトリガインバータ４０ｎのヒステリシス幅とによって決まる。
【００７５】
したがって、低速発振器３２では、シュミットトリガ入力電圧の変化の速度やヒステリシス幅を調整することにより、発振周波数を可変に制御することができる。
【００７６】
［低速発振器３２の第１の構成例］
【００７７】
図４は、図２の低速発振器３２の第１の構成例を示すブロック図（回路図）である。
【００７８】
なお、図中、図３の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００７９】
図４では、低速発振器３２は、３個のインバータ４０１，４０２，及び、４０３と、遅延部４１とを有する。
【００８０】
また、図４では、ループ状に接続された３個のインバータ４０１ないし４０３のうちの、２段目のインバータ４０２がシュミットトリガインバータになっている。
【００８１】
インバータ４０１は、pMOS(positive channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)５１、及び、nMOS(negative channel MOS)のFET５２のドレインどうしが接続され、かつ、ゲートどうしが接続されたCMOS(Complementary MOS)構成のインバータである。
【００８２】
インバータ４０１の入力端子は、FET５１及び５２のゲートどうしの接続点であり、インバータ４０１の出力端子は、FET５１及び５２のドレインどうしの接続点である。
【００８３】
シュミットトリガインバータ４０２以外のインバータ、すなわち、図４では、インバータ４０１及び４０３は、以上のようなCMOS構成のインバータになっている。
【００８４】
シュミットトリガインバータ４０２は、インバータ６１、電流源６２及び６３、FET６４及び６５、並びに、抵抗６６を有する。
【００８５】
インバータ６１は、例えば、インバータ４０１と同様の、CMOS構成のインバータであり、インバータ６１の出力端子は、後段のインバータ４０３の入力端子に接続されている。したがって、インバータ６１の出力が、シュミットトリガインバータ４０２の出力として出力される。
【００８６】
さらに、インバータ６１の出力端子は、FET６４及び６５のゲートに接続されており、インバータ６１の入力端子は、FET６４及び６５それぞれのドレインに接続されている。
【００８７】
電流源６２は、電圧VDDの電源と、FET６４のソースとの間に接続されており、電源からFET６４の方向に、電流を流す。
【００８８】
電流源６３は、電圧（電位）VSSのGND（グラウンド）と、FET６５のソースとの間に接続されており、FET６５からGNDの方向に、電流を流す。
【００８９】
なお、電流源６２及び６３は、同一の（電流値の）電流I2を流す。
【００９０】
FET６４は、pMOSのFETで、FET６５は、nMOSのFETであり、FET６４及び６５のドレインどうしは接続されている。
【００９１】
FET６４及び６５は、低速発振器３２が出力する発振出力信号、すなわち、最終段のインバータ４０３の出力に応じて、抵抗６６に流れる電流の方向を切り替えるスイッチとして機能する。
【００９２】
抵抗６６の一端は、FET６４及び６５のドレインどうしの接続点（インバータ６１の入力端子）に接続され、抵抗６６の他端は、シュミットトリガインバータ４０２の入力端子として、遅延部４１を介して、前段のインバータ４０１の出力端子に接続されている。
【００９３】
抵抗６６には、後述するように、電流源６２が流す電流I2や、電流源６３が流す電流I2が流れる。
【００９４】
遅延部４１は、電流源７１及び７２、並びに、コンデンサ７３を有する。
【００９５】
電流源７１は、電源と、インバータ４０１を構成するFET５１のソースとの間に接続されており、電源からFET５１の方向に、電流を流す。
【００９６】
電流源７２は、GNDと、FET５２のソースとの間に接続されており、FET５２からGNDの方向に、電流を流す。
【００９７】
なお、電流源７１及び７２は、同一の電流I1を流す。
【００９８】
また、本実施の形態では、例えば、電流源７１及び７２が流す電流I1は、電流源６２及び６３が流す電流I2よりも大であることとする。なお、電流I1は、電流I2よりも小であってもよい。
【００９９】
コンデンサ７３の一端は、GNDに接地され、他端は、前段のインバータ４０１の出力端子、さらには、その出力端子と接続されている、シュミットトリガインバータ４０２の入力端子としての抵抗６６の他端に接続されている。
【０１００】
ここで、以下、適宜、抵抗６６の他端（シュミットトリガインバータ４０２の入力端子）を、ノード#1ともいい、ノード#1の電圧を、電圧V1とも記載する。また、以下、適宜、抵抗６６の一端（インバータ６１の入力端子）（FET６４及び６５のドレインどうしの接続点）を、ノード#2ともいい、ノード#2の電圧を、電圧V2とも記載する。
【０１０１】
図５は、図４の低速発振器３２の動作を説明するためのタイミングチャートである。
【０１０２】
図４の低速発振器３２では、その低速発振器３２の出力である発振出力信号の極性が、H(High)レベルであるか、又は、L(Low)レベルであるかに応じて、抵抗６６及びコンデンサ７３に流れる電流の方向が、スイッチとしてのFET６４及び６５のオン／オフによって切り替わる。
【０１０３】
具体的には、例えば、発振出力信号がLレベルである場合には、その発振出力信号が入力端子に供給されるインバータ４０１のpMOSのFET５１はオンし、nMOSのFET５２はオフする。
【０１０４】
また、発振出力信号がLレベルである場合には、その発振出力信号を出力しているインバータ４０３の入力、ひいては、シュミットトリガインバータ４０２の出力でもあるインバータ６１の出力は、Hレベルになっている。したがって、Hレベルのインバータ６１の出力がゲートに供給されるpMOSのFET６４、及び、nMOSのFET６５については、FET６４はオフし、FET６５はオンする。
【０１０５】
その結果、電流は、電流源７１からオン状態のFET５１に流れ、ノード#1に流れる。
【０１０６】
ノード#1に流れた電流は、コンデンサ７３に流れる（注入される）。
【０１０７】
さらに、ノード#1に流れた電流は、抵抗６６、ノード#2、及び、オン状態のFET６５を流れ、電流源６３に流れる。
【０１０８】
電流源７１から、FET５１を介して、ノード#1に向っては、電流源７１が流す電流I1が流れる。
【０１０９】
また、ノード#1から、抵抗６６、ノード#2、及び、FET６５を介して、電流源６３に向っては、電流源６３が流す電流I2が流れる。
【０１１０】
したがって、コンデンサ７３には、電流源７１が流す電流I1と、電流源６３が流す電流I2との差分の電流I1-I2が、ノード#1から注入される（コンデンサ７３において、差分の電流I1-I2が、ノード#1からGNDの方向に流れる）。
【０１１１】
一方、発振出力信号がHレベルである場合には、その発振出力信号が入力端子に供給されるインバータ４０１のpMOSのFET５１はオフし、nMOSのFET５２はオンする。
【０１１２】
また、発振出力信号がHレベルである場合には、その発振出力信号を出力しているインバータ４０３の入力、ひいては、シュミットトリガインバータ４０２の出力でもあるインバータ６１の出力は、Lレベルになっている。したがって、Lレベルのインバータ６１の出力がゲートに供給されるpMOSのFET６４、及び、nMOSのFET６５については、FET６４はオンし、FET６５はオフする。
【０１１３】
その結果、電流は、電流源６２から、オン状態のFET６４、ノード#2、及び、抵抗６６を介して、ノード#1に流れる。
【０１１４】
さらに、ノード#1には、コンデンサ７３から放出（放電）される電流が流れる。
【０１１５】
ノード#1に流れた電流は、オン状態のFET５２を介して、電流源７２に流れる。
【０１１６】
電流源６２から、FET６４、ノード#2、及び、抵抗６６を介して、ノード#1に向っては、電流源６２が流す電流I2が流れる。
【０１１７】
また、ノード#1から、FET５２を介して、電流源７２に向っては、電流源７２が流す電流I1が流れる。
【０１１８】
したがって、コンデンサ７３からは、電流源７２が流す電流I1と、電流源６２が流す電流I2との差分の電流I1-I2が、ノード#1に放出される（コンデンサ７３において、GNDからノード#1の方向に、差分の電流I1-I2が流れる）。
【０１１９】
以上のように、低速発振器３２では、発振出力信号の極性に応じて、コンデンサ７３に対し、電流I1とI2との差分の電流（以下、差分電流ともいう）I1-I2が注入され、又は、放出される。
【０１２０】
コンデンサ７３に差分電流I1-I2が注入される場合、抵抗６６には、電流源６３が流す電流I2が、ノード#1からノード#2の方向に流れる。この場合、抵抗６６の抵抗値を、Rと表すこととすると、ノード#2の電圧V2は、抵抗６６において生じる電圧降下I2×Rだけ、ノード#1の電圧V1よりも低い電圧V1-I2×Rとなる。
【０１２１】
また、コンデンサ７３から差分電流I1-I2が放出される場合、抵抗６６には、電流源６２が流す電流I2が、ノード#2からノード#1の方向に流れる。この場合、ノード#2の電圧V2は、抵抗６６において生じる電圧降下I2×Rだけ、ノード#1の電圧V1よりも高い電圧V1+I2×Rとなる。
【０１２２】
インバータ６１に入力されるノード#2の電圧V2が、上昇又は下降し、インバータ６１の閾値Vth（インバータ６１の出力が反転するときの、インバータ６１の入力の電圧）を超えると（又は閾値Vthに等しくなると）、インバータ６１の出力の極性、ひいては、発振出力信号の極性が反転し、コンデンサ７３に対する差分電流I1-I2の注入と放出、ひいては、抵抗６６に流れる電流I2の方向が切り替わる。
【０１２３】
低速発振器３２の発振中は、以上のように、コンデンサ７３に対する差分電流I1-I2の注入と放出とが切り替わることにより、ノード#1の電圧V1は、図５に示すように、（ほぼ）三角波となる。
【０１２４】
すなわち、コンデンサ７３に差分電流I1-I2が注入されるときには、ノード#1の電圧V1は、コンデンサ７３への電荷のチャージにより、近似的に線形に上昇し、コンデンサ７３から差分電流I1-I2が放出されるときには、ノード#1の電圧V1は、コンデンサ７３からの電荷の放出により、近似的に線形に下降する。
【０１２５】
いま、インバータ６１の出力が、Hレベルになっている（FET６４がオフで、FET６５がオンになっている）こととすると、コンデンサ７３に差分電流I1-I2が注入され、ノード#1の電圧V1は、上昇する。
【０１２６】
コンデンサ７３への差分電流I1-I2の注入時には、抵抗６６を流れる電流I2が、ノード#1からノード#2の方向に流れ、その結果、インバータ６１の入力であるノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ低い電圧V1-I2×Rになる。さらに、図５に示すように、ノード#2の電圧V2は、ノード#1の電圧V1が上昇するのと同様に上昇する。
【０１２７】
ノード#2の電圧V2＝V1-I2×Rが上昇して、インバータ６１の閾値Vth以上（より大）となると、インバータ６１の出力は、図５に示すように、HレベルからLレベルに反転する。
【０１２８】
インバータ６１の出力が、Lレベルになると、コンデンサ７３からは差分電流I1-I2の放出が開始され、さらに、抵抗６６に流れる電流I2の方向は、ノード#1からノード#2の方向から、ノード#2からノード#1の方向に切り替わる。
【０１２９】
以上のように、抵抗６６に流れる電流I2の方向が、ノード#1からノード#2の方向から、ノード#2からノード#1の方向に切り替わると、ノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ高い電圧V1+I2×Rになる。
【０１３０】
したがって、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ低い電圧V1-I2×Rであったノード#2の電圧V2が上昇して、インバータ６１の閾値Vthに等しくなった瞬間、図５に示すように、ノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ低い電圧V1-I2×Rから、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ高い電圧V1+I2×Rに急上昇する。
【０１３１】
インバータ６１の出力が、Lレベルになると、上述したように、コンデンサ７３からは差分電流I1-I2の放出が開始されるので、ノード#1の電圧V1は、下降する。
【０１３２】
コンデンサ７３からの差分電流I1-I2の放出時には、抵抗６６を流れる電流I2が、ノード#2からノード#1の方向に流れ、その結果、インバータ６１の入力であるノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ高い電圧V1+I2×Rになる。さらに、図５に示すように、ノード#2の電圧V2は、ノード#1の電圧V1が下降するのと同様に下降する。
【０１３３】
ノード#2の電圧V2＝V1-I2×Rが下降して、インバータ６１の閾値Vth未満（以下）となると、インバータ６１の出力は、図５に示すように、LレベルからHレベルに反転する。
【０１３４】
インバータ６１の出力が、Hレベルになると、コンデンサ７３には差分電流I1-I2の注入が開始され、さらに、抵抗６６に流れる電流I2の方向は、ノード#2からノード#1の方向から、ノード#1からノード#2の方向に切り替わる。
【０１３５】
以上のように、抵抗６６に流れる電流I2の方向が、ノード#2からノード#1の方向から、ノード#1からノード#2の方向に切り替わると、ノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ低い電圧V1-I2×Rになる。
【０１３６】
したがって、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ高い電圧V1+I2×Rであったノード#2の電圧V2が下降して、インバータ６１の閾値Vthに等しくなった瞬間、図５に示すように、ノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ高い電圧V1+I2×Rから、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ低い電圧V1-I2×Rに急下降する。
【０１３７】
インバータ６１の出力が、Hレベルになり、コンデンサ７３への差分電流I1-I2の注入が開始されると、上述したように、ノード#1の電圧V1は上昇し、以下、同様の動作が繰り返される。
【０１３８】
以上のように、低速発振器３２では、抵抗６６に流れる電流I2の方向が、ノード#1からノード#2の方向である場合には、ノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ低い電圧V1-I2×Rになり、抵抗６６に流れる電流I2の方向が、ノード#2からノード#1の方向である場合には、ノード#2の電圧V2は、ノード#1の電圧V1よりも抵抗６６での電圧降下I2×R分だけ高い電圧V1+I2×Rになる。
【０１３９】
したがって、電圧V2と電圧V1との差分（ノード#2とノード#1との電位差）V2-V1は、図５に示すように、値として、-I2×Rと、+I2×Rとを交互にとるパルスになる。
【０１４０】
また、インバータ６１の出力、すなわち、シュミットトリガインバータ４０２の出力は、図５に示すように、インバータ６１の入力であるノード#2の電圧V2が、インバータ６１の閾値Vth以上であるときに、Lレベルとなり、ノード#2の電圧V2が、インバータ６１の閾値Vth未満であるときに、Hレベルとなる。
【０１４１】
そして、発振出力信号、すなわち、インバータ６１の出力が入力されるインバータ４０３の出力は、図５に示すように、インバータ６１の出力を反転した信号となる。
【０１４２】
ここで、シュミットトリガインバータ４０２の入力であるノード#1（抵抗６６の他端）の電圧V1について、コンデンサ７３に差分電流I1-I2の注入が開始されるときの電圧V1を、電圧Thv1と表すとともに、コンデンサ７３から差分電流I1-I2の放出が開始されるときの電圧V1を、電圧Thv2と表すこととする。
【０１４３】
図５に示すように、電圧Thv1は、三角波の電圧V1の最小値であり、電圧thv2は、三角波の電圧V2の最大値である。
【０１４４】
シュミットトリガインバータ４０２の入力であるノード#1から、そのシュミットトリガインバータ４０２の出力でもあるインバータ６１の出力を見た場合、インバータ６１の出力は、ノード#1の電圧が上昇して、電圧Thv2になったときに、HレベルからLレベルになる。
【０１４５】
また、インバータ６１の出力は、ノード#1の電圧が下降して、電圧Thv1になったときに、LレベルからHレベルになる。
【０１４６】
したがって、シュミットトリガインバータ４０２は、電圧Thv1を、出力の極性がLレベルからHレベルに反転するときの第１の閾値とし、電圧Thv2を、出力の極性がHレベルからLレベルに反転するときの第２の閾値とするシュミットトリガインバータとして機能している。
【０１４７】
シュミットトリガインバータ４０２のヒステリシス幅Vppは、第２の閾値である電圧Thv2と、第１の閾値である電圧Thv1との差Thv2-Thv1であるが、この差Thv2-Thv1は、抵抗６６での電圧降下によって生じており、ノード#2の電圧V2とノード#1の電圧V1との差V2-V1の最大値に等しい。
【０１４８】
したがって、ヒステリシス幅Vppは、式（１）で表される。
【０１４９】
Vpp＝+I2×R−(-I2×R)
＝2×I2×R
・・・（１）
【０１５０】
式（１）によれば、シュミットトリガインバータ４０２のヒステリシス幅Vppは、抵抗６６（の抵抗値R）と、その抵抗６６に流れる電流I2とによって決まる。したがって、ヒステリシス幅Vppは、抵抗６６と電流I2によって、任意の値に可変に調整することができる。
【０１５１】
また、図５に示した三角波の電圧V1の変化、すなわち、電圧V1が上昇する傾き（以下、上昇速度ともいう）、及び、電圧V1は下降する傾き（以下、下降速度ともいう）は、コンデンサ７３に流れる電流I1-I2が大であるほど、大（急峻）になる。また、電圧V1の変化は、コンデンサ７３の静電容量Cが小であるほど、大になる。
【０１５２】
低速発振器３２の発振周期Tは、三角波の電圧V1の周期に等しく、電圧V1の周期は、ヒステリシス幅Vppである、電圧Thv2と電圧Thv1との差Thv2-Thv1が大であるほど、大になり（長くなり）、電圧V1の変化が大（急峻）であるほど、小になる（短くなる）。
【０１５３】
以上のような電圧V1の周期に等しい発振周期Tは、ヒステリシス幅Vpp＝2×I2×R、及び、コンデンサ７３の静電容量Cに比例し、かつ、コンデンサ７３に流れる電流I1-I2に反比例し、式（２）で表される。
【０１５４】
T＝2×I2×R×C／(I1-I2)×2
・・・（２）
【０１５５】
式（２）によれば、発振周期T（発振周波数）は、ヒステリシス幅Vpp、ひいては、電流I2、及び、抵抗６６(R)、並びに、コンデンサ７３の静電容量C、及び、差分電流I1-I2によって決まる。
【０１５６】
したがって、発振周期T（発振周波数）は、ヒステリシス幅Vpp（電流I2、及び、抵抗６６(R)）、コンデンサ７３の静電容量、及び、差分電流I1-I2によって、可変に調整することができる。例えば、抵抗６６としては、可変の抵抗を採用することができ、その場合、抵抗６６（の抵抗値R）を調整することで、発振周期Tを調整することができる。また、例えば、コンデンサ７３としては、可変容量のコンデンサを採用することができ、その場合、コンデンサ７３の静電容量Cを調整することにより、発振周期Tを調整することができる。
【０１５７】
ここで、式（２）の発振周期Tは、インバータ６１の閾値Vthは勿論、他のインバータ４０１及び４０３のパラメータに影響を受けない。
【０１５８】
したがって、インバータ４０１等を構成する素子としてのFET５１や５２等にばらつきがあり、ひいては、閾値Vth等にばらつきがある場合であっても、発振周期Tには、影響しない。
【０１５９】
以上のように、低速発振器３２の発振周期Tは、素子のばらつきに影響されないので、低速発振器３２は、素子のばらつきに対する耐性が向上している（強い）ということができる。
【０１６０】
また、低速発振器３２は、リング発振器であるから、PLL回路に比較して、低消費電力であり、さらに、PLL回路のようなフィードバック構成を有しない簡易な回路構成のため、比較的小規模な面積で実装することができる。
【０１６１】
なお、図４において、遅延部４１は、シュミットトリガインバータ４０２の入力であるノード#1の電圧V1の、電圧Thv1と電圧Thv2との間の変化（電圧Thv1から電圧Thv2になるまでの変化、及び、電圧Thv2から電圧Thv1になるまでの変化）を遅延させている。
【０１６２】
遅延部４１による電圧V1の変化の遅延量は、電圧V1が、電圧Thv1から電圧Thv2に変化（上昇）するまでの時間（及び、電圧Thv2から電圧Thv1に変化（下降）するまでの時間）であり、発振周期Tに対応する。
【０１６３】
したがって、遅延部４１による電圧V1の変化の遅延量は、式（２）の発振周期Tと同様に、電圧Thv2と電圧Thv1との差Thv2-Thv1に等しいヒステリシス幅Vppと、電圧V1の変化（電圧V1の上昇速度、及び、下降速度）、つまり、コンデンサ７３に流れる差分電流I1-I2、及び、コンデンサ７３の静電容量Cとによって決まる。
【０１６４】
［低速発振器３２の第２の構成例］
【０１６５】
図６は、図２の低速発振器３２の第２の構成例を示すブロック図である。
【０１６６】
なお、図中、図４の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１６７】
図６の低速発振器３２は、インバータ４０１ないし４０３、及び、遅延部４１を有する点で、図４の場合と共通する。
【０１６８】
但し、図６の低速発振器３２は、電流制御部１００が新たに設けられているとともに、電流源６２としてFET８１が、電流源６３としてFET８２が、電流源７１としてFET９１が、電流源７２としてFET９２が、それぞれ設けられている点で、図４の場合と相違する。
【０１６９】
電流源６２としてのFET８１は、pMOSのFETであり、ソースが電源に、ドレインが、FET６４のソースに、それぞれ接続されている。さらに、FET８１は、ゲートが、後述するpMOSのFET１０４のゲートと接続されており、そのFET１０４とで、カレントミラー回路を構成している。
【０１７０】
電流源６３としてのFET８２は、nMOSのFETであり、ソースが接地され、ドレインが、FET６５のソースに接続されている。さらに、FET８２は、ゲートが、後述するnMOSのFET１０２のゲートと接続されており、そのFET１０２とで、カレントミラー回路を構成している。
【０１７１】
電流源７１としてのFET９１は、pMOSのFETであり、ソースが電源に、ドレインが、FET５１のソースに、それぞれ接続されている。さらに、FET９１は、ゲートが、FET１０４のゲートと接続されており、そのFET１０４とで、カレントミラー回路を構成している。
【０１７２】
電流源７２としてのFET９２は、nMOSのFETであり、ソースが接地され、ドレインが、FET５２のソースに接続されている。さらに、FET９２は、ゲートが、FET１０２のゲートと接続されており、そのFET１０２とで、カレントミラー回路を構成している。
【０１７３】
電流制御部１００は、所定の基準電流に対応する電流を流すように、電流源６２としてのFET８１、電流源６３としてのFET８２、電流源７１としてのFET９１、及び、電流源７２としてのFET９２を制御する。
【０１７４】
すなわち、電流制御部１００は、電流源１０１、nMOSのFET１０２及び１０３、並びに、pMOSのFET１０４を有する。
【０１７５】
電流源１０１は、FET１０２のドレインに接続されており、基準電流Irefを流す。したがって、FET１０２のドレインからソースには、基準電流Irefが流れる。
【０１７６】
FET１０２は、ソースが接地され、ゲートがドレインと接続されている。さらに、FET１０２のゲートは、FET８２，９２、及び、１０３のゲートと接続されている。FET１０２は、FET８２，９２、及び、１０３それぞれとで、カレントミラー回路を構成している。
【０１７７】
FET１０３のソースは接地されており、ドレインは、FET１０４のドレインと接続されている。
【０１７８】
上述したように、FET１０２と１０３とは、カレントミラー回路を構成しているが、いま、説明を簡単にするため、FET１０２と１０３とのミラー比（FET１０２の面積とFET１０３の面積との比）（FET１０２の面積を基準とするFET１０３の面積）が、１：１であるとすると、FET１０３のドレインからソースには、FET１０２のドレインからソースに流れる基準電流Irefに対応する電流として、基準電流Irefと同一の電流（基準電流Irefのコピー）が流れる。
【０１７９】
FET１０４は、ソースが電源に接続され、ゲートがドレインと接続されている。さらに、FET１０４のゲートは、FET８１及び９１のゲートと接続されている。FET１０３は、FET８１及び９１それぞれとで、カレントミラー回路を構成している。
【０１８０】
なお、上述したように、FET１０３のドレインと、FET１０４のドレインとが接続されているので、FET１０４のソースからドレインには、FET１０３と同様に、基準電流Irefと同一の電流が流れる。
【０１８１】
ここで、以上のように、FET１０２及び１０３には、基準電流Irefと同一の電流が流れるが、以下では、FET１０２に、基準電流Irefと同一の電流が流れることを、FET１０２に、基準電流Irefが流れる、ともいう。FET１０３についても、同様である。
【０１８２】
以上のように構成される低速発振器３２では、FET８１が、FET１０４とカレントミラー回路を構成するため、FET８１のソースからドレインには、FET１０４と８１とのミラー比M(104:81)に応じて、FET１０４に流れる基準電流Irefに対応する電流I(81)が流れる。
【０１８３】
さらに、FET８２が、FET１０２とカレントミラー回路を構成するため、FET８２のドレインからソースには、FET１０２と８２とのミラー比M(102:82)に応じて、FET１０２に流れる基準電流Irefに対応する電流I(82)が流れる。
【０１８４】
また、FET９１が、FET１０４とカレントミラー回路を構成するため、FET９１のソースからドレインには、FET１０４と９１とのミラー比M(104:91)に応じて、FET１０４に流れる基準電流Irefに対応する電流I(91)が流れる。
【０１８５】
さらに、FET９２が、FET１０２とカレントミラー回路を構成するため、FET９２のドレインからソースには、FET１０２と９２とのミラー比M(102:92)に応じて、FET１０２に流れる基準電流Irefに対応する電流I(92)が流れる。
【０１８６】
FET１０４と８１とのミラー比M(104:81)と、FET１０２と８２とのミラー比M(102:82)とを一致させることにより、FET８１に流れる電流I(81)と、FET８２に流れる電流I(82)とは、同一の電流I2になる。
【０１８７】
さらに、FET１０４と９１とのミラー比M(104:91)と、FET１０２と９２とのミラー比M(102:92)とを一致させることにより、FET９１に流れる電流I(91)と、FET９２に流れる電流I(92)とは、同一の電流I1になる。
【０１８８】
そして、ミラー比M(104:91)及びM(102:92)を、ミラー比M(104:81)及びM(102:82)よりも大に調整することにより、FET９１に流れる電流I(91)、及び、FET９２に流れる電流I(92)である電流I1は、FET８１に流れる電流I(81)、及び、FET８２に流れる電流I(82)である電流I2よりも大になる。
【０１８９】
なお、基準電流Irefは、図６に示したように、電流制御部１００に、電流源１０１を設けて、その電流源１０１から取得する他、図示せぬ他の回路から取得する（供給を受ける）ことができる。
【０１９０】
［低速発振器３２の第３の構成例］
【０１９１】
図７は、図２の低速発振器３２の第３の構成例を示すブロック図である。
【０１９２】
なお、図中、図６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１９３】
図７の低速発振器３２は、インバータ４０１ないし４０３、遅延部４１、及び、電流制御部１００を有する点で、図６の場合と共通する。
【０１９４】
但し、図７の低速発振器３２は、電流制御部１００の電流源１０１に代えて、電流生成部１１０、FET１１４及び１１５が設けられている点で、図６の場合と相違する。
【０１９５】
電流生成部１１０には、例えば、外部から、図示せぬBGR(Band Gap Reference)回路で得られる安定したリファレンス電圧（BGR電圧）VBGRが供給される。
【０１９６】
電流生成部１１０は、そこに供給されるリファレンス電圧VBGRに応じて、そのリファレンス電圧VBGRに対応する基準電流Irefを生成する。
【０１９７】
すなわち、電流生成部１１０は、オペアンプ１１１、抵抗１１２、及び、nMOSのFET１１３を有する。
【０１９８】
オペアンプ１１１の非反転入力端子（＋）には、図示せぬBGR回路からリファレンス電圧VBGRが供給（印加）される。オペアンプ１１１の反転入力端子（−）には、一端が接地された抵抗１１２の他端が接続されている。オペアンプ１１１の出力端子は、FET１１３のゲートに接続されている。
【０１９９】
FET１１３のソースは、オペアンプ１１１の反転入力端子と抵抗１１２との接続点に接続され、FET１１３のドレインは、pMOSのFET１１４のドレインに接続されている。
【０２００】
pMOSのFET１１４及び１１５については、それぞれのソースが電源に接続され、ゲートどうしが接続されている。さらに、FET１１４のゲートとドレインとが接続されており、FET１１４及び１１５は、カレントミラー回路を構成している。
【０２０１】
FET１１５のドレインは、カレントミラー回路を構成するFET１０２のドレインに接続されている。
【０２０２】
なお、ここでは、説明を簡単にするため、カレントミラー回路を構成するFET１１４と１１５とのミラー比M(114:115)は、１倍（１：１）であるとする。
【０２０３】
図７の電流制御部１００では、オペアンプ１１１の非反転入力端子に、図示せぬBGR回路からのリファレンス電圧VBGRが印加されると、いわゆるイマジナリショート（バーチャルショート）によって、オペアンプ１１１の反転入力端子の電圧が、非反転入力端子に印加されているリファレンス電圧VBGRとなる。
【０２０４】
オペアンプ１１１の反転入力端子には、一端が接地された抵抗１１２の他端が接続されているので、抵抗１１２には、オペアンプ１１１の反転入力端子の電圧であるリファレンス電圧VBGRが印加される。したがって、抵抗１１２の抵抗値をRrefとすると、抵抗１１２には、式（３）で表される電流Irefが流れる。
【０２０５】
Iref＝VBGR／Rref
・・・（３）
【０２０６】
以上のように、抵抗１１２には、リファレンス電圧VBGRに比例する電流Irefが流れるので、抵抗１１２は、リファレンス電圧VBGRを電流Irefに変換する電圧電流変換用抵抗として機能する。
【０２０７】
オペアンプ１１１の出力端子の電圧は、抵抗１１２に印加されているリファレンス電圧VBGRより大になるので、オペアンプ１１１の出力端子に接続されているFET１１３のゲートの電圧は、抵抗１１２に接続されているFET１１３のソースの電圧より大になり、FET１１３はオンする。
【０２０８】
したがって、抵抗１１２に流れる電流Irefは、FET１１３のドレインからソースの方向に流れる。さらに、FET１１３を流れる電流は、FET１１４のソースからドレインの方向に流れ、そのFET１１４とカレントミラー回路を構成しているFET１１５にコピーされ、FET１１５のソースからドレインの方向に、電流Iref（と同一の電流）が流れる。
【０２０９】
FET１１５のドレインは、FET１０２のドレインに接続されているので、FET１１５に流れる電流Irefは、FET１０２に、基準電流として流れる。
【０２１０】
FET１０２に、電流Irefが流れることにより、以下、図６で説明したようにして、電流源６２としてのFET８１、電流源６３としてのFET８２、電流源７１としてのFET９１、及び、電流源７２としてのFET９２に、電流が流れる。
【０２１１】
FET１０４と９１とのミラー比M(104:91)、及び、FET１０２と９２とのミラー比M(102:92)を、M1と表すこととすると、電流源７１としてのFET９１、及び、電流源７２としてのFET９２に流れる電流I1は、式（４）で表される。
【０２１２】
I1＝M1×Iref
・・・（４）
【０２１３】
また、FET１０４と８１とのミラー比M(104:81)、及び、FET１０２と８２とのミラー比M(102:82)を、M2と表すこととすると、電流源６２としてのFET８１、及び、電流源６３としてのFET８２に流れる電流I2は、式（５）で表される。
【０２１４】
I2＝M2×Iref
・・・（５）
【０２１５】
なお、本実施の形態では、ミラー比M1は、ミラー比M2よりも大であることとする。
【０２１６】
式（３）及び式（５）を用いることにより、式（１）のヒステリシス幅Vppは、式（６）で表される。
【０２１７】
Vpp＝2×I2×R
＝2×M2×Iref×R
＝2×M2×R／Rref×VBGR
・・・（６）
【０２１８】
式（６）によれば、ヒステリシス幅Vppは、抵抗６６(R)と抵抗１１２(Rref)との抵抗比R／Rrefによって調整することができる。
【０２１９】
また、BGR回路から与えられるリファレンス電圧VBGRは、電源電圧VDD、及び、温度に依存しない。さらに、抵抗比R／Rrefは、製造のばらつきや動作環境によらず、安定である。
【０２２０】
したがって、式（６）のヒステリシス幅Vppは、素子のばらつき、及び、温度や電源電圧の変動に影響されないので、BGR回路からリファレンス電圧VBGRの供給を受ける図７の低速発振器３２は、素子のばらつき、及び、温度や電源電圧の変動に対する耐性が向上している（強い）ということができる。
【０２２１】
［本技術を適用したコンピュータの説明］
【０２２２】
次に、上述した低速発振器３２は、コンピュータ上でシミュレーションすることができる。
【０２２３】
低速発振器３２を、コンピュータ上でシミュレーションする場合には、コンピュータを、低速発振器３２、すなわち、インバータ４０１ないし４０２Ｎ＋１や、遅延部４１、電流制御部１００として機能させるためのシミュレーション用のプログラムが、コンピュータにインストールされる。
【０２２４】
図８は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
【０２２５】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク２０５やROM２０３に予め記録しておくことができる。
【０２２６】
あるいはまた、プログラムは、リムーバブル記録媒体２１１に格納（記録）しておくことができる。このようなリムーバブル記録媒体２１１は、いわゆるパッケージソフトウエアとして提供することができる。ここで、リムーバブル記録媒体２１１としては、例えば、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリ等がある。
【０２２７】
なお、プログラムは、上述したようなリムーバブル記録媒体２１１からコンピュータにインストールする他、通信網や放送網を介して、コンピュータにダウンロードし、内蔵するハードディスク２０５にインストールすることができる。すなわち、プログラムは、例えば、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送することができる。
【０２２８】
コンピュータは、CPU(Central Processing Unit)２０２を内蔵しており、CPU２０２には、バス２０１を介して、入出力インタフェース２１０が接続されている。
【０２２９】
CPU２０２は、入出力インタフェース２１０を介して、ユーザによって、入力部２０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)２０３に格納されているプログラムを実行する。あるいは、CPU２０２は、ハードディスク２０５に格納されたプログラムを、RAM(Random Access Memory)２０４にロードして実行する。
【０２３０】
これにより、CPU２０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU２０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース２１０を介して、出力部２０６から出力、あるいは、通信部２０８から送信、さらには、ハードディスク２０５に記録等させる。
【０２３１】
なお、入力部２０７は、キーボードや、マウス、マイク等で構成される。また、出力部２０６は、LCD(Liquid Crystal Display)やスピーカ等で構成される。
【０２３２】
ここで、本明細書において、コンピュータがプログラムに従って行う処理は、必ずしもフローチャートとして記載された順序に沿って時系列に行われる必要はない。すなわち、コンピュータがプログラムに従って行う処理は、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含む。
【０２３３】
また、プログラムは、１のコンピュータ（プロセッサ）により処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
【０２３４】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０２３５】
すなわち、本実施の形態では、低速発振器３２が出力する信号を、ディジタルカメラを構成するイメージセンサ１２を動作させるためのクロックとして用いる場合について説明したが、低速発振器３２が出力する信号は、その他の任意のデバイスを動作させるためのクロックとして用いることができる。
【０２３６】
なお、本技術は、以下のような構成をとることができる。
【０２３７】
［１］
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータは、
電流源と、
前記電流源が流す電流が流れる抵抗と
を含み、
前記シュミットトリガインバータのヒステリシス幅は、前記抵抗に流れる電流によって決まる
発振器。
［２］
前記遅延部は、他の電流源と、コンデンサとを含み、
発振周期は、前記コンデンサに流れる電流と、前記ヒステリシス幅とによって決まる
［１］に記載の発振器。
［３］
前記シュミットトリガインバータは、前記発振器が出力する発振出力信号に応じて、前記抵抗に流れる電流の方向を切り替えるスイッチをさらに含む
｛２］に記載の発振器。
［４］
所定の基準電流に対応する電流を流すように、前記電流源、及び、前記他の電流源を制御する電流制御部をさらに備える
［３］に記載の発振器。
［５］
所定のリファレンス電圧に応じて、そのリファレンス電圧に対応する前記基準電流を生成する電流生成部をさらに備える
［４］に記載の発振器。
［６］
前記電流生成部は、
非反転入力端子に、前記リファレンス電圧が印加され、反転入力端子に、一端が接地された電圧電流変換用抵抗の他端が接続されたオペアンプと、
前記電圧電流変換用抵抗と
を含み、
前記基準電流は、前記電圧電流変換用抵抗に流れる電流である
［５］に記載の発振器。
［７］
前記電流制御部は、カレントミラー回路を構成する、前記基準電流が流れる一方のトランジスタを含み、
前記電流源、及び、前記他の電流源は、前記カレントミラー回路を構成する、前記基準電流に対応する電流が流れる他方のトランジスタで構成される
［４］ないし［６］のいずれかに記載の発振器。
［８］
前記シュミットトリガインバータ以外のインバータである他のインバータは、pMOS(positive channel Metal Oxide Semiconductor)のFET(Field Effect Transistor)、及び、nMOS(negative channel MOS)のFETのドレインどうしが接続され、かつ、ゲートどうしが接続されたCMOS(Complementary MOS)構成のインバータであり、
前記シュミットトリガインバータは、
前記スイッチとしての、ドレインどうしが接続された他のpMOSのFET、及び、他のnMOSのFETと、
前記他のpMOSのFET、及び、前記他のnMOSのFETそれぞれのゲートに出力端子が接続され、前記他のpMOSのFET、及び、前記他のnMOSのFETのドレインどうしの接続点に入力端子が接続されたCMOS構成のインバータと、
前記電流源としての、前記他のpMOSのFETのソースに接続された第１の電流源、及び、前記他のnMOSのFETのソースに接続された、前記第１の電流源と同一の電流を流す第２の電流源と、
一端が、前記他のpMOSのFET、及び、前記他のnMOSのFETのドレインどうしの接続点に接続され、他端が、前記シュミットトリガインバータの前段のインバータの出力端子と接続された前記抵抗と
を含み、
前記遅延部は、
一端が接地され、他端が、前記前段のインバータの出力端子と接続された前記コンデンサと、
前記他の電流源としての、前記前段のインバータを構成するpMOSのFETのソースに接続された第３の電流源、及び、前記前段のインバータを構成するnMOSのFETのソースに接続された、前記第３の電流源と同一の電流を流す第４の電流源と
を含む
［３］ないし［７］のいずれかに記載の発振器。
［９］
前記発振周期は、前記コンデンサ、前記コンデンサに流れる電流、及び、前記ヒステリシス幅によって決まる
［２］ないし［８］のいずれかに記載の発振器。
［１０］
前記ヒステリシス幅は、前記抵抗と、前記抵抗に流れる電流とによって決まる
［１］ないし［９］のいずれかに記載の発振器。
［１１］
前記コンデンサは、可変容量のコンデンサであり、
前記発振周期は、前記コンデンサの容量を調整することで調整される
［２］ないし［９］のいずれかに記載の発振器。
［１２］
前記抵抗は、可変の抵抗であり、
前記発振周期は、前記抵抗を調整することで調整される
［２］ないし［９］、又は、［１１］のいずれかに記載の発振器。
［１３］
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータは、
電流源と、
前記電流源が流す電流が流れる抵抗と
を含み、
前記シュミットトリガインバータのヒステリシス幅が、前記抵抗と、前記抵抗に流れる電流とによって決まる
発振器の前記遅延部が、前記１つのインバータである前記シュミットトリガインバータに入力される電圧の変化を遅延させる
発振方法。
［１４］
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータは、
電流源と、
前記電流源が流す電流が流れる抵抗と
を含み、
前記シュミットトリガインバータのヒステリシス幅は、前記抵抗に流れる電流によって決まる
発振器が出力する信号に同期して動作する
イメージセンサ。
［１５］
ループ状に接続された３個以上の奇数個のインバータと、
前記奇数個のインバータのうちの１つのインバータに入力される電圧の変化を遅延させる遅延部と
を備え、
前記１つのインバータは、シュミットトリガインバータであり、
前記シュミットトリガインバータは、
電流源と、
前記電流源が流す電流が流れる抵抗と
を含み、
前記シュミットトリガインバータのヒステリシス幅は、前記抵抗に流れる電流によって決まる
発振器と、
前記発振器が出力する信号に同期して動作するイメージセンサと
を備える撮像装置。
【符号の説明】
【０２３８】
１１  レンズ部，  １２  撮像素子，  １３  アナログ信号処理部，  １４  A/D変換部，  １５  ディジタル信号処理部，  １６  入力部，  １７  表示部，  １８  入出力パネル，  １９  記録デバイス，  ２０  アクチュエータ，  ２１  モータドライブ，  ２２  TG，  ２３  CPU，  ２４  操作部，  ２５  EEPROM，  ２６  プログラムROM，  ２７  RAM，  ３１  高速発振器，  ３２  低速発振器，  ３３  セレクタ，  ４０１ないし４０２Ｎ＋１  インバータ，  ４１  遅延部，  ５１，５２  FET，  ６１  インバータ，  ６２，６３  電流源，  ６４，６５  FET，  ６６  抵抗，  ７１，７２  電流源，  ７３  コンデンサ，  ８１，８２，９１，９２  FET，  １００  電流制御部，  １０１  電流源，  １０２ないし１０４  FET，  １１０  電流生成部，  １１１  オペアンプ，  １１２  抵抗，  １１３ないし１１５  FET，  ２０１  バス，  ２０２  CPU，  ２０３  ROM，  ２０４  RAM，  ２０５  ハードディスク，  ２０６  出力部，  ２０７  入力部，  ２０８  通信部，  ２０９  ドライブ，  ２１０  入出力インタフェース，  ２１１  リムーバブル記録媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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