(57)【特許請求の範囲】
【請求項１】
トランジスタと、配線と、を有し、
前記トランジスタは、第１のゲートと、第２のゲートと、酸化物半導体層を有する第３のゲートと、チャネル形成領域を有する半導体層と、を有し、
前記第３のゲートは、前記第１のゲート及び前記チャネル形成領域と重畳する第１の領域と、前記第１のゲートの端部を越えて延伸し、且つ前記第２のゲートと重畳する第２の領域と、を有し、
前記第３のゲートは、前記第２の領域において前記配線と電気的に接続され、
書き込み時は、
前記第１のゲート及び前記第２のゲートの電位によって、前記第３のゲートを導電体化させ、
前記配線より前記第３のゲートに記憶させる電位を供給し、
前記第２のゲートの電位によって前記第２の領域を絶縁体化させ、前記第１の領域を浮遊状態にする、
ことを特徴とする半導体記憶装置。
【請求項２】
トランジスタと、第１の配線と、第２の配線と、第３の配線と、を有し、
前記トランジスタは、第１のゲートと、第２のゲートと、酸化物半導体層を有する第３のゲートと、チャネル形成領域を有する半導体層と、を有し、
前記第１のゲートは、前記第１の配線と電気的に接続され、
前記第２のゲートは、前記第３の配線と電気的に接続され、
前記トランジスタのソースまたはドレインの一方は、前記第２の配線と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は、前記第３の配線と電気的に接続され、
前記第３のゲートは、前記第１のゲート及び前記チャネル形成領域と重畳する第１の領域と、前記第１のゲートの端部を越えて延伸し、且つ前記第２のゲートと重畳する第２の領域と、を有し、
前記第３のゲートは、前記第２の領域において、前記第２の配線と電気的に接続され、
書き込み時は、
前記第１のゲート及び前記第２のゲートの電位によって、前記第３のゲートを導電体化させ、
前記第２の配線より前記第３のゲートに記憶させる電位を供給し、
前記第２のゲートの電位によって前記第２の領域を絶縁体化させ、前記第１の領域を浮遊状態にする、
ことを特徴とする半導体記憶装置。
【請求項３】
トランジスタと、制御線と、ビット線と、ワード線と、を有し、
前記トランジスタは、第１の制御ゲートと、第２の制御ゲートと、酸化物半導体層を有する記憶ゲートと、チャネル形成領域を有する半導体層と、を有し、
前記第１の制御ゲートは、前記制御線と電気的に接続され、
前記第２の制御ゲートは、前記ワード線と電気的に接続され、
前記記憶ゲートは、前記ビット線と電気的に接続され、
前記トランジスタのソースまたはドレインの一方は、前記ビット線と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は、前記ワード線と電気的に接続され、
前記記憶ゲートは、前記第１の制御ゲート及び前記チャネル形成領域と重畳する第１の領域と、前記第１の制御ゲートの端部を越えて延伸し、且つ前記第２の制御ゲートと重畳する第２の領域と、を有し、
書き込み時は、
前記第１の制御ゲート及び前記第２の制御ゲートの電位によって、前記記憶ゲートを導電体化させ、
前記ビット線より前記記憶ゲートに記憶させる電位を供給し、
前記第２の制御ゲートの電位によって前記第２の領域を絶縁体化させ、前記第１の領域を浮遊状態にする、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、前記第１の制御ゲートの一部と、前記第２の制御ゲートの一部とは、前記記憶ゲートの一部を間に挟んで重畳することを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記半導体層は結晶性半導体を有することを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の半導体記憶装置を用いることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法、ならびに半導体装置の駆動方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器などは全て半導体装置である。
【背景技術】
【０００３】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００４】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタ（容量素子）に電荷を蓄積することで、情報（データ）を記憶する。
【０００５】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００６】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００７】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００８】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、有限回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００９】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去の動作には比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【００１２】
高集積化、大記憶容量化が可能な半導体装置を提供することを目的の一とする。
【００１３】
動作が安定し、信頼性の高い半導体装置を提供することを目的の一とする。
【００１４】
高速動作が可能な半導体装置を提供することを目的の一とする。
【００１５】
消費電力が低減された半導体装置を提供することを目的の一とする。
【００１６】
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
【課題を解決するための手段】
【００１７】
トランジスタに、酸化物半導体を用いた記憶ゲートを設ける。記憶ゲートをｎ型化（導電体化）させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位（電荷）を保持させる。
【００１８】
本発明の一態様は、第１のゲートと、第２のゲートと、第３のゲートと、チャネル形成領域を含む半導体層と、を有するトランジスタと、ビット線と、を有し、第３のゲートは、第１のゲート及びチャネル形成領域と重畳する第１の領域と、第１のゲートの端部を越えて延伸し、第２のゲートと重畳する第２の領域と、を有し、第２の領域は、ビット線と電気的に接続することを特徴とする半導体装置である。
【００１９】
第１のゲートと、第２のゲートは、制御ゲートとして機能し、第３のゲートは記憶ゲートとして機能する。また、第３のゲートは酸化物半導体により形成する。第１のゲート及び第２のゲートに供給される電位によって、第３のゲートが導体化または絶縁体化される。
【００２０】
本発明の一態様は、第１の制御ゲートと、第２の制御ゲートと、記憶ゲートと、チャネル形成領域を有する半導体層と、を有するトランジスタと、制御線と、ビット線と、ワード線を有し、第１の制御ゲートは制御線と電気的に接続され、第２の制御ゲートはワード線と電気的に接続され、記憶ゲートはビット線と電気的に接続され、トランジスタのソースまたはドレインの一方は、ビット線と電気的に接続され、トランジスタのソースまたはドレインの他方は、ワード線と電気的に接続され、記憶ゲートは、第１の制御ゲート及びチャネル形成領域と重畳する第１の領域と、第１の制御ゲートの端部を越えて延伸し、第２の制御ゲートと重畳する第２の領域を有することを特徴とする半導体装置である。
【００２１】
トランジスタのチャネルが形成される半導体には、非晶質半導体や、単結晶半導体、多結晶半導体、微結晶半導体などの結晶性半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。また、トランジスタのチャネルが形成される半導体に酸化物半導体を用いてもよい。
【００２２】
記憶ゲートは酸化物半導体により形成する。記憶ゲートに用いる酸化物半導体は、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることが好ましい。ｉ型化された酸化物半導体（電界を加えてｉ型化された酸化物半導体を含む）のキャリア密度は、十分に小さい値（１×１０１２／ｃｍ３未満、好ましくは、１．４５×１０１０／ｃｍ３未満）をとるため、絶縁体として機能する。
【００２３】
なお、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体でなくとも、電界を加えることによりｉ型化可能な酸化物半導体であれば、記憶ゲートに用いる酸化物半導体として用いることができる。
【００２４】
記憶ゲートに用いる酸化物半導体に電界を加え、酸化物半導体を導電体として機能させた時に、記憶させる情報の電位を与え、その後、酸化物半導体の少なくとも一部をｉ型化（絶縁体化）することで電位を保持させ、情報を記憶させることができる。
【００２５】
また、記憶ゲートは、トランジスタが有する半導体層のチャネル形成領域と重なる位置に設ける。
【００２６】
また、上記半導体装置において、第１の制御ゲート及び第２の制御ゲートの電位を、記憶ゲートを導電体化させる電位として、記憶ゲートに、メモリセルに記憶させる電位を供給し、第１の制御ゲートまたは第２の制御ゲートのうち、少なくともどちらか一方の電位を、記憶ゲートを絶縁体化させる電位とすることで情報の書き込みを行う。
【００２７】
また、上記半導体装置において、トランジスタのソースまたはドレインの一方に、第１の電位となるまで電荷を供給（プリチャージ）し、トランジスタのソースまたはドレインの他方に第２の電位を供給し、第１の制御ゲートに情報を読み出すための電位を供給し、ソースまたはドレインの一方の電位変化もしくはソースとドレイン間の電流値の変化を検出することで情報の読み出しを行う。
【００２８】
なお、本明細書等において、不揮発性の半導体装置とは、電力が供給されない状態でも、一定期間以上（少なくとも１×１０４秒以上、好ましくは１×１０６秒以上）情報を保持可能な半導体装置をいう。
【発明の効果】
【００２９】
本発明の一態様によれば、半導体装置の占有面積を削減できるため、高集積化、大記憶容量化が可能な半導体装置を提供することができる。
【００３０】
また、情報の書き込みに高い電圧を必要としないため、ゲート絶縁層の劣化といった問題が生じにくく、書き換え可能回数や信頼性が飛躍的に向上する。
【００３１】
さらに、情報を消去するための動作も不要であるため、高速な動作も容易に実現しうる。
【００３２】
また、酸化物半導体を絶縁体化させて情報を記憶させるため、極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の回路図。
【図２】酸化物半導体を用いた容量素子の過渡電流特性を説明する図。
【図３】半導体装置の動作を説明するタイミングチャート。
【図４】半導体装置の回路図。
【図５】半導体装置の平面図および断面図。
【図６】半導体装置の平面図および断面図。
【図７】半導体装置の平面図および断面図。
【図８】半導体装置の作製工程を説明する断面図。
【図９】半導体装置の作製工程を説明する断面図。
【図１０】半導体装置を用いた電子機器を説明する図。
【発明を実施するための形態】
【００３４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００３７】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、一体となった複数の「電極」や「配線」を指す場合もある。
【００３８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３９】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００４０】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４１】
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００４２】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作の一例について、図１乃至図４を参照して説明する。本実施の形態では、トランジスタにｐ型トランジスタ（ｐチャネル型トランジスタ）を用いる場合について説明する。
【００４４】
図１（Ａ）は、トランジスタ２１０を含むメモリセル２００の回路構成を示している。トランジスタ２１０は、第１の制御ゲート２１１と、記憶ゲート２１２と、第２の制御ゲート２１３を有している。図１（Ａ）において、トランジスタ２１０の第１の制御ゲート２１１は、第１の配線２０１（制御線ＣＬとも呼ぶ）と、電気的に接続されている。トランジスタ２１０の記憶ゲート２１２は、第２の配線２０２（ビット線ＢＬとも呼ぶ）と電気的に接続されている。また、トランジスタ２１０の第２の制御ゲート２１３は、第３の配線２０３（ワード線ＷＬとも呼ぶ）と電気的に接続されている。また、第２の配線２０２は、トランジスタ２１０のソースまたはドレインの一方と電気的に接続されている。トランジスタ２１０のソースまたはドレインの他方は、第３の配線２０３と電気的に接続されている。
【００４５】
記憶ゲート２１２は、第１の制御ゲート２１１及びトランジスタ２１０のチャネル形成領域と重畳する第１の領域２２１と、第１の制御ゲート２１１の端部を越えて延伸し、第２の制御ゲート２１３と重畳する第２の領域２２２を有する。第１の領域２２１は、第２の領域２２２を介して第２の配線２０２（ビット線ＢＬ）に電気的に接続されている。また、第１の制御ゲート２１１の一部と第２の制御ゲート２１３の一部は、記憶ゲート２１２の一部を間に挟んで重畳している。
【００４６】
トランジスタ２１０のチャネルが形成される半導体には、非晶質半導体や、単結晶半導体、多結晶半導体、微結晶半導体などの結晶性半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタ２１０は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
【００４７】
また、トランジスタ２１０のチャネルが形成される半導体に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのチャネル幅１μｍあたりのソースとドレイン間のリーク電流値（オフ電流値）を、使用時の温度条件下（例えば、２５℃）において１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の小さい半導体装置を実現することができる。
【００４８】
記憶ゲート２１２は、酸化物半導体で形成する。酸化物半導体には、電界が加えられるとｎ型化する酸化物半導体と、電界が加えられるとｐ型化する酸化物半導体があることが知られている。本明細書では、記憶ゲート２１２に用いる酸化物半導体として、電界を加えない時にｉ型化（真性化）または実質的にｉ型化されており、一定以上の電界が加えられるとｎ型となる酸化物半導体を例に説明する。
【００４９】
また、記憶ゲート２１２に用いる酸化物半導体として、電界を加えることによりｉ型化または実質的にｉ型化可能な酸化物半導体を用いることもできる。ただし、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体は、電界を加えなくともｉ型であるため、回路設計がしやすく、消費電力を抑えた半導体装置を作製することができる。
【００５０】
ここで、図２を用いて、誘電体として絶縁体と酸化物半導体の積層体を用いた、容量素子３００の過渡電流特性の測定結果を説明しておく。図２（Ａ）は、測定した容量素子３００の積層構成を説明する模式図である。
【００５１】
容量素子３００は、電極３０１と電極３０４の間に、酸化物半導体３０２と絶縁体３０３を有している。電極３０１は酸化物半導体３０２と接しており、電極３０４は絶縁体３０３と接している。酸化物半導体３０２には、厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物の酸化物半導体を用いた。絶縁体３０３には、厚さ１００ｎｍの酸化珪素を用いた。また、電極３０１と電極３０４が重なる面積を１ｍｍ２とした。
【００５２】
過渡電流の測定は、アジレントテクノロジー株式会社製プレシジョン半導体パラメータアナライザ４１５６Ｃを用いて行った。測定は、まず、電極３０１の電位を０Ｖとし、電極３０４の電位を２Ｖとして、電極３０１と電極３０４の間に流れる電流値を６０秒間測定した。次に、電極３０１の電位を０Ｖとし、電極３０４の電位を−２Ｖとして、電極３０１と電極３０４の間に流れる電流値を６０秒間測定した。
【００５３】
図２（Ｂ）に、過渡電流の測定結果を示す。図２（Ｂ）において、横軸は電圧印加時間（測定時間）を示し、縦軸は電極３０１と電極３０４の間に流れる電流の絶対値を示している。図２（Ｂ）中の曲線３１１は、電極３０４に２Ｖを加えた時の電極３０１と電極３０４の間に流れる電流値の変化を示しており、曲線３１２は、電極３０４に−２Ｖを加えた時の電極３０１と電極３０４の間に流れる電流値の変化を示している。
【００５４】
曲線３１１及び曲線３１２より、電極３０４に２Ｖを加えた場合は、電極３０１と電極３０４の間にほとんど電流が流れないが、その後、電極３０４に−２Ｖを加えると、電圧を加えてから３０秒間ほどは、電極３０４に２Ｖを加えた場合に比較して明らかに多くの電流が電極３０１と電極３０４の間に流れていることがわかる。また、図２（Ｂ）中の部位３２０の拡大を、図２（Ｃ）に示す。図２（Ｃ）により、５０秒経過後も曲線３１２は、曲線３１１よりも大きい電流値を示していることが確認できる。
【００５５】
過渡電流の測定結果から、以下の考察が得られる。電極３０４に２Ｖを加えると、絶縁体３０３を介して酸化物半導体３０２に正の電界が加えられ、酸化物半導体３０２がｎ型化する。酸化物半導体３０２はｎ型化すると、電極３０１から電荷が供給され導電体として機能するため、容量素子３００の誘電体層は絶縁体３０３のみとなり、電極３０１と電極３０４の間に電流はほとんど流れない。
【００５６】
次に、電極３０４に−２Ｖを加えると酸化物半導体３０２がｉ型となる。この時、電極３０１と酸化物半導体３０２の接合界面近傍の、酸化物半導体３０２中の電荷は電極３０１にすぐ移動する。しかしながら、電極３０１から離れた位置にある酸化物半導体３０２中の電荷はすぐに移動することができず、電極３０４に−２Ｖを加えたことによる電界ドリフト効果により、ゆっくりと移動する。
【００５７】
一般的なシリコンなどを用いたｉ型半導体は、半導体に正の電界が加わると、該半導体がｎ型化され、負の電界が加わるとｐ型化されるため、電界が加わると導電体となる。一方、本明細書で説明する記憶ゲート２１２に用いる酸化物半導体は、正の電界が加わるとｎ型化されるが、負の電界が加えられてもｉ型のままとなる。
【００５８】
酸化物半導体はエネルギーギャップが３．０ｅＶ以上と大きく、ｉ型化または実質的にｉ型化された酸化物半導体のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。このため、一般的なシリコンなどを用いた半導体と比べて、ｉ型化または実質的にｉ型化された酸化物半導体は、ほぼ絶縁体とみなすことができる。
【００５９】
これらのことから、酸化物半導体は加えられた電界に応じて、導電体と絶縁体の二つの状態となり、酸化物半導体が導電体化された状態で与えられた電荷は、酸化物半導体が絶縁体化されても保持されると考えられる。
【００６０】
酸化物半導体の上記特性を利用することで、低い電圧で情報の書き込み及び読み出しが可能で、書き込み及び読み出し動作が速く、信頼性の高い記憶素子を実現することができる。
【００６１】
また、酸化物半導体の上記特性を利用することで、電力の供給がなくても記憶内容が保持される不揮発性の記憶素子を実現することができる。
【００６２】
続いて、本実施の形態で開示する半導体装置に、２値の情報（例えば、０または１の情報）を記憶するための、書き込み動作（書き込みモード）および読み出し動作（読み出しモード）の一例について、図３に示すタイミングチャートを用いて説明する。図３に示すタイミングチャートは、図１（Ａ）に示す各部位の電位または状態の時間変化を示している。本実施の形態では、２値の情報として、メモリセル２００に電位ＶＢＬ１または電位ＶＢＬ２を記憶させ、また、記憶させた情報を読み出す動作について説明する。
【００６３】
本実施の形態では、記憶ゲート２１２として用いる酸化物半導体が導電体化（ｎ型化）する電位（以下、ＶｔｈＯＳともいう）を１Ｖとする。すなわち、記憶ゲート２１２は、第１の制御ゲート２１１の電位が、記憶ゲート２１２の電位よりも１Ｖ以上高くなった時に導電体化（ｎ型化）し、第１の制御ゲート２１１と記憶ゲート２１２の電位差が１Ｖ未満の時に絶縁体化する。具体的には、記憶ゲート２１２が有する第２の領域２２２は、第２の制御ゲート２１３の電位が、第２の配線２０２の電位よりも１Ｖ以上高くなった時に導電体化（ｎ型化）する。また、記憶ゲート２１２が有する第１の領域２２１は、第２の領域２２２が導電体化（ｎ型化）した状態で、第１の制御ゲート２１１の電位が第２の配線２０２の電位よりも１Ｖ以上高くなった時に導電体化（ｎ型化）する。
【００６４】
また、本実施の形態では、ｐ型トランジスタであるトランジスタ２１０（図３中、ＴＲと表記する）のしきい値電圧（以下、ＶｔｈＴＲともいう）を−７Ｖとする。すなわち、トランジスタ２１０は、ソースを０Ｖとした時に、ゲートに印加される電圧が−７Ｖ以下となった時にオン状態となり、−７Ｖより高い電圧となった時にオフ状態となる。
【００６５】
まず、各部位に与えられる電位について説明する。第１の配線２０１（制御線ＣＬ）には、電位ＶＣＬ１、電位ＶＣＬ２、電位ＶＣＬ３が与えられる。電位ＶＣＬ１は、記憶ゲート２１２が有する第１の領域２２１（図３中、ＭＧと表記する）に情報を書き込むための電位であり、電位ＶＣＬ２は、第１の領域２２１に書き込まれた情報を保持するための電位であり、電位ＶＣＬ３は、第１の領域２２１に保持された情報を読み出す時に使用する読み出し用の電位である。
【００６６】
本実施の形態では、電位ＶＣＬ１を３Ｖとし、電位ＶＣＬ２を０Ｖとし、電位ＶＣＬ３を−２Ｖとする。
【００６７】
第２の配線２０２（ビット線ＢＬ）には、電位ＶＢＬ１、電位ＶＢＬ２が与えられる。電位ＶＢＬ１、電位ＶＢＬ２は、書き込み動作時に記憶ゲート２１２に供給する電位であり、第１の領域２２１に記憶させる情報に相当する。また、電位ＶＢＬ１及び電位ＶＢＬ２は、トランジスタ２１０をオフ状態とする電位とする。
【００６８】
また、本実施の形態では、電位ＶＢＬ１を電位ＶＢＬ２よりも高い電位とし、電位ＶＢＬ１を２Ｖとし、電位ＶＢＬ２を０Ｖとする。
【００６９】
なお、制御線ＣＬに供給する電位は、ビット線ＢＬに供給する電位及びＶｔｈＯＳとの関係から、数式１乃至数式４を満たすように設定する。
【００７０】
【数１】
0005875877.tif 000002
【００７１】
【数２】
0005875877.tif 000003
【００７２】
【数３】
0005875877.tif 000004
【００７３】
【数４】
0005875877.tif 000005
【００７４】
数式１及び数式２は、情報の書き込み時に、第１の領域２２１を導体化させるための条件式であり、数式３及び数式４は、第１の領域２２１を絶縁体化させるための条件式である。
【００７５】
第３の配線２０３（ワード線ＷＬ）には、電位ＶＷＬ１、電位ＶＷＬ２が与えられる。電位ＶＷＬ１は、記憶ゲート２１２が有する第２の領域２２２を導体化させる電位であり、電位ＶＷＬ２は、記憶ゲート２１２が有する第２の領域２２２を絶縁体化させる電位である。
【００７６】
本実施の形態では、電位ＶＷＬ１を３Ｖとし、電位ＶＷＬ２を０Ｖとする。
【００７７】
なお、ワード線ＷＬに供給する電位は、ビット線ＢＬに供給する電位、ＶｔｈＯＳ及びＶｔｈＴＲとの関係から、数式５乃至数式８を満たすように設定する。
【００７８】
【数５】
0005875877.tif 000006
【００７９】
【数６】
0005875877.tif 000007
【００８０】
【数７】
0005875877.tif 000008
【００８１】
【数８】
0005875877.tif 000009
【００８２】
数式５及び数式６は、情報の書き込み時に、第２の領域２２２を導体化させるための条件式であり、数式７及び数式８は、第２の領域２２２を絶縁体化させるための条件式である。
【００８３】
また、ワード線ＷＬに供給する電位は、後に説明する電位ＶＭＧ３及び電位ＶＭＧ４と、ＶｔｈＴＲとの関係から、数式９乃至数式１２を満たすように設定する。
【００８４】
【数９】
0005875877.tif 000010
【００８５】
【数１０】
0005875877.tif 000011
【００８６】
【数１１】
0005875877.tif 000012
【００８７】
【数１２】
0005875877.tif 000013
【００８８】
数式９乃至数式１２は、情報の保持期間中に、ワード線ＷＬの電位変化によりトランジスタ２１０がオン状態とならないようにするための条件式である。
【００８９】
記憶ゲート２１２が有する第１の領域２２１には、第１の配線２０１（制御線ＣＬ）と第２の配線２０２（ビット線ＢＬ）の電位に応じて、電位ＶＭＧ１、電位ＶＭＧ２、電位ＶＭＧ３、電位ＶＭＧ４、電位ＶＭＧ５、及び電位ＶＭＧ６が保持される。電位ＶＭＧ１及び電位ＶＭＧ２は、書き込み動作時に第２の配線２０２（ビット線ＢＬ）から供給される電位であり、電位ＶＭＧ１は電位ＶＢＬ１に相当し、電位ＶＭＧ２は電位ＶＢＬ２に相当する。すなわち、本実施の形態では、電位ＶＭＧ１は２Ｖとなり、電位ＶＭＧ２は０Ｖとなる。
【００９０】
また、電位ＶＭＧ３及び電位ＶＭＧ４は、第１の配線２０１（制御線ＣＬ）の電位が電位ＶＣＬ２である時の電位である。電位ＶＭＧ３は、電位ＶＭＧ１に、電位ＶＣＬ２から電位ＶＣＬ１を引いた値を加えた電位であり、電位ＶＭＧ４は、電位ＶＭＧ２に、電位ＶＣＬ２から電位ＶＣＬ１を引いた値を加えた電位である。すなわち、本実施の形態では、電位ＶＭＧ３は−１Ｖとなり、電位ＶＭＧ４は−３Ｖとなる。
【００９１】
電位ＶＭＧ５及び電位ＶＭＧ６は、読み出し動作時における電位である。電位ＶＭＧ５は、電位ＶＭＧ１に、電位ＶＣＬ３から電位ＶＣＬ１を引いた値を加えた電位であり、電位ＶＭＧ６は、電位ＶＭＧ２に、電位ＶＣＬ３から電位ＶＣＬ１を引いた値を加えた電位である。すなわち、本実施の形態では、電位ＶＭＧ５は−３Ｖとなり、電位ＶＭＧ６は−５Ｖとなる。
【００９２】
なお、電位ＶＭＧ５及び電位ＶＭＧ６は、数式１３及び数式１４を満たすように設定する必要がある。このため、読み出し用の電位である電位ＶＣＬ３は、数式１５を満たすように設定することが好ましい。
【００９３】
【数１３】
0005875877.tif 000014
【００９４】
【数１４】
0005875877.tif 000015
【００９５】
【数１５】
0005875877.tif 000016
【００９６】
数式１３は、制御線ＣＬに読み出し電位である電位ＶＣＬ３が印加された時に、トランジスタ２１０をオフ状態とするための条件式であり、数式１４は、トランジスタ２１０をオン状態とするための条件式である。
【００９７】
このように、第１の領域２２１に供給された電位ＶＢＬ１（電位ＶＭＧ１）は、第１の配線２０１（制御線ＣＬ）の電位に応じて、電位ＶＭＧ３や電位ＶＭＧ５に変化する。同様に、第１の領域２２１に供給された電位ＶＢＬ２（電位ＶＭＧ２）は、第１の配線２０１（制御線ＣＬ）の電位に応じて、電位ＶＭＧ４や電位ＶＭＧ６に変化する。
【００９８】
制御線ＣＬに電位ＶＣＬ３を印加した時のトランジスタ２１０の状態を検出することで、２値情報のうち、どちらの情報が記憶ゲート２１２に記憶されているのかを検出することができる。
【００９９】
絶縁体化した記憶ゲート２１２は、電気的に浮遊した（フローティング）状態となる。このため、絶縁体化した記憶ゲート２１２の電位は、主に、第１の配線２０１（制御線ＣＬ）、第２の配線２０２（ビット線ＢＬ）、第３の配線２０３（ワード線ＷＬ）の電位が変動すると、それに連動して変化してしまう。
【０１００】
例えば、第１の領域２２１の電位変動量は、主に、第１の制御ゲート２１１と第１の領域２２１の間に生じる容量成分（以下、「ＣＣＭ」と言う）と、記憶ゲート２１２とトランジスタ２１０のチャネル形成領域の間に生じる容量成分（以下、「ＣＭＳ」と言う）の比により決定される。
【０１０１】
ＣＣＭの容量値をＣＭＳの容量値よりも大きくすると、絶縁体化した第１の領域２２１の電位は、第１の制御ゲート２１１すなわち第１の配線２０１（制御線ＣＬ）の電位変動にほぼ連動して変化するが、第２の配線２０２（ビット線ＢＬ）や第３の配線２０３（ワード線ＷＬ）の電位変動の影響を受けにくくなる。
【０１０２】
ＣＣＭの容量値をＣＭＳの容量値よりも大きくすることで、読み出し動作における第２の配線２０２（ビット線ＢＬ）や第３の配線２０３（ワード線ＷＬ）の電位変動の影響を抑制し、第１の領域２２１に記憶された情報を正確に読み出すことができる。
【０１０３】
また、ＣＣＭの容量値は、ＣＭＳの容量値の１．５倍以上とすることが好ましく、５倍以上もしくは１０倍以上とするとさらに好ましい。本実施の形態では、ＣＣＭの容量値がＣＭＳの容量値よりも十分大きく、第１の領域２２１に対する第２の配線２０２（ビット線ＢＬ）や第３の配線２０３（ワード線ＷＬ）の電位変動の影響は無視できるものとする。
【０１０４】
続いて、メモリセル２００への情報の書き込み（書き換え）動作について説明する。ここでは、記憶ゲート２１２が有する第１の領域２２１に、電位ＶＭＧ２を保持させる動作について説明する。
【０１０５】
まず、第１の動作８０１として、書き込み対象として選択されたメモリセル２００に接続する第１の配線２０１（制御線ＣＬ）に電位ＶＣＬ１を供給し、第１の制御ゲート２１１の電位を電位ＶＣＬ１とする。また、書き込み対象として選択されたメモリセル２００に接続する第３の配線２０３（ワード線ＷＬ）に電位ＶＷＬ１を供給し、第２の制御ゲート２１３の電位を電位ＶＷＬ１とする。また、第２の配線２０２（ビット線ＢＬ）に電位ＶＢＬ２を供給する。
【０１０６】
このとき、第２の配線２０２（ビット線ＢＬ）の電位が電位ＶＢＬ１または電位ＶＢＬ２のどちらであっても、記憶ゲート２１２と第２の配線２０２（ビット線ＢＬ）との電位差はＶｔｈＯＳ以上となるため、記憶ゲート２１２が導体化する。そして第２の配線２０２（ビット線ＢＬ）の電位ＶＢＬ２が記憶ゲート２１２全体に供給され、記憶ゲート２１２全体の電位が電位ＶＭＧ２となる。
【０１０７】
次に、第２の動作８０２として、第１の配線２０１（制御線ＣＬ）及び第２の配線２０２（ビット線ＢＬ）の電位を維持したまま、第３の配線２０３（ワード線ＷＬ）の電位を電位ＶＷＬ２とする。すると、第２の制御ゲート２１３と第２の配線２０２（ビット線ＢＬ）との電位差がＶｔｈＯＳ以下となるため、第２の制御ゲート２１３と重畳する第２の領域２２２が絶縁体化される。第１の領域２２１は、第２の配線２０２（ビット線ＢＬ）と電気的に分離され、浮遊状態となるため、電位ＶＭＧ２が保持される。
【０１０８】
次に、第３の動作８０３として、第１の配線２０１（制御線ＣＬ）に電位ＶＣＬ２を供給し、第１の制御ゲート２１１の電位を電位ＶＣＬ２とする。すると、第１の領域２２１の電位は、電位ＶＭＧ４となる。
【０１０９】
このようにして、メモリセル２００へ情報が記憶される。書き込み動作期間中、記憶ゲート２１２に保持される電位は、トランジスタ２１０をオフ状態とする電位である。記憶ゲート２１２と第２の配線２０２（ビット線ＢＬ）の電位差、及び記憶ゲート２１２と第３の配線２０３（ワード線ＷＬ）の電位差は、どちらもトランジスタ２１０のＶｔｈＴＲよりも低くならないため、トランジスタ２１０はオフ状態が維持される。なお、記憶された情報を保持している期間も同様である。
【０１１０】
また、第１の制御ゲート２１１の電位を電位ＶＣＬ２とすると、第２の配線２０２（ビット線ＢＬ）との電位差はＶｔｈＯＳ以下となるため、第２の配線２０２（ビット線ＢＬ）の電位が変動しても第１の領域２２１の電位は、電位ＶＭＧ４に保持される。
【０１１１】
メモリセル２００への情報の書き込みは、第１の配線２０１（制御線ＣＬ）の電位が電位ＶＣＬ１であり、かつ、第３の配線２０３（ワード線ＷＬ）の電位が電位ＶＷＬ１である時に行われる。このため、メモリセル２００を複数に接続した場合においても、任意のメモリセル２００のみに情報を書き込むことが可能である。
【０１１２】
続いて、メモリセル２００に記憶されている情報の読み出し動作について説明する。図３（Ｂ）は、読み出しモードの動作を説明するタイミングチャートである。ここでは、記憶ゲート２１２が有する第１の領域２２１に電位ＶＭＧ４が保持されている場合の動作について説明する。
【０１１３】
まず、第１の動作８１１として、第１の配線２０１（制御線ＣＬ）の電位を電位ＶＣＬ２とし、第３の配線２０３（ワード線ＷＬ）の電位を電位ＶＷＬ２とし、第２の配線２０２（ビット線ＢＬ）に電荷を与え（プリチャージ）、電位ＶＢＬ１とする。なお、ここではプリチャージにより第２の配線２０２（ビット線ＢＬ）に与える電位を電位ＶＢＬ１としているが、電位ＶＷＬ２と異なる電位であれば電位ＶＢＬ１でなくてもかまわない。
【０１１４】
次に、第２の動作８１２として、第１の配線２０１（制御線ＣＬ）の電位を電位ＶＣＬ３とする。第１の配線２０１（制御線ＣＬ）の電位が電位ＶＣＬ３となると、第１の領域２２１に保持されている電位は、電位ＶＭＧ４から電位ＶＭＧ６となる。電位ＶＭＧ６は、トランジスタ２１０のＶｔｈＴＲよりも低い電位であるため、トランジスタ２１０がオン状態となる。トランジスタ２１０がオン状態となると、トランジスタ２１０を介して第２の配線２０２（ビット線ＢＬ）に第３の配線２０３（ワード線ＷＬ）の電位が供給されるため、第２の配線２０２（ビット線ＢＬ）の電位が変化する。
【０１１５】
なお、第１の領域２２１に電位ＶＭＧ３が保持されている場合は、第１の配線２０１（制御線ＣＬ）の電位が電位ＶＣＬ３となると、第１の領域２２１に保持されている電位は電位ＶＭＧ５となる。電位ＶＭＧ５は、トランジスタ２１０のＶｔｈＴＲよりも高い電位であるため、トランジスタ２１０はオフ状態のままとなり、第２の配線２０２（ビット線ＢＬ）の電位は変化しない。
【０１１６】
このようにして、第１の配線２０１（制御線ＣＬ）の電位を電位ＶＣＬ３とした時の第２の配線２０２（ビット線ＢＬ）の電位を検出することで、記憶ゲート２１２が有する第１の領域２２１に記憶されている情報を読み出すことができる。
【０１１７】
記憶ゲート２１２に保持されている情報は、読み出しモードの動作中、及び読み出しモード後も影響を受けず、書き込みモードにより新たな情報に書き換えられるまで保持される。絶縁体化された酸化物半導体は、抵抗率が高く、電荷の移動がほとんどおきないため、記憶ゲート２１２の電位を極めて長時間にわたって保持することが可能となる。
【０１１８】
ところで、いわゆるフラッシュメモリでは、コントロールゲート（制御ゲート）の電位の影響が、隣接するセルのフローティングゲートに及ぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０１１９】
また、フラッシュメモリの上記原理によって、絶縁層の劣化が進行し、書き換え回数の限界（１００００回程度）という別の問題も生じる。
【０１２０】
本明細書で開示する半導体装置は、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０１２１】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、本明細書で開示する半導体装置は、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
【０１２２】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する有利な点である。
【０１２３】
上記説明は、トランジスタ２１０に正孔を多数キャリアとするｐ型トランジスタを用いる場合についてのものであるが、ｐ型トランジスタに代えて、電子を多数キャリアとするｎ型トランジスタを用いることもできる。トランジスタ２１０にｎ型トランジスタを用いる場合は、上記動作原理を踏まえて各配線に供給する電位を決定すればよく、数式９乃至数式１５を、数式１６乃至数式２２に置き換えて決定することができる。なお、電位ＶＢＬ１及び電位ＶＢＬ２は、トランジスタ２１０をオフ状態とする電位とし、電位ＶＢＬ１を電位ＶＢＬ２よりも高い電位とする。
【０１２４】
【数１６】
0005875877.tif 000017
【０１２５】
【数１７】
0005875877.tif 000018
【０１２６】
【数１８】
0005875877.tif 000019
【０１２７】
【数１９】
0005875877.tif 000020
【０１２８】
【数２０】
0005875877.tif 000021
【０１２９】
【数２１】
0005875877.tif 000022
【０１３０】
【数２２】
0005875877.tif 000023
【０１３１】
例えば、トランジスタ２１０にＶｔｈＴＲが２Ｖのｎ型トランジスタを用いる場合は、電位ＶＣＬ１を３Ｖとし、電位ＶＣＬ２を−３Ｖとし、電位ＶＣＬ３を６Ｖとし、電位ＶＢＬ１を０Ｖとし、電位ＶＢＬ２を−２Ｖとし、電位ＶＷＬ１を２Ｖとし、電位ＶＷＬ２を−３Ｖとすればよい。
【０１３２】
図１（Ｂ）に、図１（Ａ）に示したメモリセルを用いた、ｍ×ｎビットの記憶容量を有する半導体装置の回路図の一例を示す。図１（Ｂ）は、メモリセル１２００が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１３３】
図１（Ｂ）に示す半導体装置は、ｍ本の制御線ＣＬと、ｎ本のワード線ＷＬと、ｎ本のビット線ＢＬと、複数のメモリセル１２００が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１２２１と、第２の駆動回路１２２２と、第３の駆動回路１２２３といった周辺回路によって構成されている。ここで、メモリセル１２００としては、図１（Ａ）に示した構成が適用される。
【０１３４】
各メモリセル１２００は、トランジスタ１２１０を有している。トランジスタ１２１０は、制御ゲート１２１１と、記憶ゲート１２１２と、制御ゲート１２１３を有している。制御ゲート１２１１は制御線ＣＬと電気的に接続され、記憶ゲート１２１２はビット線ＢＬと電気的に接続され、制御ゲート１２１３はワード線ＷＬと電気的に接続されている。トランジスタ１２１０のソースまたはドレインの一方はビット線ＢＬと電気的に接続され、ソースまたはドレインの他方はワード線ＷＬと電気的に接続されている。
【０１３５】
また、ｉ行ｊ列のメモリセル１２００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、制御線ＣＬ＿ｉ、ビット線ＢＬ＿ｊ、ワード線ＷＬ＿ｊ、にそれぞれ電気的に接続されている。
【０１３６】
制御線ＣＬは、第１の駆動回路１２２１と電気的に接続されており、ビット線ＢＬは、第２の駆動回路１２２２と電気的に接続されており、ワード線ＷＬは、第３の駆動回路１２２３と電気的に接続されている。なお、ここでは、第１の駆動回路１２２１、第２の駆動回路１２２２、第３の駆動回路１２２３をそれぞれ独立に設けているが、いずれか一、または複数の機能を有するデコーダを用いても良い。
【０１３７】
メモリセル１２００への情報の書き込みは、前述の書き込み動作により行うことができる。また、メモリセル１２００からの情報の読み出しは、前述の読み出し動作により行うことができる。情報の書き込みまたは読み出しは、任意のメモリセル１２００に対して一つずつ行うことができる。また、制御線ＣＬに接続している全てのメモリセル１２００の情報への書き込みまたは読み出しは、どちらか一方の動作を同時に行うこともできる。
【０１３８】
本実施の形態で開示する半導体装置は、動作原理上、ＤＲＡＭで必須とされるキャパシタを用いない構成であるため、単位メモリセル当たりの面積が削減可能となり、高集積化や大記憶容量化が可能となる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能となる。
【０１３９】
また、本実施の形態で開示する半導体装置は、酸化物半導体を絶縁体化させて情報を記憶させるため、保持された電荷の移動がほとんど起こらない。このため、従来のＤＲＡＭで必要とされたリフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低く（例えば、数秒乃至数時間に一度程度）することが可能となり、半導体装置の消費電力を十分に低減することができる。また、情報の読み出し動作によって、記憶された情報が破壊されることもない。
【０１４０】
また、本実施の形態で開示する半導体装置は、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減することができる。
【０１４１】
図４に、メモリセルに記憶されているデータを読み出すための、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンスアンプ回路を有する。
【０１４２】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０１４３】
センスアンプ回路は、端子Ａの電位が参照電位Ｖｒｅｆ（例えば、１Ｖ）より高いとハイデータを出力し、端子Ａの電位が参照電位Ｖｒｅｆより低いとローデータを出力する。まず、読み出しを行うメモリセルを読み出しモードとし、端子Ａに接続されたビット線ＢＬに電位ＶＢＬ１をプリチャージする。次に、読み出し回路のトランジスタをオン状態として、制御線ＣＬに電位ＶＣＬ３を供給し、端子Ａに接続されたビット線ＢＬの電位を参照電位Ｖｒｅｆと比較すると、メモリセルに記憶された情報に応じて、出力データとしてハイデータもしくはローデータを出力する。
【０１４４】
このように、読み出し回路を用いることで、メモリセルに記憶されているデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
【０１４５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１４６】
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の構成およびその作製方法の一例について、図５乃至図９を参照して説明する。
【０１４７】
〈半導体装置の断面構成および平面構成〉
図５は、記憶素子として適用することができるトランジスタの一例を示している。図５（Ａ）は、トランジスタ１５０の平面を示しており、図５（Ｂ）は、図５（Ａ）におけるＡ１−Ａ２で示した部位の断面を示している。図５（Ｃ）は、図５（Ａ）におけるＢ１−Ｂ２で示した部位の断面を示している。
【０１４８】
トランジスタ１５０は、基板１００上に第１の制御ゲート１０１が設けられている。また、第１の制御ゲート１０１上に第１のゲート絶縁層１０２が設けられ、第１のゲート絶縁層１０２上に電極１０３が設けられ、第１のゲート絶縁層１０２と電極１０３に接して記憶ゲート１０４が設けられている。また、記憶ゲート１０４上に第２のゲート絶縁層１０５が設けられ、第２のゲート絶縁層１０５上に第２の制御ゲート１１０と、半導体層１０７が設けられている。また、半導体層１０７上にソース領域１０８ａ及びドレイン領域１０８ｂが設けられ、ソース領域１０８ａ及びドレイン領域１０８ｂ上にソース電極１０９ａ及びドレイン電極１０９ｂが設けられている。また、半導体層１０７、ソース電極１０９ａ及びドレイン電極１０９ｂ上に絶縁層１１１が設けられ、絶縁層１１１上に保護絶縁層１１２が設けられている。トランジスタ１５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。また、第２のゲート絶縁層１０５にはコンタクトホール１０６が設けられている。
【０１４９】
なお、図示していないが、第１の制御ゲート１０１は制御線ＣＬに電気的に接続され、ソース電極１０９ａ及び電極１０３はビット線ＢＬに電気的に接続され、ドレイン電極１０９ｂ及び第２の制御ゲート１１０はワード線ＷＬに電気的に接続される。また、第１の制御ゲート１０１は、実施の形態１の第１の制御ゲート２１１に相当し、第２の制御ゲート１１０は実施の形態１の第２の制御ゲート２１３に相当する。
【０１５０】
電極１０３は、記憶ゲート１０４の一部に接して設けられ、記憶ゲート１０４に記憶させる情報を供給する。記憶ゲート１０４は、第１のゲート絶縁層１０２と第２のゲート絶縁層１０５の間に挟まれて設けられている。また、記憶ゲート１０４は、第１の制御ゲート１０１と半導体層１０７の間に挟まれて設けられている。また、記憶ゲート１０４は、少なくとも半導体層１０７のチャネル形成領域（半導体層１０７中の、ソース領域１０８ａ及びドレイン領域１０８ｂに挟まれた領域）と重なる部分において、第１のゲート絶縁層１０２と第２のゲート絶縁層１０５に接して設けられている。
【０１５１】
第１の制御ゲート１０１は、記憶ゲート１０４と半導体層１０７のチャネル形成領域と重なる位置に設けられている。電極１０３は、第１の制御ゲート１０１及び半導体層１０７のチャネル形成領域から離れた位置に設けられている。
【０１５２】
記憶ゲート１０４は、第１の制御ゲート１０１及び半導体層１０７のチャネル形成領域と重畳する第１の領域１２１と、第１の制御ゲート１０１の端部を越えて延伸し、第２の制御ゲート１１０と重畳する第２の領域１２２を有する。ビット線ＢＬから供給される情報は、第２の領域１２２を介して第１の領域１２１に記憶される。
【０１５３】
また、第１の制御ゲート１０１の一部と、第２の制御ゲート１１０の一部は、記憶ゲート１０４の一部を間に挟んで重畳している。また、第２の制御ゲート１１０の他の一部と、電極１０３の一部は、記憶ゲート１０４の他の一部を間に挟んで重畳している。
【０１５４】
第２の制御ゲート１１０により、第２の領域１２２の導体化及び絶縁体化を制御することにより、記憶ゲート１０４に記憶した情報を確実に保持することができる。
【０１５５】
図６に、トランジスタ１５０にバックゲート１１３を形成した構成例として、トランジスタ１６０を示す。図６（Ａ）は、トランジスタ１６０の平面を示しており、図６（Ｂ）は、図６（Ａ）におけるＣ１−Ｃ２で示した部位の断面を示している。図６（Ｃ）は、図６（Ａ）におけるＤ１−Ｄ２で示した部位の断面を示している。
【０１５６】
バックゲート１１３は、第１の制御ゲート１０１と、バックゲート１１３で半導体層１０７のチャネル形成領域を挟むように配置される。バックゲート１１３は、第１の制御ゲート１０１、ソース電極１０９ａ、ドレイン電極１０９ｂなどと同様の材料及び方法により形成することができる。
【０１５７】
図６において、バックゲート１１３は、半導体層１０７のチャネル形成領域上に、絶縁層１１１及び保護絶縁層１１２を介して形成されている。図６では、バックゲート１１３を保護絶縁層１１２上に形成する例を示しているが、バックゲート１１３は、絶縁層１１１と保護絶縁層１１２の間に形成してもよい。
【０１５８】
バックゲート１１３は、ソース電極１０９ａまたはドレイン電極１０９ｂのどちらかに電気的に接続しても良いし、第１の制御ゲート１０１に電気的に接続してもよい。また、どこにも接続せず電気的に浮遊した状態（フローティング）としても良い。バックゲート１１３を設けると、半導体装置に複数のトランジスタを形成した時の特性ばらつきが低減し、半導体装置の動作が安定する効果が得られる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０１５９】
なお、図５及び図６を用いてボトムゲート構造のトランジスタを例として説明したが、本実施の形態の構成はこれに限られるものではない。図７に示すトランジスタ１７０は、トップゲート構造のトランジスタの一例であり、図７（Ａ）は、トランジスタ１７０の平面を示しており、図７（Ｂ）は、図７（Ａ）におけるＥ１−Ｅ２で示した部位の断面を示している。また、図７（Ｃ）は、図７（Ａ）におけるＦ１−Ｆ２で示した部位の断面を示している。
【０１６０】
トランジスタ１７０は、基板１００上に下地層１１４が設けられ、下地層１１４上に半導体層１０７が設けられ、半導体層１０７上にソース領域１０８ａ及びドレイン領域１０８ｂが設けられている。また、ソース領域１０８ａ及びドレイン領域１０８ｂ上にソース電極１０９ａ及びドレイン電極１０９ｂが設けられ、下地層１１４上に第２の制御ゲート１１０が設けられている。
【０１６１】
また、半導体層１０７、ソース電極１０９ａ、ドレイン電極１０９ｂ、及び第２の制御ゲート１１０上に第１のゲート絶縁層１０２が形成されている。また、第１のゲート絶縁層１０２上に記憶ゲート１０４と電極１０３が設けられ、電極１０３は第１のゲート絶縁層１０２に形成されたコンタクトホール１１５を介してソース電極１０９ａと電気的に接続されている。また、記憶ゲート１０４は、電極１０３を介してソース電極１０９ａと電気的に接続されている。
【０１６２】
また、記憶ゲート１０４上に第２のゲート絶縁層１０５が形成され、第２のゲート絶縁層１０５上の、半導体層１０７と重なる位置に第１の制御ゲート１０１が形成されている。また、第１の制御ゲート１０１上に絶縁層１１１が設けられ、絶縁層１１１上に保護絶縁層１１２が設けられている。
【０１６３】
記憶ゲート１０４は、第１の制御ゲート１０１及び半導体層１０７のチャネル形成領域と重畳する第１の領域１２１と、第１の制御ゲート１０１の端部を越えて延伸し、第２の制御ゲート１１０と重畳する第２の領域１２２を有する。ビット線ＢＬから供給される情報は、第２の領域１２２を介して第１の領域１２１に記憶される。
【０１６４】
また、第１の制御ゲート１０１の一部と、第２の制御ゲート１１０の一部は、記憶ゲート１０４の一部を間に挟んで重畳している。また、第２の制御ゲート１１０の他の一部と、電極１０３の一部は、記憶ゲート１０４の他の一部を間に挟んで重畳している。
【０１６５】
トランジスタ１７０は、トランジスタ１５０と第１の制御ゲート１０１や半導体層１０７の積層位置などが異なるが、トランジスタ１５０と同様に機能することができる。
【０１６６】
また、トランジスタ１７０にバックゲート１１３を設ける場合は、例えば、基板１００と下地層１１４の間の、半導体層１０７と重なる位置に設けることができる。
【０１６７】
また、トップゲート構造の場合は、半導体層１０７を最下層に設ける構成となるため、基板１００にシリコンウェハなどの単結晶基板を用いて、単結晶基板の一部を半導体層１０７として用いることが容易となる。
【０１６８】
〈半導体装置の作製方法〉
次に、本実施の形態で示した半導体装置の作製方法について、トランジスタ１５０の作製方法を例として、図８及び図９を参照して説明する。
【０１６９】
まず、基板１００上に導電層を形成し、第１のフォトリソグラフィ工程により導電層（これと同じ層で形成される配線を含む）を選択的にエッチング除去し、第１の制御ゲート１０１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
【０１７０】
基板１００に使用することができる基板に大きな制限はないが、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。
【０１７１】
また、基板１００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設けるとよい。
【０１７２】
また、基板１００と第１の制御ゲート１０１の間に、下地層を設けてもよい。下地層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができ、基板１００からの不純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。下地層は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
【０１７３】
また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板１００からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【０１７４】
また、下地層として酸化ガリウムを用いてもよい。また、下地層を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
【０１７５】
次に、スパッタリング法、真空蒸着法、またはメッキ法を用いて導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングして第１の制御ゲート１０１を形成する。導電層上に形成するマスクは印刷法、インクジェット法、フォトリソグラフィ法等を適宜用いることができる。
【０１７６】
導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ドライエッチング法で行う場合のエッチングガスとしては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。
【０１７７】
第１の制御ゲート１０１を形成する材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を用いてもよい。
【０１７８】
また、第１の制御ゲート１０１は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【０１７９】
また、第１の制御ゲート１０１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１８０】
また、第１の制御ゲート１０１と記憶ゲート１０４に重畳し、かつ、第１の制御ゲート１０１と第１のゲート絶縁層１０２に接して、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を形成してもよい。
【０１８１】
本実施の形態では、第１の制御ゲート１０１として、窒化チタン上にタングステンを積層する二層構造を用いる。なお、第１の制御ゲート１０１の端部をテーパー形状とすると、後に形成される層の被覆性が向上するため好ましい。
【０１８２】
次に、第１の制御ゲート１０１上に第１のゲート絶縁層１０２を形成する。第１のゲート絶縁層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ランタン、酸化セシウム、酸化マグネシウム、及び酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができる。
【０１８３】
また、第１のゲート絶縁層１０２として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えないまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ガリウム、酸化ランタン、酸化セシウム、及び酸化マグネシウムのいずれか一以上との積層構造とすることができる。第１のゲート絶縁層１０２の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【０１８４】
第１のゲート絶縁層１０２は、スパッタリング法、ＣＶＤ法等により形成する。第１のゲート絶縁層１０２の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。また、第１のゲート絶縁層１０２は単層に限らず異なる層の積層でも良い。
【０１８５】
また、第１のゲート絶縁層１０２は、加熱により酸素放出される材料を用いることが好ましい。「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１８６】
本実施の形態では、第１のゲート絶縁層１０２として、第１の制御ゲート１０１上に酸化シリコン層を１００ｎｍの厚さで形成する（図８（Ａ）参照）。
【０１８７】
次に、第１のゲート絶縁層１０２上に導電層を形成し、第２のフォトリソグラフィ工程により導電層を選択的にエッチング除去し、電極１０３（これと同じ層で形成される配線を含む）を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１８８】
電極１０３に用いる導電層は、第１の制御ゲート１０１と同様の材料及び方法で形成することができる。本実施の形態では、第１の制御ゲート１０１として、チタンを用いる。
【０１８９】
次いで、電極１０３及び第１のゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層を形成する。
【０１９０】
また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で電極１０３及び第１のゲート絶縁層１０２が形成された基板１００を予備加熱し、基板１００に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層１１１の成膜前に、ソース電極１０９ａ及びドレイン電極１０９ｂまで形成した基板１００にも同様に行ってもよい。
【０１９１】
記憶ゲート１０４としては、亜鉛を含む金属酸化物半導体を用いることができる。また、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体や、Ｉｎ−Ｇａ系酸化物半導体、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含ませてもよい。酸化物半導体は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。
【０１９２】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。このとき、酸化物半導体の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１９３】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１９４】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１９５】
本実施の形態では、酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる（図８（Ｂ）参照）。
【０１９６】
ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。
【０１９７】
酸化物半導体を形成する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０１９８】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【０１９９】
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【０２００】
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【０２０１】
さらに、スパッタガスを成膜室に導入する直前にスパッタガスを精製するための精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【０２０２】
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０２０３】
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０２０４】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０２０５】
酸化物半導体をスパッタリング法で作製するためのターゲットは、例えば、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比で有するターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、ＩＧＺＯと呼ぶことができる。
【０２０６】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合は、ターゲットの組成比を、原子数比でＩｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。
【０２０７】
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０２０８】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０２０９】
酸化物半導体の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。
【０２１０】
基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。
【０２１１】
また、酸化物半導体層中のＮａやＬｉなどのアルカリ金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０２１２】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０２１３】
なお、上記スパッタリング装置を用いても、酸化物半導体層は少なからず窒素を含んで形成される場合がある。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体層の窒素濃度が、５×１０１８ａｔｏｍｓ／ｃｍ３未満で含まれる場合がある。
【０２１４】
また、第１のゲート絶縁層１０２の形成と記憶ゲート１０４となる酸化物半導体層の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に触れることなく連続して行うことで、第１のゲート絶縁層１０２と酸化物半導体層の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐことができる。
【０２１５】
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層を高純度化することができる。
【０２１６】
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０２１７】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０２１８】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０２１９】
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２２０】
次いで、酸化物半導体層を第３のフォトリソグラフィ工程により選択的にエッチング除去し、記憶ゲート１０４を形成する（図８（Ｂ）参照）。また、記憶ゲート１０４を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２２１】
なお、ここでの酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【０２２２】
レジストマスクを除去した後、記憶ゲート１０４に酸素を導入してもよい。酸素の導入は、プラズマドープ法により行うことができる。具体的には、高周波（ＲＦ）を用いて酸素をプラズマ化し、酸素ラジカル、酸素イオンを基板上の酸化物半導体層へ導入する。この時、記憶ゲート１０４が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素を導入することができる。酸素の導入は、イオン注入法により行ってもよい。
【０２２３】
プラズマドープ法により記憶ゲート１０４に導入される酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素を発生させ、記憶ゲート１０４を処理することができる。
【０２２４】
記憶ゲート１０４に酸素を導入することで、酸素が過剰に導入された記憶ゲート１０４（酸化物半導体）が形成される。酸素の電気陰性度は３．０であり、電気陰性度が約２．０である酸化物半導体層中の金属（Ｚｎ、Ｇａ、Ｉｎ）よりも大きいため、酸化物半導体層中に水素よりも酸素を多くに含有させることで、Ｍ−Ｈ結合より水素原子を奪い、ＯＨ基を形成する。なお、このＯＨ基は、Ｍと結合してＭ−Ｏ−Ｈ基を形成しうる。
【０２２５】
すなわち、酸素の導入により、酸化物半導体を構成している金属と水素の間の結合、或いは該金属と水酸基の間の結合を切断するとともに、これら水素、または水酸基が、酸素と反応することで水を生成する。特に未結合手を有する酸素は、酸化物半導体中に残存する水素と容易に反応し、水を生成しやすい。よって、後に行われる加熱処理により、不純物である水素、または水酸基を、水として、脱離させやすくすることができる。
【０２２６】
記憶ゲート１０４に酸素を導入した後、第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行う。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
【０２２７】
以上の工程を経ることによって、酸素の導入及び加熱処理によって、酸化物半導体層の脱水化または脱水素化を行うことができ、第１の加熱処理で除去しきれなかった水素、水分、水酸基又は水素化物（「水素化合物」ともいう）などの水素分子を含む不純物を記憶ゲート１０４中から排除することができる。また、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い、記憶ゲート１０４を構成する酸化物半導体をｉ型（真性）化することができる。また、記憶ゲート１０４と、記憶ゲート１０４が接する絶縁層との界面に生じた欠陥を低減することができる。このようにして、記憶ゲート１０４を構成する酸化物半導体を電気的にｉ型化された酸化物半導体とすることができる。
【０２２８】
続いて、記憶ゲート１０４及び電極１０３を覆って第２のゲート絶縁層１０５を形成する（図８（Ｃ）参照）。第２のゲート絶縁層１０５は、前述した第１のゲート絶縁層１０２と同様の材料及び方法で形成することができる。
【０２２９】
続いて、第２のゲート絶縁層１０５上に半導体層を形成し、第４のフォトリソグラフィ工程により半導体層を選択的にエッチング除去し、トランジスタ１５０のチャネルが形成される半導体層１０７と、ソース領域及びドレイン領域となる半導体層１０８を形成する。半導体層１０７及び半導体層１０８には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタ１５０は、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。
【０２３０】
上記半導体は、例えばＣＶＤ法やスパッタリング法などにより形成することができる。また、多結晶半導体や微結晶半導体は、非晶質半導体を形成した後に、非晶質半導体に加熱処理やレーザー光の照射を行って得ることもできる。
【０２３１】
本実施の形態では、半導体層１０７を形成するための半導体層として、プラズマＣＶＤ法により微結晶シリコンを形成する。半導体層１０７を形成するための半導体材料ガスとしては、シラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を含むガスを用いることができる。半導体層１０７の膜厚は、１０ｎｍ以上３００ｎｍ以下が好ましい。
【０２３２】
また、半導体層１０８を形成するための半導体層として、プラズマＣＶＤ法によりｐ型の微結晶シリコンを形成する。ｐ型の不純物を含む半導体層１０８は、シラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）に１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを混合したものを用いることで形成できる。また、半導体層１０８の膜厚は、１０ｎｍ以上１００ｎｍ以下が好ましい。
【０２３３】
また、ｐ型の不純物を含む半導体層１０８は、不純物元素を含まないシリコン層を形成した後に、イオン注入法やプラズマドーピング法などを用いて、該シリコン層に不純物元素を導入してもよい。なお、イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。半導体層１０８をｐ型の半導体とすることで、トランジスタ１５０をｐ型トランジスタ（ｐチャネル型のトランジスタ）とすることができる。
【０２３４】
また、半導体層１０８を形成するための半導体材料ガスに、１３族ではなく１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを混合することで、半導体層１０８を構成する半導体をｎ型の半導体とすることができる。また、不純物元素を含まないシリコン層を形成した後に、イオン注入法やプラズマドーピング法などを用いて、該シリコン層に不純物元素を導入してもよい。なお、イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。半導体層１０８をｎ型の半導体とすることで、トランジスタ１５０をｎ型トランジスタ（ｎチャネル型のトランジスタ）とすることができる。
【０２３５】
また、不純物を含む半導体層１０８を形成せず、イオン注入法やプラズマドーピング法などを用いて、半導体層１０７の一部に不純物を導入し、半導体層１０７中にソース領域、ドレイン領域、及びチャネル形成領域を設けてもよい。
【０２３６】
また、半導体層１０７のチャネル形成領域に適量の不純物元素を含有させることで、トランジスタ１５０のしきい値電圧を変動させることが可能となる。
【０２３７】
また、半導体層１０７として、酸化物半導体を用いることもできる。酸化物半導体は、記憶ゲート１０４と同様の材料及び方法を用いて形成することができる。酸化物半導体は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
【０２３８】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１５０を得ることができる。
【０２３９】
なお、記憶ゲート１０４、半導体層１０７、及び半導体層１０８に用いる酸化物半導体には、非晶質の酸化物半導体を用いてもよいし、結晶性を有する酸化物半導体を用いてもよい。例えば、酸化物半導体に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、または、金属原子と酸素原子が層状に配列した結晶部を含む、ｃ軸配向を有する酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２４０】
ＣＡＡＣ−ＯＳは単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
【０２４１】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳの被形成面に垂直な方向やＣＡＡＣ−ＯＳの表面に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳの被形成面に垂直な方向や、ＣＡＡＣ−ＯＳの表面に垂直な方向）を向いていてもよい。
【０２４２】
また、ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２４３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２４４】
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体または絶縁体になりうる。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面、或いは、基板面、或いは、界面に垂直な方向から観察すると三角形、または、六角形の原子配列が認められ、且つ、その膜断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２４５】
チャネル形成領域を有する半導体層に、ＣＡＡＣ−ＯＳを用いたトランジスタは、トランジスタに光照射が行われ、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。
【０２４６】
ＣＡＡＣ−ＯＳは、基板を１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に加熱しながら成膜をすることによって形成することができる。また、１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。
【０２４７】
さらに、酸化物半導体形成後に、基板に加熱処理を施して、酸化物半導体からより水素を放出させると共に、酸化物半導体と接する絶縁層に含まれる酸素の一部を、酸化物半導体に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ−ＯＳを形成することができる。
【０２４８】
該加熱処理の温度は、酸化物半導体から水素を放出させると共に、酸化物半導体と接する絶縁層に含まれる酸素の一部を放出させ、さらには酸化物半導体に拡散させる温度が好ましく、代表的には、１５０℃以上基板の歪み点以下、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２４９】
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成するための時間を短縮することができる。
【０２５０】
該加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０２５１】
以上の方法で、ＣＡＡＣ−ＯＳを形成することができる。
【０２５２】
次いで、電極１０３の一部が露出するように、第５のフォトリソグラフィ工程により、第２のゲート絶縁層１０５を選択的にエッチング除去して、電極１０３と重畳する位置にコンタクトホール１０６を形成する（図９（Ａ）参照）。また、コンタクトホール１０６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２５３】
第２のゲート絶縁層１０５のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ドライエッチング法で行う場合のエッチングガスとしては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）もしくは三フッ化窒素（ＮＦ３）などを代表とするフッ素系ガス又は酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。ウェットエッチング法で行う場合のエッチング溶液としては、フッ化水素アンモニウム及びフッ化アンモニウムを含む混合溶液のような、フッ酸系の溶液を用いるとよい。
【０２５４】
次いで、第２の制御ゲート１１０、ソース電極１０９ａ及びドレイン電極１０９ｂ（これと同じ層で形成される配線を含む）となる導電層を形成する。第２の制御ゲート１１０、ソース電極１０９ａ及びドレイン電極１０９ｂに用いる導電層は、電極１０３または第１の制御ゲート１０１と同様の材料及び方法で形成することができる。また、第２の制御ゲート１１０、ソース電極１０９ａ及びドレイン電極１０９ｂに用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０２５５】
第６のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行って第２の制御ゲート１１０、ソース電極１０９ａ、ドレイン電極１０９ｂを形成する（図９（Ｂ）参照）。また、レジストマスクはインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２５６】
導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。続いて、ソース電極１０９ａ、及びドレイン電極１０９ｂをマスクとして半導体層１０８の一部をエッチングし、ソース領域１０８ａ及びドレイン領域１０８ｂを形成する。半導体層１０８のエッチングの際には、半導体層１０７が除去されないように、エッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、半導体層１０７の一部がエッチングされ、溝部（凹部）を有する半導体層となることもある。また、半導体層１０８のエッチングは、導電層のエッチングと同時に行うことも可能である。
【０２５７】
次いで、半導体層１０７、第２の制御ゲート１１０、ソース電極１０９ａ及びドレイン電極１０９ｂの上に、絶縁層１１１を形成する。絶縁層１１１は、第１のゲート絶縁層１０２と同様の材料及び方法で形成することができる。なお、半導体層１０７に酸化物半導体を用いる場合、絶縁層１１１として、または、絶縁層１１１と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。
【０２５８】
本実施の形態では、絶縁層１１１として、膜厚２００ｎｍの酸化シリコン層を、スパッタリング法を用いて形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコンのスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
【０２５９】
また、半導体層１０７に酸化物半導体を用いた場合、絶縁層１１１形成後に、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第３の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第３の加熱処理を行ってもよい。第３の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層１１１と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
【０２６０】
半導体層１０７に酸化物半導体を用いた場合、半導体層１０７と酸素を含む絶縁層１１１とを接した状態で熱処理を行うと、酸素を含む絶縁層１１１から酸素を半導体層１０７へ供給することができる。なお、酸素を含む絶縁層１１１は、その化学量論比よりも酸素を過剰に含む領域を有する絶縁層であることが好ましい。
【０２６１】
以上の工程でトランジスタ１５０が形成される。また、絶縁層１１１上にさらに保護絶縁層１１２を形成してもよい。保護絶縁層１１２には、水分や、水素イオンや、ＯＨ−などの不純物をほとんど含まず、更にアルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるとよい。具体的には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウムなどを用いると良い。本実施の形態では、保護絶縁層１１２に酸化アルミニウムを用いる（図９（Ｃ）参照）。
【０２６２】
また、保護絶縁層１１２は、保護絶縁層１１２の下方に設ける第１のゲート絶縁層１０２または下地層と接する構成とすることが好ましく、基板の端部近傍からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保護絶縁層１１２と接する第１のゲート絶縁層１０２または下地層を、窒化シリコンや酸化アルミニウムとすると有効である。即ち、酸化物半導体層の下面、上面、及び側面を囲むように窒化シリコンや酸化アルミニウムを設けると、半導体装置の信頼性が向上する。
【０２６３】
トランジスタ１５０の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
【０２６４】
また、第１の加熱処理を行わず、第２の加熱処理を第１の加熱処理の条件で行ってもよい。
【０２６５】
なお、トランジスタ１５０において、第１の制御ゲート１０１、電極１０３、ソース電極１０９ａ及びドレイン電極１０９ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。第１の制御ゲート１０１、電極１０３、ソース電極１０９ａ及びドレイン電極１０９ｂの端部をテーパー形状とすることにより、以降の工程で形成される層の被覆性を向上し、段切れを防止することができる。
【０２６６】
また、トップゲート構造を有するトランジスタ１７０は、ボトムゲート構造を有するトランジスタ１５０と第１の制御ゲート１０１や半導体層１０７の積層位置などが異なるが、トランジスタ１５０と同様の材料、方法を適宜用いることで作製することができる。
【０２６７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２６８】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラやデジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２６９】
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２７０】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２７１】
図１０（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２７２】
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。
【０２７３】
また、表示パネル７４２はタッチパネルを備えており、図１０（Ｄ）には映像表示されている複数の操作キー７４５を点線で示している。なお、太陽電池セル７４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２７４】
筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２７５】
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２７６】
図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２７７】
以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０２７８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２７９】
１００    基板
１０１    第１の制御ゲート
１０２    第１のゲート絶縁層
１０３    電極
１０４    記憶ゲート
１０５    第２のゲート絶縁層
１０６    コンタクトホール
１０７    半導体層
１０８    半導体層
１１０    第２の制御ゲート
１１１    絶縁層
１１２    保護絶縁層
１１３    バックゲート
１１４    下地層
１１５    コンタクトホール
１２１    第１の領域
１２２    第２の領域
１５０    トランジスタ
１６０    トランジスタ
１７０    トランジスタ
２００    メモリセル
２０１    第１の配線
２０２    第２の配線
２０３    第３の配線
２１０    トランジスタ
２１１    第１の制御ゲート
２１２    記憶ゲート
２１３    第２の制御ゲート
２２１    第１の領域
２２２    第２の領域
３００    容量素子
３０１    電極
３０２    酸化物半導体
３０３    絶縁体
３０４    電極
３１１    曲線
３１２    曲線
３２０    部位
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
８０１    第１の動作
８０２    第２の動作
８０３    第３の動作
８１１    第１の動作
８１２    第２の動作
１２００    メモリセル
１２１０    トランジスタ
１２１１    制御ゲート
１２１２    記憶ゲート
１２２１    第１の駆動回路
１２２２    第２の駆動回路
１２２３    第３の駆動回路
１０８ａ    ソース領域
１０８ｂ    ドレイン領域
１０９ａ    ソース電極
１０９ｂ    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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