(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の下面に形成されたドレイン電極と、
前記半導体基板の上面に形成された前記第１導電型の半導体層と、
前記半導体層の上層部に形成された第２導電型の第１半導体領域と、
前記第１半導体領域の上層部に形成された前記第１導電型の第２半導体領域と、
前記第１半導体領域の上層部に形成された前記第２導電型の第３半導体領域と、
前記第２半導体領域と前記半導体層とに挟まれた前記第１半導体領域の上面または側面に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第２半導体領域の上面に形成されたソース電極と、
前記第３半導体領域の上面に形成された第２ゲート電極と、
を有し、
前記第１ゲート電極および前記第２ゲート電極のそれぞれは、前記半導体層の上面に沿う第１方向に延在しており、
前記第１ゲート電極および前記第２ゲート電極は、前記第１方向に直交する第２方向において並んで配置されている、半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第２ゲート電極は、前記第３半導体領域の前記上面に、第２ゲート絶縁膜を介して形成されたことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記半導体層の上層部に形成され、内壁に前記第１半導体領域の前記側面および前記第２半導体領域の側面が露出した溝部を有し、
前記第１ゲート電極は、前記内壁に露出した前記第１半導体領域の前記側面に、前記第１ゲート絶縁膜を介して形成されたことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記第１ゲート電極と前記第２ゲート電極は、電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記半導体基板および前記半導体層は、炭化珪素からなることを特徴とする半導体装置。
【請求項６】
（ａ）第１導電型の半導体基板の上面に前記第１導電型の半導体層を形成する工程、
（ｂ）前記半導体層の上層部に第２導電型の第１半導体領域を形成する工程、
（ｃ）前記第１半導体領域の上層部に前記第１導電型の第２半導体領域を形成する工程、
（ｄ）前記第１半導体領域の上層部に前記第２導電型の第３半導体領域を形成する工程、
（ｅ）前記（ｃ）工程および前記（ｄ）工程の後、前記半導体層上に、絶縁膜および導電膜を順次形成する工程、
（ｆ）前記導電膜および前記絶縁膜をパターニングすることで、前記第２半導体領域と前記半導体層とに挟まれた前記第１半導体領域の上面または側面に、前記絶縁膜からなる第１ゲート絶縁膜を介して前記導電膜からなる第１ゲート電極を形成するとともに、前記第３半導体領域の上面に、前記絶縁膜からなる第２ゲート絶縁膜を介して前記導電膜からなる第２ゲート電極を形成する工程、
（ｇ）前記第２半導体領域の上面にソース電極を形成する工程、
（ｈ）前記半導体基板の下面にドレイン電極を形成する工程、
を有し、
前記第１ゲート電極および前記第２ゲート電極のそれぞれは、前記半導体層の上面に沿う第１方向に延在しており、
前記第１ゲート電極および前記第２ゲート電極は、前記第１方向に直交する第２方向において並んで配置されている、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
（ｉ）前記（ｃ）工程および前記（ｄ）工程の後、前記半導体層の上層部に、内壁に前記第１半導体領域の前記側面および前記第２半導体領域の側面が露出するように、溝部を形成する工程、
を有し、
前記（ｅ）工程において、前記（ｉ）工程の後、前記半導体層上に、および、前記溝部の内壁に、前記絶縁膜および前記導電膜を順次形成し、
前記（ｆ）工程において、前記導電膜および前記絶縁膜をパターニングすることで、前記内壁に露出した前記第１半導体領域の前記側面に、前記第１ゲート絶縁膜を介して前記第１ゲート電極を形成するとともに、前記第３半導体領域の前記上面に、前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法であって、
前記半導体基板および前記半導体層は、炭化珪素からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に縦型ＭＩＳＦＥＴを備えた半導体装置および製造に適用して有効な技術に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）の禁制帯幅は、シリコン（Ｓｉ）の禁制帯幅に比べて大きい。また、ＳｉＣの絶縁破壊電界は、Ｓｉの絶縁破壊電界に比べて１桁程度大きい。そのため、ＳｉＣからなる半導体素子は、次世代のパワーデバイスとして有望視されている。特に、ＳｉＣからなる縦型パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、数百Ｖ〜数ｋＶの幅広い使用電圧範囲において、耐圧性に優れている。また、上記した使用電圧範囲において、ＳｉＣからなる縦型パワーＭＩＳＦＥＴのオン状態のときの抵抗（オン抵抗）は、従来のＳｉからなる半導体素子のオン抵抗よりも大幅に低減できることが見込まれる。
【０００３】
特開２０００−１８８３９９号公報（特許文献１）には、半導体領域としてＳｉＣを用いた縦型パワーＭＩＳＦＥＴについての技術が記載されている。このような縦型パワーＭＩＳＦＥＴでは、ドレイン電極とソース電極との間に、ｎ型のドレイン領域、ｐ型のベース領域およびｎ型のソース領域が設けられ、ベース領域の表面にゲート絶縁膜を介してゲート電極が設けられている。
【０００４】
上記した縦型パワーＭＩＳＦＥＴをオン状態にするオン動作においては、ゲート電極に、ソース電極に対して正の電圧を印加した状態で、ドレイン電極に、ソース電極に対して正の電圧を印加する。このとき、電流は、ドレイン電極から、ｎ型のドレイン領域、ｐ型のベース領域の表層部（チャネル領域）に形成された反転層、および、ｎ型のソース領域を通して、ソース電極に流れる。
【０００５】
一方、縦型パワーＭＩＳＦＥＴをオフ状態にするオフ動作においては、ゲート電極に、ソース電極に対して負または零の電圧を印加する。このとき、ｐ型のベース領域の表層部（チャネル領域）に形成されていた反転層を消滅させることで、電流が遮断される。
【０００６】
このような縦型パワーＭＩＳＦＥＴを構成し、ＳｉＣからなる縦型ＭＩＳＦＥＴにおいては、チャネル領域のうちゲート絶縁膜との界面近傍の部分に多量の界面準位が存在するというＳｉＣ特有の問題がある。チャネル領域を流れる電子は、界面準位に捕獲または散乱される。そのため、ＳｉＣからなる縦型ＭＩＳＦＥＴのチャネル領域における移動度が、ＳｉＣにおける本来の移動度よりも大幅に低下し、ＳｉＣからなる縦型ＭＩＳＦＥＴのオン抵抗が増加する。
【０００７】
上記したＳｉＣからなる縦型ＭＩＳＦＥＴについては、そのオン抵抗を低減するために様々な工夫がなされている。特開２０１１−２５４１１９号公報（特許文献２）には、ｐ型のベース領域の表面にｎ型不純物を注入（カウンター注入）することで、チャネル領域を、実効的に、ｐ型のベース領域の表層部（上層部）でなく表層部（上層部）よりも内部に形成する埋め込みチャネル技術が記載されている。このような埋め込みチャネル技術によれば、縦型ＭＩＳＦＥＴがオン状態のときに、電子が、ベース領域のうちゲート絶縁膜との界面から離れた部分を通るため、チャネル移動度が向上する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１８８３９９号公報
【特許文献２】特開２０１１−２５４１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者の検討によれば、次のことが分かった。
【００１０】
上記した埋め込みチャネル技術を用いた場合でも、ゲート電極にさらに高い電圧を印加したときは、反転層を流れる電子が、ベース領域のうちゲート絶縁膜との界面近傍の部分に引き寄せられ、結果として移動度は低下する。したがって、埋め込みチャネル技術を用いた場合でも、実際には、オン抵抗を低減させることが困難であるという問題がある。
【００１１】
また、上記した埋め込みチャネル技術を用い、カウンター注入を行うことで、ベース領域のうちゲート絶縁膜との界面近傍の部分における不純物濃度が低下するため、縦型ＭＩＳＦＥＴの閾値電圧が低下する。その結果、ゲート電極にゲート電圧を印加しないときも反転層が形成されやすくなり、ゲート電極にゲート電圧を印加しないときに電流を遮断する動作、いわゆるノーマリオフ動作を確実に行うことが困難になるという問題がある。
【００１２】
このように、縦型ＭＩＳＦＥＴを備えた半導体装置では、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができず、半導体装置の性能を低下させる。
【００１３】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体装置は、下面にドレイン電極が形成され、上面にｎ−型エピタキシャル層が形成されたｎ＋型ＳｉＣ基板を備えた縦型ＭＩＳＦＥＴである。ｎ−型エピタキシャル層の上層部にｐ型ボディ領域が形成され、ｐ型ボディ領域の上層部にｎ＋型ソース領域およびｐ＋型ボディコンタクト領域が形成されている。ｐ型ボディ領域のうちｎ＋型ソース領域とｎ−型エピタキシャル層とに挟まれた部分の上面には、第１ゲート絶縁膜を介して第１ゲート電極が形成されており、ｐ＋型ボディコンタクト領域の上面には、第２ゲート電極が形成されている。
【００１７】
また、代表的な実施の形態による半導体装置の製造方法は、ドレイン電極、ｎ−型エピタキシャル層、ならびに、ｎ−型エピタキシャル層の上面に形成された第１ゲート電極、ソース電極および第２ゲート電極を備えた縦型ＭＩＳＦＥＴを形成するものである。まず、ｎ＋型ＳｉＣ基板の上面にｎ−型エピタキシャル層を形成し、形成したｎ−型エピタキシャル層の上層部にｐ型ボディ領域を形成する。次いで、ｐ型ボディ領域の上層部にｎ＋型ソース領域およびｐ＋型ボディコンタクト領域を形成する。次いで、ｎ−型エピタキシャル層上に、絶縁膜および導電膜を順次形成し、形成した導電膜および絶縁膜をパターニングする。これにより、ｎ＋型ソース領域とｎ−型エピタキシャル層とに挟まれたｐ型ボディ領域の上面に、第１ゲート絶縁膜を介して第１ゲート電極を形成するとともに、ｐ＋型ボディコンタクト領域の上面に、第２ゲート絶縁膜を介して第２ゲート電極を形成する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の上面図である。
【図３】図１において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【図４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】比較例１の半導体装置の要部断面図である。
【図１６】図１５において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【図１７】伝導帯エネルギーの、チャネル領域の表面からの深さに対する依存性を示すグラフである。
【図１８】電子移動度の、チャネル領域の表面からの深さに対する依存性を示すグラフである。
【図１９】実施の形態１の第１変形例の半導体装置の要部断面図である。
【図２０】実施の形態１の第２変形例の半導体装置の上面図である。
【図２１】実施の形態２の半導体装置の要部断面図である。
【図２２】図２１において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【図２３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態３の半導体装置の上面図である。
【図２９】実施の形態３の半導体装置の要部断面図である。
【図３０】図２９において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【図３１】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２７】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、ＳｉＣからなる縦型ＭＩＳＦＥＴを備えたものである。
【００２８】
図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置の上面図である。図１は、図２のＡ−Ａ線に沿った断面図である。なお、図２においては、理解を簡単にするために、ソース電極２０（図1参照）および層間絶縁膜２３（図1参照）を除去した（透視した）状態を図示している。また、図２においては、理解を簡単にするために、ｎ−型エピタキシャル層１２、ｐ型ボディ領域１３、ｎ＋型ソース領域１４のうち、第１ゲート電極１９または第２ゲート電極２２に覆われた部分を破線により図示している。さらに、図２においては、理解を簡単にするために、層間絶縁膜２３（図1参照）に形成されたソースコンタクト孔（開口部）２４の底面の外周を二点鎖線により図示している。
【００２９】
図１および図２に示すように、本実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０は、ｎ＋型ＳｉＣ基板１０、ドレイン電極１１、ｎ−型エピタキシャル層１２、ｐ型ボディ領域１３、ｎ＋型ソース領域１４、ｐ＋型ボディコンタクト領域１５を有する。また、縦型ＭＩＳＦＥＴ５０は、第１ゲート絶縁膜１８、第１ゲート電極１９、ソース電極２０、第２ゲート絶縁膜２１および第２ゲート電極２２を有する。
【００３０】
ｎ＋型ＳｉＣ基板１０は、例えば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物を導入した炭化珪素（ＳｉＣ）からなるｎ型半導体基板（第１導電型の半導体基板）である。ｎ＋型ＳｉＣ基板１０の不純物濃度は、比較的高濃度であり、例えば１×１０１８〜１×１０２１ｃｍ−３程度とすることができる。また、ｎ＋型ＳｉＣ基板１０の厚さを、例えば５０〜５００μｍ程度とすることができる。
【００３１】
ドレイン電極１１は、ｎ＋型ＳｉＣ基板１０の下面に形成された電極である。ドレイン電極１１は、ｎ＋型ＳｉＣ基板１０と電気的に接続されている。ドレイン電極１１として、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）などを積層した導電膜を用いることができる。このような導電膜を用いることで、ドレイン電極１１とｎ＋型ＳｉＣ基板１０とを、低抵抗で電気的に接続することができる。
【００３２】
なお、本願明細書では、ある基板の下面に、または、ある層の下面に形成されているということは、その基板の下面よりも下側に、または、その層の下面よりも下側に形成されていることを含むものとする。
【００３３】
ｎ−型エピタキシャル層１２は、ｎ＋型ＳｉＣ基板１０の上面に形成されており、例えば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物を導入した炭化珪素（ＳｉＣ）からなるｎ型半導体層（第１導電型の半導体層）である。ｎ−型エピタキシャル層１２の不純物濃度は、ｎ＋型ＳｉＣ基板１０の不純物濃度よりも低濃度であり、例えば１×１０１４〜１×１０１７ｃｍ−３程度とすることができる。また、ｎ−型エピタキシャル層１２の厚さを、例えば５〜５０μｍ程度とすることができる。
【００３４】
ｎ−型エピタキシャル層１２を、例えばエピタキシャル成長法により形成することができる。あるいは、例えばイオン注入法によりアルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物をｎ＋型ＳｉＣ基板１０の全面に注入し、ｎ＋型ＳｉＣ基板１０のｎ型不純物の不純物濃度を低下させる方法により、ｎ−型エピタキシャル層１２を形成することもできる（以下の実施の形態においても同様）。
【００３５】
なお、本願明細書では、ある基板の上面に、または、ある層の上面に形成されているということは、その基板の上面よりも上側に、または、その層の上面よりも上側に形成されていることを含むものとする。
【００３６】
ｐ型ボディ領域１３は、ｎ−型エピタキシャル層１２の上層部に形成されており、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が拡散した炭化珪素（ＳｉＣ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐ型ボディ領域１３の不純物濃度を例えば１×１０１６〜１×１０１８ｃｍ−３程度とすることができる。また、ｐ型ボディ領域１３の厚さを、例えば１〜２μｍ程度とすることができる。
【００３７】
ｎ＋型ソース領域１４は、ｐ型ボディ領域１３の上層部に形成されており、例えば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物を導入した炭化珪素（ＳｉＣ）からなるｎ型半導体領域（第１導電型の半導体領域）である。ｎ＋型ソース領域１４の不純物濃度は、ｎ−型エピタキシャル層１２の不純物濃度よりも高濃度であり、例えば１×１０１８〜１×１０２１ｃｍ−３程度とすることができる。また、ｎ＋型ソース領域１４の厚さを、例えば１００〜５００ｎｍ程度とすることができる。
【００３８】
ｐ＋型ボディコンタクト領域１５は、ｐ型ボディ領域１３の上層部に形成されており、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物が拡散した炭化珪素（ＳｉＣ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐ＋型ボディコンタクト領域１５の不純物濃度は、ｐ型ボディ領域１３の不純物濃度よりも高濃度であり、例えば１×１０１８〜１×１０２１ｃｍ−３程度とすることができる。また、ｐ＋型ボディコンタクト領域１５の厚さを、例えば１００〜５００ｎｍ程度とすることができる。
【００３９】
ｎ−型エピタキシャル層１２の上層部であって、隣り合う２つのｐ型ボディ領域１３に挟まれた領域はＪＦＥＴ（Junction Field Effect Transistor）領域１６である。また、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とＪＦＥＴ領域１６とに挟まれた部分、すなわち、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分は、チャネル領域１７である。
【００４０】
第１ゲート絶縁膜１８は、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分の上面、すなわち、チャネル領域１７の上面に、形成された絶縁膜である。第１ゲート絶縁膜１８は、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などからなり、例えば熱酸化法やＣＶＤ（Chemical Vapor Deposition）法などにより形成されている。また、第１ゲート絶縁膜１８の厚さを、例えば数十ｎｍ程度とすることができる。
【００４１】
第１ゲート電極１９は、第１ゲート絶縁膜１８上に形成された電極である。また、第１ゲート電極１９は、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分の上面、すなわち、チャネル領域１７の上面に、第１ゲート絶縁膜１８を介して形成された電極である。第１ゲート電極１９は、例えばポリシリコンなどからなり、例えばＣＶＤ法などにより形成された導電膜である。
【００４２】
ソース電極２０は、ｎ＋型ソース領域１４の上面に形成された電極である。ソース電極２０として、例えばチタン（Ｔｉ）やアルミニウム（Ａｌ）などからなる導電膜を用いることができる。このような導電膜を用いることで、ソース電極２０とｎ＋型ソース領域１４とを、低抵抗で電気的に接続することができる。
【００４３】
第２ゲート絶縁膜２１は、ｐ＋型ボディコンタクト領域１５の上面に形成された絶縁膜である。第２ゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、または、例えば酸化ハフニウム（ＨｆＯ２）などの高誘電率材料からなり、例えば熱酸化法やＣＶＤ法などにより形成されている。また、第２ゲート絶縁膜２１の厚さを、例えば数十ｎｍ程度とすることができる。
【００４４】
第２ゲート電極２２は、第２ゲート絶縁膜２１上に形成された電極である。また、第２ゲート電極２２は、ｐ＋型ボディコンタクト領域１５の上面に第２ゲート絶縁膜２１を介して形成された電極である。第２ゲート電極２２は、例えばポリシリコンなどからなり、例えばＣＶＤ法などにより形成された導電膜である。
【００４５】
本実施の形態１では、図２に示すように、第２ゲート電極２２は、第１ゲート電極１９と電気的に接続されている。なお、第２ゲート電極２２は、図１に示す断面よりも奥側（または手前側）の位置で、第１ゲート電極１９と接続されている。
【００４６】
第１ゲート電極１９上および第２ゲート電極２２上には、層間絶縁膜２３が形成されており、層間絶縁膜２３上には、ソース電極２０が形成されている。ソース電極２０のうち層間絶縁膜２３上の部分と、第１ゲート電極１９および第２ゲート電極２２のうち層間絶縁膜２３に覆われた部分とは、直接接していない。層間絶縁膜２３の材料として、例えばＰＳＧ（Phospho Silicate Glass）または酸化シリコンなどを用いることができる。
【００４７】
層間絶縁膜２３には、ｎ＋型ソース領域１４上の領域に、ソースコンタクト孔（開口部）２４が形成されている。ソースコンタクト孔（開口部）２４の底面には、ｎ＋型ソース領域１４の上面が露出している。ソース電極２０は、層間絶縁膜２３上に、および、ソースコンタクト孔（開口部）２４の底面および内壁を覆うように、形成されている。このような構造により、ソース電極２０は、層間絶縁膜２３に形成されたソースコンタクト孔（開口部）２４を介して、ｎ＋型ソース領域１４と電気的に接続されている。
【００４８】
＜半導体装置の動作＞
続いて、本実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０の動作について説明する。
【００４９】
図３は、図１において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【００５０】
本実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０をオン状態にするオン動作においては、第１ゲート電極１９に、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加する。このとき、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分、すなわち、チャネル領域１７には、反転層が形成される。したがって、電子は、図３に経路をＰＳ１として示すように、ソース電極２０から、ｎ＋型ソース領域１４、チャネル領域１７に形成された反転層、ｎ−型エピタキシャル層１２、および、ｎ＋型ＳｉＣ基板１０を通して、ドレイン電極１１に流れる。すなわち、電流は、ドレイン電極１１から、ｎ＋型ＳｉＣ基板１０、ｎ−型エピタキシャル層１２、チャネル領域１７に形成された反転層、および、ｎ＋型ソース領域１４を通して、ソース電極２０に流れる。
【００５１】
一方、縦型ＭＩＳＦＥＴ５０をオフ状態にするオフ動作においては、第１ゲート電極１９に、ソース電極２０に対して負または零のゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）を印加する。このとき、チャネル領域１７に形成されていた反転層を消滅させることで、電流が遮断される。
【００５２】
本実施の形態１では、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して第２ゲート電極２２が形成されている。また、第２ゲート電極２２は、第１ゲート電極１９と電気的に接続されている。したがって、オン動作の際に、第１ゲート電極１９に、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加することで、第２ゲート電極２２にも、ソース電極２０に対して正のゲート電圧ＶＧＳを印加することになる。第２ゲート電極２２に正のゲート電圧ＶＧＳを印加することで、第２ゲート絶縁膜２１およびｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【００５３】
＜半導体装置の製造工程＞
次に、本実施の形態１の半導体装置の製造工程の例を、図面を参照して説明する。図４〜図１４は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【００５４】
まず、ｎ＋型ＳｉＣ基板１０を用意する。
【００５５】
このｎ＋型ＳｉＣ基板１０を用意する工程では、図４に示すように、例えば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物を導入した炭化珪素（ＳｉＣ）からなるｎ＋型ＳｉＣ基板１０を用意する。前述したように、ｎ＋型ＳｉＣ基板１０の不純物濃度は、比較的高濃度であり、例えば１×１０１８〜１×１０２１ｃｍ−３程度とすることができる。また、ｎ＋型ＳｉＣ基板１０の厚さを、例えば５０〜５００μｍ程度とすることができる。
【００５６】
次いで、ｎ−型エピタキシャル層１２を形成する。
【００５７】
このｎ−型エピタキシャル層１２を形成する工程では、図５に示すように、ｎ＋型ＳｉＣ基板１０の上面に、エピタキシャル成長法によりｎ−型エピタキシャル層１２を形成する。具体的には、例えばＳｉ原子含有ガス（ＳｉＨ４ガス）、Ｃｌ原子含有ガス（ＨＣｌガス）、Ｃ原子含有ガス（Ｃ３Ｈ８ガス）および還元ガス（Ｈ２ガス）等を用い、基板温度を例えば１５００〜１８００℃程度にすることで、炭化珪素（ＳｉＣ）からなるｎ−型エピタキシャル層１２を形成する。
【００５８】
ｎ−型エピタキシャル層１２には、例えば窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入される。前述したように、ｎ−型エピタキシャル層１２の不純物濃度を、例えば１×１０１４〜１×１０１７ｃｍ−３程度とすることができ、ｎ−型エピタキシャル層１２の厚さを、例えば５〜５０μｍ程度とすることができる。
【００５９】
次いで、ｐ型ボディ領域１３を形成する。
【００６０】
このｐ型ボディ領域１３を形成する工程では、ｎ−型エピタキシャル層１２上にレジスト膜Ｒ１を塗布する。そして、塗布されたレジスト膜Ｒ１に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図６に示すように、レジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、ｎ−型エピタキシャル層１２のうち、ｐ型ボディ領域１３が形成される領域が露出するように行われる。そして、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、ｎ−型エピタキシャル層１２に例えばアルミニウム（Ａｌ）やホウ素（Ｂ）などのｐ型不純物を導入する。これにより、ｎ−型エピタキシャル層１２の上層部に、ｐ型ボディ領域１３が形成される。ｐ型ボディ領域１３の不純物濃度については、前述したように、例えば１×１０１６〜１×１０１８ｃｍ−３程度とすることができる。また、ｐ型ボディ領域１３の厚さを、例えば１〜２μｍ程度とすることができる。
【００６１】
なお、ｐ型ボディ領域１３を形成する工程については、その工程の後、例えば１７００℃程度で熱処理を行い、注入した不純物を活性化させることができる。
【００６２】
次いで、ｎ＋型ソース領域１４を形成する。
【００６３】
このｎ＋型ソース領域１４を形成する工程では、パターニングされたレジスト膜Ｒ１を除去した後、ｎ−型エピタキシャル層１２上にレジスト膜Ｒ２を塗布する。そして、塗布されたレジスト膜Ｒ２に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図７に示すように、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、ｐ型ボディ領域１３のうち、ｎ＋型ソース領域１４が形成される領域が露出するように行われる。そして、パターニングされたレジスト膜Ｒ２をマスクにしたイオン注入法により、ｐ型ボディ領域１３に例えば窒素（Ｎ）やリン（Ｐ）などのｎ型不純物を導入する。これにより、ｐ型ボディ領域１３の上層部に、ｎ＋型ソース領域１４が形成される。ｎ＋型ソース領域１４の不純物濃度については、前述したように、例えば１×１０１８〜１×１０２１ｃｍ−３程度とすることができる。また、ｎ＋型ソース領域１４の厚さを、例えば１００〜５００ｎｍ程度とすることができる。
【００６４】
次いで、ｐ＋型ボディコンタクト領域１５を形成する。
【００６５】
このｐ＋型ボディコンタクト領域１５を形成する工程では、パターニングされたレジスト膜Ｒ２を除去した後、ｎ−型エピタキシャル層１２上にレジスト膜Ｒ３を塗布する。そして、塗布されたレジスト膜Ｒ３に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図８に示すように、レジスト膜Ｒ３をパターニングする。レジスト膜Ｒ３のパターニングは、ｐ型ボディ領域１３またはｎ＋型ソース領域１４のうち、ｐ＋型ボディコンタクト領域１５が形成される領域が露出するように行われる。そして、パターニングされたレジスト膜Ｒ３をマスクにしたイオン注入法により、ｐ型ボディ領域１３またはｎ＋型ソース領域１４に、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）からなるｐ型不純物を導入する。これにより、ｐ型ボディ領域１３の上層部に、ｐ＋型ボディコンタクト領域１５が形成される。ｐ＋型ボディコンタクト領域１５の不純物濃度については、前述したように、例えば１×１０１８〜１×１０２１ｃｍ−３程度とすることができる。また、ｐ＋型ボディコンタクト領域１５の厚さを、例えば１００〜５００ｎｍ程度とすることができる。
【００６６】
なお、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５を形成する工程については、上記した順番で行う場合に限られず、適切にパターニングされたレジスト膜をマスクに用いるものであれば、いずれの順番で行ってもよい。また、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５を形成する工程については、各工程の後、または、全ての工程が終わった後、例えば１７００℃程度で熱処理を行い、注入した不純物を活性化させることができる。
【００６７】
次いで、絶縁膜３１を形成する。
【００６８】
この絶縁膜３１を形成する工程では、図９に示すように、ｎ−型エピタキシャル層１２上に、すなわち、ｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５が形成されたｎ−型エピタキシャル層１２の上面に、絶縁膜３１を形成する。絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などからなり、例えば熱酸化法やＣＶＤ法により形成することができる。また、絶縁膜３１の厚さを、例えば数十ｎｍ程度とすることができる。
【００６９】
なお、このとき、図９に示すように、絶縁膜３１は、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５の上面に形成される。また、絶縁膜３１は、ｐ型ボディ領域１３のうちｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５のいずれも形成されていない部分の上面に形成される。さらに、絶縁膜３１は、ｎ−型エピタキシャル層１２のうちｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５のいずれも形成されていない部分の上面に形成される。
【００７０】
次いで、導電膜３２を形成する。
【００７１】
この導電膜３２を形成する工程では、図１０に示すように、絶縁膜３１上に導電膜３２を形成する。導電膜３２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散したポリシリコンなどからなり、例えばＣＶＤ法などにより形成することができる。
【００７２】
次いで、第１ゲート絶縁膜１８、第１ゲート電極１９、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する。
【００７３】
この第１ゲート絶縁膜１８、第１ゲート電極１９、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜３２および絶縁膜３１を加工（パターニング）する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工（パターニング）することで、図１１に示すように、第１ゲート絶縁膜１８、第１ゲート電極１９、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する。第１ゲート絶縁膜１８および第２ゲート絶縁膜２１は、絶縁膜３１（図１０参照）からなり、第１ゲート電極１９および第２ゲート電極２２は、導電膜３２（図１０参照）からなる。
【００７４】
このとき、形成されるレジスト膜のパターンについては、第１ゲート絶縁膜１８および第１ゲート電極１９を形成するためのライン部のパターンが、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分上に形成されたものとする。また、形成されるレジスト膜のパターンについては、第２ゲート絶縁膜２１および第２ゲート電極２２を形成するためのライン部のパターンが、ｐ＋型ボディコンタクト領域１５上に形成されたものとする。これにより、第２ゲート絶縁膜２１および第２ゲート電極２２を、第１ゲート絶縁膜１８および第１ゲート電極１９と同時に形成することができ、工程を簡略化することができる。このとき、第１ゲート絶縁膜１８と第２ゲート絶縁膜２１は、同じ材料からなり、同じ厚さを有する。また、第１ゲート電極１９と第２ゲート電極２２とは、同じ材料からなり、同じ厚さを有する。
【００７５】
上記した工程を行うことにより、ｐ型ボディ領域１３の上面に、第１ゲート絶縁膜１８を介して第１ゲート電極１９が形成される。そして、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とＪＦＥＴ領域１６とに挟まれた部分、すなわち、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分が、チャネル領域１７となる。また、ｎ−型エピタキシャル層１２の上層部であって、隣り合う２つのｐ型ボディ領域１３に挟まれた領域は、ＪＦＥＴ領域１６となる。
【００７６】
また、上記した工程を行うことにより、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して第２ゲート電極２２が形成される。
【００７７】
なお、第１ゲート絶縁膜１８および第１ゲート電極１９を形成した後に、第２ゲート絶縁膜２１および第２ゲート電極２２を形成することもできる。このときは、最初に、絶縁膜３１および導電膜３２を加工（パターニング）することで、第１ゲート絶縁膜１８および第１ゲート電極１９を形成する。次いで、絶縁膜３１および導電膜３２とは、それぞれ材料や厚さが異なる絶縁膜および導電膜を形成し、形成した導電膜および絶縁膜を加工（パターニング）することで、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する。
【００７８】
次いで、層間絶縁膜２３を形成する。
【００７９】
この層間絶縁膜２３を形成する工程では、図１２に示すように、ｎ−型エピタキシャル層１２上に、すなわち、第１ゲート絶縁膜１８、第１ゲート電極１９、第２ゲート絶縁膜２１および第２ゲート電極２２が形成されたｎ−型エピタキシャル層１２の上面に、層間絶縁膜２３を形成する。層間絶縁膜２３として、例えば酸化シリコン膜を用いることができ、例えばＣＶＤ法により形成することができる。
【００８０】
次いで、ソースコンタクト孔（開口部）２４を形成する。
【００８１】
このソースコンタクト孔（開口部）２４を形成する工程では、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜２３にソースコンタクト孔（開口部）２４を形成する。ソースコンタクト孔（開口部）２４は、ｎ＋型ソース領域１４上の領域に形成される。ソースコンタクト孔（開口部）２４の底面には、ｎ＋型ソース領域１４の上面が露出する。
【００８２】
次いで、ソース電極２０を形成する。
【００８３】
このソース電極２０を形成する工程では、図１４に示すように、層間絶縁膜２３上に、および、ソースコンタクト孔（開口部）２４の底面および内壁を覆うように、例えばアルミニウム（Ａｌ）などからなる導電膜を、例えば蒸着法やスパッタ法などにより堆積することで、ソース電極２０を形成する。
【００８４】
次いで、ドレイン電極１１を形成する。
【００８５】
このドレイン電極１１を形成する工程では、ｎ＋型ＳｉＣ基板１０の下面に、例えばチタン（Ｔｉ）と金（Ａｕ）とを積層した導電膜を、例えば蒸着法またはスパッタ法などにより堆積することで、ドレイン電極１１を形成する。これにより、図１に示したような、縦型ＭＩＳＦＥＴ５０を製造することができる。
【００８６】
なお、図１では図示を省略するが、ドレイン電極１１を形成した後、縦型ＭＩＳＦＥＴ５０の上面および下面にパッシベーション膜を形成することができる。次いで、形成されたパッシベーション膜のうち、ドレイン電極１１、第１ゲート電極１９、ソース電極２０および第２ゲート電極２２の各電極を外部と電気的に接続するためのパッド領域となる部分に開口部を形成することができる。
【００８７】
＜縦型ＭＩＳＦＥＴにおけるオン抵抗と閾値電圧について＞
続いて、縦型ＭＩＳＦＥＴにおけるオン抵抗と閾値電圧の関係について、比較例１の半導体装置と比較しながら説明する。
【００８８】
図１５は、比較例１の半導体装置の要部断面図である。図１６は、図１５において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【００８９】
図１５において、比較例１の半導体装置である縦型ＭＩＳＦＥＴ１５０のｎ＋型ＳｉＣ基板１０、ドレイン電極１１、ｎ−型エピタキシャル層１２は、それぞれ上記縦型ＭＩＳＦＥＴ５０のｎ＋型ＳｉＣ基板１０、ドレイン電極１１、ｎ−型エピタキシャル層１２に相当するものである（図１参照）。また、縦型ＭＩＳＦＥＴ１５０のｐ型ボディ領域１３、ｎ＋型ソース領域１４、ｐ＋型ボディコンタクト領域１５は、それぞれ上記縦型ＭＩＳＦＥＴ５０のｐ型ボディ領域１３、ｎ＋型ソース領域１４、ｐ＋型ボディコンタクト領域１５に相当するものである（図１参照）。また、縦型ＭＩＳＦＥＴ１５０のＪＦＥＴ領域１６、チャネル領域１７は、それぞれ上記縦型ＭＩＳＦＥＴ５０のＪＦＥＴ領域１６、チャネル領域１７に相当するものである（図１参照）。また、縦型ＭＩＳＦＥＴ１５０の第１ゲート絶縁膜１８、第１ゲート電極１９、ソース電極２０、層間絶縁膜２３は、それぞれ上記縦型ＭＩＳＦＥＴ５０の第１ゲート絶縁膜１８、第１ゲート電極１９、ソース電極２０、層間絶縁膜２３に相当するものである（図１参照）。
【００９０】
しかし、比較例１の半導体装置である縦型ＭＩＳＦＥＴ１５０には、上記縦型ＭＩＳＦＥＴ５０に形成されていた第２ゲート絶縁膜２１（図１参照）および第２ゲート電極２２（図１参照）が形成されていない。
【００９１】
また、縦型ＭＩＳＦＥＴ１５０では、層間絶縁膜２３には、ｎ＋型ソース領域１４上およびｐ＋型ボディコンタクト領域１５上の領域に、ソースコンタクト孔（開口部）２４が形成されている。ソースコンタクト孔（開口部）２４の底面には、ｎ＋型ソース領域１４の上面およびｐ＋型ボディコンタクト領域１５の上面が露出している。ソース電極２０は、層間絶縁膜２３上およびソースコンタクト孔（開口部）２４の底面および内壁を覆うように形成されている。また、このような構造により、ソース電極２０は、層間絶縁膜２３に形成されたソースコンタクト孔（開口部）２４を介して、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５と電気的に接続されている。
【００９２】
比較例１の半導体装置である縦型ＭＩＳＦＥＴ１５０をオン状態にするオン動作においては、第１ゲート電極１９に、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加する。
【００９３】
このとき、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分、すなわち、チャネル領域１７には、反転層が形成される。したがって、電子は、図１６に経路をＰＳ２として示すように、ソース電極２０から、ｎ＋型ソース領域１４、チャネル領域１７に形成された反転層、ｎ−型エピタキシャル層１２、および、ｎ＋型ＳｉＣ基板１０を通して、ドレイン電極１１に流れる。すなわち、電流は、ドレイン電極１１から、ｎ＋型ＳｉＣ基板１０、ｎ−型エピタキシャル層１２、チャネル領域１７に形成された反転層、および、ｎ＋型ソース領域１４を通して、ソース電極２０に流れる。
【００９４】
一方、縦型ＭＩＳＦＥＴ１５０をオフ状態にするオフ動作においては、第１ゲート電極１９に、ソース電極２０に対して負または零のゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）を印加する。このとき、チャネル領域１７に形成されていた反転層を消滅させることで、電流が遮断される。
【００９５】
ここで、本実施の形態１の縦型ＭＩＳＦＥＴ５０を実施例１とする。このとき、比較例１の縦型ＭＩＳＦＥＴ１５０と、実施例１の縦型ＭＩＳＦＥＴ５０のそれぞれについて、オン状態において、伝導帯エネルギーおよび電子移動度の、チャネル領域１７の表面からの深さに対する依存性を、シミュレーションにより計算した。伝導帯エネルギーおよび電子移動度について得られたシミュレーションの結果を、それぞれ図１７および図１８に示す。
【００９６】
図１７および図１８では、比較例１の縦型ＭＩＳＦＥＴ１５０についての結果を点線で示し、実施例１の縦型ＭＩＳＦＥＴ５０についての結果を実線で示している。また、図１７および図１８では、縦軸は、それぞれ伝導帯エネルギー、電子移動度を表し、横軸は、ともにチャネル領域１７の表面からの深さを表している。ここで、チャネル領域１７の表面とは、チャネル領域１７と第１ゲート絶縁膜１８との界面を意味するものとする。そして、チャネル領域１７の表面、すなわち、チャネル領域１７と第１ゲート絶縁膜１８との界面において、深さを０とする。
【００９７】
図１７の点線に示すように、比較例１の縦型ＭＩＳＦＥＴ１５０がオン状態のときは、チャネル領域１７の表面からの深さが所定の値以上の領域（図１７に示す例では深さが０．１５μｍ程度以上の領域）では、深さに関わらず伝導帯エネルギーは略一定である。また、チャネル領域１７の表面からの深さが所定の値未満の領域（図１７に示す例では深さが０．１５μｍ程度未満の領域）では、深さが小さくなるほど伝導帯エネルギーが低下し、伝導帯エネルギーに比較的大きな勾配が発生する。これは、第１ゲート電極１９に印加されたゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）により、ｐ型ボディ領域１３の上層部であるチャネル領域１７のうち、第１ゲート絶縁膜１８との界面近傍の部分に、キャリアとなる電子が蓄積した反転層が形成されることに相当する。
【００９８】
その結果、図１８の点線に示すように、比較例１の縦型ＭＩＳＦＥＴ１５０がオン状態のときは、チャネル領域１７を流れる電子の電子移動度の分布は、チャネル領域１７のうち第１ゲート絶縁膜１８との界面近傍の部分に集中し、深さ方向にあまり広がらないことが分かる。すなわち、比較例１の縦型ＭＩＳＦＥＴ１５０がオン状態のときは、チャネル領域１７を流れる電子の深さ方向の分布は、チャネル領域１７のうち第１ゲート絶縁膜１８との界面近傍の部分に集中し、深さ方向にあまり広がらない。
【００９９】
ところがＳｉＣからなる縦型ＭＩＳＦＥＴにおいては、チャネル領域のうちゲート絶縁膜との界面近傍の部分に、多量の界面準位が存在するというＳｉＣ特有の問題がある。そのため、比較例１の縦型ＭＩＳＦＥＴ１５０においては、チャネル領域１７を流れる電子が、界面準位に捕獲または散乱されることで電子移動度（移動度）が低下し、オン抵抗が増加してしまうという問題がある。
【０１００】
このようなオン抵抗の増加の問題を解決し、さらにオン抵抗を低減するために、チャネル領域のうちゲート絶縁膜との界面近傍の部分にｎ型不純物を注入（カウンター注入）する埋め込みチャネル技術を用いることも考えられる。しかし、埋め込みチャネル技術を用い、カウンター注入を行うことで、チャネル領域のうちゲート絶縁膜との界面近傍の部分におけるｐ型不純物の不純物濃度が低下するため、縦型ＭＩＳＦＥＴの閾値電圧が低下する。その結果、ゲート電極に正のゲート電圧を印加しないときも反転層が形成されやすくなり、ゲート電極に正のゲート電圧を印加しないときに電流を遮断する動作、いわゆるノーマリオフ動作を確実に行うことが困難になるという問題がある。
【０１０１】
また、比較例１の縦型ＭＩＳＦＥＴ１５０がオフ状態のときであっても、ドレイン電極１１に高い電圧が印加されたときに、その高い電圧によりチャネル領域１７に電流が流れてしまい、いわゆるパンチスルー耐性が低下するという問題がある。
【０１０２】
さらに、比較例１の縦型ＭＩＳＦＥＴ１５０において、ドレイン電極１１に、ソース電極２０に対して負の電圧ＶＤＳ（ＶＤＳ＜０Ｖ）を印加した場合に、ｐ型ボディ領域１３とｎ−型エピタキシャル層１２とで構成されたｐｎダイオードに順方向のバイアス（電圧）が印加されることとなる。そのため、第１ゲート電極１９に、ソース電極２０に対して負のゲート電圧ＶＧＳ（ＶＧＳ＜０Ｖ）を印加してチャネル領域１７を流れる電流を遮断していても、ソース電極２０からｐ＋型ボディコンタクト領域１５を通してドレイン電極１１に電流が流れてしまうという問題がある。
【０１０３】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１（実施例１）の半導体装置である縦型ＭＩＳＦＥＴ５０（図１参照）では、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して第２ゲート電極２２が形成されている。
【０１０４】
また、縦型ＭＩＳＦＥＴ５０では、層間絶縁膜２３には、ｎ＋型ソース領域１４上の領域にソースコンタクト孔（開口部）２４が形成されている。ソースコンタクト孔（開口部）２４の底面には、ｎ＋型ソース領域１４の上面が露出している。ソース電極２０は、層間絶縁膜２３上に、および、ソースコンタクト孔（開口部）２４の底面および内壁を覆うように、形成されている。このような構造により、ソース電極２０は、層間絶縁膜２３に形成されたソースコンタクト孔（開口部）２４を介して、ｎ＋型ソース領域１４と電気的に接続されている。
【０１０５】
図１７の実線に示すように、本実施の形態１（実施例１）の縦型ＭＩＳＦＥＴ５０がオン状態のときも、チャネル領域１７の表面からの深さが所定の値以上の領域（図１７に示す例では深さが０．１μｍ程度以上の領域）では、深さに関わらず伝導帯エネルギーは略一定である。また、チャネル領域１７の表面からの深さが所定の値未満の領域（図１７に示す例では深さが０．１μｍ程度未満のとき）では、深さが小さくなるほど伝導帯エネルギーが低下し、伝導帯エネルギーに勾配が発生する。これは、第１ゲート電極１９に印加されたゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）により、ｐ型ボディ領域１３の上層部であるチャネル領域１７のうち、第１ゲート絶縁膜１８との界面近傍の部分に、キャリアとなる電子が蓄積した反転層が形成されることに相当する。
【０１０６】
しかし、本実施の形態１（実施例１）の縦型ＭＩＳＦＥＴ５０がオン状態のときは、第１ゲート電極１９と電気的に接続されている第２ゲート電極２２にも、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加することになる。第２ゲート電極２２にゲート電圧を印加することで、第２ゲート絶縁膜２１およびｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位、特にｐ型ボディ領域１３の上層部であるチャネル領域１７のうち、第１ゲート絶縁膜１８との界面から少し離れた部分における電位が変調される。そのため、本実施の形態１（実施例１）の縦型ＭＩＳＦＥＴ５０がオン状態のときは、比較例１の縦型ＭＩＳＦＥＴ１５０がオン状態のときに比べ、特にチャネル領域１７の表面からの深さが所定の値以上の領域（図１７に示す例では深さが０．１μｍ程度以上の領域）で、伝導帯エネルギーが大幅に引き下げられる（変調される）。
【０１０７】
その結果、本実施の形態１（実施例１）において、チャネル領域１７の表面からの深さが所定の値未満の領域（図１７に示す例では深さが０．１μｍ程度未満の領域）で伝導帯エネルギーに発生する勾配は、比較例１において伝導帯エネルギーに発生する勾配に比べて小さい。
【０１０８】
また、図１８の実線に示すように、本実施の形態１（実施例１）の縦型ＭＩＳＦＥＴ５０がオン状態のときは、チャネル領域１７を流れる電子の電子移動度の分布は、チャネル領域１７のうち第１ゲート絶縁膜１８との界面近傍の部分には集中しないことが分かる。すなわち、本実施の形態１（実施例１）の縦型ＭＩＳＦＥＴ５０がオン状態のときは、チャネル領域１７を流れる電子の深さ方向の分布は、比較例１の縦型ＭＩＳＦＥＴ１５０がオン状態のときに比べ、チャネル領域１７の深さ方向に広がる。そのため、本実施の形態１の縦型ＭＩＳＦＥＴ５０においては、比較例１の縦型ＭＩＳＦＥＴ１５０に比べ、チャネル領域１７を流れる電子が、界面準位に捕獲または散乱されにくくなり、電子移動度（移動度）が低下しにくくなるため、オン抵抗を低減することができる。
【０１０９】
したがって、オン抵抗を低減するために、埋め込みチャネル技術を用いる必要がないため、縦型ＭＩＳＦＥＴの閾値電圧が低下するおそれがなく、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１１０】
また、上記したようなチャネル領域１７における伝導帯エネルギーの引き下げ（変調）の効果、および、チャネル領域１７を流れる電子の電子移動度の分布を深さ方向に広げる効果を考慮した上で、ｐ型ボディ領域１３の不純物濃度がより高濃度になるように、構造を設計することも可能である。ｐ型ボディ領域１３の不純物濃度をより高濃度にすることで、本実施の形態１の縦型ＭＩＳＦＥＴ５０のオン抵抗を増加させることなく、閾値電圧が高くなるように、構造を設計することができる。
【０１１１】
また、本実施の形態１の縦型ＭＩＳＦＥＴ５０をオフ状態にするオフ動作においては、第１ゲート電極１９に、ソース電極２０に対して負または零のゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）を印加する。このとき、第１ゲート電極１９に電気的に接続された第２ゲート電極２２にも、第１ゲート電極１９と等しいゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）が印加されることになる。そして、縦型ＭＩＳＦＥＴ５０がオフ状態のときは、チャネル領域１７の伝導帯エネルギーは、比較例１のＭＩＳＦＥＴ１５０がオフ状態のときに比べて引き上げられる（変調される）。したがって、チャネル領域１７を流れる電流の遮断性が高くなり、ドレイン電極１１に高い電圧が印加されたときに、その高い電圧によりチャネル領域１７に電流が流れることを防止でき、パンチスルー耐性を向上させることができる。
【０１１２】
上記したように、本実施の形態１の縦型ＭＩＳＦＥＴ５０においては、第２ゲート電極２２にゲート電圧を印加し、ｐ型ボディ領域１３の電位を変調することで、チャネル領域１７を流れる電流の制御性が高くなる。そのため、縦型ＭＩＳＦＥＴのオン状態とオフ状態とを切り替えるスイッチング動作をさらに高速化することができる。あるいは、ゲート電圧の切り替え幅（振幅）をより小さくした場合でも確実に縦型ＭＩＳＦＥＴを制御することができる。
【０１１３】
さらに、本実施の形態１の縦型ＭＩＳＦＥＴ５０では、ソース電極２０とｐ＋型ボディコンタクト領域１５が直接接していない。このため、ドレイン電極１１に、ソース電極２０に対して負の電圧ＶＤＳ（ＶＤＳ＜０Ｖ）を印加した場合にも、ソース電極２０からｐ＋型ボディコンタクト領域１５を通してドレイン電極１１に電流が流れることを防止または抑制することができる。
【０１１４】
＜実施の形態１の第１変形例＞
図１９は、実施の形態１の第１変形例の半導体装置の要部断面図である。
【０１１５】
実施の形態１では、第２ゲート電極２２が、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して形成されている例について説明した。しかし、実施の形態１は、第２ゲート電極２２が、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して形成されている場合には限定されない。したがって、第２ゲート電極２２が、ｐ＋型ボディコンタクト領域１５の上面に、直接形成されていてもよい。このような構造を有する縦型ＭＩＳＦＥＴ５０ａを、実施の形態１の第１変形例として、図１９に示す。
【０１１６】
第２ゲート電極２２が、ｐ＋型ボディコンタクト領域１５の上面に直接形成されていること、および、第２ゲート絶縁膜２１（図１参照）が形成されていないことを除き、図１９に示す縦型ＭＩＳＦＥＴ５０ａは、図１に示す縦型ＭＩＳＦＥＴ５０の構造と同様の構造を有している。
【０１１７】
このように、第２ゲート電極２２がｐ＋型ボディコンタクト領域１５の上面に直接形成されている場合でも、第２ゲート電極２２にゲート電圧を印加することで、ｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１１８】
＜実施の形態１の第２変形例＞
図２０は、実施の形態１の第２変形例の半導体装置の上面図である。なお、図２０においては、理解を簡単にするために、ソース電極２０（図１参照）および層間絶縁膜２３（図１参照）を除去した（透視した）状態を図示している。また、図２０においては、理解を簡単にするために、ｎ−型エピタキシャル層１２、ｐ型ボディ領域１３、ｎ＋型ソース領域１４のうち、第１ゲート電極１９または第２ゲート電極２２に覆われた部分を破線により図示している。さらに、図２０においては、理解を簡単にするために、層間絶縁膜２３（図１参照）に形成されたソースコンタクト孔（開口部）２４の底面の外周を二点鎖線により図示している。
【０１１９】
実施の形態１では、第２ゲート電極２２が第１ゲート電極１９と電気的に接続されている例について説明した。しかし、実施の形態１は、第２ゲート電極２２が第１ゲート電極１９と電気的に接続されている場合には限定されない。したがって、第２ゲート電極２２が第１ゲート電極１９と電気的に接続されておらず、各々に印加されるゲート電圧が独立して制御されるものであってもよい。このような構造を有する縦型ＭＩＳＦＥＴ５０ｂを、実施の形態１の第２変形例として、図２０に示す。
【０１２０】
第１ゲート電極１９と第２ゲート電極２２が電気的に接続されておらず、各々に印加されるゲート電圧が独立して制御されることを除き、図２０に示す縦型ＭＩＳＦＥＴ５０ｂは、図１に示す縦型ＭＩＳＦＥＴ５０の構造と同様の構造を有している。
【０１２１】
なお、図示を省略するが、各第１ゲート電極１９は、ソースコンタクト孔（開口部）２４とは別に層間絶縁膜２３に形成されたコンタクト孔（開口部）の底面に露出しており、そのコンタクト孔（開口部）に形成された導電膜を介して、互いに電気的に接続されている。また、各第２ゲート電極２２についても同様である。
【０１２２】
このように、第２ゲート電極２２が第１ゲート電極１９と電気的に接続されていない場合でも、第２ゲート電極２２にゲート電圧を印加することで、第２ゲート絶縁膜２１およびｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。また、第２ゲート電極２２に印加されるゲート電圧を、第１ゲート電極１９に印加されるゲート電圧と独立して制御することができる。そのため、例えば第２ゲート電極２２に第１ゲート電極１９に印加されるゲート電圧よりも高いゲート電圧を印加することにより、さらなるオン抵抗の低減を実現することができる。
【０１２３】
また、好適には、各第２ゲート電極２２に印加されるゲート電圧を個別に調整することができる。例えば一対の第１ゲート電極１９と第２ゲート電極２２を含む素子を複数並列に配置して動作させる場合には、各素子の製造後における特性がばらついていると、均一に動作しないおそれがある。しかし、各素子の特性にばらつきが存在する場合でも、各素子に含まれる第２ゲート電極２２に印加されるゲート電圧を個別に調整することで、製造後にばらついていた各素子の特性を、電気的に均一に揃えることができる。さらに、各素子に対して、配線レイアウトや各素子の発熱状態の違いに対応して、第２ゲート電極２２に印加されるゲート電圧を個別に調整することにより、半導体装置としての特性をさらに向上させることができる。
【０１２４】
（実施の形態２）
＜半導体装置＞
次に、本発明の実施の形態２の半導体装置について説明する。前述した実施の形態１では、第１ゲート絶縁膜および第１ゲート電極がｎ−型エピタキシャル層の上面に形成されている。それに対して、実施の形態２では、第１ゲート絶縁膜および第１ゲート電極がｎ−型エピタキシャル層に形成されたトレンチ（溝部）の内部に形成されている。
【０１２５】
図２１は、実施の形態２の半導体装置の要部断面図である。
【０１２６】
図２１に示すように、本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃは、実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０と同様の構造を有する。すなわち、縦型ＭＩＳＦＥＴ５０ｃは、縦型ＭＩＳＦＥＴ５０と同様に、ｎ＋型ＳｉＣ基板１０、ドレイン電極１１、ｎ−型エピタキシャル層１２、ｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５を有する。また、縦型ＭＩＳＦＥＴ５０ｃは、縦型ＭＩＳＦＥＴ５０と同様に、ソース電極２０、第２ゲート絶縁膜２１および第２ゲート電極２２を有する。
【０１２７】
ただし、本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃでは、実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０と異なり、ｎ−型エピタキシャル層１２の上層部にトレンチ（溝部）２５が形成されている。
【０１２８】
トレンチ（溝部）２５は、ｐ型ボディ領域１３、ｎ＋型ソース領域１４を貫通するように形成されており、トレンチ（溝部）２５の内壁には、ｐ型ボディ領域１３の側面およびｎ＋型ソース領域１４の側面が露出している。トレンチ（溝部）２５の内壁には、第１ゲート絶縁膜１８ｃが形成されている。すなわち、第１ゲート絶縁膜１８ｃは、トレンチ（溝部）２５の内壁に露出したｐ型ボディ領域１３の側面およびｎ＋型ソース領域１４の側面に形成されている。また、内壁に第１ゲート絶縁膜１８ｃが形成されたトレンチ（溝部）２５を埋め込むように、第１ゲート電極１９ｃが形成されている。すなわち、第１ゲート電極１９ｃは、トレンチ（溝部）２５の内壁に露出したｐ型ボディ領域１３の側面およびｎ＋型ソース領域１４の側面に、第１ゲート絶縁膜１８ｃを介して形成されている。
【０１２９】
さらに、本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃには、実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０と異なり、ｎ−型エピタキシャル層１２の上層部であって、隣り合う２つのｐ型ボディ領域１３に挟まれた領域が存在しない。したがって、本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃは、ＪＦＥＴ領域１６（図１参照）を有しない。また、本実施の形態２では、チャネル領域１７ｃは、ｐ型ボディ領域１３のうちトレンチ（溝部）２５の内壁に露出した側面部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分である。
【０１３０】
＜半導体装置の動作＞
続いて、本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃの動作について説明する。
【０１３１】
図２２は、図２１において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【０１３２】
本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃをオン状態にするオン動作においても、実施の形態１と同様に、第１ゲート電極１９ｃに、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加する。このとき、ｐ型ボディ領域１３のうちトレンチ（溝部）２５に露出した側面部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分、すなわち、チャネル領域１７ｃには、反転層が形成される。したがって、電子は、図２２に経路をＰＳ３として示すように、ソース電極２０から、ｎ＋型ソース領域１４、チャネル領域１７ｃに形成された反転層、ｎ−型エピタキシャル層１２、および、ｎ＋型ＳｉＣ基板１０を通して、ドレイン電極１１に流れる。すなわち、電流は、ドレイン電極１１から、ｎ＋型ＳｉＣ基板１０、ｎ−型エピタキシャル層１２、チャネル領域１７ｃに形成された反転層、および、ｎ＋型ソース領域１４を通して、ソース電極２０に流れる。
【０１３３】
また、縦型ＭＩＳＦＥＴ５０ｃをオフ状態にするオフ動作においても、実施の形態１と同様に、第１ゲート電極１９ｃに、ソース電極２０に対して負または零のゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）を印加する。このとき、チャネル領域１７ｃに形成されていた反転層を消滅させることで、電流が遮断される。
【０１３４】
本実施の形態２でも、実施の形態１と同様に、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して第２ゲート電極２２が形成されている。また、第２ゲート電極２２は、第１ゲート電極１９ｃと電気的に接続されている。したがって、オン動作の際に、第１ゲート電極１９ｃに、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加することで、第２ゲート電極２２にも、ソース電極２０に対して正のゲート電圧ＶＧＳ（ＶＧＳ＞０Ｖ）を印加することになる。第２ゲート電極２２にゲート電圧を印加することで、第２ゲート絶縁膜２１およびｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１３５】
一方、本実施の形態２の半導体装置（縦型ＭＩＳＦＥＴ５０ｃ）は、実施の形態１の半導体装置（縦型ＭＩＳＦＥＴ５０）に形成されていたＪＦＥＴ領域１６（図１参照）を有しない。縦型ＭＩＳＦＥＴ５０では、オン状態のときに、チャネル領域１７（図１参照）を通過した電子は、隣り合うｐ型ボディ領域１３に挟まれた狭い領域であるＪＦＥＴ領域１６を通過しなくてはならない。したがって、ＪＦＥＴ領域１６における抵抗が比較的高い場合には、縦型ＭＩＳＦＥＴのオン抵抗を低減することが困難になることがある。
【０１３６】
しかし、本実施の形態２の半導体装置（縦型ＭＩＳＦＥＴ５０ｃ）では、チャネル領域１７ｃを通過した電子がＪＦＥＴ領域１６（図１参照）のような狭い領域を通ることがないため、実施の形態１に比べ、縦型ＭＩＳＦＥＴのオン抵抗を低減することが容易になる。
【０１３７】
また、縦型ＭＩＳＦＥＴ５０ｃをオフ状態にするオフ動作においても、第１ゲート電極１９ｃに、ソース電極２０に対して負または零のゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）を印加することで、第２ゲート電極２２にも、ソース電極２０に対して負または零のゲート電圧ＶＧＳ（ＶＧＳ≦０Ｖ）を印加することになる。縦型ＭＩＳＦＥＴ５０ｃがオフ状態のときは、チャネル領域１７ｃの伝導帯エネルギーは、第２ゲート電極２２にゲート電圧を印加しないときに比べて引き上げられる（変調される）。したがって、チャネル領域１７ｃを流れる電流の遮断性が高くなり、ドレイン電極１１に高い電圧が印加されたときに、その高い電圧によりチャネル領域１７ｃに電流が流れることを防止でき、パンチスルー耐性を向上させることができる。
【０１３８】
＜半導体装置の製造工程＞
次に、本実施の形態２の半導体装置の製造工程の例を、図面を参照して説明する。図２３〜図２７は、実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１３９】
本実施の形態２の半導体装置（縦型ＭＩＳＦＥＴ５０ｃ）の製造工程については、ｎ＋型ＳｉＣ基板１０を用意する工程からｐ＋型ボディコンタクト領域１５を形成する工程までの各工程については、実施の形態１の半導体装置（縦型ＭＩＳＦＥＴ５０）の製造工程における各工程と同様であり、その説明を省略する。また、ｐ＋型ボディコンタクト領域１５を形成する工程まで行われた状態の半導体装置の要部断面図を、図２３に示す。
【０１４０】
ただし、本実施の形態２では、ｐ型ボディ領域１３を形成する工程において、ｎ−型エピタキシャル層１２の全面にｐ型不純物を導入し、ｎ＋型ソース領域１４を形成する工程において、ｐ型ボディ領域１３の全面にｎ型不純物を導入する。
【０１４１】
なお、実施の形態１と同様に、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５を形成する工程については、いずれの順番で行ってもよい。また、ｐ型ボディ領域１３を形成する工程、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５を形成する工程については、各工程の後、または、全ての工程が終わった後、例えば１７００℃程度で熱処理を行い、注入した不純物を活性化させることができる。
【０１４２】
次いで、トレンチ（溝部）２５を形成する。
【０１４３】
このトレンチ（溝部）２５を形成する工程では、ｎ−型エピタキシャル層１２上に、すなわち、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５の上面に、レジスト膜Ｒ４を塗布する。そして、塗布されたレジスト膜Ｒ４に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図２４に示すように、レジスト膜Ｒ４をパターニングする。レジスト膜Ｒ４のパターニングは、ｎ＋型ソース領域１４の上面のうちトレンチ（溝部）２５が形成される部分が露出するように行われる。そして、パターニングされたレジスト膜Ｒ４をマスクとし、フォトリソグラフィ技術およびエッチング技術を用いることにより、トレンチ（溝部）２５を形成する。
【０１４４】
トレンチ（溝部）２５は、ｎ＋型ソース領域１４およびｐ型ボディ領域１３を貫通するように、形成される。トレンチ（溝部）２５の内壁には、ｐ型ボディ領域１３の側面およびｎ＋型ソース領域１４の側面が露出する。
【０１４５】
次いで、絶縁膜３１ｃを形成する。
【０１４６】
この絶縁膜３１ｃを形成する工程では、パターニングされたレジスト膜Ｒ４を除去した後、図２５に示すように、ｎ−型エピタキシャル層１２上に、および、トレンチ（溝部）２５の内壁に、絶縁膜３１ｃを形成する。絶縁膜３１ｃは、実施の形態１における絶縁膜３１（図９参照）と同様に、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などからなり、例えば熱酸化法やＣＶＤ法により形成することができる。また、絶縁膜３１ｃの厚さを、例えば数十ｎｍ程度とすることができる。
【０１４７】
なお、このとき、図２５に示すように、絶縁膜３１ｃは、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５の上面に形成される。また、絶縁膜３１ｃは、トレンチ（溝部）２５の内壁に露出したｎ＋型ソース領域１４の側面に形成され、トレンチ（溝部）２５の内壁に露出したｐ型ボディ領域１３の側面に形成される。また、絶縁膜３１ｃは、トレンチ（溝部）２５の内壁および底面に露出したｎ−型エピタキシャル層１２の表面に形成される。
【０１４８】
次いで、導電膜３２ｃを形成する。
【０１４９】
この導電膜３２ｃを形成する工程では、図２６に示すように、絶縁膜３１ｃ上に導電膜３２ｃを形成する。このとき、内壁および底面に絶縁膜３１ｃが形成されたトレンチ（溝部）２５では、トレンチ（溝部）２５を埋め込むように、導電膜３２ｃを形成する。導電膜３２ｃは、実施の形態１における導電膜３２と同様に、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散したポリシリコンなどからなり、例えばＣＶＤ法などにより形成することができる。
【０１５０】
次いで、第１ゲート絶縁膜１８ｃ、第１ゲート電極１９ｃ、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する。
【０１５１】
この第１ゲート絶縁膜１８ｃ、第１ゲート電極１９ｃ、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜３２ｃおよび絶縁膜３１ｃを加工（パターニング）する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工（パターニング）することで、図２７に示すように、第１ゲート絶縁膜１８ｃ、第１ゲート電極１９ｃ、第２ゲート絶縁膜２１および第２ゲート電極２２を形成する。第１ゲート絶縁膜１８ｃおよび第２ゲート絶縁膜２１は、絶縁膜３１ｃ（図２６参照）からなり、第１ゲート電極１９ｃおよび第２ゲート電極２２は、導電膜３２ｃ（図２６参照）からなる。
【０１５２】
上記した工程を行うことにより、ｐ型ボディ領域１３の側面に、第１ゲート絶縁膜１８ｃを介して第１ゲート電極１９ｃが形成される。そして、ｐ型ボディ領域１３の側面部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分が、チャネル領域１７ｃとなる。
【０１５３】
また、上記した工程を行うことにより、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して第２ゲート電極２２が形成される。
【０１５４】
その後、実施の形態１と同様の工程を行うことにより、層間絶縁膜２３を形成し、層間絶縁膜２３にソースコンタクト孔（開口部）２４を形成し、層間絶縁膜２３上に、および、ソースコンタクト孔（開口部）２４の底面および内壁を覆うように、ソース電極２０を形成する。また、実施の形態１と同様の工程を行うことにより、ｎ＋型ＳｉＣ基板１０の下面に、ドレイン電極１１を形成する。これにより、図２１に示したような、本実施の形態２における半導体装置である縦型ＭＩＳＦＥＴ５０ｃを製造することができる。
【０１５５】
なお、トレンチ（溝部）２５を形成した後、隣り合うトレンチ（溝部）２５に挟まれたｎ−型エピタキシャル層１２にイオン注入法により不純物を導入することで、ｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５を形成することもできる。
【０１５６】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置である縦型ＭＩＳＦＥＴ５０ｃも、実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０と同様に、ｐ＋型ボディコンタクト領域１５の上面に、第２ゲート絶縁膜２１を介して第２ゲート電極２２が形成されている。また、縦型ＭＩＳＦＥＴ５０ｃがオン状態のときに、第２ゲート電極２２にゲート電圧を印加することで、第２ゲート絶縁膜２１およびｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位、特にｐ型ボディ領域１３のうち第１ゲート絶縁膜１８ｃとの界面から少し離れた部分における電位が変調される。その結果、縦型ＭＩＳＦＥＴ５０ｃがオン状態のときは、チャネル領域１７ｃを流れる電子の深さ方向の分布が、第１ゲート絶縁膜１８ｃとの界面から離れた方向に広がる。そのため、チャネル領域１７ｃを流れる電子が、界面準位に捕獲または散乱されにくくなり、電子移動度（移動度）が低下しにくくなるため、オン抵抗を低減することができる。
【０１５７】
また、オン抵抗を低減するために、埋め込みチャネル技術を用いる必要がないため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１５８】
さらに、本実施の形態２では、第１ゲート電極１９ｃは、トレンチ（溝部）２５の内壁に露出したｐ型ボディ領域１３の側面およびｎ＋型ソース領域１４の側面に、第１ゲート絶縁膜１８ｃを介して形成されている。そのため、縦型ＭＩＳＦＥＴ５０ｃは、ＪＦＥＴ領域１６（図１参照）を有しない。したがって、縦型ＭＩＳＦＥＴ５０ｃがオン状態のときに、チャネル領域１７ｃを通過した電子がＪＦＥＴ領域１６（図１参照）のような狭い領域を通ることがないため、実施の形態１に比べ、縦型ＭＩＳＦＥＴのオン抵抗を低減することが容易になる。
【０１５９】
なお、本実施の形態２でも、実施の形態１の第１変形例と同様に、第２ゲート絶縁膜２１が形成されておらず、第２ゲート電極２２が、ｐ＋型ボディコンタクト領域１５の上面に直接形成されていてもよい。このような構造を有する場合でも、第２ゲート電極２２にゲート電圧を印加することで、ｐ＋型ボディコンタクト領域１５を介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１６０】
（実施の形態３）
＜半導体装置＞
次に、本発明の実施の形態３の半導体装置について説明する。実施の形態３では、第２ゲート電極は、縦型ＭＩＳＦＥＴの各素子が配置される領域の外部の領域に形成されている。
【０１６１】
図２８は、実施の形態３の半導体装置の上面図である。図２９は、実施の形態３の半導体装置の要部断面図である。図２９は、図２８のＡ−Ａ線に沿った断面図である。なお、図２８においては、理解を簡単にするために、ソース電極２０（図２９参照）および層間絶縁膜２３（図２９参照）を除去した（透視した）状態を図示している。また、図２８においては、理解を簡単にするために、ｎ−型エピタキシャル層１２、ｐ型ボディ領域１３、ｎ＋型ソース領域１４のうち、第１ゲート電極１９または第２ゲート電極２２ｄに覆われた部分を破線により図示している。さらに、図２８においては、理解を簡単にするために、層間絶縁膜２３（図２９参照）に形成されたソースコンタクト孔（開口部）２４の底面の外周を二点鎖線により図示している。
【０１６２】
図２８および図２９に示すように、本実施の形態３の半導体装置である縦型ＭＩＳＦＥＴ５０ｄは、実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０と同様の構造を有する。すなわち、縦型ＭＩＳＦＥＴ５０ｄは、縦型ＭＩＳＦＥＴ５０と同様に、ｎ＋型ＳｉＣ基板１０、ドレイン電極１１、ｎ−型エピタキシャル層１２、ｐ型ボディ領域１３およびｎ＋型ソース領域１４を有する。また、縦型ＭＩＳＦＥＴ５０ｄは、縦型ＭＩＳＦＥＴ５０と同様に、第１ゲート絶縁膜１８、第１ゲート電極１９およびソース電極２０を有する。
【０１６３】
ただし、本実施の形態３では、実施の形態１と異なり、ｐ＋型ボディコンタクト領域１５ｄが、縦型ＭＩＳＦＥＴ５０ｄの各素子（ユニットセル）が複数配置される領域ＡＲ１の外部の領域において、ｐ型ボディ領域１３の上層部に形成されている。また、ｐ＋型ボディコンタクト領域１５ｄの上面には、第２ゲート電極２２ｄが、第２ゲート絶縁膜２１ｄを介して形成されている。すなわち、第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄは、領域ＡＲ１の外部の領域に形成されている。
【０１６４】
ｐ型ボディ領域１３は、領域ＡＲ１の内部の領域に形成されたｎ＋型ソース領域１４、および、領域ＡＲ１の外部の領域に形成されたｐ＋型ボディコンタクト領域１５ｄのいずれにも接するように形成されている。また、実施の形態１と同様に、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分には、チャネル領域１７が形成されている。したがって、本実施の形態３でも、第２ゲート電極２２ｄにゲート電圧を印加することで、第２ゲート絶縁膜２１ｄおよびｐ＋型ボディコンタクト領域１５ｄを介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、実施の形態１と同様に、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１６５】
また、本実施の形態３では、ｐ＋型ボディコンタクト領域１５ｄが各素子（ユニットセル）が形成される領域ＡＲ１の内部の領域に形成されないため、各素子（ユニットセル）の一辺の長さを小さくすることができ、単位面積当たりのオン抵抗（ＲｏｎＡ）を低減することができる。
【０１６６】
さらに、好適には、第１ゲート絶縁膜１８と第２ゲート絶縁膜２１ｄとの間で、材料および厚さが異なる。例えば、第１ゲート絶縁膜１８を酸化シリコン（ＳｉＯ２）からなるものとし、第２ゲート絶縁膜２１ｄを例えば酸化ハフニウム（ＨｆＯ２）などの高誘電率材料からなるものとし、第２ゲート絶縁膜２１ｄの厚さを第１ゲート絶縁膜１８の厚さよりも薄くすることができる。このような構成により、第２ゲート電極２２ｄとｐ型ボディ領域１３との容量性結合を強めることができ、オン状態のときのチャネル領域１７における伝導帯エネルギーをより大きく引き下げる（変調する）ことで、さらにオン抵抗を低減することができる。
【０１６７】
また、好適には、第１ゲート電極１９と第２ゲート電極２２ｄとの間で、材料および厚さが異なる。例えば第１ゲート電極１９をポリシリコンからなるものとし、第２ゲート電極２２ｄをアルミニウム（Ａｌ）からなるものとすることができる。このような構成により、第２ゲート電極２２ｄの仕事関数を調節することで、第２ゲート電極２２ｄにゲート電圧を印加しない場合におけるｐ型ボディ領域１３の電位自体を変調することができる。したがって、縦型ＭＩＳＦＥＴがオン状態のときに、チャネル領域１７における伝導帯エネルギーをより広範な範囲で引き下げる（変調する）ことができ、オン抵抗が低減される量を容易に最適化することができる。
【０１６８】
＜半導体装置の動作＞
続いて、本実施の形態３の半導体装置である縦型ＭＩＳＦＥＴ５０ｄの動作について説明する。
【０１６９】
図３０は、図２９において、縦型ＭＩＳＦＥＴがオン状態のときに電子が流れる経路を模式的に示した図である。
【０１７０】
本実施の形態３の半導体装置である縦型ＭＩＳＦＥＴ５０ｄをオン状態にするオン動作においても、実施の形態１と同様に、第１ゲート電極１９に、ソース電極２０に対して正のゲート電圧ＶＧＳ１（ＶＧＳ１＞０Ｖ）を印加する。このとき、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分、すなわち、チャネル領域１７には、反転層が形成される。したがって、電子は、図３０に経路をＰＳ４として示すように、ソース電極２０から、ｎ＋型ソース領域１４、チャネル領域１７に形成された反転層、ｎ−型エピタキシャル層１２、および、ｎ＋型ＳｉＣ基板１０を通して、ドレイン電極１１に流れる。すなわち、電流は、ドレイン電極１１から、ｎ＋型ＳｉＣ基板１０、ｎ−型エピタキシャル層１２、チャネル領域１７に形成された反転層、および、ｎ＋型ソース領域１４を通して、ソース電極２０に流れる。
【０１７１】
また、縦型ＭＩＳＦＥＴ５０ｄをオフ状態にするオフ動作においても、実施の形態１と同様に、第１ゲート電極１９に、ソース電極２０に対して負または零のゲート電圧ＶＧＳ１（ＶＧＳ１≦０Ｖ）を印加する。このとき、チャネル領域１７に形成されていた反転層を消滅させることで、電流が遮断される。
【０１７２】
本実施の形態３でも、実施の形態１と同様に、オン動作の際に、第１ゲート電極１９に、ソース電極２０に対して正のゲート電圧ＶＧＳ１（ＶＧＳ１＞０Ｖ）を印加するとともに、第２ゲート電極２２ｄに、ソース電極２０に対して正のゲート電圧ＶＧＳ２（ＶＧＳ２＞０Ｖ）を印加する。第２ゲート電極２２ｄにゲート電圧を印加することで、第２ゲート絶縁膜２１ｄおよびｐ＋型ボディコンタクト領域１５ｄを介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０１７３】
一方、本実施の形態３では、オン動作において、第２ゲート電極２２ｄに印加されるゲート電圧ＶＧＳ２を、第１ゲート電極１９に印加されるゲート電圧ＶＧＳ１と独立して制御することができる。そのため、第２ゲート電極２２ｄに、例えば第１ゲート電極１９に印加されるゲート電圧よりも高いゲート電圧を印加することにより、さらなるオン抵抗の低減を実現することができる。
【０１７４】
また、縦型ＭＩＳＦＥＴ５０ｄをオフ状態にするオフ動作においても、第１ゲート電極１９に、ソース電極２０に対して負または零のゲート電圧ＶＧＳ１（ＶＧＳ１≦０Ｖ）を印加するとともに、第２ゲート電極２２ｄにも、ソース電極２０に対して負または零のゲート電圧ＶＧＳ２（ＶＧＳ２≦０Ｖ）を印加する。縦型ＭＩＳＦＥＴ５０ｄがオフ状態のときは、チャネル領域１７の伝導帯エネルギーは、第２ゲート電極２２ｄにゲート電圧を印加しないときに比べて引き上げられる（変調される）。したがって、チャネル領域１７を流れる電流の遮断性が高くなり、ドレイン電極１１に高い電圧が印加されたときに、その高い電圧によりチャネル領域１７に電流が流れることを防止でき、パンチスルー耐性を向上させることができる。
【０１７５】
また、オフ動作においても、第２ゲート電極２２ｄに印加されるゲート電圧ＶＧＳ２を、第１ゲート電極１９に印加されるゲート電圧ＶＧＳ１と独立して制御することができる。そのため、第２ゲート電極２２ｄに、例えば第１ゲート電極１９に印加されるゲート電圧よりも低いゲート電圧（絶対値が大きい負のゲート電圧）を印加することにより、さらにパンチスルー耐性を向上させることができる。
【０１７６】
＜半導体装置の製造工程＞
次に、本実施の形態３の半導体装置の製造工程の例を、図面を参照して説明する。図３１〜図３７は、実施の形態３の半導体装置の製造工程中の要部断面図である。なお、図３１〜図３７も、図２９と同様に、図２８のＡ−Ａ線に沿った断面図である。
【０１７７】
本実施の形態３の半導体装置（縦型ＭＩＳＦＥＴ５０ｄ）の製造工程については、第１ゲート絶縁膜１８と第２ゲート絶縁膜２１ｄとの間で、材料および厚さが異なり、第１ゲート電極１９と第２ゲート電極２２ｄとの間で、材料および厚さが異なる場合について、説明する。
【０１７８】
本実施の形態３の半導体装置（縦型ＭＩＳＦＥＴ５０ｄ）の製造工程については、ｎ＋型ＳｉＣ基板１０を用意する工程からｐ＋型ボディコンタクト領域１５ｄを形成する工程までの各工程については、実施の形態１の半導体装置（縦型ＭＩＳＦＥＴ５０）の製造工程における各工程と同様であり、その説明を省略する。また、ｐ＋型ボディコンタクト領域１５ｄを形成する工程まで行われた状態の半導体装置の要部断面図を、図３１に示す。
【０１７９】
ただし、本実施の形態３では、ｐ＋型ボディコンタクト領域１５ｄを形成する工程において、ｐ＋型ボディコンタクト領域１５ｄは、各素子（ユニットセル）が形成される領域ＡＲ１（図２８参照）の外部の領域に形成される。したがって、イオン注入を行うためのマスクとして用いるレジスト膜のパターニングは、ｐ型ボディ領域１３のうち、ｎ＋型ソース領域１４が形成される領域と離れた領域において、ｐ＋型ボディコンタクト領域１５ｄが形成される領域が露出するように行われる。
【０１８０】
なお、実施の形態１と同様に、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５ｄを形成する工程については、いずれの順番で行ってもよい。また、ｐ型ボディ領域１３を形成する工程、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５ｄを形成する工程については、各工程の後、または、全ての工程が終わった後、例えば１７００℃程度で熱処理を行い、注入した不純物を活性化させることができる。
【０１８１】
次いで、絶縁膜３１を形成する。
【０１８２】
この絶縁膜３１を形成する工程では、図３２に示すように、ｎ−型エピタキシャル層１２上に、すなわち、ｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５ｄが形成されたｎ−型エピタキシャル層１２の上面に、絶縁膜３１を形成する。絶縁膜３１は、実施の形態１における絶縁膜３１（図９参照）と同様に、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウム（ＨｆＯ２）などからなり、例えば熱酸化法やＣＶＤ法により形成することができる。また、絶縁膜３１の厚さを、例えば数十ｎｍ程度とすることができる。
【０１８３】
なお、このとき、図３２に示すように、絶縁膜３１は、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５ｄの上面に形成される。また、絶縁膜３１は、ｐ型ボディ領域１３のうちｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５ｄのいずれも形成されていない部分の上面に形成される。さらに、絶縁膜３１は、ｎ−型エピタキシャル層１２のうちｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５ｄのいずれも形成されていない部分の上面に形成される。
【０１８４】
次いで、導電膜３２を形成する。
【０１８５】
この導電膜３２を形成する工程では、図３３に示すように、絶縁膜３１上に導電膜３２を形成する。導電膜３２は、実施の形態１における導電膜３２（図１０参照）と同様に、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散したポリシリコンなどからなり、例えばＣＶＤ法などにより形成することができる。
【０１８６】
次いで、第１ゲート絶縁膜１８および第１ゲート電極１９を形成する。
【０１８７】
この第１ゲート絶縁膜１８および第１ゲート電極１９を形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜３２および絶縁膜３１を加工（パターニング）する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工（パターニング）することで、図３４に示すように、第１ゲート絶縁膜１８および第１ゲート電極１９を形成する。このとき、ｐ型ボディ領域１３の上面に、第１ゲート絶縁膜１８を介して第１ゲート電極１９が形成される。また、第１ゲート絶縁膜１８は、絶縁膜３１（図３３参照）からなり、第１ゲート電極１９は、導電膜３２（図３３参照）からなる。
【０１８８】
次いで、絶縁膜３１ｄを形成する。
【０１８９】
この絶縁膜３１ｄを形成する工程では、図３５に示すように、ｎ−型エピタキシャル層１２上に、すなわち、ｐ型ボディ領域１３、ｎ＋型ソース領域１４、ｐ＋型ボディコンタクト領域１５ｄ、第１ゲート絶縁膜１８および第１ゲート電極１９が形成されたｎ−型エピタキシャル層１２の上面に、絶縁膜３１ｄを形成する。絶縁膜３１ｄの材料および厚さは、好適には、絶縁膜３１（図３２参照）の材料および厚さと異なる。絶縁膜３１ｄは、例えば酸化ハフニウム（ＨｆＯ２）などの高誘電率材料からからなり、例えば熱酸化法やＣＶＤ法により形成することができる。また、絶縁膜３１ｄの厚さを、絶縁膜３１（図３２参照）の厚さと異なる厚さ、例えば数ｎｍ程度とすることができる。
【０１９０】
次いで、導電膜３２ｄを形成する。
【０１９１】
この導電膜３２ｄを形成する工程では、図３６に示すように、絶縁膜３１ｄ上に導電膜３２ｄを形成する。導電膜３２ｄの材料および厚さは、好適には、導電膜３２（図３３参照）の材料および厚さと異なる。導電膜３２ｄは、例えばアルミニウム（Ａｌ）などからなり、例えば蒸着法やスパッタ法などにより形成することができる。また、導電膜３２ｄの厚さを、導電膜３２（図３３参照）の厚さと異なる厚さとすることができる。
【０１９２】
次いで、第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄを形成する。
【０１９３】
この第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄを形成する工程では、フォトリソグラフィ技術およびドライエッチング技術により、導電膜３２ｄおよび絶縁膜３１ｄを加工（パターニング）する。例えばフォトリソグラフィ技術によりパターニングされたレジスト膜をマスクにしたドライエッチング技術により加工（パターニング）することで、図３７に示すように、第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄを形成する。第２ゲート絶縁膜２１ｄは、絶縁膜３１ｄ（図３６参照）からなり、第２ゲート電極２２ｄは、導電膜３２ｄ（図３６参照）からなる。
【０１９４】
上記した工程を行うことにより、前述したように、ｐ型ボディ領域１３の上面に、第１ゲート絶縁膜１８を介して第１ゲート電極１９が形成される。そして、ｐ型ボディ領域１３の上層部であって、ｎ＋型ソース領域１４とｎ−型エピタキシャル層１２とに挟まれた部分が、チャネル領域１７となる。
【０１９５】
また、上記した工程を行うことにより、ｐ＋型ボディコンタクト領域１５ｄの上面に、第２ゲート絶縁膜２１ｄを介して第２ゲート電極２２ｄが形成される。したがって、第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄは、各素子（ユニットセル）が形成される領域ＡＲ１（図２８参照）の外部の領域に形成される。
【０１９６】
その後、実施の形態１と同様の工程を行うことにより、層間絶縁膜２３を形成し、層間絶縁膜２３にソースコンタクト孔（開口部）２４を形成し、層間絶縁膜２３上に、および、ソースコンタクト孔（開口部）２４の底面および内壁を覆うように、ソース電極２０を形成する。また、実施の形態１と同様の工程を行うことにより、ｎ＋型ＳｉＣ基板１０の下面に、ドレイン電極１１を形成する。これにより、図２９に示したような、本実施の形態３における半導体装置である縦型ＭＩＳＦＥＴ５０ｄを製造することができる。
【０１９７】
なお、第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄの各々の材料および厚さを、第１ゲート絶縁膜１８および第１ゲート電極１９の各々の材料および厚さと同一とすることもできる。このときは、フォトリソグラフィ技術およびドライエッチング技術により、導電膜３２（図３３参照）および絶縁膜３１（図３３参照）を加工（パターニング）して第１ゲート絶縁膜１８および第１ゲート電極１９を形成する際に、同時に、第２ゲート絶縁膜２１ｄおよび第２ゲート電極２２ｄを形成する。
【０１９８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置である縦型ＭＩＳＦＥＴ５０ｄも、実施の形態１の半導体装置である縦型ＭＩＳＦＥＴ５０と同様に、ｐ＋型ボディコンタクト領域１５ｄの上面に、第２ゲート絶縁膜２１ｄを介して第２ゲート電極２２ｄが形成されている。また、縦型ＭＩＳＦＥＴ５０ｄがオン状態のときに、第２ゲート電極２２ｄにゲート電圧を印加することで、第２ゲート絶縁膜２１ｄおよびｐ＋型ボディコンタクト領域１５ｄを介して、ｐ型ボディ領域１３の電位、特にｐ型ボディ領域１３のうち第１ゲート絶縁膜１８との界面から少し離れた部分における電位が変調される。その結果、縦型ＭＩＳＦＥＴ５０ｄがオン状態のときは、チャネル領域１７を流れる電子の深さ方向の分布が、第１ゲート絶縁膜１８との界面から離れ、深さ方向に広がる。そのため、チャネル領域１７を流れる電子が、界面準位に捕獲または散乱されにくくなり、電子移動度（移動度）が低下しにくくなるため、オン抵抗を低減することができる。
【０１９９】
また、オン抵抗を低減するために、埋め込みチャネル技術を用いる必要がないため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０２００】
さらに、本実施の形態３では、第２ゲート電極２２ｄに印加されるゲート電圧ＶＧＳ２を、第１ゲート電極１９に印加されるゲート電圧ＶＧＳ１と独立して制御することができる。そのため、例えば第２ゲート電極２２ｄに第１ゲート電極１９に印加されるゲート電圧ＶＧＳ１よりも高いゲート電圧ＶＧＳ２を印加することにより、実施の形態１に比べ、縦型ＭＩＳＦＥＴのオン抵抗を低減することが容易になる。
【０２０１】
なお、本実施の形態３でも、実施の形態１の第１変形例と同様に、第２ゲート絶縁膜２１ｄが形成されておらず、第２ゲート電極２２ｄが、ｐ＋型ボディコンタクト領域１５ｄの上面に直接形成されていてもよい。このような構造を有する場合でも、第２ゲート電極２２ｄにゲート電圧を印加することで、ｐ＋型ボディコンタクト領域１５ｄを介して、ｐ型ボディ領域１３の電位を変調することができる。そのため、オン抵抗の低減と、確実なノーマリオフの動作とを両立させることができる。
【０２０２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０３】
例えば、前記実施の形態では、ｎ＋型ＳｉＣ基板として炭化珪素（ＳｉＣ）からなる半導体基板を用い、ｎ−型エピタキシャル層としてＳｉＣからなる半導体層を用いた例について説明した。しかし、本発明は、ｎ＋型ＳｉＣ基板に代え、例えばシリコン（Ｓｉ）など各種の半導体材料からなる半導体基板を用い、ｎ−型エピタキシャル層として例えばＳｉなど各種の半導体材料からなる半導体層を用いた場合にも適用可能である。このような場合でも、ＳｉＣを用いた場合に比べれば効果は少なくなるものの、オン抵抗の低減と、確実なノーマリオフの動作とを両立することができる。
【産業上の利用可能性】
【０２０４】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２０５】
１０  ｎ＋型ＳｉＣ基板
１１  ドレイン電極
１２  ｎ−型エピタキシャル層
１３  ｐ型ボディ領域
１４  ｎ＋型ソース領域
１５、１５ｄ  ｐ＋型ボディコンタクト領域
１６  ＪＦＥＴ領域
１７、１７ｃ  チャネル領域
１８、１８ｃ  第１ゲート絶縁膜
１９、１９ｃ  第１ゲート電極
２０  ソース電極
２１、２１ｄ  第２ゲート絶縁膜
２２、２２ｄ  第２ゲート電極
２３  層間絶縁膜
２４  ソースコンタクト孔（開口部）
２５  トレンチ（溝部）
３１、３１ｃ、３１ｄ  絶縁膜
３２、３２ｃ、３２ｄ  導電膜
５０、５０ａ〜５０ｄ  縦型ＭＩＳＦＥＴ
ＡＲ１  領域
ＰＳ１〜ＰＳ４  経路
Ｒ１〜Ｒ４  レジスト膜
【図１】
0006029330.tif 000002
【図２】
0006029330.tif 000003
【図３】
0006029330.tif 000004
【図４】
0006029330.tif 000005
【図５】
0006029330.tif 000006
【図６】
0006029330.tif 000007
【図７】
0006029330.tif 000008
【図８】
0006029330.tif 000009
【図９】
0006029330.tif 000010
【図１０】
0006029330.tif 000011
【図１１】
0006029330.tif 000012
【図１２】
0006029330.tif 000013
【図１３】
0006029330.tif 000014
【図１４】
0006029330.tif 000015
【図１５】
0006029330.tif 000016
【図１６】
0006029330.tif 000017
【図１７】
0006029330.tif 000018
【図１８】
0006029330.tif 000019
【図１９】
0006029330.tif 000020
【図２０】
0006029330.tif 000021
【図２１】
0006029330.tif 000022
【図２２】
0006029330.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0006029330.tif 000027
【図２７】
0006029330.tif 000028
【図２８】
0006029330.tif 000029
【図２９】
0006029330.tif 000030
【図３０】
0006029330.tif 000031
【図３１】
0006029330.tif 000032
【図３２】
0006029330.tif 000033
【図３３】
0006029330.tif 000034
【図３４】
0006029330.tif 000035
【図３５】
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【図３６】
0006029330.tif 000037
【図３７】
0006029330.tif 000038