(57)【特許請求の範囲】
【請求項１】
読出指令に応答してメモリデータを読み出す読出処理を行うメモリを含む半導体メモリ装置であって、
前記メモリが前記読出指令に応答したか否かを判定するメモリ応答判定部と、
前記メモリ応答判定部が、メモリが前記読出指令に非応答であったと判定した場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を有することを特徴とする半導体メモリ装置。
【請求項２】
前記メモリは、前記読出処理、又は書込指令に応じた書込処理の実行中はビジィ状態を示す一方、前記読出処理及び前記書込処理の非実行中はレディ状態を示す処理状態信号を送出し、
前記メモリ応答判定部は、前記読出指令が発令されてから所定のアクセス遅延期間内に前記処理状態信号が前記レディ状態から前記ビジィ状態に遷移しなかった場合に前記読出指令に対して非応答であったと判定することを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記メモリデータ及び前記エラーコードはｎビット（ｎは自然数）からなり、前記エラーコードはｎビットの全てが論理レベル０となるビットパターンを有し、
前記テスト回路は、前記メモリデータの各ビットと前記処理状態信号との論理積結果を外部出力するｎ個のアンドゲートを含むことを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
前記メモリデータ及び前記エラーコードはｎビット（ｎは自然数）からなり、前記エラーコードはｎビットの全てが論理レベル１となるビットパターンを有し、
前記テスト回路は、前記メモリデータの各ビットと前記処理状態信号との論理和結果を外部出力するｎ個のオアゲートを含むことを特徴とする請求項２記載の半導体メモリ装置。
【請求項５】
前記半導体メモリ装置は半導体マルチチップパッケージであり、
半導体マルチチップパッケージに、外部入力されたメモリ制御信号に応じて前記メモリに対する読出書込制御を行うメモリコントローラ、及び前記テスト回路が形成されている第１半導体チップと、前記メモリが形成されている第２半導体チップと、が含まれていることを特徴とする請求項１〜４のいずれか１に記載の半導体メモリ装置。
【請求項６】
読出指令に応答してメモリデータを読み出す読出処理を行うメモリと、前記メモリが読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定部によって前記メモリが前記読出指令に非応答であったと判定された場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を含む半導体メモリ装置をテストするテスト方法であって、
前記メモリに前記読出指令を供給する第１ステップと、
前記読出指令の供給の際に前記外部出力が前記エラーコードを示すか否かを判定する第２ステップと、
前記第２ステップで前記外部出力が前記エラーコードを示すと判定された場合には前記メモリに対してアクセス不良が生じていることを示すテスト結果を得る第３ステップと、
前記第２ステップで前記外部出力が前記エラーコードを示していないと判定された場合には前記メモリデータと期待値とが一致しているか否かを判定する第４ステップと、
前記第４ステップで前記外部出力と前記期待値とが一致している場合には前記メモリが良品であることを示すテスト結果を得る一方、両者が不一致である場合には前記メモリに故障が生じていることを示すテスト結果を得る第５ステップと、を有することを特徴とする半導体メモリ装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、特に製品出荷時におけるテスト用のテスト回路を含んだ半導体メモリ装置及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体チップの製品出荷時のテストとして、形成された回路の機能が正常であるか否かをテストする機能テストが知られている。例えば、半導体チップに構築されているメモリに対して機能テストを行う場合、ＬＳＩテスタは、予め用意したテストデータをこのメモリに書き込ませ、引き続きこのメモリに記憶したテストデータを読み出す。ＬＳＩテスタは、上記したメモリから読み出されたテストデータをこの半導体チップの外部端子を介して取り込み、これが、予め用意したテストデータと一致しているか否かを比較判定し、両者が一致していれば良品、不一致であれば故障が生じていることを示すテスト結果を得る。
【０００３】
ところで、メモリが構築されている半導体チップには、このメモリに対してデータの読出及び書込を為すべき各種制御を施すメモリコントローラが設けられている。この際、かかる半導体チップに対して上記した機能テストを実施すると、メモリ及びメモリコントローラを１つのモジュールと捉えた形態で良否判定が為されるものの、その内部での故障箇所を特定することは出来なかった。
【０００４】
そこで、半導体チップにテスト用の外部端子を設け、半導体チップ内部で閉じている信号ライン、例えばメモリコントローラ及びメモリ間を接続する信号ライン上の信号を上記したテスト用の外部端子を介して外部出力させることにより、メモリコントローラ単体でのテストを可能にする方法が考えられた。
【０００５】
ところが、半導体チップに設けることが可能な外部端子の数には制限がある為、テスト対象となる信号数が多い場合には、この方法を採用することはできない。
【０００６】
そこで、半導体チップ内に、テスタが本来行うべき機能を有するテスト回路を設け、そのテスト回路によって得られたテスト結果（故障有り、無し）のみを半導体チップの単一の外部端子（Ｅ）を介して出力させるようにしたテスト方法が提案された（例えば、特許文献１参照）。
【０００７】
しかしながら、かかるテスト方法によると、テスト用に設ける外部端子（Ｅ）の他に、上記したテスト回路の動作を開始させる為の入力用の外部端子（ＳＩ、ＳＣＫ）が更に必要になる為、やはり半導体チップに構築可能な外部端子数の制限を受けるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０９−１６０８０２号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる問題を解決すべく為されたものであり、テスト専用の外部端子を設けることなく、半導体メモリ装置に形成されているメモリが故障しているか否かの製品出荷時のテスト及びその故障要因を特定することが可能な半導体メモリ装置及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体メモリ装置は、読出指令に応答してメモリデータを読み出す読出処理を行うメモリを含む半導体メモリ装置であって、前記メモリが前記読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定部が、メモリが前記読出指令に非応答であったと判定した場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を有する。
【００１１】
また、本願発明に係る半導体メモリ装置のテスト方法は、読出指令に応答してメモリデータを読み出す読出処理を行うメモリと、前記メモリが読出指令に応答したか否かを判定するメモリ応答判定部と、前記メモリ応答判定部によって前記メモリが前記読出指令に非応答であったと判定された場合には前記メモリデータに代えてエラーコードを外部出力するテスト回路と、を含む半導体メモリ装置をテストするテスト方法であって、前記メモリに前記読出指令を供給する第１ステップと、前記読出指令の供給の際に前記外部出力が前記エラーコードを示すか否かを判定する第２ステップと、前記第２ステップで前記外部出力が前記エラーコードを示すと判定された場合には前記メモリに対してアクセス不良が生じていることを示すテスト結果を得る第３ステップと、前記第２ステップで前記外部出力が前記エラーコードを示していないと判定された場合には前記メモリデータと期待値とが一致しているか否かを判定する第４ステップと、前記第４ステップで前記外部出力と前記期待値とが一致している場合には前記メモリが良品であることを示すテスト結果を得る一方、両者が不一致である場合には前記メモリに故障が生じていることを示すテスト結果を得る第５ステップと、を有する。
【発明の効果】
【００１２】
本発明に係る半導体メモリ装置では、その内部に形成されているメモリが読出指令に応答したか否かを判定し、メモリが読出指令に対して非応答であった場合にはメモリから読み出されたメモリデータに代えてエラーコードを外部出力するようにしている。これにより、半導体メモリ装置にテスト専用の外部端子を設けずとも、データ用の外部端子から送出されたデータに基づいて、故障要因がメモリ自体にあるのか、或いはメモリに対するアクセスにあるのかを特定することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る半導体メモリ装置としての半導体マルチチップパッケージ１に形成されている各種モジュールを示すブロック図である。
【図２】メモリテストを行う際のシステム構成を示すブロック図である。
【図３】ＬＳＩテスタ２によって実施されるメモリテストの手順を示すフローチャートである。
【図４】メモリコントローラ１２０によって実施されるテスト読出ルーチンを示すフローチャートである。
【図５】テスト回路１２１の内部構成の一例を示す回路図である。
【図６】テスト回路１２１の内部構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００１４】
本発明に係る半導体メモリ装置は、半導体メモリ装置（１）に形成されているメモリ（１３）が読出指令に応答したか否かを判定し（ＲＹＢＹ、Ｓ１５〜Ｓ１８）、メモリが読出指令に対して非応答であったと判定された場合にはメモリから読み出されたメモリデータ（ＤＯ）に代えてエラーコード（ＥＣ）を外部出力する（１２１）。
【００１５】
また、本発明に係る半導体メモリ装置のテスト方法は、先ず、メモリに読出指令を供給し（Ｓ１）、この読出指令に応じて半導体メモリ装置からの外部出力（Ｄ０〜Ｄ１５）がエラーコードを示すか否かを判定する（Ｓ３）。ここで、外部出力がエラーコードを示すと判定された場合にはメモリに対してアクセス不良が生じていることを示すテスト結果を得る（Ｓ７）。一方、この外部出力がエラーコードを示していないと判定された場合には、上記メモリデータと期待値とが一致しているか否かを判定し（Ｓ４）、両者が一致している場合にはメモリが良品であることを示すテスト結果を得る（Ｓ５）一方、両者が不一致である場合にはメモリ自体に故障が生じていることを示すテスト結果を得る（Ｓ６）。
【実施例】
【００１６】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１７】
図１は、本発明に係る半導体メモリ装置としての半導体マルチチップパッケージ１に形成されているモジュールを示すブロック図である。
【００１８】
図１に示すように、かかる半導体マルチチップパッケージ１には、第１の半導体チップとしてのメモリコントロールチップ１２と、第２の半導体チップとしてのフラッシュメモリチップ１３と、が形成されている。
【００１９】
メモリコントロールチップ１２には、図１に示すように、双方向バッファ１１９、メモリコントローラ１２０及びテスト回路１２１が形成されている。
【００２０】
双方向バッファ１１９は、半導体マルチチップパッケージ１の外部端子ＰＡを介して入力されたデータＤ０〜Ｄ１５をデータＤＩ０〜ＤＩ１５としてメモリコントロールチップ１２に供給する。また、双方向バッファ１１９は、メモリコントロールチップ１２を介して、半導体メモリとしてのフラッシュメモリチップ１３から読み出されたメモリデータＤＥ０〜ＤＥ１５を、外部出力であるデータＤ０〜Ｄ１５として、外部端子ＰＡを介して出力する。
【００２１】
メモリコントローラ１２０は、外部端子ＰＡを介して入力されたメモリ制御信号ＭＣ及びアドレスＡ０〜Ａ２２に応じて、そのアドレスで指定された番地に記憶されているデータを読み出すべき読出指令信号ＲＤ、又は上記データＤＩ０〜ＤＩ１５を書き込ませるべき書込指令信号ＷＲを生成してフラッシュメモリチップ１３に供給する。尚、メモリコントローラ１２０は、データ書込時には、ｎビット（ｎは自然数）、例えば１６ビットのデータＤＩ０〜ＤＩ１５の各ビットの論理レベルに対応した書込データ信号を生成してフラッシュメモリチップ１３に供給する。一方、データ読出時には、メモリコントローラ１２０は、フラッシュメモリチップ１３から読み出されたｎビット、例えば１６ビットのデータをメモリデータＤＯ０〜ＤＯ１５としてテスト回路１２１に供給する。尚、メモリコントローラ１２０は、フラッシュメモリチップ１３に対して上記した如きアクセス（データ書込又は読出）を行うにあたり、フラッシュメモリチップ１３から供給された処理状態信号としてのレディビジィ信号ＲＹＢＹを参照する。すなわち、メモリコントローラ１２０は、読出指令又は書込指令を示すメモリ制御信号ＭＣが供給された際には、レディビジィ信号ＲＹＢＹがレディ状態を示す場合にだけ、フラッシュメモリチップ１３に対するアクセス、つまり読出指令信号ＲＤ又は書込指令信号ＷＲの送出を行う。一方、レディビジィ信号ＲＹＢＹがビジィ状態を示す場合には、メモリ制御信号ＭＣによる読出指令又は書込指令が発令されていても、メモリコントローラ１２０は、レディビジィ信号ＲＹＢＹがレディ状態を示すまでフラッシュメモリチップ１３に対するアクセスを待機する。
【００２２】
更に、メモリコントローラ１２０は、かかるレディビジィ信号ＲＹＢＹに基づいて、上記したアクセス、特に読出アクセスに対してフラッシュメモリチップ１３からの応答が有るか否かを判定し、その判定結果を示すメモリ応答信号ＭＡを生成する。例えば、メモリコントローラ１２０は、フラッシュメモリチップ１３に対する読出アクセス、つまり読出指令信号ＲＤの供給を開始してから、所定のアクセス遅延期間経過後もレディビジィ信号ＲＹＢＹがレディ状態を維持している場合には、フラッシュメモリチップ１３からの応答が無いことを示す論理レベル１のメモリ応答信号ＭＡを生成する。一方、かかるアクセス遅延期間ＴＡＣ内にレディビジィ信号ＲＹＢＹがビジィ状態に遷移した場合には、メモリコントローラ１２０は、フラッシュメモリチップ１３からの応答が有ることを示す論理レベル０のメモリ応答信号ＭＡを生成する。尚、アクセス遅延期間ＴＡＣとは、不具合が生じていない状態にあるメモリコントローラ１２０及びフラッシュメモリチップ１３に対して上記した如き読出アクセスが為されてから、実際に読出処理が開始されるまでに費やされる最大の遅延期間である。要するに、メモリコントローラ１２０からフラッシュメモリチップ１３に対して正しく読出アクセスが為されていれば、フラッシュメモリチップ１３は、メモリコントローラ１２０からのアクセスに応じて上記したアクセス遅延期間ＴＡＣ内に読出処理の実行を開始する。この際、フラッシュメモリチップ１３は、レディビジィ信号ＲＹＢＹが示す状態をレディ状態からビジィ状態に遷移させる。よって、このアクセス遅延期間経過後もレディビジィ信号ＲＹＢＹがレディ状態を継続して示す場合には、フラッシュメモリチップ１３に対する読出アクセスが正常に為されていないと判断する。
【００２３】
尚、レディビジィ信号ＲＹＢＹに基づいてフラッシュメモリチップ１３からの応答が有るか否かを判定するにあたり、以下の如き判定処理を追加しても良い。すなわち、メモリコントローラ１２０は、上記したアクセス遅延期間ＴＡＣ内にレディビジィ信号ＲＹＢＹがビジィ状態に遷移してから、所定の読出処理期間ＴＲＤの経過後もレディビジィ信号ＲＹＢＹがビジィ状態を維持している場合には、フラッシュメモリチップ１３からの応答が無いことを示す論理レベル１のメモリ応答信号ＭＡを生成するのである。
【００２４】
要するに、フラッシュメモリチップ１３に対して正常なアクセスが為されていれば、フラッシュメモリチップ１３は、メモリコントローラ１２０からの読出アクセスに応じて上記したアクセス遅延期間ＴＡＣ内に読出処理状態に遷移する。そして、フラッシュメモリチップ１３は、上記した読出処理期間ＴＲＤ内にその読出処理を終了させ、次のアクセス待ちの状態、つまりレディ状態となる。よって、この読出処理期間ＴＲＤの経過後もレディビジィ信号ＲＹＢＹがビジィ状態を継続して示す場合にも、フラッシュメモリチップ１３に対するアクセスが正常に為されていないと判断することができるのである。
【００２５】
フラッシュメモリチップ１３には、夫々が１ビットのデータを記憶する例えばＮＡＮＤ型の複数のメモリセルが形成されている。フラッシュメモリチップ１３は、メモリコントローラ１２０からのアクセスに応じて、上記データＤＩ０〜ＤＩ１５各々の論理レベルに対応した電荷蓄積（書込処理）、又は蓄積電荷量に対応した電流の送出（読出処理）を行う。更に、フラッシュメモリチップ１３は、読出指令に応じた読出処理又は書込指令に応じた書込処理の実行中はビジィ状態を示すレディビジィ信号ＲＹＢＹをメモリコントローラ１２０に送出する一方、これら読出処理及び書込処理の非実行中はレディ状態を示すレディビジィ信号ＲＹＢＹをメモリコントローラ１２０に送出する。
【００２６】
メモリコントロールチップ１２に形成されているテスト回路１２１は、メモリ応答信号ＭＡが応答有りを示す論理レベル０である場合には、メモリコントローラ１２０から供給されたメモリデータＤＯ０〜ＤＯ１５をそのまま上記メモリデータＤＥ０〜ＤＥ１５として双方向バッファ１１９に供給する。一方、メモリ応答信号ＭＡが応答無しを示す論理レベル１である場合には、テスト回路１２１は、上記したメモリデータＤＯ０〜ＤＯ１５に代えて、１６ビットの所定のエラーコードＥＣを示すデータをメモリデータＤＥ０〜ＤＥ１５として双方向バッファ１１９に供給する。尚、このエラーコードＥＣは、テストデータでは用いられることの無いユニークなビットパターンを有するものである。よって、メモリの機能テストでは、このエラーコードＥＣとは異なるビットパターンを有するテストデータだけを用いる。例えば、エラーコードＥＣを［００００］ｈの如きビットパターンとした場合、テストデータとしては、［００００］ｈ以外のビットパターンを有するものを用いるのである。
【００２７】
従って、双方向バッファ１１９は、フラッシュメモリチップ１３に対するアクセスが正常に為されている場合には、フラッシュメモリチップ１３から読み出されたデータ（ＤＯ０〜ＤＯ１５）をそのままデータＤ０〜Ｄ１５として外部出力する。一方、フラッシュメモリチップ１３に対するアクセスが正常に為されていない場合には、双方向バッファ１１９は、フラッシュメモリチップ１３から読み出されたデータに代えて固定のエラーコードＥＣをデータＤ０〜Ｄ１５として外部出力することになる。
【００２８】
以下に、図１に示す如き半導体マルチチップパッケージ１の製品出荷時のテスト方法について、フラッシュメモリチップ１３のＸ番地（Ｘは正の整数）に予め１６ビットのテストデータ［Ａ５Ａ５］ｈが書き込まれた状態にある場合を例にとって説明する。
【００２９】
図２は、かかる機能テストを実施する際のシステム構成を示すブロック図である。図２に示すように、半導体マルチチップパッケージ１の各外部端子ＰＡにはＬＳＩテスタ２が接続される。
【００３０】
ＬＳＩテスタ２は、図３に示す如きメモリテストルーチンに従った手順で、メモリコントローラ１２０及びフラッシュメモリチップ１３に対して機能テストを行う。
【００３１】
図３において、ＬＳＩテスタ２は、先ず、上記したＸ番地に書き込まれているテストデータを読み出すべき読出指令としてのアドレスＡ０〜Ａ２２及びメモリ制御信号ＭＣを、半導体マルチチップパッケージ１の各外部端子ＰＡを介してメモリコントローラ１２０に供給する（ステップＳ１）。
【００３２】
かかる読出指令に応じてメモリコントローラ１２０は、図４に示す如きテスト読出ルーチンを実行する。
【００３３】
図４に示すように、メモリコントローラ１２０は、先ず、内蔵タイマ（図示せぬ）による時間計時を開始させ（ステップＳ１１）、引き続き、フラッシュメモリチップ１３から供給されたレディビジィ信号ＲＹＢＹがレディ状態を示すか否かの判定を行う（ステップＳ１２）。かかるステップＳ１２においてレディビジィ信号ＲＹＢＹがレディ状態を示していない、つまりビジィ状態を示すと判定された場合、メモリコントローラ１２０は、上記内蔵タイマの計時時間が読出処理期間ＴＲＤを経過したか否かを判定する（ステップＳ１３）。かかるステップＳ１３において内蔵タイマの計時時間が読出処理期間ＴＲＤを経過していないと判定された場合、メモリコントローラ１２０は、上記ステップＳ１２の実行に戻り前述した如き動作を繰り返し実行する。この間、上記ステップＳ１２においてレディビジィ信号ＲＹＢＹがレディ状態を示すと判定された場合、メモリコントローラ１２０は、Ｘ番地に書き込まれているテストデータを読み出すべき読出指令信号ＲＤをフラッシュメモリチップ１３に供給する（ステップＳ１４）。かかるステップＳ１４の実行により、フラッシュメモリチップ１３は、Ｘ番地に書き込まれているテストデータを読み出すべき読出処理を開始させると共に、ビジィ状態を示すレディビジィ信号ＲＹＢＹをメモリコントローラ１２０に供給する。尚、フラッシュメモリチップ１３に対して正常に読出アクセスが為されていない場合には、フラッシュメモリチップ１３では上記した如き読出処理が為されないので、レディ状態を示すレディビジィ信号ＲＹＢＹをメモリコントローラ１２０に供給しつづけることになる。上記ステップＳ１４の実行後、メモリコントローラ１２０は、上記内蔵タイマの時間計時を０からリスタートさせる（ステップＳ１５）。次に、メモリコントローラ１２０は、フラッシュメモリチップ１３から読み出された１６ビットのテストデータをメモリデータＤＯ０〜ＤＯ１５としてテスト回路１２１に供給する（ステップＳ１６）。次に、メモリコントローラ１２０は、レディビジィ信号ＲＹＢＹがビジィ状態を示すか否かの判定を行う（ステップＳ１７）。かかるステップＳ１７においてレディビジィ信号ＲＹＢＹがビジィ状態を示していないと判定された場合、メモリコントローラ１２０は、上記内蔵タイマの計時時間がアクセス遅延期間ＴＡＣを経過したか否かを判定する（ステップＳ１８）。かかるステップＳ１８において内蔵タイマの計時時間がアクセス遅延期間ＴＡＣを経過していないと判定された場合、メモリコントローラ１２０は、上記ステップＳ１７の実行に戻り前述した如き動作を繰り返し実行する。この間、フラッシュメモリチップ１３に対して正常にアクセスがなされていれば、フラッシュメモリチップ１３は、読出指令（ＲＤ）が発令（Ｓ１４）されてからアクセス遅延期間ＴＡＣ内にデータの読出処理を開始させ、ビジィ状態を示すレディビジィ信号ＲＹＢＹをメモリコントローラ１２０に供給する。一方、フラッシュメモリチップ１３に対して正常な読出アクセスが為されていない場合には、フラッシュメモリチップ１３は、アクセス遅延期間ＴＡＣの経過後もレディ状態を示すレディビジィ信号ＲＹＢＹをメモリコントローラ１２０に供給しつづけることになる。
【００３４】
よって、この間、上記ステップＳ１７において、レディビジィ信号ＲＹＢＹがビジィ状態を示していると判定された場合、メモリコントローラ１２０は、フラッシュメモリチップ１３からの応答が有ったことを示す論理レベル０のメモリ応答信号ＭＡをテスト回路１２１に供給する（ステップＳ１９）。ステップＳ１９の実行により、テスト回路１２１は、上記ステップＳ１６の実行によって取得したメモリデータＤＯ０〜ＤＯ１５を、そのままメモリデータＤＥ０〜ＤＥ１５として双方向バッファ１１９に供給する。よって、この際、双方向バッファ１１９は、フラッシュメモリチップ１３から読み出されたメモリデータ（ＤＯ０〜ＤＯ１５）をそのまま外部出力であるデータＤ０〜Ｄ１５としてＬＳＩテスタ２に供給することになる。
【００３５】
一方、上記ステップＳ１３で内蔵タイマの計時時間が読出処理期間ＴＲＤを経過したと判定された場合、又はステップＳ１８で内蔵タイマの計時時間がアクセス遅延期間ＴＡＣを経過したと判定された場合、メモリコントローラ１２０は、フラッシュメモリチップ１３から応答が無かったことを示す論理レベル１のメモリ応答信号ＭＡをテスト回路１２１に供給する（ステップＳ２０）。かかるステップＳ２０の実行により、テスト回路１２１は、上記の如くフラッシュメモリチップ１３から読み出されたメモリデータＤＯ０〜ＤＯ１５に代えて、エラーコードＥＣを示すメモリデータＤＥ０〜ＤＥ１５を双方向バッファ１１９に供給する。よって、この際、双方向バッファ１１９は、エラーコードＥＣを示すデータＤ０〜Ｄ１５をＬＳＩテスタ２に供給する。
【００３６】
上記ステップＳ１９又はＳ２０の実行後、メモリコントローラ１２０は、図４に示す如きメモリテストルーチンを終了する。
【００３７】
この間、ＬＳＩテスタ２は、半導体マルチチップパッケージ１から上記した如きデータＤ０〜Ｄ１５が供給されたか否かの判定を、データＤ０〜Ｄ１５が供給されたと判定されるまで繰り返し実行する（ステップＳ２）。ステップＳ２においてデータＤ０〜Ｄ１５が供給されたと判定された場合、ＬＳＩテスタ２は、上記データＤ０〜Ｄ１５がエラーコードＥＣを示すか否かを判定する（ステップＳ３）。このステップＳ３においてデータＤ０〜Ｄ１５がエラーコードＥＣを示さないと判定された場合、ＬＳＩテスタ２は、次に、このデータＤ０〜Ｄ１５がテストデータの期待値である［Ａ５Ａ５］ｈを示すか否かを判定する（ステップＳ４）。ステップＳ４においてデータＤ０〜Ｄ１５が期待値［Ａ５Ａ５］を示すと判定された場合、ＬＳＩテスタ２は、良品を示すテスト結果信号を送出する（ステップＳ５）。一方、上記ステップＳ４においてデータＤ０〜Ｄ１５が期待値［Ａ５Ａ５］を示していないと判定された場合、ＬＳＩテスタ２は、フラッシュメモリチップ１３自体に故障が生じていることを示すテスト結果信号を送出する（ステップＳ６）。
【００３８】
また、上記ステップＳ３において上記データＤ０〜Ｄ１５がエラーコードＥＣを示すと判定された場合、ＬＳＩテスタ２は、メモリコントローラ１２０によるフラッシュメモリチップ１３に対するアクセス処理に不具合が生じていることを示すテスト結果信号を送出する（ステップＳ７）。
【００３９】
要するに、ＬＳＩテスタ２は、読出指令に応じて半導体マルチチップパッケージ１から外部出力されたデータ（Ｄ０〜Ｄ１５）がエラーコードＥＣを示すか否かを判定し（Ｓ３）、その外部出力がエラーコードＥＣを示すと判定された場合にはフラッシュメモリチップ１３に対するアクセス不良が生じていることを示すテスト結果を得る（Ｓ７）。一方、かかる外部出力がエラーコードＥＣを示していないと判定された場合には、ＬＳＩテスタ２は、この外部出力されたデータと期待値とが一致しているか否かを判定する（Ｓ４）。この際、ＬＳＩテスタ２は、両者が一致している場合にはフラッシュメモリチップ１３が良品であることを示すテスト結果を得る（Ｓ５）一方、両者が不一致である場合にはフラッシュメモリチップ１３自体に故障が生じていることを示すテスト結果を得る（Ｓ６）。
【００４０】
ここで、半導体マルチチップパッケージ１では、フラッシュメモリチップ１３から送出された処理状態信号（ＲＹＢＹ）に基づき、このフラッシュメモリチップ１３が読出指令に応答して読出処理を実行しているか否かを判定する（Ｓ１５〜Ｓ１８）。この際、フラッシュメモリチップ１３が読出指令に対して非応答であった場合には、このメモリから読み出したメモリデータＤＯ０〜ＤＯ１５に代えてエラーコードＥＣを、メモリデータ用の外部端子ＰＡを介して外部出力する（Ｓ２０）ようにしている。
【００４１】
よって、本発明によれば、半導体マルチチップパッケージ１にテスト専用の外部端子を新たに設けずとも、データＤ０〜Ｄ１５用の外部端子ＰＡから送出されたデータに基づき、フラッシュメモリチップ１３に故障が生じているか否かのテスト、並びに故障要因がメモリ自体にあるのか、或いはメモリに対するアクセスにあるのかを特定することが可能となる。
【００４２】
尚、上記した１６ビットのエラーコードＥＣとして、全ビットが論理レベル０、つまり［００００］ｈなるビットパターンを有するものを用いる場合には、メモリコントロールチップ１２に形成するテスト回路１２１として、図５に示す如き回路構成を採用するようにしても良い。
【００４３】
図５において、インバータ１４１は、メモリ応答信号ＭＡの論理レベルを反転させた反転メモリ応答信号を、アンドゲート１４２1〜１４２16の各々に供給する。アンドゲート１４２1〜１４２16は、フラッシュメモリチップ１３から読み出されたメモリデータＤＯ0〜ＤＯ15各々と、上記した反転メモリ応答信号との論理積を個別に求め、各論理積結果をメモリデータＤＥ0〜ＤＥ15として双方向バッファ１１９に供給する。図５に示す構成によれば、フラッシュメモリチップ１３からの応答が有ったことを示す論理レベル０のメモリ応答信号ＭＡが供給された場合には、アンドゲート１４２1〜１４２16は、夫々に供給されたメモリデータＤＯ0〜ＤＯ15をそのままメモリデータＤＥ0〜ＤＥ15として双方向バッファ１１９に供給する。一方、フラッシュメモリチップ１３からの応答が無かったことを示す論理レベル１のメモリ応答信号ＭＡが供給された場合には、アンドゲート１４２1〜１４２16各々の出力は全て論理レベル０となる。よって、この際、エラーコードＥＣとして［００００］ｈを示すメモリデータＤＥ0〜ＤＥ15が双方向バッファ１１９に供給されることになる。
【００４４】
また、１６ビットのエラーコードＥＣとして、全ビットが論理レベル１、つまり［ＦＦＦＦ］ｈなるビットパターンを有するものを用いる場合には、テスト回路１２１として、図６に示す如き回路構成を採用するようにしても良い。
【００４５】
図６において、オアゲート１４３１〜１４３１６は、フラッシュメモリチップ１３から読み出されたメモリデータＤＯ０〜ＤＯ１５各々と、メモリ応答信号ＭＡとの論理和を個別に求め、各論理和結果をメモリデータＤＥ０〜ＤＥ１５として双方向バッファ１１９に供給する。図６に示す構成によれば、フラッシュメモリチップ１３からの応答が有ったことを示す論理レベル０のメモリ応答信号ＭＡが供給された場合には、オアゲート１４３１〜１４３１６は、夫々に供給されたメモリデータＤＯ０〜ＤＯ１５をそのままメモリデータＤＥ０〜ＤＥ１５として双方向バッファ１１９に供給する。一方、フラッシュメモリチップ１３からの応答が無かったことを示す論理レベル１のメモリ応答信号ＭＡが供給された場合には、オアゲート１４３１〜１４３１６各々の出力は全て論理レベル１となる。よって、この際、エラーコードＥＣとして［ＦＦＦＦ］ｈを示すメモリデータＤＥ０〜ＤＥ１５が双方向バッファ１１９に供給されることになる。
【００４６】
テスト回路１２１として図５又は図６に示す如き構成を採用すれば、データ線上での遅延は２入力ゲート（１４２、１４３）１段分だけとなるので、セレクタを用いてエラーコードＥＣ及びデータＤＯに対する外部出力切り替えを行う構成に比して、データ出力遅延量を小さくすることができる。
【符号の説明】
【００４７】
１          半導体マルチチップパッケージ
２          ＬＳＩテスタ
１２        メモリコントロールチップ
１３        フラッシュメモリチップ
１２０      メモリコントローラ
１２１      テスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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