(57)【特許請求の範囲】
【請求項１】
ドープされたソース領域（３０）、ドープされたドレイン領域（２２）、及び、ソース領域（３０）とドレイン領域（２２）との間に位置し、ソース領域（３０）とソース−チャネル界面（２０１）を、ドレイン領域（２２）とドレイン−チャネル界面（２０２）を形成するチャネル領域（２１）、を有するソース−チャネル−ドレイン構造と、
ソース領域（３０）の少なくとも一部を長手方向（Ｌ）に沿って覆うゲート電極（２４）であって、チャネル領域（２１）及びドレイン領域（２２）がゲート電極（２４）によって覆われないようにした電極（２４）と、
ゲート電極（２４）とソース領域（３０）との間の長手方向（Ｌ）に沿ったゲート誘電体（２９）とを備え、
ソース領域（３０）は、第１ドーピング型の第１ドーパント元素を用いた、第１ピーク濃度（１０２１）を有する第１ドーピングプロファイル（１０１１）でドープされた第１ソースサブ領域（２０）と、さらに、第１ドーパント元素と同じ第１ドーピング型を有する第２ドーパント元素を用いた、第２ピーク濃度（１０２２）を有する第２ドーピングプロファイル（１０１２）でドープされた、ソース−チャネル界面（２０１）に近接する第２ソースサブ領域（２５）とを含み、
第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間で界面（１０１４）が規定され、
第２ドーピングプロファイル（１０１２）の第２ピーク濃度（１０２２）は、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）の位置又は該界面に近接する位置での第１ドーピングプロファイル（１０１１）の最大ドーピングレベル（１０２３）より高い、トンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項２】
第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面に近接する位置は、該界面の位置、または該界面から第１ソースサブ領域に向かって５ｎｍ以下の距離を隔てた位置である、請求項１に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項３】
第２ソースサブ領域（２５）は、幅Ｗによって規定され、
該幅Ｗは、単分子層以上１０ｎｍ以下の範囲内である、請求項１又は２に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項４】
ソース領域（３０）は、ゲート誘電体（２９）に隣接する面を有し、
第２ソースサブ領域は、ゲート誘電体に隣接する面から距離Ｔの場所に位置し、
該距離Ｔは、０以上１０ｎｍ以下である、請求項１〜３のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項５】
第２ソースサブ領域（２５）は、ソース−チャネル界面（２０１）から距離Ｄの場所に位置し、
該距離Ｄは、０以上１０ｎｍ以下である、請求項１〜４のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項６】
第２ピーク濃度（１０２２）は、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）の位置、又は該界面に近接する位置での第１ドーピングプロファイル（１０１１）の最大ドーピングレベル（１０２１）より４倍高い、請求項１〜５のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項７】
ゲート電極（２４）は、完全にソース領域（３０）を覆う、請求項１〜６のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項８】
ゲート電極（２４）は、該ゲート電極（２４）によって覆われないソース領域（３０）の長さによって規定されるアンダーラップ（Ｌｕｎｄｅｒｌａｐ）を残してソース領域（３０）を部分的に覆う、請求項１〜７のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項９】
前記ソース−チャネル−ドレイン構造は、プレーナ構造であり、
ゲート電極（２４）は、該プレーナ型のソース−チャネル−ドレイン構造のソース領域（３０）の上部に位置するシングルゲート構造である、請求項１〜８のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１０】
前記ソース−チャネル−ドレイン構造は、水平構造であり、
前記ゲート電極（２４）は、水平ソース−チャネル−ドレイン構造のソース領域（３０）の側壁に位置するダブルゲート構造である、請求項１〜９のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１１】
ソース−チャネル−ドレイン構造は、水平構造又は垂直方向であり、
ゲート電極（２４）は、水平型又は垂直型のソース−チャネル−ドレイン構造のソース領域（３０）周囲のオールアラウンド型ゲート構造である、請求項１〜１０のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１２】
ＴＦＥＴは、ナノワイヤＴＦＥＴであり、
ナノワイヤは、少なくともＴＦＥＴのチャネル（２１）を形成し、
ゲート電極（２４）は、オールアラウンド型ゲート構造である、請求項１〜１１のいずれか１項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）（１００）。
【請求項１３】
半導体基板を準備する工程と、
前記基板上にドレイン半導体材料で作成されたドレイン領域（２２）を設ける工程と、
低ドープ又はアンドープ半導体材料で作成されたチャネル領域（２１）であって、前記ドレイン領域（２２）と接触してドレイン領域（２２）と該チャネル領域（２１）との間にドレイン−チャネル界面（２０２）を形成するようにした領域（２１）を設ける工程と、
ソース半導体材料で作成されたソース領域（３０）であって、前記チャネル領域（２１）と接触して該ソース領域（３０）とチャネル領域（２１）との間にソース−チャネル界面（２０１）を形成するようにした領域（３０）を設ける工程と、
ソース領域（３０）の少なくとも一部を長手方向に沿って覆うゲート電極（２４）を設ける工程であって、チャネル領域（２１）及びドレイン領域（２２）が該ゲート電極（２４）によって覆われないようにする工程と、
ゲート電極（２４）と、ソース領域（３０）の覆われた部分との間にゲート誘電体（２９）を設ける工程と、
ソース領域（３０）及びドレイン領域（２２）をドープする工程であって、ソース領域（３０）をドープすることは、第１ドーピング型を有する第１ドーパント元素を用いた、第１ピーク濃度（１０２１）を有する第１ドーピングプロファイルで第１ソースサブ領域（２０）をドープすることと、第１ドーピング型と同じ第２ドーピング型を有する第２ドーパントを用いた、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）に近接する位置での第１ドーピングプロファイル（１０１１）の最大ドーピングレベル（１０２３）より高い第２ピーク濃度（１０２２）を有する第２ドーピングプロファイルで、ソース−チャネル界面（２０１）に近接する第２ソースサブ領域をドープすることとを含むような工程とを含む、トンネル電界効果トランジスタ（ＴＦＥＴ）（１００）の製造方法（３００）。
【請求項１４】
第２ピーク濃度（１０２２）は、第１ソースサブ領域（２０）と第２ソースサブ領域（２５）との間の界面（１０１４）に近接する位置での第１ドーピングプロファイルの最大ドーピングレベル（１０２３）より４倍高い、請求項１３に記載の方法（３００）。
【請求項１５】
トンネル電界効果トランジスタは、ＮＷ−ＴＦＥＴ半導体デバイスであり、
ソース−チャネル−ドレイン構造を設けることは、半導体材料で作成されたナノワイヤ構造を成長させることを含む、請求項１３または１４に記載の方法（３００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びナノテクノロジーの分野に関する。特に、本発明は、トンネル効果がバンド間(band to band)トンネリングをベースとするトンネル電界効果トランジスタ（ＴＦＥＴ）に関する。
【０００２】
さらに、本発明は、半導体デバイスの製造方法、特にトンネル電界効果トランジスタの製造方法に関する。さらに、該製造方法は、標準のプレーナ技術に制限されず、ダブルゲート技術、ＦＩＮＦＥＴ技術及びナノテクノロジーに関する。これは、集積ナノワイヤを用いた実装を含む。
【背景技術】
【０００３】
通常、ナノ電子デバイスは、半導体基板上に集積回路として製造される。相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路の中核的なエレメントの１つである。ＣＭＯＳトランジスタの寸法及び動作電圧は、集積回路のより高い性能及びパッケージ密度を得るべく、継続的に低減し、或いは小型化している。
【０００４】
ＣＭＯＳトランジスタの小型化に起因する問題の１つは、電力消費が増加し続けているということである。これは、一部には、リーク電流が増加している（例えば、短チャネル効果に起因して）こと、また、電源電圧を小さくするのが難しいこと、が原因である。これは、サブスレッショルドスイング(subthreshold swing)が最低限の約６０ｍＶ／ｄｅｃａｄｅに制限され、その結果、トランジスタをオンからオフへスイッチングすることが特定の電圧変化、したがって最小電源電圧を必要とする、という事実に主に起因する。
【０００５】
一般に、トンネル電界効果トランジスタ（ＴＦＥＴ）は、短チャネル効果が存在せず、生じるオフ電流が小さいので、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継として公表されている。ＴＦＥＴのもう１つの利点は、サブスレッショルドスイングを、従来のＭＯＳＦＥＴの物理的限界である６０ｍＶ／ｄｅｃａｄｅより小さくすることができ、したがって低電源電圧を使用することができる可能性がある、ということである。しかしながら、通常、すべてのシリコンＴＦＥＴが、小さいオン電流の問題を抱えている。これは、トンネル障壁の大きい抵抗に関する欠点である。
【０００６】
過去には、ＴＦＥＴの製造を向上させるためにさまざまな試みがなされてきた。
【０００７】
例えば、論文（Jhaveri et al. "Effect of pocket doping and annealing schemes on the source-pocket tunnel field-effect transistor", IEEE Transactions on Electronic Devices Vol. 58, 1 (Jan. 2011)）で、オン電流及びサブスレッショルドスロープ(subthreshold slope)を向上させるためのソースポケットＴＦＥＴが提案されている。ｎＴＦＥＴの場合、ｐ＋型ソースにおいて、ｎ＋ポケットがゲート（真正チャネル領域のみの上方に存在するゲート）の下に埋め込まれる。かかるトンネル接合は、ｐ＋領域と、ゲート下の狭い完全空乏ポケットｎ＋領域との間に形成される。また、ｐ＋領域及びｎ＋領域は、電子をチャネルに供給する。完全空乏ｎ＋ポケット層は、トンネル幅を減少させ、電界を増加させる。これは、トンネル接合を超えて電位降下を低減し、それゆえデバイス性能を向上させる。
【０００８】
別の可能なＴＦＥＴの構成は、論文（Vandenberghe et al. in "Analytical model for a tunnel field-effect transistor", published IEEE Mediterranean、 Electrotechnical Conference 2008, MELECON 2008.）に公開されている。そこで、ソースの充分上側にゲートが位置する新しいＴＦＥＴの構成が提案されている。ゲートは、ＴＦＥＴデバイスのチャネル領域を覆わない。かかるバンド間トンネリング（ＢＴＢＴ）は、ゲートに直交する方向に発生し、ライントンネリング(line tunneling)と呼ばれる。一方、従来のＴＦＥＴでは、ＢＴＢＴトンネリングはチャネル領域を経由して発生し、ポイントトンネリング(point tunneling)と呼ばれる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
さらに改善したＴＦＥＴ設計に対するニーズが依然として存在する。
【００１０】
本発明の特定の実施形態の目的は、改善した性能を有し、それゆえ、印加するゲートソース電圧ＶＧＳでの、ドレイン−ソース電圧の変化に起因するドレイン−ソース電流ＩＤＳのシフトを削除し、或いは少なくとも大幅に低下させるトンネル電界効果トランジスタ（ＴＦＥＴ）を提供することである。
【００１１】
本発明の特定の実施形態の目的は、優れたデバイス特性を有するトンネル電界効果トランジスタ（ＴＦＥＴ）、特に、例えば優れたＩＤＳ−ＶＧＳ特性、即ち６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイングを有する、ＴＦＥＴの製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記の目的は、本発明の実施形態によるデバイス及び方法によって達成される。
【００１３】
本発明の特定の且つ好ましい態様は、添付する独立請求項及び従属請求項において詳説する。従属請求項からの特徴は、独立請求項の特徴及び他の従属請求項の特徴と、適切に且つ単に請求項に明記されただけでないものとして組み合わせてもよい。
【００１４】
第１の態様で、本発明の実施形態は、ソース−チャネル−ドレイン構造、ゲート電極及びゲート誘電体とを備えたトンネル電界効果トランジスタ（ＴＦＥＴ）を開示する。ソース−チャネル−ドレイン構造は、少なくとも１つのドープされたソース領域と、少なくとも１つのドープされたドレイン領域と、ソース領域とソース−チャネル界面を、ドレイン領域とドレイン−チャネル界面を形成するようにソース領域とドレイン領域との間に位置する、少なくとも１つのチャネル領域とを有する。ソース領域は、第１ドーピング型のドーパント元素を用いた、第１ピーク濃度を有する第１ドーピングプロファイルでドープされた第１ソースサブ領域を含む。さらに、ソース領域は、ソース−チャネル界面に近接し、該界面から０以上５ｎｍ以下の位置に境界を有する第２ソースサブ領域を含む。第２ソースサブ領域は、第１ドーパント元素と同じドーピング型を有する第２ドーパント元素を用い、第２ピーク濃度を有する第２ドーピングプロファイルでドープされる。第１ソースサブ領域と第２ソースサブ領域との間の界面が規定され、第２ドーピングプロファイルの第２ピーク濃度は、第１ソースサブ領域と第２ソースサブ領域との間の、界面の位置又は該界面に近接する位置（例えば界面から第１ソースサブ領域に向かって最大５ｎｍの距離の位置）での第１ドーピングプロファイルの最大ドーピングレベルより充分高い。第１ドーピングプロファイルを有するソースサブ領域と第２ドーピングプロファイルを有するソースサブ領域との間の界面は、第１ドーピングプロファイルと第２ドーピングプロファイルとが同じドーピングレベルを有するソース領域での面位置又は深さ位置として規定される。
【００１５】
ゲート電極は、チャネル領域及びドレイン領域が該ゲート電極に覆われないように、ソース領域の少なくとも一部を長手方向に沿って覆う。
【００１６】
ゲート誘電体は、ゲート電極とソース領域との間で、その長手方向に延在している。
【００１７】
第２ソースサブ領域はまた、ソース領域のポケット領域と呼ぶこともできる。
【００１８】
本発明の実施形態によれば、第１ソースサブ領域と第２ソースサブ領域との間の界面に近接する位置での第１ドーピングプロファイルの最大ドーピングレベルは、界面から第１ソースサブ領域に向かって最大５ｎｍの距離での第１ドーピングプロファイルの最大ドーピングレベルである。
【００１９】
本発明の実施形態によれば、第１ソースサブ領域と第２ソースサブ領域との間の界面に近接する位置での第１ドーピングプロファイルの最大ドーピングレベルは、第１ソースサブ領域と第２ソースサブ領域との間の界面での第１ドーピングプロファイルのドーピングレベルである。
【００２０】
本発明の実施形態によれば、第１ドーパント元素のドーピング元素と第２ドーパント元素のドーピング元素とは同じでもよい。ｎ−ＴＥＦＴの場合、第１ドーパント元素及び／又は第２ドーパント元素は、好ましくは、ボロン（Ｂ）、アルミニウム（Ａｌ）を含む群から選択することができる。ｐ−ＴＥＦＴの場合、第１ドーパント元素及び／又は第２ドーパント元素は、好ましくは、リン（Ｐｈ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）を含む群から選択することができる。
【００２１】
本発明の実施形態によれば、ＴＦＥＴのソース領域、即ち第１ソースサブ領域及び第２ソースサブ領域は、ｐ型ドープ又はｎ型ドープされた半導体材料で作成されてもよい。
【００２２】
本発明の実施形態によれば、ＴＦＥＴのドレイン領域は、ｐ型ドープ又はｎ型ドープされた半導体材料で作成されてもよい。
【００２３】
第２ソースサブ領域を構成する半導体材料は、好ましくは、第１ソースサブ領域を構成する材料と同じ半導体材料である。
【００２４】
本発明の実施形態によれば、第２ソースサブ領域は、幅Ｗによって規定され、該第２ソースサブ領域の幅Ｗは、好ましくは単分子層以上１０ｎｍ以下の範囲にある。第２ソースサブ領域の幅Ｗは、さらに好ましくは２ｎｍ以上６ｎｍ以下の範囲にある。第２ソースサブ領域の幅Ｗは、第２ドーピングプロファイルの幅によって規定されてもよい。例えば、第２ドーピングプロファイルがガウシアンプロファイルである場合、幅Ｗは、ガウシアンプロファイルの半値全幅（ＦＷＨＭ）によって規定されてもよい。
【００２５】
ソース領域は、ゲート誘電体に隣接する面を有する。本発明の実施形態によれば、第２ソースサブ領域は、ゲート誘電体に隣接する面から距離Ｔを隔てた場所に位置し、該距離Ｔは長手方向に垂直に測定され、該距離Ｔは好ましくは０以上１０ｎｍ以下であり、例えば０以上５ｎｍ以下である。
【００２６】
本発明の実施形態によれば、第２ソースサブ領域、例えばソース−チャネル界面に最近接した第２ソースサブ領域のエッジは、ソース−チャネル界面から距離Ｄのところに位置し、該距離Ｄは好ましくは０以上１０ｎｍ以下であり、例えば０以上５ｎｍ以下である。
【００２７】
ドーピングプロファイルは、ピークドーピング濃度によって規定され、また、ドーピング傾度又はドーピング勾配によって規定されてもよい。
【００２８】
ＴＦＥＴ内の第１ソースサブ領域の第１ソースピーク濃度は、１０１８／ｃｍ３以上１０２１／ｃｍ３以下でもよく、例えば第１ソースサブ領域のピークドーピング濃度（即ち、第１ドーピングレベル）は、１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下でもよい。
【００２９】
ＴＦＥＴ内のドレイン領域のドレインピーク濃度は、１０１７／ｃｍ３以上１０２１／ｃｍ３以下でもよい。
【００３０】
第２ドーピングプロファイルは、第２ピークドーピング濃度によって規定されてもよい。第２ドーピングプロファイルについての最適ピーク濃度は、さまざまなパラメータ、例えば第２ソースサブ領域の第２ドーピングプロファイルの形状（即ち、幅Ｗ、距離Ｄ及び距離Ｗ）、第２ソースサブ領域のドーピング元素、第１ソースサブ領域の第１ドーピングプロファイル（即ち、第１ピークドーピング濃度、第１ドーピング元素及びソース−チャネル界面に向かっての第１ドーピング勾配）、ＴＦＥＴデバイスの所望のオン電流等に依存する。
【００３１】
実施形態によれば、第２ピーク濃度は、第１ソースサブ領域と第２ソースサブ領域との間の界面の位置で、又は該界面に近接する位置での第１ドーピングプロファイルの最大ドーピングレベルより４倍高い。
【００３２】
本発明の実施形態によれば、ＴＦＥＴ内のチャネル領域は、アンドープ又は低度にドープされた（ｎドープ又はｐドープされた）半導体材料で作成され、ソース領域とドレイン領域との間に位置してもよい。
【００３３】
ＴＦＥＴ内のチャネル領域のドーピングレベルは、アンドープ状態から最大１０１７／ｃｍ３の範囲でもよく、例えばチャネル領域のドーピングレベルは、アンドープ状態から最大５×１０１５／ｃｍ３の範囲でもよい。
【００３４】
本発明の実施形態によるＴＦＥＴでは、全体的な半導体材料、即ち（第１及び第２）ソースサブ領域、チャネル領域及びドレイン領域を形成する材料は、Ｓｉ、Ｇｅ、ＣのようなＩＶ族材料及びその二元化合物、並びに、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、ＮのようなＩＩＩ／Ｖ族材料及びその二元化合物、三元化合物及び四元化合物、並びに、Ｃｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、ＯのようなＩＩ／ＶＩ族材料及びその二元化合物、三元化合物及び四元化合物、並びにカーボンナノチューブの少なくとも１つから選択されてもよい。
【００３５】
本発明の実施形態によれば、ゲート電極は、部分的に又は完全にソース領域を覆ってもよい。ソース領域を部分的にのみ覆うゲート電極についてさまざまな実施例が可能である。実施形態によれば、ゲート電極に覆われないソース領域の長さとして規定されるアンダーラップＬｕｎｄｅｒｌａｐが存在してもよい。このアンダーラップＬｕｎｄｅｒｌａｐは、ゲート電極の片側又は両側に存在してもよい。つまり、ソース−チャネル界面側での第１アンダーラップ及び／又はソース−電極側での第２アンダーラップが存在してもよい。
【００３６】
本発明の実施形態によれば、ゲート電極材料は、導電性材料で作成されてもよい。ゲート電極材料は、ポリシリコン、ポリゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔのような金属及びこれらの合金、ＴａＮ及びＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２及びＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ及びＴｉＳｉ２のようなＦＵＳＩ（fully silicided metal）、ＦＵＧＥ（fully germanided metal）の少なくとも１つから選択された材料でもよい。ゲート電極材料は、特定のゲート仕事関数が得られるように選択してもよい。
【００３７】
本発明の実施形態によるＴＦＥＴは、さらに第１ソースサブ領域及びドレイン領域への電気的コンタクトを含んでもよい。第１ソースサブ領域上及びドレイン領域上の電気的コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ2等）、ゲルマニド含有構造、金属含有構造、ポリシリコン又はこれらの組み合わせの少なくとも１つから選択された導電性材料でもよい。前記ソース領域上及びドレイン領域上の電気的コンタクトは、金属とシリサイドとの化合物でもよい。
【００３８】
本発明の特定の実施形態によれば、ソース−チャネル−ドレイン構造は、プレーナ構造でもよい。これらの実施形態では、ＴＦＥＴ内のゲート電極は、プレーナ型ソース−チャネル−ドレイン構造のソース領域の上部に位置するシングルゲート構造でもよい。
【００３９】
本発明の別の実施形態によれば、ソース−チャネル−ドレイン構造は、水平構造、即ち、基板平面内に横たわる構造でもよい。また、ゲート電極は、前記水平ソース−チャネル−ドレイン構造のソース領域の側壁に位置するダブルゲート構造でもよい。
【００４０】
本発明の別の実施形態によれば、ＴＦＥＴは、トリプルゲートＦＥＴ（例えばＦｉｎＦＥＴ）でもよい。これらの実施形態では、ゲート電極は、トリプルゲートＦＥＴのソース−チャネル−ドレイン構造のソース領域の側壁及び上部に位置するトリプルゲート構造でもよい。
【００４１】
本発明のさらに別の実施形態によれば、ソース−チャネル−ドレイン構造は、水平構造又は垂直構造でもよい。これらの実施形態では、ゲート電極は、水平又は垂直ソース−チャネル−ドレイン構造のソース周囲のオールアラウンド型ゲート構造でもよい。
【００４２】
本発明の実施形態によれば、ＴＦＥＴは、ナノワイヤを備えてもよく、これはＮＷ−ＴＦＥＴとも呼ばれる。長手軸に直交するナノワイヤの直径は、１ｎｍ以上５００ｎｍ以下でもよく、例えばナノワイヤの直径は、２ｎｍ以上２００ｎｍ以下でもよい。使用する長手軸に沿ったナノワイヤの長さは、５ｎｍ以上５０μｍ以下でもよく、例えば本発明のＴＦＥＴ内で使用するナノワイヤの長さは、１０ｎｍ以上１μｍ以下でもよい。
【００４３】
本発明の実施形態によれば、ＴＦＥＴは、ヘテロ部分(heterosection)又はヘテロ構造を有するＮＷ−ＴＦＥＴでもよい。ヘテロ部分又はヘテロ構造の長さは、１ｎｍ以上５０ｎｍ以下でもよく、例えばヘテロ部分の長さは２ｎｍ以上１０ｎｍ以下でもよい。本発明のＴＦＥＴのヘテロ部分のドーピングレベルは、１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下でもよく、例えばヘテロ部分のドーピングレベルは１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下でもよい。ヘテロ部分又はヘテロ構造は、第２ソースサブ領域を含む。
【００４４】
第２の態様で、本発明の実施形態は、トンネル電界効果トランジスタ（ＴＦＥＴ）の製造方法を開示する。該方法は、半導体基板上に、ドレイン領域、ソース領域及びチャネル領域を設けることを含む。ドレイン領域は、ドレイン半導体材料で作成される。チャネル領域は、低度にドープされた、又はアンドープのチャネル半導体材料で作成され、前記ドレイン領域と接触し、ドレイン領域とチャネル領域との間にドレイン−チャネル界面を形成する。ソース領域は、ソース半導体材料で作成され、チャネル領域と接触し、ソース領域とチャネル領域との間にソース−チャネル界面を形成する。該方法はさらに、ソース領域の少なくとも一部を長手方向に沿って覆うゲート電極を設けることを含み、チャネル領域及びドレイン領域が該ゲート電極に覆われないようにする。該方法はさらに、ゲート電極とソース領域の覆われる部分との間にゲート誘電体を設けることを含む。該方法はさらに、ソース領域及びドレイン領域をドープすることを含む。ソース領域をドープすることは、第１ソースサブ領域と呼ばれるソース領域の第１領域を、第１ドーピング型を有する第１ドーパント元素を用いて、第１ピーク濃度を有する第１ドーピングプロファイルでドープすることと、ソース−チャネル界面に近接する、第２ソ−スサブ領域とも呼ばれるソース領域の第２領域を、第１ドーピング型と同じドーピング型を有する第２ドーパント元素で、第１ソースサブ領域と第２ソースサブ領域との間の界面の位置又は該界面に近接する位置での最大ドーピングレベルより充分高い第２ピーク濃度を有する第２ドーピングプロファイルでドープすることとを含む。
【００４５】
ドレイン領域は、ソース領域、即ち、第１，第２ソースサブ領域それぞれの第１，第２ドーピング型に対して反対のドーピング型を有するドーパント元素でドープする。
【００４６】
第１ソースサブ領域及びドレイン領域は、所定のドーピングレベル（所定の第１ピーク濃度）まで所定のドーパント型に選択的にドープする。例えば、第１ソースサブ領域をｐ型領域にドープして、ドレイン領域をｎ型領域にドープしてもよく、或いはその逆でもよい。
【００４７】
本発明の実施形態によれば、第１ドーパント元素のドーピング元素及び第２ドーパント元素のドーピング元素は、同じでもよい。ｎ−ＴＦＥＴの場合には、好ましくは、第１ドーパント元素及び／又は第２ドーパント元素はホウ素（Ｂ）、アルミニウム（Ａｌ）を含む群のいずれかから選択することができる。ｐ−ＴＦＥＴの場合には、好ましくは、第１ドーパント元素及び／又は第２ドーパント元素は、リン（Ｐｈ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）を含む群から選択することができる。
【００４８】
本発明の実施形態によれば、ＴＦＥＴのソース領域、即ち第１及び第２ソースサブ領域は、ｐ型又はｎ型ドープした半導体材料で作成してもよい。
【００４９】
本発明の実施形態によれば、ＴＦＥＴのドレイン領域は、ｐ型又はｎ型ドープした半導体材料で作成してもよい。
【００５０】
好ましくは、第２ソースサブ領域の半導体材料は、第１ソースサブ領域の半導体材料と同じ半導体材料である。
【００５１】
ＴＦＥＴ内の第１ソースサブ領域の第１ソースピーク濃度は、１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下でもよく、例えば第１ソースサブ領域のピークドーピング濃度（即ち第１ドーピングレベル）は、１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下でもよい。
【００５２】
ＴＦＥＴ内のドレイン領域のドレインピーク濃度は、１０１７／ｃｍ３以上１０２１／ｃｍ３以下でもよい。
【００５３】
本発明の実施形態によれば、ＴＦＥＴ内のチャネル領域は、アンドープ又は低度にドープした（ｎ又はｐドープした）半導体材料で作成してもよく、ソース領域とドレイン領域との間に位置してもよい。ＴＦＥＴ内のチャネル領域のドーピングレベルは、アンドープ状態から最大１０１７／ｃｍ３の範囲内でもよく、例えばチャネル領域のドーピングレベルは、アンドープ状態から最大５×１０１５／ｃｍ３の範囲内でもよい。
【００５４】
第２ソースサブ領域はまた、ポケット領域と呼んでもよい。第２の発明の態様の実施形態によれば、第２ソースサブ領域（ポケット領域）の第２ピーク濃度は、第１ピークドーピングプロファイルと第２ピークドーピングプロファイルとの間の界面の位置又は該界面に近接する位置での第１ドーピングプロファイルの最大ドーピングレベルより４倍高い必要がある。
【００５５】
本発明の実施形態によれば、ソースコンタクト及びドレインコンタクトを設けてもよい。
【００５６】
さらに、ナノワイヤＴＦＥＴ（ＮＷ−ＴＦＥＴ）半導体デバイスの製造方法を開示している。前記方法は、選択的に触媒を堆積し、基板に少なくとも１つのドレインコンタクトを設ける工程と、半導体材料で作成されるナノワイヤ構造を成長させる工程と、ソースサブ領域の第１サブ領域を所望の第１ドーピングレベルまで、第１ドーパント型で選択的にドープする工程と、ソース−チャネル界面に近接するソース領域の第２サブ領域（第１領域とは異なる）を、第１ドーパント元素と同じドーピング型を有する第２ドーパント元素で、第１ドーピングプロファイルと第２ドーピングプロファイルとの間の界面の位置又は該界面に近接する位置での第１ドーピングプロファイルの最大ドーピングレベルより充分に高い第２ピーク濃度でドープする工程と、任意に（選択的に）チャネル領域をドープする工程と、ナノワイヤのソース領域の側壁の少なくとも一部にゲート誘電体（例えば酸化物）を堆積する工程と、ゲート誘電体（例えば酸化物）の上部にゲート電極を堆積する工程と、ナノワイヤのソース領域の上部にソースコンタクトを形成する工程とを含み、前記ゲート電極は、前記ゲート誘電体を超えて広がらないように前記ゲート誘電体上に位置し、ゲート電極は、チャネル領域及びドレイン領域が該ゲート電極によって覆われないように、ソース−チャネル−ドレイン構造の少なくとも１つのソース領域の少なくとも一部を長手方向に沿って覆う。
【００５７】
トンネル電界効果トランジスタデバイスに応用する場合、ＮＷ−ＴＦＥＴ内のナノワイヤは、トンネル電界効果トランジスタのチャネルを形成してもよく、また、ソース領域及びドレイン領域を形成することができる可能性がある。或いは、トンネル電界効果トランジスタのソース領域及びドレイン領域のどちらかは、基板内に位置する。前記基板は、ソース領域及びドレイン領域として機能する高ドープ領域を含む。
【００５８】
本発明の実施形態のＴＦＥＴの概念、並びに本発明の他の特性、特徴及び利点は、プレーナＴＦＥＴ、ダブルゲートＴＦＥＴ、トリゲートＴＦＥＴ（ＦｉｎＦＥＴ等）及びオールアラウンドＴＦＥＴを含むがこれらに限定されず、また、全水平及び全垂直ＴＦＥＴの実装を含むがこれらに限定されず、さらに、バルクコンタクトを含むものと含まないものの両方を含む、すべての種類のＴＦＥＴの実装に適用可能である。
【００５９】
本発明の実施形態のＴＦＥＴの概念、並びに本発明の他の特性、特徴及び利点はさらに、ｐ型チャネルドーピング、ｎ型チャネルドーピング及び真正ドーピングを含むチャネルドーピングに依存しないすべてのＴＦＥＴに適用可能である。
【００６０】
本発明の実施形態のＴＦＥＴの概念、並びに本発明の他の特性、特徴及び利点はさらに、チャネル材料とは異なるソース材料及び／又はドレイン材料とは異なるソース材料を有するＴＦＥＴを含み、また、チャネル材料とは異なるドレイン材料を有するＴＦＥＴを含む、ソース材料、チャネル材料及びドレイン材料として使用される半導体材料に依存しないすべてのＴＦＥＴの実装に適用可能である。可能な半導体材料は、Ｓｉ、Ｇｅ、ＣのようなＩＶ族材料若しくはその二元化合物、又は、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、ＮのようなＩＩＩ／Ｖ族材料若しくはその二元化合物、三元化合物若しくは四元化合物、又は、Ｃｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、ＯのようなＩＩ／ＶＩ族材料若しくはその二元化合物、三元化合物若しくは四元化合物、又は、カーボンナノチューブを含むが、これらに限定されない。
【００６１】
本発明の実施形態のＴＦＥＴの概念、並びに本発明の他の特性、特徴及び利点はさらに、ゲート誘電体の材料及び厚さに依存しないすべてのＴＦＥＴの実装に適用可能である。可能な誘電体材料は、シリコンベースの酸化物（例えば二酸化ケイ素、酸窒化ケイ素）、酸化アルミニウム、ｈｉｇｈ−ｋ酸化物（Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、窒化酸化物、ケイ酸塩及び窒化ケイ酸塩）を含むが、これらに限定されない。
【００６２】
本発明の上記の、及び、他の特性、特徴及び利点は、例によって本発明の原理を説明する添付の図面と関連して、以下の詳細な説明から明らかとなるであろう。この説明は、本発明の技術的範囲を制限することなく、単なる例として与えられる。以下で引用される参照符号は、添付の図面を参照する。
【００６３】
特定の発明の態様によるＴＦＥＴデバイスについて達成される高い性能は、先行技術と比較した場合の利点である。
【００６４】
特に本発明の実施形態による小さいゲート誘電体厚さ（即ち、小さい等価酸化膜厚ＥＯＴ）を有する半導体デバイスの場合に、ソース−ドレイン電圧ＶＤＳを変化させたときの開始電圧Ｖｏｎｓｅｔ（即ち、ＢＴＢＴトンネリングが発生する位置でのゲート電圧）の広がりを大きく低減できることは、本発明の利点である。
【００６５】
本発明及び先行技術に対して達成される利点を要約する目的で、本発明の特定の目的及び利点を本明細書で上記の通り説明した。もちろん、かかる目的又は利点のすべてを、本発明の特定の実施形態によって達成することができるわけではないと理解すべきである。したがって、例えば、当業者は、本明細書で教示又は提示される他の目的又は利点を必ずしも達成することなく、本明細書で教示される利点を達成又は最適化する方法で具現又は実行することができると認識するであろう。
【００６６】
本発明の上記の態様又は他の態様は、以下で説明する実施形態から明らかとなり、実施形態を参照して明瞭になるであろう。
【図面の簡単な説明】
【００６７】
本発明は、添付の図面を参照して、例によってさらに説明することになる。すべての図は、本発明のいくつかの態様及び特定の実施形態を説明することを意図している。図は、明確性のために、簡略化した方法で描いている。すべての代替及び選択肢が示されているわけではなく、それゆえ、本発明の技術的範囲は与えられた図面の内容に限定されない。同様に、異なる図面で同様の部分を参照するために、数字が用いられている。
【００６８】
【図１】本発明の実施形態によるＴＦＥＴ構造の断面の概略図を示しており、ゲートはソース領域上にのみ存在してＴＦＥＴ構造のソース領域を完全に覆い、ポケット領域はソース−チャネル界面に隣接するソース領域に存在する。４つの平行な矢印は、ゲート電極と直交する方向で発生する支配的なトンネル現象の方向を示している。
【図２】本発明の実施形態によるＴＦＥＴ構造の断面の概略図を示しており、ゲートはソース領域上にのみ存在し、ゲートとソース−チャネル界面との間のアンダーラップＬｕｎｄｅｒｌａｐでＴＦＥＴ構造のソース領域を部分的にのみ覆う。また、ポケット領域が、ソース−チャネル界面に隣接するソース領域に存在する。４つの平行な矢印は、ゲート電極と直交する方向で発生する支配的なトンネル効果の方向を示している。
【図３】本発明の実施形態によるＴＦＥＴ構造の断面の概略図を示しており、ゲートはソース領域上にのみ存在してＴＦＥＴ構造のソース領域を完全に覆い、ポケット領域はソース−チャネル界面に近接し、ソース−チャネル界面から距離Ｄの場所に位置するソース領域に存在する。３つの平行な矢印は、ゲート電極と直交する方向で発生する支配的なトンネル効果の方向を示している。
【図４】ソース領域で第２ソース（ポケット）領域を有さず、ソース領域上にのみ存在するゲート（したがって、チャネル領域及び／又はドレイン領域上に存在しない）を有するＴＦＥＴ構造についてシミュレーションした出力特性を示す。
【図５】本発明の実施形態による第２（ポケット）ソースサブ領域を有するＴＦＥＴ構造（黒記号）及び第２（ポケット）ソースサブ領域を有しないＴＦＥＴ構造（白記号）についてシミュレーションした入力特性を示す。
【図６】本発明の実施形態による第２（ポケット）ソースサブ領域を有するＴＦＥＴ構造（黒記号）及び第２（ポケット）ソースサブ領域を有しないＴＦＥＴ構造（白記号）についてシミュレーションした入力特性を示す。
【図７】従来のＴＦＥＴ構造の断面図を示しており、ゲートはチャネル領域と重なり合っている。これは、ソース及び／又はドレイン領域と小さな重なり合いを含む（不図示）可能性がある。矢印は、ポイント間(point-to-point)トンネリングと呼ばれる、支配的なトンネル効果の方向を示す。
【図８】本発明の第２の態様による、ＴＦＥＴ構造の製造方法についてのフローチャートを示す。
【図９】第１ソースサブ領域の急峻な第１ドーピングプロファイル及び急峻でない第１ドーピングプロファイルそれぞれの場合で、本発明の実施形態による第１ソースサブ領域及び第２ソースサブ領域についてのドーピングプロファイル曲線の概略を深さの関数で示す。
【図１０】第１ソースサブ領域の急峻な第１ドーピングプロファイル及び急峻でない第１ドーピングプロファイルそれぞれの場合で、本発明の実施形態による第１ソースサブ領域及び第２ソースサブ領域についてのドーピングプロファイル曲線の概略を深さの関数で示す。
【発明を実施するための形態】
【００６９】
本発明は、特定の実施形態について特定の図面を参照しながら説明するが、本発明はこれらに限定されず、請求項によってのみ限定される。記載した図面は概略的なものに過ぎず、限定的でない。図面において、いくつかのエレメントのサイズは、説明目的のため誇張し、スケールどおり描いていないことがある。寸法及び相対寸法は、本発明の実際の実施化と対応していない。
【００７０】
さらに、説明及び請求項での用語「上(top)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した特定の実施形態が本明細書で説明又は図示した以外の他の向きで動作可能であると理解すべきである。
【００７１】
請求項で使用する用語「備える、有する、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他のエレメント又は工程を除外していない。記述した特徴、整数、工程又はコンポーネントの存在を、参照したように特定するよう解釈する必要があるが、１つ以上の他の特徴、整数、工程又はコンポーネント、或いはこれらのグループの存在又は追加を除外していない。したがって、「手段Ａ及びＢを備えるデバイス」という表現の範囲は、コンポーネントＡ及びＢだけからなるデバイスに限定すべきでない。本発明に関して、Ａ及びＢが、関連するデバイスのコンポーネントであることを意味するに過ぎない。
【００７２】
この明細書を通じて「一実施形態(one embodiment又はan embodiment)」が意味するのは、該実施形態と関連して説明される特定の特徴、構造又は特性は、本発明の少なくとも一実施形態に含まれるということである。したがって、この明細書を通じてさまざまな場所で現れるフレーズ「一実施形態」は、必ずしもすべてが同じ実施形態を参照するわけではないが、参照してもよい。さらに、特定の特徴、構造又は特性は、この開示から当業者にとって明らかなように、１以上の実施形態において、好適な方法で組み合わせることができる。
【００７３】
同様に、例示的な特定の実施形態の説明において、本発明の種々の特徴は、開示を効率化し、１以上のさまざまな発明の態様を理解することを助ける目的で、時には単一の実施形態、図面、又はその説明の中に一緒にグループ化されることを認識するべきである。しかしながら、この開示の方法は、請求項記載の発明が、各請求項に明確に記載されたものより多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の請求項が示すように、発明の態様は、先に開示された単一の実施形態のすべての特徴より少なくなる。したがって、詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に包含され、各請求項は、この発明の別々の実施形態としてそれ自身で成立する。
【００７４】
さらに、ここに記載したいくつかの実施形態は、他の実施形態に含まれるいくつかの特徴は含むが、他の特徴は含まない。一方、当業者が理解することになるように、異なる実施形態の特徴の組み合わせは、本発明の範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の請求の範囲において、請求項記載の実施形態のいずれもが、任意の組み合わせで使用可能である。
【００７５】
本明細書でされる説明において、多くの具体的詳細が明記される。しかしながら、特定の実施形態はこれらの具体的詳細なしに実践してもよいことが理解される。他の例において、周知の方法、構造、及び技術は、この説明の理解を不明瞭にしないために、詳細には示さない。
【００７６】
本発明は、以下、種々の特定の実施形態の詳細な説明によって説明されることとなる。添付の請求項によって規定される本発明の技術的教示から逸脱しない範囲で当業者の知識によって、他の特定の実施形態を構成することができることは明らかである。
【００７７】
本文中、用語「トンネル電界効果トランジスタ（ＴＦＥＴ）」を使用する場合、ゲートがいわゆるバンド間トンネリング（ＢＴＢＴ）の変調を通じてソース−ドレイン電流を制御する半導体デバイスを指す。バンド間トンネリングは、電子が、半導体バンドギャップを通じて価電子帯から導電性バンドまで、又はその逆に通過するプロセスである。
【００７８】
本明細書で説明するいくつかの実施形態は、ダブルゲートＴＦＥＴデバイス、特に、例えば半導体基板平面内の、水平ソース−チャネル−ドレイン構造のようなソース−チャネル−ドレイン構造と、水平ソース−チャネル−ドレイン構造のソース領域の側壁に位置するダブルゲート電極とを備えたＴＥＦＴデバイスの実施例を含むところ、同様に、他のＴＦＥＴデバイス、例えばトリゲートＴＦＥＴ、オールアラウンド型ゲートＴＦＥＴ、ナノワイヤＴＦＥＴ等を本発明の実施形態に加えてもよい。トリゲートＴＦＥＴは、半導体基板平面内のソース−チャネル−ドレイン構造、例えば水平ソース−チャネル−ドレイン構造と、水平ソース−チャネル−ドレイン構造のソース領域の側壁及び上部にそれぞれ位置する３つのゲート電極部分を有するトリプルゲート電極とを備える。ゲートオールアラウンドＴＦＥＴは、水平又は垂直ソース−チャネル−ドレイン構造、即ち基板平面内の、又は、基板平面に略垂直なソース−チャネル−ドレイン構造と、水平又は垂直ソース−チャネル−ドレイン構造のソース領域の周囲に位置する、即ち該領域を包囲する又は取り囲むオールアラウンド型ゲート電極とを備える。ナノワイヤＴＦＥＴは、少なくともチャネル領域を形成するナノワイヤを備え、任意にチャネル領域並びにソース領域及びドレイン領域、並びにナノワイヤＴＦＥＴのソース領域の周囲の、即ち該領域を包囲する又は取り囲むオールアラウンド型ゲート電極構造を備える。
【００７９】
本明細書で説明するいくつかの実施形態は、ｎＴＦＥＴの実施例を含む。これは、半導体デバイスが、ｐ型ソース（ソース領域を少なくとも部分的に包囲するゲート電極、例えばソース領域又はその周囲に位置するゲート電極を有する）及びｎ型ドレインを備える（しばしばｐ−ｉ−ｎダイオードとも呼ばれる）ことを意味する。また、例えばｐＴＦＥＴのような他のＴＦＥＴデバイスの実装も可能である。これは、半導体デバイスが、ｎ型ソース（ソース領域を少なくとも部分的に包囲するゲート電極、例えばソース領域又はその周囲に位置するゲート電極を有する）及びｐ型ドレインを備えることを意味する。
【００８０】
本発明の第１の態様では、「ソースオンリーゲート(source only gate)デザイン」を有する新規なトンネル電界効果トランジスタ（ＴＦＥＴ）デバイスが開示されている。該ＴＦＥＴは、ドープされたソース領域、ドープされたドレイン領域、及び、ドープされたソース領域とドープされたドレイン領域との間に位置するチャネル領域を有するソース−チャネル−ドレイン構造を備える。チャネル領域は、ソース領域とソース−チャネル界面を形成し、ドレイン領域とドレイン−チャネル界面を形成する。ＴＦＥＴはさらに、ゲート電極及びゲート誘電体を有するゲートを備え、ゲート電極は、ＴＦＥＴデバイスのソース領域の少なくとも一部を覆い、ＴＦＥＴデバイスのチャネル領域及びドレイン領域を覆わない。これは、バンド間トンネリングがゲート電極に略垂直な方向で発生するライントンネリングが、本発明の実施形態によるＴＦＥＴデバイスの主なトンネリング機構である、ということを意味する。ソース領域は、少なくとも２つの異なる領域、例えばそれぞれ同じドーパント型のドーパント元素でドープされており且つ異なるドーピングレベルを有するような２つの異なる領域を含む。ここで、ソース−チャネル界面に最近接した領域のドーピングレベルは、ソース−チャネル界面からさらに離れた他の領域のドーピングレベルよりも充分に高度にドープされている。
【００８１】
図７は、従来のＴＦＥＴ構造７００の断面図を示しており、ゲート誘電体１０及びゲート電極１４を有するゲートは、全チャネル領域１１と重なり合う。これは、任意に、ＴＦＥＴ構造のソース領域１０及びドレイン領域１２の一方又は両方と小さく重なり合う（不図示）ことを含む。図７に示すようなＴＦＥＴ構造は、少なくともソース−チャネル−ドレイン構造とゲート電極１４との間に、ゲート誘電体１９を備える。ＴＦＥＴ構造はさらに、ソースコンタクト１６とドレインコンタクト１７とを備える。ゲート電極がチャネル領域１１の上に位置しているので、図７に示すようなＴＦＥＴ構造の場合のトンネリング機構は、矢印１３で示す、チャネル領域１１を経由する、ソース領域１０とゲート電極１４との間のポイントトンネリングによって支配される。
【００８２】
図１は、本発明の一実施形態によるＴＦＥＴ構造１００の断面図を示している。該ＴＦＥＴ構造は、デバイスの長手方向Ｌに互いに隣接するソース領域３０、チャネル領域２１及びドレイン領域２２を備える。ソース領域３０とチャネル領域２１との間に、ソース−チャネル界面２０１が存在する。ドレイン領域２２とチャネル領域２１との間に、ドレイン−チャネル界面２０２が存在する。図１に示すＴＦＥＴ構造はさらに、ソース領域３０と少なくとも一部で重なり合うゲート電極２４を備える。ソース領域３０は、第１ソースサブ領域２０と第２ソースサブ領域２５とを含む。ゲート電極２４は、チャネル領域２１及びドレイン領域２２と重なり合わない。本発明の実施形態による、図１に示すＴＦＥＴ構造１００はさらに、ゲート電極２４とソース領域３０との間にゲート誘電体２９を備える。第２ソースサブ領域２５は、ＴＦＥＴ構造のソース−チャネル界面に位置し、ＴＦＥＴ構造１００の長手方向Ｌに幅Ｗを有する。第２ソースサブ領域２５の幅Ｗは、例えば単分子層以上１０ｎｍ以下でもよい。第２ソースサブ領域２５は、第１ソースサブ領域２０と同じドーパント型を有するが、第２ソースサブ領域２５でのピーク濃度は、第１ソースサブ領域２０と第２ソースサブ領域２５との間の界面の位置又は該界面に近接する位置での第１ソースサブ領域２０のドーピングプロファイルの最大ドーピングレベルよりも充分に高い。ゲート電極２４はソース領域３０の上にのみ位置しているので、図１に示すＴＦＥＴ構造の場合のトンネリング機構は、矢印２３で示す、ソース領域３０とゲート電極２４との間のライントンネリングによって支配される。ＴＦＥＴ構造１００はさらに、ソース領域３０に電気的に接触するソースコンタクト２６と、ドレイン領域２２に電気的に接触するドレインコンタクト２７とを備える。
【００８３】
例えば、第１ソースサブ領域２０は、ソース−チャネル界面２０１に向かうテールを有する傾斜した（例えばガウシアン）ドーピングプロファイルを有してもよい。好ましくは、第２ソースサブ領域２５は、第１ソースサブ領域２０と第２ソースサブ領域２５との間の界面に近接する位置での第１ソースサブ領域２０のドーピングプロファイルの最大ドーピングレベルより充分に高いドーピングレベルを有するソース−チャネル界面２０１の近くに位置し、例えば隣接している。
【００８４】
本発明の実施形態によれば、ゲート電極２４は、ソース領域３０と完全に重なり合ってもよく、或いは、ソース領域３０の一部のみと重なり合ってもよい。しかしながら、本発明の実施形態によれば、ゲート電極２４は、ＴＦＥＴデバイス１００のチャネル領域２１及びドレイン領域２２と重なり合わなくてもよい。この構成により、ポイントトンネリングでなくライントンネリングが発生する。
【００８５】
ゲート電極２４が部分的にのみソース領域３０と重なり合う実施形態では、例えば図２に示すように、ゲート電極２４と重なり合わないソース領域３０の距離であるアンダーラップ(underlap)Ｌｕｎｄｅｒｌａｐを規定できる。ゲート電極がソース領域を部分的にのみ覆う場合には、異なる例が可能である。アンダーラップＬｕｎｄｅｒｌａｐは、ゲート電極２４の長手方向Ｌの両側又は片側、即ち、第１アンダーラップは、ソース−チャネル界面２０１の側、及び／又は第２アンダーラップは、ソース２０，２５−ソースコンタクト電極２６の側に存在してもよい。図２は、アンダーラップＬｕｎｄｅｒｌａｐがゲート電極２４とソース−チャネル界面２０１との間の距離である場合の例である。
【００８６】
第２ソースサブ領域２５は、ポケット領域と呼んでもよい。第１ソースサブ領域２０及び第２ソースサブ領域２５の両方が同じドーピング型、即ち両方がｐ型（或いはｎ型）にドープされる。第２ソースサブ領域２５でのドーパントのピーク濃度、即ち最大ドーピングレベルは、第１ソースサブ領域２０と第２ソースサブ領域２５との間の界面に近接する位置での第１ドーピングプロファイルの最大ドーピングレベルより充分高い必要がある。第２ピーク濃度とも呼ばれる第２ソースサブ領域２５のピーク濃度は、好ましくは、第１ソースサブ領域２０と第２ソースサブ領域２５との間の界面の位置、又は該界面に近接する位置、例えば該界面から５ｎｍ以上１０ｎｍ以下の範囲内での第１ドーピングプロファイルの最大ドーピングレベルより少なくとも４倍高い必要がある。例えば、第１ソースサブ領域について、急峻な、非常に急勾配のドーピングプロファイルの場合、第１ソースサブ領域２０は、特定の型のドーパント、例えばホウ素のようなｐ型ドーパントで、１×１０２０／ｃｍ３の第１ピーク濃度まで充分均一にドープされてもよい。第２ソースサブ領域２５は、同じ型のドーパント、例えば同様にホウ素のようなｐ型ドーパントで、第１ソースサブ領域２０のドーピングレベルの少なくとも４倍より高いドーピングレベル、例えば上述の例では（少なくとも）４×１０２０／ｃｍ３のドーピングレベルまでドープしてもよい。第１ソースサブ領域２０と第２ソースサブ領域２５との間の界面の位置、又は該界面に近接する位置での第１ソースサブ領域２０のドーピングプロファイルの最大ドーピングレベルは第１ドーピングプロファイルの特性（例えばピーク濃度、ドーピングプロファイルの傾斜の大きさ等）に応じて変化してもよい。図９及び図１０に２つの例を概略的に示している。
【００８７】
図９及び図１０は、本発明の実施形態による、第１，第２ソースサブ領域２０，２５の第１，第２ドーピングプロファイルについての可能な例をそれぞれ概略的に表している。
【００８８】
図９は、第１ソースサブ領域２０での第１ピーク濃度１０２１を有する第１ドーピングプロファイル１０１１と、第２ソースサブ領域２５での第２ピーク濃度１０２２を有する第２ドーピングプロファイル１０１２とを示す。第１ソースサブ領域と第２ソースサブ領域との間の界面１０１４と同様に、ソース−チャネル界面２０１を示している。第２ピーク濃度１０２２は、界面１０１４に近接する位置（図９では、１０１４と１０１５との間の領域として示しており、位置１０１５は、界面１０１４から約５ｎｍ隔てた位置である）での第１ドーピングプロファイル１０１１の最大ドーピングレベルより高い必要がある。位置１０１５と界面１０１４との間のこの領域について、最大ドーピングレベル１０２３が規定される。第２ピーク濃度１０２２は、ドーピングレベル１０２３より充分高い必要がある。
【００８９】
図１０は、図９と同様の状況を示しているが、第１ソースサブ領域２０の第１ドーピングプロファイル１０１１は、非常に急峻なドーピングプロファイルであり、これはプロファイル１０１１の傾斜の大きさからわかる。また、第２ドーピングプロファイル１０１２の第２ピーク濃度１０２２は、第１ソースサブ領域２０と第２ソースサブ領域２５との間の界面１０１４に近接する位置（図１０では、１０１４と１０１５との間の領域として示しており、位置１０１５は、界面１０１４から約５ｎｍ隔てた位置である）での第１ドーピングプロファイルの最大ドーピングレベル１０２３より高い必要がある。結果として、第２ピーク濃度１０２２は、第１ドーピングプロファイル１０１１の第１ピーク濃度１０２１より充分高い必要がある。
【００９０】
本発明の実施形態によるＴＦＥＴ構造１００では、ドレイン領域２２は、ソース領域３０と反対のドーピング型、例えばｐ型ソースに対してｎ型ドレイン又はその逆、にドープされる。好ましくは、ドレイン領域２２のドーピングレベルは、第１ソースサブ領域２０のドーピングレベルと同程度であり、例えば約１×１０２０／ｃｍ３である。間のチャネル領域２１は、低ドープされ、又はドープされず、例えば、１×１０１２／ｃｍ３以上１×１０１５／ｃｍ３以下のドーピングレベルでドープされる。
【００９１】
第１ソースサブ領域２０のドーピングレベルと比較してより高い第２ソースサブ領域２５のドーピングレベルに起因して、ドレイン−ソース電圧ＶＤＳの影響をより好適に制御することができる。第２ソースサブ領域２５を使用することにより、かかる第２ソースサブ領域が存在しない先行技術のＴＦＥＴと比較して、ドレイン−ソース電流ＩＤＳのシフトは、ドレイン−ソース電圧ＶＤＳの変化に伴い、印加するゲート電圧ＶＧでより小さくなる。これは、ポイントトンネル電流を増強して全トンネル電流に寄与するように、ソース領域３０からチャネル領域２１に至る荷電キャリアのトンネリングを妨害する。そうでなければ、ポケット領域２５は、キャリア（電子又はホール）がソース領域３０とチャネル領域２１との間を流れるための障壁を形成する。
【００９２】
第２ソースサブ領域２５又はポケット領域は、ソース−チャネル界面２０１と直接接触するように位置してもよく（図１及び図２に示すように）、又は、ソース−チャネル界面２０１から距離Ｄのところに位置してもよい（図３に示すように）。
【００９３】
本発明の実施形態では、ポケット領域２５を長方形に図示している。しかしながら、これは例示的に過ぎず、使用するドーピング技術に応じて他の不規則な形状を提供してもよい。第２ソースサブ領域２５は、長手方向に単分子層以上１０ｎｍ以下の幅Ｗを有する。第２ソースサブ領域２５は、長手方向Ｌと垂直な方向に、ゲート誘電体２９から距離Ｔ隔てて存在してもよい。この距離Ｔは、本体の寸法（即ち、ソース−チャネル−ドレイン構造の寸法）に応じて、０以上１０ｎｍ以下でもよく、例えば０以上５ｎｍ以下でもよい。
【００９４】
第２ソースサブ領域２５のドーピングは、当業者に知られた技術で行われる。ＴＦＥＴデバイス１００の水平方向アーキテクチャの場合、つまり、ＴＦＥＴデバイスの長手方向Ｌが略基板平面内にある場合、第１注入を実施して、第１ソースサブ領域２０を第１ドーピングレベルでドープしてもよく、第２注入を実施して、第２ソースサブ領域２５を第１ドーピングレベルよりも高い第２ドーピングレベルでさらにドープしてもよい。ＴＦＥＴデバイスの垂直方向アーキテクチャの場合、つまり、ＴＦＥＴデバイスの長手方向Ｌが基板平面と略直交する場合、チャネル領域２１の上部にドープ層をエピタキシャル成長させることによって第２ソースサブ領域２５を形成してもよく、その後、別の低ドープ層を第２ソースサブ領域の上部にエピタキシャル成長させて第１ソースサブ領域２０を形成してもよい。
【００９５】
図４、図５及び図６に示すシミュレーションは、デバイスシミュレータ(Synopsys（登録商標）社のSentaurus Device)を用いて実施し、本発明の実施形態によるＴＦＥＴ構造１００の特性を決定した。ゲート電極が完全にソース領域３０を覆う、シミュレーションに用いたＴＦＥＴ構造を図１に示す。該ＴＦＥＴ構造は２次元構造であり、ソース領域３０の両側（例えば、図１の上下）にゲートを有するダブルゲート構造である。
【００９６】
シミュレーションでは、ソース領域の中央部分の高さ（ゲート誘電体２９の間の）は、５０ｎｍである。ゲート誘電体２９の等価酸化膜厚ＥＯＴは、０．４ｎｍ以上１．２ｎｍ以下で変化させた。チャネル領域２１の長さは４０ｎｍであり、ゲート２４の長さは３０ｎｍである（チャネル領域との重なり合いはない）。
【００９７】
ＴＦＥＴ構造１００で、電気的性能のために考慮するべき最も重要な寸法は、ゲートの長さＬｇａｔｅ並びに第２ソースサブ領域（ポケット領域）２５の厚さ及びドーピングレベルである。例えば、図４、図５及び図６に示すシミュレーションの場合、ポケット領域２５は、ゲート誘電体２９から０以上１０ｎｍ以下の距離Ｔを隔てて存在し、約３ｎｍの幅Ｗを有し、ソース−チャネル界面２０１に直接位置する（Ｄ＝０）
【００９８】
（第１，第２）ソースサブ領域２０，２５及びドレイン領域２２のドーピングは、更なる重要なパラメータである。第１ソースサブ領域２０のドーピングの場合、ｐ型ドーピングの例では、ドーピングレベルは１×１０２０／ｃｍ３である。第２ソースサブ領域２５のドーピングの場合、ｐ型ドーピングの例では、ドーピングレベルは４×１０２０／ｃｍ３である。ドレイン領域２２のドーピングの場合、ｎ型ドーピングの例では、ドーピングレベルは１×１０２０／ｃｍ３である。チャネル領域２１のドーピングは、低ドープである限り重要でない。このシミュレーション例で使用したチャネル領域についてのドーピングレベルは、ｎ型であり、１０１３／ｃｍ３である。
【００９９】
より高度にドープされた第２ソースサブ領域２５の存在に起因するドレイン−ソース電圧の影響の減少を、図４、図５及び図６に示している。これらの図は、本発明の実施形態によるＴＦＥＴ構造についてのシミュレーション結果を示す。
【０１００】
図４は、ソース領域に第２ソースサブ領域がなく、ソース領域にのみゲートが存在するＴＦＥＴ構造についてシミュレーションした出力特性を示す。図４は、異なるドレイン電圧ＶＤＳについて、ドレイン電流ＩＤＳ対ゲート電圧ＶＧＳを示す。ソース領域は、第１ソースサブ領域のみで構成され、１×１０２０／ｃｍ３のドーピングレベルを有する。ゲート誘電体は、ゲートとソース領域との間に存在し、０．４ｎｍの等価酸化膜厚ＥＯＴを有する。ドレイン領域は、１×１０２０／ｃｍ３のドーピングレベルを有し、チャネル領域は、１×１０１３／ｃｍ３のドーピングレベルを有する。最低ドレイン−ソース電流（約１０−９Ａ／μｍ未満）で、印加するドレイン電圧ＶＤＳに応じたゲート−ソース電圧ＶＧＳのシフトが観察される。１ｐＡ／μｍの電流で、ドレイン電圧ＶＤＳを０．１Ｖから最大１Ｖまで変化させた場合、ゲート−ソース電圧ＶＧＳは、約５０ｍＶシフトする。１０ｆＡ／μｍでのゲート−ソース電圧ＶＧＳ（開始電圧）は、ドレイン電圧ＶＤＳを０．１Ｖから最大１Ｖまで変化させる場合、約０．１Ｖシフトする。しかしながら、これは、回路におけるＴＦＥＴの性能に影響（負の影響）を与えることになるため、有害であり、したがって望まれない。
【０１０１】
図５は、本発明の実施形態による第２（ポケット）ソースサブ領域２５を有するＴＦＥＴ構造１００についてのシミュレーションした入力特性（黒記号）を示しており、また、これらを第２（ポケット）ソースサブ領域を有しないＴＦＥＴ構造についてのシミュレーションした入力特性（白記号）と比較している。第２（ポケット）ソースサブ領域を有する構造、有しない構造の両方について、ゲート２４はソース領域３０上にのみ存在する。４×１０２０／ｃｍ３のドーピングレベルを有する３ｎｍ幅の第２（ポケット）ソースサブ領域２５が使用される。図５は、１０ｆＡ／μｍの電流を得るために必要なゲート−ソース電圧として定義される開始電圧Ｖｏｎｓｅｔを、ゲート２４とソース領域３０との間に存在するゲート誘電体２９の等価酸化膜厚ＥＯＴの関数として、異なるドレイン電圧ＶＤＳ（０．１Ｖ、０．５Ｖ及び１Ｖ）について示す。異なるドレイン電圧ＶＤＳについてのＶｏｎｓｅｔの広がりは、ＥＯＴが小さい程小さくなっている。第２（ポケット）ソースサブ領域２５を有するＴＦＥＴ構造１００の場合（黒記号）、０．６ｎｍより小さいＥＯＴでは異なるドレイン電圧ＶＤＳについてのＶｏｎｓｅｔの広がりはほとんど無視できる。一方、第２（ポケット）ソースサブ領域を有しないＴＦＥＴ構造の場合（白記号）、異なるドレイン電圧ＶＤＳについてのＶｏｎｓｅｔの広がりがずっと視認される。本発明の実施形態による、第２（ポケット）ソースサブ領域２５を有するＴＦＥＴ構造１００の場合、ドレイン−ソース電圧ＶＤＳを変化させたときのＶＧＳの広がりは、小さいＥＯＴ、即ち０．６ｎｍより小さいＥＯＴについては無視できる。したがって、Ｖｏｎｓｅｔは、小さいＥＯＴについてはドレイン電圧ＶＤＳに依存しなくなる。ＥＯＴが大きい場合、即ち０．６ｎｍよりＥＯＴが大きい場合、Ｖｏｎｓｅｔの広がりは、第２（ポケット）ソースサブ領域２５を有するＴＦＥＴ構造と有しないＴＦＥＴ構造とでほぼ同程度である。しかしながら、ドーピングレベル及びポケット２５の幅を最適化した場合には、より大きいＥＯＴの値でより小さい広がりを得ることができることが期待される。つまり、本発明の実施形態でのポケットを導入することにより、ドレイン−ソース電圧を変化させた際にゲート−ソース電圧の広がりを常に低下させることが可能なことが期待される。
【０１０２】
したがって、開始電圧が印加するドレイン電圧に依存しなくなることが、本発明の実施形態の利点である。
【０１０３】
ゲートとソース領域との間に存在するゲート誘電体の等価酸化膜厚ＥＯＴの関数での開始電圧の広がりΔＶｏｎｓｅｔを図６に示す（図５のデータをベースとして）。ΔＶｏｎｓｅｔは、０．１Ｖのドレイン電圧での開始電圧Ｖｏｎｓｅｔ＠ＶＤＳ＝０．１Ｖと１Ｖのドレイン電圧での開始電圧Ｖｏｎｓｅｔ＠ＶＤＳ＝１Ｖとの差として定義される。図６は、本発明の実施形態による第２（ポケット）ソースサブ領域２５を有するＴＦＥＴ構造１００（黒記号）及び有しないＴＦＥＴ構造（白記号）についてのシミュレーションした入力特性を示す。第２（ポケット）ソースサブ領域２５を有する場合と有しない場合の両方について、ゲート２４はソース領域３０上にのみ存在する。４×１０２０／ｃｍ３のドーピングレベルを有する３ｎｍ幅の第２（ポケット）ソースサブ領域２５が使用される。ＥＯＴの値が小さい場合、即ち、ＥＯＴの値が０．６ｎｍより小さい場合、本発明の実施形態による第２（ポケット）ソースサブ領域２５（黒記号）を有するＴＦＥＴ構造についてのΔＶｏｎｓｅｔを大幅に減少させる（ほぼ０となる）ことができる。
【０１０４】
本発明の第２の態様では、本発明の実施形態によるＴＦＥＴ構造を製造するための方法３００が提供される。
【０１０５】
ＴＦＥＴ構造を製造するための特定の処理方法を図８にフローチャートで示す。以下、本発明の一実施形態による方法３００を、図１（断面図）に示すような（ダブル）ゲート構造を備えたＴＦＥＴについて説明することになる。これは、本発明の技術的範囲を制限するものでなく、該方法はまた、例えば上述の、本発明の実施形態による代替のＴＦＥＴ構造（例えば、ナノワイヤ、第２ゲート構造を備えた等）の作成にも適用することができる、と理解する必要がある。
【０１０６】
第１工程３１０では、基板を準備する。好ましくは、前記基板はシリコン基板又はシリコンオンインシュレータ（ＳＯＩ）基板のような半導体基板であるが、例えばガラス、セラミックス等のような他の好適な基板を使用してもよい。
【０１０７】
本発明の実施形態によれば、少なくとも１つのｎ（又はｐ）ドープしたドレイン領域２２と、１つのチャネル領域２１と、ｐ（又はｎ）ドープした第１、第２ソースサブ領域２０、２５を含むソース領域とを有するソース−チャネル−ドレイン構造を形成する。例えば、ＣＶＤ（化学気相成長法）、ＭＯＣＶＤ（有機金属化学気相成長法）又はＰＥＣＶＤ（プラズマ化学気相成長法）プロセスのような蒸着技術を使用することができる。代替として、エッチング技術を使用して、前記構造を基板内までエッチングすることも可能である。
【０１０８】
ソース−チャネル−ドレイン構造において、ドレイン領域２２、チャネル領域２１及びソース領域３０（第１、第２ソースサブ領域２０、２５）を形成するために、異なるドーピングレベル及び異なるドーピング型を有する異なる領域を作成する必要がある。これらの異なる領域を蒸着プロセス中にドープして、ｎ型又はｐ型領域を得ることができる。代替として、ドーピングは、方法の工程３１６、３１７、３１８に示すように、追加のドーピング工程により蒸着工程の後に実施してもよい。一つの特定の領域、例えば第１ソースサブ領域２２、第２ソースサブ領域２５又はドレイン領域２２でのドーピングは、均一でもよく、或いは代替として、不均一なドーピングプロファイルを有してもよい。ソース領域３０をドープすることは、第１ソースサブ領域２０を第１ドーピング型及び第１ドーピングレベルでドープすることと、第２ソースサブ領域２５を第１ドーピング型と同じ第２ドーピング型及び第１ドーピングレベルより充分高い第２ドーピングレベルでドープすることとを含む。
【０１０９】
図８に示す実施形態では、作成するソース−チャネル−ドレイン構造は垂直構造である。ドレイン領域２２は、基板上に作成する（工程３１１）。前記ドレイン領域２２は、ｎ型ＴＦＥＴの場合には高度にｎドープした第１半導体材料で作成してもよく、或いは、ｐ型ＴＦＥＴの場合には、前記ドレイン領域２２は、高度にｐドープしてもよい。本発明の実施形態では、ドレイン領域のドーピングレベルは１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下であり、例えば１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下である。
【０１１０】
ＴＦＥＴのチャネル領域２１は、ドレイン領域２２上に形成し、したがって、ドレイン−チャネル界面２０２を形成する（工程３１２）。本発明の実施形態では、前記チャネル領域２１は、好ましくは第１半導体材料で作成してもよく、他の好適な／適合する材料を使用することもできる。本発明の実施形態では、チャネル領域２１のドーピングレベルは、アンドープ状態から最大１×１０１７／ｃｍ３でもよく、例えばアンドープ状態から最大１×１０１４／ｃｍ３でもよい。
【０１１１】
ソース領域３０は、チャネル領域２１に隣接して作成し、ソース−チャネル界面２０１を形成する（工程３１３）。前記ソース領域３０は、第１半導体材料で作成してもよく、他の好適な／適合する材料を使用することもできる。ｎ型ＴＦＥＴの場合、半導体材料は、高度にｐドープしてもよい（或いは、ｐ型ＴＦＥＴの場合、前記ソース領域３０は高度にｎドープしてもよい）。ソース領域３０は、第１ドーピング型及び第１ドーピングレベルを有する第１ソースサブ領域２５と、第１ドーピング型と同じ第２ドーピング型及び第１ドーピングレベルより充分高い第２ドーピングレベルを有する第２ソースサブ領域２５とを含む。第１ソースサブ領域２０のドーピングレベルは、１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下でもよく、例えば１×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下である。第２ソースサブ領域２５のドーピングレベルは、５×１０１８／ｃｍ３以上４×１０２１／ｃｍ３以下でもよく、例えば２×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。
【０１１２】
ｎＴＦＥＴかｐＴＦＥＴかに応じて、ソース領域３０及び／又はドレイン領域２２のために異なるドーパント型を使用してもよい。ＳｉベースのＴＦＥＴの場合、可能なｐ型ドーパントは、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｐｄ、Ｎａ、Ｂｅ、Ｚｎ、Ａｕ、Ｃｏ、Ｖ、Ｎｉ、ＭＯ、Ｈｇ、Ｓｒ、Ｇｅ、Ｃｕ、Ｋ、Ｓｎ、Ｗ、Ｐｂ、Ｏ、Ｆｅであり、可能なｎ型ドーパントは、Ｌｉ、Ｓｂ、Ｐ、Ａｓ、Ｂｉ、Ｔｅ、Ｔｉ、Ｃ、Ｍｇ、Ｓｅ、Ｃｒ、Ｔａ、Ｃｓ、Ｂａ、Ｓ、Ｍｎ、Ａｇ、Ｃｄ、Ｐｔである。ＧｅベースのＴＦＥＴの場合、可能なｐ型ドーパントは、Ｂ、Ａｌ、Ｔｌ、Ｇａ、Ｉｎ、Ｂｅ、Ｚｎ、Ｃｒ、Ｃｄ、Ｈｇ、Ｃｏ、Ｎｉ、Ｍｎ、Ｆｅ、Ｐｔであり、可能なｎ型ドーパントは、Ｌｉ、Ｓｂ、Ｐ、Ａｓ、Ｓ、Ｓｅ、Ｔｅ、Ｃｕ、Ａｕ、Ａｇである。
【０１１３】
ステップ３１４では、ゲート電極２４をソース領域３０に形成し、チャネル領域２１及びドレイン領域２２がゲート電極２４によって覆われないように、少なくともソース領域３０の一部を長手方向Ｌに覆い、特に、シングルゲート、ダブルゲート又はトリプルゲート構造をＴＦＥＴの種類（プレーナ型、ＭＵＧＦＥＴ、水平型等）に応じて形成することができる。まず、ゲート誘電体（例えば酸化物）２９を堆積する（工程３１５）。前記ゲート誘電体２９は、少なくともゲート電極２４の全長の下側に位置するが、ＴＦＥＴ構造、即ち基礎となるソース−チャネル−ドレイン構造の全長を覆うことができる。次に、工程３１４で、ゲート電極２４を前記ゲート誘電体２９の上部に堆積する。
【０１１４】
ゲート誘電体２９は、シリコンベースの酸化物（例えば二酸化ケイ素、酸窒化ケイ素）、酸化アルミニウム、ｈｉｇｈ−ｋ酸化物（Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属の酸化物、窒化酸化物、ケイ酸塩及び窒化ケイ酸塩）の少なくとも１つから選択してもよい。特定の実施形態では、前記ゲート誘電体は、酸化ハフニウムのようなｈｉｇｈ−ｋ酸化物である。ゲート誘電体２９、例えばゲート酸化物の厚さは、好ましくは０．５ｎｍ以上２０ｎｍ以下である。
【０１１５】
ゲート電極２４は、例えば、ポリシリコン、ポリゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔのような金属及びこれらの合金、ＴａＮ及びＴｉＮのような金属窒化物、ＴａＳｉＮのような金属シリコン窒化物、ＲｕＯ２及びＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ及びＴｉＳｉ２のようなＦＵＳＩ（fully silicided metal）、ＦＵＧＥ（fully germanided metal）、仕事関数を変更可能な金属、特定のゲート仕事関数を得るために設計した材料、の少なくとも１つから選択した材料で作成することができる。特定の実施形態では、前記ゲート電極２４は、選択したチャネル材料２１、ゲート誘電体材料、ゲート誘電体厚さ及びチャネルドーピングのために特別に設計した仕事関数を有する金属で作成する。
【０１１６】
さらに、電気的コンタクト２６，２７を、ソース領域３０及び／又はドレイン領域２２に形成してもよい。前記電気的コンタクト２６，２７は、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ2等）、ゲルマニド含有構造、金属含有構造、ポリシリコン又はこれらの組み合わせの少なくとも１つから選択した導電性材料でもよい。特定の実施形態では、前記電気的コンタクトは、シリサイドと金属との化合物でもよい。また、例えば導電性酸化物及び更には導電性ポリマーで形成されたコンタクトが開示されている。特定の実施形態では、ソース及び／又はドレインコンタクト２７は、シリサイド含有構造でもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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