(57)【特許請求の範囲】
【請求項１】
負荷に並列に接続された第１のスイッチング素子と、
前記第１のスイッチング素子と接地点との間に接続された第２のスイッチング素子と、
前記第１のスイッチング素子を駆動する第１の駆動回路と、
前記第２のスイッチング素子を駆動する第２の駆動回路と、
負荷短絡を検出すると第１の信号を出力する負荷短絡検出回路と、
前記第１の信号を入力してから所定時間後に第２の信号を出力するタイマーとを備え、
前記第１の駆動回路は、前記第１の信号を入力すると前記第１のスイッチング素子をＯＮさせ、
前記第２の駆動回路は、前記第２の信号を入力すると前記第２のスイッチング素子をＯＦＦさせることを特徴とする半導体スイッチング装置。
【請求項２】
前記負荷短絡検出回路は、前記第２のスイッチング素子のコレクタ−エミッタ間電圧が所定電圧を超えると前記第１の信号を出力することを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項３】
前記第１のスイッチング素子は、互いに並列に接続された複数のスイッチング素子を有し、
前記第１の駆動回路は、前記第１の信号を入力すると前記複数のスイッチング素子の１つのみをＯＮさせることを特徴とする請求項１又は２に記載の半導体スイッチング装置。
【請求項４】
前記第１及び第２のスイッチング素子は、Ｓｉ又はＳｉＣからなるトランジスタ、ＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とする請求項１〜３の何れか１項に記載の半導体スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電鉄又は電力送電の電力変換又はインバーター制御に使用される半導体スイッチング装置に関する。
【背景技術】
【０００２】
半導体スイッチング装置にてアーム短絡が発生した場合、規定された期間内ならば、短絡を検出して安全にターンオフすることができる。しかし、負荷短絡が発生した場合、アーム短絡と比べてゲート−エミッタ間電圧が持ち上がりやすく、半導体スイッチング装置に流れる主電流の飽和電流は増加し続ける。また、アーム短絡と比べて、主電流のｄｉ／ｄｔに誘導されチップ間のゲート−エミッタ間制御電圧ＶＧＥがばらつき、チップ間に流れる主電流がばらつきやすい傾向にある。【０００３】
図４は、負荷短絡が発生して半導体スイッチング装置が破壊した場合の電流と電圧の実測波形を示す図である。ＶＣＥはコレクタ−エミッタ間電圧、ＩＣ１〜ＩＣ３は並列に接続した３つのスイッチング素子のコレクタ電流である。ＩＣ１〜ＩＣ３がアンバランスになり、あるスイッチング素子に電流が集中してラッチアップ破壊又は熱破壊が生じる。【０００４】
このように負荷短絡はアーム短絡に比べ飽和電流が大きくなりやすく、チップ間に流れる分流のアンバランスが起こりラッチアップ破壊やターンオフ破壊をまねく危険性がある。そこで、負荷短絡が発生した場合に、負荷側に設けた第３のスイッチを使ってアーム短絡させることで、負荷短絡による破壊を防ぐ装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本特開昭６２−２７２８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術では、第３のスイッチ、第３のスイッチの制御回路、短絡電流が流れるための配線が必要である。このため、制御が複雑になり、既存の装置に比べて部品数が多くなるという問題があった。【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は負荷短絡による破壊を防ぐための制御を容易にし、部品数を低減することができる半導体スイッチング装置を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体スイッチング装置は、負荷に並列に接続された第１のスイッチング素子と、前記第１のスイッチング素子と接地点との間に接続された第２のスイッチング素子と、前記第１のスイッチング素子を駆動する第１の駆動回路と、前記第２のスイッチング素子を駆動する第２の駆動回路と、負荷短絡を検出すると第１の信号を出力する負荷短絡検出回路と、前記第１の信号を入力してから所定時間後に第２の信号を出力するタイマーとを備え、前記第１の駆動回路は、前記第１の信号を入力すると前記第１のスイッチング素子をＯＮさせ、前記第２の駆動回路は、前記第２の信号を入力すると前記第２のスイッチング素子をＯＦＦさせることを特徴とする。
【発明の効果】
【０００９】
本発明により、負荷短絡による破壊を防ぐための制御を容易にし、部品数を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体スイッチング装置を示す回路図である。
【図２】本発明の実施の形態１に係る半導体スイッチング装置の動作を示すタイミングチャートである。
【図３】本発明の実施の形態２に係る半導体スイッチング装置を示す回路図である。
【図４】負荷短絡が発生して半導体スイッチング装置が破壊した場合の電流と電圧の実測波形を示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係る半導体スイッチング装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体スイッチング装置を示す回路図である。スイッチング素子Ａが負荷Ｌに並列に接続されている。スイッチング素子Ｂがスイッチング素子Ａと接地点との間に接続されている。スイッチング素子Ａ，ＢはＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、これに限らずトランジスタ又はＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）でもよく、その材質はＳｉでもＳｉＣでもよい。
【００１３】
駆動回路１がスイッチング素子Ａを駆動し、駆動回路２がスイッチング素子Ｂを駆動する。スイッチング素子Ａ，ＢにそれぞれフリーホイールダイオードＤ１，Ｄ２が並列に接続されている。スイッチング素子Ａ，Ｂに並列に容量Ｃと電源が接続されている。
【００１４】
スイッチング素子ＡがＯＦＦ、スイッチング素子ＢがＯＮした場合、主電流の経路は（１）となり負荷短絡が発生する。負荷短絡検出回路３は、スイッチング素子Ｂのコレクタ−エミッタ間電圧ＶＣＥが所定電圧を超えると、負荷短絡と判定して第１の信号を出力する。
【００１５】
具体的には、負荷短絡検出回路３は、電圧Ｖ２の電源に接続された定電流源４と、ダイオードＤｍと、コンパレータ５とを有する。スイッチング素子ＢのＶＣＥがＶ２より小さい場合、定電流源４からの電流がダイオードＤｍを通ってスイッチング素子Ｂのコレクタに電流が流れる。ＶＣＥがＶ２より大きくなると、コンパレータ５がＶＣＥ＞Ｖ１を検出して第１の信号を出力する。
【００１６】
駆動回路１は、第１の信号を入力するとスイッチング素子ＡをＯＮさせる。この場合、主電流の経路は（２）となりアーム短絡が発生する。タイマー６は第１の信号を入力してから所定時間（数μｓ）後に第２の信号を出力する。駆動回路２は、第２の信号を入力するとスイッチング素子ＢをＯＦＦさせて短絡電流を遮断する。
【００１７】
図２は、本発明の実施の形態１に係る半導体スイッチング装置の動作を示すタイミングチャートである。スイッチング素子Ａ、Ｂのコレクタ電流をＩｃ、ゲート−エミッタ間電圧をＶＧＥ、コレクタ−エミッタ間電圧をＶＣＥとする。
【００１８】
まず、ａの期間にはスイッチング素子Ａ，ＢがＯＦＦしている。次に、ｂの期間にはスイッチング素子ＢがＯＮし、短絡した負荷Ｌを通る経路（１）に主電流が流れ、負荷短絡が発生する。スイッチング素子Ｂを流れる電流Ｉは負荷ＬのインダクタンスＬに応じてＩ＝ｔ×Ｖ／Ｌで増加してゆく（ｔは時間、Ｖは電圧）。この際、複数のスイッチング素子が並列接続されている場合、ｄｉ／ｄｔに誘導され、電流アンバランスが発生する。また、負荷短絡の影響によりＶＧＥが持ち上がり、スイッチング素子の飽和電流が増加する。
【００１９】
次に、ｃの期間にはスイッチング素子ＡがＯＮして、スイッチング素子Ａ、Ｂを流れる経路（２）となりアーム短絡が発生する。スイッチング素子ＡのＶＧＥは印加電圧の状態で安定し、短絡電流は伝達特性に応じて飽和する。短絡電流が飽和したことにより、スイッチング素子ＢのＶＧＥの持ち上がりが解消し、チップ間の電流アンバランスも無くなる。ＶＣＥは温度が高く抵抗が高いスイッチング素子Ｂに移行してゆく。最後に、ｄの期間にはスイッチング素子Ａ，Ｂが再びＯＦＦする。スイッチング素子Ｂを流れる電流が抑制され、チップ間の電流アンバランスが解消された状況でターンオフを行うことにより安全に遮断することができる。
【００２０】
本実施の形態では、負荷短絡が発生するとスイッチング素子ＡをＯＮさせてアーム短絡を発生させ、その所定時間後にスイッチング素子ＢをＯＦＦさせる。このように負荷短絡をアーム短絡に切り替えることでゲート−エミッタ間制御電圧の上昇と飽和電流の増加を防いで安全にターンオフさせることができる。そして、本実施の形態では既存の回路を用いて負荷短絡を解消できる。よって、従来技術に比べて負荷短絡による破壊を防ぐための制御を容易にし、部品数を低減することができる。
【００２１】
また、スイッチング素子Ｂのコレクタ−エミッタ間電圧としてコレクタ補助電極７とエミッタ補助電極８の間の電圧を測定することで精度よく負荷短絡を検出することができる。ただし、コレクタ電極９とエミッタ電極１０の間の電圧を測定してもよい。なお、スイッチング素子Ａの代わりに、閉回路に直列に接続されたｎ個のスイッチング素子を用いても実施の形態１と同様の効果を得ることができる。
【００２２】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体スイッチング装置を示す回路図である。ｎ個のスイッチング素子Ａ−１，・・・，Ａ−ｎが互いに並列に接続されている。駆動回路１−１，・・・，１−ｎがそれぞれスイッチング素子Ａ−１，・・・，Ａ−ｎを駆動する。ｎ個のスイッチング素子Ｂ−１，・・・，Ｂ−ｎが互いに並列に接続されている。駆動回路２−１，・・・，２−ｎがそれぞれスイッチング素子Ｂ−１，・・・，Ｂ−ｎを駆動する。
【００２３】
駆動回路１−１，・・・，１−ｎ（ここでは駆動回路１−１）は第１の信号を入力するとスイッチング素子Ａ−１のみをＯＮさせる。これにより、負荷短絡をアーム短絡に切り替える際に、スイッチング素子Ｂ−１，・・・，Ｂ−ｎに流れる短絡電流を１／ｎにし、安全に遮断することができる。
【符号の説明】
【００２４】
Ａ，Ａ−１，・・・，Ａ−ｎ  スイッチング素子（第１のスイッチング素子）、Ｂ  スイッチング素子（第２のスイッチング素子）、Ｌ  負荷、１  駆動回路（第１の駆動回路）、２  駆動回路（第２の駆動回路）、３  負荷短絡検出回路、６  タイマー
【図１】
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【図２】
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【図３】
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【図４】
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