(57)【特許請求の範囲】
【請求項１】
ＳｉＣまたはＳｉＯＣからなる下層膜上に、下側ＴｉＮ／Ｔｉ膜、ＡｌＣｕ膜および上側ＴｉＮ／Ｔｉ膜を順に積層することによってＡｌＣｕ配線層を形成する工程と、
前記ＡｌＣｕ配線層上に、無機膜からなる所定パターンのハードマスクを形成する工程と、
前記ハードマスクを利用して前記ＡｌＣｕ配線層をドライエッチングすることにより、当該エッチングにより生じる反応生成物を含む側壁保護膜を、エッチング途中の前記ＡｌＣｕ膜の側面に形成しながら前記ＡｌＣｕ配線層をパターニングすることによって、前記下層膜上に複数のＡｌＣｕ配線を形成する工程と、
前記下層膜における互いに隣り合う前記ＡｌＣｕ配線間の部分をドライエッチングすることにより、当該エッチングにより前記下層膜から解離したＣを含む反応生成物を前記側壁保護膜に定着させながら、前記下層膜に、前記ＡｌＣｕ配線に接する前記下層膜の表面に対して当該ＡｌＣｕ配線間を一段低くするように低段部を形成する工程と、
前記低段部の形成後、前記ＡｌＣｕ配線を埋めるように、前記下層膜上に、ＳｉＯ２からなる上層膜を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記複数のＡｌＣｕ配線を形成する工程は、８５ｎｍ〜１８０ｎｍ幅のＡｌＣｕ配線を、８５ｎｍ〜１８０ｎｍ間隔で配列するように形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数のＡｌＣｕ配線を形成する工程は、互いに第１の間隔を空けて配列された密集パターン、および当該密集パターンから前記第１の間隔よりも広い第２の間隔を隔てて形成された孤立パターンを形成する工程とを含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ハードマスクを形成する工程は、アスペクト比（ハードマスクの高さ／ハードマスクの幅）が３未満のハードマスクを形成する工程を含む、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ハードマスクを形成する工程は、ＳｉＯ２膜またはＳｉＯＮ膜からなるハードマスクを形成する工程を含む、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
ＳｉＣまたはＳｉＯＣからなる下層膜と、
前記下層膜上に形成され、それぞれが下側ＴｉＮ／Ｔｉ膜、ＡｌＣｕ膜および上側ＴｉＮ／Ｔｉ膜がこの順に積層されることによって形成されており、各ＡｌＣｕ膜の側面にＣを含む側壁保護膜を有する複数のＡｌＣｕ配線と、
前記下層膜における互いに隣り合う前記ＡｌＣｕ配線間において、前記ＡｌＣｕ配線に接する前記下層膜の表面に対して一段低く形成された低段部と、
前記ＡｌＣｕ配線を埋めるように、前記下層膜上に形成されたＳｉＯ２からなる上層膜とを含み、
前記複数のＡｌＣｕ配線は、それぞれが８５ｎｍ〜１８０ｎｍ幅を有し、８５ｎｍ〜１８０ｎｍ間隔で配列された密集パターンを含み、
前記側壁保護膜が、前記低段部に接するように形成されている、半導体装置。
【請求項７】
前記側壁保護膜は、ＣＨＦ３の重合物を含む、請求項６に記載の半導体装置。
【請求項８】
各前記ＡｌＣｕ配線の高さは、１４０ｎｍ〜２０５ｎｍである、請求項６または７に記載の半導体装置。
【請求項９】
前記ＡｌＣｕ膜の高さは、８０ｎｍ〜１２０ｎｍである、請求項６〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記下側ＴｉＮ／Ｔｉ膜の高さは、２０ｎｍ〜３０ｎｍである、請求項６〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記上側ＴｉＮ／Ｔｉ膜の高さは、４０ｎｍ〜５５ｎｍである、請求項６〜１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡｌＣｕ配線を積層することにより形成された多層配線構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、配線を多層にわたって形成することにより形成された多層配線構造を有する半導体装置が知られている。多層配線構造は、各層を形成する層間絶縁膜上に金属膜を形成し、その金属膜をパターニングして配線パターンを形成する工程を複数回繰り返すことにより形成することができる。
金属膜をパターニングして配線パターンを形成する方法として、たとえば、特許文献１は、フォトレジストをマスクとして使用するパターニングにより配線パターンを形成する方法を開示している。
【０００３】
特許文献１の方法では、まず、Ｓｉ基板上に絶縁膜を形成し、当該絶縁膜上にＴｉＮ／Ｔｉ膜、Ａｌ膜およびＴｉＮ膜を順に積層する。次に、ＴｉＮ膜上に、配線パターンに対応するパターンを有するフォトレジストを形成する。次に、当該フォトレジストをマスクとして、ＴｉＮ膜、Ａｌ膜およびＴｉＮ／Ｔｉ膜を順にエッチングすることにより、これらの膜をパターニングしてＡｌ配線を形成する。この際、Ａｌ配線の側壁には自然酸化膜が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３１２６８１号公報
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、ＳｉＣ（炭化シリコン）またはＳｉＯＣ（炭素含有酸化シリコン）からなる下層膜上に、下側ＴｉＮ（窒化チタン）／Ｔｉ（チタン）膜、ＡｌＣｕ膜および上側ＴｉＮ／Ｔｉ膜を順に積層することによってＡｌＣｕ配線層を形成する工程と、前記ＡｌＣｕ配線層上に、無機膜からなる所定パターンのハードマスクを形成する工程と、前記ハードマスクを利用して前記ＡｌＣｕ配線層をドライエッチングすることにより、当該エッチングにより生じる反応生成物を含む側壁保護膜を、エッチング途中の前記ＡｌＣｕ膜の側面に形成しながら前記ＡｌＣｕ配線層をパターニングすることによって、前記下層膜上に複数のＡｌＣｕ配線を形成する工程と、前記下層膜における互いに隣り合う前記ＡｌＣｕ配線間の部分をドライエッチングすることにより、当該エッチングにより前記下層膜から解離したＣを含む反応生成物を前記側壁保護膜に定着させながら、前記下層膜に、前記ＡｌＣｕ配線に接する前記下層膜の表面に対して当該ＡｌＣｕ配線間を一段低くするように低段部を形成する工程と、前記低段部の形成後、前記ＡｌＣｕ配線を埋めるように、前記下層膜上に、ＳｉＯ２からなる上層膜を形成する工程とを含む。
【０００６】
この方法によれば、ＡｌＣｕ配線層をドライエッチングするときのマスクとして、有機フォトレジストに比べてエッチング耐性の強い、ハードマスク（無機膜）を使用する。そのため、フォトレジストを使用した場合とは異なり、エッチング途中に、マスクがエッチングガスに耐えられなくなって消失することを防止することができる。
また、ハードマスクは、薄くても十分なエッチング耐性を発揮できるので、微細配線を形成する際にも、マスクのアスペクト比を小さく抑えることができる。その結果、アスペクト比が高く、エッチング対象物の上方に細長く延びるマスクが、エッチング途中にバランスを崩して倒れる、いわゆる「マスク倒れ」を防止することもできる。
【０００７】
一方、マスクとして有機フォトレジストを用いずにＡｌＣｕ配線層をエッチングする場合、レジストがエッチングされて発生する生成物（Ｃを含む生成物）が、エッチング途中にＡｌＣｕ膜の側面に形成される側壁保護膜に含まれない。そのため、十分な厚さの側壁保護膜が形成されず、このような側壁保護膜では、エッチングガスに含まれるＣｌ（塩素）イオンやＣｌラジカルに対する防御力が不十分である。そのため、有機フォトレジストを用いない場合には、たとえば、ＡｌＣｕ配線層のエッチング後、ＡｌＣｕ配線間の下層膜を掘り下げるときに、行き場を失ったＣｌイオンやＣｌラジカルによって側壁保護膜が侵食され、結果的に、ＡｌＣｕ配線（配線のＡｌＣｕ膜の部分）がサイドエッチングされるおそれがある。
【０００８】
そこで、本発明では、ＡｌＣｕ配線の下地膜（下層膜）をＳｉＣ膜またはＳｉＯＣ膜とする。これにより、当該下層膜に低段部を形成するときのドライエッチング時、当該下層膜から解離したＣ（炭素）を含む反応生成物を増加させることができるとともに、Ｏ（酸素）の量を抑制することができる。そのため、当該Ｃを含む反応生成物により、ＡｌＣｕ配線の側壁保護膜を厚くすることができる。その結果、下層膜に低段部を形成する際に、ＣｌイオンやＣｌラジカルが配線間に入り込んでも、ＡｌＣｕ膜の側面を、分厚くなった側壁保護膜により防御することができる。よって、ＡｌＣｕ配線のサイドエッチングを防止することができる。
【０００９】
なお、本発明においてＡｌＣｕ配線とは、主成分（たとえば、９９．０〜９９．７重量％）のＡｌがＣｕと合金化した金属からなる配線であり、一般にはＡｌ配線と称される場合がある。このＡｌＣｕ配線は、抵抗値ではＣｕを主成分とするＣｕ配線に及ばないが、Ｃｕに比べて非常に低コストである。
そして、本発明によれば、前記複数のＡｌＣｕ配線を形成する工程が、８５ｎｍ〜１８０ｎｍ幅のＡｌＣｕ配線を、８５ｎｍ〜１８０ｎｍ間隔で配列するように形成する工程を含む場合、すなわち、配線幅および間隔（ラインアンドスペース）が上記範囲の微細配線を形成する場合でも、マスクのアスペクト比を小さく抑えて「マスク倒れ」を防止することができる。よって、微細配線を有する半導体装置の製造方法として、好適に使用することができる。
【００１０】
また、前記複数のＡｌＣｕ配線を形成する工程は、互いに第１の間隔を空けて配列された密集パターン、および当該密集パターンから前記第１の間隔よりも広い第２の間隔を隔てて形成された孤立パターンを形成する工程とを含んでいてもよい。
たとえば、ＡｌＣｕ配線層が密集パターンと孤立パターンの複数種のパターンに成形される場合、通常、密集パターンから第２の間隔を隔てて離れた孤立パターンが、第１の間隔で密集した密集パターンに比べて、比較的速く成形される。その結果、ＡｌＣｕ配線層が孤立パターンに成形された時点では、密集パターンは未だ成形されていない場合がある。このような場合に、ＡｌＣｕ配線層のエッチングに適したＣｌ系ガスでエッチングを続けると、孤立パターンの周辺（密集パターンと孤立パターンとの間の部分）ではＣｌ系ガスのエッチング対象となるＡｌＣｕ配線層が残っていないため、Ｃｌ系ガス中のＣｌイオンやＣｌラジカルにより孤立パターンのＡｌＣｕ膜の側面が攻撃されるおそれがある。
【００１１】
そこで、本発明によれば、孤立パターンのように、隣り合うＡｌＣｕ配線との間に比較的広いスペースが形成され、下層膜に対して水平な成分のＣｌイオンやＣｌラジカルに衝突されやすいＡｌＣｕ配線にも、分厚い側壁保護膜が形成されるので、ＡｌＣｕ配線のサイドエッチングを効果的に防止することができる。
また、本発明では、前記ハードマスクを形成する工程は、アスペクト比（ハードマスクの高さ／ハードマスクの幅）が３未満のハードマスクを形成する工程を含むことが好ましい。
【００１２】
ハードマスクのアスペクト比が３未満であれば、「マスク倒れ」を確実に防止することができる。
また、本発明では、前記ハードマスクを形成する工程は、ＳｉＯ２膜またはＳｉＯＮ膜からなるハードマスクを形成する工程を含んでいてもよい。
そして、本発明の半導体装置の製造方法により、本発明の半導体装置、すなわち、ＳｉＣまたはＳｉＯＣからなる下層膜と、前記下層膜上に形成され、それぞれが下側ＴｉＮ／Ｔｉ膜、ＡｌＣｕ膜および上側ＴｉＮ／Ｔｉ膜がこの順に積層されることによって形成されており、各ＡｌＣｕ膜の側面にＣを含む側壁保護膜を有する複数のＡｌＣｕ配線と、前記下層膜における互いに隣り合う前記ＡｌＣｕ配線間において、前記ＡｌＣｕ配線に接する前記下層膜の表面に対して一段低く形成された低段部と、前記ＡｌＣｕ配線を埋めるように、前記下層膜上に形成されたＳｉＯ２からなる上層膜とを含み、前記複数のＡｌＣｕ配線は、それぞれが８５ｎｍ〜１８０ｎｍ幅を有し、８５ｎｍ〜１８０ｎｍ間隔で配列された密集パターンを含み、前記側壁保護膜が、前記低段部に接するように形成されている、半導体装置を製造することができる。
【００１３】
本発明の半導体装置においては、前記側壁保護膜は、ＣＨＦ３の重合物を含んでいてもよい。また、各前記ＡｌＣｕ配線の高さは、１４０ｎｍ〜２０５ｎｍであってもよい。また、前記ＡｌＣｕ膜の高さは、８０ｎｍ〜１２０ｎｍであってもよい。また、前記下側ＴｉＮ／Ｔｉ膜の高さは、２０ｎｍ〜３０ｎｍであってもよい。さらに、前記上側ＴｉＮ／Ｔｉ膜の高さは、４０ｎｍ〜５５ｎｍであってもよい。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、図１の二点鎖線Ａで囲まれる部分の拡大図である。
【図３Ａ】図３Ａは、図１の半導体装置の製造工程の一部を示す図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す図である。
【図４】図４は、第２層間膜の変形例を示す図である。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜半導体装置の全体構成＞
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、ｎ＋型のシリコン基板２と、当該シリコン基板２上に積層されたｎ−型のシリコンからなるエピタキシャル層３とを含んでいる。
【００１６】
エピタキシャル層３には、複数のＭＯＳＦＥＴ４（Metal Oxide Semiconductor Field Effect Transistor）が互いに隣り合って形成されている。各ＭＯＳＦＥＴ４は、素子分離部５により、それぞれ周囲から絶縁分離されている。
素子分離部５は、エピタキシャル層３にその表面から比較的浅く掘り下がったトレンチ（シャロートレンチ６：深さ１８０ｎｍ程度）を形成し、そのシャロートレンチ６の内面に熱酸化法により熱酸化膜７を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりＳｉＯ２（酸化シリコン）８をシャロートレンチ６内に堆積させることにより形成されており、いわゆるＳＴＩ（Shallow Trench Isolation）構造を有している。シャロートレンチ６は、たとえば、その底部へ向かって幅が狭まる断面視等脚台形状に形成され、その最小幅（底部の幅）は９０ｎｍ程度である。
【００１７】
エピタキシャル層３の表層部には、チャネル領域９を挟んで、ｐ型のソース領域１０およびｐ型のドレイン領域１１が形成されている。ソース領域１０およびドレイン領域１１のチャネル領域９側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＭＯＳＦＥＴ４では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
チャネル領域９上には、たとえば、ＳｉＯ２からなるゲート絶縁膜１２が形成されており、このゲート絶縁膜１２上に、たとえば、多結晶シリコン（ポリシリコン）からなるゲート電極１３が形成されている。ゲート電極１３の幅は、たとえば、９０ｎｍ程度である。また、ゲート電極１３の表面（上面）には、シリサイド１４が形成されている。
【００１８】
ゲート絶縁膜１２およびゲート電極１３の周囲には、たとえば、ＳｉＮ（窒化シリコン）からなるサイドウォール１５が形成されている。
エピタキシャル層３上には、ＳｉＯ２からなる第１層間膜１６、ＳｉＣからなる第２層間膜１７、ＳｉＯ２からなる第３層間膜１８およびＳｉＯ２からなる第４層間膜１９が、この順に積層されている。各層間膜１６〜１９の厚さは、たとえば、第１層間膜１６が４００ｎｍ〜５８０ｎｍであり、第２層間膜１７が３５０ｎｍ〜４５０ｎｍであり、第３層間膜１８が２６０ｎｍ〜５６０ｎｍであり、第４層間膜１９が２６０ｎｍ〜５６０ｎｍである。
【００１９】
下層膜としての第２層間膜１７および上層膜としての第３層間膜１８上には、複数の第１ＡｌＣｕ配線２０（第１メタル）および複数の第２ＡｌＣｕ配線２１（第２メタル）が、それぞれ形成されている。これにより、エピタキシャル層３上には、多層配線構造が形成されている。
第１ＡｌＣｕ配線２０と、ソース領域１０およびドレイン領域１１との間は、第１層間膜１６および第２層間膜１７を貫通する、Ｗ（タングステン）からなるコンタクトプラグ２２により接続されている。コンタクトプラグ２２は、第１層間膜１６を貫通する下側部分２３と、第２層間膜１７を貫通する上側部分２４との２段構造を有しており、図２に示すように、上側部分２４は、その下面の径Ｄ１が上面の径Ｄ２よりも小さくなる断面視逆台形（テーパ）状に形成されている（Ｄ１＜Ｄ２）。たとえば、径Ｄ１は６０ｎｍ〜１１０ｎｍであり、径Ｄ２は１１０ｎｍ〜１３０ｎｍである。たとえば、コンタクトプラグ２２の上側部分２４を、第２層間膜１７のコンタクトホールにタングステンを堆積させる工程と、堆積したタングステンをＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により研磨する工程とを行って形成する場合、当該ＣＭＰ処理により第２層間膜１７の膜厚が２／３〜４／５程度になるので、Ｄ１＜Ｄ２のテーパであれば、タングステンの堆積時にＤ２´あった上面の径を、径Ｄ２まで小さくすることができる。そのため、ＣＭＰ処理により第２層間膜１７が膜減りしても上側部分２４の上面の径が変化しないＤ１＝Ｄ２の場合に比べて、ＣＭＰ処理後における、隣のコンタクトプラグ２２に対するマージンを広くすることができる。その結果、第１ＡｌＣｕ配線２０のリソグラフィが横方向に多少ずれても、当該第１ＡｌＣｕ配線２０が、隣のコンタクトプラグ２２（上側部分２４）に接触することを防止することができる。
【００２０】
また、第２ＡｌＣｕ配線２１と第１ＡｌＣｕ配線２０との間は、第３層間膜１８を貫通する、Ｗ（タングステン）からなるビア２５により接続されている。
＜第１ＡｌＣｕ配線の要部構成＞
図２は、図１の二点鎖線Ａで囲まれる部分の拡大図であって、第１ＡｌＣｕ配線が形成された層の要部を表す図である。
【００２１】
前述のように、ＳｉＣからなる第２層間膜１７上には、複数の第１ＡｌＣｕ配線２０が、互いに間隔を空けて形成されている。複数の第１ＡｌＣｕ配線２０の配線幅および間隔は、一様に揃っていてもよいし、不揃いであってもよい。
この実施形態では、複数の第１ＡｌＣｕ配線２０の配線幅および間隔は不揃いであり、たとえば、複数の第１ＡｌＣｕ配線２０は、第１の幅Ｗ１（具体的には、９０ｎｍ）を有し、互いに第１の間隔Ｓ１（具体的には、９０ｎｍ）を空けて配列された密集パターン２６と、密集パターン２６から第１の間隔Ｓ１よりも広い第２の間隔Ｓ２（具体的には、２０００ｎｍ）を隔てて形成され、第１の幅Ｗ１よりも広い第２の幅Ｗ２（具体的には、５０００ｎｍ）を有する孤立パターン２７とを含んでいる。すなわち、密集パターン２６では、配線幅Ｗ１および間隔Ｓ１（ラインアンドスペース）が９０ｎｍ／９０ｎｍである。
【００２２】
このようにパターン化された複数の第１ＡｌＣｕ配線２０の各間には、各第１ＡｌＣｕ配線２０に接する第２層間膜１７の表面に対して一段低くされた低段部２８が、第２層間膜１７に形成されている。低段部２８は、第２層間膜１７をエッチングで掘り下げることにより形成されるものであり、互いに隣り合う第１ＡｌＣｕ配線２０間における、第２層間膜１７の表面に沿う表面距離を、直線距離Ｓ１，Ｓ２よりも長くする。これにより、第２層間膜１７における表面リーク電流を低減することができるので、ラインアンドスペースが９０ｎｍ／９０ｎｍのような微細配線においても、隣り合う第１ＡｌＣｕ配線２０間の短絡（ショート）を防止することができる。また、各低段部２８は、たとえば、その底部へ向かって幅が狭まる断面視等脚台形状に形成されている。
【００２３】
各第１ＡｌＣｕ配線２０は、それぞれ下側ＴｉＮ／Ｔｉ膜２９、ＡｌＣｕ膜３０および上側ＴｉＮ／Ｔｉ膜３１がこの順に積層されることにより、ＡｌＣｕ膜３０からなる配線（ＡｌＣｕ配線）を上下両側からＴｉＮ／Ｔｉ膜２９，３１からなるバリア膜で挟んだ構造を有している。各膜の厚さは、たとえば、下側ＴｉＮ／Ｔｉ膜２９が２０ｎｍ〜３０ｎｍ（具体的には、２５ｎｍ）であり、ＡｌＣｕ膜３０が８０ｎｍ〜１２０ｎｍ（具体的には、１００ｎｍ）であり、上側ＴｉＮ／Ｔｉ膜３１が４０ｎｍ〜５５ｎｍ（具体的には、４７ｎｍ）である。
【００２４】
なお、第１ＡｌＣｕ配線２０において、ＴｉＮ／Ｔｉ膜とは、Ｔｉ（チタン）膜およびＴｉＮ（窒化チタン）膜がこの順に積層されることによって形成された膜である。また、ＡｌＣｕ配線とは、主成分（たとえば、９９．０〜９９．７重量％）のＡｌがＣｕと合金化した金属からなる配線であり、一般にはＡｌ配線と称される場合がある。ＡｌＣｕ配線は、抵抗値ではＣｕを主成分とするＣｕ配線に及ばないが、Ｃｕに比べて非常に低コストである。
【００２５】
各第１ＡｌＣｕ配線２０の側面には、上側ＴｉＮ／Ｔｉ膜３１、ＡｌＣｕ膜３０、下側ＴｉＮ／Ｔｉ膜２９および低段部２８の側壁に跨るように側壁保護膜３２が形成されている。各側壁保護膜３２は、その隣りの第１ＡｌＣｕ配線２０の側壁保護膜３２に対して隙間が空くような厚さで形成されており、当該隙間を第３層間膜１８が埋め尽くしている。
この実施形態では、各側壁保護膜３２は、後述するＡｌＣｕ配線層３４のエッチング時（図３Ｄ，３Ｅ参照）に生成する反応生成物（たとえば、ＡｌＣｌ３）、第２層間膜１７に低段部２８を形成するためのエッチング時（図３Ｆ参照）に第２層間膜１７（ＳｉＣ膜）から解離したＣを含む反応生成物（たとえば、ＣＣｌｘ）、当該エッチング時に供給されるＦ系ガス中のＣＨＦ３の重合物等を含んでいる。むろん、側壁保護膜３２は、上に例示した成分以外の成分を含んでいてもよい。
【００２６】
また、各第１ＡｌＣｕ配線２０の上面には、ＳｉＯ２膜３３が形成されている。このＳｉＯ２膜３３は、後述するハードマスク３７がエッチング完了後に除去されずに、第１ＡｌＣｕ配線２０の上面に残存したものである。
そして、第２層間膜１７上には、第１ＡｌＣｕ配線２０全体を埋めるように、ＳｉＯ２からなる第３層間膜１８が積層されている。第３層間膜１８は、互いに隣り合う第１ＡｌＣｕ配線２０の各間を埋め尽くしている。なお、図２では、第３層間膜１８とＳｉＯ２膜３３との間に明確な境界が表れているが、これらの膜はいずれもＳｉＯ２からなるので、実際には、製造過程においてこれらの膜が一体化して境界がない場合もある。
【００２７】
また、第１ＡｌＣｕ配線２０に対して上側から接続されるビア２５は、第３層間膜１８およびＳｉＯ２膜３３を貫通して、上側ＴｉＮ／Ｔｉ膜３１のＴｉＮの上面に接続されている。一方、第１ＡｌＣｕ配線２０に対して下側から接続されるコンタクトプラグ２２（上側部分２４）は、第２層間膜１７を貫通して、下側ＴｉＮ／Ｔｉ膜２９のＴｉの下面に接続されている。
＜半導体装置の製造方法＞
図３Ａ〜図３Ｇは、図１の半導体装置の製造工程の一部を工程順に示す図である。
【００２８】
前述の半導体装置１を製造するには、たとえば、公知の方法により、シリコン基板２上に、エピタキシャル層３を成長させた後、ＳＴＩ構造を有する素子分離部５を形成する。次に、エピタキシャル層３に複数のＭＯＳＦＥＴ４を形成した後、当該エピタキシャル層３上に、たとえば、プラズマＣＶＤ法により、ＳｉＯ２からなる第１層間膜１６を積層し、コンタクトプラグ２２（下側部分２３）を形成する。次に、図３Ａに示すように、たとえば、プラズマＣＶＤ法により、第１層間膜１６上に、ＳｉＣからなる第２層間膜１７を積層した後、コンタクトプラグ２２（上側部分２４）を形成することにより、２層構造のコンタクトプラグ２２を形成する。
【００２９】
次に、図３Ａに示すように、たとえば、スパッタ法により、第２層間膜１７の上面全域に、下側ＴｉＮ／Ｔｉ膜２９、ＡｌＣｕ膜３０および上側ＴｉＮ／Ｔｉ膜３１を順に積層することにより、ＡｌＣｕ配線層３４を形成する。
次に、図３Ｂに示すように、たとえば、プラズマＣＶＤ法により、ＳｉＯ２膜３５を積層する。この際、ＳｉＯ２膜３５は、たとえば、１５０ｎｍ〜２５０ｎｍの厚さＴＳｉＯ２で形成する。
【００３０】
次に、図３Ｃに示すように、公知のリソグラフィ技術およびエッチング技術により、ＳｉＯ２膜３５をパターニングすることにより、ハードマスク３７を形成する。このとき、前の工程でＳｉＯ２膜３５の厚さＴＳｉＯ２が１５０ｎｍ〜２５０ｎｍとされているので、ハードマスク３７のアスペクト比（ＴＳｉＯ２／Ｗ１またはＷ２）を３未満（たとえば、０．６〜２．８）にすることができる。そのため、後述するＡｌＣｕ配線層３４のエッチング途中にハードマスク３７がバランスを崩して倒れる、いわゆる「マスク倒れ」を防止することができる。
【００３１】
次に、図３Ｄに示すように、ハードマスク３７を利用してＡｌＣｕ配線層３４をドライエッチングする。このドライエッチングには、ＡｌＣｕのエッチングに適したＣｌ系ガス（Ｃｌを主成分として含む混合ガス）、たとえば、Ｃｌ２，ＣＨ４，Ｃ２Ｈ４，ＢＣｌ３およびＡｒを、Ｃｌ２：ＣＨ４：Ｃ２Ｈ４：ＢＣｌ３：Ａｒ＝７０〜１００：４〜７：５〜８：１００〜１８０：４５０〜６００の比率で混合した混合ガスを、エッチングガスとして供給する。むろん、Ｃｌ系ガスは、この混合ガスに限らず、たとえば、ＣＣｌ４（四塩化炭素）等を含む混合ガスを用いることもできる。このとき、ＣＨ４（メタン）の空気中爆発範囲が５〜１５％であり、Ｃ２Ｈ４（エチレン）の空気中爆発範囲が２．７〜３６％であるため、それ以下になるようにＡｒで希釈する。
【００３２】
そして、供給されたＣｌ系ガスは、上側ＴｉＮ／Ｔｉ膜３１からＡｌＣｕ膜３０へ向かってＡｌＣｕ配線層３４を上層から下層へ順にエッチングしていくと同時に、当該エッチングの反応生成物（たとえば、ＣＣｌｘ）を含む側壁保護膜３２を形成する。すなわち、ＡｌＣｕ配線層３４のエッチング過程では、ＡｌＣｕ配線層３４のパターン成形（第１ＡｌＣｕ配線２０の形成）と、側壁保護膜３２の形成とが同時進行で行われる。
【００３３】
その後、図３Ｅに示すように、ＡｌＣｕ配線層３４のエッチングが終了（下側ＴｉＮ／Ｔｉ膜２９のエッチングが終了）して第１ＡｌＣｕ配線２０が形成されるまで、Ｃｌ系ガスの供給を続ける。そして、ＡｌＣｕ配線層３４のエッチング終了に伴い、エッチングガスを、Ｃｌ系ガスから、ＳｉＯ２のエッチングに適したＦ系ガス（Ｆ（フッ素）を主成分として含む混合ガス）、たとえば、ＣＨＦ３およびＣｌ２を、ＣＨＦ３：Ｃｌ２＝１〜３：１〜１．５の比率で混合した混合ガス、Ｃｌ２＋ＢＣｌ３およびＣＦ４を、Ｃｌ２＋ＢＣｌ３：ＣＦ４＝６〜８：２〜４の比率で混合した混合ガス、Ｃ２Ｆ６およびＣｌ２を、ＣＨＦ３：Ｃｌ２＝１〜３：２〜３の比率で混合した混合ガス等に切り替える。
【００３４】
ガスの切替えのタイミングは、たとえば、ＡｌＣｕ配線層３４が少なくとも１つの第１ＡｌＣｕ配線２０に成形された時点で行う。この理由は、たとえば、孤立パターン２７の第１ＡｌＣｕ配線２０に対する、Ｃｌ系ガスの攻撃を低減するためである。
具体的には、この実施形態のように、ＡｌＣｕ配線層３４が密集パターン２６と孤立パターン２７の複数種のパターンに成形される場合、通常、密集パターン２６から第２の間隔Ｓ２を隔てて離れた孤立パターン２７が、第１の間隔Ｓ１で密集した密集パターン２６に比べて、比較的速く成形される。その結果、ＡｌＣｕ配線層３４が孤立パターン２７に成形された時点では、密集パターン２６は完全に成形されていない場合がある。このような場合に、Ｃｌ系ガスでエッチングを続けると、孤立パターン２７の周辺（密集パターン２６と孤立パターン２７との間の部分）ではＣｌ系ガスのエッチング対象となるＡｌＣｕ配線層３４が残っていないため、エッチング対象を失った（行き場を失った）Ｃｌ系ガス中のＣｌイオンやＣｌラジカルにより孤立パターン２７のＡｌＣｕ膜３０の側面が攻撃されるおそれがある。このようなＣｌ系ガスによる攻撃を低減するために、上記のタイミングでＣｌ系ガスからＦ系ガスへの切替えを行う。
【００３５】
そして、図３Ｆに示すように、供給されたＦ系ガスは、互いに隣り合う配線２０間の第２層間膜１７をエッチングしていくと同時に、ＳｉＣからなる第２層間膜１７のＣ（炭素）を解離させ、このＣを含む反応生成物（たとえば、ＣＣｌｘ）、およびガス成分であるＣＨＦ３の重合物を側壁保護膜３２に定着させる。その後、Ｆ系ガスの供給を所定時間続けることにより、第２層間膜１７に低段部２８が形成される。
【００３６】
その後、図３Ｇに示すように、たとえば、ＣＶＤ法により、第２層間膜１７上に、第３層間膜１８を形成する。次に、第３層間膜１８およびＳｉＯ２膜３３を貫通するビア２５を形成した後、第２ＡｌＣｕ配線２１および第４層間膜１９を形成する。
以上の工程を経ることにより、図１および図２に示す半導体装置１を得ることができる。
【００３７】
以上説明した半導体装置１の製造方法によれば、ＡｌＣｕ配線層３４をドライエッチングするときのマスクとして、有機フォトレジストに比べてエッチング耐性の強い、ＳｉＯ２からなる無機膜（ハードマスク３７）を使用する。そのため、フォトレジストを使用した場合とは異なり、エッチング途中（たとえば、図３Ｄおよび図３Ｅの工程）に、マスク３７がエッチングガスに耐えられなくなって消失することを防止することができる。
【００３８】
また、ハードマスク３７は、薄くても十分なエッチング耐性を発揮できるので、密集パターン２６のような微細配線（ラインアンドスペースが９０ｎｍ／９０ｎｍ）を形成する際にも、ハードマスク３７のアスペクト比を３未満に抑えることができる。その結果、アスペクト比が高く、エッチング対象物の上方に細長く延びるマスクが、エッチング途中にバランスを崩して倒れる、いわゆる「マスク倒れ」を防止することもできる。
【００３９】
一方、マスクとして有機フォトレジストを用いずにＡｌＣｕ配線層をエッチングする場合、レジストがエッチングされて発生する生成物（Ｃを含む生成物）が、エッチング途中にＡｌＣｕ配線層の側面に形成される側壁保護膜に含まれない。そのため、十分な厚さの側壁保護膜が形成されず、このような側壁保護膜では、Ｃｌ系ガスに含まれるＣｌイオンやＣｌラジカルに対する防御力が不十分である。そのため、有機フォトレジストを用いない場合には、たとえば、第２層間膜１７に低段部２８を形成するとき（図３Ｈの工程）に、行き場を失ったＣｌイオンやＣｌラジカルによって側壁保護膜が侵食され、結果的に、ＡｌＣｕ配線がサイドエッチングされるおそれがある。
【００４０】
そこで、この実施形態では、第１ＡｌＣｕ配線２０の下地膜をＳｉＣからなる第２層間膜１７とする。これにより、第２層間膜１７に低段部２８を形成するときのドライエッチング時、当該第２層間膜１７（ＳｉＣ）から解離したＣ（炭素）を含む反応生成物を増加させることができるとともに、Ｏ（酸素）の量を抑制することができる。そのため、当該Ｃを含む反応生成物により、側壁保護膜３２を厚くすることができる。その結果、第２層間膜１７に低段部２８を形成する際に、ＣｌイオンやＣｌラジカルが第１ＡｌＣｕ配線２０の間に入り込んでも、第１ＡｌＣｕ配線２０の側面を、分厚くなった側壁保護膜３２により防御することができる。よって、第１ＡｌＣｕ配線２０のサイドエッチングを防止することができる。
【００４１】
とくに、孤立パターン２７のように、隣り合う第１ＡｌＣｕ配線２０との間に比較的広いスペースが形成され、シリコン基板２に対して水平な成分のＣｌイオンやＣｌラジカルに衝突されやすい第１ＡｌＣｕ配線２０にも、分厚い側壁保護膜３２が形成されるので、第１ＡｌＣｕ配線２０のサイドエッチングを効果的に防止することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
【００４２】
たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、多層配線構造の一例として２層配線構造のみ例示したが、本発明は、３層、４層およびそれ以上の多層配線構造にも好適に適用することができる。
【００４３】
また、図４に示すように、第２層間膜１７を、ＳｉＣ膜に代えて、ＳｉＯＣ膜で形成してもよい。
また、第１ＡｌＣｕ配線２０を覆う第３層間膜１８を、ＳｉＣ膜で形成してもよい。その場合、ビア２５を形成するためのビアエッチングは、まずＳｉＣのエッチングに適したガスで第３層間膜１８（ＳｉＣ膜）を貫通し、貫通後、ＳｉＯ２のエッチングに適したガスでＳｉＯ２膜３３を貫通すればよい。
【００４４】
また、ハードマスク３７としては、ＳｉＯ２膜３５に代えて、ＳｉＯＮ膜を用いてもよい。
また、エピタキシャル層３には、ＭＯＳＦＥＴ４に限らず、たとえば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、コンデンサなどの各種能動素子および受動素子を形成してもよい。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４６】
１    半導体装置
２    シリコン基板
３    エピタキシャル層
４    ＭＯＳＦＥＴ
５    素子分離部
６    シャロートレンチ
７    熱酸化膜
８    ＳｉＯ２
９    チャネル領域
１０  ソース領域
１１  ドレイン領域
１２  ゲート絶縁膜
１３  ゲート電極
１４  シリサイド
１５  サイドウォール
１６  第１層間膜
１７  第２層間膜
１８  第３層間膜
１９  第４層間膜
２０  第１ＡｌＣｕ配線
２１  第２ＡｌＣｕ配線
２２  コンタクトプラグ
２３  （コンタクトプラグの）下側部分
２４  （コンタクトプラグの）上側部分
２５  ビア
２６  密集パターン
２７  孤立パターン
２８  低段部
２９  下側ＴｉＮ／Ｔｉ膜
３０  ＡｌＣｕ膜
３１  上側ＴｉＮ／Ｔｉ膜
３２  側壁保護膜
３３  ＳｉＯ２膜
３４  ＡｌＣｕ配線層
３５  ＳｉＯ２膜
３７  ハードマスク
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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