(57)【特許請求の範囲】
【請求項１】
インターリーブされたアナログ−デジタル変換器（ＡＤＣ）を較正するための方法であって、
ランダムに決定された量のディザーを、前記ＡＤＣ内の選択されたチャネルにおけるフラッシュ成分および乗算型デジタル−アナログ変換器（ＭＤＡＣ）の少なくとも１つに注入することと、
関連付け手順を実行して、全体的なＡＤＣ出力に基づき、前記チャネルを通して伝播した後に前記注入されたディザーにより経験される利得を推定することと、
少なくとも１つの追加的チャネルに対し、前記注入および前記関連付け手順を繰り返し、それぞれの少なくとも１つの追加的チャネルに対する利得を推定することと、
前記選択されたチャネルおよび前記少なくとも１つの追加的チャネルの前記推定された利得を比較して、前記選択されたチャネルとそれぞれの少なくとも１つの追加的チャネルとの間のミスマッチの程度を決定することと、
前記決定されたミスマッチの程度の関数として、少なくとも１つのチャネルを較正することと
を含み、
前記全体的なＡＤＣ出力は、前記ＡＤＣ内の全てのチャネル出力を組み合わせることにより形成される、方法。
【請求項２】
前記較正することは、前記少なくとも１つのチャネルに対するアナログおよびデジタル調節の少なくとも１つを含む、請求項１に記載の方法。
【請求項３】
前記選択されたチャネルの利得推定値と、それぞれの少なくとも１つの追加的チャネルの利得推定値との間の差を計算することにより、ミスマッチの程度を決定することをさらに含む、請求項２に記載の方法。
【請求項４】
前記少なくとも１つのチャネルのクロック入力を位相シフトさせることにより、前記デジタル調節を実行することをさらに含む、請求項２に記載の方法。
【請求項５】
前記少なくとも１つのチャネルにおける段階のＲＣ時定数を変更することにより、前記デジタル調節を実行することさらに含む、請求項２に記載の方法。
【請求項６】
前記ＲＣ時定数は、前記少なくとも１つのチャネルにおける静電容量を調節することにより変更される、請求項５に記載の方法。
【請求項７】
前記ＲＣ時定数は、前記少なくとも１つのチャネルにおける抵抗を調節することにより変更される、請求項５に記載の方法。
【請求項８】
前記少なくとも１つのチャネルの出力に適用される乗算器の値を変更することにより、前記デジタル調節を実行することをさらに含む、請求項２に記載の方法。
【請求項９】
前記ディザーは、前記フラッシュ成分および前記ＭＤＡＣ成分の両方に同時に注入される、請求項１に記載の方法。
【請求項１０】
前記ミスマッチの程度が指定された閾値未満であることが決定されるまで、前記注入、前記関連付けおよび前記較正を繰り返すことをさらに含む、請求項１に記載の方法。
【請求項１１】
ＡＤＣのサンプリング速度を変更し、前記ミスマッチの程度に対する前記サンプリング速度の変更の効果を監視することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの１つであることを特定することをさらに含む、請求項１に記載の方法。
【請求項１２】
タイミング調節と別個に利得調節を実行し、どちらの調節が前記ミスマッチの程度に対してより大きい影響を与えたかを決定することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの１つであることを特定することをさらに含む、請求項１に記載の方法。
【請求項１３】
インターリーブされたアナログ−デジタル変換器（ＡＤＣ）を較正するためのデバイスであって、
ランダムに決定された量のディザーを、前記ＡＤＣ内の選択されたチャネルにおけるフラッシュ成分および乗算型デジタル−アナログ変換器（ＭＤＡＣ）の少なくとも１つに注入するように構成される、注入配置と、
関連付け手順を実行して、全体的なＡＤＣ出力に基づき、前記チャネルを通して伝播した後に前記注入されたディザーにより経験される利得を推定するように構成される、関連付け配置とを備え、
前記注入配置および前記関連付け配置は、少なくとも１つの追加的チャネルに対し、前記注入および前記関連付け手順を繰り返し、それぞれの少なくとも１つの追加的チャネルに対する利得を推定し、
補正配置であって、前記選択されたチャネルおよび前記少なくとも１つの追加的チャネルの前記推定された利得を比較して、前記選択されたチャネルとそれぞれの少なくとも１つの追加的チャネルとの間のミスマッチの程度を決定し、前記決定されたミスマッチの程度の関数として、少なくとも１つのチャネルを較正するように構成される、補正配置と
を備え、
前記全体的なＡＤＣ出力は、前記ＡＤＣ内の全てのチャネル出力を組み合わせることにより形成される、デバイス。
【請求項１４】
前記較正することは、前記少なくとも１つのチャネルに対するアナログおよびデジタル調節の少なくとも１つを含む、請求項１３に記載のデバイス。
【請求項１５】
前記補正配置は、前記選択されたチャネルの利得推定値と、それぞれの少なくとも１つの追加的チャネルの利得推定値との間の差を計算することにより、前記ミスマッチの程度を決定する、請求項１４に記載のデバイス。
【請求項１６】
前記補正配置は、前記少なくとも１つのチャネルのクロック入力を位相シフトさせることにより、前記デジタル調節を実行する、請求項１４に記載のデバイス。
【請求項１７】
前記関連付け配置は、前記少なくとも１つのチャネルにおける段階のＲＣ時定数を変更することにより、前記デジタル調節を実行する、請求項１４に記載のデバイス。
【請求項１８】
前記ＲＣ時定数は、前記少なくとも１つのチャネルにおける静電容量を調節することにより変更される、請求項１７に記載のデバイス。
【請求項１９】
前記ＲＣ時定数は、前記少なくとも１つのチャネルにおける抵抗を調節することにより変更される、請求項１７に記載のデバイス。
【請求項２０】
前記補正配置は、前記少なくとも１つのチャネルの出力に適用される乗算器の値を変更することにより、前記デジタル調節を実行する、請求項１４に記載のデバイス。
【請求項２１】
前記ディザーは、前記フラッシュ成分および前記ＭＤＡＣ成分の両方に同時に注入される、請求項１３に記載のデバイス。
【請求項２２】
前記ミスマッチの程度が指定された閾値未満であることが決定されるまで、前記注入、前記関連付けおよび前記較正を繰り返すように構成される、請求項１３に記載のデバイス。
【請求項２３】
ＡＤＣのサンプリング速度を変更し、前記ミスマッチの程度に対する前記サンプリング速度の変更の効果を監視することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの１つであることを特定するように構成される、請求項１３に記載のデバイス。
【請求項２４】
タイミング調節と別個に利得調節を実行し、どちらの調節が前記ミスマッチの程度に対してより大きい影響を与えたかを決定することにより、前記ミスマッチが利得ミスマッチおよびタイミングミスマッチの１つであることを特定するように構成される、請求項１３に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターリーブされたＡＤＣにおけるタイミング、利得および帯域幅ミスマッチの較正に関する。
[関連出願の相互参照]
【０００２】
本出願は、３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に従い、参照することによりその内容が全体的に本明細書に組み込まれる、２０１１年１１月１４日出願の米国仮特許出願第６１／５５９，３３５号の利益を主張する。
【背景技術】
【０００３】
インターリーブされたアナログ−デジタル変換器（ＡＤＣ）において、複数の変換段階が並列にアナログ入力信号に接続される。いつ段階が有効化されるかのタイミングは、各段階へのクロック入力により制御される。典型的には、段階は、異なるタイミングを有する少なくとも２つのクロック入力を使用して制御される。このようにして、段階は、同じ入力信号の異なるタイムスライスを処理することができる。次いで、各段階のデジタル出力が組み合わされて、ＡＤＣへの入力のデジタル近似を表す、ＡＤＣの全体的出力が形成される。図１は、従来のインターリーブされたＡＤＣのブロック図を示す。３つの段階１００／１１０／１２０は、並列に入力Ｖｉｎに接続される。各段階は、インターリーブされたチャネルを形成する。例示を目的として、最初の２つのチャネルおよび最後の（Ｎ番目の）チャネルのみが示されている。しかしながら、インターリーブされたＡＤＣは、任意の数のチャネルを有してもよい。第１の段階１００は、ＡＤＣ１０（「フラッシュ」としても知られる）および乗算型デジタル−アナログ変換器（ＭＤＡＣ）５０を含んでもよい。ＭＤＡＣ５０は、デジタル−アナログ変換器（ＤＡＣ）２０および増幅器３０を含む。Ｖｉｎは、ＤＡＣ２０へのデジタル入力を生成するためにＡＤＣ１０に入力され、一方でＤＡＣ２０は、ＡＤＣ１０のデジタル出力をアナログ信号に変換する。次いで、ＤＡＣ２０のアナログ出力は、Ｖｉｎおよび増幅器３０への結果入力から差し引かれて、アナログ出力電圧ＶＯ１が生成され、これは、チャネルがパイプラインチャネル（図示せず）である場合、次の段階への入力として使用され得る。しかしながら、パイプライン方式は随意であり、別の実施形態において、段階１００は、他の段階が段階１００に接続されないため、ＭＤＡＣを必要とすることなくデジタル出力を直接生成し得る。段階１００／１１０／１２０は、同様の成分を含んでもよく、また段階１００と同様に、段階１１０および１２０もまたパイプライン化され得る。各段階１００／１１０／１２０は、それぞれのクロック入力（クロック１、クロック２およびクロック３）により制御され、ＡＤＣの他のチャネルと並列に操作されるインターリーブされたチャネルを形成する。
【０００４】
クロック入力のタイミング構成は変動し得る。例えば、クロック１およびクロック２は、位相オフセットしていてもよく、次いで、クロックの位相が連続的に交替するように、段階２（図示せず）の後の次の段階がクロック１と同相のクロックに接続されてもよい。別の実施形態において、クロックのそれぞれは、異なる位相で動作してもよい。他の構成もまた可能である。
【０００５】
インターリーブされたＡＤＣは、入力の異なる部分を並列して処理することにより、より速いクロック入力を適用する必要なくＡＤＣの効果的なサンプリング速度が増加するため、有利である。しかしながら、インターリーブされたＡＤＣは、異なる段階の間の相対的タイミングのミスマッチ（タイミングまたは位相ミスマッチとして知られる）等のタイミングの問題に敏感である。段階が正しい時間で動作しない場合、特に１つのチャネルの段階が別のチャネルの段階に対して時間的にミスマッチしている場合、得られるＡＤＣ出力は不正確となる。
【０００６】
インターリーブされたＡＤＣの正確性に影響するミスマッチの他の種類は、利得ミスマッチおよび帯域幅ミスマッチを含むが、これらは、帯域幅ミスマッチが利得ミスマッチおよびタイミングミスマッチを生成するという点で関連している。帯域幅ミスマッチは、各段階が、抵抗成分Ｒが動作のサンプルおよびホールド位相の間で切り替わるように動作するスイッチの抵抗に対応し、容量成分Ｃが段階に適用される入力をサンプリングするために使用されるサンプリングコンデンサに対応するＲＣ回路であるということに起因して生じる。したがって、各段階は、入力が段階により処理される際に経験する遅延に影響するＲＣ時定数を有し、段階の出力は、この時定数に依存する。帯域幅ミスマッチは、インターリーブされた段階の時定数が、その段階における入力により経験される利得が他の段階の利得から逸脱するように、他のインターリーブされた段階の時定数から逸脱する場合に生じる。帯域幅は、サンプリングされた信号の振幅および位相の両方に影響するため、帯域幅ミスマッチは、利得および位相ミスマッチの両方をもたらす。その段階においていつ信号がサンプリングまたはホールドされるかのタイミングもまた、帯域幅ミスマッチの結果変化し得る。帯域幅ミスマッチの程度は、入力の頻度に依存し、一般に、低頻度よりも高頻度においてより悪化する。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明の例示的実施形態は、インターリーブされたＡＤＣにおけるタイミング、利得および帯域幅ミスマッチの低減を提供する。例示的実施形態において、ランダムまたは擬似ランダムのディザーが、インターリーブされたＡＤＣにおける選択されたチャネルに注入され、関連付けアルゴリズムが適用されて、全体的なＡＤＣ出力に基づき、チャネルを通して伝播した際に注入されたディザーにより経験される利得が推定される。ディザーの注入および利得の推定は、複数のチャネルに対して繰り返され、利得推定値が比較されて、チャネルが互いに対してミスマッチしているかが決定される。チャネルがミスマッチしていると決定された場合、ミスマッチを低減するために、チャネルの少なくとも１つがアナログおよび／またはデジタル技術を使用して調節される。
【図面の簡単な説明】
【０００８】
【図１】従来のインターリーブされたＡＤＣのブロック図である。
【図２】本発明による、タイミング、利得および帯域幅ミスマッチを較正するための例示的システムを示す図である。
【図３ａ】本発明の較正方法との使用に好適な、例示的ディザー注入回路を示す図である。
【図３ｂ】本発明の較正方法との使用に好適な、別の例示的ディザー注入回路を示す図である。
【図４】本発明による、タイミング、利得および帯域幅ミスマッチを較正するための例示的方法を示す図である。
【発明を実施するための形態】
【０００９】
図２は、本発明による例示的システム１５０を示す。システム１５０は、較正回路２００に加えて、上述のように段階１００／１１０／１２０で開始する複数のインターリーブされたチャネルを含んでもよい。較正回路２００は、ディザー注入回路２１０、関連付け回路２２０、および補正回路２３０を含んでもよい。各チャネルは、差動入力Ｖｉｎ＋およびＶｉｎ−の対に接続されて示されている。本明細書に記載の例示的回路および方法は、これらの入力のいずれかに関連したハードウェアと併せて使用されてもよいことが理解される。
【００１０】
ディザー注入回路２１０は、ディザーを生成し各チャネルにおける少なくとも１つの段階のＭＤＡＣまたはフラッシュに注入するための回路配置を含んでもよい。好ましくは、ディザーは、接続２７を通して各チャネル（例えば、段階１００／１１０／１２０）の少なくとも第１の段階に注入されるが、チャネルがパイプライン化されている場合、他の注入点もまた可能である。したがって、ディザーは、任意の特定のパイプラインにおける他の段階、例えば、入力に最も近い最初の２つまたは３つの段階に注入され得る。ディザーは、ランダムまたは擬似ランダム電圧として生成され、各段階における好適な注入点（例えば、フラッシュおよび／またはＭＤＡＣ）に適用されてもよい。ディザーを提供するために、所定の電圧を生成および適用する任意の方法が使用されてもよい。例えば、ディザーが各段階におけるサンプリングコンデンサ（例えば、ＤＡＣ２０に位置するサンプリングコンデンサ）と並列に接続された１つ以上のコンデンサを介して注入される切り替えコンデンサネットワークを使用してディザー電圧を生成するために、擬似ランダムデジタル数が使用されてもよい。本発明との使用に好適なディザー注入回路の例は、後述の図３ａおよび３ｂに示される。
【００１１】
較正回路２００は、それぞれのインターリーブされたチャネルのデジタル出力を処理するための関連付け回路２２０を含んでもよい。図２において、チャネルはパイプライン化されておらず、したがって各チャネルのデジタル出力は、それぞれが別個のチャネルの出力に接続している接続２９を通して、各チャネルの第１の段階から直接得られる。しかしながら、チャネルがパイプライン化されている場合、チャネル出力は、例えば、回路２００の外に位置し得る、または、代替として、回路２００内にサブコンポーネントとして位置し得るコンストラクター回路を使用して、所与のチャネルにおける各段階の出力を適切に組み合わせることにより得ることができることが理解される。コンストラクター回路はまた、チャネル出力を組み合わせて、全体的なＡＤＣ出力を形成することができる。パイプライン化された実施形態において、較正回路２００は、ディザーを注入し、パイプラインにおける複数の段階からデジタル出力を受信するための接続を含んでもよい。
【００１２】
関連付け回路２２０は、全体的なＡＤＣ出力を受信し、ディザーを全体的なＡＤＣ出力に関連付けることができる。関連付けは、任意の統計的関連付け技術を使用して行うことができる。一実施形態において、使用される関連付け技術は、最小二乗平均（ＬＭＳ）である。ＬＭＳアルゴリズムを適用しながら、関連付け回路２２０は、ディザーおよび入力Ｖｉｎをデジタル的に分離（無相関化）して、所与のチャネルを通して伝播した後にディザーが経験する利得の推定値を得ることができる。利得の推定値は、コンデンサに蓄積された残留電荷が入力信号の値に重ねられるように、段階におけるサンプリングコンデンサが入力に再接続される場合に生じる「キックバック」効果に基づいている。キックバック効果およびキックバックを低減するための関連付けに基づく方法は、２０１１年１２月８日出願の米国特許出願第１３／３１４，４５１号（「‘４５１出願」、その内容は参照することにより全体が本明細書に組み込まれる）に記載されている。
【００１３】
注入されたディザーは、ＤＡＣコンデンサの様式と同様の様式で入力をキックバックするため、ディザーは、入力信号と同じ帯域幅、利得およびタイミングを経験する。したがって、ディザーの利得は、入力信号と同様の様式で入力帯域幅に依存する。ディザーの利得は、ＬＭＳ係数（本明細書において利得係数ＧＣと呼ばれる）として推定される。次いで、入力ネットワークのタイミング、利得および／または帯域幅の効果を表す利得推定値が、チャネルミスマッチの目安として使用される。この推定値を使用して、デジタル領域において補正を採用することができ、またはアナログドメインに誤差をフィードバックしてミスマッチを補正することができる。
【００１４】
以下のＬＭＳアルゴリズムが典型的である。
【００１５】
【数１】
0005875697.tif 000002
【００１６】
Ｇｃ（ｋ，ｋ−１）は、サンプルｋに対しサンプルｋ−１（すなわちその前のサンプル）により寄与されるキックバックに対応する利得係数であり、Ｖｄｋ−１は、その前のサンプルに注入されたディザーであり、Ｖｉｎｋは、ＡＤＣの現在のデジタル出力（すなわち、それぞれのインターリーブされたチャネルの個々のデジタル出力を適切に組み合わせることにより生成された、ＡＤＣへのアナログ入力のデジタル近似）である。Ｖｄは、その前のサンプルに注入されたディザーである。キックバック効果は現在のサンプルではなく次のサンプルに現れるため、その前のサンプルに対応するＶｄが使用される。
【００１７】
本発明の例示的実施形態によるディザー注入は、ＭＤＡＣ、フラッシュまたはＭＤＡＣおよびフラッシュの両方に同時に生じ得る。したがって、図３ａおよび３ｂに示される回路を含む、任意の数の既知の注入回路が、本発明との使用に好適となり得る。
【００１８】
図３ａにおいて、ディザーは、静電容量Ｃｄ（１つ以上のより小さいコンデンサを使用して形成されてもよい）を使用してＭＤＡＣに注入される。静電容量Ｃｄは、ディザー電圧Ｖｄと接地との間に切り替え可能に接続される。Ｃｄは、コンデンサを充電するＶｉｎ信号と、段階におけるフラッシュ成分のデジタル出力であるデジタル基準信号ＤＶＲとの間に切り替え可能に接続される、ＤＡＣコンデンサＣ１、Ｃ２．．．Ｃ８の組と並列である。
【００１９】
図３ｂは、‘４５１出願に記載の２つの注入方法の組み合わせである。図３ｂにおいて、ディザーは、電圧基準（Ｖｒｅｆ＋Ｖｄｆ）としてフラッシュ内の比較器に注入される。ディザーはまた、入力Ｖｉｎと並列に注入される電圧Ｖｄｆとして示される。これらは、フラッシュへの注入のための代替的方法であるが、例示を目的として、図３ｂにおいて同じ回路内に一緒に示されている。前述したように、ディザー注入は、フラッシュおよびＭＤＡＣにおいて同時に生じてもよい。したがって、図３ａおよび３ｂの回路の両方が、較正回路の一実施形態において使用され得る。
【００２０】
関連付け回路２３０は、推定された利得に基づいてアナログおよび／またはデジタル補正を実行してもよい。デジタル補正は、チャネルの利得／タイミング／大域幅特性が別のチャネルの特性にマッチするように、１つのチャネルのデジタル出力を調節することにより実行され得る。チャネルは、補正後に残るミスマッチが、全体的なＡＤＣ出力が合理的に正確であるのに十分小さい限り、厳密にマッチする必要はない。チャネル出力（すなわち、特定のチャネルにおける各段階からの組み合わされたデジタル出力）に乗算器係数が適用されてもよい。デジタル補正を得るために、ディザーが注入された段階に関連した乗算器は、ディザーが注入された２つ以上のチャネルのＧＣ値の間の逸脱を相殺するように修正されてもよい。例えば、チャネル１のＧＣがチャネル２のＧＣよりも小さい場合、チャネル２の乗算器を同じに維持しながらチャネル１の乗算器を増加させることができる。代替として、チャネル１の乗算器を同じに維持する、またはチャネル１の乗算器を若干増加させながら、チャネル２の乗算器を減少させることができる。
【００２１】
アナログ補正は、両チャネル間のミスマッチが、補正回路２３０により十分低減されていると決定されるまで、調節されているチャネルにおける１つ以上の段階の回路パラメータを反復して変更することを含んでもよい。例えば、チャネル１へのクロック入力のタイミングは、チャネル１のＧＣがチャネル２のＧＣにマッチするまで左または右に位相シフトされてもよい。シフトの方向は、誤差の極性、例えば、チャネル１のＧＣとチャネル２のＧＣとの間の差の符号に依存する。例えば、負の符号は、チャネル１のＧＣがチャネル２のＧＣよりも小さいことを示すため、負の誤差に応じて、チャネル１のＧＣを増加させるために左シフトが使用されてもよい。補正は、新たなＧＣ差が計算されるたびに実行されてもよく、補正は、ＧＣ差がある所定の閾値未満である場合に終了されてもよい。
【００２２】
代替として、タイミング調節は、サンプリングクロックまたはＭＤＡＣ内に位置するサンプリングスイッチのＤＣ電圧バイアスの電圧レベルを変更することにより行うことができる。サンプリングの瞬間は、サンプリングスイッチを形成するトランジスタデバイスのゲート−ソース間電圧（Ｖｇｓ）が、デバイスの閾値未満に降下する時点として定義される。ゲート電圧（サンプリングクロックレベルである）またはソース電圧（サンプリングスイッチのＤＣバイアスにより設定される）が調節される場合、サンプリングの瞬間は変化する。
【００２３】
アナログ補正のために、調節されているチャネル内の１つ以上の段階におけるＲＣ成分を含む、他の回路パラメータが使用されてもよい。例えば、選択された段階におけるスイッチの抵抗は、スイッチと直列の可変抵抗器を含めることにより、または、スイッチ自体の抵抗を調節可能とすることにより調節され得る。抵抗の調節の代替として、サンプリングコンデンサが調節可能であり、ＧＣ差が最小限化されるまで段階のＲＣ時定数を改変するようにその静電容量値が調節されてもよい（チャネル１のＧＣがより大きい場合、これは、信号減衰がより少なく、したがってチャネル１がより大きいＲＣ時定数を有し、次いでこの時定数が、例えば、チャネル１の１つ以上の選択された段階における抵抗または静電容量を低下させることにより低減され得ることを意味する）。
【００２４】
ここで、タイミング、利得および帯域幅ミスマッチを較正するための例示的方法を説明する。方法は、上述の例示的システムに対し実行され得る。上述のディザー注入を使用して、どの種類の誤差（固定利得誤差、帯域幅ミスマッチにより引き起こされる利得誤差、またはタイミング誤差）がＧＣ差を引き起こしているかを決定することは困難となり得る。しかしながら、サンプリング速度が変化する場合、タイミング誤差は利得誤差よりも変化する傾向があり、したがって、ＧＣ差のどれ程がタイミング誤差に起因しているかを決定するための１つの方法は、サンプリング速度を変更し、変化するサンプリング速度のＧＣ差の値に対する効果を監視することである。ＧＣ差のどれ程がタイミング誤差に起因しているかを決定するための別の可能な方法は、各種の調節（利得およびタイミング）を別個に実行し、次いで、現在のＧＣ差と計算される次のＧＣ差との間の変化の割合を観察することによるものである。ミスマッチがタイミング誤差により引き起こされる場合、タイミングの変更が、利得の変更よりもＧＣ差に対しはるかに大きい影響を有し、またその逆も成り立つ。したがって、最も大きな影響を有するパラメータを特定し、そのパラメータの変更に集中することにより、利得誤差とタイミング誤差との間を識別することが可能となり得る。しかしながら、これらの方法は、実装するには複雑となり得、誤差の種類を常に信頼性をもって区別することができるとは限らない。したがって、一実施形態において、計算を目的として、誤差の種類の決定を避け、代わりに、決定されたミスマッチのそれぞれの瞬間に応じて、１種類の調節（利得調節またはタイミング調節のいずれか）を実行するだけで十分となり得る。好ましくは、利得の変更がＧＣ差に対してもはやいかなる低減効果も有さないことが決定されるまで、利得が調節される。その時点で、タイミング調節が導入され得る。
【００２５】
また、例示的方法は、他の較正技術と組み合わせて使用されてもよい。例えば、利得ミスマッチを較正するために異なる技術を使用することが可能となり得、この場合、例示的方法は、タイミングミスマッチ較正のためだけに使用され得る。例示的方法を別の較正技術と組み合わせることは、誤差の種類を区別する試みが行われない場合、特に有益となり得る。
【００２６】
図４は、本発明による、インターリーブされたＡＤＣにおけるタイミング、利得および帯域幅ミスマッチを較正するための例示的方法４００である。方法４００は、ランダムまたは擬似ランダム電圧値であるディザーが生成されて選択されたチャネルに注入され、全体的ＡＤＣ出力から、およびＬＭＳアルゴリズムまたは任意の他の関連付けアルゴリズムを使用して、選択されたチャネルに対してＧＣ値が計算される、ステップ４１０において開始してもよい。
【００２７】
４１２において、ステップ４１０からのディザー注入およびＧＣ計算が、他のチャネルに対して繰り返される。ステップ４１０において第１のチャネルに注入された同じディザー信号は、他のチャネルに注入され得る。しかしながら、各チャネルのＧＣ値は、チャネルに注入される任意の既知のディザーから計算され得るため、これは必要ではない。
【００２８】
４１４において、チャネルのＧＣ値は、例えば、１つのチャネルのＧＣ値と残りのチャネルのＧＣ値との間の差を計算することにより比較される。
【００２９】
４１６において、チャネル内の１つ以上の段階において利得またはタイミング調節を実行するために、アナログおよび／またはデジタル技術を適用することにより、そのチャネルに対し計算された（すなわち、次のディザー注入に関連した全体的なＡＤＣ出力から計算された）次のＧＣ値が、他のチャネルの次のＧＣ値にマッチするように、チャネルの少なくとも１つが調節される。前述のように、調節は、チャネルの少なくとも第１の段階において生じてもよいが、またチャネル内の複数の段階において生じてもよい。いくつかの場合において、ＧＣ値は、２つ以上のチャネルが調節される必要がある、すなわち、複数のチャネルが残りのチャネルに対してミスマッチしていることを示し得る。この状況において、較正回路は、全てのチャネルに対して標的ＧＣ値を決定し、次いで、ミスマッチしたチャネル（例えば、ある特定の閾値だけ標的ＧＣ値を超過するＧＣ値を有するチャネル）のみを標的に向けて調節してもよい。一実施形態において、標的は、全てのチャネルに対するＧＣ値の中央値または平均値であってもよい。
【００３０】
上記明細書において、本発明の特定の例示的実施形態を参照して本発明を説明してきた。しかしながら、以下の特許請求の範囲に記載される本発明のより広範な精神および範囲から逸脱せずに、様々な修正および変更を行うことができることが明らかである。本明細書に記載の実施形態は、様々な実施形態において、互いに組み合わせて示されてもよい。したがって、明細書および図面は、制限的ではなく例示的なものであると解釈されるべきである。
【符号の説明】
【００３１】
１  クロック
２  クロック
３  クロック
３０  増幅器
１５０  システム
２００  較正回路
２１０  ディザー注入回路
２２０  関連付け回路
２３０  補正回路
【図１】
0005875697.tif 000003
【図２】
0005875697.tif 000004
【図３ａ】
0005875697.tif 000005
【図３ｂ】
0005875697.tif 000006
【図４】
0005875697.tif 000007