(57)【特許請求の範囲】
【請求項１】
酸化物半導体膜と、
ゲート電極と、
前記酸化物半導体膜と前記ゲート電極との間に挟まれている領域を有するゲート絶縁膜と、
前記酸化物半導体膜と電気的に接続される電極と、を有し、
前記酸化物半導体膜には、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料が用いられ、
前記酸化物半導体膜は、第１の領域を有し、
前記第１の領域は、前記電極と接する領域を有し、
前記第１の領域は、Ｉｎの濃度勾配を有し、
前記第１の領域は、前記酸化物半導体膜の表面から遠ざかるほどＩｎの濃度が低く、
前記第１の領域は、前記酸化物半導体膜の表面から１５ｎｍ以下の範囲であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の領域は、Ｚｎの濃度勾配を有し、
前記第１の領域は、前記酸化物半導体膜の表面から遠ざかるほどＺｎの濃度が高いことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
Ｍは、Ｇａであり、
前記第１の領域は、Ｇａの濃度勾配を有し、
前記第１の領域は、前記酸化物半導体膜の表面から遠ざかるほどＧａの濃度が高いことを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２において、
Ｍは、Ｇａであり、
前記第１の領域は、Ｇａの濃度勾配を有し、
前記第１の領域は、前記酸化物半導体膜の表面から遠ざかるほどＧａの濃度が低いことを特徴とする半導体装置。
【請求項５】
酸化物半導体膜と、
ゲート電極と、
前記酸化物半導体膜と前記ゲート電極との間に挟まれている領域を有するゲート絶縁膜と、
前記酸化物半導体膜と電気的に接続される電極と、を有し、
前記酸化物半導体膜には、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料が用いられ、
前記酸化物半導体膜は、第１の領域を有し、
前記第１の領域は、前記電極と接する領域を有し、
前記第１の領域は、Ｉｎの濃度勾配を有し、
前記第１の領域は、前記酸化物半導体膜の表面から遠ざかるほどＩｎの濃度が低く、
前記第１の領域は、前記酸化物半導体膜の表面から１５ｎｍ以下の範囲である半導体装置の作製方法であって、
前記酸化物半導体膜は、加熱処理によってＺｎを脱離させて相対的にＩｎの濃度を高める第１の工程を経て形成されたものであることを特徴とする半導体装置の作製方法。
【請求項６】
酸化物半導体膜と、
ゲート電極と、
前記酸化物半導体膜と前記ゲート電極との間に挟まれている領域を有するゲート絶縁膜と、
前記酸化物半導体膜と電気的に接続される電極と、を有し、
前記酸化物半導体膜には、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料が用いられ、
前記酸化物半導体膜は、第１の領域を有し、
前記第１の領域は、前記電極と接する領域を有し、
前記第１の領域は、Ｉｎの濃度勾配を有し、
前記第１の領域は、前記酸化物半導体膜の表面から遠ざかるほどＩｎの濃度が低く、
前記第１の領域は、前記酸化物半導体膜の表面から１５ｎｍ以下の範囲である半導体装置の作製方法であって、
前記酸化物半導体膜は、加熱処理によってＺｎを脱離させて相対的にＩｎの濃度を高める第１の工程を経て形成されたものであり、
前記酸化物半導体膜は、酸素を供給することによって酸素欠損を低減する第２の工程を経て形成されたものであることを特徴とする半導体装置の作製方法。
【請求項７】
請求項５又は６において、
前記加熱処理は、減圧状態で行われることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置およびその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体材料が知られているが、近年では酸化物系半導体材料が注目されている。
【０００４】
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べて酸化物半導体膜の電子移動度が高いため、動作速度を大幅に向上させることができる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を押さえられるメリットもある。
【０００６】
また、酸化物半導体膜であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料中の組成比とホール移動度およびキャリア密度の関係が開示されている（非特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５５２８号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔｏｓｈｉｏ  Ｋａｍｉｙａ，  Ｋｅｎｊｉ  Ｎｏｍｕｒａ，  ａｎｄ  Ｈｉｄｅｏ  Ｈｏｓｏｎｏ，  ”Ｏｒｉｇｉｎｓ  ｏｆ  Ｈｉｇｈ  Ｍｏｂｉｌｉｔｙ  ａｎｄ  Ｌｏｗ  Ｏｐｅｒａｔｉｏｎ  Ｖｏｌｔａｇｅ  ｏｆ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  ＴＦＴｓ：Ｅｌｅｃｔｒｏｎｉｃ  Ｓｔｒｕｃｔｕｒｅ，  Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ，  Ｄｅｆｅｃｔｓ  ａｎｄ  Ｄｏｐｉｎｇ”  Ｊｏｕｒｎａｌ  ｏｆ  Ｄｉｓｐｌａｙ  Ｔｅｃｈｎｏｌｏｇｙ，  ｖｏｌ．５，  Ｎｏ．７，  ２００９，  ｐｐ２７３−２８８
【発明の概要】
【発明が解決しようとする課題】
【０００９】
酸化物半導体膜を用いたトランジスタにおいて高いオン特性を得ようとする場合、チャネル領域の抵抗よりも、ソース領域およびドレイン領域の抵抗の影響が大きくなる。これは、酸化物半導体膜自体が高抵抗であることに起因する。
【００１０】
そこで、酸化物半導体膜のソース領域およびドレイン領域の導電率を高めることで、高いオン特性を有する酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
【００１１】
また、当該酸化物半導体膜を用いたトランジスタを用い、高速動作が可能な半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係るトランジスタは、第１の領域および第２の領域を有し、少なくともインジウム（Ｉｎ）を含む酸化物半導体膜と、少なくとも酸化物半導体膜の第１の領域と重畳して設けられたゲート電極と、酸化物半導体膜およびゲート電極の間に設けられたゲート絶縁膜と、少なくとも一部が酸化物半導体膜の第２の領域と接して設けられた電極と、を有し、酸化物半導体膜は、電極との界面近傍のＩｎの濃度が高く、界面から１５ｎｍの範囲で遠ざかるに従いＩｎの濃度が低くなる。
【００１３】
なお、酸化物半導体膜の第１の領域はトランジスタのチャネル領域として機能し、第２の領域はトランジスタのソース領域、ドレイン領域として機能する。
【００１４】
または、当該酸化物半導体膜は、電極との界面近傍の亜鉛（Ｚｎ）の濃度が低く、界面から１５ｎｍの範囲で遠ざかるに従いＺｎの濃度が高くなるトランジスタである。
【００１５】
または、当該酸化物半導体膜は、電極との界面近傍のガリウム（Ｇａ）の濃度が低く、界面から１５ｎｍの範囲で遠ざかるに従いＧａの濃度が高くなるトランジスタである。
【００１６】
または、当該酸化物半導体膜は、電極との界面近傍のＧａの濃度が高く、界面から１５ｎｍの範囲で遠ざかるに従いＧａの濃度が低くなるトランジスタである。
【００１７】
酸化物半導体膜は、概してＩｎの濃度が高いほどホール移動度が高く、かつキャリア密度が高い。即ち、Ｉｎの濃度が高い酸化物半導体膜は導電率が高くなる。
【００１８】
従って、トランジスタのオン特性を向上させるためには、トランジスタのソース領域およびドレイン領域のＩｎの濃度が高いことが好ましい。
【００１９】
また、トランジスタのオン特性を向上させるためには、トランジスタのソース領域およびドレイン領域とチャネル領域との間にキャリアの移動を阻害する要因のないことが好ましい。
【００２０】
発明者らは、酸化物半導体膜に対し加熱処理を行うことにより、酸化物半導体膜に含まれるＩｎ以外の金属元素（例えばＧａ、Ｚｎなど）の濃度が部分的に低減し、相対的にＩｎの濃度が高まることを見出した。
【００２１】
これは、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による、精密な深さ方向分析によりわかったことである。
【００２２】
具体的には、酸化物半導体膜に対し加熱処理を行った際の表面側（加熱雰囲気に暴露される側）でＩｎの濃度がもっとも高く、表面から遠ざかるほどＩｎの濃度は低くなる。また、表面から１５ｎｍより深い部分では一定のＩｎの濃度となる。このように、Ｉｎが濃度勾配を有することにより、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜中でキャリアの移動が阻害されにくい。そのため、当該酸化物半導体膜を用いたトランジスタは、高いオン特性を得ることができる。
【００２３】
また、トランジスタのチャネル領域においてもＩｎの濃度を高めた場合、キャリア密度が高まることによりトランジスタのしきい値電圧がマイナス側にシフトすることが懸念される。そのため、トランジスタのチャネル領域のＩｎの濃度が高くないことが好ましい。
【００２４】
例えば、トランジスタのチャネル領域を絶縁膜で覆った状態で加熱処理を行うことで、絶縁膜によってＩｎ以外の金属元素の脱離を防ぐことができるため、トランジスタのチャネル領域のＩｎの濃度を高めないことが可能となる。または、トランジスタのチャネル領域の表面を僅かにエッチングすることで、Ｉｎの濃度の高い層を除去することが可能となる。
【発明の効果】
【００２５】
酸化物半導体膜のソース領域およびドレイン領域の導電率を高めることで、高いオン特性を有する、酸化物半導体膜を用いたトランジスタを提供することができる。
【００２６】
また、当該酸化物半導体膜を用いたトランジスタを用い、高速動作が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図３】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図７】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図８】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図９】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１０】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図１１】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１２】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１３】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図１４】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１５】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１６】本発明の一態様に係るトランジスタを用いた液晶表示装置の一例を示す回路図。
【図１７】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１８】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１９】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図２０】本発明の一態様に係る半導体装置を有する電子機器の一例を示す斜視図。
【図２１】酸化物半導体膜のＴＤＳ結果を示す図。
【図２２】酸化物半導体膜のＳＩＭＳ結果を示す図。
【図２３】酸化物半導体膜のＳＩＭＳ結果を示す図。
【発明を実施するための形態】
【００２８】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２９】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて図１乃至図３を用いて説明する。
【００３１】
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）においては、保護絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。
【００３２】
図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０４と、少なくともゲート電極１０４を覆って設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４と重畳して設けられた、第１の層１０６ａおよび第２の層１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた一対の電極１１６と、を有し、酸化物半導体膜１０６の第２の層１０６ｂは、一対の電極１１６との界面近傍に設けられる。なお、図１（Ｂ）に示すトランジスタは、少なくとも酸化物半導体膜１０６および一対の電極１１６を覆って設けられた保護絶縁膜１１８を有すると好ましい。
【００３３】
なお、本明細書において、「Ａを覆って設けられるＢ」とは、少なくともＡの表面および側面に接してＢが設けられることをいう。ただし、配線などの接続のために、Ｂが開口部を有し、Ａの一部を露出していても構わない。
【００３４】
なお、酸化物半導体膜１０６の第１の層１０６ａは、酸化物半導体膜１０６を構成する金属元素および酸素の原子数比が均一な層である。
【００３５】
また、酸化物半導体膜１０６の第２の層１０６ｂは、酸化物半導体膜１０６を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜１０６の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第２の層１０６ｂの厚さは１５ｎｍ以下、１０ｎｍ以下または５ｎｍ以下である。
【００３６】
酸化物半導体膜１０６の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【００３７】
金属元素Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。
【００３８】
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。
【００３９】
一方、キャリア密度の高い酸化物半導体をチャネル領域に形成したトランジスタは、トランジスタをオフ状態とするためにゲート電極に負の電圧を印加しなくてはならなくなる。そのため、チャネル領域のキャリア密度が高いほど、トランジスタのしきい値電圧がマイナス方向へシフトしていくことになる。
【００４０】
そこで、ソース領域およびドレイン領域（ここでは、酸化物半導体膜１０６において、一対の電極１１６と接する領域を指す。）にのみ、Ｉｎの濃度の高い酸化物半導体を用いればよい。具体的には、図１（Ｂ）に示すトランジスタにおいては、酸化物半導体膜１０６の第２の層１０６ｂを、第１の層１０６ａよりもＩｎの濃度の高い層とする。例えば、酸化物半導体膜１０６の第２の層１０６ｂは、第１の層１０６ａよりも平均して５原子％以上、好ましくは１０原子％以上、さらに好ましくは１５原子％以上Ｉｎの濃度が高い。
【００４１】
なお、酸化物半導体膜１０６の第２の層１０６ｂは、金属元素の濃度勾配を有する層である。より詳細には、酸化物半導体膜１０６の表面に近いほどＩｎの濃度が高く、表面から遠ざかるほどＩｎの濃度が低くなる。例えば、酸化物半導体膜１０６の第２の層１０６ｂは、第１の層１０６ａよりも平均して５原子％以上、好ましくは１０原子％以上、さらに好ましくは１５原子％以上Ｉｎの濃度が高い。
【００４２】
また、酸化物半導体膜１０６の第２の層１０６ｂは、表面に近いほどＺｎの濃度が低く、表面から遠ざかるほどＺｎの濃度が高くなる。例えば、酸化物半導体膜１０６の第２の層１０６ｂは、第１の層１０６ａよりも平均して５原子％以上、好ましくは１０原子％以上、さらに好ましくは１５原子％以上Ｚｎの濃度が低い。
【００４３】
また、酸化物半導体膜１０６の第２の層１０６ｂは、表面に近いほど金属元素Ｍの濃度が低く、表面から遠ざかるほど金属元素Ｍの濃度が高くなる。例えば、酸化物半導体膜１０６の第２の層１０６ｂは、第１の層１０６ａよりも平均して１原子％以上、好ましくは２原子％以上、さらに好ましくは５原子％以上金属元素Ｍの濃度が低い。ただし、これに限定されず、酸化物半導体膜１０６の表面に近いほど金属元素Ｍの濃度が高く、表面から遠ざかるほど金属元素Ｍの濃度が低くなっても構わない。例えば、酸化物半導体膜１０６の第２の層１０６ｂは、第１の層１０６ａよりも平均して１原子％以上、好ましくは２原子％以上、さらに好ましくは５原子％以上金属元素Ｍの濃度が高い。
【００４４】
このように、酸化物半導体膜１０６の第２の層１０６ｂは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜１０６中でキャリアの移動が阻害されにくい。
【００４５】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００４６】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００４７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因するキャリア移動度の低下が抑制される。
【００４８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
【００４９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５２】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００５３】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００５４】
下地絶縁膜１０２は、基板１００に起因する不純物が、酸化物半導体膜１０６に影響しないようにするために設ける。ただし、基板１００が不純物を含まない場合は、下地絶縁膜１０２を設けなくても構わない。
【００５５】
下地絶縁膜１０２としては、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層または積層して用いればよい。
【００５６】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【００５７】
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。
【００５８】
ゲート絶縁膜１１２は酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層または積層して用いればよい。
【００５９】
一対の電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。
【００６０】
保護絶縁膜１１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層または積層して用いればよい。
【００６１】
なお、保護絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。保護絶縁膜１１８の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、保護絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、保護絶縁膜１１８上に樹脂膜を形成することで、表面に生じる電荷の影響を軽減しても構わない。
【００６２】
以上に示すとおり、本発明の一態様に係るトランジスタは、ソース領域およびドレイン領域の導電率が高い、オン特性に優れたトランジスタである。
【００６３】
以下に、図２および図３を用いて、図１（Ｂ）に示すトランジスタの作製方法を説明する。
【００６４】
まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
【００６５】
次に、ゲート電極１０４となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する。
【００６６】
なお、本明細書において、単に「加工する」と記載する場合、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。
【００６７】
次に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００６８】
ゲート絶縁膜１１２は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガス（酸素、オゾンまたは亜酸化窒素）を５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上２００℃以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下とする。以上のような方法を用いることで、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、加熱処理により酸素を放出するゲート絶縁膜１１２を成膜することができる。
【００６９】
なお、ゲート絶縁膜１１２は、３００℃以上４５０℃以下、好ましくは２５０℃以上７００℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【００７０】
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、ゲート絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することができて好ましい。
【００７１】
「加熱処理により酸素を放出する」とは、ＴＤＳにて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００７２】
ここで、ＴＤＳにて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００７３】
ＴＤＳによる気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【００７４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳで得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００７５】
【数１】
0006013676.tif 000002
【００７６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳによるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００７７】
また、ＴＤＳにおいて、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００７８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００７９】
次に、ゲート絶縁膜１１２上に酸化物半導体膜１３６を成膜する（図２（Ａ）参照。）。酸化物半導体膜１３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００８０】
酸化物半導体膜１３６は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。
【００８１】
酸化物半導体膜１３６の成膜後、酸化物半導体膜１３６の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。なお、本明細書において、表面近傍とは、表面から１５ｎｍ以下、１０ｎｍ以下、または５ｎｍ以下の範囲をいう。
【００８２】
酸化物半導体膜１３６の表面近傍に金属元素の濃度勾配を形成する処理は、酸化物半導体膜１３６の成膜後、大気に暴露せずに行ってもよい。例えば、スパッタリング装置の処理室で酸化物半導体膜１３６を成膜後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持することで減圧処理を兼ねても構わない。
【００８３】
または、酸化物半導体膜１３６の成膜時の基板温度を１００℃以上４００℃以下、好ましくは１５０℃以上３５０℃以下とすることで、酸化物半導体膜１３６の成膜後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜１３６の成膜後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持すればよい。
【００８４】
または、酸化物半導体膜１３６の成膜後、酸化物半導体膜１３６を成膜した成膜装置内の別の処理室に基板１００を移動させ、減圧処理、加熱処理またはプラズマ処理を行ってもよい。
【００８５】
このように、酸化物半導体膜１３６の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。
【００８６】
加熱処理は、不活性ガス（窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態（１０Ｐａ以下、好ましくは１Ｐａ以下、さらに好ましくは０．１Ｐａ以下）において、５０℃以上６５０℃以下、好ましくは１００℃以上４５０℃以下の温度で行う。
【００８７】
加熱処理によって、酸化物半導体膜１３６の表面近傍のＩｎの濃度を高めることができる。
【００８８】
酸化物半導体膜１３６として、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いる場合、加熱処理によってＺｎが脱離し濃度が低くなる。その結果、相対的にＩｎの濃度を高めることができる。
【００８９】
また、金属元素Ｍの濃度は、酸化物半導体膜１３６の成膜条件、金属元素Ｍの種類または／および加熱処理の条件によって、高まることも、低まることもある。
【００９０】
このように、酸化物半導体膜１３６の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第１の層１３７ａおよび第２の層１３７ｂを有する酸化物半導体膜１３７を形成する（図２（Ｂ）参照。）。
【００９１】
ここで、第１の層１３７ａは、酸化物半導体膜１３６と同様の原子数比の層である。また、第２の層１３７ｂは、酸化物半導体膜１３６よりもＩｎの濃度が高い層である。なお、第２の層１３７ｂは、表面側ほどＩｎの濃度が高く、表面から１５ｎｍ、１０ｎｍまたは５ｎｍの範囲でＩｎの濃度勾配を有する。
【００９２】
次に、酸化物半導体膜１３７を加工し、島状の酸化物半導体膜１０７を形成する（図２（Ｃ）参照。）。なお、酸化物半導体膜１０７は、第１の層１３７ａおよび第２の層１３７ｂに対応する第１の層１０７ａおよび第２の層１０７ｂを有する。
【００９３】
次に、導電膜１１７を成膜する（図３（Ａ）参照。）。導電膜１１７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００９４】
次に、導電膜１１７を加工し、一対の電極１１６を形成する（図３（Ｂ）参照。）。
【００９５】
導電膜１１７を加工するとともに、酸化物半導体膜１０７をエッチングし、第１の層１０６ａおよび第２の層１０６ｂを有する酸化物半導体膜１０６を形成する。このような方法を用いることで、一対の電極１１６との界面近傍に、酸化物半導体膜１０６の第２の層１０６ｂを選択的に設けることができる。
【００９６】
次に、保護絶縁膜１１８を成膜する（図３（Ｃ）参照。）。保護絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【００９７】
以上のようにして、図１（Ｂ）に示すトランジスタを作製すればよい。
【００９８】
図１（Ｂ）に示すトランジスタは、酸化物半導体膜１０６において、第１の層１０６ａと第２の層１０６ｂとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。
【００９９】
また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。
【０１００】
本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。
【０１０１】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１０２】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて図４乃至図６を用いて説明する。
【０１０３】
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）においては、保護絶縁膜２１４、ゲート絶縁膜１１２、下地絶縁膜１０２などを省略して示す。
【０１０４】
図４（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたゲート電極１０４と、少なくともゲート電極１０４を覆って設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４と重畳して設けられた、第１の層２０６ａおよび第２の層２０６ｂを有する酸化物半導体膜２０６と、酸化物半導体膜２０６を覆って設けられた、酸化物半導体膜２０６の一部を露出する開口部を有する保護絶縁膜２１４と、保護絶縁膜２１４の開口部を介して酸化物半導体膜２０６の第２の層２０６ｂと接して設けられた一対の電極２１６と、を有し、酸化物半導体膜２０６の第２の層２０６ｂは、一対の電極２１６との界面近傍に設けられる。
【０１０５】
なお、基板１００、下地絶縁膜１０２、ゲート電極１０４およびゲート絶縁膜１１２の材料および形成方法は、実施の形態１の説明を参照する。
【０１０６】
なお、酸化物半導体膜２０６の第１の層２０６ａは、酸化物半導体膜２０６を構成する金属元素および酸素の原子数比が均一な層である。
【０１０７】
また、酸化物半導体膜２０６の第２の層２０６ｂは、酸化物半導体膜２０６を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜２０６の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第２の層２０６ｂの厚さは１５ｎｍ以下、１０ｎｍ以下または５ｎｍ以下である。
【０１０８】
このように、酸化物半導体膜２０６の第２の層２０６ｂは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜２０６中でキャリアの移動が阻害されにくい。
【０１０９】
酸化物半導体膜２０６の材料は、酸化物半導体膜１０６と同様の材料を用いればよい。
【０１１０】
保護絶縁膜２１４は、保護絶縁膜１１８と同様の材料を用いればよい。
【０１１１】
一対の電極２１６は、一対の電極１１６と同様の材料を用いればよい。
【０１１２】
以下に、図５および図６を用いて、図４（Ｂ）に示すトランジスタの作製方法を示す。
【０１１３】
なお、図５（Ａ）に示す、基板１００上に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上にゲート電極１０４が設けられ、ゲート電極１０４を覆ってゲート絶縁膜１１２が設けられ、ゲート絶縁膜１１２上に酸化物半導体膜１３６が成膜されるまでの作製方法については、実施の形態１に示した説明を参照する。
【０１１４】
次に、酸化物半導体膜１３６を加工して島状の酸化物半導体膜２３６を形成する（図５（Ｂ）参照。）。
【０１１５】
次に、保護絶縁膜２１５を成膜する（図５（Ｃ）参照。）。保護絶縁膜２１５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１１６】
次に、保護絶縁膜２１５を加工し、酸化物半導体膜２３６を露出する開口部を有する保護絶縁膜２１４を形成する（図６（Ａ）参照。）。
【０１１７】
次に、酸化物半導体膜２３６の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。
【０１１８】
酸化物半導体膜２３６の表面近傍に金属元素の濃度勾配を形成する処理は、酸化物半導体膜２３６の露出後（保護絶縁膜２１４の形成後）、大気に暴露せずに行ってもよい。例えば、ドライエッチング装置の処理室で保護絶縁膜２１４の形成後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持することで減圧処理を兼ねても構わない。
【０１１９】
または、保護絶縁膜２１４の形成時の基板温度を１００℃以上４００℃以下、好ましくは１５０℃以上３５０℃以下とすることで、酸化物半導体膜２３６の露出後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜２３６の露出後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持すればよい。
【０１２０】
または、酸化物半導体膜２３６の露出後、保護絶縁膜２１４を形成した装置にて、減圧処理、加熱処理またはプラズマ処理を行ってもよい。
【０１２１】
このように、酸化物半導体膜２３６の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。
【０１２２】
加熱処理は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態において、５０℃以上６５０℃以下、好ましくは１００℃以上４５０℃以下の温度で行う。
【０１２３】
加熱処理によって、酸化物半導体膜２３６の表面近傍のＩｎの濃度を高めることができる。
【０１２４】
酸化物半導体膜２３６として、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いる場合、加熱処理によってＺｎが脱離し濃度が低くなる。その結果、相対的にＩｎの濃度を高めることができる。
【０１２５】
また、金属元素Ｍの濃度は、酸化物半導体膜２３６の成膜条件、金属元素Ｍの種類または／および加熱処理の条件によって、高まることも、低まることもある。
【０１２６】
このように、酸化物半導体膜２３６の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第１の層２０６ａおよび第２の層２０６ｂを有する酸化物半導体膜２０６を形成する（図６（Ｂ）参照。）。
【０１２７】
ここで、第１の層２０６ａは、酸化物半導体膜１３６と同様の原子数比の層である。また、第２の層２０６ｂは、酸化物半導体膜１３６よりもＩｎの濃度が高い層である。なお、第２の層２０６ｂは、表面側ほどＩｎの濃度が高く、表面から１５ｎｍ、１０ｎｍまたは５ｎｍの範囲でＩｎの濃度勾配を有する。
【０１２８】
次に、導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１２９】
次に、導電膜を加工し、一対の電極２１６を形成する（図６（Ｃ）参照。）。
【０１３０】
以上のようにして、図４（Ｂ）に示すトランジスタを作製すればよい。
【０１３１】
図４（Ｂ）に示すトランジスタは、酸化物半導体膜２０６において、第１の層２０６ａと第２の層２０６ｂとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。
【０１３２】
また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。
【０１３３】
本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。
【０１３４】
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１３５】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２とは異なる構造のトランジスタについて図７乃至図９を用いて説明する。
【０１３６】
図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図７（Ｂ）に示す。なお、簡単のため、図７（Ａ）においては、ゲート絶縁膜３１２、下地絶縁膜１０２などを省略して示す。
【０１３７】
図７（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の層３０６ａおよび第２の層３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられた一対の電極３１６と、酸化物半導体膜３０６および一対の電極３１６を覆って設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳して設けられたゲート電極３０４と、を有し、酸化物半導体膜３０６の第２の層３０６ｂは、酸化物半導体膜３０６と一対の電極３１６との間に設けられる。
【０１３８】
なお、基板１００および下地絶縁膜１０２の材料および形成方法は、実施の形態１の説明を参照する。
【０１３９】
なお、酸化物半導体膜３０６の第１の層３０６ａは、酸化物半導体膜３０６を構成する金属元素および酸素の原子数比が均一な層である。
【０１４０】
また、酸化物半導体膜３０６の第２の層３０６ｂは、酸化物半導体膜３０６を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜３０６の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第２の層３０６ｂの厚さは１５ｎｍ以下、１０ｎｍ以下または５ｎｍ以下である。
【０１４１】
このように、酸化物半導体膜３０６の第２の層３０６ｂは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜３０６中でキャリアの移動が阻害されにくい。
【０１４２】
酸化物半導体膜３０６の材料は、酸化物半導体膜１０６と同様の材料を用いればよい。
【０１４３】
一対の電極３１６は、一対の電極１１６と同様の材料を用いればよい。
【０１４４】
ゲート絶縁膜３１２は、ゲート絶縁膜１１２と同様の材料を用いればよい。
【０１４５】
ゲート電極３０４は、ゲート電極１０４と同様の材料を用いればよい。
【０１４６】
以下に、図８および図９を用いて、図７（Ｂ）に示すトランジスタの作製方法を示す。
【０１４７】
なお、基板１００上に下地絶縁膜１０２が設けられるまでの作製方法については、実施の形態１に示した説明を参照する。
【０１４８】
なお、下地絶縁膜１０２は十分な平坦性を有することが好ましい。そのため、下地絶縁膜１０２に対し、平坦化処理を行うと好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、またはドライエッチング法を用いればよい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地絶縁膜１０２を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。また、下地絶縁膜１０２と酸化物半導体膜との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式２にて定義される。
【０１４９】
【数２】
0006013676.tif 000003
【０１５０】
なお、数式２において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１５１】
次に、酸化物半導体膜３３６を成膜する（図８（Ａ）参照。）。酸化物半導体膜３３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１５２】
酸化物半導体膜３３６は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。
【０１５３】
酸化物半導体膜３３６の成膜後、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。
【０１５４】
酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理は、酸化物半導体膜３３６の成膜後、大気に暴露せずに行ってもよい。例えば、スパッタリング装置の処理室で酸化物半導体膜３３６を成膜後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持することで減圧処理を兼ねても構わない。
【０１５５】
または、酸化物半導体膜３３６の成膜時の基板温度を１００℃以上４００℃以下、好ましくは１５０℃以上３５０℃以下とすることで、酸化物半導体膜３３６の成膜後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜３３６の成膜後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持すればよい。
【０１５６】
または、酸化物半導体膜３３６の成膜後、酸化物半導体膜３３６を成膜した成膜装置内の別の処理室に基板１００を移動させ、減圧処理、加熱処理またはプラズマ処理を行ってもよい。
【０１５７】
このように、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。
【０１５８】
加熱処理は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態において、５０℃以上６５０℃以下、好ましくは１００℃以上４５０℃以下の温度で行う。
【０１５９】
加熱処理によって、酸化物半導体膜３３６の表面近傍のＩｎの濃度を高めることができる。
【０１６０】
酸化物半導体膜３３６として、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いる場合、加熱処理によってＺｎが脱離し濃度が低くなる。その結果、相対的にＩｎの濃度を高めることができる。
【０１６１】
また、金属元素Ｍの濃度は、酸化物半導体膜３３６の成膜条件、金属元素Ｍの種類または／および加熱処理の条件によって、高まることも、低まることもある。
【０１６２】
このように、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第１の層３３７ａおよび第２の層３３７ｂを有する酸化物半導体膜３３７を形成する（図８（Ｂ）参照。）。
【０１６３】
ここで、第１の層３３７ａは、酸化物半導体膜３３６と同様の原子数比の層である。また、第２の層３３７ｂは、酸化物半導体膜３３６よりもＩｎの濃度が高い層である。なお、第２の層３３７ｂは、表面側ほどＩｎの濃度が高く、表面から１５ｎｍ、１０ｎｍまたは５ｎｍの範囲でＩｎの濃度勾配を有する。
【０１６４】
なお、加熱処理によって、下地絶縁膜１０２から酸化物半導体膜３３６へ酸素を供給すると好ましい。その場合、下地絶縁膜１０２として、加熱処理により酸素を放出する絶縁膜を設ければよい。加熱処理により酸素を放出する絶縁膜を設けるためには、実施の形態１で示したゲート絶縁膜１１２の成膜方法を参照すればよい。
【０１６５】
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、下地絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜中、および酸化物半導体膜と下地絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、下地絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜と下地絶縁膜との界面における酸素欠損を低減することができて好ましい。
【０１６６】
次に、酸化物半導体膜３３７を加工し、島状の酸化物半導体膜３０７を形成する（図８（Ｃ）参照。）。なお、酸化物半導体膜３０７は、第１の層３３７ａおよび第２の層３３７ｂに対応する第１の層３０７ａおよび第２の層３０７ｂを有する。
【０１６７】
次に、導電膜３１７を成膜する（図９（Ａ）参照。）。導電膜３１７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１６８】
次に、導電膜３１７を加工し、一対の電極３１６を形成する（図９（Ｂ）参照。）。
【０１６９】
導電膜３１７を加工するとともに、酸化物半導体膜３０７をエッチングし、第１の層３０６ａおよび第２の層３０６ｂを有する酸化物半導体膜３０６を形成する。このような方法を用いることで、一対の電極３１６との界面近傍に、酸化物半導体膜３０６の第２の層３０６ｂを選択的に設けることができる。
【０１７０】
次に、ゲート絶縁膜３１２を成膜する。ゲート絶縁膜３１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１７１】
次に、ゲート電極３０４となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、ゲート電極３０４となる導電膜を加工し、ゲート電極３０４を形成する（図９（Ｃ）参照。）。
【０１７２】
以上のようにして、図７（Ｂ）に示すトランジスタを作製すればよい。
【０１７３】
図７（Ｂ）に示すトランジスタは、酸化物半導体膜３０６において、第１の層３０６ａと第２の層３０６ｂとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。
【０１７４】
また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。
【０１７５】
本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。
【０１７６】
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１７７】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる構造のトランジスタについて図１０乃至図１５を用いて説明する。
【０１７８】
図１０（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１０（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１０（Ｂ）に示す。なお、簡単のため、図１０（Ａ）においては、保護絶縁膜４１８、下地絶縁膜１０２などを省略して示す。
【０１７９】
図１０（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の層４０６ａおよび第２の層４０６ｂを有する酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２と重畳して設けられたゲート電極４０４と、ゲート電極４０４および酸化物半導体膜４０６を覆って設けられた、酸化物半導体膜４０６の一部を露出する開口部を有する保護絶縁膜４１８と、保護絶縁膜４１８の開口部を介して酸化物半導体膜４０６の第２の層４０６ｂと接して設けられた一対の電極４１６と、を有し、酸化物半導体膜４０６の第２の層４０６ｂは、一対の電極４１６との界面近傍に設けられる。
【０１８０】
なお、図１０（Ｂ）に示すトランジスタは、少なくともゲート電極４０４下に、ゲート絶縁膜４１２および酸化物半導体膜４０６が設けられる。
【０１８１】
なお、基板１００および下地絶縁膜１０２の材料および形成方法は、実施の形態１の説明を参照する。
【０１８２】
なお、酸化物半導体膜４０６の第１の層４０６ａは、酸化物半導体膜４０６を構成する金属元素および酸素の原子数比が均一な層である。
【０１８３】
また、酸化物半導体膜４０６の第２の層４０６ｂは、酸化物半導体膜４０６を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜４０６の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第２の層４０６ｂの厚さは１５ｎｍ以下、１０ｎｍ以下または５ｎｍ以下である。
【０１８４】
このように、酸化物半導体膜４０６の第２の層４０６ｂは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜４０６中でキャリアの移動が阻害されにくい。
【０１８５】
酸化物半導体膜４０６の材料は、酸化物半導体膜１０６と同様の材料を用いればよい。
【０１８６】
ゲート絶縁膜４１２は、ゲート絶縁膜１１２と同様の材料を用いればよい。
【０１８７】
ゲート電極４０４は、ゲート電極１０４と同様の材料を用いればよい。なお、ゲート電極４０４の側面に側壁絶縁膜が設けられても構わない。側壁絶縁膜を有することで、トランジスタのチャネル領域近傍にオフセット領域を設けることができる。
【０１８８】
保護絶縁膜４１８は、保護絶縁膜１１８と同様の材料を用いればよい。
【０１８９】
一対の電極４１６は、一対の電極１１６と同様の材料を用いればよい。
【０１９０】
以下に、図１１および図１２を用いて、図１０（Ｂ）に示すトランジスタの作製方法を示す。
【０１９１】
なお、図１１（Ａ）に示す、基板１００上に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に酸化物半導体膜３３６が成膜されるまでの作製方法については、実施の形態１および実施の形態３に示した説明を参照する。
【０１９２】
次に、ゲート絶縁膜４１３を成膜する。ゲート絶縁膜４１３は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１９３】
次に、導電膜４０５を成膜する（図１１（Ｂ）参照。））。導電膜４０５は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０１９４】
次に、導電膜４０５およびゲート絶縁膜４１３を加工し、ゲート電極４０４およびゲート絶縁膜４１２を形成する（図１１（Ｃ）参照。）。なお、ゲート絶縁膜４１２は、ゲート電極４０４の加工に用いたレジストマスクを用いて加工してもよいし、該レジストマスクを除去した後に、ゲート電極４０４をマスクに用いて加工してもよい。このようにして酸化物半導体膜３３６の表面の一部を露出する。
【０１９５】
次に、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理で行う。
【０１９６】
酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理は酸化物半導体膜３３６の露出後（ゲート絶縁膜４１２の形成後）、大気に暴露せずに行ってもよい。例えば、ドライエッチング装置の処理室で酸化物半導体膜３３６の露出後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持することで減圧処理を兼ねても構わない。
【０１９７】
または、ゲート絶縁膜４１２の形成時の基板温度を１００℃以上４００℃以下、好ましくは１５０℃以上３５０℃以下とすることで、酸化物半導体膜３３６の露出後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜３３６の露出後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持すればよい。
【０１９８】
または酸化物半導体膜３３６の露出後、ゲート絶縁膜４１２を形成した装置にて、減圧処理、加熱処理またはプラズマ処理を行ってもよい。
【０１９９】
このように、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。
【０２００】
加熱処理は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態において、５０℃以上６５０℃以下、好ましくは１００℃以上４５０℃以下の温度で行う。
【０２０１】
加熱処理によって、酸化物半導体膜３３６の表面近傍のＩｎの濃度を高めることができる。
【０２０２】
酸化物半導体膜３３６として、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いる場合、加熱処理によってＺｎが脱離し濃度が低くなる。その結果、相対的にＩｎの濃度を高めることができる。
【０２０３】
また、金属元素Ｍの濃度は、酸化物半導体膜３３６の成膜条件、金属元素Ｍの種類または／および加熱処理の条件によって、高まることも、低まることもある。
【０２０４】
このように、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理を行うことで、第１の層４３６ａおよび第２の層４３６ｂを有する酸化物半導体膜４３６を形成する（図１２（Ａ）参照。）。
【０２０５】
ここで、第１の層４３６ａは、酸化物半導体膜３３６と同様の原子数比の層である。また、第２の層４３６ｂは、酸化物半導体膜３３６よりもＩｎの濃度が高い層である。なお、第２の層４３６ｂは、表面側ほどＩｎの濃度が高く、表面から１５ｎｍ、１０ｎｍまたは５ｎｍの範囲でＩｎの濃度勾配を有する。
【０２０６】
なお、加熱処理によって、下地絶縁膜１０２から酸化物半導体膜３３６へ酸素を供給すると好ましい。その場合、下地絶縁膜１０２として、加熱処理により酸素を放出する絶縁膜を設ければよい。加熱処理により酸素を放出する絶縁膜を設けるためには、実施の形態１で示したゲート絶縁膜１１２の成膜方法を参照すればよい。
【０２０７】
次に、酸化物半導体膜４３６を加工し、島状の酸化物半導体膜４０６を形成する（図１２（Ｂ）参照。）。なお、酸化物半導体膜４０６は、第１の層４３６ａおよび第２の層４３６ｂに対応する第１の層４０６ａおよび第２の層４０６ｂを有する。
【０２０８】
なお、図に示さないが、次に、ゲート電極４０４をマスクとし、酸化物半導体膜４０６に不純物を添加しても構わない。不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、加熱処理を行ってもよい。当該酸化物半導体膜への不純物の添加は、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成する処理の前に行っても構わない。その場合、酸化物半導体膜３３６の表面近傍に金属元素の濃度勾配を形成するために加熱処理を適用することで、当該酸化物半導体膜への不純物添加後の加熱処理を兼ねることもできる。
【０２０９】
次に、酸化物半導体膜４０６およびゲート電極４０４上に保護絶縁膜４１８を成膜する。保護絶縁膜４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０２１０】
次に、保護絶縁膜４１８を加工して、酸化物半導体膜４０６の第２の層４０６ｂを露出する一対の開口部を形成する。該開口部の形成は、酸化物半導体膜４０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜４０６の第２の層４０６ｂの表面の一部をエッチングしてしまっても構わないし、第２の層４０６ｂを貫通し、第１の層４０６ａを露出してしまっても構わない。
【０２１１】
次に、保護絶縁膜４１８、および露出された酸化物半導体膜４０６上に、一対の電極４１６となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
【０２１２】
次に、一対の電極４１６となる導電膜を加工し、一対の電極４１６を形成する（図１２（Ｃ）参照。）。
【０２１３】
なお、酸化物半導体膜４０６の第２の層４０６ｂを貫通し、第１の層４０６ａを露出してしまう場合、酸化物半導体膜４０６と第２の層４０６ｂは、第２の層４０６ｂの側面で接することになる。その場合、酸化物半導体膜４０６と一対の電極４１６との間に第２の層４０６ｂが設けられない構造となる。
【０２１４】
以上のようにして、図１０（Ｂ）に示すトランジスタを作製すればよい。
【０２１５】
図１０（Ｂ）に示すトランジスタは、酸化物半導体膜４０６において、第１の層４０６ａと第２の層４０６ｂとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。
【０２１６】
また、図１０と酸化物半導体膜の構成が異なるトランジスタについて、図１３に示す。
【０２１７】
図１３（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１３（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１３（Ｂ）に示す。なお、簡単のため、図１３（Ａ）においては、保護絶縁膜４６８、下地絶縁膜１０２などを省略して示す。
【０２１８】
図１３（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の層４５６ａおよび第２の層４５６ｂを有する酸化物半導体膜４５６と、酸化物半導体膜４５６上に設けられたゲート絶縁膜４６２と、ゲート絶縁膜４６２と重畳して設けられたゲート電極４５４と、ゲート電極４５４および酸化物半導体膜４５６を覆って設けられた、酸化物半導体膜４５６の一部を露出する開口部を有する保護絶縁膜４６８と、保護絶縁膜４６８の開口部を介して酸化物半導体膜４５６の第２の層４５６ｂと接して設けられた一対の電極４６６と、を有し、酸化物半導体膜４５６の第２の層４５６ｂは、一対の電極４６６との界面近傍に設けられる。
【０２１９】
なお、基板１００および下地絶縁膜１０２の材料および形成方法は、実施の形態１の説明を参照する。
【０２２０】
なお、図１３（Ｂ）に示すトランジスタは、酸化物半導体膜４５６の第２の層４５６ｂが、ゲート電極４５４と重畳する領域を除いた酸化物半導体膜４５６の表面および側面に設けられる点が図１０（Ｂ）に示すトランジスタと異なる。
【０２２１】
そのほか、ゲート絶縁膜４６２、ゲート電極４５４、保護絶縁膜４６８および一対の電極４６６は、それぞれゲート絶縁膜４１２、ゲート電極４０４、保護絶縁膜４６８および一対の電極４１６と同様の材料および形成方法とする。なお、ゲート電極４５４の側面に側壁絶縁膜が設けられても構わない。側壁絶縁膜を有することで、トランジスタのチャネル領域近傍にオフセット領域を設けることができる。
【０２２２】
なお、酸化物半導体膜４５６の第１の層４５６ａは、酸化物半導体膜４５６を構成する金属元素および酸素の原子数比が均一な層である。
【０２２３】
また、酸化物半導体膜４５６の第２の層４５６ｂは、酸化物半導体膜４５６を構成する金属元素の濃度勾配を有する層である。ここでは、酸化物半導体膜４５６の表面の法線ベクトルに沿って金属元素の濃度勾配を有する。第２の層４５６ｂの厚さは１５ｎｍ以下、１０ｎｍ以下または５ｎｍ以下である。
【０２２４】
このように、酸化物半導体膜４５６の第２の層４５６ｂは、金属元素の濃度勾配を有する。そのため、単に低抵抗の異種材料を用いた場合と比較して、酸化物半導体膜４５６中でキャリアの移動が阻害されにくい。
【０２２５】
以下に、図１４および図１５を用いて、図１３（Ｂ）に示すトランジスタの作製方法を示す。
【０２２６】
なお、図１４（Ａ）に示す、基板１００上に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に酸化物半導体膜３３６が成膜されるまでの作製方法については、実施の形態１および実施の形態３に示した説明を参照する。
【０２２７】
次に、酸化物半導体膜３３６を加工し、島状の酸化物半導体膜４５７を形成する（図１４（Ｂ）参照。）。
【０２２８】
次に、ゲート絶縁膜４６３を成膜する。
【０２２９】
次に、導電膜４５５を成膜する（図１４（Ｃ）参照。）。
【０２３０】
次に、導電膜４５５およびゲート絶縁膜４６３を加工し、ゲート電極４５４およびゲート絶縁膜４６２を形成する（図１５（Ａ）参照。）。なお、ゲート絶縁膜４６２は、ゲート電極４５４の加工に用いたレジストマスクを用いて加工してもよいし、該レジストマスクを除去した後に、ゲート電極４５４をマスクに用いて加工してもよい。このようにして酸化物半導体膜４５７の表面の一部を露出する。
【０２３１】
次に、酸化物半導体膜４５７の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理を行う。例えば、減圧処理、加熱処理、プラズマ処理または薬液処理で行えばよく、好ましくは減圧状態で加熱処理を行う。
【０２３２】
酸化物半導体膜４５７の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理は酸化物半導体膜４５７の露出後（ゲート絶縁膜４６２の形成後）、大気に暴露せずに行ってもよい。例えば、ドライエッチング装置の処理室で酸化物半導体膜４５７の露出後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持することで減圧処理を兼ねても構わない。
【０２３３】
または、ゲート絶縁膜４６２の形成時の基板温度を１００℃以上４００℃以下、好ましくは１５０℃以上３５０℃以下とすることで、酸化物半導体膜４５７の露出後、大気に暴露せずに減圧状態で加熱処理を行うことが可能となる。具体的には、酸化物半導体膜４５７の露出後、０．５分以上１２０分以下、好ましくは１分以上６０分以下の時間、基板１００を処理室に保持すればよい。
【０２３４】
または酸化物半導体膜４５７の露出後、ゲート絶縁膜４６２を形成した装置にて、減圧処理、加熱処理またはプラズマ処理を行ってもよい。
【０２３５】
このように、酸化物半導体膜４５７の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理を、大気に暴露せずに行うことで、コストの低減および生産性の向上が可能となる。
【０２３６】
加熱処理は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態において、５０℃以上６５０℃以下、好ましくは１００℃以上４５０℃以下の温度で行う。
【０２３７】
加熱処理によって、酸化物半導体膜４５７の表面近傍のＩｎの濃度を高めることができる。
【０２３８】
酸化物半導体膜４５７として、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いる場合、加熱処理によってＺｎが脱離し濃度が低くなる。その結果、相対的にＩｎの濃度を高めることができる。
【０２３９】
また、金属元素Ｍの濃度は、酸化物半導体膜４５７の成膜条件、金属元素Ｍの種類または／および加熱処理の条件によって、高まることも、低まることもある。
【０２４０】
このように、酸化物半導体膜４５７の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理を行うことで、第１の層４５６ａおよび第２の層４５６ｂを有する酸化物半導体膜４５６を形成する（図１５（Ｂ）参照。）。
【０２４１】
ここで、第１の層４５６ａは、酸化物半導体膜４５７と同様の原子数比の層である。また、第２の層４５６ｂは、酸化物半導体膜４５７よりもＩｎの濃度が高い層である。なお、第２の層４５６ｂは、表面側および側面側ほどＩｎの濃度が高く、表面から１５ｎｍ、１０ｎｍまたは５ｎｍの範囲でＩｎの濃度勾配を有する。
【０２４２】
なお、加熱処理によって、下地絶縁膜１０２から酸化物半導体膜４５７へ酸素を供給すると好ましい。その場合、下地絶縁膜１０２として、加熱処理により酸素を放出する絶縁膜を設ければよい。加熱処理により酸素を放出する絶縁膜を設けるためには、実施の形態１で示したゲート絶縁膜１１２の成膜方法を参照すればよい。
【０２４３】
なお、図に示さないが、次に、ゲート電極４５４をマスクとし、酸化物半導体膜４５６に不純物を添加しても構わない。不純物は、酸化物半導体膜を低抵抗化する不純物である。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、加熱処理を行ってもよい。当該酸化物半導体膜への不純物の添加は、酸化物半導体膜４５７の表面近傍および側面近傍に金属元素の濃度勾配を形成する処理の前に行っても構わない。その場合、酸化物半導体膜４５７の表面近傍および側面近傍に金属元素の濃度勾配を形成するための加熱処理により、当該酸化物半導体膜への不純物添加後の加熱処理を兼ねることもできる。
【０２４４】
次に、酸化物半導体膜４５６の第２の層４５６ｂを露出する開口部を有する保護絶縁膜４６８を形成する。
【０２４５】
次に、保護絶縁膜４６８、および露出された酸化物半導体膜４５６上に、一対の電極４６６を形成する（図１５（Ｃ）参照。）。
【０２４６】
以上のようにして、図１３（Ｂ）に示すトランジスタを作製すればよい。
【０２４７】
図１３（Ｂ）に示すトランジスタは、酸化物半導体膜４５６において、第１の層４５６ａと第２の層４５６ｂとの間でキャリアの移動が阻害されにくく、高いオン特性を得ることができる。
【０２４８】
また、酸化物半導体膜の導電率を高めるために酸化物半導体膜中の金属元素の原子数比を調整していることにより、作製したトランジスタにおいて、酸化物半導体膜中の原子数比は、容易に変動し得ない。そのため、当該トランジスタは、長期的に安定な電気特性が得られる。
【０２４９】
本実施の形態により、ソース領域およびドレイン領域の導電率が高く、オン特性に優れ、信頼性の高いトランジスタを、低いコストで生産性高く提供することができる。
【０２５０】
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０２５１】
（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到し得るものである。
【０２５２】
図１６にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０２５３】
トランジスタ２２３０は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いる。実施の形態１乃至実施の形態４に示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。
【０２５４】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０２５５】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを含んでもよい。
【０２５６】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを含んでもよい。
【０２５７】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０２５８】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０２５９】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてソースからチャネルを介してドレインに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
【０２６０】
なお、トランジスタ２２３０はオフ電流が小さい。そのため、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０２６１】
また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。
【０２６２】
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。
【０２６３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２６４】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０２６５】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０２６６】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０２６７】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用することができる。
【０２６８】
まずは、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用したＤＲＡＭについて図１７を用いて説明する。
【０２６９】
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１７（Ａ）参照。）。
【０２７０】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１７（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０２７１】
ここで、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０２７２】
また、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
【０２７３】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。
【０２７４】
次に、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用した不揮発性メモリについて図１８を用いて説明する。
【０２７５】
図１８（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０２７６】
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１８（Ｂ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０２７７】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０２７８】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０２７９】
ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０２８０】
また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
【０２８１】
なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用しても構わない。
【０２８２】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集積度の高い半導体記憶装置を得ることができる。
【０２８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２８４】
（実施の形態７）
実施の形態１乃至実施の形態４のいずれかに示すトランジスタまたは実施の形態６に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２８５】
図１９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１９（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８６】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８７】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２８８】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２８９】
図１９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる。
【０２９０】
図１９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２９１】
電源停止に関しては、図１９（Ｂ）または図１９（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１９（Ｂ）および図１９（Ｃ）の回路の説明を行う。
【０２９２】
図１９（Ｂ）および図１９（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１乃至実施の形態４のいずれかに示すトランジスタ用いた構成の一例を示す。
【０２９３】
図１９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態６に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２９４】
図１９（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２９５】
なお、図１９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２９６】
また、図１９（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２９７】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２９８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｅｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２９９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３００】
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７の少なくともいずれかを適用した電子機器の例について説明する。
【０３０１】
図２０（Ａ）は携帯型情報端末である。図２０（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
【０３０２】
図２０（Ｂ）は、ディスプレイである。図２０（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一形態を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０３０３】
図２０（Ｃ）は、デジタルスチルカメラである。図２０（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。
【０３０４】
図２０（Ｄ）は２つ折り可能な携帯情報端末である。図２０（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、表示部９６３１ａおよび表示部９６３１ｂに適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
【０３０５】
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０３０６】
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
【０３０７】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０３０８】
本実施例では、ガラス上に設けられた酸化物半導体膜から、減圧状態における加熱処理によりＺｎが脱離することを確認するために、ＴＤＳによる放出量評価を行った。なお、ＴＤＳによる放出量評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。
【０３０９】
ＴＤＳを行った試料の作製方法について以下に説明する。
【０３１０】
まずは、ガラス基板を準備した。
【０３１１】
次に、ガラス基板上に酸化物半導体膜を成膜した。
【０３１２】
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により５０ｎｍの厚さで成膜した。そのほかの成膜条件は、成膜電力を５００Ｗ（ＤＣ）とし、Ａｒを３０ｓｃｃｍおよびＯ２を１５ｓｃｃｍ流し、処理室の圧力を０．４Ｐａとした。
【０３１３】
ここで、酸化物半導体膜の成膜時の基板温度を室温または２００℃とした。
【０３１４】
次に、試料を１辺が１０ｍｍの正方形状に分断した。
【０３１５】
以上のようにして作製した１０ｍｍ角の試料に対し、ＴＤＳによる放出量評価を行った。なお、図２１に、ＴＤＳによる放出量評価時の基板表面温度とＭ／ｚが６４（Ｚｎに相当）の検出量の関係を示す。ここで、図２１（Ａ）は、酸化物半導体膜の成膜時の基板温度が室温の試料のＴＤＳ結果を示し、図２１（Ｂ）は、酸化物半導体膜の成膜時の基板温度が２００℃の試料のＴＤＳ結果を示す。
【０３１６】
図２１に示すように、基板表面温度の増大に伴い、酸化物半導体膜に含まれるＺｎが脱離していくことがわかった。特に、基板表面温度が３００℃以上では、酸化物半導体膜に含まれるＺｎの脱離が顕著になった。Ｚｎが脱離することにより、酸化物半導体膜中のＺｎの濃度が低くなり、相対的にＩｎの濃度が高くなることがわかる。
【０３１７】
また、酸化物半導体膜の成膜時の基板温度が室温の試料（図２１（Ａ）参照。）と２００℃の試料（図２１（Ｂ）参照。）と、を比較すると、成膜時の基板温度が２００℃の試料において、Ｚｎの脱離量が大きいことがわかった。Ｚｎの脱離量が大きいということは、それだけ酸化物半導体膜中のＺｎの濃度が低くなり、相対的にＩｎの濃度が高くなるといえる。
【実施例２】
【０３１８】
本実施例では、減圧処理または／および加熱処理による、ガラス上に設けられた酸化物半導体膜の原子数比の変化を、ＳＩＭＳによって評価した。ＳＩＭＳには、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ  ＡＤＥＰＴ１０１０を用いた。なお、Ｃｓ＋を一次イオンとして照射した。
【０３１９】
ＳＩＭＳを行った試料の作製方法について以下に説明する。
【０３２０】
まずは、ガラス基板を準備した。
【０３２１】
次に、ガラス基板上に酸化物半導体膜を成膜した。
【０３２２】
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により１００ｎｍの厚さで成膜した。そのほかの成膜条件は、成膜電力を５００Ｗ（ＤＣ）とし、Ａｒを３０ｓｃｃｍおよびＯ２を１５ｓｃｃｍ流し、処理室の圧力を０．４Ｐａとした。
【０３２３】
ここで、酸化物半導体膜の成膜時の基板温度を室温または２００℃とした。
【０３２４】
なお、酸化物半導体膜を室温で成膜した試料は、酸化物半導体膜の成膜後、室温かつ５×１０−５Ｐａ以下の減圧状態で１０分間以上保持した。
【０３２５】
同様に、酸化物半導体膜を２００℃の基板温度で成膜した試料は、基板温度を２００℃、圧力を４×１０−４Ｐａ以下の減圧状態に１５秒間保持した後、室温かつ５×１０−５Ｐａ以下の減圧状態で１０分間以上保持した。
【０３２６】
以上のようにして作製した試料に対し、ＳＩＭＳによる質量数が１１５（１１５Ｉｎに相当。以下Ｉｎと表記する。）、質量数が８４（６６Ｚｎおよび１６Ｏに相当。以下Ｚｎ＋Ｏと表記する。）、質量数が７１（７１Ｇａに相当。以下Ｇａと表記する。）、質量数が１６（１６Ｏに相当。以下Ｏと表記する。）の二次イオン強度の深さ方向分析を行った。なお、図２２は、酸化物半導体膜を室温で成膜した試料のＳＩＭＳ結果を示し、図２３は、酸化物半導体膜を２００℃の基板温度で成膜した試料のＳＩＭＳ結果を示す。
【０３２７】
ここで、深さとは、試料表面を基準としたときの深さをいう。
【０３２８】
図２２より、Ｉｎ、Ｚｎ＋ＯおよびＧａにおける深さ１２ｎｍ程度と深さ２ｎｍ程度（表面近傍）の二次イオン強度を比較した。Ｉｎは、深さ１１．７９ｎｍにおける二次イオン強度は５９４２個／秒であったが、深さ２．０６ｎｍにおける二次イオン強度は９５０３個／秒と大きい値であった。同様に、Ｚｎ＋Ｏは、深さ１１．６８ｎｍにおける二次イオン強度は２２０８６７個／秒であったが、深さ１．９５ｎｍにおける二次イオン強度は８３８１７個／秒と小さい値であった。同様に、Ｇａは、深さ１１．５９ｎｍにおける二次イオン強度は１２２４個／秒であったが、深さ１．８６ｎｍにおける二次イオン強度は５９３個／秒と小さい値であった。
【０３２９】
従って、酸化物半導体膜を室温で成膜し、その後、５×１０−５Ｐａ以下の減圧状態で１０分間以上保持した試料は、基板表面近傍で金属元素の濃度勾配を有することがわかった。具体的には、基板表面近傍の深さ２ｎｍ程度の二次イオン強度と、深さ１２ｎｍ程度の二次イオン強度を比較すると、Ｉｎは基板表面近傍で濃度が高く、Ｚｎは基板表面近傍で濃度が低く、かつＧａは基板表面近傍で濃度が低くなることがわかった。
【０３３０】
また、図２３より、Ｉｎ、Ｚｎ＋ＯおよびＧａにおける深さ１５ｎｍ程度と深さ５ｎｍ程度（表面近傍）の二次イオン強度を比較した。Ｉｎは、深さ１５．０ｎｍにおける二次イオン強度は５０８４個／秒であったが、深さ５．０１ｎｍにおける二次イオン強度は１３９１９個／秒と大きい値であった。同様に、Ｚｎ＋Ｏは、深さ１４．９ｎｍにおける二次イオン強度は１８８９６９個／秒であったが、深さ４．８９ｎｍにおける二次イオン強度は２６５７１個／秒と特に小さい値であった。同様に、Ｇａは、深さ１４．８ｎｍにおける二次イオン強度は１１０９個／秒であったが、深さ４．７８ｎｍにおける二次イオン強度は１３７８個／秒とやや大きい値であった。
【０３３１】
従って、酸化物半導体膜を２００℃の基板温度で成膜し、その後、基板温度を２００℃、圧力を４×１０−４Ｐａ以下の減圧状態に１５秒間保持した後、５×１０−５Ｐａ以下の減圧状態で１０分間以上保持した試料は、基板表面近傍で金属元素の濃度勾配を有することがわかった。具体的には、基板表面近傍の深さ５ｎｍ程度の二次イオン強度と、深さ１５ｎｍ程度の二次イオン強度を比較すると、Ｉｎは基板表面近傍で濃度が高く、Ｚｎは基板表面近傍で濃度が特に低く、かつＧａは基板表面近傍で濃度がやや高くなることがわかった。
【０３３２】
なお、図２２および図２３において、基板表面近傍とした深さが異なるが、これはＯの二次イオン強度が大きく変化する深さからおおよその基板表面を決定し、そこを基準としているためである。
【０３３３】
以上に示すように、本実施例で評価した試料である酸化物半導体膜中の金属元素は、表面近傍において濃度勾配を有することがわかった。一方、表面から１５ｎｍ以上の深さにおいては、濃度勾配はほとんど見られないことがわかった。
【０３３４】
本実施例より、酸化物半導体膜の成膜後、減圧処理または／および加熱処理を行うことで、酸化物半導体膜の表面近傍のＩｎの濃度が高まることがわかる。
【符号の説明】
【０３３５】
１００    基板
１０２    下地絶縁膜
１０４    ゲート電極
１０６    酸化物半導体膜
１０６ａ    第１の層
１０６ｂ    第２の層
１０７    酸化物半導体膜
１０７ａ    第１の層
１０７ｂ    第２の層
１１２    ゲート絶縁膜
１１６    電極
１１７    導電膜
１１８    保護絶縁膜
１３６    酸化物半導体膜
１３７    酸化物半導体膜
１３７ａ    第１の層
１３７ｂ    第２の層
２０６    酸化物半導体膜
２０６ａ    第１の層
２０６ｂ    第２の層
２１４    保護絶縁膜
２１５    保護絶縁膜
２１６    電極
２３６    酸化物半導体膜
３０４    ゲート電極
３０６    酸化物半導体膜
３０６ａ    第１の層
３０６ｂ    第２の層
３０７    酸化物半導体膜
３０７ａ    第１の層
３０７ｂ    第２の層
３１２    ゲート絶縁膜
３１６    電極
３１７    導電膜
３３６    酸化物半導体膜
３３７    酸化物半導体膜
３３７ａ    第１の層
３３７ｂ    第２の層
４０４    ゲート電極
４０５    導電膜
４０６    酸化物半導体膜
４０６ａ    第１の層
４０６ｂ    第２の層
４１２    ゲート絶縁膜
４１３    ゲート絶縁膜
４１６    電極
４１８    保護絶縁膜
４３６    酸化物半導体膜
４３６ａ    第１の層
４３６ｂ    第２の層
４５４    ゲート電極
４５５    導電膜
４５６    酸化物半導体膜
４５６ａ    第１の層
４５６ｂ    第２の層
４５７    酸化物半導体膜
４６２    ゲート絶縁膜
４６３    ゲート絶縁膜
４６６    電極
４６８    保護絶縁膜
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２２００    画素
２２１０    液晶素子
２２２０    キャパシタ
２２３０    トランジスタ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３３    留め具
９６３８    操作スイッチ
【図１】
0006013676.tif 000004
【図２】
0006013676.tif 000005
【図３】
0006013676.tif 000006
【図４】
0006013676.tif 000007
【図５】
0006013676.tif 000008
【図６】
0006013676.tif 000009
【図７】
0006013676.tif 000010
【図８】
0006013676.tif 000011
【図９】
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【図１０】
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【図１１】
0006013676.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0006013676.tif 000019
【図１７】
0006013676.tif 000020
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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