(57)【特許請求の範囲】
【請求項１】
基板上の第１の電極と、
前記第１の電極上の絶縁層と、
前記絶縁層上のゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の半導体層と、を有し、
前記半導体層は、前記絶縁層を介して前記第１の電極と重なる第１の領域と、前記絶縁層を介して前記第１の電極と重なる第２の領域と、前記ゲート絶縁層を介して前記ゲート電極と重なる第３の領域と、を有し、
前記ゲート電極の高さは、前記ゲート電極の、チャネル長の方向の断面における底辺の長さ以上であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第３の領域にチャネルが形成されることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記チャネル長は、前記底辺の長さの２倍以上であることを特徴とする半導体装置。
【請求項４】
請求項１または請求項３のいずれか一項において、
前記半導体層は、酸化物半導体を有することを特徴とする半導体装置。
【請求項５】
基板上の第１の電極と、
前記基板上の第２の電極と、
前記第１電極上及び前記第２の電極上の絶縁層と、
前記絶縁層上のゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の半導体層と、を有し、
前記半導体層は、前記絶縁層を介して前記第１の電極と重なる第１の領域と、前記絶縁層を介して前記第２の電極と重なる第２の領域と、前記ゲート絶縁層を介して前記ゲート電極と重なる第３の領域と、を有し、
前記ゲート電極の高さは、前記ゲート電極の、チャネル長の方向の断面における底辺の長さ以上であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第３の領域にチャネルが形成されることを特徴とする半導体装置。
【請求項７】
請求項５または請求項６において、
前記第１の領域と前記第２の領域は、互いに異なる導電型を有することを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記チャネル長は、前記底辺の長さの２倍以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の作製方法に関する。特に、半導体集積回路の微細化技術に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体素子、電気光学装置、記憶装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体素子のひとつとしてトランジスタが広く知られており、ＳＲＡＭやＤＲＡＭなどの記憶装置、液晶素子やＥＬ素子などを用いた表示装置などに盛んに使用されている。また、これら半導体装置の高集積化、高精細化の要求により、一つのトランジスタが占める面積を少なくすることが求められている。しかしながら、一つのトランジスタの占有面積が小さくなり、特にトランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりソースとドレインが意図せず導通してしまうパンチスルー現象が起きやすくなり、トランジスタがスイッチング素子として機能しなくなることが問題視されていた。
【０００４】
このような問題に対して、トランジスタを３次元に形成し、一つのトランジスタの占有面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。
【０００５】
例えば、特許文献１では、逆スタガ構造のトランジスタにおいて、トランジスタのチャネルを２つのゲート電極を横切るように設け、ゲート電極の段差分をチャネル長に加算する構成が示されている。
【０００６】
さらに、特許文献２では、特許文献１の構成に加え、それぞれのゲート電極の厚さをそれぞれのゲート電極の幅よりも厚くして、相対的にゲート電極の厚み分のチャネル長を長くする構成が示されている。
【０００７】
また、特許文献３では、逆スタガ構造のトランジスタにおいて、ゲート電極を凹状にし、トランジスタのチャネルをゲート電極の凹状の段差を横切るように設け、ゲート電極の段差分をチャネル長に加算する構成が示されている。
【０００８】
さらに、特許文献４では、特許文献３の構成に加え、、凹状のゲート電極の厚さを凹状のゲート電極の段差間の間隔より厚くして、相対的にゲート電極の厚み分のチャネル長を長くする構成が示されている。これにより、一つのトランジスタの占有面積が縮小され、平面寸法が微細化しても短チャネル効果によるパンチスルー現象を起しにくいチャネル長を確保することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−１１００９５号公報
【特許文献２】特開平５−１１００９６号公報
【特許文献３】特開平５−１１００９７号公報
【特許文献４】特開平５−１１００９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の構成では一つのトランジスタに対してゲート電極を複数形成する必要がある。また、ゲート電極に、ゲート電極を凹状とするための窪みを形成する必要がある。また、ソース領域及びドレイン領域の形成を、レジストをマスクとして用いたイオン注入法により行うため、レジストマスク形成のためのフォトリソグラフィ工程における位置合わせ誤差を考慮する必要があり、トランジスタの微細化が難しいという問題がある。
【００１１】
そこで本発明の一様態は、微細化が容易な半導体装置を提供することを課題の一とする。
【００１２】
本発明の一様態は、微細化しても短チャネル効果が生じにくい半導体装置を提供することを課題の一とする。
【００１３】
生産性の良い半導体装置を提供することを課題の一とする。
【００１４】
信頼性の良い半導体装置を提供することを課題の一とする。
【００１５】
消費電力の少ない半導体装置を提供することを課題の一とする。
【００１６】
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
【課題を解決するための手段】
【００１７】
トランジスタのゲート電極を、トランジスタのチャネル長方向の断面形状において、ゲート電極の高さが底辺の長さ以上となるように形成する。そして、該ゲート電極上に、ゲート絶縁層を介して半導体層を形成する。半導体層の、ゲート絶縁層を介してゲート電極と対向する領域にチャネルが形成される。このような構成とすることで、実効的なチャネル長を、トランジスタを上面から見たときのチャネル長の２倍以上とすることが可能となり、微細化しても短チャネル効果が生じにくく、信頼性の高い半導体装置を実現することができる。
【００１８】
また、半導体層と重畳し、ゲート電極より下層に絶縁層を介して電極（以下、「下部電極」ともいう）を設ける。下部電極と重畳する半導体層は、下部電極の電位（電界）により導電型が付与され、ソース領域及びドレイン領域が形成される。半導体層のうち、ゲート絶縁層を介してゲート電極と対向する領域は、ゲート電極がシールドとして機能するため、下部電極からの電界の影響を受けない。
【００１９】
すなわち、不純物導入工程を用いることなく、自己整合によりチャネル形成領域、ソース領域及びドレイン領域を形成することができる。不純物導入工程を不要とすることができるため、半導体装置の生産性を向上させることができる。また、トランジスタの微細化が容易となる。
【００２０】
また、下部電極の電位を調節することにより、ソース領域及びドレイン領域の抵抗値を変化させることができる。
【００２１】
本発明の一態様は、基板上に下部電極が形成され、下部電極上に絶縁層を介してゲート電極が形成され、ゲート電極上にゲート絶縁層が形成され、ゲート絶縁層上に半導体層が形成され、半導体層は、下部電極と対向する第１の領域および第２の領域と、ゲート電極と対向する第３の領域を有し、ゲート電極の高さは、ゲート電極の、チャネル長の方向の断面における底辺の長さ以上であることを特徴とする半導体装置である。
【００２２】
半導体層の、第１の領域または第２の領域のどちらか一方がソース領域として機能し、他方がドレイン領域として機能する。また、半導体層の第３の領域にチャネルが形成される。
【００２３】
チャネル長の方向の断面におけるゲート電極の高さを底辺の長さで割った値（アスペクト比）は、１以上が好ましく、２以上がさらに好ましい。ゲート電極のアスペクト比が大きいほど短チャネル効果が抑制され、信頼性の高い半導体装置を実現することができる。
【００２４】
また、下部電極を少なくとも第１の電極と第２の電極に分けて形成し、半導体層の第１の領域と重畳する第１の電極に第１の電位を供給し、半導体層の第２の領域と重畳する第２の電極に第２の電位を供給し、第１の領域と第２の領域の抵抗値を異ならせることができる。すなわち、半導体層のソース領域とドレイン領域の抵抗値を異ならせることができる。
【００２５】
本発明の一態様は、基板上に、第１の電極と第２の電極が形成され、第１の電極及び第２の電極の上層に絶縁層を介してゲート電極が形成され、ゲート電極上にゲート絶縁層を介して半導体層が形成され、半導体層は、第１の電極と重畳する第１の領域と、第２の電極と重畳する第２の領域と、ゲート電極と対向する第３の領域を有し、ゲート電極の高さは、前記ゲート電極の、チャネル長の方向の断面における底辺の長さ以上であることを特徴とする半導体装置である。
【００２６】
なお、第１の電極および第２の電極は、ゲート電極と重畳していなくてもよい。
【００２７】
また、第１の電極と第２の電極に極性の異なる電位を供給して、第１の領域と第２の領域に異なる導電型を付与することができる。すなわち、一つの半導体素子を、トランジスタ、ダイオード、光電変換素子等に切り替えて用いることができる。また、一つのトランジスタを、ｐ型トランジスタまたはｎ型トランジスタに任意に切り替えることができる。
【発明の効果】
【００２８】
本発明の一様態によれば、微細化が容易な半導体装置を提供することができる。
【００２９】
本発明の一様態によれば、微細化しても短チャネル効果を生じにくい半導体装置を提供することができる。
【００３０】
本発明の一様態によれば、生産性の良い半導体装置を提供することができる。
【００３１】
本発明の一様態によれば、信頼性の良い半導体装置を提供することができる。
【００３２】
本発明の一様態によれば、消費電力の少ない半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の構成を説明する図。
【図２】半導体装置の作製工程を説明する図。
【図３】半導体層の作製方法の一例を説明する図。
【図４】半導体装置の構成を説明する図。
【図５】半導体装置の構成を説明する図。
【図６】半導体装置の構成を説明する図。
【図７】半導体装置の構成を説明する図。
【図８】半導体装置の構成を説明する図。
【図９】半導体装置の構成を説明する図。
【図１０】ＣＰＵの具体例を示す図。
【図１１】電子機器の一例を説明する図。
【発明を実施するための形態】
【００３４】
以下に開示される発明の実施の態様について、図面を参照して説明する。但し、以下に開示される発明は多くの異なる態様で実施することが可能であり、以下に開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３６】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００３７】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００３８】
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００３９】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４０】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。
【００４１】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構成及び作製方法について、図１乃至図３を用いて説明する。
【００４２】
図１（Ａ１）は、トランジスタ１００の上面を示しており、図１（Ｂ１）は、図１（Ａ１）におけるＸ１−Ｘ２で示した部位の断面を示している。また、図１（Ａ２）は、トランジスタ１００の上面を示しており、図１（Ｂ２）は、図１（Ａ２）におけるＸ１−Ｘ２で示した部位の断面を示している。なお、図１（Ｂ１）及び図１（Ｂ２）は、トランジスタ１００のチャネル長方向の断面図である。
【００４３】
トランジスタ１００は、基板１０１上に電極１０２が形成されている。また、電極１０２上に絶縁層１０３が形成され、絶縁層１０３上にゲート電極１０４が形成されている。ゲート電極１０４は、高さ（厚さ）が、チャネル長方向の断面における底辺の長さよりも高い形状を有している。
【００４４】
また、ゲート電極１０４上にゲート絶縁層１０５が形成され、ゲート絶縁層１０５上に島状の半導体層１０６が形成されている。また、島状の半導体層１０６上に絶縁層１０８が形成され、絶縁層１０８上に絶縁層１０９が形成されている。また、絶縁層１０９上にソース電極１１１ａ及びドレイン電極１１１ｂが形成され、絶縁層１０８及び絶縁層１０９に形成されたコンタクトホール１１０を介して島状の半導体層１０６に電気的に接続されている。また、ソース電極１１１ａ及びドレイン電極１１１ｂ上に絶縁層１１２が形成されている。なお、コンタクトホール１１０は、半導体層１０６中のソース領域１０７ａが形成される領域上と、ドレイン領域１０７ｂが形成される領域上に、それぞれ形成されている。
【００４５】
電極１０２に電位を供給し、電極１０２と重畳する島状の半導体層１０６に電界を加えることで、島状の半導体層１０６中にキャリアを生じさせる。図１（Ａ２）及び図１（Ｂ２）は、電極１０２に島状の半導体層１０６中にキャリアを生じさせる電位を供給し、島状の半導体層１０６中の電極１０２と重畳する領域にソース領域１０７ａ及びドレイン領域１０７ｂが形成された状態を示している。なお、島状の半導体層１０６のうち、ゲート絶縁層１０５を介してゲート電極１０４と対向する領域は、電極１０２から生じる電界がゲート電極１０４で遮断されキャリアが生じない。このため、島状の半導体層１０６の、ゲート絶縁層１０５を介してゲート電極１０４と対向する領域は、チャネル形成領域１０７ｃとなる。
【００４６】
例えば、島状の半導体層１０６を真性（ｉ型）半導体または実質的に真性な半導体を用いて形成し、電極１０２に正の電位を供給すると、ソース領域１０７ａ及びドレイン領域１０７ｂがｎ型化され、チャネル形成領域１０７ｃはｉ型または実質的にｉ型のままとなる。また、電極１０２に供給する電位の大きさにより、ソース領域１０７ａ及びドレイン領域１０７ｂのキャリア濃度を変化させることが可能である。よって、電極１０２に供給する電位の大きさにより、ソース領域１０７ａ及びドレイン領域１０７ｂの抵抗値を制御することが可能となる。
【００４７】
なお、真性半導体は、理想的には、不純物を含まずにフェルミレベルが禁制帯のほぼ中央に位置する半導体であるが、本明細書では、ドナーとなる不純物またはアクセプタとなる不純物を添加して、フェルミレベルが禁制帯のほぼ中央に位置するようにした半導体も含む。
【００４８】
また、島状の半導体層１０６の、ゲート絶縁層１０５を介してゲート電極１０４と対向する領域は、ゲート電極１０４がシールドとして機能し、電極１０２の電位（電界）に影響されない。すなわち、自己整合によりチャネル形成領域１０７ｃが形成される。また、イオン注入法などによる不純物導入工程を用いずにソース領域１０７ａ及びドレイン領域１０７ｂを形成することが可能であるため、微細化が可能で、生産性に優れた半導体装置を作製することができる。
【００４９】
また、ゲート電極１０４を、チャネル長方向の断面形状において、高さが底辺の長さ以上となる形状とし、ゲート電極１０４を覆って島状の半導体層１０６を形成することで、トランジスタの占有面積を小さくしつつ、トランジスタのチャネル長を短チャネル効果が生じにくい長さにすることができる。具体的には、底辺の長さが５０ｎｍで、高さが５０ｎｍのゲート電極１０４を覆って島状の半導体層１０６を形成すると、上面から見たチャネル長は５０ｎｍであるが、実効的なチャネル長は１００ｎｍ以上となる。すなわち、実効的なチャネル長を、上面から見たチャネル長（ゲート電極１０４のチャネル長方向の断面形状における底辺の長さ）の２倍以上とすることができる。ゲート電極１０４の高さを底辺の長さで割った値（アスペクト比）は、１以上が好ましく、２以上がさらに好ましい。
【００５０】
続いて、本実施の形態に開示するトランジスタ１００の作製方法の一例について、図２を用いて説明する。
【００５１】
まず、基板１０１上に電極１０２を形成する。基板１０１に使用することができる基板に大きな制限はないが、ガラス基板、セラミック基板、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板１０１にステンレス合金等の金属の基板を用いることもできる。基板１０１に導電性の基板を用いる場合は、基板１０１を電極１０２として用いることで、電極１０２を省略することができる。
【００５２】
ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタを直接作製してもよいし、他の作製基板上にトランジスタを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタとの間に、剥離層を設けるとよい。
【００５３】
また、基板１０１と電極１０２の間に、下地層を設けてもよい。下地層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができ、基板１０１からの不純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。下地層は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
【００５４】
また、下地層に、塩素、フッ素などのハロゲン元素を含ませることで、基板１０１からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【００５５】
次に、スパッタリング法、真空蒸着法、またはメッキ法を用いて電極１０２となる導電層を形成する。導電層は必要に応じて選択的にエッチングしてもよい。導電層を選択的にエッチングする場合は、導電層上にレジストマスクを形成し、ドライエッチング法またはウェットエッチング法により、導電層の不要部分を除去すればよい。導電層上に形成するレジストマスクは印刷法、インクジェット法、フォトリソグラフィ法等を適宜用いることができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００５６】
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
【００５７】
電極１０２となる導電層の材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を含む材料を用いてもよい。
【００５８】
また、電極１０２となる導電層は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【００５９】
また、電極１０２となる導電層は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
【００６０】
次に、電極１０２上に、絶縁層１０３を形成する。絶縁層１０３は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができる。
【００６１】
また、絶縁層１０３として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）絶縁層の厚さを変えないまま、物理的な絶縁層を厚くすることにより、この後形成するゲート電極１０４と電極１０２間に生じる漏れ電流（リーク電流）を低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。絶縁層１０３の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２００ｎｍ以下とするとよい。
【００６２】
絶縁層１０３は、スパッタリング法、ＣＶＤ法等により形成する。また、絶縁層１０３の形成は、スパッタリング法やＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
【００６３】
また、絶縁層１０３に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して絶縁層１０３を酸素過剰な状態としてもよい。酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。例えば、酸素を含む雰囲気下で行うプラズマ処理を行う場合は、アッシング装置を用いることができる。
【００６４】
本実施の形態では、絶縁層１０３として、スパッタリング法により電極１０２上に酸化シリコンを１００ｎｍの厚さで形成する。
【００６５】
次に、絶縁層１０３上に導電層を形成し、フォトリソグラフィ工程により導電層を選択的にエッチング除去し、ゲート電極１０４（これと同じ層で形成される配線を含む）を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、チャネル長（Ｌ）の短い微細なトランジスタを作製するときは、パターンの解像度を向上させるために、フォトリソグラフィの光源としてｉ線（３６５ｎｍ）以下の波長の短い光を用いることが好ましい。
【００６６】
ゲート電極１０４に用いる導電層は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を含む材料を用いてもよい。
【００６７】
また、ゲート電極１０４となる導電層は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【００６８】
また、ゲート電極１０４となる導電層は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
【００６９】
また、ゲート電極１０４となる導電層に、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いてもよい。
【００７０】
これらの材料は５ｅＶ以上の仕事関数を有し、ゲート絶縁層１０５を介してこの後形成する半導体層１０６と対向させることで、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのｎ型トランジスタを実現できる。
【００７１】
なお、例えば、半導体層１０６に窒素を含むインジウムガリウム亜鉛酸化物を用いる場合、少なくとも半導体層１０６より高い窒素濃度、具体的には窒素濃度が７原子％以上のインジウムガリウム亜鉛酸化物を用いればよい。
【００７２】
また、ゲート電極１０４となる導電層は、上記５ｅＶ以上の仕事関数を有する材料、上記透光性を有する導電性材料、または上記金属元素を含む材料を適宜組み合わせた積層構造とすることもできる。
【００７３】
ゲート電極１０４となる導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ドライエッチング法で行う場合のエッチングガスとしては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。
【００７４】
本実施の形態では、ゲート電極１０４となる導電層として、厚さ１００ｎｍのタングステンを形成し、フォトリソグラフィ工程によりアスペクト比２（チャネル長方向の断面における底辺の長さが５０ｎｍ）のゲート電極１０４を形成する（図２（Ａ）参照）。
【００７５】
なお、ゲート電極１０４の側面の形状を、順テーパーとすることが好ましい。順テーパーとは、断面において、下地となる層に他の層が厚さを増して接する構成をいう。テーパー角とは、テーパー形状を有する層（例えば、ゲート電極１０４）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。層の端部を順テーパー形状とすることで、その上に形成する層が途切れてしまう現象（段切れ）を防ぎ、被覆性を向上させることができる。
【００７６】
次に、ゲート電極１０４上にゲート絶縁層１０５を形成する。ゲート絶縁層１０５は、絶縁層１０３と同様の材料及び方法で形成することができる。ゲート絶縁層１０５の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは１００ｎｍ以下とするとよい。また、この後形成する半導体層１０６に酸化物半導体を用いる場合は、ゲート絶縁層１０５に、加熱により酸素放出される材料を用いることが好ましい。「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００７７】
また、ゲート絶縁層１０５に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入してゲート絶縁層１０５を酸素過剰な状態としてもよい。酸素の導入は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。例えば、酸素を含む雰囲気下で行うプラズマ処理を行う場合は、アッシング装置を用いることができる。
【００７８】
本実施の形態では、ゲート絶縁層１０５として、ゲート電極１０４上に酸化シリコンを５０ｎｍの厚さで形成する。
【００７９】
次に、ゲート絶縁層１０５上に半導体膜を形成し、フォトリソグラフィ工程により島状の半導体層１０６を形成する。島状の半導体層１０６を形成するための半導体膜としては、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。また、半導体膜の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。上記半導体膜は、スパッタリング法、ＣＶＤ法により形成することができる。
【００８０】
また、半導体層１０６を形成するための半導体膜に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。このため、消費電力の少ない半導体装置を実現することができる。
【００８１】
酸化物半導体膜は、スパッタリング法により形成することができる。半導体膜に酸化物半導体を用いる場合は、酸化物半導体に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体の成膜の前処理として、スパッタリング装置の予備加熱室で、ゲート電極１０４及びゲート絶縁層１０５が形成された基板１０１を予備加熱し、基板１０１に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、ゲート絶縁層１０５の形成前に、ゲート電極１０４まで形成した基板１０１にも同様に行ってもよい。
【００８２】
また、酸化物半導体として非晶質酸化物半導体を用いてもよいが、結晶性酸化物半導体を用いることが好ましい。半導体層１０６に結晶性酸化物半導体を用いることで、可視光や紫外光の照射よるトランジスタの電気的特性変化を抑制し、信頼性の高い半導体装置とすることができる。さらに、該結晶性酸化物半導体は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶性酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；  ＣＡＡＣ−ＯＳとも呼ぶ）である。
【００８３】
ここで、図３にｃ軸配向を有した結晶性酸化物半導体を得る方法について、三つ例示しておく。一つ目は、成膜温度を４００℃以上４５０℃以下として酸化物半導体の成膜を行い、図３（Ａ）に示す矢印の方向にｃ軸配向させる方法である。二つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、図３（Ｂ）に示す矢印の方向にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、図３（Ｃ）に示す矢印の方向にｃ軸配向させる方法である。
【００８４】
図３（Ａ）、図３（Ｂ）、及び図３（Ｃ）に示すように、いずれの方法であっても、酸化物半導体層１４４の表面の凹凸に対して垂直な方向に結晶成長が行われ、ｃ軸配向した結晶性酸化物半導体を得ることができる。
【００８５】
酸化物半導体としては、亜鉛を含む金属酸化物半導体を用いることができる。また、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体や、Ｉｎ−Ｇａ系の材料、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＳｉＯ２を含ませてもよい。酸化物半導体は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。
【００８６】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。このとき、酸化物半導体の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。
【００８７】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００８８】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物半導体を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８９】
本実施の形態では、半導体膜として酸化物半導体をＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで形成する。酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
【００９０】
ここで、酸化物半導体膜を形成するスパッタリング装置について、以下に詳細を説明する。
【００９１】
酸化物半導体を形成する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【００９２】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【００９３】
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００９４】
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【００９５】
さらに、スパッタガスを成膜室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００９６】
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００９７】
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【００９８】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００９９】
酸化物半導体をスパッタリング法で作製するためのターゲットは、例えば、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比で有するターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【０１００】
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１０１】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１０２】
酸化物半導体の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。
【０１０３】
基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を形成する。
【０１０４】
また、酸化物半導体中のＮａやＬｉなどのアルカリ金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０１０５】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０１０６】
なお、上記スパッタリング装置を用いても、酸化物半導体膜は少なからず窒素を含んで形成される場合がある。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜中の窒素濃度が、５×１０１８ａｔｏｍｓ／ｃｍ３未満で含まれる場合がある。
【０１０７】
また、ゲート絶縁層１０５の形成と島状の半導体層１０６となる酸化物半導体膜の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に触れることなく連続して行うことで、ゲート絶縁層１０５と酸化物半導体膜の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐことができる。
【０１０８】
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体膜中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体膜を高純度化することができる。
【０１０９】
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１１０】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１１１】
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１１２】
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１１３】
また、脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して酸化物半導体膜中に酸素を供給してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【０１１４】
水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性）の酸化物半導体又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的には、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
【０１１５】
次いで、酸化物半導体膜をフォトリソグラフィ工程により選択的にエッチング除去し、島状の半導体層１０６を形成する（図２（Ｂ）参照）。また、島状の半導体層１０６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１１６】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【０１１７】
次に、島状の半導体層１０６上に、絶縁層１０８を形成する。絶縁層１０８は、ゲート絶縁層１０５と同様の材料及び方法で形成することができる。なお、島状の半導体層１０６に酸化物半導体を用いる場合、絶縁層１０８として、または、絶縁層１０８と積層して、酸化物半導体と同種の成分を含む金属酸化物層を形成してもよい。
【０１１８】
本実施の形態では、絶縁層１０８として、膜厚１００ｎｍの酸化シリコンをスパッタリング法を用いて形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコンのスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタリング法による成膜を行うと酸化シリコンを形成することができる。
【０１１９】
また、島状の半導体層１０６に酸化物半導体を用いた場合、絶縁層１０８形成後に、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層が絶縁層１０８と接した状態で昇温される。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
【０１２０】
島状の半導体層１０６に酸化物半導体を用いた場合、島状の半導体層１０６と酸素を含む絶縁層１０８とを接した状態で熱処理を行うと、酸素を含む絶縁層１０８から島状の半導体層１０６へ酸素を供給することができる。酸化物半導体中へ酸素が供給されることにより、脱水化または脱水素化により生じた酸化物半導体中の酸素欠損を補い、酸化物半導体をｉ型（真性）化することができる。
【０１２１】
次に、絶縁層１０８上に絶縁層１０９を形成する。絶縁層１０９は、表面凹凸を低減するための平坦化絶縁層として機能する絶縁層が好ましい。絶縁層１０９としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる（図２（Ｃ）参照）。
【０１２２】
また、絶縁層１０９形成後にＣＭＰ処理を行い、絶縁層１０９の表面凹凸を軽減させてもよい。ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１２３】
上記ＣＭＰ処理によって、絶縁層１０９の表面の二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下（好ましくは０．５ｎｍ以下）とすることができる。ＣＭＰ処理を行うことにより、後に電極または配線等が形成される表面の平坦性を向上させ、半導体装置の高集積化を容易とし、信頼性を向上させることができる。
【０１２４】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１０９の表面の平坦性をさらに向上させることができる。
【０１２５】
次に、絶縁層１０８及び絶縁層１０９の一部をフォトリソグラフィ工程により選択的にエッチングしてコンタクトホール１１０を形成し、島状の半導体層１０６の一部を露出させる。絶縁層１０８及び絶縁層１０９のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
【０１２６】
次に、絶縁層１０３上に導電層を形成し、フォトリソグラフィ工程により導電層を選択的にエッチング除去し、ソース電極１１１ａ及びドレイン電極１１１ｂ（これと同じ層で形成される配線を含む）を形成する（図２（Ｄ）参照）。ソース電極１１１ａ及びドレイン電極１１１ｂの形成は、ゲート電極１０４と同様の材料及び方法により行うことができる。以上の工程により、トランジスタ１００を形成することができる。
【０１２７】
また、ソース電極１１１ａ及びドレイン電極１１１ｂ上に、さらに絶縁層１１２を形成してもよい。例えば、プラズマＣＶＤ法やスパッタリング法等を用いて窒化シリコン層を形成する。絶縁層１１２には、水分や、水素イオンや、ＯＨ−などの不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁物である窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウムなどを用いると良い。本実施の形態では、絶縁層１１２に窒化シリコンを用いる（図２（Ｄ）参照）。
【０１２８】
トランジスタ１００の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
【０１２９】
本実施の形態によれば、トランジスタの占有面積が小さくても短チャネル効果が生じにくく信頼性の高い半導体装置を作製することができる。また、半導体装置の消費電力を低減することができる。また、半導体装置の生産性を向上させることができる。
【０１３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１３１】
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタ１００と一部異なる構成を有するトランジスタ１５０について、図４を用いて説明する。
【０１３２】
図４（Ａ）は、トランジスタ１５０の上面を示しており、図４（Ｂ）及び図４（Ｃ）は、図４（Ａ）におけるＹ１−Ｙ２で示した部位の断面を示している。なお、図４（Ｂ）及び図４（Ｃ）は、トランジスタ１５０のチャネル長方向の断面図である。
【０１３３】
本実施の形態に示すトランジスタ１５０は、実施の形態１で説明したトランジスタ１００とゲート絶縁層の構成が異なる。半導体素子の微細化が進むと、スケーリング則に従いゲート絶縁層の薄膜化が要求される。ゲート絶縁層の薄膜化が進むと、ピンホールなどの欠陥によるリーク電流の増大や、絶縁耐圧の低下等が問題となる。そこで、トランジスタ１５０のゲート絶縁層を陽極酸化法により形成する。
【０１３４】
図４（Ｂ）は、ゲート電極１０４の上に陽極酸化法により酸化層１１５を形成し、酸化層１１５を介して半導体層１０６を形成するトランジスタ１５０の断面構成を示している。酸化層１１５はゲート絶縁層として機能する。酸化層１１５は、陽極酸化可能な材料により形成し、電解溶液中でゲート電極１０４の表面を酸化させることにより形成できる。陽極酸化可能な材料の一例としては、アルミニウム、タンタル、チタン等を挙げることができる。例えば、ゲート電極１０４としてアルミニウムを用いて陽極酸化法を行うと、酸化層１１５として酸化アルミニウムを形成することができる。
【０１３５】
酸化層１１５は、陽極酸化の条件により、膜質（緻密な酸化層、多孔質の酸化層等）を変化させて形成することができる。本実施の形態では、酸化層１１５をゲート絶縁層として用いるため、ゲート電極１０４上に緻密な酸化層を形成する。
【０１３６】
例えば、電解溶液として、３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．８から７．２程度に調整したものを使用する。この電解溶液中において、白金を陰極、ゲート電極１０４を陽極として、化成電流５〜６ｍＡ／ｃｍ２、化成電圧１０Ｖとして、両電極間に電流を流すことにより、ゲート電極１０４の表面に緻密で強固な膜質の酸化層を形成することができる。
【０１３７】
この陽極酸化膜の膜厚は、化成電圧の大きさによって制御することができる。化成電圧１Ｖあたり０．１ｎｍから１．５ｎｍの厚さの陽極酸化膜を形成することができる。陽極酸化法は原理的にピンホールが生じにくく、試料表面に意図せず付着物等が存在しても、付着物とゲート電極１０４の間に電解溶液が入り込んで酸化されるため、非常に均一な被膜を形成することができる。
【０１３８】
ゲート電極１０４としてタンタルを用いて陽極酸化法を行うと、酸化層１１５として酸化タンタルを形成することができる。また、ゲート電極１０４としてチタンを用いて陽極酸化法を行うと、酸化層１１５として酸化チタンを形成することができる。このように、酸化層１１５には、ゲート電極１０４の構成元素が含有されることとなる。
【０１３９】
また、図４（Ｃ）に示すように、酸化層１１５を形成し、酸化層１１５上にゲート絶縁層１０５を形成しても良い。
【０１４０】
ゲート電極１０４上に陽極酸化法により酸化層１１５を形成し、酸化層１１５をゲート絶縁層として用いることにより、信頼性の高い半導体装置を実現することができる。
【０１４１】
また、陽極酸化法により、電極１０２の表面に酸化層を形成しても良い。
【０１４２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１４３】
（実施の形態３）
本実施の形態では、本明細書で開示するトランジスタを用いた半導体装置の一例として、記憶装置の構成例について図５及び図６を用いて説明する。
【０１４４】
図５（Ａ）は、記憶装置が有するメモリセル２１０の上面を示しており、図５（Ｂ）は、図５（Ａ）におけるＺ１−Ｚ２で示した部位の断面を示している。また、図５（Ｃ）は、メモリセル２１０の等価回路図である。また、図５（Ｄ）は、メモリセル２１０を複数有する記憶装置の概念図である。本実施の形態に示すメモリセル２１０は、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成を有する。
【０１４５】
メモリセル２１０はトランジスタ２０１と容量素子２０２を有する。トランジスタ２０１は、上記実施の形態で説明するトランジスタを適用することができる。トランジスタ２０１のソース領域１０７ａ及びドレイン領域１０７ｂは、電極１０２に電位を供給することで形成される。容量素子２０２は、ドレイン領域１０７ｂと電極１０２を電極とし、絶縁層１０３及びゲート絶縁層１０５を誘電体層として形成される。電極１０２はメモリセル２１０の全面に形成されているため、ドレイン領域１０７ｂの面積を調整することで、容量素子２０２の容量値を決定することができる。また、電極１０２を容量素子２０２の一方の電極として用いることができるため、新たに容量素子用の電極を設ける必要が無く、メモリセル２１０の微細化が容易となる。
【０１４６】
図５（Ｃ）において、トランジスタ２０１のソースまたはドレインの一方はビット線ＢＬに電気的に接続され、トランジスタ２０１のゲートはワード線ＷＬに電気的に接続され、トランジスタ２０１のソースまたはドレインの他方は容量素子２０２の一方の電極に電気的に接続され、容量素子２０２の他方の電極は共通電極に電気的に接続している。
【０１４７】
トランジスタ２００は、微細化しても短チャネル効果が生じにくい構成を有するトランジスタであるため、容量素子２０２に蓄積された電荷を長時間にわたって保持することが可能である。また、トランジスタ２００の半導体層１０６（ソース領域１０７ａ、ドレイン領域１０７ｂ、及びチャネル形成領域１０７ｃを含む層）に酸化物半導体を用いると、トランジスタ２００のオフ電流を極めて小さくすることが可能となる。このため、容量素子２０２に蓄積された電荷をさらに長時間保持することが可能となる。
【０１４８】
次に、メモリセル２１０の、情報の書き込みおよび保持について説明する。まず、ワード線ＷＬの電位を、トランジスタ２０１がオン状態となる電位として、トランジスタ２０１をオン状態とする。これにより、ビット線ＢＬの電位が容量素子２０２の一方の電極に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２０１がオフ状態となる電位として、トランジスタ２０１をオフ状態とすることにより、容量素子２０２の一方の電極の電位が保持される（保持）。
【０１４９】
次に、情報の読み出しについて説明する。トランジスタ２０１がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２０２とが導通し、ビット線ＢＬと容量素子２０２の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２０２の一方の電極の電位（あるいは容量素子２０２に蓄積された電荷）によって、異なる値をとる。
【０１５０】
例えば、容量素子２０２の一方の電極の電位をＶ、容量素子２０２の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２１０の状態として、容量素子２０２の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１５１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。なお、情報を読み出すと、容量素子２０２に保持された電荷が減少するため、読み出し終了後に、再度情報の書き込みを行う。
【０１５２】
このように、図５に示す半導体装置は、微細化しても短チャネル効果が生じにくいトランジスタ２０１を有するため、微細化してもオフ電流の増加が抑えられ、容量素子２０２に蓄積された電荷を長時間にわたって保持することが可能である。また、半導体装置の作製時に不純物導入工程を不要とすることができるため、半導体装置の生産性を向上させることができる。
【０１５３】
また、トランジスタ２０１の半導体層１０６に酸化物半導体を用いると、トランジスタ２０１のオフ電流を極めて小さくすることが可能となる。このため、容量素子２０２に蓄積された電荷をさらに長時間保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１５４】
次に、図５（Ｄ）に示す半導体装置について、説明を行う。図５（Ｄ）に示す記憶装置は、上部にメモリセル２１０を複数有するメモリセルアレイ２２０を有し、下部に、メモリセルアレイ２２０を動作させるために必要な駆動回路２３０を有する。
【０１５５】
図５（Ｄ）に示した構成とすることにより、駆動回路２３０をメモリセルアレイ２２０の直下に設けることができるため、半導体装置の小型化を図ることができる。
【０１５６】
また、本明細書で開示するトランジスタを用いて、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当するメモリセルを構成することも可能である。
【０１５７】
図６に、ＳＲＡＭに相当する構成の半導体装置の一例を示す。図６に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
【０１５８】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎ型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐ型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０１５９】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタである。なお、本明細書で開示するトランジスタを用いたＣＭＯＳ回路の構成例については、他の実施の形態で詳細に説明する。
【０１６０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１６１】
（実施の形態４）
本実施の形態では、実施の形態３で説明したメモリセルと異なる構成を有するメモリセルの例について、図７を用いて説明する。図７（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。
【０１６２】
トランジスタ１１７１及びトランジスタ１１７２は、上記実施の形態で説明したトランジスタを適用することができる。また、トランジスタ１１７２は、チャネル形成領域に酸化物半導体を用いることが好ましい。
【０１６３】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、ノードＡに電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０１６４】
次に、回路の動作について具体的に説明する。
【０１６５】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０１６６】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノードＡの電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０１６７】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０１６８】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬとノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極と、ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０１６９】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０１７０】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬの電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬの電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０１７１】
また、第１のゲート電極、及び第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図７（Ｂ）を用いて説明する。
【０１７２】
図７（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線＿ｊ）と、ソース線ＳＬと、を具備する。
【０１７３】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｍは１以上ｉ以下の自然数、Ｎは１以上ｊ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０１７４】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、が誘電体層を介して対向した構成を有する。容量素子は、第１の容量電極と第２の容量電極の間に印加される電圧に応じて電荷を蓄積する。
【０１７５】
トランジスタ１１８１（Ｍ，Ｎ）は、ｎ型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をｎ型トランジスタにしなくてもよい。
【０１７６】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０１７７】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０１７８】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０１７９】
トランジスタ１１８２（Ｍ，Ｎ）は、ｐ型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をｐ型トランジスタにしなくてもよい。
【０１８０】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０１８１】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０１８２】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０１８３】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０１８４】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０１８５】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０１８６】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノードに電気的に接続される容量素子を備える回路により構成される。
【０１８７】
本実施の形態で開示したメモリセルは、実施の形態３で開示したメモリセルよりも回路構成が複雑となるが、情報の読み出し時に容量素子１１７３に保持された電荷の減少が生じないため、読み出し終了後に、再度情報の書き込みを行う必要が無い。よって、実施の形態３で開示したメモリセルよりも少ない消費電力で動作することが可能となる。
【０１８８】
本実施の形態に開示するメモリセルに、上記実施の形態で開示した微細化しても短チャネル効果が生じにくいトランジスタを適用することで、微細化してもオフ電流の増加が抑えられ、消費電力の少ない半導体装置を実現し、また、ノードＡの電位を長時間保持することが可能である。また、半導体装置の作製時に不純物導入工程を不要とするとこができるため、半導体装置の生産性を向上させることができる。
【０１８９】
また、トランジスタ１１７２のチャネル形成領域に酸化物半導体を用いることで、トランジスタ１１７２をオフ電流が極めて少ないトランジスタとすることができるため、ノードＡの電位をさらに長時間保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１９１】
（実施の形態５）
本実施の形態では、本明細書で開示するトランジスタを用いたインバーター回路（反転回路）の構成例について、図８を用いて説明する。
【０１９２】
図８（Ａ）は、インバーター回路３００の上面を示しており、図８（Ｂ）は、図８（Ａ）におけるＪ１−Ｊ２及びＫ１−Ｋ２で示した部位の断面を示している。なお、Ｊ１−Ｊ２断面は、トランジスタ３５０のチャネル長方向の断面であり、Ｋ１−Ｋ２断面は、トランジスタ３６０のチャネル長方向の断面である。また、図８（Ｃ）は、インバーター回路３００の等価回路図である。
【０１９３】
インバーター回路３００は、トランジスタ３５０及びトランジスタ３６０を有する。トランジスタ３５０は、基板１０１上に電極３０２を有し、トランジスタ３６０は、基板１０１上に電極３１２を有する。電極３０２及び電極３１２は、上記実施の形態で説明した電極１０２と同様の機能を有する。電極３０２及び電極３１２は、電極１０２をフォトリソグラフィ工程により選択的にエッチングして形成することができる。
【０１９４】
ゲート電極３０４及びゲート電極３１４は、上記実施の形態で説明したゲート電極１０４と同様の材料及び方法で形成することができる。半導体層３０６及び半導体層３１６は、上記実施の形態で説明した半導体層１０６と同様の材料及び方法で形成することができる。また、ソース電極３１１ａ、ドレイン電極３１１ｂ、ソース電極３２１ａ、及びドレイン電極３２１ｂは、上記実施の形態で説明したソース電極１１１ａ、及びドレイン電極１１１ｂと同様の材料及び方法で形成することができる。なお、コンタクトホール１１０は、半導体層３０６中のソース領域３０７ａが形成される領域上と、ドレイン領域３０７ｂが形成される領域上と、半導体層３１６中のソース領域３１７ａが形成される領域上と、ドレイン領域３１７ｂが形成される領域上に、それぞれ形成されている。
【０１９５】
また、ゲート電極３０４及びゲート電極３１４は、入力端子３２１に電気的に接続され、ドレイン電極３１１ｂ及びドレイン電極３２１ｂは出力端子３２２に電気的に接続されている。
【０１９６】
本実施の形態において、半導体層３０６及び半導体層３１６には、加えられる電界によってｎ型またはｐ型の半導体となりえる材料を用いる。本実施の形態では、半導体層３０６及び半導体層３１６として微結晶シリコンを用いる。
【０１９７】
トランジスタ３５０が有する電極３０２に正の電位を供給することにより、電極３０２と重畳する半導体層３０６中に、ｎ型のソース領域３０７ａとｎ型のドレイン領域３０７ｂを形成することができる。また、半導体層３０６中の、ゲート絶縁層１０５を介してゲート電極３０４と対向する領域が、チャネル形成領域３０７ｃとなる。また、トランジスタ３６０が有する電極３１２に負の電位を供給することにより、電極３１２と重畳する半導体層３１６中に、ｐ型のソース領域３１７ａとｐ型のドレイン領域３１７ｂを形成することができる。また、半導体層３１６中の、ゲート絶縁層１０５を介してゲート電極３１４と対向する領域が、チャネル形成領域３１７ｃとなる。
【０１９８】
すなわち、トランジスタ３５０をｎ型のトランジスタ（ｎチャネル型のトランジスタ）として動作させることができる。また、トランジスタ３６０をｐ型のトランジスタ（ｐチャネル型のトランジスタ）として動作させることができる。本明細書で開示するトランジスタを用いることで、不純物導入工程を行うことなく、ＣＭＯＳ回路を形成することが可能となる。
【０１９９】
また、電極３０２及び電極３１２に供給する電位により、ソース領域３０７ａ、ソース領域３１７ａ、ドレイン領域３０７ｂ、及びドレイン領域３１７ｂの抵抗値を変化させることができる。また、電極３０２及び電極３１２に供給する電位により、トランジスタ３５０とトランジスタ３６０の導電型を入れ替えることも可能であり、トランジスタ３５０とトランジスタ３６０を同じ導電型とすることも可能である。
【０２００】
次に、インバーター回路３００の動作について説明する。ｎ型のトランジスタとして動作するトランジスタ３５０のソース電極３１１ａに電源電位Ｖｓｓを供給し、ｐ型のトランジスタとして動作するトランジスタ３６０のソース電極３２１ａに電源電位Ｖｄｄを供給する。なお、電源電位Ｖｄｄとは、電源電位Ｖｓｓよりも相対的に高い電位である。
【０２０１】
入力端子３２１に電源電位Ｖｄｄが入力されると、トランジスタ３５０及びトランジスタ３６０のゲート電極に電源電位Ｖｄｄが供給される。この時、ｐ型のトランジスタとして動作するトランジスタ３６０はオフ状態となる。一方、ｎ型のトランジスタとして動作するトランジスタ３５０はオン状態となり、ソース電極３１１ａとドレイン電極３１１ｂが導通され、出力端子３２２から電源電位Ｖｓｓが出力される。
【０２０２】
入力端子３２１に電源電位Ｖｓｓが入力されると、トランジスタ３５０及びトランジスタ３６０のゲート電極に電源電位Ｖｓｓが供給される。この時、ｎ型のトランジスタとして動作するトランジスタ３５０はオフ状態となる。一方、ｐ型のトランジスタとして動作するトランジスタ３６０はオン状態となり、ソース電極３２１ａとドレイン電極３２１ｂが導通され、出力端子３２２から電源電位Ｖｄｄが出力される。
【０２０３】
このように、インバーター回路３００は、入力された信号を反転して出力するため、ＮＯＴ回路とも呼ばれる。また、トランジスタ３５０及びトランジスタ３６０のチャネル幅を調整することにより、出力信号の電流値を増減させることができる。また、何らかの影響により歪みや振幅減衰が生じたパルス信号波形を、正しく補正することも可能である。
【０２０４】
また、電極３０２及び電極３１２に供給する電位を入れ替えることで、インバーター回路３００をバッファー回路として動作させることもできる。
【０２０５】
本実施の形態に開示するインバーター回路３００は、微細化しても短チャネル効果が生じにくいトランジスタを有するため、待機時の消費電力を低減することができる。また、本実施の形態に開示するインバーター回路３００を用いることで、高集積化が容易な半導体装置を提供することができる。また、半導体装置の作製時に不純物導入工程を不要とするとこができるため、半導体装置の生産性を向上させることができる。
【０２０６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２０７】
（実施の形態６）
本実施の形態では、本明細書で開示する半導体装置の一例として、光電変換素子の構成について、図９を用いて説明する。
【０２０８】
図９（Ａ）は、光電変換素子４００の上面を示しており、図９（Ｂ）は、図９（Ａ）におけるＬ１−Ｌ２で示した部位の断面を示している。なお、Ｌ１−Ｌ２断面は、光電変換素子４００のチャネル長方向の断面である。また、図９（Ｃ）は、光電変換素子４００の等価回路図である。
【０２０９】
光電変換素子４００は、基板１０１上に電極５０２ａ及び電極５０２ｂを有する。電極５０２ａ及び電極５０２ｂは、上記実施の形態で説明した電極１０２をフォトリソグラフィ工程により選択的にエッチングして形成することができる。その他の構成及び作製方法は、上記実施の形態で説明したトランジスタと同様とすることができる。
【０２１０】
電極５０２ａに供給される電位により、半導体層１０６の、電極５０２ａと重畳する第１領域５０７ａの導電型が決定される。また、電極５０２ｂに供給される電位により、半導体層１０６の、電極５０２ｂと重畳する第２領域５０７ｂの導電型が決定される。本実施の形態では、電極５０２ａに負の電位を供給し、第１領域５０７ａをｐ型の半導体領域とする。また、電極５０２ｂに正の電位を供給し、第２領域５０７ｂをｎ型の半導体領域とする。また、半導体層１０６の、ゲート絶縁層１０５を介してゲート電極１０４と対向する第３領域５０７ｃは、ｉ型半導体のままとなる。このようにして、半導体層１０６中にｐ型半導体領域、ｉ型半導体領域、ｎ型半導体領域を形成することができる。
【０２１１】
ｉ型半導体領域に光が照射されると、ｉ型半導体領域中の正孔と電子が励起され、正孔はｐ型半導体領域に移動し、電子はｎ型半導体領域に移動する。この現象を利用することで、光電変換素子４００を光センサーや太陽電池として用いることができる。また、ゲート電極１０４の電位を調節することにより、光電変換素子４００の光感度を調節することができる。
【０２１２】
電極５０２ａ及び電極５０２ｂの両方に、正の電位もしくは負の電位を供給すると、光電変換素子をトランジスタとして機能させることができる。すなわち、本実施の形態で開示する半導体装置は、一つの半導体素子をｎ型トランジスタ、ｐ型トランジスタ、または光電変換素子に、任意に切り替えて使用することができる。
【０２１３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１４】
（実施の形態７）
本明細書で開示するトランジスタを少なくとも一部に用いて、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２１５】
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けても良い。勿論、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２１６】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２１７】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２１８】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２１９】
図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、上記実施の形態に記載されている記憶装置を用いることができる。
【０２２０】
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２２１】
電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、記憶素子群と、電源電位Ｖｄｄまたは電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１０（Ｂ）及び図１０（Ｃ）の回路の説明を行う。
【０２２２】
図１０（Ｂ）及び図１０（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２２３】
図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、上記実施の形態に記載されている記憶装置を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、電源電位Ｖｄｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、電源電位Ｖｓｓが与えられている。
【０２２４】
図１０（Ｂ）では、スイッチング素子１１４１としてトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２２５】
なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０２２６】
また、図１０（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、電源電位Ｖｄｄの供給が制御されているが、スイッチング素子１１４１により、電源電位Ｖｓｓの供給が制御されていても良い。
【０２２７】
また、図１０（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、電源電位Ｖｓｓが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、電源電位Ｖｓｓの供給を制御することができる。
【０２２８】
記憶素子群と、電源電位Ｖｄｄまたは電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２２９】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２３１】
（実施の形態８）
本実施の形態においては、上記実施の形態で説明した半導体装置を用いた電子機器の例について説明する。
【０２３２】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。ノート型のパーソナルコンピュータが有する記憶装置やＣＰＵ等の半導体装置に、本明細書で開示する半導体装置を適用することができる。本明細書で開示する半導体装置を適用することにより、消費電力が少なく、信頼性の高いノート型のパーソナルコンピュータとすることができる。また、表示部３００３が有する画素トランジスタに、本明細書で開示するトランジスタを適用することも可能である。
【０２３３】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェース３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。ＰＤＡが有する記憶装置やＣＰＵ等の半導体装置に、本明細書で開示する半導体装置を適用することができる。本明細書で開示する半導体装置を適用することにより、消費電力が少なく、信頼性の高いＰＤＡとすることができる。また、表示部３０２３が有する画素トランジスタに、本明細書で開示するトランジスタを適用することも可能である。
【０２３４】
図１１（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０２及び筐体２７０４の２つの筐体で構成されている。筐体２７０２及び筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２３５】
筐体２７０２には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５及び表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１１（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１１（Ｃ）では表示部２７０７）に画像を表示することができる。電子書籍が有する記憶装置やＣＰＵ等の半導体装置に、本明細書で開示する半導体装置を適用することができる。本明細書で開示する半導体装置を適用することにより、消費電力が少なく、信頼性の高い電子書籍とすることができる。また、表示部２７０５及び表示部２７０７が有する画素トランジスタに、本明細書で開示するトランジスタを適用することも可能である。
【０２３６】
また、図１１（Ｃ）では、筐体２７０２に操作部などを備えた例を示している。例えば、筐体２７０２において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０２３７】
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２３８】
図１１（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。携帯電話が有する記憶装置やＣＰＵ等の半導体装置に、本明細書で開示する半導体装置を適用することができる。本明細書で開示する半導体装置を適用することにより、消費電力が少なく、信頼性の高い携帯電話とすることができる。また、表示パネル２８０２が有する画素トランジスタに、本明細書で開示するトランジスタを適用することも可能である。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０２３９】
また、表示パネル２８０２はタッチパネルを備えており、図１１（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。太陽電池セル２８１０に、上記実施の形態で開示した光電変換素子を適用することができる。
【０２４０】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２４１】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２４２】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高い携帯電話とすることができる。
【０２４３】
図１１（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。デジタルビデオカメラが有する記憶装置やＣＰＵ等の半導体装置に、本明細書で開示する半導体装置を適用することができる。本明細書で開示する半導体装置を適用することにより、消費電力が少なく、信頼性の高いデジタルビデオカメラとすることができる。また、表示部（Ａ）３０５７及び表示部（Ｂ）３０５５が有する画素トランジスタに、本明細書で開示するトランジスタを適用することも可能である。
【０２４４】
図１１（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。テレビジョン装置が有する記憶装置やＣＰＵ等の半導体装置に、本明細書で開示する半導体装置を適用することができる。本明細書で開示する半導体装置を適用することにより、消費電力が少なく、信頼性の高いテレビジョン装置とすることができる。また、表示部９６０３が有する画素トランジスタに、本明細書で開示するトランジスタを適用することも可能である。
【０２４５】
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２４６】
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２４７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２４８】
１００    トランジスタ
１０１    基板
１０２    電極
１０３    絶縁層
１０４    ゲート電極
１０５    ゲート絶縁層
１０６    半導体層
１０８    絶縁層
１０９    絶縁層
１１０    コンタクトホール
１１２    絶縁層
１１５    酸化層
１４４    酸化物半導体層
１５０    トランジスタ
２００    トランジスタ
２０１    トランジスタ
２０２    容量素子
２１０    メモリセル
２２０    メモリセルアレイ
２３０    駆動回路
３００    インバーター回路
３０２    電極
３０４    ゲート電極
３０６    半導体層
３１２    電極
３１４    ゲート電極
３１６    半導体層
３２１    入力端子
３２２    出力端子
３５０    トランジスタ
３６０    トランジスタ
４００    光電変換素子
１１４０    メモリセルアレイ
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１５０    メモリセル
１１５１    トランジスタ
１１５２    トランジスタ
１１５３    トランジスタ
１１５４    トランジスタ
１１５５    トランジスタ
１１５６    トランジスタ
１１７０    メモリセル
１１７１    トランジスタ
１１７２    トランジスタ
１１７３    容量素子
１１８０    メモリセル
１１８１    トランジスタ
１１８２    トランジスタ
１１８３    容量素子
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２７０２    筐体
２７０４    筐体
２７０５    表示部
２７０７    表示部
２７１２    軸部
２７２１    電源端子
２７２３    操作キー
２７２５    スピーカー
２８００    筐体
２８０１    筐体
２８０２    表示パネル
２８０３    スピーカー
２８０４    マイクロフォン
２８０５    操作キー
２８０６    ポインティングデバイス
２８０７    カメラ用レンズ
２８０８    外部接続端子
２８１０    太陽電池セル
２８１１    外部メモリスロット
３００１    本体
３００２    筐体
３００３    表示部
３００４    キーボード
３０２１    本体
３０２２    スタイラス
３０２３    表示部
３０２４    操作ボタン
３０２５    外部インターフェース
３０５１    本体
３０５３    接眼部
３０５４    操作スイッチ
３０５６    バッテリー
９６０１    筐体
９６０３    表示部
９６０５    スタンド
１０７ａ    ソース領域
１０７ｂ    ドレイン領域
１０７ｃ    チャネル形成領域
１１１ａ    ソース電極
１１１ｂ    ドレイン電極
３０７ａ    ソース領域
３０７ｂ    ドレイン領域
３０７ｃ    チャネル形成領域
３１１ａ    ソース電極
３１１ｂ    ドレイン電極
３１７ａ    ソース領域
３１７ｂ    ドレイン領域
３１７ｃ    チャネル形成領域
３２１ａ    ソース電極
３２１ｂ    ドレイン電極
５０２ａ    電極
５０２ｂ    電極
５０７ａ    領域
５０７ｂ    領域
５０７ｃ    領域
【図１】
0006013678.tif 000002
【図２】
0006013678.tif 000003
【図３】
0006013678.tif 000004
【図４】
0006013678.tif 000005
【図５】
0006013678.tif 000006
【図６】
0006013678.tif 000007
【図７】
0006013678.tif 000008
【図８】
0006013678.tif 000009
【図９】
0006013678.tif 000010
【図１０】
0006013678.tif 000011
【図１１】
0006013678.tif 000012