(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に互いに離間して設けられた第１導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に接し、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
平面視で前記溝部内のみに設けられ、前記ゲート絶縁膜に接するゲート電極と、
前記ソース領域および前記ドレイン領域よりも深い位置に設けられた第１導電型と反対の第２導電型の埋め込み領域と、
前記半導体層上に位置する層間絶縁膜と、
前記層間絶縁膜に埋め込まれ、前記ゲート電極に接続しており、前記ソース領域及び前記ドレイン領域の一方から他方に向かう方向に並んでいる複数のビアと、
前記層間絶縁膜上に位置し、前記複数のビアに接続している配線と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記溝部の底面は前記埋め込み領域に入り込んでいる半導体装置。
【請求項３】
半導体層と、
前記半導体層に互いに離間して設けられた第１導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に接し、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
前記ゲート絶縁膜に接するゲート電極と、
前記ソース領域および前記ドレイン領域よりも深い位置に設けられた第１導電型と反対の第２導電型の埋め込み領域と、
を備え、
前記溝部の底面は前記埋め込み領域に入り込んでおり、
前記半導体層は、半導体基板上のエピタキシャル成長層であり、
前記埋め込み領域は、少なくとも前記半導体基板の上面から深い位置に形成されており、
前記溝部の底面は、前記半導体基板の上面よりも深い位置に形成されている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間に設けられたフィールド絶縁膜をさらに備え、
前記溝部は、平面視で前記フィールド絶縁膜の内部に設けられている半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記溝部は、前記ソース領域から前記ドレイン領域に向かう方向に対して垂直な方向に複数設けられている半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記半導体層は、半導体基板上のエピタキシャル成長層であり、
前記埋め込み領域は、少なくとも前記半導体基板の上面から深い位置に形成されている半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記溝部の底面は、前記半導体基板の上面よりも深い位置に形成されている半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間で、且つ、断面視で前記溝部と重なるように設けられた第２導電型のウェル領域をさらに備え、
第２導電型の前記埋め込み領域は、第２導電型の前記ウェル領域よりも高濃度に形成されている半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜は、シリコンの熱酸化膜を含む半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記ゲート電極は、ポリシリコンを含む半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記埋め込み領域は、Ｎ型であり、Ｓｂを含む半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記埋め込み領域は、Ｐ型であり、Ｂを含む半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
第１の前記ソース領域、第１の前記ドレイン領域、前記ソースオフセット領域、前記ドレインオフセット領域、および前記溝部に設けられた第１の前記ゲート絶縁膜並びに第１の前記ゲート電極を備える第１トランジスタと、
前記半導体層に互に離間して設けられた第１導電型または第２導電型の第２のソース領域および第２のドレイン領域と、
前記第２のソース領域および前記第２のドレイン領域に挟まれた位置の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
を備える第２トランジスタと、
を備え、
前記第２トランジスタは、前記第１トランジスタと同一の前記半導体層に設けられ、平面視で前記第１トランジスタと異なる位置に設けられている半導体装置。
【請求項１４】
半導体層と、
前記半導体層に互いに離間して設けられた第１導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に第１導電型の第１ウェルを介して接し、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に第１導電型の第２ウェルを介して接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第１導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
平面視で前記溝部内のみに設けられ、前記ゲート絶縁膜に接するゲート電極と、
前記ソース領域および前記ドレイン領域よりも深い位置に設けられた第１導電型と反対の第２導電型の埋め込み領域と、
を備え、
前記溝部の底面は前記埋め込み領域に入り込んでおり、
平面視において、前記ソース領域は、前記第１ウェルに囲まれており、
平面視において、前記ドレイン領域は、前記第２ウェルに囲まれており、
平面視において、前記第１ウェルは、前記ソースオフセット領域に囲まれており、
平面視において、前記第２ウェルは、前記ドレインオフセット領域に囲まれており、
前記第１ウェルの不純物濃度のピーク値は、前記ソースオフセット領域の不純物濃度のピーク値よりも高く、前記ソース領域の不純物濃度のピーク値は、前記第１ウェルの不純物濃度のピーク値よりも高く、
前記第２ウェルの不純物濃度のピーク値は、前記ドレインオフセット領域の不純物濃度のピーク値よりも高く、前記ドレイン領域の不純物濃度のピーク値は、前記第２ウェルの不純物濃度のピーク値よりも高い半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記半導体層の表層に形成されたフィールド絶縁膜を備え、
前記フィールド絶縁膜は、
前記ソース領域を露出する第１開口と、
前記ドレイン領域を露出する第２開口と、
前記溝部を露出する第３開口と、
を有し、
前記半導体層の厚さ方向において、前記ソースオフセット領域の下端は、前記フィールド絶縁膜よりも下に位置しており、
前記半導体層の厚さ方向において、前記ドレインオフセット領域の下端は、前記フィールド絶縁膜よりも下に位置している半導体装置。
【請求項１６】
請求項１４又は１５に記載の半導体装置において、
前記半導体層上に位置する層間絶縁膜と、
前記層間絶縁膜に埋め込まれ、前記ゲート電極に接続しているビアと、
前記層間絶縁膜上に位置し、前記ビアに接続している配線と、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、半導体装置が占める面積を縮小化することが望まれている。
【０００３】
特許文献１（特開平１１−１０３０５８号公報）には、以下のような半導体装置が記載されている。ｎ型高抵抗層の表面にトレンチ（溝部）が形成されている。トレンチ内には、ゲート絶縁膜を介して、ゲート電極が埋め込まれている。これにより、素子面積を同一としたままチャネルの面積を広げることができるため、オン抵抗を低減することができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１０３０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、特許文献１の構造では、溝部の端部付近において、電界が高くなることによって高耐圧が得られにくいという新規な課題を見出した。その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、半導体層、ソース領域、ドレイン領域、ソースオフセット領域、ドレインオフセット領域、溝部、ゲート絶縁膜、ゲート電極および埋め込み領域を備えている。第１導電型のソース領域およびドレイン領域は、半導体層に互いに離間して設けられている。第１導電型のソースオフセット領域は、半導体層のうちソース領域に接し、ソース領域およびドレイン領域よりも低濃度で形成されている。第１導電型のドレインオフセット領域は、半導体層のうちドレイン領域に接して、ソースオフセット領域から離間して配置され、ソース領域およびドレイン領域よりも低濃度で形成されている。溝部は、半導体層のうち少なくとも平面視でソースオフセット領域およびドレインオフセット領域の間に設けられ、平面視でソースオフセット領域からドレインオフセット領域に向かう方向に設けられている。ゲート絶縁膜は、溝部の側面および底面を覆っている。ゲート電極は、平面視で溝部内のみに設けられ、ゲート絶縁膜に接している。第１導電型と反対の第２導電型の埋め込み領域は、ソース領域およびドレイン領域よりも深い位置に設けられている。
【０００７】
一実施の形態によれば、半導体装置は、半導体層、ソース領域、ドレイン領域、ソースオフセット領域、ドレインオフセット領域、溝部、ゲート絶縁膜、ゲート電極および埋め込み領域を備えている。第１導電型のソース領域およびドレイン領域は、半導体層に互いに離間して設けられている。第１導電型のソースオフセット領域は、半導体層のうちソース領域に接し、ソース領域およびドレイン領域よりも低濃度で形成されている。第１導電型のドレインオフセット領域は、半導体層のうちドレイン領域に接して、ソースオフセット領域から離間して配置され、ソース領域およびドレイン領域よりも低濃度で形成されている。溝部は、半導体層のうち少なくとも平面視でソースオフセット領域およびドレインオフセット領域の間に設けられ、平面視でソースオフセット領域からドレインオフセット領域に向かう方向に設けられている。ゲート絶縁膜は、溝部の側面および底面を覆っている。ゲート電極は、ゲート絶縁膜に接している。第１導電型と反対の第２導電型の埋め込み領域は、ソース領域およびドレイン領域よりも深い位置に設けられている。溝部の底面は埋め込み領域に入り込んでいる。
【発明の効果】
【０００８】
前記一実施の形態によれば、溝部の端部付近で電界が集中することを抑制した半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す斜視図である。
【図２】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図３】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】図３のＤ−Ｄ'線断面の不純物濃度プロファイルである。
【図１３】図３のＥ−Ｅ'線断面の不純物濃度プロファイルである。
【図１４】第１の実施形態に係る半導体装置の一例を示した回路図である。
【図１５】比較例の半導体装置の構成を示す斜視図である。
【図１６】比較例の半導体装置の電界強度分布を示す図である。
【図１７】第１の実施形態に係る半導体装置の構成を示す斜視図である。
【図１８】第１の実施形態に係る半導体装置の電界強度分布を示す図である。
【図１９】Ｖｇｓ＝０としたときのＶｄｓ−Ｉｄ特性を示す図である。
【図２０】第１の実施形態の効果を説明するための断面図である。
【図２１】第１の実施形態の効果を説明するための断面図である。
【図２２】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図２３】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２４】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２５】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２６】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２７】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２８】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２９】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３０】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３１】第４の実施形態に係る半導体装置の構成を示す斜視図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１から図４を用い、第１の実施形態に係る半導体装置ＳＤについて説明する。第１の実施形態の半導体装置ＳＤは、半導体層ＳＬ、ソース領域ＳＲ、ドレイン領域ＤＲ、ソースオフセット領域ＳＯＳ、ドレインオフセット領域ＤＯＳ、溝部ＧＴ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび埋め込み領域ＢＲを備えている。第１導電型のソース領域ＳＲおよびドレイン領域ＤＲは、半導体層ＳＬに互いに離間して設けられている。第１導電型のソースオフセット領域ＳＯＳは、半導体層ＳＬのうちソース領域ＳＲに接し、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。第１導電型のドレインオフセット領域ＤＯＳは、半導体層ＳＬのうちドレイン領域ＤＲに接して、ソースオフセット領域ＳＯＳから離間して配置され、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。溝部ＧＴは、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられ、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に設けられている。ゲート絶縁膜ＧＩは、溝部ＧＴの側面および底面を覆っている。ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられ、ゲート絶縁膜ＧＩに接している。第１導電型と反対の第２導電型の埋め込み領域ＢＲは、ソース領域ＳＲおよびドレイン領域ＤＲよりも深い位置に設けられている。以下、詳細を説明する。
【００１２】
以下において、「第１導電型」はＰ型であり、「第２導電型」はＮ型である場合を説明する。第１の実施形態は、この場合に限定されるものではなく、「第１導電型」はＮ型であり、「第２導電型」はＰ型であってもよい。
【００１３】
まず、図１を用い、第１の実施形態に係る半導体装置ＳＤの概略を説明する。図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。図１のように、半導体基板ＳＵＢ上には、半導体層ＳＬが設けられている。半導体基板ＳＵＢは、たとえば、Ｐ型のシリコン基板である。
【００１４】
半導体基板ＳＵＢには、Ｎ型の埋め込み領域ＢＲが設けられている。埋め込み領域ＢＲは、少なくとも半導体基板ＳＵＢの上面から深い位置に形成されている。ここでは、埋め込み領域ＢＲは、半導体基板ＳＵＢの上層側に形成されている。
【００１５】
半導体層ＳＬは、半導体基板ＳＵＢ上にエピタキシャル成長により形成されている。半導体層ＳＬは、たとえば、エピタキシャル成長させたＰ型のシリコン層である。このように、半導体層ＳＬをエピタキシャル成長により形成することにより、半導体層ＳＬの上面からイオン注入では形成できない程度に深い位置に、Ｎ型の埋め込み領域ＢＲを形成することができる。
【００１６】
図１で示されているように、半導体層ＳＬには、Ｐ型の不純物が注入されたソース領域ＳＲ、Ｐ型ウェル領域ＷＬ１およびソースオフセット領域ＳＯＳと、Ｎ型の不純物が注入されたＮ型のウェル領域（Ｎ型ディープウェル領域ＤＷＬ）とが設けられている。図示されていない領域には、Ｎ型のディープウェル領域ＤＷＬを挟んで対称な位置に、Ｐ型の不純物が注入されたドレイン領域ＤＲ、Ｐ型ウェル領域ＷＬ１およびドレインオフセット領域ＤＯＳが設けられている。
【００１７】
半導体層ＳＬの表層付近のうち、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間には、フィールド絶縁膜ＦＩＦが設けられている。フィールド絶縁膜ＦＩＦは、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成されている。これにより、安価な装置で、容易にフィールド絶縁膜ＦＩＦを形成することができる。なお、フィールド絶縁膜ＦＩＦは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成されていてもよい。
【００１８】
溝部ＧＴは、平面視でフィールド絶縁膜ＦＩＦの内部に設けられている。後述するようにソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳに加えてフィールド絶縁膜ＦＩＦが設けられていることにより、半導体装置ＳＤの耐圧を向上させることができる。
【００１９】
また、溝部ＧＴは、たとえば半導体基板ＳＵＢの法線方向（Ｚ軸方向）に設けられている。溝部ＧＴは、ソース領域ＳＲ（またはドレイン領域ＤＲ）が延在する方向（図２のＹ方向）に等間隔に複数設けられている。溝部ＧＴの側面および底面には、ゲート絶縁膜ＧＩが設けられている。溝部ＧＴ内には、ゲート絶縁膜ＧＩに接してゲート電極ＧＥが埋設されている。従って、溝部ＧＴはゲート電極構造を構成する。
【００２０】
平面視でゲート電極ＧＥと重なる位置には、コンタクトビアＶＡ（コンタクトプラグともいう）が設けられている。配線ＩＣ１は、コンタクトビアＶＡを介して、ゲート電極に接続している。第１の実施形態では、ゲート電極ＧＥに接続されている配線ＩＣ１は、たとえば、図のＸ方向に延在して設けられている。なお、ソース領域ＳＲおよびドレイン領域ＤＲは、図示されていない領域に設けられたビアＶＡを介して、配線ＩＣ１に接続されている。
【００２１】
図２は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図３は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図３（ａ）は、図２のＡ−Ａ'線断面図である。図３（ｂ）は、図２のＢ−Ｂ'線断面図であり、図３（ｃ）は、図２のＣ−Ｃ'線断面図である。図２のように、Ｐ型のソース領域ＳＲおよびドレイン領域ＤＲは、半導体層ＳＬのうち平面視で互いにＸ方向に離間して設けられている。また、溝部ＧＴに形成されたゲート電極ＧＥは互いに平行に設けられている。ソース領域ＳＲおよびドレイン領域ＤＲに注入されているＰ型不純物は、たとえば、Ｂ（ボロン）である。
【００２２】
平面視でソース領域ＳＲおよびドレイン領域ＤＲとそれぞれ重なるように、Ｐ型ウェル領域ＷＬ１が設けられていても良い。ソース領域ＳＲおよびドレイン領域ＤＲは、それぞれ半導体基板内でＰ型ウェル領域ＷＬ１で囲まれるように設けられ、かつ、それぞれ平面視でＰ型ウェル領域ＷＬ１内に設けられている。Ｐ型ウェル領域ＷＬ１には、たとえば、ソース領域ＳＲおよびドレイン領域ＤＲと同一の不純物が注入されている。
【００２３】
Ｐ型のソースオフセット領域ＳＯＳは、半導体層ＳＬのうちソース領域ＳＲに接している。ここでは、ソース領域ＳＲは、半導体基板内でソースオフセット領域ＳＯＳで囲まれるように設けられ、かつ、平面視でソースオフセット領域ＳＯＳ内に設けられている。また、ソースオフセット領域ＳＯＳは、半導体基板内でＰ型ウェル領域ＷＬ１を介して、ソース領域ＳＲに接している。ソースオフセット領域ＳＯＳは、ソース領域ＳＲおよびドレイン領域ＤＲよりも低濃度で形成されている。
【００２４】
Ｐ型のドレインオフセット領域ＤＯＳは、半導体層ＳＬのうちドレイン領域ＤＲに接している。ここでは、ドレイン領域ＤＲは、半導体基板内でドレインオフセット領域ＤＯＳで囲まれるように設けられ、かつ、平面視でドレインオフセット領域ＤＯＳ内に設けられている。また、ドレインオフセット領域ＤＯＳは、半導体基板内でＰ型ウェル領域ＷＬ１を介して、ドレイン領域ＤＲに接している。ドレインオフセット領域ＤＯＳは、ソースオフセット領域ＳＯＳから離間して設けられている。ドレインオフセット領域ＤＯＳは、ソース領域ＳＲおよびドレイン領域よりも低濃度で形成されている。ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳに注入されているＰ型不純物は、たとえば、Ｂ（ボロン）である。
【００２５】
平面視で（Ｘ方向において）ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間には、Ｎ型不純物が注入されたＮ型のディープウェル領域ＤＷＬが設けられている。溝部ＧＴの深さ方向（図１のＺ方向の下方向）において、Ｎ型のディープウェル領域ＤＷＬのゲート絶縁膜ＧＩに隣接する領域は、いわゆるチャネル領域である。ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間のＮ型のディープウェル領域ＤＷＬで、溝部ＧＴの側面の形成されるゲート絶縁膜ＧＩにＹ方向に隣接する領域は、いわゆるチャネル領域として作用する。
【００２６】
溝部ＧＴは、半導体層ＳＬのうち、少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられている。溝部ＧＴ内には、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが設けられ、ゲート電極構造が構成されている。
【００２７】
溝部ＧＴは、平面視でソースオフセット領域ＳＯＳまたはドレインオフセット領域ＤＯＳ側に入り込んでいても良い。後述するように、Ｎ型のディープウェル領域ＤＷＬのチャネル領域は、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間において、溝部ＧＴの深さ方向に延在して形成されている。なお、高耐圧を得るためには、溝部ＧＴは、ソース領域ＳＲおよびドレイン領域ＤＲに接していないことが好ましい。
【００２８】
図２のように、溝部ＧＴは、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に設けられている。なお、「ソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向」とは、図中のＡ−Ａ'線方向（Ｘ方向）である。また、溝部ＧＴは、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間に設けられている。言い換えれば、溝部ＧＴの側面は、電界が印加される方向と平行であることが好ましい。
【００２９】
溝部ＧＴは、ソース領域ＳＲからドレイン領域ＤＲに向かう方向に対して垂直な方向（Ｙ方向）に、互いに離間して複数設けられている。ここでは、たとえば、複数の溝部ＧＴには、等間隔に設けられている。溝部ＧＴが複数設けられていることにより、素子の平面積を広げることなく、チャネル領域の面積を増加させることができる。
【００３０】
たとえば、溝部ＧＴを挟んで対称な位置に、ソース領域ＳＲおよびドレイン領域ＤＲは配置されている。なお、溝部ＧＴは、いずれか一方の不純物領域に接近して設けられていても良い。
【００３１】
溝部ＧＴのうち、ソース領域ＳＲからドレイン領域ＤＲに向かう方向に対して垂直な方向(Ｙ方向)の幅は、たとえば０．５μｍ以上５μｍ以下である。当該幅は、０．８μｍ以上１．２μｍ以下であることがさらに好ましい。また、当該溝部ＧＴの幅は、たとえばコンタクトビアＶＡの直径以上である。
【００３２】
溝部ＧＴの間隔は、たとえば０．５μｍ以上５μｍ以下である。当該溝部ＧＴの間隔は、０．８μｍ以上２．０μｍ以下であることがさらに好ましい。また、当該溝部ＧＴの間隔は、たとえば上記した溝部ＧＴの幅以上である。
【００３３】
溝部ＧＴは、たとえば平面視で長方形である。溝部ＧＴのうち平面視での端部は、曲面であってもよい。すなわち、溝部ＧＴは、平面視で楕円形であってもよい。なお、溝部ＧＴの側面は、平面視で直線状であることが好ましい。
【００３４】
以上のように、ソース領域ＳＲ、ソースオフセット領域ＳＯＳ、ドレイン領域ＤＲ、ドレインオフセット領域ＤＯＳ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥは、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成している。当該ＦＥＴは、複数設けられていても良く、対称な位置に交互に配置されていてもよい。この場合、第２のゲート電極ＧＥは、第１のゲート電極ＧＥに対して、平面視で第１のドレイン領域ＤＲを挟んで対称な位置に設けられている。第２のソース領域ＳＲは、第１のドレイン領域ＤＲに対して、平面視で第２のゲート電極ＧＥを挟んで対称な位置に設けられている。
【００３５】
Ｎ型のバックゲート領域ＢＧは、平面視でＦＥＴ形成領域を囲むように設けられている。Ｎ型のバックゲート領域ＢＧは、チャネル領域の電位を安定化させるために、たとえば電源電圧に固定されている。上記したようにＦＥＴが複数設けられている場合は、複数のＦＥＴを含む論理回路が形成された領域の外側を囲むように設けられている。なお、平面視でＮ型のバックゲート領域ＢＧと重なる位置の下方に、Ｎ型ウェル領域（不図示）がさらに設けられていても良い。
【００３６】
図３は、第１の実施形態に係る半導体装置の構成を示す断面図である。図３（ａ）は、図２のＡ−Ａ'線断面図である。
【００３７】
図３（ａ）に示すように、半導体基板ＳＵＢの上層側には、Ｎ型の埋め込み領域ＢＲが設けられている。Ｎ型の埋め込み領域ＢＲは、ソース領域ＳＲおよびドレイン領域ＤＲよりも深い位置に設けられている。Ｎ型の埋め込み領域ＢＲに導入されているＮ型の不純物は、たとえばＳｂ（アンチモン）である。Ｎ型の埋め込み領域ＢＲは平面視でＦＥＴ形成領域を囲むように設けられ、例えばＮ型のバックゲート領域ＢＧと電気的に接続される。
【００３８】
半導体基板ＳＵＢ上には、半導体層ＳＬが設けられている。したがって、半導体基板ＳＵＢと半導体層ＳＬとの間には界面が形成されている。半導体層ＳＬの膜厚は、たとえば１μｍ以上２０μｍ以下である。さらに、半導体層ＳＬの膜厚は、たとえば５μｍ以上１０μｍ以下であることが好ましい。
【００３９】
また、上述のように、半導体層ＳＬには、Ｐ型のソース領域ＳＲ、Ｐ型ウェル領域ＷＬ１、Ｐ型のソースオフセット領域ＳＯＳ、Ｎ型のディープウェル領域ＤＷＬ、Ｐ型のドレイン領域ＤＲ、Ｐ型ウェル領域ＷＬ１およびＰ型のドレインオフセット領域ＤＯＳが設けられている。
【００４０】
Ｐ型のソースオフセット領域ＳＯＳおよびＰ型のドレインオフセット領域ＤＯＳは、たとえば、Ｎ型の埋め込み領域ＢＲに接している。また、Ｎ型のディープウェル領域ＤＷＬは、たとえば、Ｎ型の埋め込み領域ＢＲに接している。
【００４１】
Ｎ型のウェル領域（Ｎ型のディープウェル領域ＤＷＬ）は、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられている。また、Ｎ型のディープウェル領域ＤＷＬは、半導体層ＳＬのうち断面視で溝部ＧＴと重なるように設けられている。ここで、Ｎ型の埋め込み領域ＢＲは、Ｎ型のディープウェル領域ＤＷＬよりも高濃度に形成されている。Ｎ型の埋め込み領域ＢＲの不純物濃度は、Ｎ型のディープウェル領域ＤＷＬのチャネル領域の不純物よりも高く構成される。これにより、後述するように、溝部ＧＴがＮ型の埋め込み領域ＢＲに入り込んだ部分において、安定的に電界が集中することを抑制することができる。
【００４２】
フィールド絶縁膜ＦＩＦは、半導体層ＳＬのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲの間に設けられている。フィールド絶縁膜ＦＩＦは、半導体層ＳＬのうち平面視でチャネル領域と重なる位置に設けられている。フィールド絶縁膜ＦＩＦは、ソースオフセット領域ＳＯＳ、Ｎ型のディープウェル領域ＤＷＬおよびドレインオフセット領域ＤＯＳ上に設けられている。フィールド絶縁膜ＦＩＦの開口部（符号不図示）には、ソース領域ＳＲおよびドレイン領域ＤＲが形成されている。
【００４３】
また、図３（ａ）のように、フィールド絶縁膜ＦＩＦおよび半導体層ＳＬ上には、層間絶縁膜ＩＦ１が設けられている。層間絶縁膜ＩＦ１は、たとえば、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦなどである。
【００４４】
フィールド絶縁膜ＦＩＦの厚さは、たとえば０．２μｍ以上１μｍ以下である。
【００４５】
層間絶縁膜ＩＦ１のうち、平面視でソース領域ＳＲまたはドレイン領域ＤＲと重なる位置に、コンタクトビアＶＡが設けられている。コンタクトビアＶＡは、ソース領域ＳＲまたはドレイン領域ＤＲに接している。
【００４６】
層間絶縁膜ＩＦ１上には、複数の配線ＩＣ１が設けられている。各々の配線ＩＣ１は、コンタクトビアＶＡを介して、上記したソース領域ＳＲまたはドレイン領域ＤＲに接続されている。
【００４７】
ここでは、コンタクトビアＶＡおよび配線ＩＣ１は、一体として形成されている。コンタクトビアＶＡおよび配線ＩＣ１は、たとえばＡｌを含んでいる。なお、コンタクトビアＶＡおよび配線ＩＣ１は、異なる材料で形成されていてもよい。コンタクトビアＶＡまたは配線ＩＣ１は、たとえば、ＣｕまたはＷであってもよい。その他、コンタクトビアＶＡの側面並びに底面、および配線ＩＣ１の底面および上面にはバリアメタル（不図示）が設けられていてもよい。
【００４８】
図３（ｂ）は、図２のＢ−Ｂ'線断面図である。図３（ｂ）のように、溝部ＧＴは、平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間に設けられている。溝部ＧＴは、ソース領域ＳＲおよびドレイン領域ＤＲの間に設けられたフィールド絶縁膜ＦＩＦを貫通して設けられている。
【００４９】
溝部ＧＴの側面および底面には、ゲート絶縁膜ＧＩが設けられている。ゲート絶縁膜ＧＩは、たとえば、シリコンの熱酸化膜を含んでいる。ゲート絶縁膜ＧＩを熱酸化により形成することにより、溝部ＧＴの側面および底面にピンホールが形成されることを抑制することができる。なお、ゲート絶縁膜ＧＩは複数層により形成されていてもよい。
【００５０】
ゲート絶縁膜ＧＩの膜厚は、たとえば１００ｎｍ以上１μｍ以下である。好ましくは、ゲート絶縁膜ＧＩの膜厚は、たとえば３００ｎｍ以上５００ｎｍ以下である。上述した溝部ＧＴの底面は、たとえば半導体基板ＳＵＢの上面からゲート絶縁膜ＧＩの膜厚の二倍以上の深さまで形成されている。
【００５１】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩに接している。ここでは、溝部ＧＴの内部は、ゲート電極ＧＥによって埋め込まれている。さらに、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられている。ゲート電極ＧＥは、平面視で溝部ＧＴの外側にはみ出していない。言い換えれば、ゲート電極ＧＥは、平面視で溝部ＧＴの外側の位置には、溝部ＧＴの内部から一体として形成されていない。平面視で、ゲート電極ＧＥの上端部付近は半導体層ＳＬの表面上に延在しないように構成される。平面視で、半導体層ＳＬの表面付近において、ゲート電極ＧＥの上端部付近は、ソースオフセット領域ＳＯＳ、ドレインオフセット領域ＤＯＳおよびＮ型のディープウェル領域ＤＷＬと重なる位置上に延在してないように、溝の上端部より内側の位置に設けられる。これにより、後述するように、溝部ＧＴの上端付近において、電界が集中することを抑制することができる。
【００５２】
ゲート電極ＧＥは、フィールド絶縁膜ＦＩＦの上面以下の位置に形成されている。ゲート電極ＧＥの上端は、半導体層ＳＬの上面より上に位置していても良い。なお、ゲート電極ＧＥの上面とフィールド絶縁膜ＦＩＦの上面は同一面を形成していない状態であってもよい。
【００５３】
ゲート電極ＧＥは、たとえばポリシリコンである。当該ポリシリコンのゲート電極ＧＥは、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されている。これにより、溝部ＧＴ内に安定的にゲート電極ＧＥを埋め込むことができる。
【００５４】
溝部ＧＴは、平面視でフィールド絶縁膜ＦＩＦの内側に設けられている。言い換えれば、フィールド絶縁膜ＦＩＦの開口部（符号不図示）は、溝部ＧＴから離間した位置に設けられている。すなわち、ソース領域ＳＲおよびドレイン領域ＤＲは、ゲート電極ＧＥから離間した位置に形成されている。これにより、ＦＥＴを高耐圧化させることができる。なお、ドレイン領域ＤＲのみがゲート電極ＧＥから離間した位置に形成されていてもよい。
【００５５】
溝部ＧＴの底面は、Ｎ型の埋め込み領域ＢＲに入り込んでいる。ここでは、溝部ＧＴの底面は、半導体基板ＳＵＢの上面より深い位置に形成されている。これにより、後述するように、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分は、Ｐ型チャネル領域として機能しない。したがって、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分では、電界が集中することを抑制することができる。
【００５６】
溝部ＧＴの下端側の角部は、Ｒ形状であってもよい。ここでは、たとえば、上記したゲート絶縁膜ＧＩを熱酸化によって形成することにより、溝部ＧＴの下端側の角部は、Ｒ形状に形成されている。なお、当該角部は、直角であってもよい。
【００５７】
図３（ｂ）のように、半導体層ＳＬ、フィールド絶縁膜ＦＩＦおよびゲート電極ＧＥ上には、層間絶縁膜ＩＦ１が設けられている。層間絶縁膜ＩＦ１のうち、平面視でゲート電極ＧＥと重なる位置には、コンタクトビアＶＡが設けられている。コンタクトビアＶＡは、ゲート電極ＧＥに接している。一つの溝部ＧＴに設けられたゲート電極ＧＥに対して、複数のコンタクトビアＶＡが接していても良い。層間絶縁膜ＩＦ１上のうち、平面視でゲート電極ＧＥと重なる位置には、配線ＩＣ１が設けられている。当該配線ＩＣ１は、コンタクトビアＶＡを介して、ゲート電極ＧＥに接続されている。
【００５８】
図３（ｃ）は、図２のＣ−Ｃ'線断面図である。図３（ｃ）のように、第１の実施形態では、溝部ＧＴの側面に接する領域のうち、半導体層ＳＬの上面から埋め込み領域ＢＲの上面までの領域がチャネル領域である。溝部ＧＴは、ソース領域ＳＲからドレイン領域ＤＲに向かう方向に垂直な方向（Ｃ−Ｃ'線方向）に複数設けられている。たとえば、複数の溝部ＧＴは、当該方向に等間隔に配置されている。このような構造であることにより、半導体装置ＳＤの平面積を拡大することなく、チャネル領域の面積を増加させることができる。すなわち、半導体装置ＳＤのオン抵抗を低下させることができる。
【００５９】
図３（ｃ）のように、ソース領域ＳＲからドレイン領域ＤＲに向かう方向に垂直な方向においても、ゲート電極ＧＥは、平面視で溝部ＧＴの外側にはみ出していない。
【００６０】
Ｃ−Ｃ'線方向にも、複数のコンタクトビアＶＡが設けられている。各々のコンタクトビアＶＡは、各々の溝部ＧＴ内のゲート電極ＧＥに対して接している。当該複数のコンタクトビアＶＡは、同一の配線ＩＣに接続されている。
【００６１】
図示されていない領域において、層間絶縁層ＩＦ１および配線ＩＣ１上には、さらに複数の配線層が形成されていてもよい。すなわち、多層配線構造が形成されていてもよい。多層配線構造の最上層には、たとえばバンプ電極（不図示）またはＣｕピラー（不図示）が形成されていてもよい。
【００６２】
次に、図１２および図１３を用い、第１の実施形態に係る半導体装置ＳＤにおける不純物濃度について説明する。図１２は、図３のＤ−Ｄ'線断面の不純物濃度プロファイルである。図１３は、図３のＥ−Ｅ'線断面の不純物濃度プロファイルである。図１２および図１３において、Ｎ型不純物は実線、Ｐ型不純物は点線で示されている。
【００６３】
図１２のように、Ｎ型のディープウェル領域ＤＷＬには、たとえばＮ型不純物としてＰ（リン）が導入されている。また、Ｎ型の埋め込み領域ＢＲには、たとえばＮ型不純物としてＳｂ（アンチモン）が導入されている。なお、それぞれの不純物領域は、これら以外の不純物が導入されていてもよい。
【００６４】
図中の縦軸に平行な点線は、半導体基板ＳＵＢおよび半導体層ＳＬの界面を示している。点線よりも右側が半導体基板ＳＵＢ側、点線よりも左側が半導体層ＳＬ側である。
【００６５】
図１２のように、Ｎ型の埋め込み領域ＢＲは、Ｎ型のディープウェル領域ＤＷＬよりも高濃度に形成されている。Ｎ型の埋め込み領域ＢＲのうち不純物濃度のピーク値は、Ｎ型のディープウェル領域ＤＷＬのうち不純物濃度のピーク値よりも、少なくとも一桁以上高い。また、Ｎ型の埋め込み領域ＢＲのうちＰ型不純物濃度は、少なくとも半導体基板ＳＵＢのうちＰ型不純物濃度よりも高いことが好ましい。
【００６６】
具体的には、たとえば、Ｎ型のディープウェル領域ＤＷＬのうち不純物濃度のピーク値は、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。これに対して、Ｎ型の埋め込み領域ＢＲのうち不純物濃度のピーク値は、少なくとも１×１０１７ｃｍ−３以上である。
【００６７】
上述のように、溝部ＧＴの底面は、Ｎ型の埋め込み領域ＢＲに入り込んでいる。このとき、Ｎ型の埋め込み領域ＢＲがＮ型のディープウェル領域ＤＷＬよりも高濃度に形成されていることにより、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分は反転層として機能しない。したがって、当該部分において、電界の集中を抑制することができる。
【００６８】
また、Ｎ型の埋め込み領域ＢＲに導入された不純物は、半導体基板ＳＵＢ側から半導体層ＳＬにも拡散する可能性がある。半導体層ＳＬの表層側において、Ｎ型の埋め込み領域ＢＲに導入されたＳｂの不純物濃度は、Ｎ型のディープウェル領域ＤＷＬに導入された不純物濃度よりも低いことが好ましい。上述したように、埋め込み領域ＢＲに導入されたＮ型不純物がＳｂであることにより、半導体基板ＳＵＢ側から半導体層ＳＬに拡散しにくくすることができる。
【００６９】
図１３のように、半導体層ＳＬには、Ｐ型のソース領域ＳＲ、Ｐ型ウェル領域ＷＬ１、ソースオフセット領域ＳＯＳが設けられている。Ｐ型のソース領域ＳＲのうち不純物濃度のピーク値は、Ｐ型のソースオフセット領域ＳＯＳのうち不純物濃度のピーク値よりも、少なくとも二桁以上高い。Ｐ型のソース領域ＳＲのうち不純物濃度のピーク値は、たとえば、少なくとも１×１０１８ｃｍ−３以上である。Ｐ型ウェル領域ＷＬ１のうち不純物濃度のピーク値は、たとえば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。また、ソースオフセット領域ＳＯＳのうち不純物濃度のピーク値は、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。なお、Ｐ型のドレイン領域ＤＲ、Ｐ型ウェル領域ＷＬ１およびドレインオフセット領域ＤＯＳも、ソース領域ＳＲ等と同様の分布となっている。
【００７０】
次に、図１４を用い、第１の実施形態に係る半導体装置ＳＤにおける回路について説明する。図１４は、第１の実施形態に係る半導体装置ＳＤの一例を示した回路図である。
【００７１】
第１の実施形態に係る半導体装置ＳＤは、たとえば、ＰＤＰ（Ｐｒａｓｍａ  Ｄｉｓｐｒａｙ  Ｐａｎｎｅｌ）のデータドライバＩＣである。ＰＤＰのデータドライバＩＣは、ＰＤＰパネルの表示データに応じたデータパルスを出力する機能を有している。具体的には、半導体装置ＳＤは、たとえば、ＰＤＰのデータドライバＩＣのうち、少なくとも電荷回収用のトランジスタＴＲ１を含んでいる。
【００７２】
図１４のように、半導体装置ＳＤは、たとえば、電荷回収用のコンデンサＣ１、電荷回収用のトランジスタＴＲ１、出力用のトランジスタＴＲ２並びにＴＲ３、および表示セルＣ２を備えている。
【００７３】
ここで、トランジスタＴＲ１は、図１から図３で示した第１の実施形態の構造を有している。詳細には、トランジスタＴＲ１は、第１のソース領域ＳＲ、第１のドレイン領域ＤＲ、ソースオフセット領域ＳＯＳ、ドレインオフセット領域ＤＯＳ、および溝部ＧＴに設けられた第１のゲート絶縁膜ＧＩ並びに第１のゲート電極ＧＥを備えている。このように、トランジスタＴＲ１が上記したＦＥＴの構造を有していることにより、電流能力を向上させるとともに、耐圧を向上させることができる。
【００７４】
コンデンサＣ１の一端は接地されており、他端はトランジスタＴＲ１に接続されている。トランジスタＴＲ１の他端は、トランジスタＴＲ２およびトランジスタＴＲ３の間に接続されている。
【００７５】
上述のように高耐圧のトランジスタＴＲ１が第１の実施形態の構造である一方で、トランジスタＴＲ２またはトランジスタＴＲ３、その他のロジック回路におけるトランジスタ（不図示）は、たとえば溝部ＧＴが形成されていない通常のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）構造である。詳細には、トランジスタＴＲ２またはＴＲ３は、半導体層ＳＬに互に離間して設けられたＰ型またはＮ型の第２のソース領域（不図示）および第２のドレイン領域（不図示）と、第２のソース領域および第２のドレイン領域に挟まれた位置の上に設けられた第２のゲート絶縁膜（不図示）と、第２のゲート絶縁膜上に設けられた第２のゲート電極（不図示）と、を備えている。ここでは、トランジスタＴＲ２はＰチャネルトランジスタであり、トランジスタＴＲ３はＮチャネルトランジスタである。
【００７６】
なお、トランジスタＴＲ２もしくはＴＲ３、その他のロジック回路におけるトランジスタは、印加される電圧に応じて、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造であってもよい。
【００７７】
トランジスタＴＲ２およびＴＲ３は、トランジスタＴＲ１と同一の半導体層ＳＬに設けられており、平面視でトランジスタＴＲ１と異なる位置に設けられている。このように、第１の実施形態の構造を有するトランジスタＴＲ１と、ロジック回路に用いられる通常のトランジスタと、を同一基板内に併設することにより、回路面積を縮小化することができる。
【００７８】
また、トランジスタＴＲ２およびトランジスタＴＲ３は直列に接続されている。トランジスタＴＲ２の一端は、電源電圧Ｖｄｄ２に接続されており、他端は、トランジスタＴＲ３に接続されている。トランジスタＴＲ３の他端は接地されている。トランジスタＴＲ２およびトランジスタＴＲ３の間には出力端子（ＯＵＴ）が設けられ、表示セルＣ２に接続されている。
【００７９】
トランジスタＴＲ１は、表示セルＣ２の電荷を回収する双方向スイッチとして機能する。このトランジスタＴＲ１のＯＮ／ＯＦＦを制御することにより、ＰＤＰの表示セルＣ２に充電された電荷をコンデンサＣ１に回収する。これにより、非発光時に表示セルＣ２に蓄積された電荷を回収し、次回の発光時に当該電荷を再利用することができる。
【００８０】
また、ＰＤＰの表示画素に対して安定した書き込みを行うため、高い電圧Ｖｄｄ２が必要となる。Ｖｄｄ２は、たとえば１０Ｖ以上６０Ｖ以下である。このため、トランジスタＴＲ１が第１の実施形態の構造であることは特に有効である。
【００８１】
第１の実施形態に係る半導体装置ＳＤが上述のようにＰＤＰのデータドライバＩＣである場合、半導体装置ＳＤは、さらに以下のような構成を有していても良い。半導体基板ＳＵＢは、複数の半導体チップに分割されている。半導体チップは、テープ状のフレキシブル配線基板（不図示）上に実装されている。半導体チップのバンプ電極は、フレキシブル基板の配線に接続されている。また、半導体チップは封止樹脂によって封止されている。当該半導体装置ＳＤは、このように、いわゆるＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）であってもよい。さらに、ＰＤＰのガラス基板に設けられた配線とプリント基板の配線とは、異方導電フィルムを介して接続されていてもよい。
【００８２】
次に、図３から図１３を用い、第１の実施形態に係る半導体装置ＳＤの製造方法について説明する。図４から図１３は、第１の実施形態に係る半導体装置ＳＤの製造方法を説明するための断面図である。第１の実施形態に係る半導体装置ＳＤの製造方法は、以下の工程を備えている。半導体層ＳＬに互いに離間した位置に、Ｐ型の不純物を導入して、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳを形成する（オフセット領域形成工程）。次いで、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間の位置に、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に、溝部ＧＴを形成する（溝部形成工程）。次いで、溝部ＧＴの側面および底面にゲート絶縁膜ＧＩを形成する。次いで、半導体層ＳＬ上、および溝部ＧＴ内のうちゲート絶縁膜ＧＩに接するように、導電性材料を形成し、導電性材料の表層を除去することにより、平面視で溝部ＧＴ内のみにゲート電極ＧＥを形成する（ゲート電極形成工程）。次いで、半導体基板ＳＵＢのうちソースオフセット領域ＳＯＳに接する位置と、ドレイン領域ＤＲに接してソースオフセット領域ＳＯＳから離間した位置とに、ソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳよりも高濃度のＰ型の不純物を導入して、それぞれソース領域ＳＲおよびドレイン領域ＤＲを形成する（ソースドレイン領域形成工程）。以下、詳細を説明する。
【００８３】
まず、図４（ａ）、図４（ｂ）および図４（ｃ）のように、後述するオフセット領域形成工程よりも前に、半導体基板ＳＵＢに、Ｎ型の不純物を導入して、Ｎ型の埋め込み領域ＢＲを形成する（埋め込み領域形成工程）。なお、上述のように、半導体基板ＳＵＢは、たとえば、Ｐ型のシリコン基板である。また、Ｎ型の不純物としては、たとえば、Ｓｂ（アンチモン）である。
【００８４】
当該埋め込み領域形成工程の後に、ＣＶＤ法により、半導体基板ＳＵＢ上にＰ型の半導体層ＳＬをエピタキシャル成長させる。各原料としては、たとえば、シリコン原料としては、モノシラン（ＳｉＨ４）、Ｐ型不純物原料としては、ジボラン（Ｂ２Ｈ６）が用いられる。
【００８５】
次いで、図５（ａ）、図５（ｂ）および図５（ｃ）のように、半導体層ＳＬ上に、フォトレジスト層（不図示）を形成する。露光および現像により、フォトレジスト層を選択的に除去する。次いで、イオン注入により、当該フォトレジスト層をマスクとして、半導体層ＳＬのうちソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳとなる注入領域（ＩＲ１）に、Ｐ型不純物を注入する。また、半導体層ＳＬのうちＮ型のディープウェル領域ＤＷＬとなる注入領域（ＩＲ２）に、Ｎ型不純物を注入する。Ｐ型不純物は、たとえば、Ｂ（ボロン）である。Ｎ型不純物は、たとえば、Ｐ（リン）である。次いで、フォトレジスト層をアッシングにより除去する。このとき、半導体層ＳＬ上に自然酸化膜ＮＯが形成されていてもよい。
【００８６】
次いで、図６（ａ）、図６（ｂ）および図６（ｃ）のように、熱処理を行い、上記したＰ型不純物およびＮ型不純物を活性化させる。このとき、当該不純物は、半導体層ＳＬ中で熱拡散する。
【００８７】
このようにして、半導体層ＳＬのうち互いに離間した位置にＰ型の不純物を導入してソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳを形成する（以上、オフセット領域形成工程）。
【００８８】
次いで、図７（ａ）、図７（ｂ）および図７（ｃ）のように、後述する溝部形成工程よりも前に、少なくとも半導体層ＳＬのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲの間の位置にフィールド絶縁膜ＦＩＦを形成する（フィールド絶縁膜工程）。たとえば、以下のようにしてＬＯＣＯＳ法によりフィールド絶縁膜ＦＩＦを形成する。半導体層ＳＬ上にＳｉＮ膜（不図示）を形成する。次いで、ＳｉＮ膜を選択的に除去することにより、ＳｉＮ膜のうち平面視でソース領域ＳＲおよびドレイン領域ＤＲを形成する領域のみを残存させる。次いで、熱酸化を行う。次いで、ＳｉＮ膜を除去する。これにより、半導体層ＳＬのうち平面視でソース領域ＳＲおよびドレイン領域ＤＲを形成する領域に開口部（符号不図示）を有し、開口部以外を覆うようにフィールド絶縁膜ＦＩＦを形成する。
【００８９】
次いで、図８（ａ）、図８（ｂ）および図８（ｃ）のように、半導体層ＳＬ上、およびフィールド絶縁膜ＦＩＦ上に、酸化膜（符号不図示）、マスク層ＭＬ１およびマスク層ＭＬ２を形成する。マスク層ＭＬ１およびマスク層ＭＬ２は、半導体層ＳＬをエッチングする条件において、エッチングレートが半導体層ＳＬよりも低い材料であることが好ましい。具体的には、マスク層ＭＬ１は、ＳｉＮであり、マスク層ＭＬ２は、ＳｉＯ２である。少なくともマスク層ＭＬ１を設けることにより、後述するゲート絶縁膜形成工程において、半導体層ＳＬ１の酸化を抑制することができる。
【００９０】
次いで、マスク層ＭＬ１およびマスク層ＭＬ２を選択的に除去することにより、溝部ＧＴを形成する領域に開口部（不図示）を形成する。当該開口部は、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間の位置に形成される。また、当該開口部の平面視の形状は、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に長辺を有する長方形である。次いで、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、当該マスク層ＭＬ１およびマスク層ＭＬ２をマスクとして、溝部ＧＴを形成する。
【００９１】
これにより、半導体層ＳＬのうち少なくとも平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳの間の位置に、平面視でソースオフセット領域ＳＯＳからドレインオフセット領域ＤＯＳに向かう方向に溝部ＧＴを形成する（以上、溝部形成工程）。
【００９２】
当該溝部形成工程において、溝部ＧＴの底面を埋め込み領域ＢＲに入り込ませる。これにより、上述のように、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分において、電界の集中を抑制することができる。
【００９３】
また、当該溝部形成工程において、溝部ＧＴを平面視でフィールド絶縁膜ＦＩＦの内部に形成する。これにより、半導体装置ＳＤの耐圧を向上させることができる。
【００９４】
次いで、図９（ａ）、図９（ｂ）および図９（ｃ）のように、溝部ＧＴの側面および底面にゲート絶縁膜ＧＩを形成する（ゲート絶縁膜形成工程）。ここでは、当該ゲート絶縁膜形成工程において、溝部ＧＴの側面および底面を熱酸化させることにより、ゲート絶縁膜ＧＩを形成する。これにより、ピンホールの無いゲート絶縁膜ＧＩを安定的に形成することができる。
【００９５】
次いで、図１０（ａ）、図１０（ｂ）および図１０（ｃ）のように、半導体層ＳＬ上および溝部ＧＴ内のうちゲート絶縁膜ＧＩに接するように導電性材料ＣＭを形成する。ここでは、たとえば、ＣＶＤ法により、導電性材料ＣＭとして、ポリシリコンを形成する。なお、当該導電性材料ＣＭを、溝部ＧＴの内部が全て埋め込まれるまで形成することが好ましい。
【００９６】
次いで、図１１（ａ）、図１１（ｂ）および図１１（ｃ）のように、導電性材料ＣＭの表層を除去する。これにより、平面視で溝部ＧＴ内のみにゲート電極ＧＥを形成する（ゲート電極形成工程）。ここでは、たとえば、当該ゲート電極形成工程において、導電性材料ＣＭの表層のみを熱酸化し、酸化された当該表層を除去することにより、ゲート電極ＧＥを形成する。これにより、ゲート電極ＧＥ表面の酸化層が除去されるため、ゲート電極ＧＥとコンタクトビアＶＡとの接触抵抗を下げることができる。
【００９７】
次いで、たとえばドライエッチングにより、マスク層ＭＬ２およびマスク層ＭＬ１を除去する。なお、ウェットエッチングにより、マスク層ＭＬ２およびマスク層ＭＬ１を除去しても良い。また、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、当該マスク層ＭＬ２およびマスク層ＭＬ１を除去するとともに、半導体層ＳＬの上面を平坦化しても良い。
【００９８】
次いで、図３（ａ）、図３（ｂ）および図３（ｃ）のように、フィールド絶縁膜ＦＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥをマスクとして、Ｐ型不純物を導入して、Ｐ型ウェル領域ＷＬ１、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。
【００９９】
さらに、図３（ａ）、図３（ｂ）および図３（ｃ）のように、たとえばＣＶＤ法により、半導体層ＳＬ、フィールド絶縁膜ＦＩＦおよびゲート電極ＧＥ上に、層間絶縁膜ＩＦ１を形成する。次いで、層間絶縁膜ＩＦ１のうち、平面視でゲート電極ＧＥ、ソース領域ＳＲまたはドレイン領域ＤＲと重なる位置に、コンタクトホール（不図示）を形成する。
【０１００】
次いで、層間絶縁膜ＩＦ１上、およびコンタクトホール内に、金属を形成する。当該金属は、たとえば、Ａｌである。次いで、当該金属を選択的に除去することにより、コンタクトビアＶＡおよび配線ＩＣ１を、一体として形成する。なお、ダマシン法により、コンタクトビアＶＡまたは配線ＩＣ１を形成してもよい。
【０１０１】
さらに、層間絶縁層ＩＦ１および配線ＩＣ１上に、複数の配線層を形成し、多層配線構造を形成してもよい。多層配線構造の最上層に、たとえばバンプ電極（不図示）またはＣｕピラー（不図示）を形成してもよい。
【０１０２】
次いで、たとえば、半導体装置ＳＤに対して、以下のようにしてＴＣＰを形成してもよい。半導体基板ＳＵＢをダイシングして、半導体チップに分割する。半導体チップを、たとえばテープ状のフレキシブル配線基板（不図示）上に実装する。このとき半導体チップのバンプ電極を、フレキシブル基板の配線に接続する。また、半導体チップを封止樹脂によって封止する。
【０１０３】
以上により、第１の実施形態に係る半導体装置ＳＤを形成することができる。
【０１０４】
次に、図１５から図２１を用い、比較例と対比しながら、第１の実施形態の効果について説明する。まず、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられている効果について説明する。
【０１０５】
図１５は、比較例の半導体装置ＳＤの構成を示す斜視図である。図１５のように、第１の比較例として、ゲート電極ＧＥが平面視で溝部ＧＴの外側にも一体として形成されている場合を説明する。ゲート電極ＧＥが、平面視でソースオフセット領域ＳＯＳおよびドレインオフセット領域ＤＯＳと重なる位置において、半導体基板ＳＵＢ（半導体層ＳＬ）の表面上に延在して形成されている場合である。たとえば、ゲート電極ＧＥは、平面視で複数の溝部ＧＴの間上を延在するようにも設けられている。すなわち、比較例では、半導体層ＳＬの上端のうち、溝部ＧＴに接していない領域もチャネル領域となる。
【０１０６】
図１６は、比較例の半導体装置ＳＤの電界強度分布を示す図である。図１６において、色の濃い部分は、電界強度が高いことを示している。図１６のＸ部のように、第１の比較例では、半導体層ＳＬの上端付近において、電界強度が高い。すなわち、ゲート電極ＧＥの端部付近、溝部ＧＴの上端付近、たとえばドレイン領域ＤＲ側の溝部ＧＴの上端付近、ゲート電極ＧＥの端部付近において、電界が集中している。
【０１０７】
これに対して、図１７は、第１の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。図１７のように、第１の実施形態では、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられている。
【０１０８】
図１８は、第１の実施形態に係る半導体装置の電界強度分布を示す図である。図１８のように、第１の実施形態のうち半導体層ＳＬの上端付近の電界強度は、第１の比較例よりも低い。第１の実施形態では、第１の比較例のＸ部のように電界が高い部分が形成されていない。第１の実施形態では平面視で溝部ＧＴの外側にはみ出していないことにより、ゲート電極ＧＥの端部付近、溝部ＧＴの上端付近、たとえばドレイン領域ＤＲ側の溝部ＧＴの上端付近、ゲート電極ＧＥの端部付近において、電界が集中することを抑制することができる。また、２０Ｖ以上の高電圧の動作の際に、特に有効である。
【０１０９】
図１９は、Ｖｇｓ（ゲートソース間電圧）＝０としたときのＶｄｓ−Ｉｄ特性（ドレインソース間電圧−ドレイン電流）を示す図である。図１９において、第１の比較例は点線、第１の実施形態は実線で示されている。
【０１１０】
図１９のように、第１の実施形態のうち、Ｖｇｓ（ゲートソース間電圧）＝０としたときのドレインソース間の降伏電圧は、比較例よりも高い。すなわち、第１の実施形態は、第１の比較例よりも高耐圧である。
【０１１１】
図２０は、第１の実施形態の効果を説明するための断面図である。図２０（ａ）および図２０（ｂ）は、図２におけるＣ−Ｃ'線断面図に相当する。図２０（ａ）および図２０（ｂ）の矢印は、溝部ＧＴの上端付近の電界の方向を示している。それぞれ、図２０（ａ）は、図１５と同様の第１の比較例の断面図であり、図２０（ｂ）は、第１の実施形態の断面図である。なお、図２０において、説明の簡略化のために、溝部ＧＴの下端側については考慮していない。
【０１１２】
図２０（ａ）において、第１の比較例として、図１５と同様にして、ゲート電極ＧＥが平面視で溝部ＧＴの外側にも一体として形成されている場合を説明する。
【０１１３】
図２０（ａ）のように、第１の比較例では、半導体層ＳＬの上面からと、溝部ＧＴの側面からの電界によって、溝部ＧＴの上端付近において電界が集中する。このため、第１の比較例のうち、Ｖｇｓ（ゲートソース間電圧）＝０としたときのドレインソース間の降伏電圧は低い。第１の比較例では、溝部ＧＴの上端付近における局所的なＶｔｈが他の領域よりも低下するため、安定した特性が得られにくい可能性がある。なお、図２０（ａ）の場合において、後述のように溝部ＧＴの下端付近の電界は緩和されている。
【０１１４】
これに対して、図２０（ｂ）のように、第１の実施形態では、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられていることにより、半導体層ＳＬの上面からの電界が無くなる、または小さくなる。これにより、溝部ＧＴの上端付近において、電界が緩和する。
【０１１５】
さらに、第１の実施形態では、溝部ＧＴの底面が埋め込み領域ＢＲに入り込んでいる。この点における効果は以下の通りである。
【０１１６】
図２１は、第１の実施形態の効果を説明するための断面図である。図２１（ａ）、図２１（ｂ）および図２１（ｃ）は、図１５と同様に、図２におけるＣ−Ｃ'線断面図に相当する。図２１（ａ）、図２１（ｂ）および図２１（ｃ）の矢印は、溝部ＧＴの下端付近の電界の方向を示している。それぞれ、図２１（ａ）は、第２の比較例の断面図であり、図２１（ｂ）は、第３の比較例の断面図であり、また図２１（ｂ）は、第１の実施形態の断面図である。なお、図２１において、説明の簡略化のために、溝部ＧＴの上端側については考慮していない。
【０１１７】
図２１（ａ）は、第２の比較例として、ゲート電極ＧＥが平面視で溝部ＧＴの外側にも一体として形成されており、埋め込み領域ＢＲが形成されていない場合を示している。言い換えれば、溝部ＧＴの間がゲート電極ＧＥで覆われている。また、図２１（ｂ）は、第３の比較例として、ゲート電極ＧＥが平面視で溝部ＧＴ内のみに形成されており、溝部ＧＴの底面は埋め込み領域ＢＲよりも上側に位置している場合を示している。
【０１１８】
図２１（ａ）および図２１（ｂ）のように、第２の比較例および第３の比較例では、溝部ＧＴの底面付近もチャネル領域となる。このため、溝部ＧＴの下端付近において、電界が発生する。したがって、溝部ＧＴの下端付近における局所的なＶｔｈが他の領域よりも低下するため、安定した特性が得られにくい可能性がある。なお、図２１（ｂ）の場合において、上記のように溝部ＧＴの上端付近の電界は緩和されている。
【０１１９】
これに対して、図２１（ｃ）のように、第１の実施形態では、溝部ＧＴの底面が埋め込み領域ＢＲに入り込んでいる。これにより、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分は、Ｐ型チャネル領域として機能しない。したがって、当該溝部ＧＴの底面が埋め込み領域ＢＲに入り込んだ部分では、電界が集中することを抑制することができる。
【０１２０】
以上のように、第１の実施形態によれば、溝部ＧＴの端部（上端または下端）付近で電界が集中することを抑制した半導体装置ＳＤを提供することができる。
【０１２１】
（第２の実施形態）
図２２は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図である。第２の実施形態は、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間には、フィールド絶縁膜ＦＩＦが設けられていない点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１２２】
図２２（ａ）は、図２のＡ−Ａ'線断面図に相当する。図２２（ｂ）は、図２のＢ−Ｂ'線断面図に相当する。また、図２２（ｃ）は、図２のＣ−Ｃ'線断面図に相当する。
【０１２３】
図２２（ａ）、図２２（ｂ）および図２２（ｃ）のように、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間には、フィールド絶縁膜ＦＩＦが設けられていなくてもよい。ここでは、平面視で溝部ＧＴ、ソース領域ＳＲおよびドレイン領域ＤＲを含む領域には、フィールド絶縁膜ＦＩＦの開口部（符号不図示）が設けられている。当該フィールド絶縁膜ＦＩＦは、いわゆる素子分離領域である。
【０１２４】
また、図２２（ｂ）のように、ソース領域ＳＲおよびドレイン領域ＤＲはゲート絶縁膜ＧＩに接している。
【０１２５】
次に、図２２から図３０を用い、第２の実施形態に係る半導体装置ＳＤの製造方法について説明する。図２３から図３０は、第２の実施形態に係る半導体装置ＳＤの製造方法を説明するための断面図である。
【０１２６】
図２３から図２５のように、第１の実施形態と同様にして、埋め込み領域形成工程およびオフセット領域形成工程を行う。
【０１２７】
次いで、図２６（ａ）、図２６（ｂ）および図２６（ｃ）のように、溝部形成工程よりも前に、以下のようにして、フィールド絶縁膜工程を行う。半導体層ＳＬ上にＳｉＮ膜（不図示）を形成する。次いで、ＳｉＮ膜を選択的に除去することにより、ＳｉＮ膜のうち平面視で溝部ＧＴ、Ｎ型のディープウェル領域ＤＷＬ、ソース領域ＳＲおよびドレイン領域ＤＲを形成する領域（すなわちＦＥＴ形成領域）を残存させる。次いで、熱酸化を行う。次いで、ＳｉＮ膜を除去する。これにより、半導体層ＳＬのうち平面視でＦＥＴを形成する領域に開口部（符号不図示）を有するフィールド絶縁膜ＦＩＦを形成する。
【０１２８】
次いで、図２７（ａ）、図２７（ｂ）および図２７（ｃ）のように、半導体層ＳＬ上、およびフィールド絶縁膜ＦＩＦ上に、酸化膜（符号不図示）、マスク層ＭＬ１およびマスク層ＭＬ２を形成する。次いで、マスク層ＭＬ１およびマスク層ＭＬ２を選択的に除去することにより、溝部ＧＴを形成する領域に開口部（不図示）を形成する。次いで、当該マスク層ＭＬ１およびマスク層ＭＬ２をマスクとして、溝部ＧＴを形成する。
【０１２９】
次いで、図２８（ａ）、図２８（ｂ）および図２８（ｃ）のように、たとえば、熱酸化により、溝部ＧＴの側面および底面にゲート絶縁膜ＧＩを形成する。
【０１３０】
次いで、図２９（ａ）、図２９（ｂ）および図２９（ｃ）のように、半導体層ＳＬ上および溝部ＧＴ内のうちゲート絶縁膜ＧＩに接するように導電性材料ＣＭを形成する。
【０１３１】
次いで、図３０（ａ）、図３０（ｂ）および図３０（ｃ）のように、導電性材料ＣＭの表層を除去する。これにより、平面視で溝部ＧＴ内のみにゲート電極ＧＥを形成する。
【０１３２】
次いで、図２２（ａ）、図２２（ｂ）および図２２（ｃ）のように、フィールド絶縁膜ＦＩＦ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥをマスクとして、Ｐ型不純物を導入して、Ｐ型ウェル領域ＷＬ１、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。
【０１３３】
以降の工程は、第１の実施形態と同様である。
【０１３４】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。第２の実施形態によれば、平面視でソース領域ＳＲおよびドレイン領域ＤＲの間には、フィールド絶縁膜ＦＩＦが設けられていなくてもよい。これにより、高耐圧で、且つ、オン抵抗の低い半導体装置ＳＤを得ることができる。
【０１３５】
（第３の実施形態）
第３の実施形態は、第１導電型がＮ型であり、第２導電型がＰ型である点を除いて、第１の実施形態と同様である。半導体装置ＳＤの断面図としては、図１から図３と同様である。以下、詳細を説明する。
【０１３６】
第３の実施形態の半導体装置ＳＤは、Ｎ型の半導体層ＳＬ、Ｎ型ウェル領域ＷＬ１、Ｐ型ウェル領域ＷＬ２、Ｎ型のソース領域ＳＲ、Ｎ型のドレイン領域ＤＲ、Ｎ型のソースオフセット領域ＳＯＳ、Ｎ型のドレインオフセット領域ＤＯＳ、溝部ＧＴ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよびＰ型の埋め込み領域ＢＲを備えている。すなわち、ＮチャネルのＦＥＴであってもよい。
【０１３７】
半導体基板ＳＵＢには、Ｐ型の埋め込み領域ＢＲが設けられている。埋め込み領域ＢＲに導入されているＰ型の不純物は、たとえば、Ｂ（ボロン）である。
【０１３８】
第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１３９】
（第４の実施形態）
図３１は、第４の実施形態に係る半導体装置ＳＤの構成を示す斜視図である。第４の実施形態は、ゲート電極ＧＥに接続されている配線ＩＣ１の配置が異なる点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
【０１４０】
図３１のように、ゲート電極ＧＥに接続されている配線ＩＣ１は、ソース領域ＳＲからドレイン領域ＤＲに向かう方向（Ｘ方向）に向かって設けられていてもよい。言い換えれば、配線ＩＣ１は、溝部ＧＴの長辺方向に平行な方向に延在して設けられている。
【０１４１】
また、ゲート電極ＧＥに接続されている配線ＩＣ１は、平面視でチャネル領域と重なる位置で離間されている。第２の実施形態において、当該配線ＩＣ１のうち平面視でチャネル領域と重なる面積は、第１の実施形態よりも小さい。
【０１４２】
なお、第４の実施形態では、ソース領域ＳＲおよびドレイン領域ＤＲは、図示されていない領域に設けられたビア（不図示）を介して、配線ＩＣ１より上方に位置する配線（不図示）に接続されている。
【０１４３】
第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１４４】
ここで、ゲート電極ＧＥに接続されている配線ＩＣ１が平面視でチャネル領域と重なる位置上に設けられている場合、チャネル領域の電界が影響を受ける可能性がある。たとえば、ゲート電極ＧＥが溝部ＧＴの間を覆っている場合と同じように、溝部ＧＴの上端付近に電界が集中する可能性がある。
【０１４５】
これに対して、第４の実施形態によれば、ゲート電極ＧＥに接続されている配線ＩＣ１が溝部ＧＴの長辺方向に平行な方向に延在して設けられている。これにより、配線ＩＣ１の電位によって、チャネル領域の電界が影響を受けることを抑制することができる。
【０１４６】
以上の実施形態において、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられ、且つ、溝部ＧＴの底面は埋め込み領域ＧＴに入り込んでいる場合について説明した。しかし、半導体装置ＳＤは、いずれか一方の構成を含んでいればよい。すなわち、ゲート電極ＧＥは、平面視で溝部ＧＴ内のみに設けられ、且つ、溝部ＧＴの底面は埋め込み領域ＧＴに入り込んでいない場合であってもよい。また、ゲート電極ＧＥは、平面視で溝部ＧＴの外側にも設けられ、且つ、溝部ＧＴの底面は埋め込み領域ＧＴに入り込んでいる場合であってもよい。これにより、溝部の上端付近または下端付近で電界が集中することを抑制した半導体装置を提供することができる。
【０１４７】
以上の実施形態において、ゲート電極ＧＥがポリシリコンである場合を説明した。しかし、ゲート電極ＧＥは、金属または金属シリサイドであってもよい。また、ゲート絶縁膜ＧＩが熱酸化シリコンである場合を説明したが、その他の絶縁膜であってもよい。
【０１４８】
以上の実施形態において、ゲート電極ＧＥが平面視で溝部ＧＴ内のみに設けられている場合を説明した。しかし、これに限られたものではなく、ゲート電極ＧＥのうち少なくともドレイン領域ＤＲ側の領域が平面視で溝部ＧＴ内に設けられている構造であってもよい。すなわち、ゲート電極ＧＥのうちソース領域ＳＲ側の領域が平面視で溝部ＧＴの外側に設けられていても良い。
【０１４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５０】
なお、以上の実施形態には、下記に示す発明も開示されている。
（付記１）
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、平面視で前記溝部内のみにゲート電極を形成するゲート電極形成工程と、
前記半導体基板のうち前記ソースオフセット領域に接する位置と、前記ドレイン領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
を備える半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法において、
前記オフセット領域形成工程よりも前に、前記ソース領域および前記ドレイン領域よりも深い位置に第１導電型と反対の第２導電型の埋め込み領域を形成する埋め込み領域形成工程をさらに備え、
前記溝部形成工程において、前記溝部の底面を前記埋め込み領域に入り込ませる半導体装置の製造方法。
（付記３）
半導体層のうち互いに離間した位置に第１導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、ゲート電極を形成するゲート電極形成工程と、
前記半導体基板のうち前記ソースオフセット領域に接する位置と、前記ドレイン領域に接して前記ソースオフセット領域から離間した位置とに、前記オフセット領域よりも高濃度の第１導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
を備え、
前記オフセット領域形成工程よりも前に、前記ソース領域および前記ドレイン領域よりも深い位置に第１導電型と反対の第２導電型の埋め込み領域を形成する埋め込み領域形成工程をさらに備え、
前記溝部形成工程において、前記溝部の底面を前記埋め込み領域に入り込ませる半導体装置の製造方法。
（付記４）
付記２に記載の半導体装置の製造方法において、
前記埋め込み領域形成工程において、半導体基板に前記埋め込み領域を形成し、
前記埋め込み領域形成工程の後に、前記半導体基板上に前記半導体層をエピタキシャル成長させる工程をさらに備える半導体装置の製造方法。
（付記５）
付記１に記載の半導体装置の製造方法において、
前記溝部形成工程よりも前に、前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間の位置にフィールド絶縁膜を形成するフィールド絶縁膜工程をさらに備え、
前記溝部形成工程において、前記溝部を平面視で前記フィールド絶縁膜の内部に形成する半導体装置の製造方法。
（付記６）
付記５に記載の半導体装置の製造方法において、
前記フィールド絶縁膜形成工程において、前記フィールド絶縁膜のうち前記ソース領域および前記ドレイン領域を形成する領域に開口部を形成し、
前記ソースドレイン領域形成工程において、前記ゲート絶縁膜、前記ゲート電極および前記フィールド絶縁膜をマスクとして、前記開口部に前記ソース領域および前記ドレイン領域を形成する半導体装置の製造方法。
（付記７）
付記１に記載の半導体装置の製造方法において、
前記ゲート絶縁膜形成工程において、前記溝部の側面および底面を熱酸化させることにより、前記ゲート絶縁膜を形成する半導体装置の製造方法。
（付記８）
付記１に記載の半導体装置の製造方法において、
前記ゲート電極形成工程において、前記導電性材料の表層のみを熱酸化し、酸化された当該表層を除去することにより、前記ゲート電極を形成する半導体装置の製造方法。
【符号の説明】
【０１５１】
ＳＤ  半導体装置
ＳＵＢ  半導体基板
ＳＬ  半導体層
ＢＲ  埋め込み領域
ＳＲ  ソース領域
ＤＲ  ドレイン領域
ＳＯＳ  ソースオフセット領域
ＤＯＳ  ドレインオフセット領域
ＷＬ１  Ｐ型ウェル領域（Ｎ型ウェル領域）
ＷＬ２  Ｎ型ウェル領域（Ｎ型ウェル領域）
ＦＩＦ  フィールド絶縁膜
ＧＴ  溝部
ＧＩ  ゲート絶縁膜
ＧＥ  ゲート電極
ＢＧ１  バックゲート領域
ＶＡ  コンタクトビア
ＩＣ１  配線
ＮＯ  自然酸化膜
ＣＭ  導電性材料
Ｃ１  コンデンサ
Ｃ２  表示セル
ＴＲ１  トランジスタ
ＴＲ２  トランジスタ
ＴＲ３  トランジスタ
ＩＲ１  注入領域
ＩＲ２  注入領域
【図１】
0005852913.tif 000002
【図２】
0005852913.tif 000003
【図３】
0005852913.tif 000004
【図４】
0005852913.tif 000005
【図５】
0005852913.tif 000006
【図６】
0005852913.tif 000007
【図７】
0005852913.tif 000008
【図８】
0005852913.tif 000009
【図９】
0005852913.tif 000010
【図１０】
0005852913.tif 000011
【図１１】
0005852913.tif 000012
【図１２】
0005852913.tif 000013
【図１３】
0005852913.tif 000014
【図１４】
0005852913.tif 000015
【図１５】
0005852913.tif 000016
【図１６】
0005852913.tif 000017
【図１７】
0005852913.tif 000018
【図１８】
0005852913.tif 000019
【図１９】
0005852913.tif 000020
【図２０】
0005852913.tif 000021
【図２１】
0005852913.tif 000022
【図２２】
0005852913.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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