(57)【特許請求の範囲】
【請求項１】
実装基板上に実装された第１のパワースイッチング素子と、
前記実装基板上に実装され、前記第１のパワースイッチング素子に直列に接続された第２のパワースイッチング素子と、
前記実装基板上に実装され、前記第１のパワースイッチング素子のゲートとソースとの間に接続された第１のゲート短絡用スイッチング素子と、
前記実装基板上に実装され、前記第２のパワースイッチング素子のゲートとソースとの間に接続された第２のゲート短絡用スイッチング素子と、
前記実装基板上に形成され、前記第１のパワースイッチング素子および第２のパワースイッチング素子のうちの一方のパワースイッチング素子のソースが電気的に接続されるとともに他方のパワースイッチング素子のドレインが電気的に接続される導電性の共通ランドと、
前記実装基板上に形成され、前記第１のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第１のゲート短絡用スイッチング素子が接合される第１のゲート・ランドと、
前記実装基板上に形成され、前記第１のゲート短絡用スイッチング素子のゲートが電気的に接続される第１の短絡用ゲート・ランドと、
前記実装基板上に形成され、前記第２のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第２のゲート短絡用スイッチング素子が接合される第２のゲート・ランドと、
前記実装基板上に形成され、前記第２のゲート短絡用スイッチング素子のゲートが電気的に接続される第２の短絡用ゲート・ランドとを含み、
前記共通ランドは、一対の腕部とそれらを連結する連結部とを含み、
前記第１のゲート・ランドおよび前記第１の短絡用ゲート・ランドの組と、前記第２のゲート・ランドおよび前記第２の短絡用ゲート・ランドの組とのうち、一方の組は前記共通ランドの一対の腕部の間に配置され、他方の組は前記共通ランドの一方の腕部に対して前記一方の組と反対側に配置されている、パワーモジュール。
【請求項２】
前記第１のパワースイッチング素子および前記第２のパワースイッチング素子は、炭化珪素を主成分とするスイッチング素子である、請求項１に記載のパワーモジュール。
【請求項３】
前記第１のパワースイッチング素子および前記第２のパワースイッチング素子は、ＩＧＢＴからなる、請求項１に記載のパワーモジュール。
【請求項４】
前記共通ランドは、銅またはアルミニウム製の板状体からなる、請求項１〜３のいずれか一項に記載のパワーモジュール。
【請求項５】
前記第１のゲート・ランドと前記第１の短絡用ゲート・ランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されており、
前記第２のゲート・ランドと前記第２の短絡用ゲート・ランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されている、請求項１〜４のいずれか一項に記載のパワーモジュール。
【請求項６】
前記実装基板が、セラミックス上に銅箔が直接接合されたＤＢＣ基板であり、前記共通ランドと、前記第１のゲート・ランドと、前記第１の短絡用ゲート・ランドと、前記第２のゲート・ランドと、前記第２の短絡用ゲート・ランドとは、前記銅箔によって形成されている、請求項１〜５のいずれか一項に記載のパワーモジュール。
【請求項７】
前記第１のパワースイッチング素子と前記第２のパワースイッチング素子とは、デッドタイムを挟んで交互にオンされ、
第１のゲート短絡用スイッチング素子は、前記第２のパワースイッチング素子がオンするよりも前にオンされ、前記第２のパワースイッチング素子がオンしてから第１の所定期間が経過した後であって、前記第１のパワースイッチング素子がオンされる前にオフされ、
第２のゲート短絡用スイッチング素子は、前記第１のパワースイッチング素子がオンするよりも前にオンされ、前記第１のパワースイッチング素子がオンしてから第２の所定期間が経過した後であって、前記第２のパワースイッチング素子がオンされる前にオフされる、請求項１〜６のいずれか一項に記載のパワーモジュール。
【請求項８】
前記第１の所定期間は、前記第２のパワースイッチング素子がオンしてから前記第１のパワースイッチング素子のドレイン・ソース間電圧が上昇する時間以上に設定され、前記第２の所定期間は、前記第１のパワースイッチング素子がオンしてから前記第２のパワースイッチング素子のドレイン・ソース間電圧が上昇する時間以上に設定される、請求項７に記載のパワーモジュール。
【請求項９】
前記第１の所定期間は２００ｎｓｅｃ以上に設定され、前記第２の所定期間は２００ｎｓｅｃ以上に設定される、請求項７または８に記載のパワーモジュール。
【請求項１０】
前記第１のパワースイッチング素子と前記第１のゲート短絡用スイッチング素子とを接続するための第１の接続金属部材と、
前記第２のパワースイッチング素子と前記第２のゲート短絡用スイッチング素子とを接続するための第２の接続金属部材とを含み、
前記第１の接続金属部材および前記第２の接続金属部材が、Ａｕ，Ｃｕ，またはＡｌからなるワイヤ状、フレーム状またはリボン状である、請求項１〜９のいずれか一項に記載のパワーモジュール。
【請求項１１】
前記第１のパワースイッチング素子は第１の電流検出部を含み、
前記第２のパワースイッチング素子は第２の電流検出部を含み、
前記第１の電流検出部が接続される第１のソースセンス端子と、
前記第２の電流検出部が接続される第２のソースセンス端子とをさらに含む、請求項１〜１０のいずれか一項に記載のパワーモジュール。
【請求項１２】
前記請求項１〜１１のいずれか一項に記載のパワーモジュールと、
前記第１のパワースイッチング素子、前記第２のパワースイッチング素子、前記第１のゲート短絡用スイッチング素子および前記第２のゲート短絡用スイッチング素子を駆動するためのゲート駆動回路と、
前記ゲート駆動回路を制御する制御部とを含み、
前記制御部がマイクロコンピュータからなる、出力回路。
【請求項１３】
前記制御部は、前記第１のパワースイッチング素子、前記第２のパワースイッチング素子、前記第１のゲート短絡用スイッチング素子および前記第２のゲート短絡用スイッチング素子に対するゲート制御信号をそれぞれ生成する手段を含み、
前記ゲート駆動回路は、前記制御部によって生成されたゲート制御信号に応じたゲート駆動信号を生成して、対応するスイッチング素子のゲートに供給するものである、請求項１２に記載の、出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ハーフブリッジ出力回路等に用いられるパワーモジュールおよびそれを含む出力回路に関する。
【背景技術】
【０００２】
図８は、従来のハーフブリッジ出力回路の構成を示す電気回路図である。
ハーフブリッジ出力回路１０１は、ハイサイドの第１のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１０２と、第１のＭＯＳＦＥＴ１０２に直列に接続されたローサイドの第２のＭＯＳＦＥＴ１０３と、これらのＭＯＳＦＥＴ１０２，１０３を駆動するためのゲート駆動回路１０４と、ゲート駆動回路１０４を制御する制御部１０５とを含んでいる。第１のＭＯＳＦＥＴ１０２と第２のＭＯＳＦＥＴ１０３とは、電源１０６に直列に接続されている。【０００３】
第１のＭＯＳＦＥＴ１０２および第２のＭＯＳＦＥＴ１０３には、第１のダイオード１０７および第２のダイオード１０８がそれぞれ並列に接続されている。第１のダイオード１０７のアノードは第１のＭＯＳＦＥＴ１０２のソースに接続され、第１のダイオード１０７のカソードは第１のＭＯＳＦＥＴ１０２のドレインに接続されている。第２のダイオード１０８のアノードは第２のＭＯＳＦＥＴ１０３のソースに接続され、第２のダイオード１０８のカソードは第２のＭＯＳＦＥＴ１０３のドレインに接続されている。【０００４】
第１のＭＯＳＦＥＴ１０２と第２のＭＯＳＦＥＴ１０３との接続点と、第２のＭＯＳＦＥＴ１０３のソース端子との間に、負荷１０９が接続される。ゲート駆動回路１０４は、制御部１０５からのゲート制御信号に基づいて、第１のＭＯＳＦＥＴ１０２のゲート端子に第１のゲート抵抗１１１を介してゲート駆動信号を供給するとともに、第２のＭＯＳＦＥＴ１０３のゲート端子に第２のゲート抵抗１１２を介してゲート駆動信号を供給する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−８１９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したハーフブリッジ出力回路１０１では、両ＭＯＳＦＥＴ１０２，１０３がオフである状態において、ハイサイドの第１のＭＯＳＦＥＴ１０２がターンオンすると、ローサイドの第２のＭＯＳＦＥＴ１０３に電源電圧が印加されるので、第２のＭＯＳＦＥＴ１０３のドレイン・ソース間電圧ＶＤＳが急激に上昇する。このとき、ドレイン・ゲート間電圧をＶＤＧとし、第２のＭＯＳＦＥＴ１０３のドレイン・ゲート間の寄生容量をＣＤＧとすると、第２のＭＯＳＦＥＴ１０３のドレインからゲートに向かって変位電流ＩＤＧ＝ＣＤＧ・ｄＶＤＧ／ｄｔが流れる。ｄＶＤＧ／ｄｔの値は、第１のＭＯＳＦＥＴ１０２のターンオン時上昇時間（立ち上がり時間ｔｒ）で決定される。【０００７】
この変位電流ＩＤＧがゲート駆動回路１０４内の第２のゲート抵抗１１２に流れるため、第２のゲート抵抗１１２による電圧降下によってゲート電位が高くなり、第２のＭＯＳＦＥＴ１０３のゲート・ソース間電圧ＶＧＳが上昇する。第２のゲート抵抗１１２の抵抗値をＲＧとすると、第２のＭＯＳＦＥＴ１０３のゲート・ソース間電圧ＶＧＳのピーク値は、ＣＤＧ・ＲＧ・ｄＶＤＧ／ｄｔにほぼ比例する。第２のＭＯＳＦＥＴ１０３のゲート・ソース間電圧ＶＧＳのピーク値が閾値電圧を越えると、第２のＭＯＳＦＥＴ１０３がオンとなり、貫通電流が流れてしまう。【０００８】
同様に、両ＭＯＳＦＥＴ１０２，１０３がオフである状態において、ローサイドの第２のＭＯＳＦＥＴ１０３がターンオンすると、ハイサイドの第１のＭＯＳＦＥＴ１０２に電源電圧が印加される。したがって、前述と同様な動作により、第１のＭＯＳＦＥＴ１０２のゲート・ソース間電圧ＶＧＳが上昇し、貫通電流が流れるおそれがある。
この発明の目的は、直列に接続された２つのスイッチング素子のうちの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のゲート・ソース間電圧の上昇を抑制または防止できるパワーモジュールおよび出力回路を提供することである。【０００９】
また、この発明の他の目的は、直列に接続された２つのスイッチング素子のうちの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のゲート・ソース間電圧の上昇を抑制または防止できるとともに、小型化が図れるパワーモジュールを提供することである。
【課題を解決するための手段】
【００１０】
この発明のパワーモジュールは、実装基板上に実装された第１のパワースイッチング素子と、前記実装基板上に実装され、前記第１のパワースイッチング素子に直列に接続された第２のパワースイッチング素子と、前記実装基板上に実装され、前記第１のパワースイッチング素子のゲートとソースとの間に接続された第１のゲート短絡用スイッチング素子と、前記実装基板上に実装され、前記第２のパワースイッチング素子のゲートとソースとの間に接続された第２のゲート短絡用スイッチング素子と、前記実装基板上に形成され、前記第１のパワースイッチング素子および第２のパワースイッチング素子のうちの一方のパワースイッチング素子のソースが電気的に接続されるとともに他方のパワースイッチング素子のドレインが電気的に接続される導電性の共通ランドと、前記実装基板上に形成され、前記第１のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第１のゲート短絡用スイッチング素子が接合される第１のゲート・ランドと、前記実装基板上に形成され、前記第１のゲート短絡用スイッチング素子のゲートが電気的に接続される第１の短絡用ゲート・ランドと、前記実装基板上に形成され、前記第２のパワースイッチング素子のゲートが電気的に接続されるとともに、前記第２のゲート短絡用スイッチング素子が接合される第２のゲート・ランドと、前記実装基板上に形成され、前記第２のゲート短絡用スイッチング素子のゲートが電気的に接続される第２の短絡用ゲート・ランドとを含む。前記共通ランドは、一対の腕部とそれらを連結する連結部とを含む。前記第１のゲート・ランドおよび前記第１の短絡用ゲート・ランドの組と、前記第２のゲート・ランドおよび前記第２の短絡用ゲート・ランドの組とのうち、一方の組は前記共通ランドの一対の腕部の間に配置され、他方の組は前記共通ランドの一方の腕部に対して前記一方の組と反対側に配置されている。
【００１１】
第１のパワースイッチング素子がターンオンすると、第２のパワースイッチング素子に電源電圧が印加されるので、第２のパワースイッチング素子のドレイン・ソース間電圧が急激に上昇する。したがって、第２のパワースイッチング素子のドレインからゲートに向かって変位電流が流れる。このとき、第２のゲート短絡用スイッチング素子によって、第２のパワースイッチング素子のゲート・ソース間を短絡すれば、第２のパワースイッチング素子のゲート・ソース間電圧が大きくなるのを抑制または防止できる。【００１２】
第２のパワースイッチング素子がターンオンすると、第１のパワースイッチング素子に電源電圧が印加されるので、第１のパワースイッチング素子のドレイン・ソース間電圧が急激に上昇する。このとき、第１のゲート短絡用スイッチング素子によって第１のパワースイッチング素子のゲート・ソース間を短絡すれば、第１のパワースイッチング素子のゲート・ソース間電圧が大きくなるのを抑制または防止できる。【００１３】
この発明の一実施形態では、前記第１のパワースイッチング素子および前記第２のパワースイッチング素子は、炭化珪素（ＳｉＣ）を主成分とするスイッチング素子である。
この発明の一実施形態では、前記第１のパワースイッチング素子および前記第２のパワースイッチング素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）からなる。
この発明の一実施形態では、前記共通ランドは、銅またはアルミニウム製の板状体からなる。
【００１７】
この発明の一実施形態では、前記第１のゲート・ランドと前記第１の短絡用ゲート・ランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されており、前記第２のゲート・ランドと前記第２の短絡用ゲート・ランドとは、前記共通ランドの連結部の延びる方向に沿って隣接して配置されている。この構成によれば、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子とを接近して配置することが可能となる。したがって、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子とを接続するための配線を短くすることができる。このため、各パワースイッチング素子とそれに対応するゲート短絡用スイッチング素子との間のインピーダンスを小さくすることができる。これにより、各パワースイッチング素子のゲート・ソース間電圧の上昇抑制効果を向上させることができる。【００１８】
この発明の一実施形態では、前記実装基板が、セラミックス上に銅箔が直接接合されたＤＢＣ基板であり、前記共通ランドと、前記第１のゲート・ランドと、前記第１の短絡用ゲート・ランドと、前記第２のゲート・ランドと、前記第２の短絡用ゲート・ランドとは、前記銅箔によって形成されている。
【００１９】
この発明の一実施形態では、前記第１のパワースイッチング素子と前記第２のパワースイッチング素子とは、デッドタイムを挟んで交互にオンされる。また、第１のゲート短絡用スイッチング素子は、前記第２のパワースイッチング素子がオンするよりも前にオンされ、前記第２のパワースイッチング素子がオンしてから第１の所定期間が経過した後であって、前記第１のパワースイッチング素子がオンされる前にオフされる。また、第２のゲート短絡用スイッチング素子は、前記第１のパワースイッチング素子がオンするよりも前にオンされ、前記第１のパワースイッチング素子がオンしてから第２の所定期間が経過した後であって、前記第２のパワースイッチング素子がオンされる前にオフされる。【００２０】
この発明の一実施形態では、前記第１の所定期間は、前記第２のパワースイッチング素子がオンしてから前記第１のパワースイッチング素子のドレイン・ソース間電圧が上昇する時間以上に設定される。また、前記第２の所定期間は、前記第１のパワースイッチング素子がオンしてから前記第２のパワースイッチング素子のドレイン・ソース間電圧が上昇する時間以上に設定される。【００２１】
この構成によれば、第１のパワースイッチング素子がターンオンしたときには、第２のゲート短絡用スイッチング素子によって、第２のパワースイッチング素子のゲート・ソース間が短絡されているので、第２のパワースイッチング素子のゲート・ソース間電圧が大きくなるのを抑制または防止できる。また、第２のパワースイッチング素子がターンオンしたときには、第１のゲート短絡用スイッチング素子によって、第１のパワースイッチング素子のゲート・ソース間が短絡されているので、第１のパワースイッチング素子のゲート・ソース間電圧が大きくなるのを抑制または防止できる。【００２２】
この発明の一実施形態では、前記第１の所定期間は２００ｎｓｅｃ以上に設定され、前記第２の所定期間は２００ｎｓｅｃ以上に設定される。
この発明の一実施形態では、前記第１のパワースイッチング素子と前記第１のゲート短絡用スイッチング素子とを接続するための第１の接続金属部材と、前記第２のパワースイッチング素子と前記第２のゲート短絡用スイッチング素子とを接続するための第２の接続金属部材とを含む。前記第１の接続金属部材および前記第２の接続金属部材は、Ａｕ，Ｃｕ，またはＡｌからなるワイヤ状、フレーム状またはリボン状であってもよい。【００２３】
この発明の一実施形態では、第１のパワースイッチングは第１の電流検出部を含み、第２のパワースイッチングは第２の電流検出部を含み、前記第１の電流検出部が接続される第１のソースセンス端子と、前記第２の電流検出部が接続される第２のソースセンス端子とをさらに含む。この構成によれば、第１のソースセンス端子および第２のソースセンス端子を、過電流保護回路に接続することが可能となる。これにより、負荷の短絡等に起因する過電流を速やかに遮断することが可能となる。【００２４】
この発明の出力回路は、前記請求項１〜１１のいずれか一項に記載のパワーモジュールと、前記第１のパワースイッチング素子、前記第２のパワースイッチング素子、前記第１のゲート短絡用スイッチング素子および前記第２のゲート短絡用スイッチング素子を駆動するためのゲート駆動回路と、前記ゲート駆動回路を制御する制御部とを含み、前記制御部がマイクロコンピュータからなる。この発明によれば、第１のパワースイッチング素子および第２のパワースイッチング素子のうちの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のゲート・ソース間電圧の上昇を抑制または防止できる。
【００２５】
この発明の一実施形態では、前記制御部は、前記前記第１のパワースイッチング素子、前記第２のパワースイッチング素子、前記第１のゲート短絡用スイッチング素子および前記第２のゲート短絡用スイッチング素子に対するゲート制御信号をそれぞれ生成する手段を含む。前記ゲート駆動回路は、前記制御部によって生成されたゲート制御信号に応じたゲート駆動信号を生成して、対応するスイッチング素子のゲートに供給するものである。【００２６】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の第１の実施形態に係るパワーモジュールを適用したハーフブリッジ出力回路を示す電気回路図である。
【図２】図２は、図１のパワーモジュールの内部構造を示す図解的な斜視図である。
【図３】図３は、制御部によって生成されるゲート制御信号の一例を示すタイムチャートである。
【図４】図４は、パワーモジュールの他の例を示す図解的な斜視図である。
【図５】図５は、第１の短絡用ＭＯＳＦＥＴが形成されたチップおよび第２の短絡用ＭＯＳＦＥＴが形成されたチップを、パワーモジュールのケース外においてモジュール端子に接続した場合の具体例を示す図解的な斜視図である。
【図６】図６は、第１の主回路用ＭＯＳＦＥＴと第１の短絡用ＭＯＳＦＥＴとが同一半導体基板に形成されているチップの外観を示す斜視図である。
【図７Ａ】図７Ａは、パワーモジュールの他の例を示す図であって、パワーモジュールの内部構造を示す図解的な平面図である。
【図７Ｂ】図７Ｂは、図７Ａのパワーモジュールの外観を示す図解的な平面図である。
【図８】図８は、ハーフブリッジ出力回路の従来例を示す電気回路図である。
【発明を実施するための形態】
【００２８】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るパワーモジュールを適用したハーフブリッジ出力回路１を示す電気回路図である。
ハーフブリッジ出力回路１は、パワーモジュール２と、ゲート駆動回路３と、制御部４を含む。パワーモジュール２は、第１の電源端子１１と、第２の電源端子（第２の出力端子）１２と、第１の主回路用ゲート端子１３と、第１の短絡用ゲート端子１４と、第１のソースセンス端子１５と、第２の主回路用ゲート端子１６と、第２の短絡用ゲート端子１７と、第２のソースセンス端子１８と、第１の出力端子１９とを含んでいる。
【００２９】
また、パワーモジュール２は、ハイサイドの第１の主回路用ＭＯＳＦＥＴ（第１のパワースイッチング素子）２１と、それに直列に接続されたローサイドの第２の主回路用ＭＯＳＦＥＴ（第２のパワースイッチング素子）２２とを含む。主回路用ＭＯＳＦＥＴ２１，２２は、ＳｉＣ（炭化珪素）を主とする半導体材料で作成されたＳｉＣ半導体デバイスである。
【００３０】
第１の主回路用ＭＯＳＦＥＴ２１および第２の主回路用ＭＯＳＦＥＴ２２には、第１のダイオード２３および第２のダイオード２４がそれぞれ並列に接続されている。第１のダイオード２３のアノードは第１の主回路用ＭＯＳＦＥＴ２１のソースに接続され、第１のダイオード２３のカソードは第１の主回路用ＭＯＳＦＥＴ２１のドレインに接続されている。第２のダイオード２４のアノードは第２の主回路用ＭＯＳＦＥＴ２２のソースに接続され、第２のダイオード２４のカソードは第２の主回路用ＭＯＳＦＥＴ２２のドレインに接続されている。第１および第２ダイオード２３，２４は、それぞれ、第１主回路用ＭＯＳＦＥＴ２１および第２主回路用ＭＯＳＦＥＴ２２に内蔵されたダイオードであってもよい。
【００３１】
第１の主回路用ＭＯＳＦＥＴ２１のゲートとソースとの間に、第１の短絡用ＭＯＳＦＥＴ（第１のゲート短絡用スイッチング素子）２５が接続されている。第１の短絡用ＭＯＳＦＥＴ２５のドレインが第１の主回路用ＭＯＳＦＥＴ２１のゲートに接続され、第１の短絡用ＭＯＳＦＥＴ２５のソースが第１の主回路用ＭＯＳＦＥＴ２１のソースに接続されている。第２の主回路用ＭＯＳＦＥＴ２２のゲートとソースとの間に、第２の短絡用ＭＯＳＦＥＴ（第２のゲート短絡用スイッチング素子）２６が接続されている。第２の短絡用ＭＯＳＦＥＴ２６のドレインが第２の主回路用ＭＯＳＦＥＴ２２のゲートに接続され、第２の短絡用ＭＯＳＦＥＴ２６のソースが第２の主回路用ＭＯＳＦＥＴ２２のソースに接続されている。短絡用ＭＯＳＦＥＴ２５，２６は、ＳｉＣ（炭化珪素）を主とする半導体材料で作成されたＳｉＣ半導体デバイスである。
【００３２】
ハイサイドの第１の主回路用ＭＯＳＦＥＴ２１と、第１のダイオード２３と、第１の短絡用ＭＯＳＦＥＴ２５と、端子１１，１３，１４，１５によってハイサイド回路が構成されている。一方、ローサイドの第１の主回路用ＭＯＳＦＥＴ２２と、第２のダイオード２４と、第２の短絡用ＭＯＳＦＥＴ２６と、端子１２，１６，１７，１８によってローサイド回路が構成されている。
【００３３】
第１の主回路用ＭＯＳＦＥＴ２１のドレインは、第１の電源端子１１に接続されている。第１の主回路用ＭＯＳＦＥＴ２１のソースと第２の主回路用ＭＯＳＦＥＴ２２のドレインとの接続点は、第１の出力端子１９に接続されている。第１の主回路用ＭＯＳＦＥＴ２１のゲートは、第１の主回路用ゲート端子１３に接続されている。第１の短絡用ＭＯＳＦＥＴ２５のゲートは、第１の短絡用ゲート端子１４に接続されている。第２の主回路用ＭＯＳＦＥＴ２２のゲートは、第２の主回路用ゲート端子１６に接続されている。第２の短絡用ＭＯＳＦＥＴ２６のゲートは、第２の短絡用ゲート端子１７に接続されている。第２の主回路用ＭＯＳＦＥＴ２２のソースは、第２の電源端子（第２の出力端子）１２に接続されている。第１および第２の主回路用ＭＯＳＦＥＴ２１，２２は、それぞれ第１および第２の電流検出部２７，２８を備えている。第１および第２の電流検出部２７，２８は、第１および第２のソースセンス端子１５，１８にそれぞれ接続されている。
【００３４】
パワーモジュール２の第１の電源端子１１は、電源５の正極端子に接続されている。パワーモジュール２の第２の電源端子（第２の出力端子）１２は、電源５の負極端子に接続されている。パワーモジュール２の各ゲート端子１３，１４，１６，１７と各ソースセンス端子１５，１８は、ゲート駆動回路３に接続されている。各ソースセンス端子１５，１８は、たとえば、過電流保護回路（図示略）に接続される。パワーモジュール２の第１の出力端子１９と第２の出力端子（第２の電源端子）１２との間に、負荷６が接続されている。
【００３５】
制御部４は、ＣＰＵとそのプログラム等を記憶したメモリ（ＲＯＭ、ＲＡＭ等）を含むマイクロコンピュータからなる。制御部４は、第１の主回路用ＭＯＳＦＥＴ２１に対する第１の主回路用ゲート制御信号ＭＧ１、第１の短絡用ＭＯＳＦＥＴ２５に対する第１の短絡用ゲート制御信号ＳＧ１、第２の主回路用ＭＯＳＦＥＴ２２に対する第２の主回路用ゲート制御信号ＭＧ２および第２の短絡用ＭＯＳＦＥＴ２６に対する第２の短絡用ゲート制御信号ＳＧ２を生成して、ゲート駆動回路３に与える。
【００３６】
ゲート駆動回路３は、制御部４からの各ゲート制御信号ＭＧ１，ＳＧ１，ＭＧ２，ＳＧ２に基づいて、第１の主回路用ＭＯＳＦＥＴ２１、第１の短絡用ＭＯＳＦＥＴ２５、第２の主回路用ＭＯＳＦＥＴ２２および第２の短絡用ＭＯＳＦＥＴ２６に対するゲート駆動信号ＤＭＧ１，ＤＳＧ１，ＤＭＧ２，ＤＳＧ２をそれぞれ生成して出力する。この実施形態では、各ゲート駆動信号ＤＭＧ１，ＤＳＧ１，ＤＭＧ２，ＤＳＧ２は、それに対応するゲート制御信号ＭＧ１，ＳＧ１，ＭＧ２，ＳＧ２がＬレベルであればＬレベルとなり、それに対応するゲート制御信号ＭＧ１，ＳＧ１，ＭＧ２，ＳＧ２がＨレベルであればＨレベルとなる。
【００３７】
第１の主回路用ＭＯＳＦＥＴ２１に対するゲート駆動信号ＤＭＧ１は、当該ＭＯＳＦＥＴ２１のゲート抵抗３１を介して、当該ＭＯＳＦＥＴ２１のゲートに与えられる。第１の短絡用ＭＯＳＦＥＴ２５に対するゲート駆動信号ＤＳＧ１は、当該ＭＯＳＦＥＴ２５のゲート抵抗３２を介して、当該ＭＯＳＦＥＴ２５のゲートに与えられる。第２の主回路用ＭＯＳＦＥＴ２２に対するゲート駆動信号ＤＭＧ２は、当該ＭＯＳＦＥＴ２２のゲート抵抗３３を介して、当該ＭＯＳＦＥＴ２２のゲートに与えられる。第２の短絡用ＭＯＳＦＥＴ２６に対するゲート駆動信号ＤＳＧ２は、当該ＭＯＳＦＥＴ２６のゲート抵抗３４を介して、当該ＭＯＳＦＥＴ２６のゲートに与えられる。各ＭＯＳＦＥＴ２１，２２，２５，２６は、それに与えられるゲート駆動信号がＨレベルとなるとオンとなり、それに与えられるゲート駆動信号がＬレベルとなるとオフとなる。
【００３８】
図２は、図１のパワーモジュール２の内部構造を示す図解的な斜視図である。図２においては、第１のダイオード２３および第２のダイオード２４がＭＯＳＦＥＴ２１，２２に内蔵されている例が示されている。
パワーモジュール２は、絶縁性基板５１と、絶縁性基板５１の一方表面に固定されたケース５２とを含む。絶縁性基板５１は、平面視において一方向に長い矩形に形成されている。ケース５２は、下面が開口した略直方体形状に形成されており、樹脂材料で構成されている。
【００３９】
平面視において、絶縁性基板５１の一方の短辺を「第１短辺５１ａ」といい、他方の短辺を「第２短辺５１ｂ」ということにする。また、平面視において、絶縁性基板５１の一方の長辺を「第１長辺５１ｃ」といい、他方の長辺を「第２長辺５１ｄ」ということにする。また、絶縁性基板５１の長辺５１ｃ，５１ｄに沿う方向を「絶縁性基板５１の長さ方向」といい、絶縁性基板５１の短辺５１ａ，５１ｂに沿う方向を、「絶縁性基板５１の幅方向」ということにする。
【００４０】
絶縁性基板５１上には、ハイサイド回路を形成するための第１アッセンブリ６０と、ローサイド回路を形成するための第２アッセンブリ８０とが、絶縁性基板５１の長さ方向に沿って並べて配置されている。第１アッセンブリ６０は、絶縁性基板５１の長さ方向の中央と第１短辺５１ａとの間の領域に配置されている。一方、第２アッセンブリ８０は、絶縁性基板５１の長さ方向の中央と第２短辺５１ｂとの間の領域に配置されている。
【００４１】
絶縁性基板５１上には、第１アッセンブリ６０および第２アッセンブリ８０の両方に用いられる共通ランド７０が形成されている。共通ランド７０は、銅またはアルミニウムの板状体からなる。共通ランド７０は、平面視において略Ｕ形であり、絶縁性基板５１の第１短辺５１ａ側に設けられた第１の主回路用ソース・ランド部（腕部）７１と、絶縁性基板５１の長さ中央よりも第２短辺５１ｂ側に設けられた第２の主回路用ドレイン・ランド部（腕部）７２と、それらを連結する連結部７３とを含む。
【００４２】
第１の主回路用ソース・ランド部７１は、平面視において絶縁性基板５１の幅方向に長い矩形であり、その長辺が絶縁性基板５１の第１短辺５１ａに沿って配置されている。第２の主回路用ドレイン・ランド部７２は、平面視において絶縁性基板５１の幅方向に長い略矩形であり、第１の主回路用ソース・ランド部７１と平行に配置されている。第２の主回路用ドレイン・ランド部７２は、平面視において、絶縁性基板５１の第２長辺５１ｄに近くかつ絶縁性基板５１の第２短辺５１ｂに近い位置にあるコーナ部に切除部７２ａを有している。連結部７３は、平面視において絶縁性基板５１の長さ方向に長い矩形であり、第１の主回路用ソース・ランド部７１および第２の主回路用ドレイン・ランド部７２における絶縁性基板５１の第１長辺５１ｃ側の端部どうしを接続している。
【００４３】
第１アッセンブリ６０は、第１の主回路用ソース・ランド部７１と、絶縁性基板５１上に形成された他の複数のランド６１〜６４と、第１の主回路用ＭＯＳＦＥＴ２１（第１のダイオード２３を内蔵したもの）と、第１の短絡用ＭＯＳＦＥＴ２５と、複数の端子１１，１３，１４，１５とを含む。複数のランド６１〜６４は、第１の主回路用ドレイン・ランド６１、第１の主回路用ゲート・ランド６２、第１のソースセンス・ランド６３および第１の短絡用ゲート・ランド６４を含んでいる。これらのランド６１〜６４は、銅またはアルミニウムの板状体からなる。
【００４４】
第１の主回路用ドレイン・ランド６１は、平面視において絶縁性基板５１の幅方向に長い略矩形であり、第１の主回路用ソース・ランド部７１に対して絶縁性基板５１の第１短辺５１ａとは反対側において、第１の主回路用ソース・ランド部７１に隣接して配置されている。第１の主回路用ドレイン・ランド６１は、平面視において、絶縁性基板５１の第１短辺５１ａからは遠くかつ絶縁性基板５１の第２長辺５１ｄには近い位置にあるコーナ部に切除部６１ａを有している。
【００４５】
第１の主回路用ゲート・ランド６２は、平面視において絶縁性基板５１の幅方向に長い矩形であり、第１の主回路用ドレイン・ランド６１に対して絶縁性基板５１の第１短辺５１ａとは反対側において、第１の主回路用ドレイン・ランド６１に隣接して配置されている。第１のソースセンス・ランド６３は、平面視において第１の主回路用ドレイン・ランド６１に比べて長さおよび幅が小さい矩形であり、第１の主回路用ドレイン・ランド６１の切除部６１ａ内に配置されている。第１の短絡用ゲート・ランド６４は、平面視において絶縁性基板５１の幅方向に長い矩形であり、第１の主回路用ゲート・ランド６２に対して絶縁性基板５１の第１短辺５１ａとは反対側において、第１の主回路用ゲート・ランド６２に隣接して配置されている。
【００４６】
第１の主回路用ドレイン・ランド６１の表面には、第１の主回路用ＭＯＳＦＥＴ２１のドレイン電極２１Ｄが接合されている。第１の主回路用ＭＯＳＦＥＴ２１は、第１の主回路用ドレイン・ランド６１とは反対側の表面にソース電極２１Ｓおよびゲート電極２１Ｇを有している。第１の主回路用ゲート・ランド６２の表面には、第１の短絡用ＭＯＳＦＥＴ２５のドレイン電極２５Ｄが接合されている。第１の短絡用ＭＯＳＦＥＴ２５は、第１の主回路用ゲート・ランド６２とは反対側の表面にソース電極２５Ｓおよびゲート電極２５Ｇを有している。
【００４７】
第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓは、複数のボンディングワイヤ（接続金属部材）６５によって、第１の主回路用ソース・ランド部７１に電気的に接続されている。また、第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓ（電流検出部２７）は、ボンディングワイヤ（接続金属部材）６６によって、第１のソースセンス・ランド６３に電気的に接続されている。さらに、第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓは、複数のボンディングワイヤ（接続金属部材）６７によって、第１の短絡用ＭＯＳＦＥＴ２５のソース電極２５Ｓに電気的に接続されている。第１の主回路用ＭＯＳＦＥＴ２１のゲート電極２１Ｇは、ボンディングワイヤ（接続金属部材）６８によって、第１の主回路用ゲート・ランド６２に電気的に接続されている。第１の短絡用ＭＯＳＦＥＴ２５のゲート電極２５Ｇは、ボンディングワイヤ（接続金属部材）６９によって、第１の短絡用ゲート・ランド６４に電気的に接続されている。
【００４８】
第１の主回路用ドレイン・ランド６１の表面における絶縁性基板５１の第２長辺５１ｄよりの端部には、第１の電源端子１１の基端部が接合されている。第１の電源端子１１は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第１の電源端子１１は、絶縁性基板５１の長さ方向から見てクランク形状であり、第１の主回路用ドレイン・ランド６１に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第１の電源端子１１の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００４９】
第１のソースセンス・ランド６３の表面における絶縁性基板５１の第２長辺５１ｄよりの部分には、第１のソースセンス端子１５の基端部が接合されている。第１のソースセンス端子１５は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第１のソースセンス端子１５は、絶縁性基板５１の長さ方向から見てクランク形状であり、第１のソースセンス・ランド６３に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第１のソースセンス端子１５の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００５０】
第１の主回路用ゲート・ランド６２の表面における絶縁性基板５１の第２長辺５１ｄよりの端部には、第１の主回路用ゲート端子１３の基端部が接合されている。第１の主回路用ゲート端子１３は、絶縁性基板５１の長さ方向から見てクランク形状であり、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第１の主回路用ゲート端子１３は、第１の主回路用ゲート・ランド６２に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第１の主回路用ゲート端子１３の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００５１】
第１の短絡用ゲート・ランド６４の表面における絶縁性基板５１の第２長辺５１ｄよりの端部には、第１の短絡用ゲート端子１４の基端部が接合されている。第１の短絡用ゲート端子１４は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第１の短絡用ゲート端子１４は、絶縁性基板５１の長さ方向から見てクランク形状であり、第１の短絡用ゲート・ランド６４に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第１の短絡用ゲート端子１４の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００５２】
第２アッセンブリ８０は、第２の主回路用ドレイン・ランド部７２と、絶縁性基板５１上に形成された他の複数のランド８１〜８４と、第２の主回路用ＭＯＳＦＥＴ２２（第２のダイオード２４を内蔵したもの）と、第２の短絡用ＭＯＳＦＥＴ２６と、複数の端子１２，１６，１７，１８とを含む。複数のランド８１〜８４は、第２の主回路用ソース・ランド８１、第２の主回路用ゲート・ランド８２、第２のソースセンス・ランド８３および第２の短絡用ゲート・ランド８４を含んでいる。これらのランド８１〜８４は、銅またはアルミニウムの板状体からなる。
【００５３】
第２の主回路用ソース・ランド８１は、平面視において絶縁性基板５１の幅方向に長い矩形であり、第１の短絡用ゲート・ランド６４と第２の主回路用ドレイン・ランド部７２との間に配置されている。
第２の主回路用ゲート・ランド８２は、平面視において絶縁性基板５１の幅方向に長い矩形であり、第２の主回路用ドレイン・ランド部７２に対して絶縁性基板５１の第２短辺５１ｂ側において、第２の主回路用ドレイン・ランド部７２に隣接して配置されている。第２のソースセンス・ランド８３は、平面視において第２の主回路用ドレイン・ランド部７２に比べて長さおよび幅が小さい矩形であり、第２の主回路用ドレイン・ランド部７２の切除部７２ａ内に配置されている。第２の短絡用ゲート・ランド８４は、平面視において絶縁性基板５１の幅方向に長い矩形であり、第２の主回路用ゲート・ランド８２と絶縁性基板５１の第２短辺５１ｂとの間に配置されている。
【００５４】
第２の主回路用ドレイン・ランド部７２の表面には、第２の主回路用ＭＯＳＦＥＴ２２のドレイン電極２２Ｄが接合されている。第２の主回路用ＭＯＳＦＥＴ２２は、第２の主回路用ドレイン・ランド部７２とは反対側の表面にソース電極２２Ｓおよびゲート電極２２Ｇを有している。第２の主回路用ゲート・ランド８２の表面には、第２の短絡用ＭＯＳＦＥＴ２６のドレイン電極２６Ｄが接合されている。第２の短絡用ＭＯＳＦＥＴ２６は、第２の主回路用ゲート・ランド８２とは反対側の表面にソース電極２６Ｓおよびゲート電極２６Ｇを有している。
【００５５】
第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓは、複数のボンディングワイヤ（接続金属部材）８５によって、第２の主回路用ソース・ランド８１に電気的に接続されている。また、第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓ（電流検出部２８）は、ボンディングワイヤ（接続金属部材）８６によって、第２のソースセンス・ランド８３に電気的に接続されている。さらに、第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓは、複数のボンディングワイヤ（接続金属部材）８７によって、第２の短絡用ＭＯＳＦＥＴ２６のソース電極２６Ｓに電気的に接続されている。第２の主回路用ＭＯＳＦＥＴ２２のゲート電極２２Ｇは、ボンディングワイヤ（接続金属部材）８８によって、第２の主回路用ゲート・ランド８２に電気的に接続されている。第２の短絡用ＭＯＳＦＥＴ２６のゲート電極２６Ｇは、ボンディングワイヤ（接続金属部材）８９によって、第２の短絡用ゲート・ランド８４に電気的に接続されている。
【００５６】
第２の主回路用ソース・ランド８１の表面における絶縁性基板５１の第２長辺５１ｄよりの端部には、第２の電源端子１２の基端部が接合されている。第２の電源端子１２は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第２の電源端子１２は、絶縁性基板５１の長さ方向から見てクランク形状であり、第２の主回路用ソース・ランド８１に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第２の電源端子１２の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００５７】
第２のソースセンス・ランド８３の表面における絶縁性基板５１の第２長辺５１ｄよりの部分には、第２のソースセンス端子１８の基端部が接合されている。第２のソースセンス端子１８は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第２ソースセンス端子１８は、絶縁性基板５１の長さ方向から見てクランク形状であり、第２のソースセンス・ランド８３に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第２のソースセンス端子１８の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００５８】
第２の主回路用ゲート・ランド８２の表面における絶縁性基板５１の第２長辺５１ｄよりの端部には、第２の主回路用ゲート端子１６の基端部が接合されている。第２の主回路用ゲート端子１６は、絶縁性基板５１の長さ方向から見てクランク形状であり、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第２の主回路用ゲート端子１６は、第２の主回路用ゲート・ランド８２に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第２の主回路用ゲート端子１６の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００５９】
第２の短絡用ゲート・ランド８４の表面における絶縁性基板５１の第２長辺５１ｄよりの端部には、第２の短絡用ゲート端子１７の基端部が接合されている。第２の短絡用ゲート端子１７は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第２の短絡用ゲート端子１７は、絶縁性基板５１の長さ方向から見てクランク形状であり、第２の短絡用ゲート・ランド８４に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第２の短絡用ゲート端子１７の接続端の先端部は、ケース５２における絶縁性基板５１の第２長辺５１ｄ側の側壁を貫通して、ケース５２外方に突出している。
【００６０】
共通ランド７０における連結部７３の表面の長さ中央部には、第１の出力端子１９の基端部が接合されている。第１の出力端子１９は、導電性の板状体（たとえば、銅板にニッケルメッキを施したもの）からなる。第１の出力端子１９は、絶縁性基板５１の長さ方向から見てクランク形状であり、連結部７３に接合された接合部と、接合部に結合された立上部と、立上部に結合された接続端とを有している。第１の出力端子１９の接続端の先端部は、ケース５２における絶縁性基板５１の第１長辺５１ｃ側の側壁を貫通して、ケース５２外方に突出している。
【００６１】
絶縁性基板５１の代わりに、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いてもよい。その場合には、その銅箔によって、各ランド６１〜６４，７０，８１〜８４を形成できる。
図３は、制御部４によって生成される各ゲート制御信号を示すタイムチャートである。
図３の例では、各ゲート制御信号の組合せの状態には０〜７の状態がある。そして、０〜７の状態が繰り返される。
【００６２】
状態０では、第１の主回路用ゲート制御信号ＭＧ１、第１の短絡用ゲート制御信号ＳＧ１、第２の主回路用ゲート制御信号ＭＧ２および第２の短絡用ゲート制御信号ＳＧ２の全てがＬレベルである。したがって、第１の主回路用ＭＯＳＦＥＴ２１、第１の短絡用ＭＯＳＦＥＴ２５、第２の主回路用ＭＯＳＦＥＴ２２および第２の短絡用ＭＯＳＦＥＴ２６の状態は、全てオフである。
【００６３】
状態１では、第１の短絡用ゲート制御信号ＳＧ１がＬレベルからＨレベルに反転する。これにより、ハイサイドの第１の短絡用ＭＯＳＦＥＴ２５がターンオンする。これにより、ハイサイドの第１の主回路用ＭＯＳＦＥＴ２１のゲート・ソース間が、第１の短絡用ＭＯＳＦＥＴ２５によって短絡される。
状態２では、第２の主回路用ゲート制御信号ＭＧ２がＬレベルからＨレベルに反転する。これにより、ローサイドの第２の主回路用ＭＯＳＦＥＴ２２がターンオンする。ローサイドの第２の主回路用ＭＯＳＦＥＴ２２がターンオンすると、ハイサイドの第１の主回路用ＭＯＳＦＥＴ２１に電源電圧が印加されるので、第１の主回路用ＭＯＳＦＥＴ２１のドレイン・ソース間電圧ＶＤＳが急激に上昇する。したがって、第１の主回路用ＭＯＳＦＥＴ２１のドレインからゲートに向かって変位電流ＩＤＧが流れる。第１の主回路用ＭＯＳＦＥＴ２１のドレイン・ゲート間電圧をＶＤＧとし、第１の主回路用ＭＯＳＦＥＴ２１のドレイン・ゲート間の寄生容量をＣＤＧとすると、変位電流ＩＤＧはＩＤＧ＝ＣＤＧ・ｄＶＤＧ／ｄｔとなる。ｄＶＤＧ／ｄｔの値は、第２の主回路用ＭＯＳＦＥＴ２２のターンオン時上昇時間（立ち上がり時間ｔｒ）で決定される。
【００６４】
このとき、この実施形態では、第１の主回路用ＭＯＳＦＥＴ２１のゲート・ソース間が、第１の短絡用ＭＯＳＦＥＴ２５によって短絡されている。したがって、第１の主回路用ＭＯＳＦＥＴ２１のドレインからゲートに流れてきた変位電流ＩＤＧは、第１の短絡用ＭＯＳＦＥＴ２５、第１の主回路用ＭＯＳＦＥＴ２１のソースおよび第２の主回路用ＭＯＳＦＥＴ２２を通って接地へと流れる。このため、変位電流ＩＤＧが第１の主回路用ＭＯＳＦＥＴ２１のゲート抵抗３１に流れなくなる。くわえて、第１の主回路用ＭＯＳＦＥＴ２１のゲート・ソース間が、第１の短絡用ＭＯＳＦＥＴ２５によって短絡されているから、第１の主回路用ＭＯＳＦＥＴ２１のゲート・ソース間電圧ＶＧＳが大きくなるのを抑制または防止できる。
【００６５】
状態３では、第２の主回路用ゲート制御信号ＭＧ２がＨレベルからＬレベルに反転する。これにより、ローサイドの第２の主回路用ＭＯＳＦＥＴ２２がターンオフする。
状態４では、第１の短絡用ゲート制御信号ＳＧ１がＨレベルからＬレベルに反転する。これにより、第１の短絡用ＭＯＳＦＥＴ２５がターンオフする。
状態５では、第２の短絡用ゲート制御信号ＳＧ２がＬレベルからＨレベルに反転する。これにより、ローサイドの第２の短絡用ＭＯＳＦＥＴ２６がオンする。これにより、ローサイドの第２の主回路用ＭＯＳＦＥＴ２２のゲート・ソース間が、第２の短絡用ＭＯＳＦＥＴ２６によって短絡される。
【００６６】
状態６では、第１の主回路用ゲート制御信号ＭＧ１がＬレベルからＨレベルに反転する。これにより、ハイサイドの第１の主回路用ＭＯＳＦＥＴ２１がターンオンする。ハイサイドの第１の主回路用ＭＯＳＦＥＴ２１がターンオンすると、ローサイドの第２の主回路用ＭＯＳＦＥＴ２２に電源電圧が印加されるので、第２の主回路用ＭＯＳＦＥＴ２２のドレイン・ソース間電圧ＶＤＳが急激に上昇する。したがって、第２の主回路用ＭＯＳＦＥＴ２２のドレインからゲートに向かって変位電流ＩＤＧが流れる。第２の主回路用ＭＯＳＦＥＴ２２のドレイン・ゲート間電圧をＶＤＧとし、第２の主回路用ＭＯＳＦＥＴ２２のドレイン・ゲート間の寄生容量をＣＤＧとすると、変位電流ＩＤＧはＩＤＧ＝ＣＤＧ・ｄＶＤＧ／ｄｔとなる。ｄＶＤＧ／ｄｔの値は、第１の主回路用ＭＯＳＦＥＴ２１のターンオン時上昇時間（立ち上がり時間ｔｒ）で決定される。
【００６７】
このとき、この実施形態では、第２の主回路用ＭＯＳＦＥＴ２２のゲート・ソース間が、第２の短絡用ＭＯＳＦＥＴ２６によって短絡されている。したがって、第２の主回路用ＭＯＳＦＥＴ２２のドレインからゲートに流れてきた変位電流ＩＤＧは、第２の短絡用ＭＯＳＦＥＴ２６および第２の主回路用ＭＯＳＦＥＴ２２のソースを通って接地へと流れる。このため、変位電流ＩＤＧが第２の主回路用ＭＯＳＦＥＴ２２のゲート抵抗３３に流れなくなる。くわえて、第２の主回路用ＭＯＳＦＥＴ２２のゲート・ソース間が、第２の短絡用ＭＯＳＦＥＴ２６によって短絡されているから、第２の主回路用ＭＯＳＦＥＴ２２のゲート・ソース間電圧ＶＧＳが大きくなるのを抑制または防止できる。
【００６８】
状態７では、第１の主回路用ゲート制御信号ＭＧ１がＨレベルからＬレベルに反転する。これにより、ハイサイドの第１の主回路用ＭＯＳＦＥＴ２１がターンオフする。
状態７に続く状態０では、第２の短絡用ゲート制御信号ＳＧ２がＨレベルからＬレベルに反転する。これにより、ローサイドの第２の短絡用ＭＯＳＦＥＴ２６がターンオフする。
【００６９】
第１の短絡用ゲート信号ＳＧ１および第２の短絡用ゲート信号ＳＧ１をオンオフさせるタイミングの条件について説明する。第１の短絡用ゲート信号ＳＧ１をオンさせるタイミングは、第２の主回路用ゲート信号ＭＧ２がＬレベルからＨレベルに反転するより少し前（第２の主回路用ＭＯＳＦＥＴ２２がオンするより少し前）であることが必要である。第１の短絡用ゲート信号ＳＧ１をオフさせるタイミングは、第２の主回路用ゲート信号ＭＧ２がＬレベルからＨレベルに反転してから（第２の主回路用ＭＯＳＦＥＴ２２がオンしてから）、第１の主回路用ＭＯＳＦＥＴ２１のドレイン・ソース間電圧が上昇する時間（たとえば、２００ｎｓｅｃ程度）以上の所定時間が経過した後であることが必要である。さらに、第１の短絡用ゲート信号ＳＧ１をオフさせるタイミングは、第１の主回路用ゲート信号ＭＧ１がＬレベルからＨレベルに反転する前（第１の主回路用ＭＯＳＦＥＴ２１がオンする前）であることが必要である。
【００７０】
第２の短絡用ゲート信号ＳＧ２をオンさせるタイミングは、第１の主回路用ゲート信号ＭＧ１がＬレベルからＨレベルに反転するより少し前（第１の主回路用ＭＯＳＦＥＴ２１がオンするより少し前）であることが必要である。第２の短絡用ゲート信号ＳＧ２をオフさせるタイミングは、第１の主回路用ゲート信号ＭＧ１がＬレベルからＨレベルに反転してから（第１の主回路用ＭＯＳＦＥＴ２１がオンしてから）、第２の主回路用ＭＯＳＦＥＴ２２のドレイン・ソース間電圧が上昇する時間（たとえば、２００ｎｓｅｃ程度）以上の所定時間が経過した後であることが必要である。さらに、第２の短絡用ゲート信号ＳＧ２をオフさせるタイミングは、第２の主回路用ゲート信号ＭＧ２がＬレベルからＨレベルに反転する前（第２の主回路用ＭＯＳＦＥＴ２２がオンする前）であることが必要である。
【００７１】
なお、第１の主回路用ＭＯＳＦＥＴ２１と第２の主回路用ＭＯＳＦＥＴ２２とが同時にオンとなると貫通電流が流れる。そこで、貫通電流を防止するために、第１の主回路用ゲート信号ＭＧ１がＨレベルからＬレベルに反転してから（第１の主回路用ＭＯＳＦＥＴ２１がオフとなってから）、第２の主回路用ゲート信号ＭＧ２がＬレベルからＨレベルに反転するまでに（第２の主回路用ＭＯＳＦＥＴ２２がオンとなるまでに）、デッドタイムが設けられる。同様に、第２の主回路用ゲート信号ＭＧ２がＨレベルからＬレベルに反転してから（第２の主回路用ＭＯＳＦＥＴ２２がオフとなってから）、第１の主回路用ゲート信号ＭＧ１がＬレベルからＨレベルに反転するまでに（第１の主回路用ＭＯＳＦＥＴ２１がオンとなるまでに）、デッドタイムが設けられる。つまり、第１の主回路用ＭＯＳＦＥＴ２１と第２の主回路用ＭＯＳＦＥＴ２２とは、デッドタイムを挟んで交互にオンされる。
【００７２】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、各端子１１〜１９の横断面積は同じに形成されているが、端子１３，１４，１５，１６，１７，１８に比べて大きな電流が流れる第１の電源端子１１、第２の電源端子（第２の出力端子）１２および第１の出力端子１９の横断面積を、他の端子１３，１４，１５，１６，１７，１８の横断面積より大きくなるように形成してもよい。
【００７３】
図４は、端子１１，１２，１９の横断面積が、他の端子１３，１４，１５，１６，１７，１８の横断面積より大きく形成されたパワーモジュールの例を示す図解的な斜視図である。このパワーモジュール２Ａでは、第１の電源端子１１、第２の電源端子１２および第１の出力端子１９の幅が、他の端子１３，１４，１５，１６，１７，１８の幅より大きく形成されている。
【００７４】
なお、端子１１，１２，１９の厚さを、他の端子１３，１４，１５，１６，１７，１８の厚さより大きく形成してもよい。また、端子１１，１２，１９の幅と厚さの両方を、他の端子１３，１４，１５，１６，１７，１８の幅および厚さより大きく形成してもよい。
また、前述の実施形態では、短絡用ＭＯＳＦＥＴ２５，２６は、主回路用ＭＯＳＦＥＴ２１，２２が実装された絶縁性基板５１上に実装されているが、短絡用ＭＯＳＦＥＴ２５，２６を絶縁性基板５１上に実装しなくてもよい。たとえば、第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップを、ケース５１内またはケース５１外において、第１の主回路用ＭＯＳＦＥＴ２１のゲート電極が接続された端子（主回路用ゲート端子１３）と、第１の主回路用ＭＯＳＦＥＴ２１のソース電極が接続された端子（第１のソースセンス端子１５または第１の出力端子１９）との間に接続するようにしてもよい。より具体的には、第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップのドレイン端子をリード線等の導電線によって主回路用ゲート端子１３に電気的に接続し、当該チップのソース端子をリード線等の導電線によって第１のソースセンス端子１５または第１の出力端子１９に接続してもよい。当該チップがケース５１内に配置されている場合には、当該チップのゲート端子にリードを接続してケース５１の外側に引き出してもよい。
【００７５】
同様に、第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップを、ケース５１内またはケース５１外において、第２の主回路用ＭＯＳＦＥＴ２２のゲート電極が接続された端子（主回路用ゲート端子１６）と、第２の主回路用ＭＯＳＦＥＴ２２のソース電極が接続された端子（第２のソースセンス端子１８または第２の出力端子１２）との間に接続するようにしてもよい。より具体的には、第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップのドレイン端子をリード線等の導電線によって主回路用ゲート端子１６に電気的に接続し、当該チップのソース端子をリード線等の導電線によって第２のソースセンス端子１８または第２の出力端子１２に接続してもよい。当該チップがケース５１内に配置されている場合には、当該チップのゲート端子にリードを接続してケース５１の外側に引き出してもよい。
【００７６】
図５は、第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップおよび第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップを、パワーモジュールのケース外においてモジュール端子に接続した場合の具体例を示す図解的な斜視図である。図５においては、第１のダイオード２３および第２のダイオード２４がＭＯＳＦＥＴ２１，２２に内蔵されている例が示されている。
【００７７】
パワーモジュール２Ｂは、絶縁性基板１５１と、絶縁性基板１５１の一方表面に固定されたケース１５２とを含む。絶縁性基板１５１は、平面視において一方向に長い矩形に形成されている。ケース１５２は、下面が開口した略直方体形状に形成されており、樹脂材料で構成されている。ケース１５２の上方には、ゲート駆動回路３が実装されたゲート駆動回路実装基板３００が配置されている。
【００７８】
この実施形態では、パワーモジュール２Ｂには、第１の短絡用ＭＯＳＦＥＴ２５および第２の短絡用ＭＯＳＦＥＴ２６は形成されていない。第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップ２５Ａおよび第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップ２６Ａが、ゲート駆動回路実装基板３００上に取り付けられている。
平面視において、絶縁性基板１５１の一方の短辺を「第１短辺１５１ａ」といい、他方の短辺を「第２短辺１５１ｂ」ということにする。また、平面視において、絶縁性基板１５１の一方の長辺を「第１長辺１５１ｃ」といい、他方の長辺を「第２長辺１５１ｄ」ということにする。また、絶縁性基板１５１の長辺１５１ｃ，１５１ｄに沿う方向を「絶縁性基板１５１の長さ方向」といい、絶縁性基板１５１の短辺１５１ａ，１５１ｂに沿う方向を、「絶縁性基板１５１の幅方向」ということにする。
【００７９】
絶縁性基板１５１上には、第１の短絡用ＭＯＳＦＥＴ２５を除いたハイサイド回路を形成するための第１アッセンブリ１６０と、第２の短絡用ＭＯＳＦＥＴ２６を除いたローサイド回路を形成するための第２アッセンブリ１８０とが、絶縁性基板１５１の長さ方向に沿って並べて配置されている。第１アッセンブリ１６０は、絶縁性基板１５１の長さ方向の中央と第１短辺１５１ａとの間の領域に配置されている。一方、第２アッセンブリ１８０は、絶縁性基板１５１の長さ方向の中央と第２短辺１５１ｂとの間の領域に配置されている。
【００８０】
絶縁性基板１５１上には、第１アッセンブリ１６０および第２アッセンブリ１８０の両方に用いられる共通ランド１７０が形成されている。共通ランド１７０は、銅またはアルミニウムの板状体からなる。共通ランド１７０は、平面視において略Ｕ形であり、絶縁性基板１５１の第１短辺１５１ａ側に設けられた第１の主回路用ソース・ランド部（腕部）１７１と、絶縁性基板１５１の長さ中央よりも第２短辺１５１ｂ側に設けられた第２の主回路用ドレイン・ランド部（腕部）１７２と、それらを連結する連結１７３とを含む。
【００８１】
第１の主回路用ソース・ランド部１７１は、平面視において絶縁性基板１５１の幅方向に長い矩形であり、その長辺が絶縁性基板１５１の第１短辺１５１ａに沿って配置されている。第２の主回路用ドレイン・ランド部１７２は、平面視において絶縁性基板１５１の幅方向に長い略矩形であり、第１の主回路用ソース・ランド部１７１と平行に配置されている。第２の主回路用ドレイン・ランド部１７２の長さは、第１の主回路用ソース・ランド部１７１の長さより短く形成されている。
【００８２】
連結部１７３は、平面視において絶縁性基板１５１の長さ方向に長い矩形であり、第１の主回路用ソース・ランド部１７１および第２の主回路用ドレイン・ランド部１７２における絶縁性基板１５１の第１長辺１５１ｃ側の端部どうしを接続している。
第１アッセンブリ１６０は、第１の主回路用ソース・ランド部１７１と、絶縁性基板１５１上に形成された他の複数のランド１６１〜１６３と、第１の主回路用ＭＯＳＦＥＴ２１（第１のダイオード２３を内蔵したもの）と、複数の端子１１，１３，１５とを含む。複数のランド１６１〜１６３は、第１の主回路用ドレイン・ランド１６１、第１の主回路用ゲート・ランド１６２および第１のソースセンス・ランド１６３を含んでいる。これらのランド１６１〜１６３は、銅またはアルミニウムの板状体からなる。
【００８３】
第１の主回路用ドレイン・ランド１６１は、平面視において絶縁性基板１５１の幅方向に長い略矩形であり、第１の主回路用ソース・ランド部１７１に対して絶縁性基板１５１の第１短辺１５１ａとは反対側において、第１の主回路用ソース・ランド部１７１に隣接して配置されている。第１の主回路用ドレイン・ランド１６１は、平面視において、絶縁性基板１５１の第１短辺１５１ａからは遠くかつ絶縁性基板１５１の第２長辺１５１ｄには近い位置にあるコーナ部に切除部１６１ａを有している。
【００８４】
第１の主回路用ゲート・ランド１６２は、平面視において絶縁性基板１５１の長さ方向に長い略矩形であり、その長さは第１の主回路用ドレイン・ランド１６１の幅より短い。第１の主回路用ゲート・ランド１６２は、第１の主回路用ドレイン・ランド１６１の切除部１６１ａ内に配置されている。
第１のソースセンス・ランド１６３は、平面視において絶縁性基板１５１の長さ方向に長い略矩形であり、かつその長さは第１の主回路用ドレイン・ランド１６１の幅より短い。第１のソースセンス・ランド１６３は、第１の主回路用ドレイン・ランド１６１の切除部１６１ａ内に、第１の主回路用ゲート・ランド１６２に対して絶縁性基板１５１の第１長辺１５１ｃとは反対側において、第１の主回路用ゲート・ランド１６２に隣接して配置されている。
【００８５】
第１のソースセンス・ランド１６３および第１の主回路用ドレイン・ランド１６１と、絶縁性基板１５１の第２長辺１５１ｄとの間には、第１の主回路用ゲート端子１３と第１のソースセンス端子１５とが、絶縁性基板１５１の長さ方向に間隔をおいて配置されている。第１の主回路用ゲート端子１３は、導電性の板状体からなる。第１の主回路用ゲート端子１３は、絶縁性基板１５１の長さ方向から見て、略Ｌ形であり、絶縁性基板１５１に固定された固定部と、固定部に結合された立上部とを有している。第１の主回路用ゲート端子１３の立上部の先端部は、ケース１５２の上壁を貫通してケース１５２の外方に延び、ゲート駆動回路実装基板３００の一側部に形成された切欠部を通って基板３００の上方に突出している。
【００８６】
第１のソースセンス端子１５は、導電性の板状体からなる。第１のソースセンス端子１５は、絶縁性基板１５１の長さ方向から見て、略Ｌ形であり、絶縁性基板１５１に固定された固定部と、固定部に結合された立上部とを有している。第１のソースセンス端子１５の立上部の先端部は、ケース１５２の上壁を貫通してケース１５２の外方に延び、ゲート駆動回路実装基板３００の一側部に形成された切欠部を通って基板３００の上方に突出している。
【００８７】
第１の主回路用ドレイン・ランド１６１の表面には、第１の主回路用ＭＯＳＦＥＴ２１のドレイン電極２１Ｄが接合されている。第１の主回路用ＭＯＳＦＥＴ２１は、第１の主回路用ドレイン・ランド１６１とは反対側の表面にソース電極２１Ｓおよびゲート電極２１Ｇを有している。
第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓは、複数のボンディングワイヤ（接続金属部材）１６５によって、第１の主回路用ソース・ランド部１７１に電気的に接続されている。また、第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓ（電流検出部２７）は、ボンディングワイヤ（接続金属部材）１６６によって、第１のソースセンス・ランド１６３に電気的に接続されている。第１の主回路用ＭＯＳＦＥＴ２１のゲート電極２１Ｇは、ボンディングワイヤ（接続金属部材）１６８によって、第１の主回路用ゲート・ランド１６２に電気的に接続されている。
【００８８】
第１の主回路用ドレイン・ランド１６１の表面における絶縁性基板１５１の第２長辺１５１ｄよりの端部には、第１の電源端子１１の基端部が接合されている。第１の電源端子１１は、導電性の板状体からなる。第１の電源端子１１は、図２に示される第１の電源端子１１と同様に、絶縁性基板１５１の長さ方向から見てクランク形状である。第１の電源端子１１の先端部は、ケース１５２における絶縁性基板１５１の第２長辺１５１ｄ側の側壁を貫通して、ケース１５２外方に突出している。
【００８９】
第１の主回路用ゲート・ランド１６２は、ボンディングワイヤ１９１によって、第１の主回路用ゲート端子１３に電気的に接続されている。第１のソースセンス・ランド１６３は、ボンディングワイヤ１９２によって、第１のソースセンス端子１５に接続されている。
第２アッセンブリ１８０は、第２の主回路用ドレイン・ランド部１７２と、絶縁性基板１５１上に形成された他の複数のランド１８１〜１８３と、第２の主回路用ＭＯＳＦＥＴ２２（第２のダイオード２４を内蔵したもの）と、複数の端子１２，１６，１８とを含む。複数のランド１８１〜１８３は、第２の主回路用ソース・ランド１８１、第２の主回路用ゲート・ランド１８２および第２のソースセンス・ランド１８３を含んでいる。これらのランド１８１〜１８３は、銅またはアルミニウムの板状体からなる。
【００９０】
第２の主回路用ソース・ランド１８１は、平面視において絶縁性基板１５１の幅方向に長い矩形であり、第１の主回路用ドレイン・ランド１６１と第２の主回路用ドレイン・ランド部１７２との間に配置されている。
第２の主回路用ゲート・ランド１８２は、平面視において絶縁性基板１５１の長さ方向に長い略矩形であり、その長さは第２の主回路用ドレイン・ランド部１７２の幅とほぼ等しい。第２の主回路用ゲート・ランド１８２は、第２の主回路用ドレイン・ランド部１７２に対して絶縁性基板１５１の第１長辺１５１ｃとは反対側において、第２の主回路用ドレイン・ランド部１７２に隣接して配置されている。
【００９１】
第２のソースセンス・ランド１８３は、平面視において絶縁性基板１５１の長さ方向に長い略矩形であり、その長さは第２の主回路用ドレイン・ランド部１７２の幅とほぼ等しい。第２のソースセンス・ランド１８３は、第２の主回路用ゲート・ランド１８２に対して絶縁性基板１５１の第１長辺１５１ｃとは反対側において、第２の主回路用ゲート・ランド１８２に隣接して配置されている。
【００９２】
第２のソースセンス・ランド１８３と絶縁性基板１５１の第２長辺１５１ｄとの間には、第２の主回路用ゲート端子１６と第２のソースセンス端子１８とが、絶縁性基板１５１の長さ方向に間隔をおいて配置されている。第２の主回路用ゲート端子１６は、導電性の板状体からなる。第２の主回路用ゲート端子１６は、絶縁性基板１５１の長さ方向から見て、略Ｌ形であり、絶縁性基板１５１に固定された固定部と、固定部に結合された立上部とを有している。第２の主回路用ゲート端子１６の立上部の先端部は、ケース１５２の上壁を貫通してケース１５２の外方に延び、ゲート駆動回路実装基板３００の一側部に形成された切欠部を通って基板３００の上方に突出している。
【００９３】
第２のソースセンス端子１８は、導電性の板状体からなる。第２のソースセンス端子１８は、絶縁性基板１５１の長さ方向から見て、略Ｌ形であり、絶縁性基板１５１に固定された固定部と、固定部に結合された立上部とを有している。第２のソースセンス端子１８の立上部の先端部は、ケース１５２の上壁を貫通してケース１５２の外方に延び、ゲート駆動回路実装基板３００の一側部に形成された切欠部を通って基板３００の上方に突出している。
【００９４】
第２の主回路用ドレイン・ランド部１７２の表面には、第２の主回路用ＭＯＳＦＥＴ２２のドレイン電極２２Ｄが接合されている。第２の主回路用ＭＯＳＦＥＴ２２は、第２の主回路用ドレイン・ランド部１７２とは反対側の表面にソース電極２２Ｓおよびゲート電極２２Ｇを有している。
第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓは、複数のボンディングワイヤ（接続金属部材）１８５によって、第２の主回路用ソース・ランド１８１に電気的に接続されている。また、第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓ（電流検出部２８）は、ボンディングワイヤ（接続金属部材）１８６によって、第２のソースセンス・ランド１８３に電気的に接続されている。第２の主回路用ＭＯＳＦＥＴ２２のゲート電極２２Ｇは、ボンディングワイヤ（接続金属部材）１８８によって、第２の主回路用ゲート・ランド１８２に電気的に接続されている。
【００９５】
第２の主回路用ソース・ランド１８１の表面における絶縁性基板１５１の第２長辺１５１ｄよりの端部には、第２の電源端子１２の基端部が接合されている。第２の電源端子１２は、導電性の板状体からなる。第２の電源端子１２は、図２に示される第２の電源端子１２と同様に、絶縁性基板１５１の長さ方向から見てクランク形状である。第２の電源端子１２の先端部は、ケース１５２における絶縁性基板１５１の第２長辺１５１ｄ側の側壁を貫通して、ケース１５２外方に突出している。
【００９６】
第２の主回路用ゲート・ランド１８２は、ボンディングワイヤ１９３によって、第２の主回路用ゲート端子１６に電気的に接続されている。第２のソースセンス・ランド１８３は、ボンディングワイヤ１９４によって、第２のソースセンス端子１８に接続されている。
共通ランド１７０における連結部１７３の表面の長さ中央部には、第１の出力端子１９の基端部が接合されている。第１の出力端子１９は、導電性の板状体からなる。第１の出力端子１９は、図２に示される第１の出力端子１９と同様に、絶縁性基板１５１の長さ方向から見てクランク形状である。第１の出力端子１９の先端部は、ケース１５２における絶縁性基板１５１の第１長辺１５１ｃ側の側壁を貫通して、ケース１５２外方に突出している。
【００９７】
絶縁性基板１５１の代わりに、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いてもよい。その場合には、その銅箔によって、各ランド１６１〜１６３，１７０，１８１〜１８３を形成できる。
ゲート駆動回路実装基板３００上における端子１３，１５の近傍には、第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップ２５Ａが取り付けられている。また、ゲート駆動回路実装基板３００における端子１６，１８の近傍には、第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップ２６Ａが取り付けられている。
【００９８】
チップ２５Ａのドレイン端子は、リード線３０１によって、第１の主回路用ゲート端子１３に電気的に接続されている。チップ２５Ａのソース端子は、リード線３０２によって、第１のソースセンス端子１５に電気的に接続されている。チップ２５Ａのゲート端子は、リード線３０３によって、ゲート駆動回路実装基板３００に実装されたゲート駆動回路３に接続されている。
【００９９】
一方、チップ２６Ａのドレイン端子は、リード線３０４によって、第２の主回路用ゲート端子１６に電気的に接続されている。チップ２６Ａのソース端子は、リード線３０５によって、第２のソースセンス端子１８に電気的に接続されている。チップ２６Ａのゲート端子は、リード線３０６によって、ゲート駆動回路実装基板３００に実装されたゲート駆動回路３に接続されている。
【０１００】
なお、ゲート駆動回路実装基板３００の下面に、チップ２５Ａのドレイン端子、チップ２５Ａのソース端子、チップ２６Ａのドレイン端子およびチップ２６Ａのソース端子がそれぞれ接続された複数の電極を形成しておき、第１の主回路用ゲート端子１３、第１のソースセンス端子１５、第２の主回路用ゲート端子１６および第２のソースセンス端子１８の先端が、ゲート駆動回路実装基板３００の下面に形成された対応する電極に押し付けられた状態で接触するような構成にしてもよい。具体的には、これらの各端子１３，１５，１６，１８の下端と絶縁性基板１５１との間に、各端子１３，１５，１６，１８をゲート駆動回路実装基板３００側に押圧するバネ等の弾性部材を設けることにより、各端子１３，１５，１６，１８の先端がゲート駆動回路実装基板３００の下面に形成された対応する電極に押圧された状態となるようにする。
【０１０１】
第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップおよび第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップを、ゲート駆動回路３内に設けることが考えられる。しかしながら、このようにすると、パワーモジュール２内の主回路用ＭＯＳＦＥＴ２１，２２と短絡用ＭＯＳＦＥＴ２５，２６とを接続する配線が長くなる。したがって、短絡用ＭＯＳＦＥＴ２５，２６がオン状態であっても、主回路用ＭＯＳＦＥＴ２１，２２のゲート・ソース間のインピーダンスが大きくなり、ゲート・ソース間に変位電流が流れた場合に、このインピーダンスによって電圧降下が発生する。したがって、主回路用ＭＯＳＦＥＴ２１，２２のゲート・ソース間電圧の上昇抑制効果が阻害されるおそれがある。
【０１０２】
前述したように、第１の短絡用ＭＯＳＦＥＴ２５が形成されたチップおよび第２の短絡用ＭＯＳＦＥＴ２６が形成されたチップを、パワーモジュール２のケース５１内またはケース外においてモジュール端子間に接続した場合には、モジュール端子と短絡用ＭＯＳＦＥＴ２５，２６とを接続する配線を短くできる。これにより、短絡用ＭＯＳＦＥＴ２５，２６がオン状態のときの主回路用ＭＯＳＦＥＴ２１，２２のゲート・ソース間のインピーダンスを小さくすることができる。このため、主回路用ＭＯＳＦＥＴ２１，２２のゲート・ソース間に変位電流が流れたとしても、ゲート・ソース間のインピーダンスによる電圧降下はほとんど生じなくなる。したがって、短絡用ＭＯＳＦＥＴが形成されたチップをゲート駆動回路３内に設ける場合に比べて、主回路用ＭＯＳＦＥＴ２１，２２のゲート・ソース間電圧の上昇抑制効果が向上させることができる。なお、図１を用いて説明したパワーモジュール２では、主回路用ＭＯＳＦＥＴ２１，２２とそれに対応する短絡用ＭＯＳＦＥＴ２５，２６との間のインピーダンスはさらに小さいので、主回路用ＭＯＳＦＥＴ２１，２２のゲート・ソース間電圧の上昇抑制効果をさらに向上させることができる。
【０１０３】
また、前述の実施形態では、主回路用ＭＯＳＦＥＴと主回路用ＭＯＳＦＥＴのゲートとソースとの間に接続された短絡用ＭＯＳＦＥＴとは、それぞれ異なるチップに設けられているが、これらを同一チップに設けてもよい。具体的には、図１に破線９１で示すように、第１の主回路用ＭＯＳＦＥＴ２１と、第１の短絡用ＭＯＳＦＥＴ２５とを同一チップに設けてもよい。つまり、これらのＭＯＳＦＥＴ２１，２５を同一半導体基板に形成してもよい。同様に、図１に破線９２で示すように、第２の主回路用ＭＯＳＦＥＴ２２と、第２の短絡用ＭＯＳＦＥＴ２６とを同一チップに設けてもよい。つまり、これらのＭＯＳＦＥＴ２２，２６を同一半導体基板に形成してもよい。このようにすると、パワーモジュールの小型化を図ることができる。また、主回路用ＭＯＳＦＥＴ２１，２２とそれに対応する短絡用ＭＯＳＦＥＴ２５，２６との間のインピーダンスをより小さくすることが可能となる。
【０１０４】
図６は、第１の主回路用ＭＯＳＦＥＴ２１と第１の短絡用ＭＯＳＦＥＴ２５とが同一半導体基板に形成されているチップ９１の外観を示す斜視図である。
チップ９１内には、第１の主回路用ＭＯＳＦＥＴ２１と第１の短絡用ＭＯＳＦＥＴ２５とが設けられている。このチップ９１は、一方の表面に第１の主回路用ＭＯＳＦＥＴ２１のドレイン電極２１Ｄを有している。また、このチップ９１は、他方の表面に、第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓおよびゲート電極２１Ｇと、第１の短絡用ＭＯＳＦＥＴ２５のゲート電極２５Ｇとを有している。
図７Ａおよび図７Ｂは、図２のパワーモジュールの他の例を示している。図７Ａは、パワーモジュールの内部構造を示す図解的な平面図である。図７Ｂは、パワーモジュールの外観を示す図解的な平面図である。
【０１０５】
このパワーモジュール２Ｃでは、図１および図２に示されるパワーモジュール２に比べて、主回路用ＭＯＳＦＥＴおよび短絡用ＭＯＳＦＥＴの数および配置が異なっている。具体的には、ハイサイド回路は、並列に接続された２つの第１の主回路用ＭＯＳＦＥＴ２１と、各第１の主回路用ＭＯＳＦＥＴ２１のゲート・ソース間に接続された２つの第１の短絡用ＭＯＳＦＥＴ２５を含んでいる。同様に、ローサイド回路は、並列に接続された２つの第２の主回路用ＭＯＳＦＥＴ２２と、各第２の主回路用ＭＯＳＦＥＴ２２のゲート・ソース間に接続された２つの第２の短絡用ＭＯＳＦＥＴ２６を含んでいる。
【０１０６】
なお、図７Ａにおいては、各主回路用ＭＯＳＦＥＴ２１，２２に並列に接続されているダイオードが、各主回路用ＭＯＳＦＥＴ２１，２２に内蔵されている例が示されている。また、図７Ａにおいては、各端子は省略されている。
パワーモジュール２Ｃは、絶縁性基板２５１と、絶縁性基板２５１の一方表面に固定されたケース２５２とを含む。絶縁性基板２５１は、平面視において一方向に長い矩形に形成されている。ケース２５２は、下面が開口した略直方体形状に形成されており、樹脂材料で構成されている。
【０１０７】
平面視において、絶縁性基板２５１の一方の短辺を「第１短辺２５１ａ」といい、他方の短辺を「第２短辺２５１ｂ」ということにする。また、平面視において、絶縁性基板２５１の一方の長辺を「第１長辺２５１ｃ」といい、他方の長辺を「第２長辺２５１ｄ」ということにする。また、絶縁性基板２５１の長辺２５１ｃ，２５１ｄに沿う方向を「絶縁性基板２５１の長さ方向」といい、絶縁性基板２５１の短辺２５１ａ，２５１ｂに沿う方向を、「絶縁性基板２５１の幅方向」ということにする。
【０１０８】
絶縁性基板２５１上には、ハイサイド回路を形成するための第１アッセンブリ２６０と、ローサイド回路を形成するための第２アッセンブリ２８０とが、絶縁性基板２５１の長さ方向に沿って並べて配置されている。第１アッセンブリ２６０は、絶縁性基板２５１の長さ方向の中央と第２短辺２５１ｂとの間の領域に配置されている。一方、第２アッセンブリ２８０の大部分は、絶縁性基板２５１の長さ方向の中央と第１短辺２５１ａとの間の領域に配置されている。
【０１０９】
第１アッセンブリ２６０は、絶縁性基板２５１上に形成された複数のランド２６１〜２６６と、２つの第１の主回路用ＭＯＳＦＥＴ２１と、２つの第１の短絡用ＭＯＳＦＥＴ２５と、複数の端子１１，１３，１４，１５（図７Ｂ参照）とを含む。複数のランド２６１〜２６５は、第１の主回路用ソース・ランド２６１、第１の主回路用ドレイン・ランド２６２、第１の主回路用ゲート・ランド２６３、第１のソースセンス・ランド２６４、第１の短絡用ゲート・ランド２６５および第１の電源端子接続用ランド２６６を含んでいる。これらのランド２６１〜２６６は、銅またはアルミニウムの板状体からなる。
【０１１０】
第１の主回路用ソース・ランド２６１は、平面視において略Ｌ形であり、絶縁性基板２５１の第１長辺２５１ｃに近い位置に設けられ、絶縁性基板２５１の長さ方向に長い第１矩形部分２６１ａと、この第１矩形部分２６１ａにおける絶縁性基板２５１の第１短辺２５１ａ側端部から絶縁性基板２５１の第２長辺２５１ｄに向かってのびた第２矩形部分２６１ｂとを有する。
【０１１１】
第１の主回路用ドレイン・ランド２６２は、平面視において絶縁性基板２５１の長さ方向に長い略矩形であり、第１の主回路用ソース・ランド２６１の第１矩形部分２６１ａに対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第１矩形部分２６１ａに隣接して配置されている。第１の主回路用ゲート・ランド２６３は、平面視において絶縁性基板２５１の長さ方向に長い矩形であり、第１の主回路用ドレイン・ランド２６２に対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第１の主回路用ドレイン・ランド２６２に隣接して配置されている。
【０１１２】
第１のソースセンス・ランド２６４は、平面視において絶縁性基板２５１の長さ方向に長い矩形であり、第１の主回路用ゲート・ランド２６３に対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第１の主回路用ゲート・ランド２６３に隣接して配置されている。第１の短絡用ゲート・ランド２６５は、平面視において絶縁性基板２５１の長さ方向に長い矩形であり、第１のソースセンス・ランド２６４に対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第１のソースセンス・ランド２６４に隣接して配置されている。
【０１１３】
第１の電源端子接続用ランド２６６は、平面視において矩形であり、第１の主回路用ドレイン・ランド２６２に対して絶縁性基板２５１の第１短辺２５１ａとは反対側において、第１の主回路用ドレイン・ランド２６２に隣接して配置されている。
第１の主回路用ドレイン・ランド２６２の表面には、各第１の主回路用ＭＯＳＦＥＴ２１のドレイン電極が接合されている。各第１の主回路用ＭＯＳＦＥＴ２１は、第１の主回路用ドレイン・ランド２６２とは反対側の表面にソース電極２１Ｓおよびゲート電極２１Ｇを有している。第１の主回路用ゲート・ランド２６３の表面には、各第１の短絡用ＭＯＳＦＥＴ２５のドレイン電極が接合されている。各第１の短絡用ＭＯＳＦＥＴ２５は、第１の主回路用ゲート・ランド２６３とは反対側の表面にソース電極２５Ｓおよびゲート電極２５Ｇを有している。
【０１１４】
各第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓは、複数のボンディングワイヤ２７１によって、第１の主回路用ソース・ランド２６１に電気的に接続されている。また、各第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓ（電流検出部２７）は、ボンディングワイヤ２７２によって、第１のソースセンス・ランド２６４に電気的に接続されている。さらに、各第１の主回路用ＭＯＳＦＥＴ２１のソース電極２１Ｓは、ボンディングワイヤ２７３によって、それぞれ対応する第１の短絡用ＭＯＳＦＥＴ２５のソース電極２５Ｓに電気的に接続されている。
【０１１５】
各第１の主回路用ＭＯＳＦＥＴ２１のゲート電極２１Ｇは、ボンディングワイヤ２７４によって、第１の主回路用ゲート・ランド２６３に電気的に接続されている。各第１の短絡用ＭＯＳＦＥＴ２５のゲート電極２５Ｇは、ボンディングワイヤ２７５によって、第１の短絡用ゲート・ランド２６５に電気的に接続されている。
第１の主回路用ドレイン・ランド２６２は、複数のボンディングワイヤ２７６によって、第１の電源端子接続用ランド２６６に電気的に接続されている。第１の電源端子接続用ランド２６６には、第１の電源端子１１（図７Ｂ参照）が電気的に接続されている。第１の電源端子１１の先端部は、ケース２５２における絶縁性基板２５１の第２短辺２５１ｂ側の側壁を貫通して、ケース２５２外方に突出している。
【０１１６】
第１の主回路用ゲート・ランド２６３には、第１の主回路用ゲート端子１３（図７Ｂ参照）が電気的に接続されている。第１の主回路用ゲート端子１３の先端部は、ケース２５２の上壁を貫通して、ケース２５２外方に突出している。第１のソースセンス・ランド２６４には、第１のソースセンス端子１５（図７Ｂ参照）が電気的に接続されている。第１のソースセンス端子１５の先端部は、ケース２５２の上壁を貫通して、ケース２５２外方に突出している。第１の短絡用ゲート・ランド２６５には、第１の短絡用ゲート端子１４（図７Ｂ参照）が電気的に接続されている。第１の短絡用ゲート端子１４の先端部は、ケース２５２の上壁を貫通して、ケース２５２外方に突出している。
【０１１７】
第２アッセンブリ２８０は、絶縁性基板２５１上に形成された複数のランド２８１〜２８７と、２つの第２の主回路用ＭＯＳＦＥＴ２２と、２つの第２の短絡用ＭＯＳＦＥＴ２６と、複数の端子１２，１６，１７，１８，１９（図７Ｂ参照）とを含む。複数のランド２８１〜２８７は、第２の主回路用ソース・ランド２８１、第２の主回路用ドレイン・ランド２８２、第２の主回路用ゲート・ランド２８３、第２のソースセンス・ランド２８４、第２の短絡用ゲート・ランド２８５、第１の出力端子接続用ランド２８６および第２の電源端子接続用ランド２８７を含んでいる。これらのランド２８１〜２８７は、銅またはアルミニウムの板状体からなる。
【０１１８】
第２の主回路用ドレイン・ランド２８２は、平面視において絶縁性基板２５１の長さ方向に長い略矩形であり、第１の主回路用ソース・ランド２６１の第２矩形部分２６１ｂに対して絶縁性基板２５１の第２短辺２５１ｂとは反対側において、第２矩形部分２６１ｂに隣接して配置されている。第２の主回路用ソース・ランド２８１は、絶縁性基板２５１の長さ方向に長い略矩形であり、第２の主回路用ドレイン・ランド２８２および第１の主回路用ソース・ランド２６１の第１矩形部分２６１ａに対して絶縁性基板２５１の第２長辺２５１ｄとは反対側において、第２の主回路用ドレイン・ランド２８２および第１矩形部分２６１ａに隣接して配置されている。
【０１１９】
第２の主回路用ゲート・ランド２８３は、平面視において絶縁性基板２５１の長さ方向に長い矩形であり、第２の主回路用ドレイン・ランド２８２に対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第２の主回路用ドレイン・ランド２８２に隣接して配置されている。第２のソースセンス・ランド２８４は、平面視において絶縁性基板２５１の長さ方向に長い矩形であり、第２の主回路用ゲート・ランド２８３に対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第２の主回路用ゲート・ランド２８３に隣接して配置されている。
【０１２０】
第２の短絡用ゲート・ランド２８５は、平面視において絶縁性基板２５１の長さ方向に長い矩形であり、第２のソースセンス・ランド２８４に対して絶縁性基板２５１の第１長辺２５１ｃとは反対側において、第２のソースセンス・ランド２８４に隣接して配置されている。第１の出力端子接続用ランド２８６は、平面視において矩形であり、第２の主回路用ドレイン・ランド２８２に対して絶縁性基板２５１の第２短辺２５１ｂとは反対側において、第２の主回路用ドレイン・ランド２８２に隣接して配置されている。
【０１２１】
第２の電源端子接続用ランド２８７は、平面視において矩形であり、第２の主回路用ソース・ランド２８１に対して絶縁性基板２５１の第１短辺２５１ａとは反対側において、第２の主回路用ソース・ランド２８１に隣接して配置されている。
第２の主回路用ドレイン・ランド２８２の表面には、各第２の主回路用ＭＯＳＦＥＴ２２のドレイン電極が接合されている。各第２の主回路用ＭＯＳＦＥＴ２２は、第２の主回路用ドレイン・ランド２８２とは反対側の表面にソース電極２２Ｓおよびゲート電極２２Ｇを有している。第２の主回路用ゲート・ランド２８３の表面には、各第２の短絡用ＭＯＳＦＥＴ２６のドレイン電極が接合されている。各第２の短絡用ＭＯＳＦＥＴ２６は、第２の主回路用ゲート・ランド２８３とは反対側の表面にソース電極２６Ｓおよびゲート電極２６Ｇを有している。
【０１２２】
各第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓは、複数のボンディングワイヤ２９１によって、第２の主回路用ソース・ランド２８１に電気的に接続されている。また、各第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓ（電流検出部２８）は、ボンディングワイヤ２９２によって、第２のソースセンス・ランド２８４に電気的に接続されている。さらに、各第２の主回路用ＭＯＳＦＥＴ２２のソース電極２２Ｓは、ボンディングワイヤ２９３によって、それぞれ対応する第２の短絡用ＭＯＳＦＥＴ２６のソース電極２６Ｓに電気的に接続されている。
【０１２３】
各第２の主回路用ＭＯＳＦＥＴ２２のゲート電極２２Ｇは、ボンディングワイヤ２９４によって、第２の主回路用ゲート・ランド２８３に電気的に接続されている。各第２の短絡用ＭＯＳＦＥＴ２６のゲート電極２６Ｇは、ボンディングワイヤ２９５によって、第２の短絡用ゲート・ランド２８５に電気的に接続されている。
第２の主回路用ドレイン・ランド２８２は、複数のボンディングワイヤ２９８によって、第１の主回路用ソース・ランド２６１に電気的に接続されている。また、第２の主回路用ドレイン・ランド２８２は、複数のボンディングワイヤ２９６によって、第１の出力端子接続用ランド２８６に電気的に接続されている。第１の出力端子接続用ランド２８６には、第１の出力端子１９（図７Ｂ参照）が電気的に接続されている。第１の出力端子１９は、ケース２５２内において途中から二股に分岐しており、２つの先端部を有している。各先端部は、ケース２５２における絶縁性基板２５１の第１短辺２５１ａ側の側壁を貫通して、ケース２５２外方に突出している。
【０１２４】
第２の主回路用ソース・ランド２８１は、複数のボンディングワイヤ２９７によって、第２の電源端子接続用ランド２８７に電気的に接続されている。第２の電源端子接続用ランド２８７には、第２の電源端子（第２の出力端子）１２（図７Ｂ参照）が電気的に接続されている。第２の電源端子１２の先端部は、ケース２５２における絶縁性基板２５１の第２短辺２５１ｂ側の側壁を貫通して、ケース２５２外方に突出している。
【０１２５】
第２の主回路用ゲート・ランド２８３には、第２の主回路用ゲート端子１６（図７Ｂ参照）が電気的に接続されている。第２の主回路用ゲート端子１６の先端部は、ケース２５２の上壁を貫通して、ケース２５２外方に突出している。第２のソースセンス・ランド２８４には、第２のソースセンス端子１８（図７Ｂ参照）が電気的に接続されている。第２のソースセンス端子１８の先端部は、ケース２５２の上壁を貫通して、ケース２５２外方に突出している。第２の短絡用ゲート・ランド２８５には、第２の短絡用ゲート端子１７（図７Ｂ参照）が電気的に接続されている。第２の短絡用ゲート端子１７の先端部は、ケース２５２の上壁を貫通して、ケース２５２外方に突出している。
【０１２６】
絶縁性基板２５１の代わりに、たとえば、セラミックス上に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いてもよい。その場合には、その銅箔によって、各ランド２６１〜２６６，２８１〜２８７を形成できる。
前述の実施形態では、第１および第２の主回路用ＭＯＳＦＥＴ２１，２２と、第１および第２の短絡用ＭＯＳＦＥＴ２５，２６は、ＳｉＣデバイスであるが、Ｓｉ（シリコン）を半導体材料として用いたＳｉデバイスでＭＯＳＦＥＴ２１，２２，２５，２６を構成してもよい。また、前述した実施形態では、パワースイッチング素子２１，２２としてＭＯＳＦＥＴが用いられているが、パワースイッチング素子２１，２２としてＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他の形態のスイッチング素子が適用されてもよい。また、前述の実施形態では、ＭＯＳＦＥＴ２１，２２，２５，２６がワイヤを用いて接続された例を説明したが、リボン状、リード状の接続金属部材を代わりに用いてもよい。また、これらの接続金属部材の材料は、Ａｕ，Ｃｕ，Ａｌ等であってもよい。
【０１２７】
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１０年８月４日に日本国特許庁に提出された特願２０１０−１７５４０３号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
【符号の説明】
【０１２８】
２，２Ａ，２Ｂ，２Ｃ  パワーモジュール
３  ゲート駆動回路
４  制御部
２１  第１の主回路用ＭＯＳＦＥＴ
２２  第２の主回路用ＭＯＳＦＥＴ
２５  第１の短絡用ＭＯＳＦＥＴ
２６  第２の短絡用ＭＯＳＦＥＴ
５１，１５１，２５１  絶縁性基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005858914.tif 000007
【図７Ａ】
0005858914.tif 000008
【図７Ｂ】
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【図８】
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