(57)【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に配置されたゲート酸化物と、
前記ゲート酸化物上のグラフェンチャネル層と、
前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、を備え、
前記グラフェンチャネル層には複数のナノホールが形成され、
前記複数のナノホールは、前記グラフェンチャネル層の幅方向に１列を形成し、
前記複数のナノホールは、１ｎｍ〜２０ｎｍのギャップを持って配列されたグラフェン電子素子。
【請求項２】
前記ゲート電極は、シリコン基板である請求項１に記載のグラフェン電子素子。
【請求項３】
前記グラフェンチャネル層の幅は、１００ｎｍ〜５μｍである請求項１に記載のグラフェン電子素子。
【請求項４】
前記複数のナノホールは、前記グラフェンチャネル層の長手方向に直交して配置された請求項１に記載のグラフェン電子素子。
【請求項５】
前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置された請求項１に記載のグラフェン電子素子。
【請求項６】
前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置された請求項１に記載のグラフェン電子素子。
【請求項７】
前記複数のナノホールの各ナノホールは、１ｎｍ〜２０ｎｍの直径を持つ請求項１に記載のグラフェン電子素子。
【請求項８】
前記グラフェンチャネル層は、単層または二層のグラフェンからなる請求項１に記載のグラフェン電子素子。
【請求項９】
基板と、
前記基板上のグラフェンチャネル層と、
前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、
前記グラフェンチャネル層を覆うゲート酸化物層と、
前記ゲート酸化物層上のゲート電極と、を備え、
前記グラフェンチャネル層には複数のナノホールが形成され、
前記複数のナノホールは、前記グラフェンチャネル層の幅方向に１列を形成し、
前記複数のナノホールは、１ｎｍ〜２０ｎｍのギャップをおいて配列されたグラフェン電子素子。
【請求項１０】
前記グラフェンチャネル層の幅は、１００ｎｍ〜５μｍである請求項９に記載のグラフェン電子素子。
【請求項１１】
前記複数のナノホールは、前記グラフェンチャネル層の長手方向に実質的に直交して配置された請求項９に記載のグラフェン電子素子。
【請求項１２】
前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置された請求項９に記載のグラフェン電子素子。
【請求項１３】
前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置された請求項９に記載のグラフェン電子素子。
【請求項１４】
前記複数のナノホールの各ナノホールは、１ｎｍ〜２０ｎｍの直径を持つ請求項９に記載のグラフェン電子素子。
【請求項１５】
前記グラフェンチャネル層は、単層または二層のグラフェンからなる請求項９に記載のグラフェン電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノホールが形成されたグラフェンチャネル層を備えるグラフェン電子素子に関する。
【背景技術】
【０００２】
２次元の６角形炭素構造を持つグラフェンは、半導体を代替できる新たな物質である。グラフェンは、ゼロギャップ半導体である。また、キャリア移動度が常温で１００，０００ｃｍ２Ｖ−１ｓ−１であって、既存シリコンに比べて約１００倍高くて、高速動作素子、例えば、ＲＦ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）素子に適用できる。
【０００３】
グラフェンは、チャネル幅を１０ｎｍ以下に小さくしてグラフェンナノリボン（ｇｒａｐｈｅｎｅ ｎａｎｏ−ｒｉｂｂｏｎ）（ＧＮＲ）を形成する場合、サイズ効果によってバンドギャップが形成される。このようなＧＮＲを利用して常温で作動できる電界効果トランジスタを製作できる。
【０００４】
グラフェン電子素子は、グラフェンを利用した電子素子であって、電界効果トランジスタ、ＲＦトランジスタなどをいう。
【０００５】
グラフェンシートをパターニングしてグラフェンナノリボンを製造する過程でグラフェンナノリボンのエッジが不均一になり、これにより、グラフェンナノリボンをチャネル層として使用したトランジスタのキャリア移動度が低くなってトランジスタの性能が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ナノホールが形成されたグラフェンチャネル層を使用したグラフェン電子素子を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によるグラフェン電子素子は、ゲート電極と、前記ゲート電極上に配置されたゲート酸化物と、前記ゲート酸化物上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成される。
【０００８】
前記ゲート電極は、シリコン基板である。
【０００９】
前記複数のナノホールは、前記グラフェンチャネル層の幅方向に一つの列を形成する。
【００１０】
本発明の一側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の長手方向に実質的に直交して配置される。
【００１１】
本発明の他の側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の長手方向に傾いて配置される。
【００１２】
本発明のさらに他の側面によれば、前記複数のナノホールは、前記グラフェンチャネル層の幅方向にジグザグに配置される。
【００１３】
前記複数のナノホールの各ナノホールは、ほぼ１ｎｍ〜２０ｎｍの直径を持つ。
【００１４】
前記複数のナノホールは、ほぼ１ｎｍ〜２０ｎｍのギャップを持って配列される。
【００１５】
前記グラフェンチャネル層の幅は、ほぼ１００ｎｍ〜５μｍである。
【００１６】
前記グラフェンチャネル層は、単層または二層のグラフェンからなる。
【００１７】
本発明の他の実施形態によるグラフェン電子素子は、基板と、前記基板上のグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極とドレイン電極と、前記グラフェンチャネル層を覆うゲート酸化物層と、前記ゲート酸化物層上のゲート電極と、を備え、前記グラフェンチャネル層には複数のナノホールが形成される。
【発明の効果】
【００１８】
本発明の実施形態によるグラフェン電子素子は、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態によるグラフェン電子素子の構造を示す概略断面図である。
【図２】図１の平面図である。
【図３】本発明の他の変形例によるグラフェンチャネル層を示す平面図である。
【図４】本発明の他の変形例によるグラフェンチャネル層を示す平面図である。
【図５】本発明の実施形態によって製作された電界効果トランジスタの性能曲線を示すグラフである。
【図６】本発明の他の実施形態によるグラフェン電子素子の構造を示す概略断面図である。
【図７】図６の平面図である。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。明細書にわたって実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
【００２１】
図１は、一実施形態によるグラフェン電子素子１００の構造を示す概略断面図であり、図２は、図１の平面図であり、便宜のためパッシベーション層を除外した。図１は、図２のＩ−Ｉ’線断面図である。
【００２２】
図１を参照すれば、シリコン基板１１０上にゲート酸化物１２０が形成されている。ゲート酸化物１２０は、酸化シリコンでほぼ１００ｎｍ〜３００ｎｍの厚さに形成できる。シリコン基板１１０は導電性基板であって、ゲート電極とも称する。シリコン基板１１０の代りに他の導電性基板が使われることもある。
【００２３】
ゲート酸化物１２０上にはグラフェンチャネル層１３０が配置される。グラフェンチャネル層１３０は、１層または２層のグラフェンからなりうる。
【００２４】
図１及び図２を共に参照すれば、グラフェンチャネル層１３０には、グラフェンチャネル層１３０の幅方向に複数のナノホール１３２が配列されている。複数のナノホール１３２は一つの列を形成する。複数のナノホール１３２は、グラフェンチャネル層１３０の長手方向に対して実質的に直交するように配置されている。
【００２５】
ナノホール１３２は、グラフェンのパターニング時に電子ビームリソグラフィ、集束イオンビームを利用して製造できる。
【００２６】
各ナノホール１３２は、ほぼ１ｎｍ〜２０ｎｍの直径を持つ。ナノホール１３２間のギャップはほぼ１ｎｍ〜２０ｎｍでありうる。ナノホール１３２のギャップを１ｎｍ以下とする場合、隣接したナノホールが重畳しうる。ナノホール１３２のギャップを２０ｎｍ以上とする場合、サイズ効果によるバンドギャップの形成が困難になる。ナノホール１３２間の間隔が狭いので、グラフェンチャネル層１３０にはグラフェンナノリボンのようにサイズ効果によるバンドギャップが形成され、したがって、半導体の特性を持つ。
【００２７】
グラフェンチャネル層１３０の幅Ｗはほぼ１００ｎｍ〜５μｍでありうる。グラフェンチャネル層１３０の幅Ｗはグラフェンナノリボンの幅より相対的に大きいので、グラフェンチャネル層１３０のパターニング時に、エッジの損傷がグラフェンチャネル層１３０に及ぶ影響が低減する。
【００２８】
グラフェンチャネル層１３０の両端上には、それぞれソース電極１４２及びドレイン電極１４４が形成される。グラフェンチャネル層１３０上でソース電極１４２とドレイン電極１４４との間には、グラフェンチャネル層１３０を覆うパッシベーション層１５０がさらに形成されうる。パッシベーション層１５０は、酸化シリコンで形成できる。パッシベーション層１５０は、ほぼ５ｎｍ〜３０ｎｍの厚さに形成できる。
【００２９】
図１のグラフェン電子素子１００は、バックゲートタイプ電界効果トランジスタである。グラフェンをチャネルとして使用する電界効果トランジスタ１００は常温で作動できる。
【００３０】
図３及び図４は、他の変形例によるグラフェンチャネル層を示す平面図である。図１及び図２の構成要素と実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
【００３１】
図３を参照すれば、複数のナノホール１３３は、図２とは異なってグラフェンチャネル層１３０の長手Ｌ方向に対して傾いて配列されてもよい。また、複数のナノホール１３４は、グラフェンチャネル層１３０の幅Ｗ方向にジグザグ形状に配列されてもよい（図４参照）。
【００３２】
図５は、前記実施形態によって製作された電界効果トランジスタの性能曲線である。
【００３３】
図５を参照すれば、ＯＮ／ＯＦＦ比がほぼ１００以上と高く、特に、移動度が１０００ｃｍ２／Ｖｓと非常に良好であった。
【００３４】
前記実施形態によるグラフェン電界効果トランジスタは、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。
【００３５】
図６は、他の実施形態によるグラフェン電子素子２００の構造を示す概略断面図であり、図７は、図６の平面図であり、便宜のためグラフェンチャネル層上のゲート電極及びゲート酸化物を除外した。図６は、図７のＶＩ−ＶＩ’線断面図である。
【００３６】
図６を参照すれば、シリコン基板２１０上に絶縁層２２０が形成されている。絶縁層２２０は、酸化シリコンであってほぼ１００ｎｍ〜３００ｎｍの厚さに形成できる。絶縁層２２０上にはグラフェンチャネル層２３０が配置される。グラフェンチャネル層２３０は、１層または２層のグラフェンからなりうる。
【００３７】
図６及び図７を共に参照すれば、グラフェンチャネル層２３０には、グラフェンチャネル層２３０の幅方向に複数のナノホール２３２が配列されている。複数のナノホール２３２は一つの列を形成する。複数のナノホール２３２は、グラフェンチャネル層２３０の長手方向に対して実質的に直交するように配置されている。
【００３８】
複数のナノホール２３２は、図７とは異なってグラフェンチャネル層２３０の長手方向に対して傾いて配列されてもよい。また、複数のナノホール２３２はジグザグ形状に配列されてもよい。
【００３９】
各ナノホール２３２は、ほぼ１ｎｍ〜２０ｎｍの直径を持つ。ナノホール２３２間のギャップは、ほぼ１ｎｍ〜２０ｎｍでありうる。ナノホール２３２間の間隔が狭いので、グラフェンチャネル層２３０にはサイズ効果によるバンドギャップが形成され、したがって、半導体の特性を持つ。
【００４０】
グラフェンチャネル層２３０の幅Ｗは、ほぼ１００ｎｍ〜５μｍでありうる。グラフェンチャネル層２３０の幅Ｗはグラフェンナノリボンの幅より相対的に大きいので、グラフェン層（図示せず）のパターニング時にエッジの損傷がグラフェンチャネル層２３０に及ぶ影響が低減する。
【００４１】
グラフェンチャネル層２３０の両端上には、それぞれソース電極２４２及びドレイン電極２４４が形成される。グラフェンチャネル層２３０上でソース電極２４２とドレイン電極２４４との間には、ゲート酸化物層２５０がさらに形成されうる。ゲート酸化物層２５０は酸化シリコンからなる。
【００４２】
ゲート酸化物層２５０上にはゲート電極２６０が配置される。ゲート電極２６０は、通常の金属、例えば、アルミニウムなどからなる。
【００４３】
図６及び図７のグラフェン電子素子２００は、トップゲートタイプ電界効果トランジスタである。グラフェンをチャネルとして使用する電界効果トランジスタ２００は、常温で作動できる。
【００４４】
本発明の実施形態によるグラフェン電子素子は、グラフェンチャネル層に狭い間隔のナノホールを形成することで、グラフェンナノリボンのようにサイズ効果による半導体特性を持ちながらも、グラフェンチャネル層の幅が相対的に広いため、グラフェンチャネル層のパターニング過程におけるチャネル層の機能低下を回避できる。したがって、グラフェンチャネル層の移動度を向上させることができる。
【００４５】
以上、添付した図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲によって定められねばならない。
【産業上の利用可能性】
【００４６】
本発明は、電子素子関連の技術分野に好適に用いられる。
【符号の説明】
【００４７】
１００  グラフェン電子素子
１１０  シリコン基板
１２０  ゲート酸化物
１３０  グラフェンチャネル層
１３２  ナノホール
１４２  ソース電極
１４４  ドレイン電極
１５０  パッシベーション層
【図１】
0005967894.tif 000002
【図２】
0005967894.tif 000003
【図３】
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【図４】
0005967894.tif 000005
【図５】
0005967894.tif 000006
【図６】
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【図７】
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