(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと不揮発メモリ（ＮＶＭ）ストレージアレイを含むメモリ装置と、
前記メモリ装置から分離し、前記メモリセルアレイのフェイルアドレス（ｆａｉｌ  ａｄｄｒｅｓｓ）を決定し、前記フェイルアドレスを保存し、次いで前記ＮＶＭストレージアレイに保存するために前記フェイルアドレスを前記メモリ装置に伝送するテスト装置と、を含み、
前記メモリ装置をリペア（ｒｅｐａｉｒ）するために前記ＮＶＭストレージアレイから前記フェイルアドレスを読み出し（ｒｅａｄ）し、前記テスト装置と前記メモリ装置が単一パッケージ（ｓｉｎｇｌｅ  ｐａｃｋａｇｅ）に含まれ、
前記テスト装置は、前記フェイルアドレスを決定するための少なくとも１つのＥＣＣエンジンとビースト（ＢＩＳＴ）回路と、
前記フェイルアドレスを一時保存するためのフェイルアドレスメモリ（ＦＡＭ）と、
中央処理装置（ＣＰＵ）から受信したコマンド（ｃｏｍｍａｎｄ）に応答して前記少なくとも１つのＥＣＣエンジンとＢＩＳＴ回路を制御し、前記ＦＡＭに前記フェイルアドレスの保存を制御するコントロールユニットと、
前記コントロールユニットに応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに保存するために前記ＦＡＭから前記メモリ装置に出力するアドレス出力回路と、
書き込みデータをバッファ（ｂｕｆｆｅｒ）して前記メモリ装置に出力するデータバッファと、を含み、
前記メモリ装置が非動作中の場合は、前記中央処理装置（ＣＰＵ）からのテスト命令に従ってＢＩＳＴ回路を介して前記メモリ装置をテストしてフェイルアドレスを前記ＮＶＭストレージアレイに保存し、前記メモリ装置の動作中に発生したフェイルデータのフェイルアドレスはＥＣＣエンジンを介して検出し、メモリ装置の前記ＮＶＭストレージアレイに保存することを特徴とするメモリシステム。
【請求項２】
前記テスト装置は、システムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ：ＳＯＣ）の少なくとも一部分を形成することを特徴とする、請求項１に記載のメモリシステム。
【請求項３】
前記ＮＶＭストレージアレイは、ＭとＮが２以上の整数であるとき、Ｍ×Ｎアレイを有するアンチフューズアレイ（Ａｎｔｉ−ｆｕｓｅ  Ａｒｒａｙ）を含むことを特徴とする、請求項２に記載のメモリシステム。
【請求項４】
前記ＣＰＵから受信したコマンドは、テスト開始命令（ｔｅｓｔ  ｓｔａｒｔ  ｃｏｍｍａｎｄ）、テスト終了命令（ｔｅｓｔ  ｅｘｉｔ  ｃｏｍｍａｎｄ）、フェイルアドレス伝送開始命令、及びフェイルアドレス伝送終了命令のうちの１つを含むことを特徴とする、請求項１に記載のメモリシステム。
【請求項５】
前記テスト装置は、システムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ：ＳＯＣ）の一部分を形成し、
前記システムオンチップは、前記中央処理装置（ＣＰＵ）と、メモリコントローラをさらに含み、前記メモリコントローラは、前記テスト装置を含むことを特徴とする、請求項１に記載のメモリシステム。
【請求項６】
前記中央処理装置（ＣＰＵ）は、前記メモリ装置のテストを開始するためのテストコマンドを前記メモリコントローラに提供することを特徴とする、請求項５に記載のメモリシステム。
【請求項７】
前記ＣＰＵから受信したコマンドは、テスト開始命令、テスト終了命令、フェイルアドレス伝送開始命令、及びフェイルアドレス伝送終了命令のうちの１つを含むことを特徴とする、請求項６に記載のメモリシステム。
【請求項８】
前記テスト装置（ｔｅｓｔ  ｄｅｖｉｃｅ）は、テスト装備（ｔｅｓｔ  ｅｑｕｉｐｍｅｎｔ）の少なくとも一部分を形成することを特徴とする、請求項１に記載のメモリシステム。
【請求項９】
前記テスト装備は、前記メモリ装置がテスト時に固定されるようにするソケット（ｓｏｃｋｅｔ）と、
前記メモリ装置に電気的にインタフェース（ｉｎｔｅｒｆａｃｅ）するプローブカード（ｐｒｏｂｅ  ｃａｒｄ）と、
前記メモリ装置をテストするために提供された多様なテストデータを発生するパターン生成器（ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）と、をさらに含むことを特徴とする、請求項８に記載のメモリシステム。
【請求項１０】
前記ＮＶＭストレージアレイは、アンチフューズアレイ（Ａｎｔｉ−ｆｕｓｅ  Ａｒｒａｙ）であることを特徴とする、請求項１に記載のメモリシステム。
【請求項１１】
前記メモリ装置は、前記フェイルアドレスを一時的に保存する臨時フェイルアドレスストレージ（ａ  ｔｅｍｐｏｒａｒｙ  ｆａｉｌ  ａｄｄｒｅｓｓ  ｓｔｏｒａｇｅ；ＴＦＡＳ）装置をさらに含むことを特徴とする、請求項１０に記載のメモリシステム。
【請求項１２】
前記メモリ装置は、前記ＴＦＡＳ装置と前記ＮＶＭストレージアレイに接続されたコントロールユニットをさらに含むことを特徴とする、請求項１１に記載のメモリシステム。
【請求項１３】
前記ＴＦＡＳ装置は、前記コントロールユニットによって提供されたモードイネーブル（ｍｏｄｅ  ｅｎａｂｌｅ）信号に応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに伝達することを特徴とする、請求項１２に記載のメモリシステム。
【請求項１４】
前記コントロールユニットは、前記ＮＶＭストレージアレイに保存された前記フェイルアドレスを感知し、前記フェイルアドレスをベリファイ（ｖｅｒｉｆｙ）し、前記フェイルアドレスを前記テスト装置に伝送することを特徴とする、請求項１２に記載のメモリシステム。
【請求項１５】
前記メモリ装置は、ＮＡＮＤフラッシュ装置、ＰＲＡＭ装置またはＭＲＡＭ装置であることを特徴とする、請求項１に記載のメモリシステム。
【請求項１６】
前記メモリ装置は、ＤＲＡＭであることを特徴とする、請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに関し、特に、テスト装置を用いて、不揮発性保存装置を含むメモリ装置をテストしてメモリセルをリペアするメモリシステムに関する。
【背景技術】
【０００２】
半導体チップは、半導体製造工程により製造され、その後にウエハ（Ｗａｆｅｒ）又はダイ（Ｄｉｅ）又はパッケージ（Ｐａｃｋａｇｅ）状態で、テスト装備によってテストされる。
テストで不良部分又は不良チップを選別し、一部メモリセルが不良であった場合、リペアを行って半導体チップを救済する。
【０００３】
近年、ＤＲＡＭのような半導体チップは、微細工程化が進行しているため、製造工程上でエラーの発生可能性が増加している。
また初期テスト段階で検出されなかったとしてもチップ動作中にエラーが発生することもある。
このような問題を解決するために、多様なテスト方法及び装置を開発しなければならないという課題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，７６８，８４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来のメモリシステムにおける問題点に鑑みてなされたものであって、本発明の目的は、信頼性が向上されたメモリセルリペアのためのメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明によるメモリシステムは、メモリセルアレイと不揮発メモリ（ＮＶＭ）ストレージアレイを含むメモリ装置と、前記メモリ装置から分離し、前記メモリセルアレイのフェイルアドレス（ｆａｉｌ  ａｄｄｒｅｓｓ）を決定し、前記フェイルアドレスを保存し、次いで前記ＮＶＭストレージアレイに保存するために前記フェイルアドレスを前記メモリ装置に伝送するテスト装置と、を含み、前記メモリ装置をリペア（ｒｅｐａｉｒ）するために前記ＮＶＭストレージアレイから前記フェイルアドレスを読み出し（ｒｅａｄ）し、前記テスト装置と前記メモリ装置が単一パッケージ（ｓｉｎｇｌｅ  ｐａｃｋａｇｅ）に含まれ、前記テスト装置は、前記フェイルアドレスを決定するための少なくとも１つのＥＣＣエンジンとＢＩＳＴ回路と、前記フェイルアドレスを一時保存するためのフェイルアドレスメモリ（ＦＡＭ）と、中央処理装置（ＣＰＵ）から受信したコマンド（ｃｏｍｍａｎｄ）に応答して前記少なくとも１つのＥＣＣエンジンとＢＩＳＴ回路を制御し、前記ＦＡＭに前記フェイルアドレスの保存を制御するコントロールユニットと、前記コントロールユニットに応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに保存するために前記ＦＡＭから前記メモリ装置に出力するアドレス出力回路と、書き込みデータをバッファ（ｂｕｆｆｅｒ）して前記メモリ装置に出力するデータバッファと、を含み、前記メモリ装置が非動作中の場合は、前記中央処理装置（ＣＰＵ）からのテスト命令に従ってビーストを介して前記メモリ装置をテストしてフェイルアドレスを前記ＮＶＭストレージアレイに保存し、前記メモリ装置の動作中に発生したフェイルデータのフェイルアドレスはＥＣＣエンジンを介して検出し、メモリ装置の前記ＮＶＭストレージアレイに保存することを特徴とする。
【０００８】
前記テスト装置は、システムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ：ＳＯＣ）の少なくとも一部分を形成することが好ましい。
前記ＮＶＭストレージアレイは、ＭとＮが２以上の整数であるとき、Ｍ×Ｎアレイを有するアンチフューズアレイ（Ａｎｔｉ−ｆｕｓｅ  Ａｒｒａｙ）を含むことが好ましい。
【００１３】
前記ＣＰＵから受信したコマンドは、テスト開始命令（ｔｅｓｔ  ｓｔａｒｔ  ｃｏｍｍａｎｄ）、テスト終了命令（ｔｅｓｔ  ｅｘｉｔ  ｃｏｍｍａｎｄ）、フェイルアドレス伝送開始命令、及びフェイルアドレス伝送終了命令のうちの１つを含むことが好ましい。
【００１４】
前記テスト装置は、システムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ：ＳＯＣ）の一部分を形成し、前記システムオンチップは、前記中央処理装置（ＣＰＵ）と、メモリコントローラをさらに含み、前記メモリコントローラは、前記テスト装置を含むことが好ましい。
【００１５】
前記中央処理装置（ＣＰＵ）は、前記メモリ装置のテストを開始するためのテストコマンドを前記メモリコントローラに提供することが好ましい。
前記ＣＰＵから受信したコマンドは、テスト開始命令、テスト終了命令、フェイルアドレス伝送開始命令、及びフェイルアドレス伝送終了命令のうちの１つを含むことが好ましい。
【００１６】
前記テスト装置（ｔｅｓｔ  ｄｅｖｉｃｅ）は、テスト装備（ｔｅｓｔ  ｅｑｕｉｐｍｅｎｔ）の少なくとも一部分を形成することが好ましい。
【００１７】
前記テスト装備は、前記メモリ装置がテスト時に固定されるようにするソケット（ｓｏｃｋｅｔ）と、前記メモリ装置に電気的にインタフェース（ｉｎｔｅｒｆａｃｅ）するプローブカード（ｐｒｏｂｅ  ｃａｒｄ）と、前記メモリ装置をテストするために提供された多様なテストデータを発生するパターン生成器（ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ）と、をさらに含むことが好ましい。
【００１８】
前記ＮＶＭストレージアレイは、アンチフューズアレイ（Ａｎｔｉ−ｆｕｓｅ  Ａｒｒａｙ）であることが好ましい。
前記メモリ装置は、前記フェイルアドレスを一時的に保存する臨時フェイルアドレスストレージ（ａ  ｔｅｍｐｏｒａｒｙ  ｆａｉｌ  ａｄｄｒｅｓｓ  ｓｔｏｒａｇｅ；ＴＦＡＳ）装置をさらに含むことが好ましい。
前記メモリ装置は、前記ＴＦＡＳ装置と前記ＮＶＭストレージアレイに接続されたコントロールユニットをさらに含むことが好ましい。
【００１９】
前記ＴＦＡＳ装置は、前記コントロールユニットによって提供されたモードイネーブル（ｍｏｄｅ  ｅｎａｂｌｅ）信号に応答して前記フェイルアドレスを前記ＮＶＭストレージアレイに伝達することが好ましい。
前記コントロールユニットは、前記ＮＶＭストレージアレイに保存された前記フェイルアドレスを感知し、前記フェイルアドレスをベリファイ（ｖｅｒｉｆｙ）し、前記フェイルアドレスを前記テスト装置に伝送することが好ましい。
【００２０】
前記メモリ装置は、前記ＮＶＭストレージアレイに接続されたリペアアドレスレジスタ（ｒｅｐａｉｒ  ａｄｄｒｅｓｓ  ｒｅｇｉｓｔｅｒ）と、前記リペアアドレスレジスタに接続され、前記フェイルアドレスを外部アドレスと比較する比較ユニット（ｃｏｍｐａｒｉｎｇ  ｕｎｉｔ）と、前記比較ユニットと前記メモリセルアレイに接続され、前記比較ユニットの比較結果に基づいて前記フェイルアドレスと前記外部アドレスから１つを選択するマルチフレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）と、をさらに含むことが好ましい。
【００２１】
前記メモリ装置は、ＮＡＮＤフラッシュ装置、ＰＲＡＭ装置またはＭＲＡＭ装置であることが好ましい。
前記メモリ装置は、ＤＲＡＭであることが好ましい。
【発明の効果】
【００２２】
本発明に係るメモリ装置、テスト装置及びこれらの動作方法並びにメモリシステム及び伝送動作方法によれば、メモリ装置の不良メモリセルのフェイルアドレスを検出し、リペアすることで不良チップを救済することができるという効果がある。
また、チップ動作中又はパッケージ以後にもテスト装置によりメモリ装置をテストしてリペアを行うことができるという効果がある。よって、不良セルによるメモリ装置の誤動作を低減してメモリ装置の動作信頼性を向上させるという効果がある。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態によるメモリシステムを概念的に示すブロック図である。
【図２】本発明の一実施形態によるメモリシステムを概念的に示すブロック図である。
【図３】本発明の一実施形態によるメモリシステムを概念的に示すブロック図である。
【図４】本発明の一実施形態によるメモリシステムを概念的に示すブロック図である。
【図５】本発明の一実施形態によるテスト装置の回路を示すブロック図である。
【図６Ａ】本発明の一実施形態によるテスト装置が内蔵されたシステムオンチップ（ＳＯＣ）を示すブロック図である
【図６Ｂ】本発明の一実施形態によるテスト装置が使用されるテスト装備を示すブロック図である。
【図７】本発明の一実施形態によるメモリ装置の回路を示すブロック図である。
【図８】本発明の一実施形態による不揮発性保存装置を示す図である。
【図９】本発明の一実施形態によるメモリモジュールを示す図である。
【図１０】本発明の一実施形態によるフェイルアドレスの伝送タイミングを示すタイミング図である。
【図１１】本発明の一実施形態によるフェイルアドレスの伝送タイミングを示すタイミング図である。
【図１２】本発明の一実施形態による検証結果値をパラレルに伝送するタイミングを示すタイミング図である。
【図１３】本発明の一実施形態によるパラレル伝送のための検証結果値を示す表である。
【図１４】本発明の一実施形態による検証結果値を伝送するタイミングを示すタイミング図である
【図１５】本発明の一実施形態によるシリアル伝送のための検証結果値を示す表である。
【図１６】本発明の一実施形態によるテスト装置の動作方法を説明するためのフローチャートである。
【図１７】本発明の一実施形態によるテスト装置の動作方法を説明するためのフローチャートである。
【図１８】本発明の一実施形態によるメモリシステムを概略的に示すブロック図である。
【図１９】本発明の一実施形態によるメモリ装置の回路を示すブロック図である。
【図２０】本発明の一実施形態によるメモリ装置の動作タイミングを示すタイミング図である。
【図２１】本発明の一実施形態によるメモリ装置の動作タイミングを示すタイミング図である。
【図２２】本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
【図２３】本発明の一実施形態によるメモリシステムのオプティカルリンクを示すブロック図である。
【図２４】本発明の一実施形態によるメモリシステムを適用したＴＳＶ積層チップの概略を示す斜視図である。
【図２５】本発明の一実施形態によるメモリシステムの多様なインターフェースを概略的に示すブロック図である。
【図２６】本発明の一実施形態によるメモリシステムのシステム接続を示すブロック図である。
【図２７】本発明の一実施形態によるメモリシステムのシステム接続を示すブロック図である。
【発明を実施するための形態】
【００２４】
次に、本発明に係るメモリ装置、テスト装置及びこれらの動作方法並びにメモリシステム及び伝送動作方法を実施するための形態の具体例を図面を参照しながら説明する。
【００２５】
本発明の実施形態は、当業界において平均的な知識を有する者に本発明をより完全に説明するために提供される。
本発明は多様な変更を加えることができ、多様な形態を有することができ、特定の実施形態を図面に例示して詳細に説明したものである。しかしながら、これは本発明を特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものと理解すべきである。
各図面を説明しながら類似な参照符号を類似な構成要素に対して用いる。添付した図面において、構造物の寸法は本発明の明確性を期するために実際よりも拡大または縮小して図示したものである。
【００２６】
本出願で用いる用語は、単に特定の実施形態を説明するために用いられたもので、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に違わない限り、複数の表現も含む。本出願において、「含む」または「有する」などの用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在することを指定するものであって、１つまたはその以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものと理解しなければならない。
【００２７】
他に定義しない限り、技術的や科学的な用語を含み、ここに用いられるすべての用語は本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一意味を有する。一般的な辞典に定義されていることのような用語は関連技術の文脈上に持つ意味と一致する意味として解釈されなければならなく、本出願において明白に定義しない限り、理想的またはあまり形式的な意味に解釈しない。
【００２８】
図１〜図４は、本発明の一実施形態によるメモリシステムを概念的に示すブロック図である。
【００２９】
図１を参照すると、メモリシステムは、テスト装置１００とメモリ装置２００から構成される。
テスト装置１００はフェイルアドレス（Ｆａｉｌ  Ａｄｄｒ）とメモリ装置２００の動作命令を含むコントロール信号（Ｃｏｎｔｒｏｌ）とデータ（ＤＱ）を伝送する。テスト装置１００はメモリコントローラとテスト装備に含まれることができる。
メモリ装置２００は揮発性メモリであるＤＲＡＭから構成される。一方、ＭＲＡＭ、ＲＲＡＭ（登録商標）、ＰＲＡＭ、ＮＡＮＤＦｌａｓｈなどの不揮発性メモリでメモリ装置を構成することができる。
メモリ装置２００はアンチヒューズアレイ（Ａｎｔｉ−ｆｕｓｅ  Ａｒｒａｙ）で構成された不揮発性保存装置を含む。不揮発性保存装置はフェイルアドレスを保存するために用いられる。また不揮発性保存装置は、ＭＲＡＭ、ＲＲＡＭ（登録商標）、ＰＲＡＭ、ＮＡＮＤＦｌａｓｈなどで構成することができる。メモリ装置２００はコントロール信号（Ｃｏｎｔｒｏｌ）に従って動作し、データをテスト装置１００に伝送する。
【００３０】
図２を参照すると、テスト装置１００は、ＥＣＣエンジン（ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）  Ｅｎｇｉｎｅ）を含む。
ＥＣＣエンジンはメモリ装置から受信されたデートを介してフェイルデータとフェイルアドレスを検出してフェイルデータを訂正する。
メモリ装置２００は、アンチヒューズアレイを含みテスト装置１００から伝送されたフェイルアドレス（Ｆａｉｌ  Ａｄｄｒ）を保存する。保存されたフェイルアドレスにより不良メモリセルがリペア（Ｒｅｐａｉｒ）される。
【００３１】
図３を参照すると、テスト装置１００はビースト（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｔ：ＢＩＳＴ）を含む。
ビーストは、テスト装置１００又はメモリ装置２００をテストする。メモリ装置をテストするためにテストデートを生成してメモリ装置２００に伝送する。
テストデータはメモリセルに書き込まれ、さらに読み込まれることでフェイルメモリセルが検出される。
フェイルメモリセルのアドレスであるフェイルアドレスはテスト装置１００に臨時保存された後、メモリ装置２００に伝送される。伝送されたフェイルアドレスはアンチヒューズアレイに保存されてフェイルメモリセルをリペアする。
【００３２】
図４を参照すると、テスト装置１００はビーストとＥＣＣエンジンを含む。
ビーストを介してメモリ装置２００をテストしてフェイルアドレスをアンチヒューズアレイに保存する。
一方、メモリ装置の動作中に発生したフェイルデータのフェイルアドレスはＥＣＣエンジンを介して検出し、メモリ装置のアンチヒューズアレイに保存する。メモリ装置が非動作中の場合は中央処理装置（ＣＰＵ）からのテスト命令に従ってビーストを用いてテストすることができ、動作中の場合はＥＣＣエンジンを用いてフェイルアドレスを検出することができる。
【００３３】
図５は、本発明の一実施形態によるテスト装置の回路を示すブロック図である。
図５を参照すると、テスト装置１００は、フェイルアドレスメモリ（Ｆａｉｌ  Ａｄｄｒｅｓｓ  Ｍｅｍｏｒｙ）１００とＥＣＣエンジン又はビースト（ＢＩＳＴ）１２０とコントロールユニット（Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１３０とアドレスアウトプットユニット（Ａｄｄｒｅｓｓ  Ｏｕｔｐｕｔ  Ｕｎｉｔ）１４０とコントロールアウトプットユニット（Ｃｏｎｔｒｏｌ  Ｏｕｔｐｕｔ  Ｕｎｉｔ）１５０と入出力データバッファ（Ｄａｔａ  Ｂｕｆｆｅｒ  Ｉｎ／Ｏｕｔ）１６０を含む。
【００３４】
フェイルアドレスメモリ１１０は、ＥＣＣエンジン１２０、又はビースト１２０で検出されたフェイルアドレスを保存する。フェイルアドレスメモリ１１０は、レジスタ（Ｒｅｇｉｓｔｅｒ）又はＳＲＡＭ又は不揮発性メモリから構成することができる。
アドレスアウトプットユニット（Ａｄｄｒｅｓｓ  Ｏｕｔｐｕｔ  Ｕｎｉｔ）１４０は、フェイルアドレスメモリ１１０に接続され、フェイルアドレス１４１（ＡＤＤ）をメモリ装置２００に伝送する。
コントロールアウトプットユニット１５０は読み出し（Ｒｅａｄ）命令と書き込み（Ｗｒｉｔｅ）命令とプリチャージ（Ｐｒｅ−ｃｈａｒｇｅ）命令とモードレジストセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）命令などを含む信号（Ｃｏｎｔｒｏｌ）１５１をメモリ装置２００に伝送する。コントロールアウトプットユニット１５０はコントロールユニット１３０に接続されて制御される。
【００３５】
入出力データバッファ１６０はコントロールユニット１３０によって制御され、入出力データを受信又は伝送する。入出力データはメモリ装置テストのためのテストデータだけが含まれることができる。メモリ装置から受信されたデータはデータバッファを介してＥＣＣエンジン又はビースト１２０に伝達される。
コントロールユニット１３０は、ＥＣＣエンジン又はビースト１２０とフェイルアドレスメモリ１１０とアドレスアウトプットユニット１４０とコントロールアウトプットユニット１５０とデータバッファ１６０に接続される。コントロールユニット１３０は中央処理装置（ＣＰＵ）からテスト命令を印加される。テスト命令は、テスト開始（Ｔｅｓｔ  Ｓｔａｒｔ）命令とテスト終了（Ｔｅｓｔ  Ｅｘｉｔ）とフェイルアドレス伝送開始命令とフェイルアドレス伝送終了命令を含むことができる。印加されたテスト命令に従ってＥＣＣエンジン１２０又はビースト１２０で検出されたフェイルアドレスをフェイルアドレスメモリ１１０に保存する動作を制御する。また、アドレスアウトプットユニット１４０とコントロールアウトプットユニット１５０を介してフェイルアドレス１４１とコントロール信号１５１の伝送を制御する。
【００３６】
図６Ａは、本発明の一実施形態によるテスト装置が内蔵されたシステムオンチップ（ＳＯＣ）を示すブロック図である
【００３７】
図６Ａを参照すると、システムオンチップ１１００は、中央処理装置（ＣＰＵ）１１２０とメモリコントローラ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ）１１１０とインターフェース（Ｉｎｔｅｒｆａｃｅ）１１３０を含む。
メモリコントローラ１１１０はテスト装置１００を含む。テスト装置は図５の回路ブロックの構成要素であるＥＣＣエンジン又はビースト（ＢＩＳＴ）１２０とフェイルアドレスメモリ（ＦＡＭ）１１０、コンドロ−ルユニットなどを含む。メモリコントローラ１１１０は中央処理装置（ＣＰＵ）に接続され、テスト命令（Ｃｏｍ）が印加される。テスト命令は、テスト開始命令とテスト終了命令とフェイルアドレス伝送開始命令とフェイルアドレス伝送終了命令を含む。フェイルアドレスとコントロール信号とデータはデータインターフェース１１３０を介してメモリ装置２００に伝送される。
【００３８】
図６Ｂは、本発明の一実施形態によるテスト装置が使用されるテスト装備を示すブロック図である。
【００３９】
図６Ｂを参照すると、テスト装備（Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）１２００は、本発明の一実施形態によるテスト装置１００とパターン生成器（Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）１２１０とプローブカード（Ｐｒｏｂｅ  Ｃａｒｄ）１２２０とソケット（Ｓｏｃｋｅｔ）１２３０を含む。
パターン生成器１２００はメモリ装置２００をテストするための多様なテストデータを生成する。プローブカード１２２０はプローブニードル（Ｐｒｏｂｅ  Ｎｅｅｄｌｅ）を介してメモリ装置のテストパッド（Ｐａｄ）に直接接触してテストデータを伝送する。ソケット１２３０はメモリ装置テスト時にメモリ装置が固定されるようにする。
【００４０】
図７は、本発明の一実施形態によるメモリ装置の回路を示すブロック図である。
【００４１】
図７を参照すると、メモリ装置２００は、アドレスバッファ（Ａｄｄｒｅｓｓ  Ｂｕｆｆｅｒ）２１０とコントロールバッファ（Ｃｏｎｔｒｏｌ  Ｂｕｆｆｅｒ）２２０とデータバッファ（Ｄａｔａ  Ｂｕｆｆｅｒ  Ｉｎ／Ｏｕｔ）２３０とデコーディングユニット（Ｄｅｃｏｄｉｎｇ  Ｕｎｉｔ）２４０とリペアアドレス保存部（Ｒｅｐａｉｒ  Ａｄｄｒｅｓｓ  Ｒｅｇｉｓｔｅｒ）２５０と比較ユニット（Ｃｏｍｐａｒｉｎｇ  Ｕｎｉｔ）２５１とマルチプレクサ（Ｍｕｘ）２５２と臨時フェイルアドレス保存装置（Ｔｅｍｐｏｒａｒｙ  Ｆａｉｌ  Ａｄｄｒｅｓｓ  Ｓｔｏｒａｇｅ）２６０とコントロールユニット（Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）２７０と不揮発性保存装置であるアンチヒューズアレイ２８０とメモリセルアレイ２９０を含む。
【００４２】
アドレスバッファ２１０を介してフェイルアドレスを受信し、臨時フェイルアドレス保存装置２６０に臨時に保存する。
臨時フェイルアドレス保存装置２６０は、レジスタアレイ（Ｒｅｇｉｓｔｅｒ  Ａｒｒａｙ）とＳＲＡＭと不揮発性メモリなどで構成される。
デコーディングユニット２４０はコントロールバッファ２２０を介してコントロール信号を受けてデコーディングを行い、モードイネーブル（Ｍｏｄｅ  Ｅｎａｂｌｅ）信号を生成する。コントロール信号は読み出し命令と書き込み命令とプリチャージ命令とモードレジスタセット信号などを含む。
モードイネーブル信号によってコントロールユニット２７０が活性化されて不揮発性メモリ保存装置のアンチヒューズアレイ２８０にフェイルアドレスを保存する。
【００４３】
コントロールユニット２７０は、フェイルアドレスが正確にプログラム（Ｐｒｏｇｒａｍ）されているかを検証（Ｖｅｒｉｆｙ）するために保存されたフェイルアドレスを読み出し、センシング（Ｓｅｎｓｉｎｇ）する。
プログラム（Ｐｒｏｇｒａｍ）結果値（Ｖｅｒｉｆｙ  Ｒｅｓｕｌｔ）は、データ出力ピンを介してテスト装置へ伝送される。
不揮発性保存装置のアンチヒューズアレイ２８０は、フェイルアドレスを保存するリペアアドレス保存部２５０に接続され、リペアアドレス保存部２５０は外部アドレスとフェイルアドレスとを比較する比較ユニット２５１に接続され、比較ユニット２５１は前記２つのアドレスから１つを選択するマルチプレクサ（Ｍｕｘ）２５２に接続される。
データバッファ２３０から伝送されたデータはメモリモジュール上にチップを選択するためのチップ選択信号（Ｃｏｍｐｏｎｅｎｔ  Ｄｅｓｉｇｎａｔｉｏｎ）として用いられる
【００４４】
図８は、本発明の一実施形態による不揮発性保存装置を示す図である。
【００４５】
図８を参照すると、不揮発性保存装置１０００は、複数のヒューズ１１１０ａが配置されたヒューズアレイ１１００ａ、ヒューズ１１１０ａの抵抗状態を変更するための高電圧を発生するレベルシフタ（１２００＿１〜１２００＿ｍ）及びヒューズアレイ１１００ａに保存された情報を感知／増幅するためのセンスアンプ部１３００を含む。
また、アンチヒューズアレイ１１００ａに保存された情報を読み出して発生したヒューズデータを保存するための第１レジスタ部１４００及び第２レジスタ部１５００が不揮発性保存装置１０００に含まれる。第１レジスタ部１４００及び第２レジスタ部１５００のそれぞれは複数個のレジスタを含むシフトレジスタ（Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）として実現することができる。
【００４６】
ヒューズアレイ１１００ａは複数のヒューズ１１１０ａを含み、それぞれのヒューズに情報が保存される。ヒューズアレイ１１００ａは、レーザ照射によりその接続が制御されるレーザヒューズを含むことができ、或いは電気的信号によりその接続が制御される電気的ヒューズを含むことができる。さらに、ヒューズアレイ１１００ａはアンチヒューズ（Ａｎｔｉ−ｆｕｓｅ）を含むことができ、アンチヒューズは電気的信号（例えば、高電圧信号）によりその状態が高抵抗から低抵抗状態に変換される特性を有する。
ヒューズアレイ１１００ａは、上記のような複数の種類の内のいずれか１つを適用してもよいが、下記の実施形態においては、ヒューズアレイ１１００ａがアンチヒューズを備えるアンチヒューズアレイであることを仮定して説明する。
また、アンチヒューズに保存された情報やアンチヒューズから読み出されたデータをヒューズデータと指称する。
【００４７】
アンチヒューズアレイ１１００ａは、複数のロー（Ｒｏｗ）及びコラム（Ｃｏｌｕｍｎ）が交差する位置に、アンチヒューズ１１１０ａが配置されるアレイ（Ａｒｒａｙ）構造を有する。
例えば、アンチヒューズアレイ１１００ａがｍ個のロー及びｎ個のコラムを有する場合、アンチヒューズアレイ１１００ａはｍ×ｎ個のアンチヒューズ１１１０ａを有する。ｍ個のローに配置されたアンチヒューズ１１１０ａにアクセスするためのｍ個のワードライン（ＷＬ１〜ＷＬｍ）とアンチヒューズ１１１０ａから読み出された情報を伝達するために、ｎ個のコラムに対応して配置されるｎ個のビットライン（ＢＬ１〜ＢＬｎ）がヒューズ１１１０ａに接続される。
【００４８】
アンチヒューズアレイ１１００ａは、不揮発性保存装置１０００の動作とかかわる多様な情報を保存する。
例えば、アンチヒューズアレイ１１００ａは、不揮発性保存装置１０００の動作環境を設定するための設定情報を保存することができ、設定情報はレベルシフタ（１２００＿１〜１２００＿ｍ）から提供される電圧信号（ＷＬＰ１〜ＷＬＰｍ）をアンチヒューズアレイ１１００ａに印加してアンチヒューズ１１１０ａの状態を変化させることでプログラミングされる。
アンチヒューズ１１１０ａは、レーザヒューズ回路や電気的ヒューズ回路などの一般的なヒューズ回路とは異なって、高抵抗状態で始めてプログラミング動作により低抵抗状態に変化して情報を保存する。アンチヒューズ１１１０ａは２つの導電層とその間に誘電層を有する構造、すなわちキャパシタ構造を有することができ、前記２つの導電層との間に高電圧を印加して誘電層を絶縁破壊（ｂｒｅａｋｄｏｗｎ）させることでプログラミングする。
【００４９】
アンチヒューズアレイ１１００ａがプログラミングされた後、不揮発性保存装置１０００の駆動開始とともに、アンチヒューズアレイ１１００ａに対する読み出し動作が行われる。アンチヒューズアレイ１１００ａに対する読み出し動作は不揮発性保存装置１０００の駆動と同時に行うことができ、または不揮発性保存装置１０００の駆動から所定の設定された時間後に行うこともできる。
アンチヒューズアレイ１１００ａのワードライン（ＷＬ１〜ＷＬｍ）を介してワードライン選択信号が提供され、選択されたアンチヒューズ１１１０ａに保存された情報はビットライン（ＢＬ１〜ＢＬｎ）を介してセンスアンプ部１３００に提供される。アレイ構造の特性上、ワードライン（ＷＬ１〜ＷＬｍ）及びビットライン（ＢＬ１〜ＢＬｎ）の駆動を介してアンチヒューズアレイ１１００ａの情報はランダム（ｒａｎｄｏｍ）にアクセスすることができる。
【００５０】
例えば、ワードライン（ＷＬ１〜ＷＬｍ）が順に駆動されることで、アンチヒューズアレイ１１００ａの一番目ローからｍ番目ローまでのアンチヒューズ１１１０ａが順にアクセスされる。順にアクセスされたアンチヒューズ１１１０ａの情報はセンスアンプ部１３００に提供される。センスアンプ部１３００は１つ以上のセンスアンプ回路を含み、例えば、アンチヒューズアレイ１１００ａがｎ個のコラムを有する場合、センスアンプ部１３００はこれに対応してｎ個のセンスアンプ回路を含む。ｎ個のセンスアンプ回路はｎ個のビットライン（ＢＬ１〜ＢＬｎ）にそれぞれ接続される。
【００５１】
例えば、第１ビットラインＢＬ１に対応してオッド（ＯＤＤ）センスアンプ回路とイーブン（ＥＶＥＮ）センスアンプ回路が配置され、オッドセンスアンプ回路は奇数番目ワードラインＷＬ１、ＷＬ３、ＷＬ５、…に接続されたアンチヒューズ１１１０ａの情報を感知／増幅して出力し、イーブンセンスアンプ回路は偶数番目ワードラインＷＬ２、ＷＬ４、ＷＬ６、…に接続されたアンチヒューズ１１１０ａの情報を感知／増幅して出力する。
しかし、本発明の実施形態はこれに限らず、センスアンプ回路の配置の多様な変形が可能である。例えば、１つのビットラインに対応して１つのセンスアンプ回路だけが配置されることができ、または１つのビットラインに対応して３つ以上のセンスアンプ回路が配置されることができる。
【００５２】
センスアンプ部１３００は、アンチヒューズアレイ１１００ａにアクセスした情報を感知（Ｓｅｎｓｉｎｇ）／増幅（Ａｍｐｌｉｆｙｉｎｇ）して出力する。感知／増幅された情報は実際の不揮発性保存装置１０００の動作環境設定に用いられるヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）である。前述のように、１つのビットラインに対応して２つのセンスアンプ回路が配置される例では、実際いずれか１つのヒューズデータ（例えば、第１ヒューズデータＯＵＴ１）は、オッドヒューズデータとイーブンヒューズデータを含むことができる。
【００５３】
センスアンプ部１３００から出力されたヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）は第１レジスタ部１４００に提供される。
第１レジスタ部１４００は、複数個のレジスタが直列接続されて信号を順に伝達するシフトレジスタで実現することができる。また、第１レジスタ部１４００はアンチヒューズアレイ１１００ａに備えられるアンチヒューズ１１１０ａの個数よりも少ない数のレジスタを含む。また、第１レジスタ部１４００に備えられるレジスタの個数はアンチヒューズアレイ１１００ａのコラムの個数と関係づけることができる。例えば、アンチヒューズアレイ１１００ａがｎ個のコラムを有する場合、第１レジスタ部１４００はｎ個のレジスタを含むことができる。または、前述のように、１つのビットラインに対応して２つのセンスアンプ回路が配置される場合、第１レジスタ部１４００は２×ｎ個のレジスタを含むことができる。
【００５４】
第１レジスタ部１４００は、アンチヒューズアレイ１１００ａのロー単位でヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を受信する。
例えば、アンチヒューズアレイ１１００ａのいずれか１つのローが選択される場合、選択されたローのワードラインに接続されたアンチヒューズ１１１０ａからのヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）が並列するように第１レジスタ部１４００に提供される。第１レジスタ部１４００は、受信されたヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）をビット単位でシフトさせることで、ヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を第２レジスタ部１５００に提供する。
【００５５】
第２レジスタ部１５００は、複数個のレジスタが直列接続されて信号を順に伝達するシフトレジスタで実現することができる。また、アンチヒューズアレイ１１００ａに備えられるアンチヒューズ１１１０ａの個数と同一個数のレジスタを含むことができる。
第２レジスタ部１５００に保存されたヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）は不揮発性保存装置１０００の動作環境を設定するための情報として用いることができる。例えば、第２レジスタ部１５００に保存されたヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）のうちの一部は不揮発性保存装置１０００に備えられるメモリセル（図示せず）をリダンダントメモリセルに代替するための情報（Ｉｎｆｏ＿ＦＡ）として用いられ、他の一部は不揮発性保存装置１０００内部から発生する電圧のレベルを調整するためのトリミング情報（Ｉｎｆｏ＿ＤＣ）として用いられる。
【００５６】
アンチヒューズアレイ１１００ａからのヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を保存するために、センスアンプ部１３００に接続されてヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を一時保存するためのレジスタと、ヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）が用いられる不揮発性保存装置１０００の各種回路ブロック（例えば、ロー及びコラムデコーダやＤＣ電圧発生器）に隣接して配置されて回路ブロックにヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を提供するレジスタが必要である。
【００５７】
本発明の実施形態によれば、第１レジスタ部１４００がセンスアンプ部１３００から出力されるヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を受信し、また回路ブロックに隣接して配置される第２レジスタ部１５００にヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）を伝達する。
特に、アンチヒューズアレイ１１００ａがアレイ構造を有し、第１レジスタ部１４００はアンチヒューズアレイ１１００ａのコラム数に対応する個数のレジスタを備えるので、第１レジスタ部１４００はアンチヒューズアレイ１１００ａの全体のアンチヒューズ１１１０ａの個数よりも少ない数のレジスタを有する。
【００５８】
例えば、１つのビットラインに対応して１つのセンスアンプ回路が配置される場合、第１レジスタ部１４００はｎ個のセンスアンプ回路を有する。これによって、ヒューズデータ（ＯＵＴ１〜ＯＵＴｎ）に係る第１レジスタ部１４００のレジスタの個数がｍ×ｎ個に維持される必要はなく、ｎ個だけで十分である。特に、多数のアンチヒューズ１１１０ａがアンチヒューズアレイ１１００ａに備えられても、アンチヒューズアレイ１１００ａの構造により第１レジスタ部１４００のレジスタの個数をｎ個に制限することができるので、アンチヒューズ１１１０ａの個数の増加によりレジスタの個数が比例的に増加することを防止することができる。
【００５９】
図９は、本発明の一実施形態によるメモリモジュールを示す図である。
【００６０】
図９を参照すると、本発明のメモリ装置を含むメモリを備えたモジュールである。
例えば、１つのモジュールは８個のＤＲＡＭから構成される。ＤＲＡＭは不揮発性保存装置であるアンチヒューズアレイを含む。ＤＲＡＭ５にフェイルアドレスを保存する場合、メモリコントローラはＤＲＡＭ５チップだけに「０」のデータを伝送することで、ＤＲＡＭ５のメモリ装置を選択することができる。アンチヒューズアレイは各ＤＲＡＭチップで発生したフェイルアドレスを保存するために使用される。
コマンド（Ｃｏｍｍａｎｄ）とアドレス（Ａｄｄｒｅｓｓ）は８個のＤＲＡＭチップでによって共有される。
【００６１】
図１０は、本発明の一実施形態によるフェイルアドレスの伝送タイミングを示すタイミング図である。
【００６２】
図１０を参照すると、コマンド（Ｃｏｍｍａｎｄ）ラインを介してモードレジスタセット（（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）命令、アクティブ（ＡＣＴ）命令、読み出し（Ｒｅａｄ）命令、及び書き込み（Ｗｒｉｔｅ）命令を受信する。
アドレス（Ａｄｄｒｅｓｓ）ラインを介してローアドレス（Ｆ−ＲＡ）とコラムアドレス（Ｆ−ＣＡ）を受信する。
図１０のモジュールを参照すると、８個のＤＲＡＭのうちＤＲＡＭ５が選択される場合、データライン（ＤＱ）を介して「０」（「ロー」）のデータのみを受信することによって選択される。ＤＲＡＭ５に、ＤＱ０からＤＱ７が「ロー」になることで該当ＤＲＡＭ５の不揮発性保存装置であるアンチヒューズアレイにフェイルアドレスを保存することになる。
【００６３】
モードレジスタセット命令（ＭＲＳ）とアクティブ命令（ＡＣＴ）と書き込み命令（ＷＲ）が順に印加され、ローアドレス（Ｆ−ＲＡ）とコラムアドレス（Ｆ−ＣＡ）が入力された後、最終チップ選択データとしてＤＱピンを介して「０」が印加されてフェイルアドレスが不揮発性保存装置に保存される。
この区間は、フェイルアドレス伝送（Ｆａｉｌ  Ａｄｄｒｅｓｓ  Ｔｒａｎｓｆｅｒ）区間に相当する。読み出し命令（ＲＤ）に従ってプログラムされたフェイルアドレスを再び読み出し、新しいモードレジスタセット命令を受けるまでの区間を検証する区間に相当する。読み出し命令後の他のモードレジスタセット（ＭＲＳ）命令によって検証が完了される。
【００６４】
図１１を参照すると、図１０のタイミングに対する説明と類似するが、相違点はアドレスライン（ＡＤＤ）を介してローフェイルアドレス（Ｆ−ＲＡ）のみを受けてフェイルアドレスリペアを行う。またフェイルアドレスを再び読み出し検証を行う場合、プリチャージ（Ｐｒｅ−ｃｈａｒｇｅ）命令に従って検証を完了し、モードから離れる。
【００６５】
図１２は、本発明の一実施形態による検証結果値をパラレルに伝送するタイミングを示すタイミング図である。
【００６６】
図１２を参照すると、コマンドラインを介してモードレジスタセット命令（ＭＲＳ）とアクティブ命令（ＡＣＴ）とライト命令（ＷＲ）が印加されて不揮発性メモリ装置であるアンチヒューズアレイにローとコラムのフェイルアドレス（Ｆ−ＲＡ、Ｆ−ＣＡ）を保存する。その後、保存されたデータの検証のために再び読み出してデータの状態を確認し、それによる検証結果値をデータラインＤＱ１、ＤＱ１、ＤＱ３を介して外部テスト装置１００に伝送する。例えば、「ロー」値がＤＱ０とＤＱ１とＤＱ２を介してパラレルに伝達される。ＤＱ３を含む残りのデータライン（ＤＱ３、…、ＤＱ７）に伝達される値はメモリコントローラによって認知されない。
【００６７】
図１３は、本発明の一実施形態によるパラレル伝送のための検証結果値を示す表である。
【００６８】
図１３を参照すると、検証結果値は、不揮発性メモリであるアンチヒューズアレイに保存値を再び読み出すことで保存値の状態を知ることができるケース１の場合、ＤＱ０とＤＱ１とＤＱ２の検証結果値が「ロー／ロー／ロー」の場合はプログラムが正常に完了した場合である。ローリダンダントセル（Ｒｏｗ  Ｒｅｄｕｎｄａｎｔ  Ｃｅｌｌｓ）によってフェイルデータ（Ｆａｉｌ  Ｂｉｔ）が入れ替えられることを意味する。
ケース２の、検証結果値が「ロー／ロー／ハイ」の場合はプログラムが正常に完了され、コラムリダンダントセル（Ｃｏｌｕｍｎ  Ｒｅｄｕｎｄａｎｔ  Ｃｅｌｌｓ）により入れ替えられることを意味する。
ケース３の、「ロー／ハイ／ロー」の場合はプログラムが正常に完了され、フェイルデータ（Ｆａｉｌ  Ｂｉｔ）がシングルリダンダントセル（Ｓｉｎｇｌｅ  Ｒｅｄｕｎｄａｎｔ  Ｃｅｌｌ）によって入れ替えられることを意味する。
ケース４の、「ロー／ハイ／ハイ」の場合は今後の使用のために特定な意味を付与しないことを意味する。
【００６９】
ケース５〜ケース８は、プログラムが完全でないことを意味する。
ケース５の、「ハイ／ロー／ロー」はメモリセルに対するラプチャー（Ｒｕｐｔｕｒｅ）に問題があることを意味し、ケース６の、「ハイ／ロー／ハイ」はラプチャーが進行中であることを意味する。この場合は少し待ってから再び読み出し命令（ＲＤ）により検証を要請することができる。
ケース７の、「ハイ／ハイ／ロー」はリダンダントセルがない場合で、リペアが不可なのでフェイルメモリの入れ替えが必要である。
ケース８の、「ハイ／ハイ／ハイ」は現在チップが選択されないことを意味する。
検証結果値は、ＤＱ０とＤＱ１とＤＱ２ピンによってパラレルにテスト装置へ伝送される。
【００７０】
図１４は、本発明の一実施形態による検証結果値を伝送するタイミングを示すタイミング図である。
【００７１】
図１４を参照すると、図１３による検証結果値をシリアルに伝送する。
例えば、ＤＱ０に３ｂｉｔ検証結果値を順にシリアルに伝送する。ＤＱ７に同一検証結果値がテスト装置へ伝送される。
【００７２】
図１５は、本発明の一実施形態によるシリアル伝送のための検証結果値を示す表である。
【００７３】
図１５を参照すると、ケース１（ＬＬＬ）の場合はフェイルデータ（Ｆａｉｌ  Ｂｉｔ）がローリダンダントセルにより入れ替えられることを意味する。
例えば、検証結果値は１つのＤＱピンを介して３ビットデータをシリアルにテスト装置に伝送される。
ケース６（ＨＬＨ）の場合はラプチャーがまだ進行中であることを意味し、各ＤＱピン（ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３）を介してシリアルに伝送される。
【００７４】
図１６、図１７は、本発明の一実施形態によるテスト装置の動作方法を説明するためのフローチャートである。
【００７５】
図１６を参照すると、テスト装置は、フェイルアドレス検出及び伝送のために次のような動作を行う。
まずは、ＥＣＣエンジン又はビーストによりフェイルアドレスを検出する段階を行う（ステップＳ１００）。
次に、検出されたフェイルアドレスをフェイルアドレスメモリ（ＦＡＭ）に保存する段階を行う（ステップＳ１０５）。
次に、中央処理装置（ＣＰＵ）からのテスト命令に従ってフェイルアドレス伝送モードに進入する段階を行う（ステップＳ１１０）。テスト命令は、テスト開始命令とテスト終了命令とフェイルアドレス伝送開始命令とフェイルアドレス伝送終了命令を含む。
次に、モードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）命令とチップ選択信号とフェイルアドレスを伝送する（ステップＳ１２０）。
【００７６】
図１７を参照すると、メモリ装置はモードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）命令とチップ選択信号とフェイルアドレスを受信する段階を行う（ステップＳ１３０）。
次に、フェイルアドレスを臨時フェイルアドレス保存装置に保存する段階を行う（ステップＳ１４０）。
次に、不揮発性保存装置にプログラムするモードに進入する段階を行う（ステップＳ１５０）。
その次に、不揮発性保存装置であるアンチヒューズアレイの保存空間を検出する（ステップＳ１６０）。
次に、不揮発性保存装置であるアンチヒューズアレイにプログラムする段階を行う（ステップＳ１７０）。
次に、保存されたデータの検証のためにプログラムされたデータを再び読み出す段階を行う（ステップＳ１８０）。
次に、保存されたデータの状態を確認の後、外部に検証結果値を伝送する（ステップＳ１９０）。
最後に、フェイルビットを入れ替る段階を行う（ステップＳ２００）。
【００７７】
図１８は、本発明の一実施形態によるメモリシステムを概略的に示すブロック図である。
【００７８】
図１８を参照すると、メモリシステムはテスト装置１００とメモリ装置２００を含む。
テスト装置はフェイルアドレス（Ａｄｄｒ）とコントロール信号（Ｃｏｎｔｒｏｌ）とデータを伝送する。
メモリ装置２００はビーストと不揮発性メモリ装置であるアンチヒューズアレイを含む。ビーストはＣＰＵによって印加された、テスト装置からのテスト命令に従ってメモリ装置２００をテストし、フェイルアドレスを不揮発性メモリ装置であるアンチヒューズアレイに保存する。
【００７９】
図１９は、本発明の一実施形態によるメモリ装置の回路を示すブロック図である。
【００８０】
図１９を参照すると、メモリ装置３００は、プログラムデータとしてフェイルアドレスを保存する不揮発性メモリであるヒューズアレイ３４０、臨時フェイルアドレス保存装置（ＦＡＭ）３３０、ヒューズに対する情報を保存するヒューズアレイ情報保存装置３５０、ヒューズアレイ３４０とヒューズアレイ情報保存装置３５０を制御するコントロールユニット３６０、フェイルアドレスを検出するビースト３１０及びメモリセルアレイを含む。
【００８１】
ビースト３１０は、テスト装置からテスト命令（Ｃｏｎｔｒｏｌ）とテストデート（ＤＱ）を受けてメモリセルアレイ３２０に書き込み（Ｗｒｉｔｅ）と読み出し（Ｒｅａｄ）する動作を行ってフェイルアドレスを検出する。
フェイルデータが発生するとフェイルフラグ（Ｆａｉｌ  Ｆｌａｇ）をフェイルデータに該当するフェイルアドレスを臨時フェイルアドレス保存装置（ＦＡＭ）３３０に伝送する。ＦＡＭはレジスタから構成され、複数個のフェイルアドレスアレイ（ＦＡＭ１、…、ＦＡＭｎ）から構成される。
コントロールユニット３６０は、ヒューズアレイ情報保存装置３５０を介してヒューズアレイの空間を確認することができる。また、不揮発性保存装置であるヒューズアレイ３４０にプログラム命令とプログラムアドレスをプログラム制御することができる。
一方、コントロール信号（Ｃｏｎｔｒｏｌ）はテスト装置からテスト命令が印加され、これによってビースト３１０が活性化される。また、コントロール信号によりＦＡＭ３３０に保存されたフェイルアドレスをヒューズアレイ３４０に伝送する。
【００８２】
図２０、図２１は、本発明の一実施形態によるメモリ装置の動作タイミングを示すタイミング図である。
【００８３】
図２０を参照すると、コマンド（ＣＭＤ）ラインを介してアクティブ（ＡＣＴ）命令と読み出し（Ｒｅａｄ）命令が入力される。
また、ＤＱラインを介してテストデータ（ＥＤＱ）が入力される。テストデータ（ＥＤＱ）はメモリセルアレイに書き込みされ、読み出し命令に従ってメモリセルに保存されたテストデータを再び読み出して読み出しデータを生成する。
フェイルフラグ信号がハイからローに変わると、ＮローアドレスはＦＡＭ＃１に書き込まれ、またフェイルフラグが発生すると（Ｎ＋１）ローアドレスはＦＡＭ＃２に書き込まれることになる。前記命令（ＣＭＤ）とデータ入力はクロック（ＣＬＫ）と同期されて入力され、クロック活性化（ＣＫＥ）とチップ選択信号もクロックに同期されてそれぞれ印加される。
【００８４】
図２１を参照すると、コマンド（ＣＭＤ）ラインを介してアクティブ（ＡＣＴ）命令と読み出し（ＲＤ）命令とプリチャージ（Ｐｒｅ）命令が入力される。
図２０のタイミングと殆ど類似するが、プリチャージ（Ｐｒｅ）命令に従ってＮローアドレスがＦＡＭ＃１に伝送され、再びプリチャージ（Ｐｒｅ）命令に従って（Ｎ＋１）ローアドレスがＦＡＭ＃２に伝送される。
ＦＡＭ３３０（図１９参照）はレジスタ又はＳＲＡＭなどから構成される。
【００８５】
図２２は、本発明の一実施形態によるメモリ装置の動作方法を説明するためのフローチャートである。
【００８６】
図２２を参照すると、メモリ装置はテスト装置からアクティブ命令と、書き込み及び読み出し命令を含む命令（ＣＭＤ）とを受ける段階を行う（ステップＳ３００）。
次に、命令（ＣＭＤ）に従ってメモリ装置のビーストを活性化させる段階を行う（ステップＳ３１０）。
次に、フェイルアドレスを検出するか、フェイルフラグが生成されるか、プリチャージ命令を受信する段階を行う（ステップＳ３２０）。
次に、フェイルフラグ又はプリチャージ命令に従ってフェイルアドレスをＦＡＭ保存する段階を行う（ステップＳ３３０）。
ヒューズアレイにフェイルアドレスのプログラムのためのプログラムモードに進入する段階を行う（ステップＳ３４０）。
ヒューズメモリの容量（Ｃａｐａｃｉｔｙ）を確認する段階を行う（ステップＳ３５０）。
その次に、ヒューズアレイをプログラムする（ステップＳ３６０）。
最後に、フェイルデータ（Ｆａｉｌ  Ｂｉｔ）をリペアする段階を行う（ステップＳ３７０）。
【００８７】
図２３は、本発明の一実施形態によるメモリシステムのオプティカルリンク（Ｏｐｔｉｃａｌ  Ｌｉｎｋ）を示すブロック図である。
【００８８】
図２３を参照すると、メモリシステムは、コントローラ８１００とメモリデバイス８２００から構成される。
コントローラ８１００は、ＥＣＣエンジン又はビーストを含むコントロールユニット８１１０と、電気信号を光信号に変更する装置（Ｅ／Ｏ）を含むコントローラ送信機（ＣＴｘ）８１２１と、光信号を電気信号に変更する装置（Ｏ／Ｅ）を含むコントローラ受信機（ＣＲｘ）８１２２から構成される。
メモリ装置８２００は、不揮発性保存装置であるアンチヒューズアレイ８２２１とビースト８２２２とＤＲＡＭコア８２２３と、電気信号を光信号に変更する装置（Ｅ／Ｏ）を含む送信機（ＭＴｘ）８２１２と光信号を電気信号に変更する装置（Ｏ／Ｅ）を含む受信（ＭＲｘ）機８２１１から構成される。
コントローラ８１００とメモリ装置８２００は、送受信のためにオプティカルリンク０（８５００）とオプティカルリンク１（８５０１）に接続される。他の実施形態において、１つのオルティカルリンクにより送信と受信をすることもできる。
コントローラ８１００の入出力回路８１２０とメモリ装置８２００の入出力回路８２１０がオプティカルリンクを介して互いに接続される。
【００８９】
図２４は、本発明の一実施形態によるメモリシステムを適用したＴＳＶ積層チップの概略を示す斜視図である。
【００９０】
図２４を参照すると、最下位層にインターフェースチップ３１００が位置し、その上にメモリ装置０〜３（３２００、３３００、３４００、３５００）が位置する。
インターフェースチップ３１００はＥＣＣエンジン又はビーストとメモリコントローラと中央処理装置（ＣＰＵ）を含むことができる。
メモリ装置（メモリチップ）は、不揮発性保存装置であるアンチヒューズアレイ０〜３（３６０１、３６０２、３６０３、３６０４）とビースト０〜３（３８０１、３８０２、３８０３、３８０４）を含む。
インターフェースチップ３１００のテスト装置を介してメモリ装置のフェイルアドレスを検出し、アンチヒューズアレイにフェイルアドレスを保存する。メモリ装置（メモリチップ）とメモリ装置（メモリチップ）との間はマイクロバンプ（μＢｕｍｐ）を介して接続され、メモリ装置（メモリチップ）自体はＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を介して接続される（符号３７０１、３７０２、３７０３、３７０４）。例えば、積層メモリ装置（メモリチップ）の個数は、１つ以上とすることができる。
【００９１】
図２５は、本発明の一実施形態によるメモリシステムの多様なインターフェースを概略的に示すブロック図である。
【００９２】
図２５の（ａ）を参照すると、メモリシステムは、コントローラ４０００とメモリ装置５０００を含む。
コントローラ４０００はコントロールユニット４１００と入出力回路４２００で含む。
コントロールユニット４１００はＥＣＣエンジン又はビーストを含むことができる。
メモリ装置５０００は、ＤＲＡＭコア５３００と不揮発性保存装置であるアンチヒューズアレイ５１００とビースト５４００と入出力回路５３００を含む。
コントローラ４０００の入出力回路４２００は、コマンドとコントロール信号とアドレスとデータストロボ（ＤＱＳ）をメモリ装置５０００に送信し、データ（ＤＱ）を送信及び受信するインターフェースを含む。インターフェースを介してフェイルアドレスを伝送する。
【００９３】
図２５の（ｂ）を参照すると、コントローラ４０００の入出力回路は、チップ選択信号（ＣＳ）とアドレス（Ａｄｄｒ）を１つのパッケージ（Ｐａｃｋｅｔ）にして送信し、データ（ＤＱ）を送信及び受信をするインターフェースを含む。インターフェースを介してフェイルアドレスを伝送する。
【００９４】
図２５の（ｃ）を参照すると、コントローラ４０００の入出力回路は、チップ選択信号（ＣＳ）とアドレス（Ａｄｄｒ）と書き込みデータ（ｗＤａｔａ）を１つのパッケージ（Ｐａｃｋｅｔ）にして送信し、読み出しデータ（ｒＤａｔａ）を受信をするインターフェースを含む。インターフェースを介してフェイルアドレスを伝送する。
【００９５】
図２５の（ｄ）を参照すると、コントローラ４０００の入出力回路は、コマンド（Ｃｏｍ．）とアドレス（Ａｄｄｒ）とデータ（ＤＱ）を送信及び受信し、チップ選択信号（ＣＳ）を受信するインターフェースを含む。インターフェースを介してフェイルアドレスを伝送する。
【００９６】
図２６、図２７は、本発明の一実施形態によるメモリシステムのシステム接続を示すブロック図である。
【００９７】
図２６を参照すると、システムバス７１１０を介して不揮発性メモリであるアンチヒューズアレイ７３０１とビースト７３０２を含むメモリと、ビースト又はＥＣＣエンジン７１０１を含む中央処理装置（ＣＰＵ）とユーザインターフェース７２００が接続される。
【００９８】
図２７を参照すると、システムバス６１１０を介してアンチヒューズアレイとビーストを含むメモリと、ビースト又はＥＣＣエンジン７１０１を含むメモコントローラ６５１０を含むメモリシステム６５００と、中央処理装置（ＣＰＵ）６１００と、ラム（ＲＡＭ）６２００と、ユーザインターフェース６３００と、モデム（Ｍｏｄｅｍ）６４００が接続される。
【００９９】
尚、本発明は、上述の実施例形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１００】
本発明は、半導体メモリ装置及びこれを含むメモリシステムに好適に使用される。
【符号の説明】
【０１０１】
１００    テスト装置
１１０    フェイルアドレスメモリ（ＦＡＭ）
１２０    ＥＣＣエンジン（又はビースト）
１３０    コントロールユニット
１４０    アドレスアウトプットユニット
１５０    コントロールアウトプットユニット
１６０    入出力データバッファ
２００    メモリ装置
２１０    アドレスバッファ
２２０    コントロールバッファ
２３０    データバッファ
２４０    デコーディングユニット
２５０    リペアアドレス保存部
２５１    比較ユニット
２５２    マルチプレクサ
２６０    臨時フェイルアドレス保存装置
２７０    コントロールユニット
２８０    アンチヒューズアレイ
２９０    メモリセルアレイ
１１００    システムオンチップ
１０００    不揮発性保存装置
１１１０    メモリコントローラ
１１２０    中央処理装置（ＣＰＵ）
１１３０    インターフェース
１２００    テスト装備
１２１０    パターン生成器
１２２０    プローブカード
１２３０    ソケット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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