(57)【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを備える半導体装置であって、
半導体基板と、
前記半導体基板上に形成された、前記ＭＩＳＦＥＴのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された窒化金属膜を有する、前記ＭＩＳＦＥＴのメタルゲート電極と、
を有し、
前記ゲート絶縁膜は、ＨｆＯＮ膜と前記ＨｆＯＮ膜上のＨｆＳｉＯＮ膜との積層膜からなり、
前記ＨｆＯＮ膜の厚みは、前記ＨｆＳｉＯＮ膜の厚みよりも大きく、
前記ＨｆＳｉＯＮ膜の厚みは、０．２ｎｍ以上であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記窒化金属膜は、窒化チタン膜であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ゲート絶縁膜と前記半導体基板との界面に形成された、酸化シリコンまたは酸窒化シリコンからなる界面層を更に有することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ＭＩＳＦＥＴのゲート幅は、１μｍ以下であることを特徴とする半導体装置。
【請求項５】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、ゲート絶縁膜用のＨｆＯＮ膜と前記ＨｆＯＮ膜上のＨｆＳｉＯＮ膜との積層膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記積層膜上に、最下層に窒化金属膜を有するメタルゲート電極を形成する工程、
を有し、
前記（ｂ）工程で形成された前記ＨｆＯＮ膜の厚みは、前記（ｂ）工程で形成された前記ＨｆＳｉＯＮ膜の厚みよりも大きく、
前記（ｂ）工程で形成された前記ＨｆＳｉＯＮ膜の厚みは、０．２ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ａ）工程後で前記（ｂ）工程前に、
（ａ１）前記半導体基板上に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
を有し、
前記（ｂ）工程では、前記絶縁層上に、前記ＨｆＯＮ膜と前記ＨｆＯＮ膜上の前記ＨｆＳｉＯＮ膜との積層膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記絶縁層上にＨｆＯ膜を形成する工程、
（ｂ２）前記ＨｆＯ膜上にＨｆＳｉＯ膜を形成する工程、
（ｂ３）前記ＨｆＯ膜および前記ＨｆＳｉＯ膜の積層膜を窒化処理して、前記ＨｆＯＮ膜および前記ＨｆＳｉＯＮ膜の積層膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ３）工程の前記窒化処理は、プラズマ窒化を用いることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｂ１）工程と前記（ｂ２）工程とは、前記半導体基板を大気中にさらすことなく、連続的に行うことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｂ３）工程で形成された前記ＨｆＳｉＯＮ膜の厚みは０．２〜０．５５ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ３）工程で形成された前記ＨｆＯＮ膜の厚みは０．６〜０．８５ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ３）工程で形成された前記ＨｆＳｉＯＮ膜において、Ｈｆ濃度はＳｉ濃度の２／３倍〜１．５倍であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記窒化金属膜は、窒化チタン膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上の前記第１領域および前記第２領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
（ｃ）前記第１領域および前記第２領域の前記絶縁層上に、ＨｆＯ膜を形成する工程、
（ｄ）前記第１領域および前記第２領域の前記ＨｆＯ膜上にＨｆＳｉＯ膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記ＨｆＯ膜および前記ＨｆＳｉＯ膜を窒化処理して、ＨｆＯＮ膜およびＨｆＳｉＯＮ膜の積層膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１領域および前記第２領域の前記積層膜上に、Ａｌを含有するＡｌ含有膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１領域および前記第２領域の前記Ａｌ含有膜上にマスク層を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記マスク層および前記Ａｌ含有膜を除去し、前記第２領域の前記マスク層および前記Ａｌ含有膜を残す工程、
（ｉ）前記（ｈ）工程後、希土類元素を含有する希土類含有膜を、前記第１領域の前記ＨｆＳｉＯＮ膜上および前記第２領域の前記マスク層上に形成する工程、
（ｊ）前記（ｉ）工程後、熱処理を行って、前記第１領域の前記ＨｆＯＮ膜と前記ＨｆＳｉＯＮ膜と前記希土類含有膜と反応させ、前記第２領域の前記ＨｆＯＮ膜と前記ＨｆＳｉＯＮ膜と前記Ａｌ含有膜と反応させる工程、
（ｋ）前記（ｊ）工程後、前記（ｊ）工程にて反応しなかった前記希土類含有膜、および前記マスク層を除去する工程、
（ｌ）前記（ｋ）工程後、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１メタルゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２メタルゲート電極を形成する工程、
を有し、
前記（ｅ）工程で形成された前記ＨｆＯＮ膜の厚みは、前記（ｅ）工程で形成された前記ＨｆＳｉＯＮ膜の厚みよりも大きく、
前記（ｅ）工程で形成された前記ＨｆＳｉＯＮ膜の厚みは、０．２ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｌ）工程は、
（ｌ１）前記（ｋ）工程後、前記半導体基板上の前記第１領域および前記第２領域に窒化金属膜を形成する工程、
（ｌ２）前記窒化金属膜上にシリコン膜を形成する工程、
（ｌ３）前記（ｌ２）工程後、前記シリコン膜および前記窒化金属膜をパターニングして、前記第１領域に前記第１メタルゲート電極を、前記第２領域に前記第２メタルゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
ｎチャネル型の第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｐチャネル型の第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板上の前記第１領域および前記第２領域に、酸化シリコンまたは酸窒化シリコンからなる絶縁層を形成する工程、
（ｃ）前記第１領域および前記第２領域の前記絶縁層上に、ＨｆＯ膜を形成する工程、
（ｄ）前記第１領域および前記第２領域の前記ＨｆＯ膜上にＨｆＳｉＯ膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記ＨｆＯ膜および前記ＨｆＳｉＯ膜を窒化処理して、ＨｆＯＮ膜およびＨｆＳｉＯＮ膜の積層膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１領域および前記第２領域の前記積層膜上に、希土類元素を含有する希土類含有膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１領域および前記第２領域の前記希土類含有膜上にマスク層を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２領域の前記マスク層および前記希土類含有膜を除去し、前記第１領域の前記マスク層および前記希土類含有膜を残す工程、
（ｉ）前記（ｈ）工程後、Ａｌを含有するＡｌ含有膜を、前記第２領域の前記ＨｆＳｉＯＮ膜上および前記第１領域の前記マスク層上に形成する工程、
（ｊ）前記（ｉ）工程後、熱処理を行って、前記第１領域の前記ＨｆＯＮ膜と前記ＨｆＳｉＯＮ膜と前記希土類含有膜と反応させ、前記第２領域の前記ＨｆＯＮ膜と前記ＨｆＳｉＯＮ膜と前記Ａｌ含有膜と反応させる工程、
（ｋ）前記（ｊ）工程後、前記（ｊ）工程にて反応しなかった前記Ａｌ含有膜、および前記マスク層を除去する工程、
（ｌ）前記（ｋ）工程後、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１メタルゲート電極を、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２メタルゲート電極を形成する工程、
を有し、
前記（ｅ）工程で形成された前記ＨｆＯＮ膜の厚みは、前記（ｅ）工程で形成された前記ＨｆＳｉＯＮ膜の厚みよりも大きく、
前記（ｅ）工程で形成された前記ＨｆＳｉＯＮ膜の厚みは、０．２ｎｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｌ）工程は、
（ｌ１）前記（ｋ）工程後、前記半導体基板上の前記第１領域および前記第２領域に窒化金属膜を形成する工程、
（ｌ２）前記窒化金属膜上にシリコン膜を形成する工程、
（ｌ３）前記（ｌ２）工程後、前記シリコン膜および前記窒化金属膜をパターニングして、前記第１領域に前記第１メタルゲート電極を、前記第２領域に前記第２メタルゲート電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネル部とゲート電極との間で、電子や正孔が酸化シリコン膜によって形成される障壁をトンネルするようになり、いわゆるトンネル電流が発生し、ゲートリーク電流が大きくなってしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
特開２０１０−２８７７５２号公報（特許文献１）には、Ｈｉｇｈ−ｋ膜にハフニウム含有材料を用いる技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２８７７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
ゲート絶縁膜用の高誘電率膜（Ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れている。しかしながら、Ｈｆ系ゲート絶縁膜を用いた場合、半導体装置のトランジスタ高性能化と信頼性の両立ためには、ＩＬ／Ｈｉｇｈ-ｋ界面(ＩＬ(Ｉｎｔｅｒ Ｌａｙｅｒ)：Ｈｉｇｈ−ｋゲート絶縁膜とＳｉ基板間の界面特性改善のためのＳｉＯ２膜)への窒素の拡散制御が重要となるため、Ｈｆ系ゲート絶縁膜の形成工程や構成を工夫する必要がある。
【０００９】
本発明の目的は、半導体装置を高性能化し、信頼性を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、ハフニウムと酸素と窒素とシリコンとを含有するＨｆ系ゲート絶縁膜を備え、このＨｆ系ゲート絶縁膜の厚み方向におけるシリコンの濃度分布は、上部側が下部側よりも高濃度である。
【００１３】
また、代表的な実施の形態による半導体装置の製造方法は、高誘電率ゲート絶縁膜を形成するために、ＨｆＯＮ膜とその上のＨｆＳｉＯＮ膜との積層膜を用いるものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】Ｈｆ含有絶縁膜の説明図である。
【図２４】ゲート幅の説明図である。
【図２５】ゲート絶縁膜のＥＯＴとゲートリーク電流との相関の一例を示すグラフである。
【図２６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。
【００２１】
図１は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の要部断面図である。
【００２２】
図１に示されるように、本実施の形態の半導体装置は、半導体基板１のｎＭＩＳ形成領域１Ａに形成されたｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎと半導体基板１のｐＭＩＳ形成領域１Ｂに形成されたｐチャネル型ＭＩＳＦＥＴＱｐとを有している。
【００２３】
すなわち、ｐ型の単結晶シリコンなどからなる半導体基板１は、素子分離領域２によって規定されて互いに電気的に分離されたｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを有しており、ｎＭＩＳ形成領域１Ａの半導体基板１にｐ型ウエルＰＷが形成され、ｐＭＩＳ形成領域１Ｂの半導体基板１にｎ型ウエルＮＷが形成されている。ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能するＨｆ含有絶縁膜（高誘電率ゲート絶縁膜）ＧＩ１を介して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）ＧＥ１が形成されている。また、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上には、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能するＨｆ含有絶縁膜（高誘電率ゲート絶縁膜）ＧＩ２を介して、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）ＧＥ２が形成されている。
【００２４】
Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２は、半導体基板１（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面（シリコン面）上に直接的に形成する（すなわち界面層３を省略する）こともできるが、Ｈｆ含有絶縁膜ＧＩ１と半導体基板１（ｐ型ウエルＰＷ）との界面、およびＨｆ含有絶縁膜ＧＩ２と半導体基板１（ｎ型ウエルＮＷ）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層３を設ければ、より好ましい。酸化シリコンまたは酸窒化シリコンからなる界面層（絶縁層、絶縁膜）３を設けることで、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【００２５】
Ｈｆ含有絶縁膜ＧＩ１とＨｆ含有絶縁膜ＧＩ２とは、それぞれ酸化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、酸化シリコン（ＳｉＯｘ、代表的にはＳｉＯ２）よりも誘電率（比誘電率）が高い膜を意味する。また、本願において、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称する場合もある。
【００２６】
Ｈｆ含有絶縁膜ＧＩ１とＨｆ含有絶縁膜ＧＩ２とは、Ｈｆ（ハフニウム）とＯ（酸素）とＮ（窒素）とＳｉ（シリコン、ケイ素）とを主成分として含有する絶縁材料からなる。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜（高誘電率ゲート絶縁膜）として機能するＨｆ含有絶縁膜ＧＩ１は、低しきい値化を図るための元素として、希土類元素（特に好ましくはＬａ（ランタン））を更に含有すれば、より好ましい。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜（高誘電率ゲート絶縁膜）として機能するＨｆ含有絶縁膜ＧＩ２は、低しきい値化を図るための元素として、Ａｌ（アルミニウム）を更に含有すれば、より好ましい。
【００２７】
従って、Ｈｆ含有絶縁膜ＧＩ１が含有する希土類元素をＬｎと表記すると、Ｈｆ含有絶縁膜ＧＩ１は、ＨｆＬｎＳｉＯＮ膜を好適に用いることができる。また、Ｈｆ含有絶縁膜ＧＩ２は、ＨｆＡｌＳｉＯＮ膜を好適に用いることができる。ここで、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ｎチャネル型ＭＩＳＦＥＴＱｎの低しきい値化を図るためにＨｆ含有絶縁膜ＧＩ１が含有する希土類元素Ｌｎは、Ｌａ（ランタン）が特に好ましい。
【００２８】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。また、ＭＩＳＦＥＴの低しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を小さく（低く）することに対応し、ＭＩＳＦＥＴの高しきい値化とは、そのＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を大きく（高く）することに対応する。また、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）と表記した場合、ＨｆＡｌＳｉＯＮ膜（またはＨｆＡｌＳｉＯＮ）におけるＨｆとＡｌとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。このことは、ＨｆＯ膜、ＨｆＳｉＯ膜、ＨｆＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＬｎＳｉＯＮ膜、ＨｆＬａＳｉＯＮ膜、ＴｉＮ膜、ＴａＮ膜、ＷＮ膜などについても同様である。
【００２９】
各ゲート電極ＧＥ１，ＧＥ２は、ゲート絶縁膜（ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜ＧＩ１、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜ＧＩ２）上に形成されてゲート絶縁膜（ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜ＧＩ１、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜ＧＩ２）に接する金属膜（金属層、メタルゲート膜）９と、この金属膜９上のシリコン膜１０との積層膜（積層構造）で構成されている。ゲート電極ＧＥ１，ＧＥ２のうち、ゲート電極ＧＥ１はｎＭＩＳ形成領域１Ａに形成され、ゲート電極ＧＥ２はｐＭＩＳ形成領域１Ｂに形成されている。
【００３０】
ゲート電極ＧＥ１は、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩ１に接する金属膜９を有し、ゲート電極ＧＥ２は、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩ２に接する金属膜９を有しており、各ゲート電極ＧＥ１，ＧＥ２は、いわゆるメタルゲート電極（金属ゲート電極）である。
【００３１】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜９は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。
【００３２】
金属膜９は、好ましくは窒化金属からなる（すなわち窒化金属膜である）が、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、または窒化タングステン（ＷＮ）膜が好適であり、金属膜９として特に好ましいのは窒化チタン（ＴｉＮ）膜である。
【００３３】
ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１とが形成されている。また、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷには、ｐチャネル型ＭＩＳＦＥＴＱｐのＬＤＤ構造のソース・ドレイン領域として、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ２とそれよりも高不純物濃度のｐ＋型半導体領域（ソース・ドレイン領域）ＳＤ２とが形成されている。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。
【００３４】
ゲート電極ＧＥ１，ＧＥ２の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷが形成されている。ｎＭＩＳ形成領域１Ａにおいて、ｎ−型半導体領域ＥＸ１はゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域ＳＤ１はゲート電極ＧＥ１の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成されている。また、ｐＭＩＳ形成領域１Ｂにおいて、ｐ−型半導体領域ＥＸ２はゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域ＳＤ２はゲート電極ＧＥ２の側壁上に設けられたサイドウォールスペーサＳＷに整合して形成されている。すなわち、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域とｎ＋型半導体領域ＳＤ１との間に介在し、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域とｐ＋型半導体領域ＳＤ２との間に介在している。ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜１０の表面上には、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層（図示せず）を形成することもできる。
【００３５】
また、後述のようにオフセットスペーサＯＳを形成した場合は、サイドウォールスペーサＳＷとゲート電極ＧＥ１，ＧＥ２との間に後述のオフセットスペーサＯＳが介在することになる（後述の図２１参照）。後述のオフセットスペーサＯＳ１を形成した場合は、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上のオフセットスペーサＯＳ１に整合して形成され、後述のオフセットスペーサＯＳ１，ＯＳ２を形成した場合は、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２の側壁上のオフセットスペーサＯＳに整合して形成される。
【００３６】
更に、後述の絶縁膜（層間絶縁膜）１１、コンタクトホールＣＮＴ、プラグＰＧ、絶縁膜１２および配線Ｍ１（後述の図２１および図２２参照）や、更に上層の多層配線構造が形成されているが、ここでは図示およびその説明は省略する。
【００３７】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００３８】
図２および図３は、本実施の形態の半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４〜図２２は、本実施の形態の半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。
【００３９】
まず、図４に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備（用意）する（図２のステップＳ１）。それから、半導体基板１の主面に素子分離領域２を形成する（図２のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板１に素子分離溝（素子分離用の溝）を形成してから、この素子分離溝に絶縁膜（好ましくは酸化シリコン膜）を埋め込むことで、素子分離溝に埋め込まれた絶縁膜（好ましくは酸化シリコン膜）からなる素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００４０】
次に、図５に示されるように、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成し、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する（図２のステップＳ３）。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷとｎ型ウエルＮＷとは、どちらを先に形成してもよい。また、ｐ型ウエルＰＷおよびｎ型ウエルＮＷの形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００４１】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷおよびｎ型ウエルＮＷ）の表面（シリコン面）が露出される。
【００４２】
次に、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上に、絶縁層として、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）３を形成する（図２のステップＳ４）。
【００４３】
界面層３の膜厚は薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。ステップＳ４において、界面層３は、例えば熱酸化法などを用いて形成することができる。また、界面層３を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。
【００４４】
ステップＳ４で界面層３を形成してから、この界面層３上にＨｆ系絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２に対応）を形成することで、トラップ準位などの欠陥数の少ない緻密な酸化膜（自然酸化膜）を形成することで、駆動能力や信頼性を向上させることができる。
【００４５】
次に、図６に示されるように、半導体基板１の主面上に、すなわち界面層３上に、酸化ハフニウム膜であるＨｆＯ（酸化ハフニウム）膜４を形成する（図２のステップＳ５）。このＨｆＯ膜４と後述のＨｆＳｉＯ膜５とは、高誘電率ゲート絶縁膜（Ｈｆ系ゲート絶縁膜）形成用の膜（絶縁膜）である。
【００４６】
ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜（すなわち酸化ハフニウム膜）である。また、ＨｆＯ膜と表記しても、ＨｆＯ膜におけるＨｆとＯの原子比は１：１に限定されるものではない。ＨｆＯ膜として代表的なのは、ＨｆＯ２（二酸化ハフニウム）膜である。
【００４７】
ＨｆＯ膜４は、例えば、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成することができる。ステップＳ５において、ＨｆＯ膜４は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。ＨｆＯ膜４の膜厚は、好ましくは０．６〜０．８５ｎｍ程度とすることができる。
【００４８】
上記ステップＳ５でＨｆＯ膜４を形成した後、図７に示されるように、半導体基板１の主面上に、すなわちＨｆＯ膜４上に、ハフニウムシリケート膜であるＨｆＳｉＯ膜５を形成する（図２のステップＳ６）。
【００４９】
ＨｆＳｉＯ膜は、ハフニウム（Ｈｆ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜（すなわちハフニウムシリケート膜）である。また、ＨｆＳｉＯ膜と表記しても、ＨｆＳｉＯ膜におけるＨｆとＳｉとＯの原子比は１：１：１に限定されるものではない。
【００５０】
ＨｆＳｉＯ膜５は、例えば、ＡＬＤ法またはＣＶＤ法を用いて形成することができる。ステップＳ６において、ＨｆＳｉＯ膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＨｆＯ膜４上に形成される。ＨｆＳｉＯ膜５の膜厚は、好ましくは０．２〜０．５５ｎｍ程度とすることができる。
【００５１】
ステップＳ６でＨｆＳｉＯ膜５を形成した段階で、ｎＭＩＳ形成領域１Ａでは、半導体基板１（ｐ型ウエルＰＷ）上に、界面層３、ＨｆＯ膜４およびＨｆＳｉＯ膜５が下から順に積層された状態となり、ｐＭＩＳ形成領域１Ｂでは、半導体基板１（ｎ型ウエルＮＷ）上に、界面層３、ＨｆＯ膜４およびＨｆＳｉＯ膜５が下から順に積層された状態となる。
【００５２】
上記ステップＳ５でＨｆＯ膜４を形成し、上記ステップＳ６でＨｆＳｉＯ膜５を形成した後、ＨｆＳｉＯ膜５およびＨｆＯ膜４を窒化処理する（図２のステップＳ７）。このステップＳ７の窒化処理には、プラズマ窒化（プラズマ窒化処理）を用いることが好ましい。
【００５３】
ステップＳ７でＨｆＯ膜４およびＨｆＳｉＯ膜５を窒化することにより、図８に示されるように、ＨｆＯ膜４は窒化されてＨｆＯＮ膜４ａとなり、ＨｆＳｉＯ膜５は窒化されてＨｆＳｉＯＮ膜５ａとなる。すなわち、ステップＳ５，Ｓ６で形成されたＨｆＯ膜４とその上のＨｆＳｉＯ膜５との積層膜は、ステップＳ７の窒化処理により、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜になる。
【００５４】
ＨｆＯＮ膜（酸窒化ハフニウム膜）は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）は、ハフニウム（Ｈｆ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＯＮ膜と表記しても、ＨｆＯＮ膜におけるＨｆとＯとＮの原子比は１：１：１に限定されるものではなく、また、ＨｆＳｉＯＮ膜と表記しても、ＨｆＳｉＯＮ膜におけるＨｆとＳｉとＯとＮの原子比は１：１：１：１に限定されるものではない。
【００５５】
上記ステップＳ７の窒化処理の後、図９に示されるように、半導体基板１の主面上に、すなわちＨｆＳｉＯＮ膜５ａ上に、Ａｌ含有膜（Ａｌ含有層）６を形成する（図２のステップＳ８）。このＡｌ含有膜６は、主として、ｐチャネル型ＭＩＳＦＥＴの低しきい値化を図るために形成される。
【００５６】
Ａｌ含有膜６は、Ａｌ（アルミニウム）を含有する材料膜であり、Ａｌ（アルミニウム）を主成分として含有している。Ａｌ含有膜６としては、酸化アルミニウム膜（ＡｌＯ膜、代表的にはＡｌ２Ｏ３膜）が最も好ましいが、それ以外にも、アルミニウム膜（Ａｌ膜、Ａｌ単体膜）などを用いることもできる。Ａｌ含有膜６は、スパッタリングなどのＰＶＤ（Physical Vapor Deposition）法、またはＡＬＤ法などによって形成することができる。ステップＳ８において、Ａｌ含有膜６は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＨｆＳｉＯＮ膜５ａ上に形成される。Ａｌ含有膜６の膜厚は、好ましくは０．５〜１．０ｎｍ程度とすることができる。
【００５７】
次に、図１０に示されるように、半導体基板１の主面上に、すなわちＡｌ含有膜６上に、マスク層７を形成する（図２のステップＳ９）。
【００５８】
ステップＳ９において、マスク層７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１ＢのＡｌ含有膜６上に形成される。マスク層７は、例えばスパッタリング法などのＰＶＤ法、またはＡＬＤ法などを用いて形成することができ、その膜厚（形成膜厚）は、好ましくは５〜２０ｎｍ、例えば１０ｎｍ程度とすることができる。
【００５９】
マスク層７は、好ましくは窒化金属膜からなるが、より好ましくは窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜であり、特に好ましいのは窒化チタン（ＴｉＮ）膜である。マスク層７は、後で形成する希土類含有膜８がｐＭＩＳ形成領域１ＢのＡｌ含有膜６、ＨｆＳｉＯＮ膜５ａ、ＨｆＯＮ膜４ａと反応するのを抑制または防止するために形成される。この反応防止の機能や、加工がし易く、除去もし易いことが望ましい点を考慮すると、マスク層７として、上記材料は好適である。
【００６０】
ステップＳ９でマスク層７を形成した段階では、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方において、半導体基板１（ウエル領域）上に、界面層３、ＨｆＯＮ膜４ａ、ＨｆＳｉＯＮ膜５ａ、Ａｌ含有膜６およびマスク層７が下から順に積層された状態となっている。
【００６１】
次に、図１１に示されるように、ｎＭＩＳ形成領域１Ａのマスク層７およびＡｌ含有膜６をエッチング（好ましくはウェットエッチング、あるいはドライエッチングとウェットエッチングとの併用）によって選択的に除去し、ｐＭＩＳ形成領域１Ｂのマスク層７およびＡｌ含有膜６を残す（図２のステップＳ１０）。これにより、ｎＭＩＳ形成領域１Ａでは、ＨｆＳｉＯＮ膜５ａが露出され、一方ｐＭＩＳ形成領域１Ｂでは、ＨｆＳｉＯＮ膜５ａ上にＡｌ含有膜６およびその上のマスク層７が形成された状態が維持される。
【００６２】
具体的には、ステップＳ１０では、まず、マスク層７上にｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジストパターン（図示せず）を形成する。それから、該フォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層７をエッチング（好ましくはウェットエッチング）して除去し、続いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６をエッチング（好ましくはウェットエッチング）して除去する。その後、フォトレジストパターンは除去する。
【００６３】
マスク層７として窒化チタン膜を用いた場合には、ステップＳ１０でｎＭＩＳ形成領域１Ａのマスク層７を除去するためのエッチング液として、例えば過酸化水素水などを用いることができる。また、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層７をエッチング（好ましくはウェットエッチング）して除去してから、このフォトレジストパターンを除去し、その後、残存するマスク層７をエッチングマスクとして用いて、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６をエッチング（好ましくはウェットエッチング）して除去することもできる。また、エッチング液を調整することにより、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａのマスク層７をウェットエッチングする際に、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６も一緒にウェットエッチングすることも可能である。
【００６４】
次に、図１２に示されるように、半導体基板１の主面上に、希土類含有膜（希土類含有層）８を形成する（図３のステップＳ１１）。ステップＳ１１において、希土類含有膜８は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両方に形成される。この希土類含有膜８は、主として、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図るために形成される。
【００６５】
上記ステップＳ１０のエッチング工程でｎＭＩＳ形成領域１Ａのマスク層７およびＡｌ含有膜６を除去しかつｐＭＩＳ形成領域１Ｂのマスク層７およびＡｌ含有膜６を残していたので、ステップＳ１１では、希土類含有膜８は、ｎＭＩＳ形成領域１ＡではＨｆＳｉＯＮ膜５ａ上に形成され、ｐＭＩＳ形成領域１Ｂではマスク層７上に形成される。このため、ｎＭＩＳ形成領域１Ａでは希土類含有膜８とＨｆＳｉＯＮ膜５ａとが接触しているが、ｐＭＩＳ形成領域１Ｂでは、希土類含有膜８とＡｌ含有膜６（およびＨｆＳｉＯＮ膜５ａ）とは、間にマスク層７が介在するため互いに接触していない状態となる。
【００６６】
希土類含有膜８は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはＬａ（ランタン）を含有している。安定性の観点から、希土類含有膜８は、好ましくは酸化希土類膜（希土類酸化物層）であり、特に好ましくは酸化ランタン膜（酸化ランタンとして代表的なのはＬａ２Ｏ３）である。希土類含有膜８の膜厚は、好ましくは０．３〜１．０ｎｍ程度とすることができる。
【００６７】
ステップＳ１１で希土類含有膜８を形成した段階では、ｎＭＩＳ形成領域１Ａにおいては、半導体基板１（ｐ型ウエルＰＷ）上に、界面層３、ＨｆＯＮ膜４ａ、ＨｆＳｉＯＮ膜５ａおよび希土類含有膜８が下から順に積層された状態となっている。一方、ｐＭＩＳ形成領域１Ｂにおいては、半導体基板１（ｎ型ウエルＮＷ）上に、界面層３、ＨｆＯＮ膜４ａ、ＨｆＳｉＯＮ膜５ａ、Ａｌ含有膜６、マスク層７および希土類含有膜８が下から順に積層された状態となっている。
【００６８】
次に、半導体基板１に対して熱処理を施す（図３のステップＳ１２）。ステップＳ１２の熱処理工程は、熱処理温度を好ましくは６５０〜８５０℃の範囲内、例えば７５０℃程度とし、不活性ガス雰囲気中（窒素ガス雰囲気中でもよい）で行うことが好ましい。
【００６９】
このステップＳ１２の熱処理により、ｎＭＩＳ形成領域１Ａにおいて、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａと希土類含有膜８とが反応し、ｐＭＩＳ形成領域１Ｂにおいて、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとＡｌ含有膜６とが反応する。
【００７０】
このステップＳ１２の熱処理により、ｎＭＩＳ形成領域１Ａでは、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａと希土類含有膜８とが反応（混合、ミキシング、相互拡散）して、図１３に示されるように、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａと希土類含有膜８との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜ＧＩ１が形成される。また、ステップＳ１２の熱処理により、ｐＭＩＳ形成領域１Ｂでは、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとＡｌ含有膜６とが反応（混合、ミキシング、相互拡散）して、図１３に示されるように、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとＡｌ含有膜６との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜ＧＩ２が形成される。
【００７１】
ｐＭＩＳ形成領域１Ｂでは、希土類含有膜８はマスク層７上に形成されており、ｐＭＩＳ形成領域１Ｂの希土類含有膜８は、マスク層７と反応しにくいため、ステップＳ１２の熱処理後、マスク層７上に残存している。また、ステップＳ１２の熱処理でｐＭＩＳ形成領域１Ｂの希土類含有膜８がマスク層７と反応したとしても、その反応部は、後述のステップＳ１３のエッチング工程で除去される。
【００７２】
また、ステップＳ１２の熱処理時には、ＨｆＯＮ膜４ａやＨｆＳｉＯＮ膜５ａと下部の界面層３との反応を抑制して、界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜ＧＩ１と半導体基板１（ｐ型ウエルＰＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させ、またｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜ＧＩ２と半導体基板１（ｎ型ウエルＮＷ）との間に界面層３としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００７３】
Ａｌ含有膜６が酸化アルミニウム膜またはアルミニウム膜の場合には、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとＡｌ含有膜６とが反応して形成されたＨｆ含有絶縁膜ＧＩ２は、ＨｆＡｌＳｉＯＮ膜となる。ここで、ＨｆＡｌＳｉＯＮ膜（ハフニウムアルミニウムシリコンオキシナイトライド膜）は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＡｌＳｉＯＮ膜と表記しても、ＨｆＡｌＳｉＯＮ膜におけるＨｆとＡｌとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。
【００７４】
また、希土類含有膜８が酸化希土類膜または希土類膜の場合には、希土類含有膜８が含有する希土類元素をＬｎと表記すると、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａと希土類含有膜８とが反応して形成されたＨｆ含有絶縁膜ＧＩ１は、ＨｆＬｎＳｉＯＮ膜となる。また、希土類含有膜８が酸化ランタン膜またはランタン膜の場合には、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａと希土類含有膜８とが反応して形成されたＨｆ含有絶縁膜ＧＩ１は、ＨｆＬａＳｉＯＮ膜となる。ここで、ＨｆＬｎＳｉＯＮ膜（ハフニウム希土類シリコンオキシナイトライド膜）は、ハフニウム（Ｈｆ）と希土類元素（Ｌｎ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＬａＳｉＯＮ膜（ハフニウムランタンシリコンオキシナイトライド膜）は、ハフニウム（Ｈｆ）とランタン（Ｌａ）とシリコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。また、ＨｆＬｎＳｉＯＮ膜と表記しても、ＨｆＬｎＳｉＯＮ膜におけるＨｆとＬｎとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではなく、また、ＨｆＬａＳｉＯＮ膜と表記しても、ＨｆＬａＳｉＯＮ膜におけるＨｆとＬａとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。
【００７５】
ステップＳ１２の熱処理工程を行った後、図１４に示されるように、ステップＳ１２の熱処理工程で反応しなかった希土類含有膜８（未反応の希土類含有膜８、特にマスク層７上に残存する希土類含有膜８）を、エッチング（好ましくはウェットエッチング）によって除去し、それから、マスク層７をエッチング（好ましくはウェットエッチング）によって除去する（図３のステップＳ１３）。また、他の形態として、ステップＳ１３において、ステップＳ１２の熱処理工程で反応しなかった希土類含有膜８（未反応の希土類含有膜８、特にマスク層７上に残存する希土類含有膜８）と、マスク層７とを、一緒に除去（好ましくはウェットエッチングにより除去）することもできる。また、ステップＳ１２の熱処理でｐＭＩＳ形成領域１Ｂの希土類含有膜８がマスク層７と反応していた場合には、その反応部は、ステップＳ１３のエッチング工程で除去される。
【００７６】
ステップＳ１３のエッチング工程により、ｎＭＩＳ形成領域１ＡではＨｆ含有絶縁膜ＧＩ１が露出し、ｐＭＩＳ形成領域１ＢではＨｆ含有絶縁膜ＧＩ２が露出した状態となる。ステップＳ１３のエッチング（ウェットエッチング）には、例えば硫酸と過酸化水素の混合液などを好適に用いることができる。
【００７７】
次に、図１５に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面上に、すなわちｎＭＩＳ形成領域１ＡのＨｆ含有絶縁膜ＧＩ１およびｐＭＩＳ形成領域１ＢのＨｆ含有絶縁膜ＧＩ２上に、メタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）９を形成する（図３のステップＳ１４）。
【００７８】
金属膜９は、好ましくは窒化金属からなる（すなわち窒化金属膜である）が、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、または窒化タングステン（ＷＮ）膜が好適であり、金属膜９として特に好ましいのは窒化チタン（ＴｉＮ）膜である。金属膜９は、例えばスパッタリング法などにより形成することができる。金属膜９の膜厚（形成膜厚）は、例えば５〜２０ｎｍ程度とすることができる。
【００７９】
次に、図１６に示されるように、半導体基板１の主面上に、すなわち金属膜９上に、シリコン膜１０を形成する（図３のステップＳ１５）。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えば後述のステップＳ２３の活性化アニール用の熱処理）で多結晶シリコン膜となる。シリコン膜１０の膜厚は、例えば４０〜６０ｎｍ程度とすることができる。
【００８０】
ステップＳ１４で形成する金属膜９の厚みを厚くすることでステップＳ１５のシリコン膜１０の形成工程を省略する（すなわちゲート電極をシリコン膜１０無しの金属膜９で形成する）ことも可能であるが、ステップＳ１５で金属膜９上にシリコン膜１０を形成する（すなわちゲート電極を金属膜９とその上のシリコン膜１０との積層膜で形成する）方が、より好ましい。その理由は、金属膜９の厚みが厚すぎると、金属膜９が剥離しやすくなる問題や、あるいは金属膜９をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜９とシリコン膜１０との積層膜でゲート電極を形成することで、金属膜９のみでゲート電極を形成する場合に比べて金属膜９の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜９上にシリコン膜１０を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００８１】
次に、シリコン膜１０および金属膜９の積層膜をパターニングすることにより、図１７に示されるように、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１，ＧＥ２を形成する（図３のステップＳ１６）。ステップＳ１６のパターニング工程（ゲート電極ＧＥ１，ＧＥ２形成工程）は、例えば、フォトリソグラフィ法を用いてシリコン膜１０上にフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜１０および金属膜９の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【００８２】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａにおいて、Ｈｆ含有絶縁膜ＧＩ１上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂにおいて、Ｈｆ含有絶縁膜ＧＩ２上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷの表面上に、Ｈｆ含有絶縁膜ＧＩ１（界面層３およびＨｆ含有絶縁膜ＧＩ１）を介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷの表面上に、Ｈｆ含有絶縁膜ＧＩ２（界面層３およびＨｆ含有絶縁膜ＧＩ２）を介して形成される。
【００８３】
ステップＳ１６でシリコン膜１０および金属膜９をパターニングするドライエッチング工程の後に、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜ＧＩ１とゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜ＧＩ２とを除去するためのウェットエッチングを行うことが、より好ましい。ゲート電極ＧＥ１の下部に位置するＨｆ含有絶縁膜ＧＩ１とゲート電極ＧＥ２の下部に位置するＨｆ含有絶縁膜ＧＩ２とは、ステップＳ１６のドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥ１で覆われない部分のＨｆ含有絶縁膜ＧＩ１とゲート電極ＧＥ２で覆われない部分のＨｆ含有絶縁膜ＧＩ２とは、ステップＳ１６でシリコン膜１０および金属膜９をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【００８４】
ゲート電極ＧＥ１の下部に残存するＨｆ含有絶縁膜ＧＩ１は、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜として機能し、ゲート電極ＧＥ２の下部に残存するＨｆ含有絶縁膜ＧＩ２は、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜として機能するが、いずれも酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【００８５】
上記ＨｆＯ膜４、ＨｆＯＮ膜４ａ、ＨｆＳｉＯ膜５、ＨｆＳｉＯＮ膜５ａ、Ｈｆ含有絶縁膜ＧＩ１、およびＨｆ含有絶縁膜ＧＩ２は、いずれも酸化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。
【００８６】
次に、図１８に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上に、窒化シリコン膜などの絶縁体（絶縁膜）からなるオフセットスペーサ（オフセットサイドウォールスペーサ、側壁絶縁膜）ＯＳ１を形成する（図３のステップＳ１７）。例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２を覆うように窒化シリコン膜を形成してから、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１，ＧＥ２の側壁上に残存する窒化シリコン膜からなるオフセットスペーサＯＳ１を形成することができ、その厚みは、例えば１０ｎｍ程度とすることができる。
【００８７】
次に、フォトリソグラフィ技術を用いてｐＭＩＳ形成領域１Ｂをフォトレジスト膜（ｎ型ソース・ドレインエクステンション領域導入用レジスト膜、ここでは図示せず）で覆った状態で、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１（およびオフセットスペーサＯＳ１）の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することによりｎ−型半導体領域ＥＸ１を形成する（図３のステップＳ１８）。このｎ−型半導体領域ＥＸ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入素子マスクとしての上記フォトレジスト膜（図示せず）で覆われ、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥ１およびオフセットスペーサＯＳ１をマスクとしてｎ型不純物がイオン注入される。
【００８８】
次に、図１９に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上に（すなわちゲート電極ＧＥ１，ＧＥ２の側壁上に形成されているオフセットスペーサＯＳ１の側壁上に）、窒化シリコン膜などの絶縁体（絶縁膜）からなるオフセットスペーサ（オフセットサイドウォールスペーサ、側壁絶縁膜）ＯＳ２を形成する（図３のステップＳ１９）。例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２およびオフセットスペーサＯＳ１を覆うように窒化シリコン膜を形成してから、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１，ＧＥ２の側壁上のオフセットスペーサＯＳ１の側壁上に残存する窒化シリコン膜からなるオフセットスペーサＯＳ２を形成することができる。
【００８９】
オフセットスペーサＯＳ２を形成したことにより、ゲート電極ＧＥ１，ＧＥ２の側壁上には、オフセットスペーサＯＳ１およびオフセットスペーサＯＳ２の積層体（積層膜）からなるオフセットスペーサ（オフセットサイドウォールスペーサ、側壁絶縁膜）ＯＳが形成されることになる。オフセットスペーサＯＳは、オフセットスペーサＯＳ２の厚みの分だけ、オフセットスペーサＯＳ１よりも厚くなる。
【００９０】
次に、フォトリソグラフィ技術を用いてｎＭＩＳ形成領域１Ａをフォトレジスト膜（ｐ型ソース・ドレインエクステンション領域導入用レジスト膜、ここでは図示せず）で覆った状態で、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのゲート電極ＧＥ２（およびオフセットスペーサＯＳ）の両側の領域にホウ素（Ｂ）などのｐ型不純物をイオン注入することによりｐ−型半導体領域ＥＸ２を形成する（図３のステップＳ２０）。このｐ−型半導体領域ＥＸ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入素子マスクとしての上記フォトレジスト膜（図示せず）で覆われ、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にゲート電極ＧＥ２およびオフセットスペーサＯＳをマスクとしてｐ型不純物がイオン注入される。
【００９１】
次に、図２０に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上（すなわちオフセットスペーサＯＳの側壁上）に、絶縁体（絶縁膜）からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜、サイドウォール）ＳＷを形成する（図３のステップＳ２１）。
【００９２】
サイドウォールスペーサＳＷを形成するには、例えば、半導体基板１上にゲート電極ＧＥ１，ＧＥ２およびオフセットスペーサＯＳを覆うように酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）する。これにより、ゲート電極ＧＥ１，ＧＥ２の側壁上（すなわちオフセットスペーサＯＳの側壁上）に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールスペーサＳＷを形成することができる。サイドウォールスペーサＳＷは、ゲート電極ＧＥ１，ＧＥ２の側壁上に、オフセットスペーサＯＳを介して形成される。なお、図面の簡略化のために、図２０およびこれ以降の図では、サイドウォールスペーサＳＷを構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。また、図面の簡略化のために、図２０およびこれ以降の図では、オフセットスペーサＯＳ１およびオフセットスペーサＯＳ２の積層体（積層膜）をオフセットスペーサＯＳとして示してある。
【００９３】
次に、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷにｎ＋型半導体領域ＳＤ１をイオン注入により形成し、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷにｐ＋型半導体領域ＳＤ２を他のイオン注入により形成する（図３のステップＳ２２）。
【００９４】
ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォールスペーサＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、形成することができる。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域ＳＤ１形成用のイオン注入時には、ｐＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｎ−型半導体領域ＥＸ１は、ゲート電極ＧＥ１（の側壁上のオフセットスペーサＯＳ１）に整合して形成され、ｎ＋型半導体領域ＳＤ１はサイドウォールスペーサＳＷに整合して形成される。
【００９５】
ｐ＋型半導体領域ＳＤ２は、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのゲート電極ＧＥ２およびサイドウォールスペーサＳＷの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、形成することができる。ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域ＳＤ２形成用のイオン注入時には、ｎＭＩＳ形成領域１Ａはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｐ−型半導体領域ＥＸ２は、ゲート電極ＧＥ２（の側壁上のオフセットスペーサＯＳ）に整合して形成され、ｐ＋型半導体領域ＳＤ２はサイドウォールスペーサＳＷに整合して形成される。ｎ＋型半導体領域ＳＤ１を先に形成しても、あるいはｐ＋型半導体領域ＳＤ２を先に形成してもよい。
【００９６】
ｎＭＩＳ形成領域１Ａのゲート電極ＧＥ１を構成するシリコン膜１０は、ｎ−型半導体領域ＥＸ１形成用のイオン注入工程やｎ＋型半導体領域ＳＤ１形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となる。また、ｐＭＩＳ形成領域１Ｂのゲート電極ＧＥ２を構成するシリコン膜１０は、ｐ−型半導体領域ＥＸ２形成用のイオン注入やｐ＋型半導体領域ＳＤ２形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となる。
【００９７】
なお、ｎ＋型半導体領域ＳＤ１はｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域として機能し、ｐ＋型半導体領域ＳＤ２はｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域として機能するので、ステップＳ２２は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域形成用のイオン注入と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域形成用のイオン注入とを行なう工程とみなすことができる。
【００９８】
ステップＳ２２でｎ+型半導体領域ＳＤ１形成用のイオン注入とｐ＋型半導体領域ＳＤ２形成用のイオン注入とを行った後、導入した不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う（図３のステップＳ２３）。
【００９９】
ステップＳ１８，Ｓ２０，Ｓ２２のイオン注入でｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜１０などに導入された不純物を、ステップＳ２３の熱処理により活性化することができる。ステップＳ２３の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【０１００】
このようにして、図２０に示されるような構造が得られ、ｎＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０１】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１の下のＨｆ含有絶縁膜ＧＩ１（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２の下のＨｆ含有絶縁膜ＧＩ２（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。ゲート電極ＧＥ１，ＧＥ２は、ゲート絶縁膜に接する金属膜（ここでは金属膜９）を有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。
【０１０２】
また、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の上部や、ゲート電極ＧＥ１，ＧＥ２を構成するシリコン膜１０の上部に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層（図示せず）を形成することもできる。
【０１０３】
次に、図２１に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１，ＧＥ２、オフセットスペーサＯＳおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）１１を形成する。絶縁膜１１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜１１の形成後、絶縁膜１１の表面（上面）を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。
【０１０４】
次に、絶縁膜１１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１１をドライエッチングすることにより、絶縁膜１１にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２や、ゲート電極ＧＥ１，ＧＥ２の上部などに形成される。
【０１０５】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜１１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜１１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１０６】
次に、図２２に示されるように、プラグＰＧが埋め込まれた絶縁膜１１上に、配線形成用の絶縁膜（層間絶縁膜）１２を形成する。絶縁膜１２は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
【０１０７】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１２の所定の領域に配線溝１３を形成した後、半導体基板１の主面上（すなわち配線溝１３の底部および側壁上を含む絶縁膜１２上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成し、この銅めっき膜により配線溝１３の内部を埋め込む。それから、配線溝１３内以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、配線溝１３内に銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２２では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１、またはゲート電極ＧＥ２などと電気的に接続される。
【０１０８】
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１０９】
次に、本実施の形態の特徴について、より詳細に説明する。
【０１１０】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜ＧＩ１を用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜ＧＩ２を用いている。すなわち、酸化シリコンより誘電率（比誘電率）の高い材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆ含有絶縁膜ＧＩ１，ＧＩ２を、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Ｈｆ含有絶縁膜ＧＩ１とＨｆ含有絶縁膜ＧＩ２の物理的膜厚を増加させることができるため、ゲートリーク電流を低減することができる。
【０１１１】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１，ＧＥ２は、ゲート絶縁膜（ここでは界面層３およびＨｆ含有絶縁膜ＧＩ１，ＧＩ２）上に位置する金属膜９を有しており、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１１２】
また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐにおいて、ｐチャネル型ＭＩＳＦＥＴＱｐのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩ２にアルミニウム（Ａｌ）を導入しているので、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。一方、ｎチャネル型ＭＩＳＦＥＴＱｎにおいては、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜ＧＩ１に希土類元素（より好ましくはＬａ）を導入しているので、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの両方を低しきい値化することができる（ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧の絶対値を小さくすることができる）。
【０１１３】
このように、本実施の形態では、Ｈｆを含有する高誘電率ゲート絶縁膜であるＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）を用いているが、本実施の形態の主要な特徴の一つは、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜（積層構造）を用いていることである。
【０１１４】
本実施の形態とは異なり、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜の代わりに、ＨｆＯ膜の単層膜を用いることも考えられ、この場合を第１比較例と称することとする。しかしながら、この第１比較例の場合、トランジスタ高性能化と１０年以上保障できる信頼性との両立が困難であり、ＨｆＯ膜は熱処理（例えば上記ステップＳ１２の熱処理または上記ステップＳ２３の熱処理）で結晶化しやすく、結晶化してしまうと、ゲートリーク電流の増大を招きやすくなる。
【０１１５】
そこで、本実施の形態とは異なり、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜の代わりに、ＨｆＯＮ膜の単層膜を用いることが考えられ、この場合を第２比較例と称することとする。熱処理の際に、ＨｆＯＮ膜はＨｆＯ膜よりも結晶化しにくいため、第１比較例に比べると第２比較例は、ゲートリーク電流の抑制の点で有利である。
【０１１６】
しかしながら、素子分離領域２（を構成する酸化シリコン膜）から酸素（Ｏ）がゲート絶縁膜に拡散することにより、ゲート絶縁膜の厚みが増加し、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）が増加することで、トランジスタの駆動力が低下する現象がある（以下、この現象を、「酸素拡散に起因したゲート絶縁膜厚の増加現象」と称する）。この現象は、ＨｆＯ膜の単層膜を用いる第１比較例だけでなく、ＨｆＯＮ膜の単層膜を用いる第２比較例でも、発生してしまう。
【０１１７】
そこで、本実施の形態とは異なり、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜の代わりに、ＨｆＳｉＯ膜の単層膜あるいはＨｆＳｉＯＮ膜の単層膜を用いることが考えられ、この場合を第３比較例と称することとする。Ｓｉを含有するＨｆＳｉＯ膜あるいはＨｆＳｉＯＮ膜は、Ｓｉを含有しないＨｆＯ膜やＨｆＯＮ膜に比べて更に結晶化しにくい膜（アモルファス的な膜）であるため、酸素を透過しにくく、上述した酸素拡散に起因したゲート絶縁膜厚の増加現象は生じにくい。なお、第３比較例において、上述した酸素拡散に起因したゲート絶縁膜厚の増加現象を抑制する効果は、ＨｆＳｉＯ膜を用いた場合よりもＨｆＳｉＯＮ膜を用いた場合の方が大きい。
【０１１８】
しかしながら、Ｓｉを含有するＨｆＳｉＯ膜やＨｆＳｉＯＮ膜は、Ｓｉを含有しないＨｆＯ膜やＨｆＯＮ膜に比べて誘電率が低くなる。このため、Ｈｆ系ゲート絶縁膜のＥＯＴを同じにした場合、ＨｆＯ膜の単層膜を用いる第１比較例やＨｆＯＮ膜の単層膜を用いる第２比較例に比べて、ＨｆＳｉＯ膜の単層膜またはＨｆＳｉＯＮ膜の単層膜を用いる第３比較例では、Ｈｆ系ゲート絶縁膜の物理的膜厚が薄くなるので、ゲートリーク電流が増加する懸念がある。
【０１１９】
それに対して、本実施の形態では、Ｈｆ系ゲート絶縁膜を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜を用いている。このＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとが熱処理時に反応してＨｆ含有絶縁膜ＧＩ１，ＧＩ２が形成され、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２は、Ｈｆ（ハフニウム）とＯ（酸素）とＮ（窒素）とＳｉ（シリコン、ケイ素）とを主成分として含有したものとなる。しかしながら、下層側にＨｆＯＮ膜４ａが形成され、上層側にＨｆＳｉＯＮ膜５ａが形成されていたことを反映して、製造された半導体装置におけるＨｆ含有絶縁膜ＧＩ１，ＧＩ２中のＳｉ（シリコン）の濃度分布は、厚み方向で見て均一（一定）ではなく、上部側（ゲート電極ＧＥ１，ＧＥ２に近い側）でＳｉ濃度（原子比）が高く、下部側（半導体基板１に近い側）でＳｉ濃度（原子比）が低くなっていると考えられる。すなわち、本実施の形態の半導体装置では、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）の厚み方向におけるシリコン（Ｓｉ）の濃度分布は、上部側（ゲート電極ＧＥ１，ＧＥ２に近い側）が下部側（半導体基板１に近い側）よりも高濃度であると考えられる。
【０１２０】
図２３は、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２の説明図である。図２３の（ａ）には、半導体基板１（ｐ型ウエルＰＷ）、界面層３、Ｈｆ含有絶縁膜ＧＩ１およびゲート電極ＧＥ１の積層構造の部分拡大断面図が示され、図２３の（ｂ）には、半導体基板１（ｎ型ウエルＮＷ）、界面層３、Ｈｆ含有絶縁膜ＧＩ２およびゲート電極ＧＥ２の積層構造の部分拡大断面図が示されているが、図面を見やすくするために、ハッチングは省略している。図２３の（ａ）において、Ｈｆ含有絶縁膜ＧＩ１の上部（上層部分）ＧＩ１ａと下部（下層部分）ＧＩ１ｂとを比べると、下部ＧＩ１ｂよりも上部ＧＩ１ａの方が、Ｓｉ濃度（原子比）が高くなっていると考えられる。また、図２３の（ｂ）において、Ｈｆ含有絶縁膜ＧＩ２の上部（上層部分）ＧＩ２ａと下部（下層部分）ＧＩ２ｂとを比べると、下部ＧＩ２ｂよりも上部ＧＩ２ａの方が、Ｓｉ濃度（原子比）が高くなっていると考えられる。これは、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとを用いたことで、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２の上部ＧＩ１ａ，ＧＩ２ａは、主としてＨｆＳｉＯＮ膜５ａの組成が残りやすく、Ｓｉ濃度が高くなり、一方、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２の下部ＧＩ１ｂ，ＧＩ２ｂは、主としてＨｆＯＮ膜４ａの組成が残りやすく、Ｓｉ濃度が低くなるためである。ここで、上部ＧＩ１ａ，ＧＩ２ａの各厚みは、ＨｆＳｉＯＮ膜５ａの厚みにほぼ相当し、下部ＧＩ１ｂ，ＧＩ２ｂの各厚みは、ＨｆＯＮ膜４ａの厚みにほぼ相当しているが、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２における上部ＧＩ１ａ，ＧＩ２ａと下部ＧＩ１ｂ，ＧＩ２ｂとの間（図２３の点線箇所）は、明確な界面が形成されている訳ではない。
【０１２１】
本実施の形態では、Ｈｆ系ゲート絶縁膜を形成するにあたってＨｆＳｉＯＮ膜５ａを用いたことで、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）中にはＮ（窒素）とＳｉ（シリコン）とが含まれることになる。Ｎ（窒素）とＳｉ（シリコン）とが含まれることで、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）は、結晶化しにくい（アモルファス的な膜である）ため、酸素（Ｏ）を透過しにくい。このため、上述した酸素拡散に起因したゲート絶縁膜厚の増加現象は生じにくく、チャネル長が短くかつチャネル幅が狭いチャネル領域（幅Ｗ１≦1μｍ）でのトランジスタの駆動力の低下を防止できる。
【０１２２】
また、本実施の形態では、Ｈｆ系ゲート絶縁膜を形成するにあたって、Ｓｉを含有するＨｆＳｉＯＮ膜の単層膜を用いるのではなく、Ｓｉを含有しないＨｆＯＮ膜４ａと、Ｓｉを含有するＨｆＳｉＯＮ膜５ａとの積層膜を用いている。このため、Ｓｉを含有するＨｆＳｉＯＮ膜（またはＨｆＳｉＯ膜）の単層膜を用いた第３比較例に比べて、Ｈｆ系ゲート絶縁膜の誘電率を高くすることができ、ＥＯＴを同じにした場合、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）の物理的膜厚を厚くすることができる。従って、ゲートリーク電流を抑制することができる。
【０１２３】
また、ゲート電極ＧＥ１，ＧＥ２の金属膜９は、窒化金属膜であり窒素（Ｎ）を含有している。もしもゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側に拡散し、半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）と界面層３との界面付近にまで拡散してしまうと、ＮＢＴＩ(Negative Bias Temperature Instability)の劣化が生じてしまう（ＮＢＴＩによるしきい値電圧の変化が生じてしまう）虞がある。それに対して、本実施の形態では、Ｈｆ系ゲート絶縁膜を形成するにあたってＨｆＳｉＯＮ膜５ａを用いたことで、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）中にはＮ（窒素）とＳｉ（シリコン）とが含まれることになる。Ｎ（窒素）とＳｉ（シリコン）とが含まれることで、Ｈｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）は、結晶化しにくい（アモルファス的な膜である）ため、酸素（Ｏ）だけでなく窒素（Ｎ）も透過しにくい。このため、上述したゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することによるＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）が生じるのを抑制または防止することができる。
【０１２４】
一方、本実施の形態とは異なり、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜の代わりに、ＨｆＳｉＯＮ膜とその上のＨｆＯＮ膜との積層膜を用いることも考えられ、この場合を第４比較例と称することとする。すなわち、本実施の形態では、ＨｆＯＮ膜４ａが下側でＨｆＳｉＯＮ膜５ａが上側であるのに対して、第４比較例では、ＨｆＯＮ膜が上側でＨｆＳｉＯＮ膜が下側である。本実施の形態と第４比較例とでは、ＨｆＯＮ膜とＨｆＳｉＯＮ膜との積層の順序が相違している。
【０１２５】
しかしながら、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することを防止する観点では、第４比較例（ＨｆＯＮ膜が上側でＨｆＳｉＯＮ膜が下側の場合）よりも本実施の形態（ＨｆＯＮ膜が下側でＨｆＳｉＯＮ膜が上側の場合）の方が効果的である。その理由について以下に説明する。
【０１２６】
すなわち、本実施の形態では、Ｈｆ系ゲート絶縁膜を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜を用いており、下側がＳｉを含有しないＨｆＯＮ膜４ａで上側がＳｉを含有するＨｆＳｉＯＮ膜５ａである。このため、本実施の形態では、形成されたＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）において、上部側（ゲート電極ＧＥ１，ＧＥ２に近い側）でＳｉ濃度を高くすることができる。一方、第４比較例では、Ｈｆ系ゲート絶縁膜を形成するにあたって、ＨｆＳｉＯＮ膜とその上のＨｆＯＮ膜との積層膜を用いているが、下側がＳｉを含有するＨｆＳｉＯＮ膜で上側がＳｉを含有しないＨｆＯＮ膜である。このため、第４比較例の場合は、形成されたＨｆ系ゲート絶縁膜において、上部側（ゲート電極に近い側）よりも下部側（半導体基板に近い側）でＳｉ濃度が高くなってしまい、ゲート電極とＨｆ系ゲート絶縁膜との界面付近でのＨｆ系ゲート絶縁膜中のＳｉ濃度を高くしにくい。
【０１２７】
ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することを防止するためには、ゲート電極ＧＥ１，ＧＥ２とＨｆ系ゲート絶縁膜（本実施の形態ではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）との界面付近でのＨｆ系ゲート絶縁膜中のＳｉ濃度を高くすることが、有効である。これは、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側に拡散することを防止するためには、ゲート電極ＧＥ１，ＧＥ２に接する部分（界面部分）において窒素（Ｎ）の拡散バリア機能が高いことが有効であり、拡散バリア機能を高めるためには、Ｓｉ濃度を高くする必要があるためである。
【０１２８】
第４比較例の場合は、ＨｆＳｉＯＮ膜をＨｆＯＮ膜の下に形成していたため、ゲート電極とＨｆ系ゲート絶縁膜との界面付近でのＨｆ系ゲート絶縁膜中のＳｉ濃度を高くしにくく、ゲート電極に接する部分（界面部分）において窒素（Ｎ）の拡散バリア機能を高くしにくくなるため、ゲート電極の金属膜中の窒素（Ｎ）が半導体基板側に拡散することを防止できる効果は限定的である。
【０１２９】
それに対して、本実施の形態では、ＨｆＳｉＯＮ膜５ａをＨｆＯＮ膜４ａの上に形成しているため、ゲート電極ＧＥ１，ＧＥ２とＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）との界面付近でのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）中のＳｉ濃度を高くしやすく、ゲート電極ＧＥ１，ＧＥ２に接する部分（界面部分）において窒素（Ｎ）の拡散バリア機能を高くしやすい。このため、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することを、より的確に防止することができる。従って、ＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）が生じるのを、より的確に抑制または防止することができる。
【０１３０】
つまり、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することを的確に防止するためには、窒素（Ｎ）の拡散バリア層（ＨｆＳｉＯＮ膜）は、ゲート電極ＧＥ１，ＧＥ２（金属膜９）のできるだけ近くに配置することが効果的である。このため、第４比較例よりも本実施の形態の方が、窒素（Ｎ）の拡散バリア層（ＨｆＳｉＯＮ膜）がゲート電極ＧＥ１，ＧＥ２（金属膜９）の近くに配置されることになるので、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することを、より的確に防止することができる。
【０１３１】
このように、本実施の形態では、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）全体でＳｉ濃度を高くすると、Ｈｆ系ゲート絶縁膜の誘電率が低下するため、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側に拡散するのを防止するために最も有効な領域（すなわちＨｆ系ゲート絶縁膜の上部側）でＳｉ濃度を高くし、他の領域（すなわちＨｆ系ゲート絶縁膜の下部側）でＳｉ濃度を低くしている。これは、Ｈｆ系の高誘電率ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜（積層構造）を用いることで、実現される。これにより、Ｈｆ系ゲート絶縁膜の高誘電率化と、メタルゲート電極からの窒素の拡散に起因したＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）の防止とを、両立させることができる。
【０１３２】
また、本実施の形態では、Ｈｆ系の高誘電率ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜（積層構造）を用いている。この積層膜を得るために、ステップＳ５でＨｆＯ膜４を形成し、ステップＳ６でＨｆＯ膜４上にＨｆＳｉＯ膜５を形成してから、ステップＳ７で窒化処理を行うことにより、ＨｆＯ膜４およびＨｆＳｉＯ膜５を窒化してＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａとしている。ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜を得るための他の手法として、ステップＳ５でＨｆＯ膜４を成膜した後、窒化処理工程を行ってこのＨｆＯ膜４を窒化してＨｆＯＮ膜とした後に、このＨｆＯＮ膜上にステップＳ６でＨｆＳｉＯ膜５を成膜し、その後窒化処理を行ってこのＨｆＳｉＯ膜５を窒化してＨｆＳｉＯＮ膜とすることも可能である。
【０１３３】
しかしながら、ステップＳ５のＨｆＯ膜４の成膜工程とステップＳ６のＨｆＳｉＯ膜５の成膜工程との間に窒化処理工程（ＨｆＯ膜４の窒化処理工程）を追加した場合は、ＨｆＯ膜４は、その追加した窒化処理とステップＳ７の窒化処理との２回の窒化処理で窒化されることになるため、ＨｆＯ膜４が過剰に窒化される虞がある。このため、ステップＳ５のＨｆＯ膜４の成膜工程の後、ＨｆＯ膜４の窒化処理を行うことなく、ステップＳ６のＨｆＳｉＯ膜５の成膜工程を行うことが、より好ましい。すなわち、ステップＳ５とステップＳ６との間でＨｆＯ膜４の窒化処理を行わずに、ステップＳ７でＨｆＯ膜４およびＨｆＳｉＯ膜５の窒化処理を行うことが、より好ましい。これにより、ステップＳ７の窒化処理を行う前の段階では、ＨｆＳｉＯ膜５とＨｆＯ膜４とは窒化されておらず、ステップＳ７の窒化処理でＨｆＳｉＯ膜５とＨｆＯ膜４とが窒化されることになるため、ＨｆＯ膜４が過剰に窒化されるのを防止することができる。
【０１３４】
また、ステップＳ５のＨｆＯ膜４の成膜工程とステップＳ６のＨｆＳｉＯ膜５の成膜工程とは、半導体基板１を大気中にさらすことなく、連続的に行うことが好ましい。これにより、ＨｆＯ膜４上にＨｆＳｉＯ膜５が連続的に形成され、ＨｆＯ膜４とＨｆＳｉＯ膜５との間に不要な界面層が形成されるのを防止することができる。ＨｆＯ膜４とＨｆＳｉＯ膜５との間に不要な界面層が形成されると、その界面層によってゲート絶縁膜のＥＯＴが変動する（ばらつく）虞がある。ステップＳ５のＨｆＯ膜４の成膜工程とステップＳ６のＨｆＳｉＯ膜５の成膜工程とを、半導体基板１を大気中にさらすことなく、連続的に行うことにより、ＨｆＯ膜４とＨｆＳｉＯ膜５との間に不要な界面層が形成されるのを防止でき、ゲート絶縁膜のＥＯＴのばらつきを抑制または防止できる。
【０１３５】
また、上記ステップＳ５で形成したＨｆＯ膜４の厚み（膜厚、形成膜厚）と、上記ステップＳ６で形成したＨｆＳｉＯ膜５の厚み（膜厚、形成膜厚）とを比べると、ＨｆＳｉＯ膜５の厚みよりもＨｆＯ膜４の厚みが厚い（大きい）方が、より好ましい。従って、ステップＳ７の窒化処理を行った段階で、ＨｆＯＮ膜４ａの厚みとＨｆＳｉＯＮ膜５ａの厚みとを比べると、ＨｆＳｉＯＮ膜５ａの厚みよりもＨｆＯＮ膜４ａの厚みが厚い（大きい）方が、より好ましい。これは、ＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）は、酸素（Ｏ）と窒素（Ｎ）の拡散防止機能を発揮できる程度の厚みを確保できればよく、ＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）を厚くしすぎるとＨｆ系ゲート絶縁膜の誘電率が低下してしまうため、主体はＨｆＯＮ膜４ａ（ＨｆＯ膜４）にして、Ｈｆ系ゲート絶縁膜の誘電率の低下を抑えるためである。
【０１３６】
酸素（Ｏ）と窒素（Ｎ）の拡散防止機能を発揮できる程度の厚みを確保するという観点で、ＨｆＳｉＯＮ膜５ａの厚みは、０．２ｎｍ以上であることが好ましく、Ｈｆ系ゲート絶縁膜の誘電率の低下を抑制するという観点を加えると、ＨｆＳｉＯＮ膜５ａの厚みは０．２〜０．５５ｎｍであれば、より好ましい。また、このＨｆＳｉＯＮ膜５ａの好適な厚みと、Ｈｆ系ゲート絶縁膜全体の好適な厚みとを考慮すると、ＨｆＯＮ膜４ａの厚みは、好ましくは０．６〜０．８５ｎｍ程度とすることができる。
【０１３７】
また、ＨｆＯＮ膜４ａにおけるＨｆ濃度（原子比）とＨｆＳｉＯＮ膜５ａにおけるＨｆ濃度（原子比）とを比べると、Ｓｉを含有する分、ＨｆＳｉＯＮ膜５ａにおけるＨｆ濃度は、ＨｆＯＮ膜４ａにおけるＨｆ濃度よりも低くなる。
【０１３８】
また、ＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）中に含まれるＨｆとＳｉとの原子比は、ＨｆとＳｉとを合わせたものの４０〜６０％（原子％）がＨｆである（残りの６０〜４０％はＳｉである）ことが好ましい。すなわち、ＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）におけるＨｆとＳｉとの原子比（すなわちＨｆ：Ｓｉ）は、４：６〜６：４の間であることが好ましい。つまり、ＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）において、Ｈｆ濃度（原子比）はＳｉ濃度（原子比）の２／３倍〜１．５倍であることが好ましい。なお、ＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）において、Ｈｆ濃度（原子比）はＳｉ濃度（原子比）の２／３倍〜１．５倍であることは、Ｓｉ濃度（原子比）がＨｆ濃度（原子比）の２／３倍〜１．５倍であることと同義である。ＨｆとＳｉとの比率をこの範囲内に設定することにより、膜質が良好なＨｆＳｉＯＮ膜５ａ（ＨｆＳｉＯ膜５）を形成することができる。
【０１３９】
図２４は、ゲート幅の説明図である。図２４にはゲート電極ＧＥ（本実施の形態のゲート電極ＧＥ１またはゲート電極ＧＥ２に対応）とソース・ドレイン領域ＳＤ（本実施の形態のｎ−型半導体領域ＥＸ１とｎ＋型半導体領域ＳＤ１とを合わせたもの、または、ｐ−型半導体領域ＥＸ２とｐ＋型半導体領域ＳＤ２とを合わせたものに対応）の平面レイアウトが示されている。図２４に示されるゲート電極ＧＥがゲート電極ＧＥ１の場合は、上記図１のｎＭＩＳ形成領域１Ａの断面図は、図２４のＡ１−Ａ１線の位置での断面図に概ね相当するものであり、また、図２４に示されるゲート電極ＧＥがゲート電極ＧＥ２の場合は、上記図１のｐＭＩＳ形成領域１Ｂの断面図は、図２４のＡ１−Ａ１線の位置での断面図に概ね相当するものである。ゲート幅は、図２４において符号Ｗ１で示され、ゲート長は、図２４において符号Ｗ２で示されている。図２４において、ソース・ドレイン領域ＳＤの周囲は素子分離領域２によって囲まれている。また、ゲート幅Ｗ１は、チャネル幅とみなすこともできる。
【０１４０】
上述した酸素拡散に起因したゲート絶縁膜厚の増加現象によりＭＩＳＦＥＴの特性が影響を受けるのは、ゲート幅Ｗ１が１μｍ以下の場合（Ｗ１≦１μｍ）に特に顕著である。これは、ゲート幅Ｗ１が大きい場合は、素子分離領域２（を構成する酸化シリコン膜）から酸素（Ｏ）がゲート絶縁膜に拡散することにより、素子分離領域２に近い領域ではゲート絶縁膜の厚みが増加するが、素子分離領域２から十分に離れた領域ではゲート絶縁膜の厚みはあまり変わらず、ゲート絶縁膜の厚みが増加した領域は、ゲート絶縁膜全体から見ると限定的であり、その影響は比較的小さいためである。つまり、ゲート幅Ｗ１が大きい場合は、素子分離領域２（を構成する酸化シリコン膜）から酸素（Ｏ）がゲート絶縁膜に拡散すると、素子分離領域２に近い（隣接する）領域２１ａ，２１ｂでは、ゲート絶縁膜の厚みがかなり増加するが、ゲート幅Ｗ１方向のほぼ中央に位置する領域（素子分離領域２から遠い領域）２１ｃでは、ゲート絶縁膜の厚みはあまり変わらない。しかしながら、ゲート幅Ｗ１が小さくなってくると、素子分離領域２（を構成する酸化シリコン膜）から酸素（Ｏ）がゲート絶縁膜に拡散することによりゲート絶縁膜の厚みが増加したときに、ゲート絶縁膜の厚みが増加した領域のゲート絶縁膜全体に占める割合が増加するため、ＭＩＳＦＥＴの特性に与える影響が大きくなる。つまり、ゲート幅Ｗ１が小さい場合は、素子分離領域２（を構成する酸化シリコン膜）から酸素（Ｏ）がゲート絶縁膜に拡散すると、領域２１ａ，２１ｂはもちろんのこと、領域２１ｃでもゲート絶縁膜の厚みがかなり増加することになる。
【０１４１】
本発明者が検討したところ、ゲート幅Ｗ１が１μｍよりも大きい（Ｗ１＞１μｍ）場合は、酸素拡散に起因したゲート絶縁膜厚の増加現象が生じても、ＭＩＳＦＥＴの特性への影響は小さいが、ゲート幅Ｗ１が１μｍ以下（Ｗ１≦１μｍ）の場合は、酸素拡散に起因したゲート絶縁膜厚の増加現象が生じると、ＭＩＳＦＥＴの特性への影響がかなり大きくなってしまうことが分かった。それに対して、本実施の形態では、ゲート絶縁膜を上述のように工夫したこと（ＨｆＳｉＯＮ膜を用いたこと）により、領域２１ａ，２１ｂはもちろんのこと、領域２１ｃでも、素子分離領域２（を構成する酸化シリコン膜）からの酸素（Ｏ）の拡散に起因したゲート絶縁膜厚の増加現象を抑制または防止することができる。このため、本実施の形態では、ゲート幅Ｗ１の寸法に依らず、ゲート幅Ｗ１を１μｍ以下（Ｗ１≦１μｍ）にした場合でも、上述した酸素拡散に起因したゲート絶縁膜厚の増加現象を抑制または防止することができる。このため、本実施の形態を、ゲート幅Ｗ１が１μｍ以下（Ｗ１≦１μｍ）のＭＩＳＦＥＴを有する半導体装置に適用すれば、その効果は大きい。
【０１４２】
図２５は、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）とゲートリーク電流との相関の一例を示すグラフ（説明図）である。図２５のグラフの横軸は、ゲート絶縁膜のＥＯＴに対応し、図２５のグラフの縦軸は、ゲートリーク電流に対応している。また、図２５のグラフには、ゲート絶縁膜用のＨｆ系絶縁膜として、ＨｆＯＮ膜の単層膜を用いた第２比較例の場合と、ＨｆＳｉＯＮ膜の単層膜を用いた第３比較例の場合と、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜を用いた本実施の形態の場合とが示されている。
【０１４３】
図２５のグラフからも分かるように、ゲート絶縁膜用のＨｆ系絶縁膜としてＨｆＳｉＯＮ膜の単層膜を用いた第３比較例の場合は、ゲート絶縁膜用のＨｆ系絶縁膜としてＨｆＯＮ膜の単層膜を用いた第２比較例の場合や、ゲート絶縁膜用のＨｆ系絶縁膜としてＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜を用いた本実施の形態の場合と比べて、同じＥＯＴのときにゲートリーク電流が大きくなる。これは、第３比較例の場合は、第２比較例の場合や本実施の形態の場合と比べて、ゲート絶縁膜の誘電率が低くなるため、同じＥＯＴのときにゲート絶縁膜の物理的膜厚が薄くなるので、ゲートリーク電流が増加するものと考えられる。
【０１４４】
それに対して、本実施の形態では、ゲート絶縁膜用のＨｆ系絶縁膜として、ＨｆＳｉＯＮ膜の単層膜ではなく、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜を用いているため、ゲート絶縁膜の高い誘電率を確保することができる。このため、同じＥＯＴのときにゲート絶縁膜の物理的膜厚を厚くすることができるので、ゲートリーク電流を抑制することができる。
【０１４５】
また、ゲート絶縁膜用のＨｆ系絶縁膜としてＨｆＯＮ膜の単層膜を用いた第２比較例の場合は、ゲート絶縁膜の高い誘電率を確保することができるため、同じＥＯＴのときにゲート絶縁膜の物理的膜厚を厚くすることができるので、図２５のグラフからも分かるように、ゲートリーク電流を抑制することができる。しかしながら、この第２比較例の場合は、上述した酸素拡散に起因したゲート絶縁膜厚の増加現象が発生してトランジスタの駆動力が低下してしまう虞がある。また、この第２比較例の場合は、メタルゲート電極を構成する窒化金属膜中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散し、ＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）が生じてしまう虞がある。
【０１４６】
それに対して、本実施の形態では、上述のように、素子分離領域２からの酸素（Ｏ）の拡散に起因したゲート絶縁膜厚の増加現象を抑制または防止することができる。また、メタルゲート電極を構成する窒化金属膜からの窒素（Ｎ）の拡散に起因したＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）を抑制または防止することができる。これにより、トランジスタの特性（性能）を向上させることができる。
【０１４７】
また、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとの反応（混合、ミキシング、相互拡散）が小さかった場合には、製造された半導体装置において、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）が、ＨｆＯＮ膜４ａとＨｆＯＮ膜４ａ上のＨｆＳｉＯＮ膜５ａとの積層膜を有している場合（ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層構造をそのまま維持している場合）もあり得る。これは、以下の実施の形態２〜４でも同様である。
【０１４８】
（実施の形態２）
上記本実施の形態１では、ｐＭＩＳ形成領域１Ｂに選択的にマスク層７を設けて、ｐＭＩＳ形成領域１Ｂで希土類含有膜８がＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａと反応するのを防止する場合の製造工程（図９〜図１４を参照して説明した製造工程）について説明した。
【０１４９】
本実施の形態では、上記実施の形態１の変形例として、ｎＭＩＳ形成領域１Ａに選択的にマスク層７を設けて、ｎＭＩＳ形成領域１ＡでＡｌ含有膜６がＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａと反応するのを防止する場合の製造工程について、図２６〜図３１を参照して説明する。なお、上記図９〜図１４を参照して説明した上記実施の形態１の製造工程との相違点を主として説明する。図２６〜図３１は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１５０】
上記図２のプロセスフローのステップＳ７の窒化処理（ＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａ形成工程）までを上記実施の形態１と同様に行ってから、本実施の形態では、上記ステップＳ８でＡｌ含有膜６の代わりに希土類含有膜８をＨｆＳｉＯＮ膜５ａ上に形成し（図２６参照）、上記ステップＳ９でこの希土類含有膜８上にマスク層７を形成する（図２７参照）。
【０１５１】
それから、上記ステップＳ１０で、ｐＭＩＳ形成領域１Ｂのマスク層７および希土類含有膜８を除去しかつｎＭＩＳ形成領域１Ａのマスク層７および希土類含有膜８を残す（図２８参照）。
【０１５２】
それから、上記ステップＳ１１で希土類含有膜８の代わりにＡｌ含有膜６を形成する、すなわち、ｎＭＩＳ形成領域１Ａのマスク層７上およびｐＭＩＳ形成領域１ＢのＨｆＳｉＯＮ膜５ａにＡｌ含有膜６を形成する（図２９参照）。この段階では、ｎＭＩＳ形成領域１Ａでは、ｐ型ウエルＰＷ上に界面層３、ＨｆＯＮ膜４ａ、ＨｆＳｉＯＮ膜５ａ、希土類含有膜８、マスク層７およびＡｌ含有膜６が下から順に積層され、ｐＭＩＳ形成領域１Ｂでは、ｎ型ウエルＮＷ上に界面層３、ＨｆＯＮ膜４ａ、ＨｆＳｉＯＮ膜５ａおよびＡｌ含有膜６が下から順に積層された状態となる。
【０１５３】
それから、上記ステップＳ１２の熱処理でｎＭＩＳ形成領域１ＡのＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａと希土類含有膜８とを反応（混合、ミキシング、相互拡散）してこれらの反応層であるＨｆ含有絶縁膜ＧＩ１を形成し、ｐＭＩＳ形成領域１ＢのＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとＡｌ含有膜６とを反応（混合、ミキシング、相互拡散）してこれらの反応層であるＨｆ含有絶縁膜ＧＩ２を形成する（図３０参照）。この際、マスク層７は、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６とＨｆＳｉＯＮ膜５ａとの間に介在して、ｎＭＩＳ形成領域１ＡのＡｌ含有膜６がＨｆＳｉＯＮ膜５ａやＨｆＯＮ膜４ａと反応するのを防止するよう機能する。その後、上記ステップＳ１３で、マスク層７上のＡｌ含有膜６を除去し、更にマスク層７を除去する（図３１参照）。ここまでの工程で、上記図１４と同様の構造である図３１の構造が得られる。
【０１５４】
以降の工程は、上記実施の形態１と同様であるので、ここではその図示および説明は省略する。すなわち、上記ステップＳ１４の金属膜９形成工程およびそれ以降の工程を上記実施の形態１と同様に行う。このようにして製造された半導体装置の構成は、上記図１と同様である。
【０１５５】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１５６】
（実施の形態３）
上記実施の形態１，２では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜となるＨｆ含有絶縁膜ＧＩ１に希土類元素を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜となるＨｆ含有絶縁膜ＧＩ２にアルミニウム（Ａｌ）を導入し、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの低しきい値化を図っている。
【０１５７】
本実施の形態では、上記実施の形態１の他の変形例として、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜となるＨｆ含有絶縁膜ＧＩ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜となるＨｆ含有絶縁膜ＧＩ２とに、希土類元素もアルミニウム（Ａｌ）も導入しない場合の製造工程について、図３２〜図３５を参照して説明する。なお、上記実施の形態１の製造工程との相違点を主として説明する。図３２〜図３５は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１５８】
上記図２のプロセスフローのステップＳ７の窒化処理（ＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａ形成工程）までを上記実施の形態１と同様に行って上記図８の構造を得た後、本実施の形態では、上記ステップＳ８（Ａｌ含有膜６形成工程）〜ステップＳ１３（希土類含有膜８およびマスク層７除去工程）を行わずに、上記ステップＳ１４の金属膜９形成工程およびステップＳ１５のシリコン膜１０形成工程を行う。このため、図３２に示されるように、金属膜９はＨｆＳｉＯＮ膜５ａ上に形成され、シリコン膜１０は金属膜９上に形成されることになる。この段階では、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの両領域ともに、半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）上に界面層３、ＨｆＯＮ膜４ａ、ＨｆＳｉＯＮ膜５ａ、金属膜９およびシリコン膜１０が下から順に積層された状態となる。
【０１５９】
それから上記ステップＳ１６のシリコン膜１０および金属膜９の積層膜のパターニング工程を行うことにより、図３３に示されるように、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１，ＧＥ２が形成される。ゲート電極ＧＥ１，ＧＥ２で覆われない部分のＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａは、ステップＳ１６でシリコン膜１０および金属膜９をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。一方、ゲート電極ＧＥ１，ＧＥ２の下部に位置するＨｆＯＮ膜４ａおよびＨｆＳｉＯＮ膜５ａは、ステップＳ１６のドライエッチングおよびその後のウェットエッチングで除去されずに残存する。すなわち、上記実施の形態１では、ステップＳ１６でゲート電極ＧＥ１，ＧＥ２を形成した段階で、ゲート電極ＧＥ１の下にＨｆ含有絶縁膜ＧＩ１が残存し、ゲート電極ＧＥ２の下にＨｆ含有絶縁膜ＧＩ２が残存していたが、本実施の形態３では、ステップＳ１６でゲート電極ＧＥ１，ＧＥ２を形成した段階で、ゲート電極ＧＥ１，ＧＥ２の下にＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜が残存している。
【０１６０】
それから、上記実施の形態１と同様に、上記ステップＳ１７，Ｓ１８，Ｓ１９，Ｓ２０を行ってオフセットスペーサＯＳ１、ｎ−型半導体領域ＥＸ１、オフセットスペーサＯＳ２およびｐ−型半導体領域ＥＸ２を形成し、上記ステップＳ２１を行ってサイドウォールスペーサＳＷを形成し、上記ステップＳ２２を行ってｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成して、図３４の構造が得られる。図３４では、オフセットスペーサＯＳ１およびオフセットスペーサＯＳ２の積層体（積層膜）からなるオフセットスペーサＯＳを示してある。ステップＳ２２を行った段階では、本実施の形態３では、ゲート電極ＧＥ１，ＧＥ２と半導体基板１（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）との間には、界面層３と界面層３上のＨｆＯＮ膜４ａとＨｆＯＮ膜４ａ上のＨｆＳｉＯＮ膜５ａとの積層膜が形成された状態となっている。
【０１６１】
それから、上記ステップＳ２３の熱処理（活性化アニール）を行う。このステップＳ２３の熱処理により、本実施の形態においても、上記実施の形態１と同様に、ステップＳ１８，Ｓ２０，Ｓ２２のイオン注入でｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびシリコン膜１０などに導入された不純物を活性化することができる。更に、本実施の形態では、このステップＳ２３の熱処理により、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとが反応（混合、ミキシング、相互拡散）して、図３５に示されるように、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとの反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜ＧＩ１，ＧＩ２が形成される。すなわち、このステップＳ２３の熱処理により、ｎＭＩＳ形成領域１Ａにおいて、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとが反応してＨｆ含有絶縁膜ＧＩ１が形成され、ｐＭＩＳ形成領域１Ｂにおいて、ＨｆＯＮ膜４ａとＨｆＳｉＯＮ膜５ａとが反応してＨｆ含有絶縁膜ＧＩ２が形成される。このため、Ｈｆ含有絶縁膜ＧＩ１は、ゲート電極ＧＥ１の下に形成され、Ｈｆ含有絶縁膜ＧＩ２は、ゲート電極ＧＥ２の下に形成されることになる。
【０１６２】
これにより、上記図２０に相当する図３５の構造が得られる。但し、本実施の形態で形成されたＨｆ含有絶縁膜ＧＩ１，ＧＩ２は、以下の点が上記実施の形態１のＨｆ含有絶縁膜ＧＩ１，ＧＩ２と相違している。すなわち、上記実施の形態１では、Ｈｆ含有絶縁膜ＧＩ１は希土類元素を含有していたが、本実施の形態では、Ｈｆ含有絶縁膜ＧＩ１は希土類元素を含有しておらず、また、上記実施の形態１では、Ｈｆ含有絶縁膜ＧＩ２はアルミニウム（Ａｌ）を含有していたが、本実施の形態では、Ｈｆ含有絶縁膜ＧＩ２はアルミニウム（Ａｌ）を含有していない。Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２が希土類元素とアルミニウム（Ａｌ）を含有していないこと以外は、図３５の構造は上記図２０の構造と基本的には同じである。
【０１６３】
以降の工程は、上記実施の形態１と同様であるので、ここではその図示および説明は省略する。すなわち、上記図２１および図２２を参照して説明した工程を上記実施の形態１と同様に行う。
【０１６４】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜として機能するＨｆ含有絶縁膜ＧＩ１に希土類元素を導入しておらず、また、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜として機能するＨｆ含有絶縁膜ＧＩ２にアルミニウム（Ａｌ）を導入していない。このため、上記実施の形態１に比べて、本実施の形態の場合は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧（の絶対値）が大きくなる。
【０１６５】
しかしながら、Ｈｆ系ゲート絶縁膜に希土類やアルミニウム（Ａｌ）は導入しないけれども、本実施の形態においても、上記実施の形態１と同様に、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜（積層構造）を用いている。このため、上記実施の形態１と同様に、本実施の形態においても、形成されたＨｆ系ゲート絶縁膜（ここではＨｆ含有絶縁膜ＧＩ１，ＧＩ２）において、下部側（半導体基板１に近い側）よりも上部側（ゲート電極ＧＥ１，ＧＥ２に近い側）でＳｉ濃度を高くすることができる。すなわち、ＨｆＳｉＯＮ膜５ａをＨｆＯＮ膜４ａの上に形成しているため、ゲート電極ＧＥ１，ＧＥ２とＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）との界面付近でのＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）中のＳｉ濃度を高くしやすく、ゲート電極ＧＥ１，ＧＥ２に接する部分（界面部分）において窒素（Ｎ）の拡散バリア機能を高くしやすい。このため、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側（半導体基板１と界面層３との界面付近）に拡散することを、より的確に防止することができる。従って、ＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）が生じるのを、より的確に抑制または防止することができる。
【０１６６】
このように、本実施の形態においても、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）全体でＳｉ濃度を高くすると、Ｈｆ系ゲート絶縁膜の誘電率が低下するため、ゲート電極ＧＥ１，ＧＥ２の金属膜９中の窒素（Ｎ）が半導体基板１側に拡散するのを防止するために最も有効な領域（すなわちＨｆ系ゲート絶縁膜の上部側）でＳｉ濃度を高くし、他の領域（すなわちＨｆ系ゲート絶縁膜の下部側）でＳｉ濃度を低くしている。これは、Ｈｆ系の高誘電率ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）を形成するにあたって、ＨｆＯＮ膜４ａとその上のＨｆＳｉＯＮ膜５ａとの積層膜（積層構造）を用いることで、実現される。これにより、Ｈｆ系ゲート絶縁膜の高誘電率化と、メタルゲート電極からの窒素の拡散に起因したＮＢＴＩの劣化（ＮＢＴＩによるしきい値電圧の変化）の防止とを、両立させることができる。
【０１６７】
また、本実施の形態でも、Ｈｆ系ゲート絶縁膜を形成するにあたってＨｆＳｉＯＮ膜５ａを用いたことで、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）中にはＮ（窒素）とＳｉ（シリコン）とが含まれることになる。このため、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）は、結晶化しにくい（アモルファス的な膜である）ため、酸素（Ｏ）を透過しにくい。これにより、上述した酸素拡散に起因したゲート絶縁膜厚の増加現象は生じにくく、トランジスタの駆動力の低下を防止できる。
【０１６８】
また、本実施の形態でも、Ｈｆ系ゲート絶縁膜を形成するにあたって、Ｓｉを含有するＨｆＳｉＯＮ膜の単層膜を用いるのではなく、Ｓｉを含有しないＨｆＯＮ膜４ａと、Ｓｉを含有するＨｆＳｉＯＮ膜５ａとの積層膜を用いている。このため、Ｓｉを含有するＨｆＳｉＯＮ膜（またはＨｆＳｉＯ膜）の単層膜を用いた第３比較例に比べて、Ｈｆ系ゲート絶縁膜の誘電率を高くすることができ、ＥＯＴを同じにした場合、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）の物理的膜厚を厚くすることができる。従って、ゲートリーク電流を抑制することができる。
【０１６９】
（実施の形態４）
上記実施の形態１〜３は、ゲート電極を先に形成してから、ソース・ドレイン領域を形成するプロセス（いわゆるゲートファーストプロセス）であった。
【０１７０】
本実施の形態では、上記実施の形態１〜３の変形例として、ソース・ドレイン領域を先に形成してからゲート電極を形成するプロセス（いわゆるゲートラストプロセス）を適用した場合の製造工程について、図３６〜図４３を参照して説明する。なお、本実施で言う「ゲートラストプロセス」とは、実ゲートスタックの主要要素の形成をソース・ドレインの活性化熱処理よりも後に実行する方式を言う。ゲートラスト方式のうち、界面ゲート絶縁膜（界面実ゲート絶縁膜）およびＨｉｇｈ−ｋゲート絶縁膜（実ゲート絶縁膜）の形成をソース・ドレインの活性化熱処理よりも前に実行し、それよりも上層の実ゲートスタックの主要要素の形成をソース・ドレインの活性化熱処理よりも後に実行する方式を、「Ｈｉｇｈ−ｋファースト−メタルゲートラストプロセス」と言う。図３６〜図４３は、本実施の形態４の半導体装置の製造工程中の要部断面図である。
【０１７１】
まず、上記図３のステップＳ２３（不純物の活性化のための熱処理工程）までを上記実施の形態１，２，３のいずれかと同様に行って上記図２０の構造を得る。但し、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２は、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。このため、本実施の形態では、この段階（図２０の段階）では、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは完成していない。
【０１７２】
次に、図３６に示されるように、半導体基板１の主面上に、ゲート電極ＧＥ１，ＧＥ２、オフセットスペーサＯＳおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）１１ａを形成する。絶縁膜１１ａは、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法により形成することができる。上記絶縁膜１１の場合と同様に、絶縁膜１１ａは、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うとともに、隣り合うゲート電極間を埋めるように形成される。このため、絶縁膜１１ａの厚み（堆積厚み）は、ゲート電極ＧＥ１，ＧＥ２の各厚み（半導体基板１の主面に垂直な方向の寸法）よりも大きくすることが好ましい。
【０１７３】
次に、図３７に示されるように、絶縁膜１１ａの表面（上面）をＣＭＰ法などにより研磨して、ゲート電極ＧＥ１，ＧＥ２の上面を露出させる。この研磨工程は、絶縁膜１１ａの上面を平坦化させるとともに、ゲート電極ＧＥ１，ＧＥ２の上面を露出させる処理である。この研磨工程を終了した段階では、絶縁膜１１ａの上面と、絶縁膜１１ａから露出されるゲート電極ＧＥ１，ＧＥ２の上面とは、ほぼ同一平面（同一平坦面）上にあることになる。
【０１７４】
次に、図３８に示されるように、絶縁膜１１ａから露出されるゲート電極ＧＥ１，ＧＥ２を、エッチングして除去する。このエッチングの際には、まず、シリコン膜１０に比べて絶縁膜１１ａ、オフセットスペーサＯＳ（サイドウォールスペーサＳＷ）および金属膜９がエッチングされにくいエッチング条件でシリコン膜１０のエッチングを行うことにより、ゲート電極ＧＥ１，ＧＥ２を構成するシリコン膜１０を除去して金属膜９を露出させる。それから、金属膜９に比べて絶縁膜１１ａ、オフセットスペーサＯＳ（サイドウォールスペーサＳＷ）およびＨｆ含有絶縁膜ＧＩ１，ＧＩ２がエッチングされにくいエッチング条件で金属膜９のエッチングを行うことにより、ゲート電極ＧＥ１，ＧＥ２を構成する金属膜９を除去してＨｆ含有絶縁膜ＧＩ１，ＧＩ２を露出させる。これにより、ゲート電極ＧＥ１，ＧＥ２をエッチングして除去するとともに、絶縁膜１１ａ、オフセットスペーサＯＳ（サイドウォールスペーサＳＷ）およびＨｆ含有絶縁膜ＧＩ１，ＧＩ２がエッチングされてしまうことを抑制または防止することができる。ゲート電極ＧＥ１，ＧＥ２のエッチングには、ドライエッチング、ウェットエッチング、あるいはそれらの組み合わせを用いることができる。
【０１７５】
ゲート電極ＧＥ１，ＧＥ２をエッチングにより除去したことで、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２の上面と、窒化シリコン系オフセットスペーサＯＳの内壁（側壁）とが露出される。すなわち、ゲート電極ＧＥ１を除去したことで、溝（凹部、開口部、窪み部）ＴＲ１が形成され、この溝ＴＲ１の底部で、Ｈｆ含有絶縁膜ＧＩ１（の上面）が露出される。また、ゲート電極ＧＥ２を除去したことで、溝（凹部、開口部、窪み部）ＴＲ２が形成され、この溝ＴＲ２の底部で、Ｈｆ含有絶縁膜ＧＩ２（の上面）が露出される。溝ＴＲ１は、ゲート電極ＧＥ１の除去前までゲート電極ＧＥ１が存在していた領域（空間）からなり、溝ＴＲ１の底面はＨｆ含有絶縁膜ＧＩ１の上面で構成され、溝ＴＲ１の側壁（側面）はオフセットスペーサＯＳの内壁（側壁）で構成される。溝ＴＲ２は、ゲート電極ＧＥ２の除去前までゲート電極ＧＥ２が存在していた領域（空間）からなり、溝ＴＲ２の底面はＨｆ含有絶縁膜ＧＩ２の上面で構成され、溝ＴＲ２の側壁（側面）はオフセットスペーサＯＳの内壁（側壁）で構成される。ここで、オフセットスペーサＯＳの内壁（側壁）とは、オフセットスペーサＯＳにおいて、ゲート電極ＧＥ１，ＧＥ２を除去するまでゲート電極ＧＥ１またはゲート電極ＧＥ２に接していた側の側壁に対応している。
【０１７６】
本実施の形態では、ゲート電極ＧＥ１，ＧＥ２を除去してＨｆ含有絶縁膜ＧＩ１，ＧＩ２が露出された段階でエッチングを終了するため、Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２は除去されずに残存する。
【０１７７】
上記実施の形態１〜３とは異なり、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２はダミーのゲート電極であり、図３８の工程で除去するため、ゲート電極ＧＥ１，ＧＥ２は金属膜９とシリコン膜１０との積層構造としなくともよい。例えば、上記ステップＳ１４の金属膜９の形成工程を省略して、シリコン膜１０の単層膜によりゲート電極ＧＥ１，ＧＥ２を形成することもできる。この場合、ゲート電極ＧＥ１，ＧＥ２の除去工程が行いやすくなる。
【０１７８】
次に、図３９に示されるように、半導体基板１の主面上に、すなわち溝ＴＲ１，ＴＲ２内を含む絶縁膜１１ａ上に、ゲート電極用の金属膜９ａを形成する。この際、金属膜９ａは、絶縁膜１１ａ上に、溝ＴＲ１，ＴＲ２内を埋めるように形成する。金属膜９ａは、上記金属膜９と同様の材料膜とすることができ、その好適な材料については上記実施の形態１で金属膜９について説明した通りである。金属膜９ａは、例えばスパッタリング法などにより形成することができる。
【０１７９】
次に、図４０に示されるように、溝ＴＲ１，ＴＲ２内に金属膜９ａを残し、溝ＴＲ１，ＴＲ２の外部の金属膜９ａをＣＭＰ法などにより除去して、ゲート電極ＧＥ１ａ，ＧＥ２ａを形成する。すなわち、絶縁膜１１ａの上面が露出するまで金属膜９ａを研磨し、それによって、溝ＴＲ１，ＴＲ２の外部の金属膜９ａを除去し、溝ＴＲ１，ＴＲ２内に金属膜９ａを残してゲート電極ＧＥ１ａ，ＧＥ２ａとする。ゲート電極ＧＥ１ａは、溝ＴＲ１内に残存する金属膜９ａからなり、ゲート電極ＧＥ２ａは、溝ＴＲ２内に残存する金属膜９ａからなる。溝ＴＲ１に埋め込まれたゲート電極ＧＥ１ａの下には、Ｈｆ含有絶縁膜ＧＩ１が存在し、溝ＴＲ２に埋め込まれたゲート電極ＧＥ２ａの下には、Ｈｆ含有絶縁膜ＧＩ２が存在する。
【０１８０】
ゲート電極ＧＥ１ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ１ａの下のＨｆ含有絶縁膜ＧＩ１（およびその下の界面層３）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により形成される。また、ゲート電極ＧＥ２ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥ２ａの下のＨｆ含有絶縁膜ＧＩ２（およびその下の界面層３）が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。ゲート電極ＧＥ１ａ，ＧＥ２ａは、ゲート絶縁膜に接する金属膜（ここでは金属膜９ａ）を有しているため、いわゆるメタルゲート電極（金属ゲート電極）である。
【０１８１】
このようにして、ｎＭＩＳ形成領域１Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｐＭＩＳ形成領域１Ｂにｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１８２】
他の形態として、金属膜９ａの代わりに、金属膜とその上のシリコン膜との積層膜を用いることもできる。この場合、ゲート電極ＧＥ１ａは、溝ＴＲ１の底部（すなわちＨｆ含有絶縁膜ＧＩ１上）から側壁（すなわちオフセットスペーサＯＳの内壁）にかけて延在する金属膜と、その金属膜を介してＨｆ含有絶縁膜ＧＩ１およびオフセットスペーサＯＳから離間するシリコン膜とにより、形成されることになる。また、ゲート電極ＧＥ２ａは、溝ＴＲ２の底部（すなわちＨｆ含有絶縁膜ＧＩ２上）から側壁（すなわちオフセットスペーサＯＳの内壁）にかけて延在する金属膜と、その金属膜を介してＨｆ含有絶縁膜ＧＩ２およびオフセットスペーサＯＳから離間するシリコン膜とにより、形成されることになる。
【０１８３】
また、更に他の形態として、金属膜９ａの形成後に、ｐＭＩＳ形成領域１Ｂの金属膜９ａを除去してから、他の金属膜を半導体基板１の主面上に溝ＴＲ２内を埋めるように形成し、その後ＣＭＰ法で溝ＴＲ１，ＴＲ２の外部の金属膜９ａおよび前記他の金属膜を除去してゲート電極ＧＥ１ａ，ＧＥ２ａを形成することもできる。この場合、ゲート電極ＧＥ１ａは溝ＴＲ１内に埋め込まれた金属膜９ａからなり、ゲート電極ＧＥ２ａは溝ＴＲ２内に埋め込まれた前記他の金属膜からなるため、ゲート電極ＧＥ１ａとゲート電極ＧＥ２ａとを異なる金属により形成することが可能となる。また、更に他の形態として、金属膜９ａの形成後に、ｎＭＩＳ形成領域１Ａの金属膜９ａを除去してから、他の金属膜を半導体基板１の主面上に溝ＴＲ１を埋めるように形成し、その後ＣＭＰ法で溝ＴＲ１，ＴＲ２の外部の金属膜９ａおよび前記他の金属膜を除去してゲート電極ＧＥ１ａ，ＧＥ２ａを形成することもできる。この場合、ゲート電極ＧＥ１ａは溝ＴＲ１内に埋め込まれた前記他の金属膜からなり、ゲート電極ＧＥ２ａは溝ＴＲ２内に埋め込まれた金属膜９ａからなるため、ゲート電極ＧＥ１ａとゲート電極ＧＥ２ａとを異なる金属により形成することが可能となる。
【０１８４】
次に、図４１に示されるように、半導体基板１の主面全面上に、すなわちゲート電極ＧＥ１ａ，ＧＥ２ａが埋め込まれた絶縁膜１１ａ上に、絶縁膜（層間絶縁膜）１１ｂを形成する。絶縁膜１１ｂは、例えば酸化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜１１ｂは、絶縁膜１１ａ上に、ゲート電極ＧＥ１ａ，ＧＥ２ａの上面を覆うように、形成される。絶縁膜１１ｂの形成後、絶縁膜１１ｂの表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜１１ｂの上面の平坦性を高めることもできる。
【０１８５】
次に、絶縁膜１１ｂ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１１ｂおよび絶縁膜１１ａをドライエッチングすることにより、図４２に示されるように、絶縁膜１１ａ，１１ｂにコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、絶縁膜１１ａおよび絶縁膜１１ｂからなる積層膜（積層絶縁膜）を貫通するように形成される。コンタクトホールＣＮＴは、例えば、ｎ＋型半導体領域ＳＤ１の上部、ｐ＋型半導体領域ＳＤ２の上部、ゲート電極ＧＥ１ａの上部、またはゲート電極ＧＥ２ａの上部などに形成される。
【０１８６】
次に、上記実施の形態１と同様にして、コンタクトホールＣＮＴ内にプラグＰＧを形成する（埋め込む）。
【０１８７】
以降の工程は、上記実施の形態１と同様であり、上記実施の形態１と同様にして、図４３に示されるように、上記絶縁膜１２を形成し、上記配線溝１３を形成し、上記配線Ｍ１を形成する。
【０１８８】
本実施の形態においても、Ｈ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）の形成工程および構造は、上記実施の形態１〜３のいずれかと同様である。このため、Ｈ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）の形成工程または構造に由来した上記実施の形態１〜３の効果については、本実施の形態においても得ることができる。
【０１８９】
また、本実施の形態では、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）、ダミーゲート電極（ゲート電極ＧＥ１，ＧＥ２）およびソース・ドレイン領域を形成してから、ダミーゲート電極（ゲート電極ＧＥ１，ＧＥ２）を除去し、その後にゲート電極（ゲート電極ＧＥ１ａ，ＧＥ２ａ）を形成する（いわゆるゲートラストプロセスである）。
【０１９０】
一方、上記実施の形態１〜３では、Ｈｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜ＧＩ１，ＧＩ２）、ゲート電極（ゲート電極ＧＥ１，ＧＥ２）およびソース・ドレイン領域を形成し、このゲート電極（ゲート電極ＧＥ１，ＧＥ２）は形成し直さない（いわゆるゲートファーストプロセスである）。これにより、素子分離領域２（を構成する酸化シリコン膜）からの酸素（Ｏ）の拡散に起因したゲート絶縁膜厚の増加現象を抑制または防止することができるという利点を得られる。
【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９２】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１９３】
１  半導体基板
１Ａ  ｎＭＩＳ形成領域
１Ｂ  ｐＭＩＳ形成領域
２  素子分離領域
３  界面層
４  ＨｆＯ膜
４ａ  ＨｆＯＮ膜
５  ＨｆＳｉＯ膜
５ａ  ＨｆＳｉＯＮ膜
６  Ａｌ含有膜
７  マスク層
８  希土類含有膜
９，９ａ  金属膜
１０  シリコン膜
１１，１１ａ，１１ｂ，１２  絶縁膜
１３  配線溝
２１ａ，２１ｂ，２１ｃ  領域
ＣＮＴ  コンタクトホール
ＥＸ１  ｎ−型半導体領域
ＥＸ２  ｐ−型半導体領域
ＧＥ，ＧＥ１，ＧＥ１ａ，ＧＥ２，ＧＥ２ａ  ゲート電極
ＧＩ１，ＧＩ２  Ｈｆ含有絶縁膜
Ｍ１  配線
ＮＷ  ｎ型ウエル
ＯＳ，ＯＳ１，ＯＳ２  オフセットスペーサ
ＰＧ  プラグ
ＰＷ  ｐ型ウエル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＤ  ソース・ドレイン領域
ＳＤ１  ｎ＋型半導体領域
ＳＤ２  ｐ＋型半導体領域
ＳＷ  サイドウォールスペーサ
ＴＲ１，ＴＲ２  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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