(57)【特許請求の範囲】
【請求項１】
プリエンファシスのために構成された送信機であって、
第１の終端点と第２の終端点とを備える非電流モード論理電圧駆動型シングルエンド終端ドライバ回路と、
プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備え、
ここにおいて、前記プリエンファシスエンコーダ回路は、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第２のＮＭＯＳトランジスタと、を含み、
ここにおいて、前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路は、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第４のＮＭＯＳトランジスタと、を含み、
ここにおいて、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの直列組合せは、前記第１のＮＭＯＳトランジスタをオンにすることによって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの直列組合せと並列に配置され、
ここにおいて、前記第２のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタは、前記プリエンファシス信号とは異なるデジタル高信号を受信する、送信機。
【請求項２】
前記送信機が、
データストリーム中の遷移を検出することと、
ソース判断抵抗を調整することと、
前記調整されたソース判断抵抗から利得を取得することとによって、伝送線路における信号損失を低減する、請求項１に記載の送信機。
【請求項３】
前記利得が、高い周波数に起因する前記伝送線路における損失を補償するために前記伝送線路に供給される追加の電流を備える、請求項２に記載の送信機。
【請求項４】
前記プリエンファシスエンコーダ回路は、前記プリエンファシス信号がデジタル高であるとき、前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減する、請求項１に記載の送信機。
【請求項５】
前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、前記プリエンファシス信号がビット時間の間デジタル高にある、請求項１に記載の送信機。
【請求項６】
前記プリエンファシス信号が、前記データ信号と前記データ信号の遅延バージョンとのＸＯＲ組合せである、請求項５に記載の送信機。
【請求項７】
前記プリエンファシスエンコーダ回路が、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号と前記プリエンファシス信号とを受信し、前記第１のＡＮＤゲートの出力が前記第１のＮＭＯＳトランジスタのゲートに接続された、第１のＡＮＤゲートをさらに備える、請求項１に記載の送信機。
【請求項８】
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、請求項１に記載の送信機。
【請求項９】
前記第１のＡＮＤゲートは、前記第１の入力信号と前記プリエンファシス信号が両方ともデジタル高であるときに前記第１のＮＭＯＳトランジスタをオンにし、前記第１のＮＭＯＳトランジスタがオンにされたとき、前記第１の終端点についてのソース判断抵抗が低減される、請求項７に記載の送信機。
【請求項１０】
前記低減されたソース判断抵抗が前記第１の終端点の出力において利得を生成する、請求項９に記載の送信機。
【請求項１１】
前記プリエンファシスエンコーダ回路が、
第５のＮＭＯＳトランジスタと、
第６のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第６のＮＭＯＳトランジスタと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号と前記プリエンファシス信号とを受信し、前記第５のＮＭＯＳトランジスタがオンにされたとき、前記第２の終端点についてのソース判断抵抗が低減される、第２のＡＮＤゲートとをさらに備える、請求項７に記載の送信機。
【請求項１２】
前記第５のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、請求項１１に記載の送信機。
【請求項１３】
前記第１の入力信号と前記第２の入力信号とが、互いに１８０度位相シフトである差動入力信号である、請求項１１に記載の送信機。
【請求項１４】
前記第１の終端点と前記第２の終端点とが、互いに１８０度位相シフトである差動出力信号を出力する、請求項１に記載の送信機。
【請求項１５】
前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路が、
第５のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第６のＮＭＯＳトランジスタと、
第７のＮＭＯＳトランジスタと、
第８のＮＭＯＳトランジスタであって、前記第７のＮＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第８のＮＭＯＳトランジスタとを備える、請求項１に記載の送信機。
【請求項１６】
前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有し、前記第７のＮＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、請求項１５に記載の送信機。
【請求項１７】
前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路が、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号とデジタル高信号とを受信し、前記第５のＮＭＯＳトランジスタのソースが前記第１の終端点に接続され、前記第５のＮＭＯＳトランジスタのドレインがソース電圧に接続され、前記第１のＡＮＤゲートの出力が前記第５のＮＭＯＳトランジスタのゲートと前記第７のＮＭＯＳトランジスタのゲートとに接続された、第１のＡＮＤゲートと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号とデジタル高信号とを受信し、前記第６のＮＭＯＳトランジスタのソースが前記第２の終端点に接続され、前記第６のＮＭＯＳトランジスタのドレインが前記ソース電圧に接続され、前記第２のＡＮＤゲートの出力が前記第６のＮＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとに接続された、第２のＡＮＤゲートとをさらに備える、請求項１５に記載の送信機。
【請求項１８】
伝送線路における信号損失を送信機によって低減するための方法であって、
データストリーム中の遷移を検出することと、
ソース判断抵抗を調整することと、
前記調整されたソース判断抵抗から利得を取得することとを備え、
前記送信機が、
第１の終端点と第２の終端点とを備える非電流モード論理電圧駆動型シングルエンド終端ドライバ回路と、
プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを含み、
前記プリエンファシスエンコーダ回路が、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第２のＮＭＯＳトランジスタとを含み、
ここにおいて、前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路は、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第４のＮＭＯＳトランジスタと、を含み、
ここにおいて、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの直列組合せは、前記第１のＮＭＯＳトランジスタをオンにすることによって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの直列組合せと並列に配置され、
ここにおいて、前記第２のＮＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタは、前記プリエンファシス信号とは異なるデジタル高信号を受信する、方法。
【請求項１９】
ソース判断抵抗を調整することが、トランジスタをオンにすることを備え、前記ソース判断抵抗が出力ノードと接地との間の抵抗である、請求項１８に記載の方法。
【請求項２０】
前記調整されたソース判断抵抗から利得を取得することが、あるビット時間の間、前記出力ノードに追加の電流を供給することを備える、請求項１９に記載の方法。
【請求項２１】
次のビット時間の間、前記データストリーム中に遷移が検出された場合、前記次のビット時間の間、前記出力ノードに追加の電流を供給することをさらに備える、請求項２０に記載の方法。
【請求項２２】
次のビット時間の間、前記データストリーム中に遷移が検出されなかった場合、前記次のビット時間の間、前記トランジスタをオフにすることをさらに備える、請求項２０に記載の方法。
【請求項２３】
前記プリエンファシスエンコーダ回路は、前記プリエンファシス信号がデジタル高であるとき、前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減する、請求項１８に記載の方法。
【請求項２４】
前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、前記プリエンファシス信号がビット時間の間デジタル高にある、請求項１８に記載の方法。
【請求項２５】
前記プリエンファシス信号が、前記データ信号と前記データ信号の遅延バージョンとのＸＯＲ組合せである、請求項２４に記載の方法。
【請求項２６】
前記プリエンファシスエンコーダ回路が、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号と前記プリエンファシス信号とを受信し、前記第１のＡＮＤゲートの出力が前記第１のＮＭＯＳトランジスタのゲートに接続された、第１のＡＮＤゲートとをさらに備える、請求項２５に記載の方法。
【請求項２７】
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、請求項１８に記載の方法。
【請求項２８】
前記第１のＡＮＤゲートは、前記第１の入力信号と前記プリエンファシス信号が両方ともデジタル高であるとき、前記第１のＮＭＯＳトランジスタをオンにし、前記第１のＮＭＯＳトランジスタがオンにされたとき、前記第１の終端点についてのソース判断抵抗が低減される、請求項２６に記載の方法。
【請求項２９】
前記低減されたソース判断抵抗が前記第１の終端点の出力における利得を生成する、請求項２８に記載の方法。
【請求項３０】
前記プリエンファシスエンコーダ回路が、
第５のＮＭＯＳトランジスタと、
第６のＮＭＯＳトランジスタであって、前記第５のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第６のＮＭＯＳトランジスタと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号と前記プリエンファシス信号とを受信し、前記第５のＮＭＯＳトランジスタがオンにされたとき、前記第２の終端点についてのソース判断抵抗が低減される、第２のＡＮＤゲートとをさらに備える、請求項２８に記載の方法。
【請求項３１】
前記第５のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、請求項３０に記載の方法。
【請求項３２】
前記第１の入力信号と前記第２の入力信号とが、互いに１８０度位相シフトである差動入力信号である、請求項３０に記載の方法。
【請求項３３】
前記第１の終端点と前記第２の終端点とが、互いに１８０度位相シフトである差動出力信号を出力する、請求項１８に記載の方法。
【請求項３４】
前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路が、
第５のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第６のＮＭＯＳトランジスタと、
第７のＮＭＯＳトランジスタと、
第８のＮＭＯＳトランジスタであって、前記第７のＮＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第８のＮＭＯＳトランジスタとを備える、請求項１８に記載の方法。
【請求項３５】
前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有し、前記第７のＮＭＯＳトランジスタと前記第８のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、請求項３４に記載の方法。
【請求項３６】
前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路が、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号とデジタル高信号とを受信し、前記第５のＮＭＯＳトランジスタのソースが前記第１の終端点に接続され、前記第５のＮＭＯＳトランジスタのドレインがソース電圧に接続され、前記第１のＡＮＤゲートの出力が前記第５のＮＭＯＳトランジスタのゲートと前記第７のＮＭＯＳトランジスタのゲートとに接続された、第１のＡＮＤゲートと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号とデジタル高信号とを受信し、前記第６のＮＭＯＳトランジスタのソースが前記第２の終端点に接続され、前記第６のＮＭＯＳトランジスタのドレインが前記ソース電圧に接続され、前記第２のＡＮＤゲートの出力が前記第６のＮＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとに接続された、第２のＡＮＤゲートとをさらに備える、請求項３４に記載の方法。
【請求項３７】
伝送線路における信号損失を低減するために構成された電子デバイスであって、
データストリーム中の遷移を検出するための手段と、
ソース判断抵抗を調整するための手段と、
前記調整されたソース判断抵抗から利得を取得するための手段とを備え、前記電子デバイスが送信機を備え、前記送信機が、
第１の終端点と第２の終端点とを備える非電流モード論理電圧駆動型シングルエンド終端ドライバ回路と、
プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを含み、
前記プリエンファシスエンコーダ回路が、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第２のＮＭＯＳトランジスタとを含み、
ここにおいて、前記非電流モード論理電圧駆動型シングルエンド終端ドライバ回路は、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第４のＮＭＯＳトランジスタと、を含み、
ここにおいて、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの直列組合せは、前記第１のＮＭＯＳトランジスタをオンにすることによって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの直列組合せと並列に配置され、
ここにおいて、前記第２のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとは、前記プリエンファシス信号とは異なるデジタル高信号を受信する、電子デバイス。
【請求項３８】
ソース判断抵抗を調整するための前記手段が、トランジスタをオンにするための手段を備え、前記ソース判断抵抗が出力ノードと接地との間の抵抗である、請求項３７に記載の電子デバイス。
【請求項３９】
前記調整されたソース判断抵抗から利得を取得するための前記手段が、あるビット時間の間、前記出力ノードに追加の電流を供給するための手段を備える、請求項３８に記載の電子デバイス。
【請求項４０】
次のビット時間の間、前記データストリーム中に遷移が検出された場合、前記次のビット時間の間、前記出力ノードに追加の電流を供給するための手段をさらに備える、請求項３９に記載の電子デバイス。
【請求項４１】
次のビット時間の間、前記データストリーム中に遷移が検出されなかった場合、前記次のビット時間の間、前記トランジスタをオフにするための手段をさらに備える、請求項３９に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にワイヤライン通信システムに関する。より詳細には、本開示は、オンチップ電圧駆動型（voltage-driven）シングルエンド終端（single-ended-termination）ドライバのためのプリエンファシス（pre-emphasis）技法のためのシステムおよび方法に関する。本開示は、信号が、送信機側を受信機側に接続する損失（lossy）媒体を通って進んだ後の、信号損失の補償に対処する。
【背景技術】
【０００２】
電子デバイスでは、損失媒体を介して送信機から受信機に大量の情報が送られ得る。この情報は、ドライバを使用して送られ得る。ドライバは、大量の情報が受信機に送られることを保証するために信号をブーストし得る。
【０００３】
絶えず増大する周波数の信号に関与する適用例では、デジタル論理回路が使用されている。ワイヤレス通信デバイスは、非常に高い周波数を必要とする適用例の一例である。周波数が増加すると、信号損失という形態のトレードオフが与えられ、受信機はデジタル高信号とデジタル低信号とを区別することができなくなり得る。その結果、受信機は、送られた情報を解釈することが困難であることがわかり、通信システムのビット誤り率が増加し得る。
【０００４】
この信号損失に対する１つの解決策は、ドライバにおけるプリエンファシスの使用である。プリエンファシスを用いて、ビット誤り率を低減するために、ある時間にデータ送信をブーストする。プリエンファシスを用いる電流モード論理（ＣＭＬ：current mode logic）ドライバが使用されている。しかしながら、いくつかの適用例では、非電流モード論理（非ＣＭＬ）ドライバを使用する必要があることがある。したがって、非電流モード論理（非ＣＭＬ）ドライバにおいてプリエンファシスを使用することによって利益が実現され得る。
【発明の概要】
【０００５】
プリエンファシス技法は、ＭＩＰＩ（モバイルインダストリプロセッサインターフェース：Mobile Industry Processor Interface）ドライバにおいて使用される電圧駆動型シングルエンド終端ドライバのために導入された。プリエンファシスのために構成された送信機について説明する。送信機は、第１の終端点と第２の終端点とを含む電圧駆動型シングルエンド終端ドライバ回路を含む。送信機はまた、プリエンファシス信号を受信するプリエンファシスエンコーダ回路を含む。
【０００６】
送信機は、データストリーム中の遷移を検出し、ソース判断抵抗を調整し、調整されたソース判断抵抗から利得を取得することによって、伝送線路における信号損失を低減し得る。利得は、高い周波数に起因する伝送線路における損失を補償するために伝送線路に供給される追加の電流を含み得る。プリエンファシスエンコーダ回路は、プリエンファシス信号がデジタル高であるとき、電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減し得る。電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、プリエンファシス信号はビット時間の間デジタル高にあり得る。プリエンファシス信号は、データ信号とデータ信号の遅延バージョンとのＸＯＲ組合せであり得る。
【０００７】
プリエンファシスエンコーダ回路は、第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと第２のＮＭＯＳトランジスタとを含み得る。第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとは、第１の終端点と接地との間で直列であり得る。プリエンファシスエンコーダ回路はまた、第１の入力信号とプリエンファシス信号とを受信する第１のＡＮＤゲートを含み得る。第１のＡＮＤゲートの出力は第１のＮＭＯＳトランジスタのゲートに接続され得る。
【０００８】
第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの直列組合せは、５０オームの抵抗を有し得る。第１の入力信号とプリエンファシス信号が両方ともデジタル高であるとき、第１のＡＮＤゲートは第１のＮＭＯＳトランジスタをオンにし得る。第１のＮＭＯＳトランジスタがオンにされたとき、第１の終端点についてのソース判断抵抗が低減され得る。低減されたソース判断抵抗は、第１の終端点の出力における利得を生成し得る。
【０００９】
プリエンファシスエンコーダ回路はまた、第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを含み得る。第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとは、第２の終端点と接地との間で直列であり得る。プリエンファシスエンコーダ回路は、第２の入力信号とプリエンファシス信号とを受信する第２のＡＮＤゲートをさらに含み得る。第３のＮＭＯＳトランジスタがオンにされたとき、第２の終端点についてのソース判断抵抗が低減され得る。第３のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタとの直列組合せは、５０オームの抵抗を有し得る。
【００１０】
第１の入力信号と第２の入力信号とは、互いに１８０度位相シフトである差動入力信号であり得る。第１の終端点と第２の終端点とは、互いに１８０度位相シフトである差動出力信号を出力し得る。電圧駆動型シングルエンド終端ドライバ回路は、第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、第２のＮＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと、第５のＮＭＯＳトランジスタとを含み得る。第３のＮＭＯＳトランジスタと第５のＮＭＯＳトランジスタとは、第１の終端点と接地との間で直列であり得る。電圧駆動型シングルエンド終端ドライバ回路はまた、第６のＮＭＯＳトランジスタを含み得る。第４のＮＭＯＳトランジスタと第６のＮＭＯＳトランジスタとは、第２の終端点と接地との間で直列であり得る。
【００１１】
第３のＮＭＯＳトランジスタと第５のＮＭＯＳトランジスタとの直列組合せは５０オームの抵抗を有し得、第４のＮＭＯＳトランジスタと第６のＮＭＯＳトランジスタとの直列組合せは５０オームの抵抗を有し得る。電圧駆動型シングルエンド終端ドライバ回路はまた、第１の入力信号とデジタル高信号とを受信する第１のＡＮＤゲートを含み得る。第１のＮＭＯＳトランジスタのソースは第１の終端点に接続され得る。第１のＮＭＯＳトランジスタのドレインはソース電圧に接続され得る。第１のＡＮＤゲートの出力は、第１のＮＭＯＳトランジスタのゲートと第４のＮＭＯＳトランジスタのゲートとに接続され得る。電圧駆動型シングルエンド終端ドライバ回路は、第２の入力信号とデジタル高信号とを受信する第２のＡＮＤゲートをさらに含み得る。第２のＮＭＯＳトランジスタのソースは第２の終端点に接続され得る。第２のＮＭＯＳトランジスタのドレインはソース電圧に接続され得る。第２のＡＮＤゲートの出力は、第２のＮＭＯＳトランジスタのゲートと第３のＮＭＯＳトランジスタのゲートとに接続され得る。
【００１２】
伝送線路における信号損失を低減するための方法について説明する。データストリーム中の遷移を検出する。ソース判断抵抗を調整する。調整されたソース判断抵抗からの利得を取得する。
【００１３】
ソース判断抵抗を調整することは、トランジスタをオンにすることを含み得る。ソース判断抵抗は、出力ノードと接地との間の抵抗であり得る。調整されたソース判断抵抗から利得を取得することは、あるビット時間の間、出力ノードに追加の電流を供給することを含み得る。次のビット時間の間、データストリーム中に遷移が検出された場合、次のビット時間の間、出力ノードに追加の電流を供給し得る。次のビット時間の間、データストリーム中に遷移が検出されなかった場合、次のビット時間の間、トランジスタをオフにし得る。本方法は、送信機によって実行され得る。低減されたソース判断抵抗は、第１の終端点の出力における利得を生成し得る。
【００１４】
伝送線路における信号損失を低減するために構成された電子デバイスについて説明する。電子デバイスは、データストリーム中の遷移を検出するための手段を含む。電子デバイスはまた、ソース判断抵抗を調整するための手段を含む。電子デバイスは、調整されたソース判断抵抗から利得を取得するための手段をさらに含む。
【図面の簡単な説明】
【００１５】
【図１】図１は、本明細書の教示が実装され得る電子デバイスを図示する。
【図２】図２は、本明細書の教示が実装され得る集積回路を図示する。
【図３】図３は、本システムおよび方法において使用するためのプリエンファシス送信機を図示する。
【図４】図４は、非電流モード論理（非ＣＭＬ）ドライバにおいてプリエンファシス技法を使用するための方法の流れ図である。
【図５】図５は、非電流モード論理（非ＣＭＬ）ドライバにおいてプリエンファシス技法を使用するための別の方法の流れ図である。
【図６】図６は、データストリーム、データ論理およびプリエンファシス信号（ｅｍｐｈ）を示すタイミング図である。
【図７】図７は、差動送信データストリームとプリエンファシス信号（ｅｍｐｈ）とデータ論理とを示すタイミング図である。
【図８】図８は、プリエンファシス信号（ｅｍｐｈ）の生成を示すブロック図である。
【図９】図９は、電子デバイス内に含まれ得るいくつかの構成要素を図示する。
【発明を実施するための形態】
【００１６】
図１に、本明細書の教示が実装され得る電子デバイス１０２を示す。電子デバイス１０２は、高周波成分を使用する任意の電子デバイス１０２であり得る。一構成では、電子デバイス１０２は、ワイヤレスデバイス上のモデムとワイヤレスデバイス上のディスプレイ（またはカメラ）との間の通信など、ワイヤライン通信システムであり得る。ワイヤレスデバイスはワイヤレス通信デバイスまたは基地局であり得る。電子デバイス１０２の例としては、スマートフォン、ラップトップ、ゲームデバイスなどがある。
【００１７】
電子デバイス１０２はデジタル回路１０４を含み得る。デジタル回路１０４は、送信機から受信機１１２への送信のためのデジタルデータストリーム１０６を生成し得る。一構成では、デジタルデータストリーム１０６は、損失伝送線路上で送信機から受信機１１２に送信され得る。電子デバイス１０２はプリエンファシス送信機１０８を含み得る。プリエンファシス送信機１０８は、高速シグナリングのために使用され得る。プリエンファシス送信機１０８は、デジタル回路１０４からデジタルデータストリーム１０６を受信し得、次いで、データ送信１１０を介してデータを受信機１１２に転送し得る。プリエンファシス送信機１０８は、プリエンファシス送信機１０８から受信機１１２へのデータ送信１１０において、低周波成分をそれらの元の状態に保ちながら、高周波成分を強調し得る。プリエンファシス送信機１０８について、図２に関して以下でさらに詳細に説明する。
【００１８】
図２に、本明細書の教示が実装され得る集積回路２１４を示す。集積回路２１４は電子デバイス１０２上にあり得る。集積回路２１４は、様々な適用例で使用するためのデジタル論理回路を含み得る。たとえば、ワイヤレス通信デバイス内では、高速周波数分割器を実現するためにデジタル回路が使用される。例として、ワイヤレス通信デバイス中の受信機チェーンは、位相ロックループを有する局部発振器を含み得る。位相ロックループのフィードバックループにおける周波数分割器は、デジタルカウンタであり得る。速度の理由のために、このカウンタの一部は、電流モード論理（ＣＭＬ）と呼ばれるタイプの論理で実現され得る。
【００１９】
電流モード論理（ＣＭＬ）ドライバは、高速シグナリングのために使用され得る。電流モード論理（ＣＭＬ）ドライバは、出力ノードに電流をステアリングすることによって動作し得る。電流モード論理（ＣＭＬ）は、プリント回路板（ＰＣＢ）上でデータを送信するための差動論理ファミリーである。いくつかの事例では、電流モード論理（ＣＭＬ）ドライバが使用され得ない。たとえば、モバイルインダストリプロセッサインターフェース（ＭＩＰＩ）標準規格は、シングルエンド終端と、差動出力電圧と、コモンモード出力電圧とを必要とし、これは電圧駆動型シングルエンド終端ドライバアーキテクチャを強制する。電圧駆動型シングルエンド終端ドライバ２２４が使用され得る。ＭＩＰＩ標準規格はまた、ＭＩＰＩドライバのプルアップ経路とプルダウン経路とについて５０オーム（Ω）終端を強制するコモンモード出力電圧と差動モード出力電圧とを指定しており、したがって電圧駆動型シングルエンド終端ドライバ２２４のアーキテクチャを強制する。これは、プルアップ経路上とプルダウン経路上のいずれか／両方の電流源のインピーダンスが高いために、プルアップ経路とプルダウン経路とについての５０オーム（Ω）終端が達成され得ないので、電流モード論理（ＣＭＬ）ドライバが、差動出力間に１００オーム（Ω）抵抗をもつポイントツーポイント差動ドライバであるためである。
【００２０】
非電流モード論理（非ＣＭＬ）ドライバは電圧駆動型シングルエンド終端ドライバ２２４であり得る。電圧駆動型シングルエンド終端ドライバ２２４は、互いに１８０度位相シフトである２つの差動入力信号Ｄａｔａ＿ｐ２２２ａおよびＤａｔａ＿ｎ２２２ｂを受信し得る。Ｄａｔａ＿ｐ２２２ａとＤａｔａ＿ｎ２２２ｂとは論理およびプリエンファシスエンコーダ２２０から受信され得る。論理およびプリエンファシスエンコーダ２２０は、外部クロック２１６と、データソース２１８からの（すなわち、デジタル回路１０４からの）デジタルデータとを受信し得る。データソース２１８は、１．３ギガビット毎秒（Ｇｂｐｓ）の内部擬似ランダムバイナリシーケンス（ＰＲＢＳ）であり得る。外部クロック２１６は１．３ギガヘルツ（ＧＨｚ）で動作し得る。電圧駆動型シングルエンド終端ドライバ２２４の使用は、ＭＩＰＩテストチップ上に導入され、シリコン結果でサポートされ得る。表１に、プリエンファシスを用いた受信信号のジッタ（ピコ秒（ｐｓ））をチップのコーナー（ｔｔ＝一般的、ｆｆ＝速い、ｓｓ＝遅い）について示す。総ジッタは、論理ジッタと、電流モード論理（ＣＭＬ）ドライバジッタとを含む。
【表１】
0005852212.tif 000002
【００２１】
改善（％）が最低であるスプリットには、デューティサイクルひずみという問題がある。プリエンファシスはデューティサイクルひずみを補償することができないことがある。最低の改善は、デューティサイクルひずみという問題がある、−４０°Ｃの温度でｓｓにおいて生じる。総ジッタは、論理ジッタと受信機ジッタとを含み、これらの２つのジッタソース（すなわち、デューティサイクルひずみと受信機ジッタ）が除去されれば、より正確な改善を示すであろう。
【００２２】
論理およびプリエンファシスエンコーダ２２０と電圧駆動型シングルエンド終端ドライバ２２４とはプリエンファシス送信機２０８と呼ばれ得る。図２のプリエンファシス送信機２０８は、図１のプリエンファシス送信機１０８の一構成であり得る。プリエンファシス送信機２０８について、図３に関して以下でさらに詳細に説明する。電圧駆動型シングルエンド終端ドライバ２２４は、互いに１８０度位相シフトである２つの差動信号Ｖｏｕｔｐ２２６ａおよびＶｏｕｔｎ２２６ｂを出力し得る。
【００２３】
電圧駆動型シングルエンド終端ドライバ２２４は、伝送線路２２８を介して出力信号（Ｖｏｕｔｐ２２６ａおよびＶｏｕｔｎ２２６ｂ）を受信機２１２に渡し得る。伝送線路２２８は、電圧駆動型シングルエンド終端ドライバ２２４と受信機２１２との間の損失ワイヤード接続であり得る。一構成では、伝送線路２２８は、７．７インチの損失線路と１５インチ以上の無損失線路とを含み得る。伝送線路２２８には、表皮効果（skin effect）と誘電損（dielectric loss）とに起因する信号損失という問題があり得る。
【００２４】
表皮効果は、高い周波数において電流が導体の外表面上を進む傾向がある現象である。この現象は、信号が高周波信号の場合にそれの総インピーダンス、またはインダクタンスを低減する傾向によって生じる。その結果、導体の抵抗が増加し、それにより帯域幅が制限される。伝送媒体を通って送信機２０８から受信機２１２に進むときに、伝送線路２２８上の帯域幅は制限され得る。誘電損は、導体の誘電率（dielectric constant）に依存する。誘電損は、導体を介して送信される信号の周波数に正比例する。
【００２５】
したがって、伝送線路２２８は、送信された信号の高周波成分を減衰させ、帯域幅を制限する、低域フィルタとして働き得る。信号の立上りおよび立下り時間は長くなり、遷移の場合、データが正しい値に安定することができないことがある。その結果、受信機２１２は、送られた情報を解釈することが困難であることがわかり得、それにより通信システムのビット誤り率が増加する。
【００２６】
低域フィルタとして働く伝送線路２２８を補償するために、送信機側におけるプリエンファシス（すなわち、プリエンファシス送信機２０８を使用すること）と、受信機２１２側における等化という２つの解決策が普及している。受信機２１２側における等化は、受信信号の高周波成分を増幅し、および／または低周波成分を減衰させる。これは伝送線路２２８における損失を補償し、受信機２１２が受信データを正しく解釈することがより容易になり得る。
【００２７】
送信機側におけるプリエンファシスは、低周波成分をそれらの元の状態に保ちながら、高周波成分を強調する。データビット中に遷移があるときはいつでも、高周波成分が生じる。言い換えれば、デジタル論理信号がデジタル論理低（ｌｏｇｉｃ＿０）からデジタル論理高（ｌｏｇｉｃ＿１）に、またはデジタル論理高（ｌｏｇｉｃ＿１）からデジタル論理低（ｌｏｇｉｃ＿０）に変化するときはいつでも、高周波成分が導入される。プリエンファシス技法では、前のビットを現在のビットと比較する。遷移が検出された場合、信号はブーストされ得る。
【００２８】
図３に、本システムおよび方法において使用するためのプリエンファシス送信機３０８を示す。図３のプリエンファシス送信機３０８は、図１のプリエンファシス送信機１０８の一構成であり得る。プリエンファシス送信機３０８は、電圧駆動型シングルエンド終端ドライバ回路３２４と、プリエンファシスエンコーダ回路３２０とを含み得る。
【００２９】
電圧駆動型シングルエンド終端ドライバ回路３２４は、Ｖｓｕｐｐｌｙ＝４００ミリボルト（ｍＶ）である電源電圧３３４を含み得る。非電流モード論理（非ＣＭＬ）ドライバ回路３２４はまた、６つのトランジスタ、Ｍ１  ３４６ａと、Ｍ２  ３４６ｂと、Ｍ３  ３４６ｃと、Ｍ４  ３４６ｄと、Ｍ５  ３４６ｅと、Ｍ６  ３４６ｆとを含み得る。トランジスタ３４６の各々は、ＭＩＰＩ仕様によって要求されるシングルエンド５０オーム（Ω）終端を与えるように線形領域においてバイアスされ得る。低い電源電圧３３４は、Ｍ１  ３４６ａおよびＭ２  ３４６ｂがｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタであることを必要とする。Ｍ３  ３４６ｃ、Ｍ４  ３４６ｄ、Ｍ５  ３４６ｅおよびＭ６  ３４６ｆもＮＭＯＳトランジスタである。
【００３０】
Ｍ１  ３４６ａおよびＭ２  ３４６ｂは、それぞれ５０オーム（Ω）の抵抗を有し得る。Ｍ３  ３４６ｃとＭ５  ３４６ｅとの直列組合せも、５０オーム（Ω）の抵抗を有し得る。同様に、Ｍ４  ３４６ｄとＭ６  ３４６ｆとの直列組合せは、５０オーム（Ω）の抵抗を有し得る。Ｍ３  ３４６ｃおよびＭ５  ３４６ｅ／Ｍ４  ３４６ｄおよびＭ６  ３４６ｆでは、静電放電（ＥＳＤ）保護問題のために、単一のＮＭＯＳトランジスタではなく、直列組合せが必要とされた。電源電圧３３４はオンチップ調整器を介して与えられるので、Ｍ１  ３４６ａおよびＭ２  ３４６ｂでは、ＥＳＤは問題になり得ない。
【００３１】
電圧駆動型シングルエンド終端ドライバ回路３２４は、２つの差分データ入力Ｖｉｎｐ３３６およびＶｉｎｎ３３８から２つの差分データ出力Ｖｏｕｔｐ３２６ａおよびＶｏｕｔｎ３２６ｂを生成し得る。Ｖｉｎｐ３３６とＶｉｎｎ３３８とは、１８０度の位相シフトによって分離され得、それぞれ図２のＤａｔａ＿ｐ２２２ａとＤａｔａ＿ｎ２２２ｂとを表し得る。Ｖｏｕｔｐ３２６ａとＶｏｕｔｎ３２６ｂとはまた、１８０度の位相シフトによって分離され得る。
【００３２】
第１のＡＮＤゲート３４４ａは、Ｖｉｎｐ３３６とＶＤＤ３４０とを受信し得る。ＶＤＤ３４０は、遅延整合のために（すなわち、プリエンファシスエンコーダ回路３２０におけるＡＮＤゲートの遅延を整合させるために）追加されるデジタル論理高（ｌｏｇｉｃ＿１）信号である。第１のＡＮＤゲート３４４ａの出力は、Ｍ１  ３４６ａのゲートとＭ４  ３４６ｄのゲートとに結合され得る。第２のＡＮＤゲート３４４ｂは、Ｖｉｎｎ３３８とＶＤＤ３４０とを受信し得る。第２のＡＮＤゲート３４４ｂの出力は、Ｍ２  ３４６ｂのゲートとＭ３  ３４６ｃのゲートとに結合され得る。Ｍ５  ３４６ｅのゲートとＭ６  ３４６ｆのゲートとは、プルダウン経路（すなわち、Ｍ３  ３４６ｃとＭ５  ３４６ｅと、またはＭ４  ３４６ｄとＭ６  ３４６ｆとを含む経路）のより速いターンオンのために高（ｌｏｇｉｃ＿１）に結合される。
【００３３】
Ｍ１  ３４６ａのドレインとＭ２  ３４６ｂのドレインとは電源電圧３３４に接続され得る。Ｍ１  ３４６ａのソースは、Ｖｏｕｔｐ３２６ａとＭ３  ３４６ｃのドレインとに接続され得る。Ｍ２  ３４６ｂのソースは、Ｖｏｕｔｎ３２６ｂとＭ４  ３４６ｄのドレインとに接続され得る。Ｍ３  ３４６ｃのソースはＭ５  ３４６ｅのドレインに接続され得る。Ｍ５  ３４６ｅのゲートはＶＤＤ３４０に接続され得、Ｍ５  ３４６ｅのソースは接地に接続され得る。Ｍ４  ３４６ｄのソースはＭ６  ３４６ｆのドレインに接続され得る。Ｍ６  ３４６ｆのゲートはＶＤＤ３４０に接続され得、Ｍ６  ３４６ｆのソースは接地に接続され得る。
【００３４】
Ｖｉｎｐ３３６がデジタル論理高（ｌｏｇｉｃ＿１）であり、Ｖｉｎｎ３３８がデジタル論理低（ｌｏｇｉｃ＿０）であるとき、Ｍ１  ３４６ａとＭ４  ３４６ｄとＭ６  ３４６ｆとはオンにされ、Ｍ２  ３４６ｂとＭ３  ３４６ｃとＭ５  ３４６ｅとはオフにされる。Ｖｏｕｔｐ３２６ａを介して受信機２１２に送られる電流Ｉpは、式（１）を使用して見つけられ得る。
【数１】
0005852212.tif 000003
【００３５】
式（１）において、ＲM1はＭ１  ３４６ａの抵抗（一般に５０オーム（Ω））であり、Ｒinrcvrは受信機２１２の抵抗３２７であり（高速受信機２１２は１００オーム（Ω）の差動入力インピーダンスを有し）、Ｒ(M4+M6)は、Ｍ４  ３４６ｄとＭ６  ３４６ｆとの直列組合せの抵抗（一般に５０オーム（Ω））である。電流Ｉpは、Ｍ１  ３４６ａとＭ４  ３４６ｄとＭ６  ３４６ｆとを通るミリアンペア（ｍＡ）単位の電流である。Ｉpは、一般に４００／２００＝２ｍＡである。Ｖｏｕｔｐ−Ｖｏｕｔｎ＝＋２００ｍＶであり、デジタル論理高（ｌｏｇｉｃ＿１）を示す。同様に、Ｖｉｎｎ３３８がデジタル論理高（ｌｏｇｉｃ＿１）であるとき、Ｖｉｎｐ３３６はデジタル論理低（ｌｏｇｉｃ＿０）であり、Ｖｏｕｔｎを介して受信機２１２に送られる電流Ｉnは２ｍＡであり、Ｖｏｕｔｐ−Ｖｏｕｔｎ＝−２００ｍＶであり、デジタル論理低（ｌｏｇｉｃ＿０）を示す。
【００３６】
上記で説明したように、電圧駆動型シングルエンド終端ドライバ２２４の使用は、送信機から受信機２１２への信号損失を生じることがある。プリエンファシスエンコーダ回路３２０の使用は、帯域幅をブーストし、送信機から受信機２１２への信号損失を低減し得る。プリエンファシスエンコーダ回路３２０は、４つのトランジスタ、Ｍ７  ３４６ｇと、Ｍ８  ３４６ｈと、Ｍ９  ３４６ｉと、Ｍ１０  ３４６ｊとを含み得る。Ｍ７  ３４６ｇと、Ｍ８  ３４６ｈと、Ｍ９  ３４６ｉと、Ｍ１０  ３４６ｊとは、それぞれＮＭＯＳトランジスタであり得る。
【００３７】
Ｖｉｎｎ３３８とプリエンファシス信号（ｅｍｐｈ）３４２とは第３のＡＮＤゲート３４４ｃに入力され得る。第３のＡＮＤゲート３４４ｃの出力はＭ７  ３４６ｇのゲートに接続され得る。Ｍ７  ３４６ｇのドレインはＶｏｕｔｐ３２６ａに接続され得、Ｍ７  ３４６ｇのソースはＭ８  ３４６ｈのドレインに接続され得る。Ｍ８  ３４６ｈのゲートは（より速いプリエンファシスのターンオンのために）ＶＤＤ３４０に接続され得、Ｍ８  ３４６ｇのソースは接地に接続され得る。したがって、Ｍ７  ３４６ｇがオンにされたとき（すなわち、第３のＡＮＤゲート３４４ｃの出力が高であるとき（Ｖｉｎｎ３３８がデジタル高に遷移したとき））、Ｍ７  ３４６ｇとＭ８  ３４６ｈとは、互いに直列であり、Ｍ３  ３４６ｃとＭ５  ３４６ｅと並列である。
【００３８】
Ｖｉｎｐ３３６とプリエンファシス信号（ｅｍｐｈ）３４２とは第４のＡＮＤゲート３４４ｄに入力され得る。第４のＡＮＤゲート３４４ｄの出力は、Ｍ９  ３４６ｉのゲートに接続され得る。Ｍ９  ３４６ｉのドレインはＶｏｕｔｎ３２６ｂに接続され得、Ｍ９  ３４６ｉのソースはＭ１０  ３４６ｊのドレインに接続され得る。Ｍ１０  ３４６ｊのゲートは（より速いプリエンファシスのターンオンのために）ＶＤＤ３４０に接続され得、Ｍ１０  ３４６ｊのソースは接地に接続され得る。したがって、Ｍ９  ３４６ｉがオンにされたとき（すなわち、第４のＡＮＤゲート３４４ｄの出力が高であるとき（Ｖｉｎｐ３３６がデジタル高に遷移したとき））、Ｍ９  ３４６ｉとＭ１０  ３４６ｊとは、互いに直列であり、Ｍ４  ３４６ｄとＭ６  ３４６ｆと並列である。
【００３９】
ＭＩＰＩ仕様では、シングルエンド負荷キャパシタンスが最高１０ピコファラド（ｐＦ）まで指定され、帯域幅をブーストするためにプリエンファシスが必要とされる。Ｖｉｎｐ３３６がデジタル論理高（ｌｏｇｉｃ＿１）からデジタル論理低（ｌｏｇｉｃ＿０）に遷移した（したがって、Ｖｉｎｎ３３８がデジタル論理低（ｌｏｇｉｃ＿０）からデジタル論理高（ｌｏｇｉｃ＿１）に遷移した）とき、プリエンファシスエンコーダ２２０は、プリエンファシス信号（ｅｍｐｈ）３４２をデジタル論理高（ｌｏｇｉｃ＿１）に強制する。同様に、Ｖｉｎｐ３３６がデジタル論理低（ｌｏｇｉｃ＿０）からデジタル論理高（ｌｏｇｉｃ＿１）に遷移した（したがって、Ｖｉｎｎ３３８がデジタル論理高（ｌｏｇｉｃ＿１）からデジタル論理低（ｌｏｇｉｃ＿０）に遷移した）とき、プリエンファシスエンコーダ２２０は、プリエンファシス信号（ｅｍｐｈ）３４２をデジタル論理高（ｌｏｇｉｃ＿１）に強制する。プリエンファシス信号（ｅｍｐｈ）３４２を取得することについて、図８に関して以下で説明する。
【００４０】
プリエンファシス信号（ｅｍｐｈ）３４２がデジタル論理高（ｌｏｇｉｃ＿１）であるとき、第３のＡＮＤゲート３４４ｃはデジタル論理高（ｌｏｇｉｃ＿１）を出力し、Ｍ７  ３４６ｇはオンになる。したがって、Ｍ７  ３４６ｇとＭ８  ３４６ｈとの直列組合せは、いま、Ｍ３  ３４６ｃとＭ５  ３４６ｅとの直列組合せと並列である。ノードＶｏｕｔｐ３２６ａにおいて見られるシングルエンド抵抗は、ＲVoutpとして表され得、式（２）に従って低減される。
【数２】
0005852212.tif 000004
【００４１】
Ｍ７  ３４６ｇとＭ８  ３４６ｈとの直列抵抗はＲ(M7+M8)として表され、Ｍ３  ３４６ｃとＭ５  ３４６ｅとの直列抵抗はＲ(M3+M5)として表される。Ｒ(M7+M8)＝５０オーム（Ω）およびＲ(M3+M5)＝５０オーム（Ω）である場合、ノードＶｏｕｔｐ３２６ａにおいて見られるシングルエンド抵抗はＲVoutp＝２５オーム（Ω）である。上記の式（１）を使用すると、ノードＶｏｕｔｐ３２６ａを通る電流Ｉpは２ｍＡから２．２９ｍＡになり、それにより、示されたデータ遷移における信号絶対値が増大する。これにより、出力信号の立上り時間または立下り時間が低減される。
【００４２】
同様に、プリエンファシス信号（ｅｍｐｈ）３４２がデジタル論理高（ｌｏｇｉｃ＿１）であるとき、第４のＡＮＤゲート３４４ｄはデジタル論理高（ｌｏｇｉｃ＿１）を出力し、Ｍ９  ３４６ｉはオンになる。したがって、Ｍ９  ３４６ｉとＭ１０  ３４６ｊとの直列組合せは、いま、Ｍ４  ３４６ｄとＭ６  ３４６ｆとの直列組合せと並列である。ノードＶｏｕｔｎ３２６ｂにおいて見られるシングルエンド抵抗は、ＲVoutnとして表され得、式（３）に従って低減される。
【数３】
0005852212.tif 000005
【００４３】
Ｍ９  ３４６ｉとＭ１０  ３４６ｊとの直列抵抗はＲ(M9+M10)として表され、Ｍ４  ３４６ｄとＭ６  ３４６ｆとの直列抵抗はＲ(M4+M6)として表される。Ｒ(M9+M10)＝５０オーム（Ω）およびＲ(M4+M6)＝５０オーム（Ω）である場合、ノードＶｏｕｔｎ３２６ｂにおいて見られるシングルエンド抵抗は、ＲVoutn＝２５オーム（Ω）である。ノードＶｏｕｔｎ３２６ｂを通る電流Ｉnは２ｍＡから２．２９ｍＡになり、それにより、示されたデータ遷移における信号絶対値が増大する。これにより、出力信号の立上り時間または立下り時間が低減される。プリエンファシス信号（ｅｍｐｈ）３４２は、データ遷移後のあるビット時間の間、高のままであり得る。
【００４４】
図４は、電圧駆動型シングルエンド終端ドライバ２２４においてプリエンファシス技法を使用するための方法４００の流れ図である。方法４００はプリエンファシス送信機３０８によって実行され得る。４０２において、プリエンファシス送信機３０８は、デジタルデータストリーム１０６中の遷移を検出する。遷移は、Ｄａｔａ＿ｐ２２２ａとＤａｔａ＿ｎ２２２ｂの両方において生じ得る。次いで、４０４において、プリエンファシス送信機３０８は、検出された遷移に従ってソース判断抵抗を調整する。４０６において、プリエンファシス送信機３０８は、調整されたソース判断抵抗から利得を取得し得る。取得された利得は、プリエンファシス送信機３０８によって出力された電流の増加であり得る。次いで、４０８において、プリエンファシス送信機３０８は、ビット時間の後にソース判断抵抗を再調整する。
【００４５】
図５は、電圧駆動型シングルエンド終端ドライバ２２４においてプリエンファシス技法を使用するための別の方法５００の流れ図である。方法５００はプリエンファシス送信機３０８によって実行され得る。５０２において、プリエンファシス送信機３０８は、デジタルデータストリーム１０６中の遷移を検出する。遷移は、デジタル論理低（ｌｏｇｉｃ＿０）からデジタル論理高（ｌｏｇｉｃ＿１）への遷移またはデジタル論理高（ｌｏｇｉｃ＿１）からデジタル論理低（ｌｏｇｉｃ＿０）への遷移のいずれかであり得る。
【００４６】
５０４において、プリエンファシス送信機３０８は、出力ノード３２６と接地との間の抵抗を減少させるためにトランジスタをオンにする。一構成では、トランジスタはＭ７  ３４６ｇであり得、出力ノード３２６はノードＶｏｕｔｐ３２６ａであり得る。別の構成では、トランジスタはＭ９  ３４６ｉであり得、出力ノード３２６はノードＶｏｕｔｎ３２６ｂであり得る。Ｍ７  ３４６ｇをオンにすることによって、Ｍ７  ３４６ｇとＭ８  ３４６ｈとの直列組合せはＭ３  ３４６ｃとＭ５  ３４６ｅとの直列組合せと並列に配置され、それにより、ノードＶｏｕｔｐ３２６ａにおいて見られるシングルエンド抵抗が低減され、５０６において、あるビット時間の間、出力ノードＶｏｕｔｐ３２６ａに追加の電流が供給される。同様に、Ｍ９  ３４６ｉをオンにすることによって、Ｍ９  ３４６ｉとＭ１０  ３４６ｊとの直列組合せはＭ４  ３４６ｄとＭ６  ３４６ｆとの直列組合せと並列に配置され、それにより、ノードＶｏｕｔｎ３２６ｂにおいて見られるシングルエンド抵抗が低減され、５０６において、あるビット時間の間、出力ノードＶｏｕｔｐ３２６ｂに追加の電流が供給される。
【００４７】
５０８において、プリエンファシス送信機３０８は、次のビット時間の間、遷移が検出されるかどうかを判断する。次のビット時間の間、遷移が検出された場合、５０６において、プリエンファシス送信機３０８は、あるビット時間の間、出力ノード３２６に追加の電流を供給する（すなわち、トランジスタをオンにされた状態に保つ）。次のビット時間の間、遷移が検出されなかった場合、５１０において、プリエンファシス送信機３０８はトランジスタをオフにする。次いで、５０２において、プリエンファシス送信機３０８は、デジタルデータストリーム１０６中の別の遷移を検出する。
【００４８】
図６は、データストリーム６４８、データ論理６５８およびプリエンファシス信号（ｅｍｐｈ）６４２を示すタイミング図である。データストリーム６４８はプリエンファシス送信機３０８の出力であり得る。たとえば、データストリーム６４８は、ノードＶｏｕｔｐ３２６ａまたはノードＶｏｕｔｎ３２６ｂにおける出力であり得る。データストリーム６４８は、デジタル論理高（ｌｏｇｉｃ＿１）６５２とデジタル論理低（ｌｏｇｉｃ＿０）６５４との間で循環し得る。データストリーム６４８は、各ビット時間６５９の始めに変化し得る。
【００４９】
データストリーム６４８のデジタル論理はデータ論理６５８中に示され得る。データストリーム６４８がデジタル論理高（ｌｏｇｉｃ＿１）６５２にあるとき、データ論理６５８は高である。データストリーム６４８がデジタル論理低（ｌｏｇｉｃ＿０）６５４にあるとき、データ論理６５８は低である。プリエンファシス信号（ｅｍｐｈ）６４２も示されている。データストリーム６４８（したがってデータ論理６５８）が遷移を受けるときはいつでも、プリエンファシス信号（ｅｍｐｈ）６４２は低から高になり得る。たとえば、データストリーム６４８がデジタル論理高（ｌｏｇｉｃ＿１）６５２からデジタル論理低（ｌｏｇｉｃ＿０）６５４に進む場合、そのビット時間６５９の間、プリエンファシス信号（ｅｍｐｈ）６４２は高に進む。また、データストリーム６４８がデジタル論理低（ｌｏｇｉｃ＿０）６５４からデジタル論理高（ｌｏｇｉｃ＿１）６５２に進む場合、そのビット時間６５９の間、プリエンファシス信号（ｅｍｐｈ）６４２は高に進む。
【００５０】
ビット時間６５９の間、プリエンファシス信号（ｅｍｐｈ）６４２が高であるとき、そのビット時間６５９の間、データストリーム６４８は（増加した電流の形態で）ブーストを受信する。したがって、プリエンファシス信号（ｅｍｐｈ）６４２が高であるビット時間６５９において、データストリーム６４８は、デジタル論理高（ｌｏｇｉｃ＿１）６５２から事前強調されたデジタル高６５０に、またはデジタル論理低（ｌｏｇｉｃ＿０）６５４から事前強調されたデジタル低６５６にブーストされる。
【００５１】
図７は、差分送信データストリーム７２６とプリエンファシス信号（ｅｍｐｈ）７４２とデータ論理７５８とを示すタイミング図である。差分送信データストリーム７２６、Ｔｘ＿ｄａｔａｐ７２６ａとＴｘ＿ｄａｔａｎ７２６ｂとは、プリエンファシス送信機３０８から送信された信号を表し、１８０度位相シフトによって分離され得る。したがって、Ｔｘ＿ｄａｔａｎ７２６ｂがデジタル論理高（ｌｏｇｉｃ＿１）７５２に進むとき、Ｔｘ＿ｄａｔａｐ７２６ａはデジタル論理低（ｌｏｇｉｃ＿０）７５４に進む。データ論理７５８は、Ｔｘ＿ｄａｔａｐ７２６ａデータストリームのデジタル論理を指す。Ｔｘ＿ｄａｔａｐ７２６ａがデジタル論理高（ｌｏｇｉｃ＿１）７５２に進むとき、データ論理７５８は高になり、Ｔｘ＿ｄａｔａｐ７２６ａがデジタル論理低（ｌｏｇｉｃ＿０）７５４に進むとき、データ論理７５８は低になる。
【００５２】
プリエンファシス信号（ｅｍｐｈ）７４２も示されている。Ｔｘ＿ｄａｔａｐ７２６ａがデジタル論理高（ｌｏｇｉｃ＿１）７５２からデジタル論理低（ｌｏｇｉｃ＿０）７５４に遷移する（および、Ｔｘ＿ｄａｔａｎ７２６ｂがデジタル論理低（ｌｏｇｉｃ＿０）７５４からデジタル論理高（ｌｏｇｉｃ＿１）７５２に遷移する）とき、またはＴｘ＿ｄａｔａｐ７２６ａがデジタル論理低（ｌｏｇｉｃ＿０）７５４からデジタル論理高（ｌｏｇｉｃ＿１）７５２に遷移する（および、Ｔｘ＿ｄａｔａｎ７２６ｂがデジタル論理高（ｌｏｇｉｃ＿１）７５２からデジタル論理低（ｌｏｇｉｃ＿０）７５４に遷移する）とき、プリエンファシス信号（ｅｍｐｈ）７４２は低から高に進み得る。Ｔｘ＿ｄａｔａｐ７２６ａが遷移するときはいつでも、Ｔｘ＿ｄａｔａｎ７２６ｂも遷移する。プリエンファシス信号（ｅｍｐｈ）７４２が高であるとき、Ｔｘ＿ｄａｔａｐ７２６ａとＴｘ＿ｄａｔａｎ７２６ｂとの両方がブーストを受信する。たとえば、第１のビット時間７５９において、プリエンファシス信号（ｅｍｐｈ）７４２が高であるとき、Ｔｘ＿ｄａｔａｎ７２６ａは、事前強調されたデジタル低７５６にブーストされ、Ｔｘ＿ｄａｔａｐ７２６ａは、事前強調されたデジタル高７５０にブーストされる。
【００５３】
図８は、プリエンファシス信号（ｅｍｐｈ）８４２の生成を示すブロック図である。ビット時間７５９の間、データ信号８６０が遅延８６２されて、遅延データ信号データ＋１  ８６４が取得され得る。ＸＯＲブロック８６６は、データ信号８６０と遅延データ信号データ＋１  ８６４とを受信し得る。次いで、ＸＯＲブロック８６６はプリエンファシス信号（ｅｍｐｈ）８４２を出力し得る。したがって、プリエンファシス信号（ｅｍｐｈ）８４２は、データ信号８６０と遅延データ信号データ＋１  ８６４が等しくない（遷移を表す）ときはいつでも高であり、データ信号８６０と遅延データ信号データ＋１  ８６４が等しい（遷移なしを表す）ときはいつでも低である。ビットは正しい値に安定するのに十分な時間を有し、受信機２１２はより低い周波数においてより高い利得を有するので、１または０の長いストリングはプリエンファシスを必要としない。プリエンファシス信号（ｅｍｐｈ）８４２を以下の表２に示す。
【表２】
0005852212.tif 000006
【００５４】
図９に、電子デバイス９０１内に含まれ得るいくつかの構成要素を示す。電子デバイス９０１は、アクセス端末、移動局、ユーザ機器（ＵＥ）、アクセス局、基地局などであり得る。電子デバイス９０１はプロセッサ９０３を含む。プロセッサ９０３は、汎用シングルまたはマルチチップマイクロプロセッサ（たとえば、ＡＲＭ）、専用マイクロプロセッサ（たとえば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ９０３は中央処理ユニット（ＣＰＵ）と呼ばれることがある。図９の電子デバイス９０１中に単一のプロセッサ９０３のみを示しているが、代替構成では、プロセッサの組合せ（たとえば、ＡＲＭとＤＳＰ）が使用され得る。
【００５５】
電子デバイス９０１はまた、メモリ９０５を含む。メモリ９０５は、電子情報を記憶することが可能な任意の電子的構成要素であり得る。メモリ９０５は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭ中のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタなど、およびそれらの組合せとして実施され得る。
【００５６】
データ９０７および命令９０９はメモリ９０５に記憶され得る。命令９０９は、本明細書で開示する方法を実装するためにプロセッサ９０３によって実行可能であり得る。命令９０９を実行することは、メモリ９０５に記憶されたデータ９０７の使用を含み得る。プロセッサ９０３が命令９０９を実行すると、命令９０９ａの様々な部分がプロセッサ９０３上にロードされ得、様々ないくつかのデータ９０７ａがプロセッサ９０３上にロードされ得る。
【００５７】
電子デバイス９０１はまた、電子デバイス９０１との間での信号の送信および受信を可能にするために、送信機９１１と受信機９１３とを含み得る。送信機９１１と受信機９１３とはトランシーバ９１５と総称されることがある。アンテナ９１７はトランシーバ９１５に電気的に結合され得る。電子デバイス９０１はまた、複数の送信機、複数の受信機、複数のトランシーバおよび／または追加のアンテナ（図示せず）を含み得る。
【００５８】
電子デバイス９０１の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどを含み得る１つまたは複数のバスによって互いに結合され得る。明快のために、図９では、様々なバスをバスシステム９２１として示してある。
【００５９】
本明細書に記載の技法は、直交多重化方式に基づく通信システムを含む様々な通信システムに使用され得る。そのような通信システムの例には、直交周波数分割多元接続（ＯＦＤＭＡ）システム、シングルキャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）システムなどがある。ＯＦＤＭＡシステムは、全システム帯域幅を複数の直交サブキャリアに区分する変調技法である、直交周波数分割多重化（ＯＦＤＭ）を利用する。これらのサブキャリアは、トーン、ビンなどと呼ばれることもある。ＯＦＤＭでは、各サブキャリアはデータで独立して変調され得る。ＳＣ−ＦＤＭＡシステムは、システム帯域幅にわたって分散されたサブキャリア上で送信するためのインターリーブされたＦＤＭＡ（ＩＦＤＭＡ）、隣接するサブキャリアのブロック上で送信するための局所ＦＤＭＡ（ＬＦＤＭＡ）、または隣接するサブキャリアの複数のブロック上で送信するための拡張ＦＤＭＡ（ＥＦＤＭＡ）を利用し得る。一般に、変調シンボルは、ＯＦＤＭでは周波数領域で、ＳＣ−ＦＤＭＡでは時間領域で送られる。
【００６０】
「判断」という用語は、多種多様なアクションを包含し、したがって、「判断」は、計算、算出、処理、導出、調査、探索（たとえば、テーブル、データベースまたは別のデータ構造での探索）、確認などを含むことができる。また、「判断」は、受信（たとえば、情報を受信すること）、アクセス（たとえば、メモリ中のデータにアクセスすること）などを含むことができる。また、「判断」は、解決、選択、選定、確立などを含むことができる。
【００６１】
「に基づいて」という句は、別段に明記されていない限り、「のみに基づいて」を意味しない。言い換えれば、「に基づいて」という句は、「のみに基づいて」と「に少なくとも基づいて」の両方を表す。
【００６２】
「プロセッサ」という用語は、汎用プロセッサ、中央処理ユニット（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、状態機械などを包含するものと広く解釈されたい。いくつかの状況下では、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを指すことがある。「プロセッサ」という用語は、処理デバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは他のそのような構成を指すことがある。
【００６３】
「メモリ」という用語は、電子情報を記憶することが可能な任意の電子的構成要素を包含するものと広く解釈されたい。メモリという用語は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気または光学データストレージ、レジスタなど、様々なタイプのプロセッサ可読媒体を指すことがある。プロセッサがメモリから情報を読み取り、および／または情報をメモリに書き込むことができる場合、メモリはプロセッサと電子通信していると言われる。プロセッサに一体化されたメモリはプロセッサと電子通信している。
【００６４】
「命令」および「コード」という用語は、任意のタイプの（１つまたは複数の）コンピュータ可読ステートメントを含むものと広く解釈されたい。たとえば、「命令」および「コード」という用語は、１つまたは複数のプログラム、ルーチン、サブルーチン、関数、プロシージャなどを指すことがある。「命令」および「コード」は、単一のコンピュータ可読ステートメントまたは多くのコンピュータ可読ステートメントを備え得る。
【００６５】
本明細書で説明する機能は、ハードウェアによって実行されるソフトウェアまたはファームウェアで実装され得る。機能は、１つまたは複数の命令としてコンピュータ可読媒体上に記憶され得る。「コンピュータ可読媒体」または「コンピュータプログラム製品」という用語は、コンピュータまたはプロセッサによってアクセスされ得る任意の有形記憶媒体を指す。限定ではなく例として、コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備え得る。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。
【００６６】
本明細書で開示した方法は、説明した方法を達成するための１つまたは複数のステップまたはアクションを備える。本方法のステップおよび／またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、説明されている方法の適切な動作のためにステップまたはアクションの特定の順序が必要とされない限り、特定のステップおよび／またはアクションの順序および／または使用は、特許請求の範囲から逸脱することなく修正され得る。
【００６７】
さらに、図４および図５によって示されたものなど、本明細書で説明する方法および技法を実行するためのモジュールおよび／または他の適切な手段は、デバイスによってダウンロードされ、および／または他の方法で取得され得ることを了解されたい。たとえば、デバイスは、本明細書で説明した方法を実行するための手段の転送を可能にするために、サーバに結合され得る。代替的に、本明細書で説明する様々な方法は、記憶手段をデバイスに結合するかまたは与えるときにデバイスが様々な方法を獲得し得るように、記憶手段（たとえば、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、コンパクトディスク（disc）（ＣＤ）またはフロッピーディスク（disk）などの物理的記憶媒体など）によって提供され得る。
【００６８】
特許請求の範囲は、上記に示した正確な構成および構成要素に限定されないことを理解されたい。特許請求の範囲から逸脱することなく、本明細書で説明したシステム、方法、および装置の構成、動作および詳細において、様々な修正、変更および変形が行われ得る。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］プリエンファシスのために構成された送信機であって、
第１の終端点と第２の終端点とを備える電圧駆動型シングルエンド終端ドライバ回路と、
プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備える、送信機。
［２］前記送信機が、
データストリーム中の遷移を検出することと、
ソース判断抵抗を調整することと、
前記調整されたソース判断抵抗から利得を取得することとによって、伝送線路における信号損失を低減する、［１］に記載の送信機。
［３］前記利得が、高い周波数に起因する前記伝送線路における損失を補償するために前記伝送線路に供給される追加の電流を備える、［２］に記載の送信機。
［４］前記プリエンファシスエンコーダ回路は、前記プリエンファシス信号がデジタル高であるとき、前記電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減する、［１］に記載の送信機。
［５］前記電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、前記プリエンファシス信号がビット時間の間デジタル高にある、［１］に記載の送信機。
［６］前記プリエンファシス信号が、前記データ信号と前記データ信号の遅延バージョンとのＸＯＲ組合せである、［５］に記載の送信機。
［７］前記プリエンファシスエンコーダ回路が、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第２のＮＭＯＳトランジスタと、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号と前記プリエンファシス信号とを受信し、前記第１のＡＮＤゲートの出力が前記第１のＮＭＯＳトランジスタのゲートに接続された、第１のＡＮＤゲートとを備える、［１］に記載の送信機。
［８］前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、［７］に記載の送信機。
［９］前記第１のＡＮＤゲートは、前記第１の入力信号と前記プリエンファシス信号が両方ともデジタル高であるときに前記第１のＮＭＯＳトランジスタをオンにし、前記第１のＮＭＯＳトランジスタがオンにされたとき、前記第１の終端点についてのソース判断抵抗が低減される、［７］に記載の送信機。
［１０］前記低減されたソース判断抵抗が前記第１の終端点の出力において利得を生成する、［９］に記載の送信機。
［１１］前記プリエンファシスエンコーダ回路が、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第４のＮＭＯＳトランジスタと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号と前記プリエンファシス信号とを受信し、前記第３のＮＭＯＳトランジスタがオンにされたとき、前記第２の終端点についてのソース判断抵抗が低減される、第２のＡＮＤゲートとをさらに備える、［７］に記載の送信機。
［１２］前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、［１１］に記載の送信機。
［１３］前記第１の入力信号と前記第２の入力信号とが、互いに１８０度位相シフトである差動入力信号である、［１１］に記載の送信機。
［１４］前記第１の終端点と前記第２の終端点とが、互いに１８０度位相シフトである差動出力信号を出力する、［１］に記載の送信機。
［１５］前記電圧駆動型シングルエンド終端ドライバ回路が、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタと、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタと、
第５のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第５のＮＭＯＳトランジスタと、
第６のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第６のＮＭＯＳトランジスタとを備える、［１］に記載の送信機。
［１６］前記第３のＮＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有し、前記第４のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、［１５］に記載の送信機。
［１７］前記電圧駆動型シングルエンド終端ドライバ回路が、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号とデジタル高信号とを受信し、前記第１のＮＭＯＳトランジスタのソースが前記第１の終端点に接続され、前記第１のＮＭＯＳトランジスタのドレインがソース電圧に接続され、前記第１のＡＮＤゲートの出力が前記第１のＮＭＯＳトランジスタのゲートと前記第４のＮＭＯＳトランジスタのゲートとに接続された、第１のＡＮＤゲートと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号とデジタル高信号とを受信し、前記第２のＮＭＯＳトランジスタのソースが前記第２の終端点に接続され、前記第２のＮＭＯＳトランジスタのドレインが前記ソース電圧に接続され、前記第２のＡＮＤゲートの出力が前記第２のＮＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとに接続された、第２のＡＮＤゲートとをさらに備える、［１５］に記載の送信機。
［１８］伝送線路における信号損失を低減するための方法であって、
データストリーム中の遷移を検出することと、
ソース判断抵抗を調整することと、
前記調整されたソース判断抵抗から利得を取得することとを備える、方法。
［１９］ソース判断抵抗を調整することが、トランジスタをオンにすることを備え、前記ソース判断抵抗が出力ノードと接地との間の抵抗である、［１８］に記載の方法。
［２０］前記調整されたソース判断抵抗から利得を取得することが、あるビット時間の間、前記出力ノードに追加の電流を供給することを備える、［１９］に記載の方法。
［２１］次のビット時間の間、前記データストリーム中に遷移が検出された場合、前記次のビット時間の間、前記出力ノードに追加の電流を供給することをさらに備える、［２０］に記載の方法。
［２２］次のビット時間の間、前記データストリーム中に遷移が検出されなかった場合、前記次のビット時間の間、前記トランジスタをオフにすることをさらに備える、［２０］に記載の方法。
［２３］前記方法が送信機によって実行される、［１８］に記載の方法。
［２４］前記送信機が、
第１の終端点と第２の終端点とを備える電圧駆動型シングルエンド終端ドライバ回路と、
プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備える、［２３］に記載の方法。
［２５］前記プリエンファシスエンコーダ回路は、前記プリエンファシス信号がデジタル高であるとき、前記電圧駆動型シングルエンド終端ドライバ回路中のソース判断抵抗を低減する、［２４］に記載の方法。
［２６］前記電圧駆動型シングルエンド終端ドライバ回路に入力されたデータ信号中に遷移が検出されたとき、前記プリエンファシス信号がビット時間の間デジタル高にある、［２４］に記載の方法。
［２７］前記プリエンファシス信号が、データ信号と前記データ信号の遅延バージョンとのＸＯＲ組合せである、［２６］に記載の方法。
［２８］前記プリエンファシスエンコーダ回路が、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第２のＮＭＯＳトランジスタと、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号と前記プリエンファシス信号とを受信し、前記第１のＡＮＤゲートの出力が前記第１のＮＭＯＳトランジスタのゲートに接続された、第１のＡＮＤゲートとを備える、［２７］に記載の方法。
［２９］前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、［２８］に記載の方法。
［３０］前記第１のＡＮＤゲートは、前記第１の入力信号と前記プリエンファシス信号が両方ともデジタル高であるとき、前記第１のＮＭＯＳトランジスタをオンにし、前記第１のＮＭＯＳトランジスタがオンにされたとき、前記第１の終端点についてのソース判断抵抗が低減される、［２８］に記載の方法。
［３１］低減されたソース判断抵抗が前記第１の終端点の出力における利得を生成する、［３０］に記載の方法。
［３２］前記プリエンファシスエンコーダ回路が、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第４のＮＭＯＳトランジスタと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号と前記プリエンファシス信号とを受信し、前記第３のＮＭＯＳトランジスタがオンにされたとき、前記第２の終端点についてのソース判断抵抗が低減される、第２のＡＮＤゲートとをさらに備える、［３０］に記載の方法。
［３３］前記第３のＮＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、［３２］に記載の方法。
［３４］前記第１の入力信号と前記第２の入力信号とが、互いに１８０度位相シフトである差動入力信号である、［３２］に記載の方法。
［３５］前記第１の終端点と前記第２の終端点とが、互いに１８０度位相シフトである差動出力信号を出力する、［２４］に記載の方法。
［３６］前記電圧駆動型シングルエンド終端ドライバ回路が、
第１のｎ形金属酸化物半導体（ＮＭＯＳ）トランジスタと、
第２のＮＭＯＳトランジスタと、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタと、
第５のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタとが前記第１の終端点と接地との間で直列である、第５のＮＭＯＳトランジスタと、
第６のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとが前記第２の終端点と接地との間で直列である、第６のＮＭＯＳトランジスタとを備える、［２４］に記載の方法。
［３７］前記第３のＮＭＯＳトランジスタと前記第５のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有し、前記第４のＮＭＯＳトランジスタと前記第６のＮＭＯＳトランジスタとの前記直列組合せが５０オームの抵抗を有する、［３６］に記載の方法。
［３８］前記電圧駆動型シングルエンド終端ドライバ回路が、
第１のＡＮＤゲートであって、前記第１のＡＮＤゲートが第１の入力信号とデジタル高信号とを受信し、前記第１のＮＭＯＳトランジスタのソースが前記第１の終端点に接続され、前記第１のＮＭＯＳトランジスタのドレインがソース電圧に接続され、前記第１のＡＮＤゲートの出力が前記第１のＮＭＯＳトランジスタのゲートと前記第４のＮＭＯＳトランジスタのゲートとに接続された、第１のＡＮＤゲートと、
第２のＡＮＤゲートであって、前記第２のＡＮＤゲートが第２の入力信号とデジタル高信号とを受信し、前記第２のＮＭＯＳトランジスタのソースが前記第２の終端点に接続され、前記第２のＮＭＯＳトランジスタのドレインが前記ソース電圧に接続され、前記第２のＡＮＤゲートの出力が前記第２のＮＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとに接続された、第２のＡＮＤゲートとをさらに備える、［３６］に記載の方法。
［３９］伝送線路における信号損失を低減するために構成された電子デバイスであって、
データストリーム中の遷移を検出するための手段と、
ソース判断抵抗を調整するための手段と、
前記調整されたソース判断抵抗から利得を取得するための手段とを備える、電子デバイス。
［４０］ソース判断抵抗を調整するための前記手段が、トランジスタをオンにするための手段を備え、前記ソース判断抵抗が出力ノードと接地との間の抵抗である、［３９］に記載の電子デバイス。
［４１］前記調整されたソース判断抵抗から利得を取得するための前記手段が、あるビット時間の間、前記出力ノードに追加の電流を供給するための手段を備える、［４０］に記載の電子デバイス。
［４２］次のビット時間の間、前記データストリーム中に遷移が検出された場合、前記次のビット時間の間、前記出力ノードに追加の電流を供給するための手段をさらに備える、［４１］に記載の電子デバイス。
［４３］次のビット時間の間、前記データストリーム中に遷移が検出されなかった場合、前記次のビット時間の間、前記トランジスタをオフにするための手段をさらに備える、［４１］に記載の電子デバイス。
［４４］前記電子デバイスが送信機を備え、前記送信機が、
第１の終端点と第２の終端点とを備える電圧駆動型シングルエンド終端ドライバ回路と、
プリエンファシス信号を受信するプリエンファシスエンコーダ回路とを備える、［３９］に記載の電子デバイス。
【図１】
0005852212.tif 000007
【図２】
0005852212.tif 000008
【図３】
0005852212.tif 000009
【図４】
0005852212.tif 000010
【図５】
0005852212.tif 000011
【図６】
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【図７】
0005852212.tif 000013
【図８】
0005852212.tif 000014
【図９】
0005852212.tif 000015