(57)【特許請求の範囲】
【請求項１】
Ｎ個の隣接行のＰ個のピクセルを備える電荷転送イメージ・センサであって、２つの連続行に属する同一ランクの前記隣接ピクセルが、それぞれ、少なくとも１個のフォトダイオード（ＰＨ１ｉ，ＰＨ２ｉ）および前記フォトダイオードに隣接する１個の蓄積ゲート（Ｇ１ｉ，Ｇ２ｉ）の交互配置により構成され、前記ゲートが第１の型の導電性の活性層（１２）を覆い、前記フォトダイオードが前記活性層内において第２の型の導電性の個別領域（１４）により形成されており、この個別領域が前記活性層の基準電位に接続されている前記第１の型の個別表面領域（１６）により覆われている電荷転送イメージ・センサにおいて、
前記ゲートのそれぞれが、前記活性層の上から見られる本体と、該本体の電荷の転送の方向の上流側のみに配され該本体から該上流側に伸びる一連の狭いフィンガ（２０）を含み、前記狭いフィンガの前記上流側の終端部が前記ゲートの上流に位置するフォトダイオードに隣接し、前記狭いフィンガが前記活性層の基準電位に接続されている前記第１の型の導電性のドープ絶縁領域（１８）により相互に隔てられており、このドープ絶縁領域のドーピングが前記個別表面領域より濃くなっており、これらのドープ絶縁領域が前記ゲートの本体と前記フォトダイオードとの間に配置され、
前記狭いフィンガの前記上流側の終端部が、前記ゲートの上流に位置するフォトダイオードに隣接する該ゲートの狭い帯の部分（２２）により相互に接続され、前記ドープ絶縁領域（１８）は、各々前記ゲートの２つの狭いフィンガと前記ゲートの狭い帯の一部分と前記ゲートの本体の一部分とにより画定される
ことを特徴とする、電荷転送イメージ・センサ。
【請求項２】
前記ドープ絶縁領域（１８）が前記フォトダイオードの前記個別表面領域（１６）より深いことを特徴とする、請求項１に記載のイメージ・センサ。
【請求項３】
前記フィンガが前記ゲートの本体を発端として完全に相互に隔てられることを特徴とする、請求項１または２に記載のイメージ・センサ。
【請求項４】
前記ドープ絶縁領域が前記２つのフィンガにより、前記ゲートの本体の一部分により、および前記狭い帯のゲートの部分により画定されることを特徴とする、請求項３に記載のイメージ・センサ。
【請求項５】
前記フィンガを隔てる前記第１の型の導電性の前記ドープ絶縁領域が、前記ピクセル・マトリクスと同じ集積回路上に形成されるトランジスタのソース領域およびドレイン領域と同一の濃度および同一の深さを有する領域であることを特徴とする、請求項１〜４のいずれかに記載のイメージ・センサ。
【請求項６】
積分時間の間にランクｉのピクセルの光により生成された電荷をこの期間の開始時に先行ランクのピクセルから受け取った電荷に加える方法により、種々の行の同一ランクのピクセル中にイメージ・ドットにより生成される電荷を合計して数行のピクセルにより同一イメージ・ラインを連続的に観測することを目的とする電荷積分式走査センサであることを特徴とする、請求項１〜５のいずれかに記載のイメージ・センサ。
【請求項７】
一連の電荷蓄積ノードおよび電荷電圧変換回路を含み、該電荷電圧変換回路の各々は、フォロワ・トランジスタおよびリセット・トランジスタを含む数個のトランジスタを含むことを特徴とする、請求項１〜６のいずれかに記載のイメージ・センサ。
【請求項８】
前記電荷電圧変換回路が、最初に前記電荷蓄積ノードの電位のリセット時のリセット・レベルを抽出し、次に前記マトリクスの最後の行から前記電荷蓄積ノードへの電荷の転送後に有効信号レベルを抽出する相関二重サンプリング回路に関連づけられることを特徴とする、請求項７記載のイメージ・センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージ・センサ、より具体的には、これに限定されないが、信号積分式走査センサ（またはＴＤＩセンサ、‘Ｔｉｍｅ  Ｄｅｌａｙ  Ｉｎｔｅｇｒａｔｉｏｎ’（時間遅延積分）線型センサ）に関する。このセンサでは、観測シーンがセンサの前を行に対し垂直に通過するときに、シーンの同一ラインを連続的に観測する数感光行により感知された連続イメージの加算により観測シーンのドット・ラインのイメージが再構成される。
【背景技術】
【０００２】
これらのセンサは、たとえば、衛星による地球の観測システムにおいて使用される。これらのセンサは、平行な数行の感光ピクセルを含む。種々の行を制御する回路のシーケンス制御（露光時間、次に光生成電荷の読み取りの制御）は、センサのすべての行が観測シーンの１ラインを見るように、観測シーンおよびセンサの相対変位に関して同期される。続いて、観測されたラインの各ドットについて生成された信号が１ドットずつ加え合わされる。
【０００３】
理論的信号／雑音比は、センサの行数Ｎの平方根の比で改善される。この行数は、アプリケーション（工業制御、地球観測、パノラマ歯科Ｘ線撮影またはマンモグラフィ）に応じて数行から１００行程度まで可能である。
【０００４】
また、同一行バーのピクセルの感度の非一様性およびピクセルの暗電流の非一様性は、種々の行からの信号の加算によりもたらされる平均化の結果として低減される。
【０００５】
ＣＣＤイメージ・センサ（ＣＣＤ：‘Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ’（電荷結合素子））では、１ドットずつの信号の加算は、先行行のピクセルにおいて生成・蓄積された電荷をシーンおよびセンサの相対変位に同期して１行のピクセルに転送することにより、自然にかつ読み取り雑音なしに行われた。観測されたイメージ・ラインにより生成された電荷のＮ倍の蓄積電荷を有する最後の行のピクセルを読み取ることができる。
【０００６】
通常のＣＣＤイメージ・センサ技術は、高い電力供給電圧を使用し、その電力消費量も大きい。この技術は、隣接し相互に重なる多結晶シリコン・ゲートの利用に基づいている。
【０００７】
イメージ・センサ技術は、これまでトランジスタによる能動ピクセルを使用するセンサを目指して開発されてきた。このセンサは、以降、簡略化のためにＣＭＯＳセンサと呼ぶことにする。これは、一般的に、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ−ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ（相補型金属酸化膜半導体））技術を使用して製造されるからである。これらのＣＭＯＳセンサでは、行→行→読み取り回路またはレジスタへの電荷の転送はもはや行われず、トランジスタによる能動ピクセルが光生成電荷を収集し、それらを電圧または電流に直接変換する。したがってセンサの種々の行が、その行により受け取られた光を表す電圧または電流を連続的に供給する。これらの構成では、これらの電流または電圧の加算を雑音なしに行うことはできない。したがって、電荷積分による走査センサを作ることは、困難である。しかし、この製造技術は単純であり、その消費電力は小さく、それは低い電圧の下で動作する。
【０００８】
しかしながら、電荷積分によるＣＭＯＳ走査センサを製造する試みが行われてきた。
【０００９】
特に、スイッチド・キャパシタの利用が試みられてきた。この方法では、受け取った連続電流を積分し、次に一列の数ピクセルから受け取った蓄積電荷を同一コンデンサに蓄積する（米国特許第６９０６７４９号明細書、国際公開第０１２６３８２号パンフレット）。
【００１０】
提供された別の解決方法では、１行のピクセルから到来する信号をデジタル値に変換し、連続するＮ行の同一ランクｊのピクセルに対応するデジタル値を蓄積するランクｊの蓄積レジスタ中に、行のランクｊのピクセルに対応するデジタル値を加算する（仏国特許第２９０６０８０号明細書）。
【００１１】
仏国特許第２９０６０８１号明細書の解決方法は、行のピクセルのフォトダイオードに先行行のピクセルの出力電圧を印加することであるが、その目的は、フォトダイオードを切り離して光による新しい電荷を積分する前に、その中に前のピクセルからの電荷をコピーすることにより、積分時間の終了時に、フォトダイオードが先行行に対応する電荷と新しく積分された電荷の合計を含むようにすることである。しかし、この動作は、信号／雑音比を劣化させる転送雑音をもたらす。
【００１２】
最後に、ピクセルの内部の電荷の蓄積を利用する解決方法が、たとえば、米国特許出願公開第２００８／０２１７６６１号明細書において提供されている。この方法は、ＣＭＯＳ技術を利用するイメージ・センサを製造するために厳密に必要な程度以上に複雑な技術を使用する。それを使用しない場合、この方法は、電荷転送中に損失を生ずる。
【００１３】
通常のＣＣＤ技術より簡単な技術を使用して電荷積分式の直線走査センサを製造する試みは、まだ十分な成功を収めていない。
【００１４】
電荷転送を利用するセンサを使用する場合、特に、１つのピクセルから次のピクセルへの電荷の転送が十分に制御され、電荷の一部が間違った方向に行く危険を回避することが重要である。これは、複雑な構造のピクセル、すなわち、３または４つの制御段階を有する３または４個の電極により制御されるピクセルを使用して達成できる。望ましいことは、すべてのピクセルのために同一の２つのみの制御段階を有する単純な構造のピクセルが使用できることである。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、２つのみの制御段階を使用すること、およびＣＭＯＳ技術回路に適合する技術、とりわけ、蓄積ゲートまたは電荷転送ゲートのために、在来のＣＣＤ技術の場合のように二重レベルの相互オーバーラッピング・ゲートではなく、単一レベルの多結晶シリコン・ゲートのみを利用する技術を使用することにより、電荷転送構造の原理に従って動作するセンサを製造する単純な解決方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明に従って、Ｐ個のピクセルのＮ個の隣接行を含む電荷転送イメージ・センサを提供する。このセンサでは、２つの連続行に属する同一ランクの隣接ピクセルが、それぞれ、少なくとも１個のフォトダイオードおよびこのフォトダイオードに隣接する１個の蓄積ゲートの交互配置により構成され、これらのゲートが第１の型（実際にはｐ）の導電性の活性層領域を覆い、これらのフォトダイオードが活性層内において第２の型（ｎ）の導電性の個別領域により形成されており、また、この個別領域は、それ自体、活性層の基準電位に接続されている第１の型（ｐ）の個別表面領域により覆われている。さらに、このイメージ・センサは、ゲートが本体および電荷の転送の方向の下流側ではなく上流側に本体から上流側に伸びる一連の狭いフィンガ（２０）を含み、これらのフィンガの上流側の終端部はゲートの上流に位置するフォトダイオードに隣接しており、これらの狭いフィンガが活性層の基準電位に接続されている第１の型の導電性のドープ絶縁領域により相互に隔てられており、この領域のドーピングは表面領域より濃いものであり(好ましくはより深いものとする）、また、フィンガの終端部以外において本体がフォトダイオードに隣接しないように、これらの絶縁領域がゲートの本体とフォトダイオードとの間に配置されることを特徴としている。
【００１７】
これらのフィンガがゲートの本体と同一電位にあるという事実に関わらず、これらのフィンガの下の電位がゲートの本体の下よりも局部的に低くなるように、これらのフィンガは、これらのフィンガの下の活性層の電位がこれらのフィンガの両側のドープ絶縁領域の存在から影響を受けるために十分に狭い。
【００１８】
より低い電位は、これらのフィンガの下の活性層内に本体の下の電位に関するポテンシャル障壁が生成されるということを意味すると考えられる。より低い電位によりポテンシャル障壁が生成されるというこの考えは、蓄積電荷が電子であるという事実を指す。実際に、簡略化のために（かつ、それが一般的に実際のケースであるから）、以下を仮定する。すなわち、活性層がｐ型であること、光生成されてゲートの下に蓄積される電荷が電子であって、正孔でないこと、したがってより低い電位がより高い電位に関する電子のためのポテンシャル障壁を構成すること。
【００１９】
この明細書の以下の部分において、センサはｐ型の活性層で形成されること、フォトダイオードはｎ型の個別領域に電子を蓄積すること、および狭いフィンガを隔てるドープ領域および表面領域はｐ型であることを考慮する。
【００２０】
フィンガが上流側のみに配置されるこのゲート構成により、ピクセルのゲートの下に蓄積される電荷は、上流に位置するフォトダイオードの方向にも、絶縁領域の存在のためにこのゲートのフィンガ間にも、これらの領域によりフィンガの下に誘起される電位のためにこれらのフィンガの下にも流れることができない。それは、フィンガを含まないゲートの側を経由して蓄積ゲートの下流のフォトダイオードの方向にのみ流れることができる。この側では、ゲートは、下流フォトダイオードの表面領域ｐに直接隣接している。反対に、ゲートは、フォトダイオードに直接隣接する終端部を有するフィンガを経由して直近上流に位置するフォトダイオードから到来する電荷を受け取ることができる（上記で示したポテンシャル障壁が過度に高くない限り）。
【００２１】
第１の実施形態では、これらのフィンガは、ゲートの本体を発端として完全に相互に分離される。
【００２２】
第２の実施形態では、これらのフィンガの上流側の終端部は、フォトダイオードを形成するドープ領域（およびこれらのフィンガを分離する絶縁領域）の注入のためのアラインメント・マスクとして使用される狭い帯状のゲートの部分により相互に結合される。この場合、絶縁領域のほとんどすべては、２つの隣接するフィンガの外側縁により、ゲートの本体の一部分により、および狭い帯状のゲートの部分により画定される。
【００２３】
絶縁領域は、好ましくは、ピクセル自身のマトリクスと同一集積回路上に形成できるトランジスタのソース領域およびドレイン領域と同時に注入される領域である。したがって、絶縁領域は、これらのソース領域およびドレイン領域と同一の不純物濃度および同一注入深度を有している。その結果として、製造方法が単純化される。
【００２４】
本イメージ・センサは、好ましくは、電荷積分式マルチリニア走査センサであるが、それは、ＮｘＰ点のイメージを与えるマトリクス・センサでもよい。後者の場合、電荷は、各積分期間の後にＮｘＰ個のピクセルから迅速に抜き取られなければならない。また、センサの光は、この転送中、中断されることが好ましい。
【００２５】
本発明のその他の特徴および長所は、添付図面を参照して提示される以下の詳細説明の読了により明らかとなるであろう。図面の内容は次のとおりである。
【図面の簡単な説明】
【００２６】
【図１】図１は、電荷転送式マトリクス・イメージ・センサの一般的構造を示す。
【図２】図２は、蓄積ゲートおよびフォトダイオードの交互配置から構成される一列の隣接ピクセルの構造を示す。
【図３】図３は、本発明によるピクセルの上面図を示す。
【図４−５】図４および５は、図３の直線ＩＶ−ＩＶおよびＶ−Ｖ沿いの垂直断面を示す。
【図６】図６は、本発明によるピクセルの下の基板のエピタキシャル層中の電位の図を示す。
【図７】図７は、ピクセルのゲートの１つの変形実施形態の上面図を示す。
【図８】図８は、フィンガの１つの特定の構成を示す。
【発明を実施するための形態】
【００２７】
図１において、電荷転送イメージ・センサの一般的構造を見ることができる。このセンサは、光を感ずるＰ個のピクセルのＮ行からなるマトリクスＭＴから構成されている。行のランクｉおよび列のｊのピクセルＰｉ，ｊの光から生ずる電荷をそのピクセルにおいて積分時間Ｔにわたり積分する。次にこの電荷を行のランクｉ＋１および列の同一ランクｊの次行のピクセルに転送する。列方向（図における垂直方向）の隣接ピクセルは、電荷転送を行う垂直シフト・レジスタとして構成されている。
【００２８】
このセンサは、ＮｘＰ個のイメージ・ドットの連続イメージを与えるマトリクス・センサ、またはＮ行のピクセルにより観測・蓄積されたＰ個のドットによるリニア・イメージを与えるマルチリニア・センサでよい。
【００２９】
これらの２つの場合において、列のピクセルは垂直シフト・レジスタとして機能するが、一方で先行ピクセルから到来する電荷および他方で積分時間Ｔにわたり光生成された電荷が各ピクセルに蓄積されるのは第２の場合のみである。
【００３０】
このセンサが積分Ｔ中に生成されるＮｘＰ個のピクセルのイメージを与えるように設計されたマトリクス・センサである場合、ＮｘＰ個のピクセルの電荷は時間Ｔの後に転送される。この転送は、ピクセルからピクセルへＮ回、それから水平読み取りレジスタＲＬへまたは一時記憶マトリクス（示されていない）へ、または再度それぞれ列のピクセルに割り当てられている電荷／電圧変換回路へ行われる。読み取りレジスタＲＬは、Ｐ個のセルを有する水平電荷転送レジスタでよい。それぞれの新しい行について、読み取りレジスタＲＬは、電荷をＰ個のセルから読み取り回路ＣＬに差し向ける。ＣＬは、これらの電荷を電圧に変換する。
【００３１】
このセンサが電荷積分式リニア走査センサである場合、ＮｘＰ個のピクセルに含まれる電荷は各積分時間Ｔの後に読み取られず、１列のＮ個のピクセルにより読み取られた電荷がセンサの直前のイメージの走査に同期してＮ個の連続積分時間にわたり蓄積される。Ｎ個の行のピクセルのそれぞれは、センサに関するイメージの走査中に次々に同一イメージ・ラインを見る。ランクｉの行内に積分された電荷（それは、観測されたイメージ・ラインに対応する）がこの行のピクセルにおいて、先行する積分時間中に同一イメージ・ラインを見たｉ−１個の先行行によりこれまでに読み取られた電荷に加えられる。Ｎ個の積分時間の終了時に、最後の行のピクセルは、同じイメージ・ラインを見たすべての行により収集された電荷の合計を含んでいる。この行は、各時刻Ｔの終了時にレジスタＲＬおよび読み取り回路ＣＬにより読み取られる。
【００３２】
図２の断面図は、ピクセルがゲートおよびフォトダイオードの単純な交互配置により構成される形態におけるマトリクスの１列のピクセルの一般的構造を示している。この構造は原理構造であり、これに基づいてこれから本発明についてより完全に説明する。
【００３３】
これらのピクセルは、半導体基板１０内に形成される。この基板の上部は、軽度にドーピングされた活性エピタキシャル半導体層１２である。この例の場合、基板は、高度にドープされたｐ＋＋型であり、活性エピタキシャル層はｐ−型である。エピタキシャル層がｎ型である場合、フォトダイオードおよびゲートに適用される電位の記号とともに導電性のすべての型を反転する必要がある。基板は、原則として、エピタキシャル層と同じ導電性型であるが、反対の型も可能である。
【００３４】
列は、フォトダイオードおよび電荷蓄積ゲートの規則的交互配置から構成される。フォトダイオードおよび隣接蓄積ゲートの集まりがハーフピクセルまたは完全ピクセルのいずれを構成するかは、取り決めによることができる。最初の取り決めの場合には、ピクセルは、２個のフォトダイオードおよび２個の蓄積ゲートからなり、マトリクスのすべてのピクセルは１個のピクセルから相手ピクセルへ同一位相で制御される。第２の取り決めの場合には、ピクセルは、単一のフォトダイオードおよび単一の蓄積ゲートからなるが、同一列の２個の隣接ピクセルは系統的に逆位相で制御される。以下の説明においては、第１の取り決めを採用する。したがってフォトダイオードおよび隣接ゲートはハーフピクセルを構成し、センサのすべてのピクセルは同一の制御信号を受け取ると考える。２つの隣接するピクセルＰｉ，ｊおよびＰｉ＋１，ｊが示されている。
【００３５】
したがって各ピクセルは、２つのフォトダイオードＰＨ１，ＰＨ２およびこれらのフォトダイオードと交互に配置される２つの電荷蓄積ゲートＧ１，Ｇ２から構成される。図２においてこれらのフォトダイオードおよびゲートは、ピクセルＰｉ，ｊおよびＰｉ＋１，ｊについて、それぞれ、添え字ｉおよびｉ＋１が付与されている。これらのゲートは、多結晶シリコンから作られており、エピタキシャル層１２から薄い絶縁層１３（酸化ケイ素または窒化物）により絶縁されている。これらのフォトダイオードは、以下から構成されるスタックから形成されている：ｐ型のエピタキシャル層１２（すべてのピクセルのすべてのフォトダイオードのための共通活性層）、２つの転送ゲート間のエピタキシャル層中に拡散されたｎ型の個別領域１４、およびｐ型の個別表面領域１６−これは、エピタキシャル層より濃くドープされており、個別領域１４を覆っている。光により生成された電子は、ｎ領域とｐエピタキシャル層間の接合点に形成されるポテンシャル井戸に蓄積することができる。
【００３６】
ピクセルＰｊ，ｊの２番目のフォトダイオードＰＨ２ｉ，ｊの直後に（左から右への電荷転送の方向に）次のピクセルＰｉ＋１，ｊの最初の蓄積ゲートＧ１ｉ＋１，ｊが続いており、同様な方法により、ピクセルＰｉ，ｊの最初の転送ゲートＧ１ｉの直前に先行ピクセルＰｉ−１，ｊの２番目のフォトダイオードが配置されている。
【００３７】
ゲートとフォトダイオードの交互配置によるこのような単純な方法で形成されている一連のピクセルを動作させるためには、以下を実現するためにフォトダイオードＰＨ１とＰＨ２の電位およびゲートＧ１とＧ２の電位を個別に制御することが可能でなければならない：
−  ピクセル内に、ゲートの下またはフォトダイオードの下に、新しく生成された電荷およびこれまでに蓄積された電荷を受け入れるポテンシャル井戸を形成すること
−  ポテンシャル井戸が含んでいる電荷の次のピクセルへの転送を引き起こすように、積分期間の終了時にポテンシャル井戸の底を上げること
−  転送が１つの方向にのみ生ずるにように、転送時に井戸の一方の側にのみポテンシャル障壁を形成すること。
【００３８】
ゲートの下の電位を制御することおよびゲートＧ１とＧ２に逆相の交互電位（高電位および低電位）を印加することは容易である。しかし、特に電荷積分中にｐ型の表面領域１６の電位が活性層１２の基準電位に留まらなければならないので、フォトダイオードの電位を変えることは困難である。この困難の結果として、図２の構造では、転送の方向を光生成電荷に課することは困難である。
【００３９】
この理由から、本発明は、転送中にｐ型の表面領域１６の電位に働きかける必要なく、かつ、ピクセルにおける追加電極および追加制御段階を必要とせずに、転送の方向性を保証する特定の構成を有するピクセルを提供する。
【００４０】
この構成を図３（ピクセルＰｉ，ｊの上面図）、図４（図３における直線ＩＶ−ＩＶ沿いの断面図）および図５（図３における直線Ｖ−Ｖ沿いの断面図）に示す。
【００４１】
このピクセルは、再び、図２に示したものと同一の条件下における蓄積ゲートおよびフォトダイオードの交互配置から構成される。ピクセルあたり少なくとも１個の蓄積ゲートおよび１個のフォトダイオードを設け、前述したものと同じ取り決めを適用する。すなわち、ピクセルは、それぞれ、フォトダイオードに隣接する蓄積ゲートを有する２個のハーフピクセルから構成されるものとする。
【００４２】
上面図から分かるように、本発明によるピクセルのゲートは、非対称である。電荷転送方向下流に面する側は、上流に面する側と異なっている。図３において上流方向は左に位置し、下流方向は右に位置している。
【００４３】
上流側において、各ゲートＧ１ｉ，Ｇ２ｉは、ゲートの主矩形表面すなわち本体から始まって上流に伸びる一連の狭いフィンガ２０を含んでいる。下流側において、ゲートは、狭いフィンガを含んでいない。
【００４４】
図４の断面は、フィンガの存在しない場所の断面であり、図５の断面は、フィンガの存在する場所の断面である。
【００４５】
これらのフォトダイオードは、活性層１２（および基板１０）の電位にあるｐ型の表面領域１６により覆われているＮ型のドープ領域１４により画定される。これらのフォトダイオードは、このゲートのフィンガ２０の終端部のフォトダイオードの下流に位置するゲートに隣接している。しかし、これらのフォトダイオードは、ゲートの主表面には隣接していない。狭いフィンガの終端部から離れているこれらのフォトダイオードはゲートに隣接しておらず、かつ、これらはｐ＋型のドープ絶縁領域１８（この領域は、これらのフォトダイオードを覆っている表面領域１６より濃くドープされている）によりゲートから隔てられている。青の感度を改善するために望ましいように表面領域１６の深さが極めて限られている場合、領域１８は領域１６より深いことが好ましい。
【００４６】
ゲートの下流側において、フォトダイオードは、ゲートの主表面に隣接している。
【００４７】
フォトダイオードに関するゲートのこの配置は、同一ピクセルに属する隣接ゲートおよびフォトダイオードと２つの隣接ピクセルに属する隣接ゲートおよびフォトダイオードの両方に適用される。
【００４８】
ドープ絶縁領域１８は、後者の両側のフィンガの直近に位置している。この領域は、活性層１２の深さにおける基準電位、換言すれば（基板が活性層と同じ型である場合）ピクセルのマトリクスの全体の基準電位である基板１０の電位にある。領域１８から基板の電位へのこの接続は、ここで完全に自然に生ずる。領域１８は、基板ｐ＋とそれ自体接触している活性層ｐの中に拡散されたｐ＋領域であるからである。
【００４９】
実際に、本センサがピクセルのマトリクス外部のＰＭＯＳトランジスタによる回路を含んでいる場合、絶縁領域ｐ＋１８は、これらのトランジスタのｐ＋型のソース領域およびドレイン領域と同時に形成することができる。これらの領域は、したがって同一の深さおよび同一の濃度（しかし両方とも表面領域のそれらより大きい）を有している。しかし、領域１８の深さおよび濃度をトランジスタのソース領域およびドレイン領域について行われた選択から独立に調整することが好ましい場合には、個別の注入も行うことができる。これらの領域１８も、その他のｐ＋領域、とりわけ異なる列に属するピクセルを相互に横方向に絶縁するために使用される領域（図３において示したように）と同時に形成することができる。
【００５０】
フィンガ２０の下の活性エピタキシャル層１２の上側部分の電位がフィンガの両側の領域１８の存在により影響を受けるために、フォトダイオードから蓄積ゲートへの電荷の転送に垂直な方向における狭いフィンガ２０の幅は十分に狭く、また、領域１８のドーピングは十分に濃い。換言すると、ゲートの主要部分の下において、活性層における電位はもちろんゲートに印加された電位により影響されるが、しかしフィンガの下では、フィンガの両側に位置する領域１８の存在のために、およびフィンガの狭さのために、フィンガがゲートの本体と同一電位にあるにも関わらず、事情は異なる。
【００５１】
図４において、領域１８は表示されているが、フィンガ２０は見えない。この断面がフィンガを通過していないからである。図５では、フィンガは見えるが、領域１８は見えない。断面の線に沿うフォトダイオードとゲートとの間に領域１８が存在しないからである。
【００５２】
図６は、蓄積および電荷転送が行われる深さ、換言すると活性層の頂面のわずかに下における活性層内の電位の図を示している。この図は、図５と同じ断面、換言するとフィンガの存在する平面を描いている。電荷転送は、基板の基準電位にあるｐ＋領域１８がフォトダイオードからゲートまたはその反対の電荷の転送を妨げる高いポテンシャル障壁を形成するという事実のために、フィンガの下でのみ行われる。
【００５３】
このセンサは、２つの段階のみで動作する。すべてのゲートＧ１は同時に接続され、低電位（それは原則として基準電位０）および高電位（それは原則としてピクセルのマトリクスの電力供給電位Ｖｄｄ）を交互に受け取る。Ｖｄｄは５ボルトとすることができる。すべてのゲートＧ２は、この低電位およびこの高電位を交互に、しかしゲートＧ１と逆位相で受け取るように共に接続される。
【００５４】
電位の２つの追跡が図６に示されている。１つは第１の段階に対応している（ゲートＧ１は低電位にあり、ゲートＧ２は高電位にある）。他方は第２の段階に対応している（ゲートＧ１は高電位にあり、ゲートＧ２は低電位にある）。これらの２つの段階のそれぞれの継続時間は、１行のピクセルによるイメージ・ラインの観測に対応する積分時間Ｔの半分である。
【００５５】
通常の取り決めに従って、ポテンシャル井戸および電子のポテンシャル障壁の形成を確保するように、電位の増大は下方に向けられる。
【００５６】
継続時間Ｔの第１段階において、ＶｄｄにあるゲートＧ２の下に誘起される電位は、隣接フォトダイオードの電位より高く、かつ、ゲートＧ１の下に誘起される電圧より高い。先行積分期間の終了時に蓄積ゲートＧ１ｉの下に蓄積されていた電荷が新しい積分期間の開始時に、ゲートＧ１ｉが０ｖになるのでフォトダイオードＰＨ１ｉを経由し、かつ、ゲートＧ２ｉのフィンガ経由で蓄積ゲートＧ２ｉの下に転送される。この電荷は、絶縁領域１８を通過しない。ゲートＧ１ｉのフィンガ２０の両側の領域１８の近傍であることによるこれらのフィンガの下の電位のわずかな低下により、ゲートＧ１ｉの上流にポテンシャル障壁ＢＰ１ｉが形成される。この障壁ＢＰ１ｉは、この段階の開始時においてゲートＧ１ｉの下に位置する電荷の左方への移動を妨げる。最初の段階の開始時に、右方へ、すなわちゲートＧ１からゲートＧ２への電荷の全面的転送が行われる。次に、フォトダイオードＰＨ１ｉにおいて光により生成された電荷と、しかしフォトダイオードＰＨ２ｉにおいて生成された電荷も、ゲートＧ２ｉに対する電位Ｖｄｄの印加により２つのフォトダイオード間に形成されたポテンシャル井戸により、蓄積ゲートＧ２ｉの下に転送される。ゲートＧ２ｉの上流に位置するフォトダイオードＰＨ１ｉにより生成された電荷は、前者の狭いフィンガ経由で転送される。ゲートＧ２ｉのフィンガの下で局部的に誘起されるポテンシャル障壁は、このフォトダイオードにおける電位より下に下がらないように設計されているからである。後者の電位は、表面部分１６が基準電位０に保たれるならば、このフォトダイオードにおけるドーピング・プロファイルにより規定される。
【００５７】
第２段階においては、ゲートＧ２が０に達する前に、Ｇ１がＶｄｄに達する。ゲートＧ１の下に誘起される電位は、フォトダイオードの電位より、また、ゲートＧ２の下に誘起される電位より低くなる。第１段階の終了時における蓄積ゲートＧ２ｉの下の電荷は、新しい積分期間の開始時に、中間電位にあるフォトダイオードＰＨ２ｉを通過し、かつ、このゲートＧ１ｉ＋１のフィンガ経由で次のピクセルの蓄積ゲートＧ１ｉ＋１の下に転送される。ゲートＧ２ｉのフィンガの両側の領域１８の近傍であることによるこれらのフィンガ２０の下の電位のわずかな低下により、ゲートＧ２ｉの上流にポテンシャル障壁ＢＰ２ｉが形成される。この障壁は、この段階の開始時においてゲートＧ２ｉの下に位置する電荷の左方への移動を妨げる。右方へ、すなわちゲートＧ２からゲートＧ１への電荷の全面的転送がここでも再び行われる。次に、フォトダイオードＰＨ１ｉにおいて光により生成された電荷が蓄積ゲートＧ１ｉの下に転送される。第２段階中に他のフォトダイオードＰＨ２ｉにおいて生成された電荷は、次のピクセルの第１ゲートに後者のフィンガ経由で転送される。
【００５８】
したがって、電荷の右方への単一方向転送と先行ピクセルに蓄積された電荷と現在のピクセルにおいて生成された電荷の合計の両方が行われる。
【００５９】
行われたシミュレーションにより、ポテンシャル障壁ＢＰ１ｉ，ＢＰ２ｉの高さが狭いフィンガ２０の幅により大幅に変化することが示された。一般的に、それは、フィンガの幅の変化０．７マイクロメートルから０．３マイクロメートルに対して０．５ボルトから２．５ボルトまで変化するが、これらの幅は容易に達成できる。これらの値は、指標的である。それは、エッチング技術および使用される注入のレベルに依存するからである。しかしポテンシャル障壁の高さは、積分期間中にフォトダイオードから下流に位置するゲートへの電荷の転送を妨げないようにするために、高すぎてはならない。これは、ゲートが電位Ｖｄｄにあるときにゲートの本体の下に位置する領域とフィンガの下に位置する領域との間に形成される障壁も存在し、この障壁がフォトダイオードの基準電位レベルを超えてはならないからである。０．４マイクロメートル以下のフィンガの幅が適切である。
【００６０】
図７に上面図として示す１つの変形実施形態では、ゲートの上流側のフィンガの終端部は、フォトダイオードのドープ領域および絶縁領域１８の注入のためのアラインメント・マスクとして使用される多結晶シリコン２２の狭い帯状のゲートの部分２２により相互に接続されている。領域１８は、次に２つのフィンガにより、ゲートの本体の一部分により、および狭い帯状のゲートの一部分により画定される。これによりこれらのフォトダイオードの表面領域はより適切に制御されるが、このことはピクセルのマトリクスのレスポンスの一様性の改善のために重要である。狭い帯の部分２２の幅は、活性層の電位に対する領域１８の影響がこの帯の下にも及ぶように、フィンガの幅より狭いことが好ましい。フィンガの終端部の形状は、図８に示すように、狭い帯がフィンガに出会う点において、くぼみを含むことができる。その目的は、フィンガの下における望ましくない電位ポケットの生成の危険を回避することである。このようなポケットが生成されると、転送中の電荷がその中に捉えられたままとなる恐れがある。
【００６１】
転送方向のフィンガの長さは、その幅とほぼ等しくすることができる。
【００６２】
２つの蓄積ゲート間にフォトダイオードを有するピクセルの構造は、青を吸収するゲートによりフォトダイオードがマスクされないので、青の波長における良好なレスポンスの実現を可能にすることが分かる。
【００６３】
このセンサは背面経由で照射される薄型センサとすることができ、したがってフォトダイオードの表面領域の注入深さは青の感度を低減することなく増加することができる。この場合、絶縁領域１８に対する注入の深さは、表面領域１６の深さより必ずしも大きくない。さらに、赤のイメージを取り入れるように設計されたセンサでは、このセンサが薄型でない場合においても、表面領域１６は、絶縁領域１８と同じ深さにすることができる。この場合、その深さは、そのセンサの感度に大きな影響を及ぼさないからである。
【００６４】
上記において、電荷が列の終端において電荷の水平転送を行う読み取りレジスタ（図１におけるレジスタＲＬ）に転送されることを考察した。このレジスタは、一連の電荷蓄積ノードおよび電荷電圧変換回路（マトリクスの各列に対応づけられる１個の電荷蓄積ノードおよび１個の変換回路）により置き換えることもできる。この変換回路は、ＣＭＯＳ技術センサの能動ピクセルのトランジスタに類似する数個のトランジスタを含んでいるが、それらの中にはフォロワ・トランジスタおよびリセット・トランジスタが存在する。この場合、変換回路は、最初に電荷蓄積ノードの電位のリセット時のリセット電位レベルを抽出し、次にマトリクスの最後の行から電荷蓄積ノードへの電荷の転送後に有効信号レベルを抽出する相関二重サンプリング回路に関連させることが好ましい。２つのサンプルの相違をアナログデジタル変換器により変換する。ピクセルの各列に基本変換器を設けるか、または包括変換器により列のそれぞれについて順次変換を行うことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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