(57)【特許請求の範囲】
【請求項１】
論理装置であって、
第１論理ブロックと、第２論理ブロックとを含む少なくとも２つの論理ブロックと、
前記第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線とを含むグローバル配線グループと、
前記複数の第１グローバル配線と、前記複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子を含み、前記論理装置の動作をリアルタイムで再構成するために、前記複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、前記複数の第１グローバル配線及び第２グローバル配線のルーティングを制御するグローバル制御部と、を含み、
前記グローバル制御部は、
前記複数の第１不揮発性メモリ素子を含み、前記第１データを基に、前記複数の第１グローバル配線それぞれと、前記複数の第２グローバル配線それぞれとを連結させるグローバル配線連結部と、
前記複数の第１不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記グローバル配線連結部の連結動作を制御するグローバル配線連結制御部と、を含み、
前記少なくとも２つの論理ブロックのそれぞれは、
第１機能ブロック及び第２機能ブロックを含む少なくとも２つの機能ブロックと、
前記第１機能ブロックに連結される複数の第１ローカル配線と、前記第２機能ブロックに連結される複数の第２ローカル配線とを含むローカル配線グループと、
前記複数の第１ローカル配線と、前記複数の第２ローカル配線とが交差する領域にそれぞれ配される複数の第２不揮発性メモリ素子を含み、前記少なくとも２つの論理ブロックそれぞれの動作をリアルタイムで再構成するために、前記複数の第２不揮発性メモリ素子それぞれに保存された第２データを基に、前記複数の第１ローカル配線及び第２ローカル配線のルーティングを制御するローカル制御部と、を含み、
前記グローバル配線連結部は、
前記複数の第１グローバル配線と、前記複数の第２グローバル配線とが交差する領域にそれぞれ配される複数のスイッチング部を含み、
前記複数のスイッチング部のそれぞれは、
スイッチと、
前記グローバル配線連結制御部によってプログラムされる少なくとも１つの前記第１不揮発性メモリ素子を含み、前記スイッチのオン／オフを制御するスイッチ制御部と、を含み、
前記スイッチ制御部は、少なくとも１対の前記第１不揮発性メモリ素子に保存された前記第１データを読み取り、読み取られた前記第１データを保存するラッチをさらに含み、
前記複数の第２不揮発性メモリ素子それぞれは、前記複数の第１ローカル配線のうち１つと前記複数の第２ローカル配線のうち１つとの間に直接に連結されることを特徴とする論理装置。
【請求項２】
前記ローカル制御部は、
前記複数の第２不揮発性メモリ素子を含み、前記第２データを基に、前記複数の第１ローカル配線それぞれと、前記複数の第２ローカル配線それぞれとを連結させるローカル配線連結部と、
前記複数の第２不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記ローカル配線連結部の連結動作を制御するローカル配線連結制御部と、を含むことを特徴とする請求項１に記載の論理装置。
【請求項３】
前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されることを特徴とする請求項２に記載の論理装置。
【請求項４】
前記ローカル配線連結部は、前記ローカル配線連結制御部の下部に配されることを特徴とする請求項２に記載の論理装置。
【請求項５】
前記グローバル配線連結制御部は、
前記複数のスイッチング部それぞれに含まれた前記スイッチ制御部のうち一部に共通に連結されることを特徴とする請求項１に記載の論理装置。
【請求項６】
前記グローバル配線連結制御部は、
複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記スイッチ制御部のうち第１方向に隣接したスイッチ制御部に共通に連結される複数の書き込みデコーダと、
前記複数の書き込みデコーダに共通に連結される書き込みドライバと、を含むことを特徴とする請求項１に記載の論理装置。
【請求項７】
前記スイッチ制御部は、前記少なくとも１つの第１不揮発性メモリ素子に保存された前記第１データを読み取り、読み取られた前記第１データを保存するラッチをさらに含むことを特徴とする請求項１に記載の論理装置。
【請求項８】
前記ラッチは、
電源電圧端子に連結される第１プルアップ・トランジスタと、前記第１プルアップ・トランジスタと直列連結された第１プルダウン・トランジスタと、を含む第１インバータと、
前記電源電圧端子に連結される第２プルアップ・トランジスタと、前記第２プルアップ・トランジスタに直列連結された第２プルダウン・トランジスタと、を含み、前記第１インバータに交差結合される第２インバータと、
等化信号を基に、前記第１プルダウン・トランジスタのゲートと、前記第２プルダウン・トランジスタのゲートと、を連結させる等化部と、を含むことを特徴とする請求項１に記載の論理装置。
【請求項９】
前記少なくとも１対の第１不揮発性メモリ素子は、前記第１プルダウン・トランジスタのソースと接地電圧端子との間、及び前記第２プルダウン・トランジスタのソースと前記接地電圧端子との間にそれぞれ連結されることを特徴とする請求項８に記載の論理装置。
【請求項１０】
前記第２プルアップ・トランジスタと前記第２プルダウン・トランジスタとの連結点は、前記スイッチの制御端子に連結され、前記連結点の電圧レベルによって、前記スイッチは、オン／オフされることを特徴とする請求項８に記載の論理装置。
【請求項１１】
前記スイッチ制御部は、前記第１プルダウン・トランジスタのソースに連結される第１スイッチ・トランジスタと、前記第２プルダウン・トランジスタのソースに連結される第２スイッチ・トランジスタと、をさらに含むことを特徴とする請求項８に記載の論理装置。
【請求項１２】
前記グローバル配線連結制御部は、
前記複数のスイッチ制御部のうち、第１方向に隣接したスイッチ制御部それぞれに含まれた前記第１スイッチ・トランジスタに共通に連結される第１書き込みデコーダと、
前記複数のスイッチ制御部のうち、前記第１方向に隣接した前記スイッチ制御部それぞれに含まれた前記第２スイッチ・トランジスタに共通に連結される第２書き込みデコーダと、
前記第１書き込みデコーダ及び第２書き込みデコーダに共通に連結される書き込みドライバと、を含むことを特徴とする請求項１１に記載の論理装置。
【請求項１３】
前記複数の第２不揮発性メモリ素子は、前記ローカル配線連結制御部によってプログラムされ、前記プログラム結果によって、前記複数の第１ローカル配線それぞれと、前記複数の第２ローカル配線それぞれとの連結をスイッチングすることを特徴とする請求項２に記載の論理装置。
【請求項１４】
前記ローカル配線連結制御部は、
複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記複数の第１ローカル配線それぞれに連結される複数の書き込みデコーダと、
前記複数の書き込みデコーダに共通に連結される書き込みドライバと、を含むことを特徴とする請求項１３に記載の論理装置。
【請求項１５】
前記複数の第１不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうちいずれか一つを含むことを特徴とする請求項１に記載の論理装置。
【請求項１６】
前記複数の第２不揮発性メモリ素子は、「１」にプログラムされた場合の抵抗と、「０」にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことを特徴とする請求項１に記載の論理装置。
【請求項１７】
第１論理ブロックと、第２論理ブロックとを含む少なくとも２つの論理ブロックと、
前記第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子及び複数のスイッチを含み、前記複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、前記複数のスイッチのオン／オフを制御し、前記複数の第１グローバル配線及び第２グローバル配線のルーティングを制御するグローバル制御部と、を含み、
前記少なくとも２つの論理ブロックのそれぞれは、
第１機能ブロック及び第２機能ブロックを含む少なくとも２つの機能ブロックと、
前記第１機能ブロックに連結される複数の第１ローカル配線と、前記第２機能ブロックに連結される複数の第２ローカル配線とが交差する領域にそれぞれ配される複数の第２不揮発性メモリ素子を含み、前記複数の第２不揮発性メモリ素子それぞれに保存された第２データを基に、前記複数の第１ローカル配線及び第２ローカル配線のルーティングを制御するローカル制御部と、を含み、
前記グローバル制御部は、
前記複数の第１不揮発性メモリ素子それぞれに保存された前記第１データを読み取り、読み取られた前記第１データをそれぞれ保存する複数のラッチをさらに含み、
前記複数の第２不揮発性メモリ素子それぞれは、前記複数の第１ローカル配線のうち１つと前記複数の第２ローカル配線のうち１つとの間に直接に連結されることを特徴とする論理装置。
【請求項１８】
前記グローバル制御部は、
前記複数の第１不揮発性メモリ素子を含み、前記第１データを基に、前記複数の第１グローバル配線それぞれと、前記複数の第２グローバル配線それぞれと、を連結させるグローバル配線連結部と、
前記複数の第１不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記グローバル配線連結部の連結動作を制御するグローバル配線連結制御部と、
を含むことを特徴とする請求項１７に記載の論理装置。
【請求項１９】
前記ローカル制御部は、
前記複数の第２不揮発性メモリ素子を含み、前記第２データを基に、前記複数の第１ローカル配線それぞれと、前記複数の第２ローカル配線それぞれと、を連結させるローカル配線連結部と、
前記複数の第２不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記ローカル配線連結部の連結動作を制御するローカル配線連結制御部と、を含むことを特徴とする請求項１７に記載の論理装置。
【請求項２０】
前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されることを特徴とする請求項１９に記載の論理装置。
【請求項２１】
前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されることを特徴とする請求項１９に記載の論理装置。
【請求項２２】
前記複数の第１不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうちいずれか一つを含むことを特徴とする請求項１７に記載の論理装置。
【請求項２３】
前記複数の第２不揮発性メモリ素子は、「１」にプログラムされた場合の抵抗と、「０」にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことを特徴とする請求項１７に記載の論理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理装置に係り、さらに詳細には、不揮発性メモリ素子を利用し、リアルタイムで再構成可能な論理装置に関する。
【背景技術】
【０００２】
最近、ユーザによる任意設計が容易なＰＬＤ（programmable logic device）のような再構成可能な論理装置が広く利用されている。ユーザは、論理装置に含まれた配線間の連結関係を制御することによって、論理装置を再構成して所望の機能を具現することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、不揮発性メモリ素子を利用して、リアルタイムで再構成可能な論理装置を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による論理装置は、第１論理ブロック及び第２論理ブロックを含む少なくとも２つの論理ブロック；前記第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線とを含むグローバル配線グループ；前記複数の第１グローバル配線と、前記複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子を含み、前記論理装置の動作をリアルタイムで再構成するために、前記複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、前記複数の第１グローバル配線及び第２グローバル配線のルーティング（routing）を制御するグローバル制御部；を含む。
【０００５】
一部の実施形態において、前記グローバル制御部は、前記複数の第１不揮発性メモリ素子を含み、前記第１データを基に、前記複数の第１グローバル配線それぞれと、前記複数の第２グローバル配線それぞれとを連結させるグローバル配線連結部；前記複数の第１不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記グローバル配線連結部の連結動作を制御するグローバル配線連結制御部；を含むことができる。
【０００６】
一部の実施形態において、前記少なくとも２つの論理ブロックのそれぞれは、第１機能ブロック及び第２機能ブロックを含む少なくとも２つの機能ブロック；前記第１機能ブロックに連結される複数の第１ローカル配線と、前記第２機能ブロックに連結される複数の第２ローカル配線とを含むローカル配線グループ；前記複数の第１ローカル配線と、前記複数の第２ローカル配線とが交差する領域にそれぞれ配される複数の第２不揮発性メモリ素子を含み、前記少なくとも２つの論理ブロックそれぞれの動作をリアルタイムで再構成するために、前記複数の第２不揮発性メモリ素子それぞれに保存された第２データを基に、前記複数の第１ローカル配線及び第２ローカル配線のルーティングを制御するローカル制御部；を含むことができる。
【０００７】
一部の実施形態において、前記ローカル制御部は、前記複数の第２不揮発性メモリ素子を含み、前記第２データを基に、前記複数の第１ローカル配線それぞれと、前記複数の第２ローカル配線それぞれとを連結させるローカル配線連結部；前記複数の第２不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記ローカル配線連結部の連結動作を制御するローカル配線連結制御部；を含むことができる。
【０００８】
一部の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されうる。他の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の下部に配されうる。
【０００９】
一部の実施形態において、前記グローバル配線連結部は、前記複数の第１グローバル配線と、前記複数の第２グローバル配線とが交差する領域にそれぞれ配される複数のスイッチング部を含み、前記複数のスイッチング部のそれぞれは、スイッチ；前記グローバル配線連結制御部によってプログラムされる少なくとも１つの前記第１不揮発性メモリ素子を含み、前記スイッチのオン／オフを制御するスイッチ制御部；を含むことができる。
【００１０】
一部の実施形態において、前記グローバル配線連結制御部は、前記複数のスイッチング部それぞれに含まれた前記スイッチ制御部のうち一部に対して共通に連結されうる。
【００１１】
一部の実施形態において、前記グローバル配線連結制御部は、複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記スイッチ制御部のうち第１方向に隣接したスイッチ制御部に共通に連結される複数の書き込みデコーダ；前記複数の書き込みデコーダに共通に連結される書き込みドライバ；を含むことができる。
【００１２】
一部の実施形態において、前記スイッチ制御部は、前記少なくとも１つの第１不揮発性メモリ素子に保存された前記第１データを読み取り、読み取られた前記第１データを保存するラッチをさらに含むことができる。他の実施形態において、前記スイッチ制御部は、少なくとも１対の前記第１不揮発性メモリ素子に保存された前記第１データを読み取り、読み取られた前記第１データを保存するラッチをさらに含むことができる。
【００１３】
一部の実施形態において、前記ラッチは、電源電圧端子に連結される第１プルアップ（pull up）・トランジスタと、前記第１プルアップ・トランジスタと直列連結された第１プルダウン（pull down）・トランジスタとを含む第１インバータ；前記電源電圧端子に連結される第２プルアップ・トランジスタと、前記第２プルアップ・トランジスタに直列連結された第２プルダウン・トランジスタとを含み、前記第１インバータに交差結合される第２インバータ；等化信号を基に、前記第１プルダウン・トランジスタのゲートと、前記第２プルダウン・トランジスタのゲートとを連結させる等化部；を含むことができる。
【００１４】
一部の実施形態において、前記少なくとも１対の第１不揮発性メモリ素子は、前記第１プルダウン・トランジスタのソースと接地電圧端子との間、及び前記第２プルダウン・トランジスタのソースと前記接地電圧端子との間にそれぞれ連結されうる。一部の実施形態において、前記第２プルアップ・トランジスタと前記第２プルダウン・トランジスタとのノードは、前記スイッチの制御端子に連結され、前記ロードの電圧レベルによって、前記スイッチは、オン／オフされうる。一部の実施形態において、前記スイッチ制御部は、前記第１プルダウン・トランジスタのソースに連結される第１スイッチ・トランジスタと、前記第２プルダウン・トランジスタのソースに連結される第２スイッチ・トランジスタとをさらに含むことができる。
【００１５】
一部の実施形態において、前記グローバル配線連結制御部は、前記複数のスイッチ制御部のうち第１方向に隣接したスイッチ制御部それぞれに含まれた前記第１スイッチ・トランジスタに共通に連結される第１書き込みデコーダ；前記複数のスイッチ制御部のうち前記第１方向に隣接した前記スイッチ制御部それぞれに含まれた前記第２スイッチ・トランジスタに共通に連結される第２書き込みデコーダ；前記第１書き込みデコーダ及び第２書き込みデコーダに共通に連結される書き込みドライバ；を含むことができる。
【００１６】
一部の実施形態において、前記複数の第２不揮発性メモリ素子は、前記ローカル配線連結制御部によってプログラムされ、前記プログラム結果によって、前記複数の第１ローカル配線それぞれと、前記複数の第２ローカル配線それぞれとの連結をスイッチングすることができる。一部の実施形態において、前記ローカル配線連結制御部は、複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記複数の第１ローカル配線それぞれに連結される複数の書き込みデコーダ；前記複数の書き込みデコーダに共通に連結される書き込みドライバ；を含むことができる。
【００１７】
一部の実施形態において、前記複数の第１不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうち一つを含むことができる。一部の実施形態において、前記複数の第２不揮発性メモリ素子は、「１」にプログラムされた場合の抵抗と、「０」にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことができる。
【００１８】
また、前記課題を解決するための本発明の他の実施形態による論理装置は、第１論理ブロックと、第２論理ブロックとを含む少なくとも２つの論理ブロック；前記第１論理ブロックに連結される複数の第１グローバル配線と、前記第２論理ブロックに連結される複数の第２グローバル配線とが交差する領域にそれぞれ配される複数の第１不揮発性メモリ素子及び複数のスイッチを含み、前記複数の第１不揮発性メモリ素子それぞれに保存された第１データを基に、前記複数のスイッチのオン／オフを制御し、前記複数の第１グローバル配線及び第２グローバル配線のルーティングを制御するグローバル制御部；を含み、前記少なくとも２つの論理ブロックのそれぞれは、第１機能ブロック及び第２機能ブロックを含む少なくとも２つの機能ブロック；前記第１機能ブロックに連結される複数の第１ローカル配線と、前記第２機能ブロックに連結される複数の第２ローカル配線とが交差する領域にそれぞれ配される複数の第２不揮発性メモリ素子を含み、前記複数の第２不揮発性メモリ素子それぞれに保存された第２データを基に、前記複数の第１ローカル配線及び第２ローカル配線のルーティングを制御するローカル制御部；を含む。
【００１９】
一部の実施形態において、前記グローバル制御部は、前記複数の第１不揮発性メモリ素子を含み、前記第１データを基に、前記複数の第１グローバル配線それぞれと、前記複数の第２グローバル配線それぞれとを連結させるグローバル配線連結部；前記複数の第１不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記第１配線連結部の連結動作を制御するグローバル配線連結制御部；を含むことができる。
【００２０】
一部の実施形態において、前記ローカル制御部は、前記複数の第２不揮発性メモリ素子を含み、前記第２データを基に、前記複数の第１ローカル配線それぞれと、前記複数の第２ローカル配線それぞれとを連結させるローカル配線連結部；前記複数の第２不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、前記第２配線連結部の連結動作を制御するローカル配線連結制御部；を含むことができる。
【００２１】
一部の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されうる。他の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されうる。
【００２２】
一部の実施形態において、前記グローバル制御部は、前記複数の第１不揮発性メモリ素子それぞれに保存された前記第１データを読み取り、読み取られた前記第１データをそれぞれ保存する複数のラッチをさらに含むことができる。
【００２３】
一部の実施形態において、前記複数の第１不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうち一つを含むことができる。他の実施形態において、前記複数の第２不揮発性メモリ素子は、「１」にプログラムされた場合の抵抗と、「０」にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことができる。
【発明の効果】
【００２４】
本発明によれば、論理装置は、複数の配線が交差する領域それぞれに配される複数の不揮発性メモリ素子を含み、前記複数の不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、論理装置の機能をリアルタイムで再構成することができる。既存の論理装置とは異なり、外部メモリの具備が要求されないので、外部メモリからのデータ・ローディング時間がかからず、小面積及び低コストで高性能の論理装置を具現することができる。
【００２５】
また本発明によれば、論理装置は、不揮発性メモリ素子を含む不揮発性ラッチを利用して、グローバル配線間のルーティングを制御し、不揮発性メモリ素子を利用して、ローカル配線間のルーティングを制御することができる。このように、グローバル配線間のルーティングと、ローカル配線間のルーティングとを区別して制御することによって、面積及びコストの効率性を向上させることによって、論理装置の性能をさらに向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】一般的な論理装置及び外部メモリを具備する電子回路モジュールを概略的に示すブロック図である。
【図２】本発明の一実施形態による論理装置を具備する電子回路モジュールを概略的に示すブロック図である。
【図３】図２の論理装置を詳細に示すブロック図である。
【図４】図３の第１論理ブロックの一例を詳細に示すブロック図である。
【図５Ａ】本発明の実施形態による、図４に図示された第１ローカル制御部を図示する図面である。
【図５Ｂ】本発明の他の実施形態による、図４に図示された第１ローカル制御部を図示する図面である。
【図６】図３の第２論理ブロックの一例を詳細に示すブロック図である。
【図７】図２の論理装置に含まれた配線間の第１ルーティング方法を示す回路図である。
【図８】図２の論理装置に含まれた配線間の第２ルーティング方法を示す回路図である。
【図９】図３の論理装置の一例を詳細に示す回路図である。
【図１０】図９のグローバル連結部の一例を詳細に示す回路図である。
【図１１】図３の第２論理ブロックの一例を詳細に示す回路図である。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただし、その実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
【００２８】
図１は、一般的な論理装置と、外部メモリとを具備する電子回路モジュールを概略的に示すブロック図である。
【００２９】
図１を参照すれば、電子回路モジュール１には複数の論理ブロック１１，１２，１３，１４を含む論理装置１０と、外部メモリ１５とが配される。論理装置１０は、ユーザによってプログラム可能な論理装置（ＰＬＤ：programmable logic device）であり、例えば、ＦＰＧＡ（field programmable gate array）、ＰＡＬ（programmable array logic）、ＰＬＡ（programmable logic array）またはＧＡＬ（generic array logic）などでありうる。外部メモリ１５は、論理装置１０に含まれた複数の論理ブロック１１，１２，１３，１４間の配線の連結情報を保存するが、例えば、フラッシュ・メモリまたはＲＯＭ（read-only memory）などから具現されうる。
【００３０】
電子回路モジュール１に電源が印加されれば、外部メモリ１５に保存された配線の連結情報は、論理装置１０にローディングされ、これにより、外部メモリ１５に保存された配線の連結情報によって、複数の論理ブロック１１，１２，１３，１４は互いに連結され、複数の論理ブロック１１，１２，１３，１４の連結関係を基に、論理装置１０の機能が定義される。従って、論理装置１０について所定の機能を定義するためには、複数の論理ブロック１１，１２，１３，１４間の配線の連結情報をあらかじめプログラムし、プログラムされた連結情報を外部メモリ１５に保存し、保存された連結情報を論理装置１０にローディングしなければならないので、論理装置１０をリアルタイムで再構成するのが困難である。また、論理装置１０の動作のためには、必ず外部メモリ１５の具備が要求されるので、電子回路モジュール１のサイズが増大し、これによってコストも増加する。
【００３１】
図２は、本発明の一実施形態による論理装置を具備する電子回路モジュールを概略的に示すブロック図である。
【００３２】
図２を参照すれば、電子回路モジュール２には、複数の論理ブロック２１，２２，２３，２４を含む論理装置２０が配されうる。本実施形態によれば、論理装置２０は、複数の不揮発性メモリ素子（図示せず）を含むことができ、複数の不揮発性メモリ素子は、複数の論理ブロック２１，２２，２３，２４間の配線が交差する領域にそれぞれ配され、また、複数の論理ブロック２１，２２，２３，２４それぞれに含まれた複数の機能ブロック（図示せず）間の配線が交差する領域にそれぞれ配されうる。このような複数の不揮発性メモリ素子に対するデータ書き込み動作、すなわち、プログラミング動作を行うことによって、複数の論理ブロック２１，２２，２３，２４間の配線のルーティング（routing）もまた、複数の論理ブロック２１，２２，２３，２４それぞれに含まれた複数の機能ブロック間の配線のルーティングを制御することができる。
【００３３】
このように、論理装置２０は、複数の不揮発性メモリ素子を含むので、電子回路モジュール２は、従来とは異なり、外部メモリを別途に具備しなくともよい。従って、論理装置２０について所定の機能を再び定義するためには、換言すれば、論理装置２０の機能を再構成するためには、複数の論理ブロック２１，２２，２３，２４間の配線の連結情報と、複数の論理ブロック２１，２２，２３，２４それぞれに含まれた複数の機能ブロック間の配線の連結情報とを複数の不揮発性メモリ素子にリアルタイムでプログラムし、プログラムされた連結情報によって、複数の論理ブロック２１，２２，２３，２４及び複数の論理ブロック２１，２２，２３，２４それぞれに含まれた機能ブロックは、互いに連結されうる。これにより、論理装置２０をリアルタイムで再構成することが容易となり、外部メモリを具備しなくともよいので、電子回路モジュール２のサイズを縮小させることができる。
【００３４】
図３は、図２の論理装置を詳細に示すブロック図である。
【００３５】
図３を参照すれば、論理装置２０、は第１論理ブロック２１及び第２論理ブロック２２と、グローバル制御部２５とを含むことができ、グローバル制御部２５は、グローバル配線連結部２５１及びグローバル配線連結制御部２５２を含むことができる。本実施形態で、論理装置２０は、第１論理ブロック２１及び第２論理ブロック２２について、上下に隣接した論理ブロックをさらに含むことができる。また、論理装置２０は、上下に隣接した論理ブロック間の配線連結を制御するグローバル制御部をさらに含むことができる。他の実施形態で、論理装置２０は、第１論理ブロック２１及び第２論理ブロック２２について、左右に隣接した論理ブロックをさらに含むことができる。また、論理装置２０に含まれたグローバル制御部２５は、左右に隣接した論理ブロックについて共通に連結されうる。
【００３６】
第１論理ブロック２１及び第２論理ブロック２２それぞれは、複数の機能ブロックを含み、所定の機能を行うことができる。例えば、第１論理ブロック２１及び第２論理ブロック２２は、アナログ−デジタル変換器（analog-to-digital converter）などを含むことができる。第１論理ブロック２１は、複数の第１グローバル配線Ｗ１１に連結され、第２論理ブロック２１は、複数の第２グローバル配線Ｗ１２に連結されうる。複数の第１グローバル配線Ｗ１１と複数の第２グローバル配線Ｗ１２は、グローバル配線グループをなすことができる。
【００３７】
グローバル制御部２５は、複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１グローバル配線Ｗ１１と、複数の第２グローバル配線Ｗ１２とのルーティングを制御することができる。以下では、グローバル制御部２５に含まれたグローバル配線連結部２５１と、グローバル配線連結制御部２５２との動作について詳述する。
【００３８】
グローバル配線連結部２５１は、複数の第１グローバル配線Ｗ１１と、複数の第２グローバル配線Ｗ１２とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含み、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１グローバル配線Ｗ１１それぞれと、複数の第２グローバル配線Ｗ１２それぞれとを連結させることができる。
【００３９】
グローバル配線連結制御部２５２は、グローバル配線連結部２５１に含まれた複数の不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、グローバル配線連結部２５１の連結動作を制御することができる。このとき、グローバル配線連結制御部２５２は、グローバル配線連結部２５１の上部または下部に配されることによって、グローバル配線連結部２５１と、グローバル配線連結制御部２５２は、面積を共有し、これによって、論理装置２０のサイズを縮小させることができる。
【００４０】
図４は、図３の第１論理ブロックの一例を詳細に示すブロック図である。
【００４１】
図４を参照すれば、第１論理ブロック２１は、第１機能ブロックないし第４機能ブロック２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ、第１ローカル制御部２１２及び第２ローカル制御部２１３を含み、第１ローカル制御部２１２は、第１ローカル配線連結部２１２ａ及び第１ローカル配線連結制御部２１２ｂを含み、第２ローカル制御部２１３は、第２ローカル配線連結部２１３ａ及び第２ローカル配線連結制御部２１３ｂを含むことができる。本実施形態は、第１論理ブロック２１の一例にしか過ぎず、第１論理ブロック２１の構成は、これに限定されるものではなく、多様に変更されうる。また、第２論理ブロック２２も、本実施形態による構成を有することもできる。
【００４２】
第１機能ブロックないし第４機能ブロック２１１ａ，２１１ｂ，２１１ｃ，２１１ｄそれぞれは、ユーザによってプログラムされて再使用可能な機能ブロックであり、例えば、ＩＰ（intellectual property）ブロック、またはＬＵＴ（look up table）ブロックなどを含むことができる。第１機能ブロック２１１ａは、複数の第１ローカル配線Ｗ２１に連結され、第２機能ブロック２１１ｂは、複数の第２ローカル配線Ｗ２２に連結され、第３機能ブロック２１１ｃは、複数の第３ローカル配線Ｗ２３に連結され、第４機能ブロック２１１ｄは、複数の第４ローカル配線Ｗ２４に連結されうる。第１ローカル配線ないし第４ローカル配線Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４は、ローカル配線グループをなすことができる。
【００４３】
具体的には、第１機能ブロックないし第４機能ブロック２１１ａ，２１１ｂ，２１１ｃ，２１１ｄそれぞれは、複数の論理ゲートを含むことができるが、前記複数の論理ゲート間の連結関係を変更することによって、第１機能ブロックないし第４機能ブロック２１１ａ，２１１ｂ，２１１ｃ，２１１ｄそれぞれの機能を再構成することによって、第１論理ブロック２１の機能を再構成することができる。また、第１機能ブロックないし第４機能ブロック２１１ａ，２１１ｂ，２１１ｃ，２１１ｄのうち一つが、ＬＵＴブロックである場合には、ＬＵＴ値を変更することによって、第１論理ブロック２１の機能を再構成することもできる。
【００４４】
第１ローカル制御部２１及び第２ローカル制御部２１３は、複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１ローカル配線ないし第４ローカル配線Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４のルーティングを制御することができる。以下では、第１ローカル配線連結部２１２ａ及び第２ローカル配線連結部２１３ａ、及び第１ローカル配線連結制御部２１２ｂ及び第２ローカル配線連結制御部２１３ｂの動作について詳述する。
【００４５】
第１ローカル配線連結部２１２ａ及び第２ローカル配線連結部２１３ａそれぞれは、複数の第１ローカル配線ないし第４ローカル配線Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４が交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含み、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１ローカル配線ないし第４ローカル配線Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４間を連結させることができる。
【００４６】
第１ローカル配線連結制御部２１２ｂ及び第２ローカル配線連結制御部２１３ｂそれぞれは、第１ローカル配線連結部２１２ａ及び第２ローカル配線連結部２１３ａそれぞれに含まれた複数の不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、第１ローカル配線連結部２１２ａ及び第２ローカル配線連結部２１３ａの連結動作を制御することができる。このとき、第１ローカル配線連結制御部２１２ｂは、第１ローカル配線連結部２１２ａの上部または下部に配されることによって、第１ローカル配線連結部２１２ａと第１ローカル配線連結制御部２１２ｂは、面積を共有することができる。また、第２ローカル配線連結制御部２１３ｂは、第２ローカル配線連結部２１３ａの上部または下部に配されることによって、第２ローカル配線連結部２１３ａと第２ローカル配線連結制御部２１３ｂは、面積を共有することができる。これによって、論理装置２０のサイズを縮小させることができる。このような特徴及び効果については、図５Ａ及び図５Ｂで、さらに具体的に説明する。
【００４７】
図５Ａは、本発明の例示的な実施形態によって、図４に図示された第１ローカル制御部を図示したブロック図である。
【００４８】
図５Ａを参照すれば、第１ローカル配線連結制御部２１２ｂは、第１ローカル配線連結制御部２１２ａ上に配され、従って、第１配線連結ユニット２１２ａ及び第１配線連結制御部２１２ｂが面積を共有することができる。同様に、第２ローカル配線連結制御部２１３ｂは、第２ローカル配線連結制御部２１３ａ上に配され、従って、第２配線連結ユニット２１３ａ及び第２配線連結制御部２１３ｂが面積を共有することができる。従って、論理装置２０のサイズを縮小させることができる。
【００４９】
図５Ｂは、本発明の例示的な実施形態によって、図４に図示された第１ローカル制御部２１２と対応する他の例である第１ローカル制御部２１２’を図示したブロック図である。
【００５０】
図５Ｂを参照すれば、第１ローカル配線連結制御部２１２ｂ’は、第１ローカル配線連結制御部２１２ａ’の下に配され、従って、第１配線連結ユニット２１２ａ’及び第１配線連結制御部２１２ｂ’が面積を共有することができる。同様に、第２ローカル配線連結制御部２１３ｂは、第２ローカル配線連結制御部２１３ａ下に配され、従って、第２配線連結ユニット２１３ａ及び第２配線連結制御部２１３ｂが面積を共有することができる。従って、論理装置２０のサイズを縮小させることができる。
【００５１】
図６は、図３の第２論理ブロックの一例を詳細に示すブロック図である。
【００５２】
図６を参照すれば、第２論理ブロック２２は、第１機能ブロックないし第４機能ブロック２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ及びローカル制御部２２２を含むことができ、ローカル制御部２２２は、第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ及びローカル配線連結制御部２２２ｅを含むことができる。本実施形態は、第２論理ブロック２２の一例にしか過ぎず、第２論理ブロック２２の構成は、これに限定されるものではなく、多様に変更されうる。また、第１論理ブロック２１も、本実施形態による構成を有することもできる。
【００５３】
第１機能ブロックないし第４機能ブロック２２１ａ，２２１ｂ，２２１ｃ，２２１ｄそれぞれは、ユーザによってプログラムされて再使用可能な機能ブロックであり、例えば、ＩＰブロックまたはＬＵＴブロックを含むことができる。第１機能ブロック２２１ａは、複数の第１ローカル配線Ｗ３１に連結され、第２機能ブロック２２１ｂは、複数の第２ローカル配線Ｗ３２に連結され、第３機能ブロック２２１ｃは、複数の第３ローカル配線Ｗ３３に連結され、第４機能ブロック２２１ｄは、複数の第４ローカル配線Ｗ３４に連結されうる。第１ローカル配線ないし第４ローカル配線Ｗ３１，Ｗ３２，Ｗ３３，Ｗ３４は、ローカル配線グループをなすことができる。
【００５４】
具体的には、第１機能ブロックないし第４機能ブロック２２１ａ，２２１ｂ，２２１ｃ，２２１ｄそれぞれは、複数の論理ゲートを含むことができるが、前記複数の論理ゲート間の連結関係を変更することによって、第１機能ブロックないし第４機能ブロック２２１ａ，２２１ｂ，２２１ｃ，２２１ｄそれぞれの機能を再構成することによって、第２論理ブロック２２の機能を再構成することができる。また、第１機能ブロックないし第４機能ブロック２２１ａ，２２１ｂ，２２１ｃ，２２１ｄのうち一つがＬＵＴブロックである場合には、ＬＵＴ値を変更することによって、第２論理ブロック２２の機能を再構成することができる。
【００５５】
ローカル制御部２２２は、複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１ローカル配線ないし第４ローカル配線Ｗ３１，Ｗ３２，Ｗ３３，Ｗ３４のルーティングを制御することができる。以下では、第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ及びローカル配線連結制御部２２２ｅの動作について詳述する。
【００５６】
第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄそれぞれは、複数の第１ローカル配線ないし第４ローカル配線Ｗ３１，Ｗ３２，Ｗ３３，Ｗ３４が交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含み、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１ローカル配線ないし第４ローカル配線Ｗ３１，Ｗ３２，Ｗ３３，Ｗ３４間を連結させることができる。
【００５７】
具体的には、第１ローカル配線連結部２２２ａは、複数の第１ローカル配線Ｗ３１と複数の第３ローカル配線Ｗ３３とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１ローカル配線Ｗ３１それぞれと、複数の第３ローカル配線Ｗ３３それぞれとを連結させることができる。第２ローカル配線連結部２２２ｂは、複数の第１ローカル配線Ｗ３１と、複数の第２ローカル配線Ｗ３２とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第１ローカル配線Ｗ３１それぞれと、複数の第２ローカル配線Ｗ３２それぞれとを連結させることができる。
【００５８】
また、第３ローカル配線連結部２２２ｃは、複数の第３ローカル配線Ｗ３３と、複数の第４ローカル配線Ｗ３４とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第３ローカル配線Ｗ３３それぞれと、複数の第４ローカル配線Ｗ３４それぞれとを連結させることができる。第４ローカル配線連結部２２２ｄは、複数の第２ローカル配線Ｗ３２と、複数の第４ローカル配線Ｗ３４とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第２ローカル配線Ｗ３２それぞれと、複数の第４ローカル配線Ｗ３４それぞれとを連結させることができる。
【００５９】
ローカル配線連結制御部２２２ｅは、第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄそれぞれに含まれた複数の不揮発性メモリ素子に対するリアルタイム・プログラミング動作を行うことによって、第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄの連結動作を制御することができる。このとき、ローカル配線連結制御部２２２ｅは、第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄの上部または下部に配されることによって、第１ローカル配線連結部ないし第４ローカル配線連結部２２２ａ，２２２ｂ，２２２ｃ，２２２ｄと、ローカル配線連結制御部２２２ｅは、面積を共有することができ、これによって、論理装置２０のサイズを縮小させることができる。
【００６０】
図７は、図２の論理装置に含まれた配線間の第１ルーティング方法を示す回路図である。
【００６１】
図７を参照すれば、第１ルーティング方法によって、論理装置２０に含まれた第１配線Ｗ１と第２配線Ｗ２とを連結させる場合、第１配線Ｗ１と第２配線Ｗ２とが交差する領域には、第１スイッチング部ＳＷ１が配されうる。一実施形態で、第１配線Ｗ１は、第１論理ブロック２１に連結される配線、すなわち、第１グローバル配線Ｗ１１のうち１本であり、第２配線Ｗ２は、第２論理ブロック２２に連結される配線、すなわち、第２グローバル配線Ｗ１２のうち１本でありうる。他の実施形態で、第１配線Ｗ１は、第１機能ブロック２１１ａに連結される配線、すなわち、第１ローカル配線Ｗ２１のうち１本であり、第２配線Ｗ２は、第２機能ブロック２１１ｂに連結される配線、すなわち、第２ローカル配線Ｗ２２のうち１本でありうる。さらに他の実施形態で、第１配線Ｗ１は、第１機能ブロック２２１ａに連結される配線、すなわち、第１ローカル配線Ｗ３１のうち１本であり、第２配線Ｗ２は、第２機能ブロック２２１ｂに連結される配線、すなわち、第２ローカル配線Ｗ３２のうち１本でありうる。
【００６２】
第１スイッチング部ＳＷ１は、スイッチＮＭ及びスイッチ制御部ＳＣを含むことができる。本実施形態で、スイッチＮＭは、ＮＭＯＳ（negative metal oxide semiconductor）トランジスタから具現されうるが、このとき、スイッチＮＭのソース及びドレインは、第１配線Ｗ１及び第２配線Ｗ２にそれぞれ連結されうる。しかし、スイッチＮＭの構成は、これに限定されるものではなく、他の実施形態で、スイッチＮＭは異なって具現されうる。
【００６３】
スイッチ制御部ＳＣは、スイッチＮＭに連結され、スイッチＮＭのオン／オフを制御することができる。具体的には、スイッチ制御部ＳＣは、例えば、グローバル配線連結制御部２５２（図９）またはローカル配線連結制御部２１２ｂ，２１３ｂ，２２２ｅによってプログラムされる少なくとも１つの不揮発性メモリ素子を含み、少なくとも１つの不揮発性メモリ素子のプログラム結果を基に、スイッチＮＭのオン／オフを制御することができる。本実施形態で、スイッチ制御部ＳＣは、第１プルアップ素子ＰＵ１及び第２プルアップ素子ＰＵ２、第１プルダウン素子ＰＤ１及び第２プルダウン素子ＰＤ２、等化部ＥＴ、並びに第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２を含むことができる。
【００６４】
第１プルアップ素子ＰＵ１は、電源電圧端子ＶＤＤに連結されたソース、第１ノードＮ１に連結されたドレイン及び第２ノードＮ２に連結されたゲートを有するＰＭＯＳ（positive metal oxide semiconductor）トランジスタから具現されうる。第１プルダウン素子ＰＤ１は、第１ノードＮ１に連結されたドレイン及び第２ノードＮ２に連結されたゲートを有するＮＭＯＳトランジスタから具現されうる。第１プルアップ素子ＰＵ１と第１プルダウン素子ＰＤ１は、第１インバータを構成することができる。
【００６５】
第２プルアップ素子ＰＵ２は、電源電圧端子ＶＤＤに連結されたソース、第２ノードＮ２に連結されたドレイン及び第１ノードＮ１に連結されたゲートを有するＰＭＯＳトランジスタから具現されうる。第２プルダウン素子ＰＤ２は、第２ノードＮ２に連結されたドレイン及び第１ノードＮ１に連結されたゲートを有するＮＭＯＳトランジスタから具現されうる。第２プルアップ素子ＰＵ２と第２プルダウン素子ＰＤ２は、第２インバータを構成することができる。このように、第１インバータと第２インバータは、交差結合（cross-coupled）されてラッチ（latch）を構成することができる。
【００６６】
等化部ＥＴは第１プルダウン素子ＰＤ１のゲートと、第２プルダウン素子ＰＤ２のゲートとに連結され、等化信号ＥＱが活性化されれば、第１プルダウン素子ＰＤ１のゲートと、第２プルダウン素子ＰＤ２のゲートとを連結させる。例えば、等化部ＥＴは、第１プルダウン素子ＰＤ１のゲートに連結されるソース、第２プルダウン素子ＰＤ２のゲートに連結されるドレイン及び等化信号ＥＱが印加されるゲートを有するＮＭＯＳトランジスタから具現されうる。このとき、等化信号ＥＱが「１」に活性化されれば、等化部ＥＴは、ターンオンされ、第１プルダウン素子ＰＤ１のゲートと、第２プルダウン素子ＰＤ２のゲートとを連結させ、これによって、第１プルダウン素子ＰＤ１のゲートと、第２プルダウン素子ＰＤ２のゲートとの電圧レベルは、同一になる。
【００６７】
第１不揮発性メモリ素子ＮＶ１は、第１プルダウン素子ＰＤ１のソースと、接地電圧端子ＶＳＳとに連結され、第２不揮発性メモリ素子ＮＶ２は、第２プルダウン素子ＰＤ２のソースと、接地電圧端子ＶＳＳとに連結される。このとき、第１不揮発性メモリ素子ＮＶ１と、第２不揮発性メモリ素子ＮＶ２は、相補的にプログラムすることができる。
【００６８】
本実施形態で、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２は、抵抗変化型メモリ素子、磁気メモリ素子またはフラッシュメモリ素子でありうる。以下では、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２が、抵抗変化型メモリ素子である場合、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２に対するプログラム結果による第１スイッチング部ＳＷ１の動作について詳述する。しかし、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２は、これに限定されるものではなく、多様に変更されうる。
【００６９】
まず、第１不揮発性メモリ素子ＮＶ１が、「１」にプログラムされ、第２不揮発性メモリ素子ＮＶ２が、「０」にプログラムされた場合、第１不揮発性メモリ素子ＮＶ１は、低抵抗状態であり、第２不揮発性メモリ素子ＮＶ２は、高抵抗状態となる。このとき、等化信号ＥＱが「１」になれば、等化部ＥＴがターンオンされ、同じ接地電圧端子ＶＳＳに連結された第１不揮発性メモリ素子ＮＶ１と、第２不揮発性メモリ素子ＮＶ２とのうち、第１不揮発性メモリ素子ＮＶ１の抵抗が低いので、第１ノードＮ１が接地電圧端子ＶＳＳに連結される。従って、第１ノードＮ１の電圧レベルは、「０」になり、第２ノードＮ２の電圧レベルは、「１」になり、これによって、スイッチＮＭがターンオンされ、第１配線Ｗ１と第２配線Ｗ２とが連結される。
【００７０】
次に、第１不揮発性メモリ素子ＮＶ１が、「０」にプログラムされ、第２不揮発性メモリ素子ＮＶ２が、「１」にプログラムされた場合、第１不揮発性メモリ素子ＮＶ１は、高抵抗状態であり、第２不揮発性メモリ素子ＮＶ２は、低抵抗状態となる。このとき、等化信号ＥＱが「１」になれば、等化部ＥＴがターンオンされ、同じ接地電圧端子ＶＳＳに連結された第１不揮発性メモリ素子ＮＶ１と、第２不揮発性メモリ素子ＮＶ２とのうち、第２不揮発性メモリ素子ＮＶ２の抵抗が低いので、第２ノードＮ２が接地電圧端子ＶＳＳに連結される。従って、第２ノードＮ２の電圧レベルは、「０」になり、これによって、スイッチＮＭがターンオフされ、第１配線Ｗ１と第２配線Ｗ２とは連結されない。
【００７１】
このとき、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２それぞれに対する書き込み動作にかかる時間は、約２０ｎｓほどであり、読み取り動作にかかる時間は、約１０ｎｓほどであり、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２それぞれのオン抵抗とオフ抵抗との比率であるオン／オフ比は、約３ほどでありうる。
【００７２】
本実施形態によれば、第１スイッチング部ＳＷ１は、第１配線Ｗ１と第２配線Ｗ２とが交差する領域に、スイッチＮＭ及びスイッチ制御部ＳＣを配させ、スイッチ制御部ＳＣに含まれた第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２を、相補的にプログラムすることにより、第１配線Ｗ１と第２配線Ｗ２との連結を制御することができる。このとき、第１配線Ｗ１と第２配線Ｗ２とが連結されないように、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２をプログラムした場合、スイッチＮＭは、オフになるので、第１配線Ｗ１と第２配線Ｗ２との間には、漏れ電流が流れない。
【００７３】
一方、他の実施形態によれば、スイッチ制御部ＳＣは、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２の代わりに、１つの不揮発性メモリ素子と抵抗素子とを含むこともできる。このとき、前記抵抗素子の抵抗値が、前記不揮発性メモリ素子が高抵抗状態であるときの抵抗値と、低抵抗状態であるときの抵抗値との中間ほどになるように、前記抵抗素子を選択することができる。具体的には、前記不揮発性メモリ素子のプログラム結果によって、変更される抵抗値と、前記抵抗素子の抵抗値との比較を介して、第１配線Ｗ１と第２配線Ｗ２との連結を制御することができる。
【００７４】
さらに詳細には、前記不揮発性メモリ素子が「１」にプログラムされた場合、前記不揮発性メモリ素子は、低抵抗状態になり、これは、前記抵抗素子の抵抗値より低い。従って、第１ノードＮ１の電圧レベルは、「０」になり、第２ノードＮ２の電圧レベルは、「１」になり、これによって、スイッチＮＭがターンオンされ、第１配線Ｗ１と第２配線Ｗ２は、連結されうる。一方、前記不揮発性メモリ素子が「０」にプログラムされた場合、前記不揮発性メモリ素子は、高抵抗状態になり、これは、前記抵抗素子の抵抗値より高い。従って、第２ノードＮ２の電圧レベルは、「０」になり、これによって、スイッチＮＭがターンオフされ、第１配線Ｗ１と第２配線Ｗ２は、連結されない。
【００７５】
前述のように、第１ルーティング方法によって、第１配線Ｗ１と第２配線Ｗ２とを連結させる場合には、スイッチＮＭがターンオフされれば、第１配線Ｗ１と第２配線Ｗ２との間に、漏れ電流が流れないという長所がある。しかし、スイッチング制御部ＳＣの具備が要求されるので、これによる面積確保が要求される。従って、論理装置２０で、ローカル配線連結部２１２ｂ，２１３ｂ，２２２ｅよりは、グローバル配線連結部２５１の具現時、第１ルーティング方法を利用することがさらに効率的でありえる。
【００７６】
また、論理装置２０に含まれたグローバル配線Ｗ１１，Ｗ２１は、ローカル配線Ｗ２１ないしＷ２４，Ｗ３１ないしＷ３４に比べ、太くて長く具現されうる。従って、グローバル配線Ｗ１１，Ｗ１２は、キャパシタンスが大きくなり、これによって、グローバル配線Ｗ１１，Ｗ１２に漏れ電流が流れる場合には、その値が大きくなる。従って、グローバル配線Ｗ１１，Ｗ１２間のルーティングは、第１ルーティング方法によることが効率的である。
【００７７】
図８は、図６の論理装置に含まれた配線間の第２ルーティング方法を示す回路図である。
【００７８】
図８を参照すれば、第２ルーティング方法によって、論理装置２０に含まれた第１配線Ｗ１と第２配線Ｗ２とを連結させる場合、第１配線Ｗ１と第２配線Ｗ２とが交差する領域には、第２スイッチング部ＳＷ２が配されうる。一実施形態で、第１配線Ｗ１は、第１論理ブロック２１に連結される配線、すなわち、第１グローバル配線Ｗ１１のうち１本であり、第２配線Ｗ２は、第２論理ブロック２２に連結される配線、すなわち、第２グローバル配線Ｗ１２のうち１本でありうる。他の実施形態で、第１配線Ｗ１は、第１機能ブロック２１１ａに連結される配線、すなわち、第１ローカル配線Ｗ２１のうち１本であり、第２配線Ｗ２は、第２機能ブロック２１１ｂに連結される配線、すなわち、第２ローカル配線Ｗ２２のうち１本でありうる。さらに他の実施形態で、第１配線Ｗ１は、第１機能ブロック２２１ａに連結される配線、すなわち、第１ローカル配線Ｗ３１のうち１本であり、第２配線Ｗ２は、第２機能ブロック２２１ｂに連結される配線、すなわち、第２ローカル配線Ｗ３２のうち１本でありうる。
【００７９】
第２スイッチング部ＳＷ２は、不揮発性メモリ素子ＮＶを含むことができる。例えば、不揮発性メモリ素子ＮＶは、抵抗変化型メモリ素子またはフラッシュメモリ素子でありうる。以下では、不揮発性メモリ素子ＮＶが、抵抗変化型メモリ素子である場合について詳述する。しかし、不揮発性メモリ素子ＮＶは、これに限定されるものではなく、多様に変更されうる。
【００８０】
まず、不揮発性メモリ素子ＮＶが「１」にプログラムされれば、不揮発性メモリ素子ＮＶは、低抵抗状態になり、第２スイッチング部ＳＷ２は、オン状態となる。従って、第１配線Ｗ１と第２配線Ｗ２とには、電流が良好に流れるので、第１配線Ｗ１と第２配線Ｗ２は、互いに連結される。一方、不揮発性メモリ素子ＮＶが「０」にプログラムされれば、不揮発性メモリ素子ＮＶは、高抵抗状態になり、第２スイッチング部ＳＷ２は、オフ状態となる。従って、第１配線Ｗ１と第２配線Ｗ２とには、電流が良好に流れないので、第１配線Ｗ１と第２配線Ｗ２は、連結されない。
【００８１】
本実施形態の場合、第２スイッチング部ＳＷ２は、別途のトランジスタを具備せず、不揮発性メモリ素子ＮＶを利用し、オン／オフされるので、オフ状態でも、漏れ電流が流れうる。従って、不揮発性メモリ素子ＮＶは、高抵抗状態で、十分に大きい抵抗を有することができる物質から具現されることが望ましい。例えば、不揮発性メモリ素子ＮＶのオフ抵抗は、約１ＭΩ以上であり、オン抵抗とオフ抵抗との比率であるオン／オフ比は、約１，０００ほどである。このとき、不揮発性メモリ素子ＮＶに対する書き込み動作にかかる時間は、約２０ｎｓほどであり、読み取り動作にかかる時間は、約１０ｎｓほどでありうる。
【００８２】
このように、不揮発性メモリ素子ＮＶによって、第１配線Ｗ１と、第２ローカル配線Ｗ２との連結を容易に制御するためには、不揮発性メモリ素子ＮＶが「１」にプログラムされた場合、すなわち、低抵抗状態での抵抗と、不揮発性メモリ素子ＮＶが「０」にプログラムされた場合、すなわち、高抵抗状態での抵抗との差が大きい抵抗物質を利用し、不揮発性メモリ素子ＮＶを具現することができる。
【００８３】
前述のように、第２ルーティング方法によって、第１配線Ｗ１と第２配線Ｗ２とを連結させる場合には、第１配線Ｗ１と第２配線Ｗ２との間に、不揮発性メモリ素子ＮＶだけを配し、第１配線Ｗ１と第２配線Ｗ２との連結を制御することができるので、具現が非常に簡単であり、小面積を占めるので、効率性が高い。従って、論理装置２０で、グローバル配線連結部２５１よりは、ローカル配線連結部２１２ｂ，２１３ｂ，２２２ｅの具現時、第２ルーティング方法を利用することが、さらに効率的でありえる。
【００８４】
図９は、図３の論理装置の一例を詳細に示す回路図である。
【００８５】
図９を参照すれば、論理装置２０は、第１論理ブロック２１、第２論理ブロック２２及びグローバル制御部２５を含むことができ、グローバル制御部２５は、グローバル配線連結部２５１及びグローバル配線連結制御部２５２を含むことができる。図２と比較すれば、図９の論理装置２０は、グローバル配線連結部２５１の構成をさらに詳細に図示している。
【００８６】
本実施形態で、グローバル配線連結部２５１は、図７に図示された第１ルーティング方法を利用し、第１グローバル配線Ｗ１１と第２グローバル配線Ｗ１２とを連結させることができる。これによって、グローバル配線連結部２５１は、第１グローバル配線Ｗ１１と第２グローバル配線Ｗ１２との交差領域それぞれに配された複数のスイッチング部を含むことができ、複数のスイッチング部のそれぞれは、スイッチ及びスイッチ制御部を含むことができる。
【００８７】
具体的には、第１グローバル配線Ｗ１１のうち、第２論理ブロック２２に最も隣接して配された第１グローバル配線Ｗ１１＿１と、第２グローバル配線Ｗ１２のうち、第１論理ブロック２１に最も隣接して配された第２グローバル配線Ｗ１２＿１が交差する領域には、第１スイッチＮＭ１１及び第１スイッチ制御部ＳＣ１１が配されうる。また、第１グローバル配線Ｗ１１のうち、第２論理ブロック２２に最も隣接して配された第１グローバル配線Ｗ１１＿１と第２グローバル配線Ｗ１２とのうち、第１論理ブロック２１に二番目に隣接して配された第２グローバル配線Ｗ１２＿２が交差する領域には、第２スイッチＮＭ２１及び第２スイッチ制御部ＳＣ２１が配されうる。
【００８８】
グローバル配線連結制御部２５２は、グローバル配線連結部２５１に含まれたスイッチ制御部ＳＣ１１ないしＳＣ４４に連結され、スイッチ制御部ＳＣ１１ないしＳＣ４４に含まれた不揮発性メモリ素子に対するプログラミング動作を行うことができる。これにより、グローバル配線連結制御部２５２は、グローバル配線連結部２５１の連結動作を制御することができる。
【００８９】
本実施形態で、グローバル配線連結制御部２５２は、１６個のスイッチ制御部ＳＣ１１ないしＳＣ４４を共有することができる。１６個のスイッチ制御部ＳＣ１１ないしＳＣ４４のそれぞれは、少なくとも１つの不揮発性メモリ素子を含むので、グローバル配線連結制御部２５２が共有するスイッチ制御部の個数が多いほど、グローバル配線連結制御部２５２が、不揮発性メモリ素子に対するプログラミングにかかる時間は延長する。
【００９０】
図１０は、図９のグローバル連結部２５とコントロール・ロジック１００との一例を詳細に示す回路図である。
【００９１】
図１０を参照すれば、グローバル連結部２５は、グローバル配線連結部２５１及びグローバル配線連結制御部２５２を含むことができる。前述のように、グローバル配線連結制御部２５２は、グローバル配線連結部２５１に含まれた複数のスイッチ制御部に連結され、複数のスイッチ制御部それぞれに含まれた不揮発性メモリ素子に対するプログラミング動作を行う。図１０では、グローバル配線連結部２５１に含まれた複数のスイッチ制御部と、グローバル配線連結制御部２５２との関係を詳述するために、グローバル配線連結部２５１に含まれた複数のスイッチについての図示は省略する。
【００９２】
グローバル配線連結部２５１は、第１スイッチ制御部ないし第４スイッチ制御部ＳＣ１１，ＳＣ２１，ＳＣ１４，ＳＣ２４を含むことができ、第１スイッチ制御部ないし第４スイッチ制御部ＳＣ１１，ＳＣ２１，ＳＣ１４，ＳＣ２４それぞれは、１対の書き込みライン（write line）を介して、グローバル配線連結制御部２５２に連結されうる。本実施形態で、第１スイッチ制御部ないし第４スイッチ制御部ＳＣ１１，ＳＣ２１，ＳＣ１４，ＳＣ２４のうち、上下に隣接した第１スイッチ制御部ＳＣ１１及び第２スイッチ制御部ＳＣ２１は、１対の書き込みラインＷＬ１１，ＷＬ１２を共有し、上下に隣接した第３スイッチ制御部ＳＣ１４及び第４スイッチ制御部ＳＣ２４は、１対の書き込みラインＷＬ２１，ＷＬ２２を共有することができる。
【００９３】
第１スイッチ制御部ＳＣ１１は、第１プルアップ素子ＰＵ１及び第２プルアップ素子ＰＵ２、第１プルダウン素子ＰＤ１及び第２プルダウン素子ＰＤ２、等化部ＥＴ１、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２、接地トランジスタＧＴ１、並びに第１スイッチ・トランジスタＳＴ１及び第２スイッチ・トランジスタＳＴ２を含むことができる。第１スイッチ・トランジスタＳＴ１及び第２スイッチ・トランジスタＳＴ２は、１対の書き込みラインＷＬ１１，ＷＬ１２を介して、相補的なデータを伝達されうる。これによって、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２には、相補的なデータが書き込まれる。このとき、第２プルアップ素子ＰＵ２と第２プルダウン素子ＰＤ２との間の第２ノードＮ２は、スイッチＮＭ１１に連結され、第２ノードＮ２の電圧レベルによって、スイッチＮＭ１１のオン／オフが制御されうる。
【００９４】
また、第２スイッチ制御部ＳＣ２１は、第１プルアップ素子ＰＵ３及び第２プルアップ素子ＰＵ４、第１プルダウンＰＤ３素子及び第２プルダウン素子ＰＤ４、等化部ＥＴ２、第１不揮発性メモリ素子ＮＶ３及び第２不揮発性メモリ素子ＮＶ４、接地トランジスタＧＴ２、並びに第１スイッチ・トランジスタＳＴ３及び第２スイッチ・トランジスタＳＴ４を含むことができる。第１スイッチ・トランジスタＳＴ３及び第２スイッチ・トランジスタＳＴ４は、１対の書き込みラインＷＬ１１，ＷＬ１２を介して、相補的なデータを伝達されうる。これによって、第１不揮発性メモリ素子ＮＶ３及び第２不揮発性メモリ素子ＮＶ４には、相補的なデータが書き込まれる。このとき、第２プルアップ素子ＰＵ４と、第２プルダウン素子ＰＤ４との間の第２ノードＮ４は、スイッチＮＭ２１に連結され、第２ノードＮ４の電圧レベルによって、スイッチＮＭ２１のオン／オフが制御されうる。
【００９５】
また、第３スイッチ制御部ＳＣ１４は、第１プルアップ素子ＰＵ５及び第２プルアップ素子ＰＵ６、第１プルダウン素子ＰＤ５及び第２プルダウン素子ＰＤ６、等化部ＥＴ３、第１不揮発性メモリ素子ＮＶ５及び第２不揮発性メモリ素子ＮＶ６、接地トランジスタＧＴ３、並びに第１スイッチ・トランジスタＳＴ５及び第２スイッチ・トランジスタＳＴ６を含むことができる。第１スイッチ・トランジスタＳＴ５及び第２スイッチ・トランジスタＳＴ６は、１対の書き込みラインＷＬ２１，ＷＬ２２を介して、相補的なデータを伝達されうる。これによって、第１不揮発性メモリ素子ＮＶ５及び第２不揮発性メモリ素子ＮＶ６には、相補的なデータが書き込まれる。このとき、第２プルアップ素子ＰＵ６と、第２プルダウン素子ＰＤ６との間の第２ノードＮ６は、スイッチＮＭ１４に連結され、第２ノードＮ６の電圧レベルによって、スイッチＮＭ１４のオン／オフが制御されうる。
【００９６】
また、第４スイッチ制御部ＳＣ２４は、第１プルアップ素子ＰＵ７及び第２プルアップ素子ＰＵ８、第１プルダウン素子ＰＤ７及び第２プルダウン素子ＰＤ８、等化部ＥＴ４、第１不揮発性メモリ素子ＮＶ７及び第２不揮発性メモリ素子ＮＶ８、接地トランジスタＧＴ４、並びに第１スイッチ・トランジスタＳＴ７及び第２スイッチ・トランジスタＳＴ８を含むことができる。第１スイッチ・トランジスタＳＴ７及び第２スイッチ・トランジスタＳＴ８は、１対の書き込みラインＷＬ２１，ＷＬ２２を介して、相補的なデータを伝達されうる。これによって、第１不揮発性メモリ素子ＮＶ７及び第２不揮発性メモリ素子ＮＶ８には、相補的なデータが書き込まれる。このとき、第２プルアップ素子ＰＵ８と、第２プルダウン素子ＰＤ８との間の第２ノードＮ８は、スイッチＮＭ２４に連結され、第２ノードＮ８の電圧レベルによって、スイッチＮＭ２４のオン／オフが制御されうる。
【００９７】
グローバル配線連結制御部２５２は、第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄ及び書き込みドライバ２５２２を含むことができる。第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄは、書き込みドライバ２５２２に共通に連結されうる。本実施形態で、第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄは、それぞれ所定の制御信号によって、オン／オフされるＮＭＯＳトランジスタから具現されうる。
【００９８】
第１書き込みデコーダ２５２１ａ及び第２書き込みデコーダ２５２１ｂは、１対の書き込みライン、すなわち、第１書き込みラインＷＬ１１及び第１相補（complementary）書き込みラインＷＬ１２にそれぞれ連結されうる。例えば、第１書き込みデコーダ２５２１ａ及び第２書き込みデコーダ２５２１ｂは、第１書き込みラインＷＬ１１及び第１相補書き込みラインＷＬ１２を介して、４個のスイッチ制御部ＳＣ１１，ＳＣ２１，ＳＣ３１，ＳＣ４１に共通に連結されうる。
【００９９】
また、第３書き込みデコーダ２５２１ｃ及び第４書き込みデコーダ２５２１ｄは、１対の書き込みライン、すなわち、第２書き込みラインＷＬ２１及び第２相補書き込みラインＷＬ２２にそれぞれ連結されうる。例えば、第３書き込みデコーダ２５２１ｃ及び第４書き込みデコーダ２５２１ｄは、第２書き込みラインＷＬ２１及び第２相補書き込みラインＷＬ２２を介して、４個のスイッチ制御部ＳＣ１４，ＳＣ２４，ＳＣ３４，ＳＣ４４に共通に連結されうる。
【０１００】
書き込みドライバ２５２２は、第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄに書き込みデータを提供することができる。書き込みドライバ２５２２は、第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄを共有することによって、例えば、１６個のスイッチ制御部ＳＣ１１ないしＳＣ４４を共有することができる。各スイッチ制御部は、少なくとも１つの不揮発性メモリ素子を含むので、書き込みドライバ２５２２が共有するスイッチ制御部の個数が多いほど、書き込みドライバ２５２２で、不揮発性メモリ素子に対するプログラミングにかかる時間が延長する。
【０１０１】
以下では、グローバル配線連結部２５１及びグローバル配線連結制御部２５２の動作について詳述する。書き込みドライバ２５２２は、第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄに書き込みデータを提供することができる。第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄは、制御信号によってオン／オフされ、スイッチ制御部ＳＣ１１，ＳＣ２１，ＳＣ１４，ＳＣ２４に、書き込みデータを提供することができ、第１書き込みデコーダないし第４書き込みデコーダ２５２１ａ，２５２１ｂ，２５２１ｃ，２５２１ｄにコントロール・ロジック１０００から出力された信号を提供することができる。また、コントロール・ロジック１０００は、スイッチ・トランジスタＳＴ１ないしＳＴ８のゲートに信号を出力するように構成されうる。
【０１０２】
例えば、書き込みドライバ２５２２は、第１書き込みデコーダ２５２１ａに「１」を提供し、第２書き込みデコーダ２５２１ｄに「０」を提供することができる。このとき、第１書き込みデコーダ２５２１ａは、第１スイッチ制御部ＳＣ１１及び第２スイッチ制御部ＳＣ２１それぞれに含まれた第１スイッチ・トランジスタＳＴ１，ＳＴ３それぞれに「１」を提供し、第２書き込みデコーダ２５２１ｂは、第１スイッチ制御部ＳＣ１１及び第２スイッチ制御部ＳＣ２１それぞれに含まれた第２スイッチ・トランジスタＳＴ２，ＳＴ４それぞれに「０」を提供することができる。これによって、第１スイッチ制御部ＳＣ１１及び第２スイッチ制御部ＳＣ２１それぞれに含まれた第１不揮発性メモリ素子ＮＶ１，ＮＶ３は、「１」が書き込まれ、第１スイッチ制御部ＳＣ１１及び第２スイッチ制御部ＳＣ２１それぞれに含まれた第２不揮発性メモリ素子ＮＶ２，ＮＶ４は、「０」が書き込まれる。従って、第１スイッチ制御部ＳＣ１１及び第２スイッチ制御部ＳＣ２１それぞれに連結されたスイッチＮＭ１１，ＮＭ２１は、ターンオンされうる。
【０１０３】
また、書き込みドライバ２５２２は、第３書き込みデコーダ２５２１ｃに、「１」を提供し、第４書き込みデコーダ２５２１ｄに、「０」を提供することができる。このとき、第３書き込みデコーダ２５２１ｃは、第３スイッチ制御部ＳＣ１４及び第４スイッチ制御部ＳＣ２４それぞれに含まれた第１スイッチ・トランジスタＳＴ５，ＳＴ７それぞれに、「１」を提供し、第４書き込みデコーダ２５２１ｄは、第３スイッチ制御部ＳＣ１４及び第４スイッチ制御部ＳＣ２４それぞれに含まれた第２スイッチ・トランジスタＳＴ６，ＳＴ８それぞれに、「０」を提供することができる。これによって、第３スイッチ制御部ＳＣ１４及び第４スイッチ制御部ＳＣ２４それぞれに含まれた第１不揮発性メモリ素子ＮＶ５，ＮＶ７は、「１」が書き込まれ、第３スイッチ制御部ＳＣ１４及び第４スイッチ制御部ＳＣ２４それぞれに含まれた第２不揮発性メモリ素子ＮＶ６，ＮＶ８は、「０」が書き込まれる。従って、第３スイッチ制御部ＳＣ１４及び第４スイッチ制御部ＳＣ２４に連結されたスイッチＮＭ１４，ＮＭ２４は、ターンオンされうる。
【０１０４】
図１１は、図６の第２論理ブロック２２及びコントロール・ロジック１１００の一例を詳細に示す回路図である。
【０１０５】
図１１を参照すれば、第２論理ブロック２２は第、１及び第２機能ブロック２２１ａ，２２１ｂ及びローカル制御部２２２を含むことができ、ローカル制御部２２２は、第２ローカル配線連結部２２２ｂ及びローカル配線連結制御部２２２ｅを含むことができる。図６と比較すれば、図１１の第２論理ブロック２２は、第２ローカル配線連結部２２２ｂの構成をさらに詳細に図示している。図示されていないが、図６に図示された第１ローカル配線連結部２２２ａ、第３ローカル配線連結部２２２ｃ及び第４ローカル配線連結部２２２ｄも、これと類似して具現されうる。また、図４に図示された第１ローカル配線連結部２１２ａ及び第２ローカル配線連結部２１３ａも、これと類似して具現されうる。
【０１０６】
本実施形態で、第２ローカル配線連結部２２２ｂは、図８に図示された第２ルーティング方法を利用し、第１ローカル配線Ｗ３１と第２ローカル配線Ｗ３２とを連結させることができる。これによって、第２ローカル配線連結部２２２ｂは、第１ローカル配線Ｗ３１と第２ローカル配線Ｗ３２との交差領域それぞれに配された複数の不揮発性メモリ素子を含むことができる。
【０１０７】
具体的には、第１ローカル配線Ｗ３１のうち、第２機能ブロック２２１ｂと最も隣接して配された第１ローカル配線Ｗ３１＿１と、第２ローカル配線Ｗ３２とのうち、第１機能ブロック２２１ａと最も隣接して配された第２ローカル配線Ｗ３２＿１が交差する領域には、第１不揮発性メモリ素子ＮＶ１１が配されうる。また、第１ローカル配線Ｗ３１のうち、第２機能ブロック２２１ｂに最も隣接して配された第１ローカル配線Ｗ３１＿１と、第２ローカル配線Ｗ３２とのうち、第１機能ブロック２２１ａに二番目に隣接して配された第２ローカル配線Ｗ３２＿２が交差する領域には、第２不揮発性メモリ素子ＮＶ２１が配されうる。
【０１０８】
ローカル配線連結制御部２２２ｅは、第１ローカル配線Ｗ３１に連結され、第２ローカル配線連結部２２２ｂに含まれた不揮発性メモリ素子に対するプログラミング動作を行うことができる。これにより、ローカル配線連結制御部２２２ｅは、第２ローカル配線連結部２２２ｂの連結動作を制御することができる。本実施形態で、ローカル配線連結制御部２２２ｅは、１６個の不揮発性メモリ素子ＮＶ１１ないしＮＶ４４を共有することができる。ローカル配線連結制御部２２２ｅが共有する不揮発性メモリ素子の個数が多いほど、ローカル配線連結制御部２２２ｅが不揮発性メモリ素子に対するプログラミングにかかる時間は、延長する。
【０１０９】
本実施形態で、ローカル配線連結制御部２２２ｅは、第２ローカル配線連結部２２２ｂの上部または下部に配されうる。これにより、ローカル配線連結制御部２２２ｅは、第２ローカル配線連結部２２２ｂと面積を共有することができ、これによって、第２論理ブロック２２のサイズを縮小させることができ、全般的に、論理装置２０のサイズも縮小させることができる。
【０１１０】
具体的には、ローカル配線連結制御部２２２ｅは、第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄ及び書き込みドライバ２２２２を含むことができる。第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄは、第１ローカル配線Ｗ３１＿１，Ｗ３１＿２，Ｗ３１＿３，Ｗ３１＿３にそれぞれ連結されうる。第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄは、書き込みドライバ２２２２に共通に連結されうる。本実施形態で、第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄは、それぞれ所定の制御信号によってオン／オフされるＮＭＯＳトランジスタから具現されうる。コントロール・ロジック１１００は、第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄのゲートに信号を出力するように構成されうる。
【０１１１】
書き込みドライバ２２２２は第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄに書き込みデータを提供することができる。書き込みドライバ２２２２は、第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄを共有することによって、例えば、１６個の不揮発性メモリ素子ＮＶ１１ないしＮＶ４４を共有することができる。書き込みドライバ２２２２が共有するスイッチ制御部の個数が多いほど、書き込みドライバ２２２２で、不揮発性メモリ素子に対するプログラミングにかかる時間が延長する。
【０１１２】
以下では、第２ローカル配線連結部２２２ｂ及びローカル配線連結制御部２２２ｅの動作について詳述する。書き込みドライバ２２２２は、第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄに書き込みデータを提供することができる。第１書き込みデコーダないし第４書き込みデコーダ２２２１ａ，２２２１ｂ，２２２１ｃ，２２２１ｄは、制御信号によってオン／オフされ、第１ローカル配線Ｗ３１＿１，Ｗ３１＿２，Ｗ３１＿３，Ｗ３１＿３に書き込みデータをそれぞれ提供することができる。不揮発性メモリ素子ＮＶ１１ないしＮＶ４４は、第１ローカル配線Ｗ３１＿１，Ｗ３１＿２，Ｗ３１＿３，Ｗ３１＿３と、第２ローカル配線Ｗ３２＿１，Ｗ３２＿２，Ｗ３２＿３，Ｗ３２＿３とに印加される電圧レベルの差を基に、「０」または「１」にプログラムされうる。
【０１１３】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者においては、明白なことである。
【符号の説明】
【０１１４】
１，２    電子回路モジュール
１０    論理装置
１１    第１論理ブロック
１２    第２論理ブロック
１３    第３論理ブロック
１４    第４論理ブロック
２０    論理回路
２１    第１論理ブロック
２１１ａ    第１機能ブロック
２１１ｂ    第２機能ブロック
２１１ｃ    第３機能ブロック
２１１ｄ    第４機能ブロック
２１２    第１ローカル制御部
２１２ａ    第１ローカル配線連結部
２１２ｂ    第１ローカル配線連結制御部
２１３    第２ローカル制御部
２１３ａ    第２ローカル配線連結部
２１３ｂ    第２ローカル配線連結制御部
２２    第２論理ブロック
２２２    ローカル制御部
２３    第３論理ブロック
２４    第４論理ブロック
２５    グローバル制御部
２５１    グローバル配線連結部
２５２    グローバル配線連結制御部
１０００，１１００    コントロール・ロジック
２２２２，２５２２    書き込みドライバ
【図１】
0005967880.tif 000002
【図２】
0005967880.tif 000003
【図３】
0005967880.tif 000004
【図４】
0005967880.tif 000005
【図５Ａ】
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【図５Ｂ】
0005967880.tif 000007
【図６】
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【図７】
0005967880.tif 000009
【図８】
0005967880.tif 000010
【図９】
0005967880.tif 000011
【図１０】
0005967880.tif 000012
【図１１】
0005967880.tif 000013