(57)【特許請求の範囲】
【請求項１】
ベース基板と、第１結晶層と、絶縁層と、第１〜第４スペーサ層と、を有し、
前記ベース基板、前記第１結晶層、前記絶縁層および前記第１〜第４スペーサ層が、前記ベース基板、前記第１スペーサ層、前記第２スペーサ層、前記第１結晶層、前記第３スペーサ層、前記第４スペーサ層、前記絶縁層の順に位置し、
前記第２スペーサ層および前記第３スペーサ層がＧａＡｓからなり、
前記第１スペーサ層および前記第４スペーサ層がＡｌＧａＡｓからなり、
前記第１結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０．３６≦ｘ≦０．４３）からなり、
前記第１結晶層の７７Ｋにおけるフォトルミネッセンス発光のピーク波長が、１０８０ｎｍより大きい
半導体基板。
【請求項２】
前記第１結晶層は、電界効果トランジスタのチャネル層に適用できる層であり、前記絶縁層は、前記電界効果トランジスタのゲート絶縁層に適用できる層である
請求項１に記載の半導体基板。
【請求項３】
前記ベース基板が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む基板である
請求項１または請求項２に記載の半導体基板。
【請求項４】
前記ベース基板と前記第１結晶層との間に位置するバッファ層をさらに有する
請求項１から請求項３の何れか一項に記載の半導体基板。
【請求項５】
前記バッファ層が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む層である
請求項４に記載の半導体基板。
【請求項６】
前記第１結晶層と前記絶縁層との間に位置する第２結晶層をさらに有し、
前記第２結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１−ｙＰ（０＜ｙ＜１）からなる
請求項１から請求項５の何れか一項に記載の半導体基板。
【請求項７】
前記第１結晶層と前記絶縁層との間に位置する第２結晶層をさらに有し、
前記第２結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＡｌｚＧａ１−ｚＡｓ（０≦ｚ≦１）からなる
請求項１から請求項５の何れか一項に記載の半導体基板。
【請求項８】
前記第２結晶層が、前記絶縁層と接している
請求項６または請求項７に記載の半導体基板。
【請求項９】
前記絶縁層の前記第２結晶層と接する領域に、酸化アルミニウムが存在する
請求項８に記載の半導体基板。
【請求項１０】
請求項１から請求項９の何れか一項に記載の半導体基板を有し、前記半導体基板における前記第１結晶層がチャネル層であり、前記半導体基板における前記絶縁層がゲート絶縁層である絶縁ゲート型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板および絶縁ゲート型電界効果トランジスタに関する。
【背景技術】
【０００２】
高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）の電子移動度および電子濃度をさらに高める構造として、シュードモルフィック高電子移動度トランジスタ（Ｐ−ＨＥＭＴ）構造がある。そして、ショットキゲート構造またはｐｎ接合ゲート構造のＰ−ＨＥＭＴが、その高移動度特性を生かして、高周波通信素子に多く利用されている。
【０００３】
特許文献１および特許文献２は、Ｐ−ＨＥＭＴ用のエピタキシャル基板を開示する。当該文献に開示されたエピタキシャル基板においては、歪チャネル層としてＩｎＧａＡｓ層が採用され、フロント側およびバック側の電子供給層としてＡｌＧａＡｓ層が採用されている。特許文献１には、歪チャネル層のＩｎ組成を０．２５以上とすることが記載されている。また、歪チャネル層のＩｎ組成と膜厚を最適化することで、歪チャネル層の３００Ｋにおける電子移動度が８３００ｃｍ２／Ｖ・ｓ以上（明示された最大値は８９９０ｃｍ２／Ｖ・ｓ）になることが記載されている。特許文献２には、歪チャネル層のＩｎ組成と膜厚を最適化することで、歪チャネル層の７７Ｋにおける発光ピーク波長が１０３０ｎｍ以上（明示された最大値は１０７５ｎｍ）になることが記載されている。なお、電子移動度は、ホール測定（Van der Pauw法）により測定されている。また、特許文献３は、絶縁体−化合物半導体の界面構造を開示する。当該絶縁体−化合物半導体界面構造は、化合物半導体と、この化合物半導体の表面上に配置されたスペーサ層と、スペーサ層上に配置された絶縁層とを含み、スペーサ層は、化合物半導体のバンドギャップより広いバンドギャップを有する半導体物質であることを開示している。
特許文献１  特開２００４−２０７４７１号公報
特許文献２  特開２００４−２０７４７３号公報
特許文献３  特開平１０−２７５８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１あるいは特許文献２に記載のＰ−ＨＥＭＴ構造により、高い電子移動度と高い２次元電子ガス濃度とを得ることができる。より高いゲート耐圧など良好なトランジスタ性能を得るには、特許文献３に示されるような、ＭＩＳ（金属−絶縁体−半導体）型のゲート構造を実現することが望ましい。
【０００５】
しかしながら、ＭＩＳ型ゲート構造を採用すれば、絶縁体−半導体界面に界面準位が形成されることは避けられない。また、絶縁体−半導体界面における界面準位は、半導体−半導体界面（ヘテロ界面）における界面準位とは異なり、その密度を低減することが困難である。界面準位は、チャネルにおけるキャリアの電界制御性を低下させ、充放電による動作速度の低下を招く可能性がある。また界面準位は、界面再結合などによるキャリア消滅の要因にもなり得る。すなわち界面準位は、キャリア移動度の低下などトランジスタ性能を劣化させる要因になり得る。本発明の目的は、絶縁ゲート型（ＭＩＳ型）のＰ−ＨＥＭＴ構造において、チャネル層のキャリア移動度を向上し、界面準位の影響を低減した、良好なトランジスタ性能を実現できる技術を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の態様においては、ベース基板と、第１結晶層と、絶縁層とを有し、ベース基板、第１結晶層および絶縁層が、ベース基板、第１結晶層、絶縁層の順に位置し、第１結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｘＧａ１−ｘＡｓ（０．３５≦ｘ≦０．４３）からなる半導体基板を提供する。
【０００７】
第１結晶層は、電界効果トランジスタのチャネル層に適用できる層であり、絶縁層は、電界効果トランジスタのゲート絶縁層に適用できる層である。ベース基板が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む基板であってよい。半導体基板は、ベース基板と第１結晶層との間に位置するバッファ層をさらに有してよい。この場合、バッファ層が、ＧａＡｓまたはＡｌＧａＡｓの少なくとも一方を含む層であってよい。
【０００８】
第１結晶層の７７Ｋにおけるフォトルミネッセンス発光のピーク波長が、１０７０ｎｍより大きいものであってよい。第１結晶層は、当該ピーク波長が１０８０ｎｍより大きいものであることが好ましく、当該ピーク波長が１１００ｎｍより大きいものであることがさらに好ましい。半導体基板は、第１結晶層と絶縁層との間に位置する第２結晶層をさらに有してもよい。この場合、第２結晶層が、第１結晶層より禁制帯幅が大きい３−５族化合物半導体からなる。
【０００９】
第２結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１−ｙＰ（０＜ｙ＜１）からなってよく、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＡｌｚＧａ１−ｚＡｓ（０≦ｚ≦１）からなってもよい。
【００１０】
半導体基板は、第２結晶層と第１結晶層との間に位置するスペーサ層をさらに有してよい。この場合、スペーサ層は、ＧａＡｓからなる結晶層とＡｌｍＧａ１−ｍＡｓ（０＜ｍ≦１）からなる結晶層との積層である第１の構成、および、ＧａＡｓからなる結晶層またはＡｌｍＧａ１−ｍＡｓ（０＜ｍ≦１）からなる結晶層の単層である第２の構成、から選ばれる何れかの構成を有する。
【００１１】
第２結晶層が、絶縁層と接してもよい。この場合、絶縁層の第２結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。
【００１２】
本発明の第２の態様においては、第１の態様の半導体基板を有し、半導体基板における第１結晶層がチャネル層であり、半導体基板における絶縁層がゲート絶縁層である絶縁ゲート型電界効果トランジスタを提供する。
【００１３】
本発明における半導体基板の製造方法の一例として、以下の方法が挙げられる。先ず、高抵抗の半絶縁性ＧａＡｓ単結晶などからなる成長基板を用意する。成長基板としては、ＬＥＣ（Liquid Encapsulated Czochralski）法、ＶＢ（Vertical Bridgman）法、ＶＧＦ（Vertical Gradient Freezing）法等で製造されたＧａＡｓ基板が好適であるが、これらに限定されない。そして、いずれの方法で製造された成長基板であっても、１つの結晶学的面方位から０．０５°〜１０°程度の傾きを有した基板を用意する。
【００１４】
この成長基板の表面の異物を除去するために、脱脂洗浄、エッチング、水洗および乾燥処理を行ってもよい。そして成長基板を公知の結晶成長炉の加熱台上に載置して加熱を開始する。加熱開始前に炉内を高純度水素等で置換してもよい。成長基板の温度が適度な温度に安定したところで、通常は成長炉内に砒素原料ガスを導入する。例えばＧａＡｓ層を成長する際には、砒素原料ガスに続いて、ガリウム原料ガスを導入する。また、ＡｌＧａＡｓ層を成長する際には、砒素原料の導入に加えて、ガリウム原料およびアルミニウム原料を導入する。また、ＩｎＧａＡｓからなるチャネル層を成長する際には、砒素原料ガスの導入に加えて、インジウム原料およびガリウム原料ガスを導入する。また、ｎ−ＡｌＧａＡｓからなる電子供給層を成長する際には、砒素原料ガスの導入に加えて、ガリウム原料ガス、アルミニウム原料ガス及びｎ型ドーパント原料ガスを導入する。また、ＩｎＧａＰ層を成長する際には砒素原料から燐原料に切り替えて、インジウム原料、ガリウム原料を導入して成長を行なう。
【００１５】
所定の時間と、各原料の供給を制御することにより、所望の積層構造を成長していく。最後に、各原料の供給を停止して結晶成長を停止し、冷却後、以上のように積層したエピタキシャル基板を炉内から取り出して結晶成長を完了する。各原料の供給量と時間を制御することにより、成長基板上に、少なくともバッファ層、ＩｎＧａＡｓからなるチャネル層、ｎ−ＡｌＧａＡｓからなる電子供給層、コンタクト層等の所望の化合物半導体層を順次成長させていく。
【００１６】
ここで、本発明の製造方法のより具体的な例として、チャネル層を形成する際には、ガリウム原料ガスとしてトリエチルガリウムを用い、成長基板であるＧａＡｓ単結晶基板の温度を４５０℃以上４９０℃以下の範囲とし、ＩｎＧａＡｓ層を形成する。ＡｌＧａＡｓ層、ＩｎＧａＰ層の成長時の成長基板の温度は６００℃〜６７５℃程度であり、トリメチルガリウムをガリウム原料ガスとして用いている。アルミニウム原料ガスとしてＴＭＡ（トリエチルアルミニウム）、及びインジウムの原料ガスとしてＴＭＩ（トリメチルインジウム）をもちいる。
【００１７】
また、砒素原料ガスとして、三水素化砒素（アルシン）を用いる。燐原料ガスとして、三水素化燐（フォスフィン）を用いる。砒素原料ガスおよび燐原料ガスにおいて、水素を炭素数が１から４のアルキル基で置換したアルキルアルシンまたはアルキルフォスフィンを用いることもできる。
【００１８】
ｎ型ドーパント原料ガスとしては、ジシランガスをもちいる。さらｎ型ドーパント原料ガスとして、シリコン、ゲルマニウム、スズ、硫黄、セレン等の水素化物または炭素数が１から３のアルキル基を有するアルキル化物を用いることができる。
【００１９】
このようにして成長基板上に全ての層を成長させた後、各原料の供給を停止して結晶成長を停止し、冷却後、積層したエピタキシャル基板を成長炉内から取り出して結晶成長を完了する。
【図面の簡単な説明】
【００２０】
【図１】半導体基板１００の断面を示す。
【図２】半導体基板２００の断面を示す。
【図３】絶縁ゲート型電界効果トランジスタ３００の断面を示す。
【図４】半導体基板４００の断面を示す。
【図５】絶縁ゲート型電界効果トランジスタ５００の断面を示す。
【図６】絶縁ゲート型電界効果トランジスタ５００のゲート電圧に対するゲート容量の関係（Ｃ−Ｖ特性）を実験により求めたグラフである。
【図７】絶縁ゲート型電界効果トランジスタ５００のＭＯＳ界面に界面準位が存在しない理想状態を仮定してシミュレートした場合のＣ−Ｖ特性を示す。
【図８】電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が０Ｖのときを示す。
【図９】電子密度の深さプロファイルをシミュレートした図であり、ゲート電圧が＋１．２Ｖのときを示す。
【図１０】ゲート電圧の変化に対する電子密度を準位毎にシミュレートした図である。
【図１１】（ａ）は、ゲート電圧を変化させたときのＭＯＳ界面におけるフェルミ準位の計算値をプロットした図である。（ｂ）は、ＧａＡｓにおける界面準位密度とそのエネルギーレベルの関係を示した図である。
【図１２】第１結晶層１０４のＩｎ組成を変化させた場合の電子移動度を、ホール測定（Van der Pauw法）により測定した実験結果のグラフである。
【図１３】第１結晶層１０４の電子移動度と７７Ｋにおけるフォトルミネッセンス発光のピーク波長との関係を示した実験グラフである。
【図１４】ＳｐｌｉｔＣＶ法で測定した絶縁ゲート型電界効果トランジスタ５００のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。
【図１５】ＳｐｌｉｔＣＶ法で測定した他の絶縁ゲート型電界効果トランジスタのキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。
【図１６】Ｉｎ組成を変化させたときのＭＯＳ界面におけるフェルミレベル（Ｅｆ）と基底準位（Ｅ０）をシミュレートした図である。
【発明を実施するための形態】
【００２１】
図１は、半導体基板１００の断面例を示す。半導体基板１００は、ベース基板１０２と、第１結晶層１０４と、絶縁層１０６とを有する。ベース基板１０２、第１結晶層１０４および絶縁層１０６は、ベース基板１０２、第１結晶層１０４、絶縁層１０６の順に位置する。第１結晶層１０４は、電界効果トランジスタのチャネル層に適用でき、絶縁層１０６は、電界効果トランジスタのゲート絶縁層に適用できる。
【００２２】
ベース基板１０２は、その上にＰ−ＨＥＭＴ用のエピタキシャル層が形成できる限りにおいて、任意の材料および構造が選択できる。すなわち、ベース基板１０２の材料として、シリコン、３−５族化合物半導体、サファイア等が選択でき、ベース基板１０２の構造として、単結晶、多結晶あるいはアモルファス（非晶質）が選択できる。ただし、Ｐ−ＨＥＭＴ構造のチャネル層としてＩｎＧａＡｓを選択し、チャネル層とヘテロ接合する結晶層としてＧａＡｓまたはＡｌＧａＡｓを選択する場合には、ベース基板１０２としてＧａＡｓ単結晶基板を用いるのが適切である。
【００２３】
ベース基板１０２と第１結晶層１０４との間には、バッファ層を形成してもよい。Ｐ−ＨＥＭＴ構造のチャネル層としてＩｎＧａＡｓを選択する場合、バッファ層としてＧａＡｓ層、ＡｌＧａＡｓ層、またはＧａＡｓとＡｌＧａＡｓの超格子層が挙げられる。
【００２４】
第１結晶層１０４は、ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合できるＩｎｘＧａ１−ｘＡｓで形成される。ここでｘは第１結晶層１０４のＩｎ組成であり、Ｉｎ組成ｘは、０．３５≦ｘ≦０．４３の条件を満足する。第１結晶層１０４に含まれるＩｎＧａＡｓは、例えばベース基板１０２または上述したバッファ層に含まれるＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合する。
【００２５】
ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合するＩｎＧａＡｓをＰ−ＨＥＭＴ構造のチャネル層に適用する場合、従来はＩｎ組成ｘを０．３以下、代表的には０．２５程度とするのが一般的であった。
【００２６】
本実施形態ではＩｎ組成ｘを０．３５以上とすることで、好ましくは０．３６以上とすることで、第１結晶層１０４をチャネル層として用いた場合のキャリアの移動度を大きくすることができる。また、Ｉｎ組成ｘを大きくすることで、量子井戸であるＩｎＧａＡｓ層（第１結晶層１０４）のチャネル内の伝導帯下端の量子準位と価電子帯上端の量子準位との間からの発光波長を大きくできる。Ｉｎ組成ｘ＝０．４程度で上述した発光波長を最大とすることができる。
【００２７】
なお、Ｉｎ組成ｘを０．４５程度より大きくすると、ＩｎＧａＡｓの結晶性が低下し、キャリアの移動度が大きく低下するので好ましくない。また、Ｉｎ組成ｘを高くすると、ＧａＡｓまたはＡｌＧａＡｓとの擬格子整合状態を維持するためＩｎＧａＡｓ層の膜厚を薄くする必要がある。Ｉｎ組成ｘを０．４５程度まであげると、量子効果により電子親和力が大きくならなくなるので、第１結晶層１０４をチャネル層として用いるには好ましくない。
【００２８】
Ｉｎ組成ｘを大きくすることで、絶縁ゲート型Ｐ−ＨＥＭＴ構造におけるチャネル電子密度をゲート電圧で変調する際のＭＯＳ界面準位の悪影響を低減し、結果としてチャネル層のキャリア移動度が大きくなるメカニズムについては後に詳述する。
【００２９】
絶縁層１０６は、電界効果トランジスタのゲート絶縁層に適用できるものである限り、その材料および構造は任意である。たとえば絶縁層１０６の材料として、Ａｌ２Ｏ３、ＨｆＯ２、ＳｉＯ２、Ｓｉ３Ｎ４等が挙げられ、絶縁層１０６の構造として単結晶、多結晶あるいはアモルファス（非晶質）が挙げられる。ただし、ゲート絶縁膜の実効膜厚を出来るだけ薄くする観点から、絶縁層１０６はＡｌ２Ｏ３、ＨｆＯ２等の高誘電率材料が好ましい。
【００３０】
絶縁層１０６の製膜方法として、真空蒸着法、スパッタ法、熱ＣＶＤ（Thermal Chemical Vapor Deposition）法、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法、ＣＡＴＣＶＤ（Catalytic Chemical Vapor Deposition）法、ＭＯＣＶＤ法、ＭＢＥ（Molecular Beam Epitaxy）法が挙げられるが、界面準位を低減する観点から、特にＡＬＤ（Atomic Layer Deposition）法が好ましい。
【００３１】
第１結晶層１０４と絶縁層１０６との間に、第２結晶層を有してもよい。第２結晶層は、第１結晶層１０４より禁制帯幅が大きい３−５族化合物半導体からなる。第２結晶層は、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１−ｙＰ（０＜ｙ＜１）からなるものであってもよく、ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合できるＡｌｚＧａ１−ｚＡｓ（０≦ｚ≦１）からなるものであってもよい。第２結晶層を構成するＩｎＧａＰまたはＡｌＧａＡｓは、第２結晶層よりも下側に形成されたいずれかの層またはベース基板１０２に含まれるＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合する。第２結晶層を有することで、第１結晶層１０４のフェルミレベルを調整し、絶縁層１０６と半導体との界面に形成される界面準位の影響を少なくすることができる。また、第２結晶層として、ＡｌＧａＡｓ層またはＧａＡｓ層の一部に不純物をドーピングしたドーピング層が挙げられる。ドーピング層は、ドーピングされた不純物が室温付近で活性化され空間電荷を生成することで、ＦＥＴのしきい値電圧を調整するしきい値調整層として機能させることができる。
【００３２】
第２結晶層と第１結晶層１０４との間に、スペーサ層をさらに有してもよい。この場合、スペーサ層として、ＧａＡｓからなる結晶層とＡｌｍＧａ１−ｍＡｓ（０＜ｍ≦１）からなる結晶層との積層構成が挙げられる。あるいはスペーサ層として、ＧａＡｓからなる結晶層またはＡｌｍＧａ１−ｍＡｓ（０＜ｍ≦１）からなる結晶層の単層構成が挙げられる。スペーサ層として、ノンドープのＡｌＧａＡｓ層またはＧａＡｓ層が例示できる。第１結晶層１０４とバッファ層の間に、スペーサ層およびドーピング層を形成してもよい。
【００３３】
第２結晶層は、絶縁層１０６と接してもよい。この場合、絶縁層１０６の第２結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。すなわち、絶縁層１０６の当該領域が、酸化アルミニウムからなることが好ましい。当該領域を酸化アルミニウムとすることにより、絶縁層１０６と第２結晶層との界面に形成される界面準位の密度を低減できる。
【００３４】
図２は、半導体基板２００の断面を示す。半導体基板２００は、絶縁ゲート型電界効果トランジスタの作製に用いることができる。半導体基板２００は、ベース基板１０２の上に、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４、ノンドープ層２１６および絶縁層１０６を、この順に有する。
【００３５】
ベース基板１０２として、たとえばＧａＡｓ単結晶基板が挙げられる。バッファ層２０２として、たとえばノンドープのＡｌＧａＡｓ層とノンドープのＧａＡｓ層とを積層した合計厚さが８００ｎｍ程度の積層膜が挙げられる。ドーピング層２０４として、たとえばｎ型ドーパントがドーピングされたｎ型ＡｌＧａＡｓ層が挙げられる。ｎ型ドーパントとしてＳｉ原子が挙げられる。ドーピング層２０４の厚さおよび不純物濃度（ドーパントの濃度）の調整により、ＦＥＴのしきい値電圧が調整できる。
【００３６】
第１スペーサ層２０６および第４スペーサ層２１２として、たとえばノンドープのＡｌＧａＡｓ層が挙げられる。第２スペーサ層２０８および第３スペーサ層２１０として、たとえばノンドープのＧａＡｓ層が挙げられる。第１結晶層１０４として、たとえばノンドープのＩｎｘＧａ１−ｘＡｓ層（０．３５≦ｘ≦０．４３）が挙げられ、好ましくはノンドープのＩｎｘＧａ１−ｘＡｓ層（０．３６≦ｘ≦０．４３）が挙げられる。第１結晶層１０４の厚さはＩｎ組成ｘに応じて調整される。第１結晶層１０４の厚さは、１０ｎｍ以下が望ましく、７ｎｍ以下かつ４ｎｍ以上にするのがよい。
【００３７】
第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２により、第１結晶層１０４を走行するキャリアの移動度を高く保つことができる。ただし、第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２が厚すぎると、第１結晶層１０４に閉じ込められるキャリアの濃度が低下してしまうので、第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２の膜厚は、それぞれが１０ｎｍ以下に調整される。なお、トランジスタの要求性能によっては、第１スペーサ層２０６、第２スペーサ層２０８、第３スペーサ層２１０および第４スペーサ層２１２の一部または全部を無くすこともできる。
【００３８】
ドーピング層２１４として、たとえばｎ型ドーパントがドーピングされたｎ型ＡｌＧａＡｓ層が挙げられる。ｎ型ドーパントとしてＳｉ原子が挙げられる。ドーピング層２１４の厚さおよび不純物濃度の調整により、ＦＥＴのしきい値電圧が調整できる。ドーピング層２０４およびドーピング層２１４の厚さおよび不純物濃度は、合わせて調整される。ＦＥＴの設計目標に応じて、ドーピング層２０４およびドーピング層２１４の何れかまたは両方を省略することができる。
【００３９】
ノンドープ層２１６として、たとえばノンドープのＡｌＧａＡｓ層が挙げられる。ノンドープ層２１６は、第４スペーサ層２１２およびドーピング層２１４層との関連で省略することがある。ノンドープ層２１６として、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎｙＧａ１−ｙＰ（０＜ｙ＜１）を用いてもよい。あるいは、ノンドープ層２１６は、ＧａＡｓまたはＡｌＧａＡｓに格子整合または擬格子整合できるＡｌｚＧａ１−ｚＡｓ（０≦ｚ≦１）であってもよい。ノンドープ層２１６により、絶縁層１０６との界面に形成される界面準位の影響を少なくすることができる。絶縁層１０６として、たとえばＡＬＤ法によるＡｌ２Ｏ３層が挙げられる。
【００４０】
ＦＥＴのチャネル層となる第１結晶層１０４とＦＥＴのゲート電極となる絶縁層１０６との間の距離は、ＦＥＴの相互コンダクタンスに関連するパラメータであり、当該距離が小さいほど相互コンダクタンスが大きくなる。第３スペーサ層２１０から絶縁層１０６までの各層の合計膜厚が薄いほど、良好な相互コンダクタンスを示すが、ゲートのリーク電流、しきい値電圧の調整およびその制御性、キャリアの移動度の低下等を総合的に考慮して、適度な膜厚に調整される。
【００４１】
バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４およびノンドープ層２１６は、ＭＯＣＶＤ法により形成できる。絶縁層１０６は、ＡＬＤ法により形成できる。以上のようにして半導体基板２００が作製できる。
【００４２】
図３は、絶縁ゲート型電界効果トランジスタ３００の断面を示す。絶縁ゲート型電界効果トランジスタ３００は、半導体基板２００を用いて製造できる。絶縁層１０６の上にゲート電極３０２を形成し、ゲート電極３０２を挟んでソース電極３０４およびドレイン電極３０６を形成する。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ソース電極３０４およびドレイン電極３０６のそれぞれが、ゲート電極３０２下のチャネルに電気的に結合するようにする。
【００４３】
ソース電極３０４およびドレイン電極３０６のそれぞれの下には、コンタクト抵抗を低減する目的で、コンタクト領域３０８およびコンタクト領域３１０をそれぞれ形成する。コンタクト領域３０８およびコンタクト領域３１０は、たとえば不純物をイオン注入した後に、イオン注入した不純物を熱処理により活性化して形成できる。Ｎチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物としてｎ型ドーパントを注入する。ｎ型ドーパントとして、たとえばＳｉ原子が挙げられる。
【００４４】
コンタクト領域３０８およびコンタクト領域３１０の他の形成例として、コンタクト領域３０８およびコンタクト領域３１０を形成する領域に位置する結晶層の一部を、エッチングにより除去し、当該除去した領域に伝導性の結晶層を再成長することが挙げられる。Ｎチャネル型の動作をする絶縁ゲート型電界効果トランジスタを作製する場合、伝導性の結晶層として、たとえばｎ型のＩｎｚＧａ１−ｚＡｓ（０≦ｚ≦１）またはｎ型ＳｉｙＧｅ１−ｙ層（０≦ｙ≦１）が挙げられる。結晶層の再成長方法として、たとえばＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法またはＳｉＨ４ガスおよびＧｅＨ４ガスを原料ガスに用いたＣＶＤ法が挙げられる。
【００４５】
図４は、半導体基板４００の断面を示す。半導体基板４００は、絶縁ゲート型電界効果トランジスタの作製に用いることができる。半導体基板４００は、ベース基板１０２の上に、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４、ノンドープ層２１６、エッチングストッパ層２１８およびコンタクト層２２０を、この順に有する。ベース基板１０２、バッファ層２０２、ドーピング層２０４、第１スペーサ層２０６、第２スペーサ層２０８、第１結晶層１０４、第３スペーサ層２１０、第４スペーサ層２１２、ドーピング層２１４およびノンドープ層２１６は、図２の場合と同様である。
【００４６】
エッチングストッパ層２１８として、たとえばＩｎ０．４８Ｇａ０．５２Ｐ層が挙げられる。Ｉｎ０．４８Ｇａ０．５２Ｐ層は、１０ｎｍ程度の厚みで形成できる。エッチングストッパ層２１８には、絶縁ゲート型電界効果トランジスタのチャネル型に応じて不純物原子をドーピングできる。エッチングストッパ層２１８に不純物原子をドーピングすることで、ヘテロ接合のポテンシャルバリアによりエッチングストッパ層２１８の抵抗上昇を抑制できる。Ｎチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物原子としてｎ型ドーパントをドーピングする。ｎ型ドーパントとして、たとえばＳｉ原子が挙げられる。Ｓｉ原子のドーズ量（不純物濃度）は、３×１０１８ｃｍ−３程度になるよう調整できる。
【００４７】
コンタクト層２２０として、たとえばＧａＡｓ層が挙げられる。ＧａＡｓ層は、１００ｎｍ程度の厚みで形成できる。コンタクト層２２０には、絶縁ゲート型電界効果トランジスタのチャネル型に応じて不純物原子がドーピングされる。Ｎチャネル型で動作する絶縁ゲート型電界効果トランジスタを作製する場合、不純物原子としてｎ型ドーパントをドーピングする。ｎ型ドーパントとして、たとえばＳｉ原子が挙げられる。Ｓｉ原子のドーズ量（不純物濃度）は、５×１０１８ｃｍ−３程度になるよう調整できる。
【００４８】
図５は、絶縁ゲート型電界効果トランジスタ５００の断面を示す。絶縁ゲート型電界効果トランジスタ５００は、図４に示す半導体基板４００から作製できる。絶縁ゲート型電界効果トランジスタ５００は、ノンドープ層２１６の上に絶縁層１０６を有し、絶縁層１０６の上にゲート電極３０２を有する。ゲート電極３０２を挟んで、コンタクト層２２０の上にソース電極３０４およびドレイン電極３０６を有する。
【００４９】
絶縁ゲート型電界効果トランジスタ５００は、以下のようにして製造できる。ゲート電極３０２が形成される領域（ゲート電極形成領域）のコンタクト層２２０およびエッチングストッパ層２１８をエッチングにより除去する。エッチングの際、エッチングストッパ層２１８をエッチングストッパに用いて、正確な深さのエッチングが実施できる。その後、全面に絶縁層１０６を形成する。ゲート電極形成領域の絶縁層１０６の上にゲート電極３０２を形成する。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ゲート電極３０２を挟んでソース電極３０４およびドレイン電極３０６を形成する。ソース電極３０４およびドレイン電極３０６のそれぞれは、ゲート電極３０２下のチャネルに電気的に結合するように形成する。ゲート電極３０２として、たとえばＴｉ／Ｐｔ／Ａｕの積層膜が挙げられる。Ｔｉ／Ｐｔ／Ａｕの積層膜は、真空蒸着法により形成できる。ソース電極３０４およびドレイン電極３０６として、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜が挙げられる。ＡｕＧｅ／Ｎｉ／Ａｕの積層膜は、真空蒸着法により形成できる。ゲート電極３０２、ソース電極３０４およびドレイン電極３０６は、リフトオフ法によりパターニングして形成できる。
【実施例】
【００５０】
図４に示す半導体基板４００を作製した。ベース基板１０２として、ＧａＡｓ単結晶基板を用いた。ベース基板１０２上にバッファ層２０２としてノンドープのＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層を合計８００ｎｍの厚みで形成した。バッファ層２０２の上にドーピング層２０４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を５ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が２．３１×１０１８ｃｍ−３になるよう調整した。ドーピング層２０４の上に第１スペーサ層２０６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第１スペーサ層２０６の上に第２スペーサ層２０８としてノンドープのＧａＡｓ層を６ｎｍの厚みで形成した。
【００５１】
第２スペーサ層２０８の上に第１結晶層１０４としてノンドープのＩｎ０．４Ｇａ０．６Ａｓ層を５．５ｎｍの厚みで形成した。第１結晶層１０４の上に第３スペーサ層２１０としてノンドープのＧａＡｓ層を６ｎｍの厚みで形成した。第３スペーサ層２１０の上に第４スペーサ層２１２としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を４ｎｍの厚みで形成した。第４スペーサ層２１２の上にドーピング層２１４としてｎ型のＡｌ０．２４Ｇａ０．７６Ａｓ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が３×１０１８ｃｍ−３になるよう調整した。ドーピング層２１４の上にノンドープ層２１６としてノンドープのＡｌ０．２４Ｇａ０．７６Ａｓ層を１０ｎｍの厚みで形成した。
【００５２】
ノンドープ層２１６の上にエッチングストッパ層２１８としてｎ型のＩｎ０．２４Ｇａ０．７６Ｐ層を１０ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が３×１０１８ｃｍ−３になるよう調整した。最後にエッチングストッパ層２１８の上にコンタクト層２２０としてｎ型ＧａＡｓ層を１００ｎｍの厚みで形成した。ｎ型ドーパントをＳｉ原子とし、不純物濃度が５×１０１８ｃｍ−３になるよう調整した。
【００５３】
ＡｌＧａＡｓ層、ＩｎＧａＡｓ層、ＧａＡｓ層およびＩｎＧａＰ層はＭＯＣＶＤ法により形成した。Ａｌ原子、Ｉｎ原子、Ｇａ原子およびＡｓ原子の原料ガスとして、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩ（トリメチルインジウム）、ＴＭＧ（トリメチルガリウム）、ＴＥＧ（トリエチルガリウム）およびアルシン（ＡｓＨ３）を用いた。Ｐ原子の原料ガスとして、フォスフィン（ＰＨ３)を用いた。Ｓｉ原子の原料ガスとして、ジシラン（Ｓｉ２Ｈ６）を用いた。以上のようにして半導体基板４００を作製した。
【００５４】
図５に示す絶縁ゲート型電界効果トランジスタ５００を試作した。絶縁ゲート型電界効果トランジスタ５００は、図４に示す半導体基板４００から作製した。ゲート電極３０２が形成される領域（ゲート電極形成領域）のコンタクト層２２０およびエッチングストッパ層２１８をエッチングにより除去した。その後、全面に絶縁層１０６としてＡｌ２Ｏ３層を１２ｎｍの厚さで形成した。Ａｌ２Ｏ３層はＡＬＤ法により形成した。ゲート電極形成領域の絶縁層１０６の上にゲート電極３０２を形成した。ソース電極３０４およびドレイン電極３０６が形成される領域の絶縁層１０６を除去し、ソース電極３０４およびドレイン電極３０６を形成した。ソース電極３０４およびドレイン電極３０６は、それぞれがゲート電極３０２下のチャネルに電気的に結合するように、ゲート電極３０２を挟んで形成した。ゲート電極３０２は、Ｔｉ／Ｐｔ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極３０４およびドレイン電極３０６は、ＡｕＧｅ／Ｎｉ／Ａｕの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。
【００５５】
なお、絶縁ゲート型電界効果トランジスタ５００には、ゲート電圧によっては２つのチャネルが形成される。一つは第１結晶層１０４であるノンドープＩｎ０．４Ｇａ０．６Ａｓ層に形成される第１チャネルである。他の一つは、ノンドープ層２１６であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層に形成される第２チャネルである。
【００５６】
図６は、絶縁ゲート型電界効果トランジスタ５００のゲート電圧に対するゲート容量の関係（Ｃ−Ｖ特性）を実験により求めたグラフである。測定周波数が、１ｋＨｚ、１０ｋＨｚ、１００ｋＨｚおよび１ＭＨｚの４種類のＣ−Ｖ特性について示している。ゲート電圧が０．５Ｖ程度より小さい領域では、測定周波数によるＣ−Ｖ特性の相違（周波数分散）は観測されず、ゲート電圧によりキャリア密度が良好に変調されていることがわかる。しかし、ゲート電圧が０．５Ｖ程度より大きい領域では、周波数分散が発生しており、測定周波数が１００ｋＨｚより高くなると、ゲート電圧の変化によるキャリア密度の変調はもはや観測されないことが判る。
【００５７】
一方、図７は、絶縁ゲート型電界効果トランジスタ５００のＭＯＳ界面に界面準位が存在しないと仮定してシミュレートした場合のＣ−Ｖ特性を示す。ただし、ドーピング層２０４であるｎ型Ａｌ０．２４Ｇａ０．７６Ａｓ層の厚みを５ｎｍ、ｎ型ドーパントをＳｉ原子、不純物濃度を２．３０×１０１８ｃｍ−３に設定した。第１スペーサ層２０６であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層の厚みを２ｎｍに設定した。第２スペーサ層２０８であるノンドープＧａＡｓ層の厚みを３ｎｍに設定した。第１結晶層１０４であるノンドープＩｎ０．４Ｇａ０．６Ａｓ層の厚みを５．５ｎｍに設定した。第３スペーサ層２１０であるノンドープＧａＡｓ層の厚みを３ｎｍに設定した。第４スペーサ層２１２であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層の厚みを２ｎｍに設定した。ドーピング層２１４であるｎ型Ａｌ０．２４Ｇａ０．７６Ａｓ層の厚みを６ｎｍ、ｎ型ドーパントをＳｉ原子、不純物濃度を３×１０１８ｃｍ−３に設定した。ノンドープ層２１６であるノンドープＡｌ０．２４Ｇａ０．７６Ａｓ層の厚みを１４ｎｍに設定した。絶縁層１０６であるＡｌ２Ｏ３層のバンドギャップエネルギーを６．０ｅＶ、比誘電率を７に設定した。ゲート電極３０２の仕事関数は４．８３ｅＶとした。ベース基板１０２（ＧａＡｓ単結晶基板）とバッファ層２０２（ノンドープＡｌ０．２５Ｇａ０．７５Ａｓ層とノンドープのＧａＡｓ層との積層構造）との界面におけるバンドギャップ中央付近を０Ｖにピニングした。シミュレータは、１次元シュレディンガー−ポアソン法を用いた。すなわち、波動関数をシュレディンガー方程式で、キャリア濃度をフェルミ−ディラク統計で、バンドポテンシャルをポアソン方程式で記述し、自己撞着に解き、バンドポテンシャルのプロファイルとキャリア濃度プロファイルを求めた。
【００５８】
図６の実験データと図７のシミュレーションとを比較すれば、ゲート電圧が０．５Ｖ程度より小さい領域では、実験データとシミュレーションとはよく一致しているが、ゲート電圧が０．５Ｖ程度より大きい領域では、実験データとシミュレーションが一致していないことが判る。
【００５９】
図８および図９は、３つの量子準位における電子密度の深さプロファイル（電子密度プロファイル）をシミュレートした図であり、図８はゲート電圧が０Ｖのとき、図９はゲート電圧が＋１．４Ｖのときを示す。図８および図９には、伝導帯下端のエネルギーレベルの深さプロファイル（Ｅｃ）も同時に示している。３つの量子準位すなわち、準位１、準位２および準位３の各準位における電子密度プロファイルのベースラインは、電子密度が０であることを示すとともに、各準位のエネルギーレベルを示す。電子密度の単位スケール（１×１０１８ｃｍ−３）の長さを図面左上部分に示す。エネルギーレベルは縦軸右側のスケールを参照する。縦軸右側のスケールは、フェルミレベルを基準としたエネルギーレベルであり、単位は電子エネルギー（ｅＶ）である。
【００６０】
準位１が最も低エネルギーレベルであり、準位２、準位３の順にエネルギーレベルが高くなる。図８および図９において、深さ０〜１２０Åが絶縁層１０６に、深さ１２０〜２６０Åがノンドープ層２１６に、深さ２６０〜３２０Åがドーピング層２１４に、深さ３２０〜３７０Åが第４スペーサ層２１２および第３スペーサ層２１０に、深さ３７０〜４２５Åが第１結晶層１０４に、深さ４２５〜４７５Åが第２スペーサ層２０８および第１スペーサ層２０６に、深さ４７５〜５２５Åがドーピング層２０４に、５２５Åより深い領域がバッファ層２０２に対応する。
【００６１】
図８を参照すれば、ゲート電圧が０Ｖのとき、準位１の状態にある自由電子が深さ３７０〜４２５Åの第１結晶層１０４（第１チャネル）に蓄積されていることが判る。一方、準位２および準位３の状態にある自由電子の密度は増加していない。
【００６２】
図９を参照すれば、ゲート電圧が１．４Ｖのとき、準位１の状態にある自由電子が第１結晶層１０４（第１チャネル）に蓄積されるとともに、準位２の状態にある自由電子が深さ１２０〜２６０Åのノンドープ層２１６（第２チャネル）に蓄積されていることが判る。
【００６３】
図１０は、ゲート電圧の変化に対する電子密度の変化を第１チャネル（図において「ＩｎＧａＡｓチャネル」と表記する。）と第２チャネル（図において「ＡｌＧａＡｓチャネル」と表記する。）についてシミュレートした図である。ゲート電圧が−１．３Ｖくらいから大きくなるに従い、第１チャネル（ＩｎＧａＡｓチャネル）の電子密度が増加する。ゲート電圧が０．５Ｖ程度になると第１チャネル（ＩｎＧａＡｓチャネル）の電子密度が飽和するようになると同時に第２チャネル（ＡｌＧａＡｓチャネル）の電子密度が増加しだす。トータルの電子密度はゲート電圧の増加に従い単調に増加する。
【００６４】
図７から図１０に示すシミュレーションから、次のようなモデルが考えられる。すなわち、ゲート電圧が増加するに従い、まず第１チャネル（第１結晶層１０４）に自由電子が蓄積されはじめ、ゲート電圧が０．５Ｖ程度に至るまでは第１チャネル（第１結晶層１０４）の自由電子密度が増加する（図７のＣ−Ｖ特性における円５０２で示した状態）。０．５Ｖ程度を超えてさらにゲート電圧を増加すると、第２チャネル（ノンドープ層２１６）にも自由電子が蓄積されるようになる（図７のＣ−Ｖ特性における円５０４で示した状態）。このようなモデルを前提に図６のＣ−Ｖ特性（実測値）を解釈すると、ゲート電圧が０．５Ｖ程度より小さい、第１チャネル（第１結晶層１０４）においてキャリアが伝導される状態では、周波数分散は小さく、キャリアが正常に変調されているといえる。ゲート電圧が０．５Ｖ程度より大きい、第１チャネル（第１結晶層１０４）および第２チャネル（ノンドープ層２１６）においてキャリアが伝導される状態では、周波数分散が大きく、典型的な界面準位密度が高いピニングの特性を示しており、キャリアが正常に変調されなくなると言える。つまりキャリア変調の不良原因は、ノンドープ層２１６でのキャリア伝導にあると言える。
【００６５】
第１チャネルである第１結晶層１０４（ＩｎＧａＡｓ層）でのキャリア変調が良好である一方第２チャネルであるノンドープ層２１６（ＡｌＧａＡｓ層）でのキャリア変調が不良である理由として、本発明者は以下のように考察した。
【００６６】
図１１（ａ）は、ゲート電圧を変化させたときのＭＯＳ界面におけるフェルミレベルの計算値をプロットした図である。ここでＭＯＳ界面は、ノンドープ層２１６と絶縁層１０６との界面である。図１１（ａ）の縦軸は伝導帯下端からのエネルギー差をΔＥｎ（ｅＶ）として示す。ゲート電圧が低いほどＭＯＳ界面におけるフェルミレベルは下がる。一方、図１１（ｂ）は、ＧａＡｓにおける界面準位密度とそのエネルギーレベルの関係を示す。図１１（ｂ）において、縦軸は伝導帯下端からのエネルギー差をΔＥｎ（ｅＶ）として示し、横軸は界面準位密度を対数スケール（値は任意）で示す。一般的に、エネルギーが電荷中性レベルに近づくに従い界面準位密度が低下し、電荷中性レベルで界面準位密度は最小になる。なお、「電荷中性レベル」は、半導体のギャップ内準位であって、価電子帯上端付近のドナーライクな準位と伝導帯下端付近のアクセプターライクな準位との間に位置する、価電子帯の性質と伝導帯の性質が相半ばする境界レベルである。
【００６７】
図１１（ａ）と図１１（ｂ）は縦軸のスケールを合わせ、伝導帯下端のレベルを一致させて配置している。第１結晶層１０４（ＩｎＧａＡｓ層）でキャリア変調する場合のゲート電圧の範囲は、図１１（ａ）において「ＩｎＧａＡｓ」で示した範囲であり、ノンドープ層２１６（ＡｌＧａＡｓ層）でキャリア変調する場合のゲート電圧の範囲は、図１１（ａ）において「ＡｌＧａＡｓ」で示した範囲である。「ＩｎＧａＡｓ」で示す範囲に対応するΔＥｎ（伝導帯下端を基準にしたＭＯＳ界面のフェルミレベル）は、「ＡｌＧａＡｓ」で示す範囲に対応するΔＥｎより電荷中性レベルに近く、界面準位密度も小さい。つまり、第１結晶層１０４でのチャネル変調は、ノンドープ層２１６でのキャリア変調に比較して、界面準位密度の影響を少なくした状態で動作させており、ノンドープ層２１６より第１結晶層１０４で良好にキャリアが変調されるのは、ＭＯＳ界面におけるフェルミレベルを電荷中性レベルにより近づけた状態で動作させているからと言える。
【００６８】
本発明者は、以上の知見に基づき本件発明を為した。ＩｎＧａＡｓ層におけるＩｎ組成を大きくすると、バンドギャップＥｇが小さくなる。よって、ＩｎＧａＡｓでチャネル層を構成したＦＥＴ動作においては、ＩｎＧａＡｓ層のＩｎ組成を大きくするほどＭＯＳ界面におけるフェルミ準位を電荷中性レベルに近づけることができる。よってＩｎ組成を大きくするほど界面準位の影響を排除してトランジスタをＭＯＳ動作させることができる。
【００６９】
尤も、トランジスタにおけるＭＯＳ動作を良好にするには、界面準位密度が小さいゲート絶縁膜を作製することが第一に重要であるが、界面準位を完全になくすことは困難である。特に、バンド端付近のテイルステート部における準位密度は、電荷中性レベル近くにおける準位密度と比較して桁違いに大きく、無視できない。よって、界面準位密度が小さいＭＯＳ界面の形成技術以外の対策として、現に存在する界面準位の影響を低減する技術を準備することは、ＭＯＳ型Ｐ−ＨＥＭＴを実用化する上で極めて重要である。
【００７０】
図１２は、第１結晶層１０４のＩｎ組成を変化させた場合の電子移動度を、ホール測定（Van der Pauw法）により測定した実験結果のグラフである。Ｉｎ組成が０．３５から０．４３の範囲において、電子移動度が９０００（ｃｍ２／Ｖｓ）以上という良好な値を示した。なお、Ｉｎ組成が０．４５で電子移動度は５５００（ｃｍ２／Ｖｓ）へ大幅に低下した。これはＩｎ組成が大きくなるとヘテロ界面での格子不整合が大きくなり、第１結晶層１０４の結晶性が低下したことが原因であると考えられる。
【００７１】
図１３は、第１結晶層１０４の電子移動度と７７Ｋにおけるフォトルミネッセンス発光のピーク波長との関係を示した実験グラフである。電子移動度とピーク波長との間には強い相関が観察された。ピーク波長が１０７０ｎｍより大きくなると電子移動度が９０００（ｃｍ２／Ｖｓ）以上になった。フォトルミネッセンス発光のピーク波長は、第１結晶層１０４で形成される量子井戸の基底準位間のエネルギーに相当する。つまり、伝導帯に形成される量子準位は、フォトルミネッセンス発光のピーク波長が長いほど電子親和力が大きいことに対応し、ＭＯＳ構造においては、ＭＯＳ界面のフェルミレベルが伝導帯下端からより電荷中性レベルに近づくことになる。さらに、ピーク波長は１０８０ｎｍより大きいことが好ましく、１１００ｎｍより大きいことがさらに好ましい。
【００７２】
図１４は、ＳｐｌｉｔＣＶ法で測定した絶縁ゲート型電界効果トランジスタ５００のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。比較のため、第１結晶層１０４のＩｎ組成ｘが０．３の場合も示した。ＳｐｌｉｔＣＶ法は、ＭＯＳＦＥＴのＣＶ測定による容量からチャネルの電荷量を算出し、ＩＶ測定で求めた電流から、gradual channel近似に基づいた解析手法でキャリア移動度を算出する方法である。ＳｐｌｉｔＣＶ法による移動度は、界面準位にトラップされた電荷が影響するので、ホール測定（Van der Pauw法）による移動度より、過小に評価された値になるのが一般的である。図１４に係る実験において絶縁ゲート型電界効果トランジスタ５００のゲート長を１００μｍ、ゲート幅を２００μｍとした。測定時のドレイン電圧は０．０５Ｖとし、ゲート電圧は−２Ｖ〜＋２Ｖの範囲を０．０５Ｖのステップで変化させた。
【００７３】
第１結晶層１０４のＩｎ組成ｘを０．４にすることで、ｘ＝０．３の場合に比較して移動度および電荷密度が大きくなった。Ｉｎ組成ｘが０．４の場合、最大移動度が約５０００ｃｍ２／Ｖｓと高く、最大移動度を示すときの電荷密度も約３×１０１２ｃｍ−２が得られた。
【００７４】
図１５は、ＳｐｌｉｔＣＶ法で測定した他の絶縁ゲート型電界効果トランジスタのキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。図１５の絶縁ゲート型電界効果トランジスタは、絶縁ゲート型電界効果トランジスタ５００のゲート領域におけるノンドープ層２１６と絶縁層１０６の間に、エッチングストッパ層２１８のｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層を１０ｎｍの厚みで残したものである。ｎ型ドーパントとしてＳｉ原子を３×１０１８ｃｍ−３の濃度でドープしてある。その他の構成およびＳｐｌｉｔＣＶ法の測定条件は、絶縁ゲート型電界効果トランジスタ５００と同じである。比較のため、第１結晶層１０４のＩｎ組成ｘが０．３の場合も示した。第１結晶層１０４のＩｎ組成ｘを０．４にすることで、ｘ＝０．３の場合に比較して移動度および電荷密度が大きくなった。Ｉｎ組成ｘが０．４の場合、最大移動度が約７８００ｃｍ２／Ｖｓと高く、最大移動度を示すときの電荷密度も約２×１０１２ｃｍ−２と大きい。すなわち、第１結晶層１０４のＩｎ組成ｘを０．４にすることで、当該他の絶縁ゲート型電界効果トランジスタのトランジスタ性能が向上できる。
【００７５】
図１４の結果と比較して、ノンドープ層２１６と絶縁層１０６の間に、エッチングストッパ層２１８であるｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層を１０ｎｍの厚みで残すことによって、最大電子移動度は、Ｉｎ＝０．４の場合の４８００ｃｍ−２／Ｖｓから、７８００ｃｍ−２／Ｖｓに改善された。Ｉｎ＝０．３の場合も同様な傾向となっている。つまり、ゲート絶縁膜はＩｎＧａＰ層上に接して形成するのが好ましい。なお、エッチングストッパ層２１８であるｎ型Ｉｎ０．４８Ｇａ０．５２Ｐ層は第２結晶層の一例である。
【００７６】
図１６は、Ｉｎ組成を変化させたときのＭＯＳ界面におけるフェルミレベル（Ｅｆ）と基底準位（Ｅ０）をシミュレートした図である。本シミュレーションにおけるＭＯＳトランジスタのゲート絶縁層より下層の層構成および各層の厚さを表１の通りとした。
【表１】
0005875296.tif 000002
【００７７】
また、表２に示すように、Ｉｎ組成に合わせてｉ−ＩｎｘＧａ１−ｘＡｓ層の膜厚を調整し、Ｉｎ組成によらずＭＯＳ界面からｉ−ＩｎｘＧａ１−ｘＡｓ層の中心までの距離が一定になるようｉ−ＧａＡｓ層の厚さを調整した。
【表２】
0005875296.tif 000003
【００７８】
さらに、しきい値電圧が＋０．２Ｖになるようにドーピング層の不純物濃度も調整した。ゲート絶縁層の材料はＡｌ２Ｏ３とし、バンドギャップエネルギーは６．０ｅＶ、比誘電率は７とした。ゲート絶縁層の厚みは１２ｎｍとした。ゲート絶縁層の上にゲート電極が形成されており、ゲート金属の仕事関数は４．８３ｅＶ、ゲート電圧は＋０．８Ｖとした。ベース基板とバッファ層（ｉ−ＧａＡｓ層とｉ−Ａｌ０．２５Ｇａ０．７５Ａｓ層の積層構造）との界面におけるバンドギャップ中央付近を０Ｖにピニングした。
【００７９】
図１６に示すように、Ｉｎ組成ｘが０．４の近傍でＭＯＳ界面におけるフェルミレベル（Ｅｆ）および基底準位（Ｅ０）が最小になった。図１２の結果から、ＭＯＳ界面におけるフェルミレベルが低くなるＩｎ組成と移動度が高くなるＩｎ組成がほぼ一致していることがわかる。この結果は、図１３のフォトルミネッセンスのピーク波長が長い領域で高い移動度が得られた実験結果と合致する。
【００８０】
以上説明したとおり、絶縁ゲート型電界効果トランジスタの第１結晶層１０４のＩｎ組成を０．３５から０．４３にすることにより、好ましくは０．３６から０．４３にすることにより、ＭＯＳ界面でのフェルミ準位を電荷中性レベルに近づけてＭＯＳ動作させることができ、ＭＯＳ界面の界面準位の影響を低減し、さらに、第１結晶層１０４でのキャリア移動度を高くできる。このため、絶縁ゲート型電界効果トランジスタの性能を向上できる。
【００８１】
なお、上記した実施の形態では、ベース基板１０２上に、第１結晶層１０４等の結晶層をエピタキシャル成長法により形成する例を説明したが、当該結晶層の形成方法は、ベース基板１０２上に直接形成するこれら方法には限られない。たとえば、当該結晶層をベース基板１０２とは別の結晶成長用基板上にエピタキシャル成長法により形成し、形成した結晶層のみをベース基板１０２上に転写する方法を用いて、ベース基板１０２上の結晶層を形成できる。結晶層のみをベース基板１０２上に転写する方法として、結晶成長用基板上に形成した結晶層をリフトオフ法により剥離し、剥離した結晶層のみをベース基板１０２上に転写する方法、あるいは、結晶層を形成した結晶成長用基板とベース基板１０２とを結晶層がベース基板１０２に接するように接合し、結晶成長用基板と結晶層を剥離または結晶成長用基板を除去することでベース基板１０２上に結晶層を残存する方法、等が挙げられる。このような結晶層の形成方法によれば、ガラスあるいは有機物等、エピタキシャル成長用基板として利用できない材料からなるベース基板１０２が選択できるようになる。
【符号の説明】
【００８２】
１００…半導体基板、１０２…ベース基板、１０４…第１結晶層、１０６…絶縁層、２００…半導体基板、２０２…バッファ層、２０４…ドーピング層、２０６…第１スペーサ層、２０８…第２スペーサ層、２１０…第３スペーサ層、２１２…第４スペーサ層、２１４…ドーピング層、２１６…ノンドープ層、２１８…エッチングストッパ層、２２０…コンタクト層、３００…絶縁ゲート型電界効果トランジスタ、３０２…ゲート電極、３０４…ソース電極、３０６…ドレイン電極、３０８…コンタクト層、３１０…コンタクト層、４００…半導体基板、５００…絶縁ゲート型電界効果トランジスタ、ｘ…Ｉｎ組成。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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