(57)【特許請求の範囲】
【請求項１】
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、第１乃至第３の電極を備え、前記光電荷を蓄積する第１の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、
前記第１の電極は、前記第２の電極と前記第３の電極の間に配置され、前記半導体基板に直接接続され、
前記第２の電極は、遮光性を有する金属材料により構成され、前記第１の電極の前記半導体基板と反対側の面である上面の全て及び側面の少なくとも一部を覆う
固体撮像装置。
【請求項２】
前記第１の電極が、前記半導体基板と格子整合する材料により構成される
請求項１に記載の固体撮像装置。
【請求項３】
前記半導体基板がシリコンにより構成され、前記第１の電極がポリシリコンまたはポリシリコンの化合物により構成される
請求項２に記載の固体撮像装置。
【請求項４】
前記第３の電極は、前記半導体基板の表層部に形成されている
請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記第１の電極と前記第３の電極によりトレンチ型のキャパシタが構成される
請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項６】
前記単位画素は、埋め込み型ＭＯＳキャパシタからなる第２の電荷蓄積部を更に備える
請求項１乃至５のいずれかに記載の固体撮像装置。
【請求項７】
前記第２の電荷蓄積部は、前記光電変換部から前記光電荷が転送され、
前記第１の電荷蓄積部は、前記第２の電荷蓄積部から溢れた前記光電荷を蓄積する
請求項６に記載の固体撮像装置。
【請求項８】
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、第１乃至第３の電極を備え、前記光電荷を蓄積する第１の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、
前記半導体基板の表層部又は表面に前記第３の電極を形成する第１工程と、
前記第３の電極の表面を覆うように、前記半導体基板上に第１の絶縁膜を成膜する第２工程と、
前記半導体基板と前記第１の電極とを接続するためのコンタクトホールを前記第１の絶縁膜に形成する第３工程と、
前記第１の絶縁膜の上であって、前記第３の電極の上方に前記第１の電極を形成し、前記第１の電極を前記コンタクトホールを介して前記半導体基板に直接接続する第４工程と、
前記第１の電極の上面及び側面を覆うように第２の絶縁膜を成膜する第５工程と、
前記第２の絶縁膜を介して前記第１の電極の上面の全て及び側面の少なくとも一部を覆うように、遮光性を有する金属材料により構成される前記第２の電極を形成する第６工程と
を含む固体撮像装置の製造方法。
【請求項９】
前記第４工程において、前記第１の電極に用いる材料をエピタキシャル成長により成膜する
請求項８に記載の固体撮像装置の製造方法。
【請求項１０】
前記単位画素は、埋め込み型ＭＯＳキャパシタからなる第２の電荷蓄積部を更に備える
請求項８または９に記載の固体撮像装置の製造方法。
【請求項１１】
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、第１乃至第３の電極を備え、前記光電荷を蓄積する第１の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、
前記第１の電極は、前記第２の電極と前記第３の電極の間に配置され、前記半導体基板に直接接続され、
前記第２の電極は、遮光性を有する金属材料により構成され、前記第１の電極の前記半導体基板と反対側の面である上面の全て及び側面の少なくとも一部を覆う
固体撮像装置と、
前記単位画素から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
【請求項１２】
前記単位画素は、埋め込み型ＭＯＳキャパシタからなる第２の電荷蓄積部を更に備える
請求項１１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、固体撮像装置の製造方法、及び、電子機器に関し、特に、単位画素に電荷蓄積部を備える固体撮像装置、固体撮像装置の製造方法、及び、電子機器に関する。
【背景技術】
【０００２】
固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳイメージセンサでは、光電変換部で生成しかつ蓄積した光電荷を、画素毎あるいは行毎に順次走査して読み出す動作が行われる。この順次走査の場合、即ち、電子シャッタとしてローリングシャッタを採用した場合は、光電荷を蓄積する露光の開始時間、及び、終了時間を全ての画素で一致させることができない。そのため、順次走査の場合、動被写体の撮像時に撮像画像に歪みが生じるという問題がある。
【０００３】
この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、電子シャッタとして、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタが採用される。このグローバルシャッタを実現するために、光電変換部であるフォトダイオードとは別に光電荷を蓄積する領域、即ち電荷蓄積部として、例えば、埋め込み型ＭＯＳキャパシタを設けている（例えば、特許文献１参照）。
【０００４】
しかしながら、フォトダイオードにおいて光電変換によって生成しかつ蓄積された光電荷を、グローバルシャッタ時に埋め込み型ＭＯＳキャパシタで全て受け止めるためには、埋め込み型ＭＯＳキャパシタは、フォトダイオードと同等以上の飽和電荷量を必要とする。逆に言うと、同じ単位画素サイズで考えると、埋め込み型ＭＯＳキャパシタが単位画素内に存在することで、フォトダイオードの面積が大幅に小さくなるため、フォトダイオードの飽和電荷量が小さくなるという問題がある。
【０００５】
その対策として、フォトダイオードにおいて光電変換によって生成した光電荷を、フォトダイオード、及び、埋め込み型ＭＯＳキャパシタの両方で蓄積する技術が提案されている（例えば、特許文献２参照）。この従来技術によれば、飽和電荷量がフォトダイオードの飽和電荷量と埋め込み型ＭＯＳキャパシタの飽和電荷量の合計となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８７４１３５号公報
【特許文献２】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に記載の従来技術においても、グローバルシャッタ機能のないＣＭＯＳイメージセンサと比較すると飽和電荷量において大きく劣ってしまう。何故なら、グローバル露光を実現するためには、単位画素内に電荷蓄積部（従来技術の場合は埋め込み型ＭＯＳキャパシタ）だけでなく、更にトランジスタを追加することが必要となるためである。その結果、画像のダイナミックレンジの低下を招いてしまう。
【０００８】
一方、飽和電荷量を増やし、ダイナミックレンジを広げるために、上記のグローバル露光を実現している従来技術とは別に、電荷蓄積部として、埋め込み型ＭＯＳキャパシタではなく、より単位面積当たりの容量値が大きいキャパシタを使用することも考えられる。しかし、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。
【０００９】
そこで、本技術は、画像のノイズを低減できるようにするものである。
【課題を解決するための手段】
【００１０】
本技術の第１の側面の固体撮像装置は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、第１乃至第３の電極を備え、前記光電荷を蓄積する第１の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記第１の電極は、前記第２の電極と前記第３の電極の間に配置され、前記半導体基板に直接接続され、前記第２の電極は、遮光性を有する金属材料により構成され、前記第１の電極の前記半導体基板と反対側の面である上面の全て及び側面の少なくとも一部を覆う。
【００１２】
前記第１の電極を、前記半導体基板と格子整合する材料により構成することができる。
【００１３】
前記半導体基板をシリコンにより構成し、前記第１の電極をポリシリコンまたはポリシリコンの化合物により構成することができる。
【００１４】
前記第３の電極を、前記半導体基板の表層部に形成することができる。
【００１５】
前記第１の電極と前記第３の電極によりトレンチ型のキャパシタを構成することができる。
【００１６】
前記単位画素には、埋め込み型ＭＯＳキャパシタからなる第２の電荷蓄積部を更に設けることができる。
前記第２の電荷蓄積部には、前記光電変換部から前記光電荷を転送し、前記第１の電荷蓄積部には、前記第２の電荷蓄積部から溢れた前記光電荷を蓄積させることができる。
【００１７】
本技術の第２の側面の固体撮像装置の製造方法は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、第１乃至第３の電極を備え、前記光電荷を蓄積する第１の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、前記半導体基板の表層部又は表面に前記第３の電極を形成する第１工程と、前記第３の電極の表面を覆うように、前記半導体基板上に第１の絶縁膜を成膜する第２工程と、前記半導体基板と前記第１の電極とを接続するためのコンタクトホールを前記第１の絶縁膜に形成する第３工程と、前記第１の絶縁膜の上であって、前記第３の電極の上方に前記第１の電極を形成し、前記第１の電極を前記コンタクトホールを介して前記半導体基板に直接接続する第４工程と、前記第１の電極の上面及び側面を覆うように第２の絶縁膜を成膜する第５工程と、前記第２の絶縁膜を介して前記第１の電極の上面の全て及び側面の少なくとも一部を覆うように、遮光性を有する金属材料により構成される前記第２の電極を形成する第６工程とを含む。
【００１９】
前記第４工程において、前記第１の電極に用いる材料をエピタキシャル成長により成膜
させることができる。
前記単位画素には、埋め込み型ＭＯＳキャパシタからなる第２の電荷蓄積部を更に設けることができる。
【００２０】
本技術の第３の側面の電子機器は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、第１乃至第３の電極を備え、前記光電荷を蓄積する第１の電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記第１の電極は、前記第２の電極と前記第３の電極の間に配置され、前記半導体基板に直接接続され、前記第２の電極は、遮光性を有する金属材料により構成され、前記第１の電極の前記半導体基板と反対側の面である上面の全て及び側面の少なくとも一部を覆う固体撮像装置と、前記単位画素から出力される信号に対して信号処理を行う信号処理部とを備える。
【００２１】
前記単位画素には、埋め込み型ＭＯＳキャパシタからなる第２の電荷蓄積部を更に設けることができる。
【００２２】
本技術の第１の側面または第３の側面においては、電荷蓄積部の第１の電極と半導体基板の間の接合部の数が削減され、暗電流が低減される。
【００２３】
本技術の第２の側面においては、半導体基板の表層部又は表面に第３の電極が形成され、前記第３の電極の表面を覆うように、半導体基板上に第１の絶縁膜が成膜され、半導体基板と電荷蓄積部の第１の電極とを接続するためのコンタクトホールが前記絶縁膜に形成され、前記絶縁膜の上であって第３の電極の上方に前記第１の電極が形成され、前記第１の電極が前記コンタクトホールを介して前記半導体基板に直接接続され、前記第１の電極の上面及び側面を覆うように第２の絶縁膜が成膜され、前記第２の絶縁膜を介して前記第１の電極の上面の全て及び側面の少なくとも一部を覆うように、遮光性を有する金属材料により構成される前記第２の電極が形成される。
【発明の効果】
【００２４】
本技術の第１の側面乃至第３の側面によれば、画像のノイズを低減させることができる。
【図面の簡単な説明】
【００２５】
【図１】本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。
【図３】本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。
【図４】埋め込み型ＭＯＳキャパシタ、及び、表面側ＭＯＳキャパシタについての説明図である。
【図５】複数のキャパシタ構造の組合せについての説明図である。
【図６】第２の電荷蓄積部の他の構成例を示す断面図（その１）である。
【図７】第２の電荷蓄積部の他の構成例を示す断面図（その２）である。
【図８】単位画素の回路構成を示す回路図である。
【図９】単位画素の画素構造を示す概略図である。
【図１０】単位画素の回路動作の説明に供するタイミングチャートである。
【図１１】単位画素の回路動作の説明に供するポテンシャル図（その１）である。
【図１２】単位画素の回路動作の説明に供するポテンシャル図（その２）である。
【図１３】単位画素の回路動作の説明に供するポテンシャル図（その３）である。
【図１４】単位画素の回路動作の説明に供するポテンシャル図（その４）である。
【図１５】単位画素の回路動作の説明に供するポテンシャル図（その５）である。
【図１６】単位画素の回路動作の説明に供するポテンシャル図（その６）である。
【図１７】単位画素の回路動作の説明に供するポテンシャル図（その７）である。
【図１８】単位画素の回路動作の説明に供するポテンシャル図（その８）である。
【図１９】単位画素の変形例１の回路構成を示す回路図である。
【図２０】単位画素の変形例２の回路構成を示す回路図である。
【図２１】単位画素の変形例２の回路動作の説明に供するタイミングチャートである。
【図２２】画素共有の具体例１に係る回路構成を示す回路図である。
【図２３】画素共有の具体例２に係る回路構成を示す回路図である。
【図２４】基板表面をピニングするため、及び、ＦＤ部、第１の電荷蓄積部、第２の電荷蓄積部のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。
【図２５】信号処理部における、処理例１の場合、及び、処理例２の場合の信号処理についての説明に供するタイミングチャートである。
【図２６】処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その１）である。
【図２７】処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その２）である。
【図２８】変形例に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図２９】単位画素の画素構造の変形例を示す概略図である。
【図３０】第２の電荷蓄積部の構造例を示す断面図（その１）である。
【図３１】第２の電荷蓄積部の構造例を示す平面図（その１）である。
【図３２】第２の電荷蓄積部の構造例を示す断面図（その２）である。
【図３３】第２の電荷蓄積部の構造例を示す平面図（その２）である。
【図３４】第２の電荷蓄積部の構造例を示す断面図（その３）である。
【図３５】第２の電荷蓄積部の構造例を示す平面図（その３）である。
【図３６】第２の電荷蓄積部の構造例を示す断面図（その４）である。
【図３７】第２の電荷蓄積部の構造例を示す平面図（その４）である。
【図３８】第２の電荷蓄積部の構造例を示す断面図（その５）である。
【図３９】中間電極とＮ型半導体領域のコンタクト近傍を示す図である。
【図４０】第２の電荷蓄積部の構造例を示す断面図（その６）である。
【図４１】第２の電荷蓄積部の構造例を示す断面図（その７）である。
【図４２】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その１）である。
【図４３】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その２）である。
【図４４】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その３）である。
【図４５】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その４）である。
【図４６】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その５）である。
【図４７】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その６）である。
【図４８】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その７）である。
【図４９】第２の電荷蓄積部（その２）の製造プロセスについての説明図（その８）である。
【図５０】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その１）である。
【図５１】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その２）である。
【図５２】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その３）である。
【図５３】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その４）である。
【図５４】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その５）である。
【図５５】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その６）である。
【図５６】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その７）である。
【図５７】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その８）である。
【図５８】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その９）である。
【図５９】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その１０）である。
【図６０】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その１１）である。
【図６１】第２の電荷蓄積部（その６）の製造プロセスについての説明図（その１２）である。
【図６２】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その１）である。
【図６３】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その２）である。
【図６４】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その３）である。
【図６５】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その４）である。
【図６６】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その５）である。
【図６７】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その６）である。
【図６８】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その７）である。
【図６９】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その８）である。
【図７０】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その９）である。
【図７１】第２の電荷蓄積部（その７）の製造プロセスについての説明図（その１０）である。
【図７２】参考例に係る単位画素についての動作説明図である。
【図７３】長時間露光時の回路動作を実現するためのカラム処理部、信号処理部及びデータ格納部周辺の構成例を示している。
【図７４】ローリングシャッタ機能を採用した固体撮像素子の単位画素に、本技術の電荷蓄積部を採用した例を示す概略図である。
【図７５】ローリングシャッタ機能を採用した固体撮像素子の単位画素に、本技術の電荷蓄積部を採用した例を示す断面図である。
【図７６】本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００２６】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本技術が適用される固体撮像装置
１−１．基本的なシステム構成
１−２．他のシステム構成
２．実施形態に関する説明
２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由
２−２．単位面積当たりの容量値が大きいキャパシタの説明
３．実施例
４．ノイズ除去処理及び演算処理に関する説明
５．第２の電荷蓄積部の構造例
６．第２の電荷蓄積部の製造プロセス
７．参考例
８．変形例
８−１．フォトダイオードのみで光電荷を蓄積する例
８−２．第２の電荷蓄積部の構造の適用した単位画素の変形例
８−３．その他の変形例
９．電子機器（撮像装置）
【００２７】
＜１．本技術が適用される固体撮像装置＞
［１−１．基本的なシステム構成］
図１は、本技術が適用される固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００２８】
本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
【００２９】
ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。
【００３０】
画素アレイ部１１は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。単位画素の具体的な回路構成や画素構造の詳細については後述する。
【００３１】
画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００３２】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素を駆動する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３３】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３４】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３５】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の露光期間となる。
【００３６】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３７】
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１３によるＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
【００３８】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
【００３９】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
【００４０】
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００４１】
上記構成のＣＭＯＳイメージセンサ１０は、画素アレイ部１１中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光を採用している。すなわち、ＣＭＯＳイメージセンサ１０では、全画素の一括露光が可能である。このグローバル露光は、垂直駆動部１２及びシステム制御部１５からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。
【００４２】
［１−２．他のシステム構成］
本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
【００４３】
例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。
【００４４】
更には、図３に示すように、画素アレイ部１１の列ごとあるいは複数の列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせるとともに、当該カラム処理部１３に対してデータ格納部１９及び信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。
【００４５】
＜２．実施形態に関する説明＞
グローバル露光を実現するにあたって、実施形態に係る固体撮像装置（例えば、ＣＭＯＳイメージセンサ）は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保するために、単位画素内に第１、第２の２つの電荷蓄積部を持つ。そして、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いる。
【００４６】
好ましくは、第１の電荷蓄積部、及び、第２の電荷蓄積部については、各飽和電荷量の大小関係を次のように設定するのが良い。すなわち、第１の電荷蓄積部については、光電変換部の飽和電荷量よりも少ない飽和電荷量とするのが好ましい。
【００４７】
第１の電荷蓄積部の飽和電荷量を光電変換部の飽和電荷量よりも少なくしたとき、その少ない分については第２の電荷蓄積部で補うことになる。従って、第２の電荷蓄積部については、第１の電荷蓄積部の飽和電荷量との合計が光電変換部の飽和電荷量以上になるような飽和電荷量でなければならない。
【００４８】
上述したように、単位画素内に第１、第２の２つの電荷蓄積部を持つとともに、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、次のような作用効果を得ることができる。
【００４９】
すなわち、第１の電荷蓄積部と第２の電荷蓄積部を合わせた面積と同じ面積に対して埋め込み型ＭＯＳキャパシタを形成した場合と比較して、光電荷を蓄積可能な容量値を大幅に増加させること、即ち、飽和電荷量をより多く確保することが可能となる。尚且つ、低照度時の信号に関しては埋め込み型ＭＯＳキャパシタを使用しており、界面準位や欠陥等の影響を受けにくく、グローバル露光を実現している従来技術と比較して暗時特性を悪化させることがないため、低照度時の撮像画像の画質を悪化させることがない。
【００５０】
その結果として、同じ単位画素サイズのグローバルシャッタ機能がないＣＭＯＳイメージセンサに対して、同等の特性を発揮するグローバルシャッタ機能を備えたＣＭＯＳイメージセンサを実現できる。また、同じ単位画素サイズのグローバルシャッタ機能を備えた従来のＣＭＯＳイメージセンサに対して、大幅なダイナミックレンジ拡大を図ったＣＭＯＳイメージセンサを実現できる。
【００５１】
［２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由］
このように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、電荷蓄積部のトータルの容量値を大きくすることが出来る。ここで、電荷蓄積部のトータルの容量値を大きくすることが出来る理由について、一数値例を挙げて説明する。
【００５２】
例えば、１μｍ2の面積のキャパシタを形成する場合を考える。第１の電荷蓄積部の単位面積当たりの容量値を１ｆＦ／μｍ2、第２の電荷蓄積部の単位面積当たりの容量値を１０ｆＦ／μｍ2として、１μｍ2の面積のキャパシタの全てを第１の電荷蓄積部によって形成するものとすると、１μｍ2の面積のキャパシタの容量値は１ｆＦとなる。
【００５３】
このとき、１μｍ2の半分の面積を第２の電荷蓄積部で置き換えると、１μｍ2の面積のキャパシタの容量値は、５．５ｆＦ（＝１／２μｍ2×１ｆＦ＋１／２μｍ2×１０ｆＦ）となる。すなわち、半分の面積を第２の電荷蓄積部で置き換えると、置き換えない場合と比較すると、１μｍ2の面積のキャパシタの容量値は５．５倍となる。
【００５４】
更に、１μｍ2の３／４の面積を第２の電荷蓄積部で置き換えると、１μｍ2の面積のキャパシタの容量値は７．７５ｆＦとなり、置き換えない場合と比較すると７．７５倍となる。また、１μｍ2の半分の面積を第２の電荷蓄積部で置き換える際、第２の電荷蓄積部の単位面積当たりの容量値を２０ｆＦ／μｍ2とすると、１μｍ2の面積のキャパシタの容量値は１０．５ｆＦとなり、置き換えない場合と比較すると１０．５倍となる。
【００５５】
一方で、単位面積当たりの容量値が大きいキャパシタは総じてリーク電流が多く、第２の電荷蓄積部は、暗電流や白点等の暗時特性の悪化が顕著となる問題がある。そこで、光電変換部から全画素同時に光電荷を転送する際に、低照度時の光電荷については第１の電荷蓄積部に蓄積する。ここで、「低照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量以下の光電荷を言う。第１の電荷蓄積部は埋め込み型のキャパシタからなるため、界面準位や欠陥等の影響を受けにくく、第２の電荷蓄積部と比較して暗時特性が良い。
【００５６】
また、高照度時の光電荷については、第１の電荷蓄積部及び第２の蓄積容量のいずれにも蓄積する。ここで、「高照度時の光電荷」とは、第１の電荷蓄積部の飽和電荷量を超える光電荷を言う。取り扱い電荷量が多い高照度時は、高いＳ／Ｎを確保できるため、暗電流や白点等の暗時特性の影響を受け難い。従って、リーク電流が多い第２の電荷蓄積部に高照度時の光電荷を蓄積しても画質に与える影響は極めて低い。
【００５７】
以上の説明から明らかなように、第１の電荷蓄積部として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部として第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【００５８】
しかも、全画素同時読出しの際に、低照度時の光電荷については、暗電流や白点等の暗時特性の良い第１の電荷蓄積部に蓄積する一方、暗時特性の悪い第２の電荷蓄積部には高照度時の光電荷を蓄積することで、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【００５９】
第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタ、即ち、埋め込み型ＭＯＳキャパシタよりも単位面積当たりの容量値が大きいキャパシタの一例として、表面型のＭＯＳキャパシタを挙げることができる。
【００６０】
［２−２．単位面積当たりの容量値が大きいキャパシタの説明］
ここで、第１の電荷蓄積部を構成する埋め込み型ＭＯＳキャパシタと、第２の電荷蓄積部を構成する例えば表面側ＭＯＳキャパシタとの違いについて説明する。
【００６１】
図４に、埋め込み型ＭＯＳキャパシタＡ、及び、表面側ＭＯＳキャパシタＢについて示す。また、図４Ａ、図４Ｂにおいて、（ａ）は各ＭＯＳキャパシタの断面構造を、（ｂ）は等価回路をそれぞれ示している。
【００６２】
図４Ａ、図４Ｂに示すように、いずれのＭＯＳキャパシタも、半導体基板２１上にゲート酸化膜２２を介してゲート電極２３が配置されている。そして、埋め込み型ＭＯＳキャパシタＡの場合は、半導体基板２１の深部に信号電荷を蓄積する電荷蓄積領域２４が形成され、表面型ＭＯＳキャパシタＢの場合は、半導体基板２１の基板表面に電荷蓄積領域２５が形成される構造となっている。
【００６３】
図４Ａ、図４Ｂの各図（ｂ）において、Ｃｏｘはゲート酸化膜２２の容量値を、Ｃｃｈは基板表面-電荷蓄積領域間の容量値を、Ｃｓｉは電荷蓄積領域-基板間の容量値をそれぞれ示している。
【００６４】
（埋め込み型キャパシタの場合）
電荷蓄積領域２４の単位面積当たりの容量値をＣｂとすると、当該容量値Ｃｂは次式（１）で表わされる。
Ｃｂ＝Ｃｏｘ・Ｃｃｈ／（Ｃｏｘ＋Ｃｃｈ）＋Ｃｓｉ
＝Ｃｏｘ・｛１／（１＋Ｃｏｘ／Ｃｃｈ）｝＋Ｃｓｉ  ・・・（１）
【００６５】
ここで、電荷蓄積領域-基板間の容量値Ｃｓｉが十分に小さいと考えれば、式（１）は次式（２）で近似できる。
Ｃｂ≒Ｃｏｘ・｛１／（１＋Ｃｏｘ／Ｃｃｈ）｝  ・・・（２）
【００６６】
（表面型キャパシタの場合）
電荷蓄積領域の単位面積当たりの容量値をＣｓとすると、当該容量値Ｃｓは次式（３）で表わされる。
Ｃｓ＝Ｃｏｘ＋Ｃｓｉ  ・・・（３）
【００６７】
ここで、電荷蓄積領域-基板間の容量値Ｃｓｉが十分に小さいと考えれば、次式（４）に示すように、ゲート酸化膜２２の容量値Ｃｏｘで近似できる。
Ｃｓ≒Ｃｏｘ  ・・・（４）
【００６８】
すなわち、電荷蓄積領域２４の単位面積当たりの容量値Ｃｂと、電荷蓄積領域２５の単位面積当たりの容量値Ｃｓとの大小関係は、Ｃｂ＜Ｃｓとなり、電荷蓄積領域を基板表面から基板中へ埋め込むことによって容量値が小さくなる。逆に言うと、電荷蓄積領域を基板中から基板表面へ持ってくることによって容量値が大きくなる。
【００６９】
（材料的に単位面積当たりの容量値を増やす方法についての説明）
単位面積当たりのゲート酸化膜２２の容量値Ｃｏｘは次式（５）で表される。
Ｃｏｘ＝εｏｘ／ｔｏｘ  ・・・（５）
ここで、εｏｘはゲート酸化膜２２の誘電率、ｔｏｘはゲート酸化膜２２の膜厚である。
【００７０】
ゲート酸化膜２２の膜厚ｔｏｘは、耐圧やリーク量の観点でも重要であるが、同じ膜厚でも誘電率の高い材料を使用することで、単位面積当たりの容量値Ｃｏｘを増やすことができる。誘電率の高い材料としては、たとえば次の材料を挙げることができる。
Ｓｉ３Ｎ４    ：  比誘電率７
Ｔａ２Ｏ５    ：  比誘電率２６
ＨｆＯ２      ：  比誘電率２５
ＺｒＯ２      ：  比誘電率２５
【００７１】
真空の誘電率と比誘電率の積がそれぞれの材料の誘電率となるので、ＳｉＯ２（比誘電率３．９）との比誘電率の比率を考えると、単位面積当たりの容量値の増加分を見積ることができる。例えば表面型ＭＯＳキャパシタを想定して、ＳｉＯ２の代わりに同じ膜厚のＳｉ３Ｎ４を使用すると、単位面積当たりの容量値が１．８倍、Ｔａ２Ｏ５を使用すると、単位面積当たりの容量値が６．７倍に増加する。
【００７２】
（構造的に単位面積当たりの容量値を増やす方法についての説明）
また、構造的には、複数のキャパシタ構造を組み合わせることにより、単位面積当たりの容量値を増やすことができる。その組合せ構造の一例として、図５に示す構造、即ち、プレーナ型ＭＯＳキャパシタとジャンクション型キャパシタとを組み合わせた構造Ａや、プレーナ型ＭＯＳキャパシタとスタック型キャパシタとを組み合わせた構造Ｂを挙げることができる。
【００７３】
先ず、組合せ構造Ａについて説明する。例えば、Ｎ型半導体基板５１上にＰ型ウェル５２が形成されている。Ｐ型ウェル５２の表層部に中間電極となるＮ＋型半導体領域４１が形成され、下部電極となるＰ型ウェル５２との間でジャンクション型ＭＯＳキャパシタが形成される。更に、基板表面上に絶縁膜５３を介して上部電極４２が配置されることで、前記ジャンクション型ＭＯＳキャパシタと並列にプレーナ型ＭＯＳキャパシタが形成される。つまり、第２の電荷蓄積部４０は、プレーナ型ＭＯＳキャパシタとジャンクション型キャパシタの並列接続で形成される。
【００７４】
次に、組合せ構造Ｂについて説明する。第１の電荷蓄積部３０については、組合せ構造Ａの場合と同じプレーナ型ＭＯＳキャパシタである。第２の電荷蓄積部４０については、素子分離絶縁膜５５、５６で区分された領域にプレーナ型ＭＯＳキャパシタが形成され、さらに上層に並列接続でスタック型キャパシタが形成される。
【００７５】
具体的には、Ｐ型ウェル５２の表層部に下部電極となるＰ＋（または、Ｎ＋）型半導体領域４３が形成され、当該半導体領域４３の上に容量絶縁膜４４を介して中間電極４５が形成されている。この構造は、プレーナ型ＭＯＳキャパシタの構造である。更に、中間電極４５上に容量絶縁膜４６を介して上部電極４７が形成されている。この構造は、スタック型キャパシタの構造である。中間電極４５は、配線５７によってＮ＋型半導体領域４１と電気的に接続されている。
【００７６】
この組合せ構造Ｂによれば、即ち、プレーナ型ＭＯＳキャパシタとスタック型キャパシタとの組合せ構造によれば、より単位面積当たりの容量値が大きいキャパシタを形成することができる。
【００７７】
（第２の電荷蓄積部の他の構造例）
図６及び図７に、第２の電荷蓄積部４０の他の構造例を示す。図６及び図７において、図５と同等部位には同一符号を付して示している。
【００７８】
図６Ａは、プレーナ型ＭＯＳキャパシタの構造を示す断面図である。第２の電荷蓄積部４０を構成するプレーナ型ＭＯＳキャパシタは、Ｐ型ウェル５２の表層部に下部電極となるＰ＋（または、Ｎ＋）型半導体領域４３が形成され、当該半導体領域４３の上に容量絶縁膜４４を介して上部電極４５が形成された構造となっている。
【００７９】
図６Ｂは、スタック型キャパシタ１の構造を示す断面図である。第２の電荷蓄積部４０を構成するスタック型キャパシタ１は、素子分離絶縁膜５５の上に下部電極４５が形成され、当該下部電極４５の上に容量絶縁膜４６を介して上部電極４７が形成された構造となっている。
【００８０】
図７Ａは、スタック型キャパシタ２の構造を示す断面図である。第２の電荷蓄積部４０を構成するスタック型キャパシタ２は、断面Ｕ字形の下部電極４５がＮ＋型半導体領域４１に対して電気的に接続され、この下部電極４５の内側に容量絶縁膜４６を介して上部電極４７が挿入された構造となっている。
【００８１】
このスタック型キャパシタ２の構造の場合、上部電極４７には電源電圧が印加、あるいは接地される。断面Ｕ字形の下部電極４５と、当該下部電極４５の内側に埋め込まれた上部電極４７とを含むスタック型キャパシタ２によれば、通常のスタック型キャパシタ、例えば、スタック型キャパシタ１よりも静電容量に寄与する対向面積を大きくとれる利点がある。
【００８２】
図７Ｂは、トレンチ型キャパシタの構造を示す断面図である。第２の電荷蓄積部４０を構成するトレンチ型キャパシタは、Ｐ型ウェル５２を貫通して基板５１に達するようなトレンチ４８が形成されており、このトレンチ４８内にキャパシタが形成されるようになっている。
【００８３】
具体的には、トレンチ４８の内壁に下部電極となるＮ＋（または、Ｐ＋）型半導体領域４３が形成され、当該半導体領域４３の内壁に容量絶縁膜４４が被覆され、当該容量絶縁膜４４を介して上部電極４５が埋め込まれた構造となっている。
【００８４】
更に、第２の電荷蓄積部４０については、容量絶縁膜の一部もしくは全部がシリコン酸化膜よりも誘電率の高い材料によって構成された、プレーナ型ＭＯＳキャパシタ、ジャンクション型キャパシタ、スタック型キャパシタ、トレンチ型キャパシタ単体もしくはそれらの組み合わせによって構成される。シリコン酸化膜（ＳｉＯ２）よりも誘電率の高い材料としては、Ｓｉ３Ｎ４、Ｔａ２０５、ＨｆＯ２、ＺｒＯ２等を挙げることができる。
【００８５】
以上、図６及び図７に基づいて、第２の電荷蓄積部４０の構造の一例について説明したが、第２の電荷蓄積部４０の構造としてはこれらの構造例に限られるものではなく、ＤＲＡＭのメモリキャパシタなどで容量を高めるために、これまで開発された様々な方法を採用することが出来る。
【００８６】
＜３．実施例＞
以下に、画素内に第１の電荷蓄積部３０、及び、第２の電荷蓄積部４０を有する単位画素についての具体的な実施例について説明する。
【００８７】
（単位画素６０Ａの回路構成）
図８は、本技術を適用した単位画素６０Ａの回路構成を示す回路図である。図８に示すように、単位画素６０Ａは、光を受光して光電荷を生成しかつ蓄積する光電変換部として、例えば、ＰＮ接合のフォトダイオード６１を有している。フォトダイオード６１は、受光した光量に応じた光電荷を生成しかつ蓄積する。
【００８８】
単位画素６０Ａは更に、例えば、第１の転送ゲート部６２、第２の転送ゲート部６３、第３の転送ゲート部６４、リセットゲート部６５、第１の電荷蓄積部６６、第２の電荷蓄積部６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０を有している。
【００８９】
上記の構成の単位画素６０Ａにおいて、第１、第２の電荷蓄積部６６、６７は、先述した第１、第２の電荷蓄積部に相当する。すなわち、第１の電荷蓄積部６６は、回路的に、第１の転送ゲート部６２と第２の転送ゲート部６３との間に、埋め込み型ＭＯＳキャパシタとして設けられている。第１の電荷蓄積部６６のゲート電極には、駆動信号ＳＧ（以下、転送信号ＳＧとも称する）が印加される。第２の電荷蓄積部６７は、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。第１、第２の電荷蓄積部６６、６７のレイアウトや断面構造の詳細については後述する。
【００９０】
単位画素６０Ａに対して、図１の画素駆動線１６として、複数の駆動線が例えば画素行毎に配線される。そして、図１の垂直駆動部１２から画素駆動線１６の複数の駆動線を通して、各種の駆動信号ＴＧ、ＳＧ、ＦＧ、ＣＧ、ＲＳＴ、ＳＥＬ、ＰＧが供給される。これらの駆動信号ＴＧ、ＳＧ、ＦＧ、ＣＧ、ＲＳＴ、ＳＥＬ、ＰＧは、上記の構成においては、各トランジスタがＮＭＯＳトランジスタであるため、高レベル（例えば、電源電圧ＶDD）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
【００９１】
駆動信号ＴＧは、第１の転送ゲート部６２のゲート電極に転送信号として印加される。
第１の転送ゲート部６２は、回路的に、フォトダイオード６１と第１の電荷蓄積部６６との間に接続されている。そして、第１の転送ゲート部６２は、駆動信号ＴＧ（以下、転送信号ＴＧとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオード６１に蓄積されている光電荷を第１の電荷蓄積部６６に転送する。第１の転送ゲート部６２によって転送された光電荷は、第１の電荷蓄積部６６に一時的に蓄積される。
【００９２】
駆動信号ＦＧは、第２の転送ゲート部６３のゲート電極に転送信号として印加される。
第２の転送ゲート部６３は、回路的に、第１の電荷蓄積部６６と、増幅トランジスタ６８のゲート電極が接続されたフローティングディフュージョン部（以下、「ＦＤ部」と記述する）７１との間に接続されている。ＦＤ部７１は、光電荷を電気信号、例えば電圧信号に変換して出力する。そして、第２の転送ゲート部６３は、駆動信号ＦＧ（以下、転送信号ＦＧとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部６６に蓄積されている光電荷をＦＤ部７１に転送する。
【００９３】
駆動信号ＣＧは、第３の転送ゲート部６４のゲート電極に転送信号として印加される。
第３の転送ゲート部６４は、回路的に、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間に接続されている。そして、第３の転送ゲート部６４は、駆動信号ＣＧ（以下、転送信号ＣＧとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、第１の電荷蓄積部６６と第２の電荷蓄積部６７のポテンシャルを結合する。
【００９４】
駆動信号ＲＳＴは、リセットゲート部６５のゲート電極にリセット信号として印加される。リセットゲート部６５は、回路的に、一方のソース／ドレイン領域がリセット電圧ＶDRに、他方のソース／ドレイン領域がＦＤ部７１にそれぞれ接続されている。そして、リセットゲート部６５は、駆動信号ＲＳＴ（以下、リセット信号ＲＳＴとも称する）がアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ部７１の電位をリセット電圧ＶDRのレベルにリセットする。
【００９５】
増幅トランジスタ６８は、回路的に、ゲート電極がＦＤ部７１に接続され、ドレイン電極が電源電圧ＶDDに接続されており、フォトダイオード６１での光電変換によって得られる光電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ６８は、ソース電極が選択トランジスタ６９を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源８０とソースフォロワ回路を構成する。
【００９６】
駆動信号ＳＥＬは、選択トランジスタ６９のゲート電極に選択信号として印加される。
選択トランジスタ６９は、回路的に、増幅トランジスタ６８のソース電極と垂直信号線１７との間に接続されている。そして、選択トランジスタ６９は、駆動信号ＳＥＬ（以下、選択信号ＳＥＬとも称する）がアクティブ状態になるとこれに応答して導通状態となり、単位画素６０Ａを選択状態として増幅トランジスタ６８から出力される画素信号を垂直信号線１７に接続する。
【００９７】
駆動信号ＰＧは、電荷排出ゲート部７０のゲート電極に電荷排出制御信号として印加される。電荷排出ゲート部７０は、回路的に、フォトダイオード６１と電荷排出部（例えば、電源電圧ＶDD）との間に接続されている。そして、電荷排出ゲート部７０は、駆動信号ＰＧ（以下、電荷排出制御信号ＰＧとも称する）がアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード６１から予め定められた所定量もしくはフォトダイオード６１に蓄積された全ての光電荷を電荷排出部に選択的に排出する。
【００９８】
電荷排出ゲート部７０は次の目的で設けられる。すなわち、光電荷の蓄積を行わない期間に電荷排出ゲート部７０を導通状態にすることで、フォトダイオード６１が光電荷で飽和し、その飽和電荷量を超えた電荷が第１、第２の電荷蓄積部６６、６７や周辺画素へ溢れ出すのを回避するためである。
【００９９】
（単位画素６０Ａの画素構造）
図９は、単位画素６０Ａの画素構造を示す概略図であり、図中、図８と同等部位には同一符号を付して示している。尚、図９には、画素レイアウトを示す平面パターン、当該平面パターンにおけるＡ−Ａ´矢視断面、及び、Ｂ−Ｂ´矢視断面をそれぞれ示している。
【０１００】
図９において、Ｂ−Ｂ´矢視断面図から明らかなように、フォトダイオード（ＰＤ）６１は、半導体基板５１上のＰ型ウェル５２内にＮ型半導体領域６１１が形成されてなるＰＮ接合のダイオード構成となっている。このフォトダイオード６１は、その表層部にＰ型半導体領域６１２が形成されることで、空乏端を界面から離した埋め込み型フォトダイオード（所謂、ＨＡＤ(Hole Accumulation Diode)センサ構造）となっている。
【０１０１】
第１の転送ゲート部６２は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６２１を有するとともに、基板表層部にＰ−型半導体領域６２２が形成された構成となっている。Ｐ−型半導体領域６２２は、当該半導体領域６２２が形成されない場合に比較して、ゲート電極６２１の下のポテンシャルを若干深くする。これにより、Ｂ−Ｂ´矢視断面図から明らかなように、Ｐ−型半導体領域６２２は、フォトダイオード６１から溢れた所定量以上の光電荷、具体的には、フォトダイオード６１の飽和電荷量を超えた光電荷を第１の電荷蓄積部６６に転送するオーバーフローパスを形成している。
【０１０２】
第１の電荷蓄積部６６は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６６１を有し、当該ゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成される。すなわち、第１の電荷蓄積部６６は、ゲート電極６６１の下のＰ型ウェル５２内に形成されたＮ型半導体領域６６２と、その表層部に形成されたＰ−型半導体領域６６３とからなる埋め込み型ＭＯＳキャパシタによって構成されている。
【０１０３】
第２の転送ゲート部６３は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６３１を有している。第２の転送ゲート部６３は、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域とし、ＦＤ部７１となるＮ＋型半導体領域７１１を他方のソース／ドレイン領域としている。
【０１０４】
従って、単位画素６０Ａは、第１の電荷蓄積部６６が、第１、第２の転送ゲート部６２、６３に隣接して形成されるゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成された画素構造となっている。
【０１０５】
第３の転送ゲート部６４は、基板表面上にゲート絶縁膜（図示せず）を介して配されたゲート電極６４１を有している。第３の転送ゲート部６４は、第１の電荷蓄積部６６のＮ型半導体領域６６２を一方のソース／ドレイン領域とし、基板表層部に形成されたＮ＋型半導体領域６４２を他方のソース／ドレイン領域としている。
【０１０６】
第３の転送ゲート部６４のＮ＋型半導体領域６４２には、第２の電荷蓄積部６７の一端が電気的に接続されている。第２の電荷蓄積部６７の他端は、負側電源（例えば、グランド）に接続されている。
【０１０７】
そして、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、及び、第３の転送ゲート部６４は、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合または分割する作用を為す。
【０１０８】
また、第３の転送ゲート部６４は、チャネル部の表層部にＮ−型半導体領域６４３が形成された構造となっている。このＮ−型半導体領域６４３は、当該半導体領域６４３が形成されない場合に比較してゲート電極６４１の下のポテンシャルを若干深くする。これにより、Ａ−Ａ´矢視断面図から明らかなように、Ｎ−型半導体領域６４３は、第１の電荷蓄積部６６の飽和電荷量を超えた光電荷を第２の電荷蓄積部６７に転送するオーバーフローパスを形成している。
【０１０９】
ここで、第１、第３の転送ゲート部６２、６４の下に形成されるオーバーフローパスについては、第１の蓄積電荷部６６に蓄積された光電荷が、フォトダイオード６１には漏れ込まずに、第２の蓄積電荷部６７に転送されるように形成されることが重要である。
【０１１０】
このように、単位画素６０Ａにおいて、第３の転送ゲート部６４のゲート電極６４１の下にオーバーフローパスを持つことで、高照度時にフォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７にも蓄積することができる。具体的には、第３の転送ゲート部６４の非導通状態においても、第１の電荷蓄積部６６から溢れた所定量以上の光電荷を第２の電荷蓄積部６７に転送し、第２の電荷蓄積部６７に蓄積することができる。これにより、フォトダイオード６１の飽和電荷量より第１の電荷蓄積部の飽和電荷量を小さく設定することが出来る。
【０１１１】
（単位画素６０Ａの回路動作）
次に、図１０のタイミングチャート及び図１１乃至図１８のポテンシャル図を参照して、単位画素６０Ａの回路動作について説明する。
【０１１２】
図１０は、単位画素６０Ａの選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＴＧ、電荷排出制御信号ＰＧ、転送信号ＣＧ、転送信号ＳＧ、及び、転送信号ＦＧのタイミングチャートを示している。また、図１１乃至図１８は、それぞれ図１０のタイミングチャートの時刻ｔａ乃至ｔｈにおけるＮ行目の単位画素６０Ａのポテンシャルの状態を示している。
【０１１３】
まず、時刻ｔ１において、電荷排出制御信号ＰＧがアクティブ状態のまま、選択信号ＳＥＬ、リセット信号ＲＳＴ、転送信号ＣＧ、転送信号ＳＧ、及び、転送信号ＦＧが、全画素同時にアクティブ状態になる。これにより、選択トランジスタ６９、リセットゲート部６５、第３の転送ゲート部６４、第１の電荷蓄積部６６のゲート電極６６１、第２の転送ゲート部６３、及び、電荷排出ゲート部７０が導通状態になる。
【０１１４】
図１１は、時刻ｔ１と時刻ｔ２の間の時刻ｔａにおける単位画素６０Ａのポテンシャルの状態を示している。このように、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合されるともに、結合された領域がリセットされる。
【０１１５】
その後、リセット信号ＲＳＴ、選択信号ＳＥＬ及び転送信号ＦＧ、転送信号ＳＧ、転送信号ＣＧの順に、全画素同時に非アクティブ状態になる。そして、時刻ｔ２において、全画素同時に電荷排出制御信号ＰＧが非アクティブ状態となる。これにより、全画素共通の露光期間に入る。
【０１１６】
図１２は、時刻ｔ２と時刻ｔ３の間の時刻ｔｂにおける単位画素６０Ａのポテンシャルの状態を示している。このように、フォトダイオード６１に光電荷が蓄積されるとともに、高照度時の場合、フォトダイオード６１から溢れた光電荷が、第１の転送ゲート部６２のオーバーフローパスを介して、第１の電荷蓄積部６６に蓄積される。更に、第１の電荷蓄積部６６が飽和した場合、第１の電荷蓄積部６６から溢れた光電荷が、第３の転送ゲート部６４のオーバーフローパスを介して、第２の電荷蓄積部６７に蓄積される。なお、低照度時の場合は、フォトダイオード６１のみで光電荷の蓄積が行われる。
【０１１７】
次に、時刻ｔ３において、転送信号ＴＧ及び転送信号ＳＧがアクティブ状態になり、第１の転送ゲート部６２および第１の電荷蓄積部６６のゲート電極６６１が導通状態になる。
【０１１８】
図１３は、時刻ｔ３と時刻ｔ４の間の時刻ｔｃにおける単位画素６０Ａのポテンシャルの状態を示している。このように、フォトダイオード６１に蓄積された光電荷が第１の電荷蓄積部６６に転送され、第１の電荷蓄積部６６に蓄積される。
【０１１９】
次に、時刻ｔ４において、全画素同時に転送信号ＴＧが非アクティブ状態になると同時に、電荷排出制御信号ＰＧがアクティブ状態になる。そして、第１の転送ゲート部６２が非導通状態となると同時に、電荷排出ゲート部７０が導通状態になる。これにより、全画素共通の露光期間が終了する。
【０１２０】
その後、転送信号ＳＧも非アクティブ状態になり、第１の電荷蓄積部６６のゲート電極６６１が非導通状態になり、第１の電荷蓄積部６６のポテンシャルが元に戻る。このとき、第１の電荷蓄積部６６の蓄積電荷量が飽和電荷量を超えている場合、第１の電荷蓄積部６６から溢れた光電荷が、第３の転送ゲート部６４のオーバーフローパスを介して、第２の電荷蓄積部６７に転送される。
【０１２１】
そして、全画素共通の露光期間が終了した後、１行ずつ順番に蓄積された光電荷の読み出しが行われる。
【０１２２】
具体的には、時刻ｔ５において、Ｎ行目の選択信号ＳＥＬがアクティブ状態になり、Ｎ行目の選択トランジスタ６９が導通状態になることで、Ｎ行目の単位画素６０Ａが選択状態となる。同時に、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態になることで、ＦＤ部７１がリセットされる。そして、時刻ｔ６において、リセット信号ＲＳＴが非アクティブ状態になる。
【０１２３】
図１４は、時刻ｔ６と時刻ｔ７の間の時刻ｔｄにおける単位画素６０Ａのポテンシャルの状態を示している。この状態におけるＦＤ部７１の電位が、第１のリセットレベルＮ１として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１２４】
次に、時刻ｔ７において、転送信号ＦＧがアクティブ状態になることで、第２の転送ゲート部６３が導通状態となる。
【０１２５】
図１５は、時刻ｔ７と時刻ｔ８の間の時刻ｔｅにおける単位画素６０Ａのポテンシャルの状態を示している。このように、第１の電荷蓄積部６６に蓄積されている光電荷がＦＤ部７１に転送される。
【０１２６】
次に、時刻ｔ８において、転送信号ＦＧが非アクティブ状態になり、第２の転送ゲート部６３が非導通状態となる。
【０１２７】
図１６は、時刻ｔ８と時刻ｔ９の間の時刻ｔｆにおける単位画素６０Ａのポテンシャルの状態を示している。この状態におけるＦＤ部７１の電位が、第１の電荷蓄積部６６の蓄積電荷量に応じた第１の信号レベルＳ１として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１２８】
次に、時刻ｔ９において、転送信号ＣＧ、ＳＧ、ＦＧが同時にアクティブ状態になり、第３の転送ゲート部６４、第１の電荷蓄積部６６のゲート電極６６１、及び、第２の転送ゲート部６３が共に導通状態となる。
【０１２９】
図１７は、時刻ｔ９と時刻ｔ１０の間の時刻ｔｇにおける単位画素６０Ａのポテンシャルの状態を示している。このように、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合され、結合された全領域に亘って光電荷が蓄積される。そして、この光電荷が第２の信号レベルＳ２として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１３０】
次に、時刻ｔ１０において、リセット信号ＲＳＴがアクティブ状態となり、リセットゲート部６５が導通状態となる。これにより、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルが結合された領域がリセットされる。
【０１３１】
次に、時刻ｔ１１において、リセット信号が非アクティブ状態となり、リセットゲート部６５が非導通状態となる。
【０１３２】
図１８は、時刻ｔ１１と時刻ｔ１２の間の時刻ｔｈにおける単位電荷６０Ａのポテンシャルの状態を示している。この状態におけるポテンシャルが結合された領域の電位が第２のリセットレベルＮ２として、増幅トランジスタ６８及び選択トランジスタ６９を通して垂直信号線１７に出力される。
【０１３３】
次に、時刻ｔ１２において、Ｎ行目の選択信号ＳＥＬが非アクティブ状態になり、Ｎ行目の選択トランジスタ６９が非導通状態になることで、Ｎ行目の単位画素６０Ａが非選択状態となる。
【０１３４】
その後、転送信号ＦＧ、転送信号ＳＧ、転送信号ＣＧの順番で非アクティブ状態にし、第２の転送ゲート部６３、第１の電荷蓄積部６６のゲート電極６６１、及び、第３の転送ゲート部６４を非導通状態にする。
【０１３５】
なお、転送信号ＦＧ、転送信号ＳＧ、転送信号ＣＧの順番で非アクティブ状態にするのは、第１の電荷蓄積部６６のゲート電極６６１が導通状態において基板表面に蓄積されるチャネル電荷を、第２の電荷蓄積部６７に蓄積するためである。ＦＤ部７１とは異なり、第２の電荷蓄積部６７だけでリセットすることはないため、前記チャネル電荷がリセットされることによって画素信号にオフセットを生じる等の懸念がない。
【０１３６】
上述した一連の回路動作により、単位画素６０Ａから垂直信号線１７に対して、第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、第２のリセットレベルＮ２が順に出力されることになる。このようにして順に出力される第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、及び、第２のリセットレベルＮ２に対して、後段の信号処理部で所定の信号処理が行われる。その信号処理の詳細については後述する。
【０１３７】
以上のように、単位画素６０Ａによれば、第１の電荷蓄積部６６として埋め込み型ＭＯＳキャパシタを用い、第２の電荷蓄積部６７として第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタを用いることで、飽和電荷量をより多く確保できる。
逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０１３８】
しかも、全画素同時読出しの際に、低照度時の光電荷が暗時特性の良い第１の電荷蓄積部６６に蓄積される一方、高照度時の光電荷が暗時特性の悪い第２の電荷蓄積部６７に蓄積される。従って、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質が悪化しない。
【０１３９】
（変形例１）
図１９は、単位画素６０Ａの変形例１に係る単位画素６０Ａ１の回路構成を示す回路図であり、図中、図８と同等部位には同一符号を付して示している。
【０１４０】
本変形例１に係る単位画素６０Ａ１は、単位画素６０Ａに対して、電荷排出ゲート部７０が省略されている点で相違している。
【０１４１】
例えば、光電荷の蓄積を行わない期間に、他の方法でフォトダイオード６１の飽和を防止する場合、或いは、フォトダイオード６１が光電荷で飽和する恐れがない場合、このように電荷排出ゲート部７０を省略することが可能である。
【０１４２】
（変形例２）
図２０は、単位画素６０Ａの変形例２に係る単位画素６０Ａ２の回路構成を示す回路図であり、図中、図８と同等部位には同一符号を付して示している。
【０１４３】
本変形例２に係る単位画素６０Ａ２は、単位画素６０Ａに対して、選択トランジスタ６９が省略されている点で相違している。そして、単位画素６０Ａ２では、選択トランジスタ６９による画素選択の機能を、リセットゲート部６５のドレイン電極に印加するドレイン電圧ＤＲＮを可変とすることで実現している。
【０１４４】
具体的には、リセットゲート部６５のドレイン電極にドレイン電圧ＤＲＮとして高電圧を印加することで、増幅トランジスタ６８が活性化状態となって信号の出力動作を行う。
すなわち、増幅トランジスタ６８は、ドレイン電圧ＤＲＮの切替え動作と相俟って、選択トランジスタとしての作用を為す。選択トランジスタ６９を省略することで、単位画素６０を構成する回路素子を１画素につき１個削減できる利点がある。
【０１４５】
図２１は、図１０と同様に、単位画素６０Ａ２の回路動作について、各信号の状態を示すタイミングチャートを示している。
【０１４６】
回路動作上、単位画素６０Ａの回路動作の場合と、リセット信号ＲＳＴのタイミングが異なるのみであり、基本的には同じである。
【０１４７】
（画素共有）
単位画素６０Ａ、６０Ａ１、６０Ａ２では、画素を構成する回路素子を複数の画素間で共有することが可能である。
【０１４８】
図２２は、画素共有の具体例１に係る回路構成を示す回路図である。ここでは、互いに隣接する４つの画素６０Ａ−１〜６０Ａ−４間で画素構成素子の一部を共有する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０Ａ−１〜６０Ａ−４の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。
【０１４９】
具体例１では、単位画素６０Ａの画素構成の場合の画素共有を例に挙げている。そして、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、増幅トランジスタ６８、及び、選択トランジスタ６９の３つの回路素子が４画素間で共有されている。
【０１５０】
図２３は、画素共有の具体例２に係る回路構成を示す回路図である。ここでも、互いに隣接する４つの画素６０Ａ−１〜６０Ａ−４間で画素構成素子の一部を供給する場合を例に挙げている。但し、共有画素の数としては４画素に限られるものではない。また、隣接する４つの画素６０Ａ−１〜６０Ａ−４の関係としては、例えば行列方向それぞれ２画素ずつの４画素で共有しても良いし、列方向の４画素で共有しても良い。
【０１５１】
具体例２では、変形例２に係る単位画素６０Ａ２の画素構成の場合の画素共有を例に挙げている。そして、リセットゲート部６５を含めて、ＦＤ部７１以降の回路素子、即ち、リセットゲート部６５、及び、増幅トランジスタ６８の２つの回路素子が４画素間で共有されている。
【０１５２】
このように、複数の画素間での回路素子の共有技術を併用することで、単位画素６０Ａと同様の作用効果を得ることができることに加えて、単位画素サイズの省スペース化を図ることができる。そして、省スペース化によって飽和電荷量をより多く確保できる。逆に、飽和電荷量が同等でよければ、省スペース化出来る分だけ単位画素サイズの縮小を図ることができる。
【０１５３】
ここで、第１〜第３の転送ゲート部６２〜６４、及び、第１の電荷蓄積部６６のゲート電極６６１の各電位について説明する。図２４は、基板表面をピニングするため、並びに、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。
【０１５４】
第１〜第３の転送ゲート部６２〜６４、及び、第１の電荷蓄積部６６のゲート電極６６１の非導通状態におけるゲート電極の電位については、ゲート酸化膜直下の導電層に関わらず、基板表面をピニング状態にする電位（例えば、負電位）に設定される。こうすることで基板表面をピニング状態にし、暗電流や白点等の暗時特性の改善効果を得ることが出来る。
【０１５５】
第２、第３の転送ゲート部６３、６４、及び、第１の電荷蓄積部６６のゲート電極６６１の導通状態における基板表面電位は、リセット電圧ＶDR、即ち、リセットゲート部６５のドレインに印加される電位よりも高い電位になるように設定する。こうすることで、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のポテンシャルを結合することが出来る。
【０１５６】
＜４．ノイズ除去処理及び演算処理に関する説明＞
以上説明した単位画素６０Ａ及びその変形例に係る単位画素からは、第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、及び、第２のリセットレベルＮ２の順に、垂直信号線１７に対して信号が出力される。そして、後段の信号処理部、例えば、図１乃至図３に示すカラム処理部１３や信号処理部１８において、第１のリセットレベルＮ１、第１の信号レベルＳ１、第２の信号レベルＳ２、及び、第２のリセットレベルＮ２に対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理及び信号処理部１８における演算処理について説明する。
【０１５７】
最初に、例えば、カラム処理部１３に内蔵される、ノイズ除去手段としてのＣＤＳ回路における処理について説明する。ＣＤＳ回路としては、周知の回路構成のものを用いることができ、その回路構成は問わない。
【０１５８】
図２５に、カラム処理部１３における、処理例１の場合、及び、処理例２の場合のノイズ除去処理についての説明に供するタイミング図を示す。
【０１５９】
（処理例１）
先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく電圧信号Ｓ１と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号Ｎ１との差分をとる。
更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号Ｓ２と、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７をリセットした後のリセットレベルに基づく電圧信号Ｎ２との差分をとる。第１の差分をＳＮ１、第２の差分をＳＮ２とすると、ＳＮ１＝Ｓ１−Ｎ１、ＳＮ２＝Ｓ２−Ｎ２となる。
【０１６０】
このように、処理例１では、先に出力される信号Ｓ１、Ｎ１については、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理を行う。後から出力される信号Ｓ２、Ｎ２については、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＣＤＳ処理を行う。但し、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、及び、低コスト化が図れる利点がある。
【０１６１】
（処理例２）
処理例２では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例２の演算処理は、例えば、信号処理部１８において、データ格納部１９を記憶手段として用いたり、外部のＤＳＰ回路において、フレームメモリを用いたりして行うことになる。
【０１６２】
具体的には、先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく電圧信号Ｓ１と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号Ｎ１との差分をとる。次に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号Ｓ２と、前フレームにおける電圧信号Ｎ２Ａとの差分をとる。この電圧信号Ｎ２Ａは、前フレームにおけるＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷をリセットした後のリセットレベルに基づく信号である。第１の差分をＳＮ１、第２の差分をＳＮ２とすると、ＳＮ１＝Ｓ１−Ｎ１、ＳＮ２＝Ｓ２−Ｎ２Ａとなる。
【０１６３】
このように、処理例２では、後から出力される信号Ｓ２、Ｎ２についても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理を行う。この処理例２の場合、フレームメモリ等の記憶手段が必要になるものの、処理例１に比べてリセットノイズを大幅に抑制できる利点がある。
【０１６４】
（処理例３）
次に、信号処理部１８における演算処理について説明する。まず、前記第１の差分が所定の範囲内となったときに、当該第１の差分と前記第２の差分の比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、当該第２の差分と当該ゲインテーブルの積を第２の差分の演算値として算出する。
【０１６５】
ここで、第１の差分をＳＮ１、第２の差分をＳＮ２、ゲインをＧ、第２の差分ＳＮ２の演算値をＳＮ２´とすると、次式（６）、（７）に基づいてゲインＧ、及び、第２の差分ＳＮ２の演算値ＳＮ２´を求めることができる。
Ｇ＝ＳＮ１／ＳＮ２
＝（Ｃｆｄ＋Ｃｇｓ＋Ｃｃａｐ）／Ｃｆｄ  ・・・（６）
ＳＮ２´＝Ｇ×ＳＮ２  ・・・（７）
ここで、ＣｆｄはＦＤ部７１の容量値、Ｃｇｓは第１の電荷蓄積部６６の容量値、Ｃｃａｐは第２の電荷蓄積部６７の容量値である。ゲインＧは、容量比と等価である。
【０１６６】
入射光量に対する第１の差分ＳＮ１、第２の差分ＳＮ２、及び、第２の差分ＳＮ２の演算値ＳＮ２´の関係を図２６に示す。
【０１６７】
次に、図２７Ａに示すように、予め設定された所定の閾値Ｖｔを用いる。所定の閾値Ｖｔは、光応答特性において、第１の差分ＳＮ１が飽和前かつ光応答特性がリニアな領域において予め設定される。
【０１６８】
そして、第１の差分ＳＮ１が所定の閾値Ｖｔを超えない場合は、当該第１の差分ＳＮ１を処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮ１＜Ｖｔの場合に、ＳＮ＝ＳＮ１（ＳＮにＳＮ１を代入）。第１の差分ＳＮ１が所定の閾値Ｖｔを超える場合は、第２の差分ＳＮ２の演算値ＳＮ２´を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖｔ≦ＳＮ１の場合に、ＳＮ＝ＳＮ２´（ＳＮにＳＮ２´を代入）。
【０１６９】
（処理例４）
次の演算処理では、図２７Ｂに示すように、第１の差分ＳＮ１が所定の範囲内において、第１の差分ＳＮ１の値及び第２の差分ＳＮ２の演算値ＳＮ２´を予め設定された比率において合成し、画素信号ＳＮとして出力する。
【０１７０】
例えば、所定の閾値Ｖｔを基準としてその前後の範囲において、下記のように、段階的に、第１の差分ＳＮ１、及び、第２の差分ＳＮ２の演算値ＳＮ２´の合成比率を変化させる。所定の閾値Ｖｔは、先述したように、光応答特性において、第１の差分ＳＮ１が飽和前かつ光応答特性がリニアな領域において予め設定される値である。
【０１７１】
ＳＮ１＜ＳＮ１×０．９０の場合に、ＳＮ=ＳＮ１
Ｖｔ×０．９０≦ＳＮ１＜Ｖｔ×０．９４の場合に、
ＳＮ＝０．９×ＳＮ１＋０．１×ＳＮ２´
Ｖｔ×０．９４≦ＳＮ１＜Ｖｔ×０．９８の場合に、
ＳＮ＝０．７×ＳＮ１＋０．３×ＳＮ２´
Ｖｔ×０．９８≦ＳＮ１＜Ｖｔ×１．０２の場合に、
ＳＮ＝０．５×ＳＮ１＋０．５×ＳＮ２´
Ｖｔ×１．０２≦ＳＮ１＜Ｖｔ×１．０６の場合に、
ＳＮ＝０．３×ＳＮ１＋０．７×ＳＮ２´
Ｖｔ×１．０６≦ＳＮ１＜Ｖｔ×１．１０の場合に、
ＳＮ＝０．１×ＳＮ１＋０．９×ＳＮ２´
Ｖｔ×１．１０≦ＳＮ１の場合に、ＳＮ＝ＳＮ２´
【０１７２】
このような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。
【０１７３】
＜５．第２の電荷蓄積部６７の構造例＞
先に、図５乃至図７に第２の電荷蓄積部６７の構造例をいくつか示したが、さらに、以下、第２の電荷蓄積部６７の構造例についてより具体的に説明する。
【０１７４】
図２９は、図９を参照して上述した単位画素６０Ａの画素レイアウトを示す平面パターンの変形例を示している。なお、図中、図９と対応する部分には同一符号を付して示している。
【０１７５】
図２９の単位画像６０Ａの平面パターンは、図９の単位画素６０Ａの平面パターンとほぼ同様であるが、第２の電荷蓄積部（Ｃａｐ）６７の位置が図示されている点が大きく異なっている。
【０１７６】
［５−１．第２の電荷蓄積部６７Ａの構造例］
図３０及び図３１は、第２の電荷蓄積部６７Ａの構造例を示す概略図である。図３０には、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面、及び、Ａ−Ａ´矢視断面図のＣ部におけるＢ−Ｂ´矢視断面をそれぞれ示している。なお、図３０では、図５のＮ型半導体基板５１や、絶縁膜に対応する部分の図示を省略している。また、図３１には、第２の電荷蓄積部６７Ａ周辺の平面図を示している。
【０１７７】
図３０に示されるように、図５のＰ型ウェル５２に対応するＰ型半導体領域１０１の表層部に、Ｎ型半導体領域１０２、断面Ｕ字形のＰ型半導体領域１０３、及び、Ｎ型半導体領域１０４が形成されている。また、Ｐ型半導体領域１０３の凹んだ部分には、素子分離絶縁膜１０５が形成されている。なお、Ｎ型半導体領域１０２及びＮ型半導体領域１０４のうち一方が電源に接続され、他方がグラウンドに接続される。
【０１７８】
下部電極となるＮ型半導体領域１０４の上方には、容量絶縁膜（不図示）を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極１１１が形成されている。中間電極１１１は、配線１２１乃至配線１２３によってＮ型半導体領域１０２と電気的に接続されている。そして、中間電極１１１とＮ型半導体領域１０４との間でプレーナ型ＭＯＳキャパシタ（以下、第１キャパシタと称する）が形成されている。
【０１７９】
なお、配線１２１及び配線１２３は、例えば、Ｗ（タングステン）／ＴｉＮ（チタンナイトライド）／Ｔｉ（チタン）の３層構造からなる。そのうち、ＴｉＮの層がバリア層となり、Ｔｉの層がコンタクト層となる。また、上層配線１２２は、例えば、Ｃｕ（銅）／ＴａＮ（タンタルナイトライド）／Ｔａ（タンタル）の３層構造からなる。そのうち、ＴａＮの層がバリア層となり、Ｔａの層がコンタクト層となる。
【０１８０】
中間電極１１１の上方には、容量絶縁膜（不図示）を介して中間電極１１１の上面の一部及び側面の一部を覆うように、上部電極１１２が形成されている。上部電極１１２は、配線１２４乃至配線１２６によってＮ型半導体領域１０４に接続されている。そして、中間電極１１１と上部電極１１２との間で、第１キャパシタに並列接続されるようにスタック型キャパシタ（以下、第２キャパシタと称する）が形成されている。この第１キャパシタ及び第２キャパシタにより第２の電荷蓄積部６７Ａが構成される。
【０１８１】
なお、上部電極１１２には、例えば、ＣＣＤ（Charge Coupled Device Image Sensor）イメージセンサ等のイメージセンサで遮光材料として用いられ、消衰係数が高く、光の吸収率が高いタングステンが用いられる。また、配線１２４及び配線１２６は、例えば、配線１２１及び配線１２３と同様に、Ｗ／ＴｉＮ／Ｔｉの３層構造からなる。さらに、上層配線１２５は、例えば、上層配線１２２と同様に、Ｃｕ／ＴａＮ／Ｔａの３層構造からなる。
【０１８２】
ところで、第２の電荷蓄積部６７Ａでは、図３０及び図３１に示されるように、上方から見て、中間電極１１１の上面及び側面が、遮光性を有する上部電極１１２に覆われずに露出している部分が存在する。そのため、例えば、図３０の領域Ａ１内の隙間から中間電極１１１に光が入射し、光電変換により電荷が発生し、これが偽信号（偽像）の発生原因となる。
【０１８３】
また、中間電極１１１とＮ型半導体領域１０２との間のコンタクト（接合部）Ｃ１乃至Ｃ４において、仕事関数が大きく異なる材料が接合されている。そして、コンタクトＣ１乃至Ｃ４における仕事関数差により電界が生じ、その電界により、接合部やその近傍の欠陥準位から電子が励起されやすくなり、これが暗電流の発生原因となる。
【０１８４】
なお、以下、仕事関数が大きく異なる材料が接合されているコンタクトを、異種材料接合部と称する。なお、図３１のコンタクトＣ５は、上層配線１２５と配線１２４の間のコンタクトを示し、コンタクトＣ６は、上層配線１２５と配線１２６の間のコンタクトを示しており、これらも異種接合部である。
【０１８５】
［５−２．第２の電荷蓄積部６７Ｂの構造例］
図３２及び図３３は、第２の電荷蓄積部６７Ｂの構造例を示す概略図である。第２の電荷蓄積部６７Ｂは、上述した第２の電荷蓄積部６７Ａにおいて発生する偽信号及び暗電流を抑制するようにしたものである。
【０１８６】
図３２には、図３０と同様に、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面、及び、Ａ−Ａ´矢視断面図のＣ部におけるＢ−Ｂ´矢視断面をそれぞれ示している。なお、図３２では、図５のＮ型半導体基板５１や、絶縁膜に対応する部分の図示を省略している。また、図３３には、図３１と同様に、第２の電荷蓄積部６７Ｂ周辺の平面図を示している。なお、図中、図３０または図３１と対応する部分には、同一符号を付して示している。
【０１８７】
図３２に示されるように、下部電極となるＮ型半導体領域１０４の上方に、容量絶縁膜（不図示）を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極１５１が形成されている。中間電極１５１には、接続部１５１Ａが形成されており、接続部１５１Ａが直接Ｎ型半導体領域１０２と電気的に接続されている。そして、中間電極１５１とＮ型半導体領域１０４との間でプレーナ型ＭＯＳキャパシタ（以下、第１キャパシタと称する）が形成されている。
【０１８８】
中間電極１５１の上方には、容量絶縁膜（不図示）を介して、中間電極１５１の上面及び側面を全て覆うように、上部電極１５２が形成されている。上部電極１５２は、配線１２４乃至配線１２６によってＮ型半導体領域１０４に接続されている。そして、中間電極１５１と上部電極１５２との間で、第１キャパシタに並列接続されるようにスタック型キャパシタ（以下、第２キャパシタと称する）が形成されている。この第１キャパシタ及び第２キャパシタにより第２の電荷蓄積部６７Ｂが構成される。
【０１８９】
上部電極１５２には、例えば、第２の電荷蓄積部６７Ａの上部電極１１２と同様に、消衰係数が高いタングステンが用いられる。なお、上部電極１５２には、遮光性能と第２キャパシタの上部電極としての性能を兼ね備えたものであれば、他の金属材料等を用いることができる。例えば、チタンまたはチタンナイトライドなどの材料を単独で用いたり、あるいは、複数の材料を積層したものを用いたりすることが可能である。ただし、外部からの入射光をより確実に遮断することができるように、タングステンのような消衰係数が高い材料を使用することが望ましい。なお、上部電極１１２にタングステンを用いた場合、２００ｎｍ程度の厚みがあれば、光を−１００ｄＢ程度減光することが可能となる。
【０１９０】
図３２及び図３３に示されるように、第２の電荷蓄積部６７Ｂでは、上方から見て、中間電極１５１の上面及び側面が、遮光性を有する上部電極１５２により覆われ、中間電極１５１への入射光が遮断される。従って、中間電極１５１での光電変換による偽信号（偽像）の発生が抑制される。
【０１９１】
また、中間電極１５１が、Ｎ型半導体領域１０２（シリコン基板）と同種のポリシリコンにより構成されるとともに、Ｎ型半導体領域１０２に直接接続されている。これにより、Ｎ型半導体領域１０２と中間電極１５１との間のコンタクトが、仕事関数差の小さいコンタクトＣ１１のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
【０１９２】
さらに、配線１２１乃至１２３を削除することができ、第２の電荷蓄積部６７Ｂの高さを、第２の電荷蓄積部６７Ａより一部低くすることができる。その結果、単位画素６０Ａのフォトダイオード６１に光を導きやすくなり、受光感度が向上する。
【０１９３】
なお、中間電極１５１には、ポリシリコン以外にも、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。例えば、ポリシリコンの化合物、カルコパイライト、ジンクサルファー、ガリウムリン等を中間電極１５１に用いることが可能である。
【０１９４】
また、例えば、Ｎ型半導体領域１０２と格子整合するようにシリコンをエピタキシャル成長により成膜させたものを中間電極１５１に用いることが可能である。これにより、コンタクトＣ１１の界面の欠陥を少なくすることができ、更に暗電流の発生を抑制することができる。
【０１９５】
［５−３．第２の電荷蓄積部６７Ｃの構造例］
図３４及び図３５は、第２の電荷蓄積部６７Ｃの構造例を示す概略図である。第２の電荷蓄積部６７Ｃは、第２の電荷蓄積部６７Ｂと比較して、中間電極が２層構造になっている点が異なっている。
【０１９６】
図３４には、図３０と同様に、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面、及び、Ａ−Ａ´矢視断面図のＣ部におけるＢ−Ｂ´矢視断面をそれぞれ示している。なお、図３４では、図５のＮ型半導体基板５１や、絶縁膜に対応する部分の図示を省略している。また、図３５には、図３１と同様に、第２の電荷蓄積部６７Ｃ周辺の平面図を示している。なお、図中、図３２または図３３と対応する部分には、同一符号を付して示している。
【０１９７】
図３４に示されるように、下部電極となるＮ型半導体領域１０４の上方に、容量絶縁膜（不図示）を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極１８１が形成されている。そして、中間電極１８１とＮ型半導体領域１０４との間でプレーナ型ＭＯＳキャパシタ（以下、第１キャパシタと称する）が形成されている。
【０１９８】
また、中間電極１８１の上方に、上から見て中間電極１８１と一部重なるように、ポリシリコンにより構成され、蓄積ノードとなる中間電極１８２が形成されている。中間電極１８２には、接続部１８２Ａが形成されており、接続部１８２Ａが直接Ｎ型半導体領域１０２と電気的に接続されている。また、中間電極１８２には、接続部１８２Ｂが形成されており、接続部１８２Ｂが直接中間電極１８１と電気的に接続されている。
【０１９９】
中間電極１８１及び中間電極１８２の上方には、容量絶縁膜（不図示）を介して、中間電極１８１及び中間電極１８２の上面及び側面を全て覆うように、上部電極１８３が形成されている。上部電極１８３は、配線１２４乃至配線１２６によってＮ型半導体領域１０４に接続されている。そして、中間電極１８２と上部電極１８３との間で、第１キャパシタに並列接続されるようにスタック型キャパシタ（以下、第２キャパシタと称する）が形成されている。この第１キャパシタ及び第２キャパシタにより第２の電荷蓄積部６７Ｃが構成される。
【０２００】
なお、上部電極１８３には、第２の電荷蓄積部６７Ｂの上部電極１５２と同様の材料を用いることが可能である。
【０２０１】
図３４及び図３５に示されるように、第２の電荷蓄積部６７Ｃでは、上方から見て、中間電極１８１及び中間電極１８２の上面及び側面が、遮光性を有する上部電極１８３により覆われ、中間電極１８１及び中間電極１８２への入射光が遮断される。従って、中間電極１８１及び中間電極１８２での光電変換による偽信号（偽像）の発生が抑制される。
【０２０２】
また、中間電極１８２が、Ｎ型半導体領域１０２（シリコン基板）と同種のポリシリコンにより構成されるとともに、Ｎ型半導体領域１０２に直接接続されている。これにより、Ｎ型半導体領域１０２と中間電極１８１との間のコンタクトが、仕事関数差の小さいコンタクトＣ２１のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
【０２０３】
さらに、中間電極を２層構造とすることにより、第２の電荷蓄積部６７Ｂの中間電極１５１と比較して、中間電極１８２が高い位置に形成される。これにより、Ｐ型半導体領域１０３と素子分離絶縁膜１０５からなる素子分離を仮に浅く細くしても、中間電極１８２の電位により素子分離下のシリコン基板にチャネルが形成され、下部電極であるＮ型半導体領域１０４と、中間電極１８２のコンタクト部分であるＮ型半導体領域１０２がショートすることが防止される。なお、これは、素子分離を、ＳＴＩ（Shallow Trench Isolation）等の物理分離ではなく、Ｐ型不純物による拡散層分離により構成した場合にも同様の効果を得ることができる。
【０２０４】
なお、中間電極１８１及び中間電極１８２には、第２の電荷蓄積部６７Ｂの中間電極１５１と同様に、ポリシリコン以外に、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。
【０２０５】
［５−４．第２の電荷蓄積部６７Ｄの構造例］
図３６及び図３７は、第２の電荷蓄積部６７Ｄの構造例を示す概略図である。第２の電荷蓄積部６７Ｄは、第２の電荷蓄積部６７Ｂと比較して、上部電極が直接Ｎ型半導体領域１０４に接続されている点が異なっている。
【０２０６】
図３６には、図３０と同様に、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面、及び、Ａ−Ａ´矢視断面図のＣ部におけるＢ−Ｂ´矢視断面をそれぞれ示している。なお、図３６では、図５のＮ型半導体基板５１や、絶縁膜に対応する部分の図示を省略している。また、図３７には、図３１と同様に、第２の電荷蓄積部６７Ｄ周辺の平面図を示している。なお、図中、図３２または図３３と対応する部分には、同一符号を付して示している。
【０２０７】
図３６に示されるように、中間電極１５１の上方に、容量絶縁膜（不図示）を介して、中間電極１５１の上面の全て及び側面のほとんどを覆うように、上部電極２１１が形成されている。上部電極２１１には、接続部２１１Ａが形成されており、接続部２１１Ａが直接Ｎ型半導体領域１０４と電気的に接続されている。そして、中間電極１５１と上部電極２１１との間で、中間電極１５１とＮ型半導体領域１０４の間の第１キャパシタに並列接続されるようにスタック型キャパシタ（以下、第２キャパシタと称する）が形成されている。この第１キャパシタ及び第２キャパシタにより第２の電荷蓄積部６７Ｄが構成される。
【０２０８】
上部電極２１１には、例えば、第２の電荷蓄積部６７Ｂの上部電極１５２と同様の材料を用いることが可能である。ただし、例えば、上部電極１５２がタングステンにより構成される場合、少なくともＮ型半導体領域１０４との間のコンタクトＣ３１近傍は、Ｗ／ＴｉＮ／Ｔｉの３層構造により構成される。
【０２０９】
第２の電荷蓄積部６７Ｄでは、第２の電荷蓄積部６７Ｂと同様に、中間電極１５１での光電変換による偽信号（偽像）の発生や、Ｎ型半導体領域１０２と中間電極１５１との間の接合部Ｃ１１での暗電流の発生を抑制することができる。
【０２１０】
また、上層の配線のレイアウトが容易になるとともに、第２の電荷蓄積部６７Ｄ全体の高さを、第２の電荷蓄積部６７Ｂより低くすることができる。その結果、単位画素６０Ａのフォトダイオード６１に更に光を導きやすくなり、受光感度が更に向上する。
【０２１１】
［５−５．第２の電荷蓄積部６７Ｅの構造例］
図３８は、第２の電荷蓄積部６７Ｅの構造例を示す概略図である。第２の電荷蓄積部６７Ｅは、第２の電荷蓄積部６７Ｄと比較して、中間電極にポリシリコンではなく金属材料が用いられている点が異なっている。
【０２１２】
図３８には、図３０と同様に、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面、及び、Ａ−Ａ´矢視断面図のＣ部におけるＢ−Ｂ´矢視断面をそれぞれ示している。なお、図中、図３６と対応する部分には、同一符号を付して示している。
【０２１３】
中間電極２４１は、第２の電荷蓄積部６７Ｄの中間電極１５１と同様の形状を有しているが、中間電極１５１と異なり、チタンやタングステン等の金属材料により構成される。なお、中間電極２４１がタングステンにより構成される場合、図３９に示されるように、少なくともＮ型半導体領域１０２とのコンタクトＣ４１近傍において、Ｗ／ＴｉＮ／Ｔｉの３層構造が用いられる。
【０２１４】
このように、中間電極２４１に金属材料を用いても、第２の電荷蓄積部６７Ａと比較して、中間電極２４１とＮ型半導体領域１０２との間の異種材料接合部の数を減らすことができる。従って、第２の電荷蓄積部６７Ｅでは、第２の電荷蓄積部６７Ａと比較して、異種接合部における暗電流の発生を抑制することができる。
【０２１５】
［５−６．第２の電荷蓄積部６７Ｆの構造例］
図４０は、第２の電荷蓄積部６７Ｆの構造例を示す概略図である。この実施の形態では、第２の電荷蓄積部６７Ｆがシリンダ型のキャパシタにより構成されている。
【０２１６】
図４０には、図３０と同様に、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面を示している。なお、図中、図３０と対応する部分には、同一符号を付して示している。
【０２１７】
第２の電荷蓄積部６７Ｆでは、Ｎ型半導体領域１０２の上に、ポリシリコンにより構成され、蓄積ノードとなるＴ字型の下部電極２７１が、Ｎ型半導体領域１０２に直接電気的に接続されるように形成されている。
【０２１８】
下部電極２７１の上方には、容量絶縁膜（不図示）を介して、下部電極２７１の上面の全て、及び、側面のほとんどを覆うように、上部電極２７２が形成されている。上部電極２７２は、配線２８１により上層配線２８２に接続されている。この配線２８１及び上層配線２８２を介して、上部電極１５２が所定の電位に設定される。そして、下部電極２７１と上部電極２７２との間でシリンダ型のキャパシタが形成されている。このシリンダ型のキャパシタにより第２の電荷蓄積部６７Ｆが構成される。また、ゲート電極６４１は、配線２８３を介して、上層配線２８４に接続されている。
【０２１９】
上部電極２７２の材料には、第２の電荷蓄積部６７Ｂの上部電極１５２と同様の材料を用いることができる。また、配線２８１及び配線２８３は、例えば、Ｗ／ＴｉＮ／Ｔｉの３層構造により構成される。さらに、上層配線２８２及び上層配線２８４は、例えば、Ｃｕ／ＴａＮ／Ｔａの３層構造により構成される。
【０２２０】
図４０に示されるように、第２の電荷蓄積部６７Ｆでは、上方から見て、下部電極２７１の上面の全て、及び、側面のほとんどが、遮光性を有する上部電極２７２により覆われ、下部電極２７１への入射光が遮断される。従って、下部電極２７１での光電変換による偽信号（偽像）の発生が抑制される。
【０２２１】
また、下部電極２７１が、Ｎ型半導体領域１０２（シリコン基板）と同種のポリシリコンにより構成されるとともに、Ｎ型半導体領域１０２に直接接続されている。従って、Ｎ型半導体領域１０２と下部電極２７１との間のコンタクトが、仕事関数差の小さいコンタクトＣ５１のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
【０２２２】
なお、下部電極２７１には、第２の電荷蓄積部６７Ｂの中間電極１５１と同様に、ポリシリコン以外に、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。
【０２２３】
また、下部電極２７１には、第２の電荷蓄積部６７Ｅの中間電極２４１と同様に、チタンやタングステン等の金属材料を用いることも可能である。この場合、コンタクトＣ５１における仕事関数差が大きくなるが、第２の電荷蓄積部６７Ａと比較すると、異種材料接合部の数を減らすことができ、暗電流の発生を抑制することができる。
【０２２４】
［５−７．第２の電荷蓄積部６７Ｇの構造例］
図４１は、第２の電荷蓄積部６７Ｇの構造例を示す概略図である。この実施の形態では、第２の電荷蓄積部６７Ｇがトレンチ型のキャパシタにより構成されている。
【０２２５】
図４１には、図３０と同様に、図２９の単位画素６０Ａの平面パターンにおけるＡ−Ａ´矢視断面を示している。なお、図中、図３０と対応する部分には、同一符号を付して示している。
【０２２６】
第２の電荷蓄積部６７Ｇでは、Ｐ型半導体領域１０１にトレンチが形成され、トレンチ内に絶縁膜（不図示）を介して、トレンチ型の下部電極３０１が形成されている。
【０２２７】
下部電極３０１には、できるだけ遮光性が高い材料を用いるのが望ましく、例えば、タングステンやアルミニウム等の消衰係数が高い材料が用いられる。なお、他の金属材料や複数の材料の合金を用いることも可能である。
【０２２８】
下部電極３０１の溝には、容量絶縁膜（不図示）を介して、ポリシリコンにより構成され、蓄積ノードとなる中間電極３０２が形成されている。また、中間電極３０２は、Ｎ型半導体領域１０２と直接電気的に接続されている。そして、中間電極３０２と下部電極３０１との間で第１キャパシタが形成されている。
【０２２９】
中間電極３０２の上方には、容量絶縁膜（不図示）を介して、中間電極３０２の上面の全て、及び、側面のほとんどを覆うように、上部電極３０３が形成されている。上部電極３０３は、下部電極３０１と直接電気的に接続されている。そして、中間電極３０２と上部電極３０３との間で、第１キャパシタに並列接続されるように第２キャパシタが形成されている。この第１キャパシタ及び第２キャパシタにより第２の電荷蓄積部６７Ｇが構成される。
【０２３０】
上部電極３０３には、例えば、下部電極３０１と同様の材料を用いることができる。例えば、下部電極３０１及び上部電極３０３は、Ｗ／ＴｉＮ／Ｔｉの３層構造により構成される。
【０２３１】
図４１に示されるように、第２の電荷蓄積部６７Ｇでは、上方から見て、中間電極３０２の上面の全て、及び、側面のほとんどが、遮光性を有する下部電極３０１及び上部電極３０３により覆われ、中間電極３０２への入射光が遮断される。従って、中間電極３０２での光電変換による偽信号（偽像）の発生が抑制される。
【０２３２】
また、中間電極３０２が、Ｎ型半導体領域１０２（シリコン基板）と同種のポリシリコンにより構成されるとともに、Ｎ型半導体領域１０２に直接接続されている。これにより、Ｎ型半導体領域１０２と中間電極３０２との間のコンタクトが、仕事関数差の小さいコンタクトＣ６１のみとなり、異種材料接合部をなくすことができる。その結果、仕事関数差による電界の発生が低減され、暗電流の発生が抑制される。
【０２３３】
なお、中間電極３０２には、第２の電荷蓄積部６７Ｂの中間電極１５１と同様に、ポリシリコン以外に、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を用いることが可能である。
【０２３４】
また、中間電極３０２には、第２の電荷蓄積部６７Ｅの中間電極２４１と同様に、チタンやタングステン等の金属材料を用いることも可能である。この場合、コンタクトＣ６１における仕事関数差が大きくなるが、第２の電荷蓄積部６７Ａと比較すると、異種材料接合部の数を減らすことができ、暗電流の発生を抑制することができる。
【０２３５】
さらに、例えば、第２の電荷蓄積部６７Ｇを裏面入射型の固体撮像素子の単位画素に適用した場合も、下部電極３０１等により中間電極３０２への入射光を遮断することができ、偽信号（偽像）の発生を抑制することができる。
【０２３６】
なお、以上の説明では、第２の電荷蓄積部６７Ａ乃至６７Ｅ及び第２の電荷蓄積部６７Ｇが、第１キャパシタと第２キャパシタの２つのキャパシタにより構成される例を示したが、いずれか一方のみにより構成することも可能である。
【０２３７】
また、例えば、半導体基板が有機半導体等のシリコン以外の半導体により構成される場合も同様に、Ｎ型半導体領域１０２に接続される電極を、半導体基板の材料と格子整合し、当該材料との間の仕事関数差が小さい材料により構成するようにすればよい。
【０２３８】
＜６．第２の電荷蓄積部６７の製造プロセス＞
次に、上述した第２の電荷蓄積部６７の構造例のうちのいくつかの製造プロセスについて説明する。
【０２３９】
［６−１．第２の電荷蓄積部６７Ａの製造プロセス］
まず、図４２乃至図４９を参照して、第２の電荷蓄積部６７Ａの製造プロセスについて説明する。
【０２４０】
なお、図示は省略するが、シリコンからなる半導体基板にＰ型半導体領域１０１が形成され、Ｐ型半導体領域１０１にＮ型の不純物が注入されることによりＮ型半導体領域１０２及びＮ型半導体領域１０４が形成される。また、Ｎ型半導体領域１０２とＮ型半導体領域１０４との間において、トレンチの形成やＰ型の不純物の注入等を行い、Ｐ型半導体領域１０３と素子分離絶縁膜１０５からなる素子分離が形成される。
【０２４１】
そして、図４２に示されるように、半導体基板の表面に酸化膜による絶縁膜４０１が成膜される。
【０２４２】
次に、図４３に示されるように、リソグラフィ法によるパターニングが行われ、絶縁膜４０１が除去され、Ｎ型半導体領域１０２と中間電極１５１とを接続するためのコンタクトホールが形成される。このとき、ドライエッチング法よりもＤＨＦ（希フッ酸）等の薬液を用いる方が、半導体基板へのダメージを小さくし、欠陥の発生を抑制することができる。その結果、暗電流の発生を低減することが可能になる。
【０２４３】
次に、図４４に示されるように、中間電極１５１に用いられるポリシリコン４０２が成膜される。このとき、コンタクトホールを介して、ポリシリコン４０２がＮ型半導体領域１０２に接合する。
【０２４４】
次に、図４５に示されるように、ポリシリコン４０２をフォトリフレクタンス（ＰＲ）法により加工することにより、中間電極１５１が形成される。
【０２４５】
なお、上述したように、ポリシリコン４０２の代わりに、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を成膜したり、シリコンをエピタキシャル成長により成膜して、中間電極１５１を形成することが可能である。
【０２４６】
次に、図４６に示されるように、容量絶縁膜４０３が成膜される。これにより、中間電極１５１の表面が容量絶縁膜４０３により覆われる。なお、容量絶縁膜４０３には、できるだけ誘電率が高い材料を使用した方が、単位面積あたりの容量を確保する点で有利になる。
【０２４７】
次に、図４７に示されるように、上部電極１５２に用いられるタングステン４０６が成膜される。
【０２４８】
次に、図４８に示されるように、タングステン４０６に対してＰＲ法によりパターニングを行い、不要な部分を除去することにより、上部電極１５２が形成される。
【０２４９】
なお、上述したように、タングステン４０６の代わりに、他の金属材料を成膜して、上部電極１５２を形成することが可能である。
【０２５０】
次に、図４９に示されるように、絶縁膜４０１及び容量絶縁膜４０３が除去され、Ｎ型半導体領域１０４と配線１２６を接続するためのコンタクトホールが形成される。そして、配線１５３乃至１５５が形成され、Ｎ型半導体領域１０４と上部電極１５２が電気的に接続される。
【０２５１】
以上のようにして、第２の電荷蓄積部６７Ｂが形成される。
【０２５２】
［６−２．第２の電荷蓄積部６７Ｆの製造プロセス］
次に、図５０乃至図６１を参照して、第２の電荷蓄積部６７Ｆの製造プロセスについて説明する。なお、以下では、Ｐ型半導体領域１０１及びＮ型半導体領域１０２が、半導体基板に形成された後の製造プロセスについてのみ説明する。
【０２５３】
まず、図５０に示されるように、半導体基板の表面に絶縁膜４３１が成膜される。なお、絶縁膜４３１の材料は、下部電極２７１と半導体基板の間を絶縁することができるものであればよく、例えば、ＳｉO２やＳｉＮ等が用いられる。
【０２５４】
次に、図５１に示されるように、リソグラフィ法によるパターニングが行われ、ドライエッチング法またはウエットエッチング法により、絶縁膜４３１が除去され、Ｎ型半導体領域１０２と下部電極２７１とを接続するためのコンタクトホールが形成される。
【０２５５】
次に、図５２に示されるように、下部電極２７１およびゲート電極６４１に用いられるポリシリコン４３２が成膜される。このとき、コンタクトホールを介して、ポリシリコン４３２がＮ型半導体領域１０２に接合する。
【０２５６】
次に、図５３に示されるように、ポリシリコン４３２の不要な部分がリソグラフィ法とドライエッチング法により除去され、下部電極２７１およびゲート電極６４１が形成される。
【０２５７】
なお、上述したように、ポリシリコン４３２の代わりに、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を成膜したり、シリコンをエピタキシャル成長により成膜して、下部電極２７１を形成することが可能である。あるいは、上述したように、チタンやタングステン等の金属材料を成膜して、下部電極２７１を形成することも可能である。
【０２５８】
次に、図５４に示されるように、容量絶縁膜４３３が成膜される。これにより、下部電極２７１の表面が全て容量絶縁膜４３３により覆われる。容量絶縁膜４３３には、例えば、ＳｉＮ、ＳｉＯ２、ＨｆＯ２、ＺｒＯ等の高誘電率膜が用いられる。
【０２５９】
次に、図５５に示されるように、容量絶縁膜４３３の上に上部電極２７２に用いられるタングステン４３４が成膜される。
【０２６０】
次に、図５６に示されるように、タングステン４３４の不要な部分がリソグラフィ法とドライエッチング法により除去され、上部電極２７２が形成される。
【０２６１】
なお、上述したように、タングステン４０６の代わりに、他の金属材料を成膜して、上部電極２７２を形成することが可能である。
【０２６２】
次に、図５７に示されるように、単位画素６０Ａと上層配線２８２及び上層配線２８４との間の層間絶縁膜４３５が成膜される。層間絶縁膜４３５には、例えば、ＳｉＯ２が用いられる。
【０２６３】
次に、図５８に示されるように、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜４３５が平坦化される。
【０２６４】
次に、図５９に示されるように、容量絶縁膜４３３及び層間絶縁膜４３５を除去することにより、上部電極２７２と上層配線２８２、並びに、ゲート電極６４１と上層配線２８４を接続するためのコンタクトホールが形成される。
【０２６５】
次に、図６０に示されるように、コンタクトホール内にＷ／ＴｉＮ／Ｔｉの３層構造の膜が成膜された後、ＣＭＰ法により平坦化され、配線２８１及び配線２８３が形成される。
【０２６６】
次に、図６１に示されるように、Ｃｕ／ＴａＮ／Ｔａの３層構造の上層配線２８２及び上層配線２８４が、それぞれ配線２８１及び配線２８３に接続するように形成される。
【０２６７】
以上のようにして、第２の電荷蓄積部６７Ｆが形成される。
【０２６８】
［６−３．第２の電荷蓄積部６７Ｇの製造プロセス］
次に、図６２乃至図７１を参照して、第２の電荷蓄積部６７Ｆの製造プロセスについて説明する。なお、以下では、Ｐ型半導体領域１０１及びＮ型半導体領域１０２が、半導体基板に形成された後の製造プロセスについてのみ説明する。
【０２６９】
まず、図６２に示されるように、半導体基板のＰ型半導体領域１０１にトレンチが形成される。このトレンチは、例えば、ＳＴＩ法などの分離法と同じく、半導体基板の上に絶縁膜を成膜し、その膜をリソグラフィ法でパターニングし、ドライエッチング法で除去することにより形成される。さらに、半導体基板の表面に、半導体基板と下部電極３０１を絶縁するための絶縁膜４６１が成膜される。あるいは、半導体基板の表面のシリコンを熱酸化することにより絶縁膜４６１を形成するようにしてもよい。
【０２７０】
次に、図６３に示されるように、絶縁膜４６１の上に、下部電極３０１に用いられるタングステン４６２が成膜される。なお、上述したように、タングステン４０６の代わりに、他の金属材料や複数の材料の合金を成膜して、下部電極３０１を形成することが可能である。
【０２７１】
次に、図６４に示されるように、タングステン４６２の不要な部分がリソグラフィ法とドライエッチング法により除去され、下部電極３０１が形成される。
【０２７２】
次に、図６５に示されるように、容量絶縁膜４６３が成膜される。これにより、下部電極３０１の表面が容量絶縁膜４６３により覆われる。容量絶縁膜４６３には、例えば、ＳｉＮや、Ｈｉｇｈ−ｋ材料が用いられる。
【０２７３】
次に、図６６に示されるように、絶縁膜４６１及び容量絶縁膜４６３がリソグラフィ法とドライエッチング法またはウエットエッチング法で除去され、中間電極３０２とＮ型半導体領域１０２とを接続するためのコンタクトホールが形成される。
【０２７４】
次に、図６７に示されるように、中間電極３０２に用いられるポリシリコン４６４が成膜される。このとき、コンタクトホールを介して、ポリシリコン４６４がＮ型半導体領域１０２に接合する。
【０２７５】
次に、図６８に示されるように、ポリシリコン４６４の不要な部分がリソグラフィ法とドライエッチング法により除去され、中間電極３０２が形成される。
【０２７６】
なお、上述したように、ポリシリコン４６４の代わりに、シリコンと格子整合し、シリコンとの間の仕事関数差が小さい材料を成膜したり、シリコンをエピタキシャル成長により成膜して、中間電極３０２を形成することが可能である。あるいは、上述したように、チタンやタングステン等の金属材料を成膜して、中間電極３０２を形成することも可能である。
【０２７７】
次に、図６９に示されるように、容量絶縁膜４６５が成膜される。これにより、中間電極３０２の表面が全て容量絶縁膜４６５により覆われる。
【０２７８】
次に、図７０に示されるように、容量絶縁膜４６３及び容量絶縁膜４６５がリソグラフィ法とドライエッチング法により除去され、下部電極３０１と上部電極３０３を接続するためのコンタクトホールが形成される。
【０２７９】
次に、図７１に示されるように、Ｗ／ＴｉＮ／Ｔｉの３層構造の膜が成膜された後、不要な部分がリソグラフィ法とドライエッチング法により除去され、上部電極３０３が形成される。
【０２８０】
なお、上述したように、タングステンの代わりに、他の金属材料や複数の材料の合金を成膜して、上部電極３０３を形成することが可能である。
【０２８１】
以上のようにして、第２の電荷蓄積部６７Ｇが形成される。
【０２８２】
＜７．参考例＞
以上説明した実施形態では、単位画素内に２つの電荷蓄積部６６、６７を持ち、第２の電荷蓄積部６７について、第１の電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタからなることを主な特徴としている。しかし、２つの電荷蓄積部６６、６７の単位面積当たりの容量値が同等でも、ダイナミックレンジを拡大できる、という効果を得ることができる。このことについて、図７２を参照して説明する。
【０２８３】
フォトダイオード６１の露光期間内に、当該フォトダイオード６１の露光期間に対する所定の比率で設定した期間において、第２の転送ゲート部６３を導通状態にすることによって、フォトダイオード６１から溢れた所定量以上の光電荷を排出するようにする。
【０２８４】
ここで、フォトダイオード６１における露光期間をＴｐｄとし、フォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７において蓄積する期間をＴｃａｐとする。図７２に示すタイミングチャートで単位画素を動作させ、第２の電荷蓄積部６７での露光期間Ｔｃａｐに制限をかける。この動作により、高照度側の情報を圧縮でき、第２の電荷蓄積部６７の容量値が、第１の電荷蓄積部６６と同等程度と少なくてもダイナミックレンジを拡大することが出来る。
【０２８５】
低照度時のノイズ成分、及び、信号成分を読み出した後、一旦ＦＤ部７１をリセットし、第２の電荷蓄積部６７において蓄積した、フォトダイオード６１から溢れた光電荷を高照度側の信号として読み出す。他の実施例とは異なり、一旦ＦＤ部７１をリセットするために高照度側の信号には第１の電荷蓄積部６６で蓄積した光電荷は含まれない。
【０２８６】
信号の読出し時に、ＦＤ部７１に転送された光電荷に基づく電圧信号をＳ１、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号をＮ１、第１の差分をＳＮ１とする。また、読み出し直前でＦＤ部７１をリセットした場合のＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号をＳ３とする。更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７のリセットレベルもしくはリセット相当レベルの電圧信号をＮ２、第３の差分をＳＮ３、ゲインをＧ、第３の差分ＳＮ３の演算値をＳＮ３´とする。すると、下記のように演算出来る。
ＳＮ１＝Ｓ１−Ｎ１
ＳＮ３＝Ｓ３−Ｎ２
Ｇ＝ＳＮ１／ＳＮ３
＝（Ｃｆｄ＋Ｃｓｇ＋Ｃｃａｐ）／Ｃｆｄ
ＳＮ３´＝Ｇ×ＳＮ３×Ｔｐｄ／Ｔｃａｐ
【０２８７】
光応答特性において、第１の差分ＳＮ１が飽和前かつ光応答特性がリニアな領域において予め設定された所定の閾値をＶｔ、処理対象画素の画素信号をＳＮとするとき、下記のように画素信号ＳＮを出力する。
ＳＮ１＜Ｖｔの場合に、ＳＮ＝ＳＮ１（ＳＮにＳＮ１を代入）
Ｖｔ≦ＳＮ１の場合に、ＳＮ＝ＳＮ３´（ＳＮにＳＮ３´を代入）
【０２８８】
＜８．変形例＞
［８−１．フォトダイオード６１のみで光電荷を蓄積する例］
以上の実施例及び変形例では、高照度時にフォトダイオード６１から溢れた光電荷を、第１の転送ゲート部６２のオーバーフローパスを介して第１の蓄積電荷部６６に蓄積し、更に、第３の転送ゲート部６４のオーバーフローパスを介して第２の電荷蓄積部６７に蓄積するようにしている。すなわち、本実施形態の特徴とするところは、高照度時にフォトダイオード６１から溢れた光電荷を、フォトダイオード６１に蓄積するとともに、当該フォトダイオード６１に加えて、第１、第２の蓄積電荷部６６、６７でも蓄積するようにした点にある。
【０２８９】
ところが、上述した画素構成では、図７３Ａの動作説明図から明らかなように、光電荷の読出し期間中には露光が出来ない。そこで、光電荷をフォトダイオード６１のみで蓄積する画素構成を変形例として提案する。
【０２９０】
この場合でも、フォトダイオード６１から読み出した後の光電荷については、第１の電荷蓄積部６６と第２の電荷蓄積部６７を使い分けて蓄積する、という本技術の骨子に変わりは無い。すなわち、フォトダイオード６１から光電荷を読み出した後、第１の電荷蓄積部６６から溢れた光電荷については、第２の電荷蓄積部６７に蓄積する。そのためには、第１の電荷蓄積部６６と第２の電荷蓄積部６７との間にオーバーフローパスが必要であることは勿論である。
【０２９１】
このように、光電荷をフォトダイオード６１のみで蓄積する画素構成を採ることで、図７３Ｂの動作説明図に示すように、光電荷の読出し期間中に露光することが出来るため、動画撮像時において露光期間の切れ目のないシームレスな動作を実現することが出来る。
但し、光電荷をフォトダイオード６１のみで蓄積するためダイナミックレンジはフォトダイオード６１の飽和電荷量で制限される。そのため、大幅なダイナミックレンジ拡大は望めない。
【０２９２】
しかし、本技術の骨子である、第１の電荷蓄積部６６と第２の電荷蓄積部６７を使い分けて光電荷を蓄積することにより、光電荷を蓄積する電荷蓄積部のトータルの面積を小さくすることができる。従って、トータルの面積を小さくできる分だけ、フォトダイオード６１の面積を拡大することが出来るため、間接的にダイナミックレンジを拡大することが出来る。
【０２９３】
［８−２．第２の電荷蓄積部の構造を適用した単位画素の変形例］
また、図２９乃至図４１を参照して上述した第２の電荷蓄積部６７の構造は、上述した単位画素以外の単位画素にも適用することが可能である。
【０２９４】
例えば、第１の電荷蓄積部６６を省略した単位画素にも適用することができる。
【０２９５】
また、例えば、上述したような表面型の固体撮像素子だけでなく、裏面型のＣＩＳ（Contact Image Sensor）等、裏面型の固体撮像素子の単位画素にも適用することができる。
【０２９６】
さらに、例えば、グローバルシャッタ機能を採用した固体撮像素子だけでなく、ローリングシャッタ機能を採用した固体撮像素子の単位画素にも適用できる。
【０２９７】
図７４は、ローリングシャッタ機能を採用した固体撮像素子の単位画素５００に、第２の電荷蓄積部６７と同様の構造を有する電荷蓄積部（Ｃａｐ）５０１を備えた場合の画素構造を示す概略図である。なお、図中、図９と対応する部分には同一符号を付して示している。
【０２９８】
この単位画素５００では、露光期間中にフォトダイオード６１から溢れた光電荷が、電荷蓄積部５０１に転送され、蓄積される。そして、フォトダイオード６１及び電荷蓄積部５０１に蓄積された光電荷が、ゲート電極６２１及びゲート電極６３１を介して、ＦＤ部７１に転送され、ＦＤ部７１の電圧が、信号レベルとして垂直信号線１７に出力される。これにより、画像のダイナミックレンジを拡大することができる。
【０２９９】
図７５は、電荷蓄積部５０１の構造例を示す概略図である。なお、この図では、電荷蓄積部５０１に、図３２の第２の電荷蓄積部６７Ｂと同様の構造を適用した例を示しているが、上述した他の構造を適用することも可能である。
【０３００】
［８−３．その他の変形例］
また、上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【０３０１】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
【０３０２】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０３０３】
また、本技術での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本技術においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、本技術においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。
【０３０４】
さらに、以上に示した単位画素におけるデバイス構造の導電型は一例にすぎず、Ｎ型、Ｐ型が逆でも構わない。なお、単位画素中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。
【０３０５】
＜９．電子機器＞
本技術は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０３０６】
図７６は、本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【０３０７】
図７６に示すように、本技術に係る撮像装置１０００は、レンズ群１００１等を含む光学系、撮像素子（撮像デバイス）１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、操作系１００７及び電源系１００８等を有する。そして、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、操作系１００７及び電源系１００８がバスライン１００９を介して相互に接続されている。
【０３０８】
レンズ群１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０３０９】
表示装置１００５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１００２で撮像された動画または静止画を表示する。記録装置１００６は、撮像素子１００２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０３１０】
操作系１００７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１００８は、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６及び操作系１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０３１１】
上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子１００２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０等の固体撮像装置を用いることで、次のような作用効果を得ることができる。
【０３１２】
すなわち、先述した実施形態に係るＣＭＯＳイメージセンサ１０は、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。
【０３１３】
また、先述した実施形態に係るＣＭＯＳイメージセンサ１０は、グローバル露光を実現している従来技術と比較して、暗時や低照度時における撮像画像の画質を悪化させずに、飽和電荷量をより多く確保できる、換言すれば、光電荷を蓄積可能な容量値を拡大できる。そして、飽和電荷量をより多く確保できれば、同等の飽和電荷量でよいとすれば、飽和電荷量を多く確保できる分だけ、単位画素サイズを縮小でき、それに伴って多画素化を図ることができる。従って、撮像画像の高画質化を図ることができる。
【０３１４】
本技術は上記の説明に限定されない。画素構造、例えばオーバーフローパスや埋め込み型ＭＯＳキャパシタの表層部の導電層に限定はなく、また、回路図、タイミングチャート等も本技術の趣旨を逸脱しない範囲で、様々な変更が可能である。
【０３１５】
また、例えば、本技術は以下のような構成も取ることができる。
【０３１６】
（１）
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、
前記電荷蓄積部の第１の電極が、前記半導体基板に直接接続されている
固体撮像装置。
（２）
前記電荷蓄積部の前記第１の電極に対向する第２の電極が、金属材料により構成され、前記第１の電極の上面及び側面の少なくとも一部が、前記第２の電極により覆われている
前記（１）に記載の固体撮像装置。
（３）
前記第１の電極が、前記半導体基板と格子整合する材料により構成される
前記（１）または（２）に記載の固体撮像装置。
（４）
前記半導体基板がシリコンにより構成され、前記第１の電極がポリシリコンまたはポリシリコンの化合物により構成される
前記（３）に記載の固体撮像装置。
（５）
前記第１の電極が、前記半導体基板上にエピタキシャル成長させた材料により構成される
前記（３）に記載の固体撮像装置。
（６）
前記電荷蓄積部は、露光期間中に前記光電変換部から溢れた電荷を蓄積する
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
前記単位画素は、埋め込み型ＭＯＳキャパシタからなる電荷蓄積部を更に備え、
複数の前記単位画素の一括露光が可能であり、露光期間中に前記光電変換部に蓄積された電荷を露光期間後に２つの前記電荷蓄積部に蓄積する
前記（６）に記載の固体撮像装置。
（８）
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備える固体撮像装置の製造方法において、
前記半導体基板上に第１の絶縁膜を成膜する第１工程と、
前記半導体基板と前記電荷蓄積部の第１の電極とを接続するためのコンタクトホールを前記第１の絶縁膜に形成する第２工程と、
前記第１の絶縁膜の上に前記第１の電極を形成し、前記第１の電極を前記コンタクトホールを介して前記半導体基板に接続する第３工程と、
前記第１の電極の上面及び側面を覆うように第２の絶縁膜を成膜する第４工程と、
前記電荷蓄積部の前記第１の電極に対向する第２の電極を形成する第５工程と
を含む固体撮像装置の製造方法。
（９）
前記第５工程において、前記第２の絶縁膜を介して前記第１の電極の上面及び側面の少なくとも一部を覆うように前記第２の電極を形成する
前記（８）に記載の固体撮像装置の製造方法。
（１０）
前記第３工程において、前記第１の電極に用いる材料をエピタキシャル成長により成膜する
前記（８）に記載の固体撮像装置の製造方法。
（１１）
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、及び、前記光電荷を蓄積する電荷蓄積部を有する単位画素が半導体基板上に複数配置されている画素アレイ部を備え、前記電荷蓄積部の第１の電極が、前記半導体基板に直接接続されている固体撮像装置と、
前記単位画素から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
（１２）
前記電荷蓄積部の前記第１の電極に対向する第２の電極が、金属材料により構成され、前記第１の電極の上面及び側面の少なくとも一部が、前記第２の電極により覆われている
前記（１１）に記載の電子機器。
【符号の説明】
【０３１７】
１０，１０Ａ，１０Ｂ  ＣＭＯＳイメージセンサ，  １１  画素アレイ部，  １２  垂直駆動部，  １３  カラム処理部，  １４  水平駆動部，  １５  システム制御部，  １６  画素駆動線，  １７  垂直信号線，  １８  信号処理部，  １９  データ格納部，  ３０，６６  第１の電荷蓄積部，  ４０，６７，６７Ａ乃至６７Ｇ  第２の電荷蓄積部，  ６０Ａ乃至６０Ａ２，６０Ｂ  単位画素，  ６１  フォトダイオード，  ６２  第１の転送ゲート部，  ６３  第２の転送ゲート部，  ６４  第３の転送ゲート部，  ６５  リセットゲート部，  ６８  増幅トランジスタ，  ６９  選択トランジスタ，  ７０  電荷排出ゲート部，  ７１  ＦＤ部（フローティングディフュージョン部），  １０２，１０４  Ｎ型半導体領域，  １５１  中間電極，  １５２  上部電極，  １８１，１８２  中間電極，  １８３  上部電極，  ２１１  上部電極，  ２４１  中間電極，  ２７１  下部電極，  ２７２  上部電極，  ３０１  下部電極，  ３０２  中間電極，  ３０３  上部電極，  ４０１  絶縁膜，  ４０３  容量絶縁膜，  ４３１  絶縁膜，  ４３３  容量絶縁膜，  ４６１  絶縁膜，  ４６３，４６５  容量絶縁膜，  ５００  単位画素，  ５０１  電荷蓄積部，  １０００  撮像装置，  １００２  撮像素子
【図１】
0006007499.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0006007499.tif 000014
【図１４】
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【図１５】
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【図１６】
0006007499.tif 000017
【図１７】
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【図１８】
0006007499.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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