(57)【特許請求の範囲】
【請求項１】
第１インダクタと，入力電源から前記第１インダクタへ供給される電流をスイッチングする第１スイッチング素子と，前記第１スイッチング素子を駆動する第１駆動制御回路と，前記第１インダクタから電流が出力される第１サブ出力端子とを有する第１サブ電源モジュールと，
第２インダクタと，入力電源から前記第２インダクタへ供給される電流をスイッチングする第２スイッチング素子と，前記第２スイッチング素子を駆動する第２駆動制御回路と，前記第２インダクタから電流が出力される第２サブ出力端子とを有する第２サブ電源モジュールと，
前記第１，第２サブ出力端子が接続された共通出力端子とを有し，
前記第１スイッチング素子のオン動作は，前記共通出力端子の出力電圧が第１基準電圧より低いか否かに応じて制御され，前記第２スイッチング素子のオン動作は，前記出力電圧が前記第１基準電圧と異なる第２基準電圧より低いか否かに応じて制御され，
前記各スイッチング素子は，スイッチングトランジスタであり，
前記第１サブ電源モジュール及び前記第２サブ電源モジュールについて，基準電圧が高い方のサブ電源モジュールのスイッチングトランジスタのゲート幅は，基準電圧が低い方のサブ電源モジュールのスイッチングトランジスタのゲート幅よりも広く設定されている電源装置。
【請求項２】
請求項１において，
前記第１，第２駆動制御回路は，互いに位相がずれた期間内において，前記第１スイッチング素子のオン，オフ制御を行う電源装置。
【請求項３】
請求項１または２において，
前記第１駆動制御回路は，前記出力電圧に対応するフィードバック電圧と前記第１基準電圧とを比較し，前記フィードバック電圧が前記第１基準電圧より低い場合に前記第１スイッチング素子をオンにし，高い場合にオフにし，
前記第２駆動制御回路は，前記フィードバック電圧と前記第１基準電圧と異なる前記第２基準電圧とを比較し，前記フィードバック電圧が前記第２基準電圧より低い場合に前記第２スイッチング素子をオンにし，高い場合にオフにする電源装置。
【請求項４】
請求項３において，
前記第１，第２駆動制御回路は，前記フィードバック電圧と前記第１基準電圧または前記第２基準電圧とを比較して比較結果信号を出力する比較器をそれぞれ有し，前記比較結果信号に応じて前記第１，第２スイッチング素子をオン、オフ制御する電源装置。
【請求項５】
請求項４において，
前記第１，第２駆動制御回路は，更に，互いに位相がずれたパルス信号を生成するパルス生成器を有し，前記パルス信号がハイレベルまたはローレベルの期間中に，前記比較結果信号を前記第１，第２スイッチング素子に供給してオン、オフ制御する電源装置。
【請求項６】
入力電源からそれぞれのサブ出力端子に電流を出力する第１乃至第Nサブ電源モジュールと，
前記第１乃至第Nサブ出力端子が接続された共通出力端子とを有し，
前記Nは複数であり，
前記第１乃至第Nサブ電源モジュールの各々は，前記入力電源からインダクタに供給される電流をスイッチングするスイッチング素子と，前記スイッチング素子を駆動する駆動制御回路とを有し，前記サブ出力端子に前記インダクタから電流が出力され，
前記駆動制御回路は，前記スイッチング素子のオン動作を，前記共通出力端子の出力電圧の電位が基準電圧より低いか否かに応じて制御し，前記第１乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御する前記基準電圧が異なり，
前記各スイッチング素子は，スイッチングトランジスタであり，
前記各サブ電源モジュールについて，前記基準電圧が高いサブ電源モジュールほどスイッチングトランジスタのゲート幅が広く設定され，前記基準電圧が低いサブ電源モジュールほどスイッチングトランジスタのゲート幅が狭く設定されている電源装置。
【請求項７】
請求項６において，
前記第１乃至第Nサブ電源モジュールと，第１乃至第Nサブ電源モジュールそれぞれに設けられるインダクタとが，単一の半導体チップに形成されている電源装置。
【請求項８】
請求項６において，
前記第１乃至第Nサブ電源モジュールが単一の半導体チップに形成され，第１乃至第Nサブ電源モジュールそれぞれに属するインダクタが前記半導体チップの外部に設けられる電源装置。
【請求項９】
入力電源からそれぞれのサブ出力端子に電流を出力する第１乃至第Nサブ電源モジュールと，
前記第１乃至第Nサブ出力端子が接続された共通出力端子とを有し，
前記Nは複数であり，
前記第１乃至第Nサブ電源モジュールの各々は，内部配線と，前記入力電源から前記内部配線が有する寄生インダクタに供給される電流をスイッチングするスイッチング素子と，前記スイッチング素子を駆動する駆動制御回路とを有し，前記サブ出力端子に前記寄生インダクタから電流が出力され
前記駆動制御回路は，前記スイッチング素子のオン動作を，前記共通出力端子の出力電圧の電位が基準電圧より低いか否かに応じて制御し，前記第１乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御する前記基準電圧が異なり，
前記各スイッチング素子は，スイッチングトランジスタであり，
前記各サブ電源モジュールについて，前記基準電圧が高いサブ電源モジュールほどスイッチングトランジスタのゲート幅が広く設定され，前記基準電圧が低いサブ電源モジュールほどスイッチングトランジスタのゲート幅が狭く設定されている電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電源装置に関する。
【背景技術】
【０００２】
電源装置は，電源電圧を降圧または昇圧して所望の電位の出力電圧を生成する。このように電源装置は，外部などから供給される電源電圧を所望の電圧にコンバートする電圧コンバータである。
【０００３】
降圧型の電圧コンバータでは，電源電圧に接続されたスイッチング素子が出力電圧の電位に応じてオンとオフのスイッチング動作を行い，出力端子に間欠的に電流を出力して，出力端子に所望の電位の出力電圧を生成する。スイッチング素子と出力端子との間にはインダクタが設けられ，インダクタにより平滑化した電流を出力端子に出力する。出力端子には負荷回路が接続され，負荷回路に所望の電位の電圧が供給される。負荷回路の消費電力に応じて出力電圧の電位は変動するが，電圧コンバータはその変動（リップル）をできるだけ小さくするようにスイッチング動作を行う。
【０００４】
昇圧型の電圧コンバータも同様に，電源電圧に接続されたインダクタとグランドなどの基準電位との間にスイッチング素子が設けられ，スイッチング素子のオンとオフのスイッチング動作によりインダクタに電流を間欠的に流し，インダクタに蓄積される電磁エネルギーにより出力端子に電流を出力して，出力端子に電源電圧より高い昇圧された所望の電位の出力電圧を生成する。この場合も，出力端子には負荷回路が接続され，負荷回路に所望の電位の電圧が供給される。負荷回路の消費電力に応じて出力電圧の電位は変動するが，電圧コンバータはその変動をできるだけ小さくするようにスイッチング動作を行う。
【０００５】
電圧コンバータは，上述の通り出力電流を平滑化するインダクタを有するとともに，出力端子には出力電圧を平滑化するキャパシタが接続される。電圧コンバータとしては，ＤＣ電圧からＤＣ電圧に変換するＤＣＤＣコンバータが主流である。
【０００６】
このような電圧コンバータにおいて，前記のインダクタとキャパシタは，外形が大きく高価であり，スイッチング素子とそれを制御する制御回路を集積化した電源チップに，外付けで設けられるのが一般的である。十分な平滑化機能を持たせるためにはインダクタのインダクタンスとキャパシタのキャパシタンスを大きくする必要があり，そのためには外形も大きくなる。
【０００７】
このインダクタとキャパシタのインダクタンスとキャパシタンスは，スイッチング周波数を高くすることにより小さくすることができる。ただし，スイッチング周波数を高くするためには，スイッチング素子として高速で動作するパワーMOSFETが必要であり，そのようなパワーMOSFETはチップサイズが大きい。また，高周波でも損失が小さいインダクタやキャパシタは実現が困難であり高価である。
【０００８】
このような点から，電圧コンバータを複数（Ｎ個）のサブ電圧コンバータで構成し，それらをＮ相でスイッチング動作させるマルチフェーズ型の電圧コンバータが提案されている。マルチフェーズ型であれば各サブ電圧コンバータの周波数を下げることができ，上記のパワーMOSFETやインダクタやキャパシタの要件を緩和することができる。つまり，周波数が低くなることによりパワーMOSFETのサイズを小さくでる。また，複数（Ｎ個）のサブ電圧コンバータを有するので，各サブ電圧コンバータのインダクタのインダクタンスを１／Ｎに下げても，全体のインダクタンスは必要な値にできる。以下に示した非特許文献は，いずれもマルチフェーズ型の電圧コンバータを記載している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２６０９９２号公報
【非特許文献】
【００１０】
【非特許文献１】“A DLL Based Multiphase Hysteretic DC-DC Convertor”, P. Li, ISQED 2007 pp.98
【非特許文献２】“A Hysteretic Control Method for Multiphase Voltage Regulator”, K. Lee, IEEE Power Electronics vol.24 No.12 (2009) pp.2726
【非特許文献３】“A Multiphase DC/DC Converter with Hysteretic Voltage Control and Current Sharing”,  W. Gu, APEC 2002 pp.670
【非特許文献４】“A 480-MHz, Multi-Phase Interleaved Buck DC-DC Converter with Hysteretic Control”,  G. Schrom, IEEE 35th Power Electronics Specialist Conf. (2004) pp.4702
【非特許文献５】“Multiphase Voltage-Mode Hysteretic Controlled VRM With DSP Control and Novel Current Sharing”, J.A. Abu-Qahouq, APEC 2002 pp.663
【非特許文献６】“New Digital Control Architecture Eliminating the Need for High Resolution DPWM”, J. Li, PESC 2007 pp.814
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら，マルチフェーズ型の電圧コンバータは，複数のサブ電圧コンバータのスイッチングをN相で制御する必要があり，また複雑なパルス幅変調（PWM）やパルス密度変調（PFM）を行うので，スイッチングを制御する制御回路は複雑で回路規模も大きくなる。とりわけ，サブ電圧コンバータの数を増やして，個々のサブ電圧コンバータのインダクタやパワーMOSFETを小型化し，出力キャパシタを小さくしようとすると，各サブ電圧コンバータ内の大規模な制御回路が全体の回路規模の増大を招く。
【００１２】
そこで，本発明の目的は，回路規模を小さくしたマルチ型の電源装置を提供することにある。
【課題を解決するための手段】
【００１３】
電源装置の第１の側面は，第１インダクタと，入力電源から前記第１インダクタへ供給される電流をスイッチングする第１スイッチング素子と，前記第１スイッチング素子を駆動する第１駆動制御回路と，前記第１インダクタから電流が出力される第１サブ出力端子とを有する第１サブ電源モジュールと，
第２インダクタと，入力電源から前記第２インダクタへ供給される電流をスイッチングする第２スイッチング素子と，前記第２スイッチング素子を駆動する第２駆動制御回路と，前記第２インダクタから電流が出力される第２サブ出力端子とを有する第２サブ電源モジュールと，
前記第１，第２サブ出力端子が接続された共通出力端子とを有し，
前記第１スイッチング素子のオン動作は，前記共通出力端子の出力電圧が第１電圧より低いか否かに応じて制御され，前記第２スイッチング素子のオン動作は，前記出力電圧が前記第１電圧と異なる第２電圧より低いか否かに応じて制御される。
【発明の効果】
【００１４】
第１の側面によれば，マルチ型の電源装置の回路規模を小さくできる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態における電源装置の構成図である。
【図２】図１の降圧型電源装置のサブ電源モジュールの回路図である。
【図３】図２のサブ電源モジュールの変形例を示す図である。
【図４】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図５】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図６】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図７】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図８】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図９】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図１０】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図１１】８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。
【図１２】電源装置における７つの基準電圧Vref_0-Vref_n-1に対するフィードバック電圧Vfbの波形を示す図である。
【図１３】８段のサブ電源モジュールの例における出力端子に流れるリップル電流を示す図である。
【図１４】負荷回路の負荷が中程度の場合の８段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。
【図１５】負荷回路の負荷が重い場合の８段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。
【図１６】各段の基準電圧Vrefが等間隔でない場合の波形図である。
【図１７】図１の変型例を示す図である。
【図１８】第２の実施の形態における昇圧型の電源装置の構成図である。
【図１９】図１８の昇圧型電源装置のサブ電源モジュールの回路図である。
【図２０】第３の実施の形態における降圧型の電源装置回路のサブ電源モジュールの回路図である。
【図２１】図２０の電源装置回路を有する集積回路装置の平面図及び断面図である。
【図２２】第３の実施の形態における昇圧型の電源装置回路のサブ電源モジュールの回路図である。
【発明を実施するための形態】
【００１６】
［第１の実施の形態，降圧型の電源装置］
図１は，第１の実施の形態における電源装置の構成図である。第１の実施の形態は降圧型電源装置の例である。この電源装置は，第０段から第ｎ−１段までのｎ個のサブ電源モジュールのサブ出力端子O_0〜O_n-1を接続して，共通出力端子Voutに所望の出力電圧を生成する。各サブ電源モジュールは，出力インダクタLoutと，図示しない入力電源に接続されたスイッチング素子を有するモジュール回路M_0〜M_n-1と，スイッチング素子を駆動する駆動回路AND_0〜AND_n-1とを有する。この駆動回路は，後述するとおりANDゲートを有し，このANDゲートにはパルス生成回路PG_0〜PG_n-1からのパルス信号と，コンパレータCMP_0〜CMP_n-1の比較信号とが入力される。パルス生成回路PG_0〜PG_n-1は，好ましくは，互いに位相がずれたパルス信号を生成する。図１の例では，サブ電源モジュールがｎ個あるので，パルス生成回路が生成するパルス信号はN相であり，後述するとおり互いのパルスは重なり合っていても良い。
【００１７】
共通出力端子Voutには，平滑化キャパシタCoutが接続され，さらに，生成した電源を供給する負荷回路RLが接続されている。
【００１８】
各サブ電源モジュールに対応するコンパレータCMP_0〜CMP_n-1は，共通出力端子Voutの出力電圧をグランド電圧VSSとの間で抵抗R1,R2で分割したフィードバック電圧Vfbと，互いに異なる基準電圧Vref_0〜Vref_n-1とを比較し，比較結果を比較結果信号として駆動回路AND_0〜AND_n-1に出力する。フィードバック電圧Vfbが基準電圧より低ければ比較結果信号はHレベルになり，パルス生成回路が生成するパルス信号がHレベルである場合に，駆動回路がモジュール回路M_0〜M_n-1内のスイッチング素子をオン状態に制御する。このオン状態の長さに応じた電流が，各サブ電源モジュールの出力端子O_0〜O_n-1にそれぞれ出力される。
【００１９】
上記のコンパレータとパルス生成回路と駆動回路とでスイッチング素子を駆動制御する駆動制御回路が構成される。
【００２０】
図２は，図１の降圧型電源装置のサブ電源モジュールの回路図である。第n-1段のサブ電源モジュールは，インダクタLoutと，電源Vcc2とインダクタLoutとの間に設けられたNチャネルMOS(NMOS)トランジスタからなるスイッチング素子M1及びグランドVssとインダクタLoutとの間に設けられたショットキーダイオードSBDを含むモジュール回路M_n-1とを有する。スイッチング素子M1とインダクタLoutとは接続ノードLx_n-1で接続される。さらに，第n-1段のサブ電源モジュールは，スイッチング素子M1のゲートに駆動パルスを供給するANDゲート（駆動回路）と，コンパレータCMP_n-1と，パルス生成回路PG_n-1とを有する。これらのANDゲートと，コンパレータCMP_n-1と，パルス生成回路PG_n-1とで，スイッチング素子M1を駆動する駆動制御回路CNT_n-1が構成される。
【００２１】
コンパレータCMP_n-1は，出力電圧Voutから生成されたフィードバック電圧Vfbと，第n-1基準電圧Vref_n-1とを比較し，フィードバック電圧Vfbが基準電圧Vref_n-1より低ければ出力C_outをHレベルにし，高ければLレベルにする。また，パルス発生回路PG_n-1は，ｎ個のサブ電源モジュールで生成される第０相から第n-1相のパルス信号のうち，第n-1相のパルス信号P_n-1を出力する。したがって，パルス信号P_n-1がHレベルの期間に，ANDゲートがコンパレータCMP_n-1の比較結果信号C_n-1を通過させ，駆動パルスD_n-1をスイッチング素子M1のゲートに供給してスイッチング素子M1をオン，オフ動作させる。
【００２２】
このスイッチング素子M1は，パルス信号P_n-1がHレベルの期間中に，共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より低ければ，オン動作して電源Vcc2からインダクタLoutに電流を供給し，インダクタLoutに電磁エネルギーを蓄積する。一方，スイッチング素子M1は，パルス信号P_n-1がHレベルの期間中に，共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より高ければ，オフ動作する。スイッチング素子M1がオフになると，グランドVssからショットキーダイオードSBDを経由してインダクタLout，出力端子O_n-1に電流が流れる。このように，パルス信号P_n-1がHレベルの期間中に，インダクタLoutはスイッチング素子M1のオン、オフ動作により電源Vcc2から間欠的に供給される電流を平滑化して出力端子O_n-1に出力する。パルス信号P_n-1がLレベルの期間中は，スイッチング素子M1はオン、オフ制御されないでオフのままである。
【００２３】
第n-2段のサブ電源モジュールは，第n-1段と同様の構成である。ただし，コンパレータCMP_n-2に入力される基準電圧Vref_n-2は，第n-1段のコンパレータの基準電圧Vref_n-1より低い電圧である。また，パルス生成回路PG_n-2は，第n-1段のパルス生成回路とは位相１／n周期だけずれたパルス信号P_n-2を生成する。ただし，パルス信号のデューティ比は同等である。
【００２４】
したがって，第n-2段のサブ電源モジュールでは，第n-1段のパルスP_n-1とは位相がずれたパルスP_n-2のHレベルの期間中，フィードバック電圧Vfbが基準電圧Vref_n-2より低ければHレベル，高ければLレベルになる比較結果信号C_n-2により，スイッチング素子M1がオン、オフ動作する。つまり，第n-2段のサブ電源モジュールのスイッチング素子M1は，第n-1段のサブ電源モジュールよりも低い出力電圧Voutの電位を境にしてオン、オフ制御されるのに対して，第n-1段のサブ電源モジュールのスイッチング素子M1は，第n-2段よりも高い出力電圧Voutの電位を境にしてオン、オフ制御される。言い換えると，出力電圧Voutに比例するフィードバック電圧Vfbが基準電圧Vref_n-2より低いと，第n-2段と第n-1段の両スイッチング素子M1がオンし，フィードバック電圧VfbがVref_n-2＜Vfb＜Vref_n-1では，第n-1段のスイッチング素子M1だけがオンし，フィードバック電圧Vfbが基準電圧Vref_n-1より高い（Vref_n-1 ＜Vfb）と，第n-1段のスイッチング素子M1もオフする。
【００２５】
第n-3段から第0段のサブ電源モジュールも，上記の第n-1段,第n-2段のサブ電源モジュールと同様の構成である。
【００２６】
本実施の形態の電源装置は，n段のサブ電源モジュールを有し，各段のサブ電源モジュールのスイッチング素子M1が，それぞれのパルス生成回路が生成するパルス信号のHレベルの期間中に，フィードバック電圧Vfbがそれぞれの基準電圧Vrefより低いか否かに応じて，オン，オフ動作する。そして，コンパレータCMPの比較結果によるパルス信号でスイッチング素子M1がオン、オフするので，出力電圧Voutは，基準電圧群Vref_0-Vref_n-1の上下に脈動する。しかも，出力電圧Voutが基準電圧群Vref_0-Vref_n-1を低い電位から高い電位の方向に上昇する場合は，n段全てのサブ電源モジュールでスイッチング素子M1がオンする状態から，第０段側から順にスイッチング素子M1がオフになり，オンしているスイッチング素子M1の数が減少する。逆に，出力電圧Voutが基準電圧群Vref_0-Vref_n-1を高い電位から低い電位に下降する場合は，n段全てのサブ電源モジュールでスイッチング素子M1がオフになる状態から，第n-1段側から順にスイッチング素子M1がオンになり，オンしているスイッチング素子M1の数が増大する。このように，各段のスイッチング素子M1がオンする出力電圧Voutの電位がそれぞれ異なるため，オンする期間はそれぞれ異なり，そのオンデューティ比もそれぞれ異なる。
【００２７】
上記のように，異なる基準電圧Vrefに基づいて，各段のサブ電源モジュールのスイッチング素子がオン，オフするので，全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン，オフ動作する場合に比較すると，出力電圧Voutの脈動は小さく，そのリップルが小さくなる。つまり，全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン，オフ動作する場合は，全てのサブ電源モジュールのスイッチング素子M1が一斉にオンとオフになるため，インダクタLoutに供給される電流量の合計が大きく，出力電圧Voutのリップルは非常に大きくなる。
【００２８】
それに対して，本実施の形態の場合は，出力電圧Voutが基準電圧群より低い場合は，多くのスイッチング素子M1が導通してインダクタLoutに電流を供給して出力電圧Voutを昇圧するが，出力電圧Voutが上昇すると，導通するスイッチング素子M1の数が減りインダクタLoutに供給される電流量も減り出力電圧Voutの昇圧速度は遅くなり，そして，出力電圧Voutが全ての基準電圧群より高くなると全てのスイッチング素子M1がオフになり，出力電圧Voutの昇圧は止まり降圧に転じる。逆に，出力電圧Voutが降圧してくると，導通するスイッチング素子M1の数が増えてきてインダクタLourに供給される電流量が増加し出力電圧Voutの降圧速度は遅くなり，そして，出力電圧Voutが全ての基準電圧群より低くなると全てのスイッチング素子M1がオンになり，出力電圧Voutの降圧は止まり昇圧に転じる。
【００２９】
図３は，図２のサブ電源モジュールの変形例を示す図である。図３のサブ電源モジュールでは，モジュール回路M_n-1,M_n-2が，第１のスイッチング素子M1と第２のスイッチング素子M2とを有する。つまり，図２のショットキーバリアダイオードSBDに代えて第２のスイッチング素子M2が設けられている。これらのスイッチング素子M1,M2は共にNMOSトランジスタであるので，アンドゲートANDの出力信号が駆動パルスとして第１のスイッチング素子M1には直接，第２のスイッチング素子M2にはインバータINVを介して供給される。それ以外の構成は，図２と同じである。
【００３０】
図３において，第１のスイッチング素子M1をPMOSトランジスタで，第２のスイッチング素子M2をNMOSトランジスタで構成してもよい。その場合は，両トランジスタには同じ駆動パルスを供給することができる。
【００３１】
図１の降圧型電源装置は，ｎ個のサブ電源モジュールを有するので，各サブ電源モジュールのインダクタLoutのインダクタンスは，単一の電源モジュールの場合に比較して１／ｎにすることができる。つまり，各サブ電源モジュールのインダクタLoutのインダクタンスが１／ｎと小さく，それによりインダクタLoutのサイズも１／nと小さくなる。インダクタンスが小さければより高い周波数で使用可能なインダクタにすることができる。一般に，インダクタが小さいほど限界周波数は高くなる。
【００３２】
さらに，各サブ電源モジュールでの周波数は低くなるので，スイッチング素子M1を構成するパワーMOSFETのサイズも小型化できる。サイズが小型化できれば，ゲートソース間容量なども小さくなり，より高い周波数で動作させることができる。
【００３３】
このように，マルチ電源モジュール構成であり，単一の電源モジュールよりも素子数は増えるが，全体としてはサイズを小さくできる。さらに，インダクタンスが小さければ，出力電圧に対する応答速度を速くすることができる。
【００３４】
そして，何より，スイッチング素子M1を制御する駆動制御回路は，パルス発生回路PGとコンパレータCMPとANDゲートであるので，従来のPWM制御回路のような複雑な回路ではないので，マルチ電源モジュール構成にしても，全体の回路規模が大規模になることはない。
【００３５】
図１，図２，図３に示された複数のサブ電源モジュールは，単一の半導体チップ内に形成されるのが好ましい。各サブ電源モジュールに属するインダクタLoutのインダクタンスが小さいので，それらのインダクタを含めて単一の半導体チップ内に形成することが好ましい。ただし，各サブ電源モジュールに属するインダクタLoutは外付け部品にして，インダクタLout以外のサブ電源モジュールを単一の半導体チップ内に形成してもよい。また，共通出力端子Voutに接続される平滑用キャパシタCoutは，出力電圧のリップルが小さくなるのでそのキャパシタンスを小さくできる。よって，平滑用キャパシタCoutを複数のサブ電源モジュールと同じ半導体チップ内に形成してもよく，または外付け部品にすることでもよい。
【００３６】
図４乃至図１１は，８段のサブ電源モジュールを有する電源装置における各サブ電源モジュールの波形を示す図である。時間０μsで電源オンしてから比較的安定するまでの動作波形が示されている。図１２は，その電源装置における７つの基準電圧Vref_0-Vref_n-1に対するフィードバック電圧Vfbの波形を示す図である。図１２の波形は，図４−図１１での時間14μsから32μsでの波形である。ここに示されるとおり，フィードバック電圧Vfbは，基準電圧群の上下で脈動している。
【００３７】
図４乃至図１１に示されるとおり，各サブ電源モジュール内のパルス発生回路の出力パルスP_0-P_n-1は，互いに重なり合いながら，それぞれの位相がパルス周期の１／nずつずれている。そして，この出力パルスがHレベルの期間中に，コンパレータCMPの比較結果信号Cに対応して，スイッチング素子M1のゲートに供給される駆動パルスD_0-D_n-1が生成される。そして，駆動パルスD_0-D_n-1がHレベルの時にスイッチング素子M1がオンとなり，Lレベルの時にオフとなり，そのオン，オフ動作に対応して，スイッチング素子M1とインダクタLoutとの接続ノードLx_0-Lx_n-1の電位は，電源電圧Vcc2と負電圧との間を上下動する。また，フィードバック電圧Vfbは，拡大すると，図１２に示されるとおり上下に脈動している。
【００３８】
図４に示した第０段のサブ電源モジュールの動作では，時間０の動作開始直後はフィードバック電圧Vfbは未だ０Vであるため，そのコンパレータCMP_0の比較結果信号C_0がHレベルになる。一方，パルス発生回路PG_0が最初にパルスP_0をHレベルにしている。そのため，アンドゲートの出力の駆動パルスD_0がHレベルになり，スイッチング素子M1がオンし，接続ノードLx_0がHレベルになっている。このとき，電源Vcc2から電流が出力側のインダクタLoutに供給され，その電流がサブ出力端子O_0から共通出力Voutに出力されると共に，インダクタに電磁エネルギーが蓄えられる。それにより出力電圧Voutとフィードバック電圧Vfbが上昇している。
【００３９】
フィードバック電圧Vfbが基準電圧Vref_0を超えるとコンパレータCMP_0の比較結果信号C_0がLレベルになり，駆動パルスD_0もLレベルになり，スイッチング素子M1がオフになる。それにより，接続ノードLx_0はグランドVssからショットキーダイオードSBCの順方向電圧だけ低下している。
【００４０】
パルスP_0がLレベルになると駆動パルスD_0はLレベルになるが，後続のパルスP_0のHレベルの期間では，出力電圧Voutの上昇によりフィードバック電圧Vfbが基準電圧Vref_0より低くならず，駆動パルスD_0は生成されていない。つまり，第０段のサブ電源モジュールは，最初の駆動パルスD_0でスイッチング素子M1が導通した後は，オンオフ動作を行っていない。また，図中には接続ノードLx_0の上下振動が示されている。
【００４１】
図５に示した第１段のサブ電源モジュールの動作では，時間０の動作開始後の最初のHレベルのパルスP_1のときに，駆動パルスD_1がHレベルになってスイッチング素子M1がオンになり，それ以降は駆動パルスD_1は生成されていない。
【００４２】
図６に示した第２段のサブ電源モジュールの動作では，駆動パルスD_2は一度も発生していない。つまり，第２段のサブ電源モジュールは一度もオンオフ動作していない。
【００４３】
図７に示した第３段のサブ電源モジュールの動作では，駆動パルスD_3が２番目以降のHレベルのパルスP_3の期間で１回だけそれぞれ発生している。つまり，第３段のサブ電源モジュールは，各パルスP_3のHレベル期間において，スイッチング素子M1が１回ずつオンになり，出力端子Voutに電流を供給し，毎回それにより出力電圧Voutが上昇してフィードバック電圧Vfbが基準電圧Vref_3を超え，コンパレータCMP_3の比較結果信号C_3がHレベルにならなくなっている。
【００４４】
図８に示した第４段のサブ電源モジュールの動作では，Hレベルの駆動パルスD_4が，２番目以降のHレベルのパルスP_3の期間以降でそれぞれ，２回，３回，２回，２回発生している。つまり，第４段のサブ電源モジュールは，基準電圧Vref_4が第３段のサブ電源モジュールの基準電圧Vref_3よりも高いので，より多くの回数駆動パルスD_4が発生し，スイッチング素子M1がオン動作して，より多くの電流を出力端子O_4に供給している。
【００４５】
図９に示した第５段のサブ電源モジュールの動作では，駆動パルスD_5が１番目以降のHレベルのパルスP_3の期間でそれぞれ，２回，５回，５回，５回発生している。つまり，第５段のサブ電源モジュールは，第４段のサブ電源モジュールよりもより多くの回数スイッチング素子M1がオン動作して，より多くの電流を出力端子O_5に供給している。
【００４６】
図１０に示した第６段のサブ電源モジュールの動作では，駆動パルスD_6が１番目以降のHレベルのパルスP_3の期間でそれぞれ，３回，５回，５回，５回発生している。さらに，それぞれの駆動パルスD_6のパルス幅は第５段のサブ電源モジュールよりも広いのがわかる。つまり，第６段のサブ電源モジュールは，第５段のサブ電源モジュールよりもより多くの回数，より長い時間スイッチング素子M1がオン動作して，より多くの電流を出力端子O_6に供給している。
【００４７】
そして，図１１に示した最上段の第７段のサブ電源モジュールの動作では，駆動パルスD_7が１番目以降のHレベルのパルスP_3の期間でそれぞれ，４回，５回，５回，５回発生している。さらに，それぞれの駆動パルスD_7のパルス幅は第６段のサブ電源モジュールよりも広い。つまり，第７段のサブ電源モジュールは，７つのサブ電源モジュールのなかで，最も多くの回数，最も長い時間スイッチング素子M1がオン動作して，より多くの電流を出力端子O_7に供給している。
【００４８】
図１２に示されるとおり，フィードバック電圧Vfbは，基準電圧群Vref_0−Vref_7に対して上昇と下降を繰り返している。そのため，図４〜図１１で説明したとおり，各サブ電源モジュールの駆動パルスD_0〜D_7の回数とHレベルパルス幅とが，基準電圧Vrefが低いほど少なくかつ短く，高いほど多くかつ広くなる。つまり，基準電圧Vrefをそれぞれのサブ電源モジュールで異ならせることで，スイッチング素子M1がオンしている割合（オンデューティ比）を異ならせている。
【００４９】
図１３は，８段のサブ電源モジュールの例における出力端子に流れるリップル電流を示す図である。図中，IL_subは，各サブ電源モジュールでの出力電流を示している。各サブ電源モジュールのスイッチング素子M1のオン動作が異なるので，それぞれ異なる出力電流になっている。一方，IL_(n=1)は，単一の電源モジュールの出力電流である。
【００５０】
単一の電源モジュールでは，インダクタLoutのインダクタンスは例えば１６０μHeと大きい。そのため，出力電流のリップルの周期は長くなっている。それに対して，８段のサブ電源モジュールを並列に接続した本実施の形態では，各出力電流の変動幅は単一の電源モジュールと同程度であるが，各サブ電源モジュールでのインダクタLoutのインダクタンスは単一の電源モジュールに比べて１／８の２０μHeにすることができるので，出力電流のリップルの周期は短くなっている。さらに，８段のサブ電源モジュールは，８相のパルスP_0〜P_7によりそのオン，オフ動作期間をずらしている。したがって，出力電圧Voutの変動幅は単一の電源モジュールよりも小さくすることができる。
【００５１】
図１４は，負荷回路の負荷が中程度の場合の８段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。図４〜図１１の例よりも負荷を大きくした例である。接続ノードLxが上下に変動していることはスイッチング素子M1がオン，オフ動作を行っていることを意味している。図１４の例では，第１段〜第７段のサブ電源モジュールでは接続ノードLx_1〜Lx_7が上下に変動しているが，第０段のサブ電源モジュールの接続ノードLx_0は変動していない。
【００５２】
図１５は，負荷回路の負荷が重い場合の８段のサブ電源モジュールの接続ノードLxと出力電圧Voutの波形図である。図１４の例よりも負荷を大きくした例である。この場合は，全てのサブ電源モジュールの接続ノードLx_0〜Lx_7が上下に変動し，満遍なくサブ電源モジュールがオン，オフ動作を行っている。
【００５３】
本実施の形態の電源装置は，ｎ段のサブ電源モジュールでのｎ相のパルスP_0-P_n-1は必ずしも正確に１／ｎ周期ずつ位相がずれている必要はない。さらに，ｎ個のサブ電源モジュールをｋグループに分けて，ｋグループについて１／ｋずつ位相がずれていてもよい。例えば，２グループに分ける場合は，奇数番目と偶数番目に分けることで，基準電圧Vrefの低い方から奇数番目と偶数番目とが交互にスイッチングするようにしてもよい。最悪，ｋ＝１でも良い。
【００５４】
また，８つの基準電圧Vrefについても，必ずしも高精度に同じ間隔の電圧にする必要はなく，それぞれの電圧差がほぼ同等であればよい。
【００５５】
図１６は，各段の基準電圧Vrefが等間隔でない場合の波形図である。この例は図１５と同じ負荷回路の負荷が重い場合の例である。ただし，８つの基準電圧Vrefが等間隔でないため，接続ノードLxの上下するタイミングが図１５のようには均等にはなっていない。この場合でも，適度にタイミングがずれているので，同等の効果を得ることができる。
【００５６】
本実施の形態の電源装置は，基準電圧Vrefが高いサブ電源モジュールほどスイッチングトランジスタM1のゲート幅を広くして電流駆動能力を高くし，基準電圧Vrefが低いサブ電源モジュールほどスイッチングトランジスタM1のゲート幅を狭くして電流駆動能力を低くしてもよい。前述の通り，基準電圧Vrefが高いサブ電源モジュールほどスイッチング動作の頻度及び時間が長いので，そのモジュールによる電流供給能力を大きくして出力電圧Voutの変動を抑え，基準電圧Vrefが低いサブ電源モジュールほど出力電圧の昇圧によりスイッチング動作を停止するので，そのモジュールによる電流供給を小さくして出力電圧Voutを高い分解能で調整できるようにすることができる。
【００５７】
図１７は，図１の変型例を示す図である。図１の例では，各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力する基準電圧Vref_0−Vref_n-1を，電圧Vref_n-1とグランドVssとの間で抵抗分割して生成している。それに対して，図１７の変型例では，各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力する基準電圧Vrefは共通にして，フィードバック電圧Vfbを抵抗分割している。つまり，各サブ電源モジュールのコンパレータCMP_0−CMP_n-1に入力するフィードバック電圧は低い方からVfb_0−Vfb_n-1となる。
【００５８】
したがって，図１７の変形例の場合は，図１の場合とは逆に，出力電圧Voutが上昇している場合，第０段のサブ電源モジュールほどスイッチング素子M1が遅くまで且つ長くオンし，第n-1段のサブ電源モジュールほどスイッチング素子M1は早く且つ短くオンする。ただし，図１，図１７のいずれの場合も，複数のサブ電源モジュールのスイッチング素子M1がオン動作とオフ動作する出力電圧Voutの電位は，それぞれ異なっている。
【００５９】
［第２の実施の形態，昇圧型の電源装置］
図１８は，第２の実施の形態における昇圧型の電源装置の構成図である。昇圧型の電源装置も，降圧型と同様に，ｎ段のサブ電源モジュールで共通の出力端子Voutの出力電圧を生成する。各サブ電源モジュールは，図示しないインダクタを含むモジュール回路M_0−M_n-1と，パルス生成回路PG_0−PG_n-1と，コンパレータCMP_0−CMP_n-1と，パルス生成回路とコンパレータの出力の論理積を駆動パルスとして出力するアンドゲートAND_0−AND_n-1とを有する。そして，コンパレータCMP_0−CMP_n-1は，共通のフィードバック電圧Vfbとそれぞれ異なる基準電圧Vref_0−Vref_n-1とをそれぞれ比較して比較結果信号を出力する。ｎ個のサブ電源モジュールのサブ出力端子O_0−O_n-1は共通の出力端子Voutに接続され，共通の出力端子Voutには平滑化キャパシタCoutが設けられ，負荷回路RLが接続される。
【００６０】
図１９は，図１８の昇圧型電源装置のサブ電源モジュールの回路図である。第n-1段のサブ電源モジュールは，電源電圧Vcc2に接続されたインダクタLと，インダクタLとグランドVssとの間に設けられたNチャネルMOS(NMOS)トランジスタからなるスイッチング素子M1と，インダクタLとスイッチング素子M1の接続ノードLx_n-1とサブ出力端子O_n-1との間に設けられたショットキーダイオードSBDとを含むモジュール回路M_n-1を有する。さらに，第n-1段のサブ電源モジュールは，スイッチング素子M1のゲートに駆動パルスを供給するANDゲートと，コンパレータCMP_n-1と，パルス生成回路PG_n-1とを有する。これらのANDゲートと，コンパレータCMP_n-1と，パルス生成回路PG_n-1とで，スイッチング素子M1を駆動する駆動制御回路CNT_n-1が構成される。
【００６１】
この駆動制御回路CNT_n-1は，第１の実施の形態の降圧型電源回路の駆動制御回路と同じ構成であり，同じ動作である。
【００６２】
このスイッチング素子M1は，パルス信号P_n-1がHレベルの期間中に，共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より低ければ，オン動作して電源Vcc2からインダクタLに電流を供給し，インダクタLoutに電磁エネルギーを蓄積する。一方，スイッチング素子M1は，パルス信号P_n-1がHレベルの期間中に，共通出力端子Voutの出力電圧の電位が基準電圧Vref_n-1に対応する電位より高ければ，オフ動作する。スイッチング素子M1がオフになると，インダクタLに蓄積された電磁エネルギーによりショットキーバリアダイオードSBDを介してインダクタLの電流がサブ出力端子O_n-1に出力する。スイッチング素子M1は間欠的にオン，オフを繰り返すが，インダクタLにより出力端子に供給される電流は平滑化される。
【００６３】
第n-2段のサブ電源モジュールは，第n-1段と同様の構成である。ただし，コンパレータCMP_n-2に入力される基準電圧Vref_n-2は，第n-1段のコンパレータの基準電圧Vref_n-1より低い電圧である。また，パルス生成回路PG_n-2は，第n-1段のパルス生成回路とは位相１／n周期だけずれたパルス信号を生成する。これらのパルス信号のデューティ比は同等である。
【００６４】
したがって，第n-2段のサブ電源モジュールでは，第n-1段のパルスP_n-1とは位相がずれたパルスP_n-2のHレベルの期間において，フィードバック電圧Vfbが基準電圧Vref_n-2より低ければHレベル，高ければLレベルになる比較結果信号C_n-2により，スイッチング素子M1がオン、オフ動作する。つまり，第n-2段のサブ電源モジュールのスイッチング素子M1は，第n-1段のサブ電源モジュールよりも低い出力電圧Voutの電位を境にしてオン、オフ制御されるのに対して，第n-1段のサブ電源モジュールのスイッチング素子M1は，第n-2段のサブ電源モジュールよりも高い出力電圧Voutの電位を境にしてオン、オフ制御される。言い換えると，出力電圧Voutに比例するフィードバック電圧Vfbが基準電圧Vref_n-2より低いと，第n-2段と第n-1段の両スイッチング素子M1がオンし，フィードバック電圧VfbがVref_n-2<Vfb<Vref_n-1では，第n-1段のスイッチング素子M1だけがオンし，フィードバック電圧Vfbが基準電圧Vref_n-1より高いと，第n-1段のスイッチング素子M1もオフする。
【００６５】
第n-3段から第0段のサブ電源モジュールも，上記の第n-1段,第n-2段のサブ電源モジュールと同様の構成である。
【００６６】
本実施の形態の昇圧型の電源装置は，図１，２の降圧型の電源装置と同様に，n段のサブ電源モジュールが出力電圧Voutの異なる電位を境にして，オン，オフのスイッチング動作をする。このように，各段のスイッチング素子M1がオンする出力電圧Voutの電位がそれぞれ異なるため，各段のスイッチング素子M1がオンする期間はそれぞれ異なり，オンデューティ比もそれぞれ異なる。したがって，全サブ電源モジュールのスイッチング素子が同じ基準電圧Vrefに基づいてオン，オフ動作する場合に比較すると，出力電圧Voutの脈動は小さく，リップルが小さくなる。
【００６７】
第２の実施の形態においても，第１の実施の形態の図１８と同様に，ｎ個のサブ電源モジュールのコンパレータCMPが，同じ基準電位Vrefと，それぞれ異なるフィードバック電圧Vfb_0−Vfb_n-1とを比較するようにしても良い。その場合，ｎ個のサブ電源モジュールのスイッチング素子のオンデューティ比は，第０段ほど長く，第ｎ−１段ほど短くなる。
【００６８】
［第３の実施の形態］
第１，第２の実施の形態で示した降圧型電源装置と昇圧型電源装置は，いずれもｎ個のサブ電源モジュールを共通の出力端子Voutに接続し，各サブ電源モジュール内のスイッチング素子M1のオン，オフ動作を，出力電圧Voutの異なる電位にもとづいて切り替えることで，スイッチング素子M1のオンデューティ比を異ならせている。いずれの場合も，インダクタLout,Lを設け，共通の出力端子Voutには平滑化キャパシタCoutを設けている。
【００６９】
上記の電源装置において，サブ電源モジュールの回路構成は簡単であるので，その数をより多くすることができる一方，その数をより多くすることでインダクタLout,Lのインダクタンスを小さくすることができ，各サブ電源モジュールからの電流量が小さいので平滑化キャパシタCoutのキャパシタンスも小さくすることができる。
【００７０】
第３の実施の形態では，上記のサブ電源モジュールの数は例えば１０００個，１万個，１０万個，１００万個と増やして，インダクタやキャパシタを集積回路装置内の配線の寄生インダクタンスと寄生キャパシタンスとで置き換える。つまり，インダクタ素子，キャパシタ素子を個別に設けることをせず，集積回路装置内の配線の寄生インダクタ，寄生キャパシタで流用する。
【００７１】
図２０は，第３の実施の形態における降圧型の電源装置回路のサブ電源モジュールの回路図である。図２の回路と異なる点は，接続ノードLx_n-1，Lx_n-2と出力端子Voutとの間のインダクタLoutが設けられていないことと，出力端子Voutに平滑化キャパシタCoutが設けられていないことである。ただし，接続ノードLx_n-1，Lx_n-2と出力端子Voutとの間の配線に生成される寄生インダクタLpが平滑化コイルとして利用される。同様に，出力端子Voutの生成される寄生キャパシタCpが平滑化キャパシタとして利用される。
【００７２】
図２１は，図２０の電源装置回路を有する集積回路装置の平面図及び断面図である。図２１の左側が平面図，右側が平面図のA,B,Cそれぞれの位置の断面図を示す。図２１には，６つのサブ電源モジュールのANDゲートとスイッチングトランジスタM1と寄生インダクタLpと共通出力端子Voutとそこに形成される寄生キャパシタCpとが示されている。各ANDゲートの出力は，ゲート電極配線を経由してスイッチングトランジスタM1のゲート電極に接続され，スイッチングトランジスタM1とショットキーバリアダイオードとの接続ノードLxと出力端子Voutとの間の細い配線に十分なインダクタンスを持つ寄生インダクLpが形成されている。配線幅が細いほど寄生インダクタLpのインダクタンスは大きくなる。そして，複数のサブ電源モジュールからの細い配線が接続される広い面積の導電体層が出力端子Voutになり，その広い面積により十分なキャパシタンスを持つ寄生キャパシタCpが形成されている。出力端子Voutの導体層の面積が大きいほどその寄生キャパシタCpのキャパシタンスは大きくなる。
【００７３】
Ａ部分の断面図には電源Vcc2の配線の下に，スイッチングトランジスタM1のゲート電極が位置している。Ｂ部分の断面図にはグランドGND（Vss）の配線が示されその下にスイッチングトランジスタM1のゲート電極が位置している。そして，Ｃ部分の断面図には，寄生インダクタンスLpを有する細い配線が示されている。
【００７４】
図２２は，第３の実施の形態における昇圧型の電源装置回路のサブ電源モジュールの回路図である。図１９の回路と異なる点は，入力電源Vcc2と接続ノードLx_n-1，Lx_n-2との間のインダクタLが設けられていないことと，出力端子Voutに平滑化キャパシタCoutが設けられていないことである。ただし，入力電源Vcc2と接続ノードLx_n-1，Lx_n-2と間の配線に生成される寄生インダクタLpが平滑化コイルとして利用される。同様に，出力端子Voutの生成される寄生キャパシタCpが平滑化キャパシタとして利用される。
【００７５】
図２２のサブ電源モジュールを形成した集積回路装置の構造は，図２１と同様である。すなわち，入力電源Vcc2と接続ノードLx_n-1，Lx_n-2との間の細い配線に寄生インダクタLpが形成され，共通の出力端子Voutの広い導体層に寄生キャパシタCpが形成される。
【００７６】
以上のように，第３の実施の形態によれば，各サブ電源モジュールの駆動制御回路が簡単か回路構成であることを利用して，サブ電源モジュールの数を多くして，サブ電源モジュールの集積回路上の面積を小さくする。それに伴い，各サブ電源モジュールのインダクタLout,Lを寄生インダクタ程度に小さくし，平滑化キャパシタCoutを寄生キャパシタ程度に小さくする。それにより，数千から数百万のサブ電源モジュールを集積化することができる。
【００７７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７８】
（付記１）
第１インダクタと，入力電源から前記第１インダクタへ供給される電流をスイッチングする第１スイッチング素子と，前記第１スイッチング素子を駆動する第１駆動制御回路と，前記第１インダクタから電流が出力される第１サブ出力端子とを有する第１サブ電源モジュールと，
第２インダクタと，入力電源から前記第２インダクタへ供給される電流をスイッチングする第２スイッチング素子と，前記第２スイッチング素子を駆動する第２駆動制御回路と，前記第２インダクタから電流が出力される第２サブ出力端子とを有する第２サブ電源モジュールと，
前記第１，第２サブ出力端子が接続された共通出力端子とを有し，
前記第１スイッチング素子のオン動作は，前記共通出力端子の出力電圧が第１電圧より低いか否かに応じて制御され，前記第２スイッチング素子のオン動作は，前記出力電圧が前記第１電圧と異なる第２電圧より低いか否かに応じて制御される電源装置。
【００７９】
（付記２）
付記１において，
前記第１，第２駆動制御回路は，互いに位相がずれた期間内において，前記第１スイッチング素子のオン，オフ制御を行う電源装置。
【００８０】
（付記３）
付記１または２において，
前記第１駆動制御回路は，前記出力電圧に対応するフィードバック電圧と第１の基準電圧とを比較し，前記フィードバック電圧が第１の基準電圧より低い場合に前記第１スイッチング素子をオンにし，高い場合にオフにし，
前記第２駆動制御回路は，前記フィードバック電圧と前記第１の基準電圧とは異なる第２の基準電圧とを比較し，前記フィードバック電圧が第１の基準電圧より低い場合に前記第１スイッチング素子をオンにし，高い場合にオフにする電源装置。
【００８１】
（付記４）
付記１または２において，
前記第１駆動制御回路は，前記出力電圧に対応する第１フィードバック電圧と基準電圧とを比較し，前記第１フィードバック電圧が基準電圧より低い場合に前記第１スイッチング素子をオンにし，高い場合にオフにし，
前記第２駆動制御回路は，前記出力電圧に対応し前記第１フィードバック電圧と異なる第２フィードバック電圧と前記基準電圧とを比較し，前記第２フィードバック電圧が前記基準電圧より低い場合に前記第１スイッチング素子をオンにし，高い場合にオフにする電源装置。
【００８２】
（付記５）
付記３または４において，
前記第１，第２駆動制御回路は，前記フィードバック電圧と基準電圧とを比較して比較結果信号を出力する比較器を有し，前記比較結果信号に応じて前記第１，第２スイッチング素子をオン、オフ制御する電源装置。
【００８３】
（付記６）
付記５において，
前記第１，第２駆動制御回路は，更に，互いに位相がずれたパルス信号を生成するパルス生成器を有し，前記パルス信号がハイレベルまたはローレベルの期間中に，前記比較結果信号を前記第１，第２スイッチング素子に供給してオン、オフ制御する電源装置。
【００８４】
（付記７）
付記１において，
前記入力電源と第１インダクタの第１端子との間に前記第１スイッチング素子が設けられ，前記第１インダクタの第２端子が前記第１サブ出力端子に接続され，
前記入力電源と第２インダクタの第１端子との間に前記第２スイッチング素子が設けられ，前記第２インダクタの第２端子が前記第２サブ出力端子に接続され，
前記共通出力端子の出力電圧が前記入力電源の電圧より低い電源装置。
【００８５】
（付記８）
付記１において，
前記入力電源に前記第１インダクタの第１端子が接続され，前記第１インダクタの第２端子と基準電圧との間に前記第１スイッチング素子が設けられ，前記第１インダクタの第２端子が一方向性素子を介して前記第１サブ出力端子に接続され，
前記入力電源に前記第２インダクタの第１端子が接続され，前記第２インダクタの第２端子と基準電圧との間に前記第２スイッチング素子が設けられ，前記第２インダクタの第２端子が一方向性素子を介して前記第２サブ出力端子に接続され，
前記共通出力端子の出力電圧が前記入力電源の電圧より高い電源装置。
【００８６】
（付記９）
入力電源からそれぞれのサブ出力端子に電流を出力する第１乃至第Nサブ電源モジュールと，
前記第１乃至第Nサブ出力端子が接続された共通出力端子とを有し，
前記Nは複数であり，
前記第１乃至第Nサブ電源モジュールの各々は，前記入力電源からインダクタに供給される電流をスイッチングするスイッチング素子と，前記スイッチング素子を駆動する駆動制御回路とを有し，前記サブ出力端子に前記インダクタから電流が出力され
前記駆動制御回路は，前記スイッチング素子のオン動作を，前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し，前記第１乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【００８７】
（付記１０）
付記９において，
前記第１乃至第Nサブ電源モジュールと，第１乃至第Nサブ電源モジュールそれぞれに設けられるインダクタとが，単一の半導体チップに形成されている電源装置。
【００８８】
（付記１１）
付記９において，
前記第１乃至第Nサブ電源モジュールが単一の半導体チップに形成され，第１乃至第Nサブ電源モジュールそれぞれに属するインダクタが前記半導体チップの外部に設けられる電源装置。
【００８９】
（付記１２）
入力電源からそれぞれのサブ出力端子に電流を出力する第１乃至第Nサブ電源モジュールと，
前記第１乃至第Nサブ出力端子が接続された共通出力端子とを有し，
前記Nは複数であり，
前記第１乃至第Nサブ電源モジュールの各々は，内部配線と，前記入力電源から前記内部配線が有する寄生インダクタに供給される電流をスイッチングするスイッチング素子と，前記スイッチング素子を駆動する駆動制御回路とを有し，前記サブ出力端子に前記寄生インダクタから電流が出力され
前記駆動制御回路は，前記スイッチング素子のオン動作を，前記共通出力端子の出力電圧の電位がレファレンス電位より低いか否かに応じて制御し，前記第１乃至第Nサブ電源モジュールの各々において前記スイッチング素子のオン動作を制御するレファレンス電位が異なる電源装置。
【００９０】
（付記１３）
付記１２において，
前記第１乃至第Nサブ電源モジュールは，単一の半導体チップに設けられ，
前記Nは少なくとも１０００である電源装置。
【００９１】
（付記１４）
付記１３において，
前記第１乃至第Nサブ電源モジュールの各々において，前記入力電源と前記寄生インダクタを有する内部配線の第１端子との間に前記スイッチング素子が設けられ，前記内部配線の第２端子が前記サブ出力端子に接続され，
前記共通出力端子の出力電圧が前記入力電源の電圧より低い電源装置。
【００９２】
（付記１５）
付記１３において，
前記第１乃至第Nサブ電源モジュールの各々において，前記入力電源に前記寄生インダクタを有する内部配線の第１端子が接続され，前記内部配線の第２端子と基準電圧との間に前記スイッチング素子が設けられ，前記内部配線の第２端子が一方向性素子を介して前記サブ出力端子に接続され，
前記共通出力端子の出力電圧が前記入力電源の電圧より高い電源装置。
【符号の説明】
【００９３】
Lout：インダクタ                    M1：スイッチング素子
CNT：駆動制御回路                   O_n-1,O_n-2：サブ出力端子
Vout：共通出力端子                  Vref：基準電圧
Vfb：出力電圧Voutを抵抗分割したフィードバック電圧
PG：パルス生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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