(57)【特許請求の範囲】
【請求項１】
チャネルが形成される第１半導体層を含む半導体基板（１０）と、該第１半導体層の表層部に形成された第１ソース領域（１１）および第１ドレイン領域（１２）と、前記チャネルの上に形成されたゲート絶縁膜（１３）と、前記ゲート絶縁膜の上に形成されたフローティングゲート電極（１４）と、前記フローティングゲート電極の上に形成されると共に電圧の印加回数に応じて電荷を蓄積していく第１強誘電体膜（１５）と、前記第１強誘電体膜の上において互いに離間して並べられた複数のゲート電極（１６−１〜１６−ｎ）を有する多入力ゲート電極（１６）と、を含む第１電界効果型トランジスタにて構成されたニューロン素子（１）と、
群情報に対応して入力されるハイレベルとローレベルの入力電圧（ＶＩ１〜ＶＩｎ）を、そのままの電圧レベルの印加電圧（Ｖ１〜Ｖｎ）として前記多入力ゲート電極に対して入力する興奮性シナプスと、反転させた電圧レベルの印加電圧として前記多入力ゲート電極に対して印加する抑制性シナプスとを有し、前記入力電圧としてハイレベルが繰り返し入力されると前記興奮性シナプスとして機能し、前記入力電圧としてローレベルが繰り返し入力されると前記抑制性シナプスとして機能するシナプス決定回路（２）と、を備えていることを特徴とする群情報記憶認識装置。
【請求項２】
チャネルが形成される第１半導体層を含む半導体基板（１０）と、該第１半導体層の表層部に形成された第１ソース領域（１１）および第１ドレイン領域（１２）と、前記チャネルの上に形成されたゲート絶縁膜（１３）と、前記ゲート絶縁膜の上に形成されたフローティングゲート電極（１４）と、前記フローティングゲート電極の上に形成された第１誘電体膜（１８）と、前記第１誘電体膜の上において互いに離間して並べられた複数のゲート電極（１６−１〜１６−ｎ）を有する多入力ゲート電極（１６）と、を含む第１電界効果型トランジスタにて構成されたニューロン素子（１）と、
群情報に対応して入力されるハイレベルとローレベルの入力電圧（ＶＩ１〜ＶＩｎ）を、そのままの電圧レベルの印加電圧（Ｖ１〜Ｖｎ）として前記多入力ゲート電極に対して入力する興奮性シナプスと、反転させた電圧レベルの印加電圧として前記多入力ゲート電極に対して印加する抑制性シナプスとを有し、前記入力電圧としてハイレベルが繰り返し入力されると前記興奮性シナプスとして機能し、前記入力電圧としてローレベルが繰り返し入力されると前記抑制性シナプスとして機能するシナプス決定回路（２）と、を備えていることを特徴とする群情報記憶認識装置。
【請求項３】
前記興奮性シナプスは、第２半導体層（２１ａ）と、該第２半導体層に形成された第２ソース領域（２１ｂ）および第２ドレイン領域（２１ｃ）と、前記第２半導体層のうち前記第２ソース領域および第２ドレイン領域の間に形成されるチャネルの上に形成され、ゲート絶縁膜を構成すると共に電圧の印加回数に応じて電荷を蓄積していく第２強誘電体膜（２１ｄ）と、前記第２強誘電体膜の上に形成された第２ゲート電極（２１ｅ）と、を含み、前記入力電圧を前記第２ゲート電極および前記第２ドレイン領域に入力する第２電界効果トランジスタ（２１）を有して構成され、
前記抑制性シナプスは、第３半導体層（２２ａ）と、該第３半導体層に形成された第３ソース領域（２２ｂ）および第３ドレイン領域（２２ｃ）と、前記第３半導体層のうち前記第３ソース領域および第３ドレイン領域の間に形成されるチャネルの上に形成され、ゲート絶縁膜を構成すると共に電圧の印加回数に応じて電荷を蓄積していく第３強誘電体膜（２２ｄ）と、前記第３強誘電体膜の上に形成された第３ゲート電極（２２ｅ）と、を含む第３電界効果トランジスタ（２２）と、前記入力電圧の電圧レベルを反転させて前記第３ゲート電極および前記第３ドレイン領域に入力するＮＯＴ回路（２３）とを有して構成されていることを特徴とする請求項１または２に記載の群情報記憶認識装置。
【請求項４】
前記ニューロン素子および前記シナプス決定回路を組として、多数組が備えられていることを特徴とする請求項１ないし３のいずれか１つに記載の群情報記憶認識装置。
【請求項５】
チャネルが形成される第１半導体層を含む半導体基板（１０）と、該第１半導体層の表層部に形成された第１ソース領域（１１）および第１ドレイン領域（１２）と、前記チャネルの上に形成されたゲート絶縁膜（１３）と、前記ゲート絶縁膜の上に形成されたフローティングゲート電極（１４）と、前記フローティングゲート電極の上に形成されると共に電圧の印加回数に応じて電荷を蓄積していく第１強誘電体膜（１５）と、前記第１強誘電体膜の上において互いに離間して並べられた複数のゲート電極（１６−１〜１６−ｎ）を有する多入力ゲート電極（１６）と、を含む第１電界効果型トランジスタにて構成されたニューロン素子（１）と、
群情報としてハイレベルを認識させるところに配置され、該ハイレベルの入力電圧（ＶＩ１〜ＶＩｎ）を、そのままの電圧レベルの印加電圧（Ｖ１〜Ｖｎ）として前記多入力ゲート電極に対して入力する興奮性シナプスと、群情報としてローレベルを認識させるところに配置され、該ローレベルの入力電圧を、反転させた電圧レベルの印加電圧として前記多入力ゲート電極に対して印加する抑制性シナプスと、を備えていることを特徴とする群情報記憶認識装置。
【請求項６】
チャネルが形成される第１半導体層を含む半導体基板（１０）と、該第１半導体層の表層部に形成された第１ソース領域（１１）および第１ドレイン領域（１２）と、前記チャネルの上に形成されたゲート絶縁膜（１３）と、前記ゲート絶縁膜の上に形成されたフローティングゲート電極（１４）と、前記フローティングゲート電極の上に形成された第１誘電体膜（１８）と、前記第１誘電体膜の上において互いに離間して並べられた複数のゲート電極（１６−１〜１６−ｎ）を有する多入力ゲート電極（１６）と、を含む第１電界効果型トランジスタにて構成されたニューロン素子（１）と、
群情報としてハイレベルを認識させるところに配置され、該ハイレベルの入力電圧（ＶＩ１〜ＶＩｎ）を、そのままの電圧レベルの印加電圧（Ｖ１〜Ｖｎ）として前記多入力ゲート電極に対して入力する興奮性シナプスと、群情報としてローレベルを認識させるところに配置され、該ローレベルの入力電圧を、反転させた電圧レベルの印加電圧として前記多入力ゲート電極に対して印加する抑制性シナプスと、を備えていることを特徴とする群情報記憶認識装置。
【請求項７】
前記群情報は画像情報であり、
前記画像情報が複数の画像区域に分けて入力され、前記画像情報として認識させようとする形状と対応する画像区域については前記興奮性シナプスが配置され、残りの画像区域については前記抑制性シナプスが配置されていることを特徴とする請求項５または６に記載の群情報記憶認識装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の形状を示す画像データなど、群情報を記憶して、その記憶された群情報と一致する群情報が入力されたときにそれを認識して反応するニューロン素子を備えた群情報記憶認識装置に関するものである。
【背景技術】
【０００２】
人間の脳の神経細胞（以下、ニューロンという）は認識機能や判断機能を有している。例えば、ニューロンは、あるパターンを繰り返し入力されるとそのパターンを記憶し、今後はそのパターンと同じパターンのものであるか否かを認識して、同じパターンのものである場合に、それに反応して信号を出力するという動作を行うことができる。また、ニューロンでは、同じ情報が繰り返し入力されるほど、記憶され易くなり、その情報が入力されたときに反応し易くなって、より信号が出力され易くなる。
【０００３】
このような動作が行われるのは、ニューロンの構造によるものと考えられている。すなわち、ニューロンは、多数のシナプスが接続された構造を持ち、入力された情報に応じて対応するシナプスからニューロンへの伝達が行われ、入力された情報が記憶された情報と一致していると、他のニューロンに信号を出力するという動作を行う。そして、同じ情報が繰り返し入力されるほど、所定のシナプスとニューロンとの結び付きが強くなるという特性を有している。このため、繰り返し入力されていた情報が再度入力されたときに、所定のシナプスからニューロンへの伝達が行われ易くなり、そのニューロンが反応して他のニューロンへより信号が出力され易くなると考えられている。
【０００４】
このような人間の脳が有している機能を半導体で実現しようとすることが試みられている。例えば、特許文献１において、ニューロンを半導体で実現したニューロン素子を構成する電界効果型トランジスタが提案されており、この電界効果型トランジスタにより、脳のニューロンが有する学習機能と多入力並列処理の実現を可能としている。
【０００５】
この電界効果型トランジスタは、例えばｐ型のシリコン基板を用いて形成され、ソース領域とドレイン領域に構成されるチャネル上に、ゲート絶縁膜、フローティングゲート電極、強誘電体膜および多入力ゲート電極が順に形成されることで構成されている。
【０００６】
このように構成された電界効果型トランジスタでは、複数に分離されている多入力ゲート電極のうち電圧が印加された電極について、多入力ゲート電極とフローティングゲート電極との間に備えられた強誘電体膜に分極が起き、電荷が蓄積されていく。蓄積される電荷量は、電圧が印加される回数が多くなるほど多くなり、この電荷量が多くなるほど電圧が印加された電極とフローティングゲート電極との間の容量が大きくなる。
【０００７】
一方、多入力ゲート電極に対して電圧が印加されたときに電界効果型トランジスタがオンする条件は、強誘電体膜に蓄積された電荷に基づいてフローティングゲート電極に印加される電位Φｆが閾値電圧Ｖｔｈ以上になることである。また、フローティングゲート電極に印加される電位Φｆは、強誘電体膜のうち複数に分離された各多入力ゲート電極とフローティングゲート電極との間それぞれの場所での容量と各入力ゲート電極への印加電圧の積の総和と対応した値となる。さらに、上記したように、多入力ゲート電極への電圧の印加回数が多くて蓄積される電荷量が多くなっている場所ほどその場所の容量が大きくなることから、電圧の印加回数が多い場所において、次に電圧が印加されたときの容量と印加電圧との積が大きな値になる。
【０００８】
したがって、多入力ゲート電極のうち群情報と対応する場所に位置している電極への電圧印加回数を多くすると、再び群情報が入力されてその群情報と対応する多入力ゲート電極に電圧が印加されたときに、電界効果型トランジスタがオンし易くなるようにできる。このようにして、多入力を可能にすると共に、群情報に対応する多入力を記憶しつつ、群情報が入力されたときにオンし易くなる電界効果型トランジスタ、つまり群情報を認識して反応することが可能な電界効果型トランジスタを実現している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第２９２９９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記電界効果型トランジスタでは、多入力ゲート電極のうち群情報に対応する電極に電圧が印加された場合だけでなく、その電極に加えて、それ以外の電極に電圧が印加された場合にも反応して信号を出力してしまう。つまり、群情報に対応する電極について電圧が印加されると、その電極に対応する容量と印加電圧との積の総和が多くなって電界効果型トランジスタがオンし易くなるが、それに加えて群情報に対応する電極以外の電極に電圧が印加されても、その分総和が大きくなる。このため、その場合にも電界効果型トランジスタがオンしてしまい、記憶したパターンのみに反応するニューロン素子にならない。
【００１１】
本発明は上記点に鑑みて、所望のパターンの群情報を学習し、それと同じパターンが入力されたときにのみ反応できるニューロン素子を備えた群情報記憶認識装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明は、チャネルが形成される第１半導体層を含む半導体基板（１０）と、該第１半導体層の表層部に形成された第１ソース領域（１１）および第１ドレイン領域（１２）と、チャネルの上に形成されたゲート絶縁膜（１３）と、ゲート絶縁膜の上に形成されたフローティングゲート電極（１４）と、フローティングゲート電極の上に形成されると共に電圧の印加回数に応じて電荷を蓄積していく第１強誘電体膜（１５）と、第１強誘電体膜の上において互いに離間して並べられた複数のゲート電極（１６−１〜１６−ｎ）を有する多入力ゲート電極（１６）と、を含む第１電界効果型トランジスタにて構成されたニューロン素子（１）を備えている。さらに、群情報に対応して入力されるハイレベルとローレベルの入力電圧（ＶＩ１〜ＶＩｎ）を、そのままの電圧レベルの印加電圧（Ｖ１〜Ｖｎ）として多入力ゲート電極に対して入力する興奮性シナプスと、反転させた電圧レベルの印加電圧として多入力ゲート電極に対して印加する抑制性シナプスとを有し、入力電圧としてハイレベルが繰り返し入力されると興奮性シナプスとして機能し、入力電圧としてローレベルが繰り返し入力されると抑制性シナプスとして機能するシナプス決定回路（２）と、を備えていることを特徴としている。
【００１３】
このように構成される群情報記憶認識装置では、同じ群情報を繰り返し入力することで、各入力電圧それぞれが群情報に対応してハイレベルとローレベルで固定されて同じレベルとなる。このため、群情報に対応してハイレベルが繰り返し入力されるところでは、それと対応するシナプス決定回路が興奮性シナプスとなる。また、群情報に対応してローレベルが繰り返し入力されるところでは、それと対応するシナプス決定回路が抑制性シナプスとなる。そして、このようなシナプス決定回路を通じてニューロン素子の複数のゲート電極に対してハイレベルの印加電圧が加えられ、強誘電体膜に電荷が蓄積されていく。これにより、同じ群情報を繰り返し入力することでニューロン素子およびシナプス決定回路２にその群情報を学習させると共に記憶させることが可能となる。さらに、同じ群情報が入力されたときに、シナプス決定回路がその群情報と対応する印加電圧を複数のゲート電極それぞれに伝えることで、ニューロン素子がその群情報を認識し、反応してオンさせられる。したがって、所望のパターンの群情報を学習し、それと同じパターンが入力されたときにのみ反応できるニューロン素子とすることが可能となる。
【００１４】
請求項５に記載の発明では、群情報としてハイレベルを認識させるところに配置され、該ハイレベルの入力電圧（ＶＩ１〜ＶＩｎ）を、そのままの電圧レベルの印加電圧（Ｖ１〜Ｖｎ）として多入力ゲート電極に対して入力する興奮性シナプスと、群情報としてローレベルを認識させるところに配置され、該ローレベルの入力電圧を、反転させた電圧レベルの印加電圧として多入力ゲート電極に対して印加する抑制性シナプスとを有したシナプス決定回路（２）と、を備えていることを特徴としている。
【００１５】
このように、群情報に含まれる情報のうちハイレベルを認識させるところについては興奮性シナプスのみが配置され、ローレベルを認識させるところについては抑制性シナプスのみが配置されるようにしても良い。このようにすれば、確実に認識させたい群情報が記憶されるような群情報記憶認識装置とすることが可能となる。
【００１６】
請求項２、６に記載の発明では、チャネルが形成される第１半導体層を含む半導体基板（１０）と、該第１半導体層の表層部に形成された第１ソース領域（１１）および第１ドレイン領域（１２）と、チャネルの上に形成されたゲート絶縁膜（１３）と、ゲート絶縁膜の上に形成されたフローティングゲート電極（１４）と、フローティングゲート電極の上に形成された第１誘電体膜（１８）と、第１誘電体膜の上において互いに離間して並べられた複数のゲート電極（１６−１〜１６−ｎ）を有する多入力ゲート電極（１６）と、を含む第１電界効果型トランジスタにて構成されたニューロン素子（１）としていることを特徴としている。
【００１７】
シナプス決定回路に備えた興奮性シナプスおよび抑制性シナプスにより、シナプス決定回路のみであったとしてもシナプス決定回路に群情報を記憶して認識できる。このため、ニューロン素子についてはシナプス決定回路から伝えられる印加電圧に基づいて同じ群情報が入力されたときに反応してオンする構成であればよい。したがって、強誘電体膜に代えて、電荷が印加電圧の印加回数に応じて蓄積されないような誘電体膜を用いてニューロン素子を構成することもできる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態にかかる群情報記憶認識装置の概略構成を示す図である。
【図２】シナプス決定回路２の一例を示した回路図である。
【図３（ａ）】入力電圧ＶＩ１〜ＶＩｎとして“１”の入力回数が多い場合のシナプス決定回路２の動作を示した回路図である。
【図３（ｂ）】入力電圧ＶＩ１〜ＶＩｎとして“０”の入力回数が多い場合のシナプス決定回路２の動作を示した回路図である。
【図４（ａ）】群情報として輪郭画像が丸形状のものを繰り返し入力した場合における各画像区域の入力電圧ＶＩ１〜ＶＩ２５を示した図である。
【図４（ｂ）】群情報として輪郭画像が丸形状のものを繰り返し入力した場合にシナプス決定回路２で設定される各画像区域のシナプスを示した図である。
【図５（ａ）】群情報として輪郭画像が丸形状のものを入力した場合における各画像区域の入力電圧ＶＩ１〜ＶＩ２５とニューロン素子１の状態を示した図である。
【図５（ｂ）】群情報として輪郭画像が四角形状のものを入力した場合における各画像区域の入力電圧ＶＩ１〜ＶＩ２５とニューロン素子１の状態を示した図である。
【図５（ｃ）】群情報として輪郭画像が直線状のものを入力した場合における各画像区域の入力電圧ＶＩ１〜ＶＩ２５とニューロン素子１の状態を示した図である。
【図５（ｄ）】群情報として輪郭画像が平面状のものを入力した場合における各画像区域の入力電圧ＶＩ１〜ＶＩ２５とニューロン素子１の状態を示した図である。
【図６】本発明の第２実施形態で説明するニューロン素子１およびシナプス決定回路２の一部を同じ基板で構成した場合の断面図である。
【図７】本発明の第３実施形態で説明するニューロン素子１およびシナプス決定回路２を同じ基板で構成した場合の断面図である。
【図８】本発明の他の実施形態にかかる群情報記憶認識装置の概略構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１に示す群情報記憶認識装置は、ニューロン素子１とシナプス決定回路２とを備え、情報入力部３から入力される群情報を学習して記憶すると共に、記憶した群情報と同じ群情報が入力されたときに、それに反応してニューロン素子１がオンするというものである。
【００２２】
ニューロン素子１は、ｐ型シリコンなどで構成されるｐ型半導体基板１０を用いて形成された電界効果型トランジスタにより構成されている。ｐ型半導体基板１０の表層部には、所定距離離間して配置されたソース領域１１とドレイン領域１２とが形成され、ｐ型半導体基板１０の表面のうちソース領域１１とドレイン領域１２との間をチャネルとしている。チャネルの表面にはゲート絶縁膜１３が備えられ、このゲート絶縁膜１３の上に、フローティングゲート電極１４、強誘電体膜１５および多入力ゲート電極１６が順に積層されることで、ニューロン素子１におけるゲート構造が構成されている。
【００２３】
ソース領域１１およびドレイン領域１２は、ｎ+型拡散層などによって構成されており、ｐ型半導体基板１０の表面と平行な一方向において延設され、所定距離離間して平行にレイアウトされている。ゲート絶縁膜１３は、シリコン酸化膜やシリコン窒化膜などの絶縁膜によって構成されており、例えば熱酸化などによって形成されている。
【００２４】
フローティングゲート電極１４は、例えば不純物がドープされたポリシリコン膜や高融点金属などからなる金属膜によって構成されている。本実施形態の場合、フローティングゲート電極１４をｎ型半導体が高濃度でドープされたポリシリコン膜によって構成している。
【００２５】
強誘電体膜１５は、電荷を蓄積可能な誘電体により構成された誘電体膜である。例えば、強誘電体膜１５としては、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＳＢＺ（ストロンチウム・ビスマス・タンタルの酸化物：ＳｒＢｉ2Ｔａ2Ｏ9）、チタン酸ストロンチウム：ＳｒＴｉＯ3、チタン酸バリウムＢａＴｉＯ3が用いられる。ここでいう強誘電体とは、入力電圧が印加される回数が多いほど分極によって電荷が蓄積されていくと共に、その蓄積された電荷が保持されることで、分極情報として残る誘電体を意味している。この強誘電体膜１５において電荷が分極されると共にそれが蓄積されることで、強誘電体膜１５をフローティングゲート電極１４と多入力ゲート電極１６とで挟むことで構成される容量が徐々に増加するという動作が行われる。
【００２６】
多入力ゲート電極１６は、例えば不純物がドープされたポリシリコン膜や高融点金属などからなる金属膜によって構成されている。多入力ゲート電極１６は、複数個に分離されたゲート電極１６−１〜１６−ｎ（ただし、ｎは２以上の整数、図１の例では２５）を有した構成とされている。複数のゲート電極１６−１〜１６−ｎは、ｐ型半導体基板１０の表面と平行な一方向において延設されており、所定間隔空けて等間隔に配列されることでストライプ状に配置されている。
【００２７】
また、図示していないが、ニューロン素子１には、ソース領域１１に電気的に接続されるソース電極やドレイン領域１２に電気的に接続されるソース電極、層間絶縁膜などが形成されている。そして、このような構成によって、ニューロン素子１が構成されている。
【００２８】
このように構成されたニューロン素子１は、多入力ゲート電極１６に対して、群情報という多数の情報に応じた入力電圧が印加されることで、強誘電体膜１５内において分極を生じさせ、電荷を蓄積させる。具体的には、複数のゲート電極１６−１〜１６−ｎのいずれかに対して正の電圧が印加されると、強誘電体膜１５のうち正の電圧が印加されたゲート電極１６−１〜１６−ｎとフローティングゲート電極１４との間に位置する部分に電荷が蓄積される。また、各所での電荷の蓄積量に応じて、フローティングゲート電極１４の電位が高くなる。
【００２９】
すなわち、フローティングゲート電極１４に印加される電位Φｆは、強誘電体膜１５のうち各多入力ゲート電極１６−１〜１６−ｎとフローティングゲート電極１４との間との容量と各多入力ゲート電極１６−１〜１６−ｎへの印加電圧の積の総和と対応した値となる。より詳しくは、フローティングゲート電極１４に印加される電位Φｆは次式で表される。なお、次式では、各ゲート電極１６−１〜１６−ｎとフローティングゲート電極１４との間の容量をＣ１〜Ｃｎ、印加電圧をＶ１〜Ｖｎ、フローティングゲート電極１４と多入力ゲート電極１６との間の総容量値をＣｔｏｔａｌとしている。Ｃｔｏｔａｌは、各ゲート電極１６−１〜１６−ｎとフローティングゲート電極１４との間の容量Ｃ１〜Ｃｎの総和（Ｃｔｏｔａｌ＝Ｃ１＋Ｃ２＋・・・Ｃｎ）である。
【００３０】
（数１）
Φｆ＝（Ｃ１Ｖ１＋Ｃ２Ｖ２＋・・・・ＣｎＶｎ）／Ｃｔｏｔａｌ    …数式１
このため、ゲート電極１６−１〜１６−ｎのうち電荷の蓄積量の多い場所と対応する電極に対して正の電圧が印加されると、それに基づいてフローティングゲート電極１４に印加される電位がより高くなる。そして、強誘電体膜１５に蓄積された電荷に基づいてフローティングゲート電極１４に印加される電位Φｆが閾値電圧Ｖｔｈ以上になると、ｐ型半導体基板１０の表面に形成されたチャネルを通じてソース−ドレイン間に電流が流れる。このように、ニューロン素子１は、多入力ゲート電極１６を構成する複数のゲート電極１６−１〜１６−ｎのうち所望の電極に対して電圧が印加されたときに、ソース−ドレイン間に電流を流すように構成されている。
【００３１】
シナプス決定回路２は、情報入力部３から入力される電圧のレベルに応じて、ニューロン素子１に備えられる複数のゲート電極１６−１〜１６−ｎそれぞれに対する印加電圧Ｖ１〜Ｖｎのレベルを決定する回路である。このシナプス決定回路２は、複数のゲート電極１６−１〜１６−ｎそれぞれに対応して備えられている。なお、情報入力部３からの入力や印加電圧Ｖ１〜Ｖｎのレベルは、ハイレベルとローレベルの２つに分けられ、以下の説明ではハイレベルを“１”、ローレベルを“０”で表すこととする。また、情報入力部３からシナプス決定回路２に入力される電圧を入力電圧ＶＩ１〜ＶＩｎという。
【００３２】
具体的には、シナプス決定回路２は、興奮性シナプスと抑制性シナプスとを構成しており、入力電圧ＶＩ１〜ＶＩｎとして“１”が繰り返し入力されると興奮性シナプスとして機能し、“０”が繰り返し入力されると抑制性シナプスとして機能する。
【００３３】
興奮性シナプスは、入力電圧ＶＩ１〜ＶＩｎが入力されたときに、その入力電圧ＶＩ１〜ＶＩｎと同じレベルを印加電圧Ｖ１〜Ｖｎとして伝える役割を果たす。すなわち、興奮性シナプスは、入力電圧ＶＩ１〜ＶＩｎが“１”であれば印加電圧Ｖ１〜Ｖｎを“１”とし、入力電圧ＶＩ１〜ＶＩｎが“０”であれば印加電圧Ｖ１〜Ｖｎを“０”として複数のゲート電極１６−１〜１６−ｎに伝えるスルー回路を構成する。
【００３４】
抑制性シナプスは、入力電圧ＶＩ１〜ＶＩｎが入力されたときに、その入力電圧ＶＩ１〜ＶＩｎを反転させたレベルを印加電圧Ｖ１〜Ｖｎとして伝える役割を果たす。すなわち、抑制性シナプスは、入力電圧ＶＩ１〜ＶＩｎが“１”であれば印加電圧Ｖ１〜Ｖｎを“０”とし、入力電圧ＶＩ１〜ＶＩｎが“０”であれば印加電圧Ｖ１〜Ｖｎを“１”として複数のゲート電極１６−１〜１６−ｎに伝えるＮＯＴ回路を構成する。
【００３５】
本実施形態の場合、シナプス決定回路２は、例えば図２に示すように第１、第２ＭＯＳＦＥＴ２１、２２およびＮＯＴ回路２３を備えた構成とされている。
【００３６】
第１ＭＯＳＦＥＴ２１は、本発明の第２電界効果型トランジスタに相当するものである。この第１ＭＯＳＦＥＴ２１のゲート電極およびドレイン電極に対して情報入力部３が接続されており、これら各電極に入力電圧ＶＩ１〜ＶＩｎが入力されるように構成されている。また、第１ＭＯＳＦＥＴ２１のソース電極に複数のゲート電極１６−１〜１６−ｎのそれぞれが接続された構成とされている。第１ＭＯＳＦＥＴ２１のゲート容量を構成する誘電体は、強誘電体膜によって構成されており、入力電圧ＶＩ１〜ＶＩｎとして“１”が印加されるたびに強誘電体膜に分極が生じ、電荷を蓄積するようになっている。
【００３７】
第２ＭＯＳＦＥＴ２２は、本発明の第３電界効果型トランジスタに相当するものである。この第２ＭＯＳＦＥＴ２２のゲート電極およびドレイン電極に対してＮＯＴ回路２３を介して情報入力部３が接続されることでこれら各電極に入力電圧ＶＩ１〜ＶＩｎを反転させたレベルの電圧が入力されるように構成されている。また、第２ＭＯＳＦＥＴ２２のソース電極に複数のゲート電極１６−１〜１６−ｎのそれぞれが接続された構成とされている。第２ＭＯＳＦＥＴ２２のゲート容量を構成する誘電体も、強誘電体膜によって構成されており、入力電圧ＶＩ１〜ＶＩｎとして“０”が印加されるたびに、ＮＯＴ回路２３でレベルが反転されることで強誘電体膜に分極が生じ、電荷を蓄積するようになっている。
【００３８】
ＮＯＴ回路２３は、ＭＯＳＦＥＴ２２に対して入力電圧ＶＩ１〜ＶＩｎを反転させたレベルの電圧を印加する。
【００３９】
このような第１、第２ＭＯＳＦＥＴ２１、２２およびＮＯＴ回路２３を備えたシナプス決定回路２は次のように動作する。
【００４０】
まず、入力電圧ＶＩ１〜ＶＩｎとして“１”の入力回数が多い場合には、第１ＭＯＳＦＥＴ２１のゲート電極およびドレイン電極に対して“１”が入力され、第１ＭＯＳＦＥＴ２１の強誘電膜に電荷が蓄積されていく。このため、シナプス決定回路２に入力電圧ＶＩ１〜ＶＩｎとして“１”が入力されると、図３（ａ）に示すように第１ＭＯＳＦＥＴ２１が強誘電膜に蓄積された電荷と入力電圧に基づいてオン（導通）する。また、第２ＭＯＳＦＥＴ２１は、ＮＯＴ回路２３で入力電圧ＶＩ１〜ＶＩｎの“１”が反転された“０”が入力されることでオフ（遮断）される。したがって、この場合には、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎである“１”をそのまま複数のゲート電極１６−１〜１６−ｎに伝える。
【００４１】
逆に、入力電圧ＶＩ１〜ＶＩｎとして“０”の入力回数が多い場合には、ＮＯＴ回路２３で“０”が“１”に反転されて第２ＭＯＳＦＥＴ２２のゲート電極およびドレイン電極に入力され、第２ＭＯＳＦＥＴ２２の強誘電膜に電荷が蓄積されていく。このため、シナプス決定回路２に入力電圧ＶＩ１〜ＶＩｎとして“０”が入力されると、図３（ｂ）に示すように第２ＭＯＳＦＥＴ２２が強誘電膜に蓄積された電荷と入力電圧に基づいてオンする。また、第１ＭＯＳＦＥＴ２１は、入力電圧ＶＩ１〜ＶＩｎとして“０”が入力されることでオフ（遮断）される。したがって、この場合には、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎである“０”を反転した“１”を複数のゲート電極１６−１〜１６−ｎに伝える。
【００４２】
一方、入力電圧ＶＩ１〜ＶＩｎとして“１”の入力回数が多い場合において、シナプス決定回路２に入力電圧ＶＩ１〜ＶＩｎとして“０”が入力されると、第１ＭＯＳＦＥＴ２１はオンせず、第２ＭＯＳＦＥＴ２２も強誘電膜に電荷が蓄積されていないのでオンしない。このため、この場合には、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎである“０”をそのまま複数のゲート電極１６−１〜１６−ｎに伝える。
【００４３】
また、入力電圧ＶＩ１〜ＶＩｎとして“０”の入力回数が多い場合において、シナプス決定回路２に入力電圧ＶＩ１〜ＶＩｎとして“１”が入力されると、第２ＭＯＳＦＥＴ２２はオンせず、第１ＭＯＳＦＥＴ２１も強誘電膜に電荷が蓄積されていないのでオンしない。このため、この場合には、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎである“１”を反転した“０”を複数のゲート電極１６−１〜１６−ｎに伝える。
【００４４】
このように、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎとして“１”の入力回数が多い場合には、入力電圧ＶＩ１〜ＶＩｎとして“１”が入力されれば“１”を出力し、“０”が入力されれば“０”を出力するスルー回路となり、興奮性シナプスを構成する。また、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎとして“０”の入力回数が多い場合には、入力電圧ＶＩ１〜ＶＩｎとして“０”が入力されれば“１”を出力し、“１”が入力されれば“０”を出力するＮＯＴ回路となり、抑制性シナプスを構成する。このように、シナプス決定回路２は、入力電圧ＶＩ１〜ＶＩｎとして入力回数が多いのが“１”であるか“０”であるかに応じて、それを学習して興奮性シナプスや抑制性シナプスを構成するようになっている。
【００４５】
情報入力部３は、輪郭画像情報などの群情報を入力し、その群情報に対応して、各入力電圧ＶＩ１〜ＶＩｎをシナプス決定回路２に出力するものである。情報入力部３が輪郭画像情報を入力する画像入力部とされている場合、例えば入力した輪郭画像を縦横に複数に分割することで複数個の画像区域に区画し、画像区域毎に輪郭画像情報に対応する入力電圧ＶＩ１〜ＶＩｎを発生させる。例えば、図１に示すように、輪郭画像を縦横５×５分割となる合計２５の画像区域に区画し、画像区域毎に入力電圧ＶＩ１〜ＶＩ２５を発生させる。輪郭画像が丸形状である場合には、例えば複数に区画された画像区域のうち丸形状の輪郭が通過している画像区域については入力電圧ＶＩ１〜ＶＩ２５を“１”とし、通過していない画像区域については入力電圧ＶＩ１〜ＶＩ２５を“０”としている。
【００４６】
以上のような構成により、群情報記憶認識装置が構成されている。このように構成される群情報記憶認識装置では、情報入力部３に対して同じ群情報を繰り返し入力することで、各入力電圧ＶＩ１〜ＶＩｎそれぞれが群情報に対応して“１”、“０”で固定されて同じレベルとなる。
【００４７】
これにより、群情報に対応して“１”が繰り返し入力される画像区域においては、その画像区域と対応するシナプス決定回路２が興奮性シナプスとなる。すなわち、繰り返し入力電圧ＶＩ１〜ＶＩｎとして“１”が入力されるため、第１ＭＯＳＦＥＴ２１の強誘電体膜に電荷が蓄積されていき、シナプス決定回路２がスルー回路として機能して興奮性シナプスとなる。また、群情報に対応して“０”が繰り返し入力される画像区域においては、その画像区域と対応するシナプス決定回路２が抑制性シナプスとなる。すなわち、繰り返し入力電圧ＶＩ１〜ＶＩｎとして“０”が入力されるため、第２ＭＯＳＦＥＴ２２の強誘電体膜に電荷が蓄積されていき、シナプス決定回路２がＮＯＴ回路として機能して抑制性シナプスとなる。
【００４８】
同様に、群情報に対応して“１”が繰り返し入力される画像区域においては、その画像区域と対応するゲート電極１６−１〜１６−ｎに対する印加電圧Ｖ１〜Ｖｎが“１”となる。このため、その画像区域と対応するゲート電極１６−１〜１６−ｎとフローティングゲート電極１４との間において、強誘電体膜１５に電荷が蓄積されていく。一方、群情報に対応して“０”が繰り返し入力される画像区域においても、その画像区域と対応するゲート電極１６−１〜１６−ｎに対する印加電圧Ｖ１〜Ｖｎが“１”となる。このため、その画像区域と対応するゲート電極１６−１〜１６−ｎとフローティングゲート電極１４との間において、強誘電体膜１５に電荷が蓄積されていく。
【００４９】
このように、同じ群情報を繰り返し入力することでニューロン素子１およびシナプス決定回路２にその群情報を学習させると共に記憶させることが可能となる。そして、同じ群情報が入力されたときに、シナプス決定回路２がその群情報と対応する印加電圧Ｖ１〜Ｖｎを複数のゲート電極１６−１〜１６−ｎそれぞれに伝えることで、ニューロン素子１がその群情報を認識し、反応してオンさせられる。
【００５０】
すなわち、複数のゲート電極１６−１〜１６−ｎのうち、繰り返し入力電圧ＶＩ１〜ＶＩｎとして“１”が入力されていたものについては、対応するシナプス決定回路２が興奮性シナプスとして機能する。また、複数のゲート電極１６−１〜１６−ｎのうち、繰り返し入力電圧ＶＩ１〜ＶＩｎとして“０”が入力されていたものについては、対応するシナプス決定回路２が抑制性シナプスとして機能する。このため、繰り返し入力した群情報と同じ群情報が入力されたときには、入力電圧ＶＩ１〜ＶＩｎが各シナプス決定回路２ですべて“１”となり、すべての多入力ゲート電極１６に対して正の電圧が印加されることになる。そして、繰り返し群情報を入力しておいたことによって、各多入力ゲート電極１６とフローティングゲート電極１４との間において強誘電体膜１５に電荷が蓄積されていることから、すべての容量Ｃ１〜Ｃｎが増加して大きな値になっている。したがって、すべての多入力ゲート電極１６に対して正の電圧が印加されることにより、フローティングゲート電極１４に印加される電位Φｆ（上記数式１参照）が大きな値となって、ニューロン素子１がオンし易くなる。
【００５１】
これに対して、群情報として認識していたものと異なる入力が有った場合には、記憶しておいた群情報が入力された場合と比較して、部分的に入力電圧ＶＩ１〜ＶＩｎのレベルが一致する箇所があったとしても、一致していない箇所が存在する。この一致していない箇所については、シナプス決定回路２が興奮性シナプスを構成している場合と抑制性シナプスを構成している場合いずれの場合においても、シナプス決定回路２から印加電圧Ｖ１〜Ｖｎとして“０”が出力されることになる。このため、多入力ゲート電極１６に対して正の電圧が印加されない、もしくは一部の多入力ゲート電極１６にしか正の電圧が印加されない状態となり、フローティングゲート電極１４に印加される電位Φｆが大きな値にならず、ニューロン素子１がオンし難くなる。
【００５２】
例えば、図４（ａ）に示すように、群情報として輪郭画像が丸形状のものを繰り返し入力しておいてニューロン素子１およびシナプス決定回路２に丸形状を記憶させておいた場合、丸形状の輪郭が通過している画像区域では入力電圧ＶＩ１〜ＶＩ２５が“１”となる。また、通過していない画像区域では丸形状の輪郭が通過している画像区域については入力電圧ＶＩ１〜ＶＩ２５が“０”となる。このため、この形状の画像輪郭を示す群情報が繰り返し入力されると、図４（ｂ）に示すように、丸形状の輪郭が通過しているところは興奮性シナプスとなり、通過していない残りのところは抑制性シナプスとなる。
【００５３】
したがって、図５（ａ）に示すように、群情報として記憶した丸形状と同じ丸形状の群情報が入力された場合には、シナプス決定回路２において、すべての画像区域において印加電圧Ｖ１〜Ｖ２５が“１”とされ、ニューロン素子１がオンすることになる。
【００５４】
これに対して、図５（ｂ）〜図５（ｄ）に示すように、群情報として四角形状、直線状もしくは平面状の輪郭画像情報が入力された場合には、シナプス決定回路２から出力される印加電圧Ｖ１〜Ｖ２５のすべてが“１”になる訳ではない。すなわち、入力電圧ＶＩ１〜ＶＩｎについては、各形状の輪郭が通過している画像区域について“１”となり、通過していない画像区域について“０”となる。ところが、シナプス決定回路２の出力する印加電圧Ｖ１〜Ｖ２５については、各形状の輪郭が通過している画像区域と丸形状の輪郭が通過している画像区域とが一致している箇所では“１”となる。また、各形状の輪郭が通過していない画像区域と丸形状の輪郭が通過していない画像区域とが一致している箇所でも、シナプス決定回路２の出力する印加電圧Ｖ１〜Ｖ２５が“１”となる。しかしながら、これらの箇所以外では、シナプス決定回路２の出力する印加電圧Ｖ１〜Ｖ２５が“０”となる。したがって、シナプス決定回路２から出力される印加電圧Ｖ１〜Ｖ２５が“１”と“０”とで混在することになり、ニューロン素子１がオンし難くなる。
【００５５】
よって、同じ群情報を繰り返し入力することでニューロン素子１およびシナプス決定回路２にその群情報を学習させると共に記憶させることが可能となる。そして、同じ群情報が入力されたときに、シナプス決定回路２がその群情報と対応する印加電圧Ｖ１〜Ｖｎを複数のゲート電極１６−１〜１６−ｎそれぞれに伝えることで、ニューロン素子１がその群情報を認識し、反応してオンさせられるようにできる。
【００５６】
なお、ここでは、群情報として丸形状の輪郭画像情報を記憶させる場合について説明したが、他の情報、例えば四角形状や直線状の輪郭画像情報を記憶させる場合でも同様のことが言える。すなわち、様々なパターンの群情報を学習し、それと同じパターンが入力されたときにのみ反応できるニューロン素子１を備えた群情報記憶認識装置とすることが可能となる。そして、ニューロン素子１およびシナプス決定回路２を１組として多数組備えるようにし、各ニューロン素子１やシナプス決定回路２に様々なパターンの群情報を学習させておけば、様々なパターンを認識して反応することが可能な群情報記憶認識装置となる。したがって、このような群情報記憶認識装置を用いて人工知能を実現することも可能となる。
【００５７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、シナプス決定回路２の第１、第２ＭＯＳＦＥＴ２１、２２をニューロン素子１と同じ基板上に形成したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５８】
図６に示すように、ニューロン素子１を挟んだ両側に、シナプス決定回路２に備えられる第１ＭＯＳＦＥＴ２１と第２ＭＯＳＦＥＴ２２を構成している。ここでは、ニューロン素子１のソース−ドレインの配列方向に対して垂直に第１、第２ＭＯＳＦＥＴ２１、２２を配置した構造としている。なお、図６は、図１に示したニューロン素子１を紙面法線方向に平行に切断した図に相当する。このため、ソース領域１１およびドレイン領域１２は図６に示す断面上にはなく、図６の紙面法線方向においてソース領域１１およびドレイン領域１２が並べられている。
【００５９】
第１ＭＯＳＦＥＴ２１は、ｐ型半導体基板１０の上に形成されたゲート絶縁膜１３の上に形成されており、ここではｎチャネルタイプとされている。
【００６０】
ゲート絶縁膜１３上には、不純物がドープされたポリシリコン膜２１ａが形成されている。本実施形態では、ポリシリコン膜２１ａをｐ型不純物が低濃度でドープされた構造としている。このポリシリコン膜２１ａは、本発明の第２半導体層に相当するもので、フローティングゲート電極１４をポリシリコン膜で構成する場合には同時に形成可能である。その場合、異なるマスクを用いて不純物ドープを行うことで、ポリシリコン膜２１ａとフローティングゲート電極１４にドープされる不純物もしくは濃度を異ならせるようにしている。
【００６１】
また、ポリシリコン膜２１ａには、ポリシリコン膜２１ａにドープされた不純物と異なる導電型の不純物が高濃度にドープされたソース領域２１ｂおよびドレイン領域２１ｃが形成されている。これらソース領域２１ｂおよびドレイン領域２１ｃは、本発明の第２ソース領域および第２ドレイン領域に相当するもので、互いに所定距離離間した状態で形成されている。また、ポリシリコン膜２１ａの表面にゲート絶縁膜としても機能する強誘電体膜２１ｄが配置されている。この強誘電体膜２１ｄは、本発明の第２誘電体膜に相当するもので、この強誘電体膜２１ｄの表面に本発明の第２ゲート電極に相当するゲート電極２１ｅが形成されている。さらに、強誘電体膜２１ｄに形成されたコンタクトホールを通じて、ソース領域２１ｂにソース電極２１ｆが接続されていると共にドレイン領域２１ｃにドレイン電極２１ｇが接続されている。そして、ゲート電極２１ｅとドレイン電極２１ｇに対して入力電圧ＶＩ１〜ＶＩｎが入力されるようになっており、ソース電極２１ｆがニューロン素子１の多入力ゲート電極１６に接続されている。このような構成により、第１ＭＯＳＦＥＴ２１が形成されている。
【００６２】
第２ＭＯＳＦＥＴ２２も、ｐ型半導体基板１０の上に形成されたゲート絶縁膜１３の上に形成されており、ここではｎチャネルタイプとされている。
【００６３】
ゲート絶縁膜１３上には、不純物がドープされたポリシリコン膜２２ａが形成されている。本実施形態では、ポリシリコン膜２２ａをｐ型不純物が低濃度でドープされた構造としている。このポリシリコン膜２２ａは、本発明の第３半導体層に相当するもので、フローティングゲート電極１４をポリシリコン膜で構成する場合には同時に形成可能である。その場合、異なるマスクを用いて不純物ドープを行うことで、ポリシリコン膜２２ａとフローティングゲート電極１４にドープされる不純物もしくは濃度を異ならせるようにしている。
【００６４】
また、ポリシリコン膜２２ａには、ポリシリコン膜２２ａにドープされた不純物と異なる導電型の不純物が高濃度にドープされたソース領域２２ｂおよびドレイン領域２２ｃが形成されている。これらソース領域２２ｂおよびドレイン領域２２ｃは、本発明の第３ソース領域および第３ドレイン領域に相当するもので、互いに所定距離離間した状態で形成されている。また、ポリシリコン膜２２ａの表面にゲート絶縁膜としても機能する強誘電体膜２２ｄが配置されている。この強誘電体膜２２ｄは、本発明の第３誘電体膜に相当するもので、強誘電体膜２２ｄの表面に本発明の第３ゲート電極に相当するゲート電極２２ｅが形成されている。さらに、強誘電体膜２２ｄに形成されたコンタクトホールを通じて、ソース領域２２ｂにソース電極２２ｆが接続されていると共にドレイン領域２２ｃにドレイン電極２２ｇが接続されている。そして、ゲート電極２２ｅとドレイン電極２２ｇに対してＮＯＴ回路２３を介して入力電圧ＶＩ１〜ＶＩｎが反転された電圧が入力されるようになっており、ソース電極２２ｆがニューロン素子１の多入力ゲート電極１６に接続されている。このような構成により、第２ＭＯＳＦＥＴ２２が形成されている。
【００６５】
このように、シナプス決定回路２の一部をニューロン素子１と同じ基板上に形成することができる。これにより、ニューロン素子１およびシナプス決定回路２が備えられる群情報記憶認識装置の簡素化を図ることが可能となる。
【００６６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対して、シナプス決定回路２のＮＯＴ回路２３についてもニューロン素子１と同じ基板上に形成したものであり、その他については第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００６７】
図７に示すように、本実施形態では、ｐ型半導体基板１０を用いてＮＯＴ回路２３を形成している。ここでは、ＮＯＴ回路２３をｎチャネルＭＯＳＦＥＴ２３１とｐチャネルＭＯＳＦＥＴ２３２とを有したＣＭＯＳインバータによって構成している。
【００６８】
ｎチャネルＭＯＳＦＥＴ２３１は、第２ＭＯＳＦＥＴ２２を挟んでニューロン素子１と反対側に備えられている。ｐ型半導体基板１０の表層部には、ｎ+型拡散層にて構成されるソース領域２３１ａおよびドレイン領域２３１ｂが所定距離離間して形成され、ｐ型半導体基板１０の表面のうちソース領域２３１ａとドレイン領域２３１ｂとの間をチャネルとしている。チャネルの表面にはゲート絶縁膜２３１ｃが備えられ、このゲート絶縁膜２３１ｃの上にゲート電極２３１ｄが備えられている。ゲート電極２３１ｄの上には層間絶縁膜２３１ｅが形成されており、層間絶縁膜２３１ｅに形成されたコンタクトホールを通じて、ソース領域２３１ａにソース電極２３１ｆが接続され、ドレイン領域２３１ｂにドレイン電極２３１ｇが接続されている。そして、ゲート電極２３１ｄに対して入力電圧ＶＩ１〜ＶＩｎが入力されるようになっている。
【００６９】
ｐチャネルＭＯＳＦＥＴ２３２も、第２ＭＯＳＦＥＴ２２を挟んでニューロン素子１と反対側に備えられており、ｎチャネルＭＯＳＦＥＴ２３１に隣接して配置されている。ｐ型半導体基板１０の表層部にｎ型ウェル層２３２ｈが形成されている。このｎ型ウェル層２３２ｈの表層部には、ｐ+型拡散層にて構成されるソース領域２３２ａおよびドレイン領域２３２ｂが所定距離離間して形成され、ｎ型ウェル層２３２ｈの表面のうちソース領域２３２ａとドレイン領域２３２ｂとの間をチャネルとしている。チャネルの表面にはゲート絶縁膜２３２ｃが備えられ、このゲート絶縁膜２３２ｃの上にゲート電極２３２ｄが備えられている。ゲート電極２３２ｄの上には層間絶縁膜２３２ｅが形成されており、層間絶縁膜２３２ｅに形成されたコンタクトホールを通じて、ソース領域２３２ａにソース電極２３２ｆが接続され、ドレイン領域２３２ｂにドレイン電極２３２ｇが接続されている。そして、ゲート電極２３２ｄに対して入力電圧ＶＩ１〜ＶＩｎが入力されるようになっている。
【００７０】
このようにして、ｐチャネルＭＯＳＦＥＴ２３１およびｎチャネルＭＯＳＦＥＴ２３２を有するＣＭＯＳインバータからなるＮＯＴ回路２３が構成されている。そして、ｐチャネルＭＯＳＦＥＴ２３２のソース電極２３２ｆに電源電圧Ｖｃｃが印加され、ｎチャネルＭＯＳＦＥＴ２３２のソース電極２３２ｆがＧＮＤ接続されることで、ＮＯＴ回路２３が作動させられるようになっている。
【００７１】
このように、シナプス決定回路２を構成する第１、第２ＭＯＳＦＥＴ２１、２２およびＮＯＴ回路２３をニューロン素子１と同じ基板上に形成することができる。これにより、ニューロン素子１およびシナプス決定回路２が備えられる群情報記憶認識装置の更なる簡素化を図ることが可能となる。
【００７２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７３】
例えば、群情報として画像輪郭情報を例に挙げて説明した。これは、群情報記憶認識装置を用いて車両における自動運転を行う場合に適した例として挙げたに過ぎず、他の群情報を群情報記憶認識装置に学習させて記憶認識できるようにしても良い。また、ニューロン素子１やシナプス決定回路２の構造についても一例であり、同様の作用効果を奏する他の構造とされていても良い。例えば、上記各実施形態では、ｐ型半導体基板１０の表層部をチャネルが形成される半導体層とする構造としたが、少なくともチャネルを形成する半導体層が備えられた半導体基板であればよく、ｎ型半導体基板に対してｐ型半導体層が形成された構造であっても良い。また、第１導電型をｐ型、第２導電型をｎ型とした場合に、上記実施形態では半導体基板を第１導電型、ソース領域１１やドレイン領域１２を第２導電型としているが、各構成要素の導電型を反転させても良い。
【００７４】
また、上記各実施形態では、群情報を予め繰り返し入力しておくことで、ニューロン素子１およびシナプス決定回路２に群情報を記憶させる場合を例に挙げた。しかしながら、これも単なる一例を示したものであり、製品出荷後に入力される様々な群情報を各組のニューロン素子１やシナプス決定回路２に記憶していくようにしても良い。
【００７５】
また、シナプス決定回路２に代えて、群情報に含まれる情報のうちハイレベルを認識させるところについては興奮性シナプスのみが配置され、ローレベルを認識させるところについては抑制性シナプスのみが配置されるようにしても良い。例えば、認識させたい画像情報を複数の画像区域に分けてシナプス決定回路２に入力する構成の場合、画像情報として認識させようとする形状と対応する画像区域については興奮性シナプスとし、残りの画像区域については抑制性シナプスとすることができる。このようにすれば、確実に認識させたい群情報が記憶されるような群情報記憶認識装置とすることが可能となる。
【００７６】
さらに、上記実施形態では、ニューロン素子１およびシナプス決定回路２に共に強誘電体膜１５、２１ｄ、２２ｄを備えるようにし、繰り返し“１”が入力されると電荷を蓄積することで、群情報が記憶されるようにした。しかしながら、シナプス決定回路２に備えた興奮性シナプスおよび抑制性シナプスにより、シナプス決定回路２のみであったとしてもシナプス決定回路２に群情報を記憶して認識できる。このため、ニューロン素子１についてはシナプス決定回路２から伝えられる印加電圧Ｖ１〜Ｖｎに基づいて同じ群情報が入力されたときに反応してオンする構成であればよい。したがって、強誘電体膜１５に代えて、図８に示すように、電荷が印加電圧Ｖ１〜Ｖｎの印加回数に応じて蓄積されないような誘電体膜１８を用いてニューロン素子１を構成することもできる。
【００７７】
また、上記実施形態では、ソース領域１１とドレイン領域１２の配列方向において、複数のゲート電極１６−１〜１６−ｎが並べられた構造を例に挙げた。しかしながら、これも一例を示したのであり、ソース領域１１とドレイン領域１２の間において複数のゲート電極１６−１〜１６−ｎが互いに離間して配置されていれば、他の配置であっても構わない。
【符号の説明】
【００７８】
１          ニューロン素子
２          シナプス決定回路
３          情報入力部
１０        ｐ型半導体基板
１１        ソース領域
１２        ドレイン領域
１３        ゲート絶縁膜
１４        フローティングゲート電極
１５        強誘電体膜
１６        多入力ゲート電極
２１、２２  第１、第２ＭＯＳＦＥＴ
２３        ＮＯＴ回路
【図１】
0005858020.tif 000002
【図２】
0005858020.tif 000003
【図３（ａ）】
0005858020.tif 000004
【図３（ｂ）】
0005858020.tif 000005
【図４（ａ）】
0005858020.tif 000006
【図４（ｂ）】
0005858020.tif 000007
【図５（ａ）】
0005858020.tif 000008
【図５（ｂ）】
0005858020.tif 000009
【図５（ｃ）】
0005858020.tif 000010
【図５（ｄ）】
0005858020.tif 000011
【図６】
0005858020.tif 000012
【図７】
0005858020.tif 000013
【図８】
0005858020.tif 000014