(57)【特許請求の範囲】
【請求項１】
記憶データの入力制御を行う機能を有する第１のトランジスタ、及び前記記憶データを保持する機能を有する容量素子を備えた保持回路と、
前記記憶データと参照データが一致するか否かを比較する機能を有し、第１の演算回路及び第２の演算回路を備えた比較回路と、
前記第１の演算回路及び前記第２の演算回路の動作状態を制御する機能を有するスイッチング素子と、
前記記憶データを前記保持回路に入力する機能を有する第１の入力信号線と、
前記参照データを前記第１の演算回路及び前記第２の演算回路に入力する機能を有し、前記第１の入力信号線と異なる第２の入力信号線と、
前記第１のトランジスタの動作制御信号を入力する機能を有する第１の制御信号線と、
前記スイッチング素子の動作制御信号を入力する機能を有する第２の制御信号線と、
前記スイッチング素子を介して前記第１の演算回路及び前記第２の演算回路と電気的に接続された出力信号線と、を有し、
前記第１のトランジスタは、酸化物半導体を含む半導体層を有し、
前記第１の演算回路または前記第２の演算回路の少なくとも一方で演算結果が一致せず、かつ、前記スイッチング素子が導通状態のとき、前記出力信号線の電位が変動する機能を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記スイッチング素子はトランジスタであって、酸化物半導体を含む半導体層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置を用いた記憶装置に関する。
【背景技術】
【０００２】
現在、様々な分野の製品において記憶装置が用いられており、通信分野等の高速検索が要求される分野では、連想メモリ（ＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）とも言われる）が広く用いられている。
【０００３】
連想メモリとは、連想メモリ内に設置された複数のメモリセル（以下、半導体装置と記載する場合もある）の各々にデータを記憶しておき、参照データが入力された際に当該参照データと各々のメモリセルの記憶データが一致するか否かを比較するメモリであり、メモリ全体をひとつの操作で検索できるため、非常に高速での検索が可能である。
【０００４】
連想メモリは、例えば、パターンマッチング演算が重要となるデータベースシステムや、セットアソシアティブ方式のキャッシュメモリなどに用いられる。キャッシュメモリは、高速処理低容量を特徴とするＣＰＵと、低速処理高容量を特徴とするメインメモリ（一般的にＤＲＡＭが使用される）の間に配置された高速アクセスが可能なメモリである。通常キャッシュメモリには、低容量で高速なＳＲＡＭが用いられている（例えば、特許文献１）。
【０００５】
また昨今、通信分野においても電子機器の省電力化の要望が急速に高まっており、省電力化された連想メモリが求められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０５−１９８１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
連想メモリの省電力化の方法の１つとしては、連想メモリに入力された参照データに応じて、比較処理を行う必要のあるメモリセルをオン状態に、比較処理を行う必要のないメモリセルをオフ状態にする方法がある。しかし、従来技術であるＳＲＡＭをベースとする連想メモリでは、ＳＲＡＭは揮発性であり、各々のメモリセル単位でオフ状態（ターンオフとも言われる）にすると、メモリセルに記憶されたデータが消失してしまうため、メモリセルに記憶されたデータを一時的に待避させるための周辺回路が必要となる。このため、面積や消費電力の増加といった問題が生じる。また、ＳＲＡＭが揮発性であるという特性により、動作時に装置の電源がオフになるとメモリセルに記憶されたデータが消失してしまうという問題もある。
【０００８】
そこで、本発明の一態様は、データを一時的に待避させるための周辺回路を用いることなく装置の電源をオフ状態とすることが可能であり、かつ、装置の電源がオフ状態になっても記憶されたデータが消失しない、消費電力の低減された半導体装置および、当該半導体装置を用いた記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、オフ電流を十分に小さくすることができる酸化物半導体材料を用いて半導体層（少なくともチャネル形成領域）を形成したトランジスタ（以下、ＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと略記する場合もある）を用いて、半導体装置中のデータを記憶する回路（以下、保持回路と略記する）を構成する。当該トランジスタは、オフ状態（ゲート電極に加わる電圧がしきい値電圧以下の状態）においてソース電極とドレイン電極間でのリーク電流を極めて低くすることができるため、保持回路での消費電力低減が可能となる。加えて、データ処理中に装置の電源がオフ状態になっても、ソースとドレイン間でのリーク電流を極めて低いため、保持回路に蓄えられた記憶データの消失を防止できる。
【００１０】
また、本発明では、保持回路に蓄えられた記憶データと、参照データの比較処理を行う必要がないメモリセルに対して、比較処理を行う回路（以下、演算回路と略記する）を強制的に非活性状態とする信号を入力する構成とする。これにより、消費電力を更に低減することが可能となる。
【００１１】
すなわち、本発明の一態様は、記憶データの入力制御を行う第１のトランジスタおよび記憶データを保持する容量素子を備える保持回路と、記憶データと参照データが一致するか否かを比較する第１の演算回路および第２の演算回路を備える比較回路と、第１の演算回路および第２の演算回路の動作状態を制御するスイッチング素子と、記憶データを保持回路に入力する第１の入力信号線と、参照データを第１の演算回路および第２の演算回路に入力する第２の入力信号線と、第１のトランジスタの動作制御信号を入力する第１の制御信号線と、スイッチング素子の動作制御信号を入力する第２の制御信号線と、スイッチング素子を介して第１の演算回路および第２の演算回路に電気的に接続された出力信号線を備え、第１のトランジスタの半導体層は酸化物半導体材料を含み、保持回路は第１の演算回路および第２の演算回路に電気的に接続され、第１の演算回路または第２の演算回路の少なくとも一方で演算結果が一致し、かつ、スイッチング素子が導通状態の場合において、出力信号線の電位が変動する半導体装置である。
【００１２】
なお、上記半導体装置において、スイッチング素子として酸化物半導体材料を含む半導体層を備えるトランジスタを適用しても良い。
【００１３】
また、上記半導体装置において、第１の演算回路は、第２のトランジスタと、第２のトランジスタと異なるチャネルタイプの第３のトランジスタを備え、第２の演算回路は、第２のトランジスタと異なるチャネルタイプの第４のトランジスタと、第４のトランジスタと異なるチャネルタイプの第５のトランジスタを備え、第１のトランジスタのソース電極またはドレイン電極の一方は第１の入力信号線と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は容量素子の電極の一方、第３のトランジスタのゲート電極および第５のトランジスタのゲート電極と電気的に接続され、容量素子の電極の他方は第１の固定電位に接続され、第２のトランジスタのゲート電極および第４のトランジスタのゲート電極は第２の入力信号線と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方はスイッチング素子と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は第２の固定電位と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の一方はスイッチング素子と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の他方は第５のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第５のトランジスタのソース電極またはドレイン電極の他方は第２の固定電位と電気的に接続され、第１の演算回路、または、第２の演算回路の少なくとも一方で演算結果が一致し、かつ、スイッチング素子が導通状態の場合において、出力信号線に信号を出力する半導体装置である。
【００１４】
また、本発明の一態様は、マトリクス状に配置された、上記に記載の半導体装置と、半導体装置の出力信号線の電位変化を検出する検出回路を有し、検出回路で電位の変化が検出された場合、検出回路は第１の信号を出力し、検出回路で電位の変化が検出されない場合、検出回路は第１の信号とは異なる第２の信号を出力する記憶装置である。
【００１５】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００１８】
また、本明細書等において「第１」、「第２」等の数詞の付く用語は、要素を区別するために便宜的に用いているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。
【００１９】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２０】
また、本明細書等において、「ソース電極またはドレイン電極の一方」をソース電極とする場合、「ソース電極またはドレイン電極の他方」はドレイン電極となる。
【発明の効果】
【００２１】
装置の電源がオフ状態になってもメモリセルに記憶されたデータが消失せず、かつ、比較処理を行う必要がないメモリセルの演算回路を強制的に非活性状態とすることができる、消費電力の低減された半導体装置および、当該半導体装置を用いた記憶装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係る半導体装置の回路構成を説明する図。
【図２】本発明の一態様に係る半導体装置のタイミングチャートの一例図。
【図３】本発明の一態様に係るＯＳトランジスタの構成および作製方法を説明する図。
【図４】本発明の一態様に係るＯＳトランジスタの構成を説明する図。
【図５】本発明の一態様に係る記憶装置の回路構成を説明する図。
【図６】本発明の一態様に記載の記憶装置を備える電子機器の図。
【図７】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１１】計算に用いたトランジスタの断面構造を説明する図。
【図１２】本発明の一態様に係るＯＳトランジスタの構成を説明する図。
【発明を実施するための形態】
【００２３】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２５】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成の一例を図１（Ａ）に示すと共に、第１の演算回路および第２の演算回路中の各トランジスタの動作状態を図１（Ｂ）を用いて説明する。また、本発明の一態様に係る半導体装置のタイミングチャートの一例を図２に記載する。
【００２６】
また、本発明の一態様にて用いられる、ＯＳトランジスタの構成および作製方法の一例を図３乃至図４を用いて説明する。
【００２７】
＜本実施の形態における半導体装置の回路構成＞
図１（Ａ）に示す、記憶データ（以下、Ｄｍｅｍと記載する場合もある）と参照データ（以下、Ｄｒｅｆと記載する場合もある）の比較処理が可能な半導体装置１８０の回路は、第１のトランジスタ１００および容量素子１０２を備える保持回路１１０と、第２のトランジスタ１２２と第３のトランジスタ１２４を備える第１の演算回路１２０および、第４のトランジスタ１３２と第５のトランジスタ１３４を備える第２の演算回路１３０を備える比較回路１３５と、スイッチング素子１４０と、第１の入力信号線１５１（プログラマブルビット線ＰＢＬと記載することもある）と、第２の入力信号線１５２（ビット線ＢＬと記載することもある）と、第１の制御信号線１５３（ストア線ＳＴＬと記載することもある）と、第２の制御信号線１５４（イネーブル線ＥＮＬと記載することもある）と、出力信号線１５５（マッチ線ＭＬと記載することもある）を備えている。
【００２８】
第１のトランジスタ１００は、ソース電極またはドレイン電極の一方が第１の入力信号線１５１と電気的に接続されており、第１の制御信号線１５３を介してゲート電極およびソース電極間に加わる電位の大きさにより、第１の入力信号線１５１からの記憶データに対応した電位（電荷）の入力制御を行う機能を有している。
【００２９】
容量素子１０２は、一方の電極が第１のトランジスタ１００のソース電極またはドレイン電極の他方と電気的に接続されており、他方の電極が固定電位（例えばＧＮＤ，０Ｖなど）に電気的に接続されており、第１の入力信号線１５１から入力される、記憶データに対応した電位（電荷）を蓄える機能を有している。
【００３０】
なお、第１のトランジスタ１００の半導体層には、酸化物半導体材料を用いて形成した層が用いられている。これにより、第１のトランジスタ１００は、オフ電流（ゲート電極とソース電極間に加わる電位がしきい値電圧以下の場合において、ソース電極とドレイン電極間に流れるリーク電流）が極めて小さいという特性を有している。
【００３１】
本実施の形態の回路構成では、容量素子１０２の電極の一方は、第１のトランジスタ１００のソース電極またはドレイン電極の他方、第３のトランジスタ１２４のゲート電極および第５のトランジスタ１３４のゲート電極と電気的に接続されている。このため、第１のトランジスタ１００をオフ状態（ゲート電極およびソース電極間に加わる電位がしきい値電圧以下の状態）とすることで、容量素子１０２に蓄えられた、記憶データに対応する電位（電荷）を、長期間にわたり保持することが可能となる。したがって、保持回路１１０は不揮発性の記憶素子であるともいえる。このため、記憶データに対応する電位（電荷）を定期的に書き込む動作（いわゆるリフレッシュ動作）などを行う必要がないため、記憶装置の消費電力を低減できる。
【００３２】
また、例えば停電等により、装置の電源が意図せずオフ状態になった場合においても、保持回路１１０中の第１のトランジスタ１００はオフ状態（ゲート電極およびソース電極間に加わる電位がしきい値電圧以下の状態）となるため、容量素子１０２に蓄えられた、記憶データに対応する電位（電荷）を、長期間にわたり保持することができる。
【００３３】
なお、第１のトランジスタ１００の構成および作製方法については、後述にて詳細に説明する。
【００３４】
第１の演算回路１２０は、第２のトランジスタ１２２および、第２のトランジスタ１２２と異なるチャネルタイプの第３のトランジスタ１２４（つまり、第２のトランジスタがｐチャネル型のトランジスタであれば、第３のトランジスタ１２４はｎチャネル型のトランジスタ）を備えており、第２のトランジスタ１２２のソース電極またはドレイン電極の他方と、第３のトランジスタ１２４のソース電極またはドレイン電極の一方が電気的に接続されている。また、第２のトランジスタ１２２のソース電極またはドレイン電極の一方はスイッチング素子１４０と電気的に接続され、第３のトランジスタ１２４のソース電極またはドレイン電極の他方は固定電位と電気的に接続されている。
【００３５】
また、第２のトランジスタ１２２のゲート電極は第２の入力信号線１５２と電気的に接続されており、第３のトランジスタ１２４のゲート電極は第１のトランジスタ１００のソース電極またはドレイン電極の他方および容量素子１０２の一方の電極と電気的に接続されている。そして、第２のトランジスタ１２２のゲート電極には第２の入力信号線１５２に加わる、参照データ（Ｄｒｅｆ）に対応する電位（電荷）が入力され、第３のトランジスタ１２４のゲート電極には保持回路１１０に蓄えられた、記憶データ（Ｄｍｅｍ）に対応する電位（電荷）が入力され、当該電位に応じて各々のトランジスタの動作状態が変動する。
【００３６】
なお、本明細書では第２のトランジスタ１２２はｐチャネル型トランジスタ、第３のトランジスタ１２４はｎチャネル型トランジスタとして説明を行うが、無論これに限定されることはない。
【００３７】
第２の演算回路１３０は、第２のトランジスタ１２２と異なるチャネルタイプの第４のトランジスタ１３２および、第４のトランジスタ１３２と異なるチャネルタイプの第５のトランジスタ１３４（つまり、第２のトランジスタ１２２がｐチャネル型のトランジスタであれば、第４のトランジスタ１３２はｎチャネル型のトランジスタ、第５のトランジスタ１３４はｐチャネル型のトランジスタ）を備えており、第４のトランジスタ１３２のソース電極またはドレイン電極の他方と、第５のトランジスタ１３４のソース電極またはドレイン電極の一方が電気的に接続されている。また、第４のトランジスタ１３２のソース電極またはドレイン電極の一方はスイッチング素子１４０と電気的に接続され、第５のトランジスタ１３４のソース電極またはドレイン電極の他方は固定電位と電気的に接続されている。
【００３８】
また、第４のトランジスタ１３２のゲート電極は第２の入力信号線１５２と電気的に接続されており、第５のトランジスタ１３４のゲート電極は第１のトランジスタ１００のソース電極またはドレイン電極の他方および容量素子１０２の一方の電極と電気的に接続されている。そして、第４のトランジスタ１３２のゲート電極には第２の入力信号線１５２に加わる、参照データ（Ｄｒｅｆ）に対応する電位（電荷）が、第５のトランジスタ１３４のゲート電極には保持回路１１０に蓄えられた、記憶データ（Ｄｍｅｍ）に対応する電位（電荷）が入力され、該電位に応じて各々のトランジスタの動作状態が変動する。
【００３９】
なお、本明細書では第４のトランジスタ１３２はｎチャネル型トランジスタ、第５のトランジスタ１３４はｐチャネル型トランジスタとして説明を行うが、無論これに限定されることはない。
【００４０】
スイッチング素子１４０は、一方の端子が第２のトランジスタ１２２のソース電極またはドレイン電極の一方、および、第４のトランジスタ１３２のソース電極またはドレイン電極の一方と電気的に接続され、他方の端子が出力信号線１５５と電気的に接続されており、スイッチング素子１４０がオン状態（導通状態）の場合において、比較回路と出力信号線１５５を電気的に接続する機能を有している。なお、スイッチング素子１４０の動作状態は、第２の制御信号線１５４を介して入力される電気信号により制御される。
【００４１】
以上が本実施の形態における半導体装置の回路構成例の説明である。
【００４２】
＜本実施の形態における半導体装置の駆動方法＞
本実施の形態に記載する半導体装置の駆動方法である「書き込み動作」および「比較動作」について、図１を用いて説明する。なお、「書き込み動作」とは、第１の入力信号線１５１を介して保持回路１１０に記憶データ「Ｄｍｅｍ」を書き込み、保持させる動作を指し、「比較動作」とは、保持回路１１０に保持された記憶データと、第２の入力信号線１５２より入力される参照データ「Ｄｒｅｆ」が一致するか否かの確認を行う動作を指すものである。
【００４３】
＜書き込み動作についての説明＞
書き込み動作を行う際は、比較動作を行う必要がないため、まず、スイッチング素子１４０が非導通状態となる信号（例えば０Ｖ）を、第２の制御信号線１５４を介してスイッチング素子１４０に送り、第１の演算回路１２０および第２の演算回路１３０を非活性状態（第２のトランジスタ１２２、第３のトランジスタ１２４、第４のトランジスタ１３２および第５のトランジスタ１３４の各々のゲート電極およびソース電極間に加わる電位に依らず、当該各トランジスタに電流が流れない状態）とする。これにより、第１の演算回路１２０および第２の演算回路１３０での電力消費を抑制する事ができる。なお、本実施の形態ではスイッチング素子１４０としてアナログスイッチを用いた回路構成としているが、スイッチング素子１４０として、先に記載した、ＯＳトランジスタを用いる事もできる。該トランジスタは、オフ状態においてリーク電流が極めて少ないため、第１の演算回路１２０および第２の演算回路１３０を非活性状態とすることができる。
【００４４】
次に、第１の制御信号線１５３の電位を低電位ＶＬから高電位ＶＨ（第１のトランジスタ１００のしきい値電圧よりも大きい電位）として第１のトランジスタ１００をオン状態とすることで、第１の入力信号線１５１から入力される、記憶データ（Ｄｍｅｍ）に対応した電位（電荷）が容量素子１０２に蓄えられることで、保持回路１１０に記憶データ（Ｄｍｅｍ）が書き込まれる。この際、メモリセルのフローティングノード１０４（以下、ＦＮと略記する場合もある）も記憶データ（Ｄｍｅｍ）に対応した電位（電荷）となる。
【００４５】
書き込み後は、第１の制御信号線１５３の電位を高電位ＶＨから低電位ＶＬにして、第１のトランジスタ１００をオフ状態にする。容量素子１０２は、第１のトランジスタ１００、第３のトランジスタ１２４および第５のトランジスタ１３４と電気的に接続されているが、第１のトランジスタ１００はリーク電流が極めて少なく、また、第３のトランジスタ１２４および第５のトランジスタ１３４についてはどちらもゲート電極と接続されており、こちらもリーク電流は極めて少ないため、容量素子１０２（フローティングノード１０４）に蓄えられた記憶データに対応した電位（電荷）は長期間にわたり保持される。したがって、保持回路１１０に書き込まれた記憶データ（Ｄｍｅｍ）を長期にわたり保持することができる。
【００４６】
また、停電等により、装置の電源が意図せずオフ状態になった場合、第１のトランジスタ１００のゲート電極およびソース電極間に加わる電位は０Ｖとなり、第１のトランジスタ１００はオフ状態となるため、容量素子１０２に蓄えられた記憶データに対応する電位（電荷）は、消去されることなく保持回路１１０に保持されるため、本実施の形態に記載する半導体装置は、意図せずオフ状態となる可能性のある環境下において、利用価値が非常に高いと言える。
【００４７】
＜比較動作についての説明＞
まず、出力信号線１５５を電源電位ＶＤＤ（例えば、５Ｖ）でプリチャージした後に、第２の制御信号線１５４の電位を低電位ＶＬから高電位ＶＨにしてスイッチング素子１４０を導電状態とし、第１の演算回路１２０および第２の演算回路１３０を活性状態とする。これにより、記憶データ（Ｄｍｅｍ）に対応した電位（以下、Ｖｍｅｍと略記する場合もある）が、第３のトランジスタ１２４および第５のトランジスタ１３４のゲート電極に加わる。
【００４８】
この時点で、仮に記憶データが高電位ＶＨの場合、第３のトランジスタ１２４はオン状態、第５のトランジスタ１３４はオフ状態となる。
【００４９】
次に、第２の入力信号線１５２に、参照データ（Ｄｒｅｆ）に対応した電位（以下、Ｖｒｅｆと略記する場合もある）を入力する。これにより、第２のトランジスタ１２２および第４のトランジスタ１３２のゲート電極に、参照データに対応した電位（Ｖｒｅｆ）が加わり、第１の演算回路１２０および第２の演算回路１３０で、記憶データと参照データの比較演算が行われる。
【００５０】
ここで、参照データ（Ｄｒｅｆ）および記憶データ（Ｄｍｅｍ）により、第２のトランジスタ１２２、第３のトランジスタ１２４、第４のトランジスタ１３２および第５のトランジスタ１３４の状態、ならびに、第１の演算回路１２０および第２の演算回路１３０の状態がどのように変動するかについて、図１（Ｂ）を用いて説明する。なお、図中の「Ｔｒ．」とはトランジスタを表す略記号であり、例えば「Ｔｒ．２」と記載されている場合は第２のトランジスタ１２２を表している。
【００５１】
参照データ（Ｄｒｅｆ）の値が”０”（例えば、第２の入力信号線１５２に０Ｖの電位が加わっている）、記憶データ（Ｄｍｅｍ）の値が”０”  （例えば、保持回路１１０に０Ｖの電位が蓄えられている）の時、つまり参照データと記憶データが一致する場合、第２のトランジスタ１２２は導通状態（図１（Ｂ）では、ｐａｓｓと記載）、第３のトランジスタ１２４は非導通状態（図１（Ｂ）では、×と記載）となり、第４のトランジスタ１３２は非導通状態、第５のトランジスタ１３４は導通状態となる。これにより、第１の演算回路１２０および第２の演算回路１３０は非導通状態となり、出力信号線１５５と固定電位は電気的に接続されないため、出力信号線１５５にプリチャージされた電位は変動しない。
【００５２】
参照データ（Ｄｒｅｆ）の値が”０”（例えば、第２の入力信号線１５２に０Ｖの電位が加わっている）、記憶データ（Ｄｍｅｍ）の値が”１”（例えば、保持回路１１０に＋３Ｖの電位が蓄えられている）の時、つまり参照データと記憶データが不一致の場合、第２のトランジスタ１２２および第３のトランジスタ１２４が導通状態となり、第４のトランジスタ１３２および第５のトランジスタ１３４が非導通状態となる。このため、第１の演算回路１２０は導通状態、第２の演算回路１３０は非導通状態であり、出力信号線１５５と固定電位が電気的に接続されるため、出力信号線１５５にプリチャージされた電位が変動する。
【００５３】
参照データ（Ｄｒｅｆ）の値が”１”（例えば、第２の入力信号線１５２に＋３Ｖの電位が加わっている）、記憶データ（Ｄｍｅｍ）の値が”０”  （例えば、保持回路１１０に０Ｖの電位が蓄えられている）の時、つまり参照データと記憶データが不一致の場合、第２のトランジスタ１２２および第３のトランジスタ１２４は非導通状態となり、第４のトランジスタ１３２および第５のトランジスタ１３４が導通状態となる。このため、第１の演算回路１２０は非導通状態、第２の演算回路１３０は導通状態であり、出力信号線１５５と固定電位が電気的に接続されるため、出力信号線１５５にプリチャージされた電位が変動する。
【００５４】
参照データ（Ｄｒｅｆ）の値が”１”（例えば、第２の入力信号線１５２に＋３Ｖの電位が加わっている）、記憶データ（Ｄｍｅｍ）の値が”１”  （例えば、保持回路１１０に＋３Ｖの電位が蓄えられている）の時、つまり参照データと記憶データが一致する場合、第２のトランジスタ１２２および第５のトランジスタ１３４が非導通状態となり、第３のトランジスタ１２４および第４のトランジスタ１３２が導通状態となる。これにより、第１の演算回路１２０および第２の演算回路１３０は非導通状態となり、出力信号線１５５と固定電位は電気的に接続されないため、出力信号線１５５にプリチャージされた電位は変動しない。
【００５５】
そして、前述の出力信号線１５５に電位変動が生じたか否かを検出することで、参照データ（Ｄｒｅｆ）と記憶データ（Ｄｍｅｍ）が一致するか否かを判断することができる。
【００５６】
なお、本明細書で図１（Ａ）のように２つの演算回路（第１の演算回路１２０および第２の演算回路１３０）を用いている理由について、以下にて説明する。
【００５７】
例えば、比較回路に演算回路が第１の演算回路１２０のみの場合、記憶データ（Ｄｍｅｍ）が”１”で参照データ（Ｄｒｅｆ）が”０”の時、つまり、記憶データ（Ｄｍｅｍ）と参照データ（Ｄｒｅｆ）が異なる場合、点線四角部１６０のように第２のトランジスタ１２２および第３のトランジスタ１２４は共に”ｐａｓｓ”となって出力信号線１５５にプリチャージされた電位が変動し、該電位変動に基づいて記憶データ（Ｄｍｅｍ）と参照データ（Ｄｒｅｆ）が等しいか否かの判断が下される。
【００５８】
これに対し、前述と同様に記憶データ（Ｄｍｅｍ）と参照データ（Ｄｒｅｆ）が異なる場合であっても、記憶データ（Ｄｍｅｍ）が”０”で参照データ（Ｄｒｅｆ）が”１”の時は、図１（Ｂ）の点線四角部１６２のように第２のトランジスタ１２２および第３のトランジスタ１２４は共に”×”となり、出力信号線１５５にプリチャージされた電位は変動しない。
【００５９】
このように、１つの演算回路のみを用いた場合、記憶データ（Ｄｍｅｍ．）と参照データ（Ｄｒｅｆ．）が一致しない場合において誤動作（つまり、比較結果が正しく出されない。）の原因となる。
【００６０】
これに対し、本実施の形態のように、２つの演算回路（第１の演算回路１２０および第２の演算回路１３０）を併用することにより、図１（Ｂ）の点線四角部１６４のように、第１の演算回路１２０と第２の演算回路の１３０の演算結果が異なる状態（つまり、第１の演算回路１２０が”ｐａｓｓ”の場合は第２の演算回路１３０が”×”であり、第１の演算回路１２０が”×”の場合は第２の演算回路１３０が”ｐａｓｓ”）となるため、前述のような問題が生じない。
【００６１】
以上が本実施の形態における半導体装置の駆動方法例の説明である。
【００６２】
このように、本実施の形態における半導体装置の例のように、記憶データを蓄える保持回路１１０に備えられた第１のトランジスタ１００としてＯＳトランジスタを用いることにより、第１のトランジスタ１００でのリーク電流を極めて小さくすることができるため、保持回路１１０に記憶されたデータの変動を抑制することができる。さらに、メモリセルに記憶されたデータの変動を抑制することにより、メモリセルにデータを保持させながら電源供給を適宜停止することができるため、消費電力を低減することができる。
【００６３】
また、本実施の形態のように、２つの演算回路（第１の演算回路１２０および第２の演算回路１３０）および、２つの演算回路の活性状態を制御するスイッチング素子１４０を用いる事により、演算回路で処理を行う必要が無い場合にスイッチング素子１４０をオフ状態とすることにより、２つの演算回路における電力消費を抑制することができるため、半導体装置の消費電力を低減することができる。
【００６４】
なお、スイッチング素子１４０として、本実施の形態中にて記載した、オフ状態におけるリーク電流の極めて小さいＯＳトランジスタを用いることにより、第１の演算回路１２０および第２の演算回路１３０での電力消費を更に抑制する事ができるため好ましい。
【００６５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００６６】
（実施の形態２）
本実施の形態では、先の実施の形態にて記載した半導体装置を用いた、複数ビットのデータ判別が可能な記憶装置の回路構成例および駆動方法について説明する。
【００６７】
＜記憶装置の回路構成＞
本実施の形態における記憶装置の回路構成例を図５を用いて説明する。なお、図５において、各々の半導体装置１８０に記載されている括弧内の数値は、行および列を意味する。例えば１８０（１，ｎ）であれば、１行目、且つ、ｎ列目の半導体装置１８０を意味する。
【００６８】
図５に示す記憶装置は、先の実施の形態１にて説明した半導体装置１８０がアレイ状に設置されたＣＡＭＲＡＭの概念を示す図である。ＣＡＭＲＡＭは、半導体装置に記憶された記憶データと外部から入力される参照データが、特定の行のすべてにおいて一致しているか否かを検出する記憶装置である。
【００６９】
図５に示す記憶装置は、半導体装置１８０がｍ行×ｎ列（ｍ、ｎは２以上の自然数）設置されており、また、ｎ本のビット線ＢＬと、ｎ本のプログラマブルビット線ＰＢＬと、ｎ本のイネーブル線ＥＮＬと、ｍ本のストア線ＳＴＬと、ｍ本のマッチ線ＭＬと、検出回路５００を備えている。
【００７０】
ｍ行×ｎ列の半導体装置１８０のそれぞれは、図１に示す構成の半導体装置を適用することができる。そして、第１の入力信号線１５１を介してプログラマブルビット線ＰＢＬから入力される記憶データおよび、第２の入力信号線１５２を介してビット線ＢＬから入力される参照データに応じて、出力信号線１５５に接続されたマッチ線ＭＬの電位を変動させる機能を有している。
【００７１】
ｎ本のプログラマブルビット線ＰＢＬのそれぞれは、同一列の半導体装置１８０の各々に電気的に接続されている。例えば、１列目のプログラマブルビット線ＰＢＬ（１）は、１列目に設置された半導体装置である１８０（１，１）〜１８０（ｍ，１）に電気的に接続されている。そして、各々の半導体装置の備える第１の入力信号線１５１を介して、保持回路１１０内の第１のトランジスタ１００に、記憶データ（Ｄｍｅｍ）に対応した電位を与える。
【００７２】
ｎ本のビット線ＢＬのそれぞれは、同一列の半導体装置１８０の各々に電気的に接続されている。例えば、１列目のビット線ＢＬ（１）は、１列目に設置された半導体装置である１８０（１，１）〜１８０（ｍ，１）に電気的に接続されている。そして、各々の半導体装置の備える第２の入力信号線１５２を介して、第２のトランジスタ１２２および第４のトランジスタ１３２に参照データ（Ｄｒｅｆ）に対応した電位を与える。
【００７３】
ｎ本のイネーブル線ＥＮＬのそれぞれは、同一列の半導体装置１８０の各々に電気的に接続されている。例えば、１列目のイネーブル線ＥＮＬ（１）は、１列目に設置された半導体装置である１８０（１，１）〜１８０（ｍ，１）に電気的に接続されている。そして、各々の半導体装置の備える第２の制御信号線１５４を介して、スイッチング素子１４０に動作状態を決定する電気信号（電位）を与える。
【００７４】
ｍ本のストア線ＳＴＬのそれぞれは、同一行の半導体装置１８０の各々に電気的に接続されている。例えば、１行目のストア線ＳＴＬ（１）は、１行目に設置された半導体装置である１８０（１，１）〜１８０（１，ｎ）に電気的に接続されている。そして、各々の半導体装置の備える第１の制御信号線１５３を介して、第１のトランジスタ１００に動作状態（オンオフ状態）を決定する電気信号（電位）を与える。
【００７５】
ｍ本のマッチ線ＭＬのそれぞれは、同一行の半導体装置１８０の各々に電気的に接続されている。例えば、１行目のマッチ線ＭＬ（１）は、１行目に設置された半導体装置である１８０（１，１）〜１８０（１，ｎ）に電気的に接続されている。そして、各々のマッチ線ＭＬは検出回路５００と電気的に接続されている。
【００７６】
検出回路５００は、各々のマッチ線ＭＬにおける電位の変動を検出する機能を有しており、マッチ線ＭＬの電位の変動が検出された場合、外部に第１の信号（１本のマッチ線ＭＬに電気的に接続された複数の半導体装置のうち、少なくとも１つ以上の半導体装置において記憶データと参照データが異なることを伝える信号）を出力し、マッチ線ＭＬの電位の変動が検出されない場合、外部に第１の信号とは異なる第２の信号（１本のマッチ線ＭＬに電気的に接続された複数の半導体装置の全てにおいて、記憶データと参照データが一致していることを伝える信号）を出力する機能を有している。また、マッチ線ＭＬを決められた電位にプリチャージする機能も有している。
【００７７】
以上が本実施の形態における記憶装置の回路構成例の説明である。
【００７８】
＜記憶装置の駆動方法＞
本実施の形態に記載する記憶装置の駆動方法の一例について説明する。
【００７９】
まず、ｎ本のイネーブル線ＥＮＬに低電位ＶＬ（例えば０Ｖ）を印加して、全ての半導体装置１８０の演算回路を非活性状態とした後に、ｎ本のプログラマブルビット線ＰＢＬのそれぞれに、記憶データに対応する電位（電荷）を印加し、ｍ本のストア線ＳＴＬに高電位（例えば５Ｖ）を印加する。これにより、各々の半導体装置の保持回路１１０に、記憶データに対応する電位（電荷）が加わる。その後、ｍ本のストア線ＳＴＬに低電位（例えば０Ｖ）を印加することで、保持回路１１０中の容量素子１０２に、記憶データに対応する電位（電荷）を蓄えられる（実施の形態１にて記載した書き込み動作に対応）。なお、実施の形態１にて記載したとおり、半導体装置１８０はリーク電流が極めて小さく、記憶データに対応する電位（電荷）のリークも極めて小さいため、記憶データに対応する電位（電荷）を定期的に書き込む動作（いわゆるリフレッシュ動作）などを行う必要がないため、記憶装置の消費電力を低減できる。また、容量素子１０２に記憶データに対応する電位（電荷）を蓄えた後に、停電等により装置の電源が意図せずオフ状態になった場合においても、第１のトランジスタ１００はオフ状態（ゲート電極およびソース電極間に加わる電位がしきい値電圧以下の状態）となるため、容量素子１０２に蓄えられた、記憶データに対応する電位（電荷）は消失することがない。
【００８０】
次に、検出回路５００によりｍ本のマッチ線ＭＬに電位をプリチャージ（例えば５Ｖ）した後、比較処理を行う列のイネーブル線ＥＮＬに高電位（例えば５Ｖ）を印加して、比較処理を行う必要のある列の比較回路１３５を活性状態とする。なお、比較処理を行う必要のない列のイネーブル線ＥＮＬは低電位（例えば０Ｖ）のままであり、比較回路１３５を非活性状態に保つことができるため、記憶装置の消費電力を低減することができる。
【００８１】
次に、ｎ本のビット線ＢＬのそれぞれに、参照データに対応する電位（電荷）を印加する。これにより、比較回路１３５が活性状態となっている半導体装置において、比較回路１３５にて記憶データと参照データが一致しているか否かの演算処理が行われる（実施の形態１にて記載した比較動作に対応）。そして、記憶データと参照データが異なっている半導体装置においては、実施の形態１の比較動作にて記載したとおり、出力信号線１５５の電位が変動する。
【００８２】
次に、検出回路５００において、ｍ本のマッチ線ＭＬのそれぞれにおいて電位が変動したか否かの検出（以下、検出処理と記載する場合もある）が行われる。例えば、図５のようにｍ行×ｎ列の半導体装置を有する記憶装置において、１行目、且つ、１列目の半導体装置で記憶データと参照データが一致せず、半導体装置１８０（１，１）の出力信号線１５５の電位が変動した場合、１行目のマッチ線ＭＬ（１）の電位が変動するため、検出回路５００は、１行目の半導体装置１８０（１，１）〜半導体装置１８０（１，ｍ）の少なくともいずれか一において記憶データと参照データが不一致であったと判断し、外部に第１の信号（１本のマッチ線ＭＬに電気的に接続された複数の半導体装置のうち、少なくとも１つ以上の半導体装置において記憶データと参照データが異なることを伝える信号）を出力する。また、１行全ての半導体装置において記憶データと参照データが一致する場合は、マッチ線ＭＬの電位は変動しないため、外部に第１の信号とは異なる第２の信号（１本のマッチ線ＭＬに電気的に接続された複数の半導体装置の全てにおいて、記憶データと参照データが一致していることを伝える信号）を出力する。
【００８３】
以上が本実施の形態における記憶装置の駆動方法例の説明である。
【００８４】
（実施の形態３）
本実施の形態では、先の実施の形態にて記載した、第１のトランジスタ１００やスイッチング素子１４０に用いることのできるＯＳトランジスタの作製方法について、図３を用いて以下の文章にて説明するとともに、ＯＳトランジスタの諸特性について説明する。
【００８５】
まず、基板３００上に酸化物半導体層３０２を形成する（図３（Ａ）参照）。
【００８６】
基板３００としては、例えば、ガラス基板（バリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板等）、絶縁体でなる基板（セラミック基板、石英基板、サファイア基板等）、結晶化ガラス基板、プラスチック基板、または、半導体基板（シリコン基板等）を用いることができる。
【００８７】
また、基板３００上に下地層を形成してもよい。下地層は基板３００からの不純物拡散を防止するものであり、プラズマＣＶＤ法などのＣＶＤ法、ＰＶＤ法及びスパッタリング法などの既知の方法を用いて、酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、酸化アルミニウム（ＡｌＯ２）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒化酸化アルミニウム（ＡｌＮＯ）などを形成すればよい。なお、下地層は、単層構造、積層構造のどちらであってもよく、積層構造とする場合は、前述の膜を組み合わせて形成すればよい。また、下地層の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることが望ましい。１０ｎｍより薄い膜厚では、成膜装置に起因した基板面内の不均一な膜厚分布により、下地層が形成されない領域が発生する可能性がある。また、５００ｎｍより厚い膜厚は、成膜時間や生産コストの増加に繋がる懸念がある。
【００８８】
酸化物半導体層３０２を形成する方法としては、まず基板３００上にスパッタリングなどのＰＶＤ法や、ＣＶＤ法などにより酸化物半導体膜を形成し、当該酸化物半導体膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて酸化物半導体膜の不要部分を選択的に除去して、酸化物半導体層３０２を形成すればよい。
【００８９】
なお、酸化物半導体膜のエッチングとしてドライエッチングを用いる場合、エッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【００９０】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【００９１】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【００９２】
なお、酸化物半導体膜の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体膜を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
【００９３】
また、酸化物半導体膜は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。したがって、スパッタリング法などを用いて作製することが好ましい。
【００９４】
酸化物半導体膜の成膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００９５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００９６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）あるいはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１００】
また、ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体膜を成膜することが可能である。
【０１０１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１０２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では高い移動度が得られている（Ｅｒｉ  Ｆｕｋｕｍｏｔｏ，Ｔｏｓｈｉａｋｉ  Ａｒａｉ，Ｎａｒｉｈｉｒｏ  Ｍｏｒｏｓａｗａ，Ｋａｚｕｈｉｋｏ  Ｔｏｋｕｎａｇａ，Ｙａｓｕｈｉｒｏ  Ｔｅｒａｉ，Ｔａｋａｓｈｉｇｅ  Ｆｕｊｉｍｏｒｉ，Ｔａｔｓｕｙａ  Ｓａｓａｏｋａ、「Ｈｉｇｈ  Ｍｏｂｉｌｉｔｙ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＴＦＴ  ｆｏｒ  Ｃｉｒｃｕｉｔ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ＡＭ−ＯＬＥＤ」、ＩＤＷ’１０、ｐ．６３１−ｐ６３４）。
【０１０３】
半導体層（少なくとも、チャネル形成領域）としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０１０４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜時に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０１０５】
なお、前述では半導体層（少なくともチャネル形成領域）としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについての説明を行ったが、半導体層（少なくともチャネル形成領域）としてＩｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについても、酸化物半導体層中のバルク内欠陥密度を低減することにより移動度を上げることができる。
【０１０６】
前述の酸化物半導体を用いて形成した酸化物半導体層３０２は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１０７】
なお、好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。ＣＡＡＣ−ＯＳの構造等についての具体的な内容は、実施の形態４にて記載する。
【０１０８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１０９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【０１１０】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１１１】
【数１】
0006013773.tif 000002
【０１１２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１１３】
酸化物半導体膜をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体膜の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。被処理物を熱しながら酸化物半導体膜を成膜することにより、酸化物半導体膜に取り込まれる水素や水などの不純物を低減することができ、電界効果移動度を向上させる効果が見込める。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水分などの不純物を除去することができるため、酸化物半導体膜中の不純物濃度を低減できる。
【０１１４】
スパッタリング法により成膜する際の各種設定条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体膜を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１１５】
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜面の付着物を除去することが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１１６】
なお、前述の方法により形成された酸化物半導体層３０２には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、脱水化または脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
【０１１７】
酸化物半導体層３０２に第１の加熱処理を行うことで、酸化物半導体層３０２中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１１８】
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１９】
第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２０】
また、第１の加熱処理を行った酸化物半導体層３０２に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体層３０２中に酸素を供給して、第１の加熱処理の際に酸化物半導体層３０２中に生じた酸素欠損を補填する目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層３０２を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０１２１】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ未満、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性ガス雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０１２２】
なお、第２の加熱処理に用いる熱処理装置およびガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化または脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
【０１２３】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理（上述の第１および第２の熱処理以外に、後述の第３の熱処理も含む）することにより、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去し、酸化物半導体膜中の酸素欠損を補填することができ、電界効果移動度を向上させる効果が見込める。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去、過酸素化による酸素欠損の低減のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。
【０１２４】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成された、半導体層（少なくともチャネル形成領域）としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタでは、しきい値電圧がマイナスシフトしてしまう傾向があるが、基板を意図的に加熱（１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上）して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消され、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動くことが観測されている。
【０１２５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。
【０１２６】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０１２７】
このように、基板を意図的に加熱して成膜する及び／又は成膜後に熱処理等の処理を行うことで高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０１２８】
なお、酸化物半導体膜の成膜後、酸化物半導体層３０２の形成後のいずれか一以上において、酸化物半導体層３０２（または、酸化物半導体膜）に酸素注入処理を行い、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０１２９】
ここで、酸素注入処理とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を酸化物半導体層３０２（または、酸化物半導体膜）のバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層３０２やゲート絶縁層３０６に含まれる酸素を、化学量論的組成比より多くすることができる。
【０１３０】
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０１３１】
なお、上述の酸化物半導体膜への酸素イオンの注入は、第２の加熱処理と同様に、酸化物半導体膜中に酸素を補充する加酸素化処理と言える。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０１３２】
次に、基板３００上および酸化物半導体層３０２上に、ソース電極（またはドレイン電極）３０４ａおよびドレイン電極（またはソース電極）３０４ｂを形成する（図３（Ｂ）参照）。
【０１３３】
ソース電極（またはドレイン電極）３０４ａおよびドレイン電極（またはソース電極）３０４ｂを形成する方法としては、まず基板３００上および酸化物半導体層３０２上に抵抗加熱蒸着やスパッタリングなどのＰＶＤ法により導電層を形成し、当該導電層上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電層の不要部分を選択的に除去して、ソース電極（またはドレイン電極）３０４ａおよびドレイン電極（またはソース電極）３０４ｂを形成すればよい。なお、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムから選ばれた元素や、上述した元素を主成分とする合金等を用いることができる。
【０１３４】
なお、導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜によりアルミニウム膜を挟んだ３層構造、モリブデン膜によりアルミニウム膜を挟んだ３層構造などが挙げられる。
【０１３５】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１３６】
次に、酸化物半導体層３０２、ソース電極（またはドレイン電極）３０４ａ上およびドレイン電極（またはソース電極）３０４ｂ上にゲート絶縁層３０６を形成する（図３（Ｃ）参照）。
【０１３７】
ゲート絶縁層３０６を形成する方法としては、酸化物半導体層３０２上、ソース電極（またはドレイン電極）３０４ａ上およびドレイン電極（またはソース電極）３０４ｂ上にＰＶＤ法やＣＶＤ法などにより絶縁膜を形成すればよい。また、図３（Ｃ）ではゲート絶縁層３０６はパターン形成処理が行われていないが、パターン形成処理を行う場合は、当該絶縁膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて絶縁膜の不要部分を選択的に除去すればよい。
【０１３８】
なお、絶縁膜の材料としては、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いることができる。また、ゲート絶縁層３０６は、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層３０６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。
【０１３９】
また、ゲート絶縁層３０６の厚さは特に限定されないが、トランジスタを微細化する場合には、トランジスタの動作を確保するために薄くすることが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。例えば、絶縁膜として酸化シリコンを３０ｎｍ成膜した上に酸化アルミニウムを１０ｎｍ成膜した積層膜を用いて、ゲート絶縁層３０６を形成すればよい。
【０１４０】
ゲート絶縁層３０６は、水素、水などの不純物を混入させない方法で成膜した膜を用いて形成することが好ましい。ゲート絶縁層３０６に水素、水などの不純物が含まれると、前述の工程にて形成された酸化物半導体層３０２に水素、水などの不純物が浸入する、水素や水などの不純物により酸化物半導体層３０２中の酸素が引き抜きかれる、などによって酸化物半導体層３０２のチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層３０６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜することが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０１４１】
なお、酸化物半導体層３０２に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層３０２と接するゲート絶縁層３０６を形成する場合には、酸化物半導体層３０２との界面の状態を良好に保つことができる。これは、ゲート絶縁層３０６の形成に用いる１３族元素および酸素を含む材料と、酸化物半導体層３０２の形成に用いる酸化物半導体材料との相性が良いことによる。例えば、酸化ガリウムを用いたゲート絶縁層３０６を酸化物半導体層３０２と接して設けることにより、酸化物半導体層３０２とゲート絶縁層３０６との界面における水素のパイルアップを低減することができる。
【０１４２】
また、酸化アルミニウムをゲート絶縁層３０６として用いる場合、酸化アルミニウムは水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層３０２への水分浸入防止という点においても好ましい。加えて、酸化アルミニウムは酸素を透過させにくいという特性も有しているため、後の工程にて行う第３の加熱処理の際に、ゲート絶縁層３０６中に含まれる酸素（過剰酸素を含む）がゲート電極３０８側に放出されることを抑制し、酸化物半導体層３０２中の酸素欠損を効果的に補填することができる。
【０１４３】
なお、上述のように、ゲート絶縁層３０６の膜厚を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するためには、ゲート絶縁層３０６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層３０６に用いることで、ゲート絶縁層３０６の電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１４４】
また、ゲート絶縁層３０６は、酸素を化学量論的組成比よりも多く含むことが好ましい。例えば、ゲート絶縁層３０６として酸化珪素を用いた場合は、化学量論的組成比はＳｉＯ２＋α（０＜α＜１）と表すことができる。また、酸化ガリウムを用いた場合はＧａ２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。
【０１４５】
なお、ゲート絶縁層３０６形成後（またはゲート絶縁層３０６の形成に用いる絶縁膜形成後）、ゲート絶縁層３０６（またはゲート絶縁層３０６の形成に用いる絶縁膜）に酸素注入処理を行ってもよい。また、前述の酸化物半導体層３０２への酸素注入処理を、ゲート絶縁層３０６（またはゲート絶縁層３０６の形成に用いる絶縁膜）に酸素注入処理を行う際に同時に行ってもよい。
【０１４６】
ゲート絶縁層３０６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の加熱処理を行うことが望ましい。第３の加熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下とすることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の加熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層３０２に接する膜、例えばゲート絶縁層３０６が酸素を含む場合、酸化物半導体層３０２に酸素を供給し、該酸化物半導体層３０２の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、酸化物半導体層３０２に接して酸素を含む下地膜などがある場合は、下地膜側からも酸素欠損を補填することができる。
【０１４７】
なお、本実施の形態では、ゲート絶縁層３０６の形成後に第３の加熱処理を行っているが、第３の加熱処理のタイミングはこれに限定されない。例えば、ゲート電極３０８の形成後や、ゲート電極３０８として用いる導電膜を形成した後に第３の加熱処理を行っても良い。
【０１４８】
上述のように、第３の加熱処理を適用することで、酸化物半導体層３０２を、水素原子を含む物質が極力含まれないように高純度化することができる。
【０１４９】
次に、ゲート絶縁層３０６上にゲート電極３０８を形成する（図３（Ｄ）参照）。
【０１５０】
ゲート電極３０８を形成する方法としては、まず、ゲート絶縁層３０６上に抵抗加熱蒸着やスパッタリング等のＰＶＤ法により導電膜を形成し、当該導電膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電膜の不要部分を選択的に除去して、ゲート電極３０８を形成すればよい。
【０１５１】
なお、導電膜の材料としては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、マグネシウム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。なお、ゲート電極３０８は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。
【０１５２】
また、その厚さは特に限定されないが、厚くしすぎると半導体装置の生産性低下の要因となりうるため、１０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上５００ｎｍ以下とすることが望ましい。例えば、導電膜としてチタンを１００ｎｍ成膜した上にアルミニウムを３００ｎｍ成膜した積層膜を用いて、ゲート電極３０８を形成すればよい。
【０１５３】
以上の工程により、本実施の形態の第１のトランジスタ１００およびスイッチング素子１４０に用いることのできるＯＳトランジスタが完成する。なお、ゲート電極３０８形成後に、図３（Ｄ）のように、ゲート絶縁層３０６上およびゲート電極３０８上に絶縁膜３１０を形成してもよい。
【０１５４】
なお、図３では、ソース電極（またはドレイン電極）３０４ａおよびドレイン電極（またはソース電極）３０４ｂが酸化物半導体層３０２の上に接する、トップコンタクト型の順スタガ型構造の作製方法を一例として挙げているが、本実施の形態のＯＳトランジスタは、当該構造に限定されることはない。例えば、図４（Ａ）に示すボトムコンタクト型の順スタガ構造や、図４（Ｂ）に示すトップコンタクト型の逆スタガ構造や、図４（Ｃ）に示すボトムコンタクト型の逆スタガ構造であってもよい。
【０１５５】
また、本実施の形態の第１のトランジスタ１００およびスイッチング素子１４０に用いることのできるＯＳトランジスタは、図１２に示すコプラナー型であってもよい。図１２はコプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図１２（Ａ）にトランジスタの上面図を示す。また、図１２（Ｂ）に図１２（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０１５６】
図１２（Ｂ）に示すトランジスタは、基板１５００と、基板１５００上に設けられた下地絶縁層１５０２と、下地絶縁層１５０２の周辺に設けられた保護絶縁層１５０４と、下地絶縁層１５０２および保護絶縁層１５０４上に設けられた高抵抗領域１５０６ａおよび低抵抗領域１５０６ｂを有する酸化物半導体層１５０６と、酸化物半導体層１５０６上に設けられたゲート絶縁層１５０８と、ゲート絶縁層１５０８を介して酸化物半導体層１５０６と重畳して設けられたゲート電極１５１０と、ゲート電極１５１０の側面と接して設けられた側壁絶縁層１５１２と、少なくとも低抵抗領域１５０６ｂと接して設けられた一対の電極１５１４と、少なくとも酸化物半導体層１５０６、ゲート電極１５１０および一対の電極１５１４を覆って設けられた層間絶縁層１５１６と、層間絶縁層１５１６に設けられた開口部を介して少なくとも一対の電極１５１４の一方と接続して設けられた配線１５１８を有する。
【０１５７】
図１２に示すコプラナー型のトランジスタの酸化物半導体層１５０６としては、先の実施の形態にて記載した酸化物半導体層３０２と同じ材料を用いることができる。また、その他の構成要素については、公知の技術および材料を用いて適宜形成すればよい。
【０１５８】
なお、図示しないが、層間絶縁層１５１６および配線１５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁層１５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０１５９】
本実施の形態により作製されるＯＳトランジスタはオフ電流が極めて小さく、また、高い電界効果移動度を有している。なお、本実施の形態にて用いた酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１６０】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式にて表現できる。
【０１６１】
【数２】
0006013773.tif 000003
【０１６２】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式にて表現できる。
【０１６３】
【数３】
0006013773.tif 000004
【０１６４】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式にて表現できる。
【０１６５】
【数４】
0006013773.tif 000005
【０１６６】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式のようになる。
【０１６７】
【数５】
0006013773.tif 000006
【０１６８】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１６９】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１７０】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、以下の式にて表現できる。
【０１７１】
【数６】
0006013773.tif 000007
【０１７２】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０１７３】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図７に示す。なお、計算にはシノプシス社製ソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１７４】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１７５】
図７で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０１７６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図８乃至図１０に示す。なお、計算に用いたトランジスタの断面構造を図１１に示す。図１１に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１４０３ａおよび半導体領域１４０３ｃを有する。半導体領域１４０３ａおよび半導体領域１４０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１７７】
図１１（Ａ）に示すトランジスタは、下地絶縁層１４０１と、下地絶縁層１４０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁層１４０２の上に形成される。トランジスタは半導体領域１４０３ａ、半導体領域１４０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１４０３ｂと、ゲート電極１４０５を有する。ゲート電極１４０５の幅を３３ｎｍとする。
【０１７８】
ゲート電極１４０５と半導体領域１４０３ｂの間には、ゲート絶縁層１４０４を有し、また、ゲート電極１４０５の両側面には側壁絶縁層１４０６ａおよび側壁絶縁層１４０６ｂ、ゲート電極１４０５の上部には、ゲート電極１４０５と他の配線との短絡を防止するための絶縁物１４０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域１４０３ａおよび半導体領域１４０３ｃに接して、ソース１４０８ａおよびドレイン１４０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１７９】
図１１（Ｂ）に示すトランジスタは、下地絶縁層１４０１と、酸化アルミニウムよりなる埋め込み絶縁層１４０２の上に形成され、半導体領域１４０３ａ、半導体領域１４０３ｃと、それらに挟まれた真性の半導体領域１４０３ｂと、幅３３ｎｍのゲート電極１４０５とゲート絶縁層１４０４と側壁絶縁層１４０６ａおよび側壁絶縁層１４０６ｂと絶縁物１４０７とソース１４０８ａおよびドレイン１４０８ｂを有する点で図１１（Ａ）に示すトランジスタと同じである。
【０１８０】
図１１（Ａ）に示すトランジスタと図１１（Ｂ）に示すトランジスタの相違点は、側壁絶縁層１４０６ａおよび側壁絶縁層１４０６ｂの下の半導体領域の導電型である。図１１（Ａ）に示すトランジスタでは、側壁絶縁層１４０６ａおよび側壁絶縁層１４０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１４０３ａおよび半導体領域１４０３ｃであるが、図１１（Ｂ）に示すトランジスタでは、真性の半導体領域１４０３ｂである。すなわち、半導体領域１４０３ａ（半導体領域１４０３ｃ）とゲート電極１４０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域と言い、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁層１４０６ａ（側壁絶縁層１４０６ｂ）の幅と同じである。
【０１８１】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製ソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図８は、図１１（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１８２】
図８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図８（Ｂ）は１０ｎｍとしたものであり、図８（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１８３】
図９は、図１１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図９（Ｂ）は１０ｎｍとしたものであり、図９（Ｃ）は５ｎｍとしたものである。
【０１８４】
また、図１０は、図１１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１０（Ｂ）は１０ｎｍとしたものであり、図１０（Ｃ）は５ｎｍとしたものである。
【０１８５】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０１８６】
なお、移動度μのピークは、図８では８０ｃｍ２／Ｖｓ程度であるが、図９では６０ｃｍ２／Ｖｓ程度、図１０では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０１８７】
以上が、先の実施の形態にて記載した、第１のトランジスタ１００やスイッチング素子１４０に用いることのできるＯＳトランジスタの作製方法およびＯＳトランジスタの諸特性について説明である。
【０１８８】
（実施の形態４）
本実施の形態では、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜についての説明を行う。
【０１８９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１９０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１９１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１９２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１９３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１９４】
（実施の形態５）
本実施の形態では、先の実施の形態で説明した記憶装置を電子機器に適用する場合について、図６を用いて説明する。本実施の形態では、携帯型の情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルカメラなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１９５】
図６（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。筐体９０１、筐体９０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１９６】
なお、第１の表示部９０３ａおよび第２の表示部９０３ｂはタッチ入力機能を有するパネルとなっており、例えば図６（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により入力方法を選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図６（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１９７】
また、図６（Ａ）に示す携帯型の情報端末は、図６（Ａ）の右図のように、第１の表示部９０３ａを備える筐体９０１と、第２の表示部９０３ｂを備える筐体９０２を分離することができる。このため、必要に応じて筐体９０１のみ、または筐体９０２のみを取り外して、より軽量な携帯型の情報端末として用いることができる。
【０１９８】
図６（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１９９】
また、図６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２００】
さらに、図６（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２０１】
図６（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１および筐体９１２には、それぞれ表示部９１３および表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２０２】
図６（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１およびリモコン操作機９２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２０３】
図６（Ｄ）は、デジタルカメラであり、本体９３１、操作スイッチ９３２、バッテリー９３３などを備えており、また、背面には表示部（本体の裏面にあるため図示しない）などを備えている。本体９３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２０４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２０５】
１００        第１のトランジスタ
１０２        容量素子
１０４        フローティングノード
１１０        保持回路
１２０        第１の演算回路
１２２        第２のトランジスタ
１２４        第３のトランジスタ
１３０        第２の演算回路
１３２        第４のトランジスタ
１３４        第５のトランジスタ
１３５        比較回路
１４０        スイッチング素子
１５１        第１の入力信号線
１５２        第２の入力信号線
１５３        第１の制御信号線
１５４        第２の制御信号線
１５５        出力信号線
１６０        点線四角部
１６２        点線四角部
１６４        点線四角部
１８０        半導体装置
３００        基板
３０２        酸化物半導体層
３０４ａ      ソース電極（またはドレイン電極）
３０４ｂ      ドレイン電極（またはソース電極）
３０６        ゲート絶縁層
３０８        ゲート電極
３１０        絶縁膜
５００        検出回路
９０１        筐体
９０２        筐体
９０３ａ      第１の表示部
９０３ｂ      第２の表示部
９０４        選択ボタン
９０５        キーボード
９１１        筐体
９１２        筐体
９１３        表示部
９１４        表示部
９１５        軸部
９１６        電源
９１７        操作キー
９１８        スピーカー
９２１        筐体
９２２        表示部
９２３        スタンド
９２４        リモコン操作機
９３１        本体
９３２        操作スイッチ
９３３        バッテリー
１４０１      下地絶縁層
１４０２      埋め込み絶縁層
１４０３ａ    半導体領域
１４０３ｂ    半導体領域
１４０３ｃ    半導体領域
１４０４      ゲート絶縁層
１４０５      ゲート電極
１４０６ａ    側壁絶縁層
１４０６ｂ    側壁絶縁層
１４０７      絶縁物
１４０８ａ    ソース
１４０８ｂ    ドレイン
１５００      基板
１５０２      下地絶縁層
１５０４      保護絶縁層
１５０６      酸化物半導体層
１５０６ａ    高抵抗領域
１５０６ｂ    低抵抗領域
１５０８      ゲート絶縁層
１５１０      ゲート電極
１５１２      側壁絶縁層
１５１４      電極
１５１６      層間絶縁層
１５１８      配線
【図１】
0006013773.tif 000008
【図２】
0006013773.tif 000009
【図３】
0006013773.tif 000010
【図４】
0006013773.tif 000011
【図５】
0006013773.tif 000012
【図６】
0006013773.tif 000013
【図７】
0006013773.tif 000014
【図８】
0006013773.tif 000015
【図９】
0006013773.tif 000016
【図１０】
0006013773.tif 000017
【図１１】
0006013773.tif 000018
【図１２】
0006013773.tif 000019