(57)【特許請求の範囲】
【請求項１】
自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの遅延量を変化させるループ遅延量可変手段と、
前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う周波数制御ループと
を具備する自励発振型Ｄ級アンプ。
【請求項２】
前記周波数制御ループが、前記取り出した信号の周波数および位相を前記基準周波数信号に同期させる周波数位相同期ループである請求項１記載の自励発振型Ｄ級アンプ。
【請求項３】
前記周波数制御ループが、位相同期制御を伴わない周波数制御ループである請求項１記載の自励発振型Ｄ級アンプ。
【請求項４】
自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの遅延量を変化させるループ遅延量可変手段と、
前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う周波数制御ループと
を具備する自励発振型Ｄ級アンプ。
【請求項５】
前記自励発振型Ｄ級アンプが前記自励発振ループの帰還信号の位相回転による正帰還により自励発振するものであり、
前記ループ遅延量可変手段が前記自励発振ループに配置された可変遅延要素であり、
前記周波数制御ループが前記比較結果に応じて前記可変遅延要素の遅延量を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである
請求項１から４のいずれか１つに記載の自励発振型Ｄ級アンプ。
【請求項６】
前記自励発振型Ｄ級アンプがアナログ入力信号および前記自励発振ループの帰還信号を積分する積分回路と、該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振するものであり、
前記ループ遅延量可変手段が前記ヒステリシスコンパレータであり、
前記周波数制御ループが前記比較結果に応じて前記ヒステリシスコンパレータの基準電圧を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである
請求項１から４のいずれか１つに記載の自励発振型Ｄ級アンプ。
【請求項７】
自励発振型Ｄ級アンプの自励発振周波数を制御する方法であって、
前記自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの遅延量を変化させるループ遅延量可変手段を配置し、
前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う自励発振型Ｄ級アンプの自励発振周波数制御方法。
【請求項８】
自励発振型Ｄ級アンプの自励発振周波数を制御する方法であって、
前記自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの遅延量を変化させるループ遅延量可変手段を配置し、
前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う自励発振型Ｄ級アンプの自励発振周波数制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は自励発振型Ｄ級アンプおよび自励発振型Ｄ級アンプの自励発振周波数制御方法に関し、自励発振周波数を安定化できるようにしたものである。
【背景技術】
【０００２】
Ｄ級アンプには他励発振型と自励発振型がある。自励発振型は他励発振型に比べて可聴周波数での帰還量を大きくできるためオーディオ性能面で有利である。自励発振型Ｄ級アンプは自励発振ループを具えて自励発振する。自励発振ループに自励発振を生じさせる方式として、自励発振ループの帰還信号の位相回転により正帰還を生じさせて自励発振するもの、アナログ入力信号と自励発振ループの帰還信号を積分する積分回路と該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振するものなどがある。前者の自励発振方式を採用した従来技術として例えば下記特許文献１〜３に記載されたものがあり、後者の自励発振方式を採用した従来技術として例えば下記特許文献４に記載されたものがある。
【０００３】
自励発振型は使用環境（温度、電源電圧変動等）、経年変化等で発振周波数が変動するため、複数台を近くで同時に動作させるとビート音（うなり）が出やすい。そこで、特許文献３，４では、自励発振型Ｄ級アンプの発振周波数の安定化を図る手法が提案されている。すなわち特許文献３に記載の技術では自励発振型Ｄ級アンプの回路の途中に外部発振器の信号を注入して、自励発振型Ｄ級アンプの発振周波数を強制的にこの外部発振器の周波数に同期（注入同期）させて、該発振周波数を安定化させるようにしている。特許文献４に記載の技術では自励発振型Ｄ級アンプ内に配置されているヒステリシスコンパレータの基準電圧を、入力信号電圧値と電力増幅器の駆動電圧値との演算により求めた電圧に可変制御して発振周波数を安定化させるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５２−１１２２６０号公報（第３図）
【特許文献２】特表２００５−５２３６３１号公報
【特許文献３】特開２００５−２６９５８０号公報（図１）
【特許文献４】特許第３３６６６７７号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は前記従来技術とは異なる手法で自励発振周波数を安定化できるようにした自励発振型Ｄ級アンプおよび自励発振型Ｄ級アンプの自励発振周波数制御方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
この発明の自励発振型Ｄ級アンプは、自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの遅延量を変化させるループ遅延量可変手段と、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる（両周波数を完全に一致させることに限らない）制御を行う周波数制御ループとを具備するものである。これによれば、自励発振型Ｄ級アンプの自励発振ループを可変発振器とする周波数制御ループを構成することにより、自励発振信号または該自励発振信号に対応した信号の周波数を基準周波数信号の周波数に追随させて、自励発振型Ｄ級アンプの発振周波数を安定化することができる。
【０００７】
この発明の自励発振型Ｄ級アンプにおいて、前記周波数制御ループは、例えば、前記取り出した信号の周波数および位相を前記基準周波数信号に同期させる周波数位相同期ループとして構成することができる。これによれば、自励発振信号または該自励発振信号に対応した信号を基準周波数信号に周波数位相同期させることができる。周波数位相同期ループは、例えば、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号と前記基準周波数信号とを位相比較し、その比較結果に応じたデューティ比のパルス信号を出力する位相比較器と、前記位相比較器から出力されるパルス信号を平滑して、該平滑した電圧に応じて前記ループ遅延量可変手段を制御して、前記自励発振信号または該自励発振信号に対応した信号を前記基準周波数信号に周波数位相同期させる制御を行うループフィルタとを具備して構成することができる。
【０００８】
この発明の自励発振型Ｄ級アンプにおいて、前記周波数制御ループは、例えば、位相同期制御を伴わない周波数制御ループとして構成することもできる。
【０００９】
この発明の自励発振型Ｄ級アンプは、自励発振型Ｄ級アンプの自励発振ループに配置されて、該自励発振ループの遅延量を変化させるループ遅延量可変手段と、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行う周波数制御ループとを具備するものである。これによれば、自励発振型Ｄ級アンプの自励発振ループを可変発振器とする周波数制御ループを構成することにより、自励発振信号または該自励発振信号に対応した信号の周波数を基準周波数に追随させて、自励発振型Ｄ級アンプの発振周波数を安定化することができる。ここで基準周波数または基準周期に相当する情報は、基準周波数信号から計測して得るほか、基準周波数信号を用いずにはじめから数値情報として与えることができる。
【００１０】
この発明の自励発振型Ｄ級アンプは、例えば、前記自励発振型Ｄ級アンプが前記自励発振ループの帰還信号の位相回転による正帰還により自励発振するものであり、前記ループ遅延量可変手段が前記自励発振ループに配置された可変遅延要素であり、前記周波数制御ループが前記比較結果に応じて前記可変遅延要素の遅延量を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものとして構成することができる。この場合前記可変遅延要素は、例えば、前記自励発振ループのＰＷＭ信号が流れる経路中に配置された論理インバータ回路を具えて構成し、前記前記周波数制御ループは前記論理インバータ回路の動作電源電圧を可変制御して該論理インバータ回路の遅延量を制御するものとして構成することができる。また前記可変遅延要素は、前記自励発振ループに配置された可変時定数回路を具えて構成し、前記周波数制御ループは前記可変時定数回路の時定数を可変制御して該可変時定数回路の遅延量を制御するものとして構成することもできる。
【００１１】
またこの発明の自励発振型Ｄ級アンプは、例えば、前記自励発振型Ｄ級アンプがアナログ入力信号および前記自励発振ループの帰還信号を積分する積分回路と、該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振するものであり、前記ループ遅延量可変手段が前記ヒステリシスコンパレータであり、前記周波数制御ループが前記比較結果に応じて前記ヒステリシスコンパレータの基準電圧を制御して、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものとして構成することもできる。
【００１２】
この発明の自励発振型Ｄ級アンプの自励発振周波数制御方法は、自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの遅延量を変化させるループ遅延量可変手段を配置し、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号を取り出し、所定の基準周波数を有する基準周波数信号と前記取り出した信号とを周波数比較もしくは周期比較または位相比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである。
【００１３】
この発明の自励発振型Ｄ級アンプの自励発振周波数制御方法は、自励発振型Ｄ級アンプの自励発振ループに、該自励発振ループの遅延量を変化させるループ遅延量可変手段を配置し、前記自励発振型Ｄ級アンプの自励発振信号または該自励発振信号に対応した信号からその周波数または周期に相当する情報を取り出し、所定の基準周波数または基準周期に相当する情報と前記取り出した情報とを比較し、その比較結果に応じて前記ループ遅延量可変手段を制御することにより、前記自励発振信号または該自励発振信号に対応した信号の周波数を前記基準周波数に追随させる制御を行うものである。
【図面の簡単な説明】
【００１４】
【図１】自励発振ループの帰還信号の位相回転により正帰還を生じさせて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用した、この発明の自励発振型Ｄ級アンプの実施の形態１を示すブロック図である。
【図２】実施の形態１（図１）の自励発振型Ｄ級アンプの帰還信号の取り出し位置を変更した変形例を示すブロック図である。
【図３】実施の形態１の変形例（図２）の具体例１を示す回路図である。
【図４】図３の可変遅延要素１４を構成する個々のＣＭＯＳインバータ３２の回路図である。
【図５】図４のＣＭＯＳインバータ３２の電源電圧対遅延時間特性を示す線図である。
【図６】図３の可変遅延要素１４の回路図である。
【図７】図３の位相比較器２６の動作波形図で、基準周波数信号に対して自励発振信号の位相が遅れているときのものである。
【図８】図３の位相比較器２６の動作波形図で、基準周波数信号に対して自励発振信号の位相が進んでいるときのものである。
【図９】実施の形態１の変形例の具体例１（図３）の回路を試作して行った周波数位相同期実験で観測された波形図で、無信号入力時の可変遅延要素１４の出力位置での自励発振信号と、基準周波数信号を示す。
【図１０】同実験により観測された別の波形図で、１ｋＨｚの信号を入力したときの可変遅延要素１４の出力位置での自励発振信号と、基準周波数信号を示す。
【図１１】実施の形態１の変形例（図２）の具体例２を示す回路図である。
【図１２】実施の形態１の変形例（図２）の具体例３示す回路図である。
【図１３】積分回路とヒステリシスコンパレータとを具えて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用した、この発明の自励発振型Ｄ級アンプの実施の形態２を示すブロック図である。
【図１４】図３の回路において、周波数位相同期ループ３３で構成した周波数制御ループに代えて、位相同期制御を伴わない周波数制御ループ７３を配置したこの発明の自励発振型Ｄ級アンプの実施の形態３を示すブロック図である。
【図１５】図１４のカウント値比較器７９の動作波形図で、基準周波数信号の周波数に対して自励発振信号の周波数が低いときのものである。
【図１６】図１４のカウント値比較器７９の動作波形図で、基準周波数信号の周波数に対して自励発振信号の周波数が高いときのものである。
【図１７】図３の回路の変形例を示す回路図である。
【図１８】この発明の自励発振型Ｄ級アンプの応用例１を示すブロック図である。
【図１９】図１８の分周回路８２から出力されるクロック信号（基準周波数信号）Ａ，Ｂ，Ｃ，Ｄを示す波形図である。
【図２０】この発明の自励発振型Ｄ級アンプの応用例２を示すブロック図である。
【図２１】図２０における受信周波数帯域に対する基準周波数信号ｆa、ｆbの切り換え内容の一例を示す線図である。
【発明を実施するための形態】
【００１５】
《実施の形態１》
この発明の実施の形態１を図１に示す。これは自励発振ループの帰還信号の位相回転により正帰還を生じさせて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用したものである。入力コンパレータ２０は、入力端子２１から入力されるアナログオーディオ入力信号と帰還信号を入力し、両信号の信号レベルを比較して、両信号レベルの大小に応じて”１”、”０”の２値に変化する信号（アナログオーディオ入力信号をパルス幅変調したＰＷＭ信号となる）を出力する。入力コンパレータ２０の出力信号は、ループ遅延量可変手段を構成する可変遅延要素１４を経て出力部２２に供給される。出力部２２はスイッチング素子を具え、該スイッチング素子を前記２値信号でスイッチングして、該２値信号を電力増幅して出力する。出力部２２から出力されるＰＷＭ信号はローパスフィルタ３０でオーディオ信号が抽出されてスピーカ２９に供給されて発音される。また出力部２２の出力ＰＷＭ信号はフィードバック回路２４を経て入力コンパレータ２０の帰還入力端に帰還入力される。入力コンパレータ２０、可変遅延要素１４、出力部２２で構成される往路１３ａと、出力部２２からフィードバック回路２４を経て入力コンパレータ２０に帰還する帰還路１３ｂとで自励発振ループ１３を構成する。自励発振ループ１３は可聴周波数帯では、負帰還となっているが、可聴周波数帯よりも十分に高い周波数（例えば数１００ｋＨｚ）では、入力信号に対する帰還信号の位相回転が生じ、位相回転が１８０°となる周波数で、正帰還となって、自励発振する。可変遅延要素１４は、入力される２値信号を遅延時間を可変に遅延して出力する。可変遅延要素１４の遅延時間を変化すると、帰還信号の位相回転が１８０°となる周波数が変化するので、自励発振周波数が変化する。したがって、逆に、使用環境（温度、電源電圧変動等）、経年変化等が原因して、帰還信号の位相回転が１８０°となる周波数が自然に変動する場合には、この変動を打ち消すように可変遅延要素１４の遅延時間を変化させることにより、自励発振周波数の変動を抑制することができる。
【００１６】
位相比較器２６は可変遅延要素１４から出力される自励発振信号（ＰＷＭ信号）と所定の基準周波数（数１００ｋＨｚ程度）のクロック信号（基準周波数信号）を入力し、両信号を位相比較して、その位相差（例えば立ち上がりタイミングの時間差）に応じたパルス幅（デューティ比）を有するパルス信号を出力する。ループフィルタ（ローパスフィルタ）２８は位相比較器２６から出力されるパルス信号を平均化して、該位相差に応じた直流信号に変換する。ループフィルタ２８から出力される直流信号は可変遅延要素１４に制御電圧として印加されて、可変遅延要素１４の遅れ時間を制御する。すなわち基準周波数信号に対して自励発振信号の位相が遅れているときは可変遅延要素１４の遅れ時間を短くし、基準周波数信号に対して自励発振信号の位相が進んでいるときは可変遅延要素１４の遅れ時間を長くする。これにより自励発振信号は基準周波数信号に周波数および位相が同期する。すなわち位相比較器２６、ループフィルタ２８、自励発振ループ１３は、自励発振ループ１３をＶＣＯ（電圧制御発振器）とする周波数位相同期ループ（ＰＬＬ回路）３３を構成する。これにより自励発振ループ１３の自励発振周波数は高精度に安定化される。
【００１７】
なお位相比較器２６に入力する自励発振信号は、可変遅延要素１４から出力される自励発振信号に代えて、出力部２２から出力される自励発振信号を用いることもできる。また位相比較器２６にはＰＷＭ変調された自励発振信号をそのまま入力するのに代えて、該ＰＷＭ変調された自励発振信号に同期した、デューティ比が一定のパルス信号を生成して入力することもできる。このようなデューティ比が一定のパルス信号は例えば、該ＰＷＭ変調された自励発振信号を適宜分周（例えば２分周）することにより生成することができる。この場合には、基準周波数信号の周波数は自励発振の目標周波数を分周比で割った値に設定すれば、自励発振周波数を該目標周波数に制御することができる。またＰＷＭ変調された自励発振信号と、別途設けたＶＣＯの出力信号を分周したパルス信号を位相比較して、両パルス信号が位相同期するように該ＶＣＯの発振周波数を制御するＰＬＬ回路を新たに設けることにより、該ＶＣＯの出力信号を分周したパルス信号を、該デューティ比が一定のパルス信号として生成して、ＰＷＭ変調された自励発振信号に代えて用いることができる。これらの場合にはＰＷＭ変調による自励発振信号のデューティ比の変動にかかわらずデューティ比を５０％にした、自励発振信号に対応した（例えば同期した）信号を位相比較器２６に入力することができる。
【００１８】
《実施の形態１の変形例》
この発明の実施の形態１（図１）の変形例を図２に示す。これは図１の実施の形態が出力部２２から出力されるＰＷＭ信号をフィードバック回路２４を介して入力コンパレータ２０の帰還入力端に帰還したのに代えて、該ＰＷＭ信号をローパスフィルタ３０に通して可聴周波数域を抽出した信号をフィードバック回路２４を介して入力コンパレータ２０の帰還入力端に帰還するようにしたものである。図１と対応する部分には同一の符号を用いてその説明を省略する。これによれば、ローパスフィルタ３０が自励発振ループ１３内に入っているので、ローパスフィルタ３０の非線形特性に負帰還がかかり、歪率特性が改善される。なお図１、図２では可変遅延要素１４を自励発振ループ１３の往路１３ａに配置したが、帰還路１３ｂに配置することもできる（後述する図１２の可変遅延要素およびフィードバック回路６６参照）。
【００１９】
《実施の形態１の変形例の具体例１》
実施の形態１の変形例（図２）の具体例１を図３に示す。これは可変遅延要素１４を、複数のＣＭＯＳインバータ（論理インバータ回路）３２を縦列接続して構成してなる２値信号の可変遅延回路で構成したものである。ＣＭＯＳインバータ３２は図４に示すようにｐチャンネルＭＯＳ−ＦＥＴ３４とｎチャンネルＭＯＳ−ＦＥＴ３６をゲートどうし、ドレインどうし互いにそれぞれ接続し、ソースに電源電圧ＶDD、ＶSSをそれぞれ印加し、入力端子３８を介してゲートに信号を入力し、ドレインから出力端子４０に入力信号の反転信号を出力する。ＣＭＯＳインバータ３２においては入力と出力との間に遅延時間が生じる。この遅延時間は図５に示すように、電源電圧ＶDD−ＶSSに依存し、電源電圧ＶDD−ＶSSが小さいほど遅延時間が大きい。そこでこの性質を利用して電源電圧ＶDD−ＶSSを可変制御することによりＣＭＯＳインバータ３２の遅延時間を任意に制御することができる。ＣＭＯＳインバータ３２は１個あたり約３〜５ｎｓの遅延時間が得られる。図３の可変遅延要素１４はこのＣＭＯＳインバータ３２を図６に示すように多段に縦列接続して、遅延時間の可変幅が広く得られるように構成したものである。したがってＣＭＯＳインバータ３２の縦列接続段数は、周波数位相同期ループ３３について実現しようとするロックレンジに応じて設定することができる。また可変遅延要素１４の出力信号を入力信号と同相で取り出すか逆相で取り出すかに応じて、縦列接続段数を偶段にするか奇数にするかを設定する。なおＣＭＯＳインバータを利用した可変遅延回路については、本出願人の特許に係る特許第２６７９０３２号公報に詳しく説明されている。
【００２０】
図３において、入力コンパレータ２０は正負電源電圧±ＢLで動作し、入力端子２１から入力されるアナログオーディオ入力信号を非反転入力端に入力し、帰還信号を反転入力端に入力し、両信号の信号レベルを比較して、両信号レベルの大小に応じて”１”、”０”の２値に変化するＰＷＭ信号を出力する。入力コンパレータ２０の出力ＰＷＭ信号は可変遅延要素１４で可変遅延されて、出力部２２に入力される。出力部２２は２個の出力ＭＯＳＦＥＴ４４，４６とこれらを駆動するＦＥＴドライバ４８を具え、正負電源電圧±ＢH（ＢH＞ＢL）で動作する。ＦＥＴドライバ４８はレベルシフト回路を内蔵し、可変遅延要素１４から出力されるＰＷＭ信号を、ＭＯＳＦＥＴ４４，４６を駆動する電圧にレベルシフトし、さらにＭＯＳＦＥＴ４４，４６を駆動する信号に変換して出力し、この信号でＭＯＳＦＥＴ４４，４６をスイッチング駆動する。ＭＯＳＦＥＴ４４，４６の接続点から出力される電力増幅されたＰＷＭ信号はコイルＬ１とコンデンサＣ１によるＬＣローパスフィルタ３０に供給されてオーディオ信号に変換され、出力端子（スピーカ接続端子）３１に供給される。また出力オーディオ信号は帰還量を決める抵抗Ｒ１，Ｒ２と位相特性を補正するコンデンサＣ２で構成されるフィードバック回路２４を介して入力コンパレータ２０の帰還入力端に帰還入力される。
【００２１】
可変遅延要素１４から出力される自励発振ＰＷＭ信号は位相比較器２６に入力される。位相比較器２６は基準周波数信号とＰＷＭ信号の位相差に応じたデューティ比でパルス信号Ｓ１，Ｓ２を出力する。すなわち図７に示すように基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは、パルス信号Ｓ１は基準周波数信号の立ち上がりから自励発振ＰＷＭ信号の立ち上がりまでの期間だけ“０”から“１”に立ち上がり、パルス信号Ｓ２は“０”のままとなる。また図８に示すように基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは、パルス信号Ｓ１は“０”のままとなり、パルス信号Ｓ２は自励発振ＰＷＭ信号の立ち上がりから基準周波数信号の立ち上がりまでの期間だけ“０”から“１”に立ち上がる。これらのパルス信号Ｓ１，Ｓ２はループフィルタ２８に入力される。なお可変遅延要素１４から出力される自励発振ＰＷＭ信号はパルス幅が変動するので、位相比較器２６から出力される個々のパルス信号のデューティ比は厳密には基準周波数信号と自励発振ＰＷＭ信号の位相差に対応していないが、平均的には該位相差に対応したものとなるので、位相比較器２６から出力されるパルス信号をループフィルタ２８で平均化して得られる直流信号の電圧は基準周波数信号と自励発振ＰＷＭ信号の位相差に対応したものとなる。また、前述のように自励発振ＰＷＭ信号を分周して位相比較器２６に入力すれば、位相比較器２６から出力される個々のパルス信号のデューティ比を厳密に基準周波数信号と自励発振ＰＷＭ信号の位相差に対応したものにすることができる。
【００２２】
図３において、ループフィルタ２８はチャージポンプ５２を具えている。チャージポンプ５２は電源＋ＢLと接地電位間に電流源５４、スイッチ（ＭＯＳＦＥＴ）５６，５８、電流源６０を縦列接続して構成される。スイッチ５６，５８はパルス信号Ｓ１，Ｓ２でスイッチング（“１”でオン、“０”でオフ）される。スイッチ５６，５８の接続点と接地電位間にはコンデンサＣ３が接続されている。したがってスイッチ５６がオン（スイッチ５８はオフのまま）されたとき（基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているとき）は、そのオン期間中コンデンサＣ３に一定の電流が流れ込んでコンデンサＣ３は充電される。またスイッチ５８がオン（スイッチ５６はオフのまま）されたとき（基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるとき）は、そのオン期間中コンデンサＣ３から一定の電流が流れ出してコンデンサＣ３は放電される。これにより、コンデンサＣ３の電圧は、基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは上昇し、基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは低下する。コンデンサＣ３の電圧はバッファトランジスタ６２のベースに印加される。トランジスタ６２のコレクタには電源電圧＋ＢHが印加される。これによりトランジスタ６２のエミッタにはコンデンサＣ３の電圧からトランジスタ６２のベース・エミッタ間電圧を差し引いた電圧Ｖcontが得られる。この電圧Ｖcontはループフィルタ２８から出力され、可変遅延要素１４の各ＣＭＯＳインバータ３２の正側電源電圧（ＶDD）として印加される。各ＣＭＯＳインバータ３２の負側電源電圧（ＶSS）は図３の具体例では接地電位とされている。基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは電圧Ｖcontは上昇するので各ＣＭＯＳインバータ３２の遅延時間は短くなり（図５参照）、これにより自励発振ＰＷＭ信号の位相が進められる。また基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは電圧Ｖcontは低下するので各ＣＭＯＳインバータ３２の遅延時間は長くなり、これにより自励発振ＰＷＭ信号の位相が遅らされる。この制御の結果、制御開始当初（Ｄ級アンプの電源投入当初）は周波数位相同期ループ３３の自励発振周波数が基準周波数からずれていても、該自励発振周波数が周波数位相同期ループ３３のキャプチャレンジ内の周波数であれば、自励発振ＰＷＭ信号を基準周波数信号に周波数および位相が同期した状態（位相ロック状態）に引き込むことができる。
【００２３】
なお実施の形態１（図１）についても、帰還路１３ｂの取り出し位置以外は図３の具体例と同様に構成することができる。
【００２４】
《実施の形態１の変形例の具体例１の実験例》
図３の具体例回路を試作して周波数位相同期状態が得られることを確認する実験を行った。この実験では、電源電圧を±ＢL＝±５Ｖ、±ＢH＝±１２Ｖにそれぞれ設定し、位相比較器２６に入力する基準周波数信号（クロック信号）の周波数を３８４ｋＨｚに設定した。また出力端子３１にスピーカは非接続（無負荷）で、入力端子２１に信号を入力しない場合（無信号入力。出力端子３１のスピーカ出力電圧は０Ｖ）と、１ｋＨｚの信号を入力した場合（出力端子３１のスピーカ出力電圧は０．３Ｖ）について、基準周波数信号の波形と可変遅延要素１４から出力される自励発振ＰＷＭ信号の波形を観測した。観測結果を図９、図１０に示す。図９は無信号入力時の波形、図１０は１ｋＨｚの信号を入力したときの波形である。いずれの場合も、自励発振ＰＷＭ信号が基準周波数信号に位相ロック状態に引き込まれて位相同期していることがわかる。
【００２５】
《実施の形態１の変形例の具体例２》
実施の形態１の変形例（図２）の具体例２を図１１に示す。これは可変遅延要素１４をＲＣ直列回路による可変時定数回路で構成したものである。可変遅延要素１４の時定数を可変制御することにより、この回路を通過するＰＷＭ信号の遅延時間を可変制御している。図３の具体例と対応する部分には同一の符号を用いてその説明を省略する。入力コンパレータ２０から出力されるＰＷＭ信号はインバータバッファ６４を介して可変遅延要素１４に入力される。可変遅延要素１４は抵抗Ｒ３、コンデンサＣ１０、バリキャップダイオードＣ１１の直列接続回路で構成される。バリキャップダイオードＣ１１には、ループフィルタ２８の出力電圧（コンデンサＣ３の電圧）Ｖcontが高抵抗ＲBを介して逆電圧として印加されている。バリキャップダイオードＣ１１は逆電圧Ｖcontが高くなるほど容量が減少する。基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときはコンデンサＣ３の電圧Ｖcontは上昇するのでバリキャップダイオードＣ１１の容量は減少し、これにより可変遅延要素１４の時定数は短くなって自励発振ＰＷＭ信号の位相が進められる。また基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときはコンデンサＣ３の電圧Ｖcontは低下するのでバリキャップダイオードＣ１１の容量は増大し、これにより可変遅延要素１４の時定数は長くなって自励発振ＰＷＭ信号の位相が遅らされる。この制御の結果、自励発振ＰＷＭ信号は基準周波数信号に周波数および位相が同期する。
【００２６】
《実施の形態１の変形例の具体例３》
実施の形態１の変形例（図２）の具体例３を図１２に示す。これは図１１のＲＣ直列回路による可変時定数回路で構成した可変遅延要素１４を、自励発振ループ１３の往路１３ａに配置するのに代えて、帰還路１３ｂに配置すると共にフィードバック回路２４と一体化したものである。図１１と対応する部分には同一の符号を用いてその説明を省略する。可変遅延要素およびフィードバック回路６６は、出力端子３１と接地電位間に直列接続された抵抗Ｒ１，Ｒ２と、抵抗Ｒ１に並列接続された、コンデンサＣ２と抵抗Ｒ４の直列接続回路と、抵抗Ｒ１，Ｒ２の接続点と接地電位間に直列接続されたコンデンサＣ１０とバリキャップダイオードＣ１１とで構成される。可変遅延要素およびフィードバック回路６６により自励発振ループ１３の帰還量と位相補正量が設定される。バリキャップダイオードＣ１１には、ループフィルタ２８の出力電圧（コンデンサＣ３の電圧）Ｖcontが高抵抗ＲBを介して逆電圧として印加される。この逆電圧ＶcontによりバリキャップダイオードＣ１１の容量が変化し、可変遅延要素およびフィードバック回路６６の時定数が制御されて、自励発振ループ１３の遅延量が所定値に制御される。すなわち基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときはコンデンサＣ３の電圧Ｖcontは上昇するのでバリキャップダイオードＣ１１の容量は減少し、これにより可変遅延要素およびフィードバック回路６６の時定数は短くなって自励発振ＰＷＭ信号の位相が進められる。また基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときはコンデンサＣ３の電圧Ｖcontは低下するのでバリキャップダイオードＣ１１の容量は増大し、これにより可変遅延要素およびフィードバック回路６６の時定数は長くなって自励発振ＰＷＭ信号の位相が遅らされる。この制御の結果、自励発振ＰＷＭ信号は基準周波数信号に周波数および位相が同期する。なお、図１１、図１２ではＲＣ直列回路による可変時定数回路としてバリキャップダイオードを用いたＣ（コンデンサ、容量）変化形の時定数制御を行ったが、これに代えて、ＲＣ直列回路のＲ（レジスタ、抵抗）を変化させても良い。この場合、Ｒとしては、例えば、ＣｄＳ光電セル等を用いたフォトレジスタが利用できる。
【００２７】
《実施の形態２》
この発明の実施の形態２を図１３に示す。これはアナログ入力信号と自励発振ループの帰還信号を積分する積分回路と該積分回路の出力信号を入力して２値信号を出力するヒステリシスコンパレータとを具えて自励発振する方式の自励発振型Ｄ級アンプにこの発明を適用したものである。この方式の自励発振型Ｄ級アンプは、積分回路の充放電速度とヒステリシスコンパレータの閾値との関係で決まるヒステリシスコンパレータの反転速度に応じた周波数で自励発振する。図３、図１１、図１２と対応する部分には同一の符号を用いてその説明を省略する。特許文献４に記載の技術では自励発振型Ｄ級アンプ内に配置されているヒステリシスコンパレータの基準電圧を、入力信号電圧値と電力増幅器の駆動電圧値との演算により求めた電圧値に可変制御して発振周波数を安定化させるようにしているのに対し、この実施の形態ではヒステリシスコンパレータ７２の基準電圧をループフィルタ２８の出力電圧によって可変制御して発振周波数を安定化させるようにしている。アナログオーディオ入力信号は入力端子２１から入力され積分回路６８に供給される。積分回路６８はオペアンプ７０の非反転入力端に入力信号を入力し、反転入力端を抵抗Ｒ５を介して接地し、反転入力端と出力端との間にコンデンサＣ１２を接続して構成される。出力部２２の出力端は抵抗Ｒ６を介してオペアンプ７０の反転入力端に接続されている。
【００２８】
積分回路６８の出力信号はヒステリシスコンパレータ７２に入力される。ヒステリシスコンパレータ７２は２台のコンパレータ７４，７６を具えている。コンパレータ７４の非反転入力端とコンパレータ７６の反転入力端には積分回路６８の出力信号が入力される。コンパレータ７４の反転入力端にはループフィルタ２８の出力電圧Ｖcontを抵抗Ｒ７，Ｒ８で分圧した可変の電圧Ｖhが一方の基準電圧（閾値電圧）として入力される。コンパレータ７６の非反転入力端は接地電位に接続され、これにより該非反転入力端には固定の電圧０Ｖが他方の基準電圧（閾値電圧）として入力される。したがってヒステリシスコンパレータ７２には両基準電圧の差電圧Ｖhがヒステリシス電圧として与えられている。コンパレータ７４，７６の出力信号はＳＲフリップフロップ回路（以下「ＳＲ−ＦＦ回路」）７８のＳ（セット）入力端子、Ｒ（リセット）入力端子にそれぞれ入力される。ＳＲ−ＦＦ回路７８のＱ出力端子の出力信号（ＰＷＭ信号）は出力部２２のＦＥＴドライバ４８に入力される。ＦＥＴドライバ４８はこのＰＷＭ信号に応じて出力ＭＯＳＦＥＴ４４，４６をスイッチングしてＰＷＭ信号を電力増幅する。出力部２２から出力されるＰＷＭ信号はローパスフィルタ３０でオーディオ信号が抽出されてスピーカ２９に供給されて発音される。また出力部２２の出力信号は、帰還路１３ｂを介して積分回路６８に帰還される。
【００２９】
図１３の自励発振型Ｄ級アンプの自励発振動作は次のようにして実現される。初めにアナログ入力信号Ｖinが０Ｖ（無信号）であったとする。ＳＲ−ＦＦ回路７８のＱ出力が“Ｈ”で、ＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフとなっている期間では、コンデンサＣ１２は＋ＢH／Ｒ６の電流で−方向に充電され、ヒステリシスコンパレータ７２の入力信号電圧が徐々に低下する。ヒステリシスコンパレータ７２の入力信号電圧が基準電圧０Ｖよりも低下するとコンパレータ７６の出力が“Ｈ”に反転し、ＳＲ−ＦＦ回路７８はリセットされて、そのＱ出力は“Ｌ”に反転する。これによりＭＯＳＦＥＴ４４がオフ、ＭＯＳＦＥＴ４６がオンに反転する。その結果コンデンサＣ１２は−ＢH／Ｒ６の電流で＋方向に充電され、ヒステリシスコンパレータ７２の入力信号電圧が徐々に上昇する。ヒステリシスコンパレータ７２の入力信号電圧が基準電圧Ｖhよりも上昇するとコンパレータ７４の出力が“Ｈ”に反転し、ＳＲ−ＦＦ回路７８はセットされて、そのＱ出力は“Ｈ”に反転する。これによりＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフに反転し、以後、以上の動作を繰り返し、自励発振する。アナログ入力信号Ｖinが０Ｖ（無信号）のときはコンデンサＣ１２が−方向に充電される速度と＋方向に充電される速度は等しいので、出力部２２から出力されるＰＷＭ信号のデューティ比は５０％となり、ローパスフィルタ３０の出力オーディオ信号の信号レベルは０Ｖとなる。
【００３０】
一方、アナログ入力信号Ｖinが＋のときは、ＳＲ−ＦＦ回路７８のＱ出力が“Ｈ”で、ＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフとなっている期間では、コンデンサＣ１２はほぼ（＋ＢH／Ｒ６）−（Ｖin／Ｒ５）の電流で−方向に充電され、ＳＲ−ＦＦ回路７８のＱ出力が“Ｌ”で、ＭＯＳＦＥＴ４４がオフ、ＭＯＳＦＥＴ４６がオンとなっている期間では、コンデンサＣ１２はほぼ（−ＢH／Ｒ６）−（Ｖin／Ｒ５）の電流で＋方向に充電される。したがってコンデンサＣ１２が−方向に充電される速度は＋方向に充電される速度よりも遅くなるので、ＭＯＳＦＥＴ４４がオンされている期間はＭＯＳＦＥＴ４６がオンされている期間よりも長くなる。したがって出力部２２から出力されるＰＷＭ信号のデューティ比は５０％よりも高くなる。逆に、アナログ入力信号Ｖinが−のときは、ＳＲ−ＦＦ回路７８のＱ出力が“Ｈ”で、ＭＯＳＦＥＴ４４がオン、ＭＯＳＦＥＴ４６がオフとなっている期間では、コンデンサＣ１２はほぼ（＋ＢH／Ｒ６）＋（Ｖin／Ｒ５）の電流で−方向に充電され、ＳＲ−ＦＦ回路７８のＱ出力が“Ｌ”で、ＭＯＳＦＥＴ４４がオフ、ＭＯＳＦＥＴ４６がオンとなっている期間では、コンデンサＣ１２はほぼ（−ＢH／Ｒ６）＋（Ｖin／Ｒ５）の電流で＋方向に充電される。したがってコンデンサＣ１２が−方向に充電される速度は＋方向に充電される速度よりも速くなるので、ＭＯＳＦＥＴ４４がオンされている期間はＭＯＳＦＥＴ４６がオンされている期間よりも短くなる。したがって出力部２２から出力されるＰＷＭ信号のデューティ比は５０％よりも低くなる。このようにして、出力部２２からはアナログ入力信号Ｖinのレベルに応じたデューティ比を有するＰＷＭ信号が出力される。
【００３１】
図１３の自励発振型Ｄ級アンプの自励発振周波数の安定化動作は次のようにして実現される。位相比較器２６はヒステリシスコンパレータ７２から出力される自励発振ＰＷＭ信号と所定の基準周波数（数１００ｋＨｚ程度）のクロック信号（基準周波数信号）を入力し、両信号を位相比較して、その位相差（例えば立ち上がりタイミングの時間差）に応じたパルス幅（デューティ比）を有するパルス信号を出力する。ループフィルタ２８は位相比較器２６から出力されるパルス信号を平均化して、該位相差に応じた直流信号に変換する。なお図１３のループフィルタ２８は、図３、図１１、図１２のループフィルタ２８とは逆に、パルス信号Ｓ２でスイッチ５６をオン、オフし、パルス信号Ｓ１でスイッチ５８をオン、オフするものとする。これによりループフィルタ２８の出力電圧は、基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときは低下し、基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときは上昇する。ループフィルタ２８から出力される直流信号は抵抗Ｒ７，Ｒ８で分圧され、該分圧された電圧Ｖhがヒステリシス電圧としてヒステリシスコンパレータ７２に印加される。基準周波数信号に対して自励発振ＰＷＭ信号の位相が遅れているときはヒステリシス電圧Ｖhが低下するのでヒステリシスコンパレータ７２の反転周期が短くなり、逆に基準周波数信号に対して自励発振ＰＷＭ信号の位相が進んでいるときはヒステリシス電圧Ｖhが上昇するのでヒステリシスコンパレータ７２の反転周期が長くなる。これにより自励発振ＰＷＭ信号は基準周波数信号に周波数および位相が同期する。すなわち位相比較器２６、ループフィルタ２８、自励発振ループ１３は、自励発振ループ１３をＶＣＯとする周波数位相同期ループ３３を構成する。これにより自励発振ループ１３の自励発振周波数は高精度に安定化される。
【００３２】
《実施の形態３》
この発明の実施の形態３を図１４に示す。これは図３の回路において、周波数位相同期ループ３３で構成した周波数制御ループに代えて、位相同期制御を伴わない周波数制御ループ７３を配置したものである。図３と対応する部分には同一の符号を用いてその説明を省略する。周波数制御ループ７３は図３の位相比較器２６に代えて、所定時間Ｔごとに基準周波数信号のパルス数のカウントを繰り返す周波数カウンタ７５と、該所定時間Ｔごとに自励発振ＰＷＭ信号のパルス数のカウントを繰り返す周波数カウンタ７７と、該所定時間Ｔごとに周波数カウンタ７５，７７の最終カウント値Ａ，Ｂ（カウント値Ａは基準周波数に相当する情報、カウント値Ｂは自励発振ＰＷＭ信号の周波数に相当する情報）を比較して、両信号のカウント値Ａ，Ｂの差に応じたパルス幅（デューティ比）のパルス信号Ｓ１，Ｓ２を出力するカウント値比較器７９を具える。Ａ＞Ｂのとき（基準周波数信号の周波数に対して自励発振ＰＷＭ信号の周波数が低いとき）は、図１５に示すように、パルス信号Ｓ１はカウント値Ａ（Ａ１≒Ａ２≒Ａ３≒・・・），Ｂの差に応じた時間だけ（あるいは所定の一定時間だけ）“０”から“１”に立ち上がり、パルス信号Ｓ２は“０”のままとなる。またＡ＜Ｂのとき（基準周波数信号の周波数に対して自励発振ＰＷＭ信号の周波数が高いとき）は、図１６に示すように、パルス信号Ｓ１は“０”のままで、パルス信号Ｓ２はカウント値Ａ，Ｂの差に応じた時間だけ（あるいは所定の一定時間だけ）“０”から“１”に立ち上がる。Ａ＝Ｂのときはパルス信号Ｓ１，Ｓ２はともに“０”のままとなる。
【００３３】
図１４において、パルス信号Ｓ１，Ｓ２は図３の回路と同様にループフィルタ２８に入力されて平均化され、ループフィルタ２８から出力される電圧Ｖcontが可変遅延要素１４の各ＣＭＯＳインバータ３２の正側電源電圧（ＶDD）として印加されて可変遅延要素１４の遅延時間が可変制御される。この制御の結果、自励発振ＰＷＭ信号の周波数は基準周波数信号の周波数に一致もしくは接近するように制御される。自励発振ＰＷＭ信号の周波数が基準周波数信号の周波数に完全に一致しないために、複数台の自励発振型Ｄ級アンプを相互に近距離で同時に動作させたときにビートが生じたとしても、それが可聴周波数よりも低いビートであれば聴感上問題とならない。
【００３４】
なお図１４において、周波数カウンタ７５に代えて基準周波数信号の周期を計測する周期カウンタ（そのカウント値は基準周期に相当する情報である）を配置し、周波数カウンタ７７に代えて自励発振ＰＷＭ信号の周期を計測する周期カウンタ（そのカウント値は自励発振ＰＷＭ信号の周期に相当する情報である）を配置することによっても周波数制御ループ７３を構成することができる。また図１４では基準周波数信号のパルス数を周波数カウンタ７５でカウントして基準周波数に相当する情報を得ていたが、基準周波数信号とカウンタ７５を用いずにはじめから基準周波数に相当する情報あるいは基準周期に相当する情報を固定の数値情報として与えることもできる。また図１１、図１２、図１３の各回路においても、位相比較器２６に代えて、図１４の周波数カウンタ（または周期カウンタ）７５，７７およびカウント値比較器７９を配置することにより（または基準周波数信号および周波数カウンタ７５に代えて、基準周波数に相当する情報あるいは基準周期に相当する情報を固定の数値情報として与えることにより）、位相同期制御を伴わない周波数制御ループを構成することができる。
【００３５】
《図３の回路の変形例》
図３の回路の変形例を図１７に示す。図３の回路では自励発振ループ１３のループゲインを上げて入力コンパレータ２０に入力する入力信号波形を大きくすると、入力コンパレータ２０は入力信号と帰還信号の信号レベルの比較がし易くなり、その結果入力コンパレータ２０によるＰＷＭ変調の精度が上がり、オーディオ信号特性（歪率特性等）を向上させることができる。ただし図３の回路において自励発振ループ１３の入力（入力コンパレータ２０の手前）にアンプを挿入して広帯域にゲインを上げたのでは、自励発振周波数帯域のゲインも上がり、その結果自励発振の発振条件が変動して自励発振周波数が変わるなどの弊害が生じる。そこで図１７の回路では自励発振ループ１３の入力に広帯域のアンプでなく積分回路を挿入することにより、オーディオ帯域に対してはゲインを上げて、自励発振周波数帯域に対してはゲインを変動させないようにしている。
【００３６】
図１７において、入力端子２１から入力されるアナログオーディオ入力信号は入力積分回路１００に入力される。入力積分回路１００はアナログオーディオ入力信号をオペアンプ１０２の非反転入力端に入力し、反転入力端を抵抗Ｒ２を介して接地し、反転入力端と出力端との間にコンデンサＣ１３を接続して構成される。ローパスフィルタ３０からの帰還信号はオペアンプ１０２の反転入力端に帰還入力される。入力積分回路１００はアナログオーディオ入力信号の帯域（例えば２０ｋＨｚ以下）に対してはゲインを上げて、自励発振周波数帯域（例えば数１００ｋＨｚ）に対してはゲインを変動させない（ほぼゲイン１）特性に設定されている。自励発振周波数帯域に対して入力積分回路１００のゲインをほぼ１にするためには、入力積分回路１００のコンデンサＣ１３と自励発振ループ１３の帰還路１３ｂのコンデンサＣ２をほぼ同程度の値に設定すればよい。このような特性の入力積分回路１００を自励発振ループ１３の入力に挿入することにより、自励発振の発振条件を入力積分回路１００がない場合（図３の回路）に対して変動させることなく（一巡ループゲインを変えない）、図３の回路に比べてオーディオ帯域に対してゲインを上げることができる。入力積分回路１００の出力信号はコンパレータ２０（図３の入力コンパレータ２０と同じもの）の非反転入力端に入力される。コンパレータ２０の反転入力端は接地されている。コンパレータ２０の入力信号に含まれるオーディオ帯域成分は入力積分回路１００により信号波形が大きくされているので、コンパレータ２０によるＰＷＭ変調の精度が上がり、オーディオ信号特性（歪率特性等）が向上する。一方、コンパレータ２０の入力信号に含まれる自励発振周波数帯域成分は入力積分回路１００をほぼゲイン１で通過するので、自励発振の発振条件を変動させない。したがって自励発振周波数が変わるなどの弊害は生じない。図１７の回路において、以上説明した箇所以外の構成および動作は図３の回路と同じであり、図３と対応する部分には同一の符号を用いてその説明を省略する。
【００３７】
《応用例１》
この発明において周波数制御ループを周波数位相同期ループで構成した場合には、自励発振ＰＷＭ信号を基準周波数信号に位相同期させることができるので、複数台の自励発振型Ｄ級アンプを相互に近距離で同時に動作させると、ビート音の発生を防止できる代わりに、各Ｄ級アンプの出力スイッチング素子が同時にオン、オフするので、スイッチングノイズのピークレベルが高くなる可能性がある。その対策としては、例えば、ビート音が目立たなくなる大出力時には周波数位相同期状態を一時的に解除して、Ｄ級アンプごとに自励発振周波数を異ならせ、これによりスイッチング素子のスイッチングタイミングをばらばらにして、ＥＭＣ（Electro-Magnetic Compatibility：電磁両立性）対策すなわちノイズ低減を図ることが考えられる。あるいは周波数制御ループを位相同期制御を伴わない周波数制御ループで構成することにより、スイッチング素子のスイッチングタイミングをばらばらにして、ＥＭＣ対策を図ることもできる。あるいは周波数制御ループを周波数位相同期ループで構成した場合にも、Ｄ級アンプ相互間で位相を相互にずらした基準周波数信号を使用することにより、周波数位相同期状態を維持したまま各Ｄ級アンプ相互間で出力スイッチング素子のスイッチングタイミングをずらして、ＥＭＣ対策を図ることもできる。この最後の対策のシステム構成例を図１８に示す。クロック発振器８１からは所定周波数の基準クロック信号が発生される。この基準クロック信号は分周回路８２で分周され、さらに複数系統の遅延回路で相互に位相がずらされて、図１９に示すように、周波数が同じで位相が所定間隔（この例では９０°）でずらされた複数のクロック信号（基準周波数信号）Ａ，Ｂ，Ｃ，Ｄに変換される。自励発振型Ｄ級アンプ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄはこの発明による相互に同一構成の自励発振型Ｄ級アンプである。各Ｄ級アンプ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄは周波数位相同期ループで自励発振ＰＷＭ信号を各入力される基準周波数信号Ａ，Ｂ，Ｃ，Ｄに周波数位相同期させて駆動される。これにより、Ｄ級アンプ８４Ａ，８４Ｂ，８４Ｃ，８４Ｄの出力スイッチング素子のスイッチングタイミングは相互にずらされるので、スイッチングノイズが分散され、ノイズのピークレベルが低下される。
【００３８】
《応用例２》
Ｄ級アンプの発振周波数は数１００ｋＨｚ程度に設定される場合が多く、オートチューニング式ＡＭチューナ等と組み合わされるＤ級オーディオアンプでは、受信周波数をオートスキャン（自動的にアップまたはダウン）させて放送局を探すときに、スイッチング周波数およびその倍音に当たる高調波周波数に同調する問題がある。そこで従来より、オートチューニング式ＡＭチューナと組み合わされる他励発振型Ｄ級オーディオアンプでは、オートスキャン動作しているときに、各時点の受信周波数がスイッチング周波数およびその高調波周波数に重ならないように、受信周波数に応じてスイッチング周波数を切り換えるようにしている。この発明の自励発振型Ｄ級アンプによれば、自励発振型Ｄ級アンプにおいても、受信周波数に応じてスイッチング周波数（自励発振周波数）の切り換えを容易に行うことができる。この発明による自励発振型Ｄ級アンプにオートチューニング式ＡＭチューナを搭載したチューナー搭載アンプの構成例を図２０に示す。クロック発振器８６からは所定周波数の基準クロック信号が発生される。この基準クロック信号はチューナーコントロールマイコン８８に供給されて動作クロックとして用いられる。またこの基準クロック信号はＡＭチューナー部９０に供給される。ＡＭチューナー部９０はチューナーコントロールマイコン８８からの指令に基づき基準クロック信号を分周してＰＬＬ周波数シンセサイザにより任意の周波数の局部発振信号を生成する。局部発振信号の周波数により受信周波数が決まる。分周回路９２は基準クロック信号を分周して、高低２種類の周波数の基準周波数信号ｆa、ｆbを生成する。スイッチ９４はチューナーコントロールマイコン８８からの指令により基準周波数信号ｆa、ｆbを択一的に選択して、この発明による自励発振型Ｄ級アンプ９６に供給する。Ｄ級アンプ９６はＡＭチューナー部９０で復調されたアナログ信号を入力し、Ｄ級増幅部９８でＤ級増幅し、ローパスフィルタ３０でオーディオ信号を抽出して出力し、スピーカに供給する。またＤ級アンプ９６はスイッチ９４で選択された基準周波数信号を入力し、位相比較器２６で基準周波数信号とＤ級増幅部９８から出力される自励発振ＰＷＭ信号とを位相比較し、その位相比較出力をループフィルタ２８で平均化してＤ級増幅部９８に与えることによりＤ級増幅部９８の自励発振周波数および位相を制御して、自励発振ＰＷＭ信号を基準周波数信号に周波数および位相を同期させる。チューナーコントロールマイコン８８は受信周波数の近辺の帯域にスイッチング周波数およびその高調波周波数が入り込まないように、受信周波数に応じて基準周波数信号ｆa、ｆbを択一的に選択してＤ級アンプ９６に供給する。
【００３９】
チューナーコントロールマイコン８８による、受信周波数帯域に対する基準周波数信号ｆa、ｆbの切り換え内容の一例を図２１に示す。この例では基準周波数信号を、
・５４０ｋＨｚ〜９００ｋＨｚ超の帯域：ｆa
・９００ｋＨｚ超〜１２００ｋＨｚ超の帯域：ｆb
・１２００ｋＨｚ超〜１６００ｋＨｚの帯域：ｆa
に切り換えるようにしている。なお図２０では周波数制御ループを周波数位相同期ループで構成したが、この応用例では自励発振周波数を基準周波数信号ｆa、ｆbの周波数に厳密に一致させる必要はないので、周波数制御ループを位相同期制御を伴わない周波数制御ループで構成することもできる。
【００４０】
前記各実施の形態ではこの発明をオーディオ用Ｄ級アンプに適用した場合について説明したが、この発明はオーディオ用以外のＤ級アンプにも適用することができる。
【符号の説明】
【００４１】
１３…自励発振ループ、１４…可変遅延要素（ループ遅延量可変手段）、２６…位相比較器、２８…ループフィルタ、３３…周波数位相同期ループ（周波数制御ループ）、３２…論理インバータ回路、６６…可変遅延要素およびフィードバック回路、６８…積分回路、７２…ヒステリシスコンパレータ（ループ遅延量可変手段）、７３…位相同期制御を伴わない周波数制御ループ、Ｖh…ヒステリシスコンパレータの基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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