(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成された、電圧の印加に応じて電気抵抗が変化する、抵抗記録素子が複数配置されたメモリセル領域と、
前記抵抗記録素子と同一レイヤに配置される層間絶縁膜と、
平面視において前記メモリセル領域の周囲に配置された周辺回路領域とを備える半導体装置であり、
前記抵抗記録素子は、第１の金属電極と、絶縁膜と、第２の金属電極とがこの順で積層された構成を含んでおり、
前記抵抗記録素子の上方には、前記主表面に沿った方向に向けて延び、前記抵抗記録素子の上面に接続された複数の第１の配線を有しており、
前記周辺回路領域には、前記第１の配線と同一レイヤにより構成される第２の配線と平面視において重なるように、前記抵抗記録素子を構成する前記第１の金属電極と同一材質の層、前記絶縁膜と同一材質の層および前記第２の金属電極と同一材質の層が積層された積層構造が配置されており、
前記積層構造は、前記周辺回路領域にて平面視において隣接する１対の前記第２の配線の両方と重ならないように配置され、
前記積層構造は平面視において複数の小積層構造に分割され、前記第２の配線および前記複数の小積層構造は、平面視において屈曲された形状を有しており、
前記複数の小積層構造は、平面視において前記周辺回路領域の前記第２の配線に沿う方向および前記第２の配線の延在する方向に交差する方向の両方において分割される、半導体装置。
【請求項２】
前記積層構造は、平面視において前記周辺回路領域の前記第２の配線に沿って延在する、請求項１に記載の半導体装置。
【請求項３】
前記複数の小積層構造のそれぞれは、前記第２の配線と前記主表面上の他の回路とを電気的に接続する接続配線と平面視において重ならないように配置される、請求項１または２に記載の半導体装置。
【請求項４】
前記積層構造は、平面視において前記第２の配線よりも小さく配置される、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
平面視における前記周辺回路領域の全体に対して前記積層構造が配置される領域の占有率の和は、前記メモリセル領域の全体における前記抵抗記録素子が配置される領域の占有率の和よりも大きい、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
平面視において、前記周辺回路領域には、前記第２の配線が配置されない位置に、前記積層構造と同一の構成を有する追加積層構造を有する、請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、金属材料の積層構造からなる記憶装置を有する半導体装置に関するものである。
【背景技術】
【０００２】
記憶用の半導体集積回路などの半導体装置として、従来よりＭＲＡＭ（Magnetic Random Access Memory）やＲｅＲＡＭ（Resistance Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）などの、導電体からなる層が２層以上積層された、いわゆる柱状に形成された構造を有する記憶素子の集積回路が用いられる。これらのうち、ＭＲＡＭを用いた半導体装置は、たとえば特開２００８−１４１２１０号公報（以下、「特許文献１」という）および特開２００８−２１８６４９号公報（以下、「特許文献２」という）に開示されている。この記憶素子は、ビット線と呼ばれる記憶素子に電気的に接続された配線に流れる電流により、電気抵抗の値の変化をデータとして読み出すことができる。
【０００３】
ところで上記のＭＲＡＭなどを含む半導体装置には、ＭＲＡＭなどの記憶素子が複数集合するように配置されたメモリセル領域と、平面視においてメモリセル領域の周辺に配置される、ＭＲＡＭなどの記憶素子が配置されない周辺領域とが配置される。この周辺領域においては、記憶素子は形成されないものの、いわゆるダミーとして、たとえば記憶素子と同一または類似の材質の層が形成された領域が配置されることがある。周辺領域にダミーパターンが形成された半導体装置は、たとえば特開２０１０−９３２７７号公報（以下、「特許文献３」という）、特開２００３−１８７５７０号公報（以下、「特許文献４」という）、および特開２００４−２２８１８７号公報（以下、「特許文献５」という）のそれぞれに開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４１２１０号公報
【特許文献２】特開２００８−２１８６４９号公報
【特許文献３】特開２０１０−９３２７７号公報
【特許文献４】特開２００３−１８７５７０号公報
【特許文献５】特開２００４−２２８１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
周辺領域に形成されるダミーは多岐にわたる目的で形成されるが、たとえば記憶素子と同一レイヤに形成される層間絶縁膜の上面から一定厚み分を、化学的機械研磨処理により研磨したときの仕上げ面を向上するために形成される。ＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学的機械研磨処理は、記憶素子と同一レイヤに、記憶素子の上面を覆うように形成される層間絶縁膜を、記憶素子の最上面が露出するまで研磨除去する処理である。ここで周辺領域に、記憶素子と同様の材質の層が積層されたダミーパターンが形成されていれば、ダミーパターンが形成されない場合に比べて、周辺領域とメモリセル領域との層間絶縁膜の研磨される程度のばらつきが低減される。すなわち研磨後の層間絶縁膜の厚みが、メモリセル領域と周辺領域とを含む全体にわたってほぼ均一となり、上記全体にわたって層間絶縁膜の最上面がより平坦になる。
【０００６】
上記のように層間絶縁膜の最上面がより平坦になる場合には、たとえば特許文献１に開示されるコンタクトなどの接続配線を介在せずに、記憶素子とビット線とを直接接続することが可能となる。これは層間絶縁膜の平坦性が向上するために、ビット線と記録素子を構成する導電体との短絡を抑制することができるためである。このため、上記接続配線を形成する工程を省略することができ、当該半導体装置のコストが削減される。また特に微細化された半導体装置において起こりやすい、接続配線の位置ずれに起因する不良の発生を抑制することができる。
【０００７】
しかし、たとえば上記のダミーパターンを、平面視において周辺領域の任意の位置に無秩序に配置した場合、たとえばダミーパターンが隣接する１対のビット線の両方と接続されるように（両方を跨ぐように）配置されることがある。この場合、ダミーパターンは通常導電体から構成されるため、当該ダミーパターンが１対のビット線を短絡する可能性がある。上記の特許文献３〜特許文献５には上記ダミーパターンに相当する構成が形成されているが、いずれの特許文献においても上記のビット線に相当する配線との位置関係についての開示がなされていない。このため上記各特許文献のダミーパターンを用いても、ビット線に相当する配線同士が短絡する可能性がある。また特許文献１にはそもそも上記の周辺領域に相当する領域についての記載がない。特許文献２には上記の周辺領域に相当する領域についての記載はあるが、当該領域に形成するダミーパターンに相当する構成についての記載がない。
【０００８】
本発明は、以上の問題に鑑みなされたものである。その目的は、隣接するビット線同士の短絡が抑制されており、かつ層間絶縁膜が平坦に研磨された半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体装置は以下の構成を備えている。主表面を有する半導体基板と、半導体基板の主表面上に形成された、磁化の向きに応じて電気抵抗が変化する、磁気抵抗素子が複数配置されたメモリセル領域と、磁気抵抗素子と同一レイヤに配置される層間絶縁膜と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。上記磁気抵抗素子は、磁化の向きが固定された磁化固定層と、磁化の向きが可変とされた磁化自由層と、磁化固定層と磁化自由層との間に挟まれるトンネル絶縁層とを含んでいる。上記磁気抵抗素子の上方には、主表面に沿った方向に向けて延び、磁気抵抗素子の上面に接続された複数の第１の配線を有している。上記周辺回路領域には、第１の配線と同一レイヤにより構成される第２の配線と平面視において重なるように、磁気抵抗素子を構成する磁化自由層と同一材質の層、トンネル絶縁層と同一材質の層および磁化固定層と同一材質の層が積層された積層構造が配置されている。上記積層構造は、周辺回路領域にて平面視において隣接する１対の第２の配線の両方と重ならないように配置される。
【００１０】
本発明の他の実施例による半導体装置は以下の構成を備えている。主表面を有する半導体基板と、半導体基板の主表面上に形成された、電圧の印加に応じて電気抵抗が変化する、抵抗記録素子が複数配置されたメモリセル領域と、抵抗記録素子と同一レイヤに配置される層間絶縁膜と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。上記抵抗記録素子は、第１の金属電極と、絶縁膜と、第２の金属電極とがこの順で積層された構成を含んでいる。上記抵抗記録素子の上方には、主表面に沿った方向に向けて延び、抵抗記録素子の上面に接続された複数の第１の配線を有している。上記周辺回路領域には、第１の配線と同一レイヤにより構成される第２の配線と平面視において重なるように、抵抗記録素子を構成する第１の金属電極と同一材質の層、絶縁膜と同一材質の層および第２の金属電極と同一材質の層が積層された積層構造が配置されている。上記積層構造は、周辺回路領域にて平面視において隣接する１対の第２の配線の両方と重ならないように配置される。積層構造は平面視において複数の小積層構造に分割され、第２の配線および複数の小積層構造は、平面視において屈曲された形状を有している。複数の小積層構造は、第２の配線に沿う方向および第２の配線の延在する方向に交差する方向の両方において分割可能である。
【００１１】
本発明のさらに他の実施例による半導体装置は以下の構成を備えている。主表面を有する半導体基板と、半導体基板の主表面上に形成された、相変化に応じて電気抵抗が変化する、相変化記録素子が複数配置されたメモリセル領域と、相変化記録素子と同一レイヤに配置される層間絶縁膜と、平面視においてメモリセル領域の周囲に配置された周辺回路領域とを備える。上記相変化記録素子は、第１の金属電極と、相変化層と、第２の金属電極とがこの順で積層された構成を含んでいる。上記相変化記録素子の上方には、主表面に沿った方向に向けて延び、相変化記録素子の上面に接続された複数の第１の配線を有している。上記周辺回路領域には、第１の配線と同一レイヤにより構成される第２の配線と平面視において重なるように、相変化記録素子を構成する第１の金属電極と同一材質の層、相変化層と同一材質の層および第２の金属電極と同一材質の層が積層された積層構造が配置されている。上記積層構造は、周辺回路領域にて平面視において隣接する１対の第２の配線の両方と重ならないように配置される。
【発明の効果】
【００１２】
本実施例によれば、ダミーパターンとしての積層構造に起因して、隣接する１対の第２の配線が短絡する可能性が低減される。このため、当該積層構造により層間絶縁膜の最上面がさらに平坦化され、かつ当該第２の配線における短絡の発生が抑制された、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体チップの部分的な概略平面図である。
【図２】本発明の実施の形態のメモリセル領域に複数のＭＲＡＭの磁気抵抗素子が配列され、ビット線およびディジット線と接続される態様を示す模式的な構造斜視図である。
【図３】図１のメモリセル領域および周辺回路領域に配置される磁気抵抗素子、ビット線、ディジット線などの、平面視におけるレイアウトを示す平面図である。
【図４】本発明の実施の形態１のＭＲＡＭにおけるメモリセル領域と周辺回路領域とを示す断面図である。
【図５】図３のＶ−Ｖ線に沿う部分における概略断面図である。
【図６】図３のＶＩ−ＶＩ線に沿う部分における概略断面図である。
【図７】本発明の実施の形態１の変形例としての、メモリセル領域に複数のＳＴＴ−ＭＲＡＭの磁気抵抗素子が配列され、ビット線と接続される態様を示す模式的な構造斜視図である。
【図８】本発明の実施の形態１のＭＲＡＭにおけるメモリセル領域および周辺回路領域の製造方法の一工程を示す断面図である。
【図９】本発明の実施の形態１において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】本発明の実施の形態１において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】本発明の実施の形態１において、図１０に示す工程の後に行われる工程の第１の例を示す断面図である。
【図１２】本発明の実施の形態１において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】本発明の実施の形態１において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】本発明の実施の形態１において、図１０に示す工程の後に行われる工程の第２の例を示す断面図である。
【図１５】本発明の実施の形態１において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】本発明の実施の形態１において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】本発明の実施の形態１において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】本発明の実施の形態１において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】本発明の実施の形態１において、図１３または図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】本発明の実施の形態１において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】本発明の実施の形態１において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】本発明の実施の形態１において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】本発明の実施の形態１の第１の比較例における、図３と同様のメモリセル領域および周辺回路領域に配置される磁気抵抗素子、ビット線、ディジット線などの、平面視におけるレイアウトを示す平面図である。
【図２４】図２３に示すメモリセル領域および周辺回路領域の製造方法の、図１９に対応する工程を示す断面図である。
【図２５】本発明の実施の形態１の第１の比較例において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】本発明の実施の形態１の第１の比較例において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】本発明の実施の形態１の第１の比較例において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】本発明の実施の形態１の第２の比較例における、図３と同様のメモリセル領域および周辺回路領域に配置される磁気抵抗素子、ビット線、ディジット線などの、平面視におけるレイアウトを示す平面図である。
【図２９】図２８に示すメモリセル領域および周辺回路領域の製造方法の、図２０に対応する工程を示す断面図である。
【図３０】本発明の実施の形態１の第２の比較例において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】図２８のＸＸＸＩ−ＸＸＸＩ線に沿う部分における概略断面図である。
【図３２】図２８のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う部分における概略断面図である。
【図３３】本発明の実施の形態２における、図３と同様のメモリセル領域および周辺回路領域に配置される磁気抵抗素子、ビット線、ディジット線などの、平面視におけるレイアウトを示す平面図である。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う部分における概略断面図である。
【図３５】本発明の実施の形態３における、図３と同様のメモリセル領域および周辺回路領域に配置される磁気抵抗素子、ビット線、ディジット線などの、平面視におけるレイアウトを示す平面図である。
【図３６】本発明の実施の形態４における、図４と同じ向きのＭＲＡＭにおけるメモリセル領域と周辺回路領域とを示す断面図である。
【図３７】図３６に示すメモリセル領域および周辺回路領域の製造方法の、図１４に対応する工程を示す断面図である。
【図３８】図３６に示すメモリセル領域および周辺回路領域の製造方法の、図１８に対応する工程を示す断面図である。
【図３９】本発明の実施の形態５における、図４と同じ向きのＲｅＲＡＭにおけるメモリセル領域と周辺回路領域とを示す断面図である。
【図４０】本発明の実施の形態６における、図４と同じ向きのＰＲＡＭにおけるメモリセル領域と周辺回路領域とを示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について図１を用いて説明する。
【００１５】
図１を参照して、本実施の形態における半導体チップＣＨＰに形成されるＭＲＡＭには、メモリセル領域と、周辺回路領域とを有しており、その他、図示されないＣＰＵ（Central Processing Unit）やパワーラインなどを有している。ここで半導体チップＣＨＰは、後述する半導体基板の主表面上に形成された集積回路の一単位である。
【００１６】
メモリセル領域とは、複数のたとえばＭＲＡＭなどのメモリ機能を持つ素子を含むセル（メモリセル）が、半導体チップＣＨＰの主表面上にアレイ状に配列された領域をいうものとする。周辺回路領域とは、半導体チップＣＨＰの主表面上におけるメモリセル領域以外の領域であり、かつメモリセル領域のＭＲＡＭと電気的に接続される後述のビット線に接続された回路（ＢＬドライバ）が配置された領域（ＢＬドライバ領域）やセンスアンプが配置された領域（センスアンプ領域）をいうものとする。またたとえばビット線と同一レイヤに形成された、上記のビット線と接続されない他の配線に接続された回路（ＤＬドライバ）が配置された領域（ＤＬドライバ領域）も、ここでは周辺回路領域ということにする。ＤＬドライバに接続される上記配線は、ビット線より下側のレイヤから、ビット線と同一レイヤまで、上側に引き回されている。
【００１７】
したがってたとえば電源回路やクロック回路やリセット回路などから構成された周辺領域と上記メモリセル領域との境界部よりも（メモリセル領域から見て）外側の領域をも含めて、ここでは周辺回路領域と定義する。上記の周辺領域（電源回路やクロック回路やリセット回路などから構成された領域）は、ＭＲＡＭやＣＰＵと共に半導体装置のシステムを構成する。
【００１８】
上記のメモリセル領域や、ＢＬドライバ、ＤＬドライバ、センスアンプ等が配置された周辺回路領域のそれぞれは、図１においては１箇所のみ図示されているが、実際には半導体チップＣＨＰ上に複数配置されている。
【００１９】
なお上記のＣＰＵは、中央演算処理部とも呼ばれる回路であり、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このためＣＰＵには高速処理が要求される。
【００２０】
ＭＲＡＭは、磁気を利用して、記憶情報をランダムに読み出したり書き込んだりすることができる素子である。ＭＲＡＭは電源を切っても記憶状態が保持される不揮発性メモリとして機能するだけでなく、高速なランダムアクセス機能を有するメモリ素子である。
【００２１】
次に、本実施の形態におけるＭＲＡＭについて図２を用いて説明する。
図２を参照して、本実施の形態におけるＭＲＡＭは、複数（図２においては５列）のビット線ＢＬ（Ｙ１〜Ｙ５）と複数（図２においては６列）のディジット線ＤＬ（Ｘ１〜Ｘ６）とが磁気抵抗素子ＭＲＤと電気的に接続されている。ビット線ＢＬとディジット線ＤＬとは、平面視において互いに略直交する方向に延在する。
【００２２】
次に、図１のメモリセル領域および周辺回路領域のより詳細な構成について、図３〜図６を用いて説明する。
【００２３】
図３はＭＲＡＭの１つのメモリセル領域および、ＢＬドライバ領域、ＤＬドライバ領域およびセンスアンプ領域を平面から見た図を示している。図４は図３のＩＶ−ＩＶ線に沿う部分におけるＭＲＡＭのメモリセル領域と、センスアンプ領域など、メモリセル領域以外の周辺回路領域との概略断面図である。
【００２４】
まず図４を参照して、図３のメモリセル領域に形成されたＭＲＡＭのメモリセルは、アクセストランジスタＡＴＲと、磁気抵抗素子ＭＲＤとを有している。アクセストランジスタＡＴＲは、たとえばボロンやリン、砒素などを含む不純物拡散層である１対のソース／ドレイン領域ＳＤと、シリコン酸化膜からなるゲート絶縁層ＧＩと、ポリシリコンや金属膜などの導電体からなるゲート電極層ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。ゲート電極層ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの表面上にゲート絶縁層ＧＩを介在して形成されている。なお１対のソース／ドレイン領域ＳＤおよびゲート電極層ＧＥの表面はシリサイド化されていてもよい。
【００２５】
磁気抵抗素子ＭＲＤは、アクセストランジスタＡＴＲが形成された半導体基板ＳＵＢの主表面上に複数層の層間絶縁層（たとえば４層のシリコン酸化膜からなる層間絶縁層）ＩＩ１を介在して位置している。磁気抵抗素子ＭＲＤは、下部電極ＬＥＬの表面にその下面が接するように形成されている。この下部電極ＬＥＬは、ローカルビアＬＶおよび読み出し用配線Ｍ３等を通じてアクセストランジスタＡＴＲの１対のソース／ドレイン領域ＳＤの一方に電気的に接続されている。なおローカルビアＬＶは、絶縁膜Ｉ１（たとえばシリコン窒化膜または、シリコン窒化膜とシリコン酸化膜とがこの順に積層された積層膜からなる）と同一のレイヤに形成されており、絶縁膜Ｉ１の下面に接するようにディジット線ＤＬが配置されている。
【００２６】
磁気抵抗素子ＭＲＤは、下部電極ＬＥＬのほか、ピン層ＭＰＬ（磁化固定層）と、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬ（磁化自由層）と、上部電極ＵＥＬとを有し、かつたとえばピン層ＭＰＬと、トンネル絶縁層ＭＴＬと、フリー層ＭＦＬと、上部電極ＵＥＬとがこの順で下から積層された積層構造を有している。このピン層ＭＰＬは、下部電極ＬＥＬの上面に接するように形成されている。また上部電極ＵＥＬは磁気抵抗素子ＭＲＤの上面を構成しており、上部電極ＵＥＬとその上方に配置されたビット線ＢＬ（第１の配線）とが直接接続されている。これにより、上部電極ＵＥＬとビット線ＢＬとの間に接続配線を挟まず、両者が電気的に接続されている。
【００２７】
ピン層ＭＰＬとフリー層ＭＦＬとは、それぞれ磁性を有する磁性層である。磁気抵抗素子ＭＲＤへのデータの記憶は、フリー層ＭＦＬの磁化の向きが、磁気抵抗素子ＭＲＤを通過する電流の向きに応じて変化することによりなされる。
【００２８】
個々の磁気抵抗素子ＭＲＤには、上記のようにトンネル絶縁層ＭＴＬを間に介在させて２つの磁性層（ピン層ＭＰＬとフリー層ＭＦＬ）が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子ＭＲＤの電気抵抗値が変化する。
【００２９】
具体的には、磁気抵抗素子ＭＲＤのフリー層ＭＦＬの磁化の向きは、ビット線ＢＬとディジット線ＤＬとに流す電流によって発生する磁場に応じて書き換えられる。しかしピン層ＭＰＬの磁化の向きは、上記電流の向きにかかわらず固定される。このためフリー層ＭＦＬの磁化の向きの変化に応じて、２つの磁性層における磁化の向きが同じになったり互いに逆向きになったりする。このように磁気抵抗素子ＭＲＤの磁化の向きに応じて変化された電気抵抗を検出することにより、磁気抵抗素子ＭＲＤの磁化の向きが読み取られる。
【００３０】
個々の磁気抵抗素子ＭＲＤが形成されるレイヤと同一レイヤには、層間絶縁層ＩＩ２（層間絶縁膜）が配置されている。層間絶縁層ＩＩ２は層間絶縁層ＩＩ１と同様にたとえばシリコン酸化膜からなる。そしてビット線ＢＬのさらに上方には、絶縁膜Ｉ３（たとえばシリコン窒化膜からなる）や層間絶縁層ＩＩ４（たとえばシリコン酸化膜からなる）、電極パッドなどが積層されている。しかしビット線ＢＬのさらに上方の配線は、図３の平面図においては図示が省略されている。
【００３１】
一方、図３のＢＬドライバ領域には、メモリセル（磁気抵抗素子）の動作等を制御するトランジスタＴＰ等の半導体素子と、半導体素子を互いに電気的に接続する周辺配線ＰＬやビアが形成されている。またメモリセル領域において互いに間隔をあけて（互いに電気的に接続されないように）複数延在するビット線ＢＬが、同一レイヤにおいてセンスアンプ領域やＢＬドライバ領域まで延在している。このようにメモリセル領域のビット線ＢＬが延長したものは、周辺回路領域（センスアンプ領域やＢＬドライバ領域）においてはビット線ＢＬ２（第２の配線）と呼ぶことにする。
【００３２】
メモリセル領域のビット線ＢＬが周辺回路領域まで延長された、センスアンプ領域やＢＬドライバ領域のビット線ＢＬ２とは独立して、ＤＬドライバ領域にも複数のビット線ＢＬ２が互いに間隔をあけて（互いに電気的に接続されないように）延在している。
【００３３】
図３および図４を参照して、メモリセル領域のビット線ＢＬが延長された周辺回路領域（図３の左側のセンスアンプ領域）においては、メモリセル領域において層間絶縁層ＩＩ２や磁気抵抗素子ＭＲＤが配置されるレイヤと同一の（層間絶縁層ＩＩ２と同一の）レイヤにおいて、ダミー積層構造ＤＭＭ（積層構造）が配置されている。ダミー積層構造ＤＭＭは、ビット線ＢＬ２と平面視において重なるように（ビット線ＢＬ２と同様の平面形状となるように）、ビット線ＢＬ２の下方に配置されている。すなわちダミー積層構造ＤＭＭは、ビット線ＢＬ２に沿うように延在する形状を有する。特に本実施の形態においては、ダミー積層構造ＤＭＭが、平面視においてビット線ＢＬ２の全面と重なるように（ダミー積層構造ＤＭＭが平面視においてビット線ＢＬ２とほぼ同じ形状、サイズを有するように）配置される。図３の右側のＢＬドライバ領域におけるビット線ＢＬ２と平面視において重なるダミー積層構造ＤＭＭも、センスアンプ領域におけるビット線ＢＬ２と同様の構成を有する。
【００３４】
ダミー積層構造ＤＭＭは磁気抵抗素子ＭＲＤを構成する各レイヤと同一材質の層が積層された積層構造、すなわち下部電極同一層ＬＥＬ、ピン同一層ＭＰＬ、トンネル同一層ＭＦＬ、フリー同一層ＭＦＬおよび上部電極同一層ＵＥＬがこの順に、それぞれ対応する磁気抵抗素子ＭＲＤの各膜と同様の厚みを有するように積層されることが好ましい。
【００３５】
以上のように、ダミー積層構造ＤＭＭはビット線ＢＬ２と平面視において重なるように配置されることにより、各ダミー積層構造ＤＭＭは、平面視において互いに隣接する１対のビット線ＢＬ２の両方と重ならないように配置されている。すなわち各ダミー積層構造ＤＭＭは、平面視において互いに隣接する１対のビット線ＢＬ２の両方と接続することがないように（１対のビット線ＢＬ２の両方を跨ぐことがないように）配置されている。
【００３６】
メモリセル領域のビット線ＢＬとは無関係の、ＤＬドライバが配置された周辺回路領域（図３のメモリセル領域の上側および下側の周辺回路領域）には、ビット線ＢＬと同一レイヤにビット線ＢＬ２（第２の配線）が配置される。ＤＬドライバ領域のビット線ＢＬ２はメモリセル領域のビット線ＢＬとは不連続であるが、ビット線ＢＬと同一材料からなり、ビット線ＢＬと同一厚みであることが好ましい。
【００３７】
ＤＬドライバ領域についても、センスアンプ領域やＢＬドライバ領域と同様に、ビット線ＢＬ２と平面視において重なるように（ビット線ＢＬ２と同様の平面形状となるように）、ビット線ＢＬ２の下方にダミー積層構造ＤＭＭが配置されている。したがって当該積層構造ＤＭＭについても、平面視において互いに隣接する１対のビット線ＢＬ２の両方と接続することがないように（１対のビット線ＢＬ２の両方を跨ぐことがないように）配置されている。
【００３８】
ＤＬドライバ領域のダミー積層構造ＤＭＭは、ＢＬドライバ領域やセンスアンプ領域のダミー積層構造ＤＭＭと同様の積層構造である。
【００３９】
図３〜図４を参照して、周辺回路領域においては（センスアンプ領域、ＢＬドライバ領域、ＤＬドライバ領域ともに）、層間絶縁層ＩＩ２にはダミービアＤＶが形成されており、ダミービアＤＶを貫通するように層間接続配線Ｍ４（接続配線）が形成されている。ただしＤＬドライバ領域のダミービアは図示が省略されている。層間接続配線Ｍ４は、周辺配線ＰＬとビット線ＢＬ２とを接続するように配置される。
【００４０】
すなわちダミー積層構造ＤＭＭは、ビット線ＢＬ２に沿うように延在する形状を有するが、層間接続配線Ｍ４と平面視において重なる領域には重ならないように、ダミービアＤＶが形成されている。このような構成とすることにより、層間接続配線Ｍ４を介在してビット線ＢＬ２と下層の配線との電気的な接続を可能とするとともに、層間接続配線Ｍ４とダミー積層構造ＤＭＭを構成する導電性の薄膜との短絡を抑制することができる。
【００４１】
図５は周辺回路領域（たとえばセンスアンプ領域）のうち、ダミービアＤＶや層間接続配線Ｍ４が配置されない領域における概略断面を示しており、図６は周辺回路領域（たとえばセンスアンプ領域）のうち、ダミービアＤＶや層間接続配線Ｍ４が配置される領域における概略断面を示している。また図５〜図６には、図４における読み出し用配線Ｍ３や周辺配線ＰＬが配置されたレイヤおよびその上方のレイヤのみ示されている。
【００４２】
図５〜図６を参照して、周辺回路領域のビット線ＢＬ２と同一レイヤには、平面視におけるビット線ＢＬ２の周囲に、たとえばシリコン窒化膜からなる絶縁膜Ｉ２や、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ３が配置される。
【００４３】
なお図４〜図６の各図において、たとえばディジット線ＤＬや配線Ｍ３、ビット線ＢＬ（ＢＬ２）などの配線には、その側壁や上面（または下面）を覆うようにクラッド層が形成されていることが好ましい。またたとえばローカルビアＬＶ、周辺配線ＰＬや、配線Ｍ３より下方の各接続配線は、その側壁や上面（または下面）を覆うようにバリアメタルが形成されていることが好ましい。しかしここではそれらの各膜の図示が省略されている。
【００４４】
ここでバリアメタルとは、各配線を構成する金属材料の外部への拡散を抑制するための膜であり、非磁性のタンタルの薄膜や、これに窒素が添加されたＴａＮ（窒化タンタル）が用いられることが好ましい。
【００４５】
クラッド層とは、磁場を遮蔽する機能を有する膜であり、たとえば透磁率が高く残留磁化が非常に低い軟磁性体の薄膜が、バリアメタルにより挟まれた構成を有することが好ましい。上記軟磁性体の薄膜としては具体的には、ＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。
【００４６】
また図４〜図６の各図において、特に磁気抵抗素子ＭＲＤのピン層ＭＰＬやフリー層ＭＦＬなどの磁性を有する各膜やトンネル絶縁層ＭＴＬは、その側壁がシリコン窒化膜などの比較的低温にて形成される保護層で覆われることが好ましいが、当該保護層についてもここでは図示が省略されている。
【００４７】
次に、各部の材質、膜厚などについて説明する。
ピン層ＭＰＬは強磁性層からなる薄膜であることが好ましい。具体的にはＰｔ（プラチナ）、Ｍｎ（マンガン）、Ｎｉ(ニッケル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｂ（ボロン）、Ｒｕ（ルテニウム）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。またピン層ＭＰＬは、図４〜図６においては１層として図示されている。しかし一般にピン層ＭＰＬには、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される膜の順序などはこれに限られない。ピン層ＭＰＬの全体の厚みは５０ｎｍ以上１００ｎｍ以下であることが好ましい。
【００４８】
トンネル絶縁層ＭＴＬは、ＡｌＯx（酸化アルミニウム）、ＭｇＯ（酸化マグネシウム）、ＨｆＯ（酸化ハフニウム）のいずれかからなる絶縁膜であることが好ましい。その厚みは０．５ｎｍ以上２．０ｎｍ以下であることが好ましく、なかでも０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。
【００４９】
フリー層ＭＦＬは、強磁性層からなる薄膜であり、かつシリコン酸化膜とのエッチング選択比が高い材質を用いることが好ましい。具体的にはＮｉ（ニッケル）、Ｃｏ（コバルト）、Ｆｅ（鉄）、Ｂ（ボロン）、Ｒｕ（ルテニウム）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは２．０ｎｍ以上１０ｎｍ以下であることが好ましく、３．０ｎｍ以上９．０ｎｍ以下であることがより好ましい。
【００５０】
下部電極ＬＥＬはたとえばＴａ（タンタル）、ＴａＮ（窒化タンタル）、Ｒｕ、ＴｉＮ（窒化チタン）などの金属膜からなることが好ましい。また下部電極ＬＥＬは１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。下部電極ＬＥＬの厚みはたとえば１０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上５０ｎｍ以下（一例として３５ｎｍ）であることが好ましい。
【００５１】
上部電極ＵＥＬは、たとえばＴａ、ＴａＮ、Ｒｕ、ＴｉＮなどの、シリコン酸化膜とのエッチング選択比が高い金属材料からなることが好ましい。上部電極ＵＥＬも１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。上部電極ＵＥＬの厚みはたとえば６０ｎｍ以上７０ｎｍ以下であることが好ましい。またたとえば２層が積層された上部電極ＵＥＬの場合、下部の上部電極ＵＥＬの厚みはたとえば３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも３５ｎｍ以上６５ｎｍ以下（一例として６０ｎｍ）であることが好ましい。また上部の上部電極ＵＥＬの厚みはたとえば５ｎｍ以上１００ｎｍ以下であることが好ましい。一例として、Ｒｕからなる厚み７．５ｎｍの薄膜の上にＴａからなる厚み６０ｎｍの薄膜が積層された構成の上部電極ＵＥＬが考えられる。
【００５２】
また各種配線、すなわち配線Ｍ３、Ｍ４やビット線ＢＬ（ＢＬ２）、ディジット線ＤＬは、たとえば銅製の薄膜からなることが好ましく、ローカルビアＬＶはたとえばタングステン膜により形成されることが好ましい。
【００５３】
上記においては通常のＭＲＡＭについて説明したが、ディジット線を有さず、ビット線ＢＬとアクセストランジスタＡＴＲとの間の電流の方向に応じて磁化の向きが変化する、いわゆるＳＴＴ（Spin Transfer Torque）−ＭＲＡＭにも本実施の形態の構成は適用することができる。ここでＳＴＴ−ＭＲＡＭについて、図７を用いて説明する。
【００５４】
図７を参照して、ＳＴＴ−ＭＲＡＭにおいて、複数（図１０においては５列）のビット線ＢＬ（Ｙ１〜Ｙ５）が磁気抵抗素子ＭＲＤと電気的に接続されているが、通常のＭＲＡＭに配置されるディジット線が配置されていない。この点において、ＳＴＴ−ＭＲＡＭは通常のＭＲＡＭと異なる。またＳＴＴ−ＭＲＡＭには通常、クラッド層は形成されない。
【００５５】
ＳＴＴ−ＭＲＡＭにおいても、通常のＭＲＡＭと同様に、個々の磁気抵抗素子ＭＲＤには、上記のようにトンネル絶縁層ＭＴＬを間に介在させて２つの磁性層（ピン層ＭＰＬとフリー層ＭＦＬ）が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子ＭＲＤの電気抵抗値が変化する。
【００５６】
具体的には、磁気抵抗素子ＭＲＤのフリー層ＭＦＬの磁化の向きは、ビット線ＢＬから磁気抵抗素子ＭＲＤを経てアクセストランジスタＡＴＲに至る電流経路に流す電流の向きに応じて書き換えられる。しかしピン層ＭＰＬの磁化の向きは、上記電流の向きにかかわらず固定される。このためフリー層ＭＦＬの磁化の向きの変化に応じて、２つの磁性層における磁化の向きが同じになったり互いに逆向きになったりする。このように磁気抵抗素子ＭＲＤの磁化の向きに応じて変化された電気抵抗を検出することにより、磁気抵抗素子ＭＲＤの磁化の向きが読み取られる。
【００５７】
次に、本実施の形態の半導体装置として、図３〜図６に示すＭＲＡＭの製造方法について、図８〜図２２を用いて説明する。なお図８〜図２２においては、メモリセル領域と、一例としてセンスアンプの周辺回路領域について示されている。また図８〜図２２においては、図４が示す断面と同じ断面を示している。
【００５８】
図８を参照して半導体基板ＳＵＢの主表面上に、それぞれ所定のトランジスタＡＴＲ、ＴＰや配線等が形成された後、図９を参照して配線Ｍ３、ＰＬ上にたとえばシリコン窒化膜からなる絶縁膜Ｉ１が形成される。次に、通常の写真製版技術およびエッチングにより、配線Ｍ３上の絶縁膜Ｉ１を貫通して読み出し用配線Ｍ３を露出する孔としてのローカルビアホールが形成される。上記写真製版技術に用いたレジストパターン（図示せず）がたとえばアッシングにより除去された後、そのローカルビアホールの底面および側壁を覆うように、シリコン窒化膜Ｉ１上にバリアメタル（図示せず）が形成され、その上にタングステン膜が形成される。
【００５９】
タングステン膜およびバリアメタルに化学的機械研磨処理を施すことにより、シリコン窒化膜Ｉ１の上面が露出するまでタングステン膜およびバリアメタルが研磨除去される。するとローカルビアホール内にはバリアメタルおよびタングステン膜が残存されて、バリアメタルおよびタングステン膜からなるローカルビアＬＶが形成される。またシリコン窒化膜Ｉ１の上面は、上記化学的機械研磨処理により平坦化される。
【００６０】
図１０を参照して、シリコン窒化膜Ｉ１上に、下部電極となる所定の膜ＬＥＬが形成される。
【００６１】
以下、図１１〜図１３は、図１０の所定の膜ＬＥＬが形成される以降の第１の加工方法を示しており、図１４〜図１８は、図１０の所定の膜ＬＥＬが形成される以降の第２の加工方法を示している。
【００６２】
図１１を参照して、下部電極となる所定の膜ＬＥＬ上にピン層ＭＰＬとなる所定の膜が形成される。その所定の膜として、たとえばＰｔ、Ｍｎ、Ｎｉ、Ｒｕ、Ｃｏ、Ｆｅ、Ｂのうち一種または複数種を含む積層膜が形成される。次に、ピン層ＭＰＬとなる所定の膜上にトンネル絶縁層ＭＴＬとなる所定の膜が形成される。次に、トンネル絶縁層ＭＴＬとなる所定の膜上にフリー層ＭＦＬとなる所定の膜が形成される。その所定の膜として、たとえば、Ｎｉ、Ｆｅ、ＣｏおよびＢのうち、少なくとも２つの金属を含む合金膜が形成される。次に、フリー層ＭＦＬとなる所定の膜上に上部電極ＵＥＬとなる所定の膜が形成される。上部電極ＵＥＬとなる所定の膜として、たとえばＲｕからなる厚み７．５ｎｍの薄膜と、その薄膜の上にＴａからなる厚み６０ｎｍの薄膜とが積層された構成が考えられる。
【００６３】
図１２を参照して、上部電極ＵＥＬとなる所定の膜上に、通常の写真製版技術およびエッチングにより、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）をマスクとして、上部電極ＵＥＬとなる所定の膜が所定の形状にエッチングされる。この後、レジストパターンがたとえばアッシングなどにより除去される。その後上部電極ＵＥＬをマスクとして、フリー層ＭＦＬとなる所定の膜、トンネル絶縁層ＭＴＬとなる所定の膜、およびピン層ＭＰＬとなる所定の膜に所定の条件の下でエッチングが施される。
【００６４】
上記のエッチングにより、各膜がパターニングされて、メモリセル領域においてはピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬ、および上部電極ＵＥＬが形成される。また周辺回路領域においてはピン同一層ＭＰＬ、トンネル同一層ＭＴＬ、フリー同一層ＭＦＬ、および上部電極同一層ＵＥＬが形成される。なお磁気抵抗素子ＭＲＤが形成された後の各製造プロセスでは、磁気抵抗素子ＭＲＤの特にトンネル絶縁層ＭＴＬを保護するために、温度３００℃以下の下で種々の処理が施されることになる。
【００６５】
なおここでは、メモリセル領域の上部電極ＵＥＬなどは、概ねディジット線ＤＬと平面視において重なる領域に形成されるようにパターニングされることが好ましい。また周辺回路領域の上部電極同一層ＵＥＬなどは、概ねビット線ＢＬが形成される領域と平面視において重なる領域に形成され、かつ隣り合うビット線ＢＬの両方と重ならないように（両方を跨がないように）形成されることが好ましい。
【００６６】
この後、磁気抵抗素子ＭＲＤの特にピン層ＭＰＬ、トンネル絶縁層ＭＴＬおよびフリー層ＭＦＬを保護する目的で、上記各膜の側壁を覆う保護層（図示せず）が形成される。この保護層はたとえばシリコン窒化膜からなるものであり、たとえばＳｉＨ4（シラン）ガスとＨ2（水素）ガスとＨｅ（ヘリウム）ガスとの混合雰囲気を用いて、ＣＶＤ（Chemical Vapor Deposition）法により３００℃以下、たとえば２７５℃に加熱することにより形成される。
【００６７】
図１３を参照して、上記と同様の、通常のレジストパターンによる写真製版技術およびエッチングにより、メモリセル領域においては保護層および下部電極ＬＥＬが形成される。また上記処理により、周辺回路領域においては下部電極同一層ＬＥＬが形成される。以上により、メモリセル領域においては、下部電極ＬＥＬ、ピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬ、および上部電極ＵＥＬの各膜から磁気抵抗素子ＭＲＤが形成される。また周辺回路領域においては、下部電極同一層ＬＥＬ、ピン同一層ＭＰＬ、トンネル同一層ＭＴＬ、フリー同一層ＭＦＬ、および上部電極同一層ＵＥＬの各膜からダミー積層構造ＤＭＭが形成される。周辺回路領域の隣接するダミー積層構造ＤＭＭに挟まれた領域のうち、後工程において層間接続配線Ｍ４が形成される領域はダミービアＤＶとして形成される。
【００６８】
あるいは、図１０に示す工程が行なわれた後に、図１１に示す工程の代わりに、以下の工程を行なってもよい。図１４を参照して、図１０の工程において形成された下部電極となる所定の膜ＬＥＬ上に、通常の写真製版技術およびエッチングにより、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）をマスクとして、下部電極ＬＥＬとなる所定の膜が所定の形状にエッチングされる。この処理により、当該膜はパターニングされて、メモリセル領域においては下部電極ＬＥＬが形成され、周辺回路領域においては下部電極同一層ＬＥＬが形成される。
【００６９】
図１５を参照して、下部電極（下部電極同一層）ＬＥＬを覆うように、シリコン酸化膜ＩＩ２が形成される。図１６を参照して、シリコン酸化膜ＩＩ２に化学的機械研磨処理を施すことにより、下部電極（下部電極同一層）ＬＥＬの上面が露出するまでシリコン酸化膜ＩＩ２が研磨除去される。この処理により、下部電極（下部電極同一層）ＬＥＬおよびこれに挟まれたシリコン酸化膜ＩＩ２の上面は平坦化される。
【００７０】
図１７を参照して、下部電極ＬＥＬ（下部電極同一層）およびシリコン酸化膜ＩＩ２上に、図１１に示す工程と同様に、ピン層ＭＰＬとなる所定の膜、トンネル絶縁層ＭＴＬとなる所定の膜、フリー層ＭＦＬとなる所定の膜、上部電極ＵＥＬとなる所定の膜がこの順に積層される。
【００７１】
図１８を参照して、図１２に示す工程と同様に、まず上部電極ＵＥＬとなる所定の膜が所定の形状にエッチングされる。その後、図１２に示す工程と同様に、上部電極（上部電極同一層）ＵＥＬをマスクとして、フリー層ＭＦＬとなる所定の膜、トンネル絶縁層ＭＴＬとなる所定の膜、およびピン層ＭＰＬとなる所定の膜に所定の条件の下でエッチングが施される。上記のエッチングにより、メモリセル領域においてはピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬ、および上部電極ＵＥＬが、また周辺回路領域においてはピン同一層ＭＰＬ、トンネル同一層ＭＴＬ、フリー同一層ＭＦＬ、および上部電極同一層ＵＥＬが形成される。このようにして図１３と同様に、磁気抵抗素子ＭＲＤおよびダミー積層構造ＤＭＭ、ダミービアＤＶが形成される。
【００７２】
さらに図１２に示す工程と同様に、磁気抵抗素子ＭＲＤの側壁を覆う保護層が形成される。なお以降の各工程（図１９〜図２２）については、上記の第１または第２の加工方法の両方に共通であり、図１９〜図２２においては、配線Ｍ３、ＰＬ、ＤＬよりも下側（半導体基板ＳＵＢ側）については図示が省略されている。
【００７３】
図１９を参照して、図１３または図１８に示す磁気抵抗素子ＭＲＤ（ダミー積層構造ＤＭＭ）を覆うように、層間絶縁層となるシリコン酸化膜ＩＩ２が形成される。このシリコン酸化膜ＩＩ２は、図１８に示す下部電極ＬＥＬの間に挟まれたシリコン酸化膜ＩＩ２と同一材質である。すなわち、上記の第２の加工方法を用いた場合には、下部電極ＬＥＬの間に挟まれたシリコン酸化膜ＩＩ２と、図１９において形成されるシリコン酸化膜ＩＩ２とが一体となる。
【００７４】
図２０を参照して、シリコン酸化膜ＩＩ２に化学的機械研磨処理を施すことにより、上部電極（上部電極同一層）ＵＥＬの上面が露出するまでシリコン酸化膜ＩＩ２が研磨除去される。この処理により、メモリセル領域および周辺回路領域におけるシリコン酸化膜ＩＩ２の上面は、いずれの領域においてもその（積層される方向に関する）厚みがほぼ一定になるように平坦化される。ここでいうシリコン酸化膜ＩＩ２のほぼ一定の厚みとは、磁気抵抗素子ＭＲＤおよびダミー積層構造ＤＭＭの厚み、すなわち下部電極ＬＥＬ、ピン層ＭＰＬ、トンネル絶縁層ＭＴＬ、フリー層ＭＦＬおよび上部電極ＵＥＬの厚みの和にほぼ等しい。
【００７５】
ここでは特に、磁気抵抗素子ＭＲＤの上部電極ＵＥＬなどが研削されない程度に、メモリセル領域のシリコン酸化膜ＩＩ２が研磨除去されることがより好ましい。
【００７６】
次に、周辺回路領域においてダミー積層構造ＤＭＭに挟まれたダミービアＤＶに対して、通常の写真製版技術およびエッチングにより、絶縁膜Ｉ１および層間絶縁層ＩＩ２を貫通して周辺配線ＰＬの少なくとも一部を露出する孔としてのダミービアホールＶＡが形成される。上記写真製版技術に用いたレジストパターン（図示せず）がたとえばアッシングにより除去された後、ダミービアホールＶＡの底面および側壁を覆うように、シリコン酸化膜ＩＩ２やダミー積層構造ＤＭＭ上にバリアメタル（図示せず）が形成され、その上にタングステン膜が形成される。
【００７７】
タングステン膜およびバリアメタルに化学的機械研磨処理を施すことにより、シリコン窒化膜Ｉ１の上面が露出するまでタングステン膜およびバリアメタルが研磨除去される。するとダミービアホールＶＡ内にはバリアメタルおよびタングステン膜が残存されて、バリアメタルおよびタングステン膜からなる配線Ｍ４が形成される。また配線Ｍ４や層間絶縁層ＩＩ２、上部電極ＵＥＬなどの上面は、上記化学的機械研磨処理により平坦化される。
【００７８】
図２１を参照して、磁気抵抗素子ＭＲＤ、ダミー積層構造ＤＭＭや層間絶縁層ＩＩ２上に、シリコン窒化膜Ｉ２およびシリコン酸化膜ＩＩ３がこの順に積層される。これらは他のシリコン窒化膜Ｉ１、シリコン酸化膜ＩＩ１、ＩＩ２と同様に形成される。シリコン窒化膜Ｉ２およびシリコン酸化膜ＩＩ３は、図５および図６に示すビット線ＢＬ２と同一レイヤに配置される膜である。したがって図２１中には示されないが、図５や図６に示すビット線ＢＬ２が配置される領域におけるシリコン窒化膜Ｉ２やシリコン酸化膜ＩＩ３が除去される。
【００７９】
具体的には、通常の写真製版技術およびエッチングにより、シリコン窒化膜Ｉ２およびシリコン酸化膜ＩＩ３を貫通して上部電極（上部電極同一層）ＵＥＬや層間接続配線Ｍ４の少なくとも一部を露出するビア用孔が形成される。上記写真製版技術に用いたレジストパターン（図示せず）がたとえばアッシングにより除去される。
【００８０】
図２２を参照して、ビア用孔の底面および側壁を覆うように、最上面にクラッド層（図示せず）が形成され、その上に銅膜が形成される。銅膜およびクラッド層に化学的機械研磨処理を施すことにより、銅からなりクラッド層を含むビット線ＢＬ（ＢＬ２）が形成される。その後、シリコン窒化膜Ｉ３やシリコン酸化膜ＩＩ４、特に周辺回路領域において外部負荷と電気的に接続する電極パッドなどが形成されることにより、図３の平面図や図４の断面図の半導体装置が形成される。
【００８１】
次に、本実施の形態の比較例を示す図２３〜図３２を参照しながら、本実施の形態の作用効果について説明する。まず図２３〜図２７の第１の比較例を参照しながら、比較例の第１の問題点および本実施の形態の作用効果について説明する。
【００８２】
図２３を参照して、本実施の形態の第１の比較例の半導体装置においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子ＭＲＤやビット線ＢＬ（ＢＬ２）、ディジット線ＤＬなどの各種配線については、図３に示す本実施の形態と大筋で同様の構成を備えている。しかし第１の比較例においては、周辺回路領域にダミー積層構造ＤＭＭが配置されていない。この点において、第１の比較例は本実施の形態と異なっている。
【００８３】
次に、図２３に示すＭＲＡＭの製造方法について、図２４〜図２７を用いて説明する。なお図２４〜図２７においては、図１９〜図２２と同様に、メモリセル領域とセンスアンプ領域について、図４が示す断面と同じ断面を（配線Ｍ３およびその上層のみ）示している。
【００８４】
図２４を参照して、メモリセル領域に磁気抵抗素子ＭＲＤが形成され、周辺回路領域にはダミー積層構造が形成されない構成に対して、図１９に示す工程と同様に、磁気抵抗素子ＭＲＤを覆うように、層間絶縁層となるシリコン酸化膜ＩＩ２が形成される。
【００８５】
図２５を参照して、図２０に示す工程と同様に、シリコン酸化膜ＩＩ２に化学的機械研磨処理を施すことにより、上部電極（上部電極同一層）ＵＥＬの上面が露出するまでシリコン酸化膜ＩＩ２が研磨除去される。
【００８６】
ところが周辺回路領域に、磁気抵抗素子ＭＲＤを構成する各薄膜と同一材料、同一厚みの各薄膜が積層されたダミー積層構造が形成されない場合には、上記研磨処理（ＣＭＰ）の際に、いわゆるディッシングが発生する。すなわちメモリセル領域に複数並ぶ磁気抵抗素子ＭＲＤのうち、たとえば周辺回路領域により近い領域に配置された磁気抵抗素子ＭＲＤの積層構造の一部（上部電極ＵＥＬ、フリー層ＭＦＬなど）が、シリコン酸化膜ＩＩ２と一緒に研削されてしまう。これはＣＭＰにおいては、磁気抵抗素子ＭＲＤのフリー層ＭＦＬなどを構成する磁性層や上部電極ＵＥＬなどを構成する導電体の薄膜よりも、シリコン酸化膜ＩＩ２の方が容易に研削されるためである。メモリセル領域と周辺回路領域とで研削される材質が異なるために、ＣＭＰにより研削される割合がメモリセル領域と周辺回路領域との間で均衡を保つことが困難になる結果、図２５に示す現象が発生する。
【００８７】
図２６、図２７に示す各工程は、それぞれ本実施の形態の図２１、図２２に示す各工程に対応する。図２７は、図２３の比較例の半導体装置の完成品における、ＸＸＶＩＩ−ＸＸＶＩＩ線に沿う部分の概略断面図に相当する。
【００８８】
なお周辺回路領域の層間接続配線Ｍ４は、周辺配線ＰＬと平面視に重なる位置に、図２０に示すダミービアホールＶＡなどを形成する工程と同様に形成される。図２５に示すようにシリコン酸化膜ＩＩ２の最上面が傾き、その厚みが領域間で異なる場合、その上に形成されるビット線ＢＬも、シリコン酸化膜ＩＩ２の最上面に従って傾斜することになる。すると、図２７に示すように、ビット線ＢＬとピン層ＭＰＬとが短絡することがある。この短絡により、当該ＭＲＡＭを含むメモリセルはデータの書き換えや読み出しが不可能となる。
【００８９】
以上のような不具合の発生を抑制するためには、本実施の形態のように、磁気抵抗素子ＭＲＤの示す積層構造と同一材料、より好ましくは同一厚みの積層構造ＤＭＭが周辺回路領域に形成されることが好ましい。このようにすれば、メモリセル領域と周辺回路領域とのシリコン酸化膜ＩＩ２の、ＣＭＰにより研磨される割合がほぼ一定となる。このため研磨後におけるメモリセル領域と周辺回路領域とのシリコン酸化膜ＩＩ２の厚みをほぼ一定とすることができる。言い換えれば上記研磨後のシリコン酸化膜ＩＩ２の上面を（傾かないように）より平坦にすることができる。したがって、本実施の形態のようにメモリセル領域のビット線ＢＬと磁気抵抗素子ＭＲＤ（の上部電極ＵＥＬ）とが直接接触するように接続された構成において、ビット線ＢＬのピン層ＭＰＬとの短絡を抑制することができる。
【００９０】
ところがダミー積層構造を、周辺回路領域における任意の位置に無秩序に形成した場合、以下のような不具合が発生することがある。次に図２８〜図３２の第２の比較例を参照しながら、比較例の第２の問題点、および本実施の形態の作用効果について説明する。
【００９１】
図２８を参照して、本実施の形態の第２の比較例においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子ＭＲＤやビット線ＢＬ（ＢＬ２）、ディジット線ＤＬなどの各種配線については、図３に示す本実施の形態と大筋で同様の構成を備えている。しかし第２の比較例においては、周辺回路領域に形成される比較用ダミーＤＭが、ビット線ＢＬ２と平面視において重なる領域に沿うように配置されていない。ここでの比較用ダミーＤＭは、ダミー積層構造ＤＭＭと同一構成や厚みの積層構造であるとする。
【００９２】
たとえば図２８のＸＸＸ−ＸＸＸ線に沿う部分に示すように、ある比較用ダミーＤＭは、層間接続配線Ｍ４と平面視において重なるように形成される。またたとえば図２８のＸＸＸＩ−ＸＸＸＩ線に沿う部分に示すように、別の比較用ダミーＤＭは、隣接する１対のビット線ＢＬ２の両方と重なり（両方にまたがり）、両方と電気的に接続するように配置されている。この点において、第２の比較例は本実施の形態と異なっている。
【００９３】
次に、図２８に示すＭＲＡＭの製造方法について、図２９〜図３０を用いて説明する。なお図２９〜図３０においては、図１９〜図２２と同様に、メモリセル領域と、センスアンプの周辺回路領域とについて、図４が示す断面と同じ断面を（配線Ｍ３およびその上層のみ）示している。
【００９４】
図２９を参照して、メモリセル領域に磁気抵抗素子ＭＲＤが形成され、周辺回路領域にはダミー積層構造が形成されない構成に対して、図１９に示す工程と同様に、磁気抵抗素子ＭＲＤを覆うように、層間絶縁層となるシリコン酸化膜ＩＩ２が形成される。そして図２０に示す工程と同様に、シリコン酸化膜ＩＩ２に化学的機械研磨処理を施すことにより、上部電極（上部電極同一層）ＵＥＬの上面が露出するまでシリコン酸化膜ＩＩ２が研磨除去される。
【００９５】
そして周辺回路領域にダミービアホールＶＡが形成され、その内部に金属材料が充填されることにより、図２０と同様の層間接続配線Ｍ４が形成される。その後は図２１〜図２２と同様の処理がなされることにより、図３０に示す、図２８のＸＸＸ−ＸＸＸ線に沿う部分の断面の態様となる。
【００９６】
しかしここで、比較用ダミーＤＭは平面視における無秩序な位置に形成されているため、ダミービアホールＶＡを形成する際に比較用ダミーＤＭにエッチングが妨害され、ダミービアホールＶＡが所望の開口された形状となるように形成されなくなる可能性がある。あるいはダミービアホールＶＡや配線Ｍ４が所望の開口形状に形成されたとしても、当該配線Ｍ４が隣接する比較用ダミーＤＭの導電体層と短絡する可能性がある。
【００９７】
図３１は、比較用ダミーＤＭとビット線ＢＬ２との関係を示している。図３１を参照して、無秩序な位置に形成された比較用ダミーＤＭが、隣接する１対のビット線ＢＬ２の両方と接触することにより、比較用ダミーＤＭと当該１対のビット線ＢＬ２の両方とがそれぞれ電気的に接続される。このため図３１中に矢印で示すように、隣接する１対のビット線ＢＬ２間に電流が流れ、これらのビット線ＢＬ２が短絡する可能性がある。図３２は、磁気抵抗素子ＭＲＤとビット線ＢＬとの関係を示している。図３２を参照して、隣接するビット線ＢＬ同士は互いに間隔をあけて配置されるため、磁気抵抗素子ＭＲＤの導電体層により短絡することはない。
【００９８】
以上のような不具合の発生を抑制するためには、本実施の形態のように、ダミー積層構造ＤＭＭがビット線ＢＬ２の延在する方向に沿うように、ビット線ＢＬ２の平面視における形状にほぼ重なるように形成されることが好ましい。そのような平面形状とすることにより、ダミー積層構造ＤＭＭが、隣接する１対のビット線ＢＬ２の両方と接触することのないように形成されることが好ましい。このようにすれば、上記第２の比較例の有する問題点を解消することができる。すなわち積層構造ＤＭＭが、隣接するビット線ＢＬ２同士を短絡するなどの不具合を抑制することができる。
【００９９】
なお、平面視における周辺回路領域の全体に対してダミー積層構造ＤＭＭが配置される領域の占有率の和は、メモリセル領域の全体における磁気抵抗素子ＭＲＤが配置される領域の占有率の和よりも大きいことが好ましい。具体的には、平面視における周辺回路領域の全体の面積に対して、周辺回路領域に配置される全てのダミー積層構造ＤＭＭが占める面積の割合（占有率）の和は、平面視におけるメモリセル領域の全体に対して、全ての磁気抵抗素子ＭＲＤが占める占有率の和の１．１倍以上１．２倍以下であることがより好ましい。なおＢＬドライバ領域、ＤＬドライバ領域、センサアンプ領域のそれぞれにおいて、平面視での全体の面積に対するダミー積層構造ＤＭＭが占める面積の割合（占有率）が、平面視におけるメモリセル領域の全体に対して、全ての磁気抵抗素子ＭＲＤが占める占有率の和の１．１倍以上１．２倍以下であってもよい。
【０１００】
さらに具体的には、平面視における周辺回路領域の全体の面積に対して、周辺回路領域に配置される全てのダミー積層構造ＤＭＭが占める面積の割合（占有率）の和は２０％以上５０％以下であることがより好ましい。また平面視におけるメモリセル領域の全体に対して、全ての磁気抵抗素子ＭＲＤが占める占有率の和は、１６％以上４５％以下であることがより好ましい。なおＢＬドライバ領域、ＤＬドライバ領域、センサアンプ領域のそれぞれにおいて、上記占有率の和が２０％以上５０％以下であってもよい。
【０１０１】
このようにすれば、ダミー積層構造ＤＭＭが、層間絶縁層ＩＩ２をＣＭＰする際におけるディッシングの発生を抑制し、層間絶縁層ＩＩ２の研磨後の厚みをほぼ一定にする効果をより高めることができる。またＣＭＰの際に、特にメモリセル領域の層間絶縁層ＩＩ２が過剰に研磨され、磁気抵抗素子ＭＲＤの構成要素の一部が研磨除去される不具合の発生を抑制することができる。
【０１０２】
また、積層構造ＤＭＭがダミービアホールＶＡと平面視において重ならないように（平面視におけるダミービアホールＶＡの形成される領域において積層構造ＤＭＭが分断されるように）配置されることにより、ダミー積層構造ＤＭＭがダミービアホールＶＡの開口を妨害する不具合を抑制することができる。また当該構成により、配線Ｍ４が隣接する比較用ダミーＤＭの導電体層と短絡する可能性を排除することもできる。
【０１０３】
（実施の形態２）
本発明の実施の形態２は、実施の形態１と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図３３〜図３４を用いて説明する。
【０１０４】
図３３を参照して、本実施の形態の半導体装置においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子ＭＲＤやビット線ＢＬ（ＢＬ２）、ディジット線ＤＬなどの各種配線については、図３に示す実施の形態１の半導体装置と大筋で同様の構成を備えている。また本実施の形態においても、基本的にビット線ＢＬ（ＢＬ２）と平面視において重なり、かつ隣接する１対のビット線ＢＬ（ＢＬ２）を短絡しないように、ダミー積層構造ＤＭＭが配置される。
【０１０５】
しかし本実施の形態においては、周辺回路領域のダミー積層構造が、層間接続配線Ｍ４と平面的に重なる位置以外においても、複数の小積層構造に分割されている。たとえば図３３のセンスアンプ領域における一番上のビット線ＢＬ２と重なるダミー積層構造は、ビット線ＢＬ２の延在する方向（図の左右方向）に関して２つの小積層構造ＤＭＭ２に分割されている。図３３のセンスアンプ領域における一番下のビット線ＢＬ２と重なるダミー積層構造は、ビット線ＢＬ２の延在する方向および、それに交差する方向（図の上下方向）の両方において分割され、合計３つの小積層構造ＤＭＭ２となっている。
【０１０６】
上記のように分割された積層構造ＤＭＭ２に限らず、本実施の形態においては、一部のダミー積層構造は、平面視においてビット線ＢＬ２と重なるが、ビット線ＢＬ２よりも小さく配置される。具体的には、たとえば図３３のセンスアンプ領域における下から２番目のビット線ＢＬ２と重なるダミー積層構造ＤＭＭ２は、全般にビット線ＢＬ２よりもやや小さくなるように形成されている。
【０１０７】
また逆に、本実施の形態においては、平面視においてビット線ＢＬ２よりも大きく配置されるダミー積層構造も存在する。たとえば図３３のセンスアンプ領域における上から２番目のビット線ＢＬ２と重なるダミー積層構造ＤＭＭ１は、全般にビット線ＢＬ２よりもやや大きくなるように形成されている。以上の特徴を有する本実施の形態のダミー積層構造は、図３４の断面図を実施の形態１の図５と比較することにより、いっそう明確となる。
【０１０８】
なおダミー積層構造ＤＭＭ１、ＤＭＭ２は、磁気抵抗素子ＭＲＤや、実施の形態１のダミー積層構造ＤＭＭと同一構成や厚みの積層構造であるとする。
【０１０９】
なおたとえば上記のように、ダミー積層構造を平面視においてビット線ＢＬ２よりも小さくまたは大きくすることにより、ビット線ＢＬ２の配置にかかわらず、周辺回路領域における隣接する１対のダミー積層構造ＤＭＭ間の距離をほぼ一定とすることがより好ましい。
【０１１０】
以上の点において、本実施の形態は本実施の形態１と異なっており、他の点においては実施の形態１の構成と同じである。このため実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。また本実施の形態の半導体装置においても、基本的な製造方法は実施の形態１と同様である。
【０１１１】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１１２】
たとえばビット線ＢＬ２の幅が広い場合やビット線ＢＬ２が長く延在する場合には、これに重なるダミー積層構造ＤＭＭの平面視におけるサイズが大きくなる。するとダミー積層構造ＤＭＭの一部が膜剥がれを起こす可能性がある。また周辺回路領域のダミー積層構造ＤＭＭの占有率が、メモリセル領域の磁気抵抗素子ＭＲＤの占有率に比べて過剰に大きくなる可能性がある。ダミー積層構造ＤＭＭの占有率が過度に大きくなると、層間絶縁層ＩＩ２のＣＭＰ処理時（図２０参照）に磁気抵抗素子ＭＲＤの一部を誤って研磨除去する可能性がある。またダミー積層構造ＤＭＭの占有率が過度に小さい場合には、ＣＭＰ処理時に、たとえば図２３〜図２７のようにダミー積層構造が形成されない場合と同様のディッシングなどの不具合をおこす可能性がある。
【０１１３】
そこで本実施の形態のように、ダミー積層構造の一部をビット線ＢＬ２に対して縮小したり、複数の小積層構造に分割することにより、当該積層構造ＤＭＭの占有率を所望の値に確保するとともに、上記の膜剥がれなどの不具合の発生を抑制することができる。
【０１１４】
また、ダミー積層構造の平面視におけるサイズをビット線ＢＬ２に対して拡大または縮小することにより、周辺回路領域における隣接する１対のダミー積層構造ＤＭＭ間の距離をほぼ一定とすることができる。このようにすれば、当該ダミー積層構造ＤＭＭをパターニングする工程（図１２、図１８参照）においてパターニングされるダミー積層構造ＤＭＭおよび磁気抵抗素子ＭＲＤの周囲におけるエッチングの割合をほぼ一定とすることができる。したがって、形成された隣接する１対の磁気抵抗素子ＭＲＤ同士や隣接する１対のダミー積層構造ＤＭＭ同士の接触による短絡などの不具合の発生を抑制することができる。
【０１１５】
以上より、たとえばビット線ＢＬ２同士の平面視における距離が非常に短い場合は、ダミー積層構造をより小さくすることにより、当該ダミー積層構造同士の短絡を抑制することができる。ビット線ＢＬ２と同面積のダミー積層構造を形成した場合に当該ダミー積層構造の占有率が過度に大きくなる場合は、ダミー積層構造をより小さくすることにより、当該占有率を適正な値に調整することができる。
【０１１６】
またたとえばビット線ＢＬ２同士の平面視における距離が非常に長い場合は、ダミー積層構造をより大きくすることにより、当該ダミー積層構造同士の距離をいずれもほぼ一定の値とすることができる。ビット線ＢＬ２と同面積のダミー積層構造を形成した場合に当該ダミー積層構造の占有率が過度に小さくなる場合は、ダミー積層構造をより大きくすることにより、当該占有率を適正な値に調整することができる。
【０１１７】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１１８】
（実施の形態３）
本発明の実施の形態３は、実施の形態１および実施の形態２と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図３５を用いて説明する。
【０１１９】
図３５を参照して、本実施の形態の半導体装置においても、メモリセル領域、周辺回路領域ともに、磁気抵抗素子ＭＲＤやビット線ＢＬ（ＢＬ２）、ディジット線ＤＬなどの各種配線については、図３の実施の形態１の半導体装置と大筋で同様の構成を備えている。またダミー積層構造ＤＭＭ１、ＤＭＭ２は、図３３の実施の形態２の半導体装置と同様の配置を有している。
【０１２０】
本実施の形態においては、ビット線ＢＬ２と重なる位置におけるダミー積層構造ＤＭＭ１、ＤＭＭ２に加えて、平面視においてビット線ＢＬ２が配置されない位置にもダミーＤＭ（追加積層構造）が形成されている。ここでのダミーＤＭは、図２３〜図２７に示す比較用ダミーＤＭや、ダミー積層構造ＤＭＭ１、ＤＭＭ２と同一構成や厚みの積層構造であるとする。なおダミーＤＭは、隣接する１対のビット線ＢＬ２の両方を短絡しないように配置されることが好ましい。
【０１２１】
以上の点において、本実施の形態は本実施の形態１および実施の形態２と異なっており、他の点においては実施の形態１、実施の形態２の構成と同じである。このため実施の形態１、実施の形態２と同一の要素については同一の符号を付し、その説明を繰り返さない。本実施の形態の半導体装置においても、基本的な製造方法は実施の形態１と同様である。
【０１２２】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１、実施の形態２の作用効果に加えて以下の効果を有する。
【０１２３】
本実施の形態のように、ビット線ＢＬ２と重ならない位置に追加のダミーＤＭを形成することにより、たとえば周辺回路領域におけるダミー積層構造の占有率が小さい場合に、当該占有率をより大きくすることができる。したがって、周辺回路領域におけるダミー積層構造の占有率が不足することによる、ＣＭＰ時のディッシングの発生等を抑制することができる。
【０１２４】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１、実施の形態２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１、実施の形態２に順ずる。
【０１２５】
（実施の形態４）
本発明の実施の形態４は、実施の形態１と比較して、ダミー積層構造の構成において異なっている。以下、本実施の形態の構成について図３６〜図３８を用いて説明する。
【０１２６】
図３６を参照して、本実施の形態においては、周辺回路領域のダミー積層構造ＤＭＭに下部電極同一層ＬＥＬが含まれていない。なお図３６においては、たとえば図１９〜図２２と同様に、配線Ｍ３、ＰＬより半導体基板ＳＵＢ側の各レイヤの図示が省略されている。
【０１２７】
ダミー積層構造ＤＭＭは磁気抵抗素子ＭＲＤと異なり、それ自体を素子として用いないため、下部電極に相当する膜が欠落していてもよい。磁気抵抗素子ＭＲＤの下部電極ＬＥＬと同一レイヤには、下部電極ＬＥＬと同じ厚みを有するシリコン酸化膜ＩＩ２が配置されていてもよい。この場合においても、下部電極ＬＥＬと同じ厚みのシリコン酸化膜ＩＩ２の上部に磁気抵抗素子ＭＲＤと同様構成のピン同一層ＭＰＬ、フリー同一層ＭＦＬなどが積層されていれば、ダミー積層構造ＤＭＭとして十分な機能を有する。
【０１２８】
次に、本実施の形態の半導体装置として、図３６に示すＭＲＡＭの製造方法について、図３７〜図３８を用いて説明する。なお図３７〜図３８においては、メモリセル領域とセンスアンプ領域について示されている。また図３７〜図３８においては、図３６が示す断面と同じ断面を示している。
【０１２９】
図３６の構成は、実施の形態１の図１４〜図１８に示す第２の加工方法と同様の手法を用いることにより形成される。図３７を参照して、実施の形態１の図１０に示す工程の後、図１４と同様の手順により下部電極ＬＥＬが形成される。ただしこのとき、周辺回路領域においては下部電極同一層ＬＥＬは形成されない。すなわち周辺回路領域においては、下部電極となる所定の膜ＬＥＬはすべてエッチングにより除去される。
【０１３０】
図３８を参照して、その後、実施の形態１の図１５〜図１８に示す工程と同様の処理がなされることにより、周辺回路領域において下部電極同一層ＬＥＬの代わりにシリコン酸化膜ＩＩ２が挟まれたダミー積層構造ＤＭＭが形成される。このシリコン酸化膜ＩＩ２は、実施の形態１の図１５〜図１６に示す工程により形成されるものである。これ以降は実施の形態１と同様の（図１９〜図２２に示す）各処理を行なうことにより、図３６に示す断面を有する半導体装置が形成される。
【０１３１】
以上の点において、本実施の形態は本実施の形態１と異なっており、他の点においては実施の形態１の構成と同じである。このため実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１３２】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【０１３３】
本実施の形態においては、図３７〜図３８に示す製造方法を用いることにより、下部電極同一層ＬＥＬの有無にかかわらず、ピン同一層ＭＰＬやフリー同一層ＭＦＬなどを有するダミー積層構造ＤＭＭを形成することができる。この場合、ダミー積層構造ＤＭＭを構成する各膜の平面視におけるサイズを選択する自由度が上がる。
【０１３４】
たとえば実施の形態１の図１１〜図１３に示す第１の加工方法を用いる場合には、先に形成される上部電極（上部電極同一層）ＵＥＬをマスクとしてフリー層（フリー同一層）ＭＦＬなどがパターニングされ、さらにその後に下部電極（下部電極同一層）ＬＥＬがパターニングされる。このため下部電極（下部電極同一層）ＬＥＬの平面視における大きさは必然的に、上部電極（上部電極同一層）ＵＥＬなどの平面視における大きさ以上になる。しかし本実施の形態の製造方法を用いれば、たとえば下部電極（下部電極同一層）ＬＥＬよりも平面視において大きい上部電極（上部電極同一層）ＵＥＬを形成することも可能となる。このためダミー積層構造ＤＭＭのピン同一層ＭＰＬやフリー同一層ＭＦＬなどの占有率をより大きくするなど、必要に応じて当該占有率を調整することができる。
【０１３５】
なお本実施の形態の構成を、実施の形態２および実施の形態３に組み合わせてもよい。
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１３６】
（実施の形態５）
本実施の形態は、実施の形態１と比較して、配置される記憶素子において異なっている。以下、本実施の形態の構成について図３９を用いて説明する。
【０１３７】
図３９を参照して、本実施の形態においては、実施の形態１のＭＲＡＭが、いわゆるＲｅＲＡＭ（抵抗記録素子ＲＭ）に置き換えられている。ＲｅＲＡＭは、印加される電圧の値によって電気抵抗の値が変化する材料が用いられる。ＲｅＲＡＭにおけるこの電気抵抗の値の変化は、ＭＲＡＭにおけるフリー層ＭＦＬの磁化の向きの変化に対応し、当該電気抵抗の値の変化が読み出されたり書き込まれたりする。上記の電圧を印加して電気抵抗の値を変化させたり、電気抵抗の値を読み出したりするために、ビット線ＢＬ（第１の配線）などの配線が用いられる。
【０１３８】
なお本実施の形態の半導体チップの構成を示す平面図は、図３の磁気抵抗素子ＭＲＤを抵抗記録素子ＲＭに置き換えることにより説明できる。
【０１３９】
図３９のメモリセル領域に形成されたＲｅＲＡＭのメモリセルは、第１の金属電極ＭＯ１と絶縁膜ＩＳと第２の金属電極ＭＯ２とを有し、かつたとえば第１の金属電極ＭＯ１と絶縁膜ＩＳと第２の金属電極ＭＯ２とがこの順で下から積層された積層構造を有している。すなわちＲｅＲＡＭはＭＲＡＭと同様に、金属材料の薄膜が積層された構造を有する。第１の金属電極ＭＯ１はローカルビアＬＶの上面に接するように形成されている。また第２の金属電極ＭＯ２は抵抗記録素子ＲＭの上面を構成しており、第２の金属電極ＭＯ２とその上方に配置されたビット線ＢＬとが直接接続されている。これにより、上部電極ＵＥＬとビット線ＢＬとの間に接続配線を挟まず、両者が電気的に接続されている。
【０１４０】
メモリセル領域のビット線ＢＬが延長された周辺回路領域においては、メモリセル領域において層間絶縁層ＩＩ２や抵抗記録素子ＲＭが配置されるレイヤと同一の（層間絶縁層ＩＩ２と同一の）レイヤにおいて、ダミー積層構造ＤＭＭ（積層構造）が配置されている。ダミー積層構造ＤＭＭは、実施の形態１と同様に、ビット線ＢＬ２と平面視において重なるように（ビット線ＢＬ２と同様の平面形状となるように）、ビット線ＢＬ２の下方に配置されている。すなわちダミー積層構造ＤＭＭは、ビット線ＢＬ２に沿うように延在する形状を有する。特に本実施の形態においては、ダミー積層構造ＤＭＭが、平面視においてビット線ＢＬ２の全面と重なるように配置される。
【０１４１】
ダミー積層構造ＤＭＭは抵抗記録素子ＲＭを構成する各レイヤと同一材質の層が積層された積層構造、すなわち第１金属電極同一層ＭＯ１、絶縁膜同一層ＩＳおよび第２金属電極同一層ＭＯ２がこの順に、それぞれ対応する抵抗記録素子ＲＭの各膜と同様の厚みを有するように積層されることが好ましい。
【０１４２】
以上のように、ダミー積層構造ＤＭＭはビット線ＢＬ２と平面視において重なるように配置されることにより、各ダミー積層構造ＤＭＭは、平面視において互いに隣接する１対のビット線ＢＬ２の両方と重ならないように配置されている。この点は実施の形態１と同様である。
【０１４３】
次に、各部の材質、膜厚などについて説明する。
第１の金属電極ＭＯ１および第２の金属電極ＭＯ２は、たとえばＰｔやＲｕ、Ｔａなどの、層間絶縁層ＩＩ２を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。なかでも特に第２の金属電極ＭＯ２は、層間絶縁層ＩＩ２を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。一例として、たとえば第１の金属電極ＭＯ１は１００ｎｍの厚みを有するＰｔからなり、第２の金属電極ＭＯ２は５０ｎｍの厚みを有するＰｔとすることが好ましい。
【０１４４】
１対の金属電極ＭＯに挟まれた絶縁膜ＩＳは、金属酸化膜からなることが好ましく、たとえばＴｉＯ2（酸化チタン）やＣｏＯ（酸化コバルト）の薄膜を用いることが好ましい。あるいはＴｉＯ2とＴｉＮとの薄膜が積層された構成からなることが好ましい。一例として、たとえば厚み５０ｎｍのＴｉＮと厚み７０ｎｍのＴｉＯ2とがこの順に積層された構成とすることが好ましい。
【０１４５】
以上の点において、本実施の形態は実施の形態１と異なっており、他の点においては実施の形態１〜実施の形態４の構成と同じである。このため実施の形態１〜実施の形態４と同一の要素については同一の符号を付し、その説明を繰り返さない。また本実施の形態の半導体装置においても、基本的な製造方法は実施の形態１と同様である。
【０１４６】
したがって本実施の形態の他の基本的な特徴は、全て実施の形態１〜実施の形態４を説明する図３〜図３８の、磁気抵抗素子ＭＲＤおよびダミー積層構造ＤＭＭを抵抗記録素子ＲＭの積層構造に置き換えることにより説明できる。
【０１４７】
具体的には、たとえば図３に示すように、本実施の形態のダミー積層構造ＤＭＭは、ビット線ＢＬ２に沿うように延在する形状を有するが、層間接続配線Ｍ４と平面視において重なる領域には重ならないように、ダミービアＤＶが形成されていることが好ましい。
【０１４８】
また本実施の形態においても、平面視における周辺回路領域の全体に対してダミー積層構造ＤＭＭが配置される領域の占有率の和は、メモリセル領域の全体における抵抗記録素子ＲＭが配置される領域の占有率の和よりも大きいことが好ましい。
【０１４９】
また本実施の形態においても、図３３に示すように、周辺回路領域のダミー積層構造が、層間接続配線Ｍ４と平面的に重なる位置以外においても、複数の小積層構造に分割されていることが好ましい。
【０１５０】
また本実施の形態においても、一部のダミー積層構造は、平面視においてビット線ＢＬ２と重なるが、たとえば図３３に示すようにビット線ＢＬ２よりも小さく配置されても大きく配置されてもよい。あるいはたとえば図３に示すように、平面視においてビット線ＢＬ２の全面と重なるように配置されてもよい。
【０１５１】
本実施の形態においても、図３５に示すように、ビット線ＢＬ２と重なる位置におけるダミー積層構造ＤＭＭ１、ＤＭＭ２（図３９のダミー積層構造ＤＭＭと同様の構成）に加えて、平面視においてビット線ＢＬ２が配置されない位置にもダミーＤＭ（追加積層構造）が形成されてもよい。
【０１５２】
以上の構成を有する本実施の形態は、基本的に実施の形態１〜実施の形態４と同様の作用効果を有する。これは本実施の形態のＲｅＲＡＭを有する半導体装置は、ＲｅＲＡＭと同一構成のダミー積層構造ＤＭＭを有するため、ＭＲＡＭと同様の原理で、図２３〜図３２の比較例に示す不具合の発生を抑制することができるためである。このため本実施の形態の作用効果の詳細については、ここでは記載を省略する。
【０１５３】
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１５４】
（実施の形態６）
本実施の形態は、実施の形態１と比較して、配置される記憶素子において異なっている。以下、本実施の形態の構成について図４０を用いて説明する。
【０１５５】
図４０を参照して、本実施の形態においては、実施の形態１のＭＲＡＭが、いわゆるＰＲＡＭ（相変化記録素子ＰＭ）に置き換えられている。ＰＲＡＭは、印加される電圧の値によって、上部電極と下部電極との間に挟まれた相変化材料の結晶状態が変化する。当該相変化材料は、結晶状態の変化により電気抵抗の値が変化する材料を意味する。ＰＲＡＭにおけるこの電気抵抗の値（結晶状態）の変化は、ＭＲＡＭにおけるフリー層ＭＦＬの磁化の向きの変化に対応し、当該電気抵抗の値の変化が読み出されたり書き込まれたりする。上記の電圧を印加して電気抵抗の値を変化させたり、電気抵抗の値を読み出したりするために、ビット線ＢＬ（第１の配線）などの配線が用いられる。
【０１５６】
なお本実施の形態の半導体チップの構成を示す平面図は、図３の磁気抵抗素子ＭＲＤを相変化記録素子ＰＭに置き換えることにより説明できる。
【０１５７】
図４０のメモリセル領域に形成されたＰＲＡＭのメモリセルは、下部電極ＬＥＬ（第１の金属電極）と相変化層ＰＣＬと上部電極ＵＥＬ（第２の金属電極）とを有し、かつたとえば下部電極ＬＥＬと相変化層ＰＣＬと上部電極ＵＥＬとがこの順で下から積層された積層構造を有している。すなわちＰＲＡＭはＭＲＡＭと同様に、金属材料の薄膜が積層された構造を有する。下部電極ＬＥＬはローカルビアＬＶの上面に接するように形成されている。また上部電極ＵＥＬは相変化記録素子ＰＭの上面を構成しており、上部電極ＵＥＬとその上方に配置されたビット線ＢＬとが直接接続されている。これにより、上部電極ＵＥＬとビット線ＢＬとの間に接続配線を挟まず、両者が電気的に接続されている。
【０１５８】
メモリセル領域のビット線ＢＬが延長された周辺回路領域においては、メモリセル領域において層間絶縁層ＩＩ２や相変化記録素子ＰＭが配置されるレイヤと同一の（層間絶縁層ＩＩ２と同一の）レイヤにおいて、ダミー積層構造ＤＭＭ（積層構造）が配置されている。ダミー積層構造ＤＭＭは、実施の形態１と同様に、ビット線ＢＬ２と平面視において重なるように（ビット線ＢＬ２と同様の平面形状となるように）、ビット線ＢＬ２の下方に配置されている。すなわちダミー積層構造ＤＭＭは、ビット線ＢＬ２に沿うように延在する形状を有する。特に本実施の形態においては、ダミー積層構造ＤＭＭが、平面視においてビット線ＢＬ２の全面と重なるように配置される。
【０１５９】
ダミー積層構造ＤＭＭは相変化記録素子ＰＭを構成する各レイヤと同一材質の層が積層された積層構造、すなわち下部電極同一層ＬＥＬ、相変化同一層ＰＣＬおよび上部電極同一層ＵＥＬがこの順に、それぞれ対応する相変化記録素子ＰＭの各膜と同様の厚みを有するように積層されることが好ましい。
【０１６０】
以上のように、ダミー積層構造ＤＭＭはビット線ＢＬ２と平面視において重なるように配置されることにより、各ダミー積層構造ＤＭＭは、平面視において互いに隣接する１対のビット線ＢＬ２の両方と重ならないように配置されている。この点は実施の形態１と同様である。
【０１６１】
次に、各部の材質、膜厚などについて説明する。
下部電極ＬＥＬおよび上部電極ＵＥＬは、たとえばＷ（タングステン）やＰｔ、Ｒｕ、Ｔａなどの、層間絶縁層ＩＩ２を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。なかでも特に上部電極ＵＥＬは、層間絶縁層ＩＩ２を構成するシリコン酸化膜と高いエッチング選択比を有する金属材料からなることが好ましい。一例として、たとえば下部電極ＬＥＬは１００ｎｍの厚みを有するＰｔからなり、上部電極ＵＥＬは５０ｎｍの厚みを有するＰｔとすることが好ましい。
【０１６２】
下部電極ＬＥＬおよび上部電極ＵＥＬに挟まれた相変化層ＰＣＬは、たとえばＧｅＳｂＴｅ（ゲルマニウム・アンチモン・テルル：ＧＳＴ）などの相変化材料からなることが好ましい。この相変化層ＰＣＬは、相変化により特に下部電極ＬＥＬの近傍において非晶質の割合が多くなると電気抵抗が高くなり、上記近傍において非晶質の割合が少なくなると電気抵抗が低くなる。一例として相変化層ＰＣＬは、たとえば厚み１００ｎｍのＧｅＳｂＴｅ膜などのカルコゲナイド半導体膜からなる構成とすることが好ましい。
【０１６３】
以上の点において、本実施の形態は実施の形態１と異なっており、他の点においては実施の形態１〜実施の形態４の構成と同じである。このため実施の形態１〜実施の形態４と同一の要素については同一の符号を付し、その説明を繰り返さない。また本実施の形態の半導体装置においても、基本的な製造方法は実施の形態１と同様である。
【０１６４】
したがって本実施の形態の他の基本的な特徴は、全て実施の形態１〜実施の形態４を説明する図３〜図３８の、磁気抵抗素子ＭＲＤおよびダミー積層構造ＤＭＭを相変化記録素子ＰＭの積層構造に置き換えることにより説明できる。
【０１６５】
具体的には、たとえば図３に示すように、本実施の形態のダミー積層構造ＤＭＭは、ビット線ＢＬ２に沿うように延在する形状を有するが、層間接続配線Ｍ４と平面視において重なる領域には重ならないように、ダミービアＤＶが形成されていることが好ましい。
【０１６６】
また本実施の形態においても、平面視における周辺回路領域の全体に対してダミー積層構造ＤＭＭが配置される領域の占有率の和は、メモリセル領域の全体における相変化記録素子ＰＭが配置される領域の占有率の和よりも大きいことが好ましい。
【０１６７】
また本実施の形態においても、図３３に示すように、周辺回路領域のダミー積層構造が、層間接続配線Ｍ４と平面的に重なる位置以外においても、複数の小積層構造に分割されていることが好ましい。
【０１６８】
また本実施の形態においても、一部のダミー積層構造は、平面視においてビット線ＢＬ２と重なるが、たとえば図３３に示すようにビット線ＢＬ２よりも小さく配置されても大きく配置されてもよい。あるいはたとえば図３に示すように、平面視においてビット線ＢＬ２の全面と重なるように配置されてもよい。
【０１６９】
本実施の形態においても、図３５に示すように、ビット線ＢＬ２と重なる位置におけるダミー積層構造ＤＭＭ１、ＤＭＭ２（図３９のダミー積層構造ＤＭＭと同様の構成）に加えて、平面視においてビット線ＢＬ２が配置されない位置にもダミーＤＭ（追加積層構造）が形成されてもよい。
【０１７０】
以上の構成を有する本実施の形態は、基本的に実施の形態１〜実施の形態４と同様の作用効果を有する。これは本実施の形態のＰＲＡＭを有する半導体装置は、ＰＲＡＭと同一構成のダミー積層構造ＤＭＭを有するため、ＭＲＡＭと同様の原理で、図２３〜図３２の比較例に示す不具合の発生を抑制することができるためである。このため本実施の形態の作用効果の詳細については、ここでは記載を省略する。
【０１７１】
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１７３】
本発明は、金属材料の積層構造からなる記憶装置を有する半導体装置に特に有利に適用されうる。
【符号の説明】
【０１７４】
ＡＴＲ  アクセストランジスタ、ＢＬ，ＢＬ２  ビット線、ＣＨＰ  半導体チップ、ＤＬ  ディジット線、ＤＭ  比較用ダミー、ＤＭＭ，ＤＭＭ１，ＤＭＭ２  ダミー積層構造、ＤＶ  ダミービア、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁層、Ｉ１，Ｉ２，Ｉ３，ＩＳ  絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  層間絶縁層、ＬＥＬ  下部電極、ＬＶ  ローカルビア、Ｍ３  読み出し用配線、Ｍ４  層間接続配線、ＭＦＬ  フリー層、ＭＯ  第１または第２の金属電極、ＭＰＬ  ピン層、ＭＲＤ  磁気抵抗素子、ＭＴＬ  トンネル絶縁層、ＰＣＬ  相変化層、ＰＬ  周辺配線、ＰＭ  相変化記録素子、ＲＭ  抵抗記録素子、ＳＤ  ソース／ドレイン領域、ＳＵＢ  半導体基板、ＴＰ  トランジスタ、ＵＥＬ  上部電極、ＶＡ  ダミービアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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