(57)【特許請求の範囲】
【請求項１】
絶縁層と、酸化物半導体層と、ソース電極層と、ドレイン電極層と、ゲート絶縁層と、ゲート電極層と、を有し、
前記絶縁層は、第１の膜厚を有する第１の領域と、前記第１の膜厚より小さい第２の膜厚を有する第２の領域と、を有し、
前記絶縁層は、トレンチを有し、
前記トレンチの底面は、前記第２の領域の上面に設けられ、
前記酸化物半導体層は、前記トレンチの底面、前記トレンチの側面、及び前記第１の領域の上面に接して設けられ、
前記酸化物半導体層は、ソース領域、ドレイン領域、及びチャネル形成領域を有し、
前記ソース電極層は、前記ソース領域と電気的に接続され、
前記ドレイン電極層は、前記ドレイン領域と電気的に接続され、
前記ゲート絶縁層は、前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上に設けられ、
前記ゲート電極層は、前記ゲート絶縁層上に設けられ、前記トレンチ内を充填するように設けられ、
前記チャネル形成領域は、前記酸化物半導体層の表面に概略垂直なｃ軸を有する結晶を含み、前記トレンチの側面及び前記トレンチの底面と接する領域を有し、
前記ソース領域及び前記ドレイン領域は、前記チャネル形成領域よりも不純物濃度が高く、前記第１の領域の上面と前記トレンチの側面が交わる上端コーナー部及び前記第１の領域の上面と接して設けられている半導体装置。
【請求項２】
請求項１において、
前記ソース電極層、前記ドレイン電極層、及び前記ゲート電極層と重畳しない前記酸化物半導体層中に、前記ソース領域及び前記ドレイン領域よりも不純物濃度が高い領域を有する半導体装置。
【請求項３】
請求項１または２において、
前記トレンチは、底面と側面が交わる下端コーナー部に曲面が形成されており、
前記下端コーナー部の曲面は、２０ｎｍ以上６０ｎｍ以下の曲率半径を有する半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記ソース領域及び前記ドレイン領域の一部は、前記ゲート電極層と重畳している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関する。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。また、トランジスタに適用可能な半導体薄膜として、酸化物半導体を用いる技術が注目されている。
【０００３】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体が、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１０３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化、低価格化、などを達成するためには、トランジスタの微細化は必須である。
【０００６】
トランジスタを微細化する場合には、短チャネル効果の問題が生じる。短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果は、ドレインの電界の効果がソースにまで及ぶことに起因するものである。短チャネル効果の具体例としては、しきい値電圧の低下、Ｓ値の増大、漏れ電流の増大などがある。
【０００７】
また、ソース電極層およびドレイン電極層と、チャネル形成領域に用いる酸化物半導体膜とが直接接するトランジスタ構造とすると、コンタクト抵抗が高くなり、オン電流が抑制されてしまう恐れがある。コンタクト抵抗が高くなる原因は、ソース電極層およびドレイン電極層と、酸化物半導体膜との接触面でショットキー接合が形成されることが要因の一つと考えられる。
【０００８】
そこで、開示する本発明の一態様は、短チャネル効果を抑制しつつ微細化を達成した半導体装置およびその作製方法を提供することを目的の一とする。また、開示する本発明の一態様は、ソース電極層およびドレイン電極層と、酸化物半導体膜との間の抵抗を低くして良好なオーミックコンタクトがとれる半導体装置およびその作製方法を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。酸化物半導体膜は、少なくともトレンチの底面、下端コーナー部および側面の一部と接する領域において、酸化物半導体膜の表面に、概略垂直なｃ軸を有している結晶を含み、当該領域をチャネル形成領域として用いる。また、酸化物半導体膜には、トレンチの上端コーナー部と接する領域において、当該チャネル形成領域より不純物濃度が高い領域を形成し、当該領域をソース領域またはドレイン領域として用いるものとする。
【００１０】
本発明の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層と、トレンチの底面および側面、第１の領域の上面に接して設けられた、ソース領域、ドレイン領域およびチャネル形成領域を含む酸化物半導体膜と、ソース領域およびドレイン領域と電気的に接続して設けられたソース電極層およびドレイン電極層と、酸化物半導体膜、ソース電極層およびドレイン電極層上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられ、トレンチ内を充填するゲート電極層と、を有し、チャネル形成領域は、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含み、トレンチの側面および底面と接して設けられ、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高く、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面と接して設けられている半導体装置である。
【００１１】
また、本発明の他の一態様は、ソース電極層、ドレイン電極層およびゲート電極層と重畳しない酸化物半導体膜中にソース領域およびドレイン領域よりも不純物濃度が高い領域を有することが好ましい。
【００１２】
また、本発明の他の一態様は、底面と側面が交わる下端コーナー部に曲面が形成されており、下端コーナー部の曲面は、２０ｎｍ以上６０ｎｍ以下の曲率半径を有することが好ましい。
【００１３】
また、本発明の他の一態様は、ソース領域およびドレイン領域の一部は、ゲート電極層と重畳している半導体装置である。
【００１４】
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層を形成する工程と、加熱しながらトレンチの底面および側面、第１の領域の上面に接して酸化物半導体膜を形成し、少なくともトレンチの側面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、不純物を第１の領域の上面の法線方向に対して斜めから添加して、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工程と、ソース領域およびドレイン領域と電気的に接続するソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層を形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
【００１５】
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層を形成する工程と、トレンチの底面および側面、第１の領域の上面に接して非晶質である酸化物半導体膜を形成する工程と、非晶質である酸化物半導体膜を加熱して、少なくともトレンチの側面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、不純物を第１の領域の上面の法線方向に対して斜めから添加して、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工程と、ソース領域およびドレイン領域と電気的に接続するソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層を形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
【００１６】
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層を形成する工程と、加熱しながらトレンチの底面および側面、第１の領域の上面に接して酸化物半導体膜を形成し、少なくともトレンチの側面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、ソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチと重畳するようにトレンチ内を充填するゲート電極層を形成する工程と、ゲート電極層の形成後に、ゲート電極層を通過するように不純物を添加し、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
【００１７】
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層を形成する工程と、トレンチの底面および側面、第１の領域の上面に接して非晶質である酸化物半導体膜を形成する工程と、ソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチと重畳するようにトレンチ内を充填するゲート電極層を形成する工程と、ゲート電極層の形成後に、ゲート電極層を通過するように不純物を添加し、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工程と、非晶質である酸化物半導体膜を形成する工程乃至前記ゲート電極層を形成する工程のいずれか一の工程後に、非晶質である酸化物半導体膜を加熱して、少なくともトレンチの側面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
【００１８】
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層を形成する工程と、加熱しながらトレンチの底面および側面、第１の領域の上面に接して酸化物半導体膜を形成し、少なくともトレンチの側面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、トレンチの側面および底面を覆うレジストマスクを形成する工程と、酸化物半導体膜に対して不純物を添加する工程と、上端コーナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工程と、レジストマスクを除去する工程と、ソース領域およびドレイン領域と電気的に接続するソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層を形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
【００１９】
また、本発明の他の一態様は、第１の膜厚を有する第１の領域と、第１の膜厚より薄い第２の膜厚を有する第２の領域を有し、かつ、側面と、第２の領域上に底面が形成されたトレンチ、が設けられた絶縁層を形成する工程と、トレンチの底面および側面、第１の領域の上面に接して非晶質である酸化物半導体膜を形成する工程と、酸化物半導体膜上に接してトレンチの側面および底面を覆うレジストマスクを形成する工程と、酸化物半導体膜に対して不純物を添加する工程と、第１の領域の上面とトレンチの側面が交わる上端コーナー部および第１の領域の上面に接してソース領域およびドレイン領域を、トレンチの側面および底面に接してチャネル形成領域をそれぞれ形成する工程と、レジストマスクを除去する工程と、ソース領域およびドレイン領域と電気的に接続するソース電極層およびドレイン電極層を形成する工程と、酸化物半導体膜、ソース電極層およびドレイン電極層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にトレンチ内を充填するゲート電極層を形成する工程と、非晶質である酸化物半導体膜を形成する工程後またはレジストマスクを形成する工程後に、非晶質である酸化物半導体膜を加熱して、少なくともトレンチの側面および底面に接する領域に、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を形成する工程と、を有し、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高い半導体装置の作製方法である。
【００２０】
また、本発明の他の一態様は、レジストマスクを用いてソース領域およびドレイン領域を形成する際、不純物の添加方法がプラズマ源改質イオンインプランテーション法またはプラズマベースイオンインプランテーション法であると好ましい。
【００２１】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。
【００２２】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２５】
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【００２６】
また、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【００２７】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬ０の部分を抜き取り、この抜き取り部の中心線の方向をｘ軸、縦倍率の方向（ｘ軸に垂直な方向）をｙ軸とし、粗さ曲線をｙ＝ｆ（ｘ）で表すとき、次の式（１）で与えられる。
【００２８】
【数１】
0006013021.tif 000002
【００２９】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をｚ＝ｆ（ｘ，ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
【００３０】
【数２】
0006013021.tif 000003
【００３１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【００３２】
また、基準面とは、指定面の平均の高さにおける、ｘｙ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【発明の効果】
【００３３】
開示する発明の一態様によって、短チャネル効果を抑制しつつ、微細化を達成した半導体装置およびその作製方法を提供することができる。また、ソース電極層およびドレイン電極層と、酸化物半導体膜との間の抵抗を低くして良好なオーミックコンタクトがとれる半導体装置およびその作製方法を提供することができる。
【００３４】
また、開示する発明の一態様によって、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。または、半導体装置の高集積化が可能となる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一態様の半導体装置を示す断面図および平面図。
【図２】本発明の一態様の半導体装置の作製工程を示す断面図。
【図３】本発明の一態様の半導体装置の作製工程を示す断面図。
【図４】本発明の一態様の半導体装置の作製工程を示す断面図。
【図５】本発明の一態様の半導体装置の作製工程を示す断面図。
【図６】本発明の一態様の半導体装置の作製工程を示す断面図。
【図７】本発明の一態様の半導体装置を示す断面図、平面図および回路図。
【図８】本発明の一態様の半導体装置を示す回路図および斜視図。
【図９】本発明の一態様の半導体装置を示す断面図および平面図。
【図１０】本発明の一態様の半導体装置を示す回路図。
【図１１】本発明の一態様の半導体装置を示すブロック図。
【図１２】本発明の一態様の半導体装置を示すブロック図。
【図１３】本発明の一態様の半導体装置を示すブロック図。
【図１４】実施例における実施例試料１のＴＥＭ像を示す図。
【図１５】実施例における実施例試料２のＴＥＭ像を示す図。
【図１６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１９】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２０】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２１】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２３】計算に用いたトランジスタの断面構造を説明する図。
【発明を実施するための形態】
【００３６】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する実施の形態および実施例において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３７】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３８】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置およびその作製工程の例について、図１乃至図３を用いて説明する。
【００４０】
図１（Ａ）に本実施の形態のトランジスタ１６２の平面図の一例を示す。また、図１（Ｂ）に図１（Ａ）中の鎖線Ａ１−Ａ２における断面図を示す。
【００４１】
本実施の形態に示すトランジスタ１６２は、トレンチ１３１が設けられた絶縁層１３０と、ソース領域１４４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃを含む酸化物半導体膜１４４と、ソース電極層１４２ａおよびドレイン電極層１４２ｂと、ゲート絶縁層１４６と、ゲート電極層１４８と、を有する。
【００４２】
ここで、上記構成の位置関係、接続関係について説明する。
【００４３】
絶縁層１３０は、第１の膜厚を有する第１の領域１３０ａと、第１の膜厚よりも薄い膜厚を有する第２の領域１３０ｂと、を有しており、第２の領域１３０ｂが、第１の領域１３０ａの一と、第１の領域１３０ａの他の一と、の間に配置され、トレンチ１３１の底面が第２の領域１３０ｂによって、トレンチ１３１の側面が第１の領域１３０ａの一と、第１の領域１３０ａの他の一によってそれぞれ形成されている。
【００４４】
なお、本明細書等において、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる部分を「上端コーナー部」、トレンチ１３１の底面と側面が交わる部分を「下端コーナー部」と定義する。上端コーナー部および下端コーナー部は、その周辺の部分も含むものとする。
【００４５】
酸化物半導体膜１４４は、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接して設けられている。酸化物半導体膜１４４中のソース領域１４４ａおよびドレイン領域１４４ｂは、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端コーナー部１３１ａと接して設けられ、酸化物半導体膜１４４中のチャネル形成領域１４４ｃは、上端コーナー部１３１ａを除くトレンチ１３１の側面および底面と接して設けられている。チャネル形成領域１４４ｃは、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶を含み、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。
【００４６】
ソース電極層１４２ａおよびドレイン電極層１４２ｂは、ソース領域１４４ａおよびドレイン領域１４４ｂと電気的に接続して設けられ、ゲート絶縁層１４６は、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ上に設けられ、ゲート電極層１４８は、ゲート絶縁層１４６上に設けられ、トレンチ１３１内を充填している。
【００４７】
次いで、各構成の詳細について説明する。
【００４８】
絶縁層１３０にトレンチ１３１が設けられ、当該トレンチ１３１と接して酸化物半導体膜１４４が設けられている。これにより、酸化物半導体膜１４４のチャネル長方向（キャリアが流れる方向）の断面形状は、トレンチ１３１の断面形状に沿って湾曲した形状となっており、トレンチ１３１の深さｄが深くなるほどトランジスタ１６２の実効的なチャネル長を長くすることができる。ここで、トレンチ１３１のチャネル長方向の長さＬに対して実効的なチャネル長の長さが２Ｌ以上になるように、トレンチ１３１を設けることが好ましい。
【００４９】
トレンチ１３１の深さｄを適宜決定することにより、酸化物半導体膜１４４のチャネル形成領域を３次元方向（基板垂直方向）に延長させることができる。よって、トランジスタ１６２の微細化を図り、ソース電極層１４２ａとドレイン電極層１４２ｂの距離を短くしても、実効的なチャネル長を維持または延長させることができる。故に、トランジスタ１６２の微細化を達成しつつ、トランジスタ１６２の短チャネル効果を抑制することができる。
【００５０】
これにより、トランジスタ１６２のサイズを十分に小さくすることが可能になるので、半導体装置の占める面積が小さくなり、半導体装置の取り数を増大させることができる。これにより、半導体装置あたりの製造コストを抑制することができる。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。または、半導体装置の高集積化が可能となる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。
【００５１】
絶縁層１３０に設けられたトレンチ１３１は、下端コーナー部に曲面が形成されている。下端コーナー部の曲面は２０ｎｍ以上６０ｎｍ以下の曲率半径を有することが好ましい。また、下端コーナー部の表面は平坦性が高いことが好ましく、例えば、平均面粗さが好ましくは０．５ｎｍ未満、より好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下である。なお、平均面粗さが０に近いほど好ましい。このような下端コーナー部を有するトレンチ１３１に接して後述する酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶を含む酸化物半導体膜を設けることにより、酸化物半導体膜の可視光や紫外光の照射による電気的特性の変化を抑制することができる。
【００５２】
ここで、トランジスタ１６２に含まれる酸化物半導体膜１４４の少なくともチャネル形成領域１４４ｃは、結晶性を有するものとし、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。
【００５３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００５４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５７】
ここで、ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１６乃至図１８を用いて詳細に説明する。なお、特に断りがない限り、図１６乃至図１８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００５８】
図１６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１６（Ａ）の構造は、八面体構造をとるが、理解を容易にするため平面構造で示している。なお、図１６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１６（Ａ）に示す小グループは電荷が０である。
【００５９】
図１６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１６（Ｂ）に示す構造をとりうる。図１６（Ｂ）に示す小グループは電荷が０である。
【００６０】
図１６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１６（Ｃ）に示す小グループは電荷が０である。
【００６１】
図１６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１６（Ｄ）に示す小グループは電荷が＋１となる。
【００６２】
図１６（Ｅ）に、２個のＺｎを含む小グループを示す。図１６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１６（Ｅ）に示す小グループは電荷が−１となる。
【００６３】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【００６４】
ここで、これらの小グループ同士が結合する規則について説明する。図１６（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１６（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のときに、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【００６５】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように小グループ同士が結合して中グループを構成する。
【００６６】
図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【００６７】
図１７（Ａ）においては、理解を容易にするため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｉｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１７（Ａ）において、Ｇａの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１７（Ａ）において、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎを示している。
【００６８】
図１７（Ａ）においてＩｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【００６９】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【００７０】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【００７１】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【００７２】
例えば、図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【００７３】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【００７４】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ａ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【００７５】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【００７６】
ここで、チャネル形成領域１４４ｃには、ＣＡＡＣ−ＯＳ膜を用いることにより、可視光や紫外光の照射による電気的特性の変化を抑制することができる。
【００７７】
また、ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、当該上端コーナー部１３１ａが急峻な角部であるために上記の酸化物半導体膜１４４中のＣＡＡＣ−ＯＳ膜の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることで、チャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【００７８】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによって、不純物、例えばＰが酸化物半導体の酸素の格子位置に入り、酸化物半導体中の金属Ｍと結合するとともに酸素とも結合し、Ｍ−ＰＯｘ結合を形成する。そのことにより、酸化物半導体中で酸素欠損が誘起され、キャリアが生成されコンタクト抵抗が低減するため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【００７９】
よって、このような構成にすることにより安定した電気的特性が付与された、信頼性の高い半導体装置を提供することができる。
【００８０】
以下に、トランジスタ１６２の作製工程の一例を示す。
【００８１】
まず、基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ）参照）。
【００８２】
半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ、当該基板上に半導体素子が形成されていてもよい。また、ガラス基板でもよい。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。
【００８３】
絶縁層１３０としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜等を形成することができる。また、絶縁層１３０が過剰に酸素を含んでいてもよい。
【００８４】
次いで、絶縁層１３０にトレンチ１３１（溝とも呼ぶ）を形成する（図２（Ｂ）参照）。トレンチ１３１は、例えば、絶縁層１３０上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いた絶縁層１３０のエッチングによって形成することができる。
【００８５】
トレンチ１３１の形成方法はフォトリソグラフィ法を用いたドライエッチング法を好適に用いることができ、一回のエッチングまたは複数回のエッチングによって形成することができる。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチング工程を組み合わせてもよい。
【００８６】
例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。また、エッチングガスとしては、三フッ化メタン（ＣＨＦ３）、四フッ化炭素（ＣＦ４）、パーフルオロシクロブタン（Ｃ４Ｆ８）などのフロロカーボン系ガス、メタン（ＣＨ４）、水素、ヘリウム、またはアルゴンなどの希ガスを、適宜混合して用いることができる。
【００８７】
次いで、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接するように、酸化物半導体膜１４４を形成する（図２（Ｃ）参照）。なお、少なくとも酸化物半導体膜１４４において、後にチャネル形成領域となる領域は、ＣＡＡＣ−ＯＳ膜を用いている。
【００８８】
ＣＡＡＣ−ＯＳ膜を設けることにより、可視光や紫外光の照射による電気的特性の変化を抑制することができる。よって、このようなＣＡＡＣ−ＯＳ膜を設けることにより安定した電気的特性が付与された、信頼性の高いトランジスタを提供することができる。
【００８９】
酸化物半導体膜１４４をＣＡＡＣ−ＯＳ膜とする際には、基板を加熱しながら酸化物半導体膜１４４を形成すればよく、基板を加熱する温度としては、２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下とする。なお、酸化物半導体膜の形成時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳ膜とすることができる。
【００９０】
また、酸化物半導体膜１４４をＣＡＡＣ−ＯＳ膜とする他の方法としては、酸化物半導体膜の成膜時の基板を加熱する温度を、好ましくは２００℃未満、より好ましくは１８０℃未満とすることによって酸化物半導体膜１４４を非晶質構造とし、非晶質状の酸化物半導体膜に３５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上の加熱処理を行って当該酸化物半導体膜の少なくとも一部を結晶化させ、ｃ軸配向を有する結晶を含む酸化物半導体膜１４４を形成することができる。なお、非晶質状の酸化物半導体膜を加熱処理するタイミングは、後に形成されるソース領域１４４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃの形成前であったら、いつ行ってもよい。
【００９１】
少なくとも上端コーナー部１３１ａを除くトレンチ１３１の側面および底面に接する酸化物半導体膜１４４がＣＡＡＣ−ＯＳ膜となっており、その領域を後述するチャネル形成領域として用いる。
【００９２】
酸化物半導体膜１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、パルスレーザー堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜１４４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置（Ｃｏｌｕｍｎａｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。なお、本実施の形態では、酸化物半導体膜１４４を島状に加工する。
【００９３】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、このとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体膜１４４への水素、水、水酸基、水素化物などの混入を防ぐことができる。
【００９４】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００９５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００９６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９８】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、かつ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、かつ、ｎは整数）で表記される材料を用いてもよい。
【００９９】
例えば、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１００】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１０１】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
【０１０２】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１０３】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系の酸化物半導体の材料を用いる場合、用いるターゲットの組成比はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ［ｍｏｌ比］（ｘは０以上、ｙは０．５以上５以下）を用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットの組成比を有するターゲットを用いることもできる。
【０１０４】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系の酸化物半導体の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１あるいはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとすればよい。
【０１０５】
また、酸化物半導体としてＩｎ−Ｚｎ系の酸化物半導体の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１０６】
なお、酸化物半導体膜１４４は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０１０７】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。ここで、成膜時に希ガスより酸素の体積比を大きくすることにより、酸化物半導体膜１４４に酸素を容易に供給することができ、酸化物半導体膜１４４中の酸素欠損を低減することができる。また、酸化物半導体膜１４４への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１０８】
酸化物半導体膜１４４成膜後、酸化物半導体膜１４４に対して、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜１４４中に含まれる水素原子、または水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１０９】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に基板を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０１１０】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０１１１】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体膜を島状に加工した後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１１２】
また、上記の熱処理で酸化物半導体膜１４４を加熱した後、同じ炉にて加酸素化（酸化物半導体膜に酸素を加えることをいう。以降、同様である。）のための熱処理を行ってもよい。該熱処理は、熱処理装置に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入し、２００℃以上基板の歪み点未満で熱処理を行えばよい。好ましくは、２５０℃以上４５０℃以下で熱処理を行えばよい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。この工程により、脱水化または脱水素化処理により生じた酸素欠損を補填することができる。
【０１１３】
なお、上述の熱処理には脱水化処理または脱水素化処理により酸化物半導体中に生じた酸素欠損を補填する効果があるため、当該熱処理を、加酸素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体膜を島状に加工した後などのタイミングにおいて行うことも可能である。また、このような加酸素化処理は、一回に限らず複数回行っても良い。
【０１１４】
次いで、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端コーナー部１３１ａおよび第１の領域１３０ａの上面に接する酸化物半導体膜１４４に不純物１４１を添加する処理を行って、ソース領域１４４ａおよびドレイン領域１４４ｂを形成する。同時に酸化物半導体膜１４４に不純物１４１が添加されなかった領域（ＣＡＡＣ−ＯＳ膜となっている、上端コーナー部１３１ａを除くトレンチ１３１の側面および底面に接する酸化物半導体膜１４４）がチャネル形成領域１４４ｃとして機能する（図３（Ａ）参照）。
【０１１５】
添加する不純物１４１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどがある。また、上端コーナー部１３１ａおよび第１の領域１３０ａの上面に接する酸化物半導体膜１４４に不純物１４１を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。本実施の形態では、チャネル形成領域として機能する上端コーナー部１３１ａを除くトレンチ１３１の側面および底面と接する酸化物半導体膜１４４に不純物１４１を添加させないように第１の領域１３０ａの上面（半導体材料を含む基板面）を第１の領域１３０ａの上面に対して傾けながら回転させて不純物１４１を添加する。
【０１１６】
基板表面（第１の領域１３０ａの上面）の法線方向を基準にして不純物が射出される射出方向との間でなす角度をθ（０°＜θ＜９０°）とする。設定の加速電圧をＶａｃ、ドーズ量をＤ０とすると、第１の領域１３０ａの上面に接する酸化物半導体膜１４４に添加される不純物１４１の第１の領域１３０ａの上面に垂直な実効加速電圧はＶａｃ×ｃｏｓθ、ドーズ量はＤ０×ｃｏｓθとなり、トレンチ１３１の側面と接する酸化物半導体膜１４４に添加される不純物１４１のトレンチ１３１の側面に垂直な実効加速電圧はＶａｃ×ｓｉｎθ、ドーズ量はＤ０×ｓｉｎθとなる。θが小さいとθが大きいときと比較してトレンチ１３１の側面の深くまで不純物を添加することができるが、ｓｉｎθが小さくなるため、ドーズ量は少なくなる。
【０１１７】
例えば、θ＝６０°、加速電圧を４０ｋＶ、ドーズ量を２×１０１５ｉｏｎｓ／ｃｍ２で添加すると、第１の領域１３０ａの上面に接する酸化物半導体膜１４４には、第１の領域１３０ａの上面に垂直な実効加速電圧を２０ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２で、トレンチ１３１の側面と接する酸化物半導体膜１４４には、トレンチ１３１の側面に垂直な実効加速電圧を３５ｋＶ、ドーズ量を１．７×１０１５ｉｏｎｓ／ｃｍ２で添加される。
【０１１８】
また、θの最大値は、次の式（３）を満たすθ（０°＜θ＜９０°）である。Ｌはトレンチ１３１のチャネル長方向の長さを、ｔは酸化物半導体膜の膜厚をそれぞれ表す。
【０１１９】
【数３】
0006013021.tif 000004
【０１２０】
例えば、トレンチ１３１のチャネル長方向の長さを３５０ｎｍ、酸化物半導体膜１４４の膜厚を２０ｎｍとすると、θの最大値は約８４°となる。
【０１２１】
なお、上記の「イオンドーピング法」とは、原料ガスから生成されるイオン化したガスを質量分離せず、そのまま電界で加速して対象物に照射し、イオン化したガスの元素を対象物に含ませる方式を指す。また、上記の「イオンインプランテーション法」とは、「イオン注入法」とも呼ばれ、原料ガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離をして、所定の質量を有するイオン種を加速して、イオンビームとして、対象物に注入する方法である。
【０１２２】
なお、酸化物半導体膜１４４に不純物１４１を添加する処理は、複数回行っても良い。酸化物半導体膜１４４に不純物１４１を添加する処理を複数回行う場合、不純物１４１は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
【０１２３】
なお、不純物１４１のドーズ量は、１×１０１４〜２×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物としてリンを添加する場合、加速電圧を１０〜５０ｋＶとするのが好ましい。また、酸化物半導体膜の膜厚がさらに薄い場合には、加速電圧やドーズ量を適宜調整すればよい。本実施の形態では、不純物１４１としてリンを、イオンインプランテーション法を用いて酸化物半導体膜１４４に加速電圧を４０ｋＶ、ドーズ量を２×１０１５ｉｏｎｓ／ｃｍ２、θ＝６０°の条件で添加する。
【０１２４】
ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０１２５】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗が低くなるため、後に形成されるソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【０１２６】
また、不純物を添加する領域を、上端コーナー部１３１ａよりトレンチ１３１の底面方向側のトレンチ１３１の側面に接する酸化物半導体膜１４４にまで延伸し、ソース領域１４４ａおよびドレイン領域１４４ｂを上端コーナー部１３１ａよりもトレンチ１３１の底面方向側に延伸してもよい。また、ソース領域１４４ａとドレイン領域１４４ｂのトレンチ１３１の底面方向側に延伸させる長さは異なっていてもよい。
【０１２７】
次いで、ソース領域１４４ａおよびドレイン領域１４４ｂ上に、導電層を形成し、該導電層を加工してソース領域１４４ａおよびドレイン領域１４４ｂと電気的に接続するようにソース電極層１４２ａおよびドレイン電極層１４２ｂを形成する。また、ソース領域１４４ａとソース電極層１４２ａとの間、ドレイン領域１４４ｂおよびドレイン電極層１４２ｂとの間には、電極や配線などを介していても良い。また、ソース領域１４４ａおよびドレイン領域１４４ｂの下にソース電極層１４２ａおよびドレイン電極層１４２ｂを形成する構成としてもよい。
【０１２８】
ソース電極層１４２ａおよびドレイン電極層１４２ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
【０１２９】
次いで、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ上にゲート絶縁層１４６を形成する（図３（Ｂ）参照）。
【０１３０】
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザー堆積法、ＡＬＤ法等を適宜用いることができる。なお、酸化物半導体膜１４４と接することを考慮すれば、水素等の不純物が十分に除去されていることが好ましいため、ゲート絶縁層１４６は、水素等の不純物が含まれにくいスパッタリング法を用いて形成することが好ましい。
【０１３１】
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。
【０１３２】
本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いることで、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体に酸素を供給することができ、特性を良好にすることができる。
【０１３３】
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。
【０１３４】
ゲート絶縁層１４６の成膜後に、加酸素化のための熱処理を行ってもよい。熱処理の温度は、不活性ガス雰囲気下、または酸素雰囲気下で２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。当該熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜１４４と接するゲート絶縁層１４６が酸素を含む場合、酸化物半導体膜１４４に酸素を供給し、該酸化物半導体膜１４４の酸素欠損を補填することができる。
【０１３５】
上記の脱水化または脱水素化のための熱処理および加酸素化のための熱処理を行うことにより、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体膜を形成することもできる。
【０１３６】
酸化物半導体膜１４４に接している絶縁層１３０においてもゲート絶縁層１４６と同様のことがいえる。
【０１３７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に加酸素化のため熱処理を行っているが、当該熱処理のタイミングはこれに限定されない。例えば、ソース電極層１４２ａおよびドレイン電極層１４２ｂを形成した後に当該熱処理を行っても良い。また、加酸素化のための熱処理に脱水化または脱水素化のための熱処理を兼ねさせても良い。
【０１３８】
次いで、ゲート絶縁層１４６を介して酸化物半導体膜１４４上にゲート電極層１４８を形成する（図３（Ｃ）参照）。本実施の形態において、ゲート電極層１４８は、ソース領域１４４ａおよびドレイン領域１４４ｂの一部と重畳し、トレンチ１３１内を充填するように設けられる。
【０１３９】
ゲート電極層１４８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層１４８としてリン等の不純物元素を添加した多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層１４８は、単層構造としてもよいし、積層構造としてもよい。
【０１４０】
ゲート絶縁層１４６と接するゲート電極層１４８の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いるのが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極層１４８として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できるためである。
【０１４１】
また、ゲート電極層１４８を形成後、さらに不純物１７１を酸化物半導体膜１４４に対して添加してトランジスタ１７２を作製してもよい（図４参照）。添加する不純物１７１は、不純物１４１と同様のものを用いることができる。このようにすることにより、酸化物半導体膜１４４中の、ソース電極層１４２ａ、ドレイン電極層１４２ｂおよびゲート電極層１４８と重畳しない領域にソース領域１４４ａおよびドレイン領域１４４ｂよりも不純物濃度が高い領域１４４ｄ、領域１４４ｅを形成することができる。このように領域１４４ｄおよび領域１４４ｅの不純物濃度を高めるとトランジスタ１７２の寄生抵抗を下げることができ、トランジスタ１７２のオン電流や移動度を向上させることができる。
【０１４２】
以上によって、本実施の形態のトランジスタ１６２、トランジスタ１７２を作製することができる。本実施の形態で示すトランジスタ１６２、トランジスタ１７２は、酸化物半導体膜１４４がトレンチ１３１の底面および側面に接して設けられていることで、ソース電極層１４２ａおよびドレイン電極層１４２ｂ間の距離（トランジスタ１６２、トランジスタ１７２の見かけ上のチャネル長）よりも、トランジスタ１６２、トランジスタ１７２の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２、トランジスタ１７２において、トレンチ１３１の側面、底面に接して酸化物半導体膜１４４を形成することで、チャネル長はトレンチ１３１の底面の長さ（第２の領域１３０ｂのチャネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタサイズの縮小を図りつつ、短チャネル効果を抑制することが可能である。
【０１４３】
また、本実施の形態で示すトランジスタ１６２、トランジスタ１７２において、ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であるために先述した酸化物半導体膜１４４の表面に概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０１４４】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【０１４５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４６】
（実施の形態２）
本実施の形態では、上記実施の形態で示したトランジスタ１６２の他の作製方法を、図２および図５を用いて説明する。
【０１４７】
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ）参照）。
【０１４８】
次いで、絶縁層１３０にトレンチ１３１を形成する（図２（Ｂ）参照）。
【０１４９】
次いで、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接するように、酸化物半導体膜１４４を形成する（図５（Ａ）参照）。
【０１５０】
絶縁層１３０、トレンチ１３１、酸化物半導体膜１４４の形成方法、材料などは先の実施の形態を参酌することができる。
【０１５１】
次いで、酸化物半導体膜１４４上に、導電層を形成し、該導電層を加工してソース電極層１４２ａおよびドレイン電極層１４２ｂを形成する（図５（Ｂ）参照）。
【０１５２】
ソース電極層１４２ａおよびドレイン電極層１４２ｂの形成方法、材料などは先の実施形態を参酌することができる。
【０１５３】
次いで、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ上にゲート絶縁層１４６を形成する（図５（Ｂ）参照）。
【０１５４】
ゲート絶縁層１４６の形成方法、材料などは先の実施形態を参酌することができる。
【０１５５】
本実施の形態では、ゲート絶縁層１４６として、膜厚２０ｎｍのＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。
【０１５６】
次いで、ゲート絶縁層１４６を介して酸化物半導体膜１４４上にゲート電極層１４８を形成する（図５（Ｃ）参照）。
【０１５７】
ゲート電極層１４８の形成方法、材料などは先の実施形態を参酌することができる。
【０１５８】
本実施の形態では、ゲート電極層１４８として、窒化タンタルを用いる。ゲート電極層１４８は、トレンチ１３１内を充填し、かつ、該充填されたトレンチ１３１、および上端コーナー部１３１ａに接するゲート絶縁層１４６、上に１００ｎｍ積層されている。
【０１５９】
次いで、少なくとも、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端コーナー部１３１ａおよび第１の領域１３０ａ、の上面に接する酸化物半導体膜１４４に不純物１５１を添加する処理を行って、ソース領域１４４ａおよびドレイン領域１４４ｂを形成する。なお、ゲート電極層１４８と重なる酸化物半導体膜１４４中には、ゲート電極層１４８を通過させて不純物イオンを添加する。同時に酸化物半導体膜１４４に不純物１５１が添加されなかった領域（ＣＡＡＣ−ＯＳ膜となっている、上端コーナー部１３１ａを除くトレンチ１３１の側面および底面に接する酸化物半導体膜１４４）がチャネル形成領域１４４ｃとして機能する。
【０１６０】
添加する不純物１５１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどがある。また、上端コーナー部１３１ａおよび第１の領域１３０ａの上面に接する酸化物半導体膜１４４に不純物１５１を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
【０１６１】
なお、酸化物半導体膜１４４に不純物１５１を添加する処理は、複数回行っても良い。酸化物半導体膜１４４に不純物１５１を添加する処理を複数回行う場合、不純物１５１は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
【０１６２】
なお、不純物１５１のドーズ量は、１×１０１４〜２×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物としてリンを添加する場合、加速電圧を１８０〜２００ｋＶとするのが好ましく、不純物としてホウ素を添加する場合、加速電圧を６０〜７０ｋＶとするのが好ましい。本実施の形態では、先の実施の形態に示す基板表面（第１の領域１３０ａの上面）の法線方向を基準にして不純物が射出される射出方向との間でなす角度をθ＝０°、不純物１５１としてリンを、イオンインプランテーション法を用いて酸化物半導体膜１４４に加速電圧を１９０ｋＶ、ドーズ量を５×１０１５ｉｏｎｓ／ｃｍ２の条件で添加する。
【０１６３】
ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０１６４】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【０１６５】
また、不純物を添加する領域を、上端コーナー部１３１ａよりトレンチ１３１の底面方向側のトレンチ１３１の側面に接する酸化物半導体膜１４４にまで延伸し、ソース領域１４４ａおよびドレイン領域１４４ｂを上端コーナー部１３１ａよりもトレンチ１３１の底面方向側に延伸してもよい。また、ソース領域１４４ａとドレイン領域１４４ｂのトレンチ１３１の底面方向側に延伸させる長さは異なっていてもよい。
【０１６６】
また、先の実施の形態の図４に示すように、酸化物半導体膜１４４中のソース電極層１４２ａ、ドレイン電極層１４２ｂおよびゲート電極層１４８と重畳しない領域にソース領域１４４ａおよびドレイン領域１４４ｂよりも不純物濃度が高い領域１４４ｄ、領域１４４ｅを形成するトランジスタ１７２を作製してもよい。このように領域１４４ｄおよび領域１４４ｅの不純物濃度を高めるとトランジスタ１７２の寄生抵抗を下げることができ、トランジスタ１７２のオン電流や移動度を向上させることができる。
【０１６７】
以上によって、本実施の形態のトランジスタ１６２、トランジスタ１７２を作製することができる。本実施の形態で示すトランジスタ１６２、トランジスタ１７２は、酸化物半導体膜１４４がトレンチ１３１の底面および側面に接して設けられていることで、ソース電極層１４２ａおよびドレイン電極層１４２ｂ間の距離（トランジスタ１６２、トランジスタ１７２の見かけ上のチャネル長）よりも、トランジスタ１６２、トランジスタ１７２の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２、トランジスタ１７２において、トレンチ１３１の側面、底面に接して酸化物半導体膜１４４を形成することで、チャネル長はトレンチ１３１の底面の長さ（第２の領域１３０ｂのチャネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタサイズの縮小を図りつつ、短チャネル効果を抑制することが可能である。
【０１６８】
また、本実施の形態で示すトランジスタ１６２、トランジスタ１７２において、ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることで、チャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０１６９】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【０１７０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７１】
（実施の形態３）
本実施の形態では、上記実施の形態で示したトランジスタ１６２の他の作製方法を、図２および図６を用いて説明する。
【０１７２】
まず、半導体材料を含む基板（図示しない）上に、絶縁層１３０を形成する（図２（Ａ）参照）。
【０１７３】
次いで、絶縁層１３０にトレンチ１３１を形成する（図２（Ｂ）参照）。
【０１７４】
次いで、トレンチ１３１の底面および側面、第１の領域１３０ａの上面に接するように、酸化物半導体膜１４４を形成する（図６（Ａ）参照）。
【０１７５】
上記の絶縁層１３０、トレンチ１３１、酸化物半導体膜１４４の形成方法、材料などは先の実施の形態を参酌することができる。
【０１７６】
次いで、酸化物半導体膜１４４上に接して上端コーナー部１３１ａを除くトレンチ１３１の側面および底面を覆うレジストマスク１４０を形成し、少なくとも、第１の領域１３０ａの上面とトレンチ１３１の側面が交わる上端コーナー部１３１ａおよび第１の領域１３０ａ、の上面に接する酸化物半導体膜１４４に不純物１６１を添加する処理を行って、ソース領域１４４ａおよびドレイン領域１４４ｂを形成する。同時に酸化物半導体膜１４４に不純物１６１が添加されなかった領域（ＣＡＡＣ−ＯＳ膜となっている、上端コーナー部１３１ａを除くトレンチ１３１の側面および底面に接する酸化物半導体膜１４４）がチャネル形成領域１４４ｃとして機能する（図６（Ｂ）参照）。
【０１７７】
添加する不純物１６１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどがある。また、上端コーナー部１３１ａおよび第１の領域１３０ａの上面に接する酸化物半導体膜１４４に不純物１６１を添加する方法として、プラズマ源改質イオンインプランテーション（ＰＩＩＩ：Ｐｌａｓｍａ  Ｉｍｍｅｒｓｉｏｎ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ）法またはプラズマベースイオンインプランテーション（ＰＢＩＩ：Ｐｌａｓｍａ  Ｂａｓｅｄ  Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ）法を用いることができる。
【０１７８】
なお、上記の「ＰＩＩＩ法」、「ＰＢＩＩ法」とは、プラズマをベースにした三次元のイオン注入法であり、プラズマ中に試料を入れ、試料に電圧を印加すると、その電圧によりイオンが加速されて試料に注入される方法である。上記方法を用いることで、凹凸面がある試料であっても三次元方向からイオンが均等に注入される。
【０１７９】
なお、酸化物半導体膜１４４に不純物１６１を添加する処理は、複数回行っても良い。酸化物半導体膜１４４に不純物１６１を添加する処理を複数回行う場合、不純物１６１は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
【０１８０】
なお、不純物１６１のドーズ量は、１×１０１４〜２×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物としてリンを添加する場合、加速電圧を１０〜５０ｋＶとするのが好ましい。また、酸化物半導体膜の膜厚がさらに薄い場合には、加速電圧やドーズ量を適宜調整すればよい。本実施の形態では、不純物１６１としてリンを、ＰＩＩＩ法を用いて酸化物半導体膜１４４に加速電圧を２０ｋＶ、ドーズ量を１×１０１５ｉｏｎｓ／ｃｍ２、の条件で添加する。
【０１８１】
ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、本実施の形態のように、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０１８２】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗が低くなるため、後に形成されるソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【０１８３】
また、不純物を添加する領域を、上端コーナー部１３１ａよりトレンチ１３１の底面方向側のトレンチ１３１の側面に接する酸化物半導体膜１４４にまで延伸し、ソース領域１４４ａおよびドレイン領域１４４ｂを上端コーナー部１３１ａよりもトレンチ１３１の底面方向側に延伸してもよい。また、ソース領域１４４ａとドレイン領域１４４ｂのトレンチ１３１の底面方向側に延伸させる長さは異なっていてもよい。
【０１８４】
次いで、レジストマスク１４０を除去し、ソース領域１４４ａおよびドレイン領域１４４ｂ上に、導電層を形成し、該導電層を加工してソース領域１４４ａおよびドレイン領域１４４ｂと電気的に接続するようにソース電極層１４２ａおよびドレイン電極層１４２ｂを形成する（図６（Ｃ）参照）。また、ソース領域１４４ａとソース電極層１４２ａとの間、ドレイン領域１４４ｂおよびドレイン電極層１４２ｂとの間には、電極や配線などを介していても良い。
【０１８５】
ソース電極層１４２ａおよびドレイン電極層１４２ｂの形成方法、材料などは先の実施形態を参酌することができる。
【０１８６】
次いで、酸化物半導体膜１４４、ソース電極層１４２ａおよびドレイン電極層１４２ｂ上にゲート絶縁層１４６を形成する。
【０１８７】
ゲート絶縁層１４６の形成方法、材料などは先の実施形態を参酌することができる。
【０１８８】
次いで、ゲート絶縁層１４６を介して酸化物半導体膜１４４上にゲート電極層１４８を形成する（図６（Ｄ）参照）。本実施の形態において、ゲート電極層１４８は、ソース領域１４４ａおよびドレイン領域１４４ｂの一部と重畳し、トレンチ１３１内を充填するように設けられる。
【０１８９】
ゲート電極層１４８の形成方法、材料などは先の実施形態を参酌することができる。
【０１９０】
また、先の実施の形態の図４に示すように、ゲート電極層１４８を形成後、さらに不純物１７１を酸化物半導体膜１４４に対して添加してトランジスタ１７２を作製してもよい。添加する不純物１７１は、不純物１６１と同様のものを用いることができる。このようにすることにより、酸化物半導体膜１４４中の、ソース電極層１４２ａ、ドレイン電極層１４２ｂおよびゲート電極層１４８と重畳しない領域にソース領域１４４ａおよびドレイン領域１４４ｂよりも不純物濃度が高い領域１４４ｄ、領域１４４ｅを形成することができる。このように領域１４４ｄおよび領域１４４ｅの不純物濃度を高めるとトランジスタ１７２の寄生抵抗を下げることができ、トランジスタ１７２のオン電流や移動度を向上させることができる。
【０１９１】
以上によって、本実施の形態のトランジスタ１６２、トランジスタ１７２を作製することができる。本実施の形態で示すトランジスタ１６２、トランジスタ１７２は、酸化物半導体膜１４４がトレンチ１３１の底面および側面に接して設けられていることで、ソース電極層１４２ａおよびドレイン電極層１４２ｂ間の距離（トランジスタ１６２、トランジスタ１７２の見かけ上のチャネル長）よりも、トランジスタ１６２、トランジスタ１７２の実効的なチャネル長を長くすることが可能である。例えば、トランジスタ１６２において、トレンチ１３１の側面、底面に接して酸化物半導体膜１４４を形成することで、チャネル長はトレンチ１３１の底面の長さ（第２の領域１３０ｂのチャネル長方向の長さ）の２倍以上とすることができる。よって、トランジスタサイズの縮小を図りつつ、短チャネル効果を抑制することが可能である。
【０１９２】
また、本実施の形態で示すトランジスタ１６２、トランジスタ１７２において、ソース領域１４４ａおよびドレイン領域１４４ｂの一部が形成される、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４は、上端コーナー部１３１ａが急峻な角部であるために先述した酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をソース領域１４４ａおよびドレイン領域１４４ｂとすることにより上端コーナー部１３１ａと接して設けられる酸化物半導体膜１４４をチャネル形成領域として用いないのでチャネル形成領域１４４ｃ全体として、酸化物半導体膜１４４の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０１９３】
また、ソース領域１４４ａおよびドレイン領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによってコンタクト抵抗が低くなるため、ソース電極層１４２ａおよびドレイン電極層１４２ｂと酸化物半導体膜１４４の間で良好なオーミックコンタクトをとることができる。
【０１９４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９５】
（実施の形態４）
本実施の形態では、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図７を用いて説明する。
【０１９６】
酸化物半導体を用いたトランジスタ１６２は、酸化物半導体以外の半導体材料（シリコンなど）を用いたトランジスタよりもオフ電流が小さいため、これを用いることにより長期にわたり、記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１９７】
図７は、半導体装置の構成の一例である。図７（Ａ）に、半導体装置の断面図を、図７（Ｂ）に半導体装置の平面図を、図７（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。
【０１９８】
図７（Ａ）および図７（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示した構成と同一であるため、図７（Ａ）、図７（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【０１９９】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２００】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するためにトレンチの上端コーナー部と接する酸化物半導体膜中にソース領域およびドレイン領域を有するトランジスタ１６２を用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２０１】
図７（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられた絶縁層１０８と、絶縁層１０８上に設けられたゲート電極層１１０と、を有する。
【０２０２】
図７（Ａ）には図示しないが、トランジスタ１６０の金属化合物領域１２４の一部には、電極が接続されていてもよい。ここで、電極は、トランジスタ１６０のソース電極層やドレイン電極層として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図７（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０２０３】
図７（Ａ）に示すようにトランジスタ１６２は、トレンチの上端コーナー部と接する酸化物半導体膜中にソース領域およびドレイン領域を有するトランジスタである。ここで、酸化物半導体膜１４４は、脱水化処理や脱水素化処理によって高純度化されたものであることが望ましい。
【０２０４】
酸化物半導体膜１４４には、不純物を添加する処理が行われており、ソース領域１４４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃが設けられている。
【０２０５】
ゲート絶縁層１４６を介して、トランジスタ１６２のソース電極層１４２ａと重畳する領域には、導電層１５３が設けられており、ソース電極層１４２ａと、ゲート絶縁層１４６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。導電層１５３は、ゲート電極層１４８と同じ工程で作製することができる。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。例えば、トレンチ型の容量素子やスタック型の容量素子を別途、トランジスタ１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることでより高集積化を図ってもよい。
【０２０６】
トランジスタ１６２および容量素子１６４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。なお、図７（Ａ）には図示しないが、配線１５６は、ゲート絶縁層１４６、および絶縁層１５２などに形成された開口に形成された電極を介してドレイン電極層１４２ｂと電気的に接続されていてもよい。ここで、電極は、少なくともトランジスタ１６２の酸化物半導体膜１４４の一部と重畳するように設けられることが好ましい。
【０２０７】
図７（Ａ）および図７（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２および容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２０８】
なお、金属化合物領域１２４とドレイン電極層１４２ｂの接続は、例えば、ドレイン電極層１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ドレイン電極層１４２ｂに接触させても良い。
【０２０９】
次に、図７（Ａ）および図７（Ｂ）に対応する回路構成の一例を図７（Ｃ）に示す。
【０２１０】
図７（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０２１１】
図７（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２１２】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０２１３】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０２１４】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２１５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２１６】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１７】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１８】
また、トランジスタ１６２にトレンチ構造を採用することで、トランジスタ１６２の平面面積を縮小できるため、高集積化が可能である。さらに、トランジスタ１６２は、酸化物半導体膜において、ソース領域およびドレイン領域の一部が形成される、上端コーナー部と接して設けられる酸化物半導体膜は、上端コーナー部が急峻な角部であるために先述した酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶の成長面の連続性が低い恐れがある。しかし、上端コーナー部と接して設けられる酸化物半導体膜をソース領域およびドレイン領域とすることにより上端コーナー部と接して設けられる酸化物半導体膜をチャネル形成領域として用いないのでチャネル形成領域全体として、酸化物半導体膜の表面に、概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０２１９】
また、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高くなっている。不純物濃度を高くすることによって抵抗が低くなるため、ソース電極層およびドレイン電極層と酸化物半導体膜の間で良好なオーミックコンタクトをとることができる。
【０２２０】
また、トランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができ、短チャネル効果を抑制しつつ、微細化を達成した半導体装置を提供することができる。
【０２２１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２２】
（実施の形態５）
本実施の形態においては、実施の形態１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態４に示した構成と異なる構成について、図８および図９を用いて説明を行う。
【０２２３】
図８（Ａ）は、半導体装置の回路構成の一例を示し、図８（Ｂ）は半導体装置の一例を示す概念図である。まず、図８（Ａ）に示す半導体装置について説明を行い、続けて図８（Ｂ）に示す半導体装置について、以下で説明を行う。
【０２２４】
図８（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層またはドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。
【０２２５】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
【０２２６】
次に、図８（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２２７】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２２８】
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０２２９】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２３０】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２３１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２３２】
このように、図８（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２３３】
次に、図８（Ｂ）に示す半導体装置について、説明を行う。
【０２３４】
図８（Ｂ）に示す半導体装置は、上部に記憶回路として図８（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２３５】
図８（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２３６】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２３７】
なお、図８（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０２３８】
次に、図８（Ａ）に示したメモリセル２５０の具体的な構成について図９を用いて説明を行う。
【０２３９】
図９は、メモリセル２５０の構成の一例である。図９（Ａ）に、メモリセル２５０の断面図を、図９（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＦ１−Ｆ２およびＧ１−Ｇ２における断面に相当する。
【０２４０】
図９（Ａ）および図９（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一であるため、図９（Ａ）、図９（Ｂ）において図１と同じ箇所は、同じ符号を用いて説明する。
【０２４１】
図９（Ａ）に示すようにトランジスタ１６２は、トレンチの上端コーナー部と接する酸化物半導体膜中にソース領域およびドレイン領域を有するトランジスタである。ここで、酸化物半導体膜１４４は、脱水化処理や脱水素化処理により高純度化されたものであることが望ましい。
【０２４２】
酸化物半導体膜１４４には、不純物を添加する処理が行われており、ソース領域１４４ａ、ドレイン領域１４４ｂおよびチャネル形成領域１４４ｃが設けられている。
【０２４３】
ゲート絶縁層１４６を介して、トランジスタ１６２のソース電極層１４２ａと重畳する領域には、導電層１５３が設けられており、ソース電極層１４２ａと、ゲート絶縁層１４６と、導電層１５３とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２のソース電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層１５３は、容量素子２５４の他方の電極として機能する。また、導電層１５３は、ゲート電極層１４８と同じ工程で作製することができる。
【０２４４】
トランジスタ１６２および容量素子２５４の上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０は、ゲート絶縁層１４６および絶縁層１５２などに形成された開口を介してトランジスタ１６２のドレイン電極層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０とドレイン電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図８（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２４５】
図９（Ａ）および図９（Ｂ）において、トランジスタ１６２のドレイン電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能している。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２４６】
以上のように、上部に多層に形成された複数のメモリセルは、トレンチの上端コーナー部と接する酸化物半導体膜中にソース領域およびドレイン領域を有するトランジスタにより形成されている。上記トランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２４７】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２４８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４９】
（実施の形態６）
本実施の形態では、酸化物半導体膜にチャネルが形成されるトランジスタの電界効果移動度について図１９を参照して説明する。
【０２５０】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２５１】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、次の式（４）で表現できる。
【０２５２】
【数４】
0006013021.tif 000005
【０２５３】
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、次の式（５）で表される。
【０２５４】
【数５】
0006013021.tif 000006
【０２５５】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２５６】
線形領域におけるドレイン電流Ｉｄは、次の式（６）で表される。
【０２５７】
【数６】
0006013021.tif 000007
【０２５８】
ここで、Ｌ１はチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ１＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、さらに両辺の対数を取ると、次の式（７）となる。
【０２５９】
【数７】
0006013021.tif 000008
【０２６０】
この右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２６１】
このようにして求めた欠陥密度等をもとに上記式（４）および式（５）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２６２】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、次の式（８）で表される。
【０２６３】
【数８】
0006013021.tif 000009
【０２６４】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と上記式（８）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２６５】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１９に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体の、バンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲート電極層、ソース電極層、ドレイン電極層の仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２６６】
図１９で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２６７】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２０乃至図２２に示す。なお、計算に用いたトランジスタの断面構造を図２３に示す。図２３に示すトランジスタは酸化物半導体膜にｎ＋の導電型を呈する半導体領域３０３ａおよび半導体領域３０３ｃを有する。半導体領域３０３ａおよび半導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２６８】
図２３（Ａ）に示すトランジスタは、下地絶縁層３０１と、下地絶縁層３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁層３０２の上に形成される。トランジスタは半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域３０３ｂと、ゲート電極層３０５を有する。ゲート電極層３０５の幅を３３ｎｍとする。
【０２６９】
ゲート電極層３０５と半導体領域３０３ｂの間には、ゲート絶縁層３０４を有し、また、ゲート電極層３０５の両側面には側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂ、ゲート電極層３０５の上部には、ゲート電極層３０５と他の配線との短絡を防止するための絶縁層３０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域３０３ａおよび半導体領域３０３ｃに接して、ソース電極層３０８ａおよびドレイン電極層３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２７０】
図２３（Ｂ）に示すトランジスタは、下地絶縁層３０１と、酸化アルミニウムよりなる埋め込み絶縁層３０２の上に形成され、半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれた真性の半導体領域３０３ｂと、幅３３ｎｍのゲート電極層３０５とゲート絶縁層３０４と側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂと絶縁層３０７とソース電極層３０８ａおよびドレイン電極層３０８ｂを有する点で図２３（Ａ）に示すトランジスタと同じである。
【０２７１】
図２３（Ａ）に示すトランジスタと図２３（Ｂ）に示すトランジスタの相違点は、側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂの下の半導体領域の導電型である。図２３（Ａ）に示すトランジスタでは、側壁絶縁層３０６ａおよび側壁絶縁層３０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域３０３ａおよび半導体領域３０３ｃであるが、図２３（Ｂ）に示すトランジスタでは、真性の半導体領域３０３ｂである。すなわち、半導体領域３０３ａ（半導体領域３０３ｃ）とゲート電極層３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁層３０６ａ（側壁絶縁層３０６ｂ）の幅と同じである。
【０２７２】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２０は、図２３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極層とソース電極層の電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレイン電極層とソース電極層の電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２７３】
図２０（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２７４】
図２１は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
【０２７５】
また、図２２は、図２３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。
【０２７６】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２７７】
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２７８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７９】
（実施の形態７）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１０乃至図１３を用いて説明する。
【０２８０】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。
【０２８１】
通常のＳＲＡＭは、図１０（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜トランジスタ８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このため、ＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２８２】
それに対して、ＤＲＡＭはメモリセルが図１０（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１つのトランジスタと１つの容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
【０２８３】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、かつ消費電力が低減することができる。
【０２８４】
図１１に携帯機器のブロック図を示す。図１１に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
【０２８５】
図１２に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１２に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線からの画像データ（入力画像データ）、メモリ９５２、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２８６】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２８７】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により読み出される。
【０２８８】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２８９】
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
【０２９０】
図１３に電子書籍のブロック図を示す。図１３はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２９１】
ここでは、図１３のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能といい、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
【０２９２】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力を低減した携帯機器が実現される。
【０２９３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０２９４】
本実施例では、実施の形態１に示すように絶縁層にトレンチを形成し、該トレンチに酸化物半導体膜を形成した試料を作製し、酸化物半導体膜の結晶状態について観察を行った。
【０２９５】
まず、試料として作製工程が異なる、実施例試料１、および実施例試料２の２種類を作製した。
【０２９６】
実施例試料１、および実施例試料２において、絶縁層としてシリコン基板上にスパッタリング法による酸化シリコン膜を膜厚５００ｎｍ形成した。
【０２９７】
酸化シリコン膜の成膜条件は、ターゲットとして酸化シリコン（ＳｉＯ２）ターゲットを用い、シリコン基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、電源２ｋＷ、アルゴンおよび酸素（アルゴン流量２５ｓｃｃｍ：酸素流量２５ｓｃｃｍ）雰囲気下、基板温度１００℃とした。
【０２９８】
酸化シリコン膜上にフォトリソグラフィ工程によりレジストマスクを形成し、レジストマスクを用いて酸化シリコン膜をエッチングし、トレンチを形成した。エッチング工程としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングガスとして三フッ化メタン（ＣＨＦ３）、ヘリウム（Ｈｅ）、およびメタン（ＣＨ４）（ＣＨＦ３：Ｈｅ：ＣＨ４＝２２．５ｓｃｃｍ：１２７．５ｓｃｃｍ：５ｓｃｃｍ）を用い、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力３．５Ｐａで、９６秒間行った。なお、エッチング工程の後に、酸素によるアッシング（電源電力２００Ｗ、圧力６７Ｐａ（０．５Ｔｏｒｒ）、３００秒間）を行った。トレンチの断面における側面（内壁）の長さ（図１（Ｂ）におけるトレンチ１３１の深さｄ）の２倍と底部の長さ（図１（Ｂ）におけるトレンチ１３１のチャネル長方向の長さＬ）の合計は約３５０ｎｍとした。
【０２９９】
酸化シリコン膜上から剥離液を用いてレジストマスクを除去し、トレンチの底面、上端コーナー部、下端コーナー部、および側面に接して酸化シリコン膜上に酸化物半導体膜を形成した。酸化物半導体膜として、スパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を膜厚４０ｎｍ形成した。
【０３００】
実施例試料１では、基板を４００℃に加熱しながら酸化物半導体膜の成膜を行った。なお、実施例試料１のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比として、原子数比で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴンおよび酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下、基板温度４００℃とした。酸化物半導体膜の成膜に用いるアルゴンおよび酸素雰囲気下では、水、水素などが含まれないことが好ましい。例えば、アルゴンの純度を９Ｎ、露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ、酸素の純度を８Ｎ、露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂが好ましい。
【０３０１】
一方、実施例試料２では、基板を２００℃に加熱しながら酸化物半導体膜の成膜を行い、成膜後窒素雰囲気下、６００℃で１時間加熱処理を行った。なお、実施例試料２のＩｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜条件は、組成比として、原子数比で、Ｉｎ：Ｇａ：Ｚ＝１：１：１の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴンおよび酸素（アルゴン流量３０ｓｃｃｍ：酸素流量１５ｓｃｃｍ）雰囲気下とした。
【０３０２】
以上の工程で得られた実施例試料１および実施例試料２において、断面を切り出し、高分解能透過電子顕微鏡（日立ハイテクノロジーズ製「Ｈ９０００−ＮＡＲ」：ＴＥＭ）で加速電圧を３００ｋＶとし、上端コーナー部、下端コーナー部の断面観察を行った。図１４（Ａ）に実施例試料１の上端コーナー部の倍率２００万倍のＴＥＭ像、図１４（Ｂ）に実施例試料１の上端コーナー部の倍率８００万倍のＴＥＭ像、図１４（Ｃ）に実施例試料１の下端コーナー部の倍率２００万倍のＴＥＭ像、図１４（Ｄ）に実施例試料１の下端コーナー部の倍率８００万倍のＴＥＭ像、図１５（Ａ）に実施例試料２の上端コーナー部の倍率２００万倍のＴＥＭ像、図１５（Ｂ）に実施例試料２の上端コーナー部の倍率８００万倍のＴＥＭ像、図１５（Ｃ）に実施例試料２の下端コーナー部の倍率２００万倍のＴＥＭ像、図１５（Ｄ）に実施例試料２の下端コーナー部の倍率８００万倍のＴＥＭ像、をそれぞれ示す。
【０３０３】
図１４（Ｃ）、図１５（Ｃ）に示すように、トレンチにおける下端コーナー部は曲面状であり、該曲率半径は２０ｎｍ以上３０ｎｍ以下であった。そして曲面状の下端コーナー部には、表面に概略垂直なｃ軸を有している結晶を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜（ＣＡＡＣ−ＯＳ膜）が確認できる。表面に概略垂直なｃ軸を有している結晶は高倍率の図１４（Ｄ）、図１５（Ｄ）でより顕著であり、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜中に下端コーナー部の曲面に沿って幾層に重なる層状のＩｎ−Ｇａ−Ｚｎ−Ｏの結晶状態が確認できた。
【０３０４】
しかし、図１４（Ａ）、図１５（Ａ）に示すように、トレンチにおける上端コーナー部には急峻な角部があることが確認できる。また、高倍率の図１４（Ｂ）、図１５（Ｂ）に示すように、表面に概略垂直なｃ軸を有している結晶を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜（ＣＡＡＣ−ＯＳ膜）を下端コーナー部ほど確認することはできなかった。
【０３０５】
このことから、実施例試料１および実施例試料２において、トレンチの下端コーナー部に接して成膜された酸化物半導体膜は、表面に概略垂直なｃ軸を有している結晶を含む結晶性酸化物半導体膜（ＣＡＡＣ−ＯＳ膜）であり、そのＣＡＡＣ−ＯＳ膜の成長面は曲面状の下端コーナー部において連続性を有することが確認できた。一方、トレンチの上端コーナー部に接して成膜された酸化物半導体膜は、トレンチの下端コーナー部に接して成膜された酸化物半導体膜に比べてＣＡＡＣ−ＯＳ膜の成長面の連続性はあまり確認できなかった。
【０３０６】
下端コーナー部において、ＣＡＡＣ−ＯＳ膜がトレンチに設けられており、可視光や紫外光の照射によるトランジスタの電気的特性変化、および短チャネル効果がより抑制できる。
【０３０７】
また、上端コーナー部において、下端コーナー部に比べてＣＡＡＣ−ＯＳ膜の成長面の連続性は確認できず、結晶の成長面の連続性が低い恐れがある。
【０３０８】
しかし、先の実施の形態に示したように上端コーナー部と接して設けられる酸化物半導体膜をソース領域およびドレイン領域とすることにより上端コーナー部と接して設けられる酸化物半導体膜をチャネル形成領域として用いないのでチャネル形成領域全体として、酸化物半導体膜の表面に概略垂直なｃ軸を有する結晶の成長面が連続している。よって、トランジスタにより安定な電気的特性を付与することが可能となる。
【０３０９】
また、ソース領域およびドレイン領域は、チャネル形成領域よりも不純物濃度が高くなっている。不純物濃度を高くすることによって抵抗が低くなるため、ソース電極層およびドレイン電極層と酸化物半導体膜の間で良好なオーミックコンタクトをとることができる。
【０３１０】
よって、トランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができ、短チャネル効果を抑制しつつ、微細化を達成した半導体装置を提供することができる。
【符号の説明】
【０３１１】
１００    基板
１０６    素子分離絶縁層
１０８    絶縁層
１１０    ゲート電極層
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属化合物領域
１３０    絶縁層
１３０ａ    第１の領域
１３０ｂ    第２の領域
１３１    トレンチ
１３１ａ    上端コーナー部
１４０    レジストマスク
１４２ａ    ソース電極層
１４２ｂ    ドレイン電極層
１４４    酸化物半導体膜
１４４ａ    ソース領域
１４４ｂ    ドレイン領域
１４４ｃ    チャネル形成領域
１４６    ゲート絶縁層
１４８    ゲート電極層
１５２    絶縁層
１５３    導電層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１７２    トランジスタ
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２６０    配線
３０１    下地絶縁層
３０２    埋め込み絶縁層
３０３ａ    半導体領域
３０３ｂ    半導体領域
３０３ｃ    半導体領域
３０４    ゲート絶縁層
３０５    ゲート電極層
３０６ａ    側壁絶縁層
３０６ｂ    側壁絶縁層
３０７    絶縁層
３０８ａ    ソース電極層
３０８ｂ    ドレイン電極層
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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