(57)【特許請求の範囲】
【請求項１】
電荷を蓄積するためのフローティングゲートを有する不揮発性メモリセルの試験方法であって、該方法は、前記メモリセルに、前記フローティングゲートから該フローティングゲートの電圧の絶対値に依存する漏れ電流が生じている場合に前記メモリセルを試験する方法であり、前記セルは、通常動作中に印加される第１の消去電圧、第１のプログラミング電圧及び第１の読み取り電圧、並びに通常動作中に検出される消去されたメモリセルの第１の読み取り電流により特徴付けられ、前記方法は、
前記第１の消去電圧を上回る電圧を印加して前記フローティングゲートをオーバーイレースする印加ステップと、
前記フローティングゲートを含む前記メモリセルに１回の高温ベーキングを行うベーキングステップと、
前記第１の読み取り電圧よりも低い読み取り電圧を印加することにより、前記フローティングゲートのデータ保持力を試験する試験ステップと、
を含むことを特徴とする方法。
【請求項２】
前記メモリセルは、
上面を有する第１の導電型の単結晶基板と、
前記基板の前記上面に沿って存在する第２の導電型の第１の領域と、
前記基板の前記上面に沿って存在し、前記第１の領域から離間された前記第２の導電型の第２の領域と、
前記第１の領域と前記第２の領域の間のチャネル領域と、
前記チャネル領域の第１の部分上に、前記チャネル領域から第１の絶縁層により離間されて位置するワード線ゲートと、
前記チャネル領域の別の部分上に、前記ワード線に隣接するとともに該ワード線から隔てられて位置し、前記チャネル領域から第２の絶縁層によって隔てられたフローティングゲートと、
前記フローティングゲート上に位置し、該フローティングゲートから第３の絶縁層により隔てられた結合ゲートと、
前記フローティングゲートに隣接して前記ワード線の反対側に位置し、前記第２の領域上に位置して該第２の領域から絶縁された消去ゲートと、
を特徴とする請求項１に記載の方法。
【請求項３】
前記試験ステップは、前記ベーキングステップ後の前記メモリセルの読み取り電流が読み取り基準電流よりも低い場合に前記メモリセルに欠陥があると判断する、
ことを特徴とする請求項２に記載の方法。
【請求項４】
電荷を蓄積するためのフローティングゲートを有する不揮発性メモリセルの試験方法であって、該方法は、前記メモリセルに、前記フローティングゲートから該フローティングゲートの電圧の絶対値に依存する漏れ電流が生じている場合に前記メモリセルを試験する方法であり、前記セルは、通常動作中に印加される第１の消去電圧、第１のプログラミング電圧及び第１の読み取り電圧、並びに通常動作中に検出される消去されたメモリセルの第１の読み取り電流により特徴付けられ、前記方法は、
前記第１のプログラミング電圧を上回る電圧を印加して前記フローティングゲートをオーバープログラムする印加ステップと、
前記フローティングゲートを含む前記メモリセルに１回の高温ベーキングを行うベーキングステップと、
前記第１の読み取り電圧よりも高い読み取り電圧を印加することにより、前記フローティングゲートのデータ保持力を試験する試験ステップと、
を含むことを特徴とする方法。
【請求項５】
前記メモリセルは、
上面を有する第１の導電型の単結晶基板と、
前記基板の前記上面に沿って存在する第２の導電型の第１の領域と、
前記基板の前記上面に沿って存在し、前記第１の領域から離間された前記第２の導電型の第２の領域と、
前記第１の領域と前記第２の領域の間のチャネル領域と、
前記チャネル領域の第１の部分上に、前記チャネル領域から第１の絶縁層により離間されて位置するワード線ゲートと、
前記チャネル領域の別の部分上に、前記ワード線に隣接するとともに該ワード線から隔てられて位置し、前記チャネル領域から第２の絶縁層によって隔てられたフローティングゲートと、
前記フローティングゲート上に位置し、該フローティングゲートから第３の絶縁層により隔てられた結合ゲートと、
前記フローティングゲートに隣接して前記ワード線の反対側に位置し、前記第２の領域上に位置して該第２の領域から絶縁された消去ゲートと、
を特徴とする請求項４に記載の方法。
【請求項６】
前記試験ステップは、前記ベーキングステップ後の前記メモリセルの読み取り電流が読み取り基準電流よりも高い場合に前記メモリセルに欠陥があると判断する、
ことを特徴とする請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲートを有する不揮発性メモリセルをデータ保持力について試験する方法に関し、具体的には、ベーキングステップを１回しか必要としない方法に関する。
【背景技術】
【０００２】
当業では、電荷を蓄積するためのフローティングゲートを有する不揮発性メモリセルが良く知られている。図１は、先行技術の不揮発性メモリセル１０の断面図である。メモリセル１０は、Ｐ型などの第１の導電型の単結晶基板１２を含む。基板１２の表面又はその近傍には、Ｎ型などの第２の導電型の第１の領域１４が存在する。第１の領域１４から離間して、やはり第２の導電型の第２の領域１６が存在する。第１の領域１４と第２の領域１６の間には、チャネル領域１８が存在する。チャネル領域１８の第１の部分上には、ポリシリコン製のワード線２０が位置する。ワード線２０は、（二）酸化シリコン層２２によってチャネル領域１８から離間される。ワード線２０に直接隣接するとともに間隔を置いてフローティングゲート２４が存在し、このフローティングゲート２４もポリシリコン製であり、チャネル領域１８の別の部分上に位置する。フローティングゲート２４は、やはり通常は（二）酸化シリコンの別の絶縁層３０によってチャネル領域１８から分離される。フローティングゲート２４上には、やはりポリシリコン製の結合ゲート２６が位置し、この結合ゲート２６は、別の絶縁層３２によってフローティングゲート２４から絶縁される。フローティングゲート２４のもう一方の側には、やはりポリシリコン製の消去ゲート２８がフローティングゲート２４から離間して存在する。消去ゲート２８は、第２の領域１６上に位置して第２の領域１６から絶縁される。消去ゲート２８も、結合ゲート２６に直接隣接するが間隔を置いて存在し、結合ゲート２６のもう一方の側に直接隣接する。メモリセル１０の動作では、フローティングゲート２４上に蓄積された電荷（又はフローティングゲート２４上の電荷の不在）により、第１の領域１４と第２の領域１６の間の電流の流れが制御される。フローティングゲート２４は、電荷を有している時にプログラムされる。フローティングゲート２４は、電荷を有していない時に消去される。
【０００３】
メモリセル１０は、以下のように動作する。プログラミング動作中には、フローティングゲート２４上に電荷が蓄積されると、ワード線２０に第１の正電圧が印加されて、ワード線２０の下にあるチャネル領域１８の部分が導電性になる。結合ゲート２６には第２の正電圧が印加される。第２の領域１６には第３の正電圧が印加される。第１の領域１４には電流が印加される。第２の領域１６において、正電圧に電子が引き寄せられる。これらの電子は、フローティングゲート２４に近付くと、結合ゲート２６に印加された電圧によって生じる電界の急増を受けて、フローティングゲート２４上に電荷が注入されるようになる。このように、ホットエレクトロン注入のメカニズムを通じてプログラミングが行われる。消去動作中には、フローティングゲート２４から電荷が除去されると、消去ゲート２８に高正電圧が印加される。結合ゲート２６及び／又はワード線２０には負電圧又は接地電圧を印加することができる。フローティングゲート２４と消去ゲート２８の間の絶縁層を通じたトンネル現象により、フローティングゲート２４から消去ゲート２８に電荷が移動する。具体的には、フローティングゲート２４に、消去ゲート２８に面する鋭い先端部が形成され、これによりフローティングゲート２４上の先端部からフローティングゲート２４と消去ゲート２８の間の絶縁層を通じて消去ゲート２８上に至る電子のファウラー・ノードハイム・トンネル現象が促される。読み取り動作中には、ワード線２０に第１の正電圧が印加されて、ワード線２０の下にあるチャネルの部分がオンになる。結合ゲート２６には第２の正電圧が印加される。第１の領域１４と第２の領域１６には電圧差が加わる。フローティングゲート２４がプログラムされている場合、すなわちフローティングゲート２４が電子を蓄積している場合には、結合ゲート２６に印加された第２の正電圧が、フローティングゲート２４上に蓄積された電子により誘起される負電位を克服できず、フローティングゲート２４の下にあるチャネル領域１８の部分は非導電性のままとなる。従って、第１の領域１４と第２の領域１６の間には、電流が全く又は最低限しか流れなくなる。しかしながら、フローティングゲート２４がプログラムされてない場合、すなわちフローティングゲートが正に帯電している場合には、結合ゲート２６に印加された第２の正電圧が、フローティングゲート２４の下にあるチャネル領域１８の部分を導電性にすることができる。従って、第１の領域１４と第２の領域１６の間に電流が流れるようになる。
【０００４】
周知のように、通常、メモリセル１０は、半導体ウェハ上にメモリセル１０の複数の行と列を有するアレイの形で形成される。ウェハ上にデバイスを作製した後には、このウェハ上のデバイスを試験して、各メモリセル１０のプログラム状態又は消去状態を保持する能力、とりわけフローティングゲート２４の各メモリセル１０における電荷保持能力を確かめる。試験中、最初にメモリセル１０をプログラムしてフローティングゲート２４上に電荷を設定し、又はメモリセル１０を消去してフローティングゲート２４から電荷を除去する。次に、このデバイスを高温でベーキングする。最後に、デバイス内の各メモリセルに読み取り動作を行い、試験中のメモリセル１０からの読み取り電流を読み取り基準電流と比較する。
【０００５】
図２に、それぞれのデータを有する様々なメモリセルの読み取り電流のグラフを示す。通常、消去状態のセルは、通常はプログラムされたメモリセルからの読み取り電流４４よりも高い電流を有するフローティングゲート上のゼロ電荷のメモリセルからの読み取り電流４２に比べ、高い読み取り電流４０を有するようになる。メモリアレイに集積されたセルのパラメータにはばらつきがあるので、読み取り電流４２が読み取り基準電流より高いセルもあれば、読み取り電流４２が読み取り基準電流より低いセルもある。
【０００６】
メモリセル１０に、フローティングゲート２４を取り囲む誘電体を通じた電荷の漏れ経路がある場合、このような消去状態の欠陥メモリセル１０からの読み取り電流は減少し、電流４２の特性を有する傾向にある。試験中の欠陥メモリセル１０からの読み取り電流が読み取り基準電流を上回ったままである場合、高温ベーク後にこの状態を検出することができない。同様に、プログラム状態の欠陥メモリセル１０からの読み取り電流は増加し、電流４２の特性を有する傾向にある。試験中の欠陥メモリセル１０からの読み取り電流が読み取り基準電流を下回ったままである場合、高温ベーク後にこの状態を検出することができない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
不揮発性メモリセル１０のこれらの特性に起因して、先行技術のメモリセル１０を含むメモリデバイスの試験では２つのステップが必要であった。第１のステップでは、全てのメモリセルに第１のデータパターンを記憶し、その後に第１のベーキングステップを行い、その後に各メモリセル１０の読み取り電流を測定する試験ステップを行って、これらの読み取り電流を読み取り基準電流と比較する。第２のステップでは、第１のデータパターンとは互いに逆のパターンである第２のデータパターンを全てのメモリデバイスに記憶し、その後に第２のベーキングステップを行い、その後に各メモリセル１０の読み取り電流を測定する試験ステップを行って、これらの読み取り電流を読み取り基準電流と比較する。全てのメモリデバイスにデータパターンを記憶するための時間、及びデバイスにベーキングを行うための時間は相当な長さになるので、これによりメモリデバイスを試験するコストが増す。しかしながら、先行技術による２回のベーキング過程をもってしても、データ保持力のスクリーニング試験後に欠陥セル１０を検出できないこともある。例えば、欠陥セル１０は、読み取り基準電流を上回る読み取り電流４２を有する。第１の試験では、欠陥セル１０が消去状態にある場合、このようなセルからの読み取り電流は減少して電流４２の特性を有する傾向となり、その読み取り電流が読み取り基準電流を上回ったままになって欠陥セル１０が検出されなくなる。第２の試験では、欠陥セル１０がプログラム状態にある場合、このようなセルからの読み取り電流は増加して電流４２の特性を有する傾向となる。しかしながら、ベーキング過程中における漏れがあまりにも低速である場合、ベーキング過程中に欠陥セル１０からの読み取り電流が読み取り基準電流よりも増加するための時間がない。従って、通常、読み取り基準電流は読み取り電流４２に近く、通常、ベーキング過程中の漏れは低速であるため、データ保持力のスクリーニング後に欠陥セル１０が未検出のままとなる恐れがある。
【課題を解決するための手段】
【０００８】
従って、本発明の１つの目的は、電荷を蓄積するためのフローティングゲートを有するメモリセルのデータ保持力を求めるための試験時間を短縮して、メモリセルのフローティングゲートから漏れ電流が生じているかどうかを判断することである。フローティングゲートからの漏れがあるメモリセルは、フローティングゲートの電圧の絶対値に依存する漏れ電流により特徴付けられる。メモリセルは、通常動作中に印加される第１の消去電圧及びプログラミング電圧、並びに通常動作中に検出される第１の読み取り電流により特徴付けられる。本発明の方法では、第１の消去電圧よりも高い電圧を印加してフローティングゲートをオーバーイレース（過消去）する。フローティングゲートを含むメモリセルに、１回の高温ベーキングを行う。その後、この１回の高温ベーキングに基づき、フローティングゲートのデータ保持力についてメモリセルを試験する。
【０００９】
本発明の別の実施形態では、この方法が、第１のプログラミング電圧よりも高い電圧を印加してフローティングゲートをオーバープログラムする。フローティングゲートを含むメモリセルに、１回の高温ベーキングを行う。その後、この１回の高温ベーキングに基づき、フローティングゲートのデータ保持力についてメモリセルを試験する。
【図面の簡単な説明】
【００１０】
【図１】本発明の試験方法を適用できる、電荷を保持するためのフローティングゲートを有する先行技術の不揮発性メモリの断面図である。
【図２】消去されたメモリセル、フローティングゲート上の電荷がゼロのメモリセル、及びプログラムされたメモリセルの読み取り電流の分布を示すグラフである。
【図３】「通常」の消去電圧に消去した、及びより高い電圧にオーバーイレースした、及びより低い読み取り電圧の関数としての、フローティングゲートからの漏れがあるメモリセルの読み取り電流を時間の関数として示すグラフである。
【発明を実施するための形態】
【００１１】
データ保持力試験を改善するための本発明の方法は、全てのフローティングゲート不揮発性メモリセルに、とりわけ図１に示す不揮発性メモリセル１０に適用することができる。以下の説明から分かるように、本発明の方法は、フローティングゲート上のプログラムされた又は消去された電圧の絶対値に依存する漏れを有するフローティングゲート不揮発性メモリセルに特定の応用性がある。
【００１２】
図３に、「通常」の消去電圧で消去したフローティングゲートメモリセル１０の読み取り電流を時間の関数として示すグラフ５０を示す。「通常」の消去電圧とは、動作時にメモリセル１０を消去する際に使用する電圧のことを意味する。グラフ５０からは、メモリセル１０が時間をかけてベーキングされるにつれて読み取り電流が漸近的に減少し、フローティングゲート２４上のゼロ電荷に対応する値を有する傾向にあることが分かる。消去状態にあるメモリセル１０に典型的なように、初期の読み取り電流は大きい。しかしながら、フローティングゲート２４は、漏れによって正電荷を失い、時間とともに読み取り電流が減少するようになる。漏れの速度はフローティングゲート２４の電圧に依存することが判明している。従って、消去電圧を増加させて「通常」の消去電圧を上回るようにした場合、メモリセル１０の漏れを同じものとすれば、時間の関数としての読み取り電流のグラフ５２が得られるようになる。図３に示すグラフから分かるように、読み取り電流が低下する速度はフローティングゲート２４上の電圧に依存するので、メモリセル１０をオーバーイレースしてメモリセル１０をベーキングすることにより、欠陥セル１０の読み取り電流は、「通常」の消去の場合よりも速く低下するようになる。メモリセル１０をオーバーイレースした後に、結合ゲート２６により低い電圧、或いはゼロ電圧又は負電圧を印加して読み取り電流を検知する。より低い読み取り電圧を使用することによって読み取り電流が低くなり、時間の関数としての読み取り電流のグラフ５４が得られるようになる。このように、より高い消去電圧とより低い読み取り電圧を使用することによって漏れが加速され、欠陥セルの検出性が高まる。最適なパフォーマンスのためには、消去動作及び読み取り動作中に消去ゲート２８に印加する電圧と結合ゲート２６に印加する電圧の間で一定の関係を保ち、従って消去動作中に本発明の方法において消去ゲート２８に印加する電圧と「通常」の消去電圧との差分をΔＶｅｇとし、消去動作中に本発明の方法において結合ゲート２６に印加する電圧と、消去動作中に先行技術の方法において結合ゲート２６に印加される電圧との差分をΔＶｃｇｅとし、読み取り動作中に本発明の方法において結合ゲート２６に印加する電圧と「通常」の読み取り電圧との差分をΔＶｃｇｒとし、消去ゲート２８とフローティングゲート２４の間の評価連結比をＣＲｅｇとし、結合ゲート２６とフローティングゲート２４の間の評価連結比をＣＲｃｇとした時に、読み取り動作中のフローティングゲート２４上の電圧と、特にメモリセル１０からの読み取り電流とが、読み取り動作中における先行技術の方法と同様に、ΔＶｅｇ＝（ΔＶｃｇｅ−ΔＶｃｇｒ）＊ＣＲｃｇ／（１−ＣＲｅｇ）となることが推奨される。特に、消去動作中に結合ゲート２６に接地電圧を印加した場合には、ΔＶｅｇ＝−ΔＶｃｇｒ＊ＣＲｃｇ（１−ＣＲｅｇ）となる。このように、本発明の方法では、「通常」の消去電圧よりも高い電圧によってメモリセル１０を消去した後に、メモリセル１０に１回の高温ベーキングを行い、その後、この１回の高温ベーキングに基づいてメモリセル１０のデータ保持力を試験する。この試験したメモリセル��０からの読み取り電流が基準電流よりも低い場合、メモリセル１０は欠陥があると見なされる。このように、本発明の方法では、１回の高温ベーキング過程を適用するだけでメモリセル１０のデータ保持力を試験することができる。
【００１３】
メモリセル１０のデータ保持力を試験するための本発明の方法は、プログラム状態にも適用できることが分かった。従って、最初に、データ保持力を試験する対象のメモリセル１０を、「通常」の結合ゲートプログラミング電圧よりも高い結合ゲートプログラミング電圧でプログラムする。メモリセル１０をオーバープログラムした後で、「通常」よりも高い電圧を結合ゲート２６に印加して読み取り電流を検知することができる。フローティングゲート２４上の電圧が負に振れるほど、読み取り電流の増加は速くなる。この現象のため、メモリセル１０をオーバープログラムしてベーキングすることにより、フローティングゲート２４からの漏れがあるメモリセルの読み取り電流は実質的に読み取り基準電流を上回るように増加し、この結果フローティングゲート２４からの漏れがあるメモリセル１０を検出することができる。このようにして、欠陥メモリセル１０の検出性が高まる。最適なパフォーマンスのためには、プログラミング電圧の増加を読み取り電圧の増加と等しくすべきであることが分かった。このように、本発明の方法では、「通常」のプログラミング電圧を上回る電圧でメモリセル１０をプログラムした後で、メモリセル１０に１回の高温ベーキングを行い、その後この１回の高温ベーキングに基づいてメモリセル１０のデータ保持力を試験する。試験したメモリセル１０からの読み取り電流が読み取り基準電流よりも大きい場合、メモリセル１０は欠陥があると見なされる。このように、本発明の方法では、１回の高温ベーキング過程を適用するだけでメモリセル１０のデータ保持力を試験することができる。
【００１４】
本発明の方法を実施する方法は数多く存在する。まず、オーバーイレース電圧又はオーバープログラム電圧を、対象のメモリセル１０を含む試験ダイに外部から供給することができる。しかしながら、オーバーイレース電圧又はオーバープログラム電圧を専用ピンに供給する場合、これによりダイに追加のピンが必要となることがある。或いは、オーバーイレース電圧又はオーバープログラム電圧をピンに供給し、このピンに対して他の電源／信号源も多重化されている場合、これによりオーバーイレース電圧又はオーバープログラム電圧を他の電源／信号と区別するためにダイ内に追加の回路が必要となることもある。
【００１５】
本発明の方法を実施するための別の方法は、オーバーイレース電圧又はオーバープログラム電圧をダイ上で内部的に生成することである。事実上全てのフローティングゲート不揮発性メモリセルは、「通常」の消去又はプログラミング機能に必要な高電圧を生成するためのオンボード電荷ポンプを有する。本発明の方法を実施するために、このオンボード電荷ポンプを、オーバーイレース電圧又はオーバープログラム電圧を生成するように変更することができる。
【００１６】
上記より、本発明の方法では、先行技術の方法よりもはるかに高速にデータ保持力の試験を実行できることが分かる。とりわけ、本発明は、試験時間を短縮してスクリーニング効率を高める。上述したように、オーバーイレース電圧又はオーバープログラミング電圧を使用する本発明の方法では、ベーキング過程中のフローティングゲート上の電位の絶対値が高くなって漏れが加速し、データ保持力のスクリーニングがより効率的になる。
【符号の説明】
【００１７】
５０  グラフ
５２  グラフ
５４  グラフ
【図１】
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【図２】
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【図３】
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