(57)【特許請求の範囲】
【請求項１】
発光素子の制御回路であって、
交流電圧を整流する整流回路と、
スイッチング素子と、
基準電圧を生成する基準電圧発生回路と、
前記整流回路によって整流された整流電圧を受けて前記発光素子に流れる電流に応じた比較電圧と前記基準電圧とを比較する第１の比較器と、
トリガパルスに応じてセットされ、前記第１の比較器の比較結果に応じてリセットされる出力電圧を出力し、当該出力電圧に応じて前記スイッチング素子のスイッチングを制御するフリップフロップと、を備え、
前記基準電圧発生回路は、前記交流電圧の振幅が変動した時に前記基準電圧の振幅の変動を抑制するように構成され、
前記基準電圧発生回路は、前記整流電圧を検出する第１の検出回路と、
前記整流回路によって整流された電圧を直流化して検出する第２の検出回路と、
前記第１の検出回路によって検出された検出値と前記第２の検出回路によって検出された検出値の差に応じた値を生成する減算回路と、を備え、前記減算回路から前記基準電圧を得ることを特徴とする発光素子の制御回路。
【請求項２】
前記第１の検出回路は、前記整流回路の出力端子と接地の間に直列接続された第１及び第２の抵抗を備え、当該第１の抵抗と第２の抵抗の接続ノードから第１の電圧を出力し、
前記第２の検出回路は、前記整流回路の出力端子と接地の間にこの順に直列接続されたツェナーダイオード、第３及び第４の抵抗と、当該第３の抵抗と第４の抵抗の接続ノードと接地の間に接続された平滑コンデンサと、を備え、当該第３の抵抗と第４の抵抗の接続ノードから第２の電圧を出力し、
前記減算回路は、前記第１の電圧と前記第２の電圧の差を増幅する差動増幅回路により構成されることを請求項１に記載の発光素子の制御回路。
【請求項３】
発光素子の制御回路であって、
交流電圧を整流する整流回路と、
スイッチング素子と、
基準電圧を生成する基準電圧発生回路と、
前記整流回路によって整流された整流電圧を受けて前記発光素子に流れる電流に応じた比較電圧と前記基準電圧とを比較する第１の比較器と、
トリガパルスに応じてセットされ、前記第１の比較器の比較結果に応じてリセットされる出力電圧を出力し、当該出力電圧に応じて前記スイッチング素子のスイッチングを制御するフリップフロップと、を備え、
前記基準電圧発生回路は、前記交流電圧の振幅が変動した時に前記基準電圧の振幅の変動を抑制するように構成され、
前記基準電圧発生回路は、前記整流電圧を検出する第１の検出回路と、
前記整流電圧を直流化して検出する第２の検出回路と、
前記第１の検出回路によって検出された検出値を前記第２の検出回路によって検出された検出値で除算する除算回路と、を備え、前記除算回路から前記基準電圧を得ることを特徴とする発光素子の制御回路。
【請求項４】
前記第１の検出回路は、前記整流回路の出力端子と接地の間に直列接続された第１及び第２の抵抗を備え、当該第１の抵抗と第２の抵抗の接続ノードから第１の電圧を出力し、
前記第２の検出回路は、前記整流回路の出力端子と接地の間に、この順に直列接続された第３の抵抗及び第４の抵抗と、当該第３の抵抗と第４の抵抗の接続ノードに接続された平滑コンデンサと、を備え、当該第３の抵抗と第４の抵抗の接続ノードから第２の電圧を出力し、
前記除算回路は、非反転入力端子が接地され、反転入力端子に前記第１の電圧が第１のＭＯＳトランジスタを介して入力され、出力端子と前記反転入力端子との間に帰還抵抗が接続された第１のオペアンプと、
非反転入力端子が接地され、反転入力端子に前記第２の電圧が第２のＭＯＳトランジスタを介して入力され、出力端子が前記第１及び第２のＭＯＳトランジスタのゲートに接続された第２のオペアンプと、
前記第２のオペアンプの前記反転入力端子と接地の間に直列接続された抵抗及び定電圧源と、を備えることを特徴とする請求項３に記載の発光素子の制御回路。
【請求項５】
発光素子の制御回路であって、
交流電圧を整流する整流回路と、
スイッチング素子と、
基準電圧を生成する基準電圧発生回路と、
前記整流回路によって整流された整流電圧を受けて前記発光素子に流れる電流に応じた比較電圧と前記基準電圧とを比較する第１の比較器と、
トリガパルスに応じてセットされ、前記第１の比較器の比較結果に応じてリセットされる出力電圧を出力し、当該出力電圧に応じて前記スイッチング素子のスイッチングを制御するフリップフロップと、を備え、
前記基準電圧発生回路は、前記交流電圧の振幅が変動した時に前記基準電圧の振幅の変動を抑制するように構成され、
前記基準電圧発生回路は、前記整流電圧を検出する第１の検出回路と、
前記整流電圧を直流化して検出する第２の検出回路と、
前記第１の検出回路によって検出された検出値をそれに比例する第１の電流に変換する第１の変換回路と、
前記第２の検出回路によって検出された検出値をそれに比例する第２の電流に変換する第２の変換回路と、
前記第１の電流を前記第２の電流で除算した値に応じた出力電流を生成する除算回路と、  前記出力電流を前記基準電圧に変換する電流電圧変換回路と、を備えることを特徴とする発光素子の制御回路。
【請求項６】
発光素子の制御回路であって、
交流電圧を整流する整流回路と、
スイッチング素子と、
基準電圧を生成する基準電圧発生回路と、
前記整流回路によって整流された整流電圧を受けて前記発光素子に流れる電流に応じた比較電圧と前記基準電圧とを比較する第１の比較器と、
トリガパルスに応じてセットされ、前記第１の比較器の比較結果に応じてリセットされる出力電圧を出力し、当該出力電圧に応じて前記スイッチング素子のスイッチングを制御するフリップフロップと、を備え、
前記基準電圧発生回路は、前記交流電圧の振幅が変動した時に前記基準電圧の振幅の変動を抑制するように構成され、
前記整流回路は、調光器を介して導通角が制御された交流電圧を整流し、
前記基準電圧発生回路は、前記整流電圧を検出する第１の検出回路と、
前記整流電圧を直流化して検出する第２の検出回路と、
前記第１の検出回路によって検出された検出値を前記第２の検出回路によって検出された検出値で除算した値に応じた電圧を出力する除算回路と、
前記調光器のデューティ比に応じた電圧を検出するデューティ比検出回路と、
前記除算回路の出力電圧と前記デューティ比に応じた電圧とを乗算して前記基準電圧を生成する乗算回路と、を備えることを特徴とする発光素子の制御回路。
【請求項７】
前記デューティ比検出回路は、前記整流電圧と所定電圧とを比較する第２の比較器と、前記第２の比較器の出力電圧を直流化する積分器と、を備えることを特徴とする請求項６に記載の発光素子の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子の制御を行う制御回路に関する。
【背景技術】
【０００２】
近年、省エネルギー等の観点から白熱電球に代わって発光ダイオード（ＬＥＤ）が照明用の発光素子として普及しつつある。
【０００３】
図７は、力率改善を図った従来の発光素子の制御回路２００の回路図である。制御回路２００は、整流回路５０、基準電圧発生回路５１、比較器５２、ＲＳフリップフロップ５３、チョークコイル５４、回生ダイオード５５、スイッチング素子５６、電流検出用の抵抗Ｒ０を含んで構成されている。
【０００４】
整流回路５０の入力端子に交流（ＡＣ）の入力電圧Ｖｉｎを供給すると、入力電圧Ｖｉｎは整流回路５０により全波整流される。全波整流された整流電圧Ｖｒｃは、ＬＥＤ６０のアノードに駆動電圧として供給される。ＬＥＤ６０のカソードは、チョークコイル５４、スイッチング素子５６及び抵抗Ｒ０を介して接地される。抵抗Ｒ０の端子電圧は比較電圧Ｖｃｍｐとして比較器５２の非反転入力端子（＋）に入力される。
【０００５】
一方、基準電圧発生回路５１は、整流回路５０の出力端子と接地の間に抵抗Ｒ１，Ｒ２を直列接続してなり、整流回路５０で全波整流され整流電圧Ｖｒｃを分圧して基準電圧Ｖｒｅｆを発生する。基準電圧Ｖｒｅｆは、比較器５２の反転入力端子（−）に入力される。図８に、ＡＣ入力電圧Ｖｉｎ、整流電圧Ｖｒｃ及び基準電圧Ｖｒｅｆの波形を示す。
【０００６】
比較器５２は、比較電圧Ｖｃｍｐと基準電圧Ｖｒｅｆとを比較する。比較器５２の比較出力電圧Ｖｃｏｕｔは、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きい場合にＨレベル、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより小さい場合にＬレベルになる。比較出力電圧Ｖｃｏｕｔは、ＲＳフリップフロップ５３のリセット端子Ｒに入力される。
【０００７】
ＲＳフリップフロップ５３のセット端子Ｓには、一定周期のトリガパルスＶｔｒが入力される。ＲＳフリップフロップ５３は、その出力端子Ｑからフリップフロップ出力電圧Ｖｆｏｕｔを出力する。このフリップフロップ出力電圧Ｖｆｏｕｔは、Ｎチャネル型ＭＯＳトランジスタで構成されたスイッチング素子５６のゲートに印加される。
【０００８】
ＲＳフリップフロップ５３は、図９に示すように、トリガパルスＶｔｒに応じてセットされ、比較器５２の比較出力電圧Ｖｃｏｕｔに応じてリセットされる。
【０００９】
ＲＳフリップフロップ５３がトリガパルスＶｔｒに応じてセットされると、フリップフロップ出力電圧ＶｆｏｕｔはＨレベルになりスイッチング素子５６はオンする。すると、チョークコイル５３、スイッチング素子５６及び抵抗Ｒ０を介して、ＬＥＤ６０に電流が流れ、ＬＥＤ６０は点灯する。この時、抵抗Ｒ０に電流が流れる結果、抵抗Ｒ０の端子電圧である比較電圧Ｖｃｍｐが上昇する。そして、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなると、比較出力電圧ＶｃｏｕｔはＨレベルになり、ＲＳフリップフロップ５３はリセットされる。この場合、チョークコイル５４の電流変動はチョークコイル５４の両端の電位差に比例するために、スイッチング素子５６がオンしてから比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなるまでには一定の時間を要する。
【００１０】
ＲＳフリップフロップ５３がリセットされると、フリップフロップ出力電圧ＶｆｏｕｔはＬレベルになりスイッチング素子５６はオフする。これにより、スイッチング素子５６を介してＬＥＤ６０に流れる電流は遮断される。スイッチング素子５６がオフすると、抵抗Ｒ０に電流が流れなくなるので、比較電圧Ｖｃｍｐは低下する。そして、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより小さくなると、比較器５２の比較出力電圧ＶｃｏｕｔはＬレベルに戻る。
【００１１】
このようにして、制御回路２００はＬＥＤ６０に流れる電流を制御し、ＬＥＤ６０の平均的な発光強度を制御することができる。また、スイッチング素子５６がオフになった際に、チョークコイル５４に蓄えられたエネルギーをＬＥＤ６０へ回生させる回生ダイオード５５がＬＥＤ６０及びチョークコイル５４に並列に接続されている。
【００１２】
この種の発光素子の制御回路は、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２４５４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、家庭用の交流電源の電圧は、地域や国毎によって異なり、例えば、１００Ｖ〜２００Ｖの範囲で変動する。そのため、従来の制御回路２００では、図１０に示すように、交流の入力電圧Ｖｉｎの振幅が例えば１００Ｖから２００Ｖに大きくなると、基準電圧Ｖｒｅｆの振幅もそれに応じて大きくなり、ＬＥＤ６０に流れる電流が増加してしまうという問題があった。
【００１５】
すなわち、基準電圧Ｖｒｅｆは、交流の入力電圧Ｖｉｎを全波整流した整流電圧Ｖｒｃを分圧した電圧であるため、交流の入力電圧Ｖｉｎの振幅が大きくなると、それに応じて基準電圧Ｖｒｅｆの振幅（ピーク電圧）も大きくなる。
【００１６】
すると、スイッチング素子５６がオンしてから、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなるまでの時間が長くなる。そのため、トリガパルスＶｔｒによりフリップフロップ５３がセットされてから、比較器５２の比較出力電圧Ｖｃｏｕｔによりリセットされるまでの時間も長くなり、スイッチング素子５６を介してＬＥＤ６０に電流が流れる時間がその分だけ長くなる。（図９の破線のフリップフロップ出力電圧Ｖｆｏｕｔ及び比較出力電圧Ｖｃｏｕｔを参照）
【課題を解決するための手段】
【００１７】
本発明は、発光素子の制御回路であって、交流電圧を整流する整流回路と、スイッチング素子と、基準電圧を発生する基準電圧発生回路と、前記整流回路によって整流された整流電圧を受けて前記発光素子を通して前記発光素子に流れる電流に応じた比較電圧と前記基準電圧とを比較する第１の比較器と、トリガパルスに応じてセットされ、前記第１の比較器の比較結果に応じてリセットされる出力電圧を出力し、当該出力電圧に応じて前記スイッチング素子のスイッチングを制御するフリップフロップと、を備え、前記基準電圧発生回路は、前記交流電圧の振幅が変動した時に前記基準電圧の振幅の変動を抑制するように構成されたことを特徴とする。
【発明の効果】
【００１８】
本発明の発光素子の制御回路によれば、交流の入力電圧の振幅が変動した時に基準電圧の振幅の変動を抑制しているので、発光素子に流れる電流の変動量を小さくするとともに、力率を改善することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態における発光素子の制御回路の回路図である。
【図２】本発明の第１の実施形態における発光素子の制御回路の基準電圧等の波形図である。
【図３】本発明の第２の実施形態における発光素子の制御回路の回路図である。
【図４】本発明の第３の実施形態における発光素子の制御回路の回路図である。
【図５】本発明の第４の実施形態における発光素子の制御回路の回路図である。
【図６】本発明の第５の実施形態における発光素子の制御回路の回路図である。
【図７】従来例における発光素子の制御回路の回路図である。
【図８】従来例における発光素子の制御回路の基準電圧等の波形図である。
【図９】従来例における発光素子の制御回路の動作を説明するタイミング図である。
【図１０】従来例における発光素子の制御回路の基準電圧等の波形図である。
【図１１】調光器（トライアック）のデューティ比と、第１乃至第３の電圧Ｖ１〜Ｖ３の関係を示す図である。
【図１２】本発明の第６の実施形態における発光素子の制御回路の回路図である。
【図１３】本発明の第６の実施形態における発光素子の制御回路の動作波形図である。
【発明を実施するための形態】
【００２０】
＜＜第１の実施形態＞＞
図１は、本発明の第１の実施形態における発光素子の制御回路１００Ａの回路図である。制御回路１００Ａは、整流回路１０、基準電圧発生回路２０、比較器１１、ＲＳフリップフロップ１２、チョークコイル１３、回生ダイオード１４、スイッチング素子１５、電流検出用の抵抗Ｒ０を含んで構成されている。
【００２１】
整流回路１０の入力端子に交流（ＡＣ）の入力電圧Ｖｉｎを供給すると、入力電圧Ｖｉｎは整流回路１０により全波整流される。全波整流された整流電圧Ｖｒｃは、ＬＥＤ６０のアノードに駆動電圧として供給される。ＬＥＤ６０のカソードは、直列接続されたチョークコイル１３、スイッチング素子１５及び抵抗Ｒ０を介して接地される。この場合、スイッチング素子１５、抵抗Ｒ０にはＬＥＤ６０からの電流が流れ、抵抗Ｒ０の端子電圧により、その電流を検出している。抵抗Ｒ０の端子電圧は比較電圧Ｖｃｍｐとして比較器１１の非反転入力端子（＋）に入力される。
【００２２】
制御回路１００Ａは、図７の従来の制御回路２００と比較すると、基準電圧Ｖｒｅｆを発生する基準電圧発生回路２０の構成が異なっている。基準電圧発生回路２０は全波整流された整流電圧ｒｃを分圧して第１の電圧Ｖ１を生成し、一方、整流電圧Ｖｒｃを分圧、及び平滑化（積分）して第２の電圧Ｖ２を生成する。そして、減算回路により第１の電圧Ｖ１と第２の電圧Ｖ２との差に応じた電圧を基準電圧Ｖｒｅｆとして発生している。これにより、交流電源から供給される交流の入力電圧Ｖｉｎの変動により、整流電圧Ｖｒｃの振幅が変動した時に、基準電圧Ｖｒｅｆの振幅の変動を抑制することができる。
【００２３】
基準電圧発生回路２０の具体的な構成は以下の通りである。第１の分圧回路は、整流回路１０の整流電圧Ｖｒｃが出力される出力端子と接地の間に直列接続された第１の抵抗Ｒ１及び第２の抵抗Ｒ２により構成される。第１の電圧Ｖ１は、第１の抵抗Ｒ１及び第２の抵抗Ｒ２の接続ノードから得られる。第１の電圧Ｖ１は、整流電圧Ｖｒｃを分圧した電圧であり、数式１で表わされる。
【００２４】
【数１】
0006013033.tif 000002
【００２５】
Ｒ１、Ｒ２はそれぞれ第１及び第２の抵抗Ｒ１、Ｒ２の抵抗値である。Ｖｍは、整流電圧Ｖｒｃの振幅、ｗは交流の入力電圧Ｖｉｎの角周波数、ｔは時間である。第１の電圧Ｖ１はｓｉｎｗｔ＝１の時にピーク電圧Ｖｐになる。ピーク電圧Ｖｐは数式２で表わされる。
【００２６】
【数２】
0006013033.tif 000003
【００２７】
一方、第２の分圧回路は、整流回路１０の整流電圧Ｖｒｃが出力される出力端子と接地の間に、この順に直列接続されたツェナーダイオード２１、第３の抵抗Ｒ３及び第４の抵抗Ｒ４と、第３の抵抗Ｒ３と第４の抵抗Ｒ４の接続ノードと接地の間に接続された平滑コンデンサＣ１により構成される。ツェナーダイオード２１のカソードは整流回路１０の出力端子に接続されている。第２の電圧Ｖ２は、第３の抵抗Ｒ３と第４の抵抗Ｒ４の接続ノードから得られる。この場合、第３の抵抗Ｒ３と平滑コンデンサＣ１は積分器を形成している。第２の電圧Ｖ２は、数式３で表わされる。
【００２８】
【数３】
0006013033.tif 000004
【００２９】
Ｒ３、Ｒ４はそれぞれ第３及び第４の抵抗Ｒ３、Ｒ４の抵抗値である。２Ｖｍ／πは、整流電圧ＶｒｃのＤＣ平均値、Ｖｆはツェナーダイオード２１のツェナー電圧である。つまり、第２の電圧Ｖ２は、ツェナーダイオード２１のアノード電圧（２Ｖｍ／π−Ｖｆ）を分圧して得られる。
【００３０】
第１の電圧Ｖ１と第２の電圧Ｖ２との差に応じた電圧（＝基準電圧Ｖｒｅｆ）を作成する減算回路は、差動増幅回路により構成することができる。すなわち、第１の電圧Ｖ１は、抵抗Ｒ５を介してオペアンプ２２の非反転入力端子（＋）に入力される。第２の電圧Ｖ２は、抵抗Ｒ５を介してオペアンプ２２の反転入力端子（−）に入力される。オペアンプ２２の出力端子と反転入力端子（−）の間には抵抗Ｒｆが負帰還抵抗として接続されている。オペアンプ２２の非反転入力端子（＋）と接地の間には、抵抗Ｒｆが接続されている。
【００３１】
すると、オペアンプ２２の出力端子から得られる基準電圧Ｖｒｅｆは数式４で表わされる。
【００３２】
【数４】
0006013033.tif 000005
【００３３】
数式４に、数式１、数式３を代入すると、
【００３４】
【数５】
0006013033.tif 000006
【００３５】
基準電圧Ｖｒｅｆのピーク電圧Ｖｒｅｆ（ｐ）は、数式６で表わされる。
【００３６】
【数６】
0006013033.tif 000007
【００３７】
ここで、Ｖｍの係数である、Ｒ２／（Ｒ１＋Ｒ２）−２／π×Ｒ４／（Ｒ３＋Ｒ４）＝０というように抵抗比を設定すれば、ピーク電圧Ｖｒｅｆ（ｐ）は、数式６で表わされる。
【００３８】
【数７】
0006013033.tif 000008
【００３９】
すなわち、交流の入力電圧Ｖｉｎの振幅Ｖｍが変動しても、Ｖｒｅｆ（ｐ）は、振幅Ｖｍに依存せず一定となる。例えば、図２に示すように、交流の入力電圧Ｖｉｎの振幅が１００Ｖから２００Ｖに大きくなると、基準電圧Ｖｒｅｆの振幅もそれに伴って大きくなる。これに対して、本実施形態の制御回路１００Ａによれば、従来のように単純に整流電圧Ｖｒｃを分圧して基準電圧Ｖｒｅｆを発生するものと比較して、基準電圧Ｖｒｅｆの上昇を抑えることができ、特に、上述の抵抗比の設定により、基準電圧Ｖｒｅｆのピーク電圧Ｖｒｅｆ（ｐ）を一定にすることができる。
【００４０】
その他の構成は、従来の制御回路２００と同様である。比較器１１は、抵抗Ｒ０の端子電圧である比較電圧Ｖｃｍｐと、前記基準電圧発生回路２０により発生された基準電圧Ｖｒｅｆとを比較する。比較器１１の比較出力電圧Ｖｃｏｕｔは、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きい場合にＨレベル、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより小さい場合にＬレベルになる。比較器１１の比較出力電圧Ｖｃｏｕｔは、ＲＳフリップフロップ１２のリセット端子Ｒに入力される。
【００４１】
ＲＳフリップフロップ１２のセット端子Ｓには、一定周期のトリガパルスＶｔｒが入力される。整流電圧Ｖｒｃの周波数を１００Ｈｚ〜１２０Ｈｚとすると、トリガパルスＶｔｒの周波数は、それより十分に高い５０ＫＨｚ〜１００ＫＨｚであることが適当である。
【００４２】
ＲＳフリップフロップ１２は、その出力端子Ｑからフリップフロップ出力電圧Ｖｆｏｕｔを出力する。このフリップフロップ出力電圧Ｖｆｏｕｔは、Ｎチャネル型ＭＯＳトランジスタで構成されたスイッチング素子１５のゲートに印加される。
【００４３】
ＲＳフリップフロップ１２は、図９に示すように、トリガパルスＶｔｒに応じてセットされ、比較器１１の比較出力電圧Ｖｃｏｕｔに応じてリセットされる。ＲＳフリップフロップ１２がトリガパルスＶｔｒに応じてセットされると、フリップフロップ出力電圧ＶｆｏｕｔはＨレベルになりスイッチング素子１５はオンする。すると、チョークコイル１３、スイッチング素子１５及び抵抗Ｒ０を介して、ＬＥＤ６０に電流が流れ、ＬＥＤ６０は点灯する。この時、抵抗Ｒ０に電流が流れる結果、抵抗Ｒ０の端子電圧である比較電圧Ｖｃｍｐが上昇する。そして、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなると、比較出力電圧ＶｃｏｕｔはＨレベルになり、ＲＳフリップフロップ１２はリセットされる。
【００４４】
ＲＳフリップフロップ１２がリセットされると、フリップフロップ出力電圧ＶｆｏｕｔはＬレベルになりスイッチング素子１５はオフする。これにより、スイッチング素子１５を介してＬＥＤ６０に流れる電流は遮断される。このようにして、制御回路１００ＡはＬＥＤ６０に流れる電流を制御し、ＬＥＤ６０の平均的な発光強度を制御することができる。
【００４５】
そして、制御回路１００Ａによれば、交流電源から供給される交流の入力電圧Ｖｉｎの変動により、整流電圧Ｖｒｃの振幅Ｖｍが変動した時に、基準電圧Ｖｒｅｆの振幅の変動を抑制しているので、スイッチング素子１５がオンしてから、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなるまでの時間の変動が小さくなる。これにより、整流電圧Ｖｒｃの振幅変動によるＬＥＤ６０に流れる電流の変動量を小さくしてＬＥＤ６０の発光輝度の変動を小さくするとともに、力率を改善することができる。
【００４６】
＜＜第２の実施形態＞＞
図３は、本発明の第２の実施形態における発光素子の制御回路１００Ｂの回路図である。制御回路１００Ｂは、整流回路１０、基準電圧発生回路３０、比較器１１、ＲＳフリップフロップ１２、チョークコイル１３、回生ダイオード１４、スイッチング素子１５、電流検出用の抵抗Ｒ０を含んで構成されている。
【００４７】
整流回路１０の入力端子に交流（ＡＣ）の入力電圧Ｖｉｎを供給すると、入力電圧Ｖｉｎは整流回路１０により全波整流される。全波整流された整流電圧Ｖｒｃは、ＬＥＤ６０のアノードに駆動電圧として供給される。ＬＥＤ６０のカソードは、直列接続されたチョークコイル１３、スイッチング素子１５及び抵抗Ｒ０を介して接地される。抵抗Ｒ０の端子電圧は比較電圧Ｖｃｍｐとして比較器１１の非反転入力端子（＋）に入力される。
【００４８】
制御回路１００Ｂは、図７の従来の制御回路２００と比較すると、基準電圧Ｖｒｅｆを発生する基準電圧発生回路３０の構成が異なっている。基準電圧発生回路３０は全波整流された整流電圧Ｖｒｃを分圧して第１の電圧Ｖ１を生成し、一方、整流電圧Ｖｒｃを分圧、及び平滑化（積分）して第２の電圧Ｖ２を生成する。
【００４９】
そして、電圧除算回路により第１の電圧Ｖ１を第２の電圧Ｖ２を除算した値Ｖ１／Ｖ２に応じた電圧を基準電圧Ｖｒｅｆとして発生している。これにより、交流電源から供給される交流の入力電圧Ｖｉｎの変動により、整流電圧Ｖｒｃの振幅が変動した時に、基準電圧Ｖｒｅｆの振幅の変動を抑制することができる。
【００５０】
基準電圧発生回路３０は、第１の分圧回路、第２の分圧回路及び電圧除算回路で構成され、その具体的な構成は以下の通りである。第１の分圧回路は、整流回路１０の整流電圧Ｖｒｃが出力される出力端子と接地の間に直列接続された第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２により構成される。第１の電圧Ｖ１は、第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２の接続ノードから得られる。第１の電圧Ｖ１は、整流電圧Ｖｒｃを分圧した電圧であり、数式８で表わされる。
【００５１】
【数８】
0006013033.tif 000009
【００５２】
Ｒ１１、Ｒ１２はそれぞれ第１及び第２の抵抗Ｒ１１、Ｒ１２の抵抗値である。Ｖｍは、整流電圧Ｖｒｃの振幅、ｗは交流の入力電圧Ｖｉｎの角周波数、ｔは時間である。
【００５３】
一方、第２の分圧回路は、整流回路１０の整流電圧Ｖｒｃが出力される出力端子と接地の間に、直列接続された第３の抵抗Ｒ１３及び第４の抵抗Ｒ１４と、第３の抵抗Ｒ１３と第４の抵抗Ｒ１４の接続ノードと接地の間に接続された平滑コンデンサＣ１により構成される。第２の電圧Ｖ２は、第３の抵抗Ｒ１３と第４の抵抗Ｒ１４の接続ノードから得られる。この場合、第３の抵抗Ｒ１３と平滑コンデンサＣ１は積分器を形成している。
【００５４】
第２の電圧Ｖ２は、数式９で表わされる。
【００５５】
【数９】
0006013033.tif 000010
【００５６】
Ｒ１３、Ｒ１４はそれぞれ第３及び第４の抵抗Ｒ１３、Ｒ１４の抵抗値である。２Ｖｍ／πは、整流電圧ＶｒｃのＤＣ平均値である。
【００５７】
電圧除算回路は、第１の電圧Ｖ１を第２の電圧Ｖ２で除算した値Ｖ１／Ｖ２に応じた電圧（＝基準電圧Ｖｒｅｆ）を作成する回路であって、以下の回路で構成することができる。
【００５８】
すなわち、第１の電圧Ｖ１は、Ｎチャネル型の第１のＭＯＳトランジスタ３３を介して第１のオペアンプ３１の反転入力端子（−）に入力される。第１のオペアンプ３１の非反転入力端子（＋）は接地される。第１のオペアンプ３１の出力端子と反転入力端子（−）との間には抵抗Ｒｆが負帰還抵抗として接続されている。
【００５９】
また、第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２の接続ノードと、第１のＭＯＳトランジスタ３３のゲートの間には抵抗Ｒ２１が接続されている。つまり、第１のオペアンプ３１は、第１の電圧Ｖ１を反転増幅する反転増幅回路を形成している。第１のオペアンプ３１の出力電圧Ｖｏｕｔは、インバータ３５により極性が反転され、基準電圧Ｖｒｅｆが発生される。
【００６０】
一方、第２の電圧Ｖ２は、Ｎチャネル型の第２のＭＯＳトランジスタ３４を介して第２のオペアンプ３２の反転入力端子（−）に入力される。第２のオペアンプ３２の非反転入力端子（＋）は接地される。第３の抵抗Ｒ１３及び第４の抵抗Ｒ１４の接続ノードと、第２のＭＯＳトランジスタ３４のゲートの間には抵抗Ｒ２１が接続されている。
【００６１】
第２のオペアンプ３２の出力端子は、抵抗Ｒ２２を介して第１のＭＯＳトランジスタ３３のゲートに接続され、抵抗Ｒ２２を介して第２のＭＯＳトランジスタ３４のゲートにも接続されている。また、第２のオペアンプ３２の反転入力端子（−）と接地の間には、直列接続された抵抗２３、及び接地電圧に対して負の定電圧Ｖｒを発生する定電圧源が設けられている。
【００６２】
抵抗Ｒ２３に流れる電流をＩ３とすると、Ｉ３は数式１０で表わされる。
【００６３】
【数１０】
0006013033.tif 000011
【００６４】
Ｒ２３は抵抗Ｒ２３の抵抗値である。
【００６５】
第２のＭＯＳトランジスタ３４のソースドレイン間の抵抗をｒｄｓ２とし、ソースドレイン間に流れる電流をＩ２とすると、抵抗ｒｄｓ２は数式１１で表わされる。第２のオペアンプ３２の反転入力端子（−）の電位は、イマジナリーショートにより接地電位（０Ｖ）になるからである。
【００６６】
【数１１】
0006013033.tif 000012
【００６７】
ここで、Ｉ２＝Ｉ３であるから、抵抗ｒｄｓ２は、数式１２で表わされる。
【００６８】
【数１２】
0006013033.tif 000013
【００６９】
ここで、第１のＭＯＳトランジスタ３３と第２のＭＯＳトランジスタ３４が全く同じ構成とし、ＭＯＳトランジスタの飽和領域の特性がドレイン−ソース間の電圧によらずドレイン電流が一定のものとすると、ｒｄｓ１＝ｒｄｓ２  である。ｒｄｓ１は、第１のＭＯＳトランジスタ３３のソースドレイン間の抵抗である。
【００７０】
反転増幅回路を形成する第１のオペアンプ３１の出力電圧Ｖｏｕｔは、数式１３で表わされる。
【００７１】
【数１３】
0006013033.tif 000014
【００７２】
ここで、基準電圧Ｖｒｅｆは、数式１４のように、Ｖｏｕｔの極性を反転したものである。
【００７３】
【数１４】
0006013033.tif 000015
【００７４】
数式１３に、数式８のＶ１、数式９のＶ２を代入すると、数式１５が得られる。
【００７５】
【数１５】
0006013033.tif 000016
【００７６】
数式１５を整理すると、数式１６が得られる。
【００７７】
【数１６】
0006013033.tif 000017
【００７８】
数式１６から分かるように、電圧除算回路により、Ｖｒｅｆの整流電圧Ｖｒｃの振幅に対する依存性は除去され、整流電圧Ｖｒｃの振幅Ｖｍが変動しても、Ｖｒｅｆは、振幅Ｖｍに依存せず一定となる。
【００７９】
その他の構成は、従来の制御回路２００と同様である。比較器１１は、抵抗Ｒ０の端子電圧である比較電圧Ｖｃｍｐと、前記基準電圧発生回路３０により発生された基準電圧Ｖｒｅｆとを比較する。比較器１１の比較出力電圧Ｖｃｏｕｔは、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きい場合にＨレベル、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより小さい場合にＬレベルになる。比較器１１の比較出力電圧Ｖｃｏｕｔは、ＲＳフリップフロップ１２のリセット端子Ｒに入力される。
【００８０】
ＲＳフリップフロップ１２のセット端子Ｓには、一定周期のトリガパルスＶｔｒが入力される。交流の入力電圧Ｖｉｎの周波数を１００Ｈｚ〜１２０Ｈｚとすると、トリガパルスＶｔｒの周波数は、それより十分に高い５０ＫＨｚ〜１００ＫＨｚであることが適当である。
【００８１】
ＲＳフリップフロップ１２は、その出力端子Ｑからフリップフロップ出力電圧Ｖｆｏｕｔを出力する。このフリップフロップ出力電圧Ｖｆｏｕｔは、Ｎチャネル型ＭＯＳトランジスタで構成されたスイッチング素子１５のゲートに印加される。
【００８２】
ＲＳフリップフロップ１２は、図９に示すように、トリガパルスＶｔｒに応じてセットされ、比較器１１の比較出力電圧Ｖｃｏｕｔに応じてリセットされる。ＲＳフリップフロップ１２がトリガパルスＶｔｒに応じてセットされると、フリップフロップ出力電圧ＶｆｏｕｔはＨレベルになりスイッチング素子１５はオンする。すると、チョークコイル１３、スイッチング素子１５及び抵抗Ｒ０を介して、ＬＥＤ６０に電流が流れ、ＬＥＤ６０は点灯する。この時、抵抗Ｒ０に電流が流れる結果、抵抗Ｒ０の端子電圧である比較電圧Ｖｃｍｐが上昇する。そして、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなると、比較出力電圧ＶｏｕｔはＨレベルになり、ＲＳフリップフロップ１２はリセットされる。
【００８３】
ＲＳフリップフロップ１２がリセットされると、フリップフロップ出力電圧ＶｆｏｕｔはＬレベルになりスイッチング素子１５はオフする。これにより、スイッチング素子１５を介してＬＥＤ６０に流れる電流は遮断される。このようにして、制御回路１００ＢはＬＥＤ６０に流れる電流を制御し、ＬＥＤ６０の平均的な発光強度を制御することができる。
【００８４】
そして、制御回路１００Ｂによれば、交流電源から供給される交流の入力電圧Ｖｉｎの変動により、整流電圧Ｖｒｃの振幅Ｖｍが変動した時に、基準電圧Ｖｒｅｆの振幅の変動を抑制しているので、スイッチング素子１５がオンしてから、比較電圧Ｖｃｍｐが基準電圧Ｖｒｅｆより大きくなるまでの時間の変動が小さくなる。これにより、整流電圧Ｖｒｃの振幅変動によるＬＥＤ６０に流れる電流の変動量を小さくして、ＬＥＤ６０の発光輝度の変動を小さくするとともに、力率を改善することができる。
【００８５】
＜＜第３の実施形態＞＞
図４は、本発明の第３の実施形態における発光素子の制御回路１００Ｃの回路図である。制御回路１００Ｃは、整流回路１０、分圧回路６１、平滑回路６２（積分器）、第１の電圧電流変換回路８０、第２の電圧電流変換回路８１、電流除算回路７０、比較器１１、ＲＳフリップフロップ１２、チョークコイル１３、回生ダイオード１４、スイッチング素子１５、電流検出用の抵抗Ｒ０を含んで構成されている。
【００８６】
整流回路１０の入力端子に交流（ＡＣ）の入力電圧Ｖｉｎを供給すると、入力電圧Ｖｉｎは整流回路１０により全波整流される。全波整流された整流電圧Ｖｒｃは、ＬＥＤ６０のアノードに駆動電圧として供給される。ＬＥＤ６０のカソードは、直列接続されたチョークコイル１３、スイッチング素子１５及び抵抗Ｒ０を介して接地される。抵抗Ｒ０の端子電圧は比較電圧Ｖｃｍｐとして比較器１１の非反転入力端子（＋）に入力される。
【００８７】
第２の実施形態の制御回路１００Ｂの基準電圧発生回路３０では、負の定電圧Ｖｒを発生する定電圧源を必要としたが、本実施形態は、負電圧源を必要としない構成を提供するものである。
【００８８】
本実施形態の基準電圧発生回路は、分圧回路６１、平滑回路６２（積分器）、第１の電圧電流変換回路８０、第２の電圧電流変換回路８１、電流除算回路７０及び抵抗７６（抵抗値Ｒ）を含んで構成される。
【００８９】
分圧回路６１は、整流回路１０の整流電圧Ｖｒｃが出力される出力端子と接地の間に直列接続された第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２により構成される。第１の電圧Ｖ１は、第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２の接続ノードから得られる。第１の電圧Ｖ１は、整流電圧Ｖｒｃを分圧した電圧であり、数式１６で表わされる。
【００９０】
【数１７】
0006013033.tif 000018
【００９１】
Ｒ１１、Ｒ１２はそれぞれ第１及び第２の抵抗Ｒ１１、Ｒ１２の抵抗値である。Ｖｍは、整流電圧Ｖｒｃの振幅、ｗは交流の入力電圧Ｖｉｎの角周波数、ｔは時間である。
【００９２】
一方、平滑回路６２は、抵抗Ｒ１３及び平滑コンデンサＣ１から構成される。平滑回路６２は積分器と等価である。抵抗Ｒ１３の第１の端子は、第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２の接続ノードに接続される。平滑コンデンサＣ１は、抵抗Ｒ１３の第２の端子と接地の間に接続されている。
【００９３】
平滑回路６２は、第１の電圧Ｖ１を平滑化（積分）して第２の電圧Ｖ２を発生する。第２の電圧Ｖ２は、数式１８で表わされる。平滑回路６２の代わりに、第２の実施形態の抵抗Ｒ１３、Ｒ１４、平滑コンデンサＣ１から成る第２の分圧回路を用いても良い。
【００９４】
【数１８】
0006013033.tif 000019
【００９５】
２Ｖｍ／πは、整流電圧ＶｒｃのＤＣ平均値である。
【００９６】
第１の電圧電流変換回路８０は、第１の電圧Ｖ１をそれに比例する第１の電流Ｉ１に変換する回路である。第１の電圧電流変換回路８０は、第１のオペアンプ６３、Ｎチャネル型の制御トランジスタ６５、抵抗７４（抵抗値Ｒ）を含んで構成される。第１のオペアンプ６３の反転入力端子（−）には第１の電圧Ｖ１が印加され、非反転入力端子（＋）は、抵抗７４の端子電圧が印加される。第１のオペアンプ６３の出力端子は制御トランジスタ６５のゲートに印加される。
【００９７】
すると、抵抗７４の端子電圧が第１の電圧Ｖ１となるように制御トランジスタ６５に第１の電流Ｉ１が流れる。第１の電流Ｉ１は抵抗７４に流れるので第１の電流Ｉ１は、数式１９で表わされる。
【００９８】
【数１９】
0006013033.tif 000020
【００９９】
また、第２の電圧電流変換回路８１は、第２の電圧Ｖ２をそれに比例する第２の電流Ｉ２に変換する回路である。第２の電圧電流変換回路８１は、第２のオペアンプ６４、Ｎチャネル型の制御トランジスタ６６、抵抗７５（抵抗値Ｒ）を含んで構成される。第２のオペアンプ６４の反転入力端子（−）には第２の電圧Ｖ２が印加され、非反転入力端子（＋）は、抵抗７５の端子電圧が印加される。第２のオペアンプ６４の出力端子は制御トランジスタ６６のゲートに印加される。
【０１００】
すると、抵抗７５の端子電圧が第２の電圧Ｖ２となるように制御トランジスタ６６に第２の電流Ｉ２が流れる。第２の電流Ｉ２は、抵抗７５に流れるので第２の電流Ｉ２は数式２０で表わされる。
【０１０１】
【数２０】
0006013033.tif 000021
【０１０２】
電流除算回路７０は、第１の電流Ｉ１を第２の電流Ｉ２で除算した値に応じた出力電流Ｉｏｕｔを生成する回路である。第１の電流Ｉ１は、２つのカレントミラー回路６７，６８を介して電流除算回路７０に供給される。第２の電流Ｉ２は、２つのカレントミラー回路７７，６９を介して電流除算回路７０に供給される。
【０１０３】
電流除算回路７０は、ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６と、定電流源７１、７８と、バイアス電圧ＶＢＩＡＳを発生するバイアス電源７２と、カレントミラー回路７３を含んで構成される。第１の電流Ｉ１はトランジスタＱ５のエミッタに、第２の電流Ｉ２はトランジスタＱ２に流れるように構成されている。
【０１０４】
この電流除算回路７０において、ＮＰＮ型バイポーラトランジスタＱ１、Ｑ２、Ｑ３のベースエミッタ間電圧ＶＢＥの和と、ＮＰＮ型バイポーラトランジスタＱ４、Ｑ５、Ｑ６のベースエミッタ間電圧ＶＢＥの和が等しいことから、各トランジスタのコレクタ電流Ｉｃに関し、次の数式が成り立つ。
【０１０５】
Ｉc（Ｑ１）・Ｉc（Ｑ２）・Ｉc（Ｑ３）＝Ｉc（Ｑ４）・Ｉc（Ｑ５）・Ｉc（Ｑ６）
各トランジスタのベース電流を無視すると、
Ｉc（Ｑ１）＝Ｉc（Ｑ４）、Ｉc（Ｑ２）＝Ｉ２、Ｉc（Ｑ３）＝Ｉｏｕｔ
Ｉc（Ｑ５）＝Ｉ１、Ｉc（Ｑ６）＝ＩＢ、という関係が成り立つ。ＩＢは、定電流源７１により供給される電流である。
【０１０６】
すると、これらの数式より、Ｉc（Ｑ３）＝Ｉc（Ｑ５）・Ｉc（Ｑ６）／Ｉc（Ｑ２）
、Ｉｏｕｔ＝Ｉ１・ＩＢ／Ｉ２  という関係が成り立つ。
【０１０７】
このＩｏｕｔに、数式１７〜２０を代入すると、数式２１が得られる。
【０１０８】
【数２１】
0006013033.tif 000022
【０１０９】
電流Ｉｏｕｔは、カレントミラー回路７３を介して出力抵抗７６に流れる。これにより、出力抵抗７６の端子電圧として、数式２２で表わされる基準電圧Ｖｒｅｆが得られる。
【０１１０】
【数２２】
0006013033.tif 000023
【０１１１】
数式２２から分かるように、電流除算回路により、Ｖｒｅｆの整流電圧Ｖｒｃの振幅に対する依存性は除去され、整流電圧Ｖｒｃの振幅Ｖｍが変動しても、Ｖｒｅｆは、整流電圧Ｖｒｃの振幅Ｖｍに依存せず一定となる。これにより、交流電源から供給される交流の入力電圧Ｖｉｎの変動により、整流電圧Ｖｒｃの振幅Ｖｍが変動した時に、基準電圧Ｖｒｅｆの振幅の変動を抑制することができる。その他の構成は、第２の実施形態の制御回路Ｂと同じである。
【０１１２】
＜＜第４の実施形態＞＞
図５は、本発明の第４の実施形態における発光素子の制御回路１００Ｄの回路図である。第１の実施形態の発光素子の制御回路１００Ａ（図１参照）は、非絶縁型であり、ＬＥＤ６０が整流回路１０に直接接続されているので、人がＬＥＤ６０を交換する時に感電するおそれがある。
【０１１３】
そこで、本実施形態における発光素子の制御回路１００Ｄは、ＬＥＤ６０の交換時の感電を防止するために、絶縁トランス４０を介してＬＥＤ６０に電流を供給するようにした。すなわち、絶縁トランス４０の一次側コイルは、整流回路１０側に接続され、その二次側コイルにＬＥＤ６０が接続される。
【０１１４】
この場合、抵抗Ｒ０には絶縁トランス４０の一次側コイルに流れる電流が流れ、
ＬＥＤ６０には一次側コイルに流れる電流に応じた電流が流れるので、第１の実施形態と同様の制御を行うことができる。
【０１１５】
＜＜第５の実施形態＞＞
図６は、本発明の第５の実施形態における発光素子の制御回路１００Ｅの回路図である。第２の実施形態の発光素子の制御回路１００Ｂ（図３参照）は、非絶縁型であり、ＬＥＤ６０が整流回路１０に直接接続されているので、人がＬＥＤ６０を交換する時に感電するおそれがある。
【０１１６】
そこで、本実施形態における発光素子の制御回路１００Ｅは、ＬＥＤ６０の交換時の感電を防止するために、絶縁トランス４０を介してＬＥＤ６０に電流を供給するようにした。すなわち、絶縁トランス４０の一次側コイルは、整流回路１０側に接続され、その二次側コイルにＬＥＤ６０が接続される。
【０１１７】
この場合も、抵抗Ｒ０には絶縁トランス４０の一次側コイルに流れる電流が流れ、
ＬＥＤ６０には一次側コイルに流れる電流に応じた電流が流れるので、第１の実施形態と同様の制御を行うことができる。
【０１１８】
なお、第３の実施形態における発光素子の制御回路１００Ｃについても、絶縁型の構成を採用することができる。
【０１１９】
＜＜第６の実施形態＞＞
本実施形態は、第２、第３及び第５の実施形態における発光素子の制御回路１００Ｂ、１００Ｃ、１００Ｅを改良したものである。
【０１２０】
一般に、発光素子の制御回路においては、トライアックのような調光器により交流の入力電圧Ｖｉｎ（交流電圧）の導電角を制御することにより、ＬＥＤ６０に流れる電流を制御して調光を行っている。この場合、調光器により導電角が制御された交流の入力電圧Ｖｉｎを整流回路１０により整流することになる。
【０１２１】
そして、整流電圧Ｖｒｃの導通角に応じた、調光器（トライアック）のデューティ比が定義される。交流電圧の半周期Ｔ／２におけるトライアックのオフ時間をｔ１とすると、オン時間は、Ｔ／２−ｔ１となる。したがって、このデューティ比は、数式２３によって定義される。
【０１２２】
【数２３】
0006013033.tif 000024
【０１２３】
デューティ比＝（Ｔ／２−ｔ１）／（Ｔ／２）
ところで、調光器を用いた調光制御においては、次の（１）、（２）の特性を満足することが望ましい。
（１）  交流電源から供給される交流の入力電圧Ｖｉｎが変動しても、基準電圧Ｖｒｅ
ｆの振幅の変動を抑制してＬＥＤ６０に一定の電流を流す。
（２）  調光器（トライアック）のデューティ比の増加に対して、ＬＥＤ６０に流れる電流は線形に増加し、デューティ比が１００％の時に、ＬＥＤ６０に流れる電流は最大になる。
【０１２４】
第２、第３及び第５の実施形態における発光素子の制御回路１００Ｂ、１００Ｃ、１００Ｅにおいては、除算回路による演算（Ｖ１／Ｖ２）を採用したことにより、（１）の特性を満足するが、（２）の特性を満足しない。
【０１２５】
（２）の特性が満足されない理由を図１１に基づいて説明する。図１１には、調光器（トライアック）のデューティ比が、５０％、７０％、１００％における第１の電圧Ｖ１、第２の電圧Ｖ２、第３の電圧Ｖ３の交流電圧の半周期Ｔ／２における時間変化を示している。
【０１２６】
第１の電圧Ｖ１は、整流電圧Ｖｒｃを分圧した電圧であり、第２の電圧Ｖ２は、整流電圧Ｖｒｃを分圧、及び積分した電圧である。第３の電圧Ｖ３はＶ１／Ｖ２に応じた電圧であり、基準電圧Ｖｒｅｆとして用いられるものである。第２の電圧Ｖ２は、デューティ比が下がると減少する。そのため、第３の電圧Ｖ３（＝基準電圧Ｖｒｅｆ）は上がってしまう。このように第３の電圧Ｖ３が変動する結果、デューティ比に対する電流の線形増加特性が得られない。
【０１２７】
そこで、デューティ比がある程度下がった時に、第３の電圧Ｖ３を一定値にクランプするという回路構成も考えられが、その場合でも、デューティ比がある程度大きくなると、ＬＥＤ６０に流れる電流は減少してしまい、デューティ比が１００％の時に、ＬＥＤ６０に流れる電流は最大にならないという問題が残る。
【０１２８】
そこで、本実施形態では、第３の電圧Ｖ３と、トライアック１００のデューティ比に応じた電圧との積に応じた電圧を基準電圧Ｖｒｅｆとすることにより、デューティ比による基準電圧Ｖｒｅｆの変動を相殺し、上記（１）、（２）の特性を両立させるものである。
【０１２９】
図１２は本実施形態における発光素子の制御回路１００Ｆの回路図である。図１３は、制御回路１００Ｆにおける整流電圧Ｖｒｃ、第１の電圧Ｖ１、第３の電圧Ｖ３、第５の電圧Ｖ５の波形図である。
【０１３０】
この制御回路１００Ｆにおいては、整流回路１０はトライアック１００を介して導通角が制御された交流の入力電圧Ｖｉｎを全波整流し、整流電圧Ｖｒｃを生成する。
【０１３１】
前述のように、第１の電圧Ｖ１は整流電圧Ｖｒｃを抵抗分圧した電圧であり、第２の電圧Ｖ２は整流電圧Ｖｒｃを抵抗分圧し、さらに積分器で積分した電圧である。第３の電圧Ｖ３は、除算回路９０による演算の結果、Ｖ１／Ｖ２に応じた電圧である。この除算回路９０は、第２、第３及び第５の実施形態における除算回路と実質的に同じである。
【０１３２】
制御回路１００Ｆは、除算回路９０に加えて、トライアック１００のデューティ比に応じた第４の電圧Ｖ４を検出するデューティ比検出回路９１、除算回路９０から出力される第３の電圧Ｖ３と第４の電圧Ｖ４とを乗算して、第５の電圧Ｖ５（＝基準電圧Ｖｒｅｆ）を発生する乗算回路９３を備える。
【０１３３】
デューティ比検出回路９１は、比較器９２と、抵抗Ｒ１６とコンデンサＣ２からなる積分器とを備える。比較器９２は、整流電圧Ｖｒｃが出力される出力端子と接地の間に直列接続された抵抗Ｒ１４及び抵抗Ｒ１５の接続ノードから出力される整流電圧Ｖｒｃの電圧と、所定電圧Ｖｄｃとを比較する。所定電圧Ｖｄｃは、トライアック１０のデューティ比を適切に検出するために、整流電圧Ｖｒｃの振幅Ｖｍより十分小さい。デューティ比検出回路９１の積分器から、トライアック１００のデューティ比に応じた電圧Ｖ４が出力される。
【０１３４】
なお、図１２の制御回路１００Ｆでは、絶縁トランス４０を介してＬＥＤ６０に電流を供給する構成になっているが、これは一例であり、絶縁トランス４０を用いない非絶縁型であっても同様の特性が得られる。
【符号の説明】
【０１３５】
１０  整流回路
１１  比較器
１２  ＲＳフリップフロップ
１３  チョークコイル
１４  回生ダイオード
１５  スイッチング素子
２０、３０  基準電圧発生回路
４０  絶縁トランス
９０  除算回路
９１  デューティ比検出回路
９２  比較器
９３  乗算回路
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ  発光素子の制御回路
【図１】
0006013033.tif 000025
【図２】
0006013033.tif 000026
【図３】
0006013033.tif 000027
【図４】
0006013033.tif 000028
【図５】
0006013033.tif 000029
【図６】
0006013033.tif 000030
【図７】
0006013033.tif 000031
【図８】
0006013033.tif 000032
【図９】
0006013033.tif 000033
【図１０】
0006013033.tif 000034
【図１１】
0006013033.tif 000035
【図１２】
0006013033.tif 000036
【図１３】
0006013033.tif 000037