(57)【特許請求の範囲】
【請求項１】
ダイを含む埋込みチップパッケージ用の配線構体（３８）において、
誘電体層（４２）と、
複数の上部コンタクトパッド（５２、５４）を具備し且つ前記複数の上部コンタクトパッドの第１の面が前記誘電体層（４２）の上面（４４）に固着されている第１の金属層と、
複数の下部コンタクトパッド（５６、５８）を具備し且つ前記複数の下部コンタクトパッドの第１の面が前記誘電体層（４２）の底面（４６）に固着されている第２の金属層と、
前記複数の上部コンタクトパッド（５２、５４）と前記複数の下部コンタクトパッド（５６、５８）との間に電気的接続部を形成するために前記誘電体層（４２）を貫通し且つ前記複数の上部コンタクトパッド（５２、５４）及び前記複数の下部コンタクトパッド（５６、５８）と接触するように形成された複数のメタライズ接続部（６２）とを具備し、
前記複数のメタライズ接続部（６２）の底面の一部が、前記誘電体層（４２）の前記上面（４４）に直接結合し、
前記複数の下部コンタクトパッド（５６、５８）の第１の面とは反対の側の複数の下部コンタクトパッド（５６、５８）の第２の面に前記配線構体（３８）の第１の側の少なくとも１つの入出力（Ｉ／Ｏ）部が形成され、
前記複数の上部コンタクトパッド（５２、５４）の第１の面とは反対の側の複数の上部コンタクトパッド（５２、５４）の第２の面に前記配線構体（３８）の第２の側の少なくとも１つのＩ／Ｏ部が形成され、
前記配線構体（３８）と前記ダイとは互いに独立している、配線構体（３８）。
【請求項２】
前記誘電体層（４２）はポリイミド膜から形成され、
前記第１の金属層及び前記第２の金属層は銅から形成される、請求項１記載の配線構体（３８）。
【請求項３】
前記複数の上部コンタクトパッド（５２、５４）の第２の面に結合されたチタン層を更に具備する、請求項１または２に記載の配線構体（３８）。
【請求項４】
前記複数のメタライズ接続部（６２）は、前記複数の上部コンタクトパッド（５２、５４）と、前記誘電体層（４２）の外縁との間に形成される、請求項１乃至３のいずれかに記載の配線構体（３８）。
【請求項５】
前記複数の上部コンタクトパッド（５２、５４）及び前記複数の下部コンタクトパッド（５６、５８）は、前記誘電体層（４２）の外周に沿って配置される、請求項１乃至４のいずれかに記載の配線構体（３８）。
【請求項６】
埋込みチップパッケージであって、
第１のダイと、
請求項１乃至５のいずれかに記載の配線構体（３８）と、
第１の面に再分布層が形成され且つ第１の面とは反対の側の第２の面に前記第１のダイが実装された実装基板と、
を含み、
前記配線構体の上部コンタクト層が前記実装基板の第２の面に固着され且つ前記再分布層及び前記第１のダイの双方に電気的に接続されるようにパターニングされる、
埋込みチップパッケージ。
【請求項７】
埋込みチップパッケージを製造する方法であって、
メタライズ実装基板を提供するステップと、
実装基板の第１の面にダイを結合するステップと、
請求項１乃至５のいずれかに記載の配線構体の第１の側を実装基板の第１の面に結合するステップと、
前記ダイと前記配線構体との間に複数の電気接続部を形成するステップと、
を含み、
前記複数の電気接続部は、前記実装基板の第１の面とは反対の側の第２の面にダイからの少なくとも１つの入出力（Ｉ／Ｏ）部を形成し且つ前記配線構体の第２の側にダイからの少なくとも１つのＩ／Ｏ部を形成する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路パッケージに関し、特に、集積回路パッケージの組立電気配線を製造する装置及び方法に関する。
【背景技術】
【０００２】
集積回路の小型化が進み且つ動作性能が向上するにつれて、集積回路（ＩＣ）パッケージの実装技術はリード接続による実装から積層構造系ボールグリッドアレイ（ＢＧＡ）実装に発展し、最終的にはチップスケール実装（ＣＳＰ）に至っている。ＩＣチップ実装技術の進歩が加速しているのは、より高い性能、小型化及び信頼性の向上が絶えず求められているからである。経済的利益を考慮して大規模生産を目的とするバッチ製造を更に可能にする新たな実装技術が必要とされる。
【０００３】
標準的なＣＳＰ製造方法は、シリコンＩＣ基板の上面に１つ以上のダイを配置することから通常始まる。次に、薄膜金属リルーティング配線系を形成するために、ＩＣ基板及びダイの上に複数の再分布層が堆積され且つパターニングされる。通常、再分布層は例えばベンゾシクロブタン（ＢＣＢ）又はポリイミド材料などから形成され且つスピンオン処理又は積層塗布処理によって塗布される。積層構造の再分布層とダイとの間の電気接続部は、ダイに対する入出力（Ｉ／Ｏ）系を形成する。
【０００４】
ＩＣ実装技術の進歩が要求されるに従って、既存の埋込みチップビルドアップ処理に問題が生じるようになった。すなわち、現在の多くの埋込みチップパッケージでは、最終的に組み立てられた後のＩＣパッケージの両面に入力部及び出力部が形成されているＩ／Ｏ系を有することが望ましい。この両面Ｉ／Ｏ系を実現するためには、ダイの周囲からＩＣパッケージの上面及び底面まで、ダイに接続する電気配線を取り出さなければならない。
【０００５】
両面Ｉ／Ｏ系を形成するためのいくつかの方法が開発されている。例えば、所望のＩ／Ｏ系を実現するためにＩＣ基板に複数の積層又は再分布層が塗布されてもよい。しかし、層ごとに再分布層を塗布する処理はリルーティング配線系にゆがみを発生させるので、平坦な、すなわち平面状のＩＣパッケージを形成するために成形エポキシ応力均衡層又は金属補強層を使用しなければならない。
【０００６】
更に、ＩＣパッケージは小型且つ複雑であるので、ＩＣパッケージを製造する処理は通常コストが高く、長時間を必要とする。所望の両面Ｉ／Ｏ系を形成するために更に再分布層を追加すると、処理ステップの数が増えるため、製造処理の費用及び複雑さが更に増すことになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１０／０１３３７０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、ＩＣパッケージの両面Ｉ／Ｏ系を製造する簡単な方法が必要とされる。更に、ＩＣパッケージの平面度を維持しつつ両面Ｉ／Ｏ系をＩＣパッケージに集積する方法が必要とされる。
【０００９】
従って、集積回路パッケージの組立電気配線を製造する装置及び方法を提供することが望ましいであろう。
【課題を解決するための手段】
【００１０】
本発明の１つの態様によれば、埋込みチップパッケージの配線構体は、誘電体層と、複数の上部コンタクトパッドを具備する第１の金属層と、複数の下部コンタクトパッドを具備する第２の金属層とを含む。複数の上部コンタクトパッドの第１の面は誘電体層の上面に固着され且つ複数の下部コンタクトパッドの第１の面は誘電体層の底面に固着される。埋込みチップパッケージは、複数の上部コンタクトパッドと複数の下部コンタクトパッドとの間に電気的接続部を形成するために誘電体層を貫通し且つ上部コンタクトパッド及び下部コンタクトパッドと接触するように形成された複数のメタライズ接続部を更に含む。複数の下部コンタクトパッドの第１の面とは反対の側の複数の下部コンタクトパッドの第２の面に配線構体の第１の側の少なくとも１つの入出力（Ｉ／Ｏ）部が形成され且つ複数の上部コンタクトパッドの第１の面とは反対の側の複数の上部コンタクトパッドの第２の面に配線構体の第２の側の少なくとも１つのＩ／Ｏ部が形成される。
【００１１】
本発明の別の態様によれば、埋込みチップパッケージを製造する方法が記載される。方法は、メタライズ実装基板を提供するステップと、実装基板の第１の面にダイを結合するステップと、組立配線構造の第１の側を実装基板の第１の面に結合するステップとを含む。組立配線構造は、上面及び底面に複数のメタライズコンタクトパッドが形成された絶縁基板を含み、基板の上面のメタライズコンタクトパッドは複数の金属配線を介して基板の底面のメタライズコンタクトパッドに電気的に接続される。方法は、ダイと組立配線構造との間に複数の電気接続部を形成するステップを更に含み、複数の電気接続部は、実装基板の第１の面とは反対の側の第２の面にダイからの少なくとも１つの入出力（Ｉ／Ｏ）部を形成し且つ組立配線構造の第２の側にダイからの少なくとも１つのＩ／Ｏ部を形成する。
【００１２】
本発明の別の態様によれば、埋込みチップパッケージは、第１の面に再分布層が形成され且つ第１の面とは反対の側の第２の面に第１のダイが実装された実装基板を含む。埋込みチップパッケージは、金属めっき絶縁基板上にパターニングされた上部コンタクト層及び下部コンタクト層を具備する組立配線構体を更に含む。組立配線構体の上部コンタクト層及び下部コンタクト層は、それらの層の間のメタライズ接続部を介して電気的に接続される。組立配線構体の上部コンタクト層は実装基板の第２の面に固着され且つ再分布層及び第１のダイの双方に電気的に接続されるようにパターニングされる。
【００１３】
他の種々の特徴及び利点は以下の詳細な説明及び添付の図面から明らかになるであろう。
【図面の簡単な説明】
【００１４】
添付の図面は本発明を実施するために現在意図されている実施形態を例示する。
【図１】図１は本発明の一実施形態に係るフィードスルー配線を示した平面図である。
【図２】図２は図１に示すフィードスルー配線の一部分を示した拡大図である。
【図３】図３は図２に示すフィードスルー配線の部分を示した断面図である。
【図４】図４は本発明の一実施形態に係るフィードスルー配線のパネルを示した平面図である。
【図５】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図６】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図７】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図８】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図９】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図１０】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図１１】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図１２】図５〜図１２は、本発明の一実施形態に係るフィードスルー配線を製造するステップ示す概略図である。
【図１３】図１３〜図１７は、本発明の一実施形態に係るフィードスルー配線を含むＩＣパッケージを製造するステップ示す概略図である。
【図１４】図１３〜図１７は、本発明の一実施形態に係るフィードスルー配線を含むＩＣパッケージを製造するステップ示す概略図である。
【図１５】図１３〜図１７は、本発明の一実施形態に係るフィードスルー配線を含むＩＣパッケージを製造するステップ示す概略図である。
【図１６】図１３〜図１７は、本発明の一実施形態に係るフィードスルー配線を含むＩＣパッケージを製造するステップ示す概略図である。
【図１７】図１３〜図１７は、本発明の一実施形態に係るフィードスルー配線を含むＩＣパッケージを製造するステップ示す概略図である。
【図１８】図１８は本発明の一実施形態に係るＩＣパッケージ構体に集積された組立配線を示す図である。
【図１９】図１９は本発明の別の実施形態に係るＩＣパッケージ構体に集積された組立配線を示す図である。
【発明を実施するための形態】
【００１５】
図１は、本発明の一実施形態に係る配線構体又はインターポーザ１０を示した平面図である。インターポーザ１０の詳細を示すために、インターポーザ１０の一部分１２の拡大図が図２に示す。図３は、図２の線３−３に沿ったインターポーザ１２の断面図である。図１〜図３に示すように、インターポーザ１０は、例えばＫａｐｔｏｎなどのポリイミド材料から成る誘電体膜層又は絶縁膜層１８の上面１６に結合された複数の銅フィードスルーパッド１４を含む。誘電体膜層１８の下面２２には複数の銅フィードスルーパッド２０が結合される。図２及び図３に示すように、各上部フィードスルーパッド１４に対応して１つの下部フィードスルーパッド２０が整列されている。所定の設計仕様に従ってフィードスルーパッド１４、２０の数、形状及びパターンが変更されてもよいことは当業者には自明であろう。
【００１６】
誘電体膜層１８を貫通して形成されたビア２４は、誘電体膜層１８の上面１６及び底面２２の間に延在する。誘電体膜層１８の上面１６に形成されたメタライゼーションパス２６は、上部フィードスルーパッド１４がそれぞれ対応する下部フィードスルーパッド２０に電気的に結合されるようにビア２４を貫通する。一実施形態において、メタライゼーションパス２６は、スパッタリング及びめっき技術と、その後に実行されるリソグラフィ処理とを使用して形成されてもよい。図２は、フィードスルーパッド１４ごとに１つのビア２４及びそれに対応する１つのメタライゼーションパス２６を示すが、例えば高電流が使用される用途では第２のビア及び第２のメタライゼーションパス（図示せず）が含まれてもよい。更に、以下に図５〜図１２に関して更に詳細に説明されるように、インターポーザ１０がＩＣパッケージに集積される場合に１つ以上のダイ（図示せず）を受け入れるために誘電体膜層１８の中央部分に開口部２８が形成されてもよい。
【００１７】
次に図４を参照して説明する。生産速度を増し且つ製造費用を低減するために、一実施形態では、図１〜図３の配線構体１０に類似する複数のフィードスルー配線３０がインターポーザのパネル３２として製造されてもよい。パネル３２の処理後、レーザーを使用して個別の配線モジュール３４及び／又は複数の配線モジュール３６がパネル３２から切り離される。モジュール３４、３６は、図１３〜図１７に関して以下に説明されるように埋込みダイと共にフレックス回路に配置されてもよい。
【００１８】
図５〜図１２を参照すると、本発明の一実施形態に係るインターポーザ又は配線構体３８を製造する方法が示される。配線構体３８の製造は、例えばＫａｐｔｏｎなどのポリイミド膜である絶縁膜材料４２から形成されたプリメタライズフレックスのシート４０から始まる。図５に示すように、膜材料４２の上面４４及び底面４６は圧延熱処理された銅の層４８、５０によってそれぞれめっきされている。銅層４８、５０の厚さは例えばダイの厚さなどの設計条件に応じて選択されてもよい。図６に示すように、上面４４に複数の上部フィードスルーパッド５２、５４を規定し且つ底面４６に複数の下部フィードスルーパッド５６、５８を規定するために、銅層４８、５０はパターニングされ且つエッチングされる。フィードスルーパッド５２〜５８のパターンは、図４に示すような単一のモジュール又は複数のモジュールに合わせて配列されてもよい。
【００１９】
一実施形態では、絶縁膜材料４２の厚さは約５５μｍであり且つ各銅層４８、５０の厚さは約１１０μｍである。しかし、フレックス層４０の寸法は設計仕様に基づいて変更されてもよい。例えば、以下に更に詳細に説明されるように、銅層４８、５０の厚さは対応するダイの厚さとほぼ等しいか又はそれより厚くなるように選択されてもよい。更に、プリメタライズフレックスのシート４０の長さ及び幅は、所定の処理方法及び利用可能な処理ツールに基づいて選択されてもよい。
【００２０】
図７を参照すると、凹部６４、６６に隣接してビア６０、６２が形成される。ビア６０、６２は絶縁膜層４２を貫通する。ビア６０、６２はＵＶレーザードリリング又はエッチングにより形成されてもよい。種々の実施形態では、各対の下部フィードスルーパッド及び上部フィードスルーパッド５２〜５８の間に１つ以上のビア６０、６２が形成されてもよい。図８及び図９は、ビア６０、６２が形成された後の配線３８の一部分をそれぞれ示した平面図及び底面図である。図示されるように、上部フィードスルーパッド５２、５４は凹部６４、６６を有するように形成され且つ下部フィードスルーパッド５６、５８はビア６０、６２を包囲するような大きさに形成される。一実施形態では、図８及び図９に示すように、下部フィードスルーパッド５６、５８の幅は上部フィードスルーパッド５２、５４の幅より広い。しかし、ビアの配置及び設計仕様に基づいてフィードスルーパッド５２〜５８の形状が選択されてもよいことが当業者には自明であろう。
【００２１】
次に図１０を参照する。ビア６０及び６２が形成され且つ洗浄された後、絶縁膜層４２の上面４４にビア６０、６２を通って延在するようにメタライゼーション層６８が塗布される。接着層６８は、例えば銅及びチタン又はクロムの初期メタライズシード層と、シード層のすぐ上の電気めっき銅層と、例えば製造処理の後の段階で接着層として作用するために電気めっき銅層を被覆するようにスパッタリングされたチタン又はクロムなどの金属の上面層とを含んでもよい。次に、図１１に示すように、メタライゼーション層６８はパターニングされ且つエッチングされる。その結果残ったメタライズビア７０、７２は、下部フィードスルーパッドと上部フィードスルーパッド５２〜５８との間の電気的接続部を形成する。一実施形態では、後の組み立て処理中に使用される接着層を形成するために、例えばチタン又はクロムなどの追加金属層７４（想像線により示される）がメタライゼーション層６８の上に任意に形成されてもよい。
【００２２】
設計条件に基づいて、例えばニッケル金層などの追加金属層７６（想像線により示される）が無電界めっき技術又は電気めっき技術を使用して下部フィードスルーパッド５６、５８に任意に塗布されてもよい。図１２を参照して説明すると、ダイの厚さ及び設計条件に応じて、ダイを配置するための間隙として残される開口部７８を形成するために絶縁膜層４２の一部がレーザーによって任意に除去されてもよい。
【００２３】
次に図１３〜１７を参照して、本発明の一実施形態に係るＩＣパッケージ８０（図１７）を製造する方法を説明する。ＩＣパッケージ８０は、図１の配線構体１０のようなフィードスルー配線８２又はＩＣパッケージ８０への組み付け前に図５〜図１２に関して説明したように製造された配線３８を組み込まれている。配線８２は、絶縁膜層９２の上に位置決めされた複数の上部フィードスルーパッド８４、８６及び複数の下部フィードスルーパッド８８、９０を具備する。メタライズビア９４、９６は上部フィードスルーパッド８４、８６と下部フィードスルーパッド８８、９０との間の電気的接続部を形成する。
【００２４】
図１３に示すように、ＩＣパッケージ８０の製造は、絶縁シート１００の上にダイ又は半導体チップ９８を位置決めすることから始まる。製造中、ゆがみを調整するために、絶縁シート１００はフレーム（図示せず）上で延伸されてもよい。一実施形態では、シート１００は、例えば約１〜２ｍｉｌ厚さのＫａｐｔｏｎのようなプリパターニングされた誘電体フレックス材料から製造されてもよい。絶縁シート１００の上面１０４にエポキシ接着剤１０２の層が塗布される。次に、低温焼成を使用してエポキシ接着剤１０２はＢステージ化され、その結果、エポキシ接着剤１０２は粘着状態となる。次に、ピックアンドプレースシステムを使用してダイ９８が下向きにエポキシ接着剤１０２の中に位置決めされる。ダイ９８の位置決め後、配線８２がエポキシ接着剤１０２の中に配置され且つダイ９８及びフレックス層１００のメタライゼーションパターンの周囲に整列される。図１４に示すように、ダイ９８が絶縁膜層９２の開口部１０６を貫通するように配線８２はダイ９８と整列される。ダイ９８及び配線８２が位置決めされた後、エポキシ接着剤１０２は完全に硬化される。
【００２５】
次に図１５を参照すると、製造技術の続く工程は埋込みチップビルドアップ処理である。フレックス層１００を貫通してダイ９８の複数のコンタクト面１１０、配線８２の複数のコンタクト面１１２及びフレックス層１００の中の複数のコンタクト面１１４に至る複数のビア１０８が形成される。ビア１０８は例えばＵＶレーザードリリング又はドライエッチングにより形成されてもよい。ビア１０８が洗浄された後、フレックス膜１００の上面１０１に複数のメタライゼーションパス１１６が形成される。メタライゼーションパス１１６はそれぞれのビア１０８を通って延在し且つ対応するコンタクト面１１０、１１２でダイ９８及び上部フィードスルーパッド８４、８６に電気的に結合される。一実施形態において、メタライゼーションパス１１６は、銅の層から形成されてもよく且つスパッタリング及びめっき技術と、その後に実行されるリソグラフィ処理とを使用して形成されてもよい。フレックス層１００、ビア１０８及びメタライゼーションパス１１６は第１の再分布層１１８を形成する。第１の再分布層１１８の上に別の再分布層１２０が任意に積層されてもよい。図１６は２つの再分布層１１８、１２０を示すが、設計仕様に基づいて再分布層の数及び構成が選択されてもよいことが当業者には自明であろう。
【００２６】
図１７に示すように、製造技術の続く工程は、再分布層１１８、１２０の上面１２４を被覆するためのはんだマスク層１２２の塗布である。フィードスルーパッド８４〜９０の間の構造強度及び絶縁を更に向上するために、ダイ９８及び配線８２の周囲に例えばエポキシ又は他の充填剤などのアンダーフィル材料１２６が塗布されてもよい。あるいは、アンダーフィル材料１２６は、ダイ９８の背面１２８を被覆しないように塗布されてもよい。更に別の実施形態では、製造処理のより早い段階で、エポキシ樹脂１０２が硬化した後にアンダーフィル材料１２６が追加されてもよい。このようにして製造されたＩＣパッケージ８０は、ＩＣパッケージ８０の上面１３０及び底面１３２の双方にダイ９８からの少なくとも１つの入出力部を有する。
【００２７】
単一のＩＣパッケージに関して図１３〜図１７を説明したが、１つのＩＣパッケージを製造する技術は複数のＩＣパッケージのパネル化形態の同時製造にも同等に適用可能であることが当業者には自明であろう。そのような実施形態では、絶縁シート上の複数のダイの周囲に多数のフィードスルー配線が位置決めされる。製造時間を短縮するために、モジュール３６（図４）のような多数の配線モジュールが使用されてもよい。製造が完了した後、レーザーを使用してＩＣパッケージパネルから個別のＩＣパッケージが切り離されてもよい。
【００２８】
図１８を参照すると、別の実施形態に係るＩＣパッケージ１３４が示される。ＩＣパッケージ１３４は、誘電体層１４６に実装された複数対の上部フィードスルーパッド及び下部フィードスルーパッド１３８〜１４４を具備する組立配線構体１３６を含む。先に図７〜図１１に関して説明した方法とは異なる方法で形成されたメタライズビア１４８、１５０は上部フィードスルーパッド１３８、１５０及び誘電体層１４６を貫通し、下部フィードスルーパッド１４２、１４４との間に電気的接続部を形成する。メタライズビア１４８、１５０は上部フィードスルーパッド１３８、１４０を貫通しているので、上部フィードスルーパッド及び下部フィードスルーパッド１３８〜１４４は同様の構造を有するように形成されてもよい。ＩＣパッケージ１３４は、１つ以上の再分布層１５４に固着されたダイ１５２を更に含む。配線１３６はダイ１５２の周囲に位置決めされる。ダイ１５２は下部フィードスルーパッド１４２、１４４の厚さ１５８より薄い厚さ１５６を有するので、誘電体層１４６は変化しない状態を保ち、図示されるような埋込みダイ構成を形成する。
【００２９】
あるいは、図１９に示すように、フィードスルーパッド１３８〜１４４を薄くすることにより配線１３６の厚さが調整されてもよい。更に、別の実施形態では、マルチチップモジュール１６２を形成するためにダイ１５２に隣接して第２のダイ１６０が実装されてもよい。マルチチップモジュール１６２に任意の数の追加ダイが含まれてよいことが当業者には自明であろう。
【００３０】
図１８に戻ると、ＩＣパッケージ１３４は、図１７に関して説明したはんだマスクに類似するはんだマスク１６４を更に含む。下部フィードスルーパッド１４２、１４４及びダイ１５２の周囲にアンダーフィル層１６６が塗布される。一実施形態では、誘電体層１４６にヒートシンク１６８（想像線により示される）が任意に固着されてもよい。あるいは、熱を消散させるためにダイ１５２にヒートシンク１７０（想像線により示される）が係合されてもよい。
【００３１】
従って、本発明の実施形態は、ダイから配線構体の上面及び底面の双方へ入出力部を取り出すことができるようにＩＣパッケージに組み込まれてもよい配線構体を含む。配線構体の実施形態は、非常に薄いダイ（例えば５０μｍ以下）と共に使用されてもよく且つ従来より少ない数の層間パターニングステップ及びメタライゼーションステップによって従来の集積チップと同様の電気的接続を実現できる。
【００３２】
更に、本明細書において説明される配線構体の実施形態は、埋込みダイ構成及び積層ダイ構成などの種々のダイ寸法及びデバイス構造に対応するために種々の厚さで組立構造として製造可能である。配線構体を組立構造にすることにより、ＩＣパッケージに組み込む前に配線を試験できるので、最終組み立て後のＩＣパッケージの歩留まりが改善される。
【００３３】
更に、先に説明した方法及び組立配線構体を使用して組み立てられたＩＣパッケージは、組み立て後、従来の方法を使用して製造されたＩＣパッケージより高い平面度を保つ。配線構体が上述のような構造上の特徴を有し且つ組立構造であるため、ＩＣパッケージで配線構体を使用することによって組み立て後のＩＣパッケージの応力及び平面のゆがみは減少する。従って、組立配線構体を使用して組み立てられたＩＣパッケージのダイ及び実装基板は、ダイの実装面と平行な平面において相対的に平坦（すなわち平坦状態からの偏差は約５％未満である）なままである。
【００３４】
従って、本発明の一実施形態では、埋込みチップパッケージの配線構体は、誘電体層と、複数の上部コンタクトパッドを具備する第１の金属層と、複数の下部コンタクトパッドを具備する第２の金属層とを含む。複数の上部コンタクトパッドの第１の面は誘電体層の上面に固着され且つ複数の下部コンタクトパッドの第１の面は誘電体層の底面に固着される。埋込みチップパッケージは、複数の上部コンタクトパッドと複数の下部コンタクトパッドとの間に電気的接続部を形成するために誘電体層を貫通し且つ複数の上部コンタクトパッド及び複数の下部コンタクトパッドと接触するように形成された複数のメタライズ接続部を含む。複数の下部コンタクトパッドの第１の面とは反対の側の複数の下部コンタクトパッドの第２の面に配線構体の第１の側の少なくとも１つの入出力（Ｉ／Ｏ）部が形成され且つ複数の上部コンタクトパッドの第１の面とは反対の側の複数の上部コンタクトパッドの第２の面に配線構体の第２の側の少なくとも１つのＩ／Ｏ部が形成される。
【００３５】
本発明の別の実施形態では、埋込みチップパッケージを製造する方法が提供される。方法は、メタライズ実装基板を提供するステップと、実装基板の第１の面にダイを結合するステップと、実装基板の第１の面に組立配線構造の第１の側を結合するステップとを含む。組立配線構造は、複数のメタライズコンタクトパッドが上面及び低面に形成された絶縁基板を含み、基板の上面のメタライズコンタクトパッドは複数の金属配線を介して基板の底面のメタライズコンタクトパッドに電気的に接続される。方法は、ダイと組立配線構造との間に複数の電気接続部を形成するステップを更に含み、複数の電気接続部は、実装基板の第１の面とは反対の側の第２の面にダイからの少なくとも１つの入出力（Ｉ／Ｏ）部を形成し且つ組立配線構造の第２の側にダイからの少なくとも１つのＩ／Ｏ部を形成する。
【００３６】
本発明の更に別の実施形態では、埋込みチップパッケージは、第１の面に再分布層が形成され且つ第１の面とは反対の側の第２の面に第１のダイが実装された実装基板を含む。埋込みチップパッケージは、金属めっき絶縁基板上でパターニングされた複数の上部コンタクト層及び下部コンタクト層を具備する組立配線構体を更に含む。組立配線構体の上部コンタクト層及び下部コンタクト層は、それらの層の間のメタライズ接続部を介して電気的に接続される。組立配線構体の上部コンタクト層は実装基板の第２の面に固着され且つ再分布層及び第１のダイの双方に電気的に接続されるようにパターニングされる。
【００３７】
最良の態様を含めて本発明を開示するため並びに任意の装置又はシステムを製造すること及び本明細書に含まれる任意の方法を実施することを含めて当業者による本発明の実施を可能にするために、以上の説明は実施例を使用する。本発明の特許性の範囲は添付の特許請求の範囲により定義され且つ当業者が考えうる他の実施例を含んでもよい。そのような他の実施例は、添付の特許請求の範囲の用語と相違しない構造要素を有する場合又は特許請求の範囲の用語と実質的に相違しない同等の構造要素を含む場合には特許請求の範囲の範囲内にあることを意図する。
【符号の説明】
【００３８】
１０    配線構体（インターポーザ）
１２    インターポーザの一部分
１４    上部フィードスルーパッド
１６    誘電体膜層の上面
１８    誘電体膜層
２０    下部フィードスルーパッド
２２    誘電体膜層の下面
２４    ビア
２６    メタライゼーションパス
２８    開口部
３０    フィードスルー配線
３２    インターポーザのパネル
３４    配線モジュール
３６    配線モジュール
３８    配線構体
４０    プリメタライズフレックスのシート
４２    絶縁膜材料
４４    絶縁膜材料の上面
４６    絶縁膜材料の底面
４８    銅層
５０    銅層
５２    上部フィードスルーパッド
５４    上部フィードスルーパッド
５６    下部フィードスルーパッド
５８    下部フィードスルーパッド
６０    ビア
６２    ビア
６４    凹部
６６    凹部
６８    メタライゼーション層（接着層）
７０    メタライズビア
７２    メタライズビア
７４    追加金属層
７６    追加金属層
７８    開口部
８０    ＩＣパッケージ
８２    フィードスルー配線
８４    上部フィードスルーパッド
８６    上部フィードスルーパッド
８８    下部フィードスルーパッド
９０    下部フィードスルーパッド
９２    絶縁膜層
９４    メタライズビア
９６    メタライズビア
９８    ダイ（半導体チップ）
１００    絶縁シート
１０１    フレックス膜の上面
１０２    エポキシ接着剤
１０４    絶縁シートの上面
１０６    開口部
１０８    ビア
１１０    コンタクト面
１１２    コンタクト面
１１４    コンタクト面
１１６    メタライゼーションパス
１１８    第１の再分布層
１２０    再分布層
１２２    はんだマスク層
１２４    再分布層の上面
１２６    アンダーフィル材料
１２８    ダイの背面
１３０    ＩＣパッケージの上面
１３２    ＩＣパッケージの底面
１３４    ＩＣパッケージ
１３６    組立配線構体
１３８    上部フィードスルーパッド
１４０    上部フィードスルーパッド
１４２    下部フィードスルーパッド
１４４    下部フィードスルーパッド
１４６    誘電体層
１４８    メタライズビア
１５０    メタライズビア
１５２    ダイ
１５４    再分布層
１５６    ダイの厚さ
１５８    下部フィードスルーパッドの厚さ
１６０    第２のダイ
１６２    マルチチップモジュール
１６４    はんだマスク
１６６    アンダーフィル層
１６８    ヒートシンク
１７０    ヒートシンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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