(57)【特許請求の範囲】
【請求項１】
第一のレベルのメモリセルアレイと前記第一のレベルのメモリセルアレイ上に配置された第二のレベルのメモリセルアレイとを有するメモリセルのアレイであって、
前記第一のレベルのメモリセルアレイは、
それぞれが互いに平行に、かつ、基板ベース表面に対して水平方向に伸長する複数の第一の導電性ラインと、
それぞれが互いに平行に、かつ、前記基板ベース表面に対して水平方向に伸長する複数の第二の導電性ラインであって、前記複数の第一の導電性ライン上にこれらと交差して形成された複数の第二の導電性ラインと、
前記複数の第一の導電性ラインと前記複数の第二の導電性ラインとの交点にそれぞれ構成された複数の第一のプログラマブル材料構造であって、それぞれが低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第一および第二の導電性ラインの間に前記基板ベース表面に対して垂直配置をもって有する複数の第一のプログラマブル材料構造と、を含み
前記第二のレベルのメモリセルアレイは、
それぞれが互いに平行に、かつ、前記基板ベース表面に対して水平方向に伸長する複数の第三の導電性ラインと、
それぞれが互いに平行に、かつ、前記基板ベース表面に対して水平方向に伸長する複数の第四の導電性ラインであって、前記複数の第三の導電性ライン上にこれらと交差して形成された複数の第四の導電性ラインと、
前記複数の第三の導電性ラインと前記複数の第四の導電性ラインとの交点にそれぞれ構成された複数の第二のプログラマブル材料構造であって、それぞれが低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第三および第四の導電性ラインの間に前記基板ベース表面に対して垂直配置をもって有する複数の第二のプログラマブル材料構造と、を含み、
前記複数の第二のプログラマブル材料構造の内の前記第四の導電性ラインの伸長方向に並んだ複数の前記第二のプログラマブル材料構造における前記トレンチ形状プログラマブル材料および前記イオンソース材料の少なくとも一方は、前記第四の導電性ラインの伸長方向に互いに連続して伸長している、メモリセルのアレイ。
【請求項２】
前記複数の第二のプログラマブル材料構造の内の前記第四の導電性ラインの伸長方向に並んだ複数の前記第二のプログラマブル材料構造における前記トレンチ形状プログラマブル材料および前記イオンソース材料は、両方とも前記第四の導電性ラインの伸長方向に互いに連続して伸長している、請求項１に記載のメモリセルのアレイ。
【請求項３】
第一のレベルのメモリセルアレイと前記第一のレベルのメモリセルアレイ上に配置された第二のレベルのメモリセルアレイとを有するメモリセルのアレイであって、
前記第一のレベルのメモリセルアレイは、
それぞれが互いに平行に伸長する複数の第一の導電性ラインと、
それぞれが互いに平行に伸長する複数の第二の導電性ラインであって、前記複数の第一の導電性ライン上にこれらと交差して形成された複数の第二の導電性ラインと、
前記複数の第一の導電性ラインと前記複数の第二の導電性ラインとの交点にそれぞれ構成された複数の第一のプログラマブル材料構造であって、それぞれが低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第一および第二の導電性ラインの間に垂直配置をもって有する複数の第一のプログラマブル材料構造と、を含み
前記第二のレベルのメモリセルアレイは、
それぞれが互いに平行に伸長する複数の第三の導電性ラインと、
それぞれが互いに平行に伸長する複数の第四の導電性ラインであって、前記複数の第三の導電性ライン上にこれらと交差して形成された複数の第四の導電性ラインと、
前記複数の第三の導電性ラインと前記複数の第四の導電性ラインとの交点にそれぞれ構成された複数の第二のプログラマブル材料構造であって、それぞれが低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第三および第四の導電性ラインの間に垂直配置をもって有する複数の第二のプログラマブル材料構造と、を含み、
前記複数の第二のプログラマブル材料構造の内の前記第四の導電性ラインの伸長方向に並んだ複数の前記第二のプログラマブル材料構造における前記トレンチ形状プログラマブル材料および前記イオンソース材料の少なくとも一方は、前記第四の導電性ラインの伸長方向に互いに連続して伸長している、とともに、
前記第一のレベルのメモリセルアレイにおける前記複数の第二の導電性ラインと前記第二のレベルのメモリセルアレイにおける前記複数の第三の導電性ラインとが共用されており、前記複数の第一の導電性ラインと前記複数の第四の導電性ラインとは互いに同一方向に伸長している、メモリセルのアレイ。
【請求項４】
前記第一のレベルのメモリセルアレイにおける前記複数の第二の導電性ラインと前記第二のレベルのメモリセルアレイにおける前記複数の第三の導電性ラインとの間に絶縁層が介在してこれらを分離しており、前記複数の第一の導電性ラインと前記複数の第四の導電性ラインとは互いに交差して伸長している、請求項１又は２に記載のメモリセルのアレイ。
【請求項５】
第一のレベルのメモリセルアレイと前記第一のレベルのメモリセルアレイ上に配置された第二のレベルのメモリセルアレイとを有するメモリセルのアレイであって、
前記第一のレベルのメモリセルアレイは、
それぞれが互いに平行に伸長する複数の第一の導電性ラインと、
それぞれが互いに平行に伸長する複数の第二の導電性ラインであって、前記複数の第一の導電性ライン上にこれらと交差して形成された複数の第二の導電性ラインと、
前記複数の第一の導電性ラインと前記複数の第二の導電性ラインとの交点にそれぞれ構成された複数の第一のプログラマブル材料構造であって、それぞれが低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第一および第二の導電性ラインの間に垂直配置をもって有する複数の第一のプログラマブル材料構造と、を含み
前記第二のレベルのメモリセルアレイは、
それぞれが互いに平行に伸長する複数の第三の導電性ラインと、
それぞれが互いに平行に伸長する複数の第四の導電性ラインであって、前記複数の第三の導電性ライン上にこれらと交差して形成された複数の第四の導電性ラインと、
前記複数の第三の導電性ラインと前記複数の第四の導電性ラインとの交点にそれぞれ構成された複数の第二のプログラマブル材料構造であって、それぞれが低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第三および第四の導電性ラインの間に垂直配置をもって有する複数の第二のプログラマブル材料構造と、を含み、
前記複数の第二のプログラマブル材料構造の内の前記第四の導電性ラインの伸長方向に並んだ複数の前記第二のプログラマブル材料構造における前記トレンチ形状プログラマブル材料および前記イオンソース材料の少なくとも一方は、前記第四の導電性ラインの伸長方向に互いに連続して伸長している、とともに、
前記複数の第一のプログラマブル材料構造のそれぞれにおける前記トレンチ形状プログラマブル材料および前記イオンソース材料の垂直配置と前記複数の第二のプログラマブル材料構造のそれぞれにおける前記トレンチ形状プログラマブル材料および前記イオンソース材料の垂直配置とは逆になっている、メモリセルのアレイ。
【請求項６】
それぞれが互いに平行に伸長する複数の第一の導電性ラインと、
それぞれが互いに平行に伸長する複数の第二の導電性ラインであって、前記複数の第一の導電性ライン上にこれらと交差して形成された複数の第二の導電性ラインと、
前記複数の第一の導電性ラインと前記複数の第二の導電性ラインとの交点に、互いに絶縁分離されて間隔の開いた複数の第一のプログラマブル材料構造であって、夫々が独立ペデスタルとして設けられた複数の第一のプログラマブル材料構造と、を含み、
前記複数の第一のプログラマブル材料構造の各々は、低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第一および第二の導電性ラインの間に垂直配置をもって有し、
前記複数の第一のプログラマブル材料構造は第一のメモリセルアレイを構成すると共に、前記第一のメモリセルアレイに対し垂直方向に配置された第二のメモリセルアレイを更に有し、前記第二のメモリセルアレイは、
それぞれが互いに平行に伸長する複数の第三の導電性ラインと、
それぞれが互いに平行に伸長する複数の第四の導電性ラインであって、前記複数の第三の導電性ライン上にこれらと交差して形成された複数の第四の導電性ラインと、
前記複数の第三の導電性ラインと前記複数の第四の導電性ラインとの交点に、互いに絶縁分離されて間隔の開いた複数の第二のプログラマブル材料構造であって、夫々が独立ペデスタルとして設けられた複数の第二のプログラマブル材料構造と、を含み、
前記複数の第二のプログラマブル材料構造の各々は、低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第三および第四の導電性ラインの間に垂直配置をもって有し、
前記第一のメモリセルアレイにおける前記複数の第二の導電性ラインと前記第二のメモリセルアレイにおける前記複数の第三の導電性ラインとが共用されている、メモリセルのアレイ。
【請求項７】
それぞれが互いに平行に伸長する複数の第一の導電性ラインと、
それぞれが互いに平行に伸長する複数の第二の導電性ラインであって、前記複数の第一の導電性ライン上にこれらと交差して形成された複数の第二の導電性ラインと、
前記複数の第一の導電性ラインと前記複数の第二の導電性ラインとの交点に、互いに絶縁分離されて間隔の開いた複数の第一のプログラマブル材料構造であって、夫々が独立ペデスタルとして設けられた複数の第一のプログラマブル材料構造と、を含み、
前記複数の第一のプログラマブル材料構造の各々は、低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第一および第二の導電性ラインの間に垂直配置をもって有し、
前記複数の第一のプログラマブル材料構造は第一のメモリセルアレイを構成すると共に、前記第一のメモリセルアレイに対し垂直方向に配置された第二のメモリセルアレイを更に有し、前記第二のメモリセルアレイは、
それぞれが互いに平行に伸長する複数の第三の導電性ラインと、
それぞれが互いに平行に伸長する複数の第四の導電性ラインであって、前記複数の第三の導電性ライン上にこれらと交差して形成された複数の第四の導電性ラインと、
前記複数の第三の導電性ラインと前記複数の第四の導電性ラインとの交点にそれぞれ構成された複数の第二のプログラマブル材料構造と、を含み、
前記複数の第二のプログラマブル材料構造の各々は、低抵抗状態および高抵抗状態の間で遷移するトレンチ形状プログラマブル材料とイオンソース材料とを対応する前記第三および第四の導電性ラインの間に垂直配置をもって有し、
前記複数の第二のプログラマブル材料構造の内の前記第四の導電性ラインの伸長方向に並んだ複数の前記第二のプログラマブル材料構造における前記トレンチ形状プログラマブル材料および前記イオンソース材料の少なくとも一方は、前記第四の導電性ラインの伸長方向に互いに連続して伸長している、メモリセルのアレイ。
【請求項８】
前記複数の第二のプログラマブル材料構造の内の前記第四の導電性ラインの伸長方向に並んだ複数の前記第二のプログラマブル材料構造における前記トレンチ形状プログラマブル材料および前記イオンソース材料は、両方とも前記第四の導電性ラインの伸長方向に互いに連続して伸長している、請求項７に記載のメモリセルのアレイ。
【請求項９】
前記複数の第一のプログラマブル材料構造のそれぞれにおける前記トレンチ形状プログラマブル材料および前記イオンソース材料の垂直配置と前記複数の第二のプログラマブル材料構造のそれぞれにおける前記トレンチ形状プログラマブル材料および前記イオンソース材料の垂直配置とは逆になっている請求項６乃至８のいずれか一項に記載のメモリセルのアレイ。
【請求項１０】
第一の方向に沿って伸長する第一の導電性ラインと、
前記第一の導電性ライン上の複数のトレンチ形状プログラマブル材料構造であって、前記複数のトレンチ形状プログラマブル材料構造は、前記第一の方向と交差する第二の方向に沿って伸長し、前記個々のトレンチ形状プログラマブル材料構造はその中に画定された複数の開口を有し、前記複数のトレンチ形状プログラマブル材料構造は、個々のメモリセル内に複数の導電性ブリッジを可逆的に保持して、低抵抗状態と高抵抗状態との間で前記複数のメモリセルを遷移させるように構成された、トレンチ形状プログラマブル材料構造と、
前記個々のメモリセルによって含まれ、前記複数のトレンチ形状プログラマブル材料構造と直接相対するイオンソース材料と、
前記複数のトレンチ形状プログラマブル材料構造によって画定された前記複数の開口内へと伸長する第二の複数の導電性ラインであって、個々のメモリセルは前記第一および第二の導電性ラインの直接間にトレンチ形状プログラマブル材料構造およびイオンソース材料の領域を含む、第二の複数の導電性ラインと、
を含み、
前記第一および第二の導電性ライン、ならびに、前記第一および第二の導電性ライン間の前記プログラマブル材料およびイオンソース材料は、ともに、前記アレイの第一レベルを形成し、前記第一レベルは、前記第一の導電性ラインから前記複数の第二の導電性ラインまでの垂直配置を有し、前記第一レベル上の第二レベルをさらに含み、前記第二レベルは、前記第一レベルと同一の垂直配置を有するか、前記第一レベルとは逆の垂直配置を有し、
前記複数のトレンチ形状プログラマブル材料構造の複数の外側側壁端に沿って、高いｋを有する複数の誘電性構造を含み、互いに隣接する複数の高いｋを有する誘電性構造の間に低いｋを有する誘電性材料を含み、前記複数の高いｋを有する誘電性構造はシリコン窒化物を含む、ことを特徴とするメモリセルのアレイ。
【請求項１１】
前記低いｋを有する誘電性材料は、気体を含む、ことを特徴とする請求項１０に記載のメモリセルのアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
メモリセルおよびメモリセルアレイ。
【背景技術】
【０００２】
メモリは、集積回路の一タイプであって、データを格納するためにコンピュータシステムにおいて使用される。集積メモリは、個々のメモリセルの一つ以上のアレイにおいて通常作製される。メモリセルは、少なくとも二つの異なる選択可能な状態に、メモリを保持するか格納するように構成される。バイナリシステムにおいては、状態は、“０”か“１”かのいずれかと考えられる。他のシステムにおいては、少なくとも幾つかの個々のメモリセルは、二レベルもしくは二状態以上の情報を格納するように構成されてもよい。
【０００３】
例示的なメモリデバイスは、プログラマブル金属化セル（ＰＭＣ）である。これらは、あるいは、導電性ブリッジングＲＡＭ（ＣＢＲＡＭ）、ナノブリッジメモリもしくは電解質メモリとも称されることがある。ＰＭＣは、一対の電流導通電極間に挟まれたイオン導電性材料（例えば、適切なカルコゲナイドもしくは任意の種々の適切な酸化物）を利用し、当該材料は、“スイッチング”材料もしくは“プログラマブル“材料と称されることがある。電極間に印加される適切な電圧は、電流導通スーパーイオン性クラスタもしくは導電性フィラメントを生成することができる。これらは、電極のうちの一方（陰極）からイオン導電性材料を通ってクラスタ／フィラメントを成長させる、イオン導電性材料を通るイオン輸送の結果として生じることがある。クラスタもしくはフィラメントは、電極間の電流導通経路を生成する。電極間に印加される逆の電圧は、実質的にプロセスを逆戻りさせ、それによって導電性経路を除去する。ＰＭＣは、したがって、高抵抗状態（スイッチング材料を通って伸長する導電性ブリッジを欠く状態に対応する）と、低抵抗状態（スイッチング材料を通って伸長する導電性ブリッジを有する状態に対応する）とを含み、当該状態は、お互いに可逆的に交換可能である。
【０００４】
ＰＭＣデバイスの発展に対して幾らかの努力が存在するが、いまだ、改良型メモリセルおよび改良型メモリセルアレイに対する必要性が存在する。したがって、新規のメモリセルおよびメモリセルアレイを開発することが望ましい。
【図面の簡単な説明】
【０００５】
【図１】例示的な一実施形態のメモリセルの断面図である。図１の図は、図２の直線１−１に沿ったものである。
【図２】例示的な一実施形態のメモリセルの断面図である。図２の図は、図１の直線２−２に沿ったものである。
【図３】別の例示的な実施形態のメモリセルの断面図である。図３の図は、図１の図面と類似する断面に沿ったものである。
【図４】例示的な一実施形態のメモリセルアレイの断面図である。図４の図は、図５の直線４−４に沿ったものである。
【図５】例示的な一実施形態のメモリセルアレイの断面図である。図５の図は、図４の直線５−５に沿ったものである。
【図６】幾つかの例示的な実施形態のメモリセルアレイで利用されることがある種々のレベルスタッキング構成の図である。図６の構成は、図４および図５の例示的な実施形態のメモリセルアレイを包含する。
【図７】幾つかの例示的な実施形態のメモリセルアレイで利用されることがある種々のレベルスタッキング構成の図である。
【図８】幾つかの例示的な実施形態のメモリセルアレイで利用されることがある種々のレベルスタッキング構成の図である。
【図９】別の例示的な実施形態のメモリセルアレイの断面図である。図９の図は、図１０の直線９−９に沿ったものである。
【図１０】別の例示的な実施形態のメモリセルアレイの断面図である。図１０の図は、図９の直線１０−１０に沿ったものである。
【発明を実施するための形態】
【０００６】
幾つかの実施形態は新規のメモリセルアーキテクチャを含む。メモリセルは、プログラマブル材料が上方に開放するトレンチ形状で形成されるＰＭＣデバイスであってもよい。ＰＭＣデバイスのさらなる構造（例えば、電極および／もしくはイオンソース材料）は、トレンチ形状における開口内に伸長するように形成されてもよい。これらは、従来の処理で利用されるステップよりもより少ないマスキングステップでＰＭＣデバイスを形成することを可能にすることがある。さらには、ＰＭＣデバイスは、デバイスの幾つかのコンポーネントがトレンチ形状プログラマブル材料内に収納されるという点で、従来のメモリセルと比較して比較的小型であってもよい。これによって、例えば、メモリアレイなどの高集積回路で、本明細書で記述されるＰＭＣデバイスを使用することを可能にすることがある。
【０００７】
例示的実施形態は、図１−図１０を参照して記述される。
【０００８】
図１および図２に関連して、例示的なメモリセル１２は、半導体構造１０の一部として示される。半導体構造は、その上に誘電性材料１４を有する半導体ベース１２を含み、半導体ベース１２は、誘電性材料１４上に導電性ライン１６を有する。
【０００９】
幾つかの実施形態においては、ベース１２は、半導体材料を含んでもよい。例えば、ベース１２は、単結晶シリコンを含むか、単結晶シリコンで実質的に構成されるか、単結晶シリコンで構成されてもよい。当該実施形態においては、ベースは、半導体基板として、もしくは半導体基板の一部として称されてもよい。“半導電性基板”“半導体構造”および“半導体基板”という用語は、半導電性ウェーハ（単独もしくは他の材料を含むアセンブリのいずれか）および半導電性材料層（単独もしくは他の材料を含むアセンブリのいずれか）などのバルク半導電性材料を含むがそのいずれにも限定はされない半導電性材料を含む任意の構造のことを意味する。“基板”という用語は、上述された半導電性基板を含むがそれには限定されない任意の支持構造のことを称する。ベース１２は均質なものとして示されているが、ベースは、幾つかの実施形態においては複数の材料を含んでもよい。例えば、ベース１２は、集積回路作製に関連する一つ以上の材料を含む半導体基板に対応してもよい。当該実施形態においては、当該材料は、一つ以上の耐火金属材料、バリア材料、拡散材料、絶縁体材料などに対応し、および／もしくは、例えば、トランジスタアクセスデバイスなどのさらなる集積回路を含んでもよい。
【００１０】
誘電性材料１４は、任意の適切な組成もしくは組成の組み合わせを含み、幾つかの実施形態においては、シリコン酸化物を含むか、シリコン酸化物で実質的に構成されるか、シリコン酸化物で構成されてもよい。
【００１１】
導電性ライン１６は、図１の断面に平行かつ、図２の断面に直交する軸５に沿って伸長する。示された実施形態においては、導電性ライン１６は、ラインの側壁および下部に沿って伸長するバリア１７、バリア１７上のコア１９、コア１９上の別のバリア２１を含む。コア１９は、任意の適切な材料を含み、幾つかの実施形態においては、銅を含むか、銅で実質的に構成されるか、銅で構成されてもよい。バリア層１７および２１は、銅マイグレーションに対するバリアであって、任意の適切な材料を含んでもよい。例えば、バリア層１７および２１は、コバルト、タンタルおよびルテニウムのうちの一つ以上を含んでもよい。幾つかの実施形態においては、バリア層のうちの一方もしくは双方は、コバルト、タングステンおよびリンの混合物を含んでもよい。幾つかの実施形態においては、コア１９は、マイグレーションする組成を有さない導電性材料（例えば、コアは、タングステン、チタン、プラチナなどの銅以外の金属で構成されてもよい）を含んでもよく、幾つかの実施形態においては、バリア層１７および２１は省略されてもよい。
【００１２】
導電性ライン１６は、メモリセル１２の電極に対応する領域１８を含む。導電性ラインは、メモリセルの電極と電気的に結合されうる配線コンポーネントの一例である。他の実施形態においては、他の配線コンポーネントが、導電性ラインの代わり、もしくは導電性ラインに加えて使用されてもよい。さらには、導電性ラインは、電極１８を含むように示されているが、他の実施形態においては、電極は、例えば、選択デバイス（例えば、ダイオードもしくはオボニック閾値スイッチ）などの別の電気的コンポーネントによってラインから間隔を開けられてもよい。
【００１３】
誘電性材料２０は、図２に示されるように、導電性ライン１６の側壁に沿っている。誘電性材料２０は、任意の適切な組成を含み、幾つかの実施形態においては、二酸化シリコンを含んでもよい。誘電性材料２０は、幾つかの実施形態においては、誘電性材料１４と同一の組成であってもよいし、他の実施形態においては、誘電性材料１４と異なる組成であってもよい。導電性ライン１６は、例えば従来のダマシン処理もしくは他の既知の方法によって、誘電性材料２０内に伸長するように形成されてもよい。
【００１４】
プログラマブル材料２２は、電極１８上にある。プログラマブル材料は、（図１に示されるように）トレンチ形状であって、その中に画定される開口２３を有する。図１および図２の実施形態においては、トレンチ形状プログラマブル材料２２は、図２に示される軸７の方向に沿って伸長するトラフを形成する。当該トラフは、軸５（図１）の方向に直交、もしくは換言すると、ライン１６に直交して伸長する。
【００１５】
イオンソース材料２４は、トレンチ形状材料２２によって画定される開口２３内にある。イオンソース材料は、プログラマブル材料２２に直接相対する。示された実施形態においては、イオンソース材料は、開口２３を部分的にのみ充填し、イオンソース材料上に開口の残存部分を残す。
【００１６】
導電性ライン２６は、イオンソース材料上かつ開口２３内にある。
【００１７】
示された実施形態においては、導電性ライン２６は、ラインの側壁および下部に沿って伸長する導電性バリア２７、バリア２７上のコア２９、コア２９上の別のバリア３１を含む。コア２９は、任意の適切な材料を含み、幾つかの実施形態においては、銅を含むか、銅で実質的に構成されるか、銅で構成されてもよい。バリア層２７および３１は、銅マイグレーションに対するバリアおよび／もしくはイオンソース材料に対するバリアであって、任意の適切な材料を含んでもよい。例えば、バリア層２７および３１は、コバルト、タンタルおよびルテニウムのうちの一つ以上を含んでもよい。幾つかの実施形態においては、バリア層のうちの一方もしくは双方は、コバルト、タングステンおよびリンの混合物を含んでもよい。幾つかの実施形態においては、コア２９は、マイグレーションする組成を有さない導電性材料を含んでもよく（例えば、コアは、銅以外の材料で構成されてもよい）、幾つかの実施形態においては、バリア層２７および３１は省略されてもよい。
【００１８】
導電性ライン２６は、メモリセル１２の電極に対応する領域２８を含む。電極１８および２８は、幾つかの実施形態においては、其々第一および第二の電極と称されてもよい。電極２８は、ライン２６によって含まれるように示されているが、他の実施形態においては、電極は、例えば、選択デバイス（例えば、ダイオードもしくはオボニック閾値スイッチ）などの別の電気的コンポーネントによってライン２６から間隔を開けられてもよい。
【００１９】
電極１８は、隣接するプログラマブル材料２２に相対する電気化学的にアクティブな表面を含んでもよい。任意の適切な電気化学的にアクティブな材料は、例えば、銅、銀、銅および銀のうちの少なくとも一つを含む合金などの、表面に沿って利用されてもよい。対照的に、電極２８は、イオンソース材料２４に相対する電気化学的に非アクティブな表面を含んでもよい。電気化学的に非アクティブな表面は、任意の適切な導電性組成もしくは組成の組み合わせを含んでもよいし、例えば、一つ以上の種々の金属（例えば、チタン、タンタル、ルテニウム、タングステン、プラチナ、混合金属合金など）および金属含有化合物（例えば、金属窒化物、金属カーバイド、金属シリサイドなど）を含むか、一つ以上の種々の金属および金属含有化合物で実質的に構成されるか、一つ以上の種々の金属および金属含有化合物で構成されてもよい。
【００２０】
プログラマブル材料２２は、固体、ゲルもしくは任意の他の適切な相であって、カルコゲナイドタイプ材料（例えば、アンチモン、テルル、硫黄およびセレンのうちの一つ以上と組み合わせられたゲルマニウムを含む材料）、酸化物（例えば、酸化ジルコニウム、酸化チタン、酸化ハフニウム、酸化アルミニウム、酸化タングステン、酸化シリコンなど）および／もしくは任意の他の適切な材料を含んでもよい。プログラマブル材料は、メモリセルの動作中に電極１８とイオンソース材料２４との間に少なくとも一つの導電性ブリッジを可逆的に保持する。具体的には、プログラマブル材料は、メモリセルをプログラムするために、高抵抗状態と低抵抗状態との間で可逆的にスイッチされてもよい。プログラマブル材料は、導電性ブリッジがプログラマブル材料内に保持されるとき低抵抗状態にあり、導電性ブリッジがプログラマブル材料に連続的でないときに高抵抗状態にある。導電性ブリッジは、電極１８と電極２８との間に第一の極性の適切な電界を提供することによって形成され、イオンソース材料２４からプログラマブル材料２２内へのイオンマイグレーションを引き起こし、それによって、当該導電性ブリッジに対応する一つ以上のフィラメントを生成する。導電性ブリッジは、電極１８と電極２８との間に、第一の極性とは逆の第二の極性の電界を提供することによって除去され、導電性ブリッジの材料が当該導電性ブリッジを効率的に分解するために分散される。
【００２１】
イオンソース材料２４は、プログラマブル材料２２にわたって導電性ブリッジを最終的に形成するイオンを引き起こす。イオンソース材料は、任意の適切な組成もしくは組成の組み合わせを含み、幾つかの実施形態においては、銅および銀のうちの一方もしくは双方を含み、それによって、導電性ブリッジの形成用の銅カチオンおよび／もしくは銀カチオンを引き起こすために構成されてもよい。例えば、イオンソース材料は、銅およびテルルの組み合わせを含んでもよい。イオンソース材料は、導電性であるが、図面を簡略化するために、図１および図２においては網目で示されていない。
【００２２】
図１および図２の実施形態においては、イオンソース材料２４および第二の電極２８の双方は、トレンチ形状構造プログラマブル材料２２における開口内に全体が含まれる。他の実施形態においては、イオンソース材料は当該開口内にない（例えば、図３は、イオンソース材料がプログラマブル材料のトレンチ形状構造内の開口内にない一実施形態を示す）か、上部電極は当該開口内にない（例えば、幾つかの実施形態においては、イオンソース材料は、プログラマブル材料のトレンチ形状構造内の開口を全体として充填してもよい）可能性がある。
【００２３】
構造１０は、プログラマブル材料２２のトレンチ形状の外部側壁に沿って誘電性材料３４を含む。誘電性材料３４は、当該側壁に沿ってライナーとして構成される。幾つかの実施形態においては、誘電性材料は高いｋを有する材料を含み、例えば、シリコン窒化物を含むか、シリコン窒化物で実質的に構成されるか、シリコン窒化物で構成されてもよい。“高いｋを有する”誘電性材料は、３．９よりも大きい誘電率を有する、換言すると、二酸化シリコンの誘電率よりも大きい誘電率を有する任意の誘電性材料である。
【００２４】
誘電性材料３４は、メモリセルに沿って横方向のバリアを形成し、メモリセルの横方向かつ外側へのメモリセルのコンポーネントのマイグレーションを妨げるためのバリアであってもよい。例えば、誘電性材料３４は、イオンソース材料２４が銅およびテルルの組み合わせを含む実施形態において、テルルおよび／もしくは銅のマイグレーションに対するバリアであってもよい。幾つかの実施形態においては、材料１７、２１、２７および３１は、導電性バリア材料と考えられ、材料３４は、電気的に絶縁性のバリア材料と考えられてもよい。メモリセルの領域は、導電性および電気的に絶縁性のバリア材料によってカプセル化され、当該領域は、それによって外側へとコンポーネントをマイグレーションさせるおよび／もしくはそれらの中にコンポーネントをマイグレーションさせることから保護されてもよい。
【００２５】
別の誘電性材料３６は、誘電性材料３４の外側に横方向に提供される。幾つかの実施形態においては、誘電性材料３６は、低いｋを有する材料（“低いｋを有する”誘電性材料とは、二酸化シリコンの誘電率以下の誘電率を有する誘電性材料である）を含み、例えば、二酸化シリコン、真空および気体のうちの一つ以上を含んでもよい。例えば、誘電性材料３６は、多孔性二酸化シリコンを含み、および／もしくは材料３４の隣接するライナー間の間隙に対応してもよい。
【００２６】
構造１０は、高いｋを有する誘電性材料３４と組み合わせて利用される、低いｋを有する誘電性材料３６を含むものとして示されているが、幾つかの実施形態においては、低いｋを有する材料３６は省略されて、高いｋを有する誘電性材料３４に置換されてもよいし、その逆であってもよい。
【００２７】
図１および図２の実施形態は、プログラマブル材料２２と第二の電極２８との間にイオンソース材料２４を有する。他の実施形態においては、イオンソース材料は、プログラマブル材料と第一の電極との間に提供されてもよい。図３は、プログラマブル材料がイオンソース材料と第一の電極との間にある例示的な一実施形態のメモリセル１２ａを示す構造１０ａを示す。図１および図２の実施形態を記述するために上記で使用されたものと類似の参照番号は、適切な場合、図３の実施形態を記述するために使用される。
【００２８】
構造１０ａは、材料３４のライナー間の開口の下部、かつ、下部電極１８の上部表面に直接相対して提供されたイオンソース材料２４を有する。プログラマブル材料２２のトレンチ形状構造は、イオンソース材料２４に直接相対してその上に形成され、上部電極２８は、トレンチ形状構造における開口内に形成される。
【００２９】
図３の実施形態は、プログラマブル材料２２に直接相対する電極２８の電気化学的にアクティブな表面を含み、イオンソース材料２４に直接相対する電極１８の電気化学的に非アクティブな表面を含んでもよい。即ち、電極１８および２８の電気化学的活性は、図１および図２の実施形態に対して、図３の実施形態において逆にされてもよい。
【００３０】
図４および図５は、メモリセルのアレイの例示的な一実施形態を含む構造５０を示す。図１−図３の実施形態を記述するために上記で使用されたものと類似の参照番号が、適切な場合、図４および図５の実施形態を記述するために使用される。
【００３１】
構造５０は、３つの異なるレベルＬ１−Ｌ３に配列された複数のメモリセル５２を含む。レベルＬ１内のメモリセルは、セル５２１とラベルされ、レベルＬ２内のメモリセルはセル５２２とラベルされ、レベルＬ３内のメモリセルは、セル５２３とラベルされる。示されたメモリセルは、図３のセル１２ａと類似する。他の実施形態においては、図１および図２のセル１２に類似するセルが使用されてもよい。
【００３２】
各レベルは一対の導電性ライン１６および２６を含む。導電性ラインは、示された実施形態においては、隣接するレベル間で共有され、それによって、３つのレベルが存在するとしても４つの導電性ラインのみが存在する。最低のラインは１６１とラベルされ、メモリセル５２１用の下部電極を含む。次のレベルのラインは２６１とラベルされ、メモリセル５２１用の上部電極およびメモリセル５２２用の下部電極を含む。次のレベルのラインは１６２とラベルされ、メモリセル５２２用の上部電極およびメモリセル５２３用の下部電極を含む。最後に、最高レベルのラインは２６２とラベルされ、メモリセル５２３用の上部電極を含む。
【００３３】
交互のラベル１６および２６は、メモリセルに対するラインの配置の記述を補助するために使用され、１６とラベルされたラインと２６とラベルされたラインとの間の組成上の相違を示すために使用されるのではない。ライン２６は、図１−図３と一致するように材料２７、２９および３１を含むように示され、ライン１６は、当該図面と一致するように材料１７、１９および２１を含むように示される。しかしながら、図１−図３に関連して上述されたように、材料２７、２９および３１は、材料１７、１９および２１と同一であってもよい。従って、１６とラベルされたラインは、幾つかの実施形態においては、２６とラベルされたラインと組成上同一であってもよい。ライン１６は、第一の方向に沿って伸長し、ライン２６は、第一の方向と交差する第二の方向に沿って伸長し、ライン２６はライン１６と重複する。メモリセル５２は、ライン２６がライン１６と重複する交点で形成される。
【００３４】
示された実施形態においては、メモリセル５２のプログラマブル材料２２は、ライン１６に実質的に直行して伸長するトレンチ形状構造として構成され、ライン２６は、当該トレンチ形状構造における開口内に全体として含まれる。メモリセル５２は、ライン１６および２６の重複セグメント間に直接存在するプログラマブル材料２２の領域とイオンソース２４を含む。
【００３５】
示された実施形態においては、イオンソース材料２４は、プログラマブル材料２２を含むトレンチ形状構造下に直接存在し、当該トレンチ形状構造と同一の広がりを有する複数のラインを形成する。
【００３６】
誘電性材料３４を含む構造は、示された実施形態においてはメモリセル５２に隣接し、イオンソース材料２４のラインの側面に全体として沿っている。当該構造はライナーと称されてもよい。示された実施形態においては、低いｋを有する誘電性材料３６は、誘電性材料３４の隣接するライナー間に提供される。前述されたように、幾つかの実施形態においては、誘電性材料３４は、高いｋを有する誘電性材料（シリコン窒化物など）を含み、低いｋを有する誘電性材料は、二酸化シリコンおよび気体のうちの一方もしくは双方を含んでもよい。幾つかの実施形態においては、低いｋを有する誘電性材料３６は省略されて、高いｋを有する誘電性材料３４は、隣接するメモリセル間の間隙に全体にわたって伸長してもよいし、その逆であってもよい。
【００３７】
より低いライン１６１は、導電性相互接続５４を通って外部回路５６へと電気的に結合されるように示される。導電性相互接続は、任意の適切な材料を含み、幾つかの実施形態においては、例えばタングステンなどの金属を含んでもよい。外部回路５６は、ライン１６１に隣接するメモリセルから読み出す、および／もしくはライン１６１に隣接するメモリセルへと書き込むために利用されてもよい。他のライン１６２、２６１および２６２は、類似の回路に対して電気的に接続されてもよい。動作においては、個々のメモリセルの各々は、導電性ラインの組み合わせを通って一意的にアドレスされてもよい。
【００３８】
示されたレベルＬ１−Ｌ３は、メモリアレイの複数の垂直レベルもしくは層を表す。各垂直レベルは、プログラマブル材料２２の上方に開放するトレンチ構造下に下部を有し、下部とは逆の上部を有するものと考えられてもよい。レベルＬ１−Ｌ３の上部は、Ｔ１−Ｔ３とラベルされ、当該レベルの下部は、Ｂ１−Ｂ３とラベルされる。”上部”“下部”という用語は、メモリセルのトレンチ形状プログラマブル材料に対するメモリセルの方向を定義し、メモリアレイの種々のレベルの垂直方向を比較するための用語を提供するために使用される。メモリセルの“下部”は、トレンチ形状プログラマブル材料の閉端に隣接するメモリセルの一部であって、“上部”は、当該トレンチの開放端に隣接するメモリセルの一部である。以下に続く議論から明らかになるように、メモリセルは、時には、“上部”下に“下部”が配置され、時には、“上部”上に“下部”が配置されてもよい。
【００３９】
レベルＬ１−Ｌ３の各々は、そこに含まれるメモリセルの“上部”と“下部”との間に垂直配置を有し、当該垂直配置は、レベルの下部から上部へと伸長する矢印（例えば、Ｂ１からＴ１へと伸長する矢印）で示される。示された実施形態においては、各レベルは他と同一の垂直配置を有する（具体的には、各レベルの“上部”は“下部”の垂直上にある）。図６−図８は、幾つかの実施形態において使用されうるメモリアレイ内のレベルの垂直配置の幾つかの例示的な実施形態を図示する。
【００４０】
図６は、図４および図５の実施形態に存在するのと同一の垂直配置を示す。特に、全レベルは、同一方向に方向づけられ、“下部”上の“上部”を有し、レベルの“下部”が直下のレベルの“上部”と重複するように、レベルは垂直に重複する。
【００４１】
図７は、垂直メモリセルレベルが、絶縁性レベル（Ｉ１およびＩ２）によってお互いから間隔を開けられ、それによって、メモリセルレベルがお互いに垂直に重複しないことを除いて、図６の実施形態と類似する一実施形態を示す。絶縁性レベルは、任意の適切な誘電性材料を含み、幾つかの実施形態においては、二酸化シリコンを含んでもよい。
【００４２】
図８は、垂直メモリセルレベルが絶縁性レベル（Ｉ１およびＩ２）によってお互いから間隔を開けられ、メモリセルレベルのうちの幾つかが他に対して反転された（具体的には、メモリセルレベルＬ１およびＬ３は“下部”上の“上部”を有するように配置され、メモリセルレベルＬ２は“上部”上の“下部”を有するように配置される）一実施形態を示す。図８は、種々のメモリセルレベル間の絶縁性レベルＩ１およびＩ２を示すが、他の実施形態においては、当該絶縁性レベルは省略されてもよい。
【００４３】
図９および図１０は、メモリセルアレイの別の例示的実施形態を含む構造８０を示す。
【００４４】
構造８０は、複数のメモリセル８２を含む。示されたメモリセルは、図１および図２のセル１２と類似する。他の実施形態においては、図３のセル１２ａに類似するセルが使用されてもよい。
【００４５】
メモリセルは、プログラマブル材料２２のトレンチ形状構造を含み、トレンチ形状によって画定された開口内のイオンソース材料２４を含む。トレンチ形状構造は、より低い導電性ライン１６とより高い導電性ライン２６との間に伸長する複数の間隔をあけられたペデスタル（柱脚）を形成する。イオンソース材料２４は、間隔をあけられたペデスタル内に全体として含まれる。
【００４６】
示された実施形態においては、誘電性材料３６はペデスタル８４の横方向の周囲に全体として沿っている。誘電性材料３４が隣接するペデスタル８４間の間隙に全体としてわたって伸長するように、誘電性材料３６（図４および図５）は、図９および図１０の実施形態から省略される。他の実施形態においては、誘電性材料３６は、図４および図５に関連して上述された実施形態に類似する隣接する誘電性材料ライナー間の領域に含まれる可能性がある。
【００４７】
上述されたメモリセルおよびアレイは、電子システムに組み込まれてもよい。当該電子システムは、例えば、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、アプリケーション専用モジュールで使用されてもよいし、マルチレイヤ、マルチチップモジュールを含んでもよい。電子システムは、例えば、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機など任意の広範囲のシステムであってもよい。
【００４８】
図面における種々の実施形態の具体的な方向は、例示の目的のためだけのものであり、実施形態は、幾つかの用途においては、示された方向に対して回転されてもよい。本明細書で提供された記述およびそれに続く請求項は、構造が図面の特定の方向にあるか否か、当該方向に対して回転されているか否かに関わらず、種々の特徴の間の記述された関係を有する任意の構造に関連する。
【００４９】
添付の図面の断面図は、断面平面内のフィーチャだけを示し、図面を簡略化するために、断面平面より後ろの材料は示していない。
【００５０】
ある構造が別の構造の“上”もしくは“相対して”いるものとして上記で称されるとき、他の構造上に直接存在してもよいし、中間構造が存在してもよい。対照的に、ある構造が別の構造の“直接上”もしくは“直接相対して”いるものとして称されるとき、中間構造は存在しない。ある構造が別の構造に対して“接続される”か“結合される”ものとして称されるとき、他の構造に直接接続されるか結合されてもよいし、中間構造が存在してもよい。対照的に、ある構造が別の構造に対して“直接接続される”か“直接結合される”ものとして称されるとき、中間構造は存在しない。
【００５１】
幾つかの実施形態においては、メモリセルは、第一の電極と、第一の電極上のトレンチ形状プログラマブル材料構造とを含む。トレンチ形状は、その中に開口を画定する。プログラマブル材料は、導電性ブリッジを可逆的に保持するように構成される。メモリセルは、導電性ブリッジがプログラマブル材料内に保持されるとき低抵抗状態にあり、導電性ブリッジがプログラマブル材料内にないとき高抵抗状態にある。イオンソース材料は、プログラマブル材料に直接相対している。第二の電極は、トレンチ形状プログラマブル材料によって画定された開口へと伸長する。
【００５２】
幾つかの実施形態においては、メモリセルは、第一の電極と、第一の電極上のトレンチ形状プログラマブル材料構造とを含む。トレンチ形状は、その中に開口を画定する。プログラマブル材料は、導電性ブリッジを可逆的に保持するように構成される。メモリセルは、導電性ブリッジがプログラマブル材料内に保持されるとき低抵抗状態にあり、導電性ブリッジがプログラマブル材料内にないとき高抵抗状態にある。イオンソース材料は、トレンチ形状プログラマブル材料構造によって画定された開口内に全体として含まれる。第二の電極は、イオンソース材料上にある。
【００５３】
幾つかの実施形態においては、メモリセルのアレイは、第一の方向に沿って伸長する第一の導電性ラインと、第一のライン上の複数のトレンチ形状プログラマブル材料構造とを含む。トレンチ形状構造は、第一の方向と交差する第二の方向に沿って伸長する。個々のトレンチ形状構造は、その中に画定された開口を有する。プログラマブル材料は、低抵抗状態と高抵抗状態との間でメモリセルを遷移させるために、個々のメモリセル内で導電性ブリッジを可逆的に保持するように構成される。イオンソース材料は、個々のメモリセルによって含まれ、プログラマブル材料に直接相対する。第二の導電性ラインは、トレンチ形状プログラマブル材料構造によって画定された開口へと伸長する。個々のメモリセルは、第一および第二のラインの直接間にあるプログラマブル材料およびイオンソース材料の領域を含む。
【図１】
0006007255.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0006007255.tif 000010
【図１０】
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