(57)【特許請求の範囲】
【請求項１】
ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、
前記バイポーラトランジスタは、
コレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と
前記エミッタ層に電気的に接続されたエミッタ配線と、
前記エミッタ配線を覆うように形成され、前記エミッタ配線を露出する開口を有するパッシベーション膜と、
前記開口を埋め込むように前記パッシベーション膜上に形成され、前記エミッタ配線を介して前記エミッタ層と電気的に接続されたバンプと
を備え、
前記開口は、前記エミッタ層に対して、平面視的に前記エミッタ層と前記開口内の領域とが重なる面積の、前記エミッタ層の面積に対する重なり割合が１／２未満となる第１配置と、前記第１配置に対して前記エミッタ層から離れる方向にずらされて、前記エミッタ層の端部が、前記バンプと前記パッシベーション膜とが平面視的に重なっている領域に位置する第２配置との間の位置に配置された、半導体装置。
【請求項２】
前記開口は、前記エミッタ層に対して、前記重なり割合が１／４未満となる第３配置と、前記第２配置との間の位置に配置された、請求項１記載の半導体装置。
【請求項３】
前記エミッタ層は幅をもって延在し、
前記バンプは、前記エミッタ層に対して、前記エミッタ層の重心から、前記エミッタ層が延在する長手方向に離れた位置に前記バンプの重心が平面視的に位置するように配置された、請求項１または２に記載の半導体装置。
【請求項４】
前記エミッタ配線は前記エミッタ層の全体を覆うように形成された、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記開口に位置する前記エミッタ配線に電気的に接続され、前記パッシベーション膜上に形成された再配線を備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、
前記バイポーラトランジスタは、
コレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と
前記エミッタ層に電気的に接続されたエミッタ配線と、
前記エミッタ配線に接続された再配線と、
前記再配線を覆うように形成され、前記エミッタ配線を露出する開口を有する絶縁膜と、
前記開口を埋め込むように前記絶縁膜上に形成され、前記エミッタ配線を介して前記エミッタ層と電気的に接続されたバンプと
を備え、
前記開口は、前記エミッタ層に対して、平面視的に前記エミッタ層と前記開口内の領域とが重なる面積の、前記エミッタ層の面積に対する重なり割合が１／２未満となる第１配置と、前記第１配置に対して前記エミッタ層から離れる方向にずらされて、前記エミッタ層の端部が、前記バンプと前記絶縁膜とが平面視的に重なっている領域に位置する第２配置との間の位置に配置された、半導体装置。
【請求項７】
前記バンプはピラーバンプを含む、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記ピラーバンプは、
前記エミッタ配線に接続される金属層と、
前記金属層に接するように形成されたメタルポストと、
前記メタルポストに接するように形成されたハンダと
を少なくとも含む、請求項７記載の半導体装置。
【請求項９】
前記バイポーラトランジスタを実装する実装基板を備え、
前記バンプは前記実装基板に接続された、請求項１〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラトランジスタが適用されている。この種のバイポーラトランジスタは、ＨＢＴ（Hetero  junction  Bipolar  Transistor）と称されている。【０００３】
ここで、そのようなバイポーラトランジスタを備えた半導体装置の一例について説明する。図２７、図２８および図２９に示すように、バイポーラトランジスタでは、半絶縁性ＧａＡｓ基板１０１に接するようにサブコレクタ層１０２が形成され、そのサブコレクタ層１０２に接するように、コレクタ層１０３が形成されている。コレクタ層１０３に接するように、ベース層１０４が形成され、そのベース層１０４に接するように、エミッタ層１０５が形成されている。【０００４】
エミッタ層１０５に接するように、エミッタ電極１０６が形成されている。ベース層１０４に接するようにベース電極１０７が形成されている。サブコレクタ層１０２に接するようにコレクタ電極１０８が形成されている。エミッタ電極１０６、ベース電極１０７およびコレクタ電極１０８等を覆うように、第１絶縁膜１０９が形成されている。【０００５】
第１絶縁膜に接するように、第１配線１１１ａ、１１１ｂ、１１１ｃが形成されている。第１絶縁膜１０９に形成された第１開口１１０を介して、第１配線１１１ａは、エミッタ電極１０６に電気的に接続され、第１配線１１１ｂは、ベース電極１０７に電気的に接続され、第１配線１１１ｃは、コレクタ電極１０８に電気的に接続される。第１配線１１１ａ、１１１ｂ、１１１ｃを覆うように、第２絶縁膜１１２が形成されている。【０００６】
第２絶縁膜に接するように第２配線１１４が形成されている。第２配線１１４は、第２絶縁膜１１２に形成された第２開口１１３を介して、エミッタ電極１０６に電気的に接続されている。第２配線１１４を覆うようにパッシベーション膜１１５が形成されている。【０００７】
パッシベーション膜１１５に接するように、ピラーバンプ１２０が形成されている。ピラーバンプ１２０は、アンダーバンプメタル１１７、メタルポスト１１８およびハンダ１１９の積層構造とされる。ピラーバンプ１２０は、パッシベーション膜１１５に形成された第３開口１１６を介して第２配線１１４に電気的に接続されている。第３開口１１６は、第３開口１１６の領域内にバイポーラトランジスタの全体が位置するように形成されている。従来のバイポーラトランジスタは、上記のように構成される。【０００８】
従来のバイポーラトランジスタを備えた半導体装置では、第３開口１１６の領域内にバイポーラトランジスタの全体が配置されていることで、エミッタ層１０５の直上に、エミッタ電極１０６、第１配線１１１ａおよび第２配線１１４を介してピラーバンプ１２０が位置することになる。【０００９】
これにより、バイポーラトランジスタにおいて発熱源となる、エミッタ層１０５の直下のコレクタ層１０３等の直上に、ピラーバンプ１２０が配置されていることになり、エミッタ層１０５の直下のコレクタ層１０３等からピラーバンプ１２０までの距離がほぼ最短距離になって、熱抵抗を小さくすることができる。その結果、バイポーラトランジスタにおいて発生する熱を、ピラーバンプ１２０に効果的に放熱させて、バイポーラトランジスタの接合温度の上昇を抑制することができる。【００１０】
なお、バンプとして、スタッドバンプがバイポーラトランジスタの直上に配置された半導体装置を開示した文献の一例として、特開２００３−７７９３０号公報（特許文献１）がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−７７９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、従来のバイポーラトランジスタでは、エミッタ層１０５の直上にピラーバンプ１２０を配置することによって、熱抵抗を小さくすることができる。しかしながら、この構造では、高温のもとでバイポーラトランジスタに通電することによって長期信頼性を評価する際に問題が生じることが、発明者らによって確認された。【００１３】
すなわち、エミッタ層等（ＧａＡｓ層）の熱膨張率（熱膨張係数）と、ピラーバンプの熱膨張率（熱膨張係数）との差に起因する熱応力がエミッタ層等内に生じ、その熱応力によって、バイポーラトランジスタの電流増幅率が、極めて短時間で低下してしまうことが判明した。【００１４】
たとえば、ピラーバンプを接続する構造として、バイポーラトランジスタをＰＣＢ（Printed  Circuit  Board）基板などの実装基板にフェースダウン実装させた構造では、温度１５０℃以上の環境の下で２０〜５０ｋＡ／ｃｍ2の電流が流れると、バイポーラトランジスタの電流増幅率が極めて短い時間で劣化してしまう。【００１５】
具体的には、フェースダウン実装させた構造では、ピラーバンプを有していないバイポーラトランジスタを、通常のワイヤボンディングによって外部との電気的な接続を図るフェースアップ実装させた構造と比較して、同じ条件下で環境試験を行った場合に、信頼性寿命は１／１０から１／１００に短縮されてしまう。【００１６】
本発明は、上記問題点を解決するためになされたものであり、その目的は、熱抵抗の増大を抑制しながら、熱応力を緩和することができるバイポーラトランジスタを備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明に係る半導体装置は、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、バイポーラトランジスタは、コレクタ層とベース層とエミッタ層とエミッタ配線とパッシベーション膜とバンプとを備えている。ベース層はコレクタ層上に形成されている。エミッタ層はベース層上に形成されている。エミッタ配線は、エミッタ層に電気的に接続されている。パッシベーション膜は、エミッタ配線を覆うように形成され、エミッタ配線を露出する開口を有する。バンプは、開口を埋め込むようにパッシベーション膜上に形成され、エミッタ配線を介してエミッタ層と電気的に接続されている。開口は、エミッタ層に対して、平面視的にエミッタ層と開口内の領域とが重なる面積の、エミッタ層の面積に対する重なり割合が１／２未満となる第１配置と、第１配置に対してエミッタ層から離れる方向にずらされて、エミッタ層の端部が、バンプとパッシベーション膜とが平面視的に重なっている領域に位置する第２配置との間の位置に配置されている。【００１８】
本発明に係る半導体装置によれば、開口は、エミッタ層に対して、重なり割合が１／２未満となる第１配置と、エミッタ層の端部が、バンプとパッシベーション膜とが平面視的に重なっている領域に位置する第２配置との間の位置に配置されている。これにより、熱抵抗の増大を抑制しながら熱応力を緩和させることができる。【００１９】
開口は、エミッタ層に対して、重なり割合が１／４未満となる第３配置と、第２配置との間の位置に配置されていることが好ましい。【００２０】
これにより、効果的に熱応力を緩和させることができる。
具体的な配置として、エミッタ層は幅をもって延在し、バンプは、エミッタ層に対して、エミッタ層の重心から、エミッタ層が延在する長手方向に離れた位置にバンプの重心が平面視的に位置するように配置されていることが好ましい。【００２１】
また、エミッタ配線はエミッタ層の全体を覆うように形成されていることが好ましい。
これにより、熱抵抗の低減に寄与することができる。【００２２】
さらに、開口に位置するエミッタ配線に電気的に接続され、パッシベーション膜上に形成された再配線を備えていることが好ましい。【００２３】
これにより、再配線に接続されるパッド等の配置の自由度を上げることができる。
本発明に係る他の半導体装置は、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置であって、バイポーラトランジスタは、コレクタ層とベース層とエミッタ層とエミッタ配線と再配線と絶縁膜とバンプとを備えている。ベース層は、コレクタ層上に形成されている。エミッタ層は、ベース層上に形成されている。エミッタ配線は、エミッタ層に電気的に接続されている。再配線はエミッタ配線に接続されている。絶縁膜は、再配線を覆うように形成され、エミッタ配線を露出する開口を有する。バンプは、開口を埋め込むように絶縁膜上に形成され、エミッタ配線を介してエミッタ層と電気的に接続されている。開口は、エミッタ層に対して、平面視的にエミッタ層と開口内の領域とが重なる面積の、エミッタ層の面積に対する重なり割合が１／２未満となる第１配置と、第１配置に対してエミッタ層から離れる方向にずらされて、エミッタ層の端部が、バンプと絶縁膜とが平面視的に重なっている領域に位置する第２配置との間の位置に配置されている。【００２４】
本発明に係る他の半導体装置によれば、開口は、エミッタ層に対して、重なり割合が１／２未満となる第１配置と、エミッタ層の端部が、バンプと絶縁膜とが平面視的に重なっている領域に位置する第２配置との間の位置に配置されている。これにより、熱抵抗の増大を抑制しながら熱応力を緩和させることができる。【００２５】
バンプの具体的な種類としては、バンプはピラーバンプを含むことが好ましい。
この場合には、ピラーバンプは、エミッタ配線に接続される金属層と、金属層に接するように形成されたメタルポストと、メタルポストに接するように形成されたハンダとを少なくとも含むことが好ましい。【００２６】
さらに、バイポーラトランジスタを実装する実装基板を備え、バンプは実装基板に接続されていることが好ましい。【００２７】
これにより、バイポーラトランジスタの熱膨張率と実装基板の熱膨張率との差に起因する熱応力を緩和させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、図１に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、バイポーラトランジスタに対するピラーバンプの配置と熱応力との関係を示すグラフである。
【図６】同実施の形態において、エミッタ層と第３開口との配置関係を模式的に示す第１の平面図である。
【図７】同実施の形態において、エミッタ層と第３開口との配置関係を模式的に示す第２の平面図である。
【図８】同実施の形態において、エミッタ層と第３開口との配置関係を模式的に示す第３平面図である。
【図９】同実施の形態において、エミッタ層と第３開口との配置関係を模式的に示す第４の平面図である。
【図１０】同実施の形態において、変形例に係る半導体装置の平面図である。
【図１１】同実施の形態において、図１０に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の断面図である。
【図２７】従来の半導体装置の平面図である。
【図２８】図２７に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。
【図２９】図２７に示す断面線ＸＸＩＸ−ＸＸＩＸにおける断面図である。
【発明を実施するための形態】
【００２９】
実施の形態１
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第１例について説明する。
【００３０】
図１、図２、図３および図４に示すように、バイポーラトランジスタＢＴを備えた半導体装置では、半絶縁性ＧａＡｓ基板１の表面に接するようにサブコレクタ層２（ｎ型ＧａＡｓ、Ｓｉ濃度：５×１０18ｃｍ-3、膜厚：０．６μｍ）が形成されている。サブコレクタ層２に接するように、コレクタ層３（ｎ型ＧａＡｓ、Ｓｉ濃度：５×１０15ｃｍ-3、膜厚：１．０μｍ）が形成されている。コレクタ層３に接するように、ベース層４（ｐ型ＧａＡｓ、Ｃ濃度：４×１０19ｃｍ-3、膜厚：１００ｎｍ）が形成されている。
【００３１】
ベース層４に接するように、メサ形状のエミッタ層５が形成されている。エミッタ層５は、ベース層４側から、ｎ型ＩｎｘＧａ１−ｘＰ層（Ｉｎ組成比ｘ＝０．５、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）、ｎ型ＧａＡｓ層（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）、および、ｎ型ＩｎｘＧａ１−ｘＡｓコンタクト層（Ｉｎ組成比ｘ＝０．５、Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）を、順次積層させた構造とされる。
【００３２】
エミッタ層５に接するように、エミッタ電極６が形成されている。サブコレクタ層２に接するように、コレクタ電極８が形成されている。ベース層４に接するようにベース電極７が形成されている。エミッタ電極６は、ＷＳｉ膜（Ｓｉモル比：０．３、膜厚：０．３μｍ）によって形成されている。ベース電極７は、Ｔｉ膜（膜厚：５０ｎｍ）／Ｐｔ膜（膜厚：５０ｎｍ）／Ａｕ膜（膜厚：２００ｎｍ）を積層することによって形成されている。コレクタ電極８は、ＡｕＧｅ膜（膜厚：６０ｎｍ）／Ｎｉ膜（膜厚：１０ｎｍ）／Ａｕ膜（膜厚：２００ｎｍ）を積層することによって形成されている。
【００３３】
エミッタ電極６、ベース電極７およびコレクタ電極８を覆うように、第１絶縁膜９（ＳｉＮ、膜厚：５０ｎｍ）が形成されている。第１絶縁膜９には、エミッタ電極６等を露出する第１開口１０が形成されている。第１開口１０を介して、エミッタ電極６に電気的に接続される第１配線１１ａ、ベース電極７に電気的に接続される第１配線１１ｂ、コレクタ電極８に電気的に接続される第１配線１１ｃが、第１絶縁膜９に接するようにそれぞれ形成されている。第１配線１１ａ、１１ｂ、１１ｃは、たとえば金膜（Ａｕ、膜厚：１μｍ）から形成されている。
【００３４】
第１配線１１ａ、１１ｂ、１１ｃを覆うように、第２絶縁膜１２（ＳｉＮ、膜厚：１００ｎｍ）が形成されている。第２絶縁膜１２に、第１配線１１ａを露出する第２開口１３が形成されている。第２開口１３を介して第１配線１１ａに電気的に接続される第２配線１４（Ａｕ、膜厚：４μｍ）が、第２絶縁膜１２に接するように形成されている。図１に示すように、第２配線１４は、コレクタ層３、ベース層４およびエミッタ層５を含むバイポーラトランジスタの全体を覆うように形成されている。
【００３５】
第２配線１４を覆うように、パッシベーション膜１５（ＳｉＮ、膜厚：５００ｎｍ）が形成されている。パッシベーション膜１５における所定の領域に、第２配線１４を露出する第３開口１６が形成されている。その第３開口１６を埋め込むとともに、第３開口１６の開口端に沿って位置するパッシベーション膜１５に接するように、ピラーバンプ２０が形成されている。図３および図４に示すように、ピラーバンプ２０は、ＵＢＭ（Under Bump Metal）１７（Ｔｉ、膜厚：１５０ｎｍ）、メタルポスト１８（Ｃｕ、膜厚：５０μｍ）およびハンダ１９（Ｓｎ、膜厚：３０μｍ）の積層構造とされる。なお、メタルポスト１８とハンダ１９の間に、たとえば、Ｎｉなどの相互拡散防止用のバリアメタル層が形成されていてもよい。
【００３６】
ここで、ピラーバンプ２０、第３開口１６、バイポーラトランジスタ（エミッタ層５）の配置関係について詳しく説明する。
【００３７】
図１に示すように、エミッタ層５は矩形のエミッタとされる。長手方向をＸ方向とし、長手方向と直交する方向をＹ方向とすると、エミッタ層５のＹ方向の長さ（幅）は４μｍに設定され、Ｘ方向（長手方向）の長さは２８μｍに設定されている。ピラーバンプ２０のＸ方向の長さＰＸは７５μｍに設定され、Ｙ方向の長さＰＹは７５μｍ〜５００μｍ程度に設定されている。第３開口１６のＸ方向の長さＫＸは５５μｍに設定されている。さらに図３に示すように、第３開口１６は、エミッタ層５に対して、エミッタ層５の長手方向の端部と第３開口１６の開口端とがほぼ一致するように配置されている。
【００３８】
上述したバイポーラトランジスタを備えた半導体装置では、ピラーバンプ２０と、エミッタ層５に電気的に接続された第２配線１４とが接触する第３開口１６が、エミッタ層５の直上に対応する位置から、エミッタ層５の長手方向にずれた位置に配置されている。これにより、バイポーラトランジスタに作用する熱応力を緩和させることができる。このことについて説明する。
【００３９】
熱応力は、エミッタ層５等（ＧａＡｓ層）の熱膨張率と、ピラーバンプ２０の熱膨張率との差に起因することが、発明者らによって確認されている。熱応力と、バイポーラトランジスタＢＴに対するピラーバンプ２０（第３開口１６）の配置との関係をシミュレーションによって評価したグラフを図５に示す。横軸は、エミッタ層の中心（長手方向と幅方向の中央）を原点として、エミッタ層の長手方向に沿った位置を示す。縦軸は、エミッタ層における熱応力を示す。エミッタ層の長さは３０μｍに設定されている。また、エミッタ層の平面視的な面積に対する、エミッタ層と第３開口との平面視的な重なり面積の割合を重なり割合とする。
【００４０】
図５に示すように、まず、比較例として、図２７等に示す従来の半導体装置のように、重なり割合が１００％の場合では、エミッタ層の領域内において、熱応力は、ほぼ一定の分布を示すことがわかる。その状態から、第３開口（ピラーバンプ）をＸ方向（正）にずらして、重なり割合を減じていくと、第３開口が位置する側のエミッタ層の部分（部分Ａ）から、第３開口が位置する側とは反対側に位置するエミッタ層の部分（部分Ｂ）へ、エミッタ層の熱応力は徐々に減少する傾向を示すことがわかる。
【００４１】
すなわち、重なり割合を小さくしていくと、エミッタ層では、Ｘ方向（負）に向かって、熱応力が徐々に減少する傾向を示すことがわかる。しかも、エミッタ層の部分Ａの熱応力も減少しており、重なり割合が７％程度では、比較例の場合よりも、熱応力が約１２％低減されていることがわかる。
【００４２】
発明者らの評価によれば、エミッタ層と第３開口とが平面視的に重なっていても、その重なり割合が１／２（５０％）より低い値では、エミッタ層の端部における熱応力を低減させることができ、重なり割合が１／４（２５％）よりも低い値であれば、より効果的に熱応力を低減することができることが判明した。つまり、熱応力を低減するために、エミッタ層と第３開口とが平面視的に重なっていないことが必要不可欠な構造ではなく、エミッタ層と第３開口とが平面視的に重なっている面積が小さければよいことが判明した。
【００４３】
これは、エミッタ層５の直上にピラーバンプ２０が配置されていない領域ができること、そして、エミッタ層５の直上にピラーバンプ２０が配置されていたとしても、エミッタ層５等が、ピラーバンプ２０との間に介在するパッシベーション膜１５によって覆われる領域ができることで、エミッタ層５等の熱応力を緩和することができるためと考えられる。
【００４４】
さらに、重なり割合が０％では、比較例の場合よりも、熱応力が約２２％低減されていることがわかる。発明者らの評価によれば、重なり割合が０％の場合には、エミッタ層の端部が、ピラーバンプとパッシベーション層とが平面視的に重なっている領域に位置すれば、エミッタ層の応力を低減することができることが判明した。つまり、熱応力を低減するために、エミッタ層とピラーバンプとが平面視的に重なっていないことが必要不可欠な構造ではなく、エミッタ層５とピラーバンプ２０との間にパッシベーション膜１５を介在させることによって熱応力を低減することができることが判明した。
【００４５】
すなわち、エミッタ層５等とピラーバンプ２０とが平面視に重なっている領域では、パッシベーション膜を介在させることで、エミッタ層５等の熱応力を緩和することができると考えられる。
【００４６】
ところで、エミッタ層５から第３開口（ピラーバンプ）をＸ方向（正）にずらすことで、熱応力を低減させることができる一方、エミッタ層５等からピラーバンプ２０までの距離が長くなって、エミッタ層５の直下のコレクタ層３等で発生した熱をピラーバンプ２０まで伝導させるときの熱抵抗が大きくなる。そこで、熱抵抗について検討をする。
【００４７】
エミッタ層とピラーバンプとが平面視的に重ならない配置では、エミッタ層５の直下のコレクタ層３等で発生した熱をピラーバンプ２０まで伝導させるときの熱抵抗が急激に大きくなる。たとえば、エミッタ層の長手方向の端部と第３開口の端部との距離が１８μｍになると、熱抵抗は、従来の場合の約２．６倍に急激に増大し始める。さらに、距離が１８μｍより長くなると、距離の増分に比例する以上に急速に熱抵抗は増大する。
【００４８】
一方、重なり割合が１／２（５０％）よりも低い場合では、エミッタ層５の直下のコレクタ層３等からピラーバンプ２０の第３開口１６の端部までの距離は比較的短くなるため、その間の熱抵抗の増大は回避されることになる。たとえば、エミッタ層と第３開口との重なり割合が７％程度では、熱抵抗は、従来の場合の１．５倍程度にとどまり、比較的緩やかな増大となる。
【００４９】
また、本実施の形態１では、ピラーバンプ２０が電気的に接続する配線として第２配線１４を示したが、この第２配線１４の膜厚が４μｍであるため、厚さ１μｍの第１配線１１ａを電気的に接続する配線として使うよりも、この領域の部分的な熱抵抗が小さくなり、全熱抵抗を低減させるのに有利になる。
【００５０】
発明者らは、この熱応力と熱抵抗の２つのパラメータを検討した結果、以下のような知見を得た。まず、図６に示すように、エミッタ層５と第３開口１６との重なり割合が１／２（５０％）となる配置を配置Ａとし、図７に示すように、重なり割合が１／４（２５％）となる配置を配置Ｂとする。また、図８に示すように、重なり割合が０であって、エミッタ層の長手方向の端部が第３開口の開口端に一致する配置を配置Ｃとする。そして、図９に示すように、重なり割合が０であって、エミッタ層５の長手方向の端部が、ピラーバンプ２０とパッシベーション膜１５とが平面視的に重なっている領域に位置する配置を配置Ｄとする。
【００５１】
そうすると、発明者らは、熱抵抗の増大を抑制しながら熱応力を緩和させるためには、第３開口１６は、エミッタ層５に対して、配置Ａと配置Ｄとの間の位置に配置されていることが望ましく、熱応力をより効果的に低減するためには、第３開口１６は、エミッタ層５に対して、配置Ｂと配置Ｄとの間の位置に配置されていることが望ましいことを見出した。
【００５２】
上述した図１〜図４に示すバイポーラトランジスタは、配置Ｃに対応する。また、重なり割合が７％の場合のバイポーラトランジスタを図１０および図１１に示す。図１０および図１１に示すバイポーラトランジスタは、重なり割合が異なる以外は、図１〜図４に示すバイポーラトランジスタと同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００５３】
上述したバイポーラトランジスタでは、エミッタ層５等の熱応力が緩和されることで、高温のもとで通電することによって長期信頼性を評価する際に、バイポーラトランジスタの電流増幅率が、短時間で低下してしまうのを防止することができ、バイポーラトランジスタを備えた半導体装置の信頼性を向上させることができる。
【００５４】
また、第３開口１６が、エミッタ層５の直上に対応する位置から、エミッタ層５の長手方向にずれた位置に配置されることで、バイポーラトランジスタの専有面積が、比較例の場合に比べて増大することになる。上述した半導体装置では、エミッタ層５に対して、第３開口１６を配置させる範囲を特定することで、専有面積の増大を必要最小限に抑えることができる。
【００５５】
次に、バイポーラトランジスタを備えた半導体装置の製造方法として、図１等に示す半導体装置の製造方法の一例について説明する。
【００５６】
まず、半絶縁性ＧａＡｓ基板の表面上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層等となる所定の層が、それぞれ有機金属気相成長法（ＭＯＣＶＤ：Metal  Organic  Chemical  Vapor  Deposition）法等のエピタキシャル成長法によって形成される。
【００５７】
図１２に示すように、半絶縁性ＧａＡｓ基板１の上に、サブコレクタ層となるｎ型ＧａＡｓ層２ａ（Ｓｉ濃度：５×１０18ｃｍ-3、膜厚：０．６μｍ）が形成される。ｎ型ＧａＡｓ層２ａに接するように、コレクタ層となるｎ型ＧａＡｓ層３ａ（Ｓｉ濃度：５×１０16ｃｍ-3、膜厚：１．０μｍ）が形成される。ｎ型ＧａＡｓ層３ａに接するように、ベース層となる、ｐ型ＧａＡｓ層４ａ（Ｃ濃度：４×１０19ｃｍ-3、膜厚：５０ｎｍ）が形成される。
【００５８】
次に、ｐ型ＧａＡｓ層４ａに接するように、エミッタ層となるエピタキシャル層５ａが形成される。エピタキシャル層５ａとして、ｎ型ＩｎｘＧａ１−ｘＰ層（Ｉｎ組成比ｘ＝０．５、Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：３０ｎｍ）、ｎ型ＧａＡｓ層（Ｓｉ濃度：３×１０17ｃｍ-3、膜厚：９０ｎｍ）、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）、および、ｎ型ＩｎｘＧａ１−ｘＡｓコンタクト層（Ｉｎ組成比ｘ＝０．５、Ｓｉ濃度：１×１０19ｃｍ-3、膜厚：５０ｎｍ）が順次積層される。
【００５９】
次に、高周波スパッタ法を用いてタングステンシリサイド（ＷＳｉ）膜（Ｓｉモル比：０．３、膜厚：０．３μｍ）が、エピタキシャル層５ａ上の全面に堆積される。次に、所定のフォトリソグラフィー処理と、所定のガスによるドライエッチング処理を施すことにより、図１３に示すように、エミッタ電極６が形成される。
【００６０】
次に、所定のフォトリソグラフィー処理と、所定の薬液によるウェットエッチング処理を施すことにより、図１４に示すように、エミッタ層５が所望の形状にパターニングされる。次に、ｐ型ＧａＡｓ層４ａに接するようにベース電極７が形成される。次に、所定のフォトリソグラフィー処理と、所定の薬液によるウェットエッチング処理を施すことにより、図１５に示すように、ベース層４およびコレクタ層３が形成される。
【００６１】
次に、サブコレクタ層２に接するようにコレクタ電極８（図２参照）が形成される。次に、所定のフォトリソグラフィー処理と、所定の薬液によるウェットエッチング処理を施すことにより、サブコレクタ層２が所望の形状にパターニングされる。
【００６２】
次に、エミッタ電極６等を覆うように、たとえば、シリコン窒化膜からなる第１絶縁膜９（図１６参照）が形成される。次に、所定のフォトリソグラフィー処理と、所定のドライエッチング処理を施すことにより、図１６に示すように、第１絶縁膜９にエミッタ電極６を露出する第１開口１０と、ベース電極７を露出する開口とが形成される。
【００６３】
次に、第１開口１０等を埋め込むように、第１配線となる金膜（図示せず）が形成される。次に、所定のフォトリソグラフィー処理と、所定のエッチング処理を施すことにより、図１７に示すように、エミッタ電極６に電気的に接続される第１配線１１ａおよびベース電極７に電気的に接続される第１配線１１ｂ等が形成される。
【００６４】
次に、第１配線１１ａ、１１ｂ等を覆うように、たとえば、シリコン窒化膜からなる第２絶縁膜１２（図１８参照）が形成される。次に、所定のフォトリソグラフィー処理と、所定のドライエッチング処理を施すことにより、図１８に示すように、第２絶縁膜１２に第１配線１１ａを露出する第２開口１３が形成される。
【００６５】
次に、第２開口１３を埋め込むように、第２配線となる金膜（図示せず）が形成される。次に、所定のフォトリソグラフィー処理と、所定のエッチング処理を施すことにより、図１９に示すように、第１配線１１ａに電気的に接続される第２配線１４が形成される。第２配線１４は、図１に示すように、エミッタ層を含むバイポーラトランジスタの全体を覆うように形成される。
【００６６】
次に、第２配線１４を覆うように、たとえば、シリコン窒化膜からなるパッシベーション膜（図示せず）が形成される。次に、所定のリソグラフィー処理と、所定のエッチング処理を施すことにより、図２０に示すように、第２配線１４を露出する第３開口１６が形成される。図２０および図１に示すように、第３開口１６は、エミッタ層５に対して、エミッタ層５の長手方向の端部と第３開口１６の開口端とが、ほぼ一致するように形成される。
【００６７】
次に、図２１に示すように、ＵＢＭとなるチタン（Ｔｉ）膜１７ａが形成される。次に、図２２に示すように、チタン膜１７ａに接するように、所定の領域に、銅（Ｃｕ）膜からなるメタルポスト１８とハンダ１９が積層される。次に、露出しているチタン膜１７ａを除去することによって、図２３に示すように、ＵＢＭ１７、メタルポスト１８およびハンダ１９の積層構造からなるピラーバンプ２０が形成される。ピラーバンプ２０は、図１に示すように、第３開口１６を埋め込むとともに、第３開口１６の開口端に沿って、パッシベーション膜１５を覆うように形成される。これにより、バイポーラトランジスタＢＴを備えた半導体装置の主要部分が形成される。
【００６８】
上述した半導体装置の製造方法では、エミッタ層５と第３開口１６とが平面視的に重なっている重なり割合が０となり、エミッタ層５の長手方向の端部が第３開口１６の開口端にほぼ一致する配置（配置Ｃ）になる。これにより、すでに説明したように、熱抵抗の増大を抑制しながら熱応力を効果的に緩和させることができ、バイポーラトランジスタを備えた半導体装置の信頼性を向上させることができる。また、バイポーラトランジスタの専有面積を、必要最小限に抑えることができる。
【００６９】
実施の形態２
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第２例として、再配線が形成された半導体装置について説明する。
【００７０】
図２４に示すように、パッシベーション膜１５を覆うように、たとえば、ポリイミド膜等からなる第３絶縁膜２１（膜厚：１０μｍ）が形成されている。その第３絶縁膜２１およびパッシベーション膜１５に、第２配線１４を露出する第３開口１６が形成されている。第３開口１６は、エミッタ層５に対して、エミッタ層５の長手方向の端部と第３開口１６の開口端とがほぼ一致するように配置（配置Ｃ）されている。
【００７１】
その第３開口１６の底に露出している第２配線１４に接するとともに、第３開口１６の開口端に沿って位置する第３絶縁膜２１に接するように、再配線として銅（Ｃｕ）膜からなる第３配線２３（膜厚：５μｍ）が形成されている。また、第３絶縁膜２１に接し、第３配線２３を露出する、ポリイミド膜からなる第４絶縁膜２２（膜厚：３μｍ）が形成されている。第３配線２３に接するとともに、第４絶縁膜２２に接するように、ピラーバンプ２０が形成されている。
【００７２】
なお、これ以外の構成については、実施の形態１において説明した図１〜図４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００７３】
上述した半導体装置では、エミッタ層５と第３開口１６との重なり割合が０であって、エミッタ層５の長手方向の端部が第３開口１６の開口端に一致するように配置（配置Ｃ）されている。これにより、実施の形態１において説明したように、熱抵抗の増大を抑制しながら熱応力を効果的に緩和させることができる。
【００７４】
また、再配線としての第３配線２３が形成されたバイポーラトランジスタでは、第２配線１４とピラーバンプ２０との間に、パッシベーション膜１５に加えて、第３絶縁膜２１と第４絶縁膜２２とが介在する。これにより、熱応力をさらに効果的に緩和させることができ、高温のもとで通電することによって長期信頼性を評価する際に、寿命（電流増幅率）が劣化するのを回避することができる。
【００７５】
また、第２配線１４が、エミッタ層５の全体を覆うように形成されていることも、熱抵抗の低減に寄与することができる。
【００７６】
また、パッシベーション膜１５が形成された後に、第３配線２３が形成されることで、第３配線２３に電気的に接続されるパッド等の配置の自由度を上げることができる。すなわち、抵抗や容量素子など他の素子の上にバンプを配置することができるため、チップサイズを小さくすることができる。また、再配線の膜厚を十分厚くすれば、高いＱ値を有する低損失のスパイラルインダクタを形成することができ、ＭＭＩＣ（Monolithic  Microwave  Integrated  Circuit）の性能を向上させることができる。
【００７７】
なお、上述した半導体装置では、エミッタ層５の長手方向の端部が第３開口１６の開口端に一致する配置Ｃを例に挙げて説明した。エミッタ層５と第３開口１６との配置関係としては配置Ｃに限られず、熱抵抗の増大を抑制しながら熱応力を緩和させるために、第３開口１６は、エミッタ層５に対して、配置Ａと配置Ｄとの間の位置に配置されていればよく、熱応力をより効果的に低減するためには、第３開口１６は、エミッタ層５に対して、配置Ｂと配置Ｄとの間の位置に配置されていればよい。
【００７８】
実施の形態３
ここでは、ヘテロ接合型のバイポーラトランジスタを備えた半導体装置の第３例として、実施の形態２の変形例について説明する。
【００７９】
図２５に示すように、パッシベーション膜１５を覆うように、たとえば、ポリイミド膜等からなる第３絶縁膜２１（膜厚：１０μｍ）が形成されている。その第３絶縁膜２１およびパッシベーション膜１５に、銅（Ｃｕ）膜からなる第２配線１４（膜厚：５μｍ）を露出する第３開口１６が形成されている。
【００８０】
そして、第３開口１６の底に露出している第２配線１４に接するとともに、第３開口１６の開口端に沿って位置する第３絶縁膜２１に接するように、再配線としての第３配線２３が形成されている。第３配線２３は、エミッタ層５の直上に位置する第２配線１４の部分、第１配線１１ａの部分およびエミッタ電極６を介して、エミッタ層５に電気的に短距離で接続されている。
【００８１】
また、第３絶縁膜２１に接するように、たとえば、ポリイミド膜からなる第４絶縁膜２２（膜厚：３μｍ）が形成されている。その第４絶縁膜２２に、第３配線２３を露出する第４開口２４が形成されている。第３配線２３に接するとともに、第４絶縁膜２２に接するように、ピラーバンプ２０が形成されている。第４開口２４は、エミッタ層５に対して、エミッタ層５の長手方向の端部と第４開口２４の開口端とがほぼ一致するように配置されている。
【００８２】
なお、これ以外の構成については、実施の形態１において説明した図１〜図４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８３】
上述した半導体装置では、エミッタ層５と第４開口２４との重なり割合が０であって、エミッタ層５の長手方向の端部が第４開口２４の開口端に一致するように配置（配置Ｃ）されている。これにより、実施の形態１において説明したように、熱抵抗の増大を抑制しながら熱応力を効果的に緩和させることができる。
【００８４】
また、再配線としての第３配線２３が形成されたバイポーラトランジスタでは、第２配線１４とピラーバンプ２０との間に、パッシベーション膜１５に加えて、第３絶縁膜２１と第４絶縁膜２２とが介在する。これにより、熱応力をさらに効果的に緩和させることができ、高温のもとで通電することによって長期信頼性を評価する際に、寿命（電流増幅率）が劣化するのを回避することができる。
【００８５】
また、実施の形態２の場合に比べて、ピラーバンプ２０が第３配線２３と接する面とエミッタ層５の間に、膜厚１０μｍの第３絶縁膜２１が新たに介在している。これにより、実施の形態２の場合に比べて、熱応力をさらに効果的に緩和させることができる。
【００８６】
さらに、第２配線１４が、エミッタ層５の全体を覆うように形成されていることも、熱抵抗の低減に寄与することができる。
【００８７】
また、パッシベーション膜１５が形成された後に、第３配線２３が形成されることで、第３配線２３に電気的に接続されるパッド等の配置の自由度を上げることができ、特に、抵抗や容量素子の上にパッドを配置できるため、チップサイズを縮小することができる。また、再配線の厚さを大きくすれば、高いＱ値を有するインダクタを形成することができる。
【００８８】
なお、上述した半導体装置では、エミッタ層５の長手方向の端部が第４開口２４の開口端に一致する配置Ｃを例に挙げて説明した。エミッタ層５と第４開口２４との配置関係としては配置Ｃに限られず、熱抵抗の増大を抑制しながら熱応力を緩和させるために、第４開口２４は、エミッタ層５に対して、配置Ａと配置Ｄとの間の位置に配置されていればよく、熱応力をより効果的に低減するためには、第４開口２４は、エミッタ層５に対して、配置Ｂと配置Ｄとの間の位置に配置されていればよい。
【００８９】
実施の形態４
ここでは、バイポーラトランジスタが形成された基板を、実装基板に実装した半導体装置について説明する。
【００９０】
図２６に示すように、エミッタ層５に電気的に接続されるピラーバンプ２０が、実装基板２５に接続されている。実装基板２５として、たとえば、アルミナ、セラミック、ＰＣＢ等が適用される。実装基板２５の表面には、ピラーバンプ２０が接続される薄膜の金属配線２６が配置されている。エミッタ層５を含むバイポーラトランジスタは、図１等に示すバイポーラトランジスタと同様である。
【００９１】
バイポーラトランジスタが実装基板２５に実装された半導体装置では、エミッタ層５等の熱膨張率と実装基板２５の熱膨張率との差に起因する熱応力が、ピラーバンプ２０を介してエミッタ層５等に生じることが想定される。
【００９２】
上述した実装基板を含む半導体装置では、エミッタ層５と第３開口１６との重なり割合が０であって、エミッタ層５の長手方向の端部が第３開口１６の開口端に一致するように配置（配置Ｃ）されている。これにより、実施の形態１において説明したのと同様に、熱抵抗の増大を抑制しながら、エミッタ層５等の熱膨張率と実装基板２５の熱膨張率との差に起因する熱応力を効果的に緩和させることができる。
【００９３】
なお、上述した半導体装置では、エミッタ層５の長手方向の端部が第３開口１６の開口端に一致する配置Ｃを例に挙げて説明したが、熱抵抗の増大を抑制しながら熱応力を緩和させるために、第３開口１６は、エミッタ層５に対して、配置Ａと配置Ｄとの間の位置に配置されていればよく、熱応力をより効果的に低減するためには、第３開口１６は、エミッタ層５に対して、配置Ｂと配置Ｄとの間の位置に配置されていればよい。
【００９４】
また、上述した各実施の形態では、一つのバイポーラトランジスタを備えた半導体装置を例に挙げて説明したが、半絶縁性ＧａＡｓ基板に、複数のバイポーラトランジスタを形成した半導体装置でもよい。また、バンプとして、ピラーバンプを例に挙げて説明したが、ピラーバンプの他に、たとえば、ハンダバンプやスタッドバンプでもよい。
【００９５】
さらに、上述した各実施の形態に係るバイポーラ・トランジスタでは、エミッタ層５がＩｎＧａＰ層から形成され、ベース層４がＧａＡｓ層から形成された場合を例に挙げて説明した。エミッタ層およびベース層の材料の組み合わせ（エミッタ層／ベース層）としては、ＩｎＧａＰ層／ＧａＡｓ層に限られず、たとえば、ＡｌＧａＡｓ層／ＧａＡｓ層、ＩｎＰ層／ＩｎＧａＡｓ層、ＩｎＧａＰ層／ＧａＡｓＳｂ層、ＩｎＧａＰ層／ＩｎＧａＡｓＮ層、Ｓｉ層／ＳｉＧｅ層、ＡｌＧａＮ層／ＧａＮ層等の材料を適用したヘテロ接合型のバイポーラ・トランジスタとしてもよい。
【００９６】
また、上述した各実施の形態では、エミッタ層５の平面形状が矩形の場合を例に挙げて説明したが、エミッタ層の平面形状が、円形、楕円形、六角形、または、八角形等であってもよい。また、上述した各実施の形態では、第３開口１６がエミッタ層５の長手方向の一方向にずれた場合について説明したが、反対の方向にずれた場合であってもよい。
【００９７】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９８】
本発明は、バイポーラトランジスタを備えた半導体装置に有効に利用される。
【符号の説明】
【００９９】
ＢＴ  ヘテロ接合のバイポーラ・トランジスタ、１  半絶縁性ＧａＡｓ基板、２  サブコレクタ層、３  コレクタ層、４  ベース層、５  エミッタ層、６  エミッタ電極、７  ベース電極、８  コレクタ電極、９  第１絶縁膜、１０  第１開口、１１ａ  第１配線、１１ｂ  第１配線、１１ｃ  第１配線、１２  第２絶縁膜、１３  第２開口、１４  第２配線、１５  パッシベーション膜、１６  第３開口、１７  ＵＢＭ、１８  メタルポスト、１９  ハンダ、２０  ピラー、２１  第３絶縁膜、２２  第４絶縁膜、２３  第３配線、２４  第４開口、２５  実装基板、２６  金属配線、２ａ  ｎ型ＧａＡｓ層、３ａ  ｎ型ＧａＡｓ層、４ａ  ｐ型ＧａＡｓ層、５ａ  エミッタエピタキシャル層、７ａ  メタル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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