(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層に形成された第２導電型のボディ領域と、
前記ボディ領域を挟んで間隔を開けて前記半導体層に形成された前記第１導電型のソース領域およびドレイン領域と、
前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層に形成されたソーストレンチと、
前記ソーストレンチの底部において前記ボディ領域内に形成され、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域と、
前記ソーストレンチに埋め込まれたソース電極と、
前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極と、
前記半導体層に設けられた前記第１導電型のダイオード領域と、
前記ダイオード領域に形成されたダイオードトレンチと、
前記ダイオードトレンチの底部において前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域と、
前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合されたショットキ電極と
を含み、
前記ソーストレンチが前記半導体層の表面に第１方向に沿って直線状に形成されており、
前記ダイオードトレンチが前記半導体層の表面に、前記第１方向に直交する第２方向に沿って、直線状に形成されている、半導体装置。
【請求項２】
第１導電型の半導体層に形成された第２導電型のボディ領域と、
前記ボディ領域を挟んで間隔を開けて前記半導体層に形成された前記第１導電型のソース領域およびドレイン領域と、
前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層に形成されたソーストレンチと、
前記ソーストレンチの底部において前記ボディ領域内に形成され、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域と、
前記ソーストレンチに埋め込まれたソース電極と、
前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極と、
前記半導体層に設けられた前記第１導電型のダイオード領域と、
前記ダイオード領域に形成されたダイオードトレンチと、
前記ダイオードトレンチの底部において前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域と、
前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合されたショットキ電極と
を含み、
前記ダイオードトレンチが、平面視矩形状に形成されており、
前記ソーストレンチが前記半導体層の表面に直線状に形成されており、
前記平面視矩形状のダイオードトレンチの互いに平行な２辺が前記ソーストレンチの長手方向に直交している、半導体装置。
【請求項３】
前記ダイオードトレンチが、前記ソーストレンチと等しい深さを有している、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極と前記ソース電極との間を絶縁する第１層間絶縁膜と、
前記ダイオードトレンチ外における前記ダイオード領域の表面と前記ショットキ電極との間に配置された第２層間絶縁膜とをさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１層間絶縁膜および前記第２層間絶縁膜が等しい厚さを有している、請求項４に記載の半導体装置。
【請求項６】
前記ショットキ電極は、前記ダイオードトレンチの側壁において第１の厚さを有し、前記第２層間絶縁膜上において前記第１の厚さよりも厚い第２の厚さを有している、請求項４または５に記載の半導体装置。
【請求項７】
前記ダイオード領域に複数の前記ダイオードトレンチが間隔を開けて形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のダイオードトレンチの間の間隔が、逆バイアス時に、前記ｐｎ接合から広がる空乏層が互いに結合するように定められている、請求項７に記載の半導体装置。
【請求項９】
前記ショットキ電極が、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接触し、前記ダイオードトレンチの底部において前記ｐｎダイオード領域にオーミック接触するショットキ／オーミック電極層を含む、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ソース電極および前記ショットキ電極が、同じ電極材料からなる、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記ソース領域および前記ドレイン領域が前記ボディ領域を挟んで前記半導体層の厚さ方向に間隔を開けて配置されており、
前記ソース領域および前記ボディ領域を貫通して前記ドレイン領域に達するゲートトレンチをさらに含み、
前記ゲートトレンチ内に前記ゲート電極が埋め込まれている、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記ダイオードトレンチが、前記ゲートトレンチよりも浅く形成されている、請求項１１に記載の半導体装置。
【請求項１３】
前記ソース領域および前記ドレイン領域が前記半導体層の表面に沿って間隔を開けて配置されている、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１４】
トランジスタ領域およびダイオード領域が設定された第１導電型の半導体層の前記トランジスタ領域に第２導電型のボディ領域を形成し、前記ダイオード領域は前記第１導電型としておく工程と、
前記半導体層に前記ボディ領域を挟むように間隔を開けて、前記第１導電型のソース領域およびドレイン領域を形成する工程と、
前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層にソーストレンチを形成し、同時に、前記ダイオード領域にダイオードトレンチを形成する工程と、
前記ソーストレンチおよび前記ダイオードトレンチの各底部に不純物イオンを注入することにより、前記ソーストレンチの底部の前記ボディ領域内に、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域を形成し、同時に、前記ダイオードトレンチの底部の前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域を形成する工程と、
前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を形成する工程と、
前記ソーストレンチにソース電極を埋め込み、同時に、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合するショットキ電極を形成する工程とを含み、
前記ソーストレンチが前記半導体層の表面に第１方向に沿って直線状に形成され、
前記ダイオードトレンチが前記半導体層の表面に、前記第１方向に直交する第２方向に沿って、直線状に形成される、半導体装置の製造方法。
【請求項１５】
トランジスタ領域およびダイオード領域が設定された第１導電型の半導体層の前記トランジスタ領域に第２導電型のボディ領域を形成し、前記ダイオード領域は前記第１導電型としておく工程と、
前記半導体層に前記ボディ領域を挟むように間隔を開けて、前記第１導電型のソース領域およびドレイン領域を形成する工程と、
前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層にソーストレンチを形成し、同時に、前記ダイオード領域にダイオードトレンチを形成する工程と、
前記ソーストレンチおよび前記ダイオードトレンチの各底部に不純物イオンを注入することにより、前記ソーストレンチの底部の前記ボディ領域内に、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域を形成し、同時に、前記ダイオードトレンチの底部の前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域を形成する工程と、
前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を形成する工程と、
前記ソーストレンチにソース電極を埋め込み、同時に、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合するショットキ電極を形成する工程とを含み、
前記ソーストレンチが前記半導体層の表面に直線状に形成され、
前記ダイオードトレンチが、平面視矩形状に形成され、前記平面視矩形状のダイオードトレンチの互いに平行な２辺が前記ソーストレンチの長手方向に直交するように設定される、半導体装置の製造方法。
【請求項１６】
前記ソース電極および前記ショットキ電極を形成する前に、前記ゲート電極と前記ソース電極との間を絶縁する第１層間絶縁膜を形成し、同時に、前記ダイオードトレンチ外における前記ダイオード領域の表面と前記ショットキ電極との間に介在されるべき第２層間絶縁膜を形成する工程をさらに含む、請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記ダイオード領域に複数の前記ダイオードトレンチが間隔を開けて形成され、前記複数のダイオードトレンチの間の間隔が、逆バイアス時に、前記ｐｎ接合から広がる空乏層が互いに結合するように定められる、請求項１４〜１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１に開示された半導体装置は、ソース・ドレイン間に接続されたショットキバリアダイオードを内蔵している。より詳細には、この半導体装置では、ｎ型半導体基板上に積層されたｎ型半導体層の表層部に、ｐ型ベース層が形成されている。そして、ｎ型半導体層の表面から掘り下がってｐ型ベース層を貫通するトレンチが形成されていて、トレンチの側壁および底面には、ゲート絶縁膜が形成されている。トレンチ内には、ゲート電極が埋め込まれている。ｐ型ベース層の表層部には、ｎ型拡散層が形成されている。
【０００３】
これにより、この半導体装置では、トレンチゲート型トランジスタが形成されている。このトランジスタでは、ｎ型拡散層がソース領域となり、ｎ型半導体層がドレイン領域となり、ｎ型拡散層とｎ型半導体層との間のｐ型ベース層におけるゲート絶縁膜との界面近傍にチャネルが形成されることで、ソース領域とドレイン領域との間で電流が流れる。
ｎ型半導体層の表面には、金属層が積層されている。金属層は、ｎ型拡散層に接触することによってソース電極として機能するとともに、ｎ型半導体層の表面においてｐ型ベース層外の領域と接触することによって、当該領域と金属層との間にショットキ接合を形成する。このようにして、この半導体装置では、１つのチップ内に、トランジスタとショットキバリアダイオードとが形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の半導体装置を製造する場合において、ゲート電極を埋め込むためのトレンチを形成する際、トレンチの形成に先立って、ｎ型半導体層の表層部の全域に保護膜を形成する必要がある。この場合、トレンチ形成後に、ショットキバリアダイオードが形成される予定の領域における保護膜を除去する工程が必要になることから、その分だけ半導体装置の製造工程が複雑になるので、半導体装置を安価に製造することが困難である。
【０００６】
また、ショットキバリアダイオードでは、性能向上のために、逆バイアス時における逆方向リーク電流の低減が望まれている。
そこで、この発明の目的は、安価に製造することができ、逆方向リーク電流を低減することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、第１導電型の半導体層に形成された第２導電型のボディ領域と、前記ボディ領域を挟んで間隔を開けて前記半導体層に形成された前記第１導電型のソース領域およびドレイン領域と、前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層に形成されたソーストレンチと、前記ソーストレンチの底部において前記ボディ領域内に形成され、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域と、前記ソーストレンチに埋め込まれたソース電極と、前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極と、前記半導体層に設けられた前記第１導電型のダイオード領域と、前記ダイオード領域に形成されたダイオードトレンチと、前記ダイオードトレンチの底部において前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域と、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合されたショットキ電極とを含み、前記ソーストレンチが前記半導体層の表面に第１方向に沿って直線状に形成されており、前記ダイオードトレンチが前記半導体層の表面に、前記第１方向に直交する第２方向に沿って、直線状に形成されている、半導体装置である。
【０００８】
この構成によれば、半導体層のダイオード領域外には、トランジスタが形成されていて、ダイオード領域では、ダイオードトレンチの底部においてｐｎダイオードが形成され、ダイオードトレンチの側壁においてショットキバリアダイオードが形成されている。この場合、ソーストレンチとダイオードトレンチとを同時に形成することができる。さらに、ソーストレンチの底部でのボディコンタクト領域の形成と、ダイオードトレンチの底部でのｐｎダイオード領域の形成とを同時に行い、ソーストレンチへのソース電極の埋め込みと、ダイオードトレンチにおけるショットキ電極の形成とを同時に行うことができる。これにより、トランジスタとダイオードとを同時に形成できるので、トランジスタとダイオードとを別工程で形成する場合に必要となる工程（たとえば、半導体層の表面に保護膜を形成してからソーストレンチを形成した後にダイオード領域における当該保護膜を除去する工程）を省略することができる。このように、トランジスタを形成するための工程を利用してダイオードトレンチおよびｐｎダイオード領域を形成できるので（つまり、ダイオードを形成するための特別な工程が不要になるので）、少ない工程数でトランジスタおよびショットキバリアダイオードを同一チップ上に有する半導体装置を作成できる。そのため、半導体装置を安価に製造することができる。
【０００９】
また、逆バイアス時には、ダイオードトレンチの底部のｐｎダイオードの周囲において空乏層が広がることによって、ダイオード領域における電流の流路が塞がれるので、逆方向リーク電流を低減することができる。また、ボディコンタクト領域およびｐｎダイオード領域を形成するために不純物イオンを第２方向に沿って傾斜した方向からソーストレンチおよびダイオードトレンチに注入すると、ソーストレンチの側壁および底部にボディコンタクト領域が形成され、ダイオードトレンチの底部にｐｎダイオード領域が形成される。しかし、ダイオードトレンチにおいて第１方向に対向する一対の側壁では、不純物イオンの注入が抑制されるのでｐｎダイオード領域が形成されない。これにより、ショットキ電極は、ダイオードトレンチの当該側壁においてショットキ接合することができる。
請求項２記載の発明は、第１導電型の半導体層に形成された第２導電型のボディ領域と、前記ボディ領域を挟んで間隔を開けて前記半導体層に形成された前記第１導電型のソース領域およびドレイン領域と、前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層に形成されたソーストレンチと、前記ソーストレンチの底部において前記ボディ領域内に形成され、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域と、前記ソーストレンチに埋め込まれたソース電極と、前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極と、前記半導体層に設けられた前記第１導電型のダイオード領域と、前記ダイオード領域に形成されたダイオードトレンチと、前記ダイオードトレンチの底部において前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域と、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合されたショットキ電極とを含み、前記ダイオードトレンチが、平面視矩形状に形成されており、前記ソーストレンチが前記半導体層の表面に直線状に形成されており、前記平面視矩形状のダイオードトレンチの互いに平行な２辺が前記ソーストレンチの長手方向に直交している、半導体装置である。
この構成によれば、半導体層のダイオード領域外には、トランジスタが形成されていて、ダイオード領域では、ダイオードトレンチの底部においてｐｎダイオードが形成され、ダイオードトレンチの側壁においてショットキバリアダイオードが形成されている。この場合、ソーストレンチとダイオードトレンチとを同時に形成することができる。さらに、ソーストレンチの底部でのボディコンタクト領域の形成と、ダイオードトレンチの底部でのｐｎダイオード領域の形成とを同時に行い、ソーストレンチへのソース電極の埋め込みと、ダイオードトレンチにおけるショットキ電極の形成とを同時に行うことができる。これにより、トランジスタとダイオードとを同時に形成できるので、トランジスタとダイオードとを別工程で形成する場合に必要となる工程（たとえば、半導体層の表面に保護膜を形成してからソーストレンチを形成した後にダイオード領域における当該保護膜を除去する工程）を省略することができる。このように、トランジスタを形成するための工程を利用してダイオードトレンチおよびｐｎダイオード領域を形成できるので（つまり、ダイオードを形成するための特別な工程が不要になるので）、少ない工程数でトランジスタおよびショットキバリアダイオードを同一チップ上に有する半導体装置を作成できる。そのため、半導体装置を安価に製造することができる。
また、逆バイアス時には、ダイオードトレンチの底部のｐｎダイオードの周囲において空乏層が広がることによって、ダイオード領域における電流の流路が塞がれるので、逆方向リーク電流を低減することができる。また、ボディコンタクト領域およびｐｎダイオード領域を形成するために、ソーストレンチの長手方向に直交する方向に沿って傾斜した方向から不純物イオンをソーストレンチおよびダイオードトレンチに注入すると、ソーストレンチの側壁および底部にボディコンタクト領域が形成され、ダイオードトレンチの底部にｐｎダイオード領域が形成される。しかし、ダイオードトレンチにおいてダイオードトレンチの長手方向に直交する方向に対向する一対の側壁では、不純物イオンの注入が抑制されるのでｐｎダイオード領域が形成されない。これにより、ショットキ電極は、ダイオードトレンチの当該側壁にショットキ接合することができる。
請求項３記載の発明のように、前記ダイオードトレンチが、前記ソーストレンチと等しい深さを有しているので、たとえば同じエッチング条件によって、半導体層にダイオードトレンチおよびソーストレンチを同時に形成することができる。
【００１０】
請求項４記載の発明は、前記ゲート電極と前記ソース電極との間を絶縁する第１層間絶縁膜と、前記ダイオードトレンチ外における前記ダイオード領域の表面と前記ショットキ電極との間に配置された第２層間絶縁膜とをさらに含む、請求項１〜３のいずれか一項に記載の半導体装置である。この構成によれば、第１層間絶縁膜によってゲート電極とソース電極との間を絶縁することができ、第２層間絶縁膜によってダイオードトレンチ外におけるダイオード領域の表面とショットキ電極との間を絶縁することができる。
【００１１】
請求項５記載の発明は、前記第１層間絶縁膜および前記第２層間絶縁膜が等しい厚さを有している、請求項４に記載の半導体装置である。
この構成によれば、半導体装置の製造の際、第１層間絶縁膜および第２層間絶縁膜と同一の層間絶縁膜を半導体層の表面の全域に形成し、次いで、ソーストレンチを形成し、ついでにダイオードトレンチを同時に形成する。ソーストレンチの底部にボディコンタクト領域を形成するついでに、ダイオードトレンチの底部にｐｎダイオード領域を同時に形成することができる。また、ダイオードトレンチの側壁では、ショットキバリアダイオードを作ることができる。この際、前記層間絶縁膜の除去は不要である。そして、この際、第１層間絶縁膜および第２層間絶縁膜を同一工程で形成することができる。
【００１２】
請求項６記載の発明は、前記ショットキ電極は、前記ダイオードトレンチの側壁において第１の厚さを有し、前記第２層間絶縁膜上において前記第１の厚さよりも厚い第２の厚さを有している、請求項４または５に記載の半導体装置である。
ショットキ電極においてダイオード領域にショットキ接合する部分の厚さが場所によって異なると、順方向電圧（Ｖｆ）が微妙に異なる複数のショットキバリアダイオードが並列接続されることによって、ショットキバリアダイオード全体の特性が安定しなくなる虞がある。そこで、請求項６記載の発明の構成によれば、ショットキ電極において第１の厚さの部分だけがダイオードトレンチの側壁においてダイオード領域にショットキ接合していて、ショットキ電極において第２の厚さの部分はダイオード領域にショットキ接合していない。これにより、ショットキ電極においてダイオード領域にショットキ接合している部分の厚さが第１の厚さで均一となり、Ｖｆのばらつきがなくなるので、ショットキバリアダイオード全体の特性を安定させることができる。
【００１３】
請求項７記載の発明のように、前記ダイオード領域に複数の前記ダイオードトレンチが間隔を開けて形成されていることが好ましい。
請求項８記載の発明は、前記複数のダイオードトレンチの間の間隔が、逆バイアス時に、前記ｐｎ接合から広がる空乏層が互いに結合するように定められている、請求項７に記載の半導体装置である。この構成によれば、逆バイアス時には、隣り合うダイオードトレンチの底部において空乏層が広がって結合することによって、ダイオード領域における電流の流路が一層塞がれるので、逆方向リーク電流を一層低減することができる。
【００１４】
請求項９記載の発明は、前記ショットキ電極が、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接触し、前記ダイオードトレンチの底部において前記ｐｎダイオード領域にオーミック接触するショットキ／オーミック電極層を含む、請求項１〜８のいずれか一項に記載の半導体装置である。この構成によれば、ショットキ／オーミック電極層をダイオードトレンチの側壁および底壁に形成すれば、ショットキバリアダイオードおよびｐｎダイオードを同時に形成することができる。
【００１５】
請求項１０記載の発明は、前記ソース電極および前記ショットキ電極が、同じ電極材料からなる、請求項１〜９のいずれか一項に記載の半導体装置である。この構成によれば、前記電極材料をソーストレンチ内およびダイオードトレンチ内に供給することによって、ソース電極およびショットキ電極を同一工程で形成することができる。
【００１８】
請求項１１記載の発明は、前記ソース領域および前記ドレイン領域が前記ボディ領域を挟んで前記半導体層の厚さ方向に間隔を開けて配置されており、前記ソース領域および前記ボディ領域を貫通して前記ドレイン領域に達するゲートトレンチをさらに含み、前記ゲートトレンチ内に前記ゲート電極が埋め込まれている、請求項１〜１０のいずれか一項に記載の半導体装置である。この構成によれば、ゲート電極に電圧を印加すると、ボディ領域におけるゲート電極の近傍にチャネルが形成されるので、トランジスタに電流が流れる。すなわち、トレンチゲート型のトランジスタが構成される。
【００１９】
請求項１２記載の発明のように、前記ダイオードトレンチが、前記ゲートトレンチよりも浅く形成されていてもよい。
請求項１３記載の発明のように、前記ソース領域および前記ドレイン領域が前記半導体層の表面に沿って間隔を開けて配置されていてもよい。すなわち、前記トランジスタは、プレーナ型トランジスタであってもよい。
【００２０】
請求項１４記載の発明は、トランジスタ領域およびダイオード領域が設定された第１導電型の半導体層の前記トランジスタ領域に第２導電型のボディ領域を形成し、前記ダイオード領域は前記第１導電型としておく工程と、前記半導体層に前記ボディ領域を挟むように間隔を開けて、前記第１導電型のソース領域およびドレイン領域を形成する工程と、前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層にソーストレンチを形成し、同時に、前記ダイオード領域にダイオードトレンチを形成する工程と、前記ソーストレンチおよび前記ダイオードトレンチの各底部に不純物イオンを注入することにより、前記ソーストレンチの底部の前記ボディ領域内に、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域を形成し、同時に、前記ダイオードトレンチの底部の前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域を形成する工程と、前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を形成する工程と、前記ソーストレンチにソース電極を埋め込み、同時に、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合するショットキ電極を形成する工程とを含み、前記ソーストレンチが前記半導体層の表面に第１方向に沿って直線状に形成され、前記ダイオードトレンチが前記半導体層の表面に、前記第１方向に直交する第２方向に沿って、直線状に形成される、半導体装置の製造方法である。
【００２１】
この方法によれば、完成した半導体装置において、トランジスタ領域では、トランジスタが形成されていて、ダイオード領域では、ダイオードトレンチの底部においてｐｎダイオードが形成され、ダイオードトレンチの側壁においてショットキバリアダイオードが形成されている。この場合、ソーストレンチとダイオードトレンチとを同時に形成することができる。さらに、ソーストレンチの底部でのボディコンタクト領域の形成と、ダイオードトレンチの底部でのｐｎダイオード領域の形成とを同時に行い、ソーストレンチへのソース電極の埋め込みと、ダイオードトレンチにおけるショットキ電極の形成とを同時に行うことができる。これにより、トランジスタとダイオードとを同時に形成できるので、トランジスタとダイオードとを別工程で形成する場合に必要となる工程（たとえば、半導体層の表面に保護膜を形成してからソーストレンチを形成した後にダイオード領域における当該保護膜を除去する工程）を省略することができる。そのため、半導体装置を安価に製造することができる。
【００２２】
また、完成した半導体装置において、逆バイアス時には、ダイオードトレンチの底部のｐｎダイオードの周囲において空乏層が広がることによって、ダイオード領域における電流の流路が塞がれるので、逆方向リーク電流を低減することができる。また、ボディコンタクト領域およびｐｎダイオード領域を形成するために不純物イオンを第２方向に沿って傾斜した方向からソーストレンチおよびダイオードトレンチに注入すると、ソーストレンチの側壁および底部にボディコンタクト領域が形成され、ダイオードトレンチの底部にｐｎダイオード領域が形成される。しかし、ダイオードトレンチにおいて第１方向に対向する一対の側壁では、不純物イオンの注入が抑制されるのでｐｎダイオード領域が形成されない。これにより、ショットキ電極は、ダイオードトレンチの当該側壁にショットキ接合することができる。
請求項１５記載の発明は、トランジスタ領域およびダイオード領域が設定された第１導電型の半導体層の前記トランジスタ領域に第２導電型のボディ領域を形成し、前記ダイオード領域は前記第１導電型としておく工程と、前記半導体層に前記ボディ領域を挟むように間隔を開けて、前記第１導電型のソース領域およびドレイン領域を形成する工程と、 前記ソース領域を貫通して前記ボディ領域に達するように前記半導体層にソーストレンチを形成し、同時に、前記ダイオード領域にダイオードトレンチを形成する工程と、前記ソーストレンチおよび前記ダイオードトレンチの各底部に不純物イオンを注入することにより、前記ソーストレンチの底部の前記ボディ領域内に、前記第２導電型で前記ボディ領域よりも不純物濃度の高いボディコンタクト領域を形成し、同時に、前記ダイオードトレンチの底部の前記ダイオード領域内に形成され、前記第２導電型を有し、前記第１導電型の前記ダイオード領域との間にｐｎ接合を形成するｐｎダイオード領域を形成する工程と、前記ソース領域および前記ドレイン領域の間の前記ボディ領域の表面にゲート絶縁膜を介して対向するゲート電極を形成する工程と、前記ソーストレンチにソース電極を埋め込み、同時に、前記ダイオードトレンチの側壁において前記ダイオード領域にショットキ接合するショットキ電極を形成する工程とを含み、前記ソーストレンチが前記半導体層の表面に直線状に形成され、前記ダイオードトレンチが、平面視矩形状に形成され、前記平面視矩形状のダイオードトレンチの互いに平行な２辺が前記ソーストレンチの長手方向に直交するように設定される、半導体装置の製造方法である。
この方法によれば、完成した半導体装置において、トランジスタ領域では、トランジスタが形成されていて、ダイオード領域では、ダイオードトレンチの底部においてｐｎダイオードが形成され、ダイオードトレンチの側壁においてショットキバリアダイオードが形成されている。この場合、ソーストレンチとダイオードトレンチとを同時に形成することができる。さらに、ソーストレンチの底部でのボディコンタクト領域の形成と、ダイオードトレンチの底部でのｐｎダイオード領域の形成とを同時に行い、ソーストレンチへのソース電極の埋め込みと、ダイオードトレンチにおけるショットキ電極の形成とを同時に行うことができる。これにより、トランジスタとダイオードとを同時に形成できるので、トランジスタとダイオードとを別工程で形成する場合に必要となる工程（たとえば、半導体層の表面に保護膜を形成してからソーストレンチを形成した後にダイオード領域における当該保護膜を除去する工程）を省略することができる。そのため、半導体装置を安価に製造することができる。
また、完成した半導体装置において、逆バイアス時には、ダイオードトレンチの底部のｐｎダイオードの周囲において空乏層が広がることによって、ダイオード領域における電流の流路が塞がれるので、逆方向リーク電流を低減することができる。また、ボディコンタクト領域およびｐｎダイオード領域を形成するために、ソーストレンチの長手方向に直交する方向に沿って傾斜した方向から不純物イオンをソーストレンチおよびダイオードトレンチに注入すると、ソーストレンチの側壁および底部にボディコンタクト領域が形成され、ダイオードトレンチの底部にｐｎダイオード領域が形成される。しかし、ダイオードトレンチにおいてダイオードトレンチの長手方向に直交する方向に対向する一対の側壁では、不純物イオンの注入が抑制されるのでｐｎダイオード領域が形成されない。これにより、ショットキ電極は、ダイオードトレンチの当該側壁にショットキ接合することができる。
請求項１６記載の発明は、前記ソース電極および前記ショットキ電極を形成する前に、前記ゲート電極と前記ソース電極との間を絶縁する第１層間絶縁膜を形成し、同時に、前記ダイオードトレンチ外における前記ダイオード領域の表面と前記ショットキ電極との間に介在されるべき第２層間絶縁膜を形成する工程をさらに含む、請求項１４または１５に記載の半導体装置の製造方法である。
【００２３】
この方法によれば、完成した半導体装置において、第１層間絶縁膜によってゲート電極とソース電極との間を絶縁することができ、第２層間絶縁膜によってダイオードトレンチ外におけるダイオード領域の表面とショットキ電極との間を絶縁することができる。第１および第２層間絶縁膜は同一工程で形成されるので、工程数を少なくすることができる。
請求項１７記載の発明は、前記ダイオード領域に複数の前記ダイオードトレンチが間隔を開けて形成され、前記複数のダイオードトレンチの間の間隔が、逆バイアス時に、前記ｐｎ接合から広がる空乏層が互いに結合するように定められる、請求項１４〜１６のいずれか一項に記載の半導体装置の製造方法である。
【００２４】
この方法によれば、完成した半導体装置において、逆バイアス時には、隣り合うダイオードトレンチの底部において空乏層が広がって結合することによって、ダイオード領域における電流の流路が一層塞がれるので、逆方向リーク電流を一層低減することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、本発明の別の実施形態に係る半導体装置の模式的な平面図である。
【図３】図３は、図１または図２の半導体装置の要部の拡大図である。
【図４】図４は、図３の半導体装置の要部の変形例を示す図である。
【図５】図５は、図３または図４の切断面線Ｖ−Ｖにおける断面部分周辺の斜視図である。
【図６】図６は、図３または図４の切断面線Ｖ−Ｖにおける断面図である。
【図７Ａ】図７Ａは、図６に示す半導体装置の製造方法を示す図解的な断面図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図解的な断面図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図解的な断面図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図解的な断面図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す図解的な断面図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す図解的な断面図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す図解的な断面図である。
【図７Ｈ】図７Ｈは、図７Ｇの次の工程を示す図解的な断面図である。
【図７Ｉ】図７Ｉは、図７Ｈの次の工程を示す図解的な断面図である。
【図７Ｊ】図７Ｊは、図７Ｉの次の工程を示す図解的な断面図である。
【図８】図８は、本発明の別の実施形態に係る半導体装置の図解的な断面図である。
【図９】図９は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。
【図１０】図１０は、本発明の半導体装置を適用したＤＣ−ＤＣコンバータの回路図である。
【図１１】図１１は、図３の半導体装置の要部の変形例を示す図である。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図２は、本発明の別の実施形態に係る半導体装置の模式的な平面図である。
本発明の一実施形態に係る半導体装置１は、平面視四角形のチップ状に形成されている。平面視における半導体装置１の四辺のそれぞれの長さは、たとえば、数ｍｍ程度である。
【００２９】
半導体装置１の平面視四角形の表面において、その一辺の近傍には、当該一辺に沿って外部接続領域Ａが形成されており、外部接続領域Ａ以外の領域には、アクティブ領域Ｂが形成されている。半導体装置１は、外部接続領域Ａに配置された複数の外部電極２と、アクティブ領域Ｂを取り囲むガードリング３と、アクティブ領域Ｂに配置された複数のダイオード形成領域Ｃと、アクティブ領域Ｂにおいてダイオード形成領域Ｃ外のトランジスタ形成領域Ｄとを備えている。
【００３０】
複数（ここでは、７つ）の外部電極２は、四角形の一辺に沿って並んで配置されている。各外部電極２は、ボンディングワイヤ（図示せず）によってリード（図示せず）に接続される（後述する）。ガードリング３は、外部接続領域Ａとアクティブ領域Ｂとを分離絶縁している。
複数のダイオード形成領域Ｃは、アクティブ領域Ｂの全域において均一に分布するように分散配置（離散配置）されている。具体的には、複数のダイオード形成領域Ｃは、互いに間隔を空け、図１に示すように千鳥状に配列されていてもよいし、図２に示すように行列状に配列されていてもよい。
【００３１】
図３は、図１または図２の半導体装置の要部の拡大図である。図４は、図３の半導体装置の要部の変形例を示す図である。
図３は、図１または図２において点線で囲んだ部分（１つのダイオード形成領域Ｃおよびその周囲のトランジスタ形成領域Ｄ）を抜き出して示している。
各ダイオード形成領域Ｃは、平面視で正方形状である。平面視において、各ダイオード形成領域Ｃは、トランジスタ形成領域Ｄに取り囲まれている。
【００３２】
ダイオード形成領域Ｃには、ショットキバリアダイオード１０およびｐｎダイオード４５が形成されており、トランジスタ形成領域Ｄには、複数のトランジスタセル１１Ａが形成されている。複数のトランジスタセル１１Ａは、並列に接続されており、全体で１つのトランジスタ１１を形成している（図１参照）。トランジスタ１１は、複数のショットキバリアダイオード１０およびｐｎダイオード４５を内蔵している（図１参照）。このように、半導体装置１のアクティブ領域Ｂでは、複数のショットキバリアダイオード１０およびｐｎダイオード４５を取り囲むようにトランジスタ１１が形成されている（図１参照）。このように、半導体装置１では、同一素子内にトランジスタ１１、ショットキバリアダイオード１０およびｐｎダイオード４５が設けられている。
【００３３】
複数のトランジスタセル１１Ａ（トランジスタ１１）に関連して、後述するゲートトレンチ１２およびソーストレンチ１３が、トランジスタ形成領域Ｄにおける半導体装置１の表面（厳密には、後述する半導体層２２の表面２２Ａ）のほぼ全域に掘り込まれている。ゲートトレンチ１２およびソーストレンチ１３は、平面視において、いずれも第１方向Ｙに沿って直線状に延びていて、第１方向Ｙと直交する第２方向Ｘに間隔を隔てつつ、当該第２方向Ｘにおいて交互に配置されている。すなわち、ゲートトレンチ１２およびソーストレンチ１３は、それぞれストライプ状に形成されている。
【００３４】
ゲートトレンチ１２およびソーストレンチ１３のうち、ソーストレンチ１３が、ダイオード形成領域Ｃに最も近い位置にも形成されている。ダイオード形成領域Ｃに最も近い位置にあるソーストレンチ１３は、ダイオード形成領域Ｃ全体を取り囲む四角形のリング状である。また、ダイオード形成領域Ｃに最も近い位置にあるソーストレンチ１３に隣接するゲートトレンチ１２は、このソーストレンチ１３全体を取り囲む四角形のリング状である。
【００３５】
ゲートトレンチ１２およびソーストレンチ１３の配置に関し、図４に示すように、ゲートトレンチ１２が、網目状のパターンを有することで複数の矩形網目領域を区画していて、各矩形網目領域内において、ソーストレンチ１３が、ゲートトレンチ１２に対して間隔を隔てつつ、直線状に延びていていてもよい。この場合においても、ダイオード形成領域Ｃに最も近い位置にあるソーストレンチ１３は、ダイオード形成領域Ｃ全体を取り囲む四角形のリング状であり、このソーストレンチ１３に隣接するゲートトレンチ１２は、このソーストレンチ１３全体を取り囲む四角形のリング状である。
【００３６】
また、ショットキバリアダイオード１０およびｐｎダイオード４５に関連して、後述するダイオードトレンチ１４が、ダイオード形成領域Ｃにおける半導体装置１の表面（厳密には、後述する半導体層２２の表面２２Ａ）のほぼ全域に掘り込まれている。ダイオードトレンチ１４は、平面視において、第２方向Ｘに沿って直線状に延びていて、第１方向Ｙに間隔を隔てつつ、当該第１方向Ｙにおいて交互に配置されている。すなわち、平面視において、個々のダイオードトレンチ１４は、第２方向Ｘに細長い矩形状に形成されていて、複数のダイオードトレンチ１４は、ストライプ状に形成されている。平面視矩形状のダイオードトレンチ１４のそれぞれにおいて、互いに平行な２辺（第２方向Ｘに延びる２辺）Ｈは、ソーストレンチ１３の長手方向（第１方向Ｙ）に直交している。
【００３７】
図５は、図３または図４の切断面線Ｖ−Ｖにおける断面部分周辺の斜視図である。
図５では、説明の便宜上、ソーストレンチ１３およびダイオードトレンチ１４が示されていて、ゲートトレンチ１２の図示が省略されている。図５に示すように、第１方向Ｙに沿って直線状に形成されたソーストレンチ１３と、第２方向Ｘに沿って直線状に形成されたダイオードトレンチ１４とは、互いに直交して延びている。
【００３８】
図６は、図３または図４の切断面線Ｖ−Ｖにおける断面図である。なお、切断面線Ｖ−Ｖが途中で直角に折れ曲っているため（図３および図４参照）、図６では、実際には互いに直交する２つの断面（ダイオード形成領域Ｃ側の断面とトランジスタ形成領域Ｄ側の断面）を、説明の便宜上、同一平面上で示している（後述する図７Ａ〜図７Ｊおよび図８においても同様）。
【００３９】
図６に示すように、半導体装置１は、半導体基板２０と、裏面電極２１と、半導体層２２と、ゲート絶縁膜２３と、ゲート電極２４と、酸化膜２５と、絶縁層２６と、第１金属膜２７と、第２金属膜２９と、ソース電極２８と、配線層３０とを備えている。
半導体基板２０は、所定濃度（たとえば、１×１０１９〜５×１０１９ａｔｏｍ／ｃｍ３）のｎ＋型の半導体（たとえば、シリコン）からなる。
【００４０】
裏面電極２１は、半導体基板２０の裏面（図６における下面）の全域を覆っている。裏面電極２１は、ｎ型のシリコンとオーミック接触する金属（たとえば、金、ニッケルシリサイド、コバルトシリサイドなど）からなる。そのため、裏面電極２１は、半導体基板２０の裏面に対してオーミック接触している。
半導体層２２は、半導体基板２０の表面（図６における上面）上に積層されている。半導体層２２は、半導体基板２０よりも低濃度（たとえば、５×１０１５〜５×１０１６ａｔｏｍ／ｃｍ３）のｎ−型の半導体からなる。図６の半導体層２２において、上面を、表面２２Ａといい、下面を、裏面２２Ｂということにする。半導体層２２全体の厚さは、たとえば４μｍである。なお、半導体層２２と半導体基板２０とを全体として半導体層とみなしてもよい。
【００４１】
半導体層２２には、前述したダイオード形成領域Ｃおよびトランジスタ形成領域Ｄが設定されている。トランジスタ形成領域Ｄにおける半導体層２２をトランジスタ領域３５といい、ダイオード形成領域Ｃにおける半導体層２２をダイオード領域４０ということにする。図６は、ダイオード形成領域Ｃとトランジスタ形成領域Ｄとの境界近傍における半導体層２２を示している。半導体層２２の表面２２Ａおよび裏面２２Ｂのそれぞれは、ダイオード形成領域Ｃおよびトランジスタ形成領域Ｄの全域に亘って平坦であり、互いに平行に延びている。
【００４２】
トランジスタ形成領域Ｄにおける半導体層２２（トランジスタ領域３５）の表層部の全域には、所定の不純物濃度（たとえば、１×１０１６〜１×１０１７ａｔｏｍ／ｃｍ３）を有するｐ−型のボディ領域３１が形成されている。トランジスタ領域３５においてボディ領域３１よりも裏面２２Ｂ側の領域は、ｎ−型のドレイン領域３４となっている。一方、ダイオード形成領域Ｃにおける半導体層２２は、前述したｎ−型のダイオード領域４０となっている。ボディ領域３１の表層部には、所定の不純物濃度（たとえば、５×１０１９〜５×１０２０ａｔｏｍ／ｃｍ３）を有するｎ＋型のソース領域３２が選択的に形成されている。そのため、ボディ領域３１は、半導体層２２の厚さ方向において、ソース領域３２およびドレイン領域３４の間に位置している。換言すれば、トランジスタ領域３５において、ソース領域３２とドレイン領域３４とは、ボディ領域３１を挟んで（半導体層２２の厚さ方向に）間隔を開けて形成されている。ソース領域３２の表面と、ソース領域３２が形成されていない領域におけるボディ領域３１の表面とは面一になっていて、トランジスタ形成領域Ｄにおける半導体層２２（トランジスタ領域３５）の表面２２Ａをなしている。ソース領域３２の厚さは、たとえば約０．２μｍであり、ボディ領域３１においてソース領域３２よりも半導体層２２の裏面２２Ｂ側の部分の厚さは、たとえば約０．４μｍである。
【００４３】
トランジスタ形成領域Ｄにおける半導体層２２には、前述したゲートトレンチ１２が形成されている。ゲートトレンチ１２は、トランジスタ形成領域Ｄにおける半導体層２２の表面２２Ａから裏面２２Ｂ側へ掘り下がっている。ゲートトレンチ１２は、ソース領域３２およびボディ領域３１をともに貫通してドレイン領域３４の層厚途中まで到達している。ゲートトレンチ１２の底面には、符号１２Ａが付されている。ゲートトレンチ１２では、たとえば、溝幅が約０．２μｍであり、深さが約１μｍである。
【００４４】
ゲート絶縁膜２３は、酸化シリコン（ＳｉＯ２）からなり、ゲートトレンチ１２の内面（側壁面および底壁面）の全域に接するように形成されている。ゲート絶縁膜２３は、ゲートトレンチ１２の前記側壁面においてボディ領域３１に接し、ゲートトレンチ１２の前記底壁面においてドレイン領域３４に接している。
ゲート電極２４は、たとえばポリシリコンからなる。ゲート電極２４は、ゲートトレンチ１２内においてゲート絶縁膜２３の内側に埋め込まれている。ゲート電極２４は、ゲート絶縁膜２３を介して、ボディ領域３１（ソース領域３２およびドレイン領域３４の間の部分）およびドレイン領域３４のそれぞれの表面（ゲートトレンチ１２内に露出された部分）に対向している。
【００４５】
酸化膜２５は、ＳｉＯ２からなり、トランジスタ形成領域Ｄおよびダイオード形成領域Ｃにおける半導体層２２の表面２２Ａのほぼ全域を覆っている。
絶縁層２６は、ＢＰＳＧ（Boron Phosphor Silicate Glass）などのガラスからなり、酸化膜２５上に積層されている。これらの積層された酸化膜２５および絶縁層２６は、層間絶縁膜４８を構成している。層間絶縁膜４８の厚さは、たとえば約０．５μｍである。層間絶縁膜４８は、トランジスタ形成領域Ｄに形成された第１層間絶縁膜４８Ａと、ダイオード形成領域Ｃに形成された第２層間絶縁膜４８Ｂとを含む。第１層間絶縁膜４８Ａおよび第２層間絶縁膜４８Ｂは等しい厚さを有している。
【００４６】
前述したソーストレンチ１３は、絶縁層２６の表面（図１における上面）から掘り下がり、絶縁層２６および酸化膜２５（第１層間絶縁膜４８Ａ）を貫通して、さらに、半導体層２２においてソース領域３２を貫通してボディ領域３１の層厚途中まで到達している。ソーストレンチ１３は、トランジスタ形成領域Ｄにおける半導体層２２において、ゲートトレンチ１２を避けた位置に形成されていて、この位置における半導体層２２の表面２２Ａから掘り下がって形成されている。ソーストレンチ１３は、たとえば、溝幅が約０．２μｍであり、深さが約０．３μｍである。ソーストレンチ１３の底面１３Ａと半導体層２２の裏面２２Ｂとの間隔Ｐは、ゲートトレンチ１２の底面１２Ａと半導体層２２の裏面２２Ｂとの間隔Ｑより大きい。つまり、ソーストレンチ１３は、ゲートトレンチ１２よりも浅く形成されている。また、ボディ領域３１におけるダイオード形成領域Ｃ側の端縁は、平面視において、ダイオード形成領域Ｃに最も近いソーストレンチ１３（図６における右端のソーストレンチ１３）の底面１３Ａにおいて溝幅方向における中央部分と一致している。
【００４７】
ボディ領域３１内におけるソーストレンチ１３の底面１３Ａおよびその周囲（ソーストレンチ１３の底部）には、ｐ−型のボディ領域３１よりも不純物濃度の高い（たとえば、不純物濃度が５×１０１８〜５×１０１９ａｔｏｍ／ｃｍ３である）ｐ＋型のボディコンタクト領域３３が形成されている。
前述したダイオードトレンチ１４は、絶縁層２６の表面（図６における上面）から掘り下がり、絶縁層２６および酸化膜２５（第２層間絶縁膜４８Ｂ）を貫通して、さらに、半導体層２２においてダイオード領域４０の層厚途中まで到達している。前述したように、ダイオードトレンチ１４は、第２方向Ｘに長手の直線状であり、ダイオード領域４０において第１方向Ｙに間隔を開けて複数形成されている（図３および図４参照）。各ダイオードトレンチ１４の底面１４Ａと半導体層２２の裏面２２Ｂとの間隔Ｒは、ソーストレンチ１３の底面１３Ａと半導体層２２の裏面２２Ｂとの間隔Ｐと同じで、ゲートトレンチ１２の底面１２Ａと半導体層２２の裏面２２Ｂとの間隔Ｑより大きい。つまり、ソーストレンチ１３およびダイオードトレンチ１４は、互いに等しい深さであって、ゲートトレンチ１２よりも浅く形成されている。
【００４８】
ダイオード領域４０内におけるダイオードトレンチ１４の底部（底面１４Ａの直下の部分）には、ボディコンタクト領域３３とほぼ同じ不純物濃度を有するｐ＋型のｐｎダイオード領域４１が形成されている。ｐ＋型のｐｎダイオード領域４１は、ｎ−型のダイオード領域４０との間にｐｎ接合を形成している。
第１金属膜２７は、ｎ−型のシリコンとの接合によりショットキ接合を形成する金属からなり、当該金属は、たとえば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、チタンナイトライド（ＴｉＮ）、チタンシリサイド、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイド等を含む。当該金属は、ｎ−型の半導体にはショットキ接合し、ｎ＋型やｐ＋型の半導体にはオーミック接合する。第１金属膜２７は、第１層間絶縁膜４８Ａの表面（図６における上面）および各ソーストレンチ１３の内面の全域に接するように形成されていて、この状態で、ソース領域３２およびボディコンタクト領域３３に対して電気的に接続（オーミック接触）している。このように、ソーストレンチ１３は、ソース領域３２およびボディコンタクト領域３３にコンタクトをとるためのものである。
【００４９】
さらに、第１金属膜２７は、第２層間絶縁膜４８Ｂの表面（図６における上面）および各ダイオードトレンチ１４の内面の全域に接するように形成されていて、この状態で、ｐｎダイオード領域４１に対してオーミック接触し、ダイオードトレンチ１４の側壁１４Ｂにおいてダイオード領域４０に対してショットキ接合している。
ソース電極２８は、たとえばタングステンからなる。ソース電極２８は、内面に第１金属膜２７が形成されたソーストレンチ１３の内側を埋め尽くすように、各ソーストレンチ１３に埋め込まれている。ソーストレンチ１３内の第１金属膜２７はソース電極２８の一部をなす。ゲート電極２４を覆うように第１層間絶縁膜４８Ａが形成され、第１層間絶縁膜４８Ａにおいてゲート電極２４を避けた位置にソース電極２８が形成されている。これにより、隣り合うゲート電極２４とソース電極２８との間に第１層間絶縁膜４８Ａが介在されているので、第１層間絶縁膜４８Ａによって、隣り合うゲート電極２４とソース電極２８との間を絶縁することができる。
【００５０】
第２金属膜２９は、チタンまたはチタンナイトライドからなり、第１金属膜２７の表面全域と、ソース電極２８においてソーストレンチ１３から露出された面（図６における上面）とを覆っている。ダイオード形成領域Ｃにおいて積層状態にある第１金属膜２７および第２金属膜２９は、ショットキ電極４２を構成している。ショットキ電極４２は、ダイオードトレンチ１４の側壁１４Ｂにおいてダイオード領域４０にショットキ接触し、ダイオードトレンチ１４の底部（底面１４Ａの周辺）においてｐｎダイオード領域４１にオーミック接触するショットキ／オーミック電極層としての第１金属膜２７を含んでいる。ショットキ電極４２の厚さは、２００Å〜３００Åである。
【００５１】
半導体層２２のダイオード領域４０においてダイオードトレンチ１４が形成されていない部分の表面２２Ａが、全域に渡って第２層間絶縁膜４８Ｂによって覆われており、第２層間絶縁膜４８Ｂの表面（図６における上面）および側面（ダイオードトレンチ１４の側壁１４Ｂをなしている部分）がショットキ電極４２によって覆われている。つまり、第２層間絶縁膜４８Ｂは、ダイオードトレンチ１４外におけるダイオード領域４０の表面（半導体層２２の表面２２Ａ）とショットキ電極４２との間に配置（介在）されている。第２層間絶縁膜４８Ｂによって、ダイオードトレンチ１４外におけるダイオード領域４０の表面とショットキ電極４２との間を絶縁することができる。
【００５２】
配線層３０は、たとえばアルミニウムと銅との合金（ＡｌＣｕ合金）からなる。配線層３０は、第２金属膜２９上に積層されていて、第２金属膜２９の表面（図６における上面）全域を覆っている。配線層３０は、前述した複数の外部電極２のうち対応するものに対して電気的に接続されている（図１および図２参照）。また、ゲート電極２４は、図示しない中継配線を介して、対応する外部電極２に対して電気的に接続されている。
【００５３】
トランジスタ形成領域Ｄでは、配線層３０と、第２金属膜２９と、ソース電極２８と、第１金属膜２７と、ソース領域３２と、ボディコンタクト領域３３とが電気的に接続されている。また、裏面電極２１と、半導体基板２０と、半導体層２２においてボディ領域３１よりも半導体基板２０側のドレイン領域３４とが電気的に接続されている。
これにより、トランジスタ形成領域Ｄでは、個々のトランジスタセル１１Ａが構成されている。トランジスタセル１１Ａ（トランジスタ１１）は、ゲート電極２４が埋め込まれたゲートトレンチ１２を有することから、いわゆるトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。また、トランジスタセル１１Ａ内では、ボディ領域３１およびドレイン領域３４によって寄生ダイオードが構成されている。
【００５４】
たとえば、ソース電極２８（配線層３０）が接地され、裏面電極２１に正電圧が印加された状態で、ゲート電極２４に閾値以上の電圧が印加される。すると、ボディ領域３１における、ゲート電極２４の外側のゲート絶縁膜２３との界面近傍のチャネル領域Ｘにチャネルが形成され、このチャネルを介して、裏面電極２１からソース電極２８に向けて電流が流れる。
【００５５】
また、ダイオード形成領域Ｃでは、裏面電極２１が半導体基板２０に対してオーミック接触しているとともに、第１金属膜２７（ショットキ電極４２）がダイオードトレンチ１４の側壁１４Ｂにおいてダイオード領域４０に対してショットキ接合していることから、ショットキバリアダイオード１０が構成されている。ショットキバリアダイオード１０とトランジスタ１１とは並列接続されている。また、ダイオード形成領域Ｃでは、各ダイオードトレンチ１４の底面１４Ａのｐｎダイオード領域４１がダイオード領域４０にｐｎ接合しているので、ｐｎダイオード領域４１とダイオード領域４０とのｐｎ接合によって、ｐｎダイオード４５が構成されている。このように１つのダイオードトレンチ１４において、底面１４Ａにｐｎダイオード４５が形成され、側壁１４Ｂにショットキバリアダイオード１０が形成されている。
【００５６】
ダイオード形成領域Ｃの各ダイオードトレンチ１４において、ショットキバリアダイオード１０とｐｎダイオード４５とは並列接続されている。ショットキバリアダイオード１０の順方向電圧（Ｖｆ）は、ｐｎダイオード４５のＶｆ（たとえば、０．６Ｖ〜０．７Ｖ）よりも低いので、ｐｎダイオード４５よりも先にショットキバリアダイオード１０が導通する。
【００５７】
また、逆バイアス時には、各ダイオードトレンチ１４の底部のｐｎダイオード４５では、空乏層８０が広がり、隣り合うダイオードトレンチ１４の底部の空乏層８０同士が互いに結合する。換言すれば、複数のダイオードトレンチ１４の間の間隔は、逆バイアス時に、ｐｎダイオード領域４１とダイオード領域４０とのｐｎ接合から広がる空乏層８０が互いに結合するように定められている。ダイオードトレンチ１４の底部のｐｎダイオード４５の周囲において空乏層８０が広がって結合することによって、ダイオード領域４０における電流の流路が塞がれるので、逆方向リーク電流を低減することができる。
【００５８】
ここで、第２層間絶縁膜４８Ｂは必ずしも設ける必要はなく、これを除去してショットキ電極４２とダイオード領域４０とのショットキ接合の面積を大きくしてもよい。ただし、ダイオード領域４０の表面（表面２２Ａ）上のショットキ電極４２の厚さと、ダイオードトレンチ１４の側壁１４Ｂのショットキ電極４２の厚さとは必ずしも等しくならないので、特性が不安定になるおそれがある。すなわち、ショットキ電極４２においてダイオード領域４０にショットキ接合する部分の厚さが場所によって異なると、Ｖｆが微妙に異なる複数のショットキバリアダイオード１０が並列接続されることになるから、ショットキバリアダイオード１０全体の特性が安定しなくなる虞がある。
【００５９】
そこで、この実施形態の半導体装置１では、第２層間絶縁膜４８Ｂを除去せずに残している。この場合、ショットキ電極４２は、ダイオードトレンチ１４の側壁１４Ｂにおいて第１の厚さＴを有し、第２層間絶縁膜４８Ｂ上において第１の厚さＴよりも厚い第２の厚さＵを有している。
この半導体装置１では、ショットキ電極４２において第１の厚さＴの部分だけがダイオードトレンチ１４の側壁１４Ｂにおいてダイオード領域４０にショットキ接合していて、ショットキ電極４２において第２の厚さＵの部分はダイオード領域４０にショットキ接合していない。これにより、ショットキ電極４２においてダイオード領域４０にショットキ接合している部分の厚さが第１の厚さＴで均一となり、Ｖｆのばらつきがなくなるので、ショットキバリアダイオード１０全体の特性を安定させることができる。これにより、半導体装置１全体の性能向上を図ることができる。また、半導体装置１の製造の際に、第２層間絶縁膜４８Ｂを除去する工程を省略することができるから、工程数を少なくしてコスト削減を図ることができる。
【００６０】
図７Ａ〜図７Ｊは、図６に示す半導体装置の製造方法を示す図解的な断面図である。
まず、図７Ａに示すように、公知の方法により、半導体基板２０を作製する。
次いで、図７Ｂに示すように、半導体基板２０の表面からエピタキシャル成長させることによって、半導体基板２０上にｎ−型の半導体層２２を形成する。半導体層２２には、トランジスタ形成領域Ｄに対応するトランジスタ領域３５と、ダイオード形成領域Ｃに対応するダイオード領域４０とが設定されている。
【００６１】
次いで、図７Ｃに示すように、ダイオード形成領域Ｃ（ダイオード領域４０）を覆ってトランジスタ形成領域Ｄ（トランジスタ領域３５）だけを露出させるレジストパターン４６が半導体層２２上に形成される。次いで、トランジスタ形成領域Ｄにおける半導体層２２（トランジスタ領域３５）の表層部にｐ型不純物（たとえば、ホウ素）がイオン注入される。その後、レジストパターン４６を除去してからアニール処理することによりｐ型不純物が活性化され、図７Ｃに示すように、トランジスタ領域３５の表層部に、ｐ−型のボディ領域３１が形成される。一方、ダイオード領域４０は、ｎ−型のままである。トランジスタ形成領域Ｄにおける半導体層２２においてボディ領域３１よりも半導体基板２０側の部分は、ドレイン領域３４である。
【００６２】
次いで、ボディ領域３１の表層部に選択的にｎ型不純物（たとえば、ヒ素リン）がイオン注入される。その後、アニール処理することによりｎ型不純物が活性化され、図７Ｄに示すように、ボディ領域３１の表層部にソース領域３２が形成される。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、半導体層２２が表面２２Ａ側から掘り込まれる。これにより、図７Ｅに示すように、トランジスタ形成領域Ｄにおける半導体層２２には、ゲートトレンチ１２が形成される。
【００６３】
次いで、たとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、図７Ｆに示すように、ゲートトレンチ１２の内面の全域に、ＳｉＯ２からなるゲート絶縁膜２３を形成する。
次いで、図７Ｇに示すように、ゲートトレンチ１２におけるゲート絶縁膜２３の内側に、ポリシリコンからなるゲート電極２４を埋め込む。
【００６４】
次いで、たとえばＣＶＤ法によって、ダイオード形成領域Ｃおよびトランジスタ形成領域Ｄの両方における半導体層２２の表面２２Ａの全域に、ＳｉＯ２からなる膜（ＳｉＯ２膜）３６を形成する。ＳｉＯ２膜３６は、酸化膜２５の元となる。
次いで、たとえば高密度中のＣＶＤによって、ＢＰＳＧなどのガラスからなる層（ガラス層）３７をＳｉＯ２膜３６上に積層する。図７Ｇでは、ガラス層３７が形成された直後の状態が示されている。ガラス層３７は、絶縁層２６の元となる。このようにガラス層３７がＳｉＯ２膜３６上に積層されることによって、前述した層間絶縁膜４８が形成される。
【００６５】
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、ダイオード形成領域Ｃおよびトランジスタ形成領域Ｄにおいて、ガラス層３７、ＳｉＯ２膜３６および半導体層２２が、この順番で掘り込まれる。これにより、図７Ｈに示すように、ダイオード形成領域Ｃには、複数のダイオードトレンチ１４が形成され、同時に、トランジスタ形成領域Ｄには、複数のソーストレンチ１３が形成される。各ダイオードトレンチ１４の底面１４Ａと、各ソーストレンチ１３の底面１３Ａとは、半導体層２２の厚さ方向に関して同じ位置にあり、面一になっている。同一工程（すなわち同一条件）でダイオードトレンチ１４およびソーストレンチ１３を形成するので、ダイオードトレンチ１４およびソーストレンチ１３は等しい深さを有する。
【００６６】
次いで、図７Ｉに示すように、ソーストレンチ１３の底部（底面１３Ａおよびその周囲）およびダイオードトレンチ１４の底部（底面１４Ａおよびその周囲）を介して、半導体層２２の表層部に選択的にｐ型不純物（たとえば、ホウ素）のイオンが注入される。ここで、当該不純物イオンは、図５の破線で示すように、前述した第２方向Ｘ（ソーストレンチ１３の長手方向に直交する方向）に沿う平面内において、半導体基板２０の厚さ方向に対して所定角度（たとえば±７°程度）だけ傾斜した方向（第２方向Ｘに沿って傾斜した方向）へ向けて、ソーストレンチ１３およびダイオードトレンチ１４のそれぞれの底部に注入される。
【００６７】
そのため、図７Ｉのようにソーストレンチ１３およびダイオードトレンチ１４のそれぞれの短手方向に沿う断面を同一平面上で示した場合には、不純物イオンは、破線矢印で示すように、ソーストレンチ１３に対して、その深さ方向に傾斜した方向に沿って注入され、ダイオードトレンチ１４に対して、その深さ方向に沿って注入される。その結果、半導体層２２では、ソーストレンチ１３において、底面１３Ａおよび短手方向（前述した第２方向Ｘ）に対向する１対の側壁１３Ｂにおいて不純物イオンが注入される。そして、半導体層２２では、ダイオードトレンチ１４において、底面１４Ａおよび長手方向（前述した第２方向Ｘ）に対向する１対の側壁１４Ｃ（図５参照）において不純物イオンが注入されるものの、短手方向（前述した第１方向Ｙ）に対向する１対の側壁１４Ｂには不純物イオンがほとんど注入されない。
【００６８】
その後、アニール処理することによりｐ型不純物（先ほど注入されたイオン）が活性化され、ソーストレンチ１３の側壁１３Ｂおよび底部のボディ領域３１内にボディコンタクト領域３３が形成され、同時に、ダイオードトレンチ１４の底部のダイオード領域４０内にｐｎダイオード領域４１が形成される。ｐｎダイオード領域４１は、ダイオードトレンチ１４の底面１４Ａの直下およびダイオードトレンチ１４の側壁１４Ｃ（図５参照）に形成される。しかし、ダイオードトレンチ１４の（前述した第１方向Ｙに対向する）一対の側壁１４Ｂでは、前述したように不純物イオンの注入が抑制されているので、ｐｎダイオード領域４１が形成されない。これにより、後述するように、ショットキ電極４２は、ダイオードトレンチ１４の側壁１４Ｂにおいてショットキ接合することができる。
【００６９】
次いで、図７Ｊに示すように、たとえばスパッタ法によって、チタンからなる第１金属膜２７が、ソーストレンチ１３およびダイオードトレンチ１４の内面（酸化膜２５、絶縁層２６および半導体層２２のそれぞれにおいて各トレンチ内に露出された部分）の全域と、絶縁層２６（層間絶縁膜４８）の表面の全域とに形成される。
次いで、ソーストレンチ１３における第１金属膜２７の内側に、タングステンからなるソース電極２８が埋め込まれる。図７Ｊは、ソース電極２８の埋め込みが終了した直後の状態を示している。
【００７０】
次いで、たとえばスパッタ法によって、チタンからなる第２金属膜２９が、第１金属膜２７の表面全域と、ソース電極２８においてソーストレンチ１３から露出された面とに形成され、さらに、アルミニウムからなる配線層３０が第２金属膜２９上に積層される。そして、半導体基板２０の裏面に裏面電極２１が形成されると、図６に示すように、各トランジスタセル１１Ａ（トランジスタ１１）、ショットキバリアダイオード１０およびｐｎダイオード４５が同時に完成し、これにより、半導体装置１が完成する。
【００７１】
ここで、ソース電極２８（ソーストレンチ１３内の第１金属膜２７も含む）およびショットキ電極４２（第１金属膜２７および第２金属膜２９のまとまり）が、同じ電極材料（具体的には、第１金属膜２７の材料）からなってもよい。この場合、ソーストレンチ１３にソース電極２８を埋め込むのと同時に、ショットキ電極４２が形成される。つまり、当該電極材料をソーストレンチ１３内およびダイオードトレンチ１４内に供給することによって、ソース電極２８およびショットキ電極４２を同一工程で形成することができる。そして、ショットキ電極４２（特に、第１金属膜２７）をダイオードトレンチ１４の側壁１４Ｂおよび底壁（底面１４Ａ）に形成すれば、ショットキバリアダイオード１０およびｐｎダイオード４５を同時に形成することができる。
【００７２】
また、ショットキ電極４２（第１金属膜２７および第２金属膜２９）は、スパッタ法などで形成する都合上、ダイオードトレンチ１４の側壁１４Ｂに金属材料（前述したチタン）が付着しにくいので、側壁１４Ｂよりも、底面１４Ａや第２層間絶縁膜４８Ｂの上において厚くなる。
以上のように、この半導体装置１では、半導体層２２のダイオード領域４０外のトランジスタ領域３５には、トランジスタ１１が形成されていて、ダイオード領域４０では、ダイオードトレンチ１４の底部においてｐｎダイオード４５が形成され、ダイオードトレンチ１４の側壁１４Ｂにおいてショットキバリアダイオード１０が形成されている。この場合、ソーストレンチ１３とダイオードトレンチ１４とを同時に形成することができる（図７Ｈ参照）。さらに、ソーストレンチ１３の底部でのボディコンタクト領域３３の形成と、ダイオードトレンチ１４の底部でのｐｎダイオード領域４１の形成とを同時に行い（図７Ｉ参照）、ソーストレンチ１３へのソース電極２８の埋め込みと、ダイオードトレンチ１４におけるショットキ電極４２の形成とを同時に行うことができる（図７Ｊ参照）。これにより、トランジスタ１１とダイオード（ショットキバリアダイオード１０およびｐｎダイオード４５）とを同時に形成できる。そのため、トランジスタ１１とダイオードとを別工程で形成する場合に必要となる工程（たとえば、半導体層２２の表面に保護膜を形成してからソーストレンチ１３を形成した後にダイオード領域４０における当該保護膜を除去する工程）を省略することができる。このように、トランジスタ１１を形成するための工程を利用してダイオードトレンチ１４およびｐｎダイオード領域４１を形成できるので（つまり、ダイオードを形成するための特別な工程が不要になるので）、少ない工程数でトランジスタ１１およびショットキバリアダイオード１０を同一チップ上に有する半導体装置１を作成できる。よって、半導体装置１を安価に製造することができる。
【００７３】
前述したように、半導体装置１の製造の際、第１層間絶縁膜４８Ａおよび第２層間絶縁膜Ｂと同一の層間絶縁膜４８を半導体層２２の表面２２Ａの全域に形成し（図７Ｇ参照）、次いで、ソーストレンチ１３を形成し、ついでにダイオードトレンチ１４を同時に形成する（図７Ｈ参照）。ソーストレンチ１３の底部にボディコンタクト領域３３を形成するついでに、ダイオードトレンチ１４の底部にｐｎダイオード領域４１を同時に形成することができる（図７Ｉ参照）。また、ダイオードトレンチ１４の側壁１４Ｂでは、ショットキバリアダイオード１０を作ることができる（図６参照）。この際、前記層間絶縁膜４８の除去は不要である。そして、この際（ソーストレンチ１３およびダイオードトレンチ１４を形成する際）、第１層間絶縁膜４８Ａおよび第２層間絶縁膜４８Ｂを同一工程で形成することができるので（図７Ｈ参照）、工程数を少なくすることができる。第１層間絶縁膜４８Ａおよび第２層間絶縁膜４８Ｂはいずれも除去せずに残しておくので、これらの層間絶縁膜４８を除去する工程を省略することができる。
【００７４】
また、半導体層２２の厚さ方向から見た平面視において、トランジスタ形成領域Ｄが、ダイオード形成領域Ｃを取り囲んでいる（図１〜図４参照）。トランジスタ形成領域Ｄのトランジスタ１１がＯＮのときにダイオード形成領域Ｃのショットキバリアダイオード１０がＯＦＦすることにより、ダイオード形成領域Ｃから半導体層２２の放熱を図ることができる。また、トランジスタ１１がＯＦＦのときは、トランジスタ形成領域Ｄから半導体層２２の放熱を図ることができる。こうして半導体装置１の温度上昇を阻止できる。とくに、トランジスタ形成領域Ｄがダイオード形成領域Ｃを取り囲んだ配置とすることによって、一方の領域を介して、他方の領域の放熱を図ることができるから、半導体装置１の温度上昇を効果的に抑制できる。そして、複数のダイオード形成領域Ｃを所定の間隔を隔てて均一に分布するように分散配置しているので、半導体装置１の温度上昇をより効果的に抑制できる（図１および図２参照）。
【００７５】
図８は、本発明の別の実施形態に係る半導体装置の図解的な断面図である。
次に、前述した実施形態とは別の実施形態について説明するが、以降の実施形態において、前述した実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その詳細な説明を省略する。図８の場合においても、平面視において、トランジスタ形成領域Ｄは、ダイオード形成領域Ｃを取り囲んでいる（図１および図２参照）。
【００７６】
図８に示す半導体装置１のトランジスタ１１（トランジスタセル１１Ａ）は、前述の実施形態とは構造の異なるプレーナー型ＭＯＳＦＥＴであり、前述したゲートトレンチ１２（図６参照）を有していない。しかし、半導体装置１は、ソーストレンチ１３およびダイオードトレンチ１４を有している。
図８に示す半導体装置１は、前述した半導体基板２０、裏面電極２１、半導体層２２、ソース電極２８および配線層３０と、ゲート絶縁膜５０と、ゲート電極５１と、絶縁膜５２と、金属膜５３とを備えている。
【００７７】
半導体基板２０は、ｎ＋型の半導体からなる。裏面電極２１は、半導体基板２０の裏面（図８における下面）の全域を覆っていて、半導体基板２０の裏面にオーミック接触している。
半導体層２２は、エピタキシャル成長によって、半導体基板２０の表面（図８における上面）上に積層されている。半導体層２２は、半導体基板２０よりも低濃度のｎ−型の半導体からなる。図８の半導体層２２において、上面を、表面２２Ａといい、下面を、裏面２２Ｂということにする。図８は、ダイオード形成領域Ｃとトランジスタ形成領域Ｄとの境界近傍における半導体層２２を示している。半導体層２２では、ダイオード形成領域Ｃに対応するダイオード領域４０と、トランジスタ形成領域Ｄに対応するトランジスタ領域３５とが設定されている。
【００７８】
トランジスタ形成領域Ｄにおける半導体層２２の表層部には、ｐ−型のボディ領域５４が選択的に形成されている。ボディ領域５４は、複数形成され、半導体層２２の表層部において離散配置されている。各ボディ領域５４の表層部には、ｎ＋型のソース領域５５が形成されている。トランジスタ形成領域Ｄにおける半導体層２２においてボディ領域５４以外の領域は、ｎ−型のドレイン領域５６となっている。一方、ダイオード形成領域Ｃにおける半導体層２２は、前述したｎ−型のダイオード領域４０となっている。
【００７９】
ソース領域５５の表面と、ソース領域５５が形成されていない領域におけるボディ領域５４の表面と、ドレイン領域５６の表面とは面一になっていて、トランジスタ形成領域Ｄにおける半導体層２２の表面２２Ａをなしている。半導体層２２の表面２２Ａにおいて、ソース領域５５およびドレイン領域５６は、ボディ領域５４を挟み、表面２２Ａに沿って間隔（ソース領域５５およびドレイン領域５６間のボディ領域５４に相当する）を開けて配置されている。
【００８０】
ゲート絶縁膜５０は、ＳｉＯ２からなり、ダイオード形成領域Ｃおよびトランジスタ形成領域Ｄにおける半導体層２２の表面２２Ａ上を部分的に覆っている。トランジスタ形成領域Ｄのゲート絶縁膜５０は、トランジスタ形成領域Ｄにおける半導体層２２の表面２２Ａにおいて間隔を隔てて隣り合うソース領域５５の両方に跨るように形成されている。
ゲート電極５１は、たとえばポリシリコンからなり、ゲート絶縁膜５０上に積層されている。ゲート電極５１は、ソース領域５５およびドレイン領域５６の間のボディ領域５４の表面にゲート絶縁膜５０を介して対向している。
【００８１】
絶縁膜５２は、ＳｉＯ２からなる。絶縁膜５２は、ゲート電極５１の表面においてゲート絶縁膜５０に接触していない部分の全域を覆っている。絶縁膜５２は、ゲート絶縁膜５０につながっている。
ソーストレンチ１３は、絶縁膜５２の表面（図８における上面）から掘り下がり、絶縁膜５２（隣り合うゲート電極５１の間の部分）およびゲート絶縁膜５０を貫通して、さらに、半導体層２２において、ソース領域５５およびボディ領域５４を貫通してドレイン領域５６の層厚途中まで到達している。ボディ領域５４およびドレイン領域５６におけるソーストレンチ１３の底部の周囲には、ボディ領域５４よりも不純物濃度の高いｐ＋型のボディコンタクト領域５８が形成されている。ソース電極２８が、ソーストレンチ１３の内側を埋め込まれている。
【００８２】
ダイオードトレンチ１４は、半導体層２２の表面２２Ａから掘り下がり、半導体層２２においてダイオード領域４０の層厚途中まで到達している。ダイオード領域４０におけるダイオードトレンチ１４の底面１４Ａの周囲（底面１４Ａの直下の部分）には、ｐ＋型のｐｎダイオード領域５９が形成されている。ｐ＋型のｐｎダイオード領域５９は、ｎ−型のダイオード領域４０との間にｐｎ接合を形成している。
【００８３】
ソーストレンチ１３およびダイオードトレンチ１４は、前述した実施形態（図６参照）と同様に、互いに等しい深さである。
金属膜５３は、ｎ−型のシリコンとの接合によりショットキ接合を形成する金属（前述したチタン、モリブデン、パラジウムまたはチタンナイトライド等）を含む。金属膜５３は、トランジスタ形成領域Ｄにおいて、絶縁膜５２と、ソース電極２８においてソーストレンチ１３から露出された面（図８における上面）とを覆っている。さらに、金属膜５３は、ダイオード形成領域Ｃにおける絶縁膜５２の表面（図８における上面）の全域と、ダイオードトレンチ１４の内面（当該内面を構成する絶縁膜５２およびゲート絶縁膜５０も含む）の全域とに接するように形成されている。この状態で、金属膜５３は、ｐｎダイオード領域５９に対してオーミック接触し、ダイオードトレンチ１４の側壁１４Ｂにおいてダイオード領域４０に対してショットキ接合している。金属膜５３において、ダイオード領域４０にショットキ接合されている部分は、ショットキ電極７０を構成している。
【００８４】
配線層３０は、金属膜５３上に積層されていて、金属膜５３の表面（図８における上面）全域を覆っている。配線層３０は、前述した複数の外部電極２のうち対応するものに対して電気的に接続されている（図１および図２参照）。また、ゲート電極５１は、図示しない中継配線を介して、対応する外部電極２に対して電気的に接続されている。
この半導体装置１では、トランジスタ形成領域Ｄにおいて、配線層３０と、金属膜５３と、ソース電極２８と、ボディ領域５４と、ソース領域５５とが電気的に接続されている。そして、トランジスタ形成領域Ｄにおいて、裏面電極２１と、半導体基板２０と、半導体層２２においてボディ領域５４およびソース領域５５が形成されていない部分（ドレイン領域５６）とが電気的に接続されている。
【００８５】
これにより、トランジスタ形成領域Ｄでは、個々のトランジスタセル１１Ａが構成されている。また、トランジスタセル１１Ａ内では、ボディ領域５４およびドレイン領域５６によって寄生ダイオードが構成されている。
たとえば、配線層３０が接地され、裏面電極２１に正電圧が印加された状態で、ゲート電極５１に対して閾値以上の電圧が印加される。すると、ボディ領域５４におけるゲート絶縁膜５０との界面近傍のチャネル領域Ｘにチャネルが形成され、このチャネルを介して、裏面電極２１から配線層３０に向けて電流が流れる。
【００８６】
また、ダイオード形成領域Ｃでは、裏面電極２１が半導体基板２０に対してオーミック接触しているとともに、金属膜５３が半導体層２２（ダイオード領域４０）に対してショットキ接合していることから、ショットキバリアダイオード１０が構成されている。ショットキバリアダイオード１０とトランジスタ１１とは並列接続されている。また、ダイオード形成領域Ｃでは、各ダイオードトレンチ１４の底面１４Ａのｐｎダイオード領域５９がダイオード領域４０にｐｎ接合しているので、ｐｎダイオード領域５９とダイオード領域４０とのｐｎ接合によって、前述したｐｎダイオード４５が構成されている。このように１つのダイオードトレンチ１４において、底面１４Ａにｐｎダイオード４５が形成され、側壁１４Ｂにショットキバリアダイオード１０が形成されている。
【００８７】
ダイオード形成領域Ｃの各ダイオードトレンチ１４において、ショットキバリアダイオード１０とｐｎダイオード４５とは並列接続されている。前述したようにショットキバリアダイオード１０のＶｆがｐｎダイオード４５のＶｆよりも低いので、ｐｎダイオード４５よりも先にショットキバリアダイオード１０が導通する。
また、前述した実施形態（図６参照）の場合と同様に、逆バイアス時には、各ダイオードトレンチ１４の底部のｐｎダイオード４５では、空乏層８０が広がり、隣り合うダイオードトレンチ１４の底部の空乏層８０同士が互いに結合する。
【００８８】
図８の半導体装置１には、図６の半導体装置１の構成を適宜適用してもよく、その場合には、図６の半導体装置１の場合と同様の効果を得ることができる。
図９は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。
図９を参照して、半導体パッケージ６０は、前述したいずれかの半導体装置１と、金属製のリードフレーム６１と、樹脂パッケージ６５とを含んでいる。
【００８９】
半導体装置１は、リードフレーム６１に接合されている。リードフレーム６１は、矩形板状のダイパッド６２と、ダイパッド６２の一辺に対して間隔を隔てて配置されるリード６３Ａと、ダイパッド６２における別の辺から延び出たリード６３Ｂとを含んでいる。リード６３Ａおよびリード６３Ｂは、それぞれ複数（ここでは、４つ）ある。
半導体装置１では、裏面電極２１（図６および図８参照）が、ダイパッド６２の上面に接合されていて、各リード６３Ａと、半導体装置１の表面上の対応する外部電極２とがボンディングワイヤ６４によって接続されていている。これにより、リード６３Ａおよび６３Ｂと、半導体装置１内のショットキバリアダイオード１０、 ｐｎダイオード４５およびトランジスタ１１（図１および図２参照）とが電気的に接続されている。ここで、図９において、右端の外部電極２は、ゲート電極２４につながっていて、それ以外の外部電極２は、ソース電極２８につながっている（図６も参照）。この場合、図９において、右端のリード６３Ａは、ゲート側リードであり、それ以外の３つのリード６３Ａは、ソース側リードである。そして、全てのリード６３Ｂは、ドレイン側リードである。
【００９０】
そして、互いに接合された状態にある半導体装置１およびリードフレーム６１は、各リード６３Ａおよびリード６３Ｂが外部に露出されるように、樹脂パッケージ６５で覆われている。半導体パッケージ６０は、各リード６３Ａおよびリード６３Ｂを実装配線基板（図示せず）に対向させて、この実装配線基板に接続（実装）することができる。
図１０は、本発明の半導体装置を適用したＤＣ−ＤＣコンバータの回路図である。
【００９１】
図１０に示すようなＤＣ−ＤＣコンバータ１００において、制御部（ＩＣ）９１には、Highside用トランジスタ９２およびLowside用トランジスタ９３が接続されるが、本発明の半導体装置１を、Lowside用トランジスタ９３に用いることができる。この場合、半導体装置１のトランジスタ１１が、Lowside用トランジスタ９３となり、ショットキバリアダイオード１０が、Highside用トランジスタ９２とLowside用トランジスタ９３とをつなぐ。
【００９２】
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
図１１は、図３の半導体装置の要部の変形例を示す図である。
たとえば、前述したダイオードトレンチ１４のそれぞれは、ダイオード形成領域Ｃのほぼ全域に亘って一直線に延びているが（図３および図４参照）、図１１に示すように、第２方向Ｘに延びる同一直線上において、複数のダイオードトレンチ１４に分割されていてもよい。この場合においても、前述した実施形態と同様に、平面視において、個々のダイオードトレンチ１４は、第２方向Ｘに長い矩形状に形成されている。また、ソーストレンチ１３は、前述した実施形態と同様に、半導体層２２の表面２２Ａにおいて第１方向Ｙに直線状に形成されており、平面視矩形状の各ダイオードトレンチ１４の互いに平行な２辺（第２方向Ｘに延びる２辺）Ｈは、ソーストレンチ１３の長手方向（第１方向Ｙ）に直交している。
【００９３】
また、前述した実施形態では、各ダイオードトレンチ１４の底面１４Ａにおいてｐｎダイオード４５を形成していたが（図６および図８参照）、ダイオードトレンチ１４におけるイオン注入を省略することによって（図７Ｉ参照）、ダイオードトレンチ１４の側壁１４Ｂだけでなく、底面１４Ａにもショットキバリアダイオード１０を形成してもよい。
また、前述した実施形態では、ｎ型を第１導電型とし、ｐ型を第２導電型としているが、逆に、ｐ型を第１導電型とし、ｎ型を第２導電型としてもよい。
【００９４】
また、第１層間絶縁膜４８Ａの厚さと、第２層間絶縁膜４８Ｂの厚さとが異なっていてもよい。また、ゲートトレンチ１２、ソーストレンチ１３およびダイオードトレンチ１４のそれぞれの深さを任意に変更してもよい。ソーストレンチ１３とダイオードトレンチ１４とは、平面視において直交していることが望ましいが、これらのトレンチの交差角度は、厳密に９０°でなくてもよい。
【符号の説明】
【００９５】
１  半導体装置
１２  ゲートトレンチ
１３  ソーストレンチ
１４  ダイオードトレンチ
２２  半導体層
２２Ａ  表面
２３  ゲート絶縁膜
２４  ゲート電極
２７  第１金属膜
２８  ソース電極
３１  ボディ領域
３２  ソース領域
３３  ボディコンタクト領域
３４  ドレイン領域
３５  トランジスタ領域
４０  ダイオード領域
４１  ｐｎダイオード領域
４２  ショットキ電極
４８Ａ  第１層間絶縁膜
４８Ｂ  第２層間絶縁膜
５５  ソース領域
５６  ドレイン領域
８０  空乏層
Ｈ  ２辺
Ｔ  厚さ
Ｕ  厚さ
Ｘ  第２方向
Ｙ  第１方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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