(57)【特許請求の範囲】
【請求項１】
情報を取得する取得手段と、
再構成可能な論理回路上に再構成され、クロック信号を用いて情報に対して特定の処理を行う情報処理回路と、
再構成可能な論理回路上に再構成され、前記情報処理回路に前記クロック信号を供給する位相同期回路と、
前記位相同期回路の同期状態または非同期状態を検出する同期検出手段と、
前記取得手段で前記特定の処理を要する情報が取得された場合に、前記情報処理回路で処理を行う前に、前記位相同期回路の再設定を行い、当該再設定後に前記同期検出手段で同期状態が検出されると再設定を終了するように制御する制御手段と、
を有する情報処理装置。
【請求項２】
前記位相同期回路の再設定後の所定期間内に前記同期検出手段で同期状態が検出されない場合には、前記位相同期回路の再設定を繰り返し行う、請求項１に記載の情報処理装置。
【請求項３】
前記制御手段が、前記位相同期回路の再構成終了後で且つ再構成終了から予め定めた期間が経過した後に、前記位相同期回路を再設定するように制御する請求項１または請求項２に記載の情報処理装置。
【請求項４】
前記情報処理回路が、画像情報に対して画像処理を行う請求項１から請求項３までのいずれか１項に記載の情報処理装置。
【請求項５】
前記画像情報が、光学的に読み取られた画像情報である請求項４に記載の情報処理装置。
【請求項６】
コンピュータに、
クロック信号を用いて情報に対して特定の処理を行う情報処理回路と、前記情報処理回路に前記クロック信号を供給する位相同期回路と、を再構成可能な論理回路上に再構成する手順と、
前記特定の処理を要する情報が取得された場合に、前記情報処理回路で処理を行う前に、前記位相同期回路を再設定する手順と、
前記位相同期回路の再設定後に同期状態が検出されると再設定を終了する手順と、
を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置及びプログラムに関する。
【背景技術】
【０００２】
特許文献１には、ＰＬＬ発振回路であって、入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、外部基準信号と前記電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、前記両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するＰＬＬ−ＩＣと、前記ＰＬＬ−ＩＣからの位相差信号における高周波成分のノイズを除去するループフィルタと、前記ＰＬＬ−ＩＣからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データを前記ＰＬＬ−ＩＣに設定し、前記ＰＬＬ−ＩＣからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が前記第１の期間継続していれば、再同期を行わせるためのデータを前記ＰＬＬ−ＩＣに設定するリトライを実行する演算処理装置とを有することを特徴とするＰＬＬ発振回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５５５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される情報処理装置及びプログラムを提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載の発明は、情報を取得する取得手段と、再構成可能な論理回路上に再構成され、クロック信号を用いて情報に対して特定の処理を行う情報処理回路と、再構成可能な論理回路上に再構成され、前記情報処理回路に前記クロック信号を供給する位相同期回路と、前記位相同期回路の同期状態または非同期状態を検出する同期検出手段と、前記取得手段で前記特定の処理を要する情報が取得された場合に、前記情報処理回路で処理を行う前に、前記位相同期回路の再設定を行い、当該再設定後に前記同期検出手段で同期状態が検出されると再設定を終了するように制御する制御手段と、を有する情報処理装置である。
【０００６】
請求項２に記載の発明は、前記位相同期回路の再設定後の所定期間内に前記同期検出手段で同期状態が検出されない場合には、前記位相同期回路の再設定を繰り返し行う、請求項１に記載の情報処理装置である。
【０００７】
請求項３に記載の発明は、前記制御手段が、前記位相同期回路の再構成終了後で且つ再構成終了から予め定めた期間が経過した後に、前記位相同期回路を再設定するように制御する請求項１または請求項２に記載の情報処理装置である。
【０００８】
請求項４に記載の発明は、前記情報処理回路が、画像情報に対して画像処理を行う請求項１から請求項３までのいずれか１項に記載の情報処理装置である。
【０００９】
請求項５に記載の発明は、前記画像情報が、光学的に読み取られた画像情報である請求項４に記載の情報処理装置。
【００１０】
請求項６に記載の発明は、コンピュータに、クロック信号を用いて情報に対して特定の処理を行う情報処理回路と、前記情報処理回路に前記クロック信号を供給する位相同期回路と、を再構成可能な論理回路上に再構成する手順と、前記特定の処理を要する情報が取得された場合に、前記情報処理回路で処理を行う前に、前記位相同期回路を再設定する手順と、前記位相同期回路の再設定後に同期状態が検出されると再設定を終了する手順と、を実行させるためのプログラムである。
【発明の効果】
【００１１】
請求項１、請求項６に記載の発明によれば、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される。
【００１２】
請求項２に記載の発明によれば、本構成を備えない場合と比較して、位相同期回路の同期状態が確実に実現される。
【００１３】
請求項３に記載の発明によれば、本構成を備えない場合と比較して、位相同期回路の再構成時にも位相同期回路の同期状態が確実に実現される。
【００１４】
請求項４に記載の発明によれば、画像情報に対して画像処理を行う場合に、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される。
【００１５】
請求項５に記載の発明によれば、光学的に読み取られた画像情報に対して画像処理を行う場合に、再構成可能な論理回路で実現された位相同期回路の同期状態が維持または回復される。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。
【図２】拡張処理部の構成の一例を示すブロック図である。
【図３】（Ａ）はプログラマブル論理回路の構造の一例を示す平面図である。（Ｂ）はプログラマブル論理回路の内部構造の一例を示すブロック図である。
【図４】再構成された回路の構成の一例を示すブロック図である。
【図５】位相同期回路の構成の一例を示すブロック図である。
【図６】位相比較部の構成の一例を示すブロック図である。
【図７】情報処理装置を起動する場合に実行される「起動処理」の手順を示すフローチャートである。
【図８】情報処理装置で実行される「拡張処理」の手順を示すフローチャートである。
【図９】情報処理装置で実行される「ＰＬＬリセット処理」の手順を示すフローチャートである。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００１８】
＜情報処理装置の構成＞
本発明の実施の形態に係る情報処理装置の全体構成について説明する。
（情報処理装置の概略構成）
まず、本発明の実施の形態に係る情報処理装置の概略的な構成について説明する。図１は本発明の実施の形態に係る情報処理装置の構成の一例を示すブロック図である。図１に示すように、本実施の形態に係る情報処理装置は、制御部１０、情報取得部２４、拡張処理部２６、情報出力部２８、及び記憶部３０を備えている。制御部１０は、装置全体の制御及び各種演算を行うコンピュータとして構成されている。
【００１９】
即ち、制御部１０は、ＣＰＵ（中央処理装置;  Central Processing Unit）１２、各種プログラムを記憶したＲＯＭ（Read Only Memory）１４、プログラムの実行時にワークエリアとして使用されるＲＡＭ（Random Access Memory）１６、各種情報を記憶する不揮発性メモリ１８、及び入出力インターフェース（Ｉ／Ｏ）２０を備えている。ＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６、不揮発性メモリ１８、及びＩ／Ｏ２０Ｅの各々は、バス２２を介して互いに接続されている。
【００２０】
情報取得部２４、拡張処理部２６、情報出力部２８、及び記憶部３０の各部は、制御部１０のＩ／Ｏ２０に接続されている。制御部１０は、各部と情報の授受を行って、情報取得部２４、拡張処理部２６、情報出力部２８、及び記憶部３０の各部を制御する。
【００２１】
情報取得部２４は、外部から情報を取得するためのインターフェースである。情報取得部２４を、有線又は無線の通信回線を介して外部装置と通信を行う通信部として構成してもよい。情報取得部２４は、例えば、通信回線に接続されたコンピュータ等の外部装置から、各種情報を通信により取得する。また、処理対象となる情報が画像情報である場合には、情報取得部２４は、イメージセンサ等の画像読み取り装置から画像情報を取得してもよい。画像読み取り装置は、用紙上に形成された画像を光学的に読み取って、ディジタルの画像情報を生成する。
【００２２】
拡張処理部２６は、制御部１０からの指示に応じて、情報に対し特定の演算処理を実行する演算処理部である。即ち、制御部１０は、装置全体の制御及び各種演算処理を自ら実行する一方、拡張処理部２６に特定の演算処理（以下では、「拡張処理」という。）を実行させる。処理対象となる情報が画像情報である場合には、拡張処理部２６は画像情報に対して少なくとも１つの画像処理を行う。光学的に読み取った画像情報に対する画像処理としては、シェーディング補正処理、色変換処理等が挙げられる。
【００２３】
情報出力部２８は、外部に情報を出力するためのインターフェースである。情報出力部２８を、有線又は無線の通信回線を介して外部装置と通信を行う通信部として構成してもよい。情報出力部２８は、例えば、通信回線に接続されたコンピュータ等の外部装置に、各種情報を通信により出力する。また、処理対象となる情報が画像情報である場合には、情報出力部２８は、画像処理後の画像情報を画像形成装置等に出力してもよい。画像形成装置は、画像処理後の画像情報に基づいて用紙上に画像を形成する。
【００２４】
記憶部３０は、ハードディスク等の記憶装置を備えている。記憶部３０には、各種データ、制御プログラム等が記憶される。本実施の形態では、後述する「起動処理」、「拡張処理」及び「ＰＬＬリセット処理」の制御プログラムが、記憶部３０に予め記憶されている場合について説明する。予め記憶された制御プログラムは、ＣＰＵ１２により読み出されて実行される。
【００２５】
なお、情報取得部２４は、マウス、キーボード等の情報入力装置、タッチパネル等の操作表示部を有していてもよい。また、情報出力部２８は、ディスプレイ等の情報表示装置、タッチパネル等の操作表示部を有していてもよい。情報処理装置は、情報取得部２４及び情報出力部２８として機能する操作表示部を有していてもよい。例えば、タッチパネルは、スタートボタン、テンキー等の各種ボタン、設定画面等の各種画面を表示するように制御されると共に、ユーザの操作を受け付けて設定情報や指示情報等の各種情報を取得する。
【００２６】
また、制御部１０には、各種ドライブが接続されていてもよい。各種ドライブは、フレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭなどのコンピュータ読み取り可能な可搬性の記録媒体からデータを読み込んだり、記録媒体に対してデータを書き込んだりする装置である。各種ドライブを備える場合には、可搬性の記録媒体に制御プログラムを記録しておいて、これを対応するドライブで読み込んで実行してもよい。
【００２７】
（拡張処理部の構成）
ここで、図１に示す拡張処理部２６の構成について説明する。図２は拡張処理部２６の構成の一例を示すブロック図である。図２に示すように、拡張処理部２６は、プログラマブル論理回路３２、プログラマブル論理回路３２を制御する回路制御部３４、及びプログラマブル論理回路３２を再構成する回路情報等を記憶した情報記憶部３６を備えている。プログラマブル論理回路３２は回路制御部３４に接続され、回路制御部３４は情報記憶部３６に接続されている。プログラマブル論理回路３２は、フィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array：ＦＰＧＡ）、プログラマブル・ロジック・デバイス (Programmable Logic Device：ＰＬＤ)等の再構成可能な論理回路である。
【００２８】
回路制御部３４は、制御部１０のＣＰＵ１２からの再構成の指示に応じて、情報記憶部３６に記憶された回路情報を読み出し、回路情報に基づいてプログラマブル論理回路３２を再構成する。情報記憶部３６は、プログラマブル論理回路３２上に再構成された回路で処理される処理対象の情報や処理後の情報を記憶してもよい。なお、本実施の形態では、再構成に使用する回路情報を情報記憶部３６に記憶する例について説明するが、制御部１０のＲＯＭ１４や記憶部３０に回路情報を記憶しておいて、再構成時に回路制御部３４に転送するようにしてもよい。また、本実施の形態では、回路制御部３４は、プログラマブル論理回路３２の再構成が終了すると、再構成の終了を報知する報知信号をＣＰＵ１２に出力する。
【００２９】
＜プログラマブル論理回路＞
次に、プログラマブル論理回路３２について説明する。図３（Ａ）はプログラマブル論理回路３２の構造の一例を示す平面図である。図３（Ｂ）はプログラマブル論理回路３２の内部構造の一例を示すブロック図である。
【００３０】
図３（Ａ）及び図３（Ｂ）に示すように、プログラマブル論理回路３２は、回路情報を格納するための再構成メモリ４４、論理セル３８や配線領域４０からなる回路４６、及び入出力端子４２とで構成されている。再構成メモリ４４は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、ＳＲＡＭ（Static Random Access Memory）等の書き換え可能なメモリ素子で構成されている。
【００３１】
一方、回路情報はアドレスと情報との対で構成される。再構成メモリ４４にアドレスが付与されており、付与されたアドレスに対応するメモリ素子にアドレスと対になった情報が格納される。再構成メモリ４４に格納された情報に従って、論理セル３８内の回路構成や、論理セル３８と入出力端子４２とを相互に接続する配線領域４０の接続状態が再構成される。これにより、プログラマブル論理回路３２上に回路４６が再構成される。
【００３２】
再構成された回路４６には、入出力端子４２を介して処理対象の情報が入力される。再構成された回路４６で処理された情報は、処理結果として入出力端子４２を介して出力される。また、本実施の形態では、回路制御部３４は、入出力端子４２から処理結果が出力されると、拡張処理の終了を報知する報知信号をＣＰＵ１２に出力する。
【００３３】
＜再構成された回路＞
次に、再構成された回路４６について説明する。図４は再構成された回路４６の構成の一例を示すブロック図である。本実施の形態では、再構成された回路４６は、複数の処理部を有する情報処理回路４８、及び位相同期回路５０を含んで構成されている。図４に示す例では、情報処理回路４８は、第１処理部４８１から第Ｎ処理部４８ＮまでのＮ個の処理部を有している。なお、各処理部を区別する必要が無い場合には、単に「処理部」と総称する。
【００３４】
位相同期回路５０は、基準信号と位相同期させた出力信号（クロック信号）を生成するＰＬＬ（Phase Locked Loop)回路である。位相同期回路５０は、情報処理回路４８の複数の処理部の各々にクロック信号を供給する。情報処理回路４８の複数の処理部をクロック信号に応じて動作させることで、情報処理回路４８により一連の情報処理が順次実行される。
【００３５】
例えば、処理対象の情報が、第１処理部４８１に入力されると、第１処理部４８１で処理される。第１処理部４８１で処理された情報が、次の第２処理部４８２に出力される。同様に、前の処理部で処理された情報が、次の処理部で処理される。第（Ｎ−１）処理部４８Ｎ−１で処理された情報が、最後の第Ｎ処理部４８Ｎに入力されると、第Ｎ処理部４８Ｎで処理されて一連の情報処理が終了する。
【００３６】
位相同期回路５０は、同期状態（ロック状態）の間はクロック信号を出力するが、ノイズや静電気等の外乱により非同期状態（デットロック状態）になるとクロック信号の出力を停止する。上記の通り、情報処理回路４８はクロック信号に応じて情報処理を実行しているので、位相同期回路５０からのクロック信号の出力が停止すると、情報処理回路４８が機能不全に陥ってしまう。
【００３７】
（位相同期回路）
ここで、上記の位相同期回路５０について説明する。図５は位相同期回路５０の構成の一例を示すブロック図である。図５に示すように、位相同期回路５０は、位相比較部５２、ループフィルタ５４、電圧制御発振器５６、及び基準信号生成部５８を含んで構成されている。
【００３８】
基準信号生成部５８は、基準信号を生成して、位相比較部５２に出力する。位相比較部５２は、基準信号とフィードバックされた出力信号（フィードバック信号）とを比較し、両信号の位相差を検出して、位相差信号をループフィルタ５４に出力する。ループフィルタ５４は、位相差信号を平滑化して、直流信号である制御電圧を電圧制御発振器５６に出力する。電圧制御発振器５６は、制御電圧に応じた周波数で発振して、基準信号と位相同期した出力信号を出力する。
【００３９】
また、本実施の形態では、位相比較部５２は、基準信号とフィードバック信号との位相差に基づいて同期検出信号を出力すると共に、設定信号またはリセット信号に応じて基準信号及びフィードバック信号の位相比較周波数を設定する。これらの機能については、図６を参照して更に詳しく説明する。図６は位相比較部５２の構成の一例を示すブロック図である。図６に示すように、位相比較部５２は、分周器６０、設定部６２、分周器６４、位相比較器６６、及び同期検出部６８を含んで構成されている。
【００４０】
設定部６２は、設定信号またはリセット信号に応じて、分周器６０及び分周器６４の各々に位相比較周波数を設定する。情報処理装置の起動時には、初期設定を指示する設定信号が設定部６２に入力される。また、位相同期回路５０の再設定時には、再設定を指示するリセット信号が設定部６２に入力される。分周器６０は、基準信号を設定された位相比較周波数になるように分周して、分周した基準信号を位相比較器６６に出力する。分周器６４は、フィードバック信号を設定された位相比較周波数になるように分周して、分周したフィードバック信号を位相比較器６６に出力する。
【００４１】
例えば、基準信号の周波数が１９．２ＭＨｚであり、出力信号の周波数が４０ＭＨｚである場合に、分周器６０の設定を３００分周とし、分周器６４の設定を６２５分周とすることで、分周器６０で分周された基準信号の位相比較周波数が６４ｋＨｚ（＝１９．２ＭＨｚ／３００）に設定されると共に、分周器６４で分周されたフィードバック信号の位相比較周波数が６４ｋＨｚ（＝４０ＭＨｚ／６２５）に設定される。位相同期回路５０は、設定直後は一時的に非同期状態となるが、位相同期回路５０のフィードバック機能により、設定時間以内に同期状態を回復する。
【００４２】
位相比較器６６は、上記した位相差信号をループフィルタ５４に出力すると共に、基準信号とフィードバック信号とを比較した比較結果（例えば、位相差）を同期検出部６８に出力する。同期検出部６８は、比較結果に基づいて、位相同期回路５０の同期状態または非同期状態を示す同期検出信号を生成し、同期検出信号を制御部１０のＣＰＵ１２に出力する。例えば、両信号の位相差が予め定めた閾値以下の場合には、同期状態（ロック状態）を示す同期検出信号を出力し、両信号の位相差が予め定めた閾値を超える場合には、非同期状態（デットロック状態）を示す同期検出信号を出力する。
【００４３】
＜情報処理装置の動作＞
次に、本発明の実施の形態に係る情報処理装置の動作について説明する。以下では、情報処理装置の「起動処理」、「拡張処理」及び「ＰＬＬリセット処理」について説明する。各処理を実行するための制御プログラムは、上記の通り、記憶部３０等の記憶装置に予め記憶されており、制御部１０のＣＰＵ１２により読み出されて実行される。
【００４４】
（起動処理）
まず、情報処理装置を起動する場合に実行される「起動処理」について説明する。図７は「起動処理」の手順を示すフローチャートである。起動処理は、電源スイッチがオンになる等、情報処理装置に対する電源の供給が開始された場合に開始される。まず、ステップ１００で、拡張処理部２６にプログラマブル論理回路３２の再構成を指示する。回路制御部３４は、ＣＰＵ１２からの再構成の指示に応じて、プログラマブル論理回路３２上に情報処理回路４８及び位相同期回路５０を再構成する。
【００４５】
次に、ステップ１０２で、再構成が終了したか否かを判定する。再構成が終了するまで判定を繰り返し行う。回路制御部３４は、プログラマブル論理回路３２の再構成が終了すると、再構成の終了を報知する報知信号をＣＰＵ１２に出力する。従って、再構成の終了を報知する報知信号が取得されると、ステップ１０２から次のステップ１０４に進む。
【００４６】
次に、ステップ１０４で、位相同期回路５０が同期状態か否かを判定する。位相同期回路５０は、同期状態または非同期状態を示す同期検出信号をＣＰＵ１２に出力する。従って、位相同期回路５０から取得した同期検出信号に基づいて、位相同期回路５０が同期状態か否かが判定される。同期検出信号が非同期状態を示す場合には、ステップ１０６に進む。一方、同期検出信号が同期状態を示す場合には、ルーチンを終了する。
【００４７】
次に、ステップ１０６で、設定時間が経過したか否かを判定する。情報処理装置の起動時には、位相同期回路５０の設定部６２に設定信号が入力されて、位相同期回路５０が初期設定される。位相同期回路５０は、設定直後は一時的に非同期状態となるが、再構成の終了から設定時間以内に同期状態を回復する。設定時間が経過するまでは、ステップ１０４に戻って、位相同期回路５０が同期状態か否かを判定する。
【００４８】
位相同期回路５０が同期状態にならずに設定時間が経過した場合には、再設定が必要であるため、ステップ１０６からステップ１０８に進む。次に、ステップ１０８で、位相同期回路５０を再設定する「ＰＬＬリセット処理」を実行して、ルーチンを終了する。なお、「ＰＬＬリセット処理」については後述する。
【００４９】
（拡張処理）
次に、情報処理装置で実行される「拡張処理」について説明する。図８は「拡張処理」の手順を示すフローチャートである。拡張処理は、情報取得部２４で、処理対象の情報が取得された場合に開始される。制御部１０は、装置全体の制御及び各種演算処理を自ら実行する一方、拡張処理部２６に特定の演算処理（拡張処理）を実行させる。従って、まず、ステップ２００で、単位処理が拡張処理か否かを判定する。
【００５０】
拡張処理に該当する場合には、ステップ２０２に進む。一方、拡張処理に該当しない場合には、拡張処理のルーチンを終了する。即ち、拡張処理に該当しない場合には、拡張処理部２６ではなく、制御部１０のＣＰＵ１２で演算処理を実行する。
【００５１】
次に、ステップ２０２で、位相同期回路５０を再設定する「ＰＬＬリセット処理」を実行する。なお、「ＰＬＬリセット処理」については後述する。次に、ステップ２０４で、拡張処理部２６に処理対象の情報を転送して、拡張処理部２６に拡張処理の実行を指示する。即ち、拡張処理部２６で拡張処理を実行する度に、拡張処理の実行前に位相同期回路５０を再設定する。
【００５２】
次に、ステップ２０６で、拡張処理が終了したか否かを判定する。拡張処理が終了するまで判定を繰り返し行う。回路制御部３４は、拡張処理の終了を報知する報知信号をＣＰＵ１２に出力する。従って、拡張処理の終了を報知する報知信号が取得されると、ステップ２０６から次のステップ２０８に進む。
【００５３】
続くステップ２０８で、次の単位処理があるか否かを判定する。次の単位処理がある場合には、ステップ２００に戻り、ステップ２００からステップ２０８までの処理を繰り返し行う。次の単位処理が無い場合には、ルーチンを終了する。
【００５４】
（ＰＬＬリセット処理）
次に、情報処理装置で実行される「ＰＬＬリセット処理」について説明する。図９は「ＰＬＬリセット処理」の手順を示すフローチャートである。まず、ステップ３００で、位相同期回路５０に、位相同期回路５０を再設定するリセット信号を入力する。位相同期回路５０の設定部６２にリセット信号が入力されると、位相同期回路５０が再設定される。
【００５５】
次に、ステップ３０２で、位相同期回路５０が同期状態か否かを判定する。位相同期回路５０は、同期状態または非同期状態を示す同期検出信号をＣＰＵ１２に出力する。従って、位相同期回路５０から取得した同期検出信号に基づいて、位相同期回路５０が同期状態か否かが判定される。同期検出信号が非同期状態を示す場合には、ステップ３０４に進む。一方、同期検出信号が同期状態を示す場合には、ルーチンを終了する。
【００５６】
次に、ステップ３０４で、設定時間が経過したか否かを判定する。位相同期回路５０は、再設定直後は一時的に非同期状態となるが、設定時間以内に同期状態を回復する。設定時間が経過するまでは、ステップ３００に戻って、位相同期回路５０が同期状態か否かを判定する。
【００５７】
位相同期回路５０が同期状態にならずに設定時間が経過した場合には、再設定が必要であるため、ステップ３００に戻る。そして、位相同期回路５０が同期状態になるまで、ステップ３００からステップ３０４までの処理を繰り返し行い、位相同期回路５０の同期状態を確実に実現する。
【００５８】
上記の「ＰＬＬリセット処理」により、位相同期回路５０の同期状態が維持される。また、ノイズや静電気等の外乱により、情報処理装置の起動後に位相同期回路５０が非同期状態（デットロック状態）になった場合にも、電源スイッチを切り替えずに、位相同期回路５０の同期状態が回復される。従って、クロック信号の出力が停止して、情報処理回路４８が機能不全に陥る事態が回避される。また、情報処理装置の起動時、即ち、位相同期回路の再構成時においても、位相同期回路５０の同期状態が得られない場合には「ＰＬＬリセット処理」を実行することで、位相同期回路の同期状態が確実に実現される。
【００５９】
また、上記実施の形態で説明した情報処理装置及びプログラムの構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。例えば、フローチャートの各ステップの順序を入れ替える等してもよい。
【符号の説明】
【００６０】
１０    制御部
１２    ＣＰＵ
１４    ＲＯＭ
１６    ＲＡＭ
１８    不揮発性メモリ
２０    入出力インターフェース（Ｉ／Ｏ）
２２    バス
２４    情報取得部
２６    拡張処理部
２８    情報出力部
３０    記憶部
３２    プログラマブル論理回路
３４    回路制御部
３６    情報記憶部
３８    論理セル
４０    配線領域
４２    入出力端子
４４    再構成メモリ
４６    再構成された回路
４８    情報処理回路
４８１〜４８Ｎ        処理部
５０    位相同期回路
５２    位相比較部
５４    ループフィルタ
５６    電圧制御発振器
５８    基準信号生成部
６０    分周器
６２    設定部
６４    分周器
６６    位相比較器
６８    同期検出部
【図１】
0006044106.tif 000002
【図２】
0006044106.tif 000003
【図３】
0006044106.tif 000004
【図４】
0006044106.tif 000005
【図５】
0006044106.tif 000006
【図６】
0006044106.tif 000007
【図７】
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【図８】
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【図９】
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