(57)【特許請求の範囲】
【請求項１】
ビット線と、メモリブロックと、増幅回路と、読み出しトランジスタと、を有し、
前記メモリブロックは、サブビット線と、複数のメモリセルと、プリチャージトランジスタと、を有し、
前記複数のメモリセルは、トランジスタと、容量素子と、を有し、
前記容量素子の第１の電極は、前記トランジスタを介して前記ビット線と電気的に接続され、
前記容量素子の第２の電極は、前記サブビット線と電気的に接続され、
前記プリチャージトランジスタは、前記サブビット線と電気的に接続され、
前記増幅回路の入力端子は、前記サブビット線と電気的に接続され、
前記増幅回路の出力端子は、前記読み出しトランジスタを介して前記ビット線と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１のビット線と、第２のビット線と、第１のメモリブロックと、第２のメモリブロックと、第１の増幅回路と、第２の増幅回路と、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、複数の第１のメモリセルと、第１のプリチャージトランジスタと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、複数の第２のメモリセルと、第２のプリチャージトランジスタと、を有し、
前記複数の第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記複数の第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記第１のビット線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記第２のビット線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１のサブビット線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２のサブビット線と電気的に接続され、
前記第１のプリチャージトランジスタは、前記第１のサブビット線と電気的に接続され、
前記第２のプリチャージトランジスタは、前記第２のサブビット線と電気的に接続され、
前記第１の増幅回路の入力端子は、前記第１のサブビット線と電気的に接続され、
前記第２の増幅回路の入力端子は、前記第２のサブビット線と電気的に接続され、
前記第１の増幅回路の出力端子は、前記第２の読み出しトランジスタを介して前記第２のビット線と電気的に接続され、
前記第２の増幅回路の出力端子は、前記第１の読み出しトランジスタを介して前記第１のビット線と電気的に接続されることを特徴とする半導体装置。
【請求項３】
第１のビット線と、第２のビット線と、第１のメモリブロックと、第２のメモリブロックと、増幅回路と、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、複数の第１のメモリセルと、第１のプリチャージトランジスタと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、複数の第２のメモリセルと、第２のプリチャージトランジスタと、を有し、
前記複数の第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記複数の第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記第１のビット線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記第２のビット線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１のサブビット線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２のサブビット線と電気的に接続され、
前記第１のプリチャージトランジスタは、前記第１のサブビット線と電気的に接続され、
前記第２のプリチャージトランジスタは、前記第２のサブビット線と電気的に接続され、
前記増幅回路の入力端子は、前記第１のサブビット線と電気的に接続され、
前記増幅回路の入力端子は、前記第２のサブビット線と電気的に接続され、
前記増幅回路の出力端子は、前記第１の読み出しトランジスタを介して前記第１のビット線と電気的に接続され、
前記増幅回路の出力端子は、前記第２の読み出しトランジスタを介して前記第２のビット線と電気的に接続されることを特徴とする半導体装置。
【請求項４】
ビット線と、メモリブロックと、第１のインバータと、第２のインバータと、読み出しトランジスタと、書き込みトランジスタと、を有し、
前記メモリブロックは、サブビット線と、複数のメモリセルと、プリチャージトランジスタと、を有し、
前記複数のメモリセルは、トランジスタと、容量素子と、を有し、
前記容量素子の第１の電極は、前記トランジスタを介して前記ビット線と電気的に接続され、
前記容量素子の第２の電極は、前記サブビット線と電気的に接続され、
前記プリチャージトランジスタは、前記サブビット線と電気的に接続され、
前記第１のインバータの入力端子は、前記サブビット線と電気的に接続され、
前記第１のインバータの出力端子は、前記読み出しトランジスタを介して前記ビット線と電気的に接続され、
前記第２のインバータの入力端子は、前記ビット線と電気的に接続され、
前記第２のインバータの出力端子は、前記書き込みトランジスタを介して前記サブビット線と電気的に接続されることを特徴とする半導体装置。
【請求項５】
ビット線と、第１のメモリブロックと、第２のメモリブロックと、第１のインバータと、第２のインバータと、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、複数の第１のメモリセルと、第１のプリチャージトランジスタと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、複数の第２のメモリセルと、第２のプリチャージトランジスタと、を有し、
前記複数の第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記複数の第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第１の容量素子の第１の電極は、前記第１のトランジスタを介して前記ビット線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第２のトランジスタを介して前記ビット線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１のサブビット線と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２のサブビット線と電気的に接続され、
前記第１のプリチャージトランジスタは、前記第１のサブビット線と電気的に接続され、
前記第２のプリチャージトランジスタは、前記第２のサブビット線と電気的に接続され、
前記第１のインバータの入力端子は、前記第１のサブビット線と電気的に接続され、
前記第１のインバータの入力端子は、前記第１の読み出しトランジスタを介して前記ビット線と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のサブビット線と電気的に接続され、
前記第１のインバータの出力端子は、前記第２の読み出しトランジスタを介して前記ビット線と電気的に接続され、
前記第２のインバータの入力端子は、前記第１のインバータの出力端子と電気的に接続され、
前記第２のインバータの出力端子は、前記第１のインバータの入力端子と電気的に接続されることを特徴とする半導体装置。
【請求項６】
請求項１又は請求項４において、
前記トランジスタは、酸化物半導体を用いたトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項２、請求項３又は請求項５において、
前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体を用いたトランジスタであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【０００３】
また、本明細書において、「接続する」、とは、一時的であっても、実効的な直流電流が、供給可能な状態になる構造を有していることをいう。従って、接続している状態とは、直接、接している状態のみを指すわけではなく、直流電流が、供給可能であるように、配線、抵抗などの回路素子を間に有している状態もその範疇に含む。なお、実際に回路に直流電流が供給されるように設計されているかどうかは問わない。
【０００４】
例えば、２つのノード間にスイッチング素子が設けられている場合には、条件付きながら（すなわち、スイッチがオンであるときだけではあるが）、直流電流が供給可能となるので、接続する、という。一方、２つのノード間に、キャパシタのみが設けられている場合には、キャパシタを介しては、実効的な直流電流を供給することができないので、このノード間は接続されていない、という。
【０００５】
同様にノード間にダイオードのみが設けられている場合も、いずれかのノードの電位が高ければ直流電流を供給できるので、接続する，という。この際には、回路設計上、電流が供給されないような電位が２つのノードに与えられている場合（この場合には、現実には２つのノードにダイオードを介して電流が流れることがない）であっても、本明細書では、接続している、という。
【０００６】
例えば、ノードＡがトランジスタのソースに接し、ノードＢがドレインに接する場合には、ノードＡとノードＢの間には、ゲートの電位によっては直流電流を流すことができるので、ノードＡとノードＢは接続している、という。
【０００７】
一方、ノードＡがトランジスタのソースに接し、ノードＣがゲートに接する場合には、トランジスタのソース、ドレイン、ゲートの電位の如何にかかわらず、ノードＡとノードＣの間に実効的な直流電流を流すことができないので、ノードＡとノードＣは接続していない、という。
【０００８】
上記において、実効的な直流電流とは、リーク電流等の意図しない電流を除いた電流という意味である。なお、実効的な直流電流の値は、その大きさ（絶対値）で定義されるものではなく、回路に応じて異なることがある。すなわち、ある回路では１ｐＡという小電流であっても実効的な電流となりえるし、他の回路では、それより大きな１μＡという電流であっても実効的な電流とみなされないこともある。
【０００９】
なお、言うまでもないことであるが、入力と出力を有する１つの回路（例えば、インバータ）において、入力と出力が回路内で接続している必要はない。インバータを例に取れば、入力と出力はインバータ内部で接続していない。
【００１０】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分が明確でなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００１１】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「プリチャージトランジスタＰＴｒ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記する。また、一つの素子が複数の行や列の機能を有するときには、「増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ」というように表記することもある。
【００１２】
しかし、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「プリチャージトランジスタＰＴｒ」、「ビット線ＢＬ」、「サブビット線ＳＢＬ」、あるいは、単に「プリチャージトランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
【００１３】
１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量素子に電荷を蓄積することにより、データを記憶し、この電荷をビット線に放出し、ビット線の微細な電位変動を増幅することによりデータを読み出す（特許文献１参照）。
【００１４】
ビット線は、交差する配線（ワード線等）や隣接するビット線との間に容量（寄生容量）を有し、通常、ビット線の容量は容量素子の容量よりもはるかに大きくなる。ビット線の容量が容量素子の容量に比べて過剰に大きくなると、容量素子に蓄積された電荷をビット線に放出した際のビット線の電位変動が極めて微弱となり、基準電位との電位差の増幅にエラーが生じる。したがって、容量素子の容量はビット線の容量の１０％以上であることが望まれる。
【００１５】
微細化の進んだＤＲＡＭでは容量素子は、深さや高さが数μｍにもなるトレンチあるいはスタックにより形成されており、加工が極めて困難となりつつある。そのため、容量を削減する必要が迫られている。そのため、メモリセルのトランジスタのオフ抵抗を高くすることが提案されている（特許文献２および特許文献３参照）が、一方で、上記のように容量素子の容量の低下によるエラーを避けることも求められている。
【００１６】
また、微細化によって、トランジスタのしきい値のばらつきが大きくなっている。これはドーパント濃度の統計的ゆらぎによるものである。ＤＲＡＭでは、メモリセルの容量素子からビット線に放出された電荷による微細な電位変動をセンスアンプで増幅するが、センスアンプを構成するトランジスタのしきい値のばらつきが大きくなると、増幅の際にエラーが生じる。これを避けるためにはビット線の電位変動を大きくすることが求められている。
【００１７】
また、消費電力を減らすことと短チャネル効果を抑えるため、電源電圧は低下するトレンドにあるが、書き込み電圧が半分になれば、読み出し時のビット線の電位変動も半分になる。一方で、増幅できる電位変動の下限はほとんど固定されているため、低電圧化とともに、読み出し精度が低下するという問題点もある。
【００１８】
これらの課題に対しては、ビット線にサブビット線を設け、かつ、サブビット線にそれぞれフリップフロップ回路型のセンスアンプを接続し、サブビット線の容量と容量素子の容量との比較でデータを読み出す方法が提案されている（特許文献４参照）。
【００１９】
しかしながら、特許文献４記載の半導体メモリ装置はフォールデッドビット方式のＤＲＡＭには適用できるが、より集積度の高いオープンビット方式のＤＲＡＭには適用できず、集積度の点で課題がある。
【００２０】
また、フリップフロップ回路型のセンスアンプは、サブビット線の容量が小さくなると誤動作しやすくなる。一般に、容量が小さな物体の電位は、ノイズの影響で大きく変動する。従来のＤＲＡＭではビット線の容量が数百ｆＦあったが、サブビット線の容量が数ｆＦとなると、単純に考えればノイズによる電位の変動は１００倍となる。
【００２１】
フリップフロップ回路型のセンスアンプでは、増幅の初期には０．１Ｖ程度の微弱な電位差を増幅するが、この場合、信号以外の要因の電位が０．１Ｖ以上変動すると、エラーが発生してしまう。例えば、従来のＤＲＡＭでは、ビット線（あるいはサブビット線）の容量が大きいため、信号以外の電位の変動を１ｍＶとすることができたが、ビット線（あるいはサブビット線）の容量（と１つの容量素子の容量の和）が従来のＤＲＡＭの１００分の１以下となると、信号以外の電位の変動は０．１Ｖ以上となる。
【００２２】
すなわち、特許文献４に記載された半導体メモリ装置では、サブビット線の容量を格段に小さくすると、読み出しの際のエラーが発生しやすくなる。そもそも特許文献１記載の半導体メモリ装置では、トランジスタのオフ抵抗が極端に大きな場合を想定していないため、サブビット線の容量も数百ｆＦ以上、１つの容量素子の容量も数十ｆＦ以上という大きな場合を想定しており、容量素子の容量が数ｆＦ以下というような場合については何ら解決策を開示していない。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】米国特許第５７６４５６２号
【特許文献２】米国特許公開第２０１１／０１５６０２７号
【特許文献３】米国特許第７７７２０５３号
【特許文献４】米国特許第５３５３２５５号
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明の一態様は、集積度の高い半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、量産性に優れた半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、信頼性の高い半導体メモリ装置を提供することを課題とする。
【００２５】
また本発明の一態様は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１ｆＦ以下としても十分に機能する集積度の高いメモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子の容量を用いられているトランジスタのゲート容量の１０倍以下としても十分に機能するメモリ装置を提供することを課題とする。
【００２６】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２７】
本発明の一態様は、１以上のビット線と４以上、好ましくは１６以上のワード線と２以上、好ましくは８以上のメモリブロックを有する半導体メモリ装置であって、各メモリブロックは、２以上のメモリセルと、１つのサブビット線とを有する。各メモリセルは１以上のトランジスタと１以上の容量素子を有し、トランジスタの一つは、そのドレインがビット線もしくはサブビット線のいずれかに接続する。また、容量素子の一つは、その電極の一つがビット線もしくはサブビット線の他方と接続する。
【００２８】
また、サブビット線は読み出しトランジスタあるいは増幅回路のいずれかに接続し、読み出しトランジスタあるいは増幅回路の他方はビット線の１つに接続する。また、選択トランジスタと増幅回路は接続する。
【００２９】
増幅回路としては、さまざまな回路を用いることができる。例えば、Ｎチャネル型トランジスタ、Ｐチャネル型トランジスタ、相補型インバータ、抵抗負荷型インバータ、フリップフロップ回路、および、それらを組み合わせた回路等である。
【００３０】
また、本発明の一態様は、上記の構成の半導体メモリ装置において、サブビット線をある電位とした状態で、ビット線の電位を書き込むべき１ビットデータに応じたものとし、ビット線に接続するメモリセルのトランジスタの一つをオンとすることにより、１ビットデータを書き込む半導体メモリ装置の駆動方法である。
【００３１】
また、本発明の一態様は、上記の構成の半導体メモリ装置において、サブビット線をある電位のフローティング状態とした状態で、ビット線の電位をその電位と同じあるいは異なる電位とし、ビット線に接続するメモリセルのトランジスタの一つをオンとすることによって生じるサブビット線の電位の変動を増幅あるいは移転することによりビット線のいずれかの電位を変動させることにより、１ビットデータを読み出す半導体メモリ装置の駆動方法である。
【００３２】
上記において、メモリブロックにはプリチャージトランジスタを有してもよい。また、１つのメモリブロックのプリチャージトランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、一のメモリブロックのプリチャージトランジスタの半導体とメモリセルの一のトランジスタの一の半導体は異なる種類でもよい。上記において、一のメモリブロックのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。
【００３３】
上記において、増幅回路は２乃至８のトランジスタを有する回路でもよい。また、増幅回路は１つのＮチャネル型トランジスタあるいは１つのＰチャネル型トランジスタでもよい。また、１つのメモリブロックは４乃至６４のメモリセルを有してもよい。さらに、容量素子に必要な深さあるいは高さは１μｍ以下、好ましくは０．３μｍ以下としてもよい。
【発明の効果】
【００３４】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。上記の構成では、サブビット線もしくはビット線のいずれか一方は、容量配線（メモリセルの容量素子の対向電極）を用いることができ、そのため、生産工程を減らすこと、歩留まりを上げること、あるいは／および、オープンビット方式を採用できるので集積度を上げることが可能となる。なお、本発明をフォールデッドビット方式に適用しても、従来の技術では得られなかった効果を得ることができる。
【００３５】
また、本発明の一態様では、オフ抵抗の十分に高いトランジスタをメモリセルに用いることにより、容量素子の容量を１ｆＦ以下、好ましくは０．１ｆＦ以下とすることができる。このように容量素子の容量が小さいということは、従来のＤＲＡＭのようなアスペクト比の大きな構造物が不要ということである。
【００３６】
従来のＤＲＡＭでは、このような特殊な形状の構造物の作製が困難であることも問題であったが、それらを用いて多層構造のメモリ装置を作製して、記憶密度を向上させることはさらに困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。
【００３７】
なお、メモリセルのトランジスタとして、薄膜トランジスタを用いる場合には、薄膜トランジスタの下（基板側）にビット線を、上にサブビット線を配置してもよいし、その逆に、薄膜トランジスタの上にビット線を、下にサブビット線を配置してもよい。これらの場合には、集積度が向上する。
【００３８】
また、本発明の一態様によれば、データの読み出しの際に、電荷が、十分に容量の小さなサブビット線に放出されるので、サブビット線の電位変動は十分に大きくなり、しきい値のばらつきの大きなトランジスタを用いて増幅回路を構成したとしても増幅時のエラーを減らすことができるそのため、製造時における不良品率を低下させることができる。また、信頼性の高い半導体メモリ装置を得ることができる。
【００３９】
なお、本発明の一態様は、通常の大きさの容量の容量素子を有する半導体メモリ装置においても有効に機能し、また、顕著な効果を有することがある。
【図面の簡単な説明】
【００４０】
【図１】本発明の半導体メモリ装置の回路例を示す図である。
【図２】本発明の半導体メモリ装置の回路例を示す図である。
【図３】本発明の半導体メモリ装置の回路例を示す図である。
【図４】本発明の半導体メモリ装置の回路例を示す図である。
【図５】本発明の半導体メモリ装置の回路例を示す図である。
【図６】本発明の半導体メモリ装置の回路例を示す図である。
【図７】本発明の半導体メモリ装置の回路例を示す図である。
【図８】本発明の半導体メモリ装置の駆動方法の例を示す図である。
【図９】本発明の半導体メモリ装置の駆動方法の例を示す図である。
【図１０】本発明の半導体メモリ装置の駆動方法の例を示す図である。
【図１１】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１２】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１３】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１５】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１６】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１７】本発明の半導体メモリ装置の回路例を示す図である。
【図１８】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１９】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図２０】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図２１】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図２２】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【発明を実施するための形態】
【００４１】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４２】
（実施の形態１）
図１に本実施の形態の半導体メモリ装置を示す。図１には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１、メモリブロックＭＢ＿ｎ＋１＿ｍ、メモリブロックＭＢ＿ｎ＋１＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、プリチャージ選択線ＰＳＬ＿ｎ、ＰＳＬ＿ｎ＋１、ワード線ＷＬ＿ｎ＿１、ワード線ＷＬ＿ｎ＿２、ワード線ＷＬ＿ｎ＿３、ワード線ＷＬ＿ｎ＿４、ワード線ＷＬ＿ｎ＋１＿１、ワード線ＷＬ＿ｎ＋１＿２、ワード線ＷＬ＿ｎ＋１＿３、ワード線ＷＬ＿ｎ＋１＿４が示されている。
【００４３】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＿ｍ、増幅回路ＡＭＰ＿ｎ＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＋１＿ｍ、増幅回路ＡＭＰ＿ｎ＋１＿ｍ＋１が示されている。
【００４４】
さらに、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１は、読み出し選択線ＲＳＬ＿ｎ、読み出し選択線ＲＳＬ＿ｎ＋１により制御される。
【００４５】
メモリブロックＭＢの例を図５（Ａ）に示す。図５（Ａ）ではメモリブロックＭＢ＿ｎ＿ｍはメモリセルＭＣ＿ｎ＿ｍ＿１、メモリセルＭＣ＿ｎ＿ｍ＿２、メモリセルＭＣ＿ｎ＿ｍ＿３、メモリセルＭＣ＿ｎ＿ｍ＿４という４つのメモリセルＭＣを有するが、もちろん、メモリセルＭＣの数は３以下でも、５以上でもよい。
【００４６】
各メモリセルは、１つのトランジスタと１つの容量素子を有し、トランジスタのゲートはワード線ＷＬに接続し、ドレインはビット線ＢＬ＿ｍに接続し、ソースは容量素子の電極の一方に接続する。そして、容量素子の電極の他方は、サブビット線ＳＢＬ＿ｎ＿ｍに接続する。
【００４７】
メモリブロックＭＢ＿ｎ＿ｍには、プリチャージトランジスタＰＴｒ＿ｎ＿ｍがあり、そのゲートはプリチャージ選択線ＰＳＬ＿ｎに接続し、そのソースはサブビット線ＳＢＬ＿ｎ＿ｍに接続する。また、ドレインは必要な電位を供給する配線に接続する。プリチャージトランジスタＰＴｒ＿ｎ＿ｍのドレインに接続する配線を設ける場合には、ワード線と平行に設けるとよい。
【００４８】
なお、後述するようにプリチャージトランジスタを、同じメモリブロックあるいは他のメモリブロックの読み出しトランジスタで兼用する構造とすることもできる。あるいはプリチャージトランジスタを有しない構造とすることもできる。
【００４９】
なお、サブビット線ＳＢＬ＿ｎ＿ｍには、寄生容量を含む容量ＣＳが存在する。容量ＣＳはメモリセルの容量素子の容量の１０倍以下であることが好ましい。また、図５（Ａ）に示されるメモリブロックのサブビット線ＳＢＬ＿ｎ＿ｍは容量配線を用いて形成される。
【００５０】
また、別のメモリブロックＭＢの例を図５（Ｂ）に示す。図５（Ａ）に示すメモリブロックと図５（Ｂ）に示すメモリブロックの違いは、プリチャージトランジスタＰＴｒ＿ｎ＿ｍのドレインの接続先であり、図５（Ｂ）に示すメモリブロックでは、ビット線ＢＬ＿ｍに接続する。あるいは他のビット線ＢＬに接続してもよい。
【００５１】
また、別のメモリブロックＭＢの例を図６（Ａ）および図６（Ｂ）に示す。図６（Ａ）に示すメモリブロックと図５（Ａ）に示すメモリブロックの違いは、メモリセルのトランジスタと容量素子の接続である。
【００５２】
図６（Ａ）に示すメモリブロックでは、トランジスタのドレインがサブビット線に容量素子の一方の電極がビット線に接続し、トランジスタのソースと容量素子の他方の電極が互いに接続する。図６（Ｂ）に示すメモリブロックと図５（Ｂ）に示すメモリブロックの違いも同様である。すなわち、図６（Ａ）および図６（Ｂ）に示すメモリブロックのビット線ＢＬ＿ｍは容量配線を用いる。
【００５３】
図１に示すようにメモリブロックＭＢ＿ｎ＿ｍの出力端子（すなわち、図５、図６のサブビット線ＳＢＬ＿ｎ＿ｍ）の電位は増幅回路ＡＭＰ＿ｎ＿ｍに入力され、増幅回路ＡＭＰ＿ｎ＿ｍの出力端子は、読み出しトランジスタＲＴｒ＿ｎ＿ｍを経て、ビット線ＢＬ＿ｍに接続する。読み出しトランジスタＲＴｒ＿ｎ＿ｍは読み出し選択線ＲＳＬ＿ｎでオンオフが制御される。
【００５４】
増幅回路ＡＭＰは、１つのＮチャネル型トランジスタ、１つのＰチャネル型トランジスタ、相補型インバータ、抵抗負荷型インバータ、フリップフロップ回路等を用いることができる。例えば、図７（Ａ）に示すように増幅回路ＡＭＰとして、インバータＩＮＶ＿ｎ＿ｍを用いてもよい。また、図７（Ｂ）に示すように増幅回路ＡＭＰとして、１つのＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍを用いてもよい。同様に１つのＰチャネル型トランジスタを用いることもできる。
【００５５】
なお、図７（Ｂ）では、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍが、読み出しトランジスタＲＴｒ＿ｎ＿ｍを介して、ビット線ＢＬに接続しているが、１つのＮチャネル型トランジスタや１つのＰチャネル型トランジスタを用いる場合には、図７（Ｃ）に示すように、読み出しトランジスタＲＴｒ＿ｎ＿ｍを用いなくても動作させることができる。
【００５６】
プリチャージトランジスタＰＴｒ、読み出しトランジスタＲＴｒ、各メモリセルＭＣのトランジスタ、増幅回路ＡＭＰに用いられるトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。
【００５７】
あるいは、プリチャージトランジスタＰＴｒ、読み出しトランジスタＲＴｒおよび増幅回路ＡＭＰに用いられるトランジスタは単結晶半導体基板を用いて作製し、各メモリセルＭＣのトランジスタには薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるいは多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよい。
【００５８】
特に、酸化物半導体の中でも、バンドギャップが３電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を１×１０１２ｃｍ−３以下とすることにより、オフ時の抵抗を極めて高くできる。すなわち、ゲートの電位を最適化することにより、ソースとドレイン間の抵抗を１×１０２４Ω以上とすることができる。例えば、メモリセルの容量を従来のＤＲＡＭの１／１０００以下の１×１０−１７Ｆとしても、時定数が１×１０７秒（１１５日）であり、従来のＤＲＡＭでは想定できない期間にわたってデータを保持できる。
【００５９】
すなわち、従来のＤＲＡＭでは１秒間に１０回以上も必要であったリフレッシュ（容量素子に蓄えられた電荷が減少することを補うために、データを再書き込みすること）が連続して数１０時間程度の使用では不要となる。
【００６０】
ＤＲＡＭのデータの書き込みに際しては、ビット線に流れる電流の多くは、メモリセルの容量素子の充電以外に、ビット線間の寄生容量の充放電に使用されている。ビット線間の寄生容量は、配線幅が縮小するに伴って増大するため、集積化の進んだ現状ではメモリセルの容量素子の充電に必要な電流の１０倍以上の電流がビット線間の寄生容量の充放電に使用されている。
【００６１】
言うまでもなく、ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。その意味で、リフレッシュ回数を減らす、あるいはリフレッシュを不要とすることは、消費電力を抑制する上で効果がある。
【００６２】
以下に、メモリブロックＭＢへのデータの書き込み方法およびメモリブロックＭＢからのデータの読み出し方法についていくつかの例を用いて説明する。なお、データの読み出し書き込みは以下に説明する方法以外の方法でも可能である。以下に具体的な電位等の数値を示すが、もちろん、これ以外の電位を用いることも可能である。以下の例では、サブビット線ＳＢＬ＿ｎ＿ｍの容量ＣＳはメモリセルＭＣの容量素子の容量の４倍であるとする。
【００６３】
最初に、図５（Ａ）に示すメモリブロックと増幅回路としてインバータを用いた場合の書き込み方法等について、図８（Ａ）乃至図８（Ｃ）を用いて説明する。なお、書き込み方法は、増幅回路の種類によらず同様に実施できる。ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２に１ビットデータを書き込む例を示す。
【００６４】
まず、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする（図８（Ａ）参照）。
【００６５】
次に、ビット線ＢＬ＿ｍの電位を１ビットデータに応じたもの（ここでは、＋１Ｖか０Ｖ）とし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする（図８（Ｂ）参照）。以上で書き込みが終了する。
【００６６】
メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとする（図８（Ｃ）参照）ことでデータが保持される。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は、データに応じて＋０．５Ｖあるいは−０．５Ｖである。
【００６７】
次に図９（Ａ）乃至図９（Ｃ）を用いて、読み出しの方法について説明する。まず、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする。その後、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。また、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとする。
【００６８】
そして、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．４Ｖあるいは＋０．６Ｖとなる（図９（Ａ）参照）。
【００６９】
ここで、インバータＩＮＶ＿ｎ＿ｍが、その入力の電位が＋０．４Ｖのときには＋０．９Ｖを、＋０．６Ｖのときには＋０．１Ｖを出力するものであれば、インバータＩＮＶ＿ｎ＿ｍは、書き込まれていたデータに応じて＋０．９Ｖあるいは＋０．１Ｖを出力する。
【００７０】
その後、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとし、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。その結果、ビット線ＢＬ＿ｍの電位は、データに応じて＋０．９Ｖあるいは＋０．１Ｖとなる（図９（Ｂ）参照）。
【００７１】
以上の操作により、メモリセルＭＣ＿ｎ＿ｍ＿２に書き込まれていた１ビットデータは破壊されるので、再度、データの書き込みをおこなう。その際には、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオフとし、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとする。
【００７２】
そして、ビット線ＢＬ＿ｍの電位と基準電位（＋０．５Ｖ）の差を増幅する。ビット線ＢＬ＿ｍの電位は、データに応じて、＋１Ｖあるいは０Ｖとなる。そして、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとすることにより、メモリセルＭＣ＿ｎ＿ｍ＿２に１ビットデータを書き込むことができる（図９（Ｃ）参照）。
【００７３】
次に、増幅回路として、図７（Ｂ）に示される１つのＮチャネル型トランジスタＮＭＯＳを用いた読み出し方法について、図１０乃至図１０（Ｃ）を用いて説明する。Ｎチャネル型トランジスタＮＭＯＳのソースの電位は０Ｖとする。
【００７４】
まず、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする。その後、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。さらに、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとする（図１０（Ａ）参照）。
【００７５】
そして、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．４Ｖあるいは＋０．６Ｖとなる（図１０（Ｂ）参照）。
【００７６】
ここで、Ｎチャネル型トランジスタＮＭＯＳのしきい値を＋０．５Ｖとする。もし、Ｎチャネル型トランジスタＮＭＯＳのゲート（すなわち、サブビット線ＳＢＬ＿ｎ＿ｍ）の電位が＋０．４Ｖであれば、Ｎチャネル型トランジスタＮＭＯＳはオフであり、ゲートの電位が＋０．６Ｖであれば、Ｎチャネル型トランジスタＮＭＯＳはオンである。
【００７７】
その後、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとし、ビット線ＢＬ＿ｍの電位を＋１Ｖとした後、フローティングとする。さらに、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。
【００７８】
サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．４Ｖであれば、Ｎチャネル型トランジスタＮＭＯＳはオフであるため、ビット線ＢＬ＿ｍの電位は一定の時間が経過してもほとんど変わらない（＋１Ｖのままである）が、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖであれば、Ｎチャネル型トランジスタＮＭＯＳがオンであるため、ビット線ＢＬ＿ｍの電位は０Ｖに向って低下し、一定の時間が経過後には＋０．１Ｖ（あるいはそれ以下）となる。すなわち、ビット線ＢＬ＿ｍの電位は、データに応じて＋１Ｖあるいは＋０．１Ｖとなる（図１０（Ｃ）参照）。
【００７９】
図７（Ｂ）で示される回路ではこれ以外の方法でもデータを読み出すことができる。その読み出し方法について図１１（Ａ）乃至図１１（Ｃ）を用いて説明する。この方法では、読み出し時には、サブビット線ＳＢＬ＿ｎ＿ｍの電位を、書き込み時より＋０．５Ｖ高くして、＋１Ｖにプリチャージする。また、ビット線ＢＬ＿ｍの電位は＋１Ｖとする（図１１（Ａ）参照）。
【００８０】
その後、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位は、データに応じて＋１．５Ｖあるいは＋０．５Ｖである。
【００８１】
次に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。ビット線ＢＬ＿ｍの電位は上述の通り＋１Ｖであるので、容量素子から電荷が流入あるいは流出する。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．９Ｖあるいは＋１．１Ｖとなる（図１１（Ｂ）参照）。
【００８２】
その後、ビット線の電位を０Ｖとした後、フローティングとする。さらに、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。サブビット線ＳＢＬ＿ｎ＿ｍがゲートと接続するＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのしきい値は＋０．５Ｖであり、ソースの電位は＋１Ｖであるとする。
【００８３】
Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースの電位（＋１Ｖ）の方がビット線ＢＬ＿ｍの電位（０Ｖ）より高いため、ビット線ＢＬ＿ｍの電位が上昇するが、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートの電位からしきい値を差し引いた電位以上には上昇しない。
【００８４】
すなわち、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋１．１Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．６Ｖまで上昇するが、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．９Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．４Ｖまでの上昇にとどまる（図１１（Ｃ）参照）。つまり、サブビット線ＳＢＬ＿ｎ＿ｍとＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースの電位差をビット線ＢＬ＿ｍに移すことができる。
【００８５】
この電位と基準電位（＋０．５Ｖ）との差を増幅して、データを読み出すことができる。なお、ここでビット線ＢＬ＿ｍに現れる電位は書き込まれていたデータと逆の位相である。したがって、そのまま、メモリセルに書き込むことは避けることが好ましい。
【００８６】
Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの出力の電位の位相をさらに反転させ、また増幅をおこなって大電流をビット線ＢＬ＿ｍに出力するために、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍの間にインバータを設けてもよい。
【００８７】
最後に、図７（Ｃ）で示される、増幅回路として１つのＮチャネル型トランジスタを用い、かつ、読み出しトランジスタを有さない場合の読み出し方法について図１２（Ａ）乃至図１２（Ｃ）を用いて説明する。この方法でも、サブビット線ＳＢＬ＿ｎ＿ｍの電位を書き込み時より＋０．５Ｖ高くして、＋１Ｖにプリチャージする。また、ビット線ＢＬ＿ｍの電位とＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースの電位を＋１Ｖとする（図１２（Ａ）参照）。
【００８８】
Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのしきい値は＋０．５Ｖであり、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍは、ゲート、ソース、ドレインが同電位であるためオフである。
【００８９】
その後、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。次に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．９Ｖあるいは＋１．１Ｖとなる（図１２（Ｂ）参照）。このときも、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍは、ゲートとソース、あるいはゲートとドレインの電位差がしきい値以下であるためオフである。
【００９０】
その後、ビット線ＢＬ＿ｍの電位を０Ｖに向けて低下させる。しかしながら、ビット線ＢＬ＿ｍの電位の低下にともなって、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍがオンとなることでＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースからビット線ＢＬ＿ｍに電流が流れ、ビット線ＢＬ＿ｍの電位の低下が止まる。
【００９１】
すなわち、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．９Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．４Ｖまで低下するが、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋１．１Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．６Ｖまでの低下にとどまる（図１２（Ｃ）参照）。
【００９２】
この電位と基準電位（＋０．５Ｖ）との差を増幅して、データを読み出すことができる。ここでもビット線ＢＬ＿ｍに現れる電位は書き込まれていたデータと逆の位相である。したがって、増幅した電位をそのまま、メモリセルに書き込むことは避けるべきである。
【００９３】
以上の例では、サブビット線ＳＢＬ＿ｎ＿ｍの電位と基準電位の差が増幅あるいは移転されて、ビット線ＢＬ＿ｍに出力される。すなわち、ビット線ＢＬ＿ｍに電荷が蓄積する。このことはノイズの影響を減らす上で効果がある。上記の例では、理解を助けるために、サブビット線ＳＢＬ＿ｎ＿ｍの電位については安定しているように記述したが、現実には、不規則な変動がある。
【００９４】
特に、サブビット線ＳＢＬ＿ｎ＿ｍの容量と１つの容量素子の容量の和が１０ｆＦ未満の場合にはノイズによる電位の変動が大きく、容量の小さなサブビット線間の小さな電位差をフリップフロップ回路等で増幅するとエラーが起こりやすくなる。
【００９５】
しかしながら、このようなノイズ成分の多くは時間平均すると打ち消しあうものである。その意味で、本実施の形態のように、サブビット線ＳＢＬ＿ｎ＿ｍの電位（ノイズの影響を強く受けている）に応じた電荷をビット線ＢＬ＿ｍ（容量が大きくノイズの影響をあまり受けない）に蓄積すると、ビット線ＢＬ＿ｍの電位は、概ねサブビット線ＳＢＬ＿ｎ＿ｍの電位の平均値を反映したものとなる。
【００９６】
このため、本実施の形態のようなデータの読み出し方法はサブビット線の容量が極めて小さい、すなわち、メモリ素子の容量素子の容量が極めて小さい半導体メモリ装置に適している。
【００９７】
（実施の形態２）
半導体メモリ装置のメモリブロックＭＢ＿ｎ＿ｍとして、図５（Ｂ）で示されるメモリブロックと増幅回路ＡＭＰ＿ｎ＿ｍとして、図７（Ａ）で示されるインバータを用いた場合の書き込みと読み出し方法の例について図１３（Ａ）乃至図１３（Ｃ）、図１４（Ａ）乃至図１４（Ｃ）を用いて説明する。なお、この回路構成は、以下の方法以外の方法でも駆動することができる。
【００９８】
最初に書き込み方法について、図１３（Ａ）乃至図１３（Ｃ）を用いて説明する。なお、書き込み方法は、増幅回路の種類によらず同様に実施できる。ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２に１ビットデータを書き込む例を示す。なお、サブビット線ＳＢＬ＿ｎ＿ｍの容量はメモリセルの容量素子の容量の４倍であるとする。
【００９９】
まず、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとすることで、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする。また、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする（図１３（Ａ）参照）。
【０１００】
次に、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオフとする。サブビット線ＳＢＬ＿ｎ＿ｍはフローティングとなる。その後、ビット線ＢＬ＿ｍの電位を１ビットデータに応じたもの（ここでは、＋１Ｖか０Ｖ）とする。このとき、サブビット線ＳＢＬ＿ｎ＿ｍはフローティング状態であるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて＋０．６Ｖあるいは＋０．４Ｖとなる（図１３（Ｂ）参照）。以上で書き込みが終了する。
【０１０１】
メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとする（図１３（Ｃ）参照）ことでデータが保持される。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は、データに応じて＋０．４Ｖあるいは−０．４Ｖである。
【０１０２】
次に図１４（Ａ）乃至図１４（Ｃ）を用いて読み出しの方法について説明する。まず、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとすることで、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は維持されるので、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位は、書き込まれていたデータに応じて＋０．９Ｖあるいは＋０．１Ｖとなる（図１４（Ａ）参照）。
【０１０３】
その後、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。そして、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．４２Ｖあるいは＋０．５８Ｖとなる（図１４（Ｂ）参照）。
【０１０４】
ここで、インバータＩＮＶ＿ｎ＿ｍが、その入力の電位が＋０．４２Ｖのときには＋０．８Ｖを、＋０．５８Ｖのときには＋０．２Ｖを出力するものであれば、インバータＩＮＶ＿ｎ＿ｍはデータに応じて＋０．８Ｖあるいは＋０．２Ｖを出力する。
【０１０５】
その後、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとし、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。その結果、ビット線ＢＬ＿ｍの電位は、データに応じて＋０．８Ｖあるいは＋０．２Ｖとなる（図１４（Ｃ）参照）。その後、ビット線ＢＬ＿ｍの電位と基準電位（＋０．５Ｖ）の差をさらに増幅するとデータに応じて＋１Ｖあるいは０Ｖとなる。
【０１０６】
増幅回路として、図７（Ｂ）に示される回路や図７（Ｃ）に示される回路を用いる場合については、実施の形態１を参照すればよい。
【０１０７】
（実施の形態３）
半導体メモリ装置のメモリブロックＭＢ＿ｎ＿ｍとして、図６（Ａ）で示されるメモリブロックと増幅回路ＡＭＰ＿ｎ＿ｍとして、図７（Ａ）で示されるインバータを用いた場合の書き込みと読み出し方法の例について図１５（Ａ）乃至図１５（Ｃ）、図１６（Ａ）乃至図１６（Ｃ）を用いて説明する。なお、この回路構成の半導体メモリ装置は、以下の方法以外の方法でも駆動することができる。
【０１０８】
最初に書き込み方法について、図１５（Ａ）乃至図１５（Ｃ）を用いて説明する。なお、書き込み方法は、増幅回路の種類によらず同様に実施できる。ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２に１ビットデータを書き込む例を示す。なお、サブビット線ＳＢＬ＿ｎ＿ｍの容量はメモリセルの容量素子の容量の４倍であるとする。
【０１０９】
まず、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖにプリチャージとする（図１５（Ａ）参照）。
【０１１０】
次に、ビット線ＢＬ＿ｍの電位を１ビットデータに応じたもの（ここでは、＋１Ｖか０Ｖ）とし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする（図１５（Ｂ）参照）。以上で書き込みが終了する。
【０１１１】
メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとする（図１５（Ｃ）参照）ことでデータが保持される。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は、データに応じて＋０．５Ｖあるいは−０．５Ｖである。
【０１１２】
次に図１６（Ａ）乃至図１６（Ｃ）を用いて、読み出しの方法について説明する。まず、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、また、サブビット線ＳＢＬ＿ｎ＿ｍの電位も＋０．５Ｖとする。その後、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。そして、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．４Ｖあるいは＋０．６Ｖとなる（図１６（Ａ）参照）。
【０１１３】
なお、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタがオンである期間、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのゲート容量を介してワード線の電位の影響を受ける。すなわち、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタがＮチャネル型であればサブビット線ＳＢＬ＿ｎ＿ｍの電位は上昇し、Ｐチャネル型であれば低下する。
【０１１４】
もちろん、ゲート容量が容量素子の容量に比べて十分に小さければその変動は無視できる。本実施の形態では、そのようなゲート容量を介したワード線の電位のサブビット線ＳＢＬ＿ｎ＿ｍへの影響を無視する。
【０１１５】
ゲート容量によるサブビット線ＳＢＬ＿ｎ＿ｍの電位の変動を避けるには、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする前にメモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとするとよい。なお、図５（Ａ）あるいは図５（Ｂ）で示すメモリブロックでは、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとしても、サブビット線ＳＢＬ＿ｎ＿ｍの電位が、ワード線の電位の影響を受けることはない。
【０１１６】
その後、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとし、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。インバータＩＮＶ＿ｎ＿ｍが、その入力の電位が＋０．４Ｖのときには＋０．９Ｖを、＋０．６Ｖのときには＋０．１Ｖを出力するものであれば、インバータＩＮＶ＿ｎ＿ｍはデータに応じて＋０．９Ｖあるいは＋０．１Ｖを出力する。その結果、ビット線ＢＬ＿ｍの電位は、データに応じて＋０．９Ｖあるいは＋０．１Ｖとなる（図１６（Ｂ）参照）。
【０１１７】
そして、ビット線ＢＬ＿ｍの電位と基準電位（＋０．５Ｖ）の差を増幅する。ビット線ＢＬ＿ｍの電位は、データに応じて、＋１Ｖあるいは０Ｖとなる。その後、プリチャージトランジスタＰＴｒ＿ｎ＿ｍをオンとすることで、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする。そして、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとすることにより、メモリセルＭＣ＿ｎ＿ｍ＿２に１ビットデータを書き込むことができる（図１６（Ｃ）参照）。
【０１１８】
増幅回路として、図７（Ｂ）に示される回路や図７（Ｃ）に示される回路を用いる場合については、実施の形態１を参照すればよい。また、メモリブロックとして、図６（Ｂ）に示される回路を用いる場合には、実施の形態２を参照すればよい。
【０１１９】
（実施の形態４）
図２、図３（Ａ）、図３（Ｂ）に本実施の形態の半導体メモリ装置を示す。図２には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、プリチャージ選択線ＰＳＬ＿ｎ、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿８が示されている。
【０１２０】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＿ｍ、増幅回路ＡＭＰ＿ｎ＿ｍ＋１が示されている。読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１は、読み出し選択線ＲＳＬ＿ｎにより制御される。
【０１２１】
図２ではメモリブロックＭＢは図５（Ａ）の回路を用いているが、図５（Ｂ）あるいは図６（Ａ）および図６（Ｂ）のいずれかの回路を用いてもよい。また、増幅回路ＡＭＰは図７（Ａ）、図７（Ｂ）あるいは図７（Ｃ）に示すもののいずれかを用いてもよい。
【０１２２】
なお、本実施の形態の半導体メモリ装置は、隣接する２つのメモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＿ｍ＋１において、１つのワード線ＷＬには、いずれかのメモリブロックのメモリセルしか接続しないという構造を有する。
【０１２３】
そのため、例えば、データの読み出しの際に、ワード線ＷＬ＿ｎ＿１を選択すると、メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルのみがアクティブ（選択された状態）となり、１ビットデータは、ビット線ＢＬ＿ｍにのみ出力される。ビット線ＢＬ＿ｍ＋１の電位はワード線ＷＬ＿ｎ＿１の選択によって変動しないので、ビット線ＢＬ＿ｍとビット線ＢＬ＿ｍ＋１の電位を比較することでデータを読み出せる。
【０１２４】
また、図３（Ａ）に示す半導体メモリ装置は、メモリブロックは図２のものと同様であるが、増幅回路の接続が異なる。すなわち、増幅回路ＡＭＰ＿ｎ＿ｍの出力端子を読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１を介してビット線ＢＬ＿ｍ＋１に、増幅回路ＡＭＰ＿ｎ＿ｍ＋１の出力端子を読み出しトランジスタＲＴｒ＿ｎ＿ｍを介してビット線ＢＬ＿ｍに接続する構造となっている。
【０１２５】
また、図３（Ｂ）に示す半導体メモリ装置は、メモリブロックは図２のものと同様であるが、１つの増幅回路ＡＭＰ＿ｎ＿ｍ／ｍ＋１の出力端子を、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１を介して、それぞれ、ビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１に接続する構造となっている。
【０１２６】
読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１は、それぞれ、第１読み出し選択線ＲＳＬ１＿ｎ、第２読み出し選択線ＲＳＬ２＿ｎによって制御され、第１読み出し選択線ＲＳＬ１＿ｎ、第２読み出し選択線ＲＳＬ２＿ｎには、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１の一方のみがオンとなるか、双方がオフとなるような信号が与えられる。
【０１２７】
図２、図３（Ａ）、図３（Ｂ）に示される半導体メモリ装置の詳細な駆動方法は実施の形態１乃至実施の形態３を参照できる。
【０１２８】
（実施の形態５）
図４（Ａ）乃至図４（Ｃ）に本実施の形態の半導体メモリ装置を示す。図４（Ａ）に示される半導体メモリ装置は、メモリブロックＭＢ＿ｎ＿ｍのサブビット線とメモリブロックＭＢ＿ｎ＋１＿ｍのサブビット線が、その２つの入力端子に接続する増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍを有する。増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍの２つの出力端子は、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍを介してビット線ＢＬ＿ｍに接続する構造となっている。
【０１２９】
なお、増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍの出力端子が１つであれば、図４（Ｂ）に示すように読み出しトランジスタＲＴｒ＿ｎ／ｎ＋１＿ｍを介してビット線ＢＬ＿ｍに接続する構造としてもよい。
【０１３０】
図４（Ｂ）に示される増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍの例としては、図４（Ｃ）に示されるようにトランジスタ等のスイッチング素子とインバータを有する増幅手段を組み合わせた回路がある。
【０１３１】
図４（Ｃ）に示される回路では、メモリブロックＭＢ＿ｎ＿ｍのサブビット線とメモリブロックＭＢ＿ｎ＋１＿ｍのサブビット線は、それぞれ、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＋１＿ｍを介してインバータＩＮＶ＿ｎ／ｎ＋１＿ｍに接続する。
【０１３２】
選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＋１＿ｍは、それぞれメモリブロック選択線ＢＳＬ＿ｎ、ＢＳＬ＿ｎ＋１で制御され、いずれか一方のみをオンとすることでいずれかの接続するサブビット線の電位をインバータＩＮＶ＿ｎ／ｎ＋１＿ｍに入力できる。
【０１３３】
（実施の形態６）
図１７（Ａ）に本実施の形態の半導体メモリ装置を示す。本実施の形態の半導体メモリ装置は、増幅回路として、サブビット線の電位をビット線に読み出すための第１インバータと、ビット線の電位を反転させてサブビット線に供給する第２インバータと、それらとビット線あるいはサブビット線を接続する１つ以上のスイッチング素子を有する。図１７（Ａ）の半導体メモリ装置に用いるメモリブロックＭＢには、図５（Ａ）、図５（Ｂ）、図６（Ａ）および図６（Ｂ）に示すもののいずれかを用いればよい。
【０１３４】
図１７（Ａ）に示される回路は、図７（Ａ）に示される回路において、ビット線ＢＬ＿ｍを第２インバータＩＮＶ２＿ｎ＿ｍの入力端子に接続し、第２インバータＩＮＶ２＿ｎ＿ｍの出力端子を書き込みトランジスタＷＴｒ＿ｎ＿ｍのドレインに接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースをインバータＩＮＶ＿ｎ＿ｍの入力端子に接続するものである。書き込みトランジスタＷＴｒ＿ｎ＿ｍは書き込み選択線ＷＳＬ＿ｎにより制御される。
【０１３５】
このように１つのメモリブロックにインバータを複数設けると集積度が低下するが、図４（Ｃ）に示したものと同様な方法により、２つ以上のメモリブロックで図１７（Ａ）に示す回路を共有してもよい。
【０１３６】
図１７（Ａ）に示す回路において、メモリブロックＭＢ＿ｎ＿ｍにあるメモリセルの１ビットデータを読み出すには、以下のようにおこなえばよい。
【０１３７】
まず、サブビット線ＳＢＬ＿ｎ＿ｍを基準電位にプリチャージする。そして、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態にして、メモリセルのトランジスタをオンとし、容量素子に蓄積されていた電荷をサブビット線ＳＢＬ＿ｎ＿ｍに放出する。サブビット線ＳＢＬ＿ｎ＿ｍの電位は基準電位から変動し、基準電位との電位差は、インバータＩＮＶ＿ｎ＿ｍによって反転かつ増幅され、読み出しトランジスタＲＴｒ＿ｎ＿ｍを経て、ビット線ＢＬ＿ｍに出力される。ここまでは実施の形態１で説明したことと同様である。
【０１３８】
その後、１ビットデータを失ったメモリセルにデータを書き込むが、その際には第２インバータＩＮＶ２＿ｎ＿ｍをアクティブ（インバータに電源が供給されている状態）にし、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとする。こうするとフリップフロップ回路が形成され、電位が増幅される。また、ビット線ＢＬ＿ｍの電位とサブビット線ＳＢＬ＿ｎ＿ｍの電位は互いに逆位相の電位となる。
【０１３９】
増幅が完了したら読み出しトランジスタＲＴｒ＿ｎ＿ｍをオフとする。ここで、フリップフロップ回路は破壊されるが、少なくとも第２インバータＩＮＶ２＿ｎ＿ｍはアクティブな状態を保つ必要がある。そして、メモリセルのトランジスタをオンとする。データを書き換える必要がない場合には、メモリセルには元のデータが書き込まれる。
【０１４０】
もし、データを書き換える必要がある場合は、ビット線ＢＬ＿ｍの電位を書き換えるデータに応じたものとする。既にフリップフロップ回路は破壊されているので、ビット線ＢＬ＿ｍを充電する程度の電流を流せばよい。ビット線ＢＬ＿ｍの電位は第２インバータＩＮＶ２＿ｎ＿ｍで反転され、サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＢＬ＿ｍの電位と逆位相の電位となる。メモリセルのトランジスタをオフとすることで、データを保持する。
【０１４１】
本実施の形態の半導体メモリ装置においては、データの書き込みの際の、メモリセルのキャパシタの電極間の電位差を、実施の形態１の場合より大きく、最大で２倍とできる。そのため、データの読み出しの際のサブビット線の電位変動がより大きくなり、読み出しの際のエラーの確率を低減できる。
【０１４２】
（実施の形態７）
図１７（Ｂ）に本実施の形態の半導体メモリ装置を示す。本実施の形態の半導体メモリ装置は、増幅回路として、２つのインバータと回路構成を変更するための２つのスイッチング素子を有し、２つのメモリブロックがこの増幅回路を共有する。そのため、実質的には、１つのメモリブロックあたり１つのインバータと１つのスイッチング素子を有する。
【０１４３】
図１７（Ｂ）の半導体メモリ装置に用いるメモリブロックＭＢには、図５（Ａ）、図５（Ｂ）、図６（Ａ）および図６（Ｂ）に示すもののいずれかを用いればよい。なお、図１７（Ｂ）に示される回路を利用する場合、メモリブロックにプリチャージトランジスタを設ける必要はない。後で説明するが、読み出しトランジスタＲＴｒ＿ｎ＿ｍをメモリブロックＭＢ＿ｎ＿ｍのプリチャージに利用できるためである。
【０１４４】
図１７（Ｂ）に示される回路においては、メモリブロックＭＢ＿ｎ＿ｍのサブビット線ＳＢＬ＿ｎ＿ｍはインバータＩＮＶ＿ｎ＿ｍの入力端子と、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと、読み出しトランジスタＲＴｒ＿ｎ＿ｍのソースに接続する。また、メモリブロックＭＢ＿ｎ＋１＿ｍのサブビット線ＳＢＬ＿ｎ＋１＿ｍはインバータＩＮＶ＿ｎ＋１＿ｍの入力端子と、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍのソースと、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍのソースに接続する。
【０１４５】
さらに、書き込みトランジスタＷＴｒ＿ｎ＿ｍのドレインはインバータＩＮＶ＿ｎ＋１＿ｍの出力端子と接続し、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍのドレインはインバータＩＮＶ＿ｎ＿ｍの出力端子と接続する。さらに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインと読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍのドレインはビット線ＢＬ＿ｍに接続する。
【０１４６】
書き込みトランジスタＷＴｒ＿ｎ＿ｍおよび書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍは、それぞれ、書き込み選択線ＷＳＬ＿ｎ、書き込み選択線ＷＳＬ＿ｎ＋１により制御される。また、読み出しトランジスタＲＴｒ＿ｎ＿ｍおよび読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍは、それぞれ、読み出し選択線ＲＳＬ＿ｎ、読み出し選択線ＲＳＬ＿ｎ＋１により制御される。
【０１４７】
このような回路を有する半導体メモリ装置の駆動方法の例について、図１８（Ａ）乃至図１８（Ｃ）および図１９（Ａ）乃至図１９（Ｃ）を用いて説明する。
【０１４８】
＜１．プリチャージ＞
最初にサブビット線ＳＢＬ＿ｎ＿ｍを基準電位である＋０．５Ｖにプリチャージする。そのためには、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする（図１８（Ａ）参照）。
【０１４９】
このとき、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍはアクティブでもアクティブでなくてもよい。また、書き込みトランジスタＷＴｒ＿ｎ＿ｍと書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍはオンでもオフでもよい。
【０１５０】
＜２．メモリセルの容量素子の放電＞
次に、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオフとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍはフローティング状態となる。そして、メモリセルのトランジスタをオンとする。ここでは、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．４Ｖとなったものとする。また、インバータＩＮＶ＿ｎ＿ｍをアクティブとする。インバータＩＮＶ＿ｎ＿ｍは入力に応じた電位を出力し、ここでは、出力の電位が＋０．９Ｖになったものとする（図１８（Ｂ）参照）。
【０１５１】
＜３．増幅＞
その後、メモリセルのトランジスタをオフとする。さらに、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍをオンとする。このとき、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍはオンであることが求められる。この結果、ビット線ＢＬ＿ｍの電位は、＋０．５Ｖから上昇する（図１８（Ｃ）参照）。ある程度、ビット線ＢＬ＿ｍの電位が上昇したら、ビット線ＢＬ＿ｍに接続されているセンスアンプ（図示せず）を動作させて、基準電位との電位差を増幅してもよい。
【０１５２】
＜４．データ読み出し＞
さらに、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとする。また、インバータＩＮＶ＿ｎ＋１＿ｍをアクティブにする。その結果、フリップフロップ回路が形成され、基準電位との電位差が一段と増幅される。その結果、ビット線ＢＬ＿ｍの電位は＋１Ｖになり、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖになったとする。ビット線ＢＬ＿ｍの電位を読み出すことで、１ビットデータの読み出しが完了する（図１９（Ａ）参照）。
【０１５３】
＜５．データの再書き込み＞
その後、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍをオフとする。その結果、フリップフロップ回路は破壊されるが、少なくともインバータＩＮＶ＿ｎ＋１＿ｍはアクティブな状態を保つ必要がある。そして、メモリセルのトランジスタをオンとする。データを書き換える必要がない場合には、メモリセルには元のデータが書き込まれる（図１９（Ｂ）参照）。
【０１５４】
＜６．データの書き換え＞
もし、異なるデータを書き込む（書き換える）必要がある場合は、ビット線ＢＬ＿ｍの電位を書き換えるデータに応じたもの（ここでは０Ｖ）とする。既にフリップフロップ回路は破壊されているので、ビット線ＢＬ＿ｍを充電する程度の電流を流せばよい。ビット線ＢＬ＿ｍの電位はインバータＩＮＶ＿ｎ＋１＿ｍで反転され、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。メモリセルには保存されていたデータと異なるデータが書き込まれる（図１９（Ｃ）参照）。メモリセルのトランジスタをオフとすることで、データを保持する。
【０１５５】
以上の例では、１つのメモリセルのデータの読み出しの後に、同じメモリセルのデータの書き換えをおこなう例を示したが、データを読み出さずに書き換えだけをおこなうことも可能である。
【０１５６】
実施の形態６も同様であるが、本実施の形態では、データの書き込みの際にビット線ＢＬ＿ｍとサブビット線ＳＢＬ＿ｎ＿ｍの電位差の絶対値は１Ｖとなる。これに対し、実施の形態１で説明した例では、０．５Ｖである。このため、本実施の形態および実施の形態６で説明した方法は、読み出しの際のビット線の電位変動をより大きくできる。
【０１５７】
また、本実施の形態では、最初にサブビット線ＳＢＬ＿ｎ＿ｍの電位に応じた電荷をビット線ＢＬ＿ｍに蓄積するという過程を経る。これは上述の通り、ノイズの影響の大きなサブビット線ＳＢＬ＿ｎ＿ｍの電位を平準化するという意味に加えて、インバータを構成するトランジスタのしきい値のばらつきの影響を避けるという点でも効果がある。
【０１５８】
一般に、通常のフリップフロップ回路で電位差を増幅する場合、トランジスタのしきい値のばらつきは、ビット線間の増幅初期電位差の半分未満であることが要求される。上記の例では、０．１Ｖの電位差を増幅するのであるから、トランジスタのしきい値ばらつきが５０ｍＶであると、エラーを起こすこととなる。
【０１５９】
ところが、例えば、しきい値の平均値の絶対値が０．４Ｖ、しきい値のばらつきが５０ｍＶのトランジスタを用いてインバータを形成すると、読み出し時のサブビット線の電位が基準となる電位より０．１Ｖ高い＋０．６Ｖであれば、インバータの出力の電位は、＋０．５Ｖよりも低く、サブビット線の電位が＋０．４Ｖであれば、インバータの出力の電位は、＋０．５Ｖよりも高くなり、いずれにしても誤動作することがない。
【０１６０】
そして、ビット線ＢＬ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍの電位差が十分に大きくなった段階で、フリップフロップ回路を構成するが、この段階では、しきい値のばらつきの影響を受けることがない。そのため、単純に０．１Ｖの電位差をフリップフロップ回路で増幅する場合よりもノイズの影響を受けにくい。
【０１６１】
（実施の形態８）
本実施の形態では、図１７（Ｂ）に示される半導体メモリ装置の別の駆動方法について、図２０（Ａ）乃至図２０（Ｃ）および図２１（Ａ）乃至図２１（Ｃ）を用いて説明する。なお、本実施の形態で示す駆動方法では、サブビット線間の電位差をフリップフロップ回路で増幅するため、容量素子の容量が１０ｆＦ以上であることが好ましい。容量素子の容量が５ｆＦ以下では、ノイズの影響で誤動作しやすくなる。
【０１６２】
また、実施の形態７で説明したように、インバータを構成するトランジスタのしきい値のばらつきが十分に小さいことが必要となる。
【０１６３】
＜１．プリチャージ＞
最初にサブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍを基準電位である＋０．５Ｖにプリチャージする。そのためには、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、読み出しトランジスタＲＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍをオンとする（図２０（Ａ）参照）。
【０１６４】
このとき、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍはアクティブでないものとする。また、書き込みトランジスタＷＴｒ＿ｎ＿ｍと書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍはオンでもオフでもよい。
【０１６５】
＜２．メモリセルの容量素子の放電＞
次に、読み出しトランジスタＲＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍをオフとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍはフローティング状態となる。
【０１６６】
さらに、書き込みトランジスタＷＴｒ＿ｎ＿ｍと書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍをオンとする。そして、メモリセルのトランジスタをオンとする。ここでは、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．４Ｖとなったものとする。一方、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は＋０．５Ｖのままである（図２０（Ｂ）参照）。
【０１６７】
＜３．増幅＞
その後、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする。その結果、フリップフロップ回路が形成され、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位と、サブビット線ＳＢＬ＿ｎ＿ｍの電位の差が増幅される。ここでは、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は＋１Ｖになり、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖになったとする（図２０（Ｃ）参照）。
【０１６８】
＜４．データ読み出し＞
読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍをオンとする。ビット線ＢＬ＿ｍの電位は＋１Ｖとなる。ビット線ＢＬ＿ｍの電位を読み出すことで、１ビットデータの読み出しが完了する（図２１（Ａ）参照）。
【０１６９】
＜５．データの再書き込み＞
その後、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍをオフとする。その結果、フリップフロップ回路は破壊されるが、少なくともインバータＩＮＶ＿ｎ＋１＿ｍはアクティブな状態を保つ必要がある。データを書き換える必要がない場合には、メモリセルには元のデータが書き込まれている（図２１（Ｂ）参照）。
【０１７０】
＜６．データの書き換え＞
もし、データを書き換える必要がある場合は、ビット線ＢＬ＿ｍの電位を書き換えるデータに応じたもの（ここでは０Ｖ）とする。既にフリップフロップ回路は破壊されているので、ビット線ＢＬ＿ｍを充電する程度の電流を流せばよい。ビット線ＢＬ＿ｍの電位はインバータＩＮＶ＿ｎ＋１＿ｍで反転され、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。よって、メモリセルには保存されていたデータと異なるデータが書き込まれる（図２１（Ｃ）参照）。メモリセルのトランジスタをオフとすることで、データを保持する。
【０１７１】
以上の例では、１つのメモリセルのデータの読み出しの後に、同じメモリセルのデータの書き換えをおこなう例を示したが、データを読み出さずに書き換えだけをおこなうことも可能である。
【０１７２】
本実施の形態でもデータの書き込みの際にビット線ＢＬ＿ｍとサブビット線ＳＢＬ＿ｎ＿ｍの電位差の絶対値は１Ｖとなる。また、実施の形態７とは異なり、データの読み出しから書き込みまでの期間、メモリセルのトランジスタをオン状態としておけばよいので、ワード線の電位の変動を抑制でき、より消費電力を削減できる。
【０１７３】
なお、上記の例では、＜３．増幅＞の過程において、サブビット線ＳＢＬ＿ｎ＋１＿ｍがビット線ＢＬ＿ｍと絶縁した状態にあったが、これらを接続した状態で増幅してもよい。一般にビット線ＢＬ＿ｍの容量は、サブビット線ＳＢＬ＿ｎ＿ｍの容量より十分に大きいため、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍとが、見かけ上のフリップフロップ回路を形成したとしても、データの読み出しのような短時間では、インバータが接続されただけの回路とみなせることがある。
【０１７４】
例えば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、本来、＋０．４Ｖであるところ、ノイズにより、一時的に意図しないもの（例えば、＋０．６Ｖ）となったとすると、インバータＩＮＶ＿ｎ＿ｍは、それに応じた電荷を出力し、その出力端子の電位を低下させようとする。
【０１７５】
もし、インバータＩＮＶ＿ｎ＿ｍの出力端子に接続する容量がサブビット線ＳＢＬ＿ｎ＋１＿ｍの容量だけであれば、その電位は急速に低下し、そのため、インバータＩＮＶ＿ｎ＋１＿ｍがそれに応じた電荷をサブビット線ＳＢＬ＿ｎ＿ｍに出力し、サブビット線ＳＢＬ＿ｎ＿ｍの電位の上昇に拍車をかけることとなる。
【０１７６】
しかしながら、インバータＩＮＶ＿ｎ＿ｍの出力端子に接続する容量（ビット線ＢＬ＿ｍの容量およびサブビット線ＳＢＬ＿ｎ＋１＿ｍの容量の和）が十分に大きいため、ビット線ＢＬ＿ｍの電位の変動は緩やかであり、よって、インバータＩＮＶ＿ｎ＋１＿ｍが、サブビット線ＳＢＬ＿ｎ＿ｍに出力する電荷のうち、ノイズの影響を受けた部分は十分に小さく、サブビット線ＳＢＬ＿ｎ＿ｍの電位は大きくは上がらない。すなわち、フィードバックが限定的である。
【０１７７】
ノイズの影響は一時的であるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位が十分に上昇しないと、本来あるべきもの（例えば、＋０．４Ｖ）に戻る。すると、インバータＩＮＶ＿ｎ＿ｍは、それに応じた電荷を出力する。インバータＩＮＶ＿ｎ＿ｍの出力端子に接続する容量が十分に大きいため、出力端子の電位の変動は緩やかであり、ノイズの影響を受けている時間と比較するとそうでない期間は十分に長いため、結局は、本来あるべき電位となり、ノイズの影響は格段に小さくなる。
【０１７８】
また、サブビット線ＳＢＬ＿ｎ＿ｍの容量がビット線ＢＬ＿ｍの容量よりもはるかに小さいため、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、ビット線ＢＬ＿ｍの電位よりも急速に上昇し、ノイズの影響を受けないレベルとなる。
【０１７９】
このような駆動方法を採用するに際には、ビット線ＢＬ＿ｍの容量が、サブビット線ＳＢＬ＿ｎ＿ｍの容量の１０倍以上、好ましくは、３０倍以上であると効果的である。あるいは、ビット線ＢＬ＿ｍの容量が１００ｆＦ以上であるとよい。また、この条件の下では、メモリセルの容量素子の容量は１ｆＦ以上であればよい。同様に、インバータを構成するトランジスタのしきい値ばらつきの条件も緩和される。
【０１８０】
（実施の形態９）
本実施の形態では、図１７（Ｃ）に示される半導体メモリ装置の駆動方法について説明する。図１７（Ｃ）に示される回路は、図１７（Ｂ）に示される回路から書き込みトランジスタＷＴｒ＿ｎ＿ｍと書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍを取り除いたものである。トランジスタ数を減らせるため集積度を高められる。
【０１８１】
図１７（Ｃ）の半導体メモリ装置に用いるメモリブロックＭＢには、図５（Ａ）、図５（Ｂ）、図６（Ａ）および図６（Ｂ）に示すもののいずれかを用いればよい。なお、図１７（Ｃ）に示される回路を利用する場合、メモリブロックにプリチャージトランジスタを設ける必要はない。読み出しトランジスタＲＴｒ＿ｎ＿ｍをメモリブロックＭＢ＿ｎ＿ｍのプリチャージに利用できるためである。
【０１８２】
なお、本実施の形態で示す駆動方法でも、実施の形態８と同様にサブビット線間の電位差をフリップフロップ回路で増幅するが、サブビット線の一方をビット線と接続した状態でおこなうため、ノイズによるエラーが低減できる。容量素子の容量は１ｆＦ以上であればよい。
【０１８３】
以下、図２２を用いて本実施の形態の駆動方法を説明する。ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２の１ビットデータを読み出しと回復あるいは書き換えをおこなう例を示す。なお、図２２において、実線（Ｕｎｃｈａｎｇｅｄ）は、読み出しと回復の過程を、また、点線（Ｃｈａｎｇｅｄ）は書き換えの過程を説明するためのものである。最初に、１ビットデータを読み出しと回復をおこなう場合について説明する。
【０１８４】
＜１．プリチャージ＞
最初にサブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍを基準電位である＋０．５Ｖにプリチャージする。そのためには、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、読み出し選択線ＲＳＬ＿ｎと読み出し選択線ＲＳＬ＿ｎ＋１をアクティブとし、読み出しトランジスタＲＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍをオンとする（図２２のＴ１）。
【０１８５】
このとき、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍのＰチャネル型トランジスタの電源ＶＰＳの電位とＮチャネル型トランジスタの電源ＶＮＳの電位は、ともに＋０．５Ｖとする。そのため、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍはアクティブでない。
【０１８６】
＜２．メモリセルの容量素子の放電＞
次に、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオフとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍはフローティング状態となる。なお、図示されていないが、ビット線ＢＬ＿ｍもフローティングである。また、このとき、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍはオンであるので、サブビット線ＳＢＬ＿ｎ＋１＿ｍはとビット線ＢＬ＿ｍは接続されている。したがって、サブビット線ＳＢＬ＿ｎ＋１＿ｍもフローティングである。
【０１８７】
そして、ワード線ＷＬ＿ｎ＿２をアクティブとし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする（図２２のＴ２）。ここでは、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．４Ｖとなったものとする。一方、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位（およびビット線ＢＬ＿ｍ）は＋０．５Ｖのままである。サブビット線ＳＢＬ＿ｎ＿ｍの容量は十分に小さいため電位が安定するまでに要する時間は十分に短い。
【０１８８】
＜３．増幅＞
その後、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍの電源ＶＰＳの電位を１Ｖに上昇させ、電源ＶＮＳの電位を０Ｖに低下させ、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする（図２２のＴ３）。その結果、フリップフロップ回路が形成され、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位とサブビット線ＳＢＬ＿ｎ＿ｍの電位の差が増幅される。ここでは、サブビット線ＳＢＬ＿ｎ＋１＿ｍ（およびビット線ＢＬ＿ｍ）の電位は＋１Ｖになり、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖになったとする。
【０１８９】
このときの電源ＶＰＳと電源ＶＮＳの電位の変化率は、この過程の前のサブビット線ＳＢＬ＿ｎ＿ｍの電位とサブビット線ＳＢＬ＿ｎ＋１＿ｍの電位の差（ここでは０．１Ｖ）に依存する。増幅時のエラーを避けるためには、この電位の差が小さければ変化率は小さいほうが望ましく、電位の差が大きければ変化率は大きくてもよい。
【０１９０】
変化率が大きいほどより短時間で増幅が完了するため、上記の電位の差を大きくすることが望ましい。また、この電位の差が大きいと、インバータを構成するトランジスタのしきい値のばらつきが大きくてもエラーが起こりにくくなる。
【０１９１】
電位の差を大きくするためには、サブビット線に接続するメモリセルの数を可能な限り減らし、また、サブビット線の容量を減らし、相対的にメモリセルの容量素子の容量を大きくすることが望まれる。一方で、本実施の形態の半導体メモリ装置では、容量素子の容量が小さくなると増幅の際のエラーの確率が高くなるので、容量素子の容量を過剰に小さくすることはできない。
【０１９２】
好ましい例として、容量素子の容量を１０ｆＦ乃至３０ｆＦとする。また、サブビット線の容量を３０ｆＦ以上１５０ｆＦ以下で、かつ、容量素子の容量の５倍以下とするとよい。
【０１９３】
＜４．データの読み出しと再書き込み＞
上述のように、ビット線ＢＬ＿ｍの電位は＋１Ｖとなる。ビット線ＢＬ＿ｍの電位を読み出すことで、１ビットデータの読み出しが完了する。また、このとき、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタはオンであるので、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は、読み出されたデータと対応するものである。したがって、同時にデータの再書き込みもおこなわれる。
【０１９４】
＜５．データの保持＞
その後、ワード線ＷＬ＿ｎ＿２を非アクティブとし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとする。この結果、１ビットデータが保持される。また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍを非アクティブとする（図２２のＴ４）。なお、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍは、次に読み出すメモリセルのアドレスによってはオンのままでもよい。
【０１９５】
次に、データを書き換える場合について説明する。
【０１９６】
＜６．プリチャージ＞
データの読み出しの場合と同様に、サブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍを＋０．５Ｖにプリチャージする（図２２のＴ１）。
【０１９７】
＜７．ビット線の電位の変化＞
次に、ワード線ＷＬ＿ｎ＿２をアクティブとし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする（図２２のＴ２）。ほぼ同時に、ビット線ＢＬ＿ｍの電位を書き込むデータに応じたもの（ここでは０Ｖ）とする。読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍがオンであるため、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位もビット線ＢＬ＿ｍと同様に変動する。
【０１９８】
＜８．増幅＞
その後、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする（図２２のＴ３）。その結果、フリップフロップ回路が形成され、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位とサブビット線ＳＢＬ＿ｎ＿ｍの電位の差が増幅される。ここでは、サブビット線ＳＢＬ＿ｎ＋１＿ｍ（およびビット線ＢＬ＿ｍ）の電位は０Ｖのままであり、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．５Ｖから＋１Ｖになる。
【０１９９】
＜９．データの書き換え＞
上述のように、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。また、ビット線ＢＬ＿ｍの電位は０Ｖである。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタはオンであるので、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は、書き込むデータと対応するものとなる。
【０２００】
＜１０．データの保持＞
その後、ワード線ＷＬ＿ｎ＿２を非アクティブとし、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとする。この結果、１ビットデータが保持される。また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍを非アクティブとする（図２２のＴ４）。なお、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍは、次に読み出すメモリセルのアドレスによってはオンのままでもよい。
【０２０１】
以上の例では、メモリセルＭＣの容量素子の電極間の電位差の絶対値は１Ｖとなる。なお、１ビットデータの書き込みの際に、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとしなくてもよい。図２２のＴ７からＴ８までの期間を省略できるので書き込みに要する時間を低減できる。ただし、この場合には、メモリセルＭＣの容量素子の電極間の電位差の絶対値は０．５Ｖである。
【符号の説明】
【０２０２】
ＡＭＰ    増幅回路
ＢＬ    ビット線
ＢＳＬ    メモリブロック選択線
ＣＳ    容量
ＩＮＶ    インバータ
ＩＮＶ２    第２インバータ
ＭＢ    メモリブロック
ＭＣ    メモリセル
ＮＭＯＳ    Ｎチャネル型トランジスタ
ＰＳＬ    プリチャージ選択線
ＰＴｒ    プリチャージトランジスタ
ＲＳＬ    読み出し選択線
ＲＳＬ１    第１読み出し選択線
ＲＳＬ２    第２読み出し選択線
ＲＴｒ    読み出しトランジスタ
ＳＢＬ    サブビット線
ＶＮＳ    電源
ＶＰＳ    電源
ＷＬ    ワード線
ＷＳＬ    書き込み選択線
ＷＴｒ    書き込みトランジスタ
【図１】
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【図２】
0006013885.tif 000003
【図３】
0006013885.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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