(57)【特許請求の範囲】
【請求項１】
ビット系列である送信情報から、シンボル系列である直交周波数分割多重（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｇｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）電気信号を生成する送信側ＯＦＤＭ信号処理手段と、前記ＯＦＤＭ電気信号をＯＦＤＭ光信号に変換する光送信器とを備える光通信装置であって、
前記送信側ＯＦＤＭ信号処理手段を構成する各要素は、共通の単一周期のクロックで動作し、
前記送信側ＯＦＤＭ信号処理手段は、
互いに異なる多値数が設定されていて、設定された多値数Ｍｋ（ｎは２以上の整数、ｋは１以上ｎ以下の整数）で、ビット系列からシンボル信号を生成する第１〜第ｎのシンボル信号生成手段と、
多値数を指示する変調制御信号に遅延を与える変調制御信号遅延器と、
前記第１〜第ｎのシンボル信号生成手段から出力されたシンボル信号を、前記遅延された変調制御信号により選択して出力するスイッチと
を備え、
第ｋのシンボル信号生成手段は、
入力ビットをＭｋ系列の並列ビット列に変換して出力する第ｋのｔａｐ遅延器と、
前記並列ビット列を設定された多値数Ｍｋでシンボル系列に変換する第ｋのマッパと、
前記第ｋのｔａｐ遅延器と前記第ｋのマッパの間に設けられた、Ｍｎ−Ｍｋの遅延を与える第ｋの遅延器と、
前記Ｍｎ−Ｍｋの遅延が与えられたシンボル系列が入力される第ｋのＦＩＦＯと、
０〜Ｍｋ−１の範囲で、クロックパルスを受け取ると前のクロック周期で出力される数値に１を加えた数値を出力する第ｋのカウンタと、
前記第ｋのカウンタの出力が０以下なら１を出力し、それ以外なら０を出力する第ｋの比較器と、
前記第ｋの比較器の出力を一定時間保持し、クロックパルスを受け取ると、Ｍｎ−Ｍｋ＋１クロック周期前に入力されたビットを出力する第ｋのカウンタ遅延器と、
第ｋの１ビット遅延器と
を備え、
前記第ｋのカウンタ遅延器の出力は、２分岐されて、一方は前記第ｋのＦＩＦＯのＰｕｓｈ端子に送られ、他方は前記第ｋの１ビット遅延器で１クロック分の遅延を受けた後、前記第ｋのＦＩＦＯのＰｏｐ端子に入力され、
前記第ｋのＦＩＦＯは、クロックに同期して動作し、Ｐｕｓｈが１のときにシンボル系列を蓄積し、Ｐｏｐが１のときにシンボル系列をＯｕｔから前記シンボル信号として出力して、前記スイッチに送る
ことを特徴とする光通信装置。
【請求項２】
前記第ｋのシンボル信号生成手段は、シンボル系列を、入力ビット列に対して、少なくとも前記第１〜第ｎのシンボル信号生成手段に設定された最大多値数Ｍｎ＋２のクロック周期遅延させ、
前記変調制御信号遅延器は、前記第ｋのシンボル信号生成手段でシンボル系列に与えられる遅延と同じ遅延量を変調制御信号に与える
ことを特徴とする請求項１に記載の光通信装置。
【請求項３】
ＯＦＤＭ光信号をＯＦＤＭ電気信号に変換する光受信器と、シンボル系列であるＯＦＤＭ電気信号から、ビット系列である受信情報を生成する受信側ＯＦＤＭ信号処理手段とを備える光通信装置であって、
前記受信側ＯＦＤＭ信号処理手段を構成する各要素は、共通の単一周期のクロックで動作し、
前記受信側ＯＦＤＭ信号処理手段は、
互いに異なる多値数が設定されていて、設定された多値数Ｍｋ（ｎは２以上の整数、ｋは１以上ｎ以下の整数）でシンボル系列からビット信号を生成する第１〜第ｎのビット信号生成手段と、
多値数を指示する変調制御信号に遅延を与える変調制御信号遅延器と、
前記第１〜第ｎのビット信号生成手段から出力されたビット信号を、前記遅延された変調制御信号により選択して出力するスイッチと
を備え、
第ｋのビット信号生成手段は、第ｋのデマッパ、第ｋの遅延器、第ｋのビット選択器及び第ｋのビット選択信号生成部を備えて構成され、
前記第ｋのデマッパは、入力されたシンボル系列を設定された多値数ＭｋでＭｋ系列の並列ビット信号に変換し、Ｍｋクロックの間、同じシンボル系列から生成されたビット系列を出力し、
前記第ｋのデマッパの出力である並列ビット信号は２分岐されて、一方が前記第ｋの遅延器に送られ、他方が前記第ｋのビット選択信号生成部に送られ、
前記第ｋのビット選択信号生成部は、０からＭｋ−１までクロックパルスを受け取ると１ずつ加算したビット選択信号を繰り返し出力し、
前記第ｋのビット選択器は、ビット選択信号に従って、ビット選択信号がｐ（ｐは０以上Ｍｋ−１以下の整数）を示す時は、第ｐ＋１系統のビット系列を選択して前記ビット信号として、前記スイッチに送る
ことを特徴とする光通信装置。
【請求項４】
前記第ｋのビット選択信号生成部は、第ｋの多重分離器、第ｋの並列排他的論理和器、第ｋのタップ遅延器、第ｋの総和器、第ｋの１クロック遅延器、第ｋの減算器、第ｋの比較器、及び第ｋのカウンタを備え、
前記第ｋの多重分離器は、Ｎｋ系列の並列ビット列から１系列のビット系列を抽出し、
抽出されたビット系列は２分岐されて一方が前記第ｋの並列排他的論理和器に送られ、他方が前記第ｋのタップ遅延器に送られ、
前記第ｋのタップ遅延器は、１系統のビット列から、それぞれ０〜Ｍｋ−１までの異なる遅延が与えられたＭｋ系統のビット列を生成し、
前記第ｋの並列排他的論理和器は、前記第ｋの多重分離器から送られた１系列のビット列と、前記第ｋのタップ遅延器から送られたＭｋ系統のビット列のそれぞれと排他的論理和演算を実行し、
前記第ｋの総和器は、前記第ｋの並列排他的論理和器での論理演算の結果に対して、算術的な和を演算し、
前記第ｋの総和器の出力は、２分岐され、一方が前記第ｋの減算器に、他方が前記第ｋの１クロック遅延器を経て前記第ｋの減算器に送られ、
前記第ｋの減算器は、前記第ｋの総和器の出力から前記第ｋの１クロック遅延器の出力結果を減算し、
前記第ｋの比較器は、前記第ｋの減算器の出力が、−（Ｍｋ−１）／２未満ならビット１を、それ以外ならビット０を出力して、第ｋのカウンタに送り、
前記第ｋのカウンタは、入力ビットが０の場合、１クロック前の出力数値に１を加えた数値を出力し、入力ビットが１の場合、または、出力がＭｋ−１となった時刻の１クロック周期後に０を出力する
ことを特徴とする請求項３に記載の光通信装置。
【請求項５】
送信側装置として請求項１又は２に記載の光通信装置を備え、
受信側装置として請求項３又は４に記載の光通信装置を備える
ことを特徴とする光ネットワーク。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光直交周波数分割多重（Ｏ−ＯＦＤＭ：Ｏｐｔｉｃａｌ−Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）を用いる光ネットワークで用いて好適な光通信装置、及び、この光通信装置を備える光ネットワークに関する。
【背景技術】
【０００２】
近年、インターネットの普及や、スマートフォン等で用いられるモバイルアプリケーションの発達により、通信需要が急速に増大している。この通信需要の増大に対応して、光ファイバを用いた高速かつ大容量の光ネットワークが整備されつつある。
【０００３】
通信事業者が所有する建物（局）と加入者宅を結ぶ光ネットワークは、加入者系光ネットワーク又はアクセス系光ネットワークと呼ばれる。また、アクセス系光ネットワークの局を結ぶネットワークは、メトロ・ネットワークと呼ばれる。加入者系光ネットワークでは、既設及び新設のシステムが混在していて、サービスごとに光ネットワークに要求される条件が異なる。このため、サービスごとに性質が異なるトラヒックを収容でき、かつ、サービスの変更や新たなサービスの追加が容易に行える光ネットワークが求められている。
【０００４】
このような要求に対し、多様なサービスやネットワーク構成を実現する容量伸縮自在（エラスティック）なメトロ・アクセス融合型のネットワーク（エラスティックλアグリゲーションネットワーク）が提案されている(例えば、非特許文献１参照)。
【０００５】
エラスティックλアグリゲーションネットワーク（ＥλＡＮ）では、エラスティック性を最大限実現するために、多重方式として直交周波数分割多重（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）を採用した光通信装置の研究開発が進められている。
【０００６】
エラスティック性を実現する光通信装置には、ネットワークの要求に応じて設定を変更する可変性が要求される。
【０００７】
例えば、局側装置（ＯＬＴ：Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ）と加入者側装置（ＯＮＵ：Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）の間の伝送距離に応じて、信号の変調方式を換えることにより、加入者ごとに最適な品質の信号を伝送する技術が報告されている（例えば、非特許文献２又は３参照）。これらの非特許文献２及び３で報告されている技術によれば、通信可能な回線の数を増加させて、ネットワークの収容効率を向上させることができる。
【０００８】
加入者の追加や削除が発生した結果、伝送距離が加入者間で異なる場合、ネットワークの収容効率を維持するためには、複数の変調方式で信号を伝送する必要がある。また、トラヒックが大きい状況下では、回線当たりの信号帯域を狭くして回線数を増加させる必要があり、トラヒックが小さい状況下では回線当たりの信号帯域を広くして伝送品質を向上させることが可能である。また、伝送距離やトラヒックなどのネットワークの状況によっては、変調方式ではなく、シンボルレートの変更が望まれる場合もある。
【０００９】
しかしながら、一般に、変調方式を切り換えた後、再同期処理が必要になるため、信号の損失や遅延を引き起こすことが想定される。この課題を解決するために、変調方式の切替を指示する変調制御信号とシンボル系列を同期させることにより、変調方式を切り換えた後、再同期処理を不要とする通信装置とその通信方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第５７１６８５５号
【非特許文献】
【００１１】
【非特許文献１】岡本聡著「多様なサービスやネットワーク構成を実現する伸縮自在光メトロ・アクセス融合型アグリゲーションネットワーク技術  −エラスティックλアグリゲーションネットワーク−」ＩＥＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＣＳ２０１２−９６（２０１３−１）、ｐｐ．１−６
【非特許文献２】斉藤洋之他著「変調多値数最適化によるＰＯＮの帯域利用効率向上効果」電子情報通信学会総合大会Ｂ−８−６５、２０１３年３月
【非特許文献３】斉藤洋之他著「ＥλＡＮにおける多値数およびシンボルレート最適化方法の検討」電子情報通信学会総合大会Ｂ−８−６７、２０１４年３月
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ここで、上述の特許文献１に開示されている技術では、それぞれ異なる多値数が複数のマッパに設定されていて、この複数のマッパから出力されるビット系列を、スイッチにおいて制御周期信号により選択して出力する。この制御周期信号は、多値数を指示する変調制御信号を、ｎ個のマッパに設定された多値数の公倍数で与えられる周期に変更して生成される。このように特許文献１に開示されている技術では、互いに周期の異なる複数のクロック信号が必要となる。
【００１３】
これら、マッパやスイッチをＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で構成する場合、単一周期のクロックで形成するのが好ましい。複数周期のクロックを用いる場合、ＦＰＧＡの設計の際の遅延解析に時間やコストがかかる。また、１つの周期のクロックから、分周器／逓倍器で複数周期のクロックを生成するときに、遅延やジッタが生じることもある。
【００１４】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、単一のクロックを用いて変調方式の切替を実現する通信装置と、この通信装置を備える光ネットワークとを提供することにある。
【課題を解決するための手段】
【００１５】
上述した目的を達成するために、この発明の、ビット系列である送信情報から、シンボル系列であるＯＦＤＭ電気信号を生成する送信側ＯＦＤＭ信号処理手段と、ＯＦＤＭ電気信号をＯＦＤＭ光信号に変換する光送信器とを備える光通信装置では、送信側ＯＦＤＭ信号処理手段を構成する各要素は、共通の単一周期のクロックで動作する。
【００１６】
送信側ＯＦＤＭ信号処理手段は、互いに異なる多値数が設定されていて、設定された多値数Ｍｋ（ｎは２以上の整数、ｋは１以上ｎ以下の整数）で、ビット系列からシンボル信号を生成する第１〜第ｎのシンボル信号生成手段と、多値数を指示する変調制御信号に遅延を与える変調制御信号遅延器と、第１〜第ｎのシンボル信号生成手段から出力されたシンボル信号を、遅延された変調制御信号により選択して出力するスイッチとを備えている。
【００１７】
第ｋのシンボル信号生成手段は、入力ビットをＭｋ系列の並列ビット列に変換して出力する第ｋのｔａｐ遅延器と、並列ビット列を設定された多値数Ｍｋでシンボル系列に変換する第ｋのマッパと、第ｋのｔａｐ遅延器と第ｋのマッパの間に設けられた、Ｍｎ−Ｍｋの遅延を与える第ｋの遅延器と、Ｍｎ−Ｍｋの遅延が与えられたシンボル系列が入力される第ｋのＦＩＦＯと、０〜Ｍｋ−１の範囲で、クロックパルスを受け取ると前のクロック周期で出力される数値に１を加えた数値を出力する第ｋのカウンタと、第ｋのカウンタの出力が０以下なら１を出力し、それ以外なら０を出力する第ｋの比較器と、第ｋの比較器の出力を一定時間保持し、クロックパルスを受け取ると、Ｍｎ−Ｍｋ＋１クロック周期前に入力されたビットを出力する第ｋのカウンタ遅延器と、第ｋの１ビット遅延器とを備えて構成される。
【００１８】
第ｋのカウンタ遅延器の出力は、２分岐されて、一方は第ｋのＦＩＦＯのＰｕｓｈ端子に送られ、他方は第ｋの１ビット遅延器で１クロック分の遅延を受けた後、第ｋのＦＩＦＯのＰｏｐ端子に入力される。第ｋのＦＩＦＯは、クロックに同期して動作し、Ｐｕｓｈが１のときにシンボル系列を蓄積し、Ｐｏｐが１のときにシンボル系列をＯｕｔからシンボル信号として出力して、スイッチに送る。
【００１９】
また、この発明の光通信装置の実施に当たり、第ｋのシンボル信号生成手段は、シンボル列を、入力ビット列に対して、少なくとも第１〜第ｎのシンボル信号生成手段に設定された最大多値数Ｍｎ＋２クロック周期遅延させ、変調制御信号遅延器は、第ｋのシンボル信号生成手段でシンボル列に与えられる遅延と同じ遅延量を変調制御信号に与えるのが良い。
【００２１】
また、この発明の他の実施形態に係る、ＯＦＤＭ光信号をＯＦＤＭ電気信号に変換する光受信器と、シンボル系列であるＯＦＤＭ電気信号から、ビット系列である受信情報を生成する受信側ＯＦＤＭ信号処理手段とを備える光通信装置では、受信側ＯＦＤＭ信号処理手段を構成する各要素は、共通の単一周期のクロックで動作する。受信側ＯＦＤＭ信号処理手段は、互いに異なる多値数が設定されていて、設定された多値数Ｍｋでシンボル系列からビット信号を生成する第１〜第ｎのビット信号生成手段と、多値数を指示する変調制御信号に遅延を与える変調制御信号遅延器と、第１〜第ｎのビット信号生成手段から出力されたビット信号を、遅延された変調制御信号により選択して出力するスイッチとを備えて構成される。第ｋのビット信号生成手段は、第ｋのデマッパ、第ｋの遅延器、第ｋのビット選択器及び第ｋのビット選択信号生成部を備えて構成される。第ｋのデマッパは、入力されたシンボル系列を設定された多値数ＭｋでＭｋ系列の並列ビット信号に変換し、Ｍｋクロックの間、同じシンボルから生成されたビット系列を出力する。第ｋのデマッパの出力である並列ビット信号は２分岐されて、一方が第ｋの遅延器に送られ、他方が第ｋのビット選択信号生成部に送られる。第ｋのビット選択信号生成部は、０からＭｋ−１までクロックパルスを受け取ると１ずつ加算したビット選択信号を繰り返し出力する。第ｋのビット選択器は、ビット選択信号に従って、ビット選択信号がｐ（ｐは０以上Ｍｋ−１以下の整数）を示す時は、第ｐ＋１系統のビット列を選択してスイッチに送る。
【００２２】
また、この発明の他の実施形態の光通信装置の実施に当たり、第ｋのビット選択信号生成部は、第ｋの多重分離器、第ｋの並列排他的論理和器、第ｋのタップ遅延器、第ｋの総和器、第ｋの１クロック遅延器、第ｋの減算器、第ｋの比較器、及び第ｋのカウンタを備え、第ｋの多重分離器は、Ｎｋ系列の並列ビット列から１系列のビット系列を抽出し、抽出されたビット系列は２分岐されて一方が第ｋの並列排他的論理和器に送られ、他方が第ｋのタップ遅延器に送られ、第ｋのタップ遅延器は、１系統のビット列から、それぞれ０〜Ｍｋ−１までの異なる遅延が与えられたＭｋ系統のビット列を生成し、第ｋの並列排他的論理和器は、第ｋの多重分離器から送られた１系列のビット列と、第ｋのタップ遅延器から送られたＭｋ系統のビット列のそれぞれと排他的論理和演算を実行し、第ｋの総和器は、第ｋの並列排他的論理和器での論理演算の結果に対して、算術的な和を演算し、第ｋの総和器の出力は、２分岐され、一方が第ｋの減算器に、他方が第ｋの１クロック遅延器を経て第ｋの減算器に送られ、第ｋの減算器は、第ｋの総和器の出力から第ｋの１クロック遅延器の出力結果を減算し、第ｋの比較器は、第ｋの減算器の出力が、−（Ｍｋ−１）／２未満ならビット１を、それ以外ならビット０を出力して、第ｋのカウンタに送り、第ｋのカウンタは、入力ビットが０の場合、１クロック前の出力数値に１を加えた数値を出力し、入力ビットが１の場合、または、出力がＭｋ−１となった時刻の１クロック周期後に０を出力するのが良い。
【００２３】
また、この発明の光ネットワークは、送信側装置及び受信側装置として上術の光通信装置を備えて構成される。
【発明の効果】
【００２４】
この発明の光通信装置及び光ネットワークによれば、変調方式の切替を行う、送信側ＯＦＤＭ信号処理手段と受信側ＯＦＤＭ信号処理手段を、それぞれ単一クロックで動作させることにより、ＦＰＧＡの設計の際の遅延解析に時間やコストを抑制するとともに、１つの周期のクロックから、分周器／逓倍器で複数周期のクロックを生成するときに、生じる遅延やジッタを防ぐことができる。
【図面の簡単な説明】
【００２５】
【図１】光ネットワークを説明するための模式図である。
【図２】送信側ＯＦＤＭ信号処理手段を説明するための模式図である。
【図３】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（１）である。
【図４】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（２）である。
【図５】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（３）である。
【図６】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（４）である。
【図７】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（５）である。
【図８】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（６）である。
【図９】送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（７）である。
【図１０】受信側ＯＦＤＭ信号処理手段を説明するための模式図である。
【図１１】受信側ＯＦＤＭ信号処理手段が備えるビット選択信号生成部を説明するための模式図である。
【図１２】受信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（１）である。
【図１３】受信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（２）である。
【図１４】受信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャート（３）である。
【発明を実施するための形態】
【００２６】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２７】
（光ネットワーク）
図１を参照して、この発明の光ネットワークについて説明する。図１は、光ネットワークを説明するための模式図である。光ネットワーク１０では、いずれも通信装置であるＯＬＴ１００からＯＮＵ３００に下り情報が送られ、ＯＮＵ３００からＯＬＴ１００に上り情報が送られる。ＯＬＴ１００は、インターネットなどの上位ネットワーク（図示を省略する。）に接続されている。また、ＯＮＵ３００は、ユーザ端末等（図示を省略する。）に接続されている。
【００２８】
受動型光加入者ネットワーク（ＰＯＮ：Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）では、１つのＯＬＴに複数のＯＮＵが収納されるが、ここでは、１つのＯＬＴ１００と１つのＯＮＵ３００との間の通信について説明し、他のＯＮＵについての説明及び図示を省略する。
【００２９】
また、ここでは、ＯＬＴ１００からＯＮＵ３００に伝送される下り信号について説明する。ＯＮＵ３００からＯＬＴ１００に伝送される上り信号については、ＯＬＴ１００が備える送信に関する機能をＯＮＵ３００が備え、ＯＮＵ３００が備える受信に関する機能をＯＬＴ１００が備える構成にすればよいので、図示及び説明を省略する。
【００３０】
ＯＬＴ１００は、送信側ＯＦＤＭ信号処理手段１１０、光送信器１２０、及び、送信側制御手段１３０を備えて構成される。
【００３１】
送信側ＯＦＤＭ信号処理手段１１０は、上位ネットワーク等から受け取ったビット系列である送信情報から、シンボル系列である送信ＯＦＤＭ電気信号を生成する。送信側ＯＦＤＭ信号処理手段１１０は、例えば、ＦＰＧＡにより実現できる。送信側ＯＦＤＭ信号処理手段１１０の構成及び動作の詳細については、後述する。
【００３２】
光送信器１２０は、送信側ＯＦＤＭ信号処理手段１１０が生成した送信ＯＦＤＭ電気信号を送信ＯＦＤＭ光信号に変換し、ＯＮＵ３００に向けて送出する。光送信器１２０は、当業者であれば、従来公知の技術を用いて実現できる。
【００３３】
送信側制御手段１３０は、ＯＬＴ１００とＯＮＵ３００の間の通信を制御する機能を有している。送信側制御手段１３０は、任意好適な従来公知の技術を用いて構成することができ、プログラムを実行することにより機能を実現できる。また、送信側制御手段１３０は、送信情報のトラヒックなどに応じて変調制御信号を生成する。送信側制御手段１３０で生成された変調制御信号は、送信側ＯＦＤＭ信号処理手段１１０に送られて、変調方式を切り換えるために用いられる。変調制御信号は、変調方式を表す情報を数値化して含んでいる。
【００３４】
変調方式がｎ（ｎは２以上の整数）種類の場合、変調制御信号は、例えば、ｍ並列の２値デジタル系列で実現することができる。ここで、ｍはｌｏｇ２ｎ以上の整数のうち、最小の数である。ここで、多値数Ｍｋ（ｋは１以上ｎ以下の整数）は、１シンボルで送信されるビット数を示している。
【００３５】
変調方式は、多値数Ｍｋが１のＢＰＳＫ（Ｂｉｎａｒｙ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）、多値数Ｍｋが２のＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）、多値数Ｍｋが３の８ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）、多値数Ｍｋが４の１６ＱＡＭ、多値数Ｍｋが５の３２ＱＡＭ、多値数Ｍｋが６の６４ＱＡＭ、多値数Ｍｋが７の１２８ＱＡＭ、多値数Ｍｋが８の２５６ＱＡＭ、多値数Ｍｋが９の５１２ＱＡＭ、多値数Ｍｋが１０の１０２４ＱＡＭなどから選択される。
【００３６】
ＯＮＵ３００は、受信側ＯＦＤＭ信号処理手段３１０、光受信器３２０、及び、受信側制御手段３３０を備えて構成される。
【００３７】
光受信器３２０は、ＯＬＴ１００から受け取った受信ＯＦＤＭ光信号を変換して、受信ＯＦＤＭ電気信号を生成する。光受信器３２０は、当業者であれば、従来周知の技術を用いて実現できる。
【００３８】
受信側ＯＦＤＭ信号処理手段３１０は、光受信器３２０で生成された、シンボル系列である受信ＯＦＤＭ電気信号を、ビット系列である受信情報に変換する。この受信情報は、ユーザ端末（図示を省略する）に送られる。受信側ＯＦＤＭ信号処理手段３１０は、例えば、ＦＰＧＡにより実現できる。受信側ＯＦＤＭ信号処理手段３１０の構成及び動作の詳細については、後述する。
【００３９】
受信側制御手段３３０は、ＯＬＴ１００からの指示に応じて、ＯＬＴ１００とＯＮＵ３００の間の通信を制御する機能を有している。ここでは、受信側制御手段３３０は、通常のＯＬＴ１００とＯＮＵ３００の間の通信を制御する機能に加えて、ＯＬＴ１００で用いられた変調制御信号を、任意好適な方法で受け取り、受信側ＯＦＤＭ信号処理手段３１０に送る機能を有する。受信側制御手段３３０は、任意好適な従来公知の技術を用いて構成することができ、プログラムを実行することにより機能を実現できる。変調制御信号は、例えば、ＯＦＤＭ信号のサブキャリアを利用してＯＬＴ１００からＯＮＵ３００に送ることができる。
【００４０】
（送信側ＯＦＤＭ信号処理手段）
図２〜図９を参照して、送信側ＯＦＤＭ信号処理手段について説明する。図２は、送信側ＯＦＤＭ信号処理手段の概略構成図である。図３〜９は、送信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャートである。タイミングチャートの横軸は時間を示し、信号の各ビットを四角形で示している。四角形の横幅はクロック周期を示し、四角形内の数字はそのビットの時間順番を表す。また、１番目のビットが入力される以前の値（初期値）はｘとしている。ｘは０又は１の何れかであるが、ここでは、ｘが０及び１のどちらであるかは不確定である。
【００４１】
送信側ＯＦＤＭ信号処理手段１１０は、送信情報である入力ビット系列を変調し、変調制御信号に従って、多値数がＭ１〜Ｍｎである変調方式の中から選択して変調したシンボル系列を出力する。ここでは、Ｍ１＜Ｍ２＜…＜Ｍｋ＜…＜Ｍｎとして説明する。この場合、最大多値数ＭｍａｘはＭｎとなる。なお、タイミングチャートでは、ｎ＝４、すなわち、４種類の変調方式から１つを選択して出力する例を示している。また、このタイミングチャートに示す例では、Ｍ１＝１、Ｍ２＝２、Ｍ３＝３及びＭ４＝５としている。
【００４２】
送信側ＯＦＤＭ信号処理手段１１０は、変調制御信号遅延器１４０、第１〜第ｎのシンボル信号生成手段１５０−１〜ｎ及びスイッチ１９０を備えて構成される。これらの構成要素は、共通のクロック信号に同期して動作する。すなわち、各構成要素は、単一周期のクロックで動作する。なお、クロック信号は各構成要素に入力されるが、ここでは図示を省略する。クロック信号は任意好適に構成することができるが、ここではクロック周期Ｔｃｌｋごとにパルス（クロックパルスとも称する。）を有する信号として説明する。
【００４３】
送信側ＯＦＤＭ信号処理手段１１０に入力された送信情報である入力ビット系列は、ｎ分岐されて、それぞれ第１〜第ｎのシンボル信号生成手段１５０−１〜ｎに送られる（図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ））。第ｋのシンボル信号生成手段１５０−ｋは、入力されたビット系列に基づいて多値数Ｍｋのシンボル信号を生成して、スイッチ１９０に送る。
【００４４】
第ｋのシンボル信号生成手段１５０−ｋは、第ｋのｔａｐ遅延器（Ｍｋ−ｔａｐ）１５２−ｋ、第ｋの遅延器１５４−ｋ、第ｋのマッパ１５６−ｋ、第ｋのカウンタ１６２−ｋ、第ｋの比較器１６４−ｋ、第ｋのカウンタ遅延器１６６−ｋ、第ｋの１ビット遅延器１６８−ｋ及び第ｋのＦＩＦＯ１６０−ｋを備えて構成される。
【００４５】
第ｋのｔａｐ遅延器１５２−ｋは、入力されたビット系列を一定時間保持し、クロックパルスを受け取ると、Ｍｋクロック周期前に入力されたビットから１クロック周期前に入力されたビットまでで構成される並列ビット列を出力する手段である。すなわち、第ｋのｔａｐ遅延器１５２−ｋは、入力ビットをＭｋ系列の並列ビット列に変換して出力するいわゆる直並列変換器で構成することができる。なお、多値数Ｍｋが１の場合、第ｋのｔａｐ遅延器１５２−ｋは入力ビットを１クロック周期遅延させて出力する遅延器となる。
【００４６】
図３に示すタイミングチャートを参照して、第ｋのｔａｐ遅延器１５２−ｋの動作について説明する。第１のｔａｐ遅延器１５２−１は、入力ビット系列（図３（Ａ））を１クロック周期遅延させて出力する（図３（Ｂ））。第２のｔａｐ遅延器１５２−２は、２クロック周期前に入力されたビットと、１クロック周期前に入力されたビットで構成される２系列の並列ビット列を出力する（図３（Ｃ））。第３のｔａｐ遅延器１５２−３は、３クロック周期前から１クロック周期前までに入力されたビットで構成される３系列の並列ビット列を出力する（図３（Ｄ））。第４のｔａｐ遅延器１５２−４は、５クロック周期前から１クロック周期前までに入力されたビットで構成される５系列の並列ビット列を出力する（図３（Ｅ））。
【００４７】
第ｋの遅延器１５４−ｋは、第ｋのｔａｐ遅延器１５２−ｋの出力である並列ビット列を一定時間保持し、クロックパルスを受け取ると、Ｍｎ−Ｍｋクロック周期前に入力された並列ビット列を遅延並列ビット列として出力する。なお、第ｎの遅延器１５４−ｎでの遅延量は、０（＝Ｍｎ−Ｍｎ）となるので、第ｎの遅延器１５４−ｎを設けない構成にしても良い。第ｋの遅延器１５４−ｋから出力された遅延並列ビット列は、第ｋのマッパ１５６−ｋに送られる。
【００４８】
図４に示すタイミングチャートを参照して、第ｋの遅延器１５４−ｋの動作について説明する。第１の遅延器１５４−１は、第１のｔａｐ遅延器１５２−１の出力である並列ビット列を入力して、クロックパルスを受け取ると、４（＝Ｍ４−Ｍ１＝５−１）クロック周期前に入力された並列ビット列を遅延並列ビット列として出力する（図４（Ｂ））。なお、ここでは、Ｍ１＝１であるため遅延並列ビット列は１系統のビット列となる。
【００４９】
第２の遅延器１５４−２は、第２のｔａｐ遅延器１５２−２の出力である並列ビット列を入力して、クロックパルスを受け取ると、３（＝Ｍ４−Ｍ２＝５−２）クロック周期前に入力された並列ビットを遅延並列ビット列として出力する（図４（Ｃ））。
【００５０】
第３の遅延器１５４−３は、第３のｔａｐ遅延器１５２−３の出力である並列ビット列を入力して、クロックパルスを受け取ると、２（＝Ｍ４−Ｍ３＝５−３）クロック周期前に入力された並列ビット列を遅延並列ビット列として出力する（図４（Ｄ））。
【００５１】
第４の遅延器１５４−４は、第４のｔａｐ遅延器１５２−４の出力である並列ビット列を入力して、クロックパルスを受け取ると、０（＝Ｍ４−Ｍ４＝５−５）クロック周期前に入力された並列ビット列を遅延並列ビット列として出力する（図４（Ｅ））。すなわち、第４の遅延器１５４−４では、遅延されない。
【００５２】
第ｋのマッパ１５６−ｋは、入力された遅延並列ビット列を第ｋのマッパ１５６−ｋに設定された多値数Ｍｋでシンボル系列に変換して、第ｋのＦＩＦＯ１６０−ｋのＩｎ端子に送る。
【００５３】
図５に示すタイミングチャートを参照して、第ｋのマッパ１５６−ｋの動作について説明する。第１のマッパ１５６−１は、入力された遅延並列ビット列を第１のマッパ１５６−１に設定された多値数Ｍ１＝１でシンボル系列に変換する（図５（Ｂ）及び図６（Ｂ））。なお、ここでは、Ｍ１＝１であるためシンボル系列は１系統のビット列となる。
【００５４】
第２のマッパ１５６−２は、入力された遅延並列ビット列を第２のマッパ１５６−２に設定された多値数Ｍ２＝２でシンボル系列に変換する（図５（Ｃ）及び図７（Ｂ））。最初の５クロックは、入力ビット列にｘが含まれるシンボル系列であり、不確定であるので、ここもｘと表記する。６クロック目は、１番目のビットと２番目のビットによる多値数Ｍ２＝２のシンボル系列であり、これをＡ１、２と表す。同様に、７クロック目は、２番目のビットと３番目のビットによる多値数Ｍ２＝２のシンボル系列であり、Ａ２、３と表される。
【００５５】
第３のマッパ１５６−３は、入力された遅延並列ビット列を第３のマッパ１５６−３に設定された多値数Ｍ３＝３でシンボル系列に変換する（図５（Ｄ）及び図８（Ｂ））。最初の５クロックは、入力ビット列にｘが含まれるシンボル系列であり、不確定であるので、ここもｘと表記する。６クロック目は、１〜３番目のビットによる多値数Ｍ３＝３のシンボル系列であり、これをＢ１、３と表す。同様に、７クロック目は、２〜４番目のビットによる多値数Ｍ３＝３のシンボル系列であり、Ｂ２、４と表される。
【００５６】
第４のマッパ１５６−４は、入力された遅延並列ビット列を第４のマッパ１５６−４に設定された多値数Ｍ４＝５でシンボル系列に変換する（図５（Ｅ）及び図９（Ｂ））。最初の５クロックは、入力ビット列にｘが含まれるシンボル系列であり、不確定であるので、ここもｘと表記する。６クロック目は、１〜５番目のビットによる多値数Ｍ４＝５のシンボル系列であり、これをＣ１、５と表現する。同様に、７クロック目は、２〜６番目のビットによる多値数Ｍ４＝５のシンボル系列であり、Ｃ２、６と表される。
【００５７】
第ｋのＦＩＦＯ１６０−ｋには、これらシンボル系列に加えてそれぞれＰｕｓｈ信号及びＰｏｐ信号も入力される。第ｋのＦＩＦＯ１６０−ｋは、クロックに同期して動作し、Ｐｕｓｈが１のときに遅延並列ビット列を蓄積し、Ｐｏｐが１のときにシンボル系列をＯｕｔから出力して、スイッチ１９０に送る。
【００５８】
第ｋのＦＩＦＯ１６０−ｋに入力されるＰｕｓｈ信号及びＰｏｐ信号は、第ｋのカウンタ１６２−ｋ、第ｋの比較器１６４−ｋ、第ｋのカウンタ遅延器１６６−ｋ及び第ｋの１ビット遅延器１６８−ｋで生成される。
【００５９】
第ｋのカウンタ１６２−ｋは、クロックパルスを受け取ると、前のクロック周期で出力される数値に１を加えた数値を出力する。第ｋのカウンタ１６２−ｋが出力する数値は、０〜Ｍｋ−１に設定されている。すなわち、第ｋのカウンタ１６２−ｋは、０から順に１ずつ加算して出力し、Ｍｋ−１を出力した次のクロック周期では０を出力する。
【００６０】
第ｋの比較器１６４−ｋは、第ｋのカウンタ１６２−ｋの出力が０以下なら１を出力し、それ以外なら０を出力する手段である。
【００６１】
第ｋのカウンタ１６２−ｋ及び第ｋの比較器１６４−ｋは、Ｍｋ周期ごとに１を出力し、それ以外は０を出力する。なお、多値数Ｍｋが１の場合は、第ｋのカウンタ１６２−ｋ及び第ｋの比較器１６４−ｋに代えて、常に１を出力する定数源としてもよい。
【００６２】
第ｋのカウンタ遅延器１６６−ｋは、第ｋの比較器１６４−ｋの出力を一定時間保持し、クロックパルスを受け取ると、Ｍｎ−Ｍｋ＋１クロック周期前に入力されたビットを出力する手段である。第ｋのカウンタ遅延器１６６−ｋの出力は、２分岐されて、一方は第ｋのＦＩＦＯ１６０−ｋのＰｕｓｈ端子に送られ、他方は第ｋの１ビット遅延器１６８−ｋに送られる。
【００６３】
第ｋの１ビット遅延器１６８−ｋは、第ｋのカウンタ遅延器１６６−ｋの出力を一定時間保持し、クロックパルスを受け取ると、１クロック周期前に入力されたビットを出力する手段である。第ｋの１ビット遅延器１６８−ｋの出力は、第ｋのＦＩＦＯ１６０−ｋのＰｏｐ端子に送られる。
【００６４】
図６〜９に示すタイミングチャートを参照して、Ｐｕｓｈ信号及びＰｏｐ信号の生成について説明する。
【００６５】
第１のカウンタ１６２−１は、クロックパルスを受け取ると、前のタイミングで出力される数値に１を加えた数値を出力する。Ｍ１＝１であるので、第１のカウンタ１６２−１が出力する数値は、常に０である（図６（Ｃ））。
【００６６】
第１の比較器１６４−１は、第１のカウンタ１６２−１の出力が０以下ならビット１を出力し、それ以外ならビット０を出力する。第１のカウンタ１６２−１の出力が常に０であるので、第１の比較器１６４−１の出力は常に１である（図６（Ｄ））。
【００６７】
第１のカウンタ遅延器１６６−１は、第１の比較器１６４−１の出力を一定時間保持し、クロックパルスを受け取ると、５（＝Ｍｎ−Ｍｋ＋１＝５−１＋１）クロック周期前に入力されたビットを出力する。第１のカウンタ遅延器１６６−１の出力は、２分岐されて、一方は第１のＦＩＦＯ１６０−１のＰｕｓｈ端子に送られ（図６（Ｅ））、他方は第１の１ビット遅延器１６８−１に送られる。
【００６８】
第１の１ビット遅延器１６８−１は、第１のカウンタ遅延器１６６−１の出力ビットを一定時間保持し、クロックパルスを受け取ると、１クロック周期前に入力されたビットを出力する。第１の１ビット遅延器１６８−１の出力は、第１のＦＩＦＯのＰｏｐ端子に送られる（図６（Ｆ））。
【００６９】
第１のＦＩＦＯ１６０−１は、クロックに同期して動作し、Ｐｕｓｈが１のときに遅延並列ビット列を蓄積し、Ｐｏｐが１のときにシンボル系列をＯｕｔから出力して、スイッチ１９０に送る（図６（Ｇ））。
【００７０】
第２のカウンタ１６２−２は、クロックパルスを受け取ると、前のタイミングで出力される数値に１を加えた数値を出力する（図７（Ｃ））。第２のカウンタ１６２−２が出力する数値は、０〜１（＝Ｍｋ−１＝２−１）に設定されている。
【００７１】
第２の比較器１６４−２は、第２のカウンタ１６２−２の出力が０以下なら１を出力し、それ以外なら０を出力する。第２のカウンタ１６２−２及び第２の比較器１６４−２は、２（＝Ｍ２）クロック周期ごとに１を出力し、それ以外は０を出力する（図７（Ｄ））。
【００７２】
第２のカウンタ遅延器１６６−２は、第２の比較器１６４−２の出力を一定時間保持し、クロックパルスを受け取ると、４（＝Ｍｎ−Ｍｋ＋１＝５−２＋１）クロック周期前に入力されたビットを出力する。第２のカウンタ遅延器１６６−２の出力は、２分岐されて、一方が第２のＦＩＦＯ１６０−２のＰｕｓｈ端子に送られ（図７（Ｅ））、他方は第２の１ビット遅延器１６８−２に送られる。
【００７３】
第２の１ビット遅延器１６８−２は、第２のカウンタ遅延器１６６−２の出力を一定時間保持し、クロックパルスを受け取ると、１クロック周期前に入力されたビットを出力する。第２の１ビット遅延器１６８−２の出力は、第２のＦＩＦＯ１６０−２のＰｏｐ端子に送られる（図７（Ｆ））。
【００７４】
第２のＦＩＦＯ１６０−２は、クロックに同期して動作し、Ｐｕｓｈが１のときに遅延並列ビット列を蓄積し、Ｐｏｐが１のときにシンボル系列をＯｕｔから出力して、スイッチ１９０に送る（図７（Ｇ））。
【００７５】
第３のカウンタ１６２−３は、クロックパルスを受け取ると、前のタイミングで出力される数値に１を加えた数値を出力する（図８（Ｃ））。第３のカウンタ１６２−３が出力する数値は、０〜２（＝Ｍｋ−１＝３−１）に設定されている。
【００７６】
第３の比較器１６４−３は、第３のカウンタ１６２−３の出力が０以下なら１を出力し、それ以外なら０を出力する。第３のカウンタ１６２−３及び第３の比較器１６４−３は、３（＝Ｍ３）クロック周期ごとに１を出力し、それ以外は０を出力する（図８（Ｄ））。
【００７７】
第３のカウンタ遅延器１６６−３は、第３の比較器１６４−３の出力を一定時間保持し、クロックパルスを受け取ると、３（＝Ｍｎ−Ｍｋ＋１＝５−３＋１）クロック周期前に入力されたビットを出力する。第３のカウンタ遅延器１６６−３の出力は、２分岐されて、一方が第３のＦＩＦＯ１６０−３のＰｕｓｈ端子に送られ（図８（Ｅ））、他方は第３の１ビット遅延器１６８−３に送られる。
【００７８】
第３の１ビット遅延器１６８−３は、第３のカウンタ遅延器１６６−３の出力を一定時間保持し、クロックパルスを受け取ると、１クロック周期前に入力されたビットを出力する。第３の１ビット遅延器１６８−３の出力は、第３のＦＩＦＯ１６０−３のＰｏｐ端子に送られる（図８（Ｆ））。
【００７９】
第３のＦＩＦＯ１６０−３は、クロックに同期して動作し、Ｐｕｓｈが１のときに遅延並列ビット列を蓄積し、Ｐｏｐが１のときにシンボル系列をＯｕｔから出力して、スイッチ１９０に送る（図８（Ｇ））。
【００８０】
第４のカウンタ１６２−４は、クロックパルスを受け取ると、前のタイミングで出力される数値に１を加えた数値を出力する（図９（Ｃ））。第４のカウンタ１６２−４が出力する数値は、０〜４（＝Ｍｋ−１＝５−１）に設定されている。
【００８１】
第４の比較器１６４−４は、第４のカウンタ１６２−４の出力が０以下なら１を出力し、それ以外なら０を出力する。第４のカウンタ１６２−４及び第４の比較器１６４−４は５（＝Ｍ４）クロック周期ごとに１を出力し、それ以外は０を出力する（図９（Ｄ））。
【００８２】
第４のカウンタ遅延器１６６−４は、第４の比較器１６４−４の出力を一定時間保持し、クロックパルスを受け取ると１（＝Ｍｎ−Ｍｋ＋１＝５−５＋１）クロック周期前に入力されたビットを出力する。第４のカウンタ遅延器１６６−４の出力は、２分岐されて、一方が第４のＦＩＦＯ１６０−４のＰｕｓｈ端子に送られ（図９（Ｅ））、他方は第４の１ビット遅延器１６８−４に送られる。
【００８３】
第４の１ビット遅延器１６８−４は、第４のカウンタ遅延器１６６−４の出力を一定時間保持し、クロックパルスを受け取ると、１クロック周期前に入力されたビットを出力する。第４の１ビット遅延器１６８−４の出力は、第４のＦＩＦＯ１６０−４のＰｏｐ端子に送られる（図９（Ｆ））。
【００８４】
第４のＦＩＦＯ１６０−４は、クロックに同期して動作し、Ｐｕｓｈが１のときに遅延並列ビット列を蓄積し、Ｐｏｐが１のときにシンボル系列をシンボル信号としてＯｕｔから出力して、スイッチ１９０に送る（図９（Ｇ））。
【００８５】
スイッチ１９０は、第１〜第ｎのＦＩＦＯ１６０−１〜ｎのＯｕｔから出力されたシンボル系列のいずれか１つを選択して出力する。このシンボル系列の選択は、変調制御信号によって指示される。
【００８６】
ここで、入力ビット列は、第ｋのｔａｐ遅延器１５２−ｋ、第ｋの遅延器１５４−ｋによりＭｋクロックの遅延を受け、ＦＩＦＯ１６０−ｋで２クロックの遅延を受けて出力される。このため、変調制御信号遅延器１４０は、変調制御信号を一定時間保持し、Ｍｎ＋２クロック前の入力数値を変調制御遅延信号としてスイッチ１９０に送る。なお、変調制御信号遅延器１４０での遅延量は、第１〜第ｎのシンボル信号生成手段１５０−１〜ｎでの遅延量に合わせればよい。
【００８７】
ここでは、ビット列を直並列変換した後、マッパに入力する構成を説明したが、これに限定されない。マッパが直並列変換する機能を備え、マッパに入力されたビット列がマッパ内で、直並列変換された後、シンボル列に変換する構成にしても良い。
【００８８】
（受信側ＯＦＤＭ信号処理手段）
図１０〜１４を参照して、受信側ＯＦＤＭ信号処理手段について説明する。図１０は、受信側ＯＦＤＭ信号処理手段の概略構成図である。図１１は、受信側ＯＦＤＭ信号処理手段が備えるビット選択信号生成部を説明するための模式図である。図１２〜１４は、受信側ＯＦＤＭ信号処理手段の動作を説明するためのタイミングチャートである。タイミングチャートの横軸は時間を示している。
【００８９】
受信側ＯＦＤＭ信号処理手段３１０は、受信ＯＦＤＭ信号である入力シンボル系列を、変調制御信号に従って、多値数がＭ１〜Ｍｎである変調方式の中から選択して、復調して出力する。
【００９０】
受信側ＯＦＤＭ信号処理手段３１０は、変調制御信号遅延器３４０と、第１〜第ｎのビット信号生成手段３５０−１〜ｎ及びスイッチ３９０を備えて構成される。これらの構成要素は、共通のクロック信号に同期して動作する。すなわち、各構成要素は、単一周期のクロックで動作する。なお、クロック信号は各構成要素に入力されるが、ここでは図示を省略する。
【００９１】
入力シンボル系列は、ｎ分岐されて、それぞれ第１〜第ｎのビット信号生成手段３５０−１〜ｎに送られる（図１２（Ａ））。第ｋのビット信号生成手段３５０−ｋは、入力されたシンボル系列からビット系列を生成して、スイッチ３９０に送る。
【００９２】
第ｋのビット信号生成手段３５０−ｋは、第ｋのデマッパ３５６−ｋ、第ｋの遅延器３５４−ｋ、第ｋのビット選択器（セレクタ）３５８−ｋ及び第ｋのビット選択信号生成部３６０−ｋを備えて構成される。
【００９３】
第ｋのデマッパ３５６−ｋは、入力されたシンボル系列を第ｋのデマッパ３５６−ｋに設定された多値数ＭｋでＭｋ系列の並列ビット列に変換する（図１２（Ｂ））。第ｋのデマッパ３５６−ｋは、Ｍｋクロックの間、同じシンボルから生成されたビット系列を出力する。第ｋのデマッパ３５６−ｋの出力である並列ビット列は２分岐されて、一方が第ｋの遅延器３５４−ｋに送られ、他方が第ｋのビット選択信号生成部３６０−ｋに送られる。
【００９４】
第ｋのビット選択信号生成部３６０−ｋは、第ｋの多重分離器３６２−ｋ、第ｋの並列排他的論理和器３６４−ｋ、第ｋのタップ遅延器３６６−ｋ、第ｋの総和器３６８−ｋ、第ｋの１クロック遅延器３７０−ｋ、第ｋの減算器３７２−ｋ、第ｋの比較器３７４−ｋ、及び、第ｋのカウンタ３７６−ｋを備えて構成される（図１１）。
【００９５】
第ｋのビット選択信号生成部３６０−ｋに並列ビット列が送られると、第ｋの多重分離器３６２−ｋにおいてＭｋ系列の並列ビット列から１系列のビット列が抽出される。抽出されたビット系列は２分岐されて一方が第ｋの並列排他的論理和器３６４−ｋに送られ、他方が第ｋのタップ遅延器３６６−ｋに送られる。
【００９６】
第ｋのタップ遅延器３６６−ｋは、１系列のビット列から、Ｍｋ系列のビット列を生成する。Ｍｋ系列のビット列にはそれぞれ、異なる遅延が与えられる。第１のビット列には、遅延０、第２のビット列には遅延１、以下、同様に第Ｍｋのビット列には遅延Ｍｋ−１が与えられる（図１２（Ｃ））。Ｍｋ系列のビット列は第ｋの並列排他的論理和器３６４−ｋに送られる。
【００９７】
第ｋの並列排他的論理和器３６４−ｋは、第ｋの多重分離器３６２−ｋから送られた１系列のビット列と、第ｋのタップ遅延器３６６−ｋから送られたＭｋ系列のビット列のそれぞれとの排他的論理和演算を実行する。遅延０の場合は、両者が一致するので、論理演算の結果は常に１になる。遅延１の場合は、Ｍｋクロック周期の間で１クロック周期分だけｘとなり、後のＭｋ−１クロック周期分は１となる。また、遅延Ｍｋ−１の場合は、Ｍｋクロック周期の間で１クロック周期分だけ１となり、後のＭｋ−１クロック周期分はｘとなる。ここで、ｘは０又は１の不確定値を示す。ａとａの排他的論理和は１である。また、ｘとａの排他的論理和をｘｘと表し、ａとｂの排他的論理和をｘａと表し、ｂとｃの排他的論理和をｘｂと表す（図１２（Ｄ））。
【００９８】
第ｋの総和器３６８−ｋは、これらの論理演算の結果に対して、算術的な和をとる（図１３（Ｂ））。第ｋの総和器３６８−ｋの出力は、２分岐され、一方が第ｋの減算器３７２−ｋの＋端子に、他方が第ｋの１クロック遅延器３７０−ｋを経て第ｋの減算器３７２−ｋの−端子に送られる。すなわち、第ｋの減算器３７２−ｋは、第ｋの総和器３６８−ｋの出力から第ｋの１クロック遅延器３７０−ｋで１クロック周期遅延した出力（図１３（Ｃ））を減算する（図１３（Ｄ））。
【００９９】
第ｋの減算器３７２−ｋの出力は、Ｍｋクロック周期ごとに１回、（Ｍｋ−１）（ｘ−１）となり、それ以外は１−ｘとなる。ここで、ｘは１又は０の不確定値である。従って、減算器の出力は、Ｍｋクロック周期ごとに１回、０又は−（Ｍｋ−１）となり、それ以外は、０又は１となる。
【０１００】
第ｋの減算器３７２−ｋの出力は第ｋの比較器３７４−ｋに送られる。第ｋの比較器３７４−ｋは、第ｋの減算器３７２−ｋの出力が、−（Ｍｋ−１）／２未満なら１を、それ以外なら０を出力して、第ｋのカウンタ３７８−ｋに送る（図１３（Ｅ））。
【０１０１】
第ｋのカウンタ３７８−ｋは、入力ビットが０の場合、１クロック周期前の出力数値に１を加えた数値を出力し、入力ビットが１の場合、または、出力がＭｋ−１となった時刻の１クロック周期後に０を出力する。第ｋのカウンタ３７８−ｋの出力は、０〜Ｍｋ−１である。この第ｋのカウンタ３７８−ｋの出力がビット選択信号となる（図１４（Ｃ））。
【０１０２】
第ｋのセレクタ３５８−ｋは、ビット選択信号に従って、並列ビット列の１つを選択して出力する。ビット選択信号が０を示す時は、第１系列のビット列を選択し、ビット選択信号が１を示す時は第２系列のビット列を選択する。このように、ビット選択信号がｐ（ｐは１以上Ｍｋ−１以下の整数）を示す時は、第ｐ＋１系列のビット列を選択してスイッチ３９０に送る。
【０１０３】
スイッチ３９０は、第１〜第ｎのセレクタのＯｕｔから出力されたビット列のいずれか１つを選択して出力する。このビット列の選択は、変調制御信号によって指示される。
【０１０４】
上述した構成において、１ビット遅延器など各遅延器は、例えばフリップフロップで構成することができる。また、セレクタとスイッチは、同様に構成することができる。また、各遅延器での遅延量は、スイッチ１９０及び３９０に入力される変調制御信号とビット信号又はシンボル信号とが同期していればよく、その条件を満たすように、遅延量は任意に設定することができる。
【符号の説明】
【０１０５】
１０    光ネットワーク
１００    ＯＬＴ
１１０    送信側ＯＦＤＭ信号処理手段
１２０    光送信器
１３０    送信側制御手段
１４０、３４０    変調制御信号遅延器
１５０    シンボル信号生成手段
１５２    ｔａｐ遅延器
１５４    遅延器
１５６    マッパ
１６０    ＦＩＦＯ
１６２、３７６    カウンタ
１６４、３７４    比較器
１６６    カウンタ遅延器
１６８    １ビット遅延器
１９０、３９０    スイッチ
３００    ＯＮＵ    
３１０    受信側ＯＦＤＭ信号処理手段
３２０    光受信器    
３３０    受信側制御手段    
３５０    ビット信号生成手段
３５４    遅延器
３５６    デマッパ
３５８    ビット選択器（セレクタ）
３６０    ビット選択信号生成部
３６２    多重分離器
３６４    並列排他的論理和器
３６６    タップ遅延器
３６８    総和器
３７０    １クロック遅延器
３７２    減算器
【要約】
【課題】単一のクロックを用いて変調方式の切替を実現する。
【解決手段】ビット系列から、シンボル系列であるＯＦＤＭ電気信号を生成する送信側ＯＦＤＭ信号処理手段を構成する各要素は、共通の単一周期のクロックで動作する。送信側ＯＦＤＭ信号処理手段は、互いに異なる多値数が設定されていて、設定された多値数Ｍｋで、ビット系列からシンボル系列を生成する第１〜第ｎのシンボル信号生成手段と、多値数を指示する変調制御信号に遅延を与える変調制御信号遅延器と、前記第１〜第ｎのシンボル信号生成手段から出力されたシンボル系列を、遅延された変調制御信号により選択して出力するスイッチとを備えて構成される。
【選択図】図２【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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