(57)【特許請求の範囲】
【請求項１】
半導体基板に、
複数の画素列を有する撮像領域と、
各画素列ごともしくは複数の画素列ごとに設けられた、複数の列増幅回路が配された固体撮像装置であって、
前記列増幅回路は少なくとも２段の増幅回路と、容量と、第１スイッチと、第２スイッチと、第３スイッチとを含んで構成され、
前段の増幅回路は、１倍以上の複数のゲインの中から選択されたゲインで増幅する増幅回路であり、
後段の増幅回路は、前記前段の増幅回路が増幅した信号を、１倍以上の複数のゲインの中から選択されたゲインで増幅する増幅回路であって、
前記前段の増幅回路の出力ノードと前記後段の増幅回路の入力ノードとの間の電気経路に前記第１スイッチが配され、
前記第２スイッチの一方のノードは、前記前段の増幅回路の出力ノードに対し、前記第１スイッチと並列に接続され、前記第２スイッチの他方のノードに前記容量の一方のノードが接続され、前記容量の他方のノードには所定の電位が与えられ、
前記第１スイッチと前記入力ノードとの間には前記第３スイッチを介して前記入力ノードに基準電位を供給する経路が設けられていることを特徴とする固体撮像装置。
【請求項２】
前記前段の増幅回路は反転増幅可能な増幅回路であり、前記後段の増幅回路は正転増幅可能な増幅回路であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記前段の増幅回路は、反転増幅動作とボルテージフォロワ動作を切り換え可能な構成であり、前記後段の増幅回路は正転増幅動作とボルテージフォロワ動作とを切り換え可能な構成であることを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
【請求項４】
前記容量が、位相補償用の容量であることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
一つの前記画素列に対して複数の垂直信号線が設けられており、各垂直信号線に対応して前記列増幅回路が１つずつ設けられていることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
一つの前記画素列は、前記複数の垂直信号線のうちの一部の垂直信号線に信号を出力する第１色の画素と、前記複数の垂直信号線のうちの他の一部の垂直信号線に信号を出力する第２色の画素とを含み、前記一部の垂直信号線に対応して設けられた列増幅回路は、前記第２色の画素からの信号を増幅せずに前記第１色の画素からの信号を増幅し、前記他の一部の垂直信号線に対応して設けられた列増幅回路は、前記第１色の画素からの信号を増幅せずに前記第２色の画素からの信号を増幅することを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記前段の増幅回路の反転入力ノードは、入力容量を介して画素からの信号を受け、前記前段の増幅回路の正転入力ノードは基準電位を受けており、
前記前段の増幅回路の正転入力ノードは前記基準電位を保持する保持容量を有していることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記前段の増幅回路のバイアス電流を供給するためのトランジスタを有し、前記トランジスタのゲートには前記ゲートに供給される基準電位を保持する保持容量を有することを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関するもので、具体的には、信号を増幅する増幅回路に関するものである。
【背景技術】
【０００２】
一般に固体撮像装置は画素が行列状に配されて撮像領域を構成する。各画素列もしくは複数の画素列ごとに増幅回路が設けられる。このような固体撮像装置の例として特許文献１に記載された構成が知られている。画素列ごとに増幅回路が設けられており。前段にはゲイン可変の増幅回路が設けられ、後段にはボルテージフォロワアンプが設けられた２段構成の列増幅回路となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公報５８９２５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
固体撮像装置においては、光電変換部で信号が生じてなるべく早い段階において高ゲインで信号を増幅することが求められている。これは信号にノイズが重畳する前に高ゲインで増幅することでＳＮ比を向上させるためである。したがって近年では、列増幅回路でのさらなる高ゲインでの増幅が求められている。特許文献１のように前段のみでゲインをかけて増幅して後段はいわゆるパッファ段として用いる構成の場合には前段の増幅回路の構成が複雑になり、所定の画素ピッチ内に収まりきらないという場合が考えられる。
本発明は上記課題に鑑み成されたものであり、たとえば、画素列に設けられた増幅回路において簡易な構成で高ゲインの増幅が行うことが可能となる構成を提供するものである。
【課題を解決するための手段】
【０００５】
本発明は上記課題に鑑み、半導体基板に、複数の画素列を有する撮像領域と、各画素列ごともしくは複数の画素列ごとに設けられた、複数の列増幅回路が配された固体撮像装置であって、前記列増幅回路は少なくとも２段の増幅回路と、容量と、第１スイッチと、第２スイッチと、第３スイッチとを含んで構成され、前段の増幅回路は、１倍以上の複数のゲインの中から選択されたゲインで増幅する増幅回路であり、後段の増幅回路は、前記前段の増幅回路が増幅した信号を、１倍以上の複数のゲインの中から選択されたゲインで増幅する増幅回路であって、前記前段の増幅回路の出力ノードと前記後段の増幅回路の入力ノードとの間の電気経路に前記第１スイッチが配され、前記第２スイッチの一方のノードは、前記前段の増幅回路の出力ノードに対し、前記第１スイッチと並列して接続され、前記第２スイッチの他方のノードに前記容量の一方のノードが接続され、前記容量の他方のノードには所定の電位が与えられ、前記第１スイッチと前記入力ノードとの間には前記第３スイッチを介して前記入力ノードに基準電位を供給する経路が設けられていることを特徴とする。
【発明の効果】
【０００６】
本発明は、列増幅回路において高ゲインで信号の増幅を行うことが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の撮像装置のブロック図の概念図である。
【図２】第１の実施形態の列増幅回路の等価回路図である。
【図３】第１の実施形態の駆動パルスパターン図である。
【図４】第２の実施形態の列増幅回路の等価回路図である。
【図５】第２の実施形態の駆動パルスパターン図である。
【図６】第３の実施形態の増幅回路の等価回路図である。
【図７】第４の実施形態の列増幅回路の等価回路図である。
【図８】第４の実施形態の駆動パルスパターン図である。
【図９】本発明に適用可能な撮像領域のブロック図の概念図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
図１に本発明の固体撮像装置のプロック図を示す。撮像領域１０１には画素１０２が行列状に配されている。画素列が複数配されて撮像領域を構成している。各画素列に垂直信号線１０３ａ〜１０３ｄが配されている。各画素行の信号が、対応する垂直信号線１０３ａ〜１０３ｄに略同時に読み出される。いいかえると並列に読み出されているともいえる。列増幅回路１０４ａ〜１０４ｄは垂直信号線１０３ａ〜１０３ｄに出力された信号を２段の増幅段で増幅可能な構成である。サンプルホールド回路１０５ａ〜１０５ｄは列増幅回路１０４ａ〜１０４ｄで増幅された信号をサンプリングする。サンプルホールド回路１０５ａ〜１０５ｄで保持された信号は、不図示の水平走査回路からの駆動信号を受けて、順次もしくはランダムに水平出力線１０６ａ、１０６ｂに出力される。上記回路、ブロックは、好ましくは全て同一半導体基板に配されるのがよい。少なくとも撮像領域１０１と列増幅回路１０４ａ〜１０４ｄは同一半導体基板に配されている必要がある。また、列増幅回路１０４ａ〜１０４ｄの後段に列ＡＤ変換回路を配してもよい。この列ＡＤ変換回路も同一半導体基板に配される。列増幅回路１０４ａ〜１０４ｄ、サンプルホールド回路１０５ａ〜１０５ｄを含んで列回路と呼ぶことができる。列回路とは、複数の垂直信号線に時間的に並列に読み出された信号を、時間的に並列処理可能な回路である。
【０００９】
画素の構成としては種々の構成を用いることができる。たとえば、光電変換部と光電変換部で生じた信号を増幅する画素増幅部を有するいわゆるＡＰＳ型センサを用いると、ＳＮ比を向上させることが可能となり好ましい。
【００１０】
図２に列増幅回路の具体的な等価回路図の一例を示す。前段の増幅回路２００ａと後段の増幅回路２００ｂにより列増幅回路の全体が構成されている。
【００１１】
演算増幅器２０１の反転入力ノード２０２には入力容量Ｃ１０を介して垂直信号線１０３が電気的に接続される。入力容量Ｃ１０をクランプ容量として用い画素のリセットノイズを抑制する回路を構成してもよい。
【００１２】
非反転入力ノードには所定の基準電圧ＶＲＥＦが供給されている。入力容量Ｃ１０と垂直信号線１０３との聞の電気経路にスイッチを設けて電気的導通を制御可能な構成としてもよい。演算増幅器２０１の反転入力ノード２０２と出力ノード２０３との聞の電気経路には複数の帰還経路が並列に設けられている。１つ目の帰還経路にはスイッチＰ１が設けられている。スイッチＰ１は演算増幅器２０１のリセット動作を行うためのものである。更にスイッチＰ１は演算増幅器２０１をボルテージフォロワ動作させるためのものともいえる。２つ目の帰還経路にはスイッチＰ１１と第１の帰還容量Ｃ１１が設けられている。３つ目の帰還経路にはスイッチＰ１２と第２の帰還容量Ｃ１２が設けられている。第１の帰還容量Ｃ１１と第２の帰還容量Ｃ１２の容量値は異なっている。排他的にスイッチＰ１２、Ｐ１３を動作させることにより、ゲインを異ならせて増幅させることができる。本例では２つの帰還容量を設けているが更に並列に容量値の異なる帰還容量を設けることで、さらに多段階のゲイン切り替えを行うことが可能となる。これらの構成で前段の増幅回路を構成することができる。前段の増幅回路はゲイン可変の反転増幅回路とボルテージフォロワ回路とを切り換え可能な構成となっている。
【００１３】
次に後段の増幅回路２００ｂを説明する。演算増幅器２０４の正転入力ノード２０５は前段の増幅回路２００ａの出力ノード２０３と直接接続されている。つまり前段の増幅回路２００ａの信号を正転入力ノード２０５で受ける構成となっている。反転入力ノード２０６はスイッチＰ２及び容量Ｃ２０を介して所定電圧が供給されている。本例では接地電位が供給されている。演算増幅器２０４の反転入力ノード２０６と出力ノード２０７との聞の電気経路には複数の帰還経路が並列に設けられている。１つ目の帰還経路はスイッチＰ２０が設けられている。スイッチＰ２０は演算増幅器２０４のリセット動作を行うためのものである。更にスイッチＰ２０は演算増幅器２０４をボルテージフォロワ動作させるためのものともいえる。２つ目の帰還経路にはスイッチＰ２１と第１の帰還容量Ｃ２１が設けられている。３つ目の帰還経路にはスイッチＰ２２と第２の帰還容量Ｃ２２が設けられている。第１の帰還容量Ｃ２１と第２の帰還容量Ｃ２２の容量値は異なっている。排他的にスイッチＰ２１、Ｐ２２を動作させることにより、ゲインを異ならせて増幅させることができる。本例では２つの帰還容量を設けているが更に並列に容量値の異なる帰還容量を設けることで、さらに多段階のゲイン切り替えを行うことが可能となる。これらの構成で後段の増幅回路２００ｂを構成することができる。後段の増幅回路２００ｂはゲイン可変の正転増幅回路とボルテージフォロワ回路とを切り換え可能な構成となっている。
【００１４】
本実施例においては前段のゲイン可変の反転増幅回路及び後段のゲイン可変の正転増幅回路により列増幅回路の全体を構成している。このため各増幅回路のゲインはそれほど大きくする設定しなくてもよい。具体的なゲインの組み合わせとしては、前段の増幅回路２００ａのゲインを６４倍として後段の増幅回路２００ｂのゲインを４倍とすれば、列増幅回路として２５６倍のゲインを実現することが可能となる。増幅回路一段のみで２５６倍のゲインをかけようとすると回路規模が大きくなってしまう。更には増幅回路を構成する各トランジスタ自体のサイズも大きくする必要が生じ、消費電力も大きくなってしまう恐れがある。更には、各列増幅回路間でのゲインのずれも大きくなる可能性がある。この理由は例えば、基本容量に対してその２５６分の１という非常に小さな容量を作成する必要があり、その容量は製造ばらつきに非常に弱いためである。もしくは、電力を節約した設計を行うと、カットオフ周波数が低下するため、応答速度が著しく低下し高速化の妨げになってしまう。
【００１５】
また前段、後段の増幅回路の両者でゲインをかけるモードと、前段もしくは後段の少なくとも一方、たとえば前段の増幅回路２００ａで１以上のゲインをかけて、後段をボルテージフォロワ動作させるモードとを切り換えて動作させることもできる。
【００１６】
スイッチＰＴＮ、ＰＴＳは列増幅回路で処理された信号を保持するためのサンプルホールドスイッチである。ＰＴＮは列増幅回路のオフセット信号をサンプルホールドするためのスイッチであり、ＰＴＳは上記オフセット信号が重畳した光信号（以下光信号）を保持するためのスイッチである。サンプルホールド容量ＣＴＮ、ＣＴＳはそれぞれオフセット信号、光信号を保持するための容量である。サンプルホールド容量ＣＴＮ，ＣＴＳの後段に不図示のスイッチを設け、水平出力線に出力する構成としてもよいし、更に水平出力線との間の電気経路にサンプルホールド回路をもう一段設けて、プランキング期間を短縮可能な構成としてもよい。
【００１７】
図３に本実施例の固体撮像装置の駆動パルスパターンの一例を示す。ハイレベルで各スイッチが導通し、ローレベルで非導通となるものとする。各パルスの符号は各スイッチの制御部に供給される駆動パルスを示す。
【００１８】
図３（ａ）は前段の増幅回路２００ａを１以上のゲインで動作させ、後段の増幅回路２００ｂをボルテージフォロワ動作させた場合の例である。また図３  （ｂ）  は前段の増幅回路２００ａ及び後段の増幅回路２００ｂの両者を１以上のゲインで動作させた場合の例である。
【００１９】
図３（ａ）において図示されている期間中においてはφＰｌｌ、φＰ２０はハイレベルが維持されており、スイッチＰｌｌとＰ２０とは導通状態が維持されている。またφＰ２１、φＰ２２はローレベルが維持されており、スイッチＰ２１とＰ２２は非導通状態が維持されている。更に、φＰｌは所定期聞がハイレベルとなりその他の期聞はローレベルである。つまりスイッチＰｌは一定期間導通状態となり、その後非導通状態となっている。φＰ２はローレベルが維持され、スイッチＰ２は非導通状態である。
【００２０】
このような駆動パルスを供給することにより、前段の増幅回路２００ａは、ボルテージフォロワ動作と帰還容量Ｃｌｌと入力容量Ｃ１０との容量値の比によって反転増幅する動作とが切り替えられている。また後段の増幅回路２００ｂはボルテージフォロワ動作が維持されている。もしくは後段の増幅回路２００ｂは１以上のゲインでの正転増幅動作を行っていないともいえる。
【００２１】
具体的に図３（ａ）の駆動パルスを説明する。時刻ｔ１において、φＰ１がローレベルからハイレベルへ遷移する。入力容量Ｃ１０の垂直信号線１０３側のノードには画素のリセットレベル、もしくは画素のリセットレベルに基づく信号が供給されている。
【００２２】
時刻ｔ２において、φＰ１がハイレベルからローレベルへ遷移する。期間ｔ１―ｔ２において前段の増幅回路２００ａはボルテージフォロワ動作する。したがって前段の増幅回路２００ａはイマージナリショートの状態となり、反転入力ノード２０２の電位はＶＲＥＦとなる。このＶＲＥＦを基準電位としてクランプ動作を行うことにより画素のリセットノイズを除去もしくは抑制することが可能となる。
【００２３】
次に時刻ｔ３においてφＰＴＮがローレベルからハイレベルへ遷移する。これにより、スイッチＣＴＮが導通状態となり、列増幅回路のオフセット信号をサンプルホールド容量ＣＴＮで保持する。
【００２４】
時刻ｔ４においてφＰＴＮがハイレベルからローレベルへ遷移した後、入力容量Ｃ１０の垂直信号線１０３側のノードには画素からの光信号、もしくは光信号を増幅等の処理した信号が供給される。
【００２５】
そして時刻ｔ５においてφＣＴＳがローレベルからハイレベルへ遷移し、列増幅回路で処理された光信号がサンプノレホールド容量ＣＴＳで保持される。
【００２６】
次に図３（ｂ）の動作を説明する。図３（ｂ）において図示されている期間においてはφＰ１１、φＰ２１及びφＰ２はハイレベルが維持され、スイッチＰ１１、Ｐ２１及びＰ２は導通状態が維持される。
【００２７】
このような駆動パルスを供給することにより、前段の増幅回路２００ａは、ボルテージフォロワ動作と帰還容量Ｃ１１と入力容量Ｃ１０との容量値の比によって１以上のゲインで反転増幅する動作とが切り替えられて動作している。また後段の増幅回路２００ｂはボルテージフォロワ動作とゲイン１以上の正転増幅動作とが切り替えられて動作している。
【００２８】
具体的には、時刻ｔ１においてφＰ１がローレベルからハイレベルへ遷移する。そしてφＰ２０がローレベルからハイレベルへと遷移する。
【００２９】
続いて時刻ｔ２においてφＰ１がハイレベルからローレベルへ遷移し、時刻ｔ３においてφＰ２０がハイレベルからローレベルへ遷移する。期間ｔ１−ｔ２においては、前段の増幅回路２００ａ及び後段の増幅回路２００ｂの両者がボルテージフォロワ動作となっている。そして期間ｔ２−ｔ３においては前段の増幅回路２００ａはゲイン１以上の反転増幅動作となっており、後段の増幅回路２００ｂはボルテージフォロワ動作となっている。
【００３０】
時刻ｔ３以降の期間においては、前段の増幅回路２００ａはゲイン１以上の反転増幅動作となっており、後段の増幅回路２００ｂはゲイン１以上の正転増幅動作となっている。φＰ２Ｏがローレベルへ遷移する時刻ｔ３はφＰ１がローレベルへ遷移する時刻ｔ２と同時刻であってもよいが、好ましくは時刻ｔ３の方が後の方がよい。
【００３１】
次に時刻ｔ４においてφＰＴＮがローレベルからハイレベルへ遷移する。これにより、スイッチＣＴＮが導通状態となり、列増幅回路のオフセット信号をサンプルホールド容量ＣＴＮで保持する。
【００３２】
時刻ｔ５においてφＰＴＮがハイレベルからローレベルへ遷移した後、入力容量Ｃ１０の垂直信号線１０３側のノードには画素からの光信号、もしくは光信号を増幅等の処理した信号が供給される。そして時刻ｔ６においてφＣＴＳがローレベルからハイレベルへ遷移し、列増幅回路で処理された光信号がサンプルホールド容量ＣＴＳで保持される。
【００３３】
図３（ｂ）の動作は、入力信号を１以上のゲインで増幅する第１の増幅ステップと、第１の増幅ステップにおいて増幅された信号を、１以上のゲインで増幅する第２の増幅ステップとを有する駆動方法を示している。更に、前記第２の増幅ステップ後の信号をサンプルホールドするサンプルホールドステップを有している。ここまでの動作は複数の列で並列に行わせている。そしてその後図３では詳細は不図示であるが、サンプルホールドステップ後の信号を順次もしくはランダムに水平出力線へ出力させる出力ステップを有している。
【００３４】
さらに詳細には、前記第１の増幅ステップは、反転増幅させるステップを含んでいる。また、第１の増幅ステップは、画素列からリセット信号が出力されている期間においてはボルテージフォロワ動作している。そして、画素列から光信号が出力されている期間においては入力信号を１以上のゲインで反転増幅させているのである。同様に第２の増幅ステップは、リセット信号が出力されている期間においてはボルテージフォロワ動作し、光信号が出力されている期間においては、第１のステップで増幅された信号を、１以上のゲインで正転増幅させている。
【００３５】
図３（ａ）、（ｂ）の違いは、サンプルホールド回路においてサンプルホールドする期間に、前段の増幅回路２００ａは１以上のゲインで反転増幅動作する。そして、後段の増幅回路２００ｂは、図３（ａ）においてはボルテージフォロワ動作しており、図３（ｂ）においては１以上のゲインで正転増幅動作している点である。本実施例の構成によれば図３（ａ）の動作と図３（ｂ）の動作とを切り換えて動作させることが可能となる。更には、両増幅回路を１以上のゲインで動作させる際に、帰還容量を切り換えれば各増幅回路でのゲインを切り換えることもできる。
【００３６】
また、前段の増幅回路２００ａが低いゲインで動作している場合は、カットオフ周波数が比較的高いので、後段の増幅回路２００ｂでのボルテージフォロア動作による負荷容量の充電の補助が不要な場合がある。そのような場合は、後段の増幅回路の入力と出力を短絡する不図示の経路を活性化させ、前段の増幅回路２００ａをもちいて負荷容量を直接充電することができる。その際に、後段の増幅回路は、信号経路から見て十分に高いインピーダンスにしておくことが望ましい。
【００３７】
（第２の実施形態）
図４に本実施形態の列増幅回路の等価回路図を示す。第１の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。本実施形態の第１の実施形態との違いは、前段の増幅回路４００ａの出力ノード４０３にスイッチＰ１Ｘを介して、一方のノードに所定の電位が供給された位相補償用の容量ＣＰが設けられている点である。更に前段の増幅回路４００ａの出力ノード４０５と後段の増幅回路４００ｂの正転入力ノード４０５との聞の電気経路にスイッチＰＸが設けられている点である。更に、スイッチＰＸと後段の増幅回路４００ｂの正転入力ノード４０５との聞の電気経路にスイッチＰ２を介して基準電位ＶＲＥＦが供給可能となっている点である。
【００３８】
本実施例の動作を図５を用いて説明する。図５に図示している期間においては、φＰｌ１、φＰ２１、φＰＩＸ、φＰ２がハイレベルに維持されている。つまりスイッチＰｌｌ、Ｐ２１、ＰＩＸ、Ｐ２は導通状態が維持されている。時刻ｔ１においてφＰｌ、φＰ２０、φＰ２Ｒがローレベルからハイレベルへ遷移する。そして、φＰＸがハイレベルからローレベルに遷移する。これにより前段の増幅回路４００ａ及び後段の増幅回路４００ｂがボルテージフォロワ動作となる。またスイッチＰ２Ｒにより後段の増幅回路４００ｂの正転入力ノード４０５は強制的にリセットされ、スイッチＰＸにより前段の増幅回路４００ａの出力ノード４０３と後段の増幅回路４００ｂの正転入力ノード４０５とが電気的に非接続状態となる。
【００３９】
時刻ｔ２において、φＰ２０がハイレベルからローレベルへ遷移する。これによりスイッチＰ２０が非導通状態となる。時刻ｔ３においてφＰｌがハイレベルからローレベルへ遷移する。期間ｔｌ−ｔ２においては前段の増幅回路４００ａ及び後段の増幅回路４００ｂの両者がボルテージフォロワ動作となる。期間ｔ２−ｔ３においては、前段の増幅回路４００ａが１以上のゲインでの反転増幅動作であり、後段の増幅回路４００ｂはボルテージフォロワ動作である。
【００４０】
時刻ｔ３以降の期間においては、前段の増幅回路４００ａは１以上のゲインでの反転増幅動作をしており、後段の増幅回路４００ｂは１以上のゲインでの正転増幅動作をしている。
【００４１】
時刻ｔ４においてφＰＸがローレベルからハイレベルに遷移する。そして、φＰ２Ｒがハイレベルからローレベルへ遷移する。これにより前段の増幅回路４００ａの出力ノード４０３と後段の増幅回路４００ｂの正転入力ノードとが電気的に接続され導通状態となる。更にスイッチＰ２Ｒが非導通となることにより、後段の増幅回路４００ｂの正転入力ノード４０５への基準電位ＶＲＥＦの供給が停止する。次に時刻ｔ５においてφＰＴＮがローレベルからハイレベルへ遷移する。これにより、スイッチＣＴＮが導通状態となり、列増幅回路のオフセット信号をサンプルホールド容量ＣＴＮで保持する。
【００４２】
時刻ｔ６においてφＰＴＮがハイレベルからローレベルへ遷移した後、入力容量Ｃ１０の垂直信号線１０３側のノードには画素からの光信号、もしくは光信号を増幅等の処理した信号が供給される。そして時刻ｔ７においてφＣＴＳがローレベルからハイレベルへ遷移し、列増幅回路で処理された光信号がサンプルホールド容量ＣＴＳで保持される。
【００４３】
本実施例によれば、前段の増幅回路４００ａと後段の増幅回路４００ｂとのリセット動作を独立に行うことが可能となる。φＰ１Ｘをローレベルにして、前段の増幅回路４００ａと後段の増幅回路４００ｂを別々にリセットすることで、リセット時間を短縮できる。
【００４４】
さらに前段の増幅回路４００ａに位相補償容量を設けて動作させることが可能となる。更に後段の増幅回路４００ｂをボルテージフォロワ動作に固定させるモードを設けてもよい。
【００４５】
（第３の実施形態）
図６に本実施形態の増幅回路の等価回路図の一例を示す。本実施形態は第１及び第２の実施形態で述べた、前段の増幅回路の構成に関して特徴がある。具体的には、増幅回路６００の正転入力ノード６０２に、基準電位ＶＲＥＦを保持するための保持容量６０４を設けた点である。また、増幅回路６００にバイアス電流を供給するためのトランジスタ６０１のゲート６０５に、バイアス電位ＶＢＩＡＳを保持するための保持容量６０６を設けた点である。スイッチ６０７、６０８はそれぞれ保持容量６０６、６０４に電位を保持させるためのものである。スイッチ６０７は配線ＰＨＯＬＤ２に供給されるパルスで制御され、スイッチ６０８はＰＨＯＬＤｌで制御される。反転入力ノード６０３には画素からの信号が供給される。スイッチ６０９は消費電力を抑制するためのスイッチであり、配線ＰＯＦＦに供給されるパルスにより制御される。
【００４６】
図３、５で示した動作を行う前に、保持容量６０２、６０４に、それぞれ対応する電位をサンプリングして動作させることができる。このような構成によれば、バイアス電位ＶＢＩＡＳに重畳されている熱雑音や他のクロストークによるノイズによる、増幅回路の電流変動を低減することができる。電流変動により、電源やグランド等の基準となる電圧に変動が発生し、特にゲインが２５６倍等の高ゲインの場合はその電源変動は無視できないものとなるが、その影響を低減することができる。本図では保持容量６０２，６０４の両者を設けたがどちらか一方のみを設けてもよい。また図６で示した構成をフォールステッドカスコード構成としてもよい。
【００４７】
（第４の実施形態）
図７に本実施形態の列増幅回路の等価回路図を示す。図４の形態からの変更点は、後段の増幅回路７００ｂが反転増幅回路となっている点である。
【００４８】
前段の増幅回路７００ａは図２もしくは図４の構成と同様である。後段の増幅回路７００ｂに含まれる演算増幅器７０４の反転入力ノードには入力容量Ｃ７０が配される。入力容量Ｃ７０の一方のノードはスイッチＰＸＸを介して前段の増幅回路７００ａで増幅された信号が供給される。
【００４９】
図８に本実施形態の駆動パルスパターンを示す。図８に示している期間においてはφＰ１１、φＰ２１、φＰ１Ｘはハイレベルが維持される。つまり、スイッチＰ１１、スイッチＰ２１、スイッチＰ１Ｘは導通状態が維持される。これに対してφＰ１２、φＰ２２はローレベルが維持される。つまり、スイッチＰ１２、Ｐ２２は非導通状態が維持される。
【００５０】
時刻ｔ１においてφＰ１Ｒ、φＰ２Ｒ、φＰ２Ｒ´がローレベルからハイレベルへ遷移する。これによって対応するスイッチが導通状態となる。φＰＸＸがハイレベルからローレベルに遷移し、対応するスイッチが非導通状態になる。前段及び後段の増幅回路がボルテージフォロワ動作となる。
【００５１】
時刻ｔ２において、φＰ２Ｒがハイレベルからローレベルへ遷移する。これにより、後段の増幅回路７００ｂが１以上のゲインで反転増幅動作状態となる。
【００５２】
時刻ｔ３において、φＰ１Ｒ、φＰ２Ｒ´がハイレベルからローレベルへ遷移する。これにより前段の増幅回路７００ａが１以上のゲインで反転増幅動作状態となる。またスイッチＰ２Ｒ´が非導通となるため、入力容量Ｃ７０の前段の増幅回路７００ａ側のノードの電位がフローティングとなる。これにより後段の増幅回路７００ｂのリセット動作が解除される。
【００５３】
時刻ｔ４において、φＰＸＸがローレベルからハイレベルへ遷移する。これによりスイッチＰＸＸが導通状態となり、前段の増幅回路７００ａの出力ノードと後段の増幅回路７００ｂの入力ノードとが電気的に接続される。
【００５４】
時刻ｔ５においてφＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ６においてφＰＴＮがハイレベルからローレベルへ遷移する。
【００５５】
時刻ｔ７においてφＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ８においてφＰＴＳがハイレベルからローレベルへ遷移する。
【００５６】
このような動作により、前段及び後段の増幅回路が１以上の反転増幅動作を行う。また前段の増幅回路７００ａに含まれる演算増幅器の入力がＮ型ＭＯＳトランジスタの場合には、後段の増幅回路７００ｂに含まれる演算増幅器の入力はＰ型のＭＯＳトランジスタにしたほうがよい。
【００５７】
これら実施形態はその特徴を説明したもので適宜変更等は可能である。例えばその動作方法として、高いゲインで読み出しを行うモードにおいては、増幅回路等の、例えばグランド電位の変動が自身の信号に混入し、それがゲインアップされてノイズになる場合がある。そのような場合には、画素信号からのリセット信号と光信号をサンプルホールドする間、センサの電流源のバイアス信号をすべてホールドすることが望ましい。
【００５８】
少なくとも、特に電力消費量が大きい、列の繰り返し回路の定電流源をすべてホールド
することが望ましい。もしくは、少なくとも、リセット信号と光信号をサンプルホールドする間にアクティブになっている回路（もしくは列回路）のバイアス信号をすべてホールドすることが望ましい。
【００５９】
（画素領域の説明）
図９に本発明の各実施形態に適用可能な画素プロック図を示す。画素が行列状に配されて撮像領域を構成するが、本図では１列×１０行の画素を示している。図９においては画素等価回路を省略しているが、図１，５で示した画素等価回路を用いることができる。本実施形態の撮像装置はカラー撮像装置であり、本図では緑色の画素Ｇｒと、赤色の画素Ｒｅとが繰り返し配列されている構成である。このような配置はベイヤーパタンの一部に用いられる。第１及び第２の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【００６０】
ＦＤと記されていのは各画素のＦＤに接続されるノードを示しており、ＯＵＴは各画素の出力ノードを示している。図１の構成に対応づけて説明すれば、ＦＤは光電変換部の電荷が転送される読み出しノードであり、ＯＵＴは選択部の出力ノードである。また第１及び第２の実施形態と異なる点としては信号線が各画素列に対して複数設けられている点である。本図では１画素列に対して２本の信号線が設けられている。
【００６１】
スイッチ７０７（ｎ）、７０７（ｎ＋２）、７０７（ｎ＋４）は共通のバイパス配線７０９ｂを介してｎ行目、ｎ＋２行目、ｎ＋４行目の画素のＦＤを電気的に接続可能である。スイッチ７０７（ｎ＋３）、７０７（ｎ＋５）、７０７（ｎ＋７）は共通のバイパス配線７０９ｃを介してｎ＋３行目、ｎ＋５行目、ｎ＋７行目の画素のＦＤを電気的に接続可能である。さらに、赤色の画素のＦＤを電気的に接続するためのバイパス配線７０９ｂ、７０９ｄが、赤色の画素の信号が読みだされる信号線７０８ａに近接して配置されている。そして、緑色の画素のＦＤを電気的に接続するためのバイパス配線７０９ａ、７０９ｃ、７０９ｅが、緑色の画素からの信号が出力される信号線７０８ｂに近接して配置されている。言い換えると、第１の色の画素のＦＤを接続するバイパス配線と第２の色の画素の信号が読み出される信号線との間の距離は、第１の色の画素のＦＤを接続するバイパス配線と第１の色の画素の信号が読み出される信号線との間の距離よりも大きい。このような構成によれば配線間容量を介して生じ得る混色を低減することが可能となる。特に画素の増幅部がソースフォロワ回路などのように正転アンプの場合には信号線の電位の変化方向とバイパス配線の電位の変化方向が同じ方向になるため好ましい。
【符号の説明】
【００６２】
１０４  列増幅回路
２００ａ  前段の増幅回路
２００ｂ  後段の増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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