(57)【特許請求の範囲】
【請求項１】
窒化物半導体層と、
前記窒化物半導体層の表面と接触する第１の下部導電層と、
前記窒化物半導体層の表面と接触する第２の下部導電層と、
前記第１の下部導電層上及び前記第２の下部導電層上に形成された絶縁膜と、
前記第１の下部導電層の上方で前記絶縁膜を介して形成された、ゲート電極である第１の上部導電層と、
前記第２の下部導電層の上方で前記絶縁膜を介して形成された、フィールドプレート電極である第２の上部導電層と
を含み、
前記第１の下部導電層と前記第２の下部導電層とは、平面視において前記窒化物半導体層上で離れていることを特徴とする半導体装置。
【請求項２】
前記窒化物半導体層は、その上層部分にその他の部分と逆極性のキャップ半導体層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の下部導電層は、前記キャップ半導体層上に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の下部導電層は、Ｔｉ，Ｎｉ，Ｐｄから選ばれた少なくとも１種を材料として含んで形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
窒化物半導体層を形成する工程と、
前記窒化物半導体層の表面と接触する第１の下部導電層及びフィールドプレート電極である第２の下部導電層をそれぞれ形成する工程と、
前記第１の下部導電層上及び前記第２の下部導電層上に絶縁膜を形成する工程と、
前記絶縁膜上の前記第１の下部導電層の上方に位置整合する部位にゲート電極である第１の上部導電層を、前記絶縁膜上の前記第２の下部導電層の上方に位置整合する部位に第２の上部導電層をそれぞれ形成する工程と
を含み、
前記第１の下部導電層と前記第２の下部導電層とは、平面視において前記窒化物半導体層上で離れることを特徴とする半導体装置の製造方法。
【請求項６】
前記窒化物半導体層は、その上層部分にその他の部分と逆極性のキャップ半導体層を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の下部導電層を形成する工程において、前記キャップ半導体層を前記第１の下部導電層と同一形状に加工することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の下部導電層は、Ｔｉ，Ｎｉ，Ｐｄから選ばれた少なくとも１種を材料として含んで形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２２０８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体デバイスにおいて、これをスイッチングデバイスとして用いるためには、ゲート電圧の閾値が正であり、且つノイズの影響等を排するべく、デバイスの駆動時（オン時）にはゲート電圧を十分に正にする必要がある。そのためには、従来よりＲＦ用途で使用されていたショットキー構造ではなく、ＭＩＳ構造が望ましい。
【０００６】
しかしながら、窒化物半導体デバイスでＭＩＳ構造を採用した場合、電極と絶縁膜との界面に不要な電荷が発生する現象があり、これに起因するオン抵抗の上昇、閾値の変動、及びデバイスの信頼性の低下が問題とされている。この問題がＭＩＳ構造で窒化物半導体装置を実用化するときの大きな懸念とされている。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、半導体層と電極との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動等を抑止し、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体装置の一態様は、窒化物半導体層と、前記窒化物半導体層の表面と接触する第１の下部導電層と、前記窒化物半導体層の表面と接触する第２の下部導電層と、前記第１の下部導電層上及び前記第２の下部導電層上に形成された絶縁膜と、前記第１の下部導電層の上方で前記絶縁膜を介して形成された、ゲート電極である第１の上部導電層と、前記第２の下部導電層の上方で前記絶縁膜を介して形成された、フィールドプレート電極である第２の上部導電層とを含み、前記第１の下部導電層と前記第２の下部導電層とは、平面視において前記窒化物半導体層上で離れている。
【０００９】
半導体装置の製造方法の一態様は、窒化物半導体層を形成する工程と、前記窒化物半導体層の表面と接触する第１の下部導電層及びフィールドプレート電極である第２の下部導電層をそれぞれ形成する工程と、前記第１の下部導電層上及び前記第２の下部導電層上に絶縁膜を形成する工程と、前記絶縁膜上の前記第１の下部導電層の上方に位置整合する部位にゲート電極である第１の上部導電層を、前記絶縁膜上の前記第２の下部導電層の上方に位置整合する部位に第２の上部導電層をそれぞれ形成する工程とを含み、前記第１の下部導電層と前記第２の下部導電層とは、平面視において前記窒化物半導体層上で離れる。
【発明の効果】
【００１０】
上記の各態様によれば、半導体層と電極との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動等を抑止し、信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成を示す概略平面図である。
【図５】第１の実施形態において、ドレイン−ソース間電圧Ｖｄｓとゲート電流Ｉｇとの関係について調べた結果を示す特性図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップを示す概略平面図である。
【図７】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたディスクリートパッケージを示す概略平面図である。
【図８】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１０】第２の実施形態において、ドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係について調べた結果を示す特性図である。
【図１１】第２の実施形態の変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１２】第２の実施形態の変形例において、ドレイン−ソース間電圧Ｖｄｓとドレイン電流Ｉｄとの関係について調べた結果を示す特性図である。
【図１３】第３の実施形態によるＰＦＣ回路を示す結線図である。
【図１４】第４の実施形態による電源装置の概略構成を示す結線図である。
【図１５】第５の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ（Metal-Insulator-Semiconductor）型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１５】
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層（スペーサ層）２ｃ、電子供給層２ｄ、及びｐ型キャップ層２ｅを有して構成される。ここで、電子走行層２ｂは、後述するように中間層２ｃとの界面に２次元電子ガスが発生する負の極性を有している。これに対して、ｐ型キャップ層２ｅは、導電型がｎ型と逆のｐ型であるため、正の極性を有する。
【００１６】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びｐ型キャップ層２ｅとなる各化合物半導体を順次成長する。バッファ層２ａは、Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに成長することで形成される。電子走行層２ｂは、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度〜３μｍ程度の厚みに成長することで形成される。中間層２ｃは、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。中間層２ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。
【００１７】
ｐ型キャップ層２ｅは、ｐ−ＧａＮを、例えば１０ｎｍ程度〜１０００ｎｍ程度に成長することで形成される。１０ｎｍよりも薄いと、所期のノーマリオフ動作が得られなくなる。１０００ｎｍよりも厚いと、ゲート電極からチャネルであるＡｌＧａＮ／ＧａＮへテロ界面までの距離が長くなって応答速度が低下し、チャネルにおけるゲート電極からの電界が不十分になり、ピンチオフ不良等の劣化が惹起される。従って、ｐ型キャップ層２ｅを１０ｎｍ程度〜１０００ｎｍ程度に形成することにより、十分なノーマリオフ動作を得るも、高速の応答速度を確保し、ピンチオフ不良等のデバイス特性の劣化を抑止することができる。本実施形態では、ｐ型キャップ層２ｅのｐ−ＧａＮは２００ｎｍ程度の厚みに形成される。
【００１８】
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１９】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｄ（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば２×１０18／ｃｍ3程度とする。
【００２０】
ＧａＮをｐ型として成長する際、即ちｐ型キャップ層２ｅ（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とする。ドーピング濃度が１×１０16／ｃｍ3程度よりも低いと、十分にｐ形とはならず、ノーマリオンとなる。１×１０21／ｃｍ3程度よりも高いと、結晶性が悪化し、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とすることにより、十分な特性の得られるｐ型半導体となる。本実施形態では、ｐ型キャップ層２ｅのＭｇのドーピング濃度を１×１０19／ｃｍ3程度とする。
【００２１】
形成された化合物半導体積層構造２では、負の極性を有する電子走行層２ｂの電子供給層２ｄとの界面（正確には、中間層２ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層２ｂ及び電子供給層２ｄの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面に高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。
【００２２】
化合物半導体積層構造２を形成した後に、ｐ型キャップ層２ｅを、７００℃程度で３０分間程度、アニール処理する。
【００２３】
図１（ｂ）に示すように、素子分離構造３を形成する。図１（ｃ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２４】
続いて、図１（ｃ）に示すように、化合物半導体積層構造２上に挿入金属層４を形成する。
詳細には、化合物半導体積層構造２の表面（ｐ型キャップ層２ｅの表面）上に、蒸着法又はスパッタ法等により導電材料を堆積する。導電材料としては、ｐ型キャップ層２ｅのｐ−ＧａＮとオーミックコンタクトされる金属であれば良く、例えばＴｉ，Ｎｉ，Ｐｄから選ばれた少なくとも１種が好ましい。本実施形態では、導電材料としてＮｉを例えば３０ｎｍ程度の厚みに堆積する。
【００２５】
続いて、図２（ａ）に示すように、挿入金属層４及びｐ型キャップ層２ｅを電極形状に加工する。
詳細には、挿入金属層４にレジストを塗布し、リソグラフィーにより加工する。これにより、挿入金属層４の所定部位、ここではゲート電極の形成予定位置に相当する部位を覆うレジストマスク１０Ａが形成される。
【００２６】
次に、レジストマスク１０Ａを用い、ドライエッチングにより挿入金属層４及びｐ型キャップ層２ｅを加工する。これにより、電子供給層２ｄ上でゲート電極の形成予定位置に相当する部位のみにｐ型キャップ層２ｅ及び挿入金属層４が残存する。ｐ型キャップ層２ｅ及び挿入金属層４は、ドレイン電極の形成予定位置よりも、ソース電極の形成予定位置に偏倚した所定部位に残る。
レジストマスク１０Ａは、アッシング処理又は所定の薬液を用いたウェット処理により、除去される。
【００２７】
化合物半導体積層構造２においては、上記の部位のみにｐ型キャップ層２ｅが局在し、他の部位にはｐ−ＧａＮは存在しない。そのため、ｐ型キャップ層２ｅの下方に相当する部位を除き、ＧａＮ／ＡｌＧａＮ界面には２ＤＥＧが生成される。ｐ型キャップ層２ｅの下方に相当する部位では、ｐ−ＧａＮの存在により２ＤＥＧは殆ど生成されない。
【００２８】
続いて、図２（ｂ）に示すように、ソース電極５及びドレイン電極６を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電子供給層２ｄの表面でソース電極の形成予定位置及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００２９】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極５及びドレイン電極６が形成される。
【００３０】
続いて、図２（ｃ）に示すように、ゲート絶縁膜７を形成する。
詳細には、挿入金属層４及びｐ型キャップ層２ｅを覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ3を交互に供給する。本実施形態では、Ａｌ2Ｏ3の挿入金属層４上における厚みが膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば１０ｎｍ程度となるように、Ａｌ2Ｏ3を堆積する。これにより、ゲート絶縁膜７が形成される。
【００３１】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００３２】
続いて、図３（ａ）に示すように、ゲート電極８を形成する。
詳細には、先ずゲート絶縁膜７上に、ゲート電極を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜７上に塗布し、ゲート絶縁膜７の表面で挿入金属層４の上方に位置整合する部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３３】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜の表面で挿入金属層４の上方に位置整合する部位に、ゲート電極８が形成される。
【００３４】
続いて、図３（ｂ）に示すように、ソース電極５上及びドレイン電極６上のゲート絶縁膜７に開口７ａ，７ｂを形成する。
詳細には、リソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜７のソース電極５上の部分及びドレイン電極６上の部分を除去する。これにより、ゲート絶縁膜７にソース電極５の表面及びドレイン電極６の表面を露出する開口７ａ，７ｂが形成される。
【００３５】
しかる後、ソース電極５、ドレイン電極６、ゲート電極８の電気的接続、ソース電極５、ドレイン電極６、ゲート電極８の各パッドの形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３６】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを平面視した様子を図４に示す。
図４の破線Ｉ−Ｉ'に沿った断面が図３（ｂ）に相当する。このように、ソース電極５とドレイン電極６とが櫛歯状に互いに平行に形成されており、ソース電極５とドレイン電極６との間に櫛歯状のゲート電極８がこれらと平行に配されている。
【００３７】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体とゲート電極との間にゲート絶縁膜が配されたＭＩＳ型の構成を採る。ここで、化合物半導体積層構造２とゲート電極８との間に、ゲート電極８と位置整合する挿入金属層４を介してゲート絶縁膜７が配されている。挿入金属層４がない構成では、ゲート絶縁膜中に又は化合物半導体積層構造とゲート絶縁膜との界面に、不要な電荷が発生する懸念がある。これに対して本実施形態の構成では、挿入金属層４の存在により、上記の電荷発生の懸念がなくなり、オン抵抗の上昇及び閾値の変動が抑止される。
【００３８】
また、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、化合物半導体積層構造２においてｐ型キャップ層２ｅがゲート電極８の下方に位置整合する部位のみに設けられており、非動作時にはｐ型キャップ層２ｅの下方のみで２ＤＥＧが殆ど存在しない。この構成により、所期のノーマリオフ動作が実現する。即ち、ゲート電圧のオフ時にはチャネルには２ＤＥＧがなくノーマリオフとなり、ゲート電圧のオン時にはチャネルに所期の２ＤＥＧが生成されて駆動する。
【００３９】
なお、本実施形態では、化合物半導体積層構造のキャップ層にｐ型化合物半導体を用いたが、ｎ型化合物半導体（ｎ−ＧａＮ）を用いても良い。この場合には、当該キャップ層を挿入金属層と共に電極形状に加工することを要しない。挿入金属層の導電材料としては、ｎ型キャップ層のｐ−ＧａＮとオーミックコンタクトされる金属であれば良く、例えばＴａ，Ａｌから選ばれた少なくとも１種が好ましい。
【００４０】
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの特性について調べた実験について説明する。本実施形態の比較例として、挿入金属層を有しないＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
【００４１】
この実験では、ゲート電圧Ｖｇを印加し続け、破壊が起こるまでの時間（オフストレス試験）について調べた。ここでは、温度２００℃でＶｄｓを６００Ｖ、ゲート−ソース間電圧Ｖｇｓを０Ｖとした。実験結果を図５に示す。この結果から、本実施形態では、比較例に比して破壊までの時間が増加し、デバイスの信頼性が向上することが確認された。
【００４２】
以上説明したように、本実施形態によれば、化合物半導体積層構造２とゲート電極８との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４３】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【００４４】
ＨＥＭＴチップの概略構成（図４に対応する）を図６に示す。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。
【００４５】
図７は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。
【００４６】
続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ａ、ゲートパッド１０３とゲートリード１１２ｂ、ソースパッド１０４とソースリード１１２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。
【００４７】
（第２の実施形態）
本実施形態では、化合物半導体装置として、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図８及び図９は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。なお、第１の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
【００４８】
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の諸工程を順次行う。
続いて、図８（ａ）に示すように、化合物半導体積層構造２上に挿入金属層１１を形成する。
詳細には、先ず、挿入金属層を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電子供給層２ｄの表面で挿入金属層の形成予定位置を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、例えば蒸着法又はスパッタ法等により、開口内を含むレジストマスク上に導電材料を堆積する。導電材料としては、電子供給層２ｄのｎ−ＡｌＧａＮとオーミックコンタクトされる金属であれば良く、例えばＴａ，Ａｌから選ばれた少なくとも１種が好ましい。本実施形態では、導電材料としてＴａを例えば２０ｎｍ程度の厚みに堆積する。
【００４９】
リフトオフ法により、レジストマスク及びその上に堆積したＴａを除去する。以上により、挿入金属層１１が形成される。挿入金属層１１は、挿入金属層４とドレイン電極の形成予定位置との間で、ソース電極の形成予定位置よりもドレイン電極の形成予定位置に向かって偏倚した位置に形成される。
【００５０】
続いて、図８（ｂ）に示すように、ソース電極５及びドレイン電極６を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電子供給層２ｄの表面でソース電極の形成予定位置及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００５１】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極５及びドレイン電極６が形成される。
【００５２】
続いて、図８（ｃ）に示すように、ゲート絶縁膜７を形成する。
詳細には、挿入金属層４及びｐ型キャップ層２ｅを覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えばＡＬＤ法により、ＴＭＡガス及びＯ3を交互に供給する。本実施形態では、Ａｌ2Ｏ3の挿入金属層４上における厚みが膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば１０ｎｍ程度となるように、Ａｌ2Ｏ3を堆積する。これにより、ゲート絶縁膜７が形成される。
【００５３】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００５４】
続いて、図９（ａ）に示すように、ゲート電極８及びフィールドプレート電極１２を形成する。
詳細には、先ずゲート絶縁膜７上に、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜７上に塗布し、リソグラフィーにより、ゲート絶縁膜７の表面で挿入金属層４，１１の上方にそれぞれ位置整合する部位を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００５５】
このレジストマスクを用いて、電極材料として、例えばＡｕを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Ａｕの厚みは、例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＡｕを除去する。以上により、ゲート絶縁膜７の表面で、挿入金属層４の上方に位置整合する部位にはゲート電極８が、挿入金属層１１の上方に位置整合する部位にはフィールドプレート電極１２が、それぞれ形成される。
【００５６】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合がある。本実施形態では、フィールドプレート電極１２を設けることにより、大きな電圧印加で発生する電界をフィールドプレート電極１２で緩和することができる。
【００５７】
続いて、図９（ｂ）に示すように、ソース電極５上及びドレイン電極６上のゲート絶縁膜７に開口７ａ，７ｂを形成する。
詳細には、リソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜７のソース電極５上の部分及びドレイン電極６上の部分を除去する。これにより、ゲート絶縁膜７にソース電極５の表面及びドレイン電極６の表面を露出する開口７ａ，７ｂが形成される。
【００５８】
しかる後、ソース電極５、ドレイン電極６、ゲート電極８の電気的接続、ソース電極５、ドレイン電極６、ゲート電極８の各パッドの形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００５９】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体とゲート電極との間にゲート絶縁膜が配されたＭＩＳ型の構成を採る。ここで、化合物半導体積層構造２とゲート電極８との間に、ゲート電極８と位置整合する挿入金属層４を介してゲート絶縁膜７が配されている。挿入金属層４がない構成では、ゲート絶縁膜中に又は化合物半導体積層構造とゲート絶縁膜との界面に、不要な電荷が発生する懸念がある。これに対して本実施形態の構成では、挿入金属層４の存在により、上記の電荷発生の懸念がなくなり、デバイスの信頼性が向上する。
【００６０】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、更に、化合物半導体とフィールドプレート電極との間に絶縁膜が配されたＭＩＳ型の構成を採る。ここで、化合物半導体積層構造２とフィールドプレート電極１２との間に、フィールドプレート電極１２と位置整合する挿入金属層１１を介して絶縁膜（ゲート絶縁膜７）が配されている。挿入金属層１１がない構成では、絶縁膜中に又は化合物半導体積層構造と絶縁膜との界面に、不要な電荷が発生する懸念がある。これに対して本実施形態の構成では、挿入金属層１１の存在により、上記の電荷発生の懸念がない。そのため、このような不要な電荷発生を惹起することなく、ドレイン電極への大きな電圧印加で発生する電界をフィールドプレート電極１２で緩和し、デバイスの信頼性が大幅に向上する。
【００６１】
また、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、化合物半導体積層構造２においてｐ型キャップ層２ｅがゲート電極８の下方に位置整合する部位のみに設けられており、非動作時にはｐ型キャップ層２ｅの下方のみで２ＤＥＧが殆ど存在しない。この構成により、所期のノーマリオフ動作が実現する。即ち、ゲート電圧のオフ時にはチャネルには２ＤＥＧがなくノーマリオフとなり、ゲート電圧のオン時にはチャネルに所期の２ＤＥＧが生成されて駆動する。
【００６２】
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの特性について調べた実験について説明する。本実施形態の比較例として、各挿入金属層を有しないＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
【００６３】
ドレイン−ソース間に電圧Ｖｄｓを印加し続け、破壊が起こるまでの時間（オフストレス試験）について調べた。ここでは、温度２００℃でＶｄｓを６００Ｖ、ゲート−ソース間電圧Ｖｇｓを０Ｖとした。実験結果を図１０に示す。この結果から、本実施形態では、比較例に比して破壊までの時間が増加し、デバイスの信頼性が向上することが確認された。
【００６４】
以上説明したように、本実施形態によれば、化合物半導体積層構造２とゲート電極８との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６５】
（変形例）
以下、第２の実施形態の変形例について説明する。
本例では、第２の実施形態と同様にＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、フィールドプレート電極の構成が異なる点で第２の実施形態と相違する。
図１１は、第２の実施形態の変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。なお、第２の実施形態と同様の構成部材等については、同符号を付して詳しい説明を省略する。
【００６６】
先ず、第２の実施形態と同様に、第１の実施形態の図１（ａ）〜図２（ａ）の諸工程、続く第２の実施形態の図８（ａ）〜図８（ｃ）の諸工程を順次行う。
【００６７】
続いて、図１１（ａ）に示すように、ソース電極５上及びドレイン電極６上のゲート絶縁膜７に開口７ａ，７ｂを形成する。
詳細には、リソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜７のソース電極５上の部分及びドレイン電極６上の部分を除去する。これにより、ゲート絶縁膜７にソース電極５の表面及びドレイン電極６の表面を露出する開口７ａ，７ｂが形成される。
【００６８】
続いて、図１１（ｂ）に示すように、ゲート電極８及びフィールドプレート電極１３を形成する。
詳細には、先ずゲート絶縁膜７上に、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜７上に塗布し、リソグラフィーにより、ゲート絶縁膜７の表面で挿入金属層４の上方に位置整合する部位を露出させる開口と、ゲート絶縁膜７の表面で挿入金属層１１の上方に位置整合する部位及びこれに隣接する開口７ｂを露出させる開口とを形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００６９】
このレジストマスクを用いて、電極材料として、例えばＡｕを、例えば蒸着法により、上記の開口内を含むレジストマスク上に堆積する。Ａｕの厚みは、例えば３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＡｕを除去する。以上により、ゲート絶縁膜７の表面で、挿入金属層４の上方に位置整合する部位には、ゲート電極８が形成される。また、ゲート絶縁膜７の表面で挿入金属層１１の上方に位置整合する部位から、開口７ｂを電極材料で埋め込んでドレイン電極６と電気的に接続されるように、フィールドプレート電極１２が形成される。フィールドプレート電極１２は、ドレイン電極６と電気的に接続されることにより、いわゆるドレインフィールドプレート電極となる。
【００７０】
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ソース電極及びゲート電極に比してドレイン電極に大きな電圧が印加される場合がある。本実施形態では、フィールドプレート電極１３を設けることにより、大きな電圧印加で発生する電界をフィールドプレート電極１３で緩和することができる。
【００７１】
しかる後、ソース電極５、ドレイン電極６、ゲート電極８の電気的接続、ソース電極５、ドレイン電極６、ゲート電極８の各パッドの形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００７２】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体とゲート電極との間にゲート絶縁膜が配されたＭＩＳ型の構成を採る。ここで、化合物半導体積層構造２とゲート電極８との間に、ゲート電極８と位置整合する挿入金属層４を介してゲート絶縁膜７が配されている。挿入金属層４がない構成では、ゲート絶縁膜中に又は化合物半導体積層構造とゲート絶縁膜との界面に、不要な電荷が発生する懸念がある。これに対して本例の構成では、挿入金属層４の存在により、上記の電荷発生の懸念がなくなり、デバイスの信頼性が向上する。
【００７３】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、更に、化合物半導体とフィールドプレート電極との間に絶縁膜が配されたＭＩＳ型の構成を採る。ここで、化合物半導体積層構造２とフィールドプレート電極１３との間に、フィールドプレート電極１３と位置整合する挿入金属層１１を介して絶縁膜（ゲート絶縁膜７）が配されている。挿入金属層１１がない構成では、絶縁膜中に又は化合物半導体積層構造と絶縁膜との界面に、不要な電荷が発生する懸念がある。これに対して本例の構成では、挿入金属層１１の存在により、上記の電荷発生の懸念がない。そのため、このような不要な電荷発生を惹起することなく、ドレイン電極への大きな電圧印加で発生する電界をフィールドプレート電極１３で緩和し、デバイスの信頼性が大幅に向上する。
【００７４】
また、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、化合物半導体積層構造２においてｐ型キャップ層２ｅがゲート電極８の下方に位置整合する部位のみに設けられており、非動作時にはｐ型キャップ層２ｅの下方のみで２ＤＥＧが殆ど存在しない。この構成により、所期のノーマリオフ動作が実現する。即ち、ゲート電圧のオフ時にはチャネルには２ＤＥＧがなくノーマリオフとなり、ゲート電圧のオン時にはチャネルに所期の２ＤＥＧが生成されて駆動する。
【００７５】
ここで、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの特性について調べた実験について説明する。本例の比較例として、各挿入金属層を有しないＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。
【００７６】
ドレイン−ソース間に電圧Ｖｄｓを印加し続け、破壊が起こるまでの時間（オフストレス試験）について調べた。ここでは、温度２００℃でＶｄｓを６００Ｖ、ゲート−ソース間電圧Ｖｇｓを０Ｖとした。実験結果を図１２に示す。この結果から、本例では、比較例に比して破壊までの時間が増加し、デバイスの信頼性が向上することが確認された。
【００７７】
以上説明したように、本例によれば、化合物半導体積層構造２とゲート電極８との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７８】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１３は、ＰＦＣ回路を示す結線図である。
【００７９】
ＰＦＣ回路２０は、スイッチ素子（トランジスタ）２１と、ダイオード２２と、チョークコイル２３と、コンデンサ２４，２５と、ダイオードブリッジ２６と、交流電源（ＡＣ）２７とを備えて構成される。スイッチ素子２１に、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。
【００８０】
ＰＦＣ回路２０では、スイッチ素子２１のドレイン電極と、ダイオード２２のアノード端子及びチョークコイル２３の一端子とが接続される。スイッチ素子２１のソース電極と、コンデンサ２４の一端子及びコンデンサ２５の一端子とが接続される。コンデンサ２４の他端子とチョークコイル２３の他端子とが接続される。コンデンサ２５の他端子とダイオード２２のカソード端子とが接続される。コンデンサ２４の両端子間には、ダイオードブリッジ２６を介してＡＣ２７が接続される。コンデンサ２５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子２１には不図示のＰＦＣコントローラが接続される。
【００８１】
本実施形態では、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路２０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
【００８２】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１４は、第４の実施形態による電源装置の概略構成を示す結線図である。
【００８３】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、第３の実施形態によるＰＦＣ回路２０と、ＰＦＣ回路２０のコンデンサ２５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路３０とを有している。フルブリッジインバータ回路３０は、複数（ここでは４つ）のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄを備えて構成される。
二次側回路３２は、複数（ここでは３つ）のスイッチ素子３５ａ，３５ｂ，３５ｃを備えて構成される。
【００８４】
本実施形態では、一次側回路３１を構成するＰＦＣ回路が第３の実施形態によるＰＦＣ回路２０であると共に、フルブリッジインバータ回路３０のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄが、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチ素子３５ａ，３５ｂ，３５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００８５】
本実施形態では、第３の実施形態によるＰＦＣ回路２０と、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとを、高圧回路である一次側回路３１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００８６】
（第５の実施形態）
本実施形態では、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１５は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
【００８７】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１５では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００８８】
本実施形態では、第１及び第２の実施形態、変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００８９】
（他の実施形態）
第１及び第２の実施形態、変形例では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００９０】
・その他の装置例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１及び第２の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型キャップ層がｐ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００９１】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、化合物半導体とゲート電極との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９２】
・その他の装置例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１及び第２の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型キャップ層がｐ−ＧａＮで形成される。
【００９３】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、化合物半導体とゲート電極との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９４】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００９５】
（付記１）半導体層と、
前記半導体層の表面と接触する第１の導電層と、
前記第１の導電層上に形成された絶縁膜と、
前記第１の導電層の上方で前記絶縁膜を介して形成された第２の導電層と
を含むことを特徴とする半導体装置。
【００９６】
（付記２）前記半導体層は、その上層部分にその他の部分と逆極性のキャップ半導体層を有することを特徴とすることを特徴とする付記１に記載の半導体装置。
【００９７】
（付記３）前記第１の導電層は、前記キャップ半導体層上に形成されていることを特徴とする付記２に記載の半導体装置。
【００９８】
（付記４）前記第１の導電層は、Ｔｉ，Ｎｉ，Ｐｄから選ばれた少なくとも１種を材料として含んで形成されることを特徴とする付記３に記載の半導体装置。
【００９９】
（付記５）前記第１の導電層は、ゲート電極であることを特徴とする付記３又は４に記載の半導体装置。
【０１００】
（付記６）前記第１の導電層は、Ｔａ，Ａｌから選ばれた少なくとも１種を材料として含んで形成されることを特徴とする付記１又は２に記載の半導体装置。
【０１０１】
（付記７）前記第１の導電層は、フィールドプレート電極であることを特徴とする付記６に記載の半導体装置。
【０１０２】
（付記８）ソース電極及びドレイン電極を更に含み、
前記第１の導電層は前記ドレイン電極と電気的に接続されていることを特徴とする付記７に記載の半導体装置。
【０１０３】
（付記９）半導体層を形成する工程と、
半導体層の表面と接触する第１の導電層を形成する工程と、
前記第１の導電層上に絶縁膜を形成する工程と、
前記絶縁膜上の前記第１の導電層の上方に位置整合する部位に第２の導電層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１０４】
（付記１０）前記半導体層は、その上層部分にその他の部分と逆極性のキャップ半導体層を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１０５】
（付記１１）前記第１の導電層を形成する工程において、前記キャップ半導体層を前記第１の導電層と同一形状に加工することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１０６】
（付記１２）前記第１の導電層は、Ｔｉ，Ｎｉ，Ｐｄから選ばれた少なくとも１種を材料として含んで形成されることを特徴とする付記１１に記載の半導体装置の製造方法。
【０１０７】
（付記１３）前記第１の導電層は、ゲート電極であることを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
【０１０８】
（付記１４）前記第１の導電層は、Ｔａ，Ａｌから選ばれた少なくとも１種を材料として含んで形成されることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【０１０９】
（付記１５）前記第１の導電層は、フィールドプレート電極であることを特徴とする付記１４に記載の半導体装置の製造方法。
【０１１０】
（付記１６）前記第１の導電層を形成する工程において、前記第１の導電層をドレイン電極と一体に形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１１１】
（付記１７）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の表面と接触する第１の導電層と、
前記第１の導電層上に形成された絶縁膜と、
前記第１の導電層の上方で前記絶縁膜を介して形成された第２の導電層と
を含むことを特徴とする電源装置。
【０１１２】
（付記１８）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の表面と接触する第１の導電層と、
前記第１の導電層上に形成された絶縁膜と、
前記第１の導電層の上方で前記絶縁膜を介して形成された第２の導電層と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【０１１３】
１  Ｓｉ基板
２  化合物半導体積層構造
２ａ  バッファ層
２ｂ  電子走行層
２ｃ  中間層
２ｄ  電子供給層
２ｅ  ｐ型キャップ層
３  素子分離構造
４，１１  挿入金属層
５  ソース電極
６  ドレイン電極
７  ゲート絶縁膜
７ａ，７ｂ  開口
８  ゲート電極
１０Ａ，１０Ｂ  レジストマスク
１０Ａａ  開口
１２，１３  フィールドプレート電極
２０  ＰＦＣ回路
２１，３４ａ，３４ｂ，３４ｃ，３４ｄ，３５ａ，３５ｂ，３５ｃ  スイッチ素子
２２  ダイオード
２３  チョークコイル
２４，２５  コンデンサ
２６  ダイオードブリッジ
３０  フルブリッジインバータ回路
３１  一次側回路
３２  二次側回路
３３  トランス
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
１００  ＨＥＭＴチップ
１０１  トランジスタ領域
１０２  ドレインパッド
１０３  ゲートパッド
１０４  ソースパッド
１１１  ダイアタッチ剤
１１２  リードフレーム
１１２ａ  ドレインリード
１１２ｂ  ゲートリード
１１２ｃ  ソースリード
１１３  Ａｌワイヤ
１１４  モールド樹脂
【図１】
0006014984.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006014984.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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