(57)【特許請求の範囲】
【請求項１】
半導体基板の一部が薄肉化されて受圧部となる、平面視で矩形状のダイヤフラム部と、前記ダイヤフラム部に形成された第１，第２，第３，第４のピエゾ抵抗素子と、絶縁体薄膜層を介して前記第１，第２，第３，第４のピエゾ抵抗素子のそれぞれの上に形成され、導電性を有し、平面視で矩形状の第１，第２，第３，第４のシールド薄膜層と、を有し、前記第１，第２，第３，第４のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、
前記ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続され、
前記第１，第２，第３，第４のシールド薄膜層は、平面視で、前記半導体基板の領域におけるダイヤフラム部の領域にのみ形成され、
前記第１，第２，第３，第４のピエゾ抵抗素子は、平面視で、前記半導体基板の領域におけるダイヤフラム部の領域にのみ形成され、
前記第１，第２，第３，第４のピエゾ抵抗素子は、前記ダイヤフラム部の各辺の中央部の近傍にそれぞれ配置され、
前記第１，第２，第３，第４のピエゾ抵抗素子の両端に接続された拡散配線は、それぞれ、前記ダイヤフラム部の同じ辺と交差して、ダイヤフラム部の領域外へと延設されている
ことを特徴とする半導体圧力センサ。
【請求項２】
前記ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、前記ホイートストンブリッジ回路の高位電源に接続され、前記ホイートストンブリッジ回路の低位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、前記ホイートストンブリッジ回路の高位電源電位と低位電源電位との間の中間電位が与えられている
ことを特徴とする請求項１に記載の半導体圧力センサ。
【請求項３】
前記中間電位は、前記ホイートストンブリッジ回路の一方の出力端子で得られた電位からなる
ことを特徴とする請求項２に記載の半導体圧力センサ。
【請求項４】
前記中間電位は、前記ホイートストンブリッジ回路の高位電源と低位電源との間に直列接続された抵抗の直列接続点で得られた電位からなる
ことを特徴とする請求項２に記載の半導体圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤフラム上に形成されたピエゾ抵抗素子により構成されるホイートストンブリッジ回路を利用してダイヤフラムに加えられた圧力を検出する半導体圧力センサに関する。
【背景技術】
【０００２】
従来より、ダイヤフラム部表面の離間した複数位置にピエゾ抵抗素子（ひずみゲージ抵抗素子）を配置し、このピエゾ抵抗素子によりホイートストンブリッジ回路を構成することにより、圧力を受けた際にダイヤフラム部に生じる撓みをピエゾ抵抗素子の抵抗値の変化に伴う印加バイアスに対するホイートストンブリッジ回路の出力電圧の変化として検出する半導体圧力センサが知られている。
【０００３】
このような半導体圧力センサでは、ホイートストンブリッジ回路に電源を投入した際にオフセット電圧（センサに圧力が印加されていない時のホイートストンブリッジ回路の出力電圧値）が変動する現象が起きる。
【０００４】
この現象が起きる原因として、センサ表面上に存在する可動イオンが電源投入後にピエゾ抵抗素子表面を移動することによりピエゾ抵抗素子の抵抗値が変化することが考えられる。このような背景から、絶縁膜を介してピエゾ抵抗素子表面上に導電体膜（シールド薄膜）を形成し、この導電体膜に所定の電位を与えることにより、いわゆる電気シールドを設けてこの可動イオンによるピエゾ抵抗素子の抵抗値の変化を抑制する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公平２−４１１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、各ひずみゲージ抵抗素子に対応した各シールド薄膜（シールド金属膜）は、そのシールド電位がホイートストンブリッジ回路の最高電位、中間電位、最低電位のうちの任意に選択できる構成を採用している。すなわち、すべてのシールド薄膜が上記いずれか１つの電位に共通に固定されていた。
【０００７】
一方、ホイートストンブリッジ回路の最高電位側に接続されたひずみゲージ抵抗素子と、最低電位側に接続されたひずみゲージ抵抗素子とは、抵抗の両端に生じる電位差、すなわち抵抗自体の電位が異なる。このため、すべてのシールド薄膜が同一の電位に固定されていると、最高電位側に接続されたひずみゲージ抵抗素子とシールド薄膜との間の電位差と、最低電位側に接続されたひずみゲージ抵抗素子とシールド薄膜との間の電位差とでは、相違することになる。これにより、ひずみゲージ抵抗素子がシールド薄膜から受ける電気的な影響の度合いが異なり、ひずみゲージ抵抗素子の抵抗値や温度特性にばらつきが生じ、オフセット電圧やオフセットドリフトが悪化するといった不具合を招いていた。
【０００８】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ピエゾ抵抗素子で構成されるホイートストンブリッジ回路のオフセット電圧ならびにオフセットドリフトを改善した半導体圧力センサを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、半導体基板の一部が薄肉化されて受圧部となる、平面視で矩形状のダイヤフラム部と、前記ダイヤフラム部に形成された第１，第２，第３，第４のピエゾ抵抗素子と、絶縁体薄膜層を介して前記第１，第２，第３，第４のピエゾ抵抗素子のそれぞれの上に形成され、導電性を有し、平面視で矩形状の第１，第２，第３，第４のシールド薄膜層と、を有し、前記第１，第２，第３，第４のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、前記ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に接続された各ピエゾ抵抗素子上に形成された前記シールド薄膜層は、互いに電気的に接続され、前記第１，第２，第３，第４のシールド薄膜層は、平面視で、前記半導体基板の領域におけるダイヤフラム部の領域にのみ形成され、前記第１，第２，第３，第４のピエゾ抵抗素子は、平面視で、前記半導体基板の領域におけるダイヤフラム部の領域にのみ形成され、前記第１，第２，第３，第４のピエゾ抵抗素子は、前記ダイヤフラム部の各辺の中央部の近傍にそれぞれ配置され、前記第１，第２，第３，第４のピエゾ抵抗素子の両端に接続された拡散配線は、それぞれ、前記ダイヤフラム部の同じ辺と交差して、ダイヤフラム部の領域外へと延設されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ホイートストンブリッジ回路の高位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層は互いに電気的に接続され、低位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層は互いに電気的に接続される。これにより、高位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層と、低位電源に接続された各ピエゾ抵抗素子上に形成されたシールド薄膜層とは異なる電位に固定することが可能となる。この結果、各ピエゾ抵抗素子は、シールド薄膜層から受ける電気的な影響の度合いを概ね同程度にすることが可能となり、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体圧力センサの構成を示す図である。
【図２】半導体圧力センサのピエゾ抵抗素子が形成された部分の構成を示す図である。
【図３】ピエゾ抵抗素子で構成されたホイートストンブリッジ回路の構成を示す図である。
【図４】本発明の実施形態２に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。
【図５】本発明の実施形態３に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１３】
（実施形態１）
図１は本発明の実施形態１に係る半導体圧力センサの構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線に沿った断面図である。図１において、本発明の実施形態１となる半導体圧力センサ１１は、図１（ａ），（ｂ）に示すように、矩形形状の薄肉化されたダイヤフラム部１２が形成された、例えば単結晶のシリコン基板からなる半導体基板１３と、ダイヤフラム部１２の各辺内側の半導体基板１３の表面領域に形成されたピエゾ抵抗素子Ｒ１〜Ｒ４とを備える。
【００１４】
ピエゾ抵抗素子Ｒ１とピエゾ抵抗素子Ｒ２のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ１の他端は、ホイートストンブリッジ回路に印加するバイアス電圧を供給する高位電源Ｖｄｄに接続されている。ピエゾ抵抗素子Ｒ２の他端は、低位電源となる接地電位（グランド電位）ＧＮＤに接続されている。
【００１５】
ピエゾ抵抗素子Ｒ３とピエゾ抵抗素子Ｒ４のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ３の他端は、高位電源Ｖｄｄに接続されている。ピエゾ抵抗素子Ｒ４の他端は、接地電位ＧＮＤに接続されている。
【００１６】
図２（ａ）は各ピエゾ抵抗素子Ｒ１〜Ｒ４が形成された部分（図１（ａ）の符号ａで示す部分）を拡大した平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿った断面図である。図２において、ダイヤフラム部１２の半導体基板１３には、その表層部に例えば不純物を低濃度に選択的に拡散させて各ピエゾ抵抗素子Ｒ１〜Ｒ４が形成されている。各ピエゾ抵抗素子Ｒ１〜Ｒ４の上部には、例えば酸化膜などの絶縁体薄膜層２１を介してそれぞれ独立して個別に導電性のシールド薄膜層２２が形成されている。このシールド薄膜層２２は、絶縁体薄膜層２１によって各ピエゾ抵抗素子Ｒ１〜Ｒ４と絶縁されている。シールド薄膜層２２は、ダイヤフラム部１２と線膨張係数が近い例えば多結晶シリコンなどで構成される。
【００１７】
各ピエゾ抵抗素子Ｒ１〜Ｒ４に対応した各シールド薄膜層２２は、予め設定した所定の電位、例えば高位電源Ｖｄｄや高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位を与えることで、電気シールドとして機能する。
【００１８】
このような構成を有する半導体圧力センサ１１では、ピエゾ抵抗素子Ｒ１〜Ｒ４は図３に示すようなホイートストンブリッジ回路を構成している。ピエゾ抵抗素子Ｒ１は、その一端が高位電源Ｖｄｄに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ２は、その一端が接地電位ＧＮＤに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ３は、その一端が高位電源Ｖｄｄに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ４は、その一端が接地電位ＧＮＤに接続され、他端がホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。
【００１９】
また、ピエゾ抵抗素子Ｒ１上に形成されたシールド薄膜層２２と、ピエゾ抵抗素子Ｒ３上に形成されたシールド薄膜層２２とは、拡散層もしくは金属などで構成された配線３１により電気的に接続され、両者を予め設定した同一の電位に固定することが可能に構成されている。ピエゾ抵抗素子Ｒ２上に形成されたシールド薄膜層２２と、ピエゾ抵抗素子Ｒ４上に形成されたシールド薄膜層２２とは、拡散層もしくは金属などで構成された配線３２により電気的に接続され、両者を予め設定した同一の電位に固定することが可能に構成されている。したがって、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成されたシールド薄膜層２２に与えられる電位と、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成されたシールド薄膜層２２に与えられる電位とが、異なる電位に設定できるように構成されている。なお、シールド薄膜層２２に与える電位は、ピエゾ抵抗素子Ｒ１〜Ｒ４が受ける電気的な影響の度合いが概ね同程度になるように実機による実験などによって定めることができる。  
このような構成を有する半導体圧力センサ１１では、ダイヤフラム部１２の一方の表面に圧力が加わると、ダイヤフラム部１２の上面と下面との間に差圧が生じることによってダイヤフラム部１２に撓みが生じ、この撓みによってピエゾ抵抗素子Ｒ１〜Ｒ４を形成する結晶が歪んで抵抗値が変化する。そして、ピエゾ抵抗素子Ｒ１〜Ｒ４の抵抗値の変化をホイートストンブリッジ回路を利用して高位電源Ｖｄｄに対する電圧変化として出力端子Ｖｏｕｔ１，Ｖｏｕｔ２から検出する。これにより、半導体圧力センサ１１に印加された圧力を電気信号に変換して取り出し、取り出した電気信号に基づいて圧力を検出する。
【００２０】
このように、上記実施形態１では、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成されたシールド薄膜層２２に与えられる電位と、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成されたシールド薄膜層２２に与えられる電位とを、異なる電位に設定することが可能である。これにより、それぞれの電位を適切に設定することが可能となり、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、対応したシールド薄膜層２２から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
【００２１】
（実施形態２）
図４は本発明の実施形態２に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。
【００２２】
この実施形態２の特徴とするところは、先の実施形態１と対比して、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２を高位電源Ｖｄｄに共通接続し、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２を出力端子Ｖｏｕｔ１に共通接続したことにある。
【００２３】
このような特徴を備えたことで、この実施形態２では、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２に高位電源電位を与えて両者を同一電位に固定することができる。かつ、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２に出力端子Ｖｏｕｔ１に出力される電位、すなわち高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位を与えて、両者を同一電位に固定することができる。これにより、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、対応したシールド薄膜層２２から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
【００２４】
（実施形態３）
図５は本発明の実施形態３に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。
【００２５】
この実施形態３の特徴とするところは、先の実施形態２と対比して、出力端子Ｖｏｕｔ１で得られる中間電位に代えて、抵抗ｒ１，ｒ２によって得られる中間電位を接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２に与えたことにある。なお、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２は、先の実施形態２と同様に高位電源Ｖｄｄに接続されて、高位電源電位が与えられている。
【００２６】
抵抗ｒ１と抵抗ｒ２とは、高位電源Ｖｄｄと接地電位ＧＮＤとの間で直列接続され、その直列接続点Ｓ１は、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成されたシールド薄膜層２２に接続されている。抵抗ｒ１、ｒ２の抵抗値は、それぞれ個別に独立して設定され、直列接続点Ｓ１で得られる電位は、高位電源Ｖｄｄと接地電位ＧＮＤとの間の任意の中間電位に設定される。この中間電位は、ピエゾ抵抗素子Ｒ１〜Ｒ４が受ける電気的な影響の度合いが概ね同程度になるように実機による実験などによって定めることができる。  
このような特徴を備えたことで、この実施形態３では、高位電源Ｖｄｄ側に接続されたピエゾ抵抗素子Ｒ１，Ｒ３上に形成された各シールド薄膜層２２に高位電源電位を与えて両者を同一電位に固定することができる。かつ、接地電位ＧＮＤ側に接続されたピエゾ抵抗素子Ｒ２，Ｒ４上に形成された各シールド薄膜層２２に、高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位を与えて、両者を同一電位に固定することができる。これにより、各ピエゾ抵抗素子Ｒ１〜Ｒ４は、対応したシールド薄膜層２２から受ける電気的な影響の度合いを概ね同程度にすることが可能となる。この結果、ホイートストンブリッジ回路のオフセット電圧、ならびにオフセットドリフトを改善することができる。
【符号の説明】
【００２７】
１１…半導体圧力センサ
１２…ダイヤフラム部
１３…半導体基板
２１…絶縁体薄膜層
２２…シールド薄膜層
３１，３２…配線
Ｒ１〜Ｒ４…ピエゾ抵抗素子
ｒ１，ｒ２…抵抗
【図１】
0005853169.tif 000002
【図２】
0005853169.tif 000003
【図３】
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【図４】
0005853169.tif 000005
【図５】
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