(57)【特許請求の範囲】
【請求項１】
基板の第１の領域の上方に、ソース電極及びドレイン電極を有し、
前記基板の第２の領域の上方、前記ソース電極の上方、及び、前記ドレイン電極の上方に、酸化物半導体膜を有し、
前記酸化物半導体膜の上方に、ゲート絶縁膜を有し、
前記第２の領域において、前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なる領域を有するゲート電極を有し、
前記第１の領域において、前記ゲート絶縁膜を介して、前記ソース電極又は前記ドレイン電極と重なる領域を有する導電膜を有する半導体装置であって、
絶縁膜を有し、
前記絶縁膜は、凹部を有し、
前記第２の領域は、前記凹部と重なり、
前記酸化物半導体膜は、
前記凹部の側面に沿って形成され、前記凹部の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記凹部の底面に沿って形成され、前記凹部の底面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ソース電極の側面に沿って形成され、前記ソース電極の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ソース電極の上面に沿って形成され、前記ソース電極の上面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ドレイン電極の側面に沿って形成され、前記ドレイン電極の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ドレイン電極の上面に沿って形成され、前記ドレイン電極の上面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、を有し、
前記絶縁膜と前記ゲート絶縁膜とは、昇温脱離ガス分光法分析において、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上であることを特徴とする半導体装置。
【請求項２】
基板の第１の領域の上方に、ソース電極及びドレイン電極を有し、
前記基板の第２の領域の上方、前記ソース電極の上方、及び、前記ドレイン電極の上方に、酸化物半導体膜を有し、
前記酸化物半導体膜の上方に、ゲート絶縁膜を有し、
前記第２の領域において、前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なる領域を有するゲート電極を有し、
前記基板の第３の領域において、前記ゲート絶縁膜を介して、前記ソース電極又は前記ドレイン電極と重なる領域を有する導電膜を有する半導体装置であって、
絶縁膜を有し、
前記絶縁膜は、第１の凹部と、第２の凹部と、を有し、
前記第２の領域は、前記第１の凹部と重なり、
前記酸化物半導体膜は、
前記第１の凹部の側面に沿って形成され、前記第１の凹部の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記第１の凹部の底面に沿って形成され、前記第１の凹部の底面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ソース電極の側面に沿って形成され、前記ソース電極の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ソース電極の上面に沿って形成され、前記ソース電極の上面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ドレイン電極の側面に沿って形成され、前記ドレイン電極の側面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、
前記ドレイン電極の上面に沿って形成され、前記ドレイン電極の上面に垂直な方向に沿ってｃ軸が配向した結晶を有する領域と、を有し、
前記第３の領域は、前記第２の凹部と重なり、
前記ソース電極又は前記ドレイン電極は、
前記第２の凹部の側面に沿って形成された領域と、
前記第２の凹部の底面に沿って形成された領域と、を有し、
前記絶縁膜と前記ゲート絶縁膜とは、昇温脱離ガス分光法分析において、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上であることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記酸化物半導体膜の膜厚は、前記凹部の深さよりも小さいことを特徴とする半導体装置。
【請求項４】
請求項２において、
前記酸化物半導体膜の膜厚は、前記第１の凹部の深さよりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の集積化が容易であり、かつ安価に製造できる利点を有する。
【０００３】
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー現象によるリーク電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることがある。パンチスルー電流を防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソースと基板間またはドレインと基板間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
【０００４】
このような問題に対して、メモリセルを構成するトランジスタを溝部に沿って形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効上のチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝部を形成し、その溝部の壁面に沿ってゲート絶縁膜を形成し、さらにその溝部にゲート電極を埋め込んだ構造である（非特許文献１参照。）。
【０００５】
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるため実効上のチャネル長が長くなっている。このため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
【０００６】
また、ＤＲＡＭは、キャパシタに蓄積した電荷がトランジスタのオフ電流によってリークしてしまうため、必要な電荷が失われる前に充電し直す（リフレッシュする）必要があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ｋｉｎａｍ  Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−５０ｎｍ  ＤＲＡＭ  ａｎｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，  ２００５．  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、ｐｐ．  ３３３  −  ３３６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【０００９】
そこで、半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、消費電力の小さい半導体記憶装置を提供することを課題の一とする。
【００１０】
また、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、溝部の設けられた絶縁膜と、溝部を挟んで離間した一対の電極と、溝部の側面および底面と接し、溝部の深さよりも厚さの薄い、一対の電極と接する酸化物半導体膜と、酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有するトランジスタと、一対の電極の一方と接続し、一対の電極と同一層かつ同一材料である第１の容量電極と、ゲート絶縁膜と同一層かつ同一材料である誘電体膜を介して、第１の容量電極と重畳するゲート電極と同一層かつ同一材料である第２の容量電極と、を有するキャパシタと、から構成される半導体記憶装置である。
【００１２】
本明細書において、「第１の膜と第２の膜が同一層かつ同一材料である」という場合、第１の膜を延長した先が第２の膜であってもよいし、第１の膜と第２の膜が分離されていてもよい。
【００１３】
トランジスタのチャネル領域を形成する酸化物半導体膜が溝部に沿う形状をとることにより、見かけ上のチャネル長である上面から見た一対の電極間距離に対して、実効上のチャネル長を長くすることができるため、トランジスタのサイズを縮小した際でも短チャネル効果の影響を低減することができる。
【００１４】
本発明の一態様は、絶縁膜と、絶縁膜上に設けられた、該絶縁膜と上面形状が概略一致する一対の電極と、一対の電極と接する酸化物半導体膜と、酸化物半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有するトランジスタと、キャパシタと、を有する半導体記憶装置である。
【００１５】
本明細書において、「上面形状が概略一致する」とは、一の膜の上端部と他の膜の下端部が一致する場合、一の膜の一側面が他の膜の一側面に対し内側にえぐれている場合および各層の一側面のテーパー形状がそれぞれ異なる場合を含めて、上面から見た膜と膜との側面の輪郭が概略一致することを指す。
【００１６】
トランジスタにおいて、一対の電極と絶縁膜との上面形状が概略一致する形状とし、かつチャネル領域を形成する酸化物半導体膜を一対の電極および絶縁膜の側面と接する構造とする。そうすることで、見かけ上のチャネル長である上面から見た一対の電極間距離に対して、実効上のチャネル長を長くすることができるため、トランジスタのサイズを縮小した際でも短チャネル効果の影響を低減することができる。
【００１７】
ここで、一対の電極と絶縁膜とは加工のためのマスクを共通して用いることができる、または一対の電極をマスクに絶縁膜を加工することができるため、フォトリソグラフィ工程数を増加させる必要がない。
【００１８】
本発明の一態様は、キャパシタを溝部に沿った形状に作製する半導体記憶装置である。
【００１９】
キャパシタを溝部に沿って作製するためには、トランジスタの形成領域に設けられる溝部と同様の溝部をキャパシタの形成領域にも形成すればよい。両溝部は、同一工程によって設けることが可能である。
【００２０】
キャパシタを溝部に沿った形状に作製することによって、さらに半導体記憶装置の集積度を高めることができる。
【００２１】
なお、トランジスタのチャネル領域に酸化物半導体膜を用いることで、トランジスタのオフ電流を低減することができる。ここで、オフ電流とは、トランジスタのゲート電極およびソース電極間に電圧を印加しない状態において、ソース電極およびドレイン電極間を移動する電荷に応じた電流をいう。
【００２２】
酸化物半導体膜として、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップを前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す材料に置き換えて適用しても構わない。
【００２３】
また、酸化物半導体膜は、間接的または直接的にキャリアを生成する不純物（水素、アルカリ金属、アルカリ土類金属、希ガス、窒素、リンおよびボロンなど）が極少なくなるよう高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸化物半導体膜中の不純物および酸素欠損を低減することによって、酸化物半導体膜中におけるキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
【００２４】
このように、オフ電流の小さいトランジスタを設けることによって、ＤＲＡＭのキャパシタに蓄積される電荷の保持特性を向上させることができ、結果、リフレッシュ動作を低減し、かつキャパシタの面積を小さくすることが可能となる。
【発明の効果】
【００２５】
半導体記憶装置におけるデータ保持のためのリフレッシュ動作の回数を低減し、消費電力の小さい半導体記憶装置を提供する。
【００２６】
また、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供する。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様である半導体記憶装置の例を示す上面図および断面図。
【図２】本発明の一態様である半導体記憶装置の例を示す上面図および断面図。
【図３】本発明の一態様である半導体記憶装置の例を示す上面図および断面図。
【図４】本発明の一態様である半導体記憶装置の例を示す上面図および断面図。
【図５】本発明の一態様である半導体記憶装置の例を示す上面図および断面図。
【図６】本発明の一態様である半導体記憶装置の例を示す回路図。
【図７】本発明の一態様である半導体記憶装置の例を示す回路図および電気特性を示す図。
【図８】本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。
【図９】本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。
【図１０】本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。
【図１１】本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。
【図１２】本発明の一態様である電子機器の例を示す斜視図。
【図１３】本発明の一態様である半導体記憶装置の作製方法の例を示す断面図。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２９】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３０】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００３１】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００３２】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３３】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「トランジスタＴｒ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「トランジスタＴｒ１」、「ビット線ＢＬ」、あるいは、単に「トランジスタ」、「ビット線」というように表記することもある。
【００３４】
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置を構成するトランジスタについて説明する。
【００３５】
図１（Ａ）はトランジスタ１１５０の上面図である。図１（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂ、および一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄを、それぞれ図１（Ｂ）および図１（Ｃ）に示す。
【００３６】
トランジスタ１１５０は、絶縁表面を有する基板１１００上の一対の電極１１１６、および一対の電極１１１６下にあり一対の電極１１１６と上面形状が概略一致する絶縁膜１１０３と、一対の電極１１１６、ならびに絶縁膜１１０３の側面および基板１１００の表面と接する酸化物半導体膜１１０６と、酸化物半導体膜１１０６を覆うゲート絶縁膜１１１２と、ゲート絶縁膜１１１２を介して酸化物半導体膜１１０６上に設けられたゲート電極１１０４と、を有する。
【００３７】
なお、絶縁膜１１０３は、絶縁膜１１０３が形成する溝部の側面と一対の電極１１１６の側面とが上面から見て概略一致（すなわち、絶縁膜１１０３が形成する溝部の側面が一対の電極１１１６の側面に対して同一の広がりを持っている）していればよく、基板１１００を露出する構造に限定されない。そのため、酸化物半導体膜１１０６は、基板１１００の表面と接している構造に限定されず、例えば、絶縁膜１１０３が形成する溝部の側面および底面と接している構造としてもよい。
【００３８】
トランジスタ１１５０は、絶縁膜１１０３が形成する溝部が設けられることで、上面から見た一対の電極１１１６間距離である見かけ上のチャネル長（図１（Ａ）参照。）に対して、酸化物半導体膜１１０６により形成されるチャネル領域の長さ（実効上のチャネル長、図１（Ｂ）参照。）を、長くすることが可能となる。例えば、上面からみた一対の電極１１１６間距離よりも絶縁膜１１０３の厚さが大きくなるように絶縁膜１１０３の厚さを選択することにより、見かけ上のチャネル長に対して、実効上のチャネル長を３倍以上にすることができる。見かけ上のチャネル長に対して、実効上のチャネル長を長くするためには、少なくとも絶縁膜１１０３よりも薄く酸化物半導体膜１１０６を設ける必要がある。
【００３９】
例えば、見かけ上のチャネル長を１５ｎｍ以上１００ｎｍ以下とする。そのとき、絶縁膜１１０３が形成する溝部の深さは７．５ｎｍ以上２００ｎｍ以下とすればよい。
【００４０】
基板１１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１１００として用いてもよい。
【００４１】
また、基板１１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００４２】
ゲート電極１１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、ゲート電極１１０４として酸化物を用いる場合は、５×１０１９ｃｍ−３以上２０ａｔｏｍｉｃ％以下、好ましくは１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含んでもよい。例えば、１×１０２０ｃｍ−３以上７ａｔｏｍｉｃ％以下の窒素を含み、かつＩｎ、ＧａおよびＺｎを含む酸化物膜を用いるとよい。酸化物膜をゲート電極１１０４に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体の抵抗を低減するために、シート抵抗が１０Ω／ｓｑ以下の低抵抗膜を積層して設けると好ましい。なお、単位がｃｍ−３の濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によって定量化でき、単位がａｔｏｍｉｃ％の濃度はＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって定量化できる。
【００４３】
酸化物半導体膜１１０６は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法または蒸着法などを用い、例えば、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた二種以上を含む材料を用いればよい。
【００４４】
酸化物半導体膜１１０６として、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜１１０６の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜１１０６の酸素欠損に起因するキャリアの生成を抑制することができる。
【００４５】
なお、一例として、酸化物半導体膜１１０６としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００４６】
酸化物半導体膜１１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００４７】
酸化物半導体膜１１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００４８】
酸化物半導体膜１１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１１０６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００４９】
酸化物半導体膜１１０６中の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下とする。
【００５０】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００５１】
以上に示した酸化物半導体膜１１０６をトランジスタのチャネル領域に用いることでトランジスタのオフ電流を小さくできる。
【００５２】
酸化物半導体膜１１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００５３】
好ましくは、酸化物半導体膜１１０６は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００５４】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００５５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５６】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５９】
絶縁膜１１０３およびゲート絶縁膜１１１２は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、プラズマＣＶＤ法、スパッタリング法などで形成すればよい。
【００６０】
絶縁膜１１０３およびゲート絶縁膜１１１２は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１１０６および酸化物半導体膜１１０６の界面近傍に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００６１】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。
【００６２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００６３】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子密度を有する試料の、スペクトルの積分値に対する原子密度の割合である。
【００６４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６５】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （数式１）
【００６６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００６７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００６９】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００７０】
絶縁膜１１０３およびゲート絶縁膜１１１２から酸化物半導体膜１１０６に酸素が供給されることで、酸化物半導体膜１１０６と絶縁膜１１０３との界面準位、または酸化物半導体膜１１０６とゲート絶縁膜１１１２との界面準位を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１１０６と絶縁膜１１０３との界面、または酸化物半導体膜１１０６とゲート絶縁膜１１１２との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００７１】
さらに、酸化物半導体膜１１０６の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。絶縁膜１１０３およびゲート絶縁膜１１１２から酸化物半導体膜１１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００７２】
一対の電極１１１６は、ゲート電極１１０４で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【００７３】
以上のようにして得られたトランジスタ１１５０は、酸化物半導体膜１１０６を用いることにより、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下とすることができるため、キャパシタに蓄積された電荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。そのため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減させた半導体記憶装置を提供することができる。また、トランジスタ１１５０は、動作頻度が低くなるため電気特性の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
【００７４】
本実施の形態に示すトランジスタ１１５０を作製する方法の一例について、図１３を用いて説明する。
【００７５】
まず、基板１１００上に絶縁膜１１８３を成膜する。次に、導電膜１１８４を成膜する（図１３（Ａ）参照。）。なお、絶縁膜１１８３および導電膜１１８４を大気に暴露することなく連続で成膜してもよい。このようにすることで、各層の界面の清浄度を高め、かつ不純物（水素、アルカリ金属、アルカリ土類金属、窒素、リンおよびボロンなど）の混入を低減することができて好ましい。
【００７６】
次に、フォトリソグラフィ工程などを適用して導電膜１１８４上にレジストマスクを形成する。該レジストマスクを用いて、導電膜１１８４および絶縁膜１１８３を加工し、上面形状が概略一致する一対の電極１１１６および絶縁膜１１０３を形成する（図１３（Ｂ）参照。）。このとき、同じレジストマスクを用いて導電膜１１８４および絶縁膜１１８３を加工し、一対の電極１１１６および絶縁膜１１０３を形成しても構わないし、一対の電極１１１６を形成した後、レジストマスクを除去し、一対の電極１１１６をマスクに用いて絶縁膜１１８３を加工し、絶縁膜１１０３を形成しても構わない。このように、一対の電極１１１６および絶縁膜１１０３の上面形状を概略一致させることによって、フォトリソグラフィ工程数またはフォトリソグラフィ工程に必要なフォトマスク数を削減することが可能となる。
【００７７】
次に、一対の電極１１１６と接し、絶縁膜１１０３の側面および基板１１００の表面と接する酸化物半導体膜１１０６を形成する（図１３（Ｃ）参照。）。酸化物半導体膜１１０６を形成する際、酸化物半導体膜１１０６となる酸化物半導体膜を成膜した後、熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、絶縁膜１１０３より酸素が放出され、酸化物半導体膜中および酸化物半導体膜の界面近傍の欠陥を低減することができる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜１１０６を形成すればよい。また、酸化物半導体膜１１０６の一部に対し、イオン注入法またはイオンドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域とすることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【００７８】
次に、ゲート絶縁膜１１１２を成膜する。次に、導電膜１１８５を成膜する（図１３（Ｄ）参照。）。なお、ゲート絶縁膜１１１２を成膜した後に熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、ゲート絶縁膜１１１２より酸素が放出され、酸化物半導体膜１１０６中および酸化物半導体膜１１０６膜の界面近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜１１１２を成膜した直後に限定されず、導電膜１１８５を成膜した直後でもよいし、ゲート絶縁膜１１１２の成膜以降のどの工程の後に行っても構わない。
【００７９】
次に、導電膜１１８５を加工し、酸化物半導体膜１１０６と重畳するゲート電極１１０４を形成する。以上の工程によって、図１に示すトランジスタ１１５０を作製することができる。
【００８０】
このように、一対の電極１１１６と絶縁膜１１０３の上面形状を概略一致させることにより、両者を同一のマスクを用いて加工することや、一対の電極１１１６をマスクに適用して絶縁膜１１０３を加工することが可能となるため、フォトリソグラフィ工程数またはフォトリソグラフィ工程に必要なフォトマスク数を削減することができる。
【００８１】
なお、一対の電極１１１６に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、一対の電極１１１６の上端部の角をとって曲面形状にでき、その後形成する酸化物半導体膜１１０６およびゲート絶縁膜１１１２の被覆性を高めることができる。または、一対の電極１１１６をマスクに絶縁膜１１８３を加工し、絶縁膜１１０３を形成すると同時に一対の電極１１１６の上端部の角をとって曲面形状としても構わない。
【００８２】
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供することができる。
【００８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【００８４】
（実施の形態２）
本実施の形態では、本発明の一態様を適用した半導体記憶装置であるＤＲＡＭの回路構成、ならびに該ＤＲＡＭを構成するトランジスタおよびキャパシタの構造について説明する。
【００８５】
図６は、本発明の一態様であるＤＲＡＭを用いたｎ行ｍ列のメモリセルアレイである。トランジスタ一つとキャパシタ一つによって一つのメモリセルを構成している。メモリセルにはビット線とワード線が接続されており、ビット線はトランジスタのソース電極またはドレイン電極の一方と、ワード線はトランジスタのゲート電極と接続する。また、トランジスタのソース電極またはドレイン電極の他方とキャパシタを構成する電極の一方が接続する。キャパシタを構成する電極の他方は例えばグランド（ＧＮＤ）に接続する。ビット線は、センスアンプとも接続する。
【００８６】
図７（Ａ）は、メモリセルアレイを構成する一つのメモリセルＣＬの例である。一つのメモリセルＣＬは、一つのトランジスタＴｒおよび一つのキャパシタＣを有する。ｄａｔａ１を書き込む際は、ビット線ＢＬを所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、ワード線ＷＬに、ＶＨを印加すればよい。本明細書において、ＶＨは、トランジスタＴｒのしきい値電圧（Ｖｔｈ）にＶＤＤを加えた電圧よりも高い電圧をいう。
【００８７】
こうしてキャパシタＣに電位ＶＤＤに対応する電荷を蓄積することができる。キャパシタＣに蓄積される電荷はトランジスタＴｒのオフ電流によって少しずつ放出され、時間Ｔ＿１で読み出し不可となる電位ＶＡに至る（図７Ｂ参照）。そのため、時間Ｔ＿１に至る前にリフレッシュ動作を行い、データを再書き込みする必要がある。
【００８８】
そのため、リフレッシュ動作の回数を低減するためには、トランジスタＴｒのオフ電流を低減する必要がある。トランジスタＴｒのオフ電流を低減するためには、トランジスタＴｒのチャネル領域を酸化物半導体膜で形成すればよい。酸化物半導体膜の詳細については後述する。
【００８９】
メモリセルＣＬのデータを読み出すには、まず、ビット線ＢＬを適切な電位、例えばＶＲとする。次に、ワード線ＷＬをＶＨとすると、保持された電位に応じてビット線ＢＬの電位が変動する。これを、センスアンプＳＡｍｐを介して出力ＯＵＴより読み出すことができる。
【００９０】
以上のように、メモリセルＣＬにおけるデータの書き込みおよび読み出しを行うことができる。
【００９１】
図６に戻り、ｎ行ｍ列のメモリセルアレイの書き込み方法および読み出し方法を説明する。
【００９２】
データの書き込みはメモリセルごとに行えばよい。例えば、メモリセルＣＬ＿ａ＿ｂ（ａはｍ以下の自然数、ｂはｎ以下の自然数）にデータを書き込む場合、ビット線ＢＬ＿ｂを電位ＶＤＤとし、ワード線ＷＬ＿ａにＶＨを印加する。このようにすることで、メモリセルＣＬ＿ａ＿ｂにデータを書き込むことができる。この動作をメモリセルごとに行えば、全てのメモリセルに対してデータを書き込むことができる。
【００９３】
データの読み出しはメモリセルごとに行えばよい。例えば、ＣＬ＿ａ＿ｂのデータを読み出す際は、ビット線ＢＬ＿ｂをＶＲとする。次に、ワード線ＷＬ＿ａをＶＨとすると、ビット線ＢＬ＿ｂの電位がデータに応じて変動する。この電位を、センスアンプＳＡｍｐ＿ａを介して出力ＯＵＴ＿ａより読み出す。この動作をメモリセルごとに行うことで、ａ行ｂ列にそれぞれメモリセルを有するｎ行ｍ列メモリセルアレイのデータを読み出すことができる。
【００９４】
次に、メモリセルＣＬを構成するトランジスタＴｒおよびキャパシタＣについて図２を用いて説明する。
【００９５】
図２はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ１５０、およびキャパシタＣであるキャパシタ１６０の上面図および断面図である。図２（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図２（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄを図２（Ｃ）に、それぞれ示す。
【００９６】
半導体記憶装置は、基板１００と、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の絶縁膜１０３と、絶縁膜１０３と上面形状が概略一致する絶縁膜１０３上の一対の電極１１６と、一対の電極１１６、ならびに絶縁膜１０３が形成する溝部の側面および底面と接する酸化物半導体膜１０６と、酸化物半導体膜１０６および一対の電極１１６を覆うゲート絶縁膜１１２と、ゲート絶縁膜１１２を介し酸化物半導体膜１０６と重畳するゲート電極１０４と、を有するトランジスタ１５０と、ゲート絶縁膜１１２と同一層かつ同一材料である誘電体膜を介し、一対の電極１１６の一方と接続し、一対の電極１１６と同一層かつ同一材料である第１の容量電極と、ゲート電極１０４と同一層かつ同一材料であり第１の容量電極と重畳する第２の容量電極１０５と、を有するキャパシタ１６０と、を有する。
【００９７】
トランジスタ１５０は、絶縁膜１０３が形成する溝部によって、上面から見た一対の電極１１６間距離である見かけ上のチャネル長（図２（Ａ）参照。）に対して、酸化物半導体膜１０６により形成されるチャネル領域の長さ（実効上のチャネル長、図２（Ｂ）参照。）を、長くすることが可能となる。例えば、上面からみた一対の電極１１６間距離よりも絶縁膜１０３の厚さが大きくなるように絶縁膜１０３の厚さを選択することにより、見かけ上のチャネル長に対して、実効上のチャネル長を３倍以上にすることができる。見かけ上のチャネル長に対して、実効上のチャネル長を長くするためには、少なくとも絶縁膜１０３が形成する溝部の深さよりも厚さの薄い酸化物半導体膜１０６を設ける必要がある。
【００９８】
ここで、基板１００、絶縁膜１０３、一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およびゲート電極１０４は、それぞれ基板１１００、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１１０６、ゲート絶縁膜１１１２およびゲート電極１１０４に対応する。
【００９９】
下地絶縁膜１０２は、ゲート絶縁膜１１２および絶縁膜１０３と同様の構成とすればよい。
【０１００】
下地絶縁膜１０２は、絶縁膜１０３を加工する際にエッチストップ膜としての機能を有する。そのため、下地絶縁膜１０２と絶縁膜１０３とは、加工の際に選択比がとれる材料を選択することが好ましい。例えば、下地絶縁膜１０２として酸化シリコン膜を用い、絶縁膜１０３として窒化シリコン膜を用いればよい。
【０１０１】
下地絶縁膜１０２から酸化物半導体膜１０６に酸素が供給されることで、酸化物半導体膜１０６と下地絶縁膜１０２との界面準位を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６と下地絶縁膜１０２との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【０１０２】
さらに、酸化物半導体膜１０６の酸素欠損に起因して電荷が生じる場合がある。下地絶縁膜１０２から酸化物半導体膜１０６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【０１０３】
以上のようにして得られたトランジスタ１５０は、酸化物半導体膜１０６を用いることにより、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下とすることができるため、キャパシタ１６０に蓄積された電荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。そのため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減させた半導体記憶装置を提供することができる。また、トランジスタ１５０は、動作頻度が低くなるため電気特性の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
【０１０４】
また、絶縁膜１０３が形成する溝部の側面および底面と接する酸化物半導体膜１０６を形成することによって、上面図で見る一対の電極１１６間距離である見かけ上のチャネル長に対し、実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタ１５０のサイズを縮小しても短チャネル効果の影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能となる。
【０１０５】
本実施の形態に示すトランジスタ１５０およびキャパシタ１６０を作製する方法の一例について、図８を用いて説明する。
【０１０６】
まず、基板１００上に下地絶縁膜１０２を成膜する。次に、絶縁膜１８３を成膜する。次に、導電膜１８４を成膜する（図８（Ａ）参照。）。なお、下地絶縁膜１０２、絶縁膜１８３および導電膜１８４を大気に暴露することなく連続で成膜してもよい。このようにすることで、各層の界面の清浄度を高め、かつ不純物（水素、アルカリ金属、アルカリ土類金属、窒素、リンおよびボロンなど）の混入を低減することができて好ましい。
【０１０７】
次に、フォトリソグラフィ工程などを適用して導電膜１８４上にレジストマスクを形成する。該レジストマスクを用いて、導電膜１８４および絶縁膜１８３を加工し、上面形状が概略一致する一対の電極１１６および絶縁膜１０３を形成する（図８（Ｂ）参照。）。このとき、同じレジストマスクを用いて導電膜１８４および絶縁膜１８３を加工し、一対の電極１１６および絶縁膜１０３を形成しても構わないし、一対の電極１１６を形成した後、レジストマスクを除去し、一対の電極１１６をマスクに用いて絶縁膜１８３を加工し、絶縁膜１０３を形成しても構わない。このように、一対の電極１１６および絶縁膜１０３の上面形状を概略一致させることによって、フォトリソグラフィ工程数またはフォトリソグラフィ工程に必要なフォトマスク数を削減することが可能となる。
【０１０８】
次に、一対の電極１１６と接し、絶縁膜１０３が形成する溝部の側面および底面と接する酸化物半導体膜１０６を形成する（図８（Ｃ）参照。）。酸化物半導体膜１０６を形成する際、酸化物半導体膜１０６となる酸化物半導体膜を成膜した後、熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、下地絶縁膜１０２および絶縁膜１０３の少なくとも一方より酸素が放出され、酸化物半導体膜中および酸化物半導体膜の界面近傍の欠陥を低減することができる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜１０６を形成すればよい。また、酸化物半導体膜１０６の一部に対し、イオン注入法またはイオンドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域は、ＬＤＤ領域とすることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【０１０９】
次に、ゲート絶縁膜１１２を成膜する。次に、導電膜１８５を成膜する（図８（Ｄ）参照。）。なお、ゲート絶縁膜１１２を成膜した後に熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、ゲート絶縁膜１１２より酸素が放出され、酸化物半導体膜１０６中および酸化物半導体膜１０６膜の界面近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜１１２を成膜した直後に限定されず、導電膜１８５を成膜した直後でもよいし、ゲート絶縁膜１１２の成膜以降のどの工程の後に行っても構わない。
【０１１０】
次に、導電膜１８５を加工し、酸化物半導体膜１０６と重畳するゲート電極１０４、および一対の電極１１６の一方と重畳する第２の容量電極１０５を形成する。以上の工程によって、図２に示すトランジスタ１５０およびキャパシタ１６０を作製することができる。
【０１１１】
このように、トランジスタ１５０およびキャパシタ１６０を同時に作製することが可能であるため、半導体記憶装置を作製するために必要なフォトリソグラフィ工程数を削減することができる。また、一対の電極１１６と絶縁膜１０３の上面形状を概略一致させることにより、両者を同一のマスクを用いて加工することや、一対の電極１１６をマスクに適用して絶縁膜１０３を加工することが可能となるため、さらにフォトリソグラフィ工程数またはフォトリソグラフィ工程に必要なフォトマスク数を削減することができる。
【０１１２】
なお、一対の電極１１６に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、一対の電極１１６の上端部の角をとって曲面形状にでき、その後形成する酸化物半導体膜１０６およびゲート絶縁膜１１２の被覆性を高めることができる。または、一対の電極１１６をマスクに絶縁膜１８３を加工し、絶縁膜１０３を形成すると同時に一対の電極１１６の上端部の角をとって曲面形状としても構わない。
【０１１３】
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供することができる。
【０１１４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１５】
（実施の形態３）
図３はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ２５０、およびキャパシタＣであるキャパシタ２６０の上面図および断面図である。図３（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図３（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄを図３（Ｃ）に、それぞれ示す。
【０１１６】
半導体記憶装置は、基板２００と、基板２００上の下地絶縁膜２０２と、下地絶縁膜２０２上の溝部が設けられた絶縁膜２０３と、絶縁膜２０３上の絶縁膜２０３の一側面と上面形状が概略一致する一対の電極２１６と、一対の電極２１６、ならびに絶縁膜２０３に設けられた溝部の側面および底面と接する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極２１６を覆うゲート絶縁膜２１２と、ゲート絶縁膜２１２を介し酸化物半導体膜２０６と重畳するゲート電極２０４と、を有するトランジスタ２５０と、ゲート絶縁膜２１２と同一層かつ同一材料である誘電体膜を介し、一対の電極２１６と同一層かつ同一材料である第１の容量電極と、ゲート電極２０４と同一層かつ同一材料であり第１の容量電極と重畳する第２の容量電極２０５と、を有するキャパシタ２６０と、を有する。
【０１１７】
トランジスタ２５０は、絶縁膜２０３に設けられた溝部により、上面から見た一対の電極２１６間距離である見かけ上のチャネル長に対して、酸化物半導体膜２０６が形成するチャネル領域の長さ（実効上のチャネル長）を、長くすることが可能となる。例えば、上面からみた一対の電極２１６間距離よりも絶縁膜２０３の厚さが大きくなるように絶縁膜２０３の厚さを選択することにより、見かけ上のチャネル長に対して、実効上のチャネル長を３倍以上にすることができる。見かけ上のチャネル長に対して、実効上のチャネル長を長くするためには、少なくとも絶縁膜２０３よりも薄く酸化物半導体膜２０６を設ける必要がある。
【０１１８】
なお、基板２００、下地絶縁膜２０２、絶縁膜２０３、一対の電極２１６、酸化物半導体膜２０６、ゲート絶縁膜２１２、ゲート電極２０４および第２の容量電極２０５は、基板１１００、下地絶縁膜１０２、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１１０６、ゲート絶縁膜１１１２、ゲート電極１１０４および第２の容量電極１０５に対応する。
【０１１９】
以上のようにして得られたトランジスタ２５０は、酸化物半導体膜２０６を用いることにより、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下とすることができるため、キャパシタ２６０に蓄積された電荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。そのため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減された半導体記憶装置を提供することができる。また、トランジスタ２５０は、動作頻度が低くなるため電気特性の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
【０１２０】
また、酸化物半導体膜２０６が、絶縁膜２０３に設けられた溝部の側面に接することによって、上面図で見る一対の電極２１６間距離である見かけ上のチャネル長に対し、実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタ２５０のサイズを縮小しても短チャネル効果の影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能となる。
【０１２１】
本実施の形態に示すトランジスタ２５０およびキャパシタ２６０を作製する方法の一例について図９を用いて説明する。
【０１２２】
まず、基板２００上に下地絶縁膜２０２を成膜する。次に、絶縁膜２８３を成膜する。次に、導電膜２８４を成膜する（図９（Ａ）参照。）。なお、下地絶縁膜２０２、絶縁膜２８３および導電膜２８４を大気に暴露することなく連続で成膜してもよい。このようにすることで、各層の界面の清浄度を高め、かつ不純物の混入を低減することができて好ましい。
【０１２３】
次に、フォトリソグラフィ工程などを適用して導電膜２８４上にレジストマスクを形成する。該レジストマスクを用いて、導電膜２８４を加工し、ハードマスク２９４を形成する。（次に、ハードマスク２９４をマスクに用いて絶縁膜２８３を加工し、絶縁膜２０３を形成する図９（Ｂ）参照。）。このとき、同じレジストマスクを用いて導電膜２８４および絶縁膜２８３を加工し、ハードマスク２９４および絶縁膜２０３を形成しても構わないし、ハードマスク２９４を形成した後、レジストマスクを除去し、ハードマスク２９４をマスクに用いて絶縁膜２８３を加工し、絶縁膜２０３を形成しても構わない。このように、ハードマスク２９４および絶縁膜２０３の上面形状を概略一致させることによって、フォトリソグラフィ工程数を削減することが可能となる。
【０１２４】
次に、ハードマスク２９４を加工して、絶縁膜２０３に設けられた溝部を挟んで離間する一対の電極２１６を形成する（図９（Ｃ）参照。）。
【０１２５】
次に、一対の電極２１６と接し、絶縁膜２０３に設けられた溝部の側面および底面と接する酸化物半導体膜２０６を形成する（図９（Ｄ）参照。）。酸化物半導体膜２０６を形成する際、酸化物半導体膜２０６となる酸化物半導体膜を成膜した後、熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、下地絶縁膜２０２および絶縁膜２０３の少なくとも一方より酸素が放出され、酸化物半導体膜中および酸化物半導体膜近傍の欠陥を低減することができる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜２０６を形成すればよい。また、酸化物半導体膜２０６の一部に対し、イオン注入法またはイオンドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【０１２６】
次に、ゲート絶縁膜２１２を成膜する。次に、導電膜２８５を成膜する（図９（Ｅ）参照。）。ゲート絶縁膜２１２を成膜した後に熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、ゲート絶縁膜２１２より酸素が放出され、酸化物半導体膜２０６中および酸化物半導体膜２０６膜近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜２１２を成膜した直後に限定されず、導電膜２８５を成膜した直後でもよいし、ゲート絶縁膜２１２の成膜以降のどの工程の後に行っても構わない。
【０１２７】
次に、導電膜２８５を加工し、酸化物半導体膜２０６と重畳するゲート電極２０４、および一対の電極２１６の一方と重畳する第２の容量電極２０５を形成する。以上の工程によって、図３に示すトランジスタ２５０およびキャパシタ２６０を作製することができる。
【０１２８】
このように、トランジスタ２５０およびキャパシタ２６０を同時に作製することが可能であるため、半導体記憶装置を作製するために必要なフォトリソグラフィ工程数を削減することができる。また、ハードマスク２９４と絶縁膜２０３の上面形状を概略一致させることにより、両者を同一マスクを用いて加工することや、ハードマスク２９４をマスクに適用して絶縁膜２０３を加工することが可能となるため、さらにフォトリソグラフィ工程数を削減することができる。
【０１２９】
なお、ハードマスク２９４または一対の電極２１６に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、ハードマスク２９４または一対の電極２１６の上端部の角をとって曲面形状にでき、その後形成する酸化物半導体膜２０６およびゲート絶縁膜２１２の被覆性を高めることができる。または、ハードマスク２９４をマスクに絶縁膜２８３を加工し、絶縁膜２０３を形成すると同時にハードマスク２９４の上端部の角をとって曲面形状としても構わない。
【０１３０】
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供することができる。
【０１３１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３２】
（実施の形態４）
図４はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ３５０、およびキャパシタＣであるキャパシタ３６０の上面図および断面図である。図４（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図４（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄを図４（Ｃ）に、それぞれ示す。
【０１３３】
半導体記憶装置は、基板３００と、基板３００上の下地絶縁膜３０２と、下地絶縁膜３０２上の溝部が設けられた絶縁膜３０３と、絶縁膜３０３上の一対の電極３１６と、一対の電極３１６、ならびに絶縁膜３０３に設けられた溝部の側面および底面と接する酸化物半導体膜３０６と、酸化物半導体膜３０６および一対の電極３１６を覆うゲート絶縁膜３１２と、ゲート絶縁膜３１２を介し酸化物半導体膜３０６と重畳するゲート電極３０４と、を有するトランジスタ３５０と、ゲート絶縁膜３１２と同一層かつ同一材料である誘電体膜を介し、一対の電極３１６と同一層かつ同一材料である第１の容量電極と、ゲート電極３０４と同一層かつ同一材料であり第１の容量電極と重畳する第２の容量電極３０５と、を有するキャパシタ３６０と、を有する。
【０１３４】
トランジスタ３５０は、絶縁膜３０３に設けられた溝部により、上面から見た一対の電極３１６間距離である見かけ上のチャネル長に対して、酸化物半導体膜３０６が形成するチャネル領域の長さ（実効上のチャネル長）を、長くすることが可能となる。
【０１３５】
なお、基板３００、下地絶縁膜３０２、絶縁膜３０３、一対の電極３１６、酸化物半導体膜３０６、ゲート絶縁膜３１２、ゲート電極３０４および第２の容量電極３０５は、基板１１００、下地絶縁膜１０２、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１１０６、ゲート絶縁膜１１１２、ゲート電極１１０４および第２の容量電極１０５と対応する。
【０１３６】
以上のようにして得られたトランジスタ３５０は、酸化物半導体膜３０６を用いることにより、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下とすることができるため、キャパシタ３６０に蓄積された電荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。そのため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減された半導体記憶装置を提供することができる。また、トランジスタ３５０は、動作頻度が低くなるため電気特性の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
【０１３７】
また、酸化物半導体膜３０６が、絶縁膜３０３に設けられた溝部の側面に接することによって、上面図で見る一対の電極３１６間距離である見かけ上のチャネル長に対し、実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタ３５０のサイズを縮小しても短チャネル効果の影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能となる。
【０１３８】
本実施の形態に示すトランジスタ３５０およびキャパシタ３６０を作製する方法の一例を図１０を用いて説明する。
【０１３９】
まず、基板３００上に下地絶縁膜３０２を成膜する。次に、下地絶縁膜３０２上に絶縁膜３８３を成膜する（図１０（Ａ）参照。）。
【０１４０】
次に、該絶縁膜を加工し、溝部の設けられた絶縁膜３０３を形成する。
【０１４１】
次に、導電膜を成膜し、該導電膜を加工して、絶縁膜３０３に設けられた溝部を挟んで離間する一対の電極３１６を形成する（図１０（Ｂ）参照。）。なお、絶縁膜３８３を成膜し、次に一対の電極３１６を形成し、その後絶縁膜３８３を加工して絶縁膜３０３を形成しても構わない。
【０１４２】
次に、一対の電極３１６と接し、絶縁膜３０３に設けられた溝部の側面および底面と接する酸化物半導体膜３０６を形成する（図１０（Ｃ）参照。）。酸化物半導体膜３０６を形成する際、酸化物半導体膜３０６となる酸化物半導体膜を成膜した後、熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、下地絶縁膜３０２および絶縁膜３０３の少なくとも一方より酸素が放出され、酸化物半導体膜中および酸化物半導体膜近傍の欠陥を低減することができる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜３０６を形成すればよい。また、酸化物半導体膜３０６の一部に対し、イオン注入法またはイオンドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【０１４３】
次に、ゲート絶縁膜３１２を成膜する。次に、導電膜３８５を成膜する（図１０（Ｄ）参照。）。ゲート絶縁膜３１２を成膜した後に熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、ゲート絶縁膜３１２より酸素が放出され、酸化物半導体膜３０６中および酸化物半導体膜３０６膜近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜３１２を成膜した直後に限定されず、導電膜３８５を成膜した直後でもよいし、ゲート絶縁膜３１２の成膜以降のどの工程の後に行っても構わない。
【０１４４】
次に、導電膜３８５を加工し、酸化物半導体膜３０６と重畳するゲート電極３０４、および一対の電極３１６の一方と重畳する第２の容量電極３０５を形成する。以上の工程によって、図４に示すトランジスタ３５０およびキャパシタ３６０を作製することができる。
【０１４５】
このように、トランジスタ３５０およびキャパシタ３６０を同時に作製することが可能であるため、フォトリソグラフィ工程数を削減することができる。
【０１４６】
なお、一対の電極３１６に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、一対の電極３１６の上端部の角をとって曲面形状にでき、その後形成する酸化物半導体膜３０６およびゲート絶縁膜３１２の被覆性を高めることができる。
【０１４７】
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供することができる。
【０１４８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１４９】
（実施の形態５）
図５はメモリセルＣＬを構成するトランジスタＴｒであるトランジスタ４５０、およびキャパシタＣであるキャパシタ４６０の上面図および断面図である。図５（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図５（Ｂ）に、一点鎖線Ｃ−Ｄに対応する断面Ｃ−Ｄを図５（Ｃ）に、それぞれ示す。
【０１５０】
半導体記憶装置は、基板４００と、基板４００上の下地絶縁膜４０２と、下地絶縁膜４０２上の第１の溝部および第２の溝部の設けられた絶縁膜４０３と、絶縁膜４０３上の絶縁膜４０３に設けられた第１の溝部を挟んで離間した一対の電極４１６と、一対の電極４１６、ならびに絶縁膜４０３に設けられた第１の溝部の側面および底面と接する酸化物半導体膜４０６と、酸化物半導体膜４０６および一対の電極４１６を覆うゲート絶縁膜４１２と、ゲート絶縁膜４１２を介し酸化物半導体膜４０６と重畳するゲート電極４０４と、を有するトランジスタ４５０と、ゲート絶縁膜４１２と同一層かつ同一材料である誘電体膜を介し、一対の電極４１６と同一層かつ同一材料であり、絶縁膜４０３に設けられた第２の溝部に沿って設けられた第１の容量電極と、ゲート電極４０４と同一層かつ同一材料であり第１の容量電極および絶縁膜４０３に設けられた第２の溝部と重畳する第２の容量電極４０５と、を有するキャパシタ４６０と、を有する。
【０１５１】
トランジスタ４５０は、絶縁膜４０３に第１の溝部が設けられることで、上面から見た一対の電極４１６間距離である見かけ上のチャネル長に対して、酸化物半導体膜４０６が形成するチャネル領域の長さ（実効上のチャネル長）を、長くすることが可能となる。
【０１５２】
キャパシタ４６０は、絶縁膜４０３に第２の溝部が設けられることで、上面から見た第２の容量電極４０５の面積に対して、キャパシタ４６０を形成する第２の容量電極４０５の面積（実効上のキャパシタ４６０の面積）を、広くすることが可能となる。
【０１５３】
なお、基板４００、下地絶縁膜４０２、絶縁膜４０３、一対の電極４１６、酸化物半導体膜４０６、ゲート絶縁膜４１２、ゲート電極４０４および第２の容量電極４０５は、基板１１００、下地絶縁膜１０２、絶縁膜１１０３、一対の電極１１１６、酸化物半導体膜１１０６、ゲート絶縁膜１１１２、ゲート電極１１０４および第２の容量電極１０５と対応する。
【０１５４】
以上のようにして得られたトランジスタ４５０は、酸化物半導体膜４０６を用いることにより、オフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下とすることができるため、キャパシタ４６０に蓄積された電荷を長期間に渡って保持することが可能な半導体記憶装置を提供することができる。そのため、リフレッシュ動作を行う頻度を低減でき、消費電力を低減された半導体記憶装置を提供することができる。また、トランジスタ４５０は、動作頻度が低くなるため電気特性の劣化が少なく、信頼性の高い半導体記憶装置を提供することができる。
【０１５５】
また、酸化物半導体膜４０６が、絶縁膜４０３に設けられた第１の溝部の側面に接することによって、上面図で見る一対の電極４１６間距離である見かけ上のチャネル長に対し、実効上のチャネル長を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとすることができる。そのため、トランジスタ４５０のサイズを縮小しても短チャネル効果の影響を低減することが可能となり、半導体記憶装置の集積度を高めることが可能となる。
【０１５６】
また、絶縁膜４０３に第２の溝部を設け、該第２の溝部に重畳して第１の容量電極、誘電体膜および第２の容量電極４０５を形成することによって、上面図で見る第２の容量電極４０５の面積である見かけ上のキャパシタ４６０の面積に対し、実効上のキャパシタ４６０の面積を３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上とすることができる。そのため、キャパシタ４６０のサイズを縮小しても十分な容量を得ることができ、半導体記憶装置の集積度を高めることが可能となる。
【０１５７】
本実施の形態に示すトランジスタ４５０およびキャパシタ４６０を作製する方法の一例について図１１を用いて説明する。
【０１５８】
まず、基板４００上に下地絶縁膜４０２を成膜する。次に、下地絶縁膜４０２上に絶縁膜を成膜する。次に、該絶縁膜を加工し、第１の溝部および第２の溝部の設けられた絶縁膜４０３を形成する（図１１（Ａ）参照。）。
【０１５９】
次に、導電膜を成膜し、該導電膜を加工して、絶縁膜４０３に設けられた第１の溝部を挟んで離間し、かつ絶縁膜４０３に設けられた第２の溝部と重畳する一対の電極４１６を形成する（図１１（Ｂ）参照。）。
【０１６０】
次に、一対の電極と接し、絶縁膜４０３に設けられた第１の溝部の側面および底面に接する酸化物半導体膜４０６を形成する（図１１（Ｃ）参照。）。酸化物半導体膜４０６を形成する際、酸化物半導体膜４０６となる酸化物半導体膜を成膜した後、熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、下地絶縁膜４０２および絶縁膜４０３の少なくとも一方より酸素が放出され、酸化物半導体膜中および酸化物半導体膜近傍の欠陥を低減することができる。この場合、熱処理を行った後、酸化物半導体膜を加工し、酸化物半導体膜４０６を形成すればよい。また、酸化物半導体膜４０６の一部に対し、イオン注入法またはイオンドーピング法を用いて低抵抗化処理を行っても構わない。低抵抗化された領域にＬＤＤ領域を設けることができる。ＬＤＤ領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【０１６１】
次に、ゲート絶縁膜４１２を成膜する。次に、導電膜４８５を成膜する（図１１（Ｄ）参照。）。ゲート絶縁膜４１２を成膜した後に熱処理を行っても構わない。熱処理は１５０℃以上６５０℃以下、好ましくは２５０℃以上４５０℃以下で行う。熱処理を行うことで、ゲート絶縁膜４１２より酸素が放出され、酸化物半導体膜４０６中および酸化物半導体膜４０６膜近傍の欠陥を低減することができる。なお、この熱処理は、ゲート絶縁膜４１２を成膜した直後に限定されず、導電膜４８５を成膜した直後でもよいし、それ以降のどの工程の後に行っても構わない。
【０１６２】
次に、導電膜４８５を加工し、酸化物半導体膜４０６と重畳するゲート電極４０４、および絶縁膜４０３に設けられた第２の溝部および一対の電極４１６の一方と重畳する第２の容量電極４０５を形成する。以上の工程によって、図５に示すトランジスタ４５０およびキャパシタ４６０を作製することができる。
【０１６３】
このように、トランジスタ４５０およびキャパシタ４６０を同時に作製することが可能であるため、フォトリソグラフィ工程数を削減することができる。
【０１６４】
なお、一対の電極４１６に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、一対の電極４１６の上端部の角をとって曲面形状にでき、その後形成する酸化物半導体膜４０６およびゲート絶縁膜４１２の被覆性を高めることができる。
【０１６５】
以上により、トランジスタのチャネル領域を溝部に沿った形状とすることで、集積度を高めても短チャネル効果の影響が低減され、かつ従来に比べてフォトリソグラフィ工程数の増加を抑えた半導体記憶装置を提供することができる。さらにキャパシタを溝部に沿った形状とすることでも、集積度の高い半導体記憶装置とすることができる。
【０１６６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１６７】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５を適用した電子機器の例について説明する。
【０１６８】
図１２（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるメモリに適用することができる。
【０１６９】
図１２（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の内部にあるメモリに適用することができる。
【０１７０】
本発明の一態様を用いることで、電子機器のコストを下げることができる。また消費電力を低減し、信頼性を高めることができる。
【０１７１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０１７２】
１００    基板
１０２    下地絶縁膜
１０３    絶縁膜
１０４    ゲート電極
１０５    容量電極
１０６    酸化物半導体膜
１１２    ゲート絶縁膜
１１６    一対の電極
１５０    トランジスタ
１６０    キャパシタ
１８３    絶縁膜
１８４    導電膜
１８５    導電膜
２００    基板
２０２    下地絶縁膜
２０３    絶縁膜
２０４    ゲート電極
２０５    容量電極
２０６    酸化物半導体膜
２１２    ゲート絶縁膜
２１６    一対の電極
２５０    トランジスタ
２６０    キャパシタ
２８３    絶縁膜
２８４    導電膜
２８５    導電膜
２９４    ハードマスク
３００    基板
３０２    下地絶縁膜
３０３    絶縁膜
３０４    ゲート電極
３０５    容量電極
３０６    酸化物半導体膜
３１２    ゲート絶縁膜
３１６    一対の電極
３５０    トランジスタ
３６０    キャパシタ
３８３    絶縁膜
３８５    導電膜
４００    基板
４０２    下地絶縁膜
４０３    絶縁膜
４０４    ゲート電極
４０５    容量電極
４０６    酸化物半導体膜
４１２    ゲート絶縁膜
４１６    一対の電極
４５０    トランジスタ
４６０    キャパシタ
４８５    導電膜
１１００    基板
１１０３    絶縁膜
１１０４    ゲート電極
１１０６    酸化物半導体膜
１１１２    ゲート絶縁膜
１１１６    一対の電極
１１５０    トランジスタ
１１８３    絶縁膜
１１８４    導電膜
１１８５    導電膜
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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