(57)【特許請求の範囲】
【請求項１】
入出力（Ｉ／Ｏ）基板及び第１の複数の素子を有するＩ／Ｏダイであって、前記第１の複数の素子は、論理素子よりも多くのＩ／Ｏ素子を有し、前記Ｉ／Ｏダイは、１つ以上のノイズ低減装置、フェーズ・ロック・ループ（ＰＬＬ）又はトランシーバを有するＩ／Ｏダイと、
集積回路基板を有し、前記Ｉ／Ｏダイと結合された集積回路ダイであって、前記集積回路ダイは、第２の複数の素子を有し、前記第２の複数の素子は、複数の論理素子及びゼロ個のＩ／Ｏ素子を有する、集積回路ダイと、
を有し、
前記Ｉ／Ｏダイは、
前記集積回路ダイの上方に積層され、
能動型バッファの複数のティアと、前記能動型バッファのティアに隣接した受動型Ｉ／Ｏバッファのティアと、
誤動作が前記能動型バッファのティアのうちの１つにおいて発生するのに応答して、前記能動型バッファのティアのうちの１つから前記受動型バッファのティアへの接続を確立するべく構成可能であるスイッチと、
を有するシステム。
【請求項２】
前記Ｉ／Ｏダイ内の論理素子の数はゼロである請求項１に記載のシステム。
【請求項３】
前記システムは、
前記Ｉ／Ｏダイの前記Ｉ／Ｏ基板の下部表面の下方のバンプアレイと、
前記集積回路ダイの前記集積回路基板の上部表面の上方のバンプアレイであって、前記Ｉ／Ｏダイの前記バンプアレイは、前記集積回路ダイの前記バンプアレイとアライメントされるべく構成可能である、バンプアレイと、
を更に有する請求項１に記載のシステム。
【請求項４】
前記Ｉ／Ｏダイは、Ｉ／Ｏパッドを有し、
前記システムは、
外部接続された基板であって、前記集積回路基板は、前記外部接続された基板の上方に積層される、基板と、
前記Ｉ／Ｏダイの前記Ｉ／Ｏパッドを前記外部接続された基板と接続するべく構成可能なワイヤボンドと、
を更に有する請求項１に記載のシステム。
【請求項５】
前記外部接続された基板を貫通するビアを更に有する請求項４に記載のシステム。
【請求項６】
前記システムは、
前記Ｉ／Ｏ基板の上部表面の上方のＩ／Ｏパッドアレイを更に有する請求項１に記載のシステム。
【請求項７】
前記スイッチは、前記受動型バッファのティアの入力と接続される入力トランジスタと、前記受動型バッファのティアの出力と接続される出力トランジスタとを有する請求項１に記載のシステム。
【請求項８】
前記Ｉ／Ｏ基板の前記上部表面の上方にノイズ低減装置及び論理ブロックを更に有し、前記ノイズ低減装置は、前記Ｉ／Ｏダイの前記Ｉ／Ｏ素子の間のノイズを低減するべく構成可能であり、且つ、前記論理ブロックは、データを保存するべく構成可能である請求項６に記載のシステム。
【請求項９】
前記システムは、前記集積回路基板の上部表面の上方に複数のインターフェイス層を更に有する請求項１に記載のシステム。
【請求項１０】
それぞれのインターフェイス層は、ドライバと、マルチプレクサと、グローバルワイヤと、を有する請求項９に記載のシステム。
【請求項１１】
前記システムは、
前記Ｉ／Ｏダイと前記集積回路ダイの間のインターポーザであって、前記インターポーザは、インターポーザ基板を有し、前記インターポーザ基板は、前記集積回路基板の上方に積層され、前記Ｉ／Ｏ基板は、前記インターポーザ基板の上方に積層される、インターポーザと、
前記インターポーザ基板の上部表面の上方のバンプアレイと、
前記インターポーザ基板の下部表面の下方のバンプアレイと、
前記Ｉ／Ｏダイの表面の下方のバンプアレイと
前記集積回路ダイの表面の上方のバンプアレイと、
前記インターポーザ基板の高さを貫通するビアと、
前記集積回路ダイの下方に積層された外部接続された基板であって、前記インターポーザは、前記外部接続された基板にワイヤボンドされる、基板と、
を更に有する請求項１に記載のシステム。
【請求項１２】
前記集積回路ダイは、プログラマブル論理装置、ＡＳＩＣ、カスタムＡＳＩＣ、デジタル信号処理システム、又はマイクロプロセッササブシステムを有する請求項１に記載のシステム。
【請求項１３】
前記Ｉ／Ｏダイの前記Ｉ／Ｏ素子に電力を供給するべく構成可能な第１電力回路網と、
前記集積回路ダイの前記論理素子に電力を供給するべく構成可能な第２電力回路網と、
を更に有する請求項１に記載のシステム。
【請求項１４】
前記第１電力回路網は、第１電源を有し、且つ、前記第２電力回路網は、第２電源を有する請求項１３に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願に対する相互参照
本出願は、２０１１年３月１１日付けで出願された「ＳＹＳＴＥＭＳ  ＩＮＣＬＵＤＩＮＧ  ＡＮ  Ｉ／Ｏ  ＳＴＡＣＫ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＡＢＲＩＣＡＴＩＮＧ  ＳＵＣＨ  ＳＹＳＴＥＭＳ」という名称の米国特許出願第１３／０４６，２４７号（代理人ドケット番号第ＡＬＴＲＰ２７５ＵＳ／Ａ０３４６１号）の利益を主張するものであり、この内容は、本引用により、そのすべてが本明細書に包含される。
【０００２】
本発明は、一般に、入出力（Ｉ／Ｏ）積層体に関する。
【背景技術】
【０００３】
半導体処理のそれぞれの新しい世代ごとに、処理及び加工費用の増大、設計、検証、及び試験費用の増大、並びに、開発及び市場投入時間の増大などの様々な変化が観察される。これらの変化の速度は、装置の入出力（Ｉ／Ｏ）要件の変化の速度を上回る。更には、それぞれの新しいプロセス世代によってもたらされる論理の改善及びメモリエリアの低減は、例えば、アナログ、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、電圧調整器、及びＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）構造などのＩ／Ｏ及び非論理構造を含む回路と均等に進行してはおらず、その理由は、これらの回路が厚膜酸化物トランジスタを使用しているためである。多くの半導体装置は、ダイのＩ／Ｏによって制限されることになり、且つ、それぞれの新しいプロセスにおける論理及びメモリ密度は、しばしば、Ｉ／Ｏの数によって制限される。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の実施形態は、Ｉ／Ｏ積層体と、その製造のためのシステム及び方法と、に関する。この方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを含む。本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含むと共にＩ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や、従来のダイのものと比べてＩ／ＯダイのＩ／Ｏ基板上におけるＩ／Ｏ素子用の空間が大きくなるなどの様々な利益が得られる。空間の増大により、更に多くの論理素子を集積回路ダイの基板上の同一の表面積内に収容する新しいプロセス世代の集積回路ダイが可能となる。
【０００５】
様々な実施形態において、集積回路ダイ上の論理素子の数は、集積回路ダイ上のＩ／Ｏ素子の数を上回ってもよい。更には、Ｉ／Ｏダイ上のＩ／Ｏ素子の数は、Ｉ／Ｏダイ上の論理素子の数を上回ってもよい。
【０００６】
一態様において、Ｉ／Ｏ積層体を製造する方法が提供される。この方法の一実施形態は、集積回路ダイに対して、素子の第１の組を含むＩ／Ｏダイを積層するステップを含む。集積回路ダイは、Ｉ／Ｏ素子以外の素子の第２の組を含む。第１の組の素子は、論理素子以外のものである。更には、素子の第１の組は、複数のＩ／Ｏ素子を含み、且つ、素子の第２の組は、複数の論理素子を含む。
【０００７】
別の態様において、Ｉ／Ｏ積層体が提供される。一実施形態において、Ｉ／Ｏ積層体は、Ｉ／Ｏダイと、Ｉ／Ｏダイに対して積層された集積回路ダイと、を含む。Ｉ／Ｏダイは、複数のＩ／Ｏ素子を含むと共に論理素子を含まず、且つ、集積回路ダイは、複数の論理素子を含むと共にＩ／Ｏ素子を含まない。
【０００８】
集積回路ダイからＩ／Ｏダイを分離することにより、アップグレードされた集積回路を含むその他の集積回路と共にＩ／Ｏダイを再使用することが可能となる。更には、この分離により、集積回路ダイの論理素子の数が同一である場合に、従来のダイに収容されるものよりも多くのＩ／Ｏ素子をＩ／Ｏダイ上に収容することが可能となる。
【０００９】
本発明は、本システム及び方法の特定の実施形態を例示する添付図面との関連において以下の詳細な説明を参照することにより、十分に理解することができよう。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による集積回路ダイの一実施形態の例示用のブロックダイアグラムを示す。
【図２】本発明の一実施形態による集積回路ダイの論理アレイブロックの一実施形態の例示用のブロックダイアグラムを示す。
【図３】本発明の一実施形態による論理アレイブロックの論理素子の一実施形態の例示用のブロックダイアグラムを示す。
【図４】本発明の一実施形態による集積回路ダイのインターフェイスユニットの一実施形態の例示用のブロックダイアグラムを示す。
【図５】本発明の一実施形態による入出力（Ｉ／Ｏ）ダイの一実施形態の例示用のブロックダイアグラムを示す。
【図６】本発明の一実施形態によるＩ／ＯダイのＩ／Ｏ素子の一実施形態の例示用のブロックダイアグラムを示す。
【図７】本発明の一実施形態による冗長性のために使用されるＩ／Ｏ回路の一実施形態の例示用の回路図を示す。
【図８Ａ】本発明の一実施形態によるＩ／Ｏシステムの一実施形態の例示用の正面図を示す。
【図８Ｂ】本発明の一実施形態による図８ＡのＩ／ＯシステムのＩ／Ｏ基板の上部表面の例示用の平面図を示す。
【図８Ｃ】本発明の一実施形態によるＩ／Ｏ基板の下部表面の例示用の下面図を示す。
【図８Ｄ】本発明の一実施形態による図８ＡのＩ／Ｏシステムの集積回路ダイの上部表面の例示用の平面図を示す。
【図９】本発明の一実施形態によるＩ／Ｏシステムの別の実施形態の例示用の正面図を示す。
【図１０Ａ】本発明の一実施形態によるＩ／Ｏシステムの更に別の実施形態の例示用の正面図を示す。
【図１０Ｂ】本発明の一実施形態による図１０ＡのＩ／Ｏシステムの集積回路ダイの一実施形態の例示用の平面図を示す。
【図１０Ｃ】本発明の一実施形態による図１０ＡのＩ／ＯシステムのＩ／Ｏダイの一実施形態の例示用の下面図を示す。
【図１１】本発明の一実施形態によるＩ／Ｏシステムの別の実施形態の例示用の正面図を示す。
【図１２】本発明の一実施形態による集積回路ダイに電力を供給する電力分配回路網の一実施形態の例示用の回路図を示す。
【図１３】本発明の一実施形態によるＩ／Ｏダイに電力を供給する電力分配回路網の一実施形態の例示用のブロックダイアグラムを示す。
【図１４】本発明の一実施形態による図８Ａ、図９、図１０Ａ、及び図１１のＩ／Ｏシステムの構成をコンパイルするコンパイル方法を実行するコンピュータシステムの例示用のブロックダイアグラムを示す。
【図１５】本発明の一実施形態によるコンパイル方法の一実施形態の例示用のフローチャートを示す。
【図１６】本発明の一実施形態によるＩ／Ｏ積層体を製造する方法の一実施形態の適用に伴う利益を示す例示用のグラフを示す。
【発明を実施するための形態】
【００１１】
図１は、本発明の一実施形態による集積回路ダイ１００の一実施形態の例示用のブロックダイアグラムを示している。集積回路ダイ１００は、集積回路基板（図示されてはいない）と、集積回路１０２と、を含み、この集積回路は、一実施形態においては、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）である。集積回路１０２は、複数のブロック１０４と、クロック回路網１０６と、複数のインターフェイス層１０８、１１０、１１２と、を含む。図１が複雑化するのを回避するべく、図１のブロックのうちのいくつかのもののみ（すべてのものではない）に参照符号１０４を付与している。複数のインターフェイス層は、内側インターフェイス層１０８と、中間インターフェイス層１１０と、外側インターフェイス層１１２と、を含む。複数のインターフェイス層１０８、１１０、１１２は、入出力（Ｉ／Ｏ）ダイのインターフェイス能力を増大させ、且つ、集積回路ダイ１００とＩ／Ｏダイの間における信号の輻輳を低減する。それぞれのインターフェイス層１０８、１１０、及び１１２は、複数のインターフェイスユニット１１４を含んでおり、図１が複雑化することを回避するべく、これらのうちのいくつかのもののみ（すべてのものではない）に参照符号を付与している。
【００１２】
それぞれのブロック１０４は、例えば、ＬＡＢ（Ｌｏｇｉｃ  Ａｒｒａｙ  Ｂｌｏｃｋ）、ＥＡＢ（Ｅｍｂｅｄｄｅｄ  Ａｒｒａｙ  Ｂｌｏｃｋ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）ブロック、及び／又はバッファであってよい。例えば、一実施形態においては、すべてのブロック１０４がＬＡＢであってもよい。別の実施形態においては、集積回路１０２内にＬＡＢ及びバッファを周期的に配置してもよい。この例示用の実施形態においては、ブロック１０４の列１１６は、ＬＡＢを含み、ブロック１０４の隣接する列１１８は、バッファを含み、ブロック１０４の隣接する列１２０は、ＬＡＢを含み、以下同様である。別の実施形態においては、例えば、ブロック１０４の列１２２などの１つの列は、ＥＡＢを含む。ＥＡＢは、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）ブロックであってよい。ブロック１０４は、１つ又は複数のレジスタ、或いは、加算器又は乗算器などの１つ又は複数の数学的素子を含んでもよい。一実施形態においては、ＤＳＰブロック、ＥＡＢ、レジスタ、又はクロック回路網１０６は、薄膜酸化物トランジスタを含む。集積回路１０２は、Ｉ／Ｏ素子を含んでいないか、或いは、極少数のＩ／Ｏ素子を具備してもよいことに留意されたい。Ｉ／Ｏ素子については、後述する。
【００１３】
ブロック１０４は、例えば、複数の水平相互接続１２４及び垂直相互接続１２６などの複数の相互接続を介して互いに結合してもよい。水平相互接続１２４は、ブロック１０４の間の行内に配置され、且つ、垂直相互接続１２６は、ブロック１０４の間の列内に配置される。クロック回路網１０６は、ブロック１０４、水平相互接続１２４、及び／又は垂直相互接続１２６にクロック信号を伝達するべく、ブロック１０４上にオーバーレイされている。一実施形態においては、クロック回路網１０６は、Ｈツリー構造として延在している。例えば、集積回路ダイ１００は、対称性を有してもよく、且つ、ブロック１０４は、集積回路ダイ１００にわたって均等に分布してもよく、且つ、クロック回路網１０６は、Ｈツリー構造として延在してもよい。一実施形態において、対称的な集積回路ダイは、従来のＦＰＧＡを含む従来のダイと同一の又はこれよりも良好な性能を実現する。例えば、一実施形態において、集積回路１０２の最大周波数は、従来のダイと同一又はこれよりも良好であり、且つ、従来のＦＰＧＡのものと類似したタイミング性能を有する。
【００１４】
外側インターフェイス層１１２は、外側グローバルライン１２８を含み、中間インターフェイス層１１０は、中間グローバルライン１３０を含み、且つ、内側インターフェイス層１０８は、内側グローバルライン１３２を含む。中間グローバルライン１３０は、スイッチ１３４を介して内側グローバルライン１２３と結合されており、且つ、中間グローバルライン１３０は、スイッチ１３６を介して外側グローバルライン１２８と結合される。スイッチ１３４又は１３６は、トランジスタであってよい。それぞれのスイッチ１３４又は１３６は、開路及び閉路などの状態を有する。スイッチ１３４又は１３６の状態は、スイッチ１３４又は１３６と結合された（図示されてはいない）ストレージユニット内の構成ビットの１又は０などの値によって制御される。ストレージユニットは、レジスタ又はＲＡＭセルであってよい。スイッチ１３４と結合されたストレージユニット内の構成ビットの値をアサートすることによってスイッチ１３４がターンオンされた場合に、内側グローバルライン１３２及び中間グローバルライン１３０は、同一のグローバル信号を受信する。スイッチと結合されたストレージユニット内の構成ビットの値をデアサートすることによってスイッチ１３４がターンオフされた場合には、内側グローバルライン１３２及び中間グローバルライン１３０は、異なるグローバル信号を受信することになろう。スイッチ１３６も、前述のスイッチ１３４と実質的に類似した方式によって動作する。
【００１５】
それぞれのグローバルライン１２８、１３０、及び１３２は、グローバル信号を受信し、グローバル信号は、クロック信号、イネーブル信号、又はクリア信号であってよい。１つ又は複数のグローバルライン１２８、１３０、及び１３２を介して受信されたクロック信号は、集積回路１０２の一部又は全体にクロック回路網１０６を介して供給される。ブロック１０４は、水平相互接続１２４又は垂直相互接続１２６から１つ又は複数の信号を受信して、保存操作、デジタル信号処理操作、論理操作、及び／又は数学的操作などの操作を１つ又は複数の信号に実行し、水平相互接続１２４又は垂直相互接続１２６に供給される１つ又は複数の出力信号を生成する。
【００１６】
集積回路ダイ１００は、スケーラブルであり、且つ、集積回路基板上の論理素子（Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ：ＬＥ）の密度などの様々な範囲の論理密度をサポートする。集積回路ダイ１００のＬＥは、Ｉ／Ｏ素子によって占有されるものと比べて、小さな、同一の、又は大きな外部接続された基板の表面積を占有する。
【００１７】
尚、３つのインターフェイス層１０８、１１０、及び１１２が示されているが、別の実施形態においては、集積回路ダイ１００は、任意の数のインターフェイス層を含む。更には、代替実施形態においては、複数の隣接ブロック１０４をＭｅｇａＲＡＭブロックとして組み合わせてもよい。更には、集積回路ダイ１００のそれぞれの行が２つのサブ行に分割されているが、代替実施形態においては、行をサブ行に分割しなくてもよい。別の実施形態においては、集積回路ダイ１００のそれぞれの行を２つを上回る数のサブ行に分割してもよい。更に別の実施形態においては、外側グローバルライン１２８は、スイッチ１３４又は１３６に類似したスイッチを介して内側グローバルライン１３２と結合されている。
【００１８】
図２は、本発明の一実施形態による集積回路ダイ１００の論理アレイブロック２００の一実施形態の例示用のブロックダイアグラムを示している。論理アレイブロック２００は、ブロック１０４（図１）の一例である。論理アレイブロック（Ｌｏｇｉｃ  Ａｒｒａｙ  Ｂｌｏｃｋ：ＬＡＢ）２００は、複数のＬＥ２０２を含み、これらのＬＥは、薄膜酸化物トランジスタから製造してもよい。それぞれのＬＥ２０２は、１つ又は複数のローカルライン２０４を介して残りのＬＥ２０２と結合してもよい。ローカルライン２０４は、水平相互接続１２４及び／又は垂直相互接続１２６と結合される。尚、４つのＬＥ２０２を含むＬＡＢ２００は、例示を目的としており、従って、本発明の範囲を限定することを意図したものではないことを理解されたい。例えば、ＬＡＢ２００は、４つを下回る数のＬＥ２０２を含んでもよく、或いは、４つを上回る数のＬＥ２０２を含んでもよい。
【００１９】
図３は、本発明の一実施形態による論理アレイブロック２００の論理素子２０２の一実施形態の例示用の回路図を示している。ＬＥ２０２は、第１レベルにおいてマルチプレクサ３０２を、そして、第２レベルにおいてマルチプレクサ３０４及び３０６を含む。ＬＥ２０２は、ストレージユニット３０８を更に含む。ＬＥ２０２は、２つのセレクト入力３１０及び３１２を受信する２入力ＬＵＴ（Ｌｏｏｋ−Ｕｐ  Ｔａｂｌｅ）である。ＬＥ２０２は、セレクト入力信号３１０及び３１２の値に基づいてストレージユニット３０８のいずれかのものの内部に保存されているビットを出力する。ＬＥ２０２は、ｍ入力ＬＵＴであってよく、ここで、ｍは、２以外の正の整数であることを理解されたい。
【００２０】
図４は、本発明の一実施形態による集積回路ダイ１００のインターフェイスユニット１１４の一実施形態の例示用のブロックダイアグラムを示している。インターフェイスユニット１１４は、デマルチプレクサ４０２と、マルチプレクサ４０５と、複数のドライバ４０４、４０６、４０８、４１０、４１２、４１４、及び４１６と、グローバルラインの一部４１８と、を含む。グローバルラインの一部４１８は、インターフェイスユニット１１４が内側インターフェイス層１０８の一部である場合には、内側グローバルライン１３２の一部であることを理解されたい。一部４１８は、インターフェイスユニット１１４が中間インターフェイス層１１０の一部である場合には、中間グローバルライン１３０の一部であることを更に理解されたい。更には、一部４１８７は、インターフェイスユニット１１４が外側インターフェイス層１１２の一部である場合には、外側グローバルライン１２８の一部であることを理解されたい。それぞれのドライバ４０４、４０６、４０８、４１０、４１２、４１４、及び４１６は、パススルーゲート又はインバータなどのゲートであってよい。
【００２１】
デマルチプレクサ４０２は、入力ライン４２０及びドライバ４０４を介して入力信号４２１を受信する。デマルチプレクサ４０２は、デマルチプレクサ４０２のセレクタ入力において受信されるセレクト入力信号の値に基づいて入力信号４２１を逆多重化し、且つ、この逆多重化された信号４２２及び４２４を出力する。逆多重化された信号４２２及び４２４は、ドライバ４０６及び４０８を介して、デマルチプレクサ４０２と結合された垂直相互接続１２６又は水平相互接続１２４に送信される。更には、マルチプレクサ４０５は、ドライバ４１２、４１４、及び４１６を介して水平相互接続１２４又は垂直相互接続１２６から複数の信号を受信する。マルチプレクサ４０５は、自身が受信するセレクト入力信号の値に基づいて複数の信号を多重化し、且つ、出力信号４２７をドライバ４１０を介して出力ライン４２６に送信する。尚、７つのドライバの使用は、例示を目的としており、従って、本発明の範囲を限定することを意図したものではないことを理解されたい。例えば、一実施形態においては、７つよりも少ない数の又はこれよりも多くの数のドライバを使用してもよい。
【００２２】
図５は、本発明の一実施形態によるＩ／Ｏダイ５００の一実施形態の例示用のブロックダイアグラムを示している。一実施形態において、Ｉ／Ｏダイ５００の大部分は、厚膜酸化物トランジスタを含む。Ｉ／Ｏダイ５００は、Ｉ／Ｏ回路５０２を含む。Ｉ／Ｏ回路５０２は、Ｉ／Ｏ素子５１０の複数のティア（ｔｉｅｒ：段）５０４、５０６、及び５０８を含んでもよく、Ｉ／Ｏ素子は、３状態バッファなどのＩ／Ｏバッファを含んでもよい。尚、図示の３つのティアは、例示を目的としたものに過ぎず、従って、本発明の範囲を制限することを意図したものではないことを理解されたい。例えば、一実施形態は、４つのティアを利用してもよい。
【００２３】
図５を複雑化することを回避するべく、図５のＩ／Ｏ素子のうちのいくつかのもののみ（すべてのものではない）に参照符号５１０を付与している。複数のティアは、内側ティア５０４、中間ティア５０６、及び外側ティア５０８を含む。Ｉ／Ｏ回路５０２は、ノイズ低減ブロック５１２と、論理ブロック５１４と、を更に含んでもよい。一実施形態においては、論理ブロック５１４は、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）ブロックであってよい。ノイズ低減ブロック５１２は、１つの又は複数のＩ／Ｏ素子５１０によって生成されるノイズを低減するためのフィルタ、１つ又は複数のＤＥＣＡＰ（ＤＥｃｏｕｐｌｉｎｇ  ＣＡＰａｃｉｔｏｒ）の組合せ、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）ブロック、アナログ回路、又はこれらの任意の組合せであってよい。論理ブロック５１４の例は、プロセッサ、トランシーバ、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）、フラッシュメモリ又はＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）であってよい不揮発性メモリなどのメモリブロックを含む。論理ブロック５１４は、サードパーティエンティティによって製造されたものであってもよい。例えば、論理ブロック５１４は、Ｉ／Ｏダイ５００を製造するエンティティとは異なるサードパーティエンティティによって製造されてもよい。この例においては、サードパーティエンティティは、集積回路ダイ１００を製造するエンティティとは別であってもよい。別の例として、論理ブロック５１４は、Ｉ／Ｏダイ５００を構成するエンティティとは異なるサードパーティエンティティによって製造されたものであってもよい。この例においては、サードパーティエンティティは、集積回路ダイ１００を構成するエンティティと異なってもよい。
【００２４】
内側ティア５０４は、一例においては、内側インターフェイス層１０８と結合されている。中間ティア５０６は、中間インターフェイス層１１０（図１）と結合されており、且つ、外側ティア５０８は、外側インターフェイス層１１２（図１）と結合される。代替実施形態においては、Ｉ／Ｏダイ５００は、ノイズ低減ブロック５１２及び／又は論理ブロック５１４を含んでいない。
【００２５】
前述のように、Ｉ／Ｏ回路５０２は、３つを上回る又は下回る数のティアを含んでもよい。Ｉ／Ｏ回路５０２内のティアの数は、集積回路ダイ１００のインターフェイス層の数と整合していることを理解されたい。
【００２６】
図６は、本発明の一実施形態によるＩ／Ｏダイ５００のＩ／Ｏ素子５１０の一実施形態の例示用のブロックダイアグラムを示している。この実施形態においては、Ｉ／Ｏ素子５１０は、Ｉ／Ｏパッド６０２と、例えば、３状態バッファなどのＩ／Ｏバッファ６０４と、を含む。Ｉ／Ｏバッファ６０４は、イネーブル信号６０８の受信に応答して、出力信号４２７を出力ライン６０６を介してＩ／Ｏパッド６０２に送信する。デマルチプレクサ４０２は、イネーブル信号６０８に応答してＩ／Ｏバッファ６０４がディスエーブルされた時点において、入力ライン４２０を介して入力信号４２１を受信することを理解されたい。Ｉ／Ｏ素子５１０は、例えば、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュメモリなどの異なるプロトコルをサポートするべく、Ｉ／Ｏバッファ６０４などの異なるコンポーネントのアレイを含んでもよい。
【００２７】
図７は、本発明の一実施形態による冗長性のために使用されるＩ／Ｏ回路７００の一実施形態の例示用の回路図を示している。Ｉ／Ｏ回路７００は、Ｉ／Ｏ素子５１０（図５）のｎ個のティアを含み、ここで、ｎは、ゼロを上回る整数である。Ｉ／Ｏ回路７００は、Ｉ／Ｏダイ５００に内蔵されてもよく、且つ、冗長回路として機能する。ｎ個のティアは、ティア５０４、５０６、５０８、及び７０２を含む。ｎ個のティアは、能動型Ｉ／Ｏバッファ６０４を含んでもよい。Ｉ／Ｏ回路７００は、受動型Ｉ／Ｏバッファ７０８の２つのティア７０４及び７０６を更に含む。図７が複雑化することを回避するべく、能動型Ｉ／Ｏバッファのうちのいくつかのもののみ（すべてのものではない）に参照符号６０４を付与しており、且つ、図７のＩ／Ｏバッファのうちのいくつかのもののみ（すべてのものではない）に参照符号７０８を付与している。受動型Ｉ／Ｏバッファ７０８のティア７０４及び７０６は、複数の入力トランジスタ７１２と、複数の出力トランジスタ７１３と、を更に含んでもよい。それぞれのトランジスタ７１２及び７１３は、ストレージユニット７１４内に保存されている構成ビットＲによって制御してもよい。図７が複雑化することを回避するべく、図７の入力トランジスタのうちのいくつかのもののみ（すべてのものではない）に参照符号７１２を付与しており、且つ、出力トランジスタのうちのいくつかのもののみ（すべてのものではない）に参照符号７１３を付与している。更には、図７が複雑化することを回避するべく、図７のストレージユニットのうちのいくつかのもののみ（すべてのものではない）に参照符号７１４を付与している。入力トランジスタ７１２は、受動型Ｉ／Ｏバッファ７０８の入力に接続されており、且つ、出力トランジスタ７１３は、受動型Ｉ／Ｏバッファ７０８の出力に接続されている。構成ビットＲの値は、１つ又は０であってよい。
【００２８】
ｎが偶数である場合には、能動型Ｉ／Ｏバッファ６０４のｎ個のティアのうちの偶数のものが受動型Ｉ／Ｏバッファ７０８の最上位ティア７０４と結合され、能動型Ｉ／Ｏバッファ６０４のｎ個のティアのうちの残りのものが受動型Ｉ／Ｏバッファ７０８の最下位ティア７０６と結合される。ｎが奇数である場合には、能動型Ｉ／Ｏバッファ６０４のティアのうちの奇数のものが受動型Ｉ／Ｏバッファ７０８の最上位ティア７０４と結合され、且つ、能動型Ｉ／Ｏバッファ６０４のティアのうちの残りのものが受動型Ｉ／Ｏバッファ７０８の最下位ティア７０６と結合される。ｎ個の能動型Ｉ／Ｏバッファ６０４が同一の受動型Ｉ／Ｏバッファ７０８を共有している。例えば、能動型バッファ６０４Ａ１及びＡ２が、能動型Ｉ／ＯバッファＡ１及びＡ２の入力及び能動型Ｉ／ＯバッファＡ１及びＡ２の出力と結合された状態において、同一の受動型Ｉ／Ｏバッファ７０８を共有している。
【００２９】
能動型Ｉ／ＯバッファＡｎの誤動作が発生した時点において、構成ビットＲを１の値に設定することにより、受動型Ｉ／ＯバッファＳＰＡｎと結合された入力トランジスタ７１２をオン状態とし、且つ、構成ビットＲを１の値に設定することにより、受動型Ｉ／ＯバッファＳＰＡｎの出力と結合された出力トランジスタ７１３をオン状態とする。トランジスタ７１２及び７１３がオン状態となった時点において、能動型Ｉ／Ｏバッファの代わりに、受動型Ｉ／ＯバッファＳＰＡｎを使用し、能動型Ｉ／ＯバッファＡｎの入力において受信された出力信号４２７を出力する。受動型Ｉ／ＯバッファＳＰＡｎは、受動型Ｉ／ＯバッファＳＰＡｎの出力と結合されたＩ／Ｏパッド６０２（図６）に出力信号４２７（図４）を送信する。
【００３０】
能動型Ｉ／Ｏバッファ６０４に対する受動型Ｉ／Ｏバッファ７０８の比率は、Ｉ／Ｏ基板の表面上のＩ／Ｏ密度によって左右される。一実施形態においては、冗長方式により、設計フットプリントが変化しない。例えば、最上位ティア又は最下位ティア内における受動型Ｉ／Ｏバッファ７０８のレイアウトの設計は、ｎ個のティアのうちの任意のものにおける能動的Ｉ／Ｏバッファ６０４のレイアウトの設計と同一である。
【００３１】
別の実施形態においては、Ｉ／Ｏ回路７００は、受動型Ｉ／Ｏバッファ７０８の任意の数のティアを含む。例えば、図７に示されている受動型Ｉ／Ｏバッファ７０８の単一の最上位ティア７０４は、能動型Ｉ／Ｏバッファ６０４の奇数又は偶数のティアの冗長性のために使用されているが、別の実施形態においては、受動型Ｉ／Ｏバッファ７０８の複数のティアを能動型Ｉ／Ｏバッファ６０４の奇数又は偶数のティアのために使用してもよい。別の例として、図７に示されている受動型Ｉ／Ｏバッファ７０８の単一の最下位ティア７０６は、能動型Ｉ／Ｏバッファ６０４の奇数又は偶数のティアの冗長性のために使用されているが、別の実施形態においては、受動型Ｉ／Ｏバッファ７０８の複数の最下位ティアを能動型Ｉ／Ｏバッファ６０４の奇数又は偶数のティアのために使用してもよい。
【００３２】
図８Ａは、本発明の一実施形態によるＩ／Ｏシステム８００の一実施形態の例示用の正面図を示している。Ｉ／Ｏシステム８００は、エンクロージャ８０２と、Ｉ／Ｏ積層体８０４と、を含む。Ｉ／Ｏ積層体８０４は、複数のはんだボール８０６と、外部接続された基板８０８と、集積回路ダイ８１０と、Ｉ／Ｏダイ８１２と、複数のワイヤボンド８１４及び８１６と、複数のバンプアレイ８１８及び８２０と、を含む。一実施形態においては、複数のバンプアレイ８１０及び８２０は、マイクロバンプアレイである。Ｉ／Ｏ積層体８０４は、アンダーフィルから製造されたアンダーフィル層８４１を更に含む。一実施形態においては、アンダーフィル層８４１は、Ｎａｍｉｃｓ（登録商標）  ｃｏｒｐｏｒａｔｉｏｎ社から入手可能なフリップチップアンダーフィルから製造されている。アンダーフィルは、バンプアレイ８１８及び８２０を保護する。複数のバンプアレイは、集積回路バンプアレイ８２０と、Ｉ／Ｏバンプアレイ８１８と、を含む。エンクロージャ８０２は、バンプアレイ８１８及び８２０、Ｉ／Ｏダイ８１２、集積回路ダイ８１０、及びワイヤボンド８１４及び８１６を封入している。Ｉ／Ｏダイ８１２は、Ｉ／Ｏダイ５００（図５）の一例であり、且つ、集積回路ダイ８１０は、集積回路ダイ１００（図１）の一例である。
【００３３】
はんだボール８０６は、外部接続された基板８０８の下部表面８２２にはんだ付けされている。更には、集積回路ダイ８１０の集積回路基板８２６の下部表面８２４は、エポキシ層などの付着層８２７を介して、外部接続された基板８０８の上部表面８２８に付着されている。エポキシは、接着剤であってよい。集積回路バンプアレイ８２０の複数のバンプ８３８は、集積回路基板８２６の上部表面８３０にはんだ付けされている。更には、Ｉ／Ｏバンプアレイ８１８の複数のバンプ８３２は、Ｉ／Ｏダイ８１２のＩ／Ｏ基板８３６の下部表面８３４にはんだ付けされている。Ｉ／Ｏバンプアレイ８１８のＩ／Ｏバンプ８３２は、集積回路バンプアレイ８２０の集積回路バンプ８３８とアライメントされている。例えば、Ｉ／Ｏバンプ８３２は、集積回路バンプ８３８との接触状態となるように垂直方向においてアライメントされている。別の例として、Ｉ／Ｏバンプ８３２の下部表面の中心又はその他の部分は、集積回路バンプ８３８の下部表面の中心又は別の部分と接触状態となるようにアライメントされている。アンダーフィル層９４１は、Ｉ／Ｏバンプ８３２の間の電気的絶縁体として機能し、且つ、集積回路バンプ８３８の間の電気的絶縁体としても機能する。Ｉ／Ｏダイ８１２のＩ／Ｏパッド６０２は、ワイヤボンド８１４及び８１６を介して、外部接続された基板８０８の上部表面８２８にワイヤボンドされている。
【００３４】
Ｉ／Ｏ基板８３６は、Ｉ／Ｏ基板８３６の高さに沿ってエッチングされたトレンチ内に形成された複数のＩ／Ｏ  ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）８４０を含む。Ｉ／Ｏ  ＴＳＶ８４０の製造により、Ｉ／Ｏダイ８１２の費用が低減される。Ｉ／Ｏ  ＴＳＶ８４０は、銅又はタングステンなどの１つ又は複数の金属を含んでもよい。Ｉ／Ｏバンプ８３２は、Ｉ／Ｏ基板８３６の下部表面８３４にはんだ付けされており、且つ、Ｉ／Ｏ  ＴＳＶ８４０との接触を確立するべく、Ｉ／Ｏ  ＴＳＶ８４０にはんだ付けされている。
【００３５】
集積回路１０２（図１）などの集積回路は、集積回路基板８２６の上部表面８３０上に配置される。Ｉ／Ｏ回路５０２（図５）又はＩ／Ｏ回路７００（図７）などのＩ／Ｏ回路は、Ｉ／Ｏ基板８３６の下部表面８３４上に配置される。
【００３６】
集積回路基板８２６の下部表面８２４は、集積回路基板８２６の上部表面８３０が対向しているものとは反対の方向に対向していることに留意されたい。同様に、Ｉ／Ｏ基板８３６の下部表面８３４は、Ｉ／Ｏ基板８３６の上部表面８３７が対向しているものとは反対の方向に対向しており、且つ、外部接続された基板８０８の下部表面８２２は、外部接続された基板８０８の上部表面８２８が対向しているものとは反対の方向に対向している。電源パッド６０２は、Ｉ／Ｏ基板８３６の上部表面８３７上に形成される。外部接続された基板８０８の上部表面８２８は、集積回路基板８２６の下部表面８２４と対向しており、且つ、集積回路表面８２６の上部表面８０８は、Ｉ／Ｏ基板８３６の下部表面８３４と対向している。一実施形態においては、Ｉ／Ｏ基板８３６の上部表面８３７上におけるＩ／Ｏパッド６０２の製造及びＩ／Ｏ基板８３６の下部表面８３４上におけるＩ／Ｏバンプ８３２の製造により、多数のＩ／Ｏバンプ８３２及びＩ／Ｏパッド６０２をＩ／Ｏ基板８３６上に収容することが可能になっている。
【００３７】
電力信号８４２が、後述する１つ又は複数の電源から、外部接続された基板８０８上において、ワイヤボンド８１４及びＩ／Ｏパッド６０２を介して、Ｉ／Ｏダイ８１２に供給される。更には、電力信号８４４が、ワイヤボンド８１６、Ｉ／Ｏパッド６０２、Ｉ／Ｏ  ＴＳＶ８４０、Ｉ／Ｏバンプ８３２、集積回路バンプ８３８、及びインターフェイス層１０８、１１０、及び１１２の任意のものを介して、集積回路ダイ８１０に供給される。
【００３８】
様々な実施形態においては、データ、制御、及びクロック信号をＩ／Ｏシステム８００の各部分に供給するべく、更なるパッドが上部表面８３７上に配置される。
【００３９】
図８Ｂは、本発明の一実施形態による図８ＡのＩ／Ｏシステム８００のＩ／Ｏ基板８３６の上部表面８３７の例示用の平面図を示している。図８Ｃは、本発明の一実施形態によるＩ／Ｏ基板８３６の下部表面８３４の例示用の下面図を示している。図８Ｄは、本発明の一実施形態による図８ＡのＩ／Ｏシステム８００の集積回路ダイ１００の上部表面８３０の例示用の平面図を示している。それぞれのＩ／Ｏパッド６０２は、Ｉ／Ｏ基板８３６の周囲に沿って、例えば、これに隣接した状態において、配置される。一実施形態においては、Ｉ／Ｏバンプの数は、Ｉ／Ｏバンプと集積回路バンプ８３８の間に１対１の接続を確立するべく、集積回路バンプ８３８の数と同一である。
【００４０】
一実施形態においては、集積回路バンプ８３８は、再分配回路網（ＲｅＤｉｓｔｒｉｂｕｔｉｏｎ  Ｎｅｔｗｏｒｋ：ＲＤＮ）を介して、外側インターフェイス層１１２、中間インターフェイス層１１０、及び内側インターフェイス層１０８に接続されている。例えば、集積回路バンプ８３８は、再分配導体８４５を介して、内側インターフェイス層１０８に接続されており、集積回路バンプ８３８は、再分配導体８４５を介して中間インターフェイス層１１０に接続されており、且つ、集積回路バンプ８３８は、再分配導体８４５を介して外側インターフェイス層１１２に接続されている。
【００４１】
出力信号４２７が、ドライバ４１０（図４）から、再分配導体８４５、集積回路バンプ８３８、Ｉ／Ｏバンプ８３２、Ｉ／Ｏ  ＴＳＶ８４０、及びＩ／Ｏパッド６０２を介して、Ｉ／Ｏパッド６０２と結合された外部接続された装置のうちの１つ又は複数のものに送信される。Ｉ／Ｏバンプ８３２は、集積回路バンプ８３８との接触状態にあり、且つ、Ｉ／Ｏ  ＴＳＶ８４０は、Ｉ／Ｏバンプ８３２との接触状態にある。入力信号４２１が、外部接続された装置のうちの１つ又は複数のものから、Ｉ／Ｏパッド６０２、Ｉ／Ｏ  ＴＳＶ８４０、Ｉ／Ｏバンプ８３２、Ｉ／Ｏバンプ８３２との接触状態にある集積回路バンプ８３８、再分配導体８４５、及びドライバ４０４（図４）を介して、デマルチプレクサ４０２（図４）によって受信される。Ｉ／Ｏバンプ８３２は、Ｉ／Ｏ  ＴＳＶ８４０との接触状態にあり、且つ、Ｉ／Ｏ  ＴＳＶ８４０は、Ｉ／Ｏパッド６０２との接触状態にある。
【００４２】
代替実施形態においては、Ｉ／Ｏバンプ８３２の数は、集積回路バンプ８３８の数とは異なる。更には、別の代替実施形態においては、Ｉ／Ｏシステム８００は、アンダーフィル層８４１を含んでいない。
【００４３】
図９は、本発明の一実施形態によるＩ／Ｏシステム９００の別の実施形態の例示用の正面図を示している。Ｉ／Ｏシステム９００は、Ｉ／Ｏシステム９００がＩ／Ｏ積層体９０４を含んでいるという点を除いて、Ｉ／Ｏ積層体８００（図８）に類似している。Ｉ／Ｏ積層体９０４は、Ｉ／Ｏ積層体９０４が、集積回路ダイ９１０と、マイクロバンプアレイであるバンプアレイ９２０と、を含んでいるという点を除いて、Ｉ／Ｏ積層体８０４と類似している。Ｉ／Ｏ積層体９０４は、アンダーフィルから製造されたアンダーフィル層９４１を更に含む。アンダーフィル層９４１は、バンプアレイ９２０と、バンプアレイ８１８の一部と、を保護する。集積回路ダイ９１０は、集積回路ダイ１００（図１）の一例である。
【００４４】
更には、集積回路ダイ９１０の集積回路基板９２６の下部表面９２４は、エポキシ層などの付着層９２７を介して、外部接続された基板８０８の上部表面８２８に付着されている。集積回路バンプアレイ９２０の複数のバンプ８３８は、集積回路基板８２６の上部表面９３０にはんだ付けされている。Ｉ／Ｏバンプアレイ８１８のＩ／Ｏバンプ８３２は、集積回路バンプアレイ９２０の集積回路バンプ８３８とアライメントされている。集積回路１０２（図１）が集積回路基板９２６の上部表面９３０上に配置される。
【００４５】
集積回路基板９２６の下部表面９２４は、集積回路基板９２６の上部表面９３０が対向しているものとは反対の方向に対向していることに留意されたい。外部接続された基板８０８の上部表面８２８は、集積回路基板８２６の下部表面９２４に対向しており、且つ、集積回路基板９２６の上部表面９３０は、Ｉ／Ｏ基板８３６の下部表面８３４に対向している。
【００４６】
電力信号８４４が、ワイヤボンド８１６、Ｉ／Ｏパッド６０２、Ｉ／Ｏ  ＴＳＶ８４０、Ｉ／Ｏバンプ８３２、集積回路バンプ９３８、並びに、インターフェイス層１０８、１１０、及び１１２のうちのいずれかを介して、集積回路ダイ９１０に供給される。
【００４７】
Ｉ／Ｏシステム９００は、集積回路ダイ９１０が集積回路ダイ８１０（図８Ａ）の表面積よりも小さな表面積を有するという点を除いて、Ｉ／Ｏシステム８００に類似している。別の代替実施形態においては、Ｉ／Ｏシステム９００は、アンダーフィル層９４１を含んでいない。
【００４８】
図１０Ａは、本発明の一実施形態によるＩ／Ｏシステム１０００の更に別の実施形態の例示用の正面図を示している。Ｉ／Ｏシステム１０００は、エンクロージャ１００２と、Ｉ／Ｏ積層体１００４と、を含む。Ｉ／Ｏ積層体１００４は、複数のはんだボール８０６と、外部接続された基板８０８と、シリコンインターポーザ１００６と、上部シリコンインターポーザバンプアレイ１００８と、下部シリコンインターポーザバンプアレイ１０１０と、複数の電源パッド１０１２と、Ｉ／Ｏダイ１０１４と、集積回路ダイ１０１６と、複数のワイヤボンド１０１８及び１０２０と、Ｉ／Ｏバンプアレイ１０３７と、集積回路バンプアレイ１０３９と、を含む。Ｉ／Ｏダイ１０１４は、Ｉ／Ｏダイ５００（図５）の一例であり、且つ、集積回路ダイ１０１６は、集積回路ダイ１００（図１）の一例である。Ｉ／Ｏバンプアレイ１０３７は、マイクロバンプである複数のバンプ１０４３を含み、且つ、集積回路バンプアレイ１０３９は、こちらもマイクロバンプである複数のバンプ１０４９を含む。Ｉ／Ｏ積層体１００４は、アンダーフィルから製造された上部アンダーフィル層１０５９を更に含む。上部アンダーフィル層１０５９は、バンプアレイ１０３７及び１００８を保護する。又、Ｉ／Ｏ積層体１００４は、アンダーフィルから製造されると共にバンプアレイ１０３９及び１０１０を保護する下部アンダーフィル層１０６１をも含む。
【００４９】
エンクロージャ１００２は、Ｉ／Ｏダイ１０１４、シリコンインターポーザ１００６、上部シリコンインターポーザバンプアレイ１００８、下部シリコンインターポーザバンプアレイ１０１０、及び集積回路ダイ１０１６を封入している。集積回路ダイ１０１６の集積回路基板１０２４の下部表面１０２２は、エポキシ層などの付着層１０２８を介して、外部接続された基板８０８の上部表面８２８に付着している。
【００５０】
上部シリコンインターポーザバンプアレイ１００８は、シリコンインターポーザ１００６の上部表面１０３０にはんだ付けされており、且つ、下部シリコンインターポーザバンプアレイ１０１０は、シリコンインターポーザ１００６の下部表面１０３２にはんだ付けされている。上部アンダーフィル層１０５９は、上部表面１０３０の上方に配置されており、且つ、下部アンダーフィル層１０６１は、下部表面１０３２の下方に配置されている。上部シリコンインターポーザバンプアレイ１００８は、マイクロバンプなどの複数のバンプ１０３４を含み、且つ、下部シリコンインターポーザバンプアレイ１０１０は、マイクロバンプなどの複数のバンプ１０３４を含む。上部アンダーフィル層１０５９は、上部シリコンインターポーザバンプアレイ１００８のバンプ１０３４の間の電気的絶縁体として機能し、且つ、バンプ１０４３の間の電気的絶縁体としても機能する。下部アンダーフィル層１０６１は、下部シリコンインターポーザバンプアレイ１０１０のバンプ１０３４の間の電気的絶縁体として機能し、且つ、集積回路バンプ１０４９の間の電気的絶縁体として機能する。複数のシリコンインターポーザＴＳＶ１０３５は、シリコンインターポーザ１００６内においてエッチングされたトレンチを充填することによって形成される。シリコンインターポーザＴＳＶ１０３５は、上部シリコンインターポーザバンプアレイ１００８のシリコンインターポーザバンプ１０３４を下部シリコンインターポーザバンプアレイ１０１０のバンプ１０３４と結合している。電源パッド１０１２が、シリコンインターポーザ１００６の上部表面１０３０上に形成され、且つ、外部接続された基板８０８の上部表面８２８にワイヤボンドされている。ワイヤボンド１０１８及び１０２０が、シリコンインターポーザ１００６の上部表面１０３０上の電源パッド１０１２上にワイヤボンドされている。
【００５１】
集積回路１０２（図１）などの集積回路が集積回路基板１０２４の上部表面１０３６上に配置される。Ｉ／Ｏ回路５０２又はＩ／Ｏ回路７００などのＩ／Ｏ回路がＩ／Ｏダイ１０１４のＩ／Ｏ基板１０４０の下部表面１０３８上に配置される。集積回路基板１０２４の下部表面１０２２は、集積回路基板１０２４の上部表面１０３６が対向しているものとは反対の方向に対向していることに留意されたい。同様に、Ｉ／Ｏ基板１０４０の下部表面１０３８は、Ｉ／Ｏ基板１０４０の上部表面１０４１が対向しているものとは反対の方向に対向している。外部接続された基板８０８の上部表面８２８は、集積回路基板１０２４の下部表面１０２２に対向しており、集積回路基板１０２４の上部表面１０３６は、シリコンインターポーザ１００６の下部表面１０３２に対向しており、且つ、シリコンインターポーザ１００６の上部表面１０３０は、Ｉ／Ｏ基板１０４０の下部表面１０３８に対向している。
【００５２】
いくつかの実施形態においては、データ、制御、及びクロック信号をＩ／Ｏシステム１０００の各部分に供給するべく、更なるパッドが上部表面１０３０上に配置される。代替実施形態においては、Ｉ／Ｏシステム１０００は、上部アンダーフィル層１０５９及び下部アンダーフィル層１０６１を含んでいない。
【００５３】
図１０Ｂは、本発明の一実施形態による図１０ＡのＩ／Ｏシステム１０００の集積回路ダイ１０１６の一実施形態の例示用の平面図を示している。集積回路ダイ１０１６は、下部シリコンインターポーザバンプアレイ１０１０（図１０Ａ）との接触状態にあるバンプ１０４３を含む。又、集積回路ダイ１０１６は、インターフェイス層１０８、１１０、及び１１２と結合された複数の再分配導体１０４７を含むＲＤＮ１０４５をも含む。例えば、再分配導体１０４７は、バンプ１０４３を内側インターフェイス層１０８と結合しており、再分配導体１０４７は、バンプ１０４３を中間インターフェイス層１１０と結合しており、且つ、再分配導体１０４７は、バンプ１０４３を外側インターフェイス層１１２と結合している。
【００５４】
図１０Ｃは、本発明の一実施形態による図１０ＡのＩ／Ｏシステム１０００のＩ／Ｏダイ１０１４の一実施形態の例示用の下面図を示している。Ｉ／Ｏダイ１０１４は、上部シリコンインターポーザバンプアレイ１００８との接触状態にある複数のバンプ１０４９を含む。又、Ｉ／Ｏダイ１０１４は、Ｉ／Ｏ素子５１０と結合された複数の再分配導体１０５３を含むＲＤＮ１０５１をも含む。例えば、再分配導体１０５３は、バンプ１０４９をＩ／Ｏ素子５１０と結合している。
【００５５】
マルチプレクサ４０５（図４）から出力された出力信号４２７（図４）は、ドライバ４１０（図４）、再分配導体１０４７（図１０Ｂ）、バンプ１０４３（図１０Ｂ）、下部シリコンインターポーザバンプアレイ１０１０（図１０Ａ）のバンプ１０３４（図１０Ａ）、シリコンインターポーザＴＳＶ１０３５（図１０Ａ）、上部シリコンインターポーザバンプアレイ１００８（図１０Ａ）のバンプ１０３４（図１０Ａ）、バンプ１０４９、再分配導体１０５３、及びＩ／Ｏパッド６０２（図１０Ａ）を介して、外部接続された装置のうちの１つ又は複数のものに出力される。シリコンインターポーザＴＳＶ１０３５（図１０Ａ）は、アレイ１００８及び１０１０（図１０Ａ）のバンプ１０３４（図１０Ａ）にはんだ付けされている。入力信号４２１（図４）は、外部接続された装置のうちの１つ又は複数のものから、Ｉ／Ｏパッド６０２（図６）、再分配導体１０５３、バンプ１０４９、上部シリコンインターポーザバンプアレイ１００８（図１０Ａ）のバンプ１０３４（図１０Ａ）、シリコンインターポーザＴＳＶ１０３５（図１０Ａ）、下部シリコンインターポーザバンプアレイ１０１０（図１０Ａ）のバンプ１０３４（図１０Ａ）、バンプ１０４３（図１０Ｂ）、再分配導体１０４７（図１０Ｂ）、及びドライバ４０４（図４）を介して、デマルチプレクサ４０２（図４）に入力される。
【００５６】
電力信号８４２（図１０Ａ）が、ワイヤボンド１０１８（図１０Ａ）、電源パッド１０１２（図１０Ａ）、シリコンインターポーザ１００６（図１０Ａ）の上部表面１０３０（図１０Ａ）上のＲＤＮ、上部シリコンインターポーザバンプアレイ１００８（図１０Ａ）のバンプ１０３４（図１０Ａ）、Ｉ／Ｏ基板１０４０の下部表面１０３８上のバンプ１０４９、及びＩ／Ｏ基板１０４０（図１０Ａ）の下部表面１０３８（図１０Ａ）上の再分配導体１０５３を介して、Ｉ／Ｏパッド６０２（図６）に供給される。更には、電力信号８４４が、ワイヤボンド１０２０、電源パッド１０１２（図１０Ａ）、シリコンインターポーザ１００６（図１０Ａ）の上部表面１０３０（図１０Ａ）上のＲＤＮ、シリコンインターポーザＴＳＶ１０３５（図１０Ａ）、下部シリコンインターポーザバンプアレイ１０１０（図１０Ａ）のバンプ１０３４（図１０Ａ）、集積回路基板１０２４（図１０Ａ）の上部表面１０３６（図１０Ａ）上のバンプ１０４３（図１０Ａ）、及び再分配導体１０４７（図１０Ｂ）を介して、インターフェイス層１０８、１１０、又は１１２（図１０Ｂ）に供給される。
【００５７】
図１１は、本発明の一実施形態によるＩ／Ｏシステム１１００の別の実施形態の例示用の正面図を示している。Ｉ／Ｏシステム１１００は、Ｉ／Ｏシステム１１００がＩ／Ｏ積層体１１０４を含んでいることを除いて、Ｉ／Ｏシステム１０００（図１０Ａ）に類似している。Ｉ／Ｏ積層体１１０４は、Ｉ／Ｏ積層体１１０４が、集積回路ダイ１１１６と、集積回路バンプアレイ１１３９と、を含んでいることを除いて、Ｉ／Ｏ積層体１００４に類似している。集積回路ダイ１１１６は、集積回路ダイ１００（図１）の一例である。集積回路バンプアレイ１１３９は、複数のバンプ１０４３を含む。Ｉ／Ｏ積層体１１０４は、Ｉ／Ｏ積層体１１０４が、アンダーフィルから製造されると共にバンプアレイ１１３９及びバンプアレイ１０１０の一部を保護する下部アンダーフィル層１１６１を含んでいることを除いて、Ｉ／Ｏ積層体１００４に類似している。
【００５８】
集積回路ダイ１１１６の集積回路基板１１２４の下部表面１１２２は、エポキシ層などの付着層１１２８を介して、外部接続された基板８０８の上部表面８２８に付着している。
【００５９】
下部アンダーフィル層１１６１は、下部シリコンインターポーザバンプアレイ１０１０のバンプ１０３４の間の電気的絶縁体として機能し、且つ、バンプアレイ１１３９の集積回路バンプ１０４３の間の電気的絶縁体として機能する。
【００６０】
集積回路１０２（図１）が集積回路基板１１２４の上部表面１１３６上に配置される。集積回路基板１０２４の下部表面１１２２は、集積回路基板１０２４の上部表面１１３６が対向しているものとは反対の方向に対向していることに留意されたい。外部接続された基板８０８の上部表面８２８は、集積回路基板１０２４の下部表面１１２２に対向しており、且つ、集積回路基板１０２４の上部表面１１３６は、シリコンインターポーザ１００６の下部表面１０３２に対向している。
【００６１】
上部表面１１３６の表面積は、下部表面１０３８の表面積よりも小さいことに留意されたい。同様に、上部表面１０３６の表面積は、下部表面１０３８の表面積を上回る。
【００６２】
図１２は、本発明の一実施形態による集積回路ダイ１００（図１）に電力を供給する電力分配回路網の一実施形態の例示用の回路図を示している。電力分配回路網１２００は、電力をブロック１０４（図１）及び／又はインターフェイス１０８、１１０、及び１１２（図１）などの集積回路１０２（図１）の複数のコンポーネント１２０２に供給する。電力分配回路網１２００は、複数のトランジスタ１２０４、１２０６、及び１２０８と、外部接続された基板８０８（図８Ａ、図９、図１０Ａ、及び図１１）上に配置された電源１２１０（ＶＣＣＱ）と、を含む。又、電力分配回路網１２００は、電源１２１０をトランジスタ１２０４、１２０６、及び１２０８に接続すると共にトランジスタ１２０４、１２０６、及び１２０８をコンポーネント１２０２に接続する複数の導体をも含む。一実施形態において、それぞれのトランジスタ１０２４、１２０６、及び１２０８は、パスゲートである。集積回路１０２の例示用のコンポーネント１２０２は、ＮＯＲゲート１２１１と、複数のインバータ１２１２と、Ｄフリップフロップ１２１４と、を含む。電源１２１０を除く電力分配回路網１２００は、集積回路ダイ１００（図１）の一部である。
【００６３】
コンポーネント１２０２に供給される電力量は、オン状態にあるトランジスタ１２０４、１２０６、及び１２０８の数を制御することによって制御される。電源１２１０によってコンポーネント１２０２に供給される電力信号８４２の電力量を低減するには、ストレージユニット１２１６内に保存されている対応する１つ又は複数の構成ビットＲを介して、１つ又は複数のトランジスタ１２０４、１２０６、及び１２０８をターンオフする。一方、コンポーネント１２０２に供給される電力信号８４２の電力量を増大させるには、構成ビットＲを介して、１つ又は複数のトランジスタ１２０４、１２０６、及び１２０８をターンオンする。すべてのトランジスタ１２０４、１２０６、及び１２０８から出力される電力の合計がコンポーネント１２０２に供給される。
【００６４】
集積回路１０２（図１）がスタンバイモードにある時点においては、電力信号８４２の電力量を、集積回路１０２の構成ビットなどの構成データを保持するのに十分なレベルまで、低減してもよい。例えば、トランジスタ１２０４と結合されたストレージユニット１２１６のビットＲが既にアサート（ａｓｓｅｒｔ：アクティブに）されているスタンバイモードにおいては、このビットＲ及び／又はトランジスタ１２０８と結合されたストレージユニット１２１６のビットＲをデアサート（ｄｅａｓｓｅｒｔ：アサート停止）する。デアサートすることにより、コンポーネント１２０２に供給される電力信号８４２の電力量が低減される。一実施形態においては、特定のモード（例えば、スタンバイモード）における十分な電力レベルは、集積回路１０２と結合されたコンピュータシステムと結合されたマウス又はキーボードなどの入力装置を介して、ユーザーが通知する。前述の電力の低減により、静的な漏洩電流及び静的な電力消費量が低減される。スタンバイモードにおいては、オフ状態にあるなどのオン状態にはない集積回路１０２のコンポーネント１２０２によって静的電力が消費される。
【００６５】
アクティブモードにおいては、起動状態にあるなどのオン状態にある集積回路１０２のコンポーネント１２０２によって動的電力が消費される。トランジスタ１２０４と結合されたストレージユニット１２１６のビットＲが既にアサートされているアクティブモードにおいては、トランジスタ１２０６と結合されたストレージユニット１２１６のビットＲ及び／又はトランジスタ１２０８と結合されたストレージユニット１２１６のビットＲをアサートする。アサートすることによりは、コンポーネント１２０２に供給される電力信号８４２の電力量が増大する。
【００６６】
更には、様々な実施形態において、セルラー電話機又はコンピュータが特定の時間量にわたって使用されていないなどのトリガイベントが発生したことを集積回路１０２が検出した時点において、集積回路１０２は、アクティブモードからスタンバイモードに切り替わる。スタンバイモードにおいては、トランジスタ１２０６と結合されたストレージユニット１２０６のビットＲ及び／又はトランジスタ１２０８と結合されたストレージユニット１２１６と結合されたビットＲをデアサートする。デアサートすることにより、コンポーネント１２０２に供給される電力信号８４２の電力量が減少する。
【００６７】
一実施形態においては、電源１２１０も集積回路ダイ１００（図１）の一部である。尚、３つのトランジスタ１２０４、１２０６、及び１２０８が示されているが、別の実施形態においては、３つを上回る又は下回る数のトランジスタを使用することができる。様々な実施形態においては、電力を様々なトランジスタ１２０４、１２０６、及び１２０８に供給するべく、単一の電源１２１０の代わりに、例えば、ＶＣＣＱ１及びＶＣＣＱ２などの複数の電源を使用することができる。例えば、電源ＶＣＣＱ１は、電力をトランジスタ１２０４、１２０６、及び１２０８のうちの１つ又は２つのものに供給してもよく、且つ、もう１つの電源ＶＣＣＱ２は、電力をトランジスタ１２０４、１２０６、及び１２０６のうちの残りのものに供給してもよい。これらの実施形態においては、電源ＶＣＣＱ１から電力を供給するべく使用される回路と電源ＶＣＣＱ２から電力を供給するべく使用される回路の間は絶縁されている。
【００６８】
図１３は、本発明の一実施形態によるＩ／Ｏダイ５００（図５）に電力を供給する電力分配回路網１３００の一実施形態の例示用のブロックダイアグラムを示している。電力分配回路網１３００は、電源１３０２を含み、この電源は、外部接続された基板８０８（図８Ａ、図９、図１０Ａ、及び図１１）上の１つ又は複数の電源の一例である。電力分配回路網１３００は、バイパスゲートである複数のトランジスタ１３０４及び１３０６と、電源１３０２をトランジスタ１３０４及び１３０６に接続する導体と、を更に含む。電力分配回路網１３００は、トランジスタ１３０４及び１３０６を複数のコンポーネント１３０８に接続する導体を更に含む。コンポーネント１３０８は、Ｉ／Ｏ素子５１０（図５）、論理ブロック５１４（図５）、及び／又はノイズ低減ブロック５１２（図５）を含んでもよく、これらは、Ｉ／Ｏダイ５００（図５）のコンポーネントである。電源１３０２を除く電力分配回路網１３００は、Ｉ／Ｏダイ５００（図５）の一部である。
【００６９】
電源１３０２は、トランジスタ１３０４及び１３０６を介して、電力信号８４４（図８Ａ、図９、図１０Ａ、及び図１１）をコンポーネント１３０８に供給する。電源１３０２によってコンポーネント１３０８に供給される電力信号８４４の電力量は、トランジスタ１３０４及び１３０６をターンオン及びオフすることによって制御される。トランジスタ１３０４又は１３０６は、トランジスタと結合されたストレージユニット１２０６の構成ビットＲの値を変化させることにより、ターンオン又はオフされる。
【００７０】
コンポーネント１３０８に供給される電力量は、オン状態にあるトランジスタ１３０４及び１３０６の数を制御することにより、制御される。電源１３０２によってコンポーネント１３０８に供給される電力信号８４４（図８Ａ、図９、図１０Ａ、及び図１１）の電力量を低減するべく、ストレージユニット１２１６内に保存されている対応する１つ又は複数の構成ビットＲを介して、１つ又は複数のトランジスタ１３０４及び１３０６がターンオフされる。一方、コンポーネント１３０８に供給される電力信号８４４の電力量を増大させるべく、対応する１つ又は複数の構成ビットＲを介して、１つ又は複数のトランジスタ１３０４及び１３０６がターンオンされる。すべてのトランジスタ１３０４及び１３０６から出力される電力の合計がコンポーネント１３０８に供給される。
【００７１】
Ｉ／Ｏ回路５０２（図５）がスタンバイモードにある時点においては、電力信号８４４の電力量を、Ｉ／Ｏ回路５０２（図５）の構成データを保持するのに十分なレベルまで、低減してもよい。例えば、トランジスタ１３０４と結合されたストレージユニット１２１６のビットＲが既にアサートされているスタンバイモードにおいては、コンポーネント１３０８に供給される電力信号８４４の電力量を低減するべく、トランジスタ１３０６と結合されたストレージユニット１２１６のビットＲをデアサートする。スタンバイモードにおいては、オン状態にはないコンポーネント１３０８によって静的電力が消費される。
【００７２】
アクティブモードにおいては、オン状態にあるコンポーネント１３０８によって動的電力が消費される。トランジスタ１３０４と結合されたストレージユニット１２１６のビットＲが既にアサートされているアクティブモードにおいては、コンポーネント１３０８に供給される電力信号８４４の電力量を増大させるべく、トランジスタ１３０６と結合されたストレージユニット１２１６のビットＲをアサートする。
【００７３】
更には、様々な実施形態において、トリガイベントが発生したことをＩ／Ｏ回路５０２が検出した時点において、回路５０２は、アクティブモードからスタンバイモードに切り替わり、且つ、コンポーネント１３０８に供給される電力信号８４４の電力量を低減するべく、トランジスタ１３０６のストレージユニット１２１６と結合されたストレージユニット１２１６のビットＲがデアサートされる。
【００７４】
一実施形態においては、電源１３０２も、Ｉ／Ｏダイ５００（図５）の一部である。
【００７５】
尚、２つのトランジスタ１３０４及び１３０６が示されているが、別の実施形態においては、２つを上回る又は下回る数のトランジスタ１３０４及び１３０６を使用することができる。様々な実施形態においては、単一の電源１３０２の代わりに、例えば、ＶＣＣＮ１及びＶＣＣＮ２などの複数の電源を使用し、電力を様々なトランジスタ１３０４及び１３０６に供給することができる。例えば、電源ＶＣＣＮ１は、電力をトランジスタ１３０４に供給し、且つ、電源ＶＣＣＮ２は、電力をトランジスタ１３０６に供給する。これらの実施形態においては、電源ＶＣＣＮ１から電力を供給するべく使用される回路と電源ＶＣＣＮ２から電力を供給するべく使用される回路の間は、電気的に絶縁される。
【００７６】
電力分配回路網１２００及び１３００（図１２及び図１３）の各部分又は全体を２つの別個のダイに分離することにより、集積回路１０２（図１）とＩ／Ｏ回路５０２（図５）の別個の電力低減が可能となる。例えば、トランジスタ１２０４、１２０６、及び１２０８（図１２）をターンオフすることにより、集積回路１０２（図１）の電力が低減され、且つ、トランジスタ１３０４及び１３０６（図１３）をターンオフすることにより、Ｉ／Ｏ回路５０２（図５）の電力が低減される。更には、電力分配回路網１２００及び１３００の各部分又は全体を分離することにより、集積回路１０２（図１）とＩ／Ｏ回路５０２（図５）の別個の制御が可能となる。例えば、集積回路１０２は、集積回路１０２がスタンバイモードにある時点においては、アクティブモードにあるＩ／Ｏ回路５０２が受け取っている電力量よりも少ない電力量を受け取ってもよい。
【００７７】
Ｉ／Ｏダイ５００（図５）からの集積回路ダイ１００（図１）の分離に起因した電力分配回路網１２００及び１３００の各部分又は全体の分離により、従来のダイのものと比較して、ジッタ性能が改善される。
【００７８】
Ｉ／Ｏダイ５００（図５）から集積回路１０２（図１）を分離することにより、同一の従来のダイ上に従来のＩ／Ｏ素子と従来の集積回路を配置することによって得られるものと比べて、動的及び静的電力の両方に関する良好な電力管理が得られる。集積回路１０２（図１）がＩ／Ｏダイ５００（図１）から分離されているため、Ｉ／Ｏ素子５１０（図５）からの又はＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｃｒｅｅｃｈｉｎｇ  Ｎｏｉｓｅ）からの動的電流が、集積回路１０２（図１）に対して影響を及ぼさないか、或いは、その及ぼす影響が最小限になる。更には、集積回路１０２（図１）がＩ／Ｏダイ５００（図１）から分離されているため、集積回路１０２のコンポーネントの切替えに伴う動的電流が、Ｉ／Ｏ素子５１０（図５）に影響を及ぼさないか、或いは、その及ぼす影響が最小限になる。
【００７９】
図１４は、本発明の一実施形態による図８Ａ、図９、図１０Ａ、及び図１１のＩ／Ｏシステムの構成をコンパイルするコンパイル方法を実行するコンピュータシステムの例示用のブロックダイアグラムを示している。コンピュータシステム１４００は、処理ユニット１４０２と、メモリ装置１４０４と、ネットワークインターフェイス１４０６と、入力装置１４０８と、出力インターフェイス１４１０と、出力装置１４１２と、を含む。ネットワークインターフェイス１４０６、出力インターフェイス１４１０、メモリ装置１４０４、及び処理ユニット１４０２は、コンピュータシステム１４００のハウジング１４１４内に配置してもよい。
【００８０】
処理ユニット１４０２は、中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用されるべくプログラムされたプログラマブル論理装置、ネットワークコントローラ、又はその他のユニットであってよい。メモリ装置１４０４は、ＲＡＭ、ＲＯＭ、又はＲＡＭ及びＲＯＭの組合せであってよい。例えば、メモリ装置１４０４は、フロッピーディスク（登録商標）、ＺＩＰ（登録商標）ディスク、磁気ディスク、ハードディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ−ＲＯＭ）、記録可能なＣＤ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｄｉｓｃ）、ブルーレイディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）スティック、又はフラッシュメモリなどのコンピュータ可読媒体を含む。メモリ装置１４０４は、Ｉ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）を設計及び構成するべく本明細書に記述されている方法を実行するプログラムコードを保存する。
【００８１】
ネットワークインターフェイス１４０６は、処理ユニット１４０２がＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）又はＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）などのネットワーク１４１６と通信できるようにするモデム又はネットワークインターフェイスカード（Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ  Ｃａｒｄ：ＮＩＣ）であってよい。処理ユニット１４０２は、無線接続又は有線接続を介してネットワーク１４１６に接続してもよい。無線接続の例は、Ｗｉ−Ｆｉ（登録商標）プロトコル又はＷｉＭａｘ（登録商標）プロトコルを使用する接続を含む。Ｗｉ−Ｆｉ（登録商標）プロトコルは、ＩＥＥＥ８０２．１１、ＩＥＥＥ８０２．１１ａ、ＩＥＥＥ８０２．１１ｂ、ＩＥＥＥ８０２．１１ｇ、又はＩＥＥＥ８０２．１１ｉプロトコルであってよい。入力装置１４０８の例は、マウス、キーボード、スタイラス、又はキーパッドを含む。出力装置１４１２は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）装置、プラズマディスプレイ装置、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置、又はＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）表示装置であってよい。出力インターフェイス１４１０の例は、出力装置１４１２を駆動して処理ユニット１４０２から受信した命令に基づいて１つ又は複数の画像を表示するビデオコントローラを含む。処理ユニット１４０２は、メモリ装置１４０４の又はネットワーク１４１６を介して遠隔地のメモリ装置（図示されてはいない）のプログラムコードにアクセスし、且つ、このプログラムコードを実行する。処理ユニット１４０２、メモリ装置１４０４、ネットワークインターフェイス１４０６、入力装置１４０８、出力インターフェイス１４１０、及び出力装置１４１２は、バス１４１８を介して互いに通信する。様々な実施形態において、システム１４００は、入力装置１４０８及び／又はネットワークインターフェイス１４０６を含まない場合もある。
【００８２】
図１５は、本発明の一実施形態によるコンパイル方法１５００の一実施形態の例示用のフローチャートを示している。コンパイル方法１５００を使用し、Ｉ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）を設計及び構成するための構成情報を生成する。コンパイル方法１５００は、抽出フェーズ１５０２、合成フェーズ１５０４、技術マッピングフェーズ１５０６、クラスタフェーズ１５０８、配置フェーズ１５１０、ルートフェーズ１５１２、遅延アノテータフェーズ１５１４、タイミング及び電力分析フェーズ１５１６、及びアセンブラフェーズ１５１８を含む。処理ユニット１４０２は、メモリ装置２０４又は遠隔地のメモリ装置において、コンパイル方法１５００を実行するためのプログラムコードにアクセスし、且つ、コンパイル方法１５００を実行する。
【００８３】
処理ユニット１４０２は、コンパイル方法１５００を実行するためのプログラムコードを実行し、ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）又はハイレベル言語によってユーザーが表現したユーザー設計を構成情報に変換する。この構成情報を使用してＩ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）を構成し、ユーザー設計を実装する。処理ユニット１４０２は、抽出フェーズ１５０２を実行し、ユーザー設計をＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌａｙｅｒ）記述に変換する。
【００８４】
処理ユニット１４０２は、合成フェーズ１５０４を実行し、ユーザー設計のＲＴＬ記述を論理ゲートの組に変換する。処理ユニット１４０２は、技術マッピングフェーズ１５０６を実行し、論理ゲートの組をアトムの組にマッピングする。アトムとは、それ以上単純化できないユーザー設計の構成素子である。アトムは、Ｉ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）のＬＥ２０２（図２）又はその他の機能ブロックの能力に整合するユーザー設計の論理ゲート又はその他のコンポーネントのグループに対応してもよい。ユーザー設計は、ユーザー設計を実装するべく使用されるＩ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）の基礎をなすハードウェアに応じて、任意の数の異なるアトムの組に変換してもよい。
【００８５】
処理ユニット１４０２は、クラスタフェーズ１５０８を更に実行し、関係するアトムをクラスタとして１つにグループ化する。又、処理ユニット１４０２は、配置フェーズ１５１０を実行し、アトムのクラスタをＩ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）上の場所に割り当てる。処理ユニット１４０２は、ルートフェーズ１５１２を実行し、ユーザー設計を実装するアトムを接続するべく使用されるＰＬＤ３００（図３）の複数の構成可能なスイッチング回路の構成を判定する。処理ユニット１４０２は、遅延アノテータフェーズ１５１４を実行し、Ｉ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）のタイミングモデルを使用することにより、アトムの組及びそれらの構成可能なスイッチング回路内における関連する接続のためのデータ遅延などの複数の信号遅延を判定する。処理ユニット１４０２は、タイミング及び電力分析フェーズ１５１６を実行し、Ｉ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）におけるユーザー設計の実装が、入力装置１４０８（図１４）を介してユーザーが規定した複数のロングパス及びショートパスのタイミング制約及び電力使用制約を満足することになるかどうかを判定する。
【００８６】
処理ユニット１４０２は、アセンブラフェーズ１５１８を実行し、ユーザー設計を実装するＩ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）の構成を規定した構成情報を生成する。Ｉ／Ｏシステム８００、９００、１０００、又は１１００の構成は、ユーザー設計を実装するべく使用されるそれぞれのＬＥ２０２の構成及び／又はＬＥ２０２（図２）を接続するべく使用される構成可能なスイッチング回路の構成を含んでもよい。処理ユニット１４０２は、アセンブラフェーズ１５１８を実行し、構成情報を構成ファイルに書き込む。この構成ファイルは、メモリ装置１４０４（図１４）内に保存可能であり、且つ、次いで、処理ユニット１４０２は、この構成ファイルにアクセスし、Ｉ／Ｏシステム８００（図８Ａ）、９００（図９）、１０００（図１０Ａ）、又は１１００（図１１）を構成してユーザー設計のインスタンスを実装することができる。
【００８７】
図１６は、本発明の一実施形態によるＩ／Ｏ積層体を製造する方法の一実施形態を適用することに伴う利益を示す例示用のグラフ１６００を示している。グラフ１６００のｙ軸は、千を単位とするＬＥの数に対するＩ／Ｏ素子の数の比率をプロットしている。グラフ１６００のｘ軸は、ＬＥの数をプロットしている。ラインセグメント１６０２は、本発明の一実施形態による集積回路のＬＥの数の増大に伴うＬＥに対するＩ／Ｏ素子の比率の変化を示している。曲線１６０４は、従来のＬＥの数の増大に伴う従来のダイの従来のＬＥに対する従来のＩ／Ｏ素子の比率の変化を示している。本発明の一実施形態によるＩ／Ｏシステムを使用することにより、結果的に、同一数のＬＥについて、Ｉ／Ｏ素子の数が増大する。ＬＥの数が増大するのに伴って、同一数のＩ／Ｏ素子を使用することができる。使用されるＩ／Ｏ素子の数は、従来のダイの従来のＩ／Ｏ素子の数を上回っている。従来のＬＥの数は、本発明の一実施形態によるＬＥの数に等しい。
【００８８】
集積回路からのＩ／Ｏ回路の分離は、本発明の一実施形態によれば、Ｉ／Ｏ積層体を生成することによって実現される。更には、集積回路からのＩ／Ｏ回路の分離は、本発明の一実施形態によれば、ＴＳＶを使用することによって実現される。Ｉ／Ｏ積層体８０４（図８Ａ）、Ｉ／Ｏ積層体９０４（図９）、Ｉ／Ｏ積層体１００４（図１０Ａ）、又はＩ／Ｏ積層体１１０４（図１１）によれば、従来のダイにおいて実現されるものよりも大きな数のＩ／Ｏ素子５１０（図５）が得られる。従って、Ｉ／Ｏ積層体８０４（図８Ａ）、Ｉ／Ｏ積層体９０４（図９）、Ｉ／Ｏ積層体１００４（図１０Ａ）、又はＩ／Ｏ積層体１１０４（図１１）を提供することにより、不均衡な収縮が補償される。
【００８９】
Ｉ／Ｏ積層体８０４（図８Ａ）、Ｉ／Ｏ積層体９０４（図９）、Ｉ／Ｏ積層体１００４（図１０Ａ）、又はＩ／Ｏ積層体１１０４（図１１）は、相対的に大きなフットプリント密度により、外部接続された基板８０８上の相対的に小さな表面積を占有し、対応するＩ／Ｏシステム８００（図８Ａ）、Ｉ／Ｏシステム９００（図９）、Ｉ／Ｏシステム１０００（図１０Ａ）、又はＩ／Ｏシステム１１００（図１１）の費用を低減する。Ｉ／Ｏ基板８３６（図８Ａ及び図９）又はＩ／Ｏ基板１０４０（図１０Ａ及び図１１）の表面エリア上におけるＩ／Ｏ素子５１０（図５）のＩ／Ｏ密度の増大により、Ｉ／Ｏダイ５００（図５）の費用が低減される。この費用の低減が表１に示されている。
【００９０】
【表１】
0005969224.tif 000002
【００９１】
表１に示されているように、Ｉ／Ｏ積層体８０４（図８Ａ）、Ｉ／Ｏ積層体９０４（図９）、Ｉ／Ｏ積層体１００４（図１０Ａ）、又はＩ／Ｏ積層体１１０４（図１１）を使用した場合に、３５０個という同一数のＩ／Ｏ素子５１０（図５）において、従来のダイによって使用されるものと比べて、外部接続された基板８０８の表面積の使用が少なくとも２４％だけ低減され、従来のダイのものと比べて、費用が少なくとも２０％だけ低減され、且つ、従来のダイにおける従来のＩ／Ｏ素子の費用と比べて、費用が少なくとも２５％だけ低減される。更には、表１に示されているように、Ｉ／Ｏ積層体８０４（図８Ａ）、Ｉ／Ｏ積層体９０４（図９）、Ｉ／Ｏ積層体１００４（図１０Ａ）、又はＩ／Ｏ積層体１１０４（図１１）を使用した場合に、５３０個という同一数のＩ／Ｏ素子５１０（図５）において、従来のダイによって使用されるものと比べて、外部接続された基板８０８の表面積の使用が少なくとも４１％だけ低減され、従来のダイのものと比べて、費用が少なくとも４０％だけ低減され、且つ、従来のダイにおける従来のＩ／Ｏ素子の費用と比べて、費用が少なくとも４０％だけ低減される。
【００９２】
尚、ＴＳＶが使用されているが、様々な実施形態においては、代わりに、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｃｕｔｏｒ）トランジスタビア、銅ピラー（Ｃｕ−ｐｉｌｌａｒ）、又はＣｕ−ｆｕｓｅ金属ラインを使用可能であることに留意されたい。Ｉ／Ｏ積層体を製造するシステム及び方法の前述の実施形態は、ＦＰＧＡとの関係において記述されているが、このシステム及び方法は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｔ）、カスタムＡＳＩＣ、マイクロプロセッササブシステム、又はＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）システムにも適用可能であることに更に留意されたい。又、様々な実施形態において、集積回路ダイ１００（図１）がＩ／Ｏダイ５００（図５）の上部に積層されることにも留意されたい。
【００９３】
Ｉ／Ｏ積層体を製造する本明細書に記述されているシステム及び方法の技術的効果は、集積回路ダイ１００（図１）とＩ／Ｏダイ５００（図５）の独立的な開発作業を促進するという点を含む。この促進効果は、集積回路基板８２６（図８Ａ）、９２６（図９）、１０２４（図１０Ａ）、又は１１２４（図１１）上のブロック１０４（図１）から、Ｉ／Ｏ基板８３６（図８）又は１０４０（図１０Ａ）上に、Ｉ／Ｏ素子５１０（図５）を分離することによって提供されている。Ｉ／Ｏダイ５００（図５）の大部分のコンポーネントは、通常、アナログに基づいており、且つ、Ｉ／Ｏダイ５００は、集積回路ダイ１００（図１）よりもプロセス依存性を有し、集積回路ダイの大部分のコンポーネントは、デジタルに基づいている。分離することにより、設計リスクが極小化され、開発費用が低減される。
【００９４】
薄膜酸化物トランジスタから構築されたＬＥ２０２（図２）は、通常、それぞれの新しいプロセス世代ごとに、ムーアの法則に従って縮小する。しかしながら、厚膜酸化物トランジスタから製造されるＩ／Ｏダイは、ＬＥと同一のペースでは縮小しない。その代わりに、Ｉ／Ｏダイは、ＬＥよりも遅いペースで縮小する。集積回路ダイ１００（図１）からＩ／Ｏダイ５００（図５）を分離することにより、集積回路１０２（図１）は、ＬＥ２０２（図２）の費用の低減に伴って、ムーアの法則に伴う利益を継続的に享受することができる。この利益は、Ｉ／Ｏ素子５１０（図５）の費用の低減がＩ／Ｏ積層体８０４（図８Ａ）、９０４（図９）、１００４（図１０Ａ）、又は１１０４（図１１）によって実現される一方において、実現される。
【００９５】
Ｉ／Ｏ積層体８０４（図８Ａ）又は１００４（図１０Ａ）は、集積回路１０２（図１）が、Ｉ／Ｏによって制限された回路になる可能性を低減する。Ｉ／Ｏによって制限された回路の場合には、従来のＬＥの縮小は、従来のダイの費用の節約に寄与できない。更には、Ｉ／Ｏ積層体８０４又は１００４（図８Ａ、図９、図１０Ａ、及び図１１）は、従来のダイによって得られるものと比べた場合に、一定の相対的に良好な電力分配回路網（Ｐｏｗｅｒ  Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｎｅｔｗｏｒｋ：ＰＤＮ）を提供する。
【００９６】
更には、集積回路ダイ１００及びＩ／Ｏダイ５００は、プロセスから独立している。従って、集積回路１０２（図１）が新しいプロセス世代に移行する際には、既存のプロセスノードにおいてＩ／Ｏダイ５００を維持することができる。例えば、集積回路ダイ１００（図１）が２８ナノメートル（ｎｍ）プロセスノードにおいて開発され、Ｉ／Ｏダイ５００（図５）が６５ｎｍプロセスノードにおいて開発される。このプロセスからの独立性により、集積回路ダイ１００（図１）の相対的に短い製品開発サイクル及び相対的に迅速なマーケットへの投入が結果的に実現する。更には、Ｉ／Ｏダイ５００（図５）及び集積回路ダイ１００（図１）のサイズの様々な組合せを実現し、マーケットを広げることができる。同一サイズのＩ／Ｏダイ５００（図５）を様々なサイズの集積回路ダイ１００（図１）と共に使用することにより、従来のダイにおいて使用されるものと比べて、Ｉ／Ｏダイ５００を生成するべく使用されるマスクの使用数が結果的に減少する。
【００９７】
更には、図７を使用することによって示されているものなどの冗長方式をＩ／Ｏダイ５００（図５）に適用することにより、相対的に良好な歩留まりが可能となる。相対的に良好な歩留まりは、Ｉ／Ｏダイ５００の費用の低減を意味している。更には、様々な実施形態において、集積回路ダイ１００（図１）からＩ／Ｏダイ５００（図５）を分離することにより、集積回路１０２（図１）から構造化ＡＳＩＣなどのハードコピー装置への変換が容易になる。これらの実施形態においては、集積回路ダイ１００をハードコピー装置によって置換可能であると共にＩ／Ｏダイ５００（図５）をハードコピー装置によって再使用可能であるため、変換の容易性が実現される。更には、従来のダイのものよりも単純な集積回路ダイ１００のアーキテクチャに起因し、従来のダイのものと比べて、集積回路ダイ１００（図１）のルーティングファブリックが単純化される。いくつかの実施形態においては、従来のダイのＬＥとの比較におけるＬＥ２０２の数の低減に起因し、且つ、従来のダイとの比較における集積回路ダイ１００の相対的に小さなサイズに起因し、ルーティングファブリックを更に単純化されるであろう。
【００９８】
更には、ノイズ低減ブロック５１２（図５）をダイ５００（図５）内において使用することにより、集積回路ダイ１００（図１）が新しいプロセス世代に移行する際に、ウエハ費用及び試験オーバーヘッドの節約を実現可能である。例えば、２８ｎｍの集積回路ダイ及び６５ｎｍの集積回路ダイと共に同一のＥＳＤ装置を使用することができる。一実施形態においては、集積回路ダイ１００（図１に示されているもの）は、２８又は６５ｎｍのダイである。更には、様々なプロセスノードによって製造された集積回路ダイ１００（図１）などの複数の集積回路ダイにおいて同一のＩ／Ｏダイ５００を適用可能であるため、これらの集積回路ダイと共に同一のバンプアレイ８１８（図８Ａ）又は１０３７（図１０Ａ）を使用することができる。
【００９９】
その他の技術的効果には、集積回路ダイ１００（図１）の開発に影響を及ぼすことなしに、論理ブロック５１４（図５）などのサードパーティＩＰをＩ／Ｏ基板８３６（図８Ａ）又は１０４０（図１０Ａ）に埋め込むことが含まれる。更にその他の技術的効果には、従来のダイを設計するべく使用されるものと同一のタイミング分析フェーズ１５１６（図１５）を使用することが含まれるが、この代わりに、様々な実施形態においては、異なるタイミング分析フェーズを使用することもできる。
【０１００】
以上のシステム及び方法は、明瞭性及び理解を目的として、一例として、詳細に説明したが、上述のシステム及び方法は、このシステム及び方法の精神及び基本的な特徴を逸脱することなしに、多数のその他の特定の変形及び実施形態において実施してもよいことを認識されたい。特定の変更及び変形を実施してもよく、且つ、このシステム及び方法は、以上の詳細によって限定されるものではなく、むしろ、添付の請求項の範囲によって規定されるものと理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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