(57)【特許請求の範囲】
【請求項１】
基板上に、［０００１］結晶軸に平行なＩＩＩ族原子面成長モードにて、バッファ層、チャネル層、電子供給層がこの順にそれぞれＩＩＩ族窒化物半導体を用いて形成してなる半導体層構造を備え、
前記チャネル層と電気的に接続されたソース電極とドレイン電極と、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタであって、
前記チャネル層のＩＩＩ族原子面側にある前記電子供給層のａ軸長が、前記チャネル層のＶ族原子面側にある前記バッファ層のａ軸長よりも大きく、且つ、前記電子供給層は、前記チャネル層よりもバンドギャップが大きくし、
前記バッファ層がＡｌｚ１Ｇａ１−ｚ１Ｎ（０＜ｚ１≦１）からなり、
前記チャネル層がＧａＮからなり、
前記電子供給層が、圧縮歪を有するＡｌｚ２Ｇａ１−ｚ２Ｎ（０≦ｚ２＜１、ｚ２＜ｚ１）からなる、電界効果トランジスタを備えた半導体装置。
【請求項２】
前記電子供給層が、圧縮歪を有するＡｌｚ２Ｇａ１−ｚ２Ｎ（０≦ｚ２＜１、ｚ２＜ｚ１、０．０５＜ｚ１−ｚ２＜０．１５）からなる、請求項１記載の半導体装置。
【請求項３】
基板上に、［０００１］結晶軸に平行なＩＩＩ族原子面成長モードにて、バッファ層、チャネル層、電子供給層がこの順にそれぞれＩＩＩ族窒化物半導体を用いて形成してなる半導体層構造を備え、
前記チャネル層と電気的に接続されたソース電極とドレイン電極と、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタであって、
前記チャネル層のＩＩＩ族原子面側にある前記電子供給層のａ軸長が、前記チャネル層のＶ族原子面側にある前記バッファ層のａ軸長よりも大きく、且つ、前記電子供給層は、前記チャネル層よりもバンドギャップが大きくし、
前記バッファ層がＧａＮからなり、
前記チャネル層がＧａＮからなり、
前記電子供給層が、ａ軸長が圧縮歪を有するＩｎｘＡｌ１−ｘＮ（０．１９＜ｘ＜０．２５）からなり、
前記バッファ層のａ軸長の格子不整合に起因した面内方向の圧縮歪と逆ピエゾ効果による歪とが打ち消し合い、前記電子供給層の内部歪は、熱平衡では圧縮でドレイン電圧の増加にしたがって圧縮から引張に転じ、歪エネルギーはドレイン電圧の増加と共に一旦減少してから、増加に転じることで劣化開始電圧を増大してなる電界効果トランジスタを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、III族窒化物半導体を主材料として含む電界効果トランジスタ（Field Effect Transistor：以下、「ＦＥＴ」と略記する）に備えた半導体装置に関する。
【背景技術】
【０００２】
＜関連技術１＞
図１４は、関連技術１のＦＥＴの断面構造を模式的に示す図である。図１４のＦＥＴに関して、例えば非特許文献１の記載が参照される。図１４に示すように、基板８０上に、バッファ層８１、チャネル層８２、電子供給層８３がこの順に形成されている。図１４の例において、バッファ層８１はアンドープの窒化ガリウム（ＧａＮ）からなる。チャネル層８２はアンドープのＧａＮからなる。電子供給層８３はアンドープの窒化アルミニウムガリウムＡｌａＧａ１−ａＮからなる。ここで、上記III族窒化物半導体層構造は、［０００１］結晶軸に平行なＧａ面成長により形成されている。
【０００３】
電子供給層（ＡｌａＧａ１−ａＮ）８３のＡｌ組成比ａは、ＧａＮとの格子定数差が十分小さくなる組成（例えば、０．３以下）に設定されている。
【０００４】
電子供給層８３に接してゲート電極８５が形成され、ゲート電極８５に対向してソース電極８４１、ドレイン電極８４２が形成されている。
【０００５】
チャネル層８２内の電子供給層８３との界面近傍には、電子走行層となる二次元電子ガス(2 dimension electron gas：以下、「２ＤＥＧ」と略記する）層８６が生成されており、電子供給層８３上に形成したソース電極８４１とドレイン電極８４２には２ＤＥＧ層８６とのオーミック接触がとられている。
【０００６】
＜関連技術２＞
図１７は、関連技術２のＦＥＴの断面構造を模式的に示す図である。図１７のＦＥＴに関して、例えば非特許文献２の記載が参照される。図１７に示すように、基板９０上に、アンドープのＧａＮからなるバッファ層９１、アンドープのＧａＮからなるチャネル層９２、アンドープの窒化インジウムアルミニウムＩｎｂＡｌ１−ｂＮからなる電子供給層９３がこの順に形成されている。ここで、上記III族窒化物半導体層構造は、六方晶［０００１］結晶軸に平行なＧａ面成長により形成されている。
【０００７】
電子供給層（ＩｎｂＡｌ１−ｂＮ）９３のＩｎ組成比ｂはＧａＮと格子整合する組成（例えば、０．１７〜０．１８）に設定されている。
【０００８】
電子供給層９３に接してゲート電極９５が形成され、ゲート電極９５に対向してソース電極９４１、ドレイン電極９４２が形成されている。
【０００９】
チャネル層９２内の電子供給層９３との界面近傍には２ＤＥＧ層９６が生成されており、電子供給層９３上に形成したソース電極９４１とドレイン電極９４２には２ＤＥＧ層９６とのオーミック接触がとられている。
【００１０】
なお、非特許文献２には、ＩｎＡｌＮからなる電子供給層９３とＧａＮチャネル層９２の界面に窒化アルミニウム（ＡｌＮ）からなるスペーサ層(AlN spacer)が設けられているが、図１７には、図示されていない。
【００１１】
特許文献１には、ヘテロ接合ＦＥＴとして、基板上に順次に形成された、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）から成るチャネル層、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）から成る電子供給層、中間層、及び、ＧａＮから成るｎ形キャップ層を有し、ゲート絶縁層に接してゲート電極が、ｎ形キャップ層に接してソース電極及びドレイン電極が夫々形成されており、中間層が、少なくとも１層のｎ形不純物層を含み、これにより、電子供給層とｎ形キャップ層との間に発生する分極負電荷を、中間層のイオン化正電荷によって相殺できるので、電子に対するバリヤを低減し、ソース抵抗及びドレイン抵抗を低減することができるようにしたＦＥＴが開示されている。 
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２７４３７５号公報
【非特許文献】
【００１３】
【非特許文献１】UMESH K. MISHRA et al., "AlGaN/GaN HEMTs-An Overview of Device Operation and Applications", PROCEEDINGS OF THE IEEE, VOL. 90, NO. 6, JUNE 2002, pp.1022-1031 (Ｍｉｓｈｒａ  他、プロスィーディングス・オブ・ディ・アイ・トリプル・イー、第９０巻、６号、１０２２頁、２００２年)
【非特許文献２】F. Medjdoub et al., "Characteristics of Al2O3/AlInN/GaN MOSHEMT", ELECTRONICS LETTERS, 7th June 2007 Vol.43, No.12 (Ｍｅｄｊｄｏｕｂ  他、エレクトロニクス・レターズ、４３巻、１２号、２００７年)
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下に関連技術の分析を与える。
【００１５】
図１５は、図１４に示した関連技術１のＦＥＴの電子供給層（ＡｌａＧａ１−ａＮ）８３内の格子歪み量のドレイン電圧依存性の模式的に示す図である。横軸はドレイン電圧、縦軸は歪み量を示す。図１６は、当該格子歪みの歪みエネルギーのドレイン電圧依存性の模式的に示す図である。横軸はドレイン電圧、縦軸は歪みエネルギーである。なお、図１５、図１６は、本明細書において以下の分析の理解を助けるためのものであり、非特許文献１等には開示されていない。
【００１６】
図１４のＦＥＴにおいて、電子供給層（ＡｌａＧａ１−ａＮ）８３は、電圧ゼロ（ドレイン電圧＝０）の熱平衡状態で引張り方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は、引張り方向のままドレイン電圧に対してほぼ比例して増加する。したがって、ドレイン電圧の増加により歪エネルギーは単調増加し、臨界値Ｅcritを超えると、結晶欠陥（転位）が発生する。図１４の構造においては、この劣化開始電圧が例えば１８０Ｖ程度と比較的低いという問題があった。以下に、このような格子歪、歪エネルギーの振る舞いの原理を説明する。
【００１７】
関連技術１のＦＥＴでは、電子供給層８３を構成するＡｌａＧａ１−ａＮの格子定数（ａ軸長）がバッファ層８１を構成するＧａＮの格子定数よりも小さいことに起因して、熱平衡状態で電子供給層８３内には、格子不整合に伴う歪として、面内方向に、引張方向の歪ベクトル（ε１（ａ），ε２（ａ），０）が存在している（ε１（ａ）＞０，ε２（ａ）＞０）。
【００１８】
また、ゲート電極８５に対してドレインが正電位となるような電圧をドレイン電極８４２に印加すると、電子供給層８３には基板８０から表面に向かう方向に、電界ベクトル（０，０，Ｆ３）が発生する（Ｆ３＜０）。逆ピエゾ効果の理論によれば、誘電体に垂直方向（Ｚ方向）電界Ｆ３を加えると、該電界強度に比例した水平方向（Ｘ−Ｙ面内）の歪変化（Δε１（ａ），Δε２（ａ），０）（逆ピエゾ効果による歪）を生じる。ここで、Δεｉ（ａ）（ｉ＝１，２）は次式（１）のように表される。      
【００１９】
Δεｉ（ａ）＝ｄｉ３（ａ）Ｆ３              ・・・（１）
【００２０】
ここで、ｄｉ３（ａ）（ｉ＝１，２）は電子供給層（ＡｌＧａＮ）８３の縦方向電界（垂直方向電界）Ｆ３と水平方向の歪Δεｉ（ａ）（ｉ＝１，２）を関係付けるピエゾ電気成分である。
【００２１】
歪変化の向きは、半導体層構造が［０００１］結晶軸に平行なＧａ面成長で、電界Ｆ３が基板８０から表面に向かう方向の場合、引張方向となる。
【００２２】
したがって、電子供給層（ＡｌＧａＮ）８３に発生する歪ベクトル（εＴ１（ａ），εＴ２（ａ），０）は次式（２）のように表される。
【００２３】
εＴｉ（ａ）＝εｉ（ａ）＋ｄｉ３（ａ）Ｆ３      ・・・（２）
【００２４】
格子不整合に伴う歪εｉ（ａ）（ｉ＝１、２）が引張方向であり、逆ピエゾ効果による歪Δεｉ（ａ）も引張方向であるため、両者が強め合って、電子供給層（ＡｌＧａＮ）８３の内部歪が増加する。
【００２５】
歪量は、縦方向（垂直方向）の電界成分Ｆ３に比例して増加する。電界Ｆ３はドレイン電圧に比例するため、図１５に示すような、歪み量と電圧（ドレイン電圧）の関係が得られる。
【００２６】
フックの法則によれば、このときの歪エネルギーＥａは次式（３）のように表される。
【００２７】
Ｅａ＝ＥＹ（ａ）ｈａ（ε１（ａ）＋ｄ１３（ａ）Ｆ３）２    ・・・（３）
【００２８】
上式（３）において、ＥＹ（ａ）は電子供給層（ＡｌＧａＮ）８３のヤング率である。ｈａはゲート電極８５の下部における電子供給層（ＡｌＧａＮ）８３の厚さである。なお、Ｇａ面成長のため、面内方向（ｉ＝１，２）は等価であることを仮定した。
【００２９】
歪エネルギーＥａは、垂直方向電界成分Ｆ３の二乗に比例して増加するため（Ｆ３の二乗の係数は正値）、図１６に示すような歪エネルギーと電圧の関係が得られる。
【００３０】
このように、関連技術１によるＦＥＴでは、格子不整合に伴う内部歪ε１（ａ）と逆ピエゾ効果による歪Δε１（ａ）が強め合うため、歪エネルギーがドレイン電圧の増大と共に急激に増加してしまい、劣化開始電圧が低くなる、という問題があった。
【００３１】
図１８は、図１７のような関連技術２のＦＥＴのＩｎＡｌＮからなる電子供給層９３内の格子歪み量のドレイン電圧依存性を模式的に示す図である。横軸はドレイン電圧、縦軸は歪み量である。図１９には、歪みエネルギーのドレイン電圧依存性が模式的に示されている。横軸はドレイン電圧、縦軸は歪みエネルギーである。なお、図１８、図１９は、本明細書において以下の分析の理解を助けるためのものであり、非特許文献２等には開示されていない。
【００３２】
図１７の電子供給層（ＩｎＡｌＮ）９３は、電圧ゼロ（ドレイン電圧＝０）の熱平衡では内部歪を有していない。しかしながら、ドレイン電圧の増加と共に、引張り方向の内部歪が発生して、その絶対値は電圧に対してほぼ比例して増加する。
【００３３】
関連技術２のＦＥＴでは、熱平衡での内部歪が発生しない。このため、劣化開始電圧は、例えば２４０Ｖと、図１４の関連技術１のＦＥＴよりも改善されている。しかしながら、いまだ十分ではなかった。
【００３４】
以下に、このような格子歪、歪エネルギーの振る舞いの原理を説明する。
【００３５】
関連技術２によるＦＥＴでは、図１７の電子供給層９３を構成するＩｎｂＡｌ１−ｂＮの格子定数（ａ軸長）がバッファ層９１を構成するＧａＮとほぼ等しいことに起因して、熱平衡状態では、電子供給層（ＩｎＡｌＮ）９３内には歪は存在しない。ゲートに対してドレイン電極９４２が正電位となるような電圧を印加すると、電子供給層（ＩｎＡｌＮ）９３には基板９０から表面に向かう方向に電界ベクトル（０，０，Ｆ３）が発生する（Ｆ３＜０）。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界Ｆ３を加えると、電界強度に比例した水平方向の歪変化（Δε１（ｂ），Δε２（ｂ），０）を生じる。ここで、Δεｉ（ｂ）（ｉ＝１，２）は、次式（４）のように表される。
【００３６】
Δεｉ（ｂ）＝ｄｉ３（ｂ）Ｆ３            ・・・（４）
【００３７】
ここで、ｄｉ３（ｂ）（ｉ＝１，２）は、電子供給層（ＩｎＡｌＮ）９３の縦方向電界と水平方向歪を関係付けるピエゾ電気成分である。歪変化の向きは、半導体層構造が［０００１］結晶軸に平行なＧａ面成長で、電界Ｆ３が基板９０から表面に向かう方向の場合、引張方向となる。
【００３８】
したがって、電子供給層（ＩｎＡｌＮ）９３に発生する歪ベクトル（εＴ１（ｂ），εＴ２（ｂ），０）は、次式（５）のように表される。
【００３９】
εＴｉ（ｂ）＝ｄｉ３（ｂ）Ｆ３              ・・・（５）
【００４０】
歪量は縦方向電界成分Ｆ３に比例して増加するため、図１８のような歪量と電圧の関係が得られる。
【００４１】
フックの法則によれば、このときの歪エネルギーＥｂは次式（６）のように表される。
【００４２】
Ｅｂ＝ＥＹ（ｂ）ｈｂ（ｄ１３（ｂ）Ｆ３）２        ・・・（６）
【００４３】
ここで、ＥＹ（ｂ）はＩｎＡｌＮのヤング率である。ｈｂはゲート電極９５の下部における電子供給層（ＩｎＡｌＮ）９３の厚さである。なお、Ｇａ面成長のため、面内方向（ｉ＝１，２）は等価であることを仮定した。
【００４４】
歪エネルギーは、縦方向電界成分Ｆ３の二乗に比例して増加するため、図１９に示すような歪エネルギーと電圧の関係が得られる。
【００４５】
このように、関連技術２のＦＥＴでは、格子不整合に伴う内部歪は存在しないものの、逆ピエゾ効果による歪Δε１（ｂ）が電界に比例するため、歪エネルギーが、電圧の増加に対して、単調に増加してしまい、劣化開始電圧が低くなる、という問題があった。
【００４６】
以上のように、関連技術のＦＥＴでは、ゲート−ドレイン間に高電圧を印加すると、転位（ミスフィット転位）発生を伴う格子緩和が容易に発生し、素子特性が劣化し易いという問題があった。
【００４７】
したがって、本発明は、III族窒化物半導体を主材料として含む電界効果トランジスタにおける上記問題点に鑑みて創案されたものであって、その主たる目的は、ゲート−ドレイン間に高電圧を印加した場合でも素子の劣化の発生を抑制し、信頼度を高くすることを可能とするＦＥＴを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００４８】
本発明によれば、基板上に、［０００１］又は［０００−１］結晶軸に平行な成長モードにて、格子緩和したバッファ層、チャネル層、電子供給層をこの順にそれぞれIII族窒化物半導体を用いて形成され、前記チャネル層と電気的に接続されたソース電極とドレイン電極を有すると共に、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタであって、前記バッファ層と前記電子供給層の内、前記チャネル層のIII族原子面側にある層は、前記チャネル層のＶ族原子面側にある層よりａ軸長が大きく、前記電子供給層は、前記チャネル層よりバンドギャップが大きい、電界効果トランジスタを備えた半導体装置が提供される。
【発明の効果】
【００４９】
本発明によれば、III族窒化物半導体を主材料として含む電界効果トランジスタにおいて、ゲート−ドレイン間に高電圧を印加した場合でも素子の劣化の発生を抑制し、信頼度を高くすることができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態の素子構造を示す図である。
【図２】本発明の第１の実施形態の内部歪の電圧依存性を模式的に示す図である。
【図３】本発明の第１の実施形態の歪エネルギーの電圧依存性を模式的に示す図である。
【図４】ＩｎＡｌＮのａ軸長とバンドギャップのＩｎ組成比依存性を示す図である。
【図５】本発明の第１の実施形態の歪エネルギーの電界強度依存性の計算結果を示す図である。
【図６】本発明の第２の実施形態の素子構造を示す図である。
【図７】本発明の第２の実施形態の歪エネルギーの電界強度依存性の計算結果を示す図である。
【図８】本発明の第３の実施形態の素子構造を示す図である。
【図９】本発明の第３の実施形態の内部歪の電圧依存性を模式的に示す図である。
【図１０】本発明の第３の実施形態の歪エネルギーの電圧依存性を模式的に示す図である。
【図１１】本発明の第３の実施形態の歪エネルギーの電界強度依存性の計算結果を示す図である。
【図１２】本発明の第４の実施形態の素子構造を示す図である。
【図１３】本発明の第４の実施形態の歪エネルギーの電界強度依存性の計算結果を示す図である。
【図１４】関連技術１のＦＥＴの素子構造を示す図である。
【図１５】関連技術１のＦＥＴの内部歪の電圧依存性を模式的に示す図である。
【図１６】関連技術１のＦＥＴの歪エネルギーの電圧依存性を模式的に示す図である。
【図１７】関連技術２のＦＥＴの素子構造を示す図である。
【図１８】関連技術２のＦＥＴの内部歪の電圧依存性を模式的に示す図である。
【図１９】関連技術２のＦＥＴの歪エネルギーの電圧依存性を模式的に示す図である。
【発明を実施するための形態】
【００５１】
本発明の好ましい形態および実施形態を以下に説明する。
【００５２】
いくつかの好ましい形態において、基板上に、［０００１］又は［０００−１］結晶軸に平行な成長モードにて、格子緩和したバッファ層、チャネル層、電子供給層がこの順にそれぞれIII族窒化物半導体を用いて形成され、前記チャネル層と電気的に接続されたソース電極、ドレイン電極を有し、前記電子供給層上に形成されたゲート電極を有する電界効果トランジスタにおいて、前記バッファ層と前記電子供給層の内、前記チャネル層のIII族原子面側にある層は、前記チャネル層のＶ族原子面側にある層より、ａ軸長が大きく、且つ、前記電子供給層は、前記チャネル層よりバンドギャップが大きい構成とする。
【００５３】
いくつかの好ましい形態において、前記基板上に、［０００１］結晶軸に平行なIII族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層がこの順に形成され、前記チャネル層のIII族原子面側にある前記電子供給層のａ軸長が、前記チャネル層のＶ族原子面側にある前記バッファ層のａ軸長よりも大きい。
【００５４】
いくつかの好ましい形態において、前記基板上に、［０００−１］結晶軸に平行なＶ族原子面成長モードにて、前記バッファ層、前記チャネル層、前記電子供給層が、この順に形成され、前記チャネル層のＶ族原子面側にある前記電子供給層のａ軸長が、前記チャネル層のIII族原子面側にある前記バッファ層のａ軸長よりも小さい、ことを特徴とする。
【００５５】
いくつかの好ましい形態において、前記バッファ層がＧａＮからなり、前記チャネル層がＧａＮからなり、前記電子供給層が、圧縮歪を有するＩｎｘＡｌ１−ｘＮ（０．１８＜ｘ＜０．５３）からなる。
【００５６】
いくつかの好ましい形態において、前記バッファ層がＡｌｚ１Ｇａ１−ｚ１Ｎ（０＜ｚ１≦１）からなり、前記チャネル層がＧａＮからなり、前記電子供給層が、圧縮歪を有するＡｌｚ２Ｇａ１−ｚ２Ｎ（０≦ｚ２＜１、ｚ２＜ｚ１）からなる。
【００５７】
いくつかの好ましい形態において、前記バッファ層がＧａＮからなり、前記チャネル層がＧａＮからなり、前記電子供給層が、引張歪を有するＩｎｙＡｌ１−ｙＮ（０＜ｙ＜０．１７）からなる。
【００５８】
いくつかの好ましい形態において、前記バッファ層がＡｌｕ１Ｇａ１−ｕ１Ｎ（０≦ｕ１＜１）からなり、前記チャネル層がＧａＮからなり、前記電子供給層が、引張歪を有するＡｌｕ２Ｇａ１−ｕ２Ｎ（０＜ｕ２≦１、ｕ１＜ｕ２）からなる。
【００５９】
いくつかの好ましい形態において、前記電子供給層上に絶縁膜を備え、前記ゲート電極は、下部側が前記絶縁膜に設けられた開口部に埋め込まれ、上部側の前記ソース電極と前記ドレイン電極にそれぞれ対向する側部が、前記ソース電極と前記ドレイン電極側にそれぞれ突設されて前記絶縁膜を覆う構成（フィールドプレート構造）とされる。
【００６０】
このような電界効果トランジスタにおいては、格子不整合に伴う熱平衡での内部歪と逆ピエゾ効果に伴う歪変化とが互いに打ち消し合うため、ドレイン電圧印加時の歪エネルギーが抑制される。このため、本発明によれば、関連技術による電界効果トランジスタと比べて劣化開始電圧を改善することができる。その結果、ゲート−ドレイン間に高電圧を印加した場合でも、素子劣化の発生を抑制し、信頼度を高くすることができる。以下添付図面を参照して例示的な実施形態を説明する。
【００６１】
＜実施形態１＞
図１は、本発明の例示的な第１の実施形態の半導体装置の断面構成を模式的に示す図である。図１において、１０は基板であり、１１は格子緩和したバッファ層、１２はチャネル層、１３は電子供給層である。半導体層構造は、［０００１］結晶軸に平行なIII族原子面成長により形成され、電子供給層１３のバンドギャップがチャネル層１２より大きく、且つ、電子供給層１３のａ軸長がバッファ層１１より大きくなっている。すなわち、電子供給層１３には、電圧ゼロの熱平衡にて圧縮歪が生じている。
【００６２】
ここで、バッファ層１１と電子供給層１３の内、チャネル層１２のIII族原子面側にある層は、電子供給層１３であり、チャネル層１２のＶ族原子面側にある層は、バッファ層１１であり、III族原子面側の層（電子供給層１３）の方が、Ｖ族原子面側にある層（バッファ層１１）よりａ軸長が長くなっている。
【００６３】
チャネル層１２内には２ＤＥＧ層１６が形成され、２ＤＥＧ層１６と電気的に接続されたソース電極１４１、ドレイン電極１４２が対向して形成されている。ソース電極１４１とドレイン電極１４２に挟まれた部位の電子供給層１３上にはゲート電極１５が形成されている。
【００６４】
図２は、図１のようなＦＥＴの電子供給層１３内の格子歪み量のドレイン電圧依存性を模式的に示す図である。図３は、歪みエネルギーのドレイン電圧依存性を模式的に示す図である。図２、図３には、関連技術１、２によるＦＥＴの特性も併せて示した。電子供給層１３は、ドレイン電圧ゼロの熱平衡で、圧縮方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は、圧縮から引張に転じる。
【００６５】
このため、図３に示すように、ドレイン電圧のゼロからの電圧増加に伴い、歪エネルギーは一旦減少してから増加に転じる。このため、劣化開始電圧が、例えば３６０Ｖ程度と、関連技術１、２の１８０Ｖ、２４０Ｖと比べて大幅に改善される。
【００６６】
本実施形態における、このような格子歪、歪エネルギーの振る舞いの原理を以下に説明する。
【００６７】
本実施形態では、電子供給層１３の格子定数（ａ軸長）がバッファ層１１より大きいことに起因して、熱平衡状態では、電子供給層１３内には、面内方向に圧縮方向の歪ベクトル（−ε１（ｘ），−ε２（ｘ），０）が存在している（ただし、ε１（ｘ）＞０，ε２（ｘ）＞０）。
【００６８】
ゲートに対してドレインが正電位となるようなドレイン電圧を印加すると、電子供給層１３には基板１０から表面に向かう方向に電界ベクトル（０，０，Ｆ３）が発生する（Ｆ３＜０）。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界Ｆ３を加えると、電界強度に比例した水平方向の歪変化（Δε１（ｘ），Δε２（ｘ），０）を生じる。Δεｉ（ｘ）（ｉ＝１，２）は次式（７）のように表される。
【００６９】
Δεｉ（ｘ）＝ｄｉ３（ｘ）Ｆ３            ・・・（７）
【００７０】
ここで、ｄｉ３（ｘ）（ｉ＝１，２）は、電子供給層１３を構成する材料の垂直方向電界成分Ｆ３と水平方向歪Δεｉ（ｘ）を関係付けるピエゾ電気成分である。
【００７１】
歪変化の向きは、半導体層構造が［０００１］結晶軸に平行なIII族原子面成長で、電界Ｆ３が基板１０から表面に向かう方向の場合、引張方向となる。
【００７２】
したがって、電子供給層１３に発生する歪ベクトル（εＴ１（ｘ），εＴ２（ｘ），０）は次式（８）のように表される。
【００７３】
εＴｉ（ｘ）＝−εｉ（ｘ）＋ｄｉ３（ｘ）Ｆ３      ・・・（８）
【００７４】
上式（８）において、格子不整合に伴う歪εｉ（ｘ）（ｉ＝１，２）が圧縮方向であり、逆ピエゾ効果による歪Δεｉ（ｘ）（＝ｄｉ３（ｘ）Ｆ３）（ｉ＝１，２）は引張方向のため、両者が打ち消し合って、電子供給層１３の内部歪（εＴｉ（ｘ））が減少する。
【００７５】
上式（８）から、歪量は、垂直方向電界成分Ｆ３に比例して増加する。縦方向電界成分Ｆ３はドレイン電圧に比例するため、図２に示すような、歪量（格子歪）と電圧（ドレイン電圧）の関係が得られる。
【００７６】
フックの法則によれば、このときの歪エネルギーＥｘは次式（９）のように表される。
【００７７】
Ｅｘ＝ＥＹ（ｘ）ｈｘ（−ε１（ｘ）＋ｄ１３（ｘ）Ｆ３）２  ・・・（９）
【００７８】
上式（９）において、ＥＹ（ｘ）は電子供給層１３を構成する材料のヤング率である。ｈｘはゲート電極１５の下部における電子供給層１３の厚さである。なお、III族原子面成長のため、面内方向（ｉ＝１，２）は等価であることを用いた。
【００７９】
上式（９）から、歪エネルギーＥｘは、垂直方向電界成分Ｆ３の二乗に比例して増加する（Ｆ３の二乗の係数は正値）。このため、図３に示すような、歪エネルギーと電圧（ドレイン電圧）の関係が得られる。
【００８０】
このように、本実施形態では、格子不整合に伴う内部歪−ε１（ｘ）と、逆ピエゾ効果による歪Δε１（ｘ）が打ち消し合うため、電子供給層１３の内部歪は、熱平衡では圧縮で、電圧（ドレイン電圧）の増加にしたがって、圧縮から引張に転じる。
【００８１】
このため、歪エネルギーは、電圧増加と共に一旦減少してから、増加に転じ、歪エネルギーが臨界値Ｅcritに達するときのドレイン電圧である劣化開始電圧は、図３に示す例では３６０Ｖとなり、関連技術１、２の劣化開始電圧１８０Ｖ、２４０Ｖと比べて大幅に改善される。
【００８２】
また、電子供給層１３のバンドギャップがチャネル層１２より大きいため、２ＤＥＧ層１６は、チャネル層１２内部に蓄積され、電子が高電子移動度のチャネル層１２を走行するため、高速動作が可能になる。
【００８３】
次に、このような構造を実現するための具体的な結晶構造について説明する。
【００８４】
図４は、ＩｎｘＡｌ１−ｘＮのａ軸長（縦軸：単位＝Angstrom＝１０−１０ｍ＝０．１nanometer）のＩｎ組成比（横軸）依存性(特性２)と、バンドギャップ（縦軸単位ｅＶ（electron volt））のＩｎ組成比依存性（特性１）を示している。図４のＩｎ組成比依存性（特性１、２）より、Ｉｎ組成比ｘを０．１８＜ｘ＜０．５３に設定すれば、ＩｎｘＡｌ１−ｘＮのａ軸長はＧａＮのａ軸長（＝３．１９Angstrom）よりも大きく、且つ、ＩｎｘＡｌ１−ｘＮのバンドギャップは、ＧａＮのバンドギャップ（＝３．４ｅＶ）よりも大きくできることが分かる。
【００８５】
したがって、図１のような素子構造において、例えば、
バッファ層１１をＧａＮ、
チャネル層１２をＧａＮ、
電子供給層１３をＩｎｘＡｌ１−ｘＮ（Ｉｎの組成比ｘ：０．１８＜ｘ＜０．５３）
によって構成すれば、電子供給層１３のａ軸長がバッファ層１１より大きく、且つ、電子供給層１３のバンドギャップがチャネル層１２より大となる。
【００８６】
図５は、図１に示した本実施形態のＦＥＴにおいて、ＩｎｘＡｌ１−ｘＮからなる電子供給層１３のＩｎ組成比ｘを変えたときの歪エネルギー（縦軸：J／ｍ２）の垂直方向電界強度（横軸：V/cm）の依存性の計算結果を示す図である。図５において、点線（ｘ＝０．１７５）は、ＩｎＡｌＮからなる電子供給層１３がＧａＮからなるバッファ層１１と格子整合する場合の歪エネルギーのＩｎ組成比依存性を示しており、関連技術２によるＦＥＴに対応している（比較例）。Ｉｎ組成比ｘが０．２０、０．２２５、０．２５の特性は２次関数の特性となっている。
【００８７】
解析の結果、ＩｎｘＡｌ１−ｘＮからなる電子供給層１３のＩｎ組成比ｘが、０．１８＜ｘ＜０．５３を充たす場合、歪エネルギーの相殺の一応の効果が得られることが分かった。
【００８８】
ただし、Ｉｎ組成比ｘ＞０．２５では、格子不整合が大きくなって、図５に示すように、電界強度＝０での熱平衡での歪エネルギーが増大し過ぎるため好ましくない。このため、Ｉｎ組成比ｘは、０．１９＜ｘ＜０．２５の範囲に設定するのが望ましい。
【００８９】
更なる解析の結果、図５に示すとおり、Ｉｎ組成比ｘを０．２程度に設定した場合には、ＦＥＴ内部の歪エネルギーを最小にすることが出来ることが分かった。Ｉｎ組成比ｘ＝０．２０の場合、電界強度１．５×１０７Ｖ／ｃｍ付近で歪みエネルギーが最小（＝０）となる２次関数の特性となっている。
【００９０】
実用上は、Ｉｎ組成比ｘを、例えば０．１９＜ｘ＜０．２１の範囲に設定することで、本発明の作用効果を十分に得ることが出来る。
【００９１】
次に、上記した実施形態のＦＥＴの作製方法について図１を参照して説明する（ただし、Ｉｎ組成比ｘを０．２とする）。
【００９２】
（１１１）面珪素（Ｓｉ）基板１０上に、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤと略記される）法により、アンドープＡｌＮとアンドープＧａＮを交互に積層した超格子からなる核生成層（図示せず）を層厚２００ｎｍ、アンドープＧａＮからなるバッファ層１１（層厚：１μｍ）、アンドープＧａＮからなるチャネル層１２（層厚：５０ｎｍ）、アンドープＩｎ０．２Ａｌ０．８Ｎからなる電子供給層１３（層厚：２０ｎｍ）をこの順に成長する。ここで、上記半導体層構造は［０００１］結晶軸に平行なＧａ面成長により形成した。電子供給層（ＩｎＡｌＮ）１３の層厚は、バッファ層（ＧａＮ）１１上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
【００９３】
自発性分極効果とピエゾ分極効果に基づいて、ＩｎＡｌＮからなる電子供給層１３とＧａＮからなるチャネル層１２の界面には、面密度として３×１０１３ｃｍ−２程度の正電荷が発生する。このため、電子供給層１３、チャネル層１２ともにアンドープであるが、ＧａＮからなるチャネル層１２内には２ＤＥＧ層１６が生成される。
【００９４】
電子供給層１３上に、例えば、チタニウム（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）等の金属を蒸着、アロイ処理することにより、ソース電極１４１、ドレイン電極１４２をそれぞれ形成し、２ＤＥＧ層１６とのオーム性接触をとる。
【００９５】
次に、窒素（Ｎ）などのイオン注入により素子間分離を行なう。
【００９６】
ソース電極１４１とドレイン電極１４２で挟まれた部位のＩｎＡｌＮからなる電子供給層１３上には、Ｎｉ／Ａｕ等の金属を蒸着し、リフトオフすることにより、ゲート電極１５を形成する。このようにして、図１のようなＦＥＴが作製される。
【００９７】
＜実施形態２＞
図６は、本発明の第２の実施形態のＦＥＴの断面構造を模式的に示す図である。図６において、２０は基板であり、２１は、格子緩和したＡｌｚ１Ｇａ１−ｚ１Ｎからなるバッファ層、２２はＧａＮからなるチャネル層、２３はＡｌｚ２Ｇａ１−ｚ２Ｎからなる電子供給層である。ここで、０≦ｚ２＜ｚ１≦１である。上記半導体層構造は［０００１］結晶軸に平行なＧａ面成長により形成され、電子供給層２３のバンドギャップがチャネル層２２より大きく、電子供給層２３のａ軸長がバッファ層２１のａ軸長よりも大きくなっている。電子供給層２３には、熱平衡にて圧縮歪が生じている。
【００９８】
チャネル層２２内には、２ＤＥＧ層２６が形成され、２ＤＥＧ層２６と電気的に接続されたソース電極２４１、ドレイン電極２４２が対向して形成されている。
【００９９】
電子供給層２３上に絶縁膜２７を形成し、絶縁膜２７に形成した開口部２８に、ゲート電極２５を埋め込むように形成してある。ゲート電極２５は、そのソース側端部とドレイン側端部において絶縁膜２７を覆うように形成され、庇型の形状を有している。この庇部が、所謂電界集中を緩和するフィールドプレート構造として機能する。
【０１００】
本実施形態における半導体層構造は、［０００１］結晶軸に平行なＧａ面成長とし、電子供給層２３のバンドギャップがチャネル層２２より大きく、且つ、電子供給層２３のａ軸長がバッファ層２１より大きい歪層としている。このため、前記第１の実施形態と同様な原理に基づいて、熱平衡での電子供給層２３の内部歪と、逆ピエゾ効果に伴う歪変化とが互いに打ち消し合うため（上式（８）参照）、ドレイン電圧印加時の歪エネルギーが抑制される。
【０１０１】
さらに、本実施形態では、フィールドプレートの効果により、ゲートのドレイン端で発生する電界集中が緩和される。このため、垂直方向電界Ｆ３が減少し、上式（９）にしたがって、逆ピエゾ効果による歪エネルギー増加が更に抑制される。
【０１０２】
図７は、図６のようなＦＥＴ構造において、電子供給層（Ａｌｚ２Ｇａ１−ｚ２Ｎ）２３のＡｌ組成比ｚ２を変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。バッファ層（Ａｌｚ１Ｇａ１−ｚ１Ｎ）２１のＡｌ組成比ｚ１は０．２に固定してある。図７において、点線（ｚ２＝０．２、ｚ１＝０）は、関連技術１によるＦＥＴに対応した歪エネルギーの垂直方向電界強度依存特性である。
【０１０３】
解析の結果、
ｚ２＜ｚ１
を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。
【０１０４】
更なる解析の結果、図７のｚ２＝０．１、ｚ１＝０．２の結果が示すとおり、ｚ１−ｚ２を０．１程度に設定した場合には、ＦＥＴ内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、
０．０５＜ｚ１−ｚ２＜０．１５
の範囲に設定すれば、目的とする作用効果を十分に得ることが出来る。
【０１０５】
次に、本発明の第２の実施形態のＦＥＴの作製方法について説明する（ｚ２＝０．１、ｚ１＝０．２の場合）。
【０１０６】
（１１１）面Ｓｉ基板２０上に、例えばＭＯＣＶＤ法により、アンドープＡｌＮとアンドープＧａＮを交互に積層した超格子からなる核生成層（図示せず）を層厚：２００ｎｍ、アンドープＡｌ０．２Ｇａ０．８Ｎからなるバッファ層２１（層厚：１μｍ）、アンドープＧａＮからなるチャネル層２２（層厚：５０ｎｍ）、ｎ型Ａｌ０．１Ｇａ０．９Ｎからなる電子供給層２３（層厚：２０ｎｍ）をこの順に成長する。ここで、上記半導体層構造は［０００１］結晶軸に平行なＧａ面成長により形成した。チャネル層（ＧａＮ）２２、電子供給層（ＡｌＧａＮ）２３の層厚は、バッファ層（ＡｌＧａＮ）２１上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
【０１０７】
電子供給層（ＡｌＧａＮ）２３に添加するｎ型不純物としては、例えばＳｉを用い、不純物濃度としては、例えば５×１０１８ｃｍ−３程度に設定する。
【０１０８】
自発性分極効果とピエゾ分極効果に基づいてバッファ層（ＡｌＧａＮ）２１と、チャネル層（ＧａＮ）２２の界面には、面密度として１×１０１３ｃｍ−２程度の負電荷が発生する。また、電子供給層（ＡｌＧａＮ）２３と、チャネル層（ＧａＮ）２２の界面には、面密度として５×１０１２ｃｍ−２程度の正電荷が発生する。
【０１０９】
しかしながら、電子供給層（ＡｌＧａＮ）２３に高濃度のｎ型不純物が添加されているため、チャネル層（ＧａＮ）２２内には、２ＤＥＧ層２６が生成される。
【０１１０】
電子供給層２３上に、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ等の金属を蒸着し、アロイ処理することにより、ソース電極２４１、ドレイン電極２４２をそれぞれ形成し、２ＤＥＧ層２６とのオーム性接触をとる。
【０１１１】
次に、Ｎ等のイオン注入により素子間分離を行なう。その後、例えばプラズマ励起気相成長（Plasma-Enhanced Chemical Vapor Deposition：「ＰＥＣＶＤ」と略記する）法により、窒化珪素（Ｓｉ３Ｎ４）からなる絶縁膜２７（膜厚：６０ｎｍ）を成膜する。
【０１１２】
通常のフォトリソグラフィ法により開口パターンを形成した後、例えば、弗化硫黄（ＳＦ６）等の反応性ガスを用いたドライエッチング法で、絶縁膜２７をエッチング除去して電子供給層２３を露出することにより、開口部２８を形成する。
【０１１３】
次に、例えばＮｉ／Ａｕ等の金属を蒸着、リフトオフすることにより、開口部２８に埋め込むようにして、ゲート電極２５を形成する。このようにして、図６に示したＦＥＴが作製される。
【０１１４】
＜実施形態３＞
図８は、本発明の第３の実施形態の断面構造を模式的に示す図である。図８において、３０は基板であり、３１は格子緩和したバッファ層、３２はチャネル層、３３は電子供給層である。ここで、上記半導体層構造は、［０００−１］結晶軸に平行なＶ族原子面成長により形成され、電子供給層３３のバンドギャップがチャネル層３２より大きく、電子供給層３３のａ軸長がバッファ層３１のａ軸長よりも小さくなっている。すなわち、電子供給層３３には熱平衡にて、引張歪が生じている。
【０１１５】
ここで、バッファ層３１と電子供給層３３の内、
チャネル層３２のIII族原子面側にある層はバッファ層３１、
チャネル層３２のＶ族原子面側にある層は電子供給層３３
であり、III族原子面側の層（バッファ層３１）の方がＶ族原子面側の層（電子供給層３３）よりもａ軸長が長くなっている。
【０１１６】
チャネル層３２内には２ＤＥＧ層３６が形成され、２ＤＥＧ層３６と電気的に接続されたソース電極３４１、ドレイン電極３４２が対向して形成されている。
【０１１７】
ソース電極３４１とドレイン電極３４２に挟まれた部位の電子供給層３３上にはゲート電極３５が形成されている。
【０１１８】
図９は、図８のような、ＦＥＴの電子供給層３３内の格子歪み量のドレイン電圧依存性を模式的に示す図である。図１０は、歪みエネルギーのドレイン電圧依存性を模式的に示す図である。図９、図１０には、比較例として、関連技術１、２によるＦＥＴの特性も併せて示した。
【０１１９】
電子供給層３３は、電圧ゼロ（ドレイン電圧＝０）の熱平衡で圧縮方向の内部歪を有しており、ドレイン電圧の増加と共に、内部歪は圧縮から引張に転じ、電圧増加と共に歪エネルギーが一旦減少してから増加に転じる。このため、劣化開始電圧が例えば３６０Ｖ程度と、関連技術１、２の１８０Ｖ、２４０Ｖと比べて大幅に改善される。
【０１２０】
本実施形態における格子歪、歪エネルギーの振る舞いの原理を以下に説明する。
【０１２１】
本実施形態では、電子供給層３３の格子定数（ａ軸長）がバッファ層３１の格子定数（ａ軸長）よりも小さいことに起因して、熱平衡状態では、電子供給層３３内には面内方向に引張方向の歪ベクトル（ε１（ｙ），ε２（ｙ），０）が存在している（ε１（ｙ）＞０，ε２（ｙ）＞０）。
【０１２２】
ゲートに対してドレインが正電位となるような電圧を印加すると、電子供給層３３には基板３０から表面に向かう方向に、電界ベクトル（０，０，Ｆ３）が発生する（Ｆ３＜０）。逆ピエゾ効果の理論によれば、誘電体に垂直方向電界Ｆ３を加えると、電界強度に比例した水平方向の歪変化（Δε１（ｙ），Δε２（ｙ），０）を生じる。ここで、Δεｉ（ｙ）（ｉ＝１，２）は、次式（１０）のように表される。
【０１２３】
Δεｉ（ｙ）＝−ｄｉ３（ｙ）Ｆ３            ・・・（１０)
【０１２４】
上式（１０）において、ｄｉ３（ｙ）（ｉ＝１，２）は電子供給層３３を構成する材料の垂直方向電界成分Ｆ３と水平方向歪Δεｉ（ｙ）を関係付けるピエゾ電気成分である。
【０１２５】
歪変化の向きは、半導体層構造が［０００−１］結晶軸に平行なＶ族原子面成長で、電界が基板から表面に向かう方向の場合、圧縮方向となる。
【０１２６】
したがって、電子供給層３３に発生する歪ベクトル（εＴ１（ｙ），εＴ２（ｙ），０）は次式（１１）のように表される。
【０１２７】
εＴｉ（ｙ）＝εｉ（ｙ）−ｄｉ３（ｙ）Ｆ３        ・・・（１１）
【０１２８】
格子不整合に伴う歪εｉ（ｙ）が引張方向であり、逆ピエゾ効果による歪Δεｉ（ｙ）は圧縮方向であるため、両者が打ち消しあって、電子供給層３３の内部歪が減少する。
【０１２９】
歪量は、垂直方向電界成分Ｆ３に比例して増加するため、図９に示すような格子歪と電圧の関係が得られる。
【０１３０】
フックの法則によれば、このときの歪エネルギーＥｙは次式（１２）で表される。
【０１３１】
Ｅｙ＝ＥＹ（ｙ）ｈｙ（ε１（ｙ）−ｄ１３（ｙ）Ｆ３）２      ・・・（１２）
【０１３２】
上式（１２）において、ＥＹ（ｙ）は電子供給層３３を構成する材料のヤング率である。ｈｙはゲート電極３５の下部における電子供給層３３の厚さである。なお、Ｖ族原子面成長のため、面内方向（ｉ＝１，２）は等価であることを用いた。
【０１３３】
歪エネルギーＥｙは、垂直方向電界成分Ｆ３の二乗に比例して増加するため（Ｆ３の二乗の係数は正値）、図１０に示すような、歪エネルギーと電圧の関係が得られる。
【０１３４】
このように、本実施形態では、格子不整合に伴う内部歪ε１（ｙ）と逆ピエゾ効果による歪Δε１（ｙ）が打ち消し合うため、内部歪は、熱平衡では、引張で電圧増加にしたがって引張から圧縮に転じる。このため、歪エネルギーＥｙは、電圧（ドレイン）の増加に伴い、一旦減少してから、増加に転じ、劣化開始電圧（歪エネルギー＝Ｅcritとなるドレイン電圧：３６０V）は、関連技術１、２と比べて大幅に改善される。
【０１３５】
また、電子供給層３３のバンドギャップがチャネル層３２より大きいため、２ＤＥＧ層３６は、チャネル層３２内部に形成され、電子が高電子移動度のチャネル層３２を走行するため、高速動作が可能になる。
【０１３６】
次に、第３の実施形態の構造を実現するための具体的な結晶構造について述べる。
【０１３７】
図４より、Ｉｎ組成比ｙを０＜ｙ＜０．１７に設定すれば、ＩｎｙＡｌ１−ｙＮのａ軸長はＧａＮより小さく、且つ、ＩｎｙＡｌ１−ｙＮのバンドギャップはＧａＮより大きくなる。
【０１３８】
したがって、図８のような素子構造において、例えば、
バッファ層３１をＧａＮ、
チャネル層３２をＧａＮ、
電子供給層３３をＩｎｙＡｌ１−ｙＮ（０＜ｙ＜０．１７）
によって構成すれば、電子供給層３３のａ軸長がバッファ層３１よりも小さく、且つ、電子供給層３３のバンドギャップがチャネル層３２より大となる。
【０１３９】
図１１は、図８のようなＦＥＴ構造においてＩｎｙＡｌ１−ｙＮからなる電子供給層３３のＩｎ組成比ｙを変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。図１１において、点線（ｙ＝０．１７５）はＩｎＡｌＮ電子供給層３３がＧａＮバッファ層３１と格子整合する場合で、関連技術２によるＦＥＴに対応している。
【０１４０】
解析の結果、ＩｎｙＡｌ１−ｙＮからなる電子供給層３３のＩｎ組成比ｙが０＜ｙ＜０．１７を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。
【０１４１】
ただし、ｙ＜０．１では、格子不整合が大きくなって熱平衡での歪エネルギーが増大し過ぎるため好ましくない。このため、０．１＜ｙ＜０．１６の範囲に設定するのが望ましい。
【０１４２】
更なる解析の結果、図１１に示すとおり、ｙを０．１５程度に設定した場合には、ＦＥＴ内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、０．１４＜ｙ＜０．１６の範囲に設定すれば、目的とする効果を十分に得ることが出来る。
【０１４３】
第３の実施形態のＦＥＴの作製方法について説明する（ｙ＝０．１５の場合）。
【０１４４】
（１１１）面Ｓｉ基板３０上に、例えばＭＯＣＶＤ法により、アンドープＡｌＮとアンドープＧａＮを交互に積層した超格子からなる核生成層（図示せず）を層厚：２００ｎｍ、アンドープＧａＮからなるバッファ層３１（層厚：１μｍ）、アンドープＧａＮからなるチャネル層３２（層厚：５０ｎｍ）、ｎ型Ｉｎ０．１５Ａｌ０．８５Ｎからなる電子供給層３３（層厚：２０ｎｍ）をこの順に成長する。ここで、上記半導体層構造は［０００−１］結晶軸に平行なＮ面成長により形成した。
【０１４５】
Ｉｎ０．１５Ａｌ０．８５Ｎからなる電子供給層３３の層厚は、ＧａＮからなるバッファ層３１上において転位が発生する臨界膜厚よりも薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
【０１４６】
Ｉｎ０．１５Ａｌ０．８５Ｎからなる電子供給層３３に添加するｎ型不純物として、例えばＳｉを用い、不純物濃度は、例えば５×１０１９ｃｍ−３程度に設定する。
【０１４７】
自発性分極効果とピエゾ分極効果に基づいて電子供給層（Ｉｎ０．１５Ａｌ０．８５Ｎ）３３とチャネル層（ＧａＮ）３２の界面には、面密度として、３×１０１３ｃｍ−２程度の負電荷が発生する。しかしながら、電子供給層３３に高濃度のｎ型不純物が添加されているため、チャネル層（ＧａＮ）３２内に２ＤＥＧ層３６が生成される。
【０１４８】
電子供給層３３上に、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ等の金属を蒸着し、アロイ処理することにより、ソース電極３４１、ドレイン電極３４２をそれぞれ形成し、２ＤＥＧ層３６とのオーム性接触をとる。
【０１４９】
次に、Ｎ等のイオン注入により素子間分離を行なう。ソース電極３４１とドレイン電極３４２で挟まれた部位の電子供給層３３上には、Ｎｉ／Ａｕなどの金属を蒸着し、リフトオフすることにより、ゲート電極３５を形成する。このようにして、図８のようなＦＥＴが作製される。
【０１５０】
＜実施形態４＞
図１２は、本発明の第４の実施形態の断面構造を模式的に示す図である。図１２において、４０は基板であり、４１は格子緩和したＡｌｕ１Ｇａ１−ｕ１Ｎからなるバッファ層、４２はＧａＮからなるチャネル層、４３はＡｌｕ２Ｇａ１−ｕ２Ｎからなる電子供給層である。ここで、０≦ｕ１＜ｕ２≦１である。上記半導体層構造は［０００−１］結晶軸に平行なＮ面成長により形成され、電子供給層４３のバンドギャップがチャネル層４２よりも大きく、且つ、電子供給層４３のａ軸長がバッファ層４１よりも小さくなっている。すなわち、電子供給層４３には熱平衡にて引張歪が生じている。
【０１５１】
チャネル層４２内には２ＤＥＧ層４６が形成され、２ＤＥＧ層４６と電気的に接続されたソース電極４４１、ドレイン電極４４２が対向して形成されている。
【０１５２】
電子供給層４３上に、絶縁膜４７を形成し、絶縁膜４７に形成した開口部４８にゲート電極４５を埋め込むように形成してある。ゲート電極４５はそのソース側端部とドレイン側端部において絶縁膜４７を覆うように形成され、庇型の形状を有している。この庇部が所謂フィールドプレートとして機能する。
【０１５３】
本実施形態における半導体層構造は、［０００−１］結晶軸に平行なＮ面成長とし、電子供給層４３のバンドギャップがチャネル層４２より大きく、且つ、電子供給層４３のａ軸長がバッファ層４１より小さい歪層としている。
【０１５４】
このため、本実施形態は、前記第３の実施形態と同様な原理に基づいて、熱平衡での電子供給層４３の内部歪と逆ピエゾ効果に伴う歪変化が打ち消し合うため、電圧印加時の歪エネルギーが抑制される。
【０１５５】
さらに、本実施形態では、フィールドプレートの効果により、ゲートのドレイン端で発生する電界集中が緩和される。このため、垂直方向電界成分Ｆ３が減少して、上式（１２）にしたがって、逆ピエゾ効果による歪エネルギーの増加が更に抑制される。
【０１５６】
図１３は、図１２のようなＦＥＴ構造において、Ａｌｕ２Ｇａ１−ｕ２Ｎからなる電子供給層４３のＡｌ組成比ｕ２を変えたときの歪エネルギーの垂直方向電界強度依存性の計算結果を示す図である。Ａｌｕ１Ｇａ１−ｕ１Ｎからなるバッファ層４１のＡｌ組成比ｕ１は０．１に固定してある。図１３において、点線（ｕ２＝０．２、ｕ１＝０）は、関連技術１によるＦＥＴ（Ｇａ面成長）の歪エネルギーの垂直方向電界強度依存特性に対応している。
【０１５７】
解析の結果、バッファ層のＡｌ組成比ｕ１と電子供給層４３のＡｌ組成比ｕ２が、
ｕ１＜ｕ２
を充たせば、歪エネルギー相殺の一応の効果が得られることが分かった。
【０１５８】
更なる解析の結果、図１３において、ｕ２＝０．２、ｕ１＝０．１の結果が示すとおり、ｕ２−ｕ１を０．１程度に設定した場合には、ＦＥＴ内部の歪エネルギーを最小にすることが出来ることが分かった。実用上は、
０．０５＜ｕ２−ｕ１＜０．１５
の範囲に設定すれば、目的とする作用効果を十分に得ることが出来る。
【０１５９】
次に、本実施形態のＦＥＴの作製方法について説明する（ただし、ｕ２＝０．１、ｕ１＝０．０の場合）。
【０１６０】
（１１１）面Ｓｉ基板４０上に、例えばＭＯＣＶＤ法により、アンドープＡｌＮとアンドープＧａＮを交互に積層した超格子からなる核生成層（図示せず）を２００ｎｍ、アンドープＧａＮからなるバッファ層４１（層厚１μｍ）、アンドープＧａＮからなるチャネル層４２（層厚５０ｎｍ）、ｎ型Ａｌ０．１Ｇａ０．９Ｎからなる電子供給層４３（層厚２０ｎｍ）をこの順に成長する。
【０１６１】
ここで、上記半導体層構造は、［０００−１］結晶軸に平行なＮ面成長により形成した。
【０１６２】
Ａｌ０．１Ｇａ０．９Ｎからなる電子供給層４３の層厚は、ＧａＮからなるバッファ層４１上において転位が発生する臨界膜厚より薄く設定してある。これにより、転位の発生が抑制された良好な結晶品質が得られる。
【０１６３】
Ａｌ０．１Ｇａ０．９Ｎからなる電子供給層４３に添加するｎ型不純物としては、例えばＳｉを用い、不純物濃度としては例えば５×１０１８ｃｍ−３程度に設定する。
【０１６４】
自発性分極効果とピエゾ分極効果に基づいて、電子供給層（ＡｌＧａＮ）４３とチャネル層（ＧａＮ）４２の界面には面密度として５×１０１２ｃｍ−２程度の負電荷が発生する。しかしながら、電子供給層４３には高濃度のｎ型不純物が添加されているため、ＧａＮチャネル層４２内には２ＤＥＧ層４６が生成される。
【０１６５】
電子供給層４３上に、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ等の金属を蒸着、アロイ処理することにより、ソース電極４４１、ドレイン電極４４２をそれぞれ形成し、２ＤＥＧ層４６とのオーム性接触をとる。
【０１６６】
次に、Ｎ等のイオン注入により素子間分離を行なう。
【０１６７】
その後、例えばＰＥＣＶＤ法により、Ｓｉ３Ｎ４からなる絶縁膜４７（６０ｎｍ）を成膜する。
【０１６８】
通常のフォトリソグラフィ法により、開口パターンを形成した後、例えばＳＦ６等の反応性ガスを用いたドライエッチング法で、絶縁膜４７をエッチング除去して電子供給層４３を露出することにより、開口部４８を形成する。
【０１６９】
次に、例えばＮｉ／Ａｕ等の金属を蒸着、リフトオフすることにより、開口部４８に埋め込むようにして、ゲート電極４５を形成する。このようにして、図１２に示したようなＦＥＴが作製される。
【０１７０】
以上、本発明を上記実施形態に即して説明したが、本発明は上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。
【０１７１】
例えば、前記実施形態では、基板として、Ｓｉを用いたが、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、ＧａＮ、ダイヤモンド（Ｃ）等、他の基板であっても良い。
【０１７２】
前記実施形態では、核生成層として、ＡｌＮとＧａＮの超格子を用いたが、ＡｌＮ、ＡｌＧａＮ、ＧａＮ等の単層を用いても良い。
【０１７３】
前記実施形態では、バッファ層の材料として、ＧａＮ又はＡｌＧａＮを用いたが、ＡｌＮ、窒化インジウムガリウム（ＩｎＧａＮ）、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等他のIII窒化物半導体を用いても良い。
【０１７４】
前記実施形態では、チャネル層の材料として、ＧａＮを用いたが、電子供給層よりバンドギャップの小さい他のIII族窒化物半導体を用いても良い。例えば、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＧａＮ、窒化インジウム（ＩｎＮ）等他のIII族窒化物半導体を用いても良い。
【０１７５】
前記実施形態では、電子供給層の材料として、ＩｎＡｌＮ又はＡｌＧａＮを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。例えば、ＡｌＮ、ＧａＮ、ＩｎＡｌＧａＮ、ＩｎＧａＮ等であっても良い。
【０１７６】
また前記実施形態では、電子供給層は、アンドープ若しくはｎ型としたが、アンドープ層とｎ型層の二層構造や、アンドープ層とｎ型層とアンドープ層の三層構造等の多層構造で構成しても良い。
【０１７７】
前記実施形態では、絶縁膜として、Ｓｉ３Ｎ４を用いたが、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ２）等他の絶縁体を用いても良い。
【０１７８】
前記実施形態では、ソース電極、ドレイン電極の材料として、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを用いたが、Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／モリブデン（Ｍｏ）／Ａｕ、Ｔｉ／Ａｌ／ニオビウム（Ｎｂ）／Ａｕ等他の材料を用いても良い。
【０１７９】
前記実施形態では、ゲート電極の材料として、Ｎｉ／Ａｕを用いたが、Ｎｉ／パラディウム（Ｐｄ）／Ａｕ、Ｎｉ／白金（Ｐｔ）／Ａｕ、Ｔｉ／Ａｕ、Ｔｉ／Ｐｄ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ等他の材料を用いても良い。
【０１８０】
また、前記実施形態では、電子供給層に接してゲート電極を形成したが、電子供給層とゲート電極の間に、例えば、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ等III族窒化物半導体からなる厚さ数ｎｍのキャップ層を挿入しても良い。
【０１８１】
前記実施形態では、電子供給層に接してチャネル層を形成したが、電子供給層とチャネル層の間に、例えば、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ等III族窒化物半導体からなる厚さ数ｎｍのスペーサ層を挿入しても良い。
【０１８２】
前記実施形態では、電子供給層に接してゲート電極を形成するショットキー型ゲートとしたが、電子供給層とゲート電極の間にＡｌ２Ｏ３、ＳｉＯ２、あるいはＳｉ３Ｎ４等の絶縁膜を挿入した金属−絶縁膜−半導体（ＭＩＳ）型ゲートを用いても良い。
【０１８３】
前記実施形態では、Ｎ等のイオン注入により素子間分離を行ったが、イオン注入には硼素（Ｂ）等他のイオンを用いても良い。あるいは、素子間分離として、メサエッチングにより素子間分離を行なっても良い。
【０１８４】
前記実施形態では、デバイス最表面に保護膜が設けられていないが、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等の絶縁体からなる保護膜を形成しても良い。
【０１８５】
本発明によれば、劣化開始電圧の高い窒化物半導体からなるＦＥＴが得られ、携帯電話基地局、固定無線伝送装置、ディジタル放送地上局、レーダ装置、モータ制御、高周波発生装置、電源装置、インバータ照明等に用いられる電子機器の高性能化に寄与するところ大である。
【０１８６】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１８７】
１０，２０，３０，４０，８０，９０  基板
１１，２１，３１，４１，８１，９１  バッファ層
１２，２２，３２，４２，８２，９２  チャネル層
１３，２３，３３，４３，８３，９３  電子供給層
１４１，２４１，３４１，４４１，８４１，９４１  ソース電極
１４２，２４２，３４２，４４２，８４２，９４２  ドレイン電極
１５，２５，３５，４５，８５，９５  ゲート電極
１６，２６，３６，４６，８６，９６  ２ＤＥＧ層（２次元電子ガス層）
２７，４７  絶縁膜
２８，４８  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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