(57)【特許請求の範囲】
【請求項１】
複数の走査信号線を含み、画像を表示するための表示部と、
前記表示部と一体的に形成され、前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
前記走査信号線駆動回路にオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの１つを第１クロック信号として受け取るための第１入力ノードと、
前記複数のクロック信号のうちの１つを第２クロック信号として受け取るための第２入力ノードと、
前記出力信号を出力するための第１出力ノードと、
前記第１入力ノードに第１導通端子が接続され、前記第１出力ノードに第２導通端子が接続され、制御端子が接続された第１ノードの電位に基づいて前記出力信号を前記第１出力ノードに与える第１出力ノードプルアップ用スイッチング素子と、
前記第２入力ノードに制御端子が接続され、前記第１出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１出力ノードプルダウン用スイッチング素子とを有し、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数が低く、かつ、前記休止期間において前記第１出力ノードプルダウン用スイッチング素子が前記第２クロック信号により周期的にオン状態となることを特徴とする、表示装置。
【請求項２】
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記休止期間が前記走査期間よりも長いことを特徴とする、請求項１に記載の表示装置。
【請求項４】
各双安定回路は、
該双安定回路の前段の双安定回路の出力信号をセット信号として受け取るための第３入力ノードと、
該双安定回路の後段の双安定回路の出力信号をリセット信号として受け取るための第４入力ノードと、
前記セット信号に基づいて、前記第１ノードの電位をオンレベルに向けて変化させる第１ノードプルアップ用スイッチング素子と、
前記第４入力ノードに制御端子が接続され、前記第１ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられたリセット時第１ノードプルダウン用スイッチング素子とをさらに有することを特徴とする、請求項１に記載の表示装置。
【請求項５】
各双安定回路は、前記第１ノードに一端が接続され、前記第１出力ノードに他端が接続された容量素子をさらに有することを特徴とする、請求項４に記載の表示装置。
【請求項６】
各双安定回路は、オンレベルの前記走査信号を前記第１出力ノードに与えるための動作が行われる期間以外において、内部の第２ノードの電位に基づいて前記第１ノードの電位をオフレベルに維持するための第１ノードプルダウン駆動部をさらに有することを特徴とする、請求項５に記載の表示装置。
【請求項７】
前記第１ノードプルダウン駆動部は、
前記第２クロック信号に基づいて、前記第２ノードの電位をオンレベルに向けて変化させる第２ノードプルアップ用スイッチング素子と、
前記第１入力ノードに制御端子が接続され、前記第２ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１の第２ノードプルダウン用スイッチング素子と、
前記第１ノードに制御端子が接続され、前記第２ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第２の第２ノードプルダウン用スイッチング素子と、
前記第２ノードに制御端子が接続され、前記第１ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた非選択時第１ノードプルダウン用スイッチング素子とを有することを特徴とする、請求項６に記載の表示装置。
【請求項８】
各双安定回路は、前記休止期間の終了時にオンレベルになる初期化信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた初期化時第１ノードプルダウン用スイッチング素子をさらに有することを特徴とする、請求項４に記載の表示装置。
【請求項９】
各双安定回路は第２出力ノードをさらに有し、
前記出力信号が、第１出力信号および第２出力信号からなり、
前記第１出力信号および前記第２出力信号が前記第１出力ノードおよび前記第２出力ノードからそれぞれ出力され、
各双安定回路の前段の双安定回路の前記第１出力信号が前記セット信号であり、
各双安定回路の後段の双安定回路の前記第１出力信号が前記リセット信号であり、
各双安定回路は、
前記第１ノードに制御端子が接続され、所定の電位が第１導通端子に与えられ、前記第２出力ノードに第２導通端子が接続された第２出力ノードプルアップ用スイッチング素子と、
前記第２入力ノードに制御端子が接続され、前記第２出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１の第２出力ノードプルダウン用スイッチング素子とを有することを特徴とする、請求項４に記載の表示装置。
【請求項１０】
各双安定回路は、前記第４入力ノードに制御端子が接続され、前記第２出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第２の第２出力ノードプルダウン用スイッチング素子をさらに有することを特徴とする、請求項９に記載の表示装置。
【請求項１１】
前記所定の電位が固定電位であることを特徴とする、請求項９に記載の表示装置。
【請求項１２】
前記複数のクロック信号が、互いに位相の異なる３相以上のクロック信号であることを特徴とする、請求項１に記載の表示装置。
【請求項１３】
前記走査信号線駆動回路は、
前記表示部に対して一方に位置する第１走査信号線駆動回路と、
前記表示部に対して他方に位置する第２走査信号線駆動回路とにより構成されることを特徴とする、請求項１に記載の表示装置。
【請求項１４】
前記走査信号線駆動回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項１から１３までのいずれか１項に記載の表示装置。
【請求項１５】
前記走査信号線駆動回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする、請求項１から１３までのいずれか１項に記載の表示装置。
【請求項１６】
複数の走査信号線を含み、画像を表示するための表示部と、該表示部と一体的に形成され、該複数の走査信号線を駆動するための走査信号線駆動回路と、該走査信号線駆動回路に第１レベルと第２レベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備える表示装置における該複数の走査信号線の駆動方法であって、
前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数を低くするステップとを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの１つを第１クロック信号として受け取るための第１入力ノードと、
前記複数のクロック信号のうちの１つを第２クロック信号として受け取るための第２入力ノードと、
前記出力信号を出力するための第１出力ノードと、
前記第１入力ノードに第１導通端子が接続され、前記第１出力ノードに第２導通端子が接続され、制御端子が接続された第１ノードの電位に基づいて前記出力信号を前記第１出力ノードに与える第１出力ノードプルアップ用スイッチング素子と、
前記第２入力ノードに制御端子が接続され、前記第１出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１出力ノードプルダウン用スイッチング素子とを有し、
前記休止期間において前記第１出力ノードプルダウン用スイッチング素子が前記第２クロック信号により周期的にオン状態となることを特徴とする、駆動方法。
【請求項１７】
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする、請求項１６に記載の駆動方法。
【請求項１８】
前記休止期間が前記走査期間よりも長いことを特徴とする、請求項１６に記載の駆動方法。
【請求項１９】
前記複数のクロック信号が、互いに位相の異なる３相以上のクロック信号であることを特徴とする、請求項１６に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および当該表示装置内の走査信号線の駆動方法に関し、特に、ドライバモノリシック型の表示装置、および当該表示装置内の走査信号線の駆動方法に関する。
【背景技術】
【０００２】
従来、液晶表示装置のゲートライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかし近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」等と呼ばれている。このモノリシックゲートドライバを備えた液晶表示装置（以下「ゲートドライバモノリシック型の液晶表示装置」という）は、例えば特許文献１に開示されている。このゲートドライバモノリシック型の液晶表示装置によれば、狭額縁化および低コスト化を図ることができる。なお、このゲートドライバモノリシック型の液晶表示装置では、従来よりアモルファスシリコン（ａ−Ｓｉ）を半導体層に用いた薄膜トランジスタ（以下「ａ−ＳｉＴＦＴ」という）が駆動素子として採用されている。【０００３】
ところで、特許文献２には、ゲートラインを走査する走査期間Ｔ１の後に、全てのゲートラインを非走査状態にする休止期間Ｔ２を設ける表示装置の駆動方法が開示されている。この休止期間Ｔ２では、ゲートドライバにクロック信号等が与えられない。このため、走査期間Ｔ１においてゲートラインを６０Ｈｚで走査したとしても、例えばこの走査期間Ｔ１の同じ長さの休止期間Ｔ２を設けることにより、全体としてのゲートラインの駆動周波数が３０Ｈｚ程度になる。このため、低消費電力化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本の特開２００４−７８１７２号公報
【特許文献２】日本の特開２００１−３１２２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記ゲートドライバモノリシック型の液晶表示装置に特許文献２に記載の駆動方法を用いた場合、ゲートラインの電位をローレベルに維持するために、ゲートラインの電位をハイレベルにするためのａ−ＳｉＴＦＴ（以下「プルアップ用ａ−ＳｉＴＦＴ」という）を上記休止期間Ｔ２においてオフ状態に維持する必要がある。または、ゲートラインの電位をローレベルに維持するために、ゲートラインの電位をローレベルにするためのａ−ＳｉＴＦＴ（以下「プルダウン用ａ−ＳｉＴＦＴ」という）を上記休止期間Ｔ２においてオン状態に維持する必要がある。なお、プルアップ用ａ−ＳｉＴＦＴのドレイン端子にはクロック信号が与えられ、ソース端子はゲートラインに接続されている。また、プルダウン用ａ−ＳｉＴＦＴのドレイン端子にはゲートラインが接続され、ソース端子にはローレベル電位が与えられている。ここで、プルアップ用ａ−ＳｉＴＦＴおよびプルダウン用ａ−ＳｉＴＦＴはｎチャネル型であるものとする。【０００６】
プルアップ用ａ−ＳｉＴＦＴを上記休止期間Ｔ２においてオフ状態に維持する場合、ゲートラインがフローティング状態になる。このため、休止期間Ｔ２においてゲートラインがノイズ等の影響を受けやすくなってしまう。その結果、表示品位の低下を招くおそれがある。【０００７】
一方、プルダウン用ａ−ＳｉＴＦＴを上記休止期間Ｔ２においてオン状態に維持する場合、このプルダウン用ａ−ＳｉＴＦＴのゲート端子にハイレベルの電位を与え続ける必要がある。このため、このプルダウン用ａ−ＳｉＴＦＴにゲートバイアスストレスが長時間掛かることとなるので、このプルダウン用ａ−ＳｉＴＦＴにおけるしきい値変動が大きくなる。その結果、このプルダウン用ａ−ＳｉＴＦＴの駆動能力（信頼性）が低下する。【０００８】
そこで、本発明は、表示品位の低下および走査信号線駆動回路内のスイッチング素子の信頼性低下を抑制しつつ、消費電力を低減した表示装置、および当該表示装置内の走査信号線の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面は、表示装置であって、
複数の走査信号線を含み、画像を表示するための表示部と、
前記表示部と一体的に形成され、前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するための走査信号線駆動回路と、
前記走査信号線駆動回路にオンレベルとオフレベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの１つを第１クロック信号として受け取るための第１入力ノードと、
前記複数のクロック信号のうちの１つを第２クロック信号として受け取るための第２入力ノードと、
前記出力信号を出力するための第１出力ノードと、
前記第１入力ノードに第１導通端子が接続され、前記第１出力ノードに第２導通端子が接続され、制御端子が接続された第１ノードの電位に基づいて前記出力信号を前記第１出力ノードに与える第１出力ノードプルアップ用スイッチング素子と、
前記第２入力ノードに制御端子が接続され、前記第１出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１出力ノードプルダウン用スイッチング素子とを有し、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数が低く、かつ、前記休止期間において前記第１出力ノードプルダウン用スイッチング素子が前記第２クロック信号により周期的にオン状態となることを特徴とする。
【００１０】
本発明の第２の局面は、本発明の第１の局面において、
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする。【００１１】
本発明の第３の局面は、本発明の第１の局面において、
前記休止期間が前記走査期間よりも長いことを特徴とする。【００１２】
本発明の第４の局面は、本発明の第１の局面において、
各双安定回路は、
該双安定回路の前段の双安定回路の出力信号をセット信号として受け取るための第３入力ノードと、
該双安定回路の後段の双安定回路の出力信号をリセット信号として受け取るための第４入力ノードと、
前記セット信号に基づいて、前記第１ノードの電位をオンレベルに向けて変化させる第１ノードプルアップ用スイッチング素子と、
前記第４入力ノードに制御端子が接続され、前記第１ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられたリセット時第１ノードプルダウン用スイッチング素子とをさらに有することを特徴とする。【００１３】
本発明の第５の局面は、本発明の第４の局面において、
各双安定回路は、前記第１ノードに一端が接続され、前記第１出力ノードに他端が接続された容量素子をさらに有することを特徴とする。【００１４】
本発明の第６の局面は、本発明の第５の局面において、
各双安定回路は、オンレベルの前記走査信号を前記第１出力ノードに与えるための動作が行われる期間以外において、内部の第２ノードの電位に基づいて前記第１ノードの電位をオフレベルに維持するための第１ノードプルダウン駆動部をさらに有することを特徴とする。【００１５】
本発明の第７の局面は、本発明の第６の局面において、
前記第１ノードプルダウン駆動部は、
前記第２クロック信号に基づいて、前記第２ノードの電位をオンレベルに向けて変化させる第２ノードプルアップ用スイッチング素子と、
前記第１入力ノードに制御端子が接続され、前記第２ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１の第２ノードプルダウン用スイッチング素子と、
前記第１ノードに制御端子が接続され、前記第２ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第２の第２ノードプルダウン用スイッチング素子と、
前記第２ノードに制御端子が接続され、前記第１ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた非選択時第１ノードプルダウン用スイッチング素子とを有することを特徴とする。【００１６】
本発明の第８の局面は、本発明の第４の局面において、
各双安定回路は、前記休止期間の終了時にオンレベルになる初期化信号が制御端子に与えられ、前記第１ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた初期化時第１ノードプルダウン用スイッチング素子をさらに有することを特徴とする。【００１７】
本発明の第９の局面は、本発明の第４の局面において、
各双安定回路は第２出力ノードをさらに有し、
前記出力信号が、第１出力信号および第２出力信号からなり、
前記第１出力信号および前記第２出力信号が前記第１出力ノードおよび前記第２出力ノードからそれぞれ出力され、
各双安定回路の前段の双安定回路の前記第１出力信号が前記セット信号であり、
各双安定回路の後段の双安定回路の前記第１出力信号が前記リセット信号であり、
各双安定回路は、
前記第１ノードに制御端子が接続され、所定の電位が第１導通端子に与えられ、前記第２出力ノードに第２導通端子が接続された第２出力ノードプルアップ用スイッチング素子と、
前記第２入力ノードに制御端子が接続され、前記第２出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１の第２出力ノードプルダウン用スイッチング素子とを有することを特徴とする。【００１８】
本発明の第１０の局面は、本発明の第９の局面において、
各双安定回路は、前記第４入力ノードに制御端子が接続され、前記第２出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第２の第２出力ノードプルダウン用スイッチング素子をさらに有することを特徴とする。【００１９】
本発明の第１１の局面は、本発明の第９の局面において、
前記所定の電位が固定電位であることを特徴とする。【００２０】
本発明の第１２の局面は、本発明の第１の局面において、
前記複数のクロック信号が、互いに位相の異なる３相以上のクロック信号であることを特徴とする。【００２１】
本発明の第１３の局面は、本発明の第１の局面において、
前記走査信号線駆動回路は、
前記表示部に対して一方に位置する第１走査信号線駆動回路と、
前記表示部に対して他方に位置する第２走査信号線駆動回路とにより構成されることを特徴とする。【００２２】
本発明の第１４の局面は、本発明の第１の局面から第１３の局面までのいずれかにおいて、
前記走査信号線駆動回路が、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。【００２３】
本発明の第１５の局面は、本発明の第１の局面から第１３の局面までのいずれかにおいて、
前記走査信号線駆動回路が、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて実現されていることを特徴とする。【００２４】
本発明の第１６の局面は、複数の走査信号線を含み、画像を表示するための表示部と、該表示部と一体的に形成され、該複数の走査信号線を駆動するための走査信号線駆動回路と、該走査信号線駆動回路に第１レベルと第２レベルとを周期的に繰り返す複数のクロック信号を与える表示制御回路とを備える表示装置における該複数の走査信号線の駆動方法であって、
前記複数の走査信号線が順次選択される走査期間と該複数の走査信号線のいずれもが非選択状態となる休止期間とが、該走査期間と該休止期間とからなるフレーム期間を周期として交互に現れるように、前記複数の走査信号線を駆動するステップと、
前記走査期間における前記複数のクロック信号の周波数よりも、前記休止期間における該複数のクロック信号の周波数を低くするステップとを備え、
前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、該複数の双安定回路の出力信号を前記複数のクロック信号に基づいて順次にオンレベルにするシフトレジスタを含み、
各双安定回路は、
前記複数のクロック信号のうちの１つを第１クロック信号として受け取るための第１入力ノードと、
前記複数のクロック信号のうちの１つを第２クロック信号として受け取るための第２入力ノードと、
前記出力信号を出力するための第１出力ノードと、
前記第１入力ノードに第１導通端子が接続され、前記第１出力ノードに第２導通端子が接続され、制御端子が接続された第１ノードの電位に基づいて前記出力信号を前記第１出力ノードに与える第１出力ノードプルアップ用スイッチング素子と、
前記第２入力ノードに制御端子が接続され、前記第１出力ノードに第１導通端子が接続され、オフレベルの電位が第２導通端子に与えられた第１出力ノードプルダウン用スイッチング素子とを有し、
前記休止期間において前記第１出力ノードプルダウン用スイッチング素子が前記第２クロック信号により周期的にオン状態となることを特徴とする。
【００２５】
本発明の第１７の局面は、本発明の第１６の局面において、
前記休止期間における前記複数のクロック信号の振幅が、前記走査期間における該複数のクロック信号の振幅よりも小さいことを特徴とする。【００２６】
本発明の第１８の局面は、本発明の第１６の局面において、
前記休止期間が前記走査期間よりも長いことを特徴とする。【００２７】
本発明の第１９の局面は、本発明の第１６の局面において、
前記複数のクロック信号が、互いに位相の異なる３相以上のクロック信号であることを特徴とする。
【発明の効果】
【００２８】
本発明の第１の局面によれば、表示部と走査信号線駆動回路とが一体的に形成された表示装置において、１フレーム期間が上記走査期間および上記休止期間からなる。この休止期間においてシフトレジスタに与えられる複数のクロック信号の周波数は、走査期間においてシフトレジスタに与えられる複数のクロック信号の周波数よりも低い。このため、休止期間における第２クロック信号の電位が、走査期間における周期よりも長い周期でオンレベルになることにより、当該周期で、第１出力ノードプルダウン用スイッチング素子がオン状態になる。これにより、休止期間中に走査信号線が受けるノイズ等の影響および第１出力ノードプルダウン用スイッチング素子におけるしきい値変動が低減される。したがって、表示品位の低下を抑制すると共に、走査信号線駆動回路内のスイッチング素子（第１出力ノードプルダウン用スイッチング素子）の信頼性低下を抑制することができる。また、１フレーム期間が走査期間および休止期間からなることにより、１フレーム期間全体の駆動周波数が低減される。その結果、消費電力が低減される。さらに、表示部と走査信号線駆動回路とが一体的に形成されているので、額縁面積が縮小されると共に、走査信号線駆動回路のコストが低減される。【００２９】
本発明の第２の局面によれば、休止期間における複数のクロック信号の振幅が、走査期間における該複数のクロック信号の振幅よりも低くなる。このため、さらなる低消費電力化を図ることができる。また、休止期間に、第１出力ノードプルダウン用スイッチング素子に掛かる負荷が低減されるので、この第１出力ノードプルダウン用スイッチング素子のさらなる高信頼性化を図ることができる。【００３０】
本発明の第３の局面によれば、休止期間が走査期間により長くなる。このため、さらなる低消費電力化を図ることができる。【００３１】
本発明の第４の局面によれば、第１ノードプルアップ用スイッチング素子を用いて第１ノードの電位を確実にオンレベルにし、また、リセット時第１ノードプルダウン用スイッチング素子を用いて第１ノードの電位を確実にオフレベルにすることができる。【００３２】
本発明の第５の局面によれば、第１ノードの電位を確実に保持することができる。【００３３】
本発明の第６の局面によれば、第１ノードプルダウン駆動部により、オンレベルの走査信号を第１出力ノードに与えるための動作が行われる期間以外において第１ノードの電位を確実にオフレベルに維持することができる。【００３４】
本発明の第７の局面によれば、第２ノードプルアップ用スイッチング素子を用いて第２ノードの電位を確実にオンレベルにし、第１の第２ノードプルダウン用スイッチング素子を用いて第２ノードの電位を確実にオフレベルにし、第２の第２ノードプルダウン用スイッチング素子を用いて第２ノードの電位を確実にオフレベルにし、非選択時第１ノードプルダウン用スイッチング素子を用いて第１ノードの電位を確実にオフレベルにすることができる。このため、回路動作の安定化を図ることができる。【００３５】
本発明の第８の局面によれば、初期化時第１ノードプルダウン用スイッチング素子を用いてリセット動作を行うことができる。このため、回路動作の安定化を図ることができる。【００３６】
本発明の第９の局面によれば、第１出力信号が後段の双安定回路のセット信号および前段の双安定回路のリセット信号として用いられ、第２出力信号が走査信号線を駆動するための信号となる。このように、走査信号線を駆動するための第２出力ノードプルアップ用スイッチング素子と、前段および後段の双安定回路を駆動するための第１出力ノードプルアップ用スイッチング素子とが別途に設けられるので、第１出力ノードプルアップ用スイッチング素子および第２出力ノードプルアップ用スイッチング素子のそれぞれのサイズを小さくすることができる。このため、複数のクロック信号に対する負荷容量が小さくなるので、さらなる低消費電力化を図ると共に、さらなる狭額縁化を図ることができる。【００３７】
本発明の第１０の局面によれば、第２の第２出力ノードプルダウン用スイッチング素子により第２出力ノードの電位を確実にオフレベルにすることができる。【００３８】
本発明の第１１の局面によれば、上記所定の電位を固定電位とすることにより、本発明の第９の局面と同様の効果を奏することができることができる。【００３９】
本発明の第１２の局面によれば、複数のクロック信号の相数を３相以上にすることにより、各相に対する、双安定回路内のスイッチング素子の負荷容量が十分に小さくなる。このため、さらなる低消費電力化を図ることができる。【００４０】
本発明の第１３の局面によれば、シフトレジスタ１段あたりのレイアウトピッチが画素サイズの約２倍になる。このため、画素アレイの設計に際してレイアウトパターンの自由度が増す。これにより、例えば、さらなる狭額縁化を図ることができる。【００４１】
本発明の第１４の局面によれば、酸化物半導体により半導体層が形成された薄膜トランジスタを用いて走査信号線駆動回路が実現される。この薄膜トランジスタのリーク電流は十分に小さいので、休止期間における複数のクロック信号の周波数をさらに低くすることができる。このため、さらなる低消費電力化を図ることができる。また、酸化物半導体により半導体層が形成された薄膜トランジスタのオン電流は十分に大きいので、この薄膜トランジスタのサイズを十分に小さくすることができる。これにより、さらなる狭額縁化を図ることができる。【００４２】
本発明の第１５の局面によれば、アモルファスシリコンにより半導体層が形成された薄膜トランジスタを用いて走査信号線駆動回路が実現される。このため、さらなる低コスト化を図ることができる。【００４３】
本発明の第１６の局面から第１９の局面までによれば、走査信号線の駆動方法において、本発明の第１の局面から第３の局面までおよび本発明の第１２の局面とそれぞれ同様の効果を奏することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。
【図２】上記第１の実施形態におけるゲートドライバの構成を説明するためのブロック図である。
【図３】上記第１の実施形態におけるシフトレジスタの構成を示すブロック図である。
【図４】上記第１の実施形態におけるシフトレジスタの最前段側の構成を示すブロック図である。
【図５】上記第１の実施形態におけるシフトレジスタの最後段側の構成を示すブロック図である。
【図６】上記第１の実施形態におけるゲートドライバの動作を説明するための信号波形図である。
【図７】上記第１の実施形態における双安定回路の構成を示す回路図である。
【図８】上記第１の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。
【図９】上記第１の実施形態におけるゲートドライバの、休止期間時の動作を説明するための信号波形図である。
【図１０】上記第１の実施形態における双安定回路の、休止期間時の動作を説明するための信号波形図である。
【図１１】ａ−ＳｉＴＦＴおよびＩＧＺＯＴＦＴのドレイン電流−ゲート電圧特性を示す図である。
【図１２】本発明の第２の実施形態におけるゲートドライバの、休止期間時の動作を説明するための信号波形図である。
【図１３】本発明の第３の実施形態における双安定回路の構成を示す回路図である。
【図１４】上記第３の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。
【図１５】上記第３の実施形態における双安定回路の、休止期間時の動作を説明するための信号波形図である。
【図１６】本発明の第４の実施形態における双安定回路の構成を示す回路図である。
【図１７】上記第４の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。
【図１８】本発明の第５の実施形態におけるシフトレジスタの構成を示すブロック図である。
【図１９】上記第５の実施形態における双安定回路の、走査期間時の動作を説明するための信号波形図である。
【図２０】本発明の第６の実施形態におけるゲートドライバの構成を説明するためのブロック図である。
【図２１】上記第６の実施形態におけるシフトレジスタの構成を説明するためのブロック図である。
【発明を実施するための形態】
【００４５】
以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。
【００４６】
＜１．第１の実施形態＞
＜１．１  全体構成および動作＞
図１は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図１に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。ゲートドライバ４００は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて、表示部６００を含む液晶表示パネル７００上に形成されている。すなわち、本実施形態に係る液晶表示装置は、ゲートドライバ４００と表示部６００とが同一基板（液晶表示パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されたゲートドライバモノリシック型の液晶表示装置である。これにより、液晶表示装置の額縁面積を縮小することができる。なお、ソースドライバ３００も、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体等を用いて液晶表示パネル７００上に形成されていても良い。これらのアモルファスシリコンおよびＩＧＺＯを用いた具体的な実現例については後述する。
【００４７】
表示部６００には、ｎ本のソースライン（映像信号線）ＳＬ１〜ＳＬｎと、ｍ本のゲートライン（走査信号線）ＧＬ１〜ＧＬｍと、これらのソースラインＳＬ１〜ＳＬｎとゲートラインＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して設けられたｍ×ｎ個の画素形成部とが形成されている。上記ｍ×ｎ個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ８０と、その薄膜トランジスタ８０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。
【００４８】
電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。
【００４９】
表示制御回路２００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫを出力する。ゲートクロック信号ＧＣＫのハイレベル側の電位はＶｄｄ電位、ローレベル側の電位はＶｓｓ電位となっている。本実施形態においては、このゲートクロック信号ＧＣＫは２相のゲートクロック信号ＧＣＫ１およびＧＣＫ２からなっている。以下では、ゲートクロック信号ＧＣＫ１を「第１ゲートクロック信号」といい、ゲートクロック信号ＧＣＫ２を「第２ゲートクロック信号」という。これらの第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル電位（Ｖｄｄ電位）になる（ただし、後述の休止期間Ｔ２を除く）。
【００５０】
ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、ソースラインＳＬ１〜ＳＬｎにそれぞれＤ／Ａ変換されたアナログ映像信号ＳＳ（１）〜ＳＳ（ｎ）を印加する。
【００５１】
ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、オンレベルの走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）のゲートラインＧＬ１〜ＧＬｍそれぞれへの印加を１フレーム期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。
【００５２】
以上のようにして、ソースラインＳＬ１〜ＳＬｎに映像信号ＳＳ（１）〜ＳＳ（ｎ）がそれぞれ印加され、ゲートラインＧＬ１〜ＧＬｍに走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）がそれぞれ印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。
【００５３】
＜１．２  ゲートドライバの構成および動作＞
図２は、本実施形態におけるゲートドライバ４００の構成を説明するためのブロック図である。図２に示すように、ゲートドライバ４００は、ｍ個（段）の双安定回路４０（１）〜４０（ｍ）、および１個（段）のダミー用双安定回路４０（ｍ＋１）（以下「ダミー段」という）からなるシフトレジスタ４１０により構成されている。
【００５４】
表示部６００には上述のようにｍ行×ｎ列の画素マトリクスが形成されており、これらの画素マトリクスの各行と１対１で対応するように各段において上記双安定回路が設けられている。この双安定回路は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する。本実施形態では、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（オンレベル）電位の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（オフレベル）電位の状態信号が出力される。また、以下においては、双安定回路からハイレベル電位の状態信号が出力され当該双安定回路に対応するゲートラインにハイレベル電位の走査信号が印加される期間のことを「選択期間」という。
【００５５】
図３は、本実施形態におけるシフトレジスタ４１０の、最前段および最後段以外の構成を示すブロック図である。図４は、本実施形態におけるシフトレジスタ４１０の最前段側の構成を示すブロック図である。図５は、本実施形態におけるシフトレジスタ４１０の最後段側の構成を示すブロック図である。なお、以下の説明では、ｘ段目（ｘ＝１〜ｍ＋１）の双安定回路のことを、単に「ｘ段目」ということがある。上述のように、このシフトレジスタ４１０は、ｍ個の双安定回路４０（１）〜４０（ｍ）と、１個のダミー用双安定回路４０（ｍ＋１）からなっている。図３にはｉ−２段目４０（ｉ−２）〜ｉ＋１段目４０（ｉ＋１）を、図４には１段目４０（１）および２段目４０（２）を、図５にはｍ−１段目４０（ｍ−１）およびｍ段目４０（ｍ）とダミー段４０（ｍ＋１）を示している。
【００５６】
各双安定回路には、クロック信号ＣＫ１（以下「第１クロック信号」という）を受け取るための入力端子、クロック信号ＣＫ２（以下「第２クロック信号」という）を受け取るための入力端子、ローレベルの直流電源電位Ｖｓｓ（この電位の大きさのことを上記「Ｖｓｓ電位」ともいう）を受け取るための入力端子、セット信号Ｓを受け取るための入力端子、リセット信号Ｒを受け取るための入力端子、および状態信号Ｚを出力するための出力端子が設けられている。
【００５７】
シフトレジスタ４１０には、ゲートクロック信号ＧＣＫとして、上述のように２相の第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２が与えられる。
【００５８】
シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。なお、以下ではｉが奇数、ｍが偶数であると仮定する。図３〜図５に示すように、奇数段目には、第１ゲートクロック信号ＧＣＫ１が第１クロック信号ＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロック信号ＣＫ２として与えられる。偶数段目には、第１ゲートクロック信号ＧＣＫ１が第２クロック信号ＣＫ２として与えられ、第２ゲートクロック信号ＧＣＫ２が第１クロック信号ＣＫ１として与えられる。また、各段にはローレベルの直流電源電位Ｖｓｓが共通的に与えられる。
【００５９】
各段には、前段から出力される状態信号Ｚがセット信号Ｓとして与えられ、次段から出力される状態信号Ｚがリセット信号Ｒとして与えられる。ただし、１段目（最前段）４０（１）には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。また、ｍ段目（最後段）４０（ｍ）には、ダミー段４０（ｍ＋１）から出力される状態信号がリセット信号Ｒとして与えられる。なお、ダミー段４０（ｍ＋１）には、ｍ段目４０（ｍ）から出力される状態信号Ｚがセット信号Ｓとして与えられ、自身の状態信号Ｚがリセット信号Ｒとして与えられる。このため、ダミー段４０（ｍ＋１）の状態信号Ｚがハイレベル電位になっている期間は、他の段の状態信号Ｚがハイレベル電位になっている期間よりも短い。このようなダミー段４０（ｍ＋１）を設けることに代えて、ｍ段目４０（ｍ）にリセット信号Ｒとして、ゲートエンドパルス信号ＧＥＰを与えても良い。このゲートエンドパルス信号は、走査期間Ｔ１終了後の１水平走査期間においてハイレベル電位になる信号である。
【００６０】
以上のような構成において、シフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｚに含まれる）が１段目４０（１）からｍ段目４０（ｍ）へと順次に転送される。そして、このパルスの転送に応じて、１段目４０（１）〜ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｚが順次にハイレベル電位となる。これらの１段目４０（１）〜ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｚは、走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）としてゲートラインＧＬ１〜ＧＬｍにそれぞれ与えられる。なお、１段目４０（１）〜ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｚは、レベルシフタにより電圧が高められた後に、走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）としてゲートラインＧＬ１〜ＧＬｍにそれぞれ与えられても良い。以上により、図６に示すように、１水平走査期間ずつ順次にハイレベル電位となる走査信号が表示部６００内のゲートラインに与えられる。なお、ゲートドライバ４００の詳しい動作については後述する。
【００６１】
＜１．３  双安定回路の構成＞
図７は、本実施形態における各双安定回路の構成を示す回路図である。図７に示すように、この双安定回路は、４個の薄膜トランジスタ（スイッチング素子）Ｍ１〜Ｍ４、コンデンサ（容量素子）Ｃ１、４個の入力端子４１〜４４、ローレベルの直流電源電位Ｖｓｓ用の入力端子、および出力端子５１により構成されている。ここで、第１クロック信号ＣＫ１を受け取る入力端子には符号４１を付し、第２クロック信号ＣＫ２を受け取る入力端子には符号４２を付し、セット信号Ｓを受け取る入力端子には符号４３を付し、リセット信号Ｒを受け取る入力端子には符号４４を付している。また、状態信号Ｚを出力する出力端子には符号５１を付している。
【００６２】
次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＭ１のゲート端子、薄膜トランジスタＭ３のソース端子、薄膜トランジスタＭ４のドレイン端子、およびコンデンサＣ１の一端は互いに接続されている。以下では、これらが互いに接続されている接続点（配線）のことを便宜上「第１ノード」という。この第１ノードには符号Ｎ１を付す。
【００６３】
薄膜トランジスタＭ１については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が入力端子４１に接続され、ソース端子が出力端子５１に接続されている。薄膜トランジスタＭ２については、ゲート端子が入力端子４２に接続され、ドレイン端子が出力端子５１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ３については、ゲート端子およびドレイン端子が入力端子４３に接続され（すなわち、ダイオード接続となっている）、ソース端子が第１ノードＮ１に接続されている。薄膜トランジスタＭ４については、ゲート端子が入力端子４４に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。コンデンサＣ１については、一端が第１ノードＮ１に接続され、他端が出力端子５１に接続されている。
【００６４】
次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタＭ１は、第１ノードＮ１の電位がハイレベルになっているときに、第１クロック信号ＣＫの電位を出力端子５１に与える。薄膜トランジスタＭ２は、第２クロック信号ＣＫ２の電位がハイレベルになっているときに、出力端子５１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ３は、セット信号Ｓの電位がハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ４は、リセット信号Ｒの電位がハイレベルになっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。コンデンサＣ１は、第１ノードＮ１がブートストラップされるときの補助容量として機能する。
【００６５】
本実施形態においては、薄膜トランジスタＭ１によって第１出力ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタＭ２によって第１出力ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタＭ３によって第１ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタＭ４によって第１ノードプルダウン用スイッチング素子が実現され、コンデンサＣ１によって容量素子が実現されている。また、入力端子４１によって第１入力ノードが実現され、入力端子４２によって第２入力ノードが実現され、入力端子４３によって第３入力ノードが実現され、入力端子４４によって第４入力ノードが実現されている。また、ゲートクロック信号ＧＣＫのハイレベル（Ｖｄｄ電位）によってオンレベルの電位が実現され、Ｖｓｓ電位によってオフレベルの電位が実現されている。
【００６６】
＜１．４  双安定回路の動作＞
図８は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の動作のうち、特に後述の走査期間Ｔ１での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。ｉ段目では第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２がそれぞれ第１クロック信号ＣＫ１および第２クロック信号ＣＫ２に相当する。図８における時点ｔ１から時点ｔ２までの期間は選択期間に相当する。以下では、選択期間直前の１水平走査期間のことを「セット期間」といい、選択期間直後の１水平走査期間のことを「リセット期間」という。また、１フレーム期間のうち、ゲートスタートパルス信号ＧＳＰが立ち上がる時点（走査開始時点）から、ダミー段の走査信号ＧＯＵＴ（ｍ＋１）が立ち上がる時点までの期間を「走査期間」といい、符号Ｔ１を付す。この走査期間Ｔ１は、複数（ｍ本）のゲートラインＧＬ（１）〜ＧＬ（ｍ）を１回走査する期間である。また、１フレーム期間のうち、ダミー段の走査信号ＧＯＵＴ（ｍ＋１）が立ち上がる時点から後続のフレーム期間においてゲートスタートパルス信号ＧＳＰが立ち上がる時点までの期間を「休止期間」といい、符号Ｔ２を付す。この休止期間Ｔ２は、ダミー段４０（ｍ＋１）を除く双安定回路４０（１）〜４０（ｍ）の出力信号のいずれもがローレベル電位となる期間である。また、走査期間Ｔ１のうちの、選択期間、セット期間、およびリセット期間以外の期間のことを「通常動作期間」という。
【００６７】
セット期間になると（時点ｔ０になると）、セット信号Ｓの電位がローレベルからハイレベルに変化する。薄膜トランジスタＭ３が図７に示すようにダイオード接続となっているので、セット信号Ｓの電位がハイレベルになることによって薄膜トランジスタＭ３がオン状態になり、コンデンサＣ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＭ１がオン状態となる。しかし、セット期間では、第１ゲートクロック信号ＧＣＫ１（第１クロック信号ＣＫ１）の電位がローレベルとなっているので、状態信号Ｚの電位はローレベルで維持される。
【００６８】
選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ３がオフ状態になる。このとき、第１ノードＮ１はフローティング状態になる。この時点ｔ１では、第１ゲートクロック信号ＧＣＫ１の電位がローレベルからハイレベルに変化する。薄膜トランジスタＭ１はオン状態でありゲート容量が存在するので、入力端子４１の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。この際、コンデンサＣ１は第１ノードＮ１の電位上昇を促進するように働く。その結果、薄膜トランジスタＭ１のゲート電位は十分に高いレベルになるので、第１ゲートクロック信号ＧＣＫ１のハイレベル（Ｖｄｄ電位）まで状態信号Ｚの電位が上昇する。
【００６９】
リセット期間になると（時点ｔ２になると）、第１ゲートクロック信号ＧＣＫ１の電位がハイレベルからローレベルに変化する。時点ｔ２には薄膜トランジスタＭ１がオン状態となっているので、入力端子４１の電位の低下と共に状態信号Ｚの電位が低下する。このように状態信号Ｚの電位が低下することによって、コンデンサＣ１を介して第１ノードＮ１の電位も低下する。また、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ４がオン状態になる。その結果、リセット期間には、第１ノードＮ１の電位が確実にローレベルに低下する。さらに、リセット期間には、第２ゲートクロック信号ＧＣＫ２（第２クロック信号ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ２がオン状態になるので、状態信号Ｚの電位が確実にローレベルに低下する。
【００７０】
通常動作期間（走査期間Ｔ１において、時点ｔ０以前の期間および時点ｔ３以降の期間）では、第２ゲートクロック信号ＧＣＫ２の電位が１水平走査期間毎にハイレベルとローレベルとを繰り返すことにより、薄膜トランジスタＭ２が１水平走査期間毎にオン状態になる。このため、状態信号Ｚの電位をローレベルに維持することができる。
【００７１】
なお、以下の説明では、走査期間Ｔ１における、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のそれぞれの周期（以下「走査期間周期」という）を符号ｔｃｋ１で表す。また、走査期間Ｔ１における、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のそれぞれの周波数（以下「走査期間周波数」という）を符号ｆｃｋ１で表す。さらに、走査期間Ｔ１における、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のそれぞれの振幅（以下「走査期間振幅」という）を符号Ｖｃｋ１で表す。
【００７２】
＜１．５  休止期間の動作＞
図９は、本実施形態におけるゲートドライバ４００の動作のうち、特に休止期間Ｔ２の動作を説明するための信号波形図である。図９に示すように、本実施形態では、１フレーム期間が走査期間Ｔ１と、当該走査期間Ｔ１の後に設けられた休止期間Ｔ２とからなっている。すなわち、走査期間Ｔ１と休止期間Ｔ２とが１フレーム期間を周期として交互に現れる。走査期間Ｔ１では、上述のように、１段目４０（１）〜ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｚである走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）が、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２に基づいて順次にハイレベル電位になる。
【００７３】
一方休止期間Ｔ２では、走査期間Ｔ１と異なる動作が行われる。ここで、休止期間Ｔ２における、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のそれぞれの周期（以下「休止期間周期」という）を符号ｔｃｋ２で表す。また、休止期間Ｔ２における、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のそれぞれの周波数（以下「休止期間周波数」という）を符号ｆｃｋ２で表す。さらに、休止期間Ｔ２における、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のそれぞれの振幅（以下「休止期間振幅」という）を符号Ｖｃｋ２で表す。
【００７４】
本実施形態では、休止期間Ｔ２が走査期間Ｔ１よりも長く設けられている。ただし、本発明はこれに限定されるものではなく、休止期間Ｔ２が走査期間Ｔ１よりも短くても良い。
【００７５】
図９に示すように、休止期間周期ｔｃｋ２は走査期間周期ｔｃｋ１よりも長い。すなわち、休止期間周波数ｆｃｋ２は走査期間周波数ｆｃｋ１よりも低い。ここで、走査期間周波数ｆｃｋ１は休止期間周波数ｆｃｋ２の整数倍であることが望ましい。これにより、表示制御回路２００等を簡易な構成とすることができる。また、走査期間周波数ｆｃｋ１は休止期間周波数ｆｃｋ２の２倍以上であることが望ましい。言い換えると、休止期間周波数ｆｃｋ２は走査期間周波数ｆｃｋ１の１／２倍以下であることが望ましい。これにより、ゲートドライバ４００の駆動に要する消費電力を十分に低減することができる。このようなゲートクロック信号ＧＣＫの周波数（周期）の制御は、例えば表示制御回路２００において行われる。なお、本実施形態では、休止期間振幅Ｖｃｋ２および走査期間振幅Ｖｃｋ１は互いに同じ大きさである。
【００７６】
図１０は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の動作のうち、特に休止期間Ｔ２での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。図１０に示すように、休止期間Ｔ２では、第２ゲートクロック信号ＧＣＫ２（第２クロック信号ＣＫ２）の電位が休止期間周期ｔｃｋ２毎にハイレベルになることにより、薄膜トランジスタＭ２が休止期間周期ｔｃｋ２毎にオン状態になる。このため、休止期間Ｔ２において状態信号Ｚの電位を確実にローレベルに維持することができる。なお、休止期間Ｔ２では、第１ゲートクロック信号ＧＣＫ１（第１クロック信号ＣＫ１）の電位も休止期間周期ｔｃｋ２毎にハイレベルになるが、第１ノードＮ１の電位がローレベルであることにより薄膜トランジスタＭ１がオフ状態になっているので、第１ゲートクロック信号ＧＣＫ１の電位は出力端子５１に与えられない。
【００７７】
このようにして、休止期間Ｔ２では走査信号ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）はローレベル電位に維持される。すなわち、この休止期間Ｔ２ではゲートラインＧＬ１〜ＧＬｍのいずれもが非選択状態となる。
【００７８】
＜１．６  考察＞
例えば図７に示す双安定回路により構成されたシフトレジスタをゲートドライバ内に含む、ゲートドライバモノリシック型の液晶表示装置に対して上記特許文献２に記載の駆動方法を適用した場合、休止期間Ｔ２においてゲートラインの電位をローレベルに維持するために、薄膜トランジスタＭ１をオフ状態に維持する、もしくは、薄膜トランジスタＭ２をオン状態に維持する必要がある。
【００７９】
休止期間Ｔ２においてゲートラインの電位をローレベルに維持するために薄膜トランジスタＭ１をオフ状態に維持する場合、この休止期間Ｔ２において出力端子５１（ゲートライン）がフローティング状態となる。このため、休止期間Ｔ２においてゲートラインがノイズ等の影響を受けやすくなってしまう。その結果、表示品位の低下を招くおそれがある。これに対して、本実施形態では上述のように、休止期間Ｔ２において、第２クロック信号ＣＫ２の電位が休止期間周期ｔｃｋ２毎にハイレベルになることにより、薄膜トランジスタＭ２が休止期間周期ｔｃｋ２毎にオン状態になる。このため、休止期間周期ｔｃｋ２毎に出力端子５１（ゲートライン）にローレベル電位が与えられることとなる。これにより、本実施形態では、休止期間Ｔ２において出力端子５１（ゲートライン）がフローティング状態になることによりゲートラインが受けるノイズ等の影響が低減される。その結果、表示品位の低下を抑制することができる。
【００８０】
一方、休止期間Ｔ２においてゲートラインの電位をローレベルに維持するために薄膜トランジスタＭ２をオン状態に維持する場合、この休止期間Ｔ２において薄膜トランジスタＭ２のゲート端子にハイレベルの電位を与え続ける必要がある。このため、この薄膜トランジスタＭ２にゲートバイアスストレスが長時間掛かることとなるので、この薄膜トランジスタＭ２におけるしきい値変動が大きくなる。その結果、この薄膜トランジスタＭ２の駆動能力（信頼性）が低下することとなる。これに対して、本実施形態では上述のように、休止期間Ｔ２において、第２クロック信号ＣＫ２の電位が休止期間周期ｔｃｋ２毎にハイレベルになることにより、薄膜トランジスタＭ２が休止期間周期ｔｃｋ２毎にオン状態になる。すなわち、薄膜トランジスタＭ２のゲート端子には休止期間周期ｔｃｋ２毎にハイレベル電位が与えられるのみである。これにより、本実施形態では、薄膜トランジスタＭ２に掛かるゲートバイアスストレスが低減されるので、この薄膜トランジスタＭ２におけるしきい値変動が低減される。その結果、この薄膜トランジスタＭ２の駆動能力（信頼性）の低下を抑制することができる。
【００８１】
＜１．７  実現例＞
本実施形態における双安定回路中の各薄膜トランジスタの半導体層には、例えば、ａ−Ｓｉまたは酸化物半導体等を用いることができる。なお、酸化物半導体としては、典型的には、インジウム、ガリウム、亜鉛、および酸素を主成分とする酸化物半導体であるＩｎＧａＺｎＯx（以下、「ＩＧＺＯ」という）が用いられるが本発明はこれに限定されるものではない。例えば、インジウム、ガリウム、亜鉛、銅、珪素、錫、アルミニウム、カルシウム、ゲルマニウム、および鉛のうち少なくとも１つを含む酸化物半導体であれば良い。
【００８２】
図１１は、ａ−ＳｉＴＦＴおよびＩＧＺＯを半導体層に用いたＴＦＴ（以下「ＩＧＺＯＴＦＴ」という）のドレイン電流−ゲート電圧特性を示す図である。図１１において、横軸はゲート電圧Ｖｇを表し、縦軸はドレイン電流Ｉｄｓを表している。図１１に示すように、ＩＧＺＯＴＦＴのリーク電流はａ−ＳｉＴＦＴのリーク電流の１／１０００以下であると共に、ＩＧＺＯＴＦＴのオン電流はａ−ＳｉＴＦＴのオン電流の約２０倍である。
【００８３】
ａ−ＳｉＴＦＴを用いた場合、フレーム周波数を例えば４５Ｈｚ程度まで低くすることができる。これに対して、ＩＧＺＯＴＦＴを本実施形態における双安定回路の各薄膜トランジスタとして用いた場合、ＩＧＺＯＴＦＴは上述のようにリーク電流が小さいので、画素ＴＦＴからのリーク電流が小さく、画素電位の保持時間を長くすることができるため、フレーム周波数を例えば０．２Ｈｚ程度まで低くすることができる。このため、ＩＧＺＯＴＦＴを用いた場合、ａ−ＳｉＴＦＴを用いた場合に比べてゲートドライバ４００の駆動電力を１／１００以下にすることができる。なお、より詳細には、ＩＧＺＯＴＦＴを用いた場合、走査期間周波数ｆｃｋ１を６０Ｈｚに設定すると、休止期間周波数ｆｃｋ２を１〜０．１Ｈｚ程度に設定することができる。
【００８４】
また、ＩＧＺＯＴＦＴは上述のようにオン電流が大きいので、ＩＧＺＯＴＦＴを用いた場合、ａ−ＳｉＴＦＴを用いた場合に比べてＴＦＴのサイズを１／２０程度に小さくすることができる。
【００８５】
なお、ａ−ＳｉＴＦＴを用いた場合は、ＩＧＺＯＴＦＴを用いた場合よりも低コストで本実施形態を実現することができる。
【００８６】
＜１．８  効果＞
本実施形態によれば、ゲートドライバモノリシック型の液晶表示装置において、１フレーム期間が走査期間Ｔ１および休止期間Ｔ２からなる。この休止期間Ｔ２においてゲートドライバ４００内のシフトレジスタ４１０に与えられる第１ゲートクロック信号ＧＣＫおよび第２ゲートクロック信号ＧＣＫ２の周波数である休止期間周波数ｆｃｋ２は、走査期間Ｔ１においてシフトレジスタ４１０に与えられる第１ゲートクロック信号ＧＣＫおよび第２ゲートクロック信号ＧＣＫ２の周波数である走査期間周波数ｆｃｋ１よりも低い。このため、休止期間Ｔ２において、第２クロック信号ＣＫ２の電位が休止期間周期ｔｃｋ２毎にハイレベルになることにより、薄膜トランジスタＭ２が休止期間周期ｔｃｋ２毎にオン状態になる。これにより、休止期間Ｔ２中にゲートラインが受けるノイズ等の影響および薄膜トランジスタＭ２におけるしきい値変動が低減される。したがって、表示品位の低下を抑制すると共に、薄膜トランジスタＭ２の信頼性低下を抑制することができる。また、１フレーム期間が走査期間Ｔ１および休止期間Ｔ２からなることにより、１フレーム期間全体の駆動周波数が低減される。その結果、消費電力が低減される。さらに、ゲートドライバ４００がモノリシック化されて形成されているので、液晶表示パネル７００の額縁面積が縮小されると共に、ゲートドライバ４００のコストが低減される。
【００８７】
また、本実施形態によれば、休止期間Ｔ２が走査期間Ｔ１よりも長く設けられているので、さらなる消費電力化を図ることができる。
【００８８】
ＩＧＺＯＴＦＴを本実施形態における双安定回路の各薄膜トランジスタとして用いた場合には、ＩＧＺＯＴＦＴのリーク電流が十分に小さいので、休止期間周波数ｆｃｋ２をさらに低くすることができる。このため、消費電力を低減することができる。また、この場合、ＩＧＺＯＴＦＴのオン電流が十分に大きいので、ＴＦＴサイズを十分に小さくすることができる。これにより、さらなる狭額縁化を図ることができる。
【００８９】
一方、ａ−ＳｉＴＦＴを本実施形態における双安定回路の各薄膜トランジスタとして用いた場合には、さらなる低コスト化を図ることができる。
【００９０】
＜２．第２の実施形態＞
＜２．１  休止期間の動作＞
図１２は、本発明の第２の実施形態におけるゲートドライバ４００の動作のうち、特に休止期間Ｔ２の動作を説明するための信号波形図である。なお、本実施形態は、休止期間の動作を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。図１２に示すように、本実施形態における休止期間振幅Ｖｃｋ２は走査期間振幅Ｖｃｋ１よりも小さい。なお、休止期間Ｔ２において薄膜トランジスタＭ２を確実にオン状態にするためには、この休止期間振幅Ｖｃｋ２は薄膜トランジスタＭ２のしきい値電圧よりも大きい必要がある。すなわち、本実施形態における休止期間振幅Ｖｃｋ２は、走査期間振幅Ｖｃｋ１よりも小さく且つ薄膜トランジスタＭ２のしきい値電圧よりも大きい。
【００９１】
＜２．２  効果＞
本実施形態によれば、休止期間Ｔ２における第１ゲートクロック信号ＧＣＫおよび第２ゲートクロック信号ＧＣＫ２の振幅である休止期間振幅Ｖｃｋ２が、走査期間Ｔ１における第１ゲートクロック信号ＧＣＫおよび第２ゲートクロック信号ＧＣＫ２の振幅である走査期間振幅Ｖｃｋ１よりも小さい。このため、さらなる低消費電力化を図ることができる。また、休止期間Ｔ２に薄膜トランジスタＭ２に掛かるゲートバイアスストレスがさらに低減されるので、この薄膜トランジスタＭ２のさらなる高信頼性化を図ることができる。
【００９２】
＜３．第３の実施形態＞
＜３．１  双安定回路の構成＞
図１３は、本発明の第３の実施形態における各双安定回路の構成を示す回路図である。なお、本実施形態は、双安定回路の構成および動作を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。図１３に示すように、本実施形態における双安定回路は、第１の実施形態における双安定回路に第１ノードプルダウン駆動部６１、薄膜トランジスタ（スイッチング素子）Ｍ９、および入力端子４５が加わったものである。ここで、入力端子４５は、後述の初期化信号ＲＳＴを受け取るための端子である。第１ノードプルダウン駆動部６１は、４個の薄膜トランジスタＭ５〜Ｍ８により構成されている。
【００９３】
次に、この双安定回路内における構成要素間の接続関係について説明する。なお、上記第１の実施形態と共通する事項については説明を省略する。薄膜トランジスタＭ５のソース端子、薄膜トランジスタＭ６のドレイン端子、薄膜トランジスタＭ７のドレイン端子、および薄膜トランジスタＭ８のゲート端子は互いに接続されている。以下では、これらが互いに接続されている接続点（配線）のことを便宜上「第２ノード」という。この第２ノードには符号Ｎ２を付す。このように、第１ノードプルダウン駆動部６１の内部にはこの第２ノードＮ２が含まれている。
【００９４】
薄膜トランジスタＭ５については、ゲート端子およびドレイン端子が入力端子４２に接続され（すなわち、ダイオード接続になっている）、ソース端子が第２ノードＮ２に接続されている。薄膜トランジスタＭ６については、ゲート端子が入力端子４１に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ７については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ８については、ゲート端子が第２ノードＮ２に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ９については、ゲート端子が入力端子４５に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。
【００９５】
次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタＭ５は、第２クロック信号ＣＫ２の電位がハイレベルになっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＭ６は、第１クロック信号ＣＫ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ７は、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ８は、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ９は、初期化信号ＲＳＴの電位がハイレベルになっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。
【００９６】
初期化信号ＲＳＴは、各走査期間Ｔ１の開始直前の１水平走査期間（言い換えると、休止期間Ｔ２の最後の１水平走査期間）においてハイレベル電位になる。なお、これに代えて、この初期化信号ＲＳＴが、各走査期間Ｔ１の終了直後の１水平走査期間（言い換えると、休止期間Ｔ２の最初の１水平走査期間）においてハイレベル電位となるようにしても良い。この場合、この初期化信号ＲＳＴとして、上述のダミー段４０（ｍ＋１）の状態信号Ｚまたはゲートエンドパルス信号ＧＥＰを用いることができる。
【００９７】
本実施形態においては、薄膜トランジスタＭ５によって第２ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタＭ６によって第１の第２ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタＭ７によって第２の第２ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタＭ８によって非選択時第１ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタＭ９によって初期化時第１ノードプルダウン用スイッチング素子が実現されている。
【００９８】
＜３．２  双安定回路の動作＞
図１４は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の動作のうち、特に走査期間Ｔ１での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。
【００９９】
走査期間Ｔ１の開始直前の１水平走査期間、すなわち、先行のフレーム期間における休止期間Ｔ２の最後の１水平走査期間では、初期化信号ＲＳＴの電位がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ９がオン状態になる。これにより、第１ノードＮ１の電位が確実にローレベルになる。このように、本実施形態では各双安定回路において初期化動作が行われる。そして、走査期間Ｔ１が開始すると、初期化信号ＲＳＴの電位がハイレベルからローレベルに変化するので、薄膜トランジスタＭ９がオフ状態になることにより初期化動作が終了する。
【０１００】
セット期間になると（時点ｔ０になると）、セット信号Ｓの電位がローレベルからハイレベルに変化する。薄膜トランジスタＭ３が図１３に示すようにダイオード接続となっているので、セット信号Ｓの電位がハイレベルになることによって薄膜トランジスタＭ３がオン状態になり、コンデンサＣ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＭ１がオン状態となる。しかし、セット期間では、第１ゲートクロック信号ＧＣＫ１（第１クロック信号ＣＫ１）の電位がローレベルとなっているので、状態信号Ｚの電位はローレベルで維持される。またこのとき、本実施形態では、第２ゲートクロック信号ＧＣＫ２（第２クロック信号ＣＫ２）の電位がハイレベルになることにより薄膜トランジスタＭ５がオン状態になるが、一方で、上述のように第１ノードＮ１の電位がハイレベルになることにより薄膜トランジスタＭ７もオン状態になる。このため、第２ノードＮ２の電位はハイレベルとはならない（ただし、図１４に示すように僅かに電位が上昇する）。なお、薄膜トランジスタＭ７のオン抵抗は、薄膜トランジスタＭ５のオン抵抗よりも十分に小さいことが望ましい。より具体的には、薄膜トランジスタＭ７のチャネル幅を薄膜トランジスタＭ５のチャネル幅よりも十分に大きく設計する。
【０１０１】
選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ３がオフ状態になる。このとき、第１ノードＮ１はフローティング状態になる。この時点ｔ１では、第１ゲートクロック信号ＧＣＫ１の電位がローレベルからハイレベルに変化する。薄膜トランジスタＭ１はオン状態でありゲート容量が存在するので、入力端子４１の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。この際、コンデンサＣ１は第１ノードＮ１の電位上昇を促進するように働く。その結果、薄膜トランジスタＭ１のゲート電位は十分に高いレベルになるので、第１ゲートクロック信号ＧＣＫ１のハイレベル（Ｖｄｄ電位）まで状態信号Ｚの電位が上昇する。またこのとき、第１ゲートクロック信号ＧＣＫ１の電位がハイレベルになることにより薄膜トランジスタＭ６がオン状態になる。このため、第２ノードＮ２の電位が確実にローレベルに維持される。
【０１０２】
リセット期間になると（時点ｔ２になると）、第１ゲートクロック信号ＧＣＫ１の電位がハイレベルからローレベルに変化する。時点ｔ２には薄膜トランジスタＭ１がオン状態となっているので、入力端子４１の電位の低下と共に状態信号Ｚの電位が低下する。このように状態信号Ｚの電位が低下することによって、コンデンサＣ１を介して第１ノードＮ１の電位も低下する。また、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ４がオン状態になる。その結果、リセット期間には、第１ノードＮ１の電位が確実にローレベルに低下する。さらに、リセット期間には、第２ゲートクロック信号ＧＣＫ２（第２クロック信号ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ２がオン状態になるので、状態信号Ｚの電位が確実にローレベルに低下する。また、本実施形態ではさらに、薄膜トランジスタＭ５がオン状態になることにより第２ノードＮ２の電位がハイレベルになる。このため、薄膜トランジスタＭ８がオン状態になる。これにより、第１ノードＮ１の電位がより確実にローレベルに低下する。
【０１０３】
通常動作期間では、第２ゲートクロック信号ＧＣＫ２の電位が１水平走査期間毎にハイレベルとローレベルとを繰り返すことにより、薄膜トランジスタＭ２が１水平走査期間毎にオン状態になる。このため、状態信号Ｚの電位を確実にローレベルに維持することができる。
【０１０４】
ところで、通常動作期間では第１ノードＮ１がフローティング状態となっているので、薄膜トランジスタＭ１のゲート−ドレイン間の寄生容量の存在により、第１クロック信号ＣＫの電位変動に起因して第１ノードＮ１の電位が変動し得る。しかし本実施形態では、薄膜トランジスタＭ５およびＭ６が互いに１水平走査期間だけずれて１水平走査期間毎にオン状態とオフ状態とを繰り返すことにより、第２ノードＮ２の電位が１水平走査期間毎にオンレベルとオフレベルとを繰り返す。このため、薄膜トランジスタＭ８が１水平走査期間毎にオン状態とオフ状態とを繰り返す。これにより、通常動作期間において第１ノードの電位をローレベルに維持することができる。
【０１０５】
図１５は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の動作のうち、特に休止期間Ｔ２での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。図１５に示すように、上記第１の実施形態と異なり本実施形態では、第２ノードＮ２の電位が休止期間周期ｔｃｋ２毎にハイレベルになる。このため、薄膜トランジスタＭ８が休止期間周期ｔｃｋ２毎にオン状態になる。これにより、上記通常動作期間のみならず休止期間Ｔ２においても、第１ノードＮ１の電位が確実にローレベルに維持される。
【０１０６】
以上のように、第１ノードプルダウン駆動部６１は、当該第１ノードプルダウン駆動部６１を構成する薄膜トランジスタＭ５〜Ｍ８が接続された第２ノードＮ２の電位に基づいて、ハイレベル電位の走査信号を出力端子５１に与えるための動作が行われる期間以外において、すなわち、リセット期間、通常動作期間、および休止期間Ｔ２において、第１ノードＮ１の電位をオフレベルに維持する動作を行う。
【０１０７】
＜３．３  効果＞
本実施形態によれば、第１ノードプルダウン駆動部６１により、ハイレベル電位の走査信号を出力端子５１に与えるための動作が行われる期間以外において、すなわち、リセット期間、通常動作期間、および休止期間Ｔ２において、第１ノードＮ１の電位をオフレベルに維持する動作が行われる。このため、回路動作の安定化を図ることができる。特に、薄膜トランジスタＭ１のサイズが大きいとき、ゲート−ドレイン間の寄生容量が大きくなるためクロックノイズを受けやすいが、そういった場合でも第１ノードＮ１の電位を安定的にオフレベルに維持することが可能となる。
【０１０８】
また、本実施形態によれば、各走査期間Ｔ１の開始直前の１水平走査期間において薄膜トランジスタＭ９により第１ノードＮ１の電位がオフレベルにリセットされる。このため、回路動作のさらなる安定化を図ることができる。
【０１０９】
＜４．第４の実施形態＞
＜４．１  双安定回路の構成＞
図１６は、本発明の第４の実施形態における各双安定回路の構成を示す回路図である。なお、本実施形態は、双安定回路の構成および動作を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。図１６に示すように、本実施形態における双安定回路は、第１の実施形態における双安定回路に出力バッファ部６２、出力端子５２、および直流電源電位Ｖｄｄ（この電位の大きさのことを上記「Ｖｄｄ電位」ともいう）を受け取るための入力端子が加わったものである。出力バッファ部６２は、３個の薄膜トランジスタ（スイッチング素子）Ｍ１０〜Ｍ１２により構成されている。本実施形態における双安定回路は、上記第１の実施形態における状態信号Ｚに加えて状態信号Ｑを出力する構成となっている。出力端子５２は、この状態信号Ｑを出力するための端子である。本実施形態における状態信号Ｚは、後段のセット信号Ｓおよび前段のリセット信号としてのみ用いられる。一方、状態信号Ｑは、走査信号としてゲートラインに与えられる。
【０１１０】
次に、この双安定回路内における構成要素間の接続関係について説明する。なお、上記第１の実施形態と共通する事項については説明を省略する。薄膜トランジスタＭ１０については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が直流電源電位Ｖｄｄ用の入力端子に接続され、ソース端子が出力端子５２に接続されている。薄膜トランジスタＭ１１については、ゲート端子が入力端子４２に接続され、ドレイン端子が出力端子５２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＭ１２については、ゲート端子が入力端子４４に接続され、ドレイン端子が出力端子５２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。なお、薄膜トランジスタＭ１０のドレイン端子に与える電位は上記直流電源電位Ｖｄｄに限定されるものではなく、例えば、Ｖｄｄ電位よりも高い固定電位であっても良い。また、薄膜トランジスタＭ１０のドレイン端子に与える電位は選択期間において少なくとも固定電位であれば良い。
【０１１１】
次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタＭ１０は、第１ノードＮ１の電位がハイレベルになっているときに、出力端子５２の電位をＶｄｄ電位に向けて変化させる。薄膜トランジスタＭ１１は、第２クロック信号ＣＫ２の電位がハイレベルになっているときに、出力端子５２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＭ１２は、リセット信号Ｒの電位がハイレベルになっているときに、出力端子５２の電位をＶｓｓ電位に向けて変化させる。
【０１１２】
本実施形態においては、薄膜トランジスタＭ１０によって第２出力ノードプルアップ用スイッチング素子が実現され、薄膜トランジスタＭ１１によって第１の第２出力ノードプルダウン用スイッチング素子が実現され、薄膜トランジスタＭ１２によって第２の第２出力ノードプルダウン用スイッチング素子が実現されている。また、出力端子５２によって第２出力ノードが実現されている。また、状態信号Ｚによって第１出力信号が実現され、状態信号Ｑによって第２出力信号が実現されている。
【０１１３】
＜４．２  双安定回路の動作＞
図１７は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の動作のうち、特に走査期間Ｔ１での動作を説明するための信号波形図である。なお、他の双安定回路の動作も同様であるので、説明を省略する。
【０１１４】
セット期間になると（時点ｔ０になると）、セット信号Ｓの電位がローレベルからハイレベルに変化する。薄膜トランジスタＭ３が図１７に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルになることによって薄膜トランジスタＭ３がオン状態になり、コンデンサＣ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＭ１がオン状態となる。しかし、セット期間では、第１ゲートクロック信号ＧＣＫ１（第１クロック信号ＣＫ１）の電位がローレベルとなっているので、状態信号Ｚの電位はローレベルで維持される。またこのとき、本実施形態では、セット信号Ｓの電位がハイレベルになることによって、薄膜トランジスタＭ１０がオン状態になる。このため、図１７に示すように状態信号Ｑ（出力端子５２）の電位が上昇する。より詳細には、このとき第２クロック信号ＣＫ２がハイレベルになることにより薄膜トランジスタＭ１１がオン状態になっているので、状態信号Ｑは、Ｖｄｄ電位とＶｓｓ電位との電位差を薄膜トランジスタＭ１０のオン抵抗と薄膜トランジスタＭ１１のオン抵抗とで抵抗分割した電位まで上昇する。この出力端子５２の電位上昇により、この出力端子５２に接続されているゲートラインに対応する画素形成部にセット期間においてソース信号が書き込まれる可能性がある。しかし、セット期間の後続の選択期間において所望のソース信号がこの画素形成部に書き込まれるので、表示品位には影響しない。
【０１１５】
選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＭ３がオフ状態になる。このとき、第１ノードＮ１はフローティング状態になる。この時点ｔ１では、第１ゲートクロック信号ＧＣＫ１の電位がローレベルからハイレベルに変化する。薄膜トランジスタＭ１はオン状態でありゲート容量が存在するので、入力端子４１の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。この際、コンデンサＣ１は第１ノードＮ１の電位上昇を促進するように働く。その結果、薄膜トランジスタＭ１のゲート電位は十分に高いレベルになるので、第１ゲートクロック信号ＧＣＫ１のハイレベル（Ｖｄｄ電位）まで状態信号Ｚの電位が上昇する。これと同時に、薄膜トランジスタＭ１０が完全にオン状態になるので、この双安定回路の出力端子５２に接続されているゲートラインが選択状態となるために十分なレベル（Ｖｄｄ電位）にまで状態信号Ｑの電位が上昇する。
【０１１６】
リセット期間になると（時点ｔ２になると）、第１ゲートクロック信号ＧＣＫ１の電位がハイレベルからローレベルに変化する。時点ｔ２には薄膜トランジスタＭ１がオン状態となっているので、入力端子４１の電位の低下と共に状態信号Ｚの電位が低下する。このように状態信号Ｚの電位が低下することによって、コンデンサＣ１を介して第１ノードＮ１の電位も低下する。また、リセット期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ４がオン状態になる。その結果、リセット期間には、第１ノードＮ１の電位が確実にローレベルに低下する。さらに、リセット期間には、第２ゲートクロック信号ＧＣＫ２（第２クロック信号ＣＫ２）がローレベルからハイレベルに変化する。このため、薄膜トランジスタＭ２およびＭ１１がオン状態になるので、状態信号Ｚの電位および状態信号Ｑの電位がそれぞれ確実にローレベルに低下する。
【０１１７】
通常動作期間では、第２ゲートクロック信号ＧＣＫ２の電位が１水平走査期間毎にハイレベルとローレベルとを繰り返すことにより、薄膜トランジスタＭ２およびＭ１１が１水平走査期間毎にオン状態になる。このため、状態信号Ｚの電位および状態信号Ｑの電位をそれぞれ確実にローレベルに維持することができる。
【０１１８】
なお、休止期間Ｔ２においては、上記第１の実施形態と同様に、第２ゲートクロック信号ＧＣＫ２（第２クロック信号ＣＫ２）の電位が休止期間周期ｔｃｋ２毎にハイレベルになる。このため、薄膜トランジスタＭ２およびＭ１１が休止期間周期ｔｃｋ２毎にオン状態になる。このため、休止期間Ｔ２において状態信号ＺおよびＱのそれぞれの電位を確実にローレベルに維持することができる。
【０１１９】
＜４．３  効果＞
本実施形態では、各双安定回路において、後段のセット信号Ｓおよび前段のリセット信号として用いられる状態信号Ｚが薄膜トランジスタＭ１を介して出力端子５１から出力され、走査信号としてゲートラインに与えられる状態信号Ｑが薄膜トランジスタＭ１０を介して出力端子５２から出力される。このように、ゲートラインを駆動するための薄膜トランジスタＭ１０と前段および後段の双安定回路を駆動するための薄膜トランジスタＭ１とが別個に設けられているので、薄膜トランジスタＭ１のサイズを小さくすることができる。このため、ゲートクロック信号ＧＣＫに対する負荷容量が小さくなるので、さらなる低消費電力化を図ることができる。また、さらなる狭額縁化を図ることができる。
【０１２０】
＜５．第５の実施形態＞
＜５．１  シフトレジスタの構成および動作＞
図１８は、本発明の第５の実施形態におけるシフトレジスタ４１０の構成を示すブロック図である。なお、本実施形態は、シフトレジスタ４１０の構成および動作を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。本実施形態では、表示制御回路２００からゲートドライバ４００に与えられるゲートクロック信号ＧＣＫが、３相のゲートクロック信号ＧＣＫ１〜ＧＣＫ３からなっている。以下では、ゲートクロック信号ＧＣＫ３を「第３ゲートクロック信号」という。これらの第１ゲートクロック信号ＧＣＫ１、第２ゲートクロック信号ＧＣＫ２、および第３ゲートクロック信号ＧＣＫ３は互いに１水平走査期間だけ位相がずれており、いずれも３水平走査期間中の１水平走査期間だけハイレベル電位（Ｖｄｄ電位）になる（ただし、休止期間Ｔ２を除く）。
【０１２１】
シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。ｉ−２段目には、第１ゲートクロック信号ＧＣＫ１が第１クロック信号ＣＫ１として与えられ、第２ゲートクロック信号ＧＣＫ２が第２クロック信号ＣＫ２として与えられる。ｉ−１段目には、第２ゲートクロック信号ＧＣＫ２が第１クロック信号ＣＫ１として与えられ、第３ゲートクロック信号ＧＣＫ３が第２クロック信号ＣＫ２として与えられる。ｉ段目には、第３ゲートクロック信号ＧＣＫ３が第１クロック信号ＣＫ１として与えられ、第１ゲートクロック信号ＧＣＫ１が第２クロック信号ＣＫ２として与えられる。なお、セット信号Ｓおよびリセット信号Ｒを受け取るための端子に与えられる信号については上記第１の実施形態と同様であるので説明を省略する。
【０１２２】
以上のような構成において、シフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると、第１ゲートクロック信号ＧＣＫ１、第２ゲートクロック信号ＧＣＫ２、および第３ゲートクロック信号ＧＣＫ３に基づいて、図１９に示すように、１水平走査期間ずつ順次にハイレベル電位となる走査信号が表示部６００内のゲートラインに与えられる。
【０１２３】
＜５．２  消費電力＞
一般に、ゲートドライバの駆動に要する消費電力Ｗ（以下単に「消費電力Ｗ」という）は、下記の式（１）により求められる。
Ｗ＝ｎ×ｆ×（Ｃｐ＋Ｃｔ）×Ｖ2  …（１）
ここで、ｎはゲートクロック信号ＧＣＫの相数を、ｆはゲートクロック信号ＧＣＫの周波数を、Ｃｐは配線容量を、Ｃｔは薄膜トランジスタの負荷容量を表す。
【０１２４】
上記第１の実施形態では、ゲートクロック信号ＧＣＫの相数が２である。このため、上記式（１）より、上記第１の実施形態における消費電力Ｗは下記の式（２）により表すことができる。
Ｗ＝２×ｆ×（Ｃｐ＋Ｃｔ）×Ｖ2  …（２）
【０１２５】
一方、本実施形態では、ゲートクロック信号ＧＣＫの相数が３である。また、ゲートクロック信号ＧＣＫの各相（以下単に「各相」という）に着目した場合に、本実施形態における、当該各相が与えられる双安定回路の入力端子４１または４２の数（以下「接続数」という）が、上記第１の実施形態における接続数よりも少なくなる。これは、各相に対する薄膜トランジスタの負荷容量が小さくなることを意味する。上記第１の実施形態では、各相が、１段毎に入力端子４１または４２に交互に与えられているので、接続数はｍである。なお、ここでは便宜上ダミー段４０（ｍ＋１）を考慮していない。一方本実施形態では、各相が、１段おきに且つ１段毎に入力端子４１または４２に交互に与えられているので、接続数は（２／３）×ｍである。すなわち、本実施形態における各相に対する薄膜トランジスタの負荷容量は、上記第１の実施形態における負荷容量の２／３になる。したがって、上記式（１）により、本実施形態における消費電力Ｗは下記の式（３）により表すことができる。
Ｗ＝３×ｆ×（Ｃｐ＋（２／３）×Ｃｔ）×Ｖ2  …（３）
【０１２６】
ここで、Ｃｐ＝Ｃｔ／３であると仮定すると、上記式（２）および式（３）をそれぞれ下記の式（４）および（５）により表すことができる。
Ｗ＝２．６７×ｆ×Ｃｔ×Ｖ2  …（４）
Ｗ＝２×ｆ×Ｃｔ×Ｖ2  …（５）
【０１２７】
上記式（４）および（５）から、本実施形態では、上記第１の実施形態よりも３０％程度消費電力Ｗを低減できることがわかる。
【０１２８】
＜５．３  効果＞
本実施形態によれば、ゲートクロック信号ＧＣＫの相数が３となる。このため、各相が与えられる双安定回路の入力端子４１または４２の数（接続数）が、上記第１の実施形態における接続数よりも少なくなる。このため、各相に対する薄膜トランジスタの負荷容量が小さくなる。したがって、さらなる低消費電力化を図ることができる。
【０１２９】
＜６．第６の実施形態＞
＜６．１  ゲートドライバの構成＞
図２０は、本発明の第６の実施形態におけるゲートドライバ４００の構成を説明するためのブロック図である。なお、本実施形態は、ゲートドライバ４００の構成を除き上記第１の実施形態と同様であるので、当該同様の部分についての説明を省略する。上記第１の実施形態では表示部６００の片側にゲートドライバ４００が設けられているが（図１および図２を参照）、本実施形態では、図２０に示すように表示部６００の両側にゲートドライバがそれぞれ設けられている。すなわち、本実施形態におけるゲートドライバ４００は、表示部６００に対して一方（図面左側）に位置するゲートドライバ４００ａ（以下「第１ゲートドライバ」という）および表示部６００に対して他方（図面右側）に位置するゲートドライバ４００ｂ（以下「第２ゲートドライバ」という）により構成されている。
【０１３０】
図２０に示すように、第１ゲートドライバ４００ａはシフトレジスタ４１０ａ（以下「第１シフトレジスタ」という）により構成されている。第２ゲートドライバ４００ｂはシフトレジスタ４１０ｂ（以下「第２シフトレジスタ」という）により構成されている。
【０１３１】
図２１は、本実施形態におけるシフトレジスタ（第１シフトレジスタ４１０ａおよび第２シフトレジスタ４１０ｂ）の構成を説明するためのブロック図である。図２０および図２１に示すように、第１シフトレジスタ４１０ａは、上記第１の実施形態におけるシフトレジスタ４１０内の、奇数段目の双安定回路およびダミー段４０（ｍ＋１）により構成されている。第２シフトレジスタ４１０ｂは、上記第１の実施形態におけるシフトレジスタ４１０内の、偶数段目の双安定回路により構成されている。なお、各双安定回路に入出力される信号については、上記第１の実施形態と同様であるのでその説明を省略する。
【０１３２】
＜６．２  効果＞
本実施形態によれば、シフトレジスタ１段あたりのレイアウトピッチ（ソースラインの延びる方向におけるサイズ）が画素サイズの約２倍になる。このため、上記第１の実施形態よりも、画素アレイの設計に際してレイアウトパターンの自由度が増す。これにより、例えば、さらなる狭額縁化を図ることができる。
【０１３３】
＜７．その他＞
上記各実施形態において、ゲートクロック信号ＧＣＫの周波数および振幅の制御は表示制御回路２００において行われることが望ましいが、ゲートドライバ４００においてこのような制御が行われる構成としても良い。
【０１３４】
本発明における双安定回路の構成は上記各実施形態に例示されたものに限定されるものではなく、種々変形可能である。
【０１３５】
上記第１の実施形態ではゲートクロック信号ＧＣＫが２相からなり、上記第５の実施形態ではゲートクロック信号ＧＣＫが３相からなっているが、本発明はこれに限定されるものではない。ゲートクロック信号ＧＣＫが４相以上からなっていても良い。
【０１３６】
上記各実施形態では、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明したが、本発明はこれに限定されるものではない。双安定回路内に設けられている薄膜トランジスタがｐチャネル型であっても本発明を適用することができる。
【０１３７】
上記各実施形態では液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも本発明を適用することができる。また、その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。
【０１３８】
以上により、本発明によれば、表示品位の低下および走査信号線駆動回路内のスイッチング素子の信頼性低下を抑制しつつ、消費電力を低減した表示装置、および当該表示装置内の走査信号線の駆動方法を提供することができる。
【産業上の利用可能性】
【０１３９】
本発明は、ドライバモノリシック型の表示装置に適用することができる。
【符号の説明】
【０１４０】
４０（１）〜４０（ｍ）…双安定回路
４０（ｍ＋１）…双安定回路（ダミー段）
４１〜４５…入力端子（入力ノード）
５１、５２…出力端子（出力ノード）
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４００ａ…第１ゲートドライバ（第１走査信号線駆動回路）
４００ｂ…第２ゲートドライバ（第２走査信号線駆動回路）
４１０…シフトレジスタ
６００…表示部
７００…液晶表示パネル
Ｍ１〜Ｍ１２…薄膜トランジスタ（スイッチング素子）
Ｃ１…コンデンサ（容量素子）
Ｎ１…第１ノード
Ｎ２…第２ノード
ＧＳＰ…ゲートスタートパルス信号
Ｓ…セット信号
Ｒ…リセット信号
ＲＳＴ…初期化信号
ＧＯＵＴ（１）〜ＧＯＵＴ（ｍ）…走査信号
Ｔ１…走査期間
Ｔ２…休止期間
ｔｃｋ１…走査期間周期
ｔｃｋ２…休止期間周期
ｆｃｋ１…走査期間周波数
ｆｃｋ２…休止期間周波数
Ｖｃｋ１…走査期間振幅
Ｖｃｋ２…休止期間振幅
Ｖｓｓ…ローレベルの直流電源電位
Ｖｄｄ…ハイレベルの直流電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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