(57)【特許請求の範囲】
【請求項１】
同期ネットワークにおけるネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号から、シリアルパラレル変換をして映像データと共に前記再生クロックを抽出する抽出部と、
前記ネットワーククロックから分周されたシステムクロックを基準クロックとして第１の信号を発振し、前記再生クロックに基づいて補正値を生成し、前記第１の信号を前記補正値により補正して第２の信号を生成する信号生成部と、
前記第２の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成する差分情報生成部と、
前記映像データと共に前記差分情報を前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する送信部と、
を備える映像データ送信装置。
【請求項２】
前記信号生成部は、
前記基準クロックがＮ（Ｎは、自然数）サイクル入力されたことに応じて、前記第１の信号をＭ（Ｍは、Ｎ以外の自然数）サイクル発振し、
前記ネットワーククロックの周波数を前記Ｍ倍した値と、前記再生クロックの周波数を前記Ｎ倍した値とが整数倍の関係が成立する
ことを特徴とする請求項１に記載の映像データ送信装置。
【請求項３】
前記同期ネットワークは、ＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  ／  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）ネットワークであることを特徴とする請求項１又は２に記載の映像データ送信装置。
【請求項４】
前記非圧縮シリアル映像信号は、非圧縮ベースバンドデジタル映像信号であることを特徴とする請求項１乃至３のいずれか１項に記載の映像データ送信装置。
【請求項５】
同期ネットワークにおけるネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号を受け付け、
前記非圧縮シリアル映像信号からシリアルパラレル変換をして映像データと共に前記再生クロックを抽出し、
前記ネットワーククロックから分周されたシステムクロックを基準クロックとして第１の信号を発振し、
前記再生クロックに基づいて補正値を生成し、
前記第１の信号を前記補正値により補正して第２の信号を生成し、
前記第２の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成し、
前記映像データと共に前記差分情報を前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する
映像データ送信方法。
【請求項６】
所定の周波数のネットワーククロックに基づく同期ネットワークに接続され、
前記ネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号から、シリアルパラレル変換をして映像データと共に前記再生クロックを抽出し、
前記ネットワーククロックから分周されたシステムクロックを基準クロックとして第１の信号を発振し、
前記再生クロックに基づいて補正値を生成し、
前記第１の信号を前記補正値により補正して第２の信号を生成し、
前記第２の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成し、
前記映像データと共に前記差分情報を送信データとして前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する送信装置と、
前記同期ネットワークに接続され、
前記同期ネットワークを介して前記送信装置から前記送信データを受け付け、
前記送信データからシリアルパラレル変換をして前記映像データと共に前記差分情報を抽出し、
前記差分情報と前記ネットワーククロックに基づいて前記再生クロックを復元し、
前記再生クロックに基づいて前記映像データを再生させる受信装置と、
を備える光通信ネットワークシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像データ送信装置、映像データ送信方法及び光通信ネットワークシステムに関し、特に、同期ネットワークを経由して非圧縮シリアル映像信号を伝送するための映像データ送信装置、映像データ送信方法及び光通信ネットワークシステムに関する。
【背景技術】
【０００２】
非圧縮映像信号を伝送する場合、光ファイバのみで接続できるような近距離であれば、入力された非圧縮映像信号を直接、強度変調し、光信号に変換して伝送することが可能である。しかし、長距離での伝送の場合は、ＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  ／  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）網の基幹ネットワークといった同期ネットワークの経由が必要な場合がある。
【０００３】
ここで、ＳＯＮＥＴ／ＳＤＨ網のネットワークと非圧縮映像信号とは非同期である。そのため、ＳＯＮＥＴ／ＳＤＨ網の基幹ネットワークを経由して非圧縮映像信号を入力と出力で同期がとれた伝送する場合には、ＳＯＮＥＴ／ＳＤＨのペイロード部分に映像データと、ＳＲＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｓｉｄｕａｌ  Ｔｉｍｅ  Ｓｔａｍｐ）値とを含めて伝送する必要がある。ここで、ＳＲＴＳ値とは、ネットワーククロックに対する映像クロックの周波数成分の差分値である。この差分値は、いわば、ネットワーククロックと映像クロックとの関係を示す周波数情報といえる。
【０００４】
一般に、ＳＯＮＥＴ／ＳＤＨ網の基幹ネットワークに映像データと映像クロックの周波数情報を伝送する場合には、送信側に非圧縮映像信号の専用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を実装し、非圧縮映像信号入力からＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を使用した映像パラレルデータ処理用の映像クロック情報と映像パラレルデータとの出力を使用して実現していた。また、クロック再生を実現するために送信側のクロック精度が要求されていた為、受信側にも専用のＩＣを実装する必要があった。
【０００５】
ここで、特許文献１には、ＨＤＴＶ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｔｅｌｅｖｉｓｉｏｎ）シリアルディジタル信号に対してＳＲＴＳ法を適用して伝送する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−０６４６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、ＳＯＮＥＴ／ＳＤＨ網の送信側に専用ＩＣを用いると、回路規模が大きくなる。そこで、専用ＩＣに代えて汎用ＩＣであるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を用いることが考えられる。しかしながら、単に、汎用ＩＣを用いて非圧縮映像信号からＳＲＴＳ値を生成すると、ＳＲＴＳ値つまり周波数情報の精度が悪くなり、受信側で正常に処理できなくなるおそれがあるという問題点がある。
【０００８】
その理由は、ＳＲＴＳ値の生成に用いられるクロック情報にジッタが含まれるからである。一般に、汎用ＩＣが有するデシリアライザ回路は、シリアル映像信号をシリアルパラレル変換する際に、併せて、オーバーサンプリングによりＥｎａｂｌｅパルスを生成している。そして、汎用ＩＣを用いてＳＲＴＳ値を生成するためには、当該Ｅｎａｂｌｅパルスからクロック情報を生成することとなる。ここで、汎用ＩＣの性能上、Ｅｎａｂｌｅパルスは、パラレルクロック単位でずれるため、ジッタが多く含まれることとなる。よって、このようなＥｎａｂｌｅパルスを用いることにより、ＳＲＴＳ値の精度が悪くなる。
【０００９】
例えば、上述した特許文献１においても、第１のカウンタは、シリアルパラレル変換器が出力する分周クロックを、単に１／Ｎに分周しているだけであるため、改良の余地がある。
【００１０】
本発明は、上述した問題点を考慮してなされたものであり、同期ネットワークを経由して非圧縮シリアル映像信号を伝送する際の周波数情報の精度を向上して、受信側で正常に非圧縮シリアル映像信号を再生させるための映像データ送信装置、映像データ送信方法及び光通信ネットワークシステムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様にかかる映像データ送信装置は、
同期ネットワークにおけるネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号から、シリアルパラレル変換をして映像データと共に前記再生クロックを抽出する抽出部と、
前記ネットワーククロックを基準クロックとして第１の信号を生成する信号生成部と、
前記第１の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成する差分情報生成部と、
前記映像データと共に前記差分情報を前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する送信部と、
を備える。
【００１２】
本発明の第２の態様にかかる映像データ送信方法は、
同期ネットワークにおけるネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号を受け付け、
前記非圧縮シリアル映像信号からシリアルパラレル変換をして映像データと共に前記再生クロックを抽出し、
前記ネットワーククロックを基準クロックとして第１の信号を生成し、
前記第１の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成し、
前記映像データと共に前記差分情報を前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する。
【００１３】
本発明の第３の態様にかかる光通信ネットワークシステムは、
所定の周波数のネットワーククロックに基づく同期ネットワークに接続され、
前記ネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号から、シリアルパラレル変換をして映像データと共に前記再生クロックを抽出し、
前記ネットワーククロックを基準クロックとして第１の信号を生成し、
前記第１の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成し、
前記映像データと共に前記差分情報を送信データとして前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する送信装置と、
前記同期ネットワークに接続され、
前記同期ネットワークを介して前記送信装置から前記送信データを受け付け、
前記送信データからシリアルパラレル変換をして前記映像データと共に前記差分情報を抽出し、
前記差分情報と前記ネットワーククロックに基づいて前記再生クロックを復元し、
前記再生クロックに基づいて前記映像データを再生させる受信装置と、
を備える。
【発明の効果】
【００１４】
本発明により、上述した問題点を考慮してなされたものであり、同期ネットワークを経由して非圧縮シリアル映像信号を伝送する際の周波数情報の精度を向上して、受信側で正常に非圧縮シリアル映像信号を再生させるための映像データ送信装置、映像データ送信方法及び光通信ネットワークシステムを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかる映像データ送信装置の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかる映像データ送信方法の流れを示すフローチャートである。
【図３】本発明の実施の形態２にかかる光通信ネットワークシステムの構成を示すブロック図である。
【図４】本発明の実施の形態２にかかる映像データ送信装置の構成を示すブロック図である。
【図５】本発明の実施の形態２にかかるデシリアライザ回路の構成を示すブロック図である。
【図６】本発明の実施の形態２にかかるSRTS送信部の構成を示すブロック図である。
【図７】本発明の実施の形態２にかかるＰＬＬ回路の構成(前半)を示すブロック図である。
【図８】本発明の実施の形態２にかかるＰＬＬ回路の構成(後半)を示すブロック図である。
【図９】本発明の実施の形態２にかかるネットワーククロックと発振信号との関係を説明するための図である。
【図１０】本発明の実施の形態２にかかるクロックサイクルとＳＲＴＳとの例を示す図である。
【図１１】本発明の実施の形態２にかかる映像データ受信装置の構成を示すブロック図である。
【図１２】本発明の実施の形態２にかかるSRTS受信部の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１７】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかる映像データ送信装置１００の構成を示すブロック図である。映像データ送信装置１００は、同期ネットワークＮ１を介して非圧縮シリアル映像信号Ｓ１を送信することにより、受信側（不図示）において再生クロックＣＬＫ２により映像データＤ１を再生させるものである。ここで、同期ネットワークＮ１におけるデータの伝送には、ネットワーククロックＣＬＫ１の周波数が用いられる。また、非圧縮シリアル映像信号Ｓ１内の映像データＤ１の再生には、再生クロックＣＬＫ２の周波数が用いられる。そして、ネットワーククロックＣＬＫ１と再生クロックＣＬＫ２の周波数は異なるものとする。
【００１８】
映像データ送信装置１００は、抽出部１０１と、信号生成部１０２と、差分情報生成部１０３と、送信部１０４とを備える。抽出部１０１は、非圧縮シリアル映像信号Ｓ１から、シリアルパラレル変換をして映像データＤ１と共に再生クロックＣＬＫ２を抽出する。ここで、抽出部１０１は、汎用ＩＣのデシリアライザ回路で実現可能である。信号生成部１０２は、ネットワーククロックＣＬＫ１を基準クロックとして第１の信号ＣＬＫ３を生成する。差分情報生成部１０３は、第１の信号ＣＬＫ３に基づいてネットワーククロックＣＬＫ１と再生クロックＣＬＫ２との周波数成分の差分情報Ｄ２を生成する。ここで、差分情報Ｄ２は周波数情報といえる。送信部１０４は、映像データＤ２と共に差分情報Ｄ２をネットワーククロックＣＬＫ１に基づいて同期ネットワークＮ１を介して送信する。
【００１９】
図２は、本発明の実施の形態１にかかる映像データ送信方法の流れを示すフローチャートである。映像データ送信装置１００は、非圧縮シリアル映像信号Ｓ１を受け付ける（Ｓ１１）。例えば、映像データ送信装置１００は、外部の映像データの配信装置等（不図示）から非圧縮シリアル映像信号Ｓ１の入力を受け付けてもよい。または、映像データ送信装置１００は、内部の記憶装置等（不図示）から非圧縮シリアル映像信号Ｓ１を読み出してもよい。
【００２０】
次に、抽出部１０１は、シリアルパラレル変換を行う（Ｓ１２）。つまり、抽出部１０１は、非圧縮シリアル映像信号Ｓ１に含まれるコンテンツである映像データＤ１をパラレルデータへ変換し、併せて、映像データＤ１を再生するためのクロック信号に関する情報である再生クロックＣＬＫ２を抽出する。そして、信号生成部１０２は、ネットワーククロックＣＬＫ１を基準クロックとして第１の信号ＣＬＫ３を生成する（Ｓ１３）。例えば、信号生成部１０２は、ネットワーククロックＣＬＫ１を基準クロックとして信号を発振する発振回路であるとよい。または、信号生成部１０２は、当該発振回路を含み、ネットワーククロックＣＬＫ１及び再生クロックＣＬＫ２を用いて第１の信号ＣＬＫ３を補正する機能ブロックであってもよい。
【００２１】
続いて、差分情報生成部１０３は、第１の信号ＣＬＫ３に基づいてネットワーククロックＣＬＫ１と再生クロックＣＬＫ２との周波数成分の差分情報Ｄ２を生成する（Ｓ１４）。そして、送信部１０４は、映像データＤ１と共に差分情報Ｄ２をネットワーククロックＣＬＫ１に基づき、同期ネットワークＮ１を介して送信する（Ｓ１５）。
【００２２】
ここで、抽出部１０１を汎用ＩＣのデシリアライザ回路で実現した場合、上述したように再生クロックＣＬＫ２にジッタ成分が含まれることとなる。しかし、信号生成部１０２は、再生クロックＣＬＫ２を用いず、安定したネットワーククロックＣＬＫ１を基準クロックとして第１の信号ＣＬＫ３を生成している。そのため、差分情報生成部１０３は、精度の高い差分情報Ｄ２を生成することができる。それ故、同期ネットワークＮ１を介して映像データＤ１及び差分情報Ｄ２を受信した受信側（不図示）において、差分情報Ｄ２に基づいて正確な再生クロックＣＬＫ２を抽出することができる。よって、受信側で正常に非圧縮シリアル映像信号を再生させることができる。
【００２３】
＜発明の実施の形態２＞
図３は、本発明の実施の形態２にかかる光通信ネットワークシステム２００の構成を示すブロック図である。光通信ネットワークシステム２００は、映像データ送信装置２１０と、映像データ受信装置２２０とがＳＯＮＥＴ／ＳＤＨネットワークＮ２を介して接続されている。
【００２４】
ＳＯＮＥＴ／ＳＤＨネットワークＮ２は、上述した同期ネットワークＮ１の一例である。ここでは、ＳＯＮＥＴ／ＳＤＨネットワークＮ２は、ＯＣ（Ｏｐｔｉｃａｌ  Ｃａｒｅｅｒ）−４８／ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｍｏｄｕｌｅ）−１６に基づく２，４８８Ｍｂｐｓで伝送するものとする。つまり、ネットワーククロックＣＬＫ１の周波数は、２，４８８ＭＨｚといえる。また、非圧縮シリアル映像信号Ｓ１は、ＳＤ（Ｓｔａｎｄａｒｄ  Ｄｅｆｉｎｉｔｉｏｎ）非圧縮シリアルデジタル映像信号つまり、非圧縮ベースバンドデジタル映像信号であり、２７０Ｍｂｐｓで再生されるものとする。つまり、再生クロックＣＬＫ２の周波数は、２７０ＭＨｚといえる。よって、ネットワーククロックＣＬＫ１と再生クロックＣＬＫ２の周波数は異なる。
【００２５】
映像データ送信装置２１０は、映像データ送信装置１００の一実施例である。映像データ送信装置２１０は、ＳＯＮＥＴ／ＳＤＨネットワークＮ２に接続されている。映像データ送信装置２１０は、非圧縮シリアル映像信号Ｓ１から、シリアルパラレル変換をして映像データＤ１と共に再生クロックＣＬＫ２を抽出する。また、映像データ送信装置２１０は、ネットワーククロックＣＬＫ１を基準クロックとして第１の信号ＣＬＫ３を生成する。そして、映像データ送信装置２１０は、第１の信号ＣＬＫ３に基づいてネットワーククロックＣＬＫ１と再生クロックＣＬＫ２との周波数成分の差分情報Ｄ２を生成する。その後、映像データ送信装置２１０は、映像データＤ１と共に差分情報Ｄ２を送信データとして光信号Ｓ２をネットワーククロックＣＬＫ１に基づいてＳＯＮＥＴ／ＳＤＨネットワークＮ２を介して送信する。
【００２６】
映像データ受信装置２２０は、ＳＯＮＥＴ／ＳＤＨネットワークＮ２に接続されている。映像データ受信装置２２０は、ＳＯＮＥＴ／ＳＤＨネットワークＮ２を介して映像データ送信装置２１０から光信号Ｓ２により送信データを受け付ける。そして、映像データ受信装置２２０は、送信データからシリアルパラレル変換をして映像データＤ１と共に差分情報Ｄ２を抽出する。続いて、映像データ受信装置２２０は、差分情報Ｄ２とネットワーククロックＣＬＫ１に基づいて再生クロックＣＬＫ２を復元する。その後、映像データ受信装置２２０は、再生クロックＣＬＫ２に基づいて映像データＤ１を再生させる。
【００２７】
ここで、映像データ送信装置２１０が備える信号生成部１０２は、基準クロックがＮ（Ｎは、自然数）サイクル入力されたことに応じて、第１の信号ＣＬＫ３をＭ（Ｍは、Ｎ以外の自然数）サイクル生成する。このとき、ネットワーククロックＣＬＫ１の周波数をＭ倍した値と、再生クロックＣＬＫ２の周波数をＮ倍した値とが整数倍の関係が成立するものとする。これにより、ジッタを含む再生クロックＣＬＫ２を用いずに、安定したネットワーククロックＣＬＫ１に基づいてジッタ成分の少ない第１の信号ＣＬＫ３を生成することができる。
【００２８】
さらに、映像データ送信装置２１０が備える信号生成部１０２は、抽出された再生クロックＣＬＫ２に基づいて補正値を生成し、第１の信号ＣＬＫ３を当該補正値により補正して当該第１の信号ＣＬＫ３として生成することが望ましい。これにより、位相差を微調整してより正確な差分情報Ｄ２を生成することができる。
【００２９】
図４は、本発明の実施の形態２にかかる映像データ送信装置２１０の構成を示すブロック図である。映像データ送信装置２１０は、イコライザ２１１と、デシリアライザ回路２１２と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）２１３と、ＳＲＴＳ送信部２１４と、ＳＯＮＥＴ／ＳＤＨペイロードデータマッピング２１５と、ＳＯＮＥＴ／ＳＤＨオーバーヘッド処理部２１６と、シリアライザ回路２１７と、Ｅ／Ｏ２１８とを備える。また、システムクロックＣＬＫ１ａは、ＳＯＮＥＴ／ＳＤＨネットワークＮ２におけるネットワーククロックＣＬＫ１である２，４８８Ｍｂｐｓを３２分周した７７．７６ＭＨｚとする。
【００３０】
イコライザ２１１は、２７０Ｍｂｐｓで同軸ケーブルから伝送された非圧縮シリアル映像信号Ｓ１の高周波数成分の劣化を補正するケーブルイコライザである。デシリアライザ回路２１２は、非圧縮シリアル映像信号Ｓ１をパラレルデータに変換する。ここでは、例えば、非圧縮シリアル映像信号Ｓ１は、１０ビットのパラレルデータと２７ＭＨｚの再生クロック情報ＣＬＫ２ａに変換されるものとする。
【００３１】
ＲＡＭ２１３は、パラレル映像信号に変換された映像データＤ１をバッファリングするための揮発性記憶装置である。そして、ＲＡＭ２１３は、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを受け付けるタイミングに応じて、格納されたデータを出力する。このとき、ＳＯＮＥＴ／ＳＤＨのＳＴＭ−１／ＯＣ−４に基づく送信データの２個分（１５５．５２Ｍｂｐｓ×２＝３１１，０４Ｍｂｐｓ）のペイロード部に差分情報Ｄ２が書き込まれる。
【００３２】
ＳＲＴＳ送信部２１４は、システムクロックＣＬＫ１ａと、パラレル映像信号データＤ２処理用の再生クロック情報ＣＬＫ２ａ（２７ＭＨｚ）との周波数の差分情報Ｄ２を計算する。そして、ＳＲＴＳ送信部２１４は、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを受け付けるタイミングに応じて、差分情報Ｄ２をパラレル映像信号データＤ１と共にペイロード部分に書き込む。
【００３３】
ＳＯＮＥＴ／ＳＤＨペイロードデータマッピング２１５は、ＳＯＮＥＴ／ＳＤＨのＳＴＭ−１／ＯＣ−４に基づく送信データの１６個分のデータをＳＴＭ−１６／ＯＣ−４８の送信データとしてのアライメントを行う。
【００３４】
ＳＯＮＥＴ／ＳＤＨオーバーヘッド処理部２１６は、ＳＯＮＥＴ／ＳＤＨのＳＴＭ−１６／ＯＣ−４８のセクションオーバーヘッド（ＳＯＨ）、パスオーバーヘッド（ＰＯＨ）を生成する。
【００３５】
シリアライザ回路２１７は、ＳＴＭ−１６／ＯＣ−４８の３２ｂｉｔパラレルデータ（７７．７６Ｍｂｐｓ）からＳＭＴ−１６／ＯＣ−４８のシリアルデータ（２，４８８Ｍｂｐｓ）に変換する。
【００３６】
Ｅ／Ｏ２１８は、電気信号に対して直接強度変換を行い、光信号Ｓ２に変換する。ここで、光信号Ｓ２は、ＳＯＮＥＴ／ＳＤＨのＳＴＭ−１６／ＯＣ−４８のシリアルデータ（２，４８８Ｍｂｐｓ）の光信号である。
【００３７】
図５は、本発明の実施の形態２にかかるデシリアライザ回路２１２の構成を示すブロック図である。デシリアライザ回路２１２は、ＳＰ変換器２１２１と、オシレータ２１２２と、カウンタ２１２３とを備える。ここで、デシリアライザ回路２１２は、シリアルデジタル映像信号をパラレルデータに変換する回路を汎用のデジタル回路で構成した例を示す。
【００３８】
オシレータ２１２２は、１４８．５ＭＨｚのクロック信号を発振する発振回路である。ＳＰ変換器２１２１は、オーバーサンプリングによるパラレルデータ変換を行う。ＳＰ変換器２１２１は、オシレータ２１２２から出力されるクロック信号を使用して、２７０Ｍｂｐｓの非圧縮シリアル映像信号Ｓ１を２，９７０Ｍｂｐｓつまり、１１倍のオーバーサンプリングによって、パラレルデータである映像データＤ１に変換して出力する。ここで、オーバーサンプリングによるパラレルデータ変換は、シリアル映像信号特有のパソロジカルパターン（同符号連続、マーク率異常）による影響を受けることがない。よって、ＳＰ変換器２１２１は、シリアルデータをパラレルデータに変換する回路を汎用のＦＰＧＡ内に実装することが可能である。
【００３９】
また、ＳＰ変換器２１２１は、映像データＤ１と共にＥｎａｂｌｅパルスＥＰ及びクロック信号ＣＬＫ２ｂを出力する。ＥｎａｂｌｅパルスＥＰは、映像データＤ１のパラレルデータ単位にパルスが生成される。ＥｎａｂｌｅパルスＥＰは、映像データＤ１をラッチする為の信号である。ＥｎａｂｌｅパルスＥＰは、データの安定点で出力され１ＣＬＫ幅である。但し、ＥｎａｂｌｅパルスＥＰは、上述したように、１パラレルクロック単位でバラツキがあり、ジッタを含むものである。ここでは、ＥｎａｂｌｅパルスＥＰは、１０ＣＬＫ、１１ＣＬＫ、１２ＣＬＫの何れかの単位で出力される。また、クロック信号ＣＬＫ２ｂは、２９７ＭＨｚのクロック信号である。
【００４０】
カウンタ２１２３は、２７Ｍのクロックカウンタである。カウンタ２１２３は、ＥｎａｂｌｅパルスＥＰをＣＬＲパルスと入力して、２７ＭＨｚのクロック信号である再生クロック情報ＣＬＫ２ａを生成して出力する。
【００４１】
図６は、本発明の実施の形態２にかかるＳＲＴＳ送信部２１４の構成を示すブロック図である。ＳＲＴＳ送信部２１４は、ＰＬＬ２１４１と、１／３２分周回路２１４２と、Ｐビットカウンタ１／２分周回路２１４３と、ラッチカウンタ２１４４とを備える。
【００４２】
ＰＬＬ２１４１は、デシリアライザ回路２１２から出力される再生クロック情報ＣＬＫ２ａと、１５５．５２ＭＨｚのシステムクロックＣＬＫ１ｂとを受け付けて、３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃを出力する。システムクロックＣＬＫ１ｂは、２，４８８ＭＨｚのネットワーククロックＣＬＫ１を１６分周した信号である。
【００４３】
ＰＬＬ２１４１は、システムクロックＣＬＫ１ｂを基準クロックとして第１の信号ＣＬＫ３を発振し、再生クロック情報ＣＬＫ２ａに基づいて補正値を生成し、第１の信号ＣＬＫ３を当該補正値により補正してクロック信号ＣＬＫ２ｃを出力する。そのため、ＰＬＬ２１４１は、見掛け上、２７ＭＨｚの再生クロック情報ＣＬＫ２ａを１／８分周して、３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃを出力している。但し、実際は、再生クロック情報ＣＬＫ２ａを補正値の生成に用いている。そして、安定したシステムクロックＣＬＫ１ｂから第１の信号ＣＬＫ３を発振している。
【００４４】
１／３２分周回路２１４２は、ＳＯＮＥＴ／ＳＤＨネットワークＮ２の２，４８８ＭＨｚのネットワーククロックＣＬＫ１を１／３２分周し、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを出力する。Ｐビットカウンタ１／２分周回路２１４３は、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを１／２分周し、３８．８８ＭＨｚのクロック信号ＣＬＫ１ｃを出力する。
【００４５】
ラッチカウンタ２１４４は、３８．８８ＭＨｚのクロック信号ＣＬＫ１ｃに応じて３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃをラッチし、その結果を１ビットのＳＲＴＳ値Ｄ２ａとして出力する。
【００４６】
上述した通り、再生クロック情報ＣＬＫ２ａの周期は、２９７ＭＨｚのクロック信号ＣＬＫ２ｂの１０ＣＬＫ、１１ＣＬＫ、１２ＣＬＫの何れかの周期になる。そのため、再生クロック情報ＣＬＫ２ａは、１パラレルＣＬＫのジッタ量（２７０Ｍｂｐｓのシリアルクロック換算で０．９ＵＩ）を持つことになる。そのため、２７ＭＨｚの再生クロック情報ＣＬＫ２ａから生成されたＳＲＴＳデータを映像データ受信装置２２０が受信したとしても、安定した再生クロック信号を生成することが出来ない。
【００４７】
そこで、本発明の実施の形態２では、図６のデジタルＰＬＬ２１４１を用いることにより、２７ＭＨｚの再生クロック情報ＣＬＫ２ａを１／４分周した６．７５ＭＨｚの信号を処理すると共に、システムクロックＣＬＫ１ｂに基づいて安定した６．７５ＭＨｚの信号を発振する。そのため、ＳＲＴＳ送信部２１４は、安定した６．７５ＭＨｚの信号を１／２分周した３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃを用いて精度の高いＳＲＴＳ値Ｄ２ａを生成することができる。その理由は、３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃには、ＥｎａｂｌｅパルスＥＰに比べてジッタ成分が少ないためである。
【００４８】
図７及び図８は、本発明の実施の形態２にかかるＰＬＬ回路２１４１の構成を示すブロック図である。ＰＬＬ２１４１は、デジタル位相比較処理を行うものである。ＰＬＬ２１４１では、ＳＯＮＥＴ／ＳＤＨネットワークＮ２のシステムクロックとして１５５．５２ＭＨｚの反転相と１／２分周した７７．７６ＭＨｚを使用する。
【００４９】
１／４分周回路４１は、２７ＭＨｚの再生クロック情報ＣＬＫ２ａを４分周した６．７５ＭＨｚのクロック信号を出力する。ＸＯＲ回路４２は、６．７５ＭＨｚのクロック信号と７７．７６ＭＨｚのシステムクロックから生成した６．７５ＭＨｚ（１６ＢＩＴカウンタのＭＳＢ）との位相比較を行う。
【００５０】
ＡＮＤ回路４３は、位相比較時のタイミングパルスを生成するための微分回路である。セレクタ４４は、７７．７６ＭＨｚの半クロック位相進んでいたタイミングであった場合に、１４２４／２＝７１１の増加量を加算する為のセレクタである。７７．７６ＭＨｚの半クロック位相までを検出することができる様にするためである。ラッチ回路４５は、位相比較した結果の位相ずれをラッチする回路である。ＬＰＦ（Ｌｏｗ−Ｐａｓｓ  Ｆｉｌｔｅｒ）４６は、４５で位相ずれの２５回平均をとる。
【００５１】
ループゲイン量算出部４７は、ＬＰＦ４６で算出された位相ずれからループゲイン量を算出する。位相反転回路４８は、ＬＰＦ４６の結果で１８０°位相がずれていた場合に位相引き込む為の位相反転回路である。
【００５２】
発振器４９は、２，４８８ＭＨｚのネットワーククロックＣＬＫ１から３２分周された７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを基準クロックとして、６．７５ＭＨｚの第１の信号を発振する。
【００５３】
ここで、７７．７６ＭＨｚの２８８クロック期間と６．７５ＭＨｚの２５サイクルが一致する関係がある。言い換えると、システムクロックＣＬＫ１ａの周波数７７．７６ＭＨｚを２５倍した値と、再生クロック情報ＣＬＫ２ａの周波数２７ＭＨｚの１／４である６．７５ＭＨｚを２８８倍した値とが等しい関係が成立する。これは、ネットワーククロックＣＬＫ１の周波数２，４８８ＭＨｚをＭ（Ｍは、自然数）倍した値と、再生クロック情報ＣＬＫ２ａの周波数２７ＭＨｚをＮ（Ｎは、Ｍ以外の自然数）倍した値とが整数倍の関係が成立することということもできる。このとき、発振器４９は、基準クロックである７７．７６ＭＨｚのシステムクロックＣＬＫ１ａが２８８サイクル入力されたことに応じて、６．７５ＭＨｚの信号を２５サイクル生成する。
【００５４】
図９は、本発明の実施の形態２にかかるネットワーククロックと発振信号との関係を説明するための図である。発振器４９は、１４ビットのカウンタを有する。ここで、カウンタ値０のときを０°、カウンタ値１６３８３のときを３６０°とし、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａの１クロックでの増加量を１４２２とする。但し、カウンタ値の微調整つまり補正のため、９ＣＬＫサイクルの内、２回については１クロックの増加量を１４２４にする。これにより、６．７５ＭＨｚのクロック信号をより安定して生成することが可能になる。
【００５５】
制御電圧計算部５０は、ループゲイン量算出部４７で計算されたループゲインから、ループゲイン量及び周波数応答を算出し、算出結果に応じた追従量を計算する。積算部５１は、発振器４９から出力される６．７５ＭＨｚのクロック信号と、制御電圧計算部５０から出力される追従量とを積算することにより、１クロックあたりの積算量を調整つまり補正する。つまり、追従量は、２７ＭＨｚの再生クロック情報ＣＬＫ２ａに基づき生成された補正値である。そして、積算部５１は、補正値により６．７５ＭＨｚのクロック信号を補正する。
【００５６】
積算部５２は、積算部５１から出力された７７．７６ＭＨｚの１クロック当たりの積算量を加算することにより、パラレル映像クロックに同期した６．７５ＭＨｚのクロック信号を生成する。そして、１／２分周回路５３は、積算部５２のＭＳＢを１／２分周して３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃを出力する。クロック信号ＣＬＫ２ｃは、図６のラッチカウンタ２１４４に入力される。これにより、映像データ受信装置２２０において、精度の高いＳＲＴＳ値を抽出し、再生クロックにより映像データを正常に再生することができる。
【００５７】
図１０は、本発明の実施の形態２にかかるクロックサイクルとＳＲＴＳとの例を示す図である。３．３７５ＭＨｚのクロック信号ＣＬＫ２ｃに応じて３８．８８ＭＨｚのクロック信号ＣＬＫ１ｃにおいて検出可能な位相が、１サイクル毎に反転しており、クロック信号ＣＬＫ２ｃの２５サイクルが１周期となっている。このように、ＳＲＴＳ値が１サイクル毎に反転していることによって、映像データ受信装置２２０のＳＲＴＳ受信側のＶＣＯが安定して動作する。この様なパラメータを設定することがＳＲＴＳによる伝送の際に重要となる。
【００５８】
一方、ＳＲＴＳ値は１ビットである為、映像データ送信装置２１０側の２７ＭＨｚの再生クロック情報ＣＬＫ２ａがジッタ成分を含んでいる場合には、ＶＣＯが安定した動作をしないない。そのため、２７ＭＨｚの再生クロック情報ＣＬＫ２ａは常に安定した周波数であることが必要となる。ここで、専用ＩＣを用いることで２７ＭＨｚのクロック信号を安定的に出力することが可能であるが、上述した通り回路規模が大きくなる。そこで、本発明の実施の形態２では、デシリアライザ回路２１２の後段に、発振器４９を含むＰＬＬ２１４１を設けた。ＰＬＬ２１４１は、ＦＰＧＡ等の汎用のデジタル回路のみで構成ができる。これにより、回路規模を抑え、さらに消費電力を軽減させることができる。
【００５９】
図１１は、本発明の実施の形態２にかかる映像データ受信装置２２０の構成を示すブロック図である。ここで、光信号Ｓ２は、ＳＯＮＥＴ／ＳＤＨネットワークＮ２を介して受け付けたＯＣ−４８／ＳＴＭ−１６のシリアルデータ（２，４８８Ｍｂｐｓ）の光信号である。映像データ受信装置２２０は、Ｅ／Ｏ２２１と、デシリアライザ回路２２２と、ＳＯＮＥＴ／ＳＤＨオーバーヘッド処理部２２３と、ＳＯＮＥＴ／ＳＤＨペイロードデータマッピング２２４と、ＲＡＭ２２５と、シリアライザ回路２２６と、ドライバ２２７とを備える。
【００６０】
Ｅ／Ｏ２２１は、光信号Ｓ２から直接強度変換して、電気信号に変換する。デシリアライザ回路２２２は、ＳＴＭ−１６／ＯＣ−４８のシリアルデータ（２，４８８Ｍｂｐｓ）からＳＴＭ−１６／ＯＣ−４８のパラレルデータ（７７．７６Ｍｂｐｓ）とパラレルデータ処理用の７７．７６ＭＨｚのシステムクロックＣＬＫ１ｄを出力する。
【００６１】
ＳＯＮＥＴ／ＳＤＨオーバーヘッド処理部２２３は、入力されたＳＴＭ−１６／ＯＣ−４８のパラレルデータのセクションオーバーヘッド（ＳＯＨ）とパスオーバーヘッド（ＰＯＨ）の終端処理をする。
【００６２】
ＳＯＮＥＴ／ＳＤＨペイロードデータマッピング２２４は、ＳＴＭ−１６／ＯＣ−４８をＳＴＭ−１／ＯＣ−４単位にペイロードデータを抽出する。ペイロードデータには、映像データＤ１と、ＳＲＴＳ値Ｄ２ａが含まれる。
【００６３】
ＲＡＭ２２５は、光信号Ｓ２から抽出されたパラレル映像データＤ１をバッファリングするための揮発性記憶装置である。後述する処理によりＳＲＴＳ値Ｄ２ａに基づいて再生されたパラレル映像データ用クロック信号（２７ＭＨｚ）により読み出される。
【００６４】
ＳＲＴＳ受信部２２８は、ＳＲＴＳ値Ｄ２ａを抽出する。ＰＬＬクロック再生部２２９は、抽出されたＳＲＴＳ値Ｄ２ａである周波数差分情報から２７ＭＨｚのＶＣＯの電圧制御を行い、図４のデシリアライザ回路２１２により抽出された２７ＭＨｚの再生クロック情報ＣＬＫ２ａと同期した２７ＭＨｚの再生クロック情報ＣＬＫ２ｄを再生する。
【００６５】
シリアライザ回路２２６は、パラレル映像信号（２７Ｍｂｐｓ）をシリアル映像信号データ（２７０Ｍｂｐｓ）に変換する。ドライバ２２７は、ＳＭＰＴＥ２５９Ｍに規定された物理層の規格のデータを出力する為の増幅回路である。非圧縮シリアル映像信号Ｓ３は、ＳＤ非圧縮シリアルデジタル映像信号（２７０Ｍｂｐｓ）である。
【００６６】
図１２は、本発明の実施の形態２にかかるＳＲＴＳ受信部２２８及びＰＬＬクロック再生部２２９の構成を示すブロック図である。ＳＲＴＳ受信部２２８及びＰＬＬクロック再生部２２９は、ＦＩＦＯ２２８１と、コンパレータ２２８２と、ゲート回路２２８３と、１／３２分周回路２２８４と、Ｐビットカウンタ１／２分周回路２２８５と、Ｍｑ−２＾（Ｐ−１）ビットカウンタ２３カウンタ２２８６と、２７ＭＰＬＬ２２８７とを備える。
【００６７】
１／３２分周回路２２８４は、２，４８８ＭＨｚのネットワーククロックＣＬＫ１を１／３２分周した７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを出力する。Ｐビットカウンタ１／２分周回路２２８５は、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを１／２分周した３８．８８ＭＨｚのクロック信号ＣＬＫ１ｃを出力する。
【００６８】
Ｍｑ−２＾（Ｐ−１）ビットカウンタ２３カウンタ２２８６は、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａを受け付ける度にカウントアップし、２３クロック毎にゲート回路２２８３へ出力する。これは、７７．７６ＭＨｚのシステムクロックＣＬＫ１ａがＳＲＴＳ値Ｄ２ａの基準となる３．３７５ＭＨｚのクロック１サイクルに対して２３．０４サイクルであるためである。また、Ｍｑ−２＾（Ｐ−１）ビットカウンタ２３カウンタ２２８６は、ゲート回路２２８３からＲＥＳＥＴ信号を受け付けることにより、カウンタをリセットする。
【００６９】
ＦＩＦＯ２２８１は、ＳＲＴＳ値Ｄ２ａを受け付け、ゲート回路２２８３からのＲＥＡＤ信号に応じてコンパレータ２２８２へ出力する。
コンパレータ２２８２は、３８．８８ＭＨｚのクロック信号ＣＬＫ１ｃとＦＩＦＯ２２８１の出力値との比較を行い、比較結果をゲート回路２２８３へ出力する。ゲート回路２２８３は、２３クロック毎にコンパレータ２２８２の比較結果から周波数の位相情報を検出した場合に、この位相情報を２７ＭＰＬＬ２２８７に入力する。２７ＭＰＬＬ２２８７は、ゲート回路２２８３からの位相情報に応じて再生クロック情報ＣＬＫ２ｅを出力する。再生クロック情報ＣＬＫ２ｅは、図４のデシリアライザ回路２１２により抽出された２７ＭＨｚの再生クロック情報ＣＬＫ２ａと同期した２７ＭＨｚを出力する。
【００７０】
＜その他の発明の実施の形態＞
上述した本発明の実施の形態１及び２では、非圧縮映像信号をＳＯＮＥＴ／ＳＤＨ網のネットワークを経由して非圧縮映像信号を伝送する為に、映像クロック抽出部を専用ＩＣに実装せず、汎用ＩＣで実現することができる。専用ＩＣを用いた場合、ＳＯＮＥＴ／ＳＤＨのネットワーク網へマッピングする非圧縮映像信号のチャンネル毎に専用のクロック抽出回路を実装する必要があり、回路規模が大きくなってしまうという問題点もあった。そこで、本発明の実施の形態では、ＳＯＮＥＴ／ＳＤＨネットワーク網へのクロック情報を伝送する際に、専用ＩＣではなく汎用のＩＣとデジタルＰＬＬ回路を組み合わせてクロック情報を伝送する。このように、汎用のＩＣを使用する為、ＦＰＧＡ内にて実現することが可能になり、回路規模を大幅に削減できると共に、消費電力も削減が可能となる。
【００７１】
上述した発明の実施の形態は、ＳＯＮＥＴ／ＳＤＨ網を経由した非圧縮ベースバンドデジタル映像信号（ＳＤ−ＳＤＩ）伝送のクロック再生方法といえる。
【００７２】
尚、上述した発明の実施の形態２では、ＳＯＮＥＴ／ＳＤＨネットワークＮ２のネットワーククロックＣＬＫ１を２，４８８Ｍｂｐｓとし、非圧縮シリアル映像信号Ｓ１の
再生クロックＣＬＫ２を２７０Ｍｂｐｓとしたが、ハイビジョンシリアル非圧縮映像信号や、ＳＯＮＥＴ／ＳＤＨネットワーク網の異なったレートにも対応することが可能である。また、ＦＰＧＡには複数のオーバーサンプリングを使用したシリアルパラレル変換が実装されている為、一つのＦＰＧＡ内で複数のＳＤ−ＳＤＩのＳＯＮＥＴ／ＳＤＨのマッピングが可能になる。
【００７３】
上述した本発明の実施の形態１及び２は、非圧縮映像信号をＳＯＮＥＴ／ＳＤＨネットワーク網を経由する映像サービスに適用可能である。
【００７４】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００７５】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００７６】
（付記１）
同期ネットワークにおけるネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号から、シリアルパラレル変換をして映像データと共に前記再生クロックを抽出する抽出部と、
前記ネットワーククロックを基準クロックとして第１の信号を生成する信号生成部と、
前記第１の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成する差分情報生成部と、
前記映像データと共に前記差分情報を前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する送信部と、
を備える映像データ送信装置。
【００７７】
（付記２）
前記信号生成部は、
前記基準クロックがＮ（Ｎは、自然数）サイクル入力されたことに応じて、前記第１の信号をＭ（Ｍは、Ｎ以外の自然数）サイクル生成し、
前記ネットワーククロックの周波数を前記Ｍ倍した値と、前記再生クロックの周波数を前記Ｎ倍した値とが整数倍の関係が成立する
ことを特徴とする付記１に記載の映像データ送信装置。
【００７８】
（付記３）
前記信号生成部は、
前記抽出された再生クロックに基づいて補正値を生成し、
前記第１の信号を前記補正値により補正して当該第１の信号として生成する
ことを特徴とする付記１又は２に記載の映像データ送信装置。
【００７９】
（付記４）
前記同期ネットワークは、ＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  ／  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）ネットワークであることを特徴とする付記１乃至３のいずれか１項に記載の映像データ送信装置。
【００８０】
（付記５）
前記非圧縮シリアル映像信号は、非圧縮ベースバンドデジタル映像信号であることを特徴とする付記１乃至４のいずれか１項に記載の映像データ送信装置。
【００８１】
（付記６）
同期ネットワークにおけるネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号を受け付け、
前記非圧縮シリアル映像信号からシリアルパラレル変換をして映像データと共に前記再生クロックを抽出し、
前記ネットワーククロックを基準クロックとして第１の信号を生成し、
前記第１の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成し、
前記映像データと共に前記差分情報を前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する
映像データ送信方法。
【００８２】
（付記７）
所定の周波数のネットワーククロックに基づく同期ネットワークに接続され、
前記ネットワーククロックと周波数の異なる再生クロックにより再生するための非圧縮シリアル映像信号から、シリアルパラレル変換をして映像データと共に前記再生クロックを抽出し、
前記ネットワーククロックを基準クロックとして第１の信号を生成し、
前記第１の信号に基づいて前記ネットワーククロックと前記再生クロックとの周波数成分の差分情報を生成し、
前記映像データと共に前記差分情報を送信データとして前記ネットワーククロックに基づいて前記同期ネットワークを介して送信する送信装置と、
前記同期ネットワークに接続され、
前記同期ネットワークを介して前記送信装置から前記送信データを受け付け、
前記送信データからシリアルパラレル変換をして前記映像データと共に前記差分情報を抽出し、
前記差分情報と前記ネットワーククロックに基づいて前記再生クロックを復元し、
前記再生クロックに基づいて前記映像データを再生させる受信装置と、
を備える光通信ネットワークシステム。
【符号の説明】
【００８３】
１００  映像データ送信装置
１０１  抽出部
１０２  信号生成部
１０３  差分情報生成部
１０４  送信部
２００  光通信ネットワークシステム
２１０  映像データ送信装置
２２０  映像データ受信装置
２１１  イコライザ
２１２  デシリアライザ回路
２１３  ＲＡＭ
２１４  ＳＲＴＳ送信部
２１５  ＳＯＮＥＴ／ＳＤＨペイロードデータマッピング
２１６  ＳＯＮＥＴ／ＳＤＨオーバーヘッド処理部
２１７  シリアライザ回路
２１８  Ｅ／Ｏ
２１２１  ＳＰ変換器
２１２２  オシレータ
２１２３  カウンタ
ＥＰ  Ｅｎａｂｌｅパルス
２１４１  ＰＬＬ
２１４２  １／３２分周回路
２１４３  Ｐビットカウンタ１／２分周回路
２１４４  ラッチカウンタ
４１  １／４分周回路
４２  ＸＯＲ回路
４３  ＡＮＤ回路
４４  セレクタ
４５  ラッチ回路
４６  ＬＰＦ
４７  ループゲイン量算出部
４８  位相反転回路
４９  発振器
５０  制御電圧計算部
５１  積算部
５２  積算部
５３  １／２分周回路
２２１  Ｅ／Ｏ
２２２  デシリアライザ回路
２２３  ＳＯＮＥＴ／ＳＤＨオーバーヘッド処理部
２２４  ＳＯＮＥＴ／ＳＤＨペイロードデータマッピング
２２５  ＲＡＭ
２２６  シリアライザ回路
２２７  ドライバ
２２８  ＳＲＴＳ受信部
２２９  ＰＬＬクロック再生部
２２８１  ＦＩＦＯ
２２８２  コンパレータ
２２８３  ゲート回路
２２８４  １／３２分周回路
２２８５  Ｐビットカウンタ１／２分周回路
２２８６  Ｍｑ−２＾（Ｐ−１）ビットカウンタ２３カウンタ
２２８７  ２７ＭＰＬＬ
Ｎ１  同期ネットワーク
Ｎ２  ＳＯＮＥＴ／ＳＤＨネットワーク
Ｓ１  非圧縮シリアル映像信号
Ｓ２  光信号
Ｓ３  非圧縮シリアル映像信号
ＣＬＫ１  ネットワーククロック
ＣＬＫ１ａ  システムクロック
ＣＬＫ１ｂ  システムクロック
ＣＬＫ１ｃ  クロック信号
ＣＬＫ１ｄ  システムクロック
ＣＬＫ２  再生クロック
ＣＬＫ２ａ  再生クロック情報
ＣＬＫ２ｂ  クロック信号
ＣＬＫ２ｃ  クロック信号
ＣＬＫ２ｄ  再生クロック情報
ＣＬＫ２ｅ  再生クロック情報
ＣＬＫ３  第１の信号
Ｄ１  映像データ
Ｄ２  差分情報
Ｄ２ａ  ＳＲＴＳ値
【図１】
0005942526.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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