(57)【特許請求の範囲】
【請求項１】
基板にホールを形成する工程と、
前記基板の上方に形成した絶縁膜に、前記ホールから前記基板の周辺部分に至る溝を複数形成する工程と、
前記ホールの内壁及び前記溝を覆う導電性のシード層を前記絶縁膜上に形成する工程と、
前記ホール内及び前記溝内以外の前記シード層を除去する工程と、
前記基板の周辺部分の前記溝に形成した前記シード層から、前記ホール内の前記シード層に通電し、前記ホール内に導電膜を形成する工程と、
前記基板を薄化して前記ホールの底部の前記導電膜を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体回路が形成されるチップ領域内において、前記溝を前記ホールの直径より幅広に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板の前記周辺部分には、前記溝が前記周辺部分の全周にわたって格子状に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記基板上のスクライブライン領域に前記溝を形成する請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
１つの前記溝を少なくとも２箇所で他の前記溝に接続させることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）は、演算処理用のロジック部や、データを記録す
るメモリ部のように、複数のチップ（モジュール）で構成されることがある。さらに、チ
ップ間の電気的な接続には、細い金線を利用したワイヤ・ボンディングが用いられている
。
【０００３】
ここで、近年では、ＬＳＩの小型化や高性能化のために、回路パターンの微細化や高集
積化が図られている。ところが、回路パターンを微細化したり、高集積化したりすると、
信号伝播速度の遅延や、発熱を伴うリーク電流が増加し易くなる。さらに、従来のＬＳＩ
でチップ間の接続に使われる細線のワイヤは、抵抗値が高くなり易いので、配線容量の増
加に伴う信号遅延が生じる可能性があった。また、ワイヤ・ボンディングは、ワイヤを引
き回す空間が必要になるので、ＬＳＩをさらに小型化することは困難であった。
【０００４】
そこで、近年では、配線を微細化させる代わりに、又はこれに加えて、ＬＳＩを構成す
る複数のチップ間の信号の授受を高速化することでＬＳＩの性能を向上させることが図ら
れている。その一例としては、ワイヤ・ボンディングの代替技術として、シリコン貫通電
極（Through Silicon Via、ＴＳＶ）と呼ばれるチップ間接合構造がある。シリコン貫通
電極は、チップを貫通するビアを用いて形成されたチップ間接合用の配線構造体であり、
シリコン貫通電極を縦方向のチップ集積に用いれば、より短い長さでチップ同士を接合で
きるので、信号授受の高速化や電力ロスを軽減できる。さらに、ワイヤ・ボンディングを
用いてチップを３次元実装する場合に比べて、省スペース化が図れ、ＬＳＩを小型化させ
易くなる。
【０００５】
ここで、従来のシリコン貫通電極の製造方法の一例について説明する。最初に、素子形
成後にシリコン基板の上方に窒化シリコン膜(以下、ＳｉＮ)などからなる絶縁膜をＣＶＤ
（Ｃhemical Vapor Deposition）法によって形成する。この後、レジストマスクを用いた
異方性ドライエッチングによってシリコン基板にビアホールを形成する。続いて、ビアホ
ールの内壁、即ち側壁及び底部を覆うように絶縁膜を形成する。さらに、ビアホールの内
壁にバリアメタル層とシード層を形成し、めっき法によってビアホール内にＣｕ膜を埋め
込む。一般に、電解めっき法で配線溝などにＣｕ膜を埋め込むときには、配線溝の下部か
ら上部にＣｕの充填が進むような、いわゆるボトム・アップと呼ばれる成長形式が採用さ
れる。従って、シリコン貫通電極の製造工程においても、ボトム・アップ成長が用いるこ
とで、埋め込み欠陥の発生を防止する。
【０００６】
この後、ＣＭＰ（Chemical Mechanical Polishing）法によって表面のＣｕ膜、バリア
メタル層、及び絶縁膜を除去する。さらに、シリコン基板の上方に、ビアホール内のＣｕ
膜に電気的に接続される配線層を形成する。続いて、シリコン基板の裏面側を研磨及びエ
ッチングし、ビアホール内のＣｕ膜を露出させる。これによって、シリコン基板を貫通す
るビアホールにＣｕ膜が埋め込まれたシリコン貫通電極が形成される。
【０００７】
また、貫通電極を形成する別の方法としては、例えば、ガラスエポキシ製の基板に貫通
電極を形成するケースがある。このケースでは、ビアホールを形成した基板の上に絶縁層
を形成し、絶縁層をパターニングしてビアホールに連結される配線溝を形成する。ビアホ
ールの内壁と絶縁層の全面に無電解銅めっき用の触媒を付着させた後、絶縁層の表面を研
磨し、絶縁層上の触媒を除去し、ビアホールの内壁及び配線溝のみに触媒を残す。この後
、触媒を残された領域に無電解めっき層を形成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２０５９９０
【特許文献２】特開平８−３０７０５７
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、シリコン貫通電極は、配線に比べて容積が大きいので、Ｃｕ膜のボトム
・アップ成長に多くの時間が必要である。このため、ビアホール内にＣｕ膜が充填される
までの間にシリコン基板の上方に余分なＣｕ膜が厚く堆積する。このように厚く堆積した
Ｃｕ膜は、高ストレスになり易いので、Ｃｕ膜の剥がれや、シリコン基板の反りの原因に
なる可能性がある。さらに、余分なＣｕ膜は、ＣＭＰ法による研磨で除去するが、厚いＣ
ｕ膜の研磨には時間がかかるので、半導体装置の製造のスループットが低下し、コスト増
大を招く。
この発明は、このような事情に鑑みてなされたものであり、シリコン貫通電極の形成時
のスループットやコスト悪化を回避することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態の一観点によれば、基板にホールを形成する工程と、前記基板の上方に形成し
た絶縁膜に、前記ホールから前記基板の周辺部分に至る溝を複数形成する工程と、前記ホ
ールの内壁及び前記溝を覆う導電性のシード層を前記絶縁膜上に形成する工程と、前記ホ
ール内及び前記溝内以外の前記シード層を研磨によって除去する工程と、前記基板の周辺
部分の前記溝に形成した前記シード層から、前記ホール内の前記シード層に通電し、前記
ホール内に導電膜を成長させる工程と、前記基板を薄化して前記ビアホールの底部の前記
導電膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される
。
【発明の効果】
【００１１】
貫通電極のホール内に導電膜を形成するときに、シード層が形成された領域のみに導電
膜を成長させることができるので、表面層の全面に導電膜を成長させた場合に比べて導電
膜に起因するストレスや基板の反りを防止できる。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１１）である。
【図１Ｌ】図１Ｌは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１２）である。
【図１Ｍ】図１Ｍは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１３）である。
【図１Ｎ】図１Ｎは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１４）である。
【図１Ｏ】図１Ｏは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１５）である。
【図１Ｐ】図１Ｐは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１６）である。
【図１Ｑ】図１Ｑは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１７）である。
【図１Ｒ】図１Ｒは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１８）である。
【図１Ｓ】図１Ｓは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１９）である。
【図１Ｔ】図１Ｔは、本発明の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２０）である。
【図２】図２は、本発明の実施の形態に係る半導体装置の製造工程の一例を示し、（ａ）はレジスト膜の開口部のレイアウトを示す平面図であり、（ｂ）はエッジ部分を拡大した平面図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造工程の一例を示し、（ａ）は溝のレイアウトを示す平面図であり、（ｂ）はエッジ部分を拡大した平面図である。
【図４Ａ】図４Ａは、本発明の実施の形態に係る半導体装置の製造工程の一例を示し、チップ領域のホールと溝のレイアウトを示す平面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係る半導体装置の製造工程の一例を示し、図４Ａの領域Ａの拡大図である。
【図５Ａ】図５Ａは、本発明の実施の形態に係る半導体装置の製造工程に使用される電解めっき装置の一例を示す概略図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態に係る半導体装置の製造工程の一例を示し、図５Ａの領域Ｂの拡大図である。
【図６】図６は、本発明の実施の形態の変形例に係る半導体装置の製造工程の一例を示し、チップ領域のホールと溝のレイアウトを示す平面図である。
【発明を実施するための形態】
【００１３】
発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによ
って実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、
本発明を限定するためのものではない。
【００１４】
まず、図１Ａに示す断面構造を得るまでの工程について説明する。
最初に、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面（表面）を例えば、ＳＴ
Ｉ（Shallow Trench Isolation）により素子分離絶縁膜２を形成して、活性領域を画定す
る。
【００１５】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入し
てウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、
シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表
面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎ
ｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合につい
て説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１６】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて１０
０ｎｍ〜２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチン
グ技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を
形成する。
【００１７】
さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ゲート電極６の横
のｐウェル３にｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレ
インエクステンション８が形成される。第１、第２ソース／ドレインエクステンション８
は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン
基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて１００ｎｍ
〜２００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッ
チバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。
【００１８】
続いて、絶縁性サイドウォール１０とゲート電極６をマスクとして用い、シリコン基板
１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６
の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。ソース／ドレイン拡
散層１１は、エクステンションソース／ドレインの深い領域を構成する。
【００１９】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高
融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これに
より、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等
の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。
この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えばウェ
ットエッチングにより除去する。これにより、ソース／ドレイン拡散層１１上に、例えば
コバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲー
ト電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される
。
【００２０】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極
６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ
１，Ｔ２が形成される。
【００２１】
さらに、シリコン基板１の上側の全面に、コンタクトビア層間絶縁膜１４として酸化シ
リコン(ＳｉＯ２)膜をＴＥＯＳ(Ｔetra Ｅthoxy Ｓilane)ガスを使用するプラズマＣＶＤ
法により、約３００ｎｍの厚さに形成する。
【００２２】
続いて、コンタクトビア層間絶縁膜１４とをエッチングして、コンタクトビア１５を形
成する。コンタクトビア１５の径は、例えば０．０８μｍ〜０．１５μｍとし、ソース／
ドレイン拡散層１１のソース／ドレイン電極１２Ａに到達するまでとする。
【００２３】
そして、コンタクトビア１５を用いてソース／ドレイン電極１２Ａに電気的に接続され
る導電性プラグ１６を形成する。具体的には、コンタクトビア１５の内面に厚さが５ｎｍ
〜１５ｎｍのＴｉ膜と、厚さが５ｎｍ〜１５ｎｍのＴｉＮ膜とを順番にスパッタリング法
等により形成して２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着
膜上にＷ膜をＣＶＤ法により成長させる。この膜厚は、コンタクトビア層間絶縁膜１４上
で例えば２００ｎｍ〜３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトビ
ア１５の空隙が埋まる。この後、コンタクトビア層間絶縁膜１４の上面上に成長した余分
なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトビア１５に、導電性
プラグ１６が形成される。
【００２４】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
コンタクトビア層間絶縁膜１４上の全面に、絶縁膜２２を形成する。絶縁膜２２は、例
えばＣＶＤ法によりシリコンカーバイド系の膜で、その厚さは例えば１００ｎｍとする。
その上に、絶縁膜２３として、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって
形成されたＳｉＯ２膜を６００ｎｍ形成する。さらに、絶縁膜２３の上にフォトレジスト
層２４を例えば３μｍの厚さにスピンコート法によって形成し、リソグラフィ法を用いて
貫通電極用のパターンを焼き付ける。これによって、素子の形成領域の外側でフォトレジ
スト膜２４に開口部２４Ａが形成される。
【００２５】
続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。
フォトレジスト膜２４をマスクにした異方性ドライエッチングによって、絶縁膜２２，
２３、コンタクトビア層間絶縁膜１４、及びシリコン基板１をエッチングして貫通電極用
のビアホール２５（第１のホール）を形成する。絶縁膜２２、コンタクトビア層間絶縁膜
１４のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。シリコン基板１のエ
ッチングガスは、例えばＳＦ６、Ｃ４Ｆ８を使用する。ビアホール２５は、例えば直径が
１μｍ〜２０μｍで深さは５０μｍ以上とする。ここでは、ビアホール２５の直径は５μ
ｍ、深さは５０μｍとした。この後、残存するフォトレジスト膜２４は、アッシングによ
って除去する。
【００２６】
続いて、図１Ｄに示すように、ビアホール２５内に側壁保護膜３１を例えばＣＶＤ法に
よって２００ｎｍの厚さに形成する。これによって、シリコン基板１のビアホール２５内
にホール２６（第２のホール）が形成される。ここで、側壁保護膜３１は、ビアホール２
５を形成するドライエッチング時に、シリコン基板１のエッチングと同時に形成しても良
い。
【００２７】
さらに、図１Ｅに示すように、ホール２６の上を含む全面に例えば、ｉ線レジスト膜３
２を２μｍの厚さにスピンコート法を用いて形成する。ｉ線レジスト膜３２を露光・現像
して複数の開口部３２Ａを形成する。開口部３２Ａは、ホール２６の上方を含むライン形
状に形成される。開口部３２Ａの幅は、ホール２６の幅より大きく、１つの開口部３２Ａ
には、複数のホール２６を通るように形成される。
【００２８】
図２に一例を示すように、レジスト膜３２には、複数の開口部３２Ａ，３２Ｂ，３２Ｃ
が形成される。図２（ａ）に示すように、開口部３２Ａは、各チップ領域４０内に複数形
成されている。各開口部３２Ａは、チップ領域４０の外周に平行な複数のラインになって
おり、チップ領域４０の外側に形成された開口部３２Ｂに接続されている。開口部３２Ｂ
は、チップ領域４０外に、各チップ領域４０を囲むように格子状に形成されている。さら
に、開口部３２Ｂは、シリコン基板１のエッジ部分に形成された開口部３２Ｃに接続され
ている。開口部３２Ｃは、エッジ部分に沿って形成され、リング状に配置されている。図
２（ｂ）に一部を拡大して示すように、開口部３２Ｃは、格子状のラインになっている。
【００２９】
次に、図１Ｆに示す断面構造を得るまでの工程について説明する。
まず、ｉ線レジスト膜３２を用いて側壁保護膜３１、絶縁膜２２，２３をドライエッチ
ングして溝３５を形成する。エッチングガスには、例えば、ＣＦ４やＣＨＦ３のフッ素系
ガスが用いられる。この後、ダウンフローのアッシング装置（不図示）を用いて、残存す
るｉ線レジスト膜３２を除去する。ｉ線レジスト膜３２の除去は、ＳＰＭ（Sulfuric aci
d Hydrogen Peroxide Mixture：硫酸過水）による溶解除去を用いても良い。
【００３０】
ここで、図１（Ｆ）と、図３から図４Ｂを主に参照して、シリコン基板１の上方に形成
される溝３５の配置と形状の一例について説明する。
図３（ａ）に示すように、溝３５は、シリコン基板１のエッジ部分に形成される第１の
溝３５Ａと、チップ領域４０を区画するスクライブライン領域上の第２の溝３５Ｂと、各
チップ領域４０内の第３の溝３５Ｃとを有する。第３の溝３５Ｃは、図１Ｆの溝３５に相
当する。
【００３１】
図３（ｂ）にシリコン基板１のエッジ部分を拡大して示すように、第１の溝３５Ａは、
シリコン基板１のエッジ部分から１ｍｍ〜２ｍｍの領域に格子状に形成されている。各溝
３５Ａの幅は、１００μｍ〜３００μｍの幅で、配置間隔は１００μｍ以下である。第１
の溝３５Ａの形状及び配置は、図２（ｂ）に示すレジスト膜３２の開口部３２Ｃと略一致
する。これらの第１の溝３５Ａは、めっき装置のコンタクトピンと電気的に接続するため
に形成されている。
【００３２】
また、図３（ａ）に示すように、第２の溝３５Ｂは、チップ領域４０を囲むように格子
状に形成されており、その線幅は、例えば、１００μｍ〜３００μｍで深さは例えば０．
８μｍである。図３（ｂ）に示すように、第２の溝３５Ｂは、第１の溝３５Ａに接続され
ている。さらに、図３（ａ）に示すように、第２の溝３５Ｂは、複数の第３の溝３５Ｃに
接続されている。従って、第２の溝３５Ｂは、第１の溝３５Ａと第３の溝３５Ｃを連結さ
せる役割を担う。このような第２の溝３５Ｂは、形状及び配置は図２（ｂ）に示すレジス
ト膜２４の開口部２４Ｂと略一致しており、スクライブライン領域に形成されることで、
広い断面積を確保している。
【００３３】
さらに、図３（ａ）と、図４Ａの拡大図に示すように、第３の溝３５Ｃは、複数のホー
ル２６の中心を通るラインとして形成される。ここで、チップ領域４０内には、ホール２
６がチップ領域４０の外周に沿って２列ずつ形成されている。これに従って、第３の溝３
５Ｃはチップ領域４０の外周に沿って２列ずつ形成される。各第３の溝３５Ｃは、チップ
領域４０を横断又は縦断している。図４と、図４Ａの領域Ａの拡大図である図４Ｂに示す
ように、第３の溝３５Ｃのそれぞれの端部は、第２の溝３５Ｂに接続されている。第３の
溝３５Ｃの幅は、ビアホール２５の径より大きくて１０μｍ〜１００μｍで、深さは０．
８μｍである。このような第３の溝３５Ｃの形状及び配置は、図２（ｂ）に示すレジスト
膜３２の開口部３２Ａと略一致する。第３の溝３５Ｃの中心と、ホール２６の中心は、一
致させても良いし、一方を他方に対してオフセットさせても良い。
【００３４】
次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
ホール２６の内面及び溝３５を含む側壁保護膜３１の全面に、バリアメタル層４１とし
て、例えばＴａ化合物を２００ｎｍの厚さにＰＶＤ法を用いて形成する。バリアメタル層
４１には、Ｔｉ系化合物を用いても良い。また、バリアメタル層４１の形成前に、還元性
ガス（Ｈ２、ＮＨ３など）を導入しながら１５０〜３５０℃で１〜５分間、熱処理して基
板表面の吸着水分や異物を除去しても良い。熱処理の代わりに、Ａｒイオンを用いて膜表
面を物理的にエッチングしても良い。この後、バリアメタル層４１の上に、シード層４２
として、例えばＣｕを８００ｎｍの厚さにＰＶＤ法を用いて形成する。
【００３５】
ここで、図１Ｇ（ａ）に示すように、ホール２６の形成領域では、第３の溝３５のホー
ル２６の入り口部分が開口している。また、図１Ｇ（ｂ）に示すように、チップ領域４０
内でホール２６が形成されていない領域で、第３の溝３５Ｃは、バリアメタル層４１及び
シード層４２で殆ど埋められるが一部に凹部４３が形成される。また、図１Ｇ（ｃ）に示
すように、チップ領域４０の外側の領域では、第２の溝３５Ｂは、バリアメタル層４１及
びシード層４２で殆ど埋められるが、中央部分に凹部４４が形成される。凹部４４は、第
３の溝３５Ｃの凹部４３より大きい。これは、第２の溝３５Ｂの幅が、第３の溝３５Ｃよ
り広いためである。同様に、第１の溝３５Ａにおいても、凹部４４が形成される。ここで
、溝３５の幅とバリアメタル層４１及びシード層４２の膜厚によっては、凹部４３，４４
が形成されないこともある。
【００３６】
続いて、図１Ｈに示すように、シード層４２の全面にレジスト膜４５をスピンコート法
によって形成する。図１Ｈ（ａ）に示すように、ホール２６の入り口は、レジスト材料が
入り込むことでキャップされる。レジスト膜４５には、例えば、ノボラック樹脂系のｉ線
レジストを用いる。図１Ｈ（ｂ）に示すように、チップ領域４０内でホール２６が形成さ
れていない領域においては、凹部４３を含むシード層４２の全面がレジスト膜４５で覆わ
れる。同様に、図１Ｈ（ｃ）に示すように、第１の溝３５Ａ及び第２の溝３５Ｂの形成領
域においても、凹部４４を含むシード層４２の全面がレジスト膜４５で覆われる。
【００３７】
さらに、図１Ｉに示すように、溝３５内と、ホール２６の内壁を除いてレジスト膜４５
及びシード層４２をＣＭＰ法によって除去し、最表面にバリアメタル層４１を露出させる
。ここでの研磨工程は、ホール２６及び溝３５以外の表面のシード層４２を除去するだけ
なので、短時間かつ簡単に終了する。
【００３８】
図１Ｉ（ａ）に示すように、ホール２６の入り口は、レジスト膜４５が埋め込まれたま
まになるので、ホール２６の内面は研磨剤などから保護される。ホール２６の保護膜は、
レジスト膜４５の代わりに、ＳＯＧ（Spin On Glass）塗布膜を用いても良い。また、Ｃ
ＭＰ法による研磨の代わりにウェットエッチング法を用いても良い。その場合、エッチン
グ液には、フッ酸過水溶液、硫酸過水溶液、アンモニア過水溶液を用いる。この後、ホー
ル２６内の保護膜を有機溶剤例えば、NMP（N-メチルピロドリン）で除去する。
【００３９】
ここで、図１Ｉ（ｂ）に示すように、ホール２６が形成されていない領域の第３の溝３
５Ｃにおいても、ＣＭＰ法による研磨でシード層４２が露出する。バリアメタル層４１及
びシード層４２によって形成される凹部４３と、凹部４３を埋めていたレジスト膜４５は
、研磨によって除去される。第３の溝３５Ｃの断面積は、シード層４２に電流を流したと
きの電流損失を無視でき、ホール２６の電解めっきに十分な電流を流せる大きさを有する
。
【００４０】
同様に、図１Ｉ（ｃ）に示すように、第１の溝３５Ａ及び第２の溝３５ＢにおいてもＣ
ＭＰ法による研磨でシード層４２が露出する。第１の溝３５Ａ及び第２の溝３５Ｂの断面
積は、第３の溝３５Ｃのシード層４２の断面積より大きい。これには、複数の第３の溝３
５のそれぞれに確実に電流を供給するためである。
【００４１】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
最初に、ホール２６の入り口に充填されているレジスト膜４５をアッシング又は薬液処
理によって除去する。続いて、電解めっき法を用いてホール２６内にＣｕ膜４７を充填す
る。
【００４２】
ここで、電解めっきには、図５Ａ及び図５Ｂに一例を示すような、めっき装置５１を使
用する。
図５Ａに全体構成の概略を示すように、めっき装置５１は、硫酸銅めっき液を貯留させ
ためっき槽５２を有する。硫酸銅めっき液は、Ｈ２ＳＯ４を１０〜２００ｇ／ｌ、Ｃｕを
２０〜５０ｇ／ｌ、ＨＣｌを２０〜８０ｍｇ／ｌを混合し、添加剤として硫黄系有機化合
物である促進剤と、ポリエチレン系の非イオン性界面活性剤等の抑制剤を１００〜５００
ｍｇ／ｌ、添加している。めっき槽５２は、硫酸銅めっき液等を不図示のポンプを用いて
５ｌ／ｍｉｎ〜２０ｌ／ｍｉｎの速度で循環させる。シリコン基板１は、回転可能な基板
ホルダ５３のクランプ５４にホール２６の入り口が下向きになるように支持される。
【００４３】
図５Ａの領域Ｂを図５Ｂに拡大して示すように、クランプ５４には導電性を有するピン
５５が複数取り付けられている。ピン５５は、シリコン基板１のエッジ部分の第１の溝３
５Ａに電気的に接触させられる。第１の溝３５Ａが格子状に形成されているので、ピン５
５と確実に電気的に接続される。
【００４４】
めっき時には、基板ホルダ５３を１０ｒｐｍ〜９０ｒｐｍで回転させる。基板ホルダ５
３に支持されたシリコン基板１がめっき液中で回転することで、ホール２６内に硫酸銅め
っき液が撹拌されながら供給される。シリコン基板１をめっき液に挿入させた後、ピン５
５を通してシリコン基板１に電流を印加し、１ｍＡ／ｃｍ２〜６０ｍＡ／ｃｍ２の範囲内
で電流を段階的に上昇させ、Ｃｕの電解めっきを行う。
【００４５】
ここで、電流は、最初に、図５Ｂに示すピン５５に電気的に接続されている第１の溝３
５Ａ中のシード層４２に供給される。電流は、第１の溝３５Ａのシード層４２から、図１
Ｉ（ｃ）に示す第２の溝３５Ｂに埋め込まれたシード層４２に供給される。さらに、電流
は、第２の溝３５Ｂ内のシード層４２を経て、図１Ｉ（ｂ）に示す各チップ領域４０内の
第３の溝３５Ｃ内のシード層４２に供給される。図１Ｉ（ａ）に示すように、第３の溝３
５Ｃ内のシード層４２は、ホール２６の内壁のシード層４２に電気的に接続されている。
このために、ピン５５からシリコン基板１に供給された電流は、溝３５内のシード層４２
を介して各ホール２６内に供給される。この結果、ホール２６内でＣｕ膜４７が成長する
。Ｃｕ膜４７は、例えばボトム・アップ成長によって形成される。同様に、シリコン基板
１のエッジ部分から各ホール２６に至るまでの電流の経路上においても各溝３５の上方に
Ｃｕ膜４７が成長する。これに対して、溝３５以外の表面、即ちバリアメタル層４１上に
は、Ｃｕ膜は成長しない。これは、バリアメタル層４１は、Ｃｕより抵抗が高いためであ
る。
【００４６】
そして、ホール２６内にＣｕ膜４７を充填したら、シリコン基板１をめっき槽５２から
取り出す。続いて、シリコン基板１を熱処理して、ホール２６内のＣｕ膜４７を結晶化さ
せ、安定化させる。熱処理の条件は、例えば、Ｈ２及びＮ２を用いた還元性雰囲気、又は
Ａｒ不活性ガス雰囲気で、基板温度は３５０℃〜４５０℃とし、処理時間は１０分〜６０
分とする。ここで、従来のように、シリコン基板１の全面に厚さが５μｍを越えるＣｕ膜
４７を形成する場合には、Ｃｕ膜４７の熱膨張に起因するストレスで膜剥がれや、シリコ
ン基板１の反りが生ることがある。これに対して、この実施形態では、シリコン基板１上
の溝３５及びホール２６内のみにＣｕ膜４７が形成される。このために、最表面のＣｕ膜
４７のストレスが抑制され、膜剥がれや反りが生じない。
【００４７】
この後、図１Ｋに示すように、ＣＭＰ法を用いた研磨によって、バリアメタル層４１と
、側壁保護膜３１と、絶縁膜２３を除去する。この際、めっき時の導通用に使用した溝３
５と、溝３５上に成長したＣｕ膜も同時に除去される。溝３５上のＣｕ膜は、シリコン基
板１の全体の面積に比べて少ないので、短時間で簡単に研磨によって除去される。
【００４８】
続いて、図１Ｌに示す断面構造を得るまでの工程について説明する。
まず、ホール２６の表面のＣｕ膜４７の酸化防止と、Ｃｕ膜４７の拡散防止のために保
護膜６０を形成する。保護膜６０は、例えば、ＣＶＤ法によって形成したＳｉＣ又はＳｉ
Ｎとする。保護膜６０の厚さは、例えば、３０ｎｍ〜５０ｎｍになる。
【００４９】
次に、シリコン基板１の上方に、ホール２６及びコンタクトビア１５に接続する配線層
を形成する。保護膜６０を覆うように、層間絶縁膜６１を形成する。層間絶縁膜６１は、
例えば、プラズマＣＶＤ法により成膜したＳＩＯＣが用いられる。層間絶縁膜６１の厚さ
は、１２０ｎｍ〜２５０ｎｍとする。
【００５０】
続いて、レジスト膜又はハードマスクを使用して層間絶縁膜６１をドライエッチングし
、配線溝６８Ａ，６８Ｂを形成する。配線溝５８Ａ，５８Ｂには、バリアメタル層６９と
、不図示のシード層とが順番にスパッタ法によって形成される。さらに、めっき法によっ
て配線溝６８Ａ，６８Ｂ中にＣｕ膜７１が埋め込まれる。余分なＣｕ膜７１及びバリアメ
タル層６９は、ＣＭＰ法によって除去される。これによって、層間絶縁膜６１に、配線７
２Ａ，７２Ｂが埋め込まれた第１の配線層７３が形成される。配線７２Ａは、ホール２６
内のＣｕ膜４７と電気的に接続される。配線７２Ｂは、導電性プラグ１６を介してトラン
ジスタＴ１，Ｔ２に電気的に接続される。以降は、同様の処理を繰り返して、必要な層数
の多層配線層８０を形成する。
【００５１】
次に、図１Ｍを参照して、シリコン基板１の裏面（他方の面）側の処理について説明す
る。
最初に、シリコン基板１上に形成した多層配線層８０の表面をポリイミド膜などの保護
膜８１で覆う。さらに、接着剤８２を用いてサポート基板(ガラスキャリア)８３に保護膜
８１を接着する。これによって、シリコン基板１は、表面をフェイスダウンさせた状態で
サポート基板８３に固定される。この後、シリコン基板１を裏面側からホール２６内のＣ
ｕ膜４７が露出する直前まで研削し、薄化する。
【００５２】
続いて、図１Ｎに示す断面構造を得るまでの工程について説明する。
例えば、異方性ドライエッチングによって、シリコン基板１の裏面をエッチングし、ホ
ール２６の底部に形成されていたＣｕ膜４７の頭部(Ｃｕポスト)４７Ａを露出させる。Ｃ
ｕポスト４７Ａの露出長さは、例えば５μｍ〜１０μｍにする。このときのエッチングガ
スには、例えばＳＦ６、Ｃ４Ｆ８を使用する。
【００５３】
次に、シリコン基板１の裏面を保護するために、絶縁膜８４を例えばＣＶＤ法によって
形成する。絶縁膜８４には、例えば、ＳｉＣＯＨなどからなるポーラスシリカ系膜が用い
られ、その厚さは１０μｍ〜１５μｍとする。ここで、絶縁膜８４は、ホール２６内に充填した側壁保護膜３１と同じ膜であることが望ましい。
【００５４】
さらに、図１Ｏに示す断面構造を得るまでの工程について説明する。
異方性エッチバックによって、絶縁膜８４をエッチングする。エッチングは、絶縁膜８
４に対するＣｕ膜４７のエッチング選択比が高い条件で行うと良い。エッチング時間の調
整によって、Ｃｕポスト４７Ａの頭部(頂点)のみＣｕを露出させることや、Ｃｕポスト４
７Ａの頭部(頂点)及び側壁のＣｕを露出することができる。Ｃｕポスト４７Ａの側部の側
壁保護膜３１は、残ったままでも良い。これによって、貫通電極８５が形成される。
【００５５】
次に、半導体チップをダイシングして実装するまでの工程について説明する。
まず、図１Ｐに示す断面構造を得るまでの工程について説明する。シリコン基板１の裏
面上にレジスト膜９０を塗布によって形成する。さらに、レジスト膜９０を露光及び現像
して複数の貫通電極８５のそれぞれの上に開口部９０Ａを形成する。続いて、電解めっき
法によって開口部９０Ａ内に、例えばＮｉ/Ａｕなどの導電性材料を成長させ、バンプ９
１を形成する。バンプ９１を形成した後は、レジスト膜９０をアッシング等によって除去
する。
【００５６】
この後、図１Ｑに示すように、シリコン基板１を裏返してダイシングテープ９２に貼り
付ける。さらに、図１Ｒに示すように、シリコン基板１から接着剤８２を剥がしてサポー
ト基板８３を取り除く。さらに、シリコン基板１から保護膜８１を除去する。この後、図
１Ｓに示すように、シリコン基板１をダイシングによって個片化して半導体装置９５を複
数形成する。半導体装置９５は、半導体素子、多層配線層８０、及び複数の貫通電極８５
を含んで構成されている。
【００５７】
ここで、半導体装置９５は、貫通電極８５及びバンプ９１を利用して３次元実装するこ
とができる。例えば、図１Ｔに示すように、半導体装置９５は、他の半導体装置１０１の
上に実装される。他の半導体装置１０１は、半導体回路が形成された配線層１０２と、配
線層１０２に電気的に接続された貫通電極８５Ａを有し、貫通電極８５Ａにはバンプ９１
Ａが形成されている。貫通電極８５Ａ及びバンプ９１Ａの形成方法は、半導体装置９５の
貫通電極８５及びバンプ９１と同様である。
【００５８】
半導体装置９５は、不図示のマウンターなどを用いてピックアップすることでダイシン
グテープ９２から取り外される。さらに、バンプ９１が他の半導体装置１０１の貫通電極
８５Ａ上に配置されるように位置決めして載置される。この後、例えば、リフロー工程に
よってバンプ９１を溶融させ、他の半導体装置１０１の貫通電極８５Ａと半導体装置９５
の貫通電極８５を接合する。これによって、複数の半導体装置９５，１０１が貫通電極８
５，８５Ａを用いて電気的に接続された電子部品１１１が形成される。
【００５９】
以上、説明したように、この実施の形態では、シリコン基板１の上方に部分的に形成し
たシード層４２を利用し、ホール２６内にＣｕ膜４７をめっき成長させるようにしたので
、ホール２６を含む一部の領域のみにＣｕ膜４７を成長させることが可能になる。これに
よって、Ｃｕ膜４７が最表面の全面にわたって厚く成長することが防止され、Ｃｕ膜４７
が厚く形成されたときに生じるストレスに起因する剥がれや、シリコン基板１の反りを防
止できる。また、余分なＣｕ膜４７の量が少なくなるので、ＣＭＰ法による研磨時間を短
くでき、半導体装置９５の製造効率が向上する。さらに、Ｃｕ膜４７の成長に必要な電流
を低減できる。
【００６０】
絶縁膜２３，３１をエッチングして形成して溝３５を形成した後にシード層４２を形成
し、溝３５以外のシード層４２を除去するようにしたので、一部分のみにシード層４２を
簡単に形成できる。また、複数のライン状の溝３５をシリコン基板１のエッジ部分から、
各チップ領域４０内の各ホール２６に至るまで形成したので、電解めっき時に外部からの
電流を供給し易い。シリコン基板１のエッジ部分の第１の溝３５Ａを格子状に形成したの
で、電解めっき装置５１の電流供給用のピン５５とシード層４２を確実に接続できる。１
つの溝３５は、他の複数の溝３５に接続されているので、電流の供給経路を確実に確保で
き、ホール２６内へのＣｕ膜４７を確実に埋め込める。第１及び第２の溝３５Ａ、３５Ｂ
は、第３の溝３５Ｃに比べて断面積が大きいので、シード層４２を介したホール２６内へ
の電流供給を安定して実現できる。
【００６１】
ここで、実施形態の変形例として、図６にレイアウトの他の例を示す。
シリコン基板１上のチップ領域４０には、ホール２６がチップ領域４０の両側部と中央
のそれぞれに２列ずつ平行に配列されている。これに伴って、第３の溝３５Ｃは、チップ
領域４０の両側部と中央のそれぞれに２本ずつ形成されている。各第３の溝３５Ｃは、チ
ップ領域４０の周囲に形成された第２の溝３５Ｂに接続されている。これら溝３５Ｃのサ
イズの下限値は、断面積がめっき工程時の電流損失を無視するのに十分になる大きさであ
る。また、溝３５Ｃのサイズの上限値は、全面にめっきする場合に比べて電流効率的が改
善されるような値である。
【００６２】
ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を
読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条
件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は
本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の
精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すこと
ができる。
【００６３】
以下に、前記の実施の形態の特徴を付記する。
（付記１）  基板にホールを形成する工程と、前記基板の上方に形成した絶縁膜に、前記
ホールから前記基板の周辺部分に至る溝を複数形成する工程と、前記ホールの内壁及び前
記溝を覆う導電性のシード層を前記絶縁膜上に形成する工程と、前記ホール内及び前記溝
内以外の前記シード層を研磨によって除去する工程と、前記基板の周辺部分の前記溝に形
成した前記シード層から、前記ホール内の前記シード層に通電し、前記ホール内に導電膜
を成長させる工程と、前記基板を薄化して前記ビアホールの底部の前記導電膜を露出させ
る工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２）  半導体回路が形成されるチップ領域内において、前記溝を前記ホールの直径
より幅広に形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）  前記基板のエッジ部分には、前記溝が前記エッジの全周にわたって格子状に
形成することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）  前記基板上のスクライブライン領域に前記溝を形成する付記２又は付記３に
記載の半導体装置の製造方法。
（付記５）  前記チップ領域内の前記溝の断面積は、前記チップ領域の外側の前記溝の断
面積以下であることを特徴とする付記２乃至付記４のいずれか一項に記載の半導体装置の
製造方法。
（付記６）
１つの前記溝を少なくとも２箇所で他の前記溝に接続させることを特徴とする付記１乃
至付記５のいずれか一項に記載の半導体装置の製造方法。
【符号の説明】
【００６４】
１  シリコン基板
２３  絶縁膜
２６  ホール
３５  溝
３５Ａ  第１の溝
３５Ｂ  第２の溝
３５Ｃ  第３の溝
４０  チップ領域
４２  シード層
４７  Ｃｕ膜（導電膜）
９５  半導体装置
【図１Ａ】
0005842578.tif 000002
【図１Ｂ】
0005842578.tif 000003
【図１Ｃ】
0005842578.tif 000004
【図１Ｄ】
0005842578.tif 000005
【図１Ｅ】
0005842578.tif 000006
【図１Ｆ】
0005842578.tif 000007
【図１Ｇ】
0005842578.tif 000008
【図１Ｈ】
0005842578.tif 000009
【図１Ｉ】
0005842578.tif 000010
【図１Ｊ】
0005842578.tif 000011
【図１Ｋ】
0005842578.tif 000012
【図１Ｌ】
0005842578.tif 000013
【図１Ｍ】
0005842578.tif 000014
【図１Ｎ】
0005842578.tif 000015
【図１Ｏ】
0005842578.tif 000016
【図１Ｐ】
0005842578.tif 000017
【図１Ｑ】
0005842578.tif 000018
【図１Ｒ】
0005842578.tif 000019
【図１Ｓ】
0005842578.tif 000020
【図１Ｔ】
0005842578.tif 000021
【図２】
0005842578.tif 000022
【図３】
0005842578.tif 000023
【図４Ａ】
0005842578.tif 000024
【図４Ｂ】
0005842578.tif 000025
【図５Ａ】
0005842578.tif 000026
【図５Ｂ】
0005842578.tif 000027
【図６】
0005842578.tif 000028