(57)【特許請求の範囲】
【請求項１】
集積回路内における実現のためのマルチフィンガデバイスであって、
アクティブのままであるように構成された第１のフィンガと、
前記第１のフィンガがアクティブであるのと同時に最初は非活性化されている第２のフィンガと、
前記マルチフィンガデバイスについての劣化測定値が劣化しきい値を満たすことの決定に応答して、前記マルチフィンガデバイスの前記第２のフィンガを選択的に活性化するように構成されたフィンガ活性化回路と、
前記第２のフィンガに結合されたスイッチとを備え、
前記スイッチは、前記第２のフィンガのゲートを、前記第１のフィンガのゲートにも結合されるデータ信号に選択的に結合して、前記第２のフィンガを活性化し、
前記第２のフィンガのゲートは、アクティブでない場合には、前記集積回路の電源電位に結合され、
前記劣化測定値は、前記第１のフィンガがアクティブである時間量、前記マルチフィンガデバイスの測定されたドレイン飽和電流、および前記マルチフィンガデバイスの測定されたしきい値電圧からなる群から選択された劣化指標を用いて定式化され、
前記フィンガ活性化回路は、
前記劣化しきい値を検出したことに応答して、前記スイッチに制御信号を提供するように構成された制御回路と、
前記マルチフィンガデバイスの前記第１のフィンガがアクティブであるクロックサイクル数のカウントを判定することによって、前記劣化しきい値を検出するように構成されたモニタ回路とをさらに含み、
前記モニタ回路は、前記カウントを前記劣化しきい値と比較し、前記カウントが前記劣化しきい値以上であることに応答して、前記第２のフィンガを活性化するように前記制御回路に指示するように構成される、マルチフィンガデバイス。
【請求項２】
前記モニタ回路は、そのフィールドにおける前記マルチフィンガデバイスの前記劣化指標を測定することによって前記劣化しきい値を検出し、前記劣化指標を前記劣化しきい値と比較し、前記劣化指標が前記劣化しきい値を満たすと決定したことに応答して、前記第２のフィンガを活性化するように前記制御回路に指示するように構成される、請求項１に記載のマルチフィンガデバイス。
【請求項３】
前記劣化指標は、前記マルチフィンガデバイスのしきい値電圧であり、
前記劣化しきい値は、前記しきい値電圧の基準レベルよりも大きいしきい値電圧のレベルを規定する、請求項２に記載のマルチフィンガデバイス。
【請求項４】
前記劣化指標は、前記マルチフィンガデバイスのドレイン飽和電流であり、
前記劣化しきい値は、前記ドレイン飽和電流の基準レベルよりも小さいドレイン飽和電流のレベルを規定する、請求項２に記載のマルチフィンガデバイス。
【請求項５】
集積回路（ＩＣ）内のマルチフィンガデバイスの性能をキャリブレーションする方法であって、
前記ＩＣ内の前記マルチフィンガデバイスについての劣化測定値を決定するステップを含み、
前記マルチフィンガデバイスの第１のフィンガはアクティブであり、前記マルチフィンガデバイスの第２のフィンガは最初は非活性であり、
前記劣化測定値は、前記第１のフィンガがアクティブである時間量、前記マルチフィンガデバイスの測定されたドレイン飽和電流、および前記マルチフィンガデバイスの測定されたしきい値電圧からなる群から選択された劣化指標を用いて定式化され、
前記方法は、
前記劣化測定値が前記第１のフィンガがアクティブである時間量を含む場合は、所定の時間量であるように前記劣化しきい値を選択するステップと、
前記集積回路内に実現されるカウンタにおいてカウントされたクロックサイクル数に従って、前記第１のフィンガがアクティブである前記時間量を決定するステップと、
前記劣化測定値を前記劣化しきい値と比較するステップとを含み、
前記クロックサイクル数は、前記劣化しきい値の前記所定の時間量を表わすクロックサイクル数しきい値と比較され、前記方法は、さらに、
前記劣化測定値が前記劣化しきい値を満たすことの決定に応答して、前記第２のフィンガのゲートを、前記第１のフィンガのゲートにも結合されるデータ信号に結合することによって、前記マルチフィンガデバイスの前記第２のフィンガを活性化するステップを含み、
前記第２のフィンガのゲートは、アクティブでない場合には、前記集積回路の電源電位に結合される、方法。
【請求項６】
前記劣化測定値が前記マルチフィンガデバイスの前記しきい値電圧を含む場合は、前記しきい値電圧の基準レベルよりも大きい前記マルチフィンガデバイスのしきい値電圧レベルを含むように、前記劣化測定値を選択するステップをさらに備える、請求項５に記載に方法。
【請求項７】
前記劣化測定値が前記マルチフィンガデバイスの前記ドレイン飽和電流を含む場合は、前記ドレイン飽和電流の基準レベルよりも小さい前記マルチフィンガデバイスのドレイン飽和電流のレベルを含むように前記劣化測定値を選択するステップをさらに備える、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本明細書に開示される１つ以上の実施形態は、集積回路（ＩＣ）に関する。より特定的には、１つ以上の実施形態は、ＩＣ内のマルチフィンガを含む装置のキャリブレーション性能に関する。
【背景技術】
【０００２】
背景
信頼性のある回路を設計することは、特に、積極的に縮小された相補型金属酸化物半導体（ＣＭＯＳ）技術においては、非常に複雑となっている。たとえば、小型デバイスを製造することが可能な現代のＩＣ製造プロセスは、長期にわたる負バイアスストレスの間に、Ｐ型金属酸化物半導体（ＣＭＯＳ）デバイスにおけるインターフェーストラップの可能性を増加する。インターフェーストラップは、負電圧が長期間にわたってＰＭＯＳデバイスのゲートに印加されると生成される。インターフェーストラップは、ホールすなわち正電荷がとどまるＳｉ酸化物／Ｓｉ結晶格子境界付近に配置され、それによって、ＰＭＯＳデバイスのしきい値電圧のシフトを生じる。ホールトラッピングは、インターフェース状態とともに固定電荷を生成する。その双方は正電荷であり、しきい値電圧の負のシフトをもたらす。この現象は、ＰＭＯＳ負バイアス温度不安定性（Negative Bias Temperature Instability：ＮＢＴＩ）と称される。ＮＢＴＩは、Ｎ型金属酸化物半導体（ＮＭＯＳ）デバイスよりもＰＭＯＳデバイスにより多くの影響を与える。しかしながら、正のＢＴＩ（ＰＢＴＩ）と称される現象は、ＮＭＯＳデバイスに影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
現代のＩＣ設計におけるデバイスサイズおよび電圧マージンの低減の傾向に照らして、ＮＢＴＩおよび／またはＰＢＴＩに関するＢＴＩのような現象は、ＣＭＯＳデバイスの寿命を制限する重要なファクタとなり得る。ホットキャリア注入（hot-carrier injection：ＨＣＩ）のような他の現象は、ＢＩＴと結合して、ＣＭＯＳデバイスの寿命を大きく低減し得る。示された現象のために、回路設計者は、デバイスの寿命にわたって生じる劣化を補うために、デバイスを過剰設計（オーバーデザイン）しなくてはならない。回路設計者は、たとえば、回路仕様によって必要とされる動作特性とは違うまたはそれ以上の動作特性を有するデバイスをＩＣ内に生成する。
【０００４】
デバイスが過剰設計されると、電力使用量、面積使用量、性能などのようなデバイスの動作特性は、回路仕様において特定されるような装置の確立された目標特性から著しく変化し得る。結果として、もし不適当でなければ、デバイスは、デバイスの意図された目的に対して最適化には満たなく、特に現代のＩＣ内にある多くのデバイスにわたって適用される場合に、過剰設計は回路設計に対するコストも追加し得る。
【課題を解決するための手段】
【０００５】
要約
本明細書に開示される１つ以上の実施形態は集積回路（ＩＣ）に関し、より特定的には、ＩＣ内に複数のフィンガーを含むデバイスの性能のキャリブレーションに関する。
【０００６】
集積回路内における実現のためのマルチフィンガデバイスの実施形態は、アクティブのままであるように構成された第１のフィンガと、第１のフィンガがアクティブであるのと同時に最初は非活性化される第２のフィンガと、マルチフィンガデバイスについての劣化測定値が劣化しきい値を満たすことの決定に応答して、マルチフィンガデバイスの第２のフィンガを選択的に活性化するように構成されたフィンガ活性化回路とを備える。
【０００７】
いくつかの実施形態においては、マルチフィンガデバイスは、第２のフィンガに結合されたスイッチをさらに備え、スイッチは、第２のフィンガのゲートを第１のフィンガのゲートにも結合されるデータ信号に選択的に結合する。
【０００８】
いくつかの実施形態においては、フィンガ活性化回路は、劣化しきい値を検出したことに応答して、スイッチに制御信号を提供するように構成された制御回路を含む。
【０００９】
いくつかの実施形態においては、フィンガ活性化回路は、マルチフィンガデバイスの第１のフィンガがアクティブである時間量を決定することによって、劣化しきい値を検出するように構成されたモニタ回路をさらに含む。
【００１０】
いくつかの実施形態においては、モニタ回路は、マルチフィンガデバイスの第１のフィンガがアクティブであるクロックサイクル数のカウントを劣化しきい値と比較し、カウントが劣化しきい値以上であることに応答して、第２のフィンガを活性化するように制御回路に指示するように構成される。
【００１１】
いくつかの実施形態においては、フィンガ活性化回路は、そのフィールドにおけるマルチフィンガデバイスの動作パラメータを測定することによって劣化しきい値を検出し、動作パラメータを劣化しきい値と比較し、動作パラメータが劣化しきい値を満たすとの決定に応答して、第２のフィンガを活性化するように制御回路に指示するように構成されたモニタ回路をさらに含む。
【００１２】
いくつかの実施形態においては、動作パラメータはマルチフィンガデバイスのしきい値電圧であり、劣化しきい値はしきい値電圧の基準レベルよりも大きいしきい値電圧のレベルを規定する。
【００１３】
いくつかの実施形態においては、動作パラメータはマルチフィンガデバイスのドレイン飽和電流であり、劣化しきい値はドレイン飽和電流の基準レベルよりも小さいドレイン飽和電流のレベルを規定する。
【００１４】
いくつかの実施形態においては、第２のフィンガのゲートは、アクティブでない場合には、集積回路の電源電位に結合される。
【００１５】
ＩＣ内のマルチフィンガデバイスの性能をキャリブレーションする方法は、ＩＣ内のマルチフィンガデバイスについての劣化測定値を決定するステップと、劣化測定値を劣化しきい値と比較するステップとを含む。劣化測定値が劣化しきい値を満たすことの決定に応答して、マルチフィンガデバイスのフィンガが活性化され得る。
【００１６】
いくつかの実施形態においては、方法は、マルチフィンガデバイスがアクティブである時間量を含むように劣化測定値を選択するステップと、所定の時間量であるように劣化しきい値を選択するステップとをさらに含む。
【００１７】
いくつかの実施形態においては、方法は、集積回路内に実現されるカウンタにおいてカウントされたクロックサイクル数に従って、マルチフィンガデバイスがアクティブである時間量を決定するステップをさらに含む。クロックサイクル数は、劣化しきい値の所定時間量を表わすクロックサイクル数しきい値と比較される。
【００１８】
いくつかの実施形態においては、方法は、マルチフィンガデバイスのしきい値電圧を含むように劣化測定値を選択するステップと、しきい値電圧の基準レベルよりも大きいマルチフィンガデバイスのしきい値電圧レベルであるように、劣化測定値を選択するステップとをさらに含む。
【００１９】
いくつかの実施形態においては、方法は、マルチフィンガデバイスのドレイン飽和電流を含むように劣化測定値を選択するステップと、ドレイン飽和電流の基準レベルよりも小さいマルチフィンガデバイスのドレイン飽和電流のレベルを含むように劣化測定値を選択するステップとをさらに含む。
【００２０】
いくつかの実施形態においては、マルチフィンガデバイスは、マルチフィンガデバイスの任意の追加的なフィンガの活性化の前にアクティブである一次フィンガを備える。
【００２１】
いくつかの実施形態においては、前記マルチフィンガデバイスのフィンガを活性化するステップは、マルチフィンガデバイスの複数のフィンガを活性化するステップをさらに含む。
【００２２】
集積回路内における実現のために構成されるシステムの実施形態は、アクティブのままであるように構成された第１のフィンガと、第１のフィンガがアクティブであるのと同時に非活性化であるように最初は構成される第２のフィンガと、第２のフィンガのゲートに結合されたスイッチとを含むマルチフィンガデバイスを備える。スイッチは、第２のフィンガのゲートを第１のフィンガのゲートにも結合される信号に結合することによって第２のフィンガを活性化するとともに、第２のフィンガのゲートを信号から切り離すことによって第２のフィンガを非活性化するように構成される。システムは、デバイスにおける劣化の最小量を検出することに応答して第２のフィンガを活性化するようにスイッチに指示するように構成されるフィンガ活性化回路をさらに備える。
【００２３】
いくつかの実施形態においては、スイッチは、アクティブでないときに、第２のフィンガのゲートを、集積回路の電源電圧に結合し得る。
【００２４】
いくつかの実施形態においては、フィンガ活性化回路は、スイッチに結合された制御回路を備える。制御回路は、スイッチに制御信号を提供するように構成される。フィンガ活性化回路は、デバイスにおける最小劣化を検出し、それに応答して制御回路に信号を提供するように構成されたモニタ回路をさらに備える。
【００２５】
他の実施形態は、集積回路内における実現のために構成されるマルチフィンガデバイスを含み得る。マルチフィンガデバイスは、アクティブのままであるように構成された第１のフィンガと、第１のフィンガがアクティブであるのと同時に最初は非活性化される第２のフィンガとを備え得る。第２のフィンガは、集積回路の動作中に活性化するように構成され得る。
【００２６】
いくつかの実施形態においては、マルチフィンガデバイスは、マルチフィンガデバイスにおける最小劣化を検出したことに応答して、マルチフィンガデバイスの第２のフィンガを選択的に活性化するように構成されたフィンガ活性化回路をさらに備える。第２のフィンガは、最初は非活性化されており、マルチフィンガデバイスの最小劣化の検出に応答して活性化される。
【００２７】
いくつかの実施形態においては、マルチフィンガデバイスは、第２のフィンガに結合されたスイッチをさらに備え、スイッチは第２のフィンガのゲートを、第１のフィンガのゲートにも結合されるデータ信号に選択的に結合する。
【００２８】
いくつかの実施形態においては、フィンガ活性化回路は、最小劣化の検出に応答してスイッチに制御信号を提供するように構成された制御回路をさらに含み得る。
【００２９】
いくつかの実施形態においては、フィンガ活性化回路は、マルチフィンガデバイスの第１のフィンガがアクティブである時間量を決定することによって、最小劣化を検出するように構成されたモニタ回路をさらに含み得る。
【００３０】
いくつかの実施形態においては、モニタ回路は、マルチフィンガデバイスの第１のフィンガがアクティブであるクロックサイクル数のカウントを劣化しきい値と比較し、そのカウントが劣化しきい値以上であることに応答して、第２のフィンガを活性化するように制御回路に指示するように構成され得る。
【００３１】
いくつかの実施形態においては、フィンガ活性化回路は、フィールド内のマルチフィンガデバイスの動作パラメータを測定することによって最小劣化を検出し、その動作パラメータを劣化しきい値と比較し、動作パラメータが劣化しきい値を満たすことに応答して、第２のフィンガを活性化するように制御回路に指示するように構成されたモニタ回路をさらに含み得る。
【００３２】
いくつかの実施形態においては、動作パラメータは、マルチフィンガデバイスのしきい値電圧であり得、劣化しきい値は、しきい値電圧の基準レベルより大きいしきい値のレベルを規定する。
【００３３】
いくつかの実施形態においては、動作パラメータは、マルチフィンガデバイスのドレイン飽和電流であり得、劣化しきい値は、ドレイン飽和電流の基準レベルよりも低いドレイン飽和電流のレベルを規定する。
【００３４】
いくつかの実施形態においては、第２のフィンガのゲートは、アクティブでないときに、集積回路の電源電位に結合され得る。
【図面の簡単な説明】
【００３５】
【図１】本明細書に開示された実施形態に従うマルチフィンガデバイスをキャリブレーションするためのシステムを説明する第１のブロック図である。
【図２】本明細書に開示された他の実施形態に従う図１のシステムを説明する第２のブロック図である。
【図３】本明細書に開示された他の実施形態に従う図１のシステムを説明する第３のブロック図である。
【図４】本明細書に開示された他の実施形態に従うマルチフィンガデバイスのキャリブレーションを説明する第１のグラフである。
【図５】本明細書に開示された他の実施形態に従うマルチフィンガデバイスのキャリブレーションを説明する第２のグラフである。
【図６】本明細書に開示された他の実施形態に従うＩＣ内のデバイスのためのキャリブレーションデータを収集する方法を説明する第１のフローチャートである。
【図７】本明細書に開示された他の実施形態に従うマルチフィンガシステムをキャリブレーションする方法を説明する第２のフローチャートである。
【発明を実施するための形態】
【００３６】
図面の詳細な説明
本明細書は、新規とみなされる１つ以上の実施形態の特徴を規定する請求項で結論付けられるが、１つ以上の実施形態は、図面に関連した本説明の考慮からさらに理解されると信じられる。要求に応じて、１つ以上の詳細な実施形態が本明細書内に開示される。しかしながら、１つ以上の実施形態は単なる例示に過ぎないことが理解されるべきである。したがって、本明細書において開示される具体的な構造的および機能的な詳細は、限定として解釈されるべきではなく、単に請求項についての基礎として、そして仮想的な任意の適当な詳細構造において１つ以上の実施形態をさまざまに採用することを当業者に教示するための代表的な基礎として理解されるべきである。さらに、本明細書において用いられる用語および語句は、限定することを意図したものではなく、むしろ、本明細書において開示される１つ以上の実施形態の理解可能な説明を提供することを意図したものである。
【００３７】
本明細書に開示された１つ以上の実施形態は、集積回路（ＩＣ）に関し、より特定的には、ＩＣ内に複数のフィンガを含むデバイスのキャリブレーション性能に関する。マルチフィンガデバイスは、時間の経過とともに、デバイスのフィンガの１つ以上を選択的に活性化するように制御することができる。マルチフィンガデバイスにおいて以前に活性化されていないフィンガの活性化は、時間とともに、たとえばマルチフィンガデバイスの寿命とともに生じる、デバイスの劣化の影響を弱める。
【００３８】
たとえば、マルチフィンガデバイスが、第１の量劣化する場合、１つ以上の非活性のフィンガが活性化され、それによって、劣化前の動作状態へまたはその近くにマルチフィンガデバイスを復元する。時間とともに、マルチフィンガデバイスが、たとえば第２の量だけ継続して劣化すると、１つ以上の他の非活性フィンガが活性化され得る。時間とともにマルチフィンガデバイスの追加のフィンガを活性化することによって、回路設計の内容においてマルチフィンガデバイスが過剰設計されなくてはならない量が低減され得る。その結果、デバイスは、意図された機能により適するようになる。
【００３９】
本明細書に開示される１つ以上の実施形態は、ＩＣ内の１つ以上のデバイスに適用され得る。たとえば、回路設計の１つ以上の実施形態は、デバイスが実現されるべきＩＣ内における回路設計の機能に非常に重要なもの、または必須なものとして選択され得る。たとえば、非常に重要なデバイスは、電流モードロジックバッファ内に実現される、またはその一部として実現されるものであり得る。いずれに場合においても、回路設計において非常に重要な、または必須のものとして認識されるそれらのデバイスは、時間にわたるデバイスの劣化を制御するようにキャリブレーションされ得る。
【００４０】
図１は、本明細書内に開示される実施形態に従う、マルチフィンガデバイスをキャリブレーションするためのシステム１００を説明する第１のブロック図である。示されるように、システム１００は、マルチフィンガデバイス１０５と、複数のスイッチ１１０，１１５，１２０と、フィンガ活性化回路１２５とを含み得る。実施形態においては、マルチフィンガデバイス１０５は、マルチフィンガトランジスタであり得る。
【００４１】
マルチフィンガデバイス１０５は、複数のフィンガを含むことによって特徴付けられる。一般的に、用語「フィンガ」は、特定の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に包含される多くのゲートまたはゲート領域を称する。示されるように、マルチフィンガデバイス１０５は、複数のゲート領域１４０Ａ〜１４０Ｄと、複数のソース領域１３０Ａ〜１３０Ｃと、複数のドレイン領域１３５Ａ〜１３５Ｂとを含む。例示の目的のために、周囲のウェルおよび基板領域は図示されていない。
【００４２】
ソース領域１３０Ａ〜１３０Ｃの各々は、図１においてソース回路ノードとして示される回路（図示せず）のノードに並列に結合され得る。ソース領域１３０Ａ〜１３０Ｃは、ソース領域１３０Ａ〜１３０Ｃのうちの各々１つにある１つ以上の接点（図示せず）に結合する金属配線を介して、ソース回路ノードに結合し得る。同様に、ドレイン領域１３５Ａ〜１３５Ｂは、ドレイン回路ノードとして示される回路のノードに並列に結合される。ドレイン領域１３５Ａ〜１３５Ｂは、ドレイン領域１３５Ａ〜１３５Ｂのうちの各々１つにある１つ以上の接点（図示せず）に結合する金属配線を介して、ドレイン回路ノードに結合し得る。
【００４３】
例示の目的のために、マルチフィンガデバイス１０５は、４つのフィンガを含む。マルチフィンガデバイス１０５のフィンガは、参照のために連続的に１〜４とナンバリングされる。フィンガ１は、ゲート領域１４０Ａと、ソース１３０Ａと、ドレイン１３５Ａとを含み得る。フィンガ２は、ゲート１４０Ｂと、ドレイン１３５Ａと、ソース１３０Ｂとを含み得る。フィンガ３は、ゲート１４０Ｃと、ソース１３０Ｂと、ドレイン１３５Ｂとを含み得る。フィンガ４は、ゲート１４０Ｄと、ソース１３０Ｂと、ドレイン１３５Ｃとを含み得る。
【００４４】
フィンガ１は、フィンガ１がゲート回路ノードに結合されたままなので、一次フィンガと称される。図１に示される例においては、フィンガ１のゲート領域１４０Ａをゲート回路ノードに選択的に結合するためにスイッチは用いられない。しかしながら、スイッチの排除は、例示の目的のためであることが理解されるべきである。一実施形態においては、ゲート領域１４０Ａをゲート回路に選択的に結合するための追加のスイッチが、ゲート領域１４０Ｂ〜１４０Ｄに関して記載されているのと同様に含まれてもよい。
【００４５】
フィンガ２〜４の各々は、フィンガ１が初期にアクティブである間に各々が初期に非活性化されているので、二次フィンガと称される。フィンガ２〜４の各々は、スイッチ１１０〜１２０を通して、それぞれ選択的に活性化され得る。スイッチ１１０〜１２０の各々は、単一のトランジスタスイッチから、複数の要素および／またはトランジスタを含むより複雑なスイッチに至るまでの範囲の、さまざまな異なった任意のスイッチング回路として実現することができる。
【００４６】
フィンガ活性化回路１２５は、制御信号１４５を介してスイッチ１１０〜１２０の開閉を独立して制御し、それによってフィンガ２〜４の各々を活性化または非活性化することができる。フィンガ２〜４を活性化するための特定の条件が、本明細書内により詳細に記載される。初期においては、マルチフィンガデバイス１０５は、スイッチ１１０〜１２０の各々が開放された状態の動作を開始する。したがって、フィンガ１はアクティブであり、一方フィンガ２〜４は非活性化されている。この状態においては、フィンガ１、たとえばゲート領域１４０Ａは、ゲート回路ノードに結合されるが、ゲート１４０Ｂ〜１４０Ｄはゲート回路ノードに結合されていない。
【００４７】
本明細書において、同じ参照符号が、端子、信号線、配線、およびそれらの対応する信号を称するために用いられる。この点において、用語「信号」、「配線」、「接続」、「端子」および「ピン」は、本明細書内でときどき相互変換可能に用いられ得る。また、用語「信号」、「配線」などは、１つ以上の信号、たとえば単一の配線を通じた単一ビットの搬送、または複数の並列配線を通じた複数の並列ビットの搬送を表わし得ることが理解されるべきである。さらに、各配線または信号は、場合によっては、信号または配線によって接続される２つ以上の要素間の双方向通信を表わし得る。
【００４８】
スイッチ１１０〜１２０は、ゲート領域１４０Ｂ〜１４０Ｄのそれぞれが、ゲート回路または接地に結合されていない開放状態であるものとして示されている。一実施形態においては、フィンガが非活性化されているときは、そのフィンガのゲートはＩＣの電源電圧に結合され得る。この例においては、マルチフィンガデバイス１０５は、Ｎ型金属酸化物半導体（ＮＭＯＳ）デバイスであるので、対応するスイッチが開のときには、非活性の各フィンガのゲート領域は接地、たとえばＩＣの低いまたは最も低い電源電圧に結合され得る。マルチフィンガデバイス１０５が、Ｐ型金属酸化物半導体（ＰＭＯＳ）デバイスとして示される場合には、非活性の各フィンガのゲート領域は、対応するスイッチが開のときには、ＩＣの高い電源電圧に結合されることが理解されるべきである。
【００４９】
時間の経過とともに、マルチフィンガデバイス１０５が劣化に悩まされるにつれて、１つ以上またはすべてのフィンガ２〜４が活性化され得る。マルチフィンガデバイス１０５において十分な量の劣化が生じたことの決定に応答して、フィンガ活性化回路１２５は、１つ以上またはすべてのマルチフィンガデバイス１０５を活性化し得る。たとえば、初期において、時刻Ｔ１では、フィンガ１のみがアクティブであり、ゲート領域１４０がゲート回路ノードに結合される。ＩＣおよびデバイス１０５の動作の開始時、たとえば時刻Ｔ１においては、劣化は生じていない。
【００５０】
時刻Ｔ２において、フィンガ活性化回路１２５は、マルチフィンガデバイス１０５が劣化しているか、たとえば、第１の最小量の劣化となっているかを判定し得る。マルチフィンガデバイス１０５が第１の最小量の劣化となっているとの判定に応答して、フィンガ活性化回路１２５は、制御信号１４５を通して、スイッチ１１０を閉成するように指示する。時刻Ｔ２においてスイッチ１１０が閉成されると、ゲート領域１４０Ｂがゲート回路ノードに結合され、フィンガ２が活性化される。時刻Ｔ２において、スイッチ１１０はゲート領域１４０Ｂを接地から切り離すことも理解されるべきである。フィンガ１，２の双方がアクティブになることによって、マルチフィンガデバイス１０５の第１の最小量の劣化は克服され得る。たとえば、マルチフィンガデバイス１０５の劣化指標、たとえば、劣化測定値を決定するために用いられる任意の指標が、時刻Ｔ１において存在していたその指標についての基準レベルまたはその付近、たとえば劣化が生じる前に戻される。
【００５１】
時刻Ｔ３において、フィンガ活性化回路１２５は、マルチフィンガデバイス１０５がさらなる劣化、たとえば第２の最小量の劣化となっていることを判定し得る。マルチフィンガデバイス１０５が第２の最小量の劣化となっていることの判定に応答して、フィンガ活性化回路１２５は、制御信号１４５を通して、スイッチ１１５を閉成するように指示する。時刻Ｔ３においてスイッチ１１５が閉成されると、ゲート領域１４０Ｃがゲート回路ノードに結合され、フィンガ３が活性化される。たとえば、時刻Ｔ３において、スイッチ１１５は、さらにゲート領域１４０Ｃを接地から切り離す。フィンガ１~３がアクティブになると、時刻Ｔ２後にマルチフィンガデバイス１０５に生じた劣化、たとえば第２の最小量の劣化が克服され得る。再び、マルチフィンガデバイス１０５の劣化指標は、時刻Ｔ１において存在していたその指標についての基準レベルまたはその付近に戻され得る。
【００５２】
時刻Ｔ４において、フィンガ活性化回路１２５は、マルチフィンガデバイス１０５が、またさらなる劣化、たとえば第３の最小量の劣化となっているかを判定し得る。マルチフィンガデバイス１０５が第３の最小量の劣化となっていることの判定に応答して、フィンガ活性化回路１２５は、制御信号１４５を通して、スイッチ１２０を閉成するように指示し得る。時刻Ｔ４においてスイッチ１２０が閉成すると、ゲート領域１４０Ｄがゲート回路ノードに結合され、フィンガ４が活性化される。たとえば、時刻Ｔ４において、スイッチ１２０は、さらにゲート領域１４０Ｄを接地から切り離す。フィンガ１~４がアクティブになると、時刻Ｔ３後にマルチフィンガデバイス１０５に生じた劣化、たとえば第３の最小量の劣化が克服され得る。
【００５３】
一実施形態においては、第１、第２および第３の劣化の最小量は等しい。他の実施形態においては、第１、第２および第３の劣化の最小量の１つ以上または全ては、異なる量であり得る。たとえば、第１、第２および第３の劣化の最小量は、プロットまたはグラフ化された場合に、互いに対して線形であってもよいし非線形であってもよい。フィンガ活性化回路１２５は、マルチフィンガデバイス１０５の寿命の間のさまざまな時間点において、同じまたは異なる劣化量を検出するように構成され得る。
【００５４】
図２は、本明細書に開示される他の実施形態に従う、図１のシステムを説明する第２のブロック図である。図２は、時間の経過が測定されるとともに、マルチフィンガデバイスの非活性フィンガがいつ活性化されるべきかを決定するために用いられる実施形態を示す。明確化および例示の容易化のために、ソース回路ノード、ドレイン回路ノード、ならびに、マルチフィンガデバイス１０５をソース回路ノードおよびドレイン回路ノードに結合する配線は示されていない。そのため、図２には、マルチフィンガデバイス１０５、スイッチ１１０〜１２０，およびフィンガ活性化回路１２５が示される。フィンガ活性化回路１２５は、制御回路２０５と、カウンタ２１０とを含む。必要なあるいは可能な範囲において、本明細書を通して、同じアイテムには類似の番号が用いられる。
【００５５】
図２は、デバイスについての劣化データが事前に収集されるとともに、デバイスが動作し実行中である場合に、いつデバイスのフィンガを活性化するかを決定するために用いられる実施形態を示す。たとえば、デバイスの１つ以上の動作パラメータが、劣化指標として選択され、デバイスの寿命にわたって観察され得る。選択された劣化指標、たとえばデバイスの動作パラメータが、時間の経過とともに基準レベルから劣化または変化する手法は、劣化測定値として用いることができる。劣化測定値は、特定の劣化指標、たとえば動作パラメータ、または複数のそのような劣化指標を称する。一実施形態においては、劣化測定値は、１つ以上の劣化指標が、劣化測定値の決定において用いられた劣化指標の各々についての基準レベルと比較して変化した量を特定し得る。
【００５６】
時間にわたって観察され得る劣化指標として用いることができるデバイスの動作パラメータの一例が、Ｉdsatとして共通的に示されるドレイン飽和電流を含み得る。デバイスの劣化が、デバイスのＩdsatの変化において測定されるものとして、デバイスの寿命にわたるＩdsatの基準レベルと比較したＩdsatの減少の形態で観測可能である。時間にわたって観測され得る劣化指標として用いることができるデバイスの動作パラメータの他の例は、Ｖtとして共通的に示されるしきい値電圧を含み得る。デバイスの劣化が、デバイスのＶtの変化において測定されるものとして、デバイスの寿命にわたるＶtの基準レベルと比較したＶtの減少の形態で観測可能である。
【００５７】
このように、１つ以上の動作パラメータが、用いられる各動作パラメータについての選択された基準レベルと比較して、動作パラメータまたは動作パラメータの収集が時間とともに変化する量を判定することによって、デバイスの劣化測定値として用いられ、または定式化するために用いられる。基準レベルは、仕様要件、デバイスの寿命の開始たとえば劣化前における動作パラメータの初期値などであり得る。
【００５８】
収集された劣化データから、選択された量としてデバイスの劣化の時間量が判定され得る。たとえば、所定量から逸脱する選択された動作パラメータについての時間量、またはその動作パラメータについての基準レベルからのパーセンテージが判定される。デバイスが基準レベルから同じ量または同じパーセンテージだけ劣化する追加の期間も識別され得る。たとえば、デバイスが、基準レベルから１０％，２０％，３０％などだけ劣化する時間が識別され得る。図２を再び参照して、カウンタ２１０が、いつ注目する期間が経過するかを判定するために用いられ、それによって、経過したと判定された時間量に関連する特定の量だけマルチフィンガデバイス１０５が劣化していることが予測される。
【００５９】
示されるように、カウンタ２１０は、既知の周波数を有する基準クロック信号２１５を受信し得る。カウンタ２１０は、クロックエッジ、クロックサイクルなどをカウントするように構成され得る。さらに、カウンタ２１０は、劣化しきい値として１つ以上の所定のカウントを記憶し得る。各劣化しきい値は、１つ以上の所与の劣化指標についての所定量だけ劣化するのにマルチフィンガデバイス１０５に必要とされる時間量を表わし得る。例示のために、マルチフィンガデバイス１０５が基準レベルから１０％劣化するのに必要な時間量に対応する各カウントを考える。たとえば、劣化指標としてＩdsatが用いられる場合、各カウントは、Ｉdsatの基準レベルから１０％だけ劣化するのに必要なマルチフィンガデバイス１０５のＩdsatについての時間量を表わす。劣化指標としてＶtが用いられる場合は、各カウントは、Ｖtの基準レベルから１０％だけ劣化するのに必要なマルチフィンガデバイス１０５のＶtについての時間量を表わす。
【００６０】
したがって、カウンタ２１０は、基準クロック信号２１５の選択されたエッジをカウントし得る。カウンタ２１０の値は、カウントと称される。カウンタ２１０は、そのカウントが、いつ各劣化しきい値に到達または超過するかを決定するとともに、制御回路２０５に信号を出力する。たとえば、カウンタ２１０は、カウンタを、劣化しきい値またはカウンタ２１０に記憶されたしきい値と比較するように構成された１つ以上の比較器を含み得る。カウントが劣化しきい値に到達したことをカウンタ２１０が判定するたびごとに、カウンタ２１０は制御回路２０５に信号を出力する。
【００６１】
各信号またはカウンタ２１０から受信した通知に応答して、制御回路２０５は、スイッチ１１０〜１２０の１つ以上を閉成し、それによって、フィンガ２〜４の１つ以上を活性化し得る。このような追加フィンガの活性化は、Ｉdsatおよび／またはＶtのような動作パラメータにおける劣化に対抗し、それによって、劣化発生前の各個別の動作パラメータの基準レベルに、またはその付近に、動作パラメータを戻す。
【００６２】
一実施形態においては、単一の劣化しきい値が記憶され得る。そのような場合においては、カウンタは、カウントが劣化しきい値に到達するたびごとにリセットされ得る。他の実施形態においては、複数の異なる劣化しきい値が記憶される。たとえば、第１、第２および第３の劣化しきい値が記憶され、その第１、第２および第３の劣化しきい値は異なる。たとえば、フィンガ２は、第１の劣化しきい値に到達した場合に活性化され得る。フィンガ３は、第２の劣化しきい値に到達した場合に活性化され得る。フィンガ４は、第３の劣化しきい値に到達した場合に活性化され得る。
【００６３】
マルチフィンガデバイス１０５の第２のフィンガをいつ活性化させるかを判定するための時間を用いる場合、マルチフィンガデバイス１０５を含むＩＣが動作する特定の環境、およびデバイス特定因子が、劣化速度に影響を与え得ることが理解されるべきである。その環境は、ストレッサとも称される１つ以上の因子によって特徴付けられ得る。一般的に、マルチフィンガデバイス１０５がアクティブ、たとえば少なくとも１つのフィンガがアクティブであり、それによって特定の環境のストレッサにさらされている時間量が、マルチフィンガデバイス１０５の寿命を判定するため、およびマルチフィンガデバイス１０５の１つ以上の動作パラメータの劣化速度を判定するために測定され得る。少なくともフィンガ１がアクティブである間、マルチフィンガデバイス１０５はアクティブであると考えられる。したがって、アクティブとするために、ゲート領域１４０Ａがゲート回路ノードに結合され、電力がＩＣとフィンガ１とに印加されるという点でＩＣは動作可能である。
【００６４】
ストレッサの例は、限定されないが、周囲温度、異なる動作状態においてマルチフィンガデバイス１０５によって費やされた時間、動作および／またはスイッチングの周波数などを含み得る。これらのストレッサの値は、環境を特徴付けるとともに、マルチフィンガデバイス１０５の劣化速度に影響を与える。たとえば、低い周囲温度を有する環境よりもより高い周囲温度を有する環境においてアクティブで動作する場合には、マルチフィンガデバイス１０５はより速く劣化する。マルチフィンガデバイス１０５が特定の動作状態、たとえば特定のバイアスを有する状態に維持される時間量は、劣化速度を増加または低下させ得る。マルチフィンガデバイス１０５が回路内における状態を切換える周波数、たとえば動作周波数は、劣化速度を増加または低下させ得る。マルチフィンガデバイス１０５の環境の一部ではあるが、マルチフィンガデバイス１０５が特定の状態に維持される時間量、および／または、マルチフィンガデバイスが状態を切換える周波数は、マルチフィンガデバイス１０５が配置される特定の回路およびアプリケーションに依存する。
【００６５】
デバイスの劣化速度を変化させ得るデバイス特定因子は、限定されないが、デバイスを製造するために用いられるプロセス技術、したがって、デバイスのサイズ（たとえばゲート長さ）、ならびに、デバイスおよび／又はＩＣの電源電圧を含み得る。
【００６６】
したがって、一実施形態においては、マルチフィンガデバイス１０５を含むＩＣが既知でありかつ概算またはモデル化することができる特定の環境の場合、たとえば劣化しきい値のようなさまざまな期間がそこから決定される劣化データは、マルチフィンガデバイス１０５あるいは、マルチフィンガデバイス１０５に実質的に類似または同一のテストデバイスを、その環境を特徴付ける同じまたは実質的に類似したストレッサにさらすことによって、取得することができる。このようにして、さまざまな劣化しきい値をより正確に決定するために用いられるデータは、そのフィールドで動作したときの、マルチフィンガデバイス１０５の「実世界」使用を反映し、かつ追跡する。
【００６７】
図３は、本明細書に開示された他の実施形態に従う図１のシステムを説明する第３のブロック図である。図３は、マルチフィンガデバイス１０５がフィールドで使用される間に、劣化測定値を決定するために用いられるマルチフィンガデバイス１０５の実際の劣化指標が測定される実施形態を示す。図２を参照して述べたように、例示の明確化および容易化のために、ソース回路ノード、ドレイン回路ノード、およびマルチフィンガデバイス１０５をソースおよびドレイン回路ノードに結合する配線は示されていない。図３は、マルチフィンガデバイス１０５、スイッチ１１０〜１２０、およびフィンガ活性化回路１２５を示す。
【００６８】
フィンガ活性化回路１２５は、制御回路２０５および測定回路３０５を含む。任意のさまざまな異なる測定回路またはシステムが、本明細書で議論される劣化指標のリアルタイム測定値（readings）またはサンプルを取得するために用いられ得る。使用することができる測定回路の一例が、ケアナ（Keane）らによる「ＰＭＯＳしきい値電圧劣化測定用オンチップＮＢＴＩセンサ（An On-Chip NBTI Sensor for Measuring PMOS Threshold Voltage Degradation）」、超大規模集積（Very Large Scale Integration：ＶＬＳＩ）システムについてのＩＥＥＥ会議、２００８年、において検討されている。しかしながら、フィールド内において、マルチフィンガデバイス１０５と同じＩＣ上またはＩＣ内でＩdsatおよび／またはＶtについてのリアルタイム測定値を取得するために公知の他のタイプの測定回路を用いることができるので、与えられる例は限定を意図したものではない。
【００６９】
図３は、マルチフィンガデバイス１０５の動作パラメータのリアルタイム測定がされ、基準レベルと比較されることを除いて、本明細書に記載されているように実質的に動作する実施形態を示す。たとえば、測定回路３０５は、Ｉdsat，Ｖt，またはＩdsatおよびＶtの双方を測定するように構成され得る。測定回路３０５は、１つ以上の劣化しきい値を記憶するように構成され、各劣化しきい値は、劣化指標のうちの１つのレベルを特定する。したがって、図２においては劣化しきい値は時間を規定しているが、図３においては劣化しきい値はＩdsat，Ｖt，またはその双方を規定している。
【００７０】
したがって、測定回路３０５は、劣化指標のうちの１つのリアルタイム測定値を、その測定された劣化しきい値に対応する記憶された劣化しきい値と比較するように構成され得る。測定回路３０５は、さらに、劣化指標がいつ劣化しきい値に到達するかを判定し得る。たとえば、測定回路３０５は、劣化指標の測定値を、対応する劣化指標と比較するように構成された１つ以上の比較器を含み得る。
【００７１】
測定回路３０５が、劣化しきい値が交差したこと、たとえば、選択された動作パラメータが基準レベルから最小量だけ劣化したということが見出されたことを判定した時間毎に、測定回路３０５は制御回路２０５に信号または指令を与える。測定回路３０５からのその信号または通知に応答して、制御回路２０５はスイッチ１１０〜１２０のうちの１つ以上を閉成し、それによって、フィンガ２〜４のうちの１つ以上を活性化する。フィンガ２〜４のうちの１つ以上の活性化の結果として、劣化した動作パラメータは、基準レベルまであるいはその付近に引き戻され得る。
【００７２】
図３に示された実施形態は、マルチフィンガデバイス１０５が動作する特定の動作環境の事前知識を必要とすることなく、ＩdsatおよびＶtに関連する劣化を抑制することができる。この点において、図３の実施形態は、図２に示される実施形態よりも動的であるとみなされ得る。なぜなら、リアルタイムでの動作特定の測定によって、フィンガ活性化回路１２５を、変化する、未知の、または予想外の環境条件に適合させることができるからである。
【００７３】
図１〜図３を参照して記述されるように構成されたマルチフィンガデバイスに用いられるフィンガの数は４つに限定されないことが理解されるべきである。場合によっては、より少ないまたはより多くのフィンガを伴うマルチフィンガデバイスが、より少ないまたはより多くのスイッチとの組合せで用いられてもよい。さらに、マルチフィンガデバイス１０５は、図１〜図３においては、実質的に等価な長さのフィンガを有するように示されているが、そうである必要はない。たとえば、二次フィンガ、たとえば初期にアクティブでないフィンガの各々サイズは、互いに、および一次フィンガのサイズと異なっていてもよい。一次フィンガのサイズは、マルチフィンガデバイス１０５が動作すべき特定の回路を参照して、マルチフィンガデバイスについての設計要件に基づいて決定され得る。デバイスの二次フィンガのサイズは、選択された期間にわたって抑制されるべき劣化量に関連付けられ得る。
【００７４】
たとえば、基準レベルから１０％だけデバイスが劣化するたびに、１つ以上の二次フィンガが活性化されて１０％の劣化を抑制する場合、特定数「Ｎ」の二次フィンガを活性化することが、たとえばＩdsatまたはＶtのような劣化指標を基準レベルまで引き戻すように、二次フィンガがサイジングされる。ここで、Ｎは１以上の整数である。理解されるように、Ｎは、１、２、３、４またはより多くのフィンガであるように選択され得る。
【００７５】
さらに、マルチフィンガデバイスは、１つ以上の、たとえば２、３またはより多くの、一次フィンガを有してもよい。１０個の一次フィンガを有し、マルチフィンガデバイスのトータルＩdsatがおよそ１００ユニットであるように、各一次フィンガが１０ユニットのＩdsatに関与しているマルチフィンガデバイスを考える。この例においては、１００ユニットのＩdsatは、劣化が全く生じていない基準レベルに対応する。２年間の動作後、マルチフィンガデバイスは、基準レベルから３０％の劣化に対応する７０ユニットのＩdsatだけを提供するように劣化し得る。５年間の動作後、マルチフィンガデバイスは、基準レベルから５０％の劣化に対応する５０ユニットのＩdsatだけを提供するようにさらに劣化し得る。１０年間の動作後、マルチフィンガデバイスは、基準レベルから７０％の劣化に対応する３０ユニットのＩdsatだけを提供するようにさらに劣化し得る。
【００７６】
一次フィンガの各々と実質的に同じサイズを有する７つの二次フィンガを追加することによって、デバイスの７つの二次フィンガは、１０年間の劣化に対抗するように、時間とともに活性化され得る。たとえば、この例における劣化測定値であるＩdsatは、劣化しきい値に対応する１０ユニットの減少を判定するたびごとに、二次フィンガを活性化して、Ｉdsatを基準レベルに復帰させ、たとえば１０ユニットだけＩdsatを増大させる。これが、７つの二次フィンガの各々が活性化されるまで継続され、それによって、マルチフィンガデバイスにおける１０年間の劣化に対抗する。
【００７７】
図１〜図３を参照して説明されるシステムは、マルチフィンガデバイスの基準レベルからの第１の劣化量に応じて、１つ以上の二次フィンガを追加するように構成され得る。システムは、引き続いて、第１の劣化量とは異なるマルチフィンガデバイスの劣化からの第２の劣化量に応じて１つ以上の二次フィンガを追加し得る。追加される二次フィンガは、対抗すべき劣化量、および二次フィンガのサイズに基づいて異なり得る。
【００７８】
他の実施形態においては、各劣化しきい値への到達に応答して活性化されるフィンガの数は変化し得る。たとえば、第１の劣化しきい値のような劣化しきい値に到達したことに応答して、第１の数の二次フィンガが活性化され得る。他の劣化しきい値、たとえば第２の劣化しきい値に到達したことに応答して、第１の数とは異なる第２の数の二次フィンガが活性化され得る。
【００７９】
図４は、本明細書に開示される他の実施形態に従うマルチフィンガデバイスのキャリブレーションを説明する第１のグラフ４００である。より特定的には、図４は、デバイスのＩdsatが時間とともにどのように劣化し得るかを示す。点線は、本明細書に開示されるような特定のストレッサにデバイスがさらされた際に、Ｉdsatが時間とともにどのように減少するかを示している。キャリブレーションが適用されない場合には、デバイスが最終的に機能しなくなるまで、Ｉdsatは時間とともに低下し続ける。
【００８０】
時刻Ｔ１において、マルチフィンガデバイスの一次フィンガはアクティブである。キャリブレーションのために用いられる二次フィンガはアクティブでない。時刻Ｔ１にて、Ｉdsatのレベルは基準レベルである。時間がたつにつれ、デバイスにおけるＩdsatのレベルは低下し、劣化を示す。時刻Ｔ２において、実際の測定あるいは経過時間に基づいた推定により、Ｉdsatのレベルが劣化しきい値に到達する。それに応じて、時刻Ｔ２において、１つ以上の二次フィンガが活性化され、それによって、マルチフィンガデバイスにおけるＩdsatのレベルが、基準レベルに戻される。時刻Ｔ２の後、マルチフィンガデバイスは低下を続けるＩdsatとともに、劣化し続ける。時刻Ｔ３において、劣化しきい値に再び到達し、追加の二次フィンガが活性化されて、Ｉdsatを基準レベルまで増加させる。
【００８１】
いくつかの場合においては、Ｉdsatは実質的に線形の態様で劣化し得る。たとえば、マルチフィンガデバイスが回路内においていつもアクティブでないとか、定常的な態様においてアクティブでないというような、さまざまな要因によって、Ｉdsatは非線形な態様で劣化し得る。この点において、ｘ軸（時間）、ｙ軸（Ｉdsat）またはその双方が非線形であり得る。たとえば、ｘ軸、ｙ軸またはその双方は、対数スケールで特定され得る。
【００８２】
図５は、本明細書に開示される他の実施形態に従うマルチフィンガデバイスのキャリブレーションを説明する第２のグラフ５００である。より特定的には、図５は、デバイスにおけるＶtが時間とともにどのように劣化するかを示す。点線は、本明細書に開示されるような特定のストレッサにデバイスがさらされた際に、Ｖtが時間とともにどのように減少するかを示している。キャリブレーションが適用されない場合には、デバイスが最終的に機能しなくなるまで、Ｖtは時間とともに低下し続ける。
【００８３】
時刻Ｔ１において、マルチフィンガデバイスの一次フィンガはアクティブである。キャリブレーションのために用いられる二次フィンガはアクティブでない。時刻Ｔ１にて、Ｖtのレベルは基準レベルである。時間がたつにつれ、デバイスにおけるＶtのレベルは低下し、劣化を示す。時刻Ｔ２において、実際の測定あるいは経過時間に基づいた推定により、Ｖtのレベルが劣化しきい値に到達する。それに応じて、時刻Ｔ２において、１つ以上の二次フィンガが活性化され、それによって、マルチフィンガデバイスにおけるＶtのレベルが、基準レベルに戻される。時刻Ｔ２の後、マルチフィンガデバイスは低下を続けるＶtとともに、劣化し続ける。時刻Ｔ３において、劣化しきい値に再び到達し、追加の二次フィンガが活性化されて、Ｖtを基準レベルまで増加させる。
【００８４】
図４に関して述べたように、いくつかの場合においては、Ｖtは実質的に線形の態様で劣化し得る。本明細書にすでに記載したような他の場合においては、Ｖtは非線形態様で劣化し得る。この点において、ｘ軸（時間）、ｙ軸（Ｖt）またはその双方が非線形であり得る。たとえば、ｘ軸、ｙ軸またはその双方は、対数スケールで特定され得る。
【００８５】
図６は、本明細書に開示される他の実施形態に従うＩＣ内のデバイスについてのキャリブレーションデータを収集するための方法６００を説明する第１のフローチャートである。方法６００は、データ処理システムに結合されたＩＣテストシステムを用いて実現され得る。ＩＣテストシステムは本技術分野において公知であり、たとえばコンピュータシステムのような、テスト中にＩＣから取得されるデータの収集、記憶，操作を行なうことができるデータ処理システムと通信可能にリンクされ得る。
【００８６】
データ処理システムの一例は、システムバスを介してメモリ素子に結合された少なくとも１つのプロセッサを含み得る。データ処理システムは、メモリ素子内にプログラムコードを記憶することができ、それによって、プロセッサはシステムバスを介してメモリ素子からアクセスされるプログラムコードを実行することができる。メモリ素子は、たとえば、ローカルメモリおよび１つ以上の大容量記憶装置のような、１つ以上の物理メモリ装置を含み得る。ローカルメモリは、プログラムコードの実際の実行の間に一般的に用いられる、ランダムアクセスメモリまたは他の非持続型のメモリ装置を称する。大容量記憶装置は、ハードドライブまたは他の持続型データ記憶装置として実現され得る。データ処理システムは、実行中に、プログラムコードが大容量記憶装置から呼び出される回数を低減するために、少なくともいくつかのプログラムコードの一時的な記憶を提供する、１つ以上のキャッシュメモリも含み得る。
【００８７】
キーボード、ディスプレイ、ポインティングデバイスのような入出力（Ｉ／Ｏ）装置が、任意的に、データ処理システムに結合され得る。Ｉ／Ｏ装置は、データ処理システムに直接的に結合されてもよいし、中間Ｉ／Ｏコントローラを介して結合されてもよい。ネットワークアダプタもデータ処理システムに結合されて、システムが、中間的な個人ネットワークまはた公共ネットワークを通して、他のシステム、コンピュータシステム、リモートプリンタ、および／またはリモート記憶装置に結合することができるようにする。モデム、ケーブルモデム、イーサネット（登録商標）カードは、データ処理システムとともに使用され得る、異なるタイプのネットワークアダプタの例である。
【００８８】
ステップ６０５において、たとえばマルチフィンガデバイスのようなＩＣ内のデバイスは、公知のストレッサを有する選択された環境にさらされ得る。上述のように、その環境は、ＩＣやテストシステムをとりまく周囲温度、テスト中においてデバイスがその一部であるＩＣにおいて動作している特定の回路設計、特定の状態においてデバイスによって費やされる時間、動作頻度、および／またはテスト中におけるデバイスの切換えなどのようなストレッサによって特徴付けられる。さらに、デバイスおよび要素のサイズまたはデバイスの異なる領域のサイズ、デバイスおよび／またはＩＣを実現するために用いられる特定のプロセス技術などのようなＩＣおよびデバイスの特徴、たとえば特定因子（specific factor）が公知である。上記のような情報が記憶され、および／または、取得および／または収集された劣化データに関連付けられ得る。
【００８９】
ステップ６１０において、劣化指標が、時間の経過とともに測定され得る。たとえば、ＩＣは、テスト中においてデバイスに結合される１つ以上の測定回路を含み得る。測定回路は、テスト中のデバイスおよびＩＣがその環境において動作しているときに、時間にわたるテスト中のＩdsat、Ｖt、またはＩdsatおよびＶtの双方を測定し得る。測定回路は、ＩＣの１つ以上のピンを介して、データ処理システムに、劣化指標の測定値を出力するように構成され得る。
【００９０】
他の例においては、外部測定機器が、証明またはそうでなければＩＣと結合するために用いられ、時間にわたって劣化指標を測定して、その測定値をデータ処理システムに提供し得る。ＩＣの内部クロックから決定されて劣化指標の測定値とともに出力されるタイムスタンプ情報、あるいは、データ処理システムに提供されるＩＣ外部の他のソースによるタイムスタンプ情報が、劣化指標の測定値に関連付けられ得ることが理解されるべきである。
【００９１】
ステップ６１５において、劣化データセットが記憶され得る。劣化指標が、記憶のためにデータ処理システムに提供され得る。たとえば、レコードが生成されるとともに、データ処理システム内に記憶され、各レコードは、Ｖtおよび／またはＩdsatを、その値がいつ測定されたかを特定するタイムスタンプとともに含む。劣化データセットは、選択された期間に広がる複数のそのようなレコードを含み得る。上記のように、劣化データセットは、テストのために用いられる環境、および装置特定パラメータに関連付けられ得る。
【００９２】
ステップ６２０にて、劣化しきい値が、劣化データセットから決定され得る。ステップ６２５にて、各劣化しきい値に関連付けられたタイムスタンプが識別され得る。ステップ６３０にて、データ処理システムは、タイムスタンプを、本明細書において記載されるように、テストの開始時間に基づいてフィンガ活性化回路内の時間を測定するために用いられるべき基準クロックの既知の周波数に基づいたカウントに変換し得る。
【００９３】
図３および図４を参照して議論したように、デバイスが劣化する時間量は、ＩdsatまたはＶtのいずれか観点において、非線形の特徴であり得る。したがって、時間量すなわち劣化しきい値として機能するカウントは、線形の目盛上には関連付けられないかもしれない。
【００９４】
ステップ６３５において、各劣化しきい値についてのカウントが、データ処理システム内に記憶され、フィールドに送出されるべきＩＣのフィンガ活性化回路内で使用される。
【００９５】
方法６００は、二次フィンガが時間とともに活性化されるときに劣化指標が観測されて、より正確な劣化しきい値を決定するマルチフィンガデバイスについても実行することができることが理解されるべきである。
【００９６】
図７は、本明細書に開示される他の実施形態に従う、マルチフィンガデバイスをキャリブレーションする方法７００を説明する第２のフローチャートである。方法７００は、本明細書の図１〜図６を参照して説明されたようなシステムによって実行され得る。したがって、方法７００は、ステップ７０５で始まり、マルチフィンガデバイスがＩＣ内で動作を開始する。マルチフィンガデバイスは、アクティブである所定の数のフィンガ、たとえば一次フィンガを伴う動作を開始し得る。二次フィンガは、上述のように、初期には非活性化されており、時間にわたってマルチフィンガデバイスの劣化を克服するために利用可能なマルチフィンガデバイスのフィンガである。
【００９７】
ステップ７１０において、フィンガ活性化回路は、１つ以上の劣化指標、たとえば劣化測定値を判定し、かつ監視し得る。劣化指標として時間が用いられる実施形態においては、フィンガ活性化回路は、基準クロックの選択されたエッジをカウントするように構成されたカウンタのカウントを判定し、かつ監視し得る。劣化指標としてＶtおよび／またはＩdsatのような量のリアルタイム測定値が用いられる実施形態においては、動作中にマルチフィンガデバイスから取得されたそれらの量の測定値が判定され、かつ監視され得る。
【００９８】
ステップ７１５においては、フィンガ活性化回路は、劣化指標または劣化測定値が劣化しきい値を満たすか否かを判定し得る。たとえば、劣化しきい値を満たすことは、劣化しきい値として特定されるしきい値カウントと等しいまたはそれを超過するカウントを含み得る。劣化しきい値を満たすことは、Ｉdsatの基準レベルよりも大きいいくつかの所定量のＩdsatのレベルと等しいかまたはより大きいＩdsatのような劣化指標を含み得る。劣化しきい値を満たすことは、Ｖtの基準レベルよりも小さいいくつかの所定量のＶtのレベルと等しいかまたはより小さいＶtのような劣化指標をさらに含み得る。
【００９９】
フィンガ活性化回路において劣化指標が劣化しきい値を満たすと判定されたことに応答して、方法７００は、ステップ７２０に処理を進める。フィンガ活性化回路において劣化指標が劣化しきい値を満たしていないと判定されたことに応答して、方法７００は、ステップ７１０にループバックし、劣化指標のうちの１つ以上の判定および監視を継続する。
【０１００】
ステップ７２０を続けて、フィンガ活性化回路は、マルチフィンガデバイスの「Ｎ」個の二次フィンガを活性化し得る。上述にように、Ｎは、マルチフィンガデバイスの二次フィンガが設計される態様、および克服されるべき劣化量に応じた、１以上の整数値を表わす。さらに、活性化される二次フィンガは、マルチフィンガデバイスがＩＣ内で動作を開始した際には、最初は非活性化されていたものである。
【０１０１】
本明細書に開示された１つ以上の実施形態は、選択された時間のスパンにわたって、マルチフィンガデバイスが継続的にキャリブレーションされることを可能にする。初期に非活性化されていた追加のフィンガが時間とともに選択的に活性化されて、マルチフィンガデバイスの寿命にわたって発生する劣化を補償する。キャリブレーションによって、マルチフィンガデバイスを、過剰設計およびマルチフィンガデバイスの意図された目的に適さないものとは対照的な特定の許容値に厳密に適合するように設計することができる。
【０１０２】
図中のフローチャートは、本明細書中に開示される１つ以上の実施形態に従うシステム、方法、およびコンピュータプログラム製品の可能性のある実行例のアーキテクチャ、機能、および動作を説明する。この点において、フローチャートにおける各ブロックは、モジュール、セグメント、またはコードの部分を表わし、それらは特定の論理機能を実現する実行可能なプログラムコードの１つ以上の部分を含む。
【０１０３】
いくつかの代替的な実施形態においては、ブロック内に記述された機能は、図中に記載された順序以外で生じ得ることに注意すべきである。たとえば、連続して示される２つのブロックは、包含される機能に応じて、実際には、実質的に同時に実行されてもよいし、あるいは、そのブロックは時には逆の順序で実行されてもよい。フローチャート図の各ブロック、およびフローチャート図におけるブロックの組合せは、特定の機能または作用を実行する特殊目的のハードウェアベースのシステムによって実現されてもよいし、特殊目的のハードウェアと実行可能な指令との組合せによって実現されてもよい。
【０１０４】
１つ以上の実施形態は、ハードウェアにおいて実現されてもよいし、ハードウェアとソフトウェアとの組合せにおいて実現されてもよい。１つ以上の実施形態は、１つのシステム内に集中化された態様で実現されてもよいし、異なる要素がいくつかの相互接続されたシステムに広がっている分散された態様で実現されてもよい。ここで開示された方法の少なくとも一部を実行するように適合された、任意の種類のデータ処理システムまたは他の装置が適している。
【０１０５】
１つ以上の実施形態は、コンピュータプログラム製品のようにデバイス内に内蔵されてもよく、それは本明細書に開示された方法の実行を可能とする全ての特徴を含む。デバイスは、たとえば、持続性のコンピュータ使用可能媒体またはコンピュータ読取可能媒体のような、プログラムコードを記憶するデータ記憶媒体を含み、プログラムコードは、メモリおよびプロセッサを有するシステム内にローディングされかつ実行されると、本明細書に開示された機能の少なくとも一部をシステムに実行させる。データ記憶装置の例は、限定されないが、光媒体、磁気媒体、光磁気媒体、ランダムアクセスメモリのようなコンピュータメモリ、たとえばハードディスクのような大容量記憶装置などを含み得る。
【０１０６】
「コンピュータプログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータ使用可能プログラムコード」、「プログラムコード」、「実行可能コード」の用語、ならびに、それらの変形および／または組合せは、この文中においては、情報処理能力を有するシステムに、直接的に、あるいは、以下のａ）他の言語、コード、または表記への変換、ｂ）異なる材料形態における複製、のいずれかまたは双方の後に、特定の機能を実行させるように意図された一組の指令の、任意の言語、コード、または表記での任意の表現を意味する。たとえば、プログラムコードは、限定されないが、サブルーチン、関数、手順、オブジェクト方法、オブジェクト実行、実行可能なアプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、共有ライブラリ／動的ローディングライブラリ、および／または、コンピュータシステムでの実行用に設計された他の一連の指令を含み得る。
【０１０７】
本明細書で用いられる用語「ａ」および「ａｎ」は、１つ以上として定義される。本明細書で用いられる用語「複数（plurality）」は、２つ以上として定義される。本明細書で用いられる用語「他の（another）」は、少なくとも第２のまたはより多いものとして定義される。本明細書で用いられる用語「含む」および／または「有する」は、備える、すなわちオープンランゲージとして定義される。本明細書で用いられる用語「結合された（coupled）」は、別段の指示がない限り、他の中間要素を伴わずに直接的に、または１つ以上の中間要素を伴って間接的に接続されるものとして定義される。２つの要素は、機械的、電気的に結合されてもよいし、あるいは、通信チャネル、経路、ネットワークまたはシステムを介して通信的にリンクされてもよい。
【０１０８】
本明細書に開示される１つ以上の実施形態は、その精神または本質的特性から逸脱することなく、他の形態に内蔵されてもよい。したがって、１つ以上の実施形態の範囲を示すものとして、上述の明細書よりも、以下の特許請求の範囲が参照されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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