(57)【特許請求の範囲】
【請求項１】
第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板を前記第１主面から前記第２主面に貫通する貫通穴と、
前記貫通穴の内部に形成された貫通電極と、
前記半導体基板の前記第１主面上に形成された絶縁膜と、
前記絶縁膜上に、前記半導体基板の前記第１主面の上方に形成された多層配線の最下層の配線と同層の配線層で形成された複数の接続パッドと、
前記絶縁膜中に形成され、前記貫通電極に接続し、かつ、前記複数の接続パッドのそれぞれに複数接続された複数の接続電極と、
を有し、
前記複数の接続パッドのそれぞれの平面面積は、前記貫通電極の平面面積より小さいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記接続電極は、上面視において第１方向の第１寸法と、前記第１方向と直行する第２方向の第２寸法とが同じ形状を有していることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記接続電極の上面視における形状が円形であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記接続電極は、上面視において第１方向に第１寸法を有し、前記第１方向と直行する第２方向に前記第１寸法よりも大きい第２寸法を有する形状を有していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記接続電極は、上面視において格子型の形状を有していることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記接続電極は前記接続パッドと同一層の金属膜により構成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記接続電極と前記貫通電極との間に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記接続電極が前記貫通電極の内部に突き出ていることを特徴とする半導体装置。
【請求項９】
第１主面、および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板を前記第１主面から前記第２主面に貫通する貫通穴と、
前記貫通穴の内部に形成された貫通電極と、
前記半導体基板の前記第１主面上に形成された絶縁膜と、
前記絶縁膜上に、前記半導体基板の前記第１主面の上方に形成された多層配線の最下層の配線と同層の配線層で形成された上面視において格子型の形状を有する接続パッドと、
前記絶縁膜中に形成され、前記貫通電極に接続し、かつ、前記接続パッドに複数接続された複数の接続電極と、
を有することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記接続電極は前記接続パッドと同一層の金属膜により構成されていることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、前記接続電極と前記貫通電極との間に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、前記接続電極が前記貫通電極の内部に突き出ていることを特徴とする半導体装置。
【請求項１３】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板の第１主面上に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜をエッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第１主面に達する複数の接続孔をそれぞれ形成する工程；
（ｃ）前記複数の接続孔の内部に第１金属膜を埋め込み、前記各区画領域に前記第１金属膜からなる複数の接続電極をそれぞれ形成する工程；
（ｄ）前記第１絶縁膜および前記複数の接続電極上に第２絶縁膜を形成する工程；
（ｅ）前記第２絶縁膜をエッチングして、前記各区画領域に前記第２絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程；
（ｆ）前記各区画領域の前記溝の内部に第２金属膜をそれぞれ埋め込み、前記各区画領域に前記第２金属膜からなる接続パッドをそれぞれ形成する工程；
（ｇ）前記半導体基板を前記第１主面と反対側の第２主面から薄く加工した後、前記第１主面に達する貫通穴を前記半導体基板に形成する工程；
（ｈ）前記貫通穴の側面に第３絶縁膜を形成する工程；
（ｉ）前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程、
ここで、前記各区画領域のそれぞれの平面面積は、前記貫通電極の平面面積よりも小さい。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、さらに前記工程（ａ）の前に、
（ｊ）前記半導体基板の前記第１主面に金属シリサイド層を形成する工程；
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記工程（ｆ）は、さらに以下の工程を含む：
（ｆ１）前記各区画領域の前記溝の内部を含む前記第２絶縁膜上に、バリアメタル膜を形成する工程；
（ｆ２）前記バリアメタル膜上に銅シード層を形成した後、前記銅シード層上に前記各区画領域の前記溝の内部をそれぞれ埋め込んで銅めっき膜を形成する工程；
（ｆ３）前記各区画領域の溝の内部以外の領域の前記銅めっき膜、前記銅シード層、および前記バリアメタル膜を除去する工程。
【請求項１６】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板の第１主面上に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜上に第２絶縁膜を形成する工程；
（ｃ）前記第２絶縁膜および前記第１絶縁膜を順次エッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第１主面に達する複数の接続孔をそれぞれ形成する工程；
（ｄ）前記第２絶縁膜をエッチングして、前記各区画領域に前記第２絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程；
（ｅ）前記各区画領域の前記複数の接続孔の内部および前記溝の内部に第１金属膜を埋め込み、前記各区画領域の前記複数の接続孔の内部に前記第１金属膜からなる複数の接続部材を形成し、前記各区画領域の前記溝の内部に前記第１金属膜からなる接続パッドを前記複数の接続部材と一体に形成する工程；
（ｆ）前記半導体基板を前記第１主面と反対側の第２主面から薄く加工した後、前記第１主面に達する貫通穴を前記半導体基板に形成する工程；
（ｇ）前記貫通穴の側面に第３絶縁膜を形成する工程；
（ｈ）前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程、
ここで、前記各区画領域のそれぞれの平面面積は、前記貫通電極の平面面積よりも小さい。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、さらに前記工程（ａ）の前に、
（ｉ）前記半導体基板の前記第１主面に金属シリサイド層を形成する工程；
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記工程（ｅ）は、さらに以下の工程を含む：
（ｅ１）前記各区画領域の前記複数の接続孔の内部および前記溝の内部を含む前記第２絶縁膜上に、バリアメタル膜を形成する工程；
（ｅ２）前記バリアメタル膜上に銅シード層を形成した後、前記銅シード層上に前記各区画領域の前記複数の接続孔の内部および前記溝の内部をそれぞれ埋め込んで銅めっき膜を形成する工程；
（ｅ３）前記各区画領域の前記複数の接続孔の内部および前記溝の内部以外の領域の前記銅めっき膜、前記銅シード層、および前記バリアメタル膜を除去する工程。
【請求項１９】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板の第１主面に絶縁部を形成する工程；
（ｂ）前記半導体基板の前記第１主面上に第１絶縁膜を形成する工程；
（ｃ）前記第１絶縁膜および前記絶縁部を順次エッチングして、接続パッド形成領域を区画した各区画領域に、前記半導体基板の前記第１主面に達する複数の接続孔をそれぞれ形成する工程；
（ｄ）前記複数の接続孔の内部に第１金属膜を埋め込み、前記各区画領域に前記第１金属膜からなる複数の接続電極をそれぞれ形成する工程；
（ｅ）前記第１絶縁膜および前記複数の接続電極上に第２絶縁膜を形成する工程；
（ｆ）前記第２絶縁膜をエッチングして、前記各区画領域に前記第２絶縁膜の上面から下面に貫通する溝をそれぞれ形成する工程；
（ｇ）前記各区画領域の前記溝の内部に第２金属膜をそれぞれ埋め込み、前記各区画領域に前記第２金属膜からなる接続パッドをそれぞれ形成する工程；
（ｈ）前記半導体基板を前記第１主面と反対側の第２主面から薄く加工した後、前記絶縁部に達する貫通穴を前記半導体基板に形成する工程；
（ｉ）露出した前記絶縁部を除去する工程；
（ｊ）前記貫通穴の側面に第３絶縁膜を形成する工程；
（ｋ）前記貫通穴の内部に、前記各区画領域の前記接続パッドと電気的に接続する貫通電極を形成する工程、
ここで、前記各区画領域のそれぞれの平面面積は、前記貫通電極の平面面積よりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、メモリデバイス、メモリデバイスとロジックデバイス、またはメムス（Micro Electro Mechanical System：ＭＥＭＳ）等の異種デバイスを縦方向に積層した３次元多機能デバイスの製造に必要とされるスルー・シリコン・ビア（Through Silicon Via：ＴＳＶ）技術に関するものである。
【背景技術】
【０００２】
従来、半導体素子の製造には、光リソグラフィーを用いた微細加工技術が用いられてきた。しかし、現在、半導体素子のデザイン寸法が光リソグラフィーに用いられる光の波長よりも短くなっており、光リソグラフィーによる半導体素子の微細化は限界に近づいている。そこで、半導体素子の性能をさらに向上させるため、いわゆる「More Than Moore」技術として、半導体チップを縦方向に積層する３次元配線技術が注目されている。
【０００３】
ところで、３次元配線を実現するための最も重要な技術の一つにＴＳＶ技術がある。ＴＳＶ技術は、シリコン基板を厚さ方向に垂直に貫通する貫通電極を形成する技術である。ＴＳＶ技術には、その貫通電極を形成するタイミングにより、（１）ビアファースト方式（半導体装置の形成前にＴＳＶを形成する）、（２）ビアミドル方式（半導体装置の形成過程でＴＳＶを形成する）、（３）ビアラスト方式（半導体装置の形成後にＴＳＶを形成する）の３つの方式がある。
【０００４】
なかでも、ビアラスト方式は、半導体装置の製造工程への導入が他の方式に比べて容易であることから、ビアラスト方式によるＴＳＶ技術の実用化に向けての検討が積極的に行われている。例えばP.Leduc, et al., “First integration of Cu TSV using die-to-wafer direct bonding and planarization”, IEEE 3D System Integration Conference 2009（非特許文献１）には、ビアラスト方式によるＴＳＶ技術が記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P.Leduc, et al., “First integration of Cu TSV using die-to-wafer direct bonding and planarization”, IEEE 3D System Integration Conference 2009
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ビアラスト方式によるＴＳＶ技術を採用した半導体装置については、以下に説明する技術的課題が存在する。
【０００７】
（１）貫通電極が接続する接続パッドは、一般に、ダマシン（Damascene）法により形成される。しかし、上記接続パッドの上面視における形状は、例えば上面視一辺の寸法が５〜１００μｍ程度の四角形であるため、ダマシン法に用いられる化学的機械研磨（Chemical Mechanical Polishing；ＣＭＰ）においてディッシング（Dishing）が生じやすい。このディッシングが生じた接続パッドは、その上層に形成される配線の形状不良を引き起こす。その結果、半導体装置の製造歩留りが低下するという問題が生じる。
【０００８】
（２）シリコン基板の主面に半導体素子を形成した後、シリコン基板、および半導体素子を被覆する層間絶縁膜に貫通電極を形成するための貫通穴を形成すると、貫通穴の側面に層間絶縁膜が露出し、水分および金属イオンなどが層間絶縁膜の内部へ容易に侵入する。そのため、これらが原因となって、半導体素子の動作特性が変動し、半導体装置の信頼性が低下するという問題が生じる。
【０００９】
本発明の目的は、ＴＳＶ技術を採用した半導体装置の製造歩留まりおよび信頼性を向上させることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１２】
この実施の形態は、半導体基板と、半導体基板を表面から裏面に貫通する貫通穴と、貫通穴の内部に形成された貫通電極と、半導体基板の主面上に形成された絶縁膜と、絶縁膜上に形成された複数の接続パッドとを有し、複数の接続パッドと貫通電極とが、絶縁膜に形成された接続孔の内部に形成された接続電極を介して電気的に接続している半導体装置である。
【００１３】
この実施の形態は、半導体基板の表面上に第１絶縁膜を形成する工程と、第１絶縁膜をエッチングして、接続パッド形成領域を区画した各区画領域に、半導体基板の主面に達する複数の接続孔をそれぞれ形成する工程と、複数の接続孔の内部に第１金属膜を埋め込み、各区画領域に第１金属膜からなる複数の接続電極をそれぞれ形成する工程と、第１絶縁膜および複数の接続電極上に第２絶縁膜を形成する工程と、第２絶縁膜をエッチングして、各区画領域に第２絶縁膜の上面から下面を貫通する溝をそれぞれ形成する工程と、各区画領域の溝の内部に第２金属膜をそれぞれ埋め込み、各区画領域に第２金属膜からなる接続パッドをそれぞれ形成する工程と、半導体基板を裏面から薄く加工した後、主面に達する貫通穴を半導体基板に形成する工程と、貫通穴の側面に第３絶縁膜を形成する工程と、貫通穴の内部に、各区画領域の接続パッドと電気的に接続する貫通電極を形成する工程とを含む半導体装置の製造方法である。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ＴＳＶ技術を採用した半導体装置の製造歩留まりおよび信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１によるビアラスト方式によるＴＳＶ技術を採用した半導体装置を示す要部断面図である。
【図２】本発明の実施の形態１による接続パッドおよび貫通電極が形成された領域の要部上面図である。
【図３】本発明の実施の形態１による接続パッドと貫通電極とを繋ぐ接続電極の変形例を説明する要部上面図である。
【図４】本発明の実施の形態１による接続パッドと貫通電極とを繋ぐ接続電極の他の変形例を説明する要部上面図である。
【図５】本発明の実施の形態１による接続パッドの変形例を説明する要部上面図である。
【図６】本発明の実施の形態１による接続パッドの他の変形例を説明する要部上面図である。
【図７】本発明の実施の形態１によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図１３】図１２に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図１４】図１３に続く、半導体装置の製造工程中の図７と同じ個所の要部断面図である。
【図１５】本発明の実施の形態２によるビアラスト方式によるＴＳＶ技術を採用した半導体装置を示す要部断面図である。
【図１６】本発明の実施の形態２によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造工程を示す要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図１６と同じ個所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図１６と同じ個所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図１６と同じ個所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図１６と同じ個所の要部断面図である。
【図２１】本発明の実施の形態３によるビアラスト方式によるＴＳＶ技術を採用した半導体装置を示す要部断面図である。
【図２２】本発明の実施の形態３によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造工程を示す要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の図２２と同じ個所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程中の図２２と同じ個所の要部断面図である。
【図２５】図２４に続く、半導体装置の製造工程中の図２２と同じ個所の要部断面図である。
【図２６】図２５に続く、半導体装置の製造工程中の図２２と同じ個所の要部断面図である。
【図２７】図２６に続く、半導体装置の製造工程中の図２２と同じ個所の要部断面図である。
【図２８】図２７に続く、半導体装置の製造工程中の図２２と同じ個所の要部断面図である。
【図２９】本発明の実施の形態４によるビアラスト方式によるＴＳＶ技術を採用した半導体装置を示す要部断面図である。
【図３０】本発明の実施の形態４によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造工程を示す要部断面図である。
【図３１】図３０に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３２】図３１に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３３】図３２に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３６】図３５に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３７】図３６に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３８】本願発明者によって検討されたビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造工程を示す要部断面図である。
【図３９】図３８に続く、半導体装置の製造工程中の図３８と同じ個所の要部断面図である。
【図４０】図３９に続く、半導体装置の製造工程中の図３８と同じ個所の要部断面図である。
【図４１】図４０に続く、半導体装置の製造工程中の図３８と同じ個所の要部断面図である。
【図４２】本願発明者によって検討された接続パッドおよび貫通電極が形成された領域の要部上面図である。
【図４３】図４１に続く、半導体装置の製造工程中の図３８と同じ個所の要部断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、以下の実施の形態において、平面面積という表現を用いた場合、上面視における各部位の上面の面積を意図する。
【００２０】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
まず、本発明の実施の形態によるビアラスト方式によるＴＳＶ技術を採用した半導体装置およびその製造方法がより明確となると思われるため、本願発明者によって検討された、本発明が適用される前のビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造方法について図３８〜図４３を用いて以下に説明する。図３８〜図４１および図４３は、半導体装置の製造工程中の半導体装置の要部断面図であり、接続パッドおよび貫通電極が形成される領域（以下、ＴＳＶ形成領域と言う）ならびに半導体素子が形成される領域（以下、素子形成領域と言う）を示している。また、図４２は接続パッドおよび貫通電極が形成された領域の要部上面図である。半導体装置の素子形成領域には、電界効果トランジスタ、抵抗素子、および容量素子等の種々の半導体素子が形成されるが、ここでは、電界効果トランジスタを代表するｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示する。また、以下の説明においては、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳＦＥＴと略す。
【００２２】
まず、図３８に示すように、例えば単結晶シリコンからなる半導体基板（ウエハと称する平面略円形状の半導体の薄板）５１を用意する。半導体基板５１の厚さは、例えば７５０μｍ程度である。次に、半導体基板５１の主面（表面）の素子分離領域に絶縁膜からなる分離部５２を形成した後、ｎＭＩＳＦＥＴが形成される領域の半導体基板５１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル５３を形成する。
【００２３】
次に、半導体基板５１の主面にゲート絶縁膜５４を形成した後、ゲート絶縁膜５４上にゲート電極５５を形成し、さらに、ゲート電極５５の側面にサイドウォール５６を形成する。続いて、ゲート電極５５の両側のｐ型ウェル５３にｎ型の導電性を示す不純物をイオン注入し、ソース・ドレインとして機能するｎ型半導体領域５７をゲート電極５５およびサイドウォール５６に対して自己整合的に形成する。
【００２４】
次に、半導体基板５１の主面上にストッパ絶縁膜５８および層間絶縁膜５９を順次形成した後、レジストパターンをマスクとしたドライエッチングにより層間絶縁膜５９およびストッパ絶縁膜５８を順次加工して接続孔６０を形成する。ストッパ絶縁膜５８は層間絶縁膜５９を加工する際にエッチングストッパとなる膜であり、層間絶縁膜５９に対してエッチング選択比を有する材料を用いる。接続孔６０はｎ型半導体領域５７上などの必要部分に形成する。続いて、接続孔６０の内部に金属膜からなる接続電極ＣＥを形成する。
【００２５】
次に、シングルダマシン（Single-Damascene）法により素子形成領域に第１層目の配線を形成し、ＴＳＶ形成領域に接続パッドを形成する。
【００２６】
まず、図３９に示すように、半導体基板５１の主面上に層間絶縁膜６３を形成した後、レジストパターンをマスクとして層間絶縁膜６３をドライエッチングして、後の工程で第１層目の配線が形成される領域に層間絶縁膜６３の上面から下面に貫通する配線形成用の溝６４ａを形成する。同時に、後の工程で接続パッドが形成される領域に層間絶縁膜６３の上面から下面に貫通し、上面視における形状が四角形の接続パッド形成用の溝６４ｂを形成する。
【００２７】
次に、半導体基板５１の主面上にバリアメタル膜６５を形成した後、バリアメタル膜６５上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜６６を形成する。Ｃｕめっき膜６６によって配線形成用の溝６４ａの内部および接続パッド形成用の溝６４ｂの内部を埋め込む。
【００２８】
次に、配線形成用の溝６４ａの内部および接続パッド形成用の溝６４ｂの内部以外の領域のＣｕめっき膜６６、シード層、およびバリアメタル膜６５をＣＭＰ法により除去して、配線形成用の溝６４ａの内部にＣｕ膜を主導体とする第１層目の配線Ｍ１を形成する。同時に、接続パッド形成用の溝６４ｂの内部にＣｕ膜を主導体とする接続パッド６７を形成する。
【００２９】
ところで、第１層目の配線Ｍ１の配線幅（Ｗ１）は、例えば０．１μｍ程度であるのに対して、接続パッド６７の一辺の寸法（Ｗ２）は、例えば５〜１００μｍ程度であり、接続パッド６７は相対的に大きい平面面積を有する。このため、Ｃｕめっき膜６６、シード層、およびバリアメタル膜６５をＣＭＰ法により除去する際に、接続パッド６７の中央部が周辺部よりも薄くなる現象、いわゆるディッシングが生ずる。
【００３０】
次に、デュアルダマシン（Dual-Damascene）法により素子形成領域およびＴＳＶ形成領域に第２層目の配線を形成する。
【００３１】
まず、図４０に示すように、半導体基板５１の主面上に、例えばプラズマ化学的気相成長（Chemical Vapor Deposition；ＣＶＤ）法により層間絶縁膜６８を形成する。層間絶縁膜６８は、その下層の層間絶縁膜６３、第１層目の配線Ｍ１、および接続パッド６７のそれぞれの表面形状に倣って形成される。このため、ディッシュングが生じた接続パッド６７の真上に位置する層間絶縁膜６８の表面は、他の領域に位置する層間絶縁膜６８の表面よりも窪むことになる。続いて、レジストパターンをマスクとして、層間絶縁膜６８をドライエッチングして、後の工程で第２層目の配線が形成される領域に配線形成用の溝６９Ａを形成し、さらに、配線形成用の溝６９Ａと第１層目の配線Ｍ１とを繋ぐ部分に接続孔６９Ｂを形成する。
【００３２】
次に、半導体基板５１の主面上にバリアメタル膜７０を形成した後、バリアメタル膜７０上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜７１を形成する。Ｃｕめっき膜７１によって配線形成用の溝６９Ａの内部および接続孔６９Ｂの内部を埋め込む。
【００３３】
次に、配線形成用の溝６９Ａの内部および接続孔６９Ｂの内部以外の領域のＣｕめっき膜７１、シード層、およびバリアメタル膜７０をＣＭＰ法により除去して、配線形成用の溝６９Ａの内部にＣｕ膜を主導体とする第２層目の配線Ｍ２を形成し、接続孔６９Ｂの内部に第２層目の配線Ｍ２と一体に形成される接続部材を形成する。
【００３４】
しかし、ディッシュングが生じた接続パッド６７の真上に第２層目の配線Ｍ２が形成されると、Ｃｕめっき膜７１、シード層、およびバリアメタル膜７０をＣＭＰ法により除去しても、層間絶縁膜６８の表面に存在する窪みにＣｕめっき膜７１、シード層、およびバリアメタル膜７０が残り、隣り合う第２層目の配線Ｍ２が繋がってしまう。このため、第２層目の配線Ｍ２において、ショート不良が生じる。
【００３５】
次に、貫通電極を形成する。
【００３６】
まず、図４１に示すように、半導体基板５１の主面と反対面である裏面を研磨することにより、半導体基板５１の厚さを、例えば１００μｍ以下とする。続いて、半導体基板５１の裏面にハードマスクＨＭを形成した後、半導体基板５１の裏面から半導体基板５１、ストッパ絶縁膜５８、および層間絶縁膜５９を順次ドライエッチンングして、接続パッド６７に達する貫通穴７３を形成する。図４２に示すように、上面視において接続パッド６７と貫通穴７３とが重なり、貫通穴７３の平面面積が接続パッド６７の平面面積よりも小さくなるように、両者の合わせ余裕を考慮して貫通穴７３は形成される。
【００３７】
ここで、貫通穴７３の側面には層間絶縁膜５９が露出する。そのため、貫通穴７３の側面に露出した層間絶縁膜５９から、水分（Ｈ２Ｏ）、およびナトリウムイオン（Ｎａ＋）またはカリウムイオン（Ｋ＋）等の金属イオンなどが素子形成領域に侵入し、半導体基板５１の主面に形成されたｎＭＩＳＦＥＴの動作特性が変動する場合がある。
【００３８】
次に、図４３に示すように、貫通穴７３の側面に絶縁膜７４を形成する。次に、半導体基板５１の裏面上にバリアメタル膜７５を形成した後、バリアメタル膜７５上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜７６を形成する。その後、貫通穴７３の内部以外の領域のＣｕめっき膜７６、シード層、およびバリアメタル膜７５をＣＭＰ法により除去して、貫通穴７３の内部にＣｕ膜を主導体とする貫通電極７７を形成する。
【００３９】
以上、説明したように、本発明が適用される前のビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造方法では、ディッシングが生じた接続パッド６７の真上に層間絶縁膜６８を介して形成される第２層目の配線Ｍ２においてショート不良が生じる。また、貫通穴７３の側面に露出する層間絶縁膜５９から素子形成領域に侵入する水分および金属イオンなどによって、半導体基板５１の主面に形成されているｎＭＩＳＦＥＴなどの半導体素子の動作特性が変動する。
【００４０】
（実施の形態１）
本実施の形態１によるＴＳＶを備える半導体装置を図１および図２を用いて説明する。図１は半導体装置の要部断面図、図２は接続パッドおよび貫通電極が形成された領域の要部上面図である。半導体装置には、電界効果トランジスタ、抵抗素子、および容量素子等の種々の半導体素子が形成された領域（素子形成領域）と、接続パッドおよび貫通電極が形成された領域（ＴＳＶ形成領域）とが互いに異なる領域に設けられている。図１には、素子形成領域に形成された種々の半導体素子のうち、電界効果トランジスタを代表するｎＭＩＳＦＥＴを例示する。また、図１には、便宜上、貫通電極に接続する接続電極の一部、および接続電極に接続する接続パッドの一部のみを記載する。
【００４１】
まず、素子形成領域に形成されたｎＭＩＳＦＥＴの構成について図１を用いて説明する。
【００４２】
図１に示すように、素子形成領域の半導体基板１の主面（表面、第１主面）には、分離溝の内部に絶縁膜が埋め込まれた分離部２が形成されており、その分離部２によってｎＭＩＳＦＥＴが形成される活性領域が規定されている。半導体基板１の厚さは、例えば１００μｍ以下である。半導体基板１の主面にはｐ型ウェル３が形成されており、そのｐ型ウェル３が形成された領域にｎＭＩＳＦＥＴが形成されている。半導体基板１の主面上にはｎＭＩＳＦＥＴのゲート絶縁膜４を介してゲート電極５が形成されている。ゲート絶縁膜４は、例えば熱酸化法により形成された酸化シリコン膜からなり、ゲート電極５は、例えばＣＶＤ法により形成された多結晶シリコン膜からなる。
【００４３】
ｎＭＩＳＦＥＴのゲート電極５の側面にはサイドウォール６が形成されている。このサイドウォール６は、例えば酸化シリコン膜または窒化シリコン膜からなる。また、ｎＭＩＳＦＥＴのゲート電極５の両側のｐ型ウェル３にはチャネル領域を挟んでソース・ドレインとして機能するｎ型半導体領域７が形成されている。
【００４４】
さらに、ｎＭＩＳＦＥＴはストッパ絶縁膜８および層間絶縁膜９によって覆われている。ストッパ絶縁膜８は、例えば窒化シリコン膜からなる。また、層間絶縁膜９は、例えば酸化シリコン膜からなり、その表面は平坦化されている。ストッパ絶縁膜８および層間絶縁膜９にはゲート電極５に達する接続孔（図示は省略）およびｎ型半導体領域７に達する接続孔１０ａが形成されている。接続孔１０ａは柱状であり、その径は、第１層目の配線Ｍ１の線幅と同じか、またはそれよりも小さく設定され、例えば０．０６μｍ程度である。接続孔１０ａの内部には金属膜からなる接続電極ＣＥａが形成されている。
【００４５】
接続電極ＣＥａ上には、例えばＣｕ膜を主導体とする第１層目の配線Ｍ１が、接続電極ＣＥａに接続してシングルダマシン法により形成されている。すなわち、第１層目の配線Ｍ１は、接続電極ＣＥａおよび層間絶縁膜９上に堆積された層間絶縁膜１３に配線形成用の溝１４ａを形成し、その内部にＣｕ膜を埋め込むことによって形成されている。第１層目の配線Ｍ１の線幅は、例えば０．１μｍ程度である。
【００４６】
さらに、第１層目の配線Ｍ１上には、例えばＣｕ膜を主導体とする第２層目の配線Ｍ２が、接続部材を介して第１層目の配線Ｍ１に接続してデュアルダマシン法により形成されている。すなわち、第２層目の配線Ｍ２は、第１層目の配線Ｍ１および層間絶縁膜１３上に堆積された層間絶縁膜１８に配線形成用の溝１９Ａを形成し、さらに、配線形成用の溝１９Ａと第１層目の配線Ｍ１とを繋ぐ部分に接続孔１９Ｂを形成し、これらの内部にＣｕ膜を埋め込むことによって形成されている。接続孔１９Ｂの内部には第２層目の配線Ｍ２と一体に形成される接続部材が形成されている。
【００４７】
さらに、第２層目の配線Ｍ２上には、上層の配線、例えば第３層目〜第６層目の配線が形成されているが、図示は省略する。
【００４８】
次に、ＴＳＶ形成領域に形成されたＴＳＶの構成について図１および図２を用いて説明する。
【００４９】
図１および図２に示すように、ＴＳＶ形成領域の半導体基板１には、半導体基板１を貫通する貫通穴２３が形成されている。一般には、例えば５〜１００μｍ程度の直径を有する貫通穴２３が形成されるが、本実施の形態１では５μｍ程度とした。貫通穴２３の側面および底面にはバリアメタル膜２５が形成され、さらに貫通穴２３の内部にはＣｕめっき膜２６が形成されており、バリアメタル膜２５およびＣｕめっき膜２６によって貫通電極２７が構成されている。バリアメタル膜２５は、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、または窒化タンタル（ＴａＮ）膜等である。
【００５０】
半導体基板１の裏面（第２主面）には、絶縁膜２２が形成されている。この絶縁膜２２は、半導体基板１に貫通穴２３を形成する際のハードマスクとして機能し、さらに半導体基板１の裏面からの金属汚染を防止する保護膜としても機能する。また、貫通電極２７と半導体基板１との間には、絶縁膜２４が形成されている。この絶縁膜２４は貫通電極２７からの金属汚染を防止する保護膜として機能する。また、この絶縁膜２４は貫通電極２７と半導体基板１とを絶縁分離する機能も果たす。絶縁膜２２，２４の厚さは、例えば０．５μｍ程度である。
【００５１】
図２において、一点破線で囲んだ領域が貫通電極２７と電気的に接続する接続パッド１７が形成される領域（以下、接続パッド形成領域と言う）ＰＤＡである。本実施の形態１では、上面視における形状が、一辺の寸法が７μｍ程度の四角形の接続パッド形成領域ＰＤＡを例示しており、接続パッド形成領域ＰＤＡと貫通電極２７とは上面視において重なっている。しかし、接続パッド形成領域ＰＤＡには、接続パッド形成領域ＰＤＡの全面に一つの接続パッドが配置されているのではなく（前述の図４２参照）、接続パッド形成領域ＰＤＡを複数に区画し、各区画領域に隣り合う接続パッド１７とは離間して接続パッド１７が配置されている。本実施の形態１では、接続パッド形成領域ＰＤＡを１６に区画し（第１方向（図２に示すｘ方向）を４つに区画、第１方向と直行する第２方向（図２に示すｙ方向）を４つに区画）、各区画領域にそれぞれ接続パッド１７を配置した態様を例示している。接続パッド１７の上面視における形状は、例えば一辺の寸法が１μｍ程度の四角形であり、隣り合う接続パッド１７の間隔は、例えば０．５μｍ程度である。
【００５２】
接続パッド１７は、第１層目の配線Ｍ１と同一工程においてシングルダマシン法を用いて形成される。すなわち、接続パッド１７は、層間絶縁膜１３に接続パッド形成用の溝１４ｂを形成し、その内部にＣｕ膜を埋め込むことによって形成されている。しかし、接続パッド形成領域ＰＤＡを複数に区画し、各区画領域にはディッシングが生じ難い平面面積を有する接続パッド形成用の溝１４ｂをそれぞれ形成する。そのように形成された接続パッド形成用の溝１４ｂの内部にＣｕ膜を埋め込んでいるので、接続パッド形成領域ＰＤＡの全面に一つの接続パッドを形成した場合よりも、接続パッド１７に生じるディッシングは軽減し、その表面はほぼ平坦である。
【００５３】
さらに、接続パッド１７上には、素子形成領域と同様に、第２層目の配線Ｍ２がデュアルダマシン法を用いて形成される。すなわち、第２層目の配線Ｍ２は、層間絶縁膜１８に配線形成用の溝１９Ａを形成し、その内部にＣｕ膜を埋め込むことによって形成されている。しかし、接続パッド１７の表面はほぼ平坦であることから、層間絶縁膜１８の表面もほぼ平坦である。従って、ＴＳＶ形成領域において、隣り合う第２層目の配線Ｍ２のショート不良を防止することができるので、接続パッド１７のディッシュングに起因した半導体装置の製造歩留りの低下を回避することができる。
【００５４】
さらに、各接続パッド１７は、貫通電極２７と電気的に接続されるが、直接貫通電極２７に接続されず、ストッパ絶縁膜８および層間絶縁膜９に形成された貫通電極用接続孔１０ｂの内部に形成された接続電極ＣＥｂを介して、貫通電極２７と電気的に接続している。
【００５５】
すなわち、ＴＳＶ形成領域の半導体基板１の主面上には、前述した素子形成領域と同様に、ストッパ絶縁膜８および層間絶縁膜９が形成されている。さらに、ストッパ絶縁膜８および層間絶縁膜９には貫通電極２７に達する複数の貫通電極用接続孔１０ｂが形成され、各貫通電極用接続孔１０ｂの内部には金属膜からなる接続電極ＣＥｂがそれぞれ形成されている。
【００５６】
貫通電極用接続孔１０ｂの形状は、素子形成領域に形成される接続孔１０ａと同じ柱状であり、その上面視における形状は円形である。また、貫通電極用接続孔１０ｂの径は、素子形成領域に形成される接続孔１０ａの径と同じであり、例えば第１層目の配線Ｍ１の線幅と同じか、またはそれよりも小さく設定される。本実施の形態１では、例えば第１層目の配線Ｍ１の線幅を０．１μｍ程度とし、接続孔１０ａおよび貫通電極用接続孔１０ｂの径を０．０６μｍ程度とした。ここでは、素子形成領域に形成される接続孔１０ａの径とＴＳＶ形成領域に形成される貫通電極用接続孔１０ｂの径とを同じとしたが、互いに異なる径としてもよい。
【００５７】
このように、層間絶縁膜９には、貫通電極２７を形成するための貫通穴２３を形成していない。従って、貫通穴２３からの層間絶縁膜９を介した素子形成領域へのＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの侵入を防止することができる。これにより、ｎＭＩＳＦＥＴの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。
【００５８】
ところで、前述の図２に示したように、ＴＳＶ形成領域には、上面視における形状が、一辺の寸法が１μｍ程度の四角形の接続パッド１７を例示した。また、上面視における形状が、径が０．０６μｍ程度の円形であり、第１方向の寸法と第２方向の寸法とが同じ接続電極ＣＥｂを例示した。しかし、接続パッド１７の形状および接続電極ＣＥｂの形状はこれらに限定されるものではない。
【００５９】
本実施の形態１による半導体装置に備わるＴＳＶの変形例を図３〜図６に示す。図３、図４、図５、および図６はそれぞれＴＳＶの第１の変形例、第２の変形例、第３の変形例、および第４の変形例を示すＴＳＶ形成領域の要部上面図である。
【００６０】
まず、図３を用いて第１の変形例を説明する。図３には、接続電極（貫通電極用接続孔）の変形例を示す。接続パッド１７の上面視における形状は、前述したように、例えば一辺の寸法が１μｍ程度の四角形である。
【００６１】
貫通電極用接続孔１０ｃは、一定の幅で第２方向（図３に示すｙ方向）に沿って延在する溝形状を有している。貫通電極用接続孔１０ｃの上記幅は、例えば０．０５μｍ程度である。このような溝形状の貫通電極用接続孔１０ｃが、互いに離間して、第２方向と直行する第１方向（図３に示すｘ方向）に沿って複数配置されている。貫通電極用接続孔１０ｃの内部には接続電極ＣＥｃが形成されている。従って、上面視において第１方向の寸法よりも第２方向の寸法が大きい形状の複数の接続電極ＣＥｃが形成されている。なお、一定の幅で第１方向（図３に示すｘ方向）に沿って延在する貫通電極用接続孔を、第２方向（図３に示すｙ方向）に沿って複数配置してもよい。
【００６２】
次に、図４を用いて第２の変形例を説明する。図４には、接続電極（貫通電極用接続孔）の他の変形例を示す。接続パッド１７の上面視における形状は、前述したように、例えば一辺の寸法が１μｍ程度の四角形である。
【００６３】
貫通電極用接続孔１０ｄは、一定の幅で第１方向（図４に示すｘ方向）に沿って延在し、互いに離間して、第１方向と直行する第２方向（図４に示すｙ方向）に複数配置された溝と、一定の幅で第２方向に沿って延在し、互いに離間して、第１方向に複数配置された溝とが交差してなる格子型の溝形状を有している。上記溝の幅は、例えば０．０５μｍである。貫通電極用接続孔１０ｄの内部には接続電極ＣＥｄが形成されている。従って、上面視において格子型の接続電極ＣＥｄが形成されている。
【００６４】
次に、図５を用いて第３の変形例を説明する。図５には、接続パッドの変形例を示す。
【００６５】
接続パッド１７ｅは、上面視において一定の幅で第２方向（図５に示すｙ方向）に沿って延在する形状を有している。接続パッド１７ｅの上記幅は、例えば１μｍ程度である。このような形状の接続パッド１７ｅが、互いに離間して、第２方向と直行する第１方向（図５に示すｘ方向）に沿って複数（第３の変形例では４つ）配置されている。なお、上面視において一定の幅で第１方向（図５に示すｘ方向）に沿って延在する接続パッドを、第２方向（図５に示すｙ方向）に沿って複数配置してもよい。
【００６６】
接続パッド１７ｅと貫通電極２７とは、例えば径が０．０６μｍ程度の柱状の接続電極を介して電気的に接続されている。
【００６７】
次に、図６を用いて第４の変形例を説明する。図６には、接続パッドの他の変形例を示す。
【００６８】
接続パッド１７ｆは、上面視において一定の幅で第１方向（図６に示すｘ方向）に沿って延在し、互いに離間して、第１方向と直行する第２方向（図６に示すｙ方向）に複数配置された部分と、上面視において一定の幅で第２方向に沿って延在し、互いに離間して、第１方向に複数配置された部分とが交差してなる格子型の形状を有している。上記幅は、例えば１μｍ程度である。
【００６９】
接続パッド１７ｆと貫通電極２７とは、例えば径が０．０６μｍ程度の柱状の接続電極を介して電気的に接続されている。
【００７０】
次に、本実施の形態１によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造方法について図７〜図１４を用いて工程順に説明する。図７〜図１４は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。また、図７〜図１４の素子形成領域には、半導体素子としてｎＭＩＳＦＥＴを例示する。
【００７１】
まず、図７に示すように、例えば単結晶シリコンからなる半導体基板（ウエハと称する平面略円形状の半導体の薄板）１を用意する。半導体基板１の厚さは、例えば７５０μｍ程度である。次に、半導体基板１の主面（表面、第１主面）の素子分離領域に絶縁膜からなる分離部２を形成する。続いて、ｎＭＩＳＦＥＴが形成される領域の半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル３を形成する。
【００７２】
次に、半導体基板１の主面にゲート絶縁膜４を形成した後、ゲート絶縁膜４上にｎＭＩＳＦＥＴのゲート電極５を形成する。続いて、ゲート電極５の側面にサイドウォール６を形成した後、ゲート電極５の両側のｐ型ウェル３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳＦＥＴのソース・ドレインとして機能するｎ型半導体領域７をゲート電極５およびサイドウォール６に対して自己整合的に形成する。
【００７３】
次に、半導体基板１の主面上にストッパ絶縁膜８および層間絶縁膜９を順次形成する。ストッパ絶縁膜８は層間絶縁膜９を加工する際にエッチングストッパとなる膜であり、層間絶縁膜９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜８は、例えば窒化シリコン膜であり、層間絶縁膜９は、例えば酸化シリコン膜である。窒化シリコン膜は、酸化シリコン膜よりも強い応力を有しており、その応力によりｎＭＩＳＦＥＴのチャネル部となる半導体基板１に歪を生じさせる。チャネル部に生じた歪により、チャネル部の電子の移動度が改善するため、ｎＭＩＳＦＥＴの駆動電流を増加させることができる。
【００７４】
次に、図８に示すように、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜９およびストッパ絶縁膜８を順次加工して接続孔１０ａおよび貫通電極用接続孔１０ｂを形成する。接続孔１０ａはｎ型半導体領域７上およびゲート電極５上などのｎＭＩＳＦＥＴを動作させるために電圧印加を必要とする部分に形成する。また、貫通電極用接続孔１０ｂは接続パッド形成領域の各区画領域であって、後の工程で貫通電極１７が形成される部分に形成する。
【００７５】
次に、半導体基板１の主面上に、例えばスパッタリング法によりバリアメタル膜１１を形成する。バリアメタル膜１１は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。続いて、バリアメタル膜１１上に、例えばＣＶＤ法またはスパッタリング法によりタングステン（Ｗ）膜を形成する。続いて、接続孔１０ａの内部および貫通電極用接続孔１０ｂの内部以外の領域のＷ膜およびバリアメタル膜１１をＣＭＰ法により除去して、接続孔１０ａの内部にＷ膜を主導体とする接続電極ＣＥａを形成し、貫通電極用接続孔１０ｂの内部にＷ膜を主導体とする接続電極ＣＥｂを形成する。
【００７６】
次に、シングルダマシン法により素子形成領域に第１層目の配線Ｍ１を形成し、ＴＳＶ形成領域に接続パッド１７を形成する。
【００７７】
まず、図９に示すように、半導体基板１の主面上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜である。続いて、レジストパターンをマスクとして、層間絶縁膜１３をドライエッチングして、第１層目の配線が形成される領域に、層間絶縁膜１３の上面から下面に貫通し、接続電極ＣＥａに達する配線形成用の溝１４ａを形成する。同時に、ＴＳＶ形成領域の接続パッド形成領域の各区画領域に、層間絶縁膜１３の上面から下面に貫通し、接続電極ＣＥｂに達する接続パッド形成用の溝１４ｂを形成する。
【００７８】
ここで、前述の図２を用いて説明したように、接続パッド形成領域には、複数の接続パッド形成用の溝１４ｂが互いに離間して形成される。接続パッド形成用の溝１４ｂの上面視における形状は、例えば一辺の寸法が１μｍ程度の四角形であり、隣り合う接続パッド形成用の溝１４ｂの間隔は、例えば０．５μｍ程度である。
【００７９】
次に、半導体基板１の主面上にバリアメタル膜１５を形成する。バリアメタル膜１５は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜１５上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜１６を形成する。Ｃｕめっき膜１６によって配線形成用の溝１４ａの内部および接続パッド形成用の溝１４ｂの内部を埋め込む。
【００８０】
次に、配線形成用の溝１４ａの内部および接続パッド形成用の溝１４ｂの内部以外の領域のＣｕめっき膜１６、シード層、およびバリアメタル膜１５をＣＭＰ法により除去する。これにより、配線形成用の溝１４ａの内部に、Ｃｕ膜を主導体とする第１層目の配線Ｍ１を形成する。同時に、接続パッド形成用の溝１４ｂの内部に、Ｃｕ膜を主導体とする接続パッド１７を形成する。接続パッド１７の上面視における形状は、例えば一辺の寸法が１μｍ程度の四角形であり、隣り合う接続パッド１７の間隔は、例えば０．５μｍ程度である。
【００８１】
このように、接続パッド形成領域を複数に区画し、各区画領域にディッシングの生じ難い平面面積を有する接続パッド形成用の溝１４ｂをそれぞれ形成し、そのように形成された接続パッド形成用の溝１４ｂの内部にＣｕ膜を埋め込んでいるので、接続パッド１７の表面はほぼ平坦となる。なお、本実施の形態１では、第１層目の配線Ｍ１および接続パッド１７を構成する主導体であるＣｕ膜を電解めっき法により形成したが、ＣＶＤ法、スパッタリング法、またはスパッタリフロー法等により形成してもよい。
【００８２】
次に、デュアルダマシンダマシン法により素子形成領域およびＴＳＶ形成領域に第２層目の配線Ｍ２を形成する。
【００８３】
まず、図１０に示すように、半導体基板１の主面上に、例えばプラズマＣＶＤ法により層間絶縁膜１８を形成する。層間絶縁膜１８は、その下層の層間絶縁膜１３、第１層目の配線Ｍ１、および接続パッド１７のそれぞれの表面形状に倣って形成されが、これらの表面はほぼ平坦であることから、層間絶縁膜１８の表面もほぼ平坦である。続いて、レジストパターンをマスクとして、層間絶縁膜１８をドライエッチングして、第２層目の配線が形成される領域に配線形成用の溝１９Ａを形成し、さらに、配線形成用の溝１９Ａと第１層目の配線Ｍ１とを繋ぐ部分に第１層目の配線Ｍ１に達する接続孔１９Ｂを形成する。
【００８４】
次に、半導体基板１の主面上にバリアメタル膜２０を形成した後、バリアメタル膜２０上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜２１を形成する。バリアメタル膜２０は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。
【００８５】
次に、配線形成用の溝１９Ａの内部および接続孔１９Ｂの内部以外の領域のＣｕめっき膜２１、シード層、およびバリアメタル膜２０をＣＭＰ法により除去して、配線形成用の溝１９Ａの内部にＣｕ膜を主導体とする第２層目の配線Ｍ２を形成し、接続孔１９Ｂの内部に第２層目の配線Ｍ２と一体に形成される接続部材を形成する。ここで、配線形成用の溝１９Ａが形成された層間絶縁膜１８の表面はほぼ平坦であることから、前述の図４３に示したような接続パッドに生じるディッシングに起因した第２層目の配線Ｍ２のショート不良は生じない。
【００８６】
その後、図示は省略するが、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線、例えば第３層目〜第６層目の配線を形成する。
【００８７】
次に、貫通電極２７を形成する。
【００８８】
まず、図１１に示すように、半導体基板１の主面と反対面である裏面（第２主面）を研磨することにより、半導体基板１の厚さを、例えば１００μｍ以下とする。次に、半導体基板１の裏面に絶縁膜２２を形成した後、レジストパターン（図示は省略）をマスクとして、絶縁膜２２をドライエッチングしてハードマスクを形成する。絶縁膜２２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜または酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。また、絶縁膜２２は、ハードマスクとしての機能の他に、半導体基板１の裏面からの金属汚染を防止する保護膜としても機能する。
【００８９】
次に、レジストパターンおよび絶縁膜２２からなるハードマスクをマスクとして、半導体基板１の裏面からＴＳＶ形成領域の半導体基板１を、接続孔１０ｂの内部に形成された接続電極ＣＥｂ（バリアメタル膜１１）およびストッパ絶縁膜８が露出するまでドライエッチンングする。レジストパターンは、このエッチング工程において消滅する。これにより、接続電極ＣＥｂに達する貫通穴２３を形成する。貫通穴２３の径は、例えば５μｍ程度である。ここで、貫通穴２３は層間絶縁膜９に達していないので、層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの侵入を防止することができる。
【００９０】
次に、図１２に示すように、貫通穴２３の底面および側面を含む半導体基板１の裏面上に絶縁膜２４を形成する。絶縁膜２４は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。
【００９１】
次に、図１３に示すように、異方性のドライエッチングにより、絶縁膜２２からなるハードマスク上および貫通穴２３の底面の絶縁膜２４を除去して、貫通穴２３の側面のみに絶縁膜２４を残す。
【００９２】
次に、図１４に示すように、半導体基板１の裏面上にバリアメタル膜２５を形成した後、バリアメタル膜２５上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜２６を形成する。バリアメタル膜２５は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。その後、貫通穴２３の内部以外の領域のＣｕめっき膜２６、シード層、およびバリアメタル膜２５をＣＭＰ法により除去して、貫通穴２３の内部にＣｕ膜を主導体とする貫通電極２７を形成する。
【００９３】
このように、本実施の形態１によれば、接続パッド形成領域ＰＤＡを複数に区画し、相対的に平面面積の小さい接続パッド１７を隣り合う接続パッドと離間して各区画領域にそれぞれ形成することにより、接続パッド１７に生じるディッシングが軽減される。これにより、接続パッド１７の上層に形成される第２層目の配線Ｍ２に上記ディッシングに起因したショート不良が生じないので、半導体装置の製造歩留りの低下を回避することができる。また、半導体素子を覆う層間絶縁膜９には貫通電極２７を形成するための貫通穴２３を形成していないので、貫通穴２３からの層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの素子形成領域への侵入を防止することができる。これにより、半導体素子の動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。
【００９４】
（実施の形態２）
本実施の形態２が前述した実施の形態１と相違する点は、ＴＳＶ形成領域に形成される接続パッドおよび接続電極の構成である。前述した実施の形態１では、接続パッド１７は主としてＣｕ膜により構成し、接続パッド１７と貫通電極２７とを電気的に接続する接続電極ＣＥｂは主としてＷ膜により構成したが、本実施の形態２では、接続パッドおよび接続電極を主として同一層のＣｕ膜により構成する。
【００９５】
本実施の形態２によるＴＳＶを備える半導体装置を図１５を用いて説明する。図１５は半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。図１５の素子形成領域に形成されたｎＭＩＳＦＥＴの構成は、前述の実施の形態１に記載したｎＭＩＳＦＥＴの構成と同様であるので、その説明は省略する。
【００９６】
図１５に示すように、ＴＳＶ形成領域の半導体基板１に形成された貫通穴２３、貫通穴２３の内部に形成されたバリアメタル膜２５およびＣｕめっき膜２６によって構成される貫通電極２７、半導体基板１の裏面に形成された絶縁膜２２、ならびに貫通電極２７と半導体基板１との間に形成された絶縁膜２４は前述した実施の形態１と同様である。
【００９７】
さらに、前述した実施の形態１と同様に、接続パッド形成領域を複数に区画し、各区画領域に、隣り合う接続パッド３１とは離間して接続パッド３１をそれぞれ配置している。接続パッド３１の上面視における形状の態様としては、例えば前述した実施の形態１において図２、図５、または図６を用いて説明した形状を採用することができる。
【００９８】
しかし、接続パッド３１は、デュアルダマシン法を用いて形成される。すなわち、ストッパ絶縁膜８および層間絶縁膜９に形成された貫通電極用接続孔３２の内部、ならびに層間絶縁膜１３に形成された接続パッド形成用の溝３３の内部に同一層のＣｕ膜を埋め込むことにより、貫通電極２７に接続する接続部材と一体なった接続パッド３１が形成されている。このように接続部材と一体となった接続パッド３１を形成した場合であっても、接続パッド形成領域を複数の領域に区画し、各区画領域にディッシングが生じ難い平面面積を有する接続パッド形成用の溝３３をそれぞれ形成することができる。従って、そのように形成された接続パッド形成用の溝３３の内部にＣｕ膜を埋め込んでいるので、接続パッド形成領域ＰＤＡの全面に一つの接続パッドを形成した場合よりも、接続パッド３１に生じるディッシングは軽減し、その表面はほぼ平坦である。
【００９９】
さらに、接続パッド３１上には、素子形成領域と同様に、第２層目の配線Ｍ２がデュアルダマシン法を用いて形成される。すなわち、第２層目の配線Ｍ２は、接続パッド３１および層間絶縁膜１３上に堆積された層間絶縁膜１８に配線形成用の溝１９Ａを形成し、その内部にバリアメタル膜およびＣｕ膜を埋め込むことによって形成されている。しかし、接続パッド３１の表面はほぼ平坦であることから、層間絶縁膜１８の表面もほぼ平坦である。従って、ＴＳＶ形成領域において、隣り合う第２層目の配線Ｍ２のショート不良を防止することができるので、接続パッド３１のディッシュングに起因した半導体装置の製造歩留りの低下を回避することができる。また、接続パッド３１と貫通電極２７とを接続する接続部材にＣｕ膜を用いることにより、Ｗ膜を主導体とする接続電極を用いた場合よりも接続パッド３１と貫通電極２７との間の抵抗を低減することができる。
【０１００】
さらに、前述した実施の形態１と同様に、層間絶縁膜９には貫通電極２７を形成するための貫通穴２３を形成しておらず、貫通電極用接続孔３２を通して接続パッド３１と貫通電極２７とが電気的に接続されている。従って、貫通穴２３からの層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの素子形成領域への侵入を防止することができるので、ｎＭＩＳＦＥＴの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。貫通電極用接続孔３２の形状の態様としては、例えば前述した実施の形態１において図２、図３、または図４を用いて説明した形状を採用することができる。
【０１０１】
次に、本実施の形態２によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造方法について図１６〜図２０を用いて工程順に説明する。図１６〜図２０は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。また、図１６〜図２０の素子形成領域には、半導体素子としてｎＭＩＳＦＥＴを例示する。
【０１０２】
まず、前述した実施の形態１において図７を用いて説明したように、素子形成領域の半導体基板１の主面にｎＭＩＳＦＥＴを形成する。
【０１０３】
次に、図１６に示すように、半導体基板１の主面上にストッパ絶縁膜８および層間絶縁膜９を順次形成した後、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜９およびストッパ絶縁膜８を順次加工して接続孔１０ａを形成する。接続孔１０ａはｎＭＩＳＦＥＴのｎ型半導体領域７上およびゲート電極５上などのｎＭＩＳＦＥＴを動作させるために電圧印加を必要とする部分に形成する。続いて、接続孔１０ａの内部にＷ膜を主導体とする接続電極ＣＥａを形成する。
【０１０４】
次に、デュアルダマシン法により素子形成領域に第１層目の配線Ｍ１を形成し、ＴＳＶ形成領域に接続部材と一体となった接続パッド３１を形成する。
【０１０５】
まず、半導体基板１の主面上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜である。続いて、レジストパターンをマスクとして、ＴＳＶ形成領域の層間絶縁膜１３、層間絶縁膜９、およびストッパ絶縁膜８を順次ドライエッチングして、半導体基板１に達する接続孔３２を形成する。
【０１０６】
次に、図１７に示すように、レジストパターンをマスクとして、層間絶縁膜１３をドライエッチングして、素子形成領域の第１層目の配線が形成される領域に層間絶縁膜１３の上面から下面に貫通し、接続電極ＣＥａに達する配線形成用の溝１４ａを形成する。同時に、ＴＳＶ形成領域の接続パッドが形成される領域に層間絶縁膜１３の上面から下面を貫通し、接続孔３２に達する接続パッド形成用の溝３３を形成する。
【０１０７】
次に、図１８に示すように、素子形成領域では、配線形成用の溝１４ａの内部にバリアメタル膜およびＣｕ膜を埋め込んで、Ｃｕ膜を主導体とする第１層目の配線Ｍ１を形成する。同時に、ＴＳＶ形成領域では、接続パッド形成用の溝３３の内部および接続孔３２の内部に、バリアメタル膜およびＣｕ膜を埋め込む。これにより、接続パッド形成用の溝３３の内部に、Ｃｕ膜を主導体とする接続パッド３１が形成されるが、この接続パッド３１は接続孔３２の内部に形成されたＣｕ膜を主導体とする接続部材と一体となって形成される。
【０１０８】
次に、図１９に示すように、前述した実施の形態１と同様にして、第２層目の配線Ｍ２を形成し、さらに、その上層の配線、例えば第３層目〜第６層目の配線を形成する。その後、図２０に示すように、前述した実施の形態１と同様にして、半導体基板１の厚さを、例えば１００μｍ以下と薄くした後、貫通電極２７を形成する。
【０１０９】
このように、本実施の形態２によれば、デュアルダマシン法を用いて接続パッド３１を形成しても、前述した実施の形態１と同様の効果が得られる。さらに、接続パッド３１と貫通電極２７とを、Ｃｕ膜を主導体する接続部材によって接続しているので、Ｗ膜を主導体とする接続電極を用いた場合よりも抵抗が低減して、より高速で低電力のＴＳＶを提供することができる。
【０１１０】
（実施の形態３）
本実施の形態３が前述した実施の形態１と相違する点は、ＴＳＶ形成領域において、接続電極と貫通電極との間に金属シリサイド層が形成されていることである。
【０１１１】
本実施の形態３によるＴＳＶを備える半導体装置を図２１を用いて説明する。図２１は半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。図２１の素子形成領域に形成されたｎＭＩＳＦＥＴの構成は、ゲート電極５の表面およびソース・ドレインを構成するｎ型半導体領域７の表面に金属シリサイド層が形成されていること以外は、前述の実施の形態１に記載したｎＭＩＳＦＥＴの構成と同様であるので、その説明は省略する。
【０１１２】
図２１に示すように、ＴＳＶ形成領域の半導体基板１に形成された貫通穴２３、貫通穴２３の内部に形成されたバリアメタル膜２５およびＣｕめっき膜２６によって構成される貫通電極２７、半導体基板１の裏面に形成された絶縁膜２２、ならびに貫通電極２７と半導体基板１との間に形成された絶縁膜２４は前述した実施の形態１と同様である。
【０１１３】
さらに、前述した実施の形態１と同様に、接続パッド形成領域を複数に区画し、各区画領域に、隣り合う接続パッド１７とは離間して接続パッド１７をそれぞれ配置している。接続パッド１７の上面視における形状の態様としては、例えば前述した実施の形態１において図２、図５、または図６を用いて説明した形状を採用することができる。
【０１１４】
また、前述した実施の形態１と同様に、層間絶縁膜９には貫通電極２７を形成するための貫通穴２３を形成しておらず、貫通電極用接続孔１０ｂを通して接続パッド１７と貫通電極２７とが電気的に接続されている。従って、貫通穴２３からの層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの素子形成領域への侵入を防止することができるので、ｎＭＩＳＦＥＴの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。貫通電極用接続孔１０ｂの形状の態様としては、例えば前述した実施の形態１において図２、図３、または図４を用いて説明した形状を採用することができる。
【０１１５】
しかし、接続電極ＣＥｂと貫通電極２７との間には金属シリサイド層３４が形成されている。金属シリサイド層３４は、例えばニッケルシリサイド（ＮｉＳｉ）層、白金（Ｐｔ）を含有するニッケルシリサイド（ＮｉＰｔＳｉ）層、またはコバルトシリサイド（ＣｏＳｉ２）層等である。このように、金属シリサイド層３４を形成することにより、接続電極ＣＥｂと貫通電極２７との接触抵抗を低減することができる。
【０１１６】
次に、本実施の形態３によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造方法について図２２〜図２８を用いて工程順に説明する。図２２〜図２８は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。また、図２２〜図２８の素子形成領域には、半導体素子としてｎＭＩＳＦＥＴを例示する。
【０１１７】
まず、図２２に示すように、例えば単結晶シリコンからなる半導体基板１を用意する。半導体基板１の厚さは、例えば７５０μｍ程度である。次に、半導体基板１の主面（表面、第１主面）の素子分離領域に絶縁膜からなる分離部２を形成する。続いて、ｎＭＩＳＦＥＴが形成される領域の半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル３を形成する。
【０１１８】
次に、半導体基板１の主面にゲート絶縁膜４を形成した後、ゲート絶縁膜４上に、多結晶シリコン膜からなるｎＭＩＳＦＥＴのゲート電極５を形成する。続いて、ゲート電極５の側面にサイドウォール６を形成した後、ゲート電極５の両側のｐ型ウェル３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳＦＥＴのソース・ドレインとして機能するｎ型半導体領域７をゲート電極５およびサイドウォール６に対して自己整合的に形成する。
【０１１９】
次に、素子形成領域ではｎＭＩＳＦＥＴのゲート電極５およびｎ型半導体領域７のそれぞれの表面、ＴＳＶ形成領域では後の工程で貫通電極２７が形成される領域の半導体基板１の表面に、金属シリサイド層３４を形成する。
【０１２０】
金属シリサイド層３４は、例えば以下に説明する工程により形成することができる。
【０１２１】
まず、金属シリサイド層３４が形成される領域以外の半導体基板１の主面に絶縁膜（図示は省略）を形成した後、半導体基板１の主面上に金属膜、例えばニッケル（Ｎｉ）、白金（Ｐｔ）を含有したＮｉ、またはコバルト（Ｃｏ）等を堆積する。続いて、半導体基板１に熱処理を施すことにより、上記金属膜とゲート電極５を構成する多結晶シリコン膜、上記金属膜とｎ型半導体領域７の半導体基板１を構成する単結晶シリコン、上記金属膜と貫通電極２７が形成される領域の半導体基板１を構成する単結晶シリコンとを選択的に反応させて金属シリサイド層３４を形成する。続いて、フッ酸を用いたウエット洗浄、またはアンモニア水と過酸化水素水とを用いたウエット洗浄等により、未反応の金属膜を除去することにより、金属シリサイド層３４を形成する。
【０１２２】
次に、半導体基板１の主面上にストッパ絶縁膜８および層間絶縁膜９を順次形成する。ストッパ絶縁膜８は層間絶縁膜９を加工する際にエッチングストッパとなる膜であり、層間絶縁膜９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜８は、例えば窒化シリコン膜であり、層間絶縁膜９は、例えば酸化シリコン膜である。
【０１２３】
次に、図２３に示すように、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜９およびストッパ絶縁膜８を順次加工して、金属シリサイド層３４に達する接続孔１０ａおよび貫通電極用接続孔１０ｂを形成する。接続孔１０ａはｎＭＩＳＦＥＴのｎ型半導体領域７上およびゲート電極５上などのｎＭＩＳＦＥＴを動作させるために電圧印加を必要とする部分に形成する。また、貫通電極用接続孔１０ｂは後の工程で貫通電極２７が形成される部分に形成する。
【０１２４】
次に、半導体基板１の主面上に、例えばスパッタリング法によりバリアメタル膜１１を形成する。バリアメタル膜１１は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。続いて、バリアメタル膜１１上に、例えばＣＶＤ法またはスパッタリング法によりＷ膜を形成する。続いて、接続孔１０ａの内部および貫通電極用接続孔１０ｂの内部以外の領域のＷ膜およびバリアメタル膜１１をＣＭＰ法により除去して、接続孔１０ａの内部に、金属シリサイド層３４に接続するＷ膜を主導体とする接続電極ＣＥａを形成し、貫通電極用接続孔１０ｂの内部に、金属シリサイド層３４に接続するＷ膜を主導体とする接続電極ＣＥｂを形成する。
【０１２５】
次に、図２４に示すように、前述した実施の形態１と同様にして、シングルダマシン法により素子形成領域に第１層目の配線Ｍ１を形成し、ＴＳＶ形成領域に接続パッド１７を形成する。さらに、前述した実施の形態１と同様にして、デュアルダマシンダマシン法により素子形成領域およびＴＳＶ形成領域に第２層目の配線Ｍ２を形成する。その後、図示は省略するが、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線、例えば第３層目〜第６層目の配線を形成する。
【０１２６】
次に、貫通電極２７を形成する。
【０１２７】
まず、図２５に示すように、半導体基板１の主面と反対面である裏面（第２主面）を研磨することにより、半導体基板１の厚さを、例えば１００μｍ以下とする。次に、半導体基板１の裏面に絶縁膜２２を形成した後、レジストパターン（図示は省略）をマスクとして、絶縁膜２２をドライエッチングしてハードマスクを形成する。絶縁膜２２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜または酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。また、絶縁膜２２は、ハードマスクとしての機能の他に、半導体基板１の裏面からの金属汚染を防止する保護膜としても機能する。
【０１２８】
次に、レジストパターンおよび絶縁膜２２からなるハードマスクをマスクとして、半導体基板１の裏面からＴＳＶ形成領域の半導体基板１を、金属シリサイド層３４が露出するまでドライエッチンングする。レジストパターンは、このエッチング工程において消滅する。これにより、金属シリサイド層３４に達する貫通穴２３を形成する。貫通穴２３の径は、例えば５μｍ程度である。ここで、貫通穴２３は層間絶縁膜９に達していないので、層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの侵入を防止することができる。
【０１２９】
次に、図２６に示すように、貫通穴２３の底面および側面を含む半導体基板１の裏面上に絶縁膜２４を形成する。絶縁膜２４は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。
【０１３０】
次に、図２７に示すように、異方性のドライエッチングにより、絶縁膜２２からなるハードマスク上および貫通穴２３の底面の絶縁膜２４を除去して、貫通穴２３の側面のみに絶縁膜２４を残す。
【０１３１】
次に、図２８に示すように、半導体基板１の裏面上にバリアメタル膜２５を形成した後、バリアメタル膜２５上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜２６を形成する。バリアメタル膜２５は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。その後、貫通穴２３の内部以外の領域のＣｕめっき膜２６、シード層、およびバリアメタル膜２５をＣＭＰ法により除去して、貫通穴２３の内部にＣｕ膜を主導体とする貫通電極２７を形成する。
【０１３２】
このように、本実施の形態３によれば、前述した実施の形態１と同様の効果に加えて、さらに、接続電極ＣＥｂと貫通電極２７との間に形成された金属シリサイド層３４により、接続電極ＣＥｂと貫通電極２７との接触抵抗が低減して、より高速で低電力のＴＳＶを実現することができる。
【０１３３】
（実施の形態４）
本実施の形態４が前述した実施の形態１と相違する点は、ＴＳＶ形成領域において、接続電極が貫通電極の内部に突き出していることである。
【０１３４】
本実施の形態４によるＴＳＶを備える半導体装置を図２９を用いて説明する。図２９は半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。図２９の素子形成領域に形成されたｎＭＩＳＦＥＴの構成は、前述の実施の形態１に記載したｎＭＩＳＦＥＴの構成と同様であるので、その説明は省略する。
【０１３５】
図２９に示すように、ＴＳＶ形成領域の半導体基板１に形成された貫通穴２３、貫通穴２３の内部に形成されたバリアメタル膜２５およびＣｕめっき膜２６によって構成される貫通電極２７、半導体基板１の裏面に形成された絶縁膜２２、ならびに貫通電極２７と半導体基板１との間に形成された絶縁膜２４は前述した実施の形態１と同様である。
【０１３６】
さらに、前述した実施の形態１と同様に、接続パッド形成領域を複数に区画し、各区画領域に、隣り合う接続パッド１７とは離間して接続パッド１７をそれぞれ配置している。接続パッド１７の上面視における形状の態様としては、例えば前述した実施の形態１において図２、図５、または図６を用いて説明した形状を採用することができる。
【０１３７】
また、前述した実施の形態１と同様に、層間絶縁膜９には貫通電極２７を形成するための貫通穴２３を形成しておらず、貫通電極用接続孔３５を通して接続パッド１７と貫通電極２７とが電気的に接続されている。従って、貫通穴２３からの層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの素子形成領域への侵入を防止することができるので、ｎＭＩＳＦＥＴの動作特性の変動が抑えられて、半導体装置の信頼性の低下を回避することができる。貫通電極用接続孔３５の形状の態様としては、例えば前述した実施の形態１において図２、図３、または図４を用いて説明した形状を採用することができる。
【０１３８】
しかし、接続パッド１７と貫通電極２７とを接続する接続電極３６が、貫通電極２７の内部にまで突き出している。このように、接続電極３６が貫通電極２７の内部に突き出すことにより、貫通電極２７と接続電極３６との接触面積が増加するので、貫通電極２７と接続電極３６との接触抵抗を低減することができる。
【０１３９】
次に、本実施の形態４によるビアラスト方式によるＴＳＶ技術を採用した半導体装置の製造方法について図３０〜図３７を用いて工程順に説明する。図３０〜図３７は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部およびＴＳＶ形成領域を示している。また、図３０〜図３７の素子形成領域には、半導体素子としてｎＭＩＳＦＥＴを例示する。
【０１４０】
まず、図３０に示すように、例えば単結晶シリコンからなる半導体基板１を用意する。半導体基板１の厚さは、例えば７５０μｍ程度である。次に、素子形成領域の半導体基板１の主面（表面、第１主面）の素子分離領域に絶縁膜からなる分離部２ａを形成する。同時に、ＴＳＶ形成領域の半導体基板１の主面にも上記絶縁膜からなる絶縁部２ｂを形成する。
【０１４１】
次に、図３１に示すように、ｎＭＩＳＦＥＴが形成される領域の半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル３を形成する。
【０１４２】
次に、半導体基板１の主面にゲート絶縁膜４を形成した後、ゲート絶縁膜４上にｎＭＩＳＦＥＴのゲート電極５を形成する。続いて、ゲート電極５の側面にサイドウォール６を形成した後、ゲート電極５の両側のｐ型ウェル３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳＦＥＴのソース・ドレインとして機能するｎ型半導体領域７をゲート電極５およびサイドウォール６に対して自己整合的に形成する。
【０１４３】
次に、半導体基板１の主面上にストッパ絶縁膜８および層間絶縁膜９を順次形成する。ストッパ絶縁膜８は層間絶縁膜９を加工する際にエッチングストッパとなる膜であり、層間絶縁膜９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜８は、例えば窒化シリコン膜であり、層間絶縁膜９は、例えば酸化シリコン膜である。
【０１４４】
次に、図３２に示すように、レジストパターンをマスクとしたドライエッチングにより、素子形成領域の層間絶縁膜９およびストッパ絶縁膜８を順次加工して接続孔１０ａを形成し、同時に、ＴＳＶ形成領域の層間絶縁膜９、ストッパ絶縁膜８、および絶縁部２ｂを順次加工して貫通電極用接続孔３５を形成する。接続孔１０ａはｎ型半導体領域７上およびゲート電極５上などのｎＭＩＳＦＥＴを動作させるために電圧印加を必要とする部分に形成する。また、貫通電極用接続孔３５は後の工程で貫通電極２７が形成される部分に形成する。接続孔１０ａの底面は、ｎ型拡散領域７が形成された半導体基板１の主面とほぼ同じ面に位置しているが（ドライエッチンングにより若干削られる場合がある）、貫通電極用接続孔３５の底面は、半導体基板１の主面から０．２〜０．２５μｍ程度深くに位置する。
【０１４５】
次に、半導体基板１の主面上に、例えばスパッタリング法によりバリアメタル膜１１を形成する。バリアメタル膜１１は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。続いて、バリアメタル膜１１上に、例えばＣＶＤ法またはスパッタリング法によりＷ膜を形成する。続いて、接続孔１０ａの内部および貫通電極用接続孔３５の内部以外の領域のＷ膜およびバリアメタル膜１１をＣＭＰ法により除去して、接続孔１０ａの内部にＷ膜を主導体とする接続電極ＣＥａを形成し、貫通電極用接続孔３５の内部にＷ膜を主導体とする接続電極３６を形成する。
【０１４６】
次に、図３３に示すように、前述した実施の形態１と同様にして、シングルダマシン法により素子形成領域に第１層目の配線Ｍ１を形成し、ＴＳＶ形成領域に接続パッド１７を形成する。さらに、前述した実施の形態１と同様にして、デュアルダマシンダマシン法により素子形成領域およびＴＳＶ形成領域に第２層目の配線Ｍ２を形成する。その後、図示は省略するが、例えば前述した第２層目の配線Ｍ２と同様な方法によりさらに上層の配線、例えば第３層目〜第６層目の配線を形成する。
【０１４７】
次に、貫通電極２７を形成する。
【０１４８】
まず、図３４に示すように、半導体基板１の主面と反対面である裏面（第２主面）を研磨することにより、半導体基板１の厚さを、例えば１００μｍ以下とする。次に、半導体基板１の裏面に絶縁膜２２を形成した後、レジストパターン（図示は省略）をマスクとして、絶縁膜２２をドライエッチングしてハードマスクを形成する。絶縁膜２２は、例えばプラズマＣＶＤ法により形成された窒化シリコン膜または酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。また、絶縁膜２２は、ハードマスクとしての機能の他に、半導体基板１の裏面からの金属汚染を防止する保護膜としても機能する。
【０１４９】
次に、レジストパターンおよび絶縁膜２２からなるハードマスクをマスクとして、半導体基板１の裏面からＴＳＶ形成領域の半導体基板１を、貫通電極用接続孔３５の内部に形成された接続電極３６（バリアメタル膜１１）および絶縁部２ｂが露出するまでドライエッチンングする。レジストパターンは、このエッチング工程において消滅する。これにより、接続電極３６に達する貫通穴２３を形成する。貫通穴２３の径は、例えば５μｍ程度である。ここで、貫通穴２３は層間絶縁膜９に達していないので、層間絶縁膜９を介したＨ２Ｏ、およびＮａ＋またはＫ＋等の金属イオンなどの侵入を防止することができる。
【０１５０】
次に、図３５に示すように、貫通穴２３の底面および側面を含む半導体基板１の裏面上に絶縁膜２４を形成する。絶縁膜２４は、例えばプラズマＣＶＤ法により形成された酸化シリコン膜であり、その厚さは、例えば０．５μｍ程度である。
【０１５１】
次に、図３６に示すように、異方性のドライエッチングにより、絶縁膜２２からなるハードマスク上および貫通穴２３の底面の絶縁膜２４および絶縁部２ｂを除去して、貫通穴２３の側面のみに絶縁膜２４を残し、貫通穴２３の底面に接続電極３６の一部を突出させる。接続孔３６が貫通穴２３に突出している部分の長さは、例えば０．２〜０．２５μｍ程度である。
【０１５２】
次に、図３７に示すように、半導体基板１の裏面上にバリアメタル膜２５を形成した後、バリアメタル膜２５上にＣｕのシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上にＣｕめっき膜２６を形成する。バリアメタル膜２５は、例えばＴｉＮ膜、Ｔａ膜、またはＴａＮ膜等である。その後、貫通穴２３の内部以外の領域のＣｕめっき膜２６、シード層、およびバリアメタル膜２５をＣＭＰ法により除去して、貫通穴２３の内部にＣｕ膜を主導体とする貫通電極２７を形成する。
【０１５３】
なお、本実施の形態４では、接続パッド１７は主としてＣｕ膜により構成し、接続パッド１７と貫通電極２７とを電気的に接続する接続電極３６は主としてＷ膜により構成したが、前述した実施の形態２に記載したように、接続パッドおよび接続電極を同一層のＣｕ膜により構成してもよい。
【０１５４】
このように、本実施の形態４によれば、前述した実施の形態１と同様の効果に加えて、さらに、貫通電極２７の内部に接続電極３６を突き出すことにより、貫通電極２７と接続電極３６との接触抵抗が低減して、より高速で低電力のＴＳＶを実現することができる。
【０１５５】
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５６】
例えば、前記実施の形態では、接続パッド形成領域の平面面積を貫通電極（貫通穴）の平面面積よりも大きくしたが、これに限定されるものではなく、接続パッド形成領域の平面面積を貫通電極（貫通穴）の平面面積と同じ、または貫通電極（貫通穴）の平面面積よりも小さくしてもよい。
【産業上の利用可能性】
【０１５７】
本発明は、三次元多機能デバイスの構造およびその製造に適用することができる。
【符号の説明】
【０１５８】
１  半導体基板
２，２ａ  分離部
２ｂ  絶縁部
３  ｐ型ウェル
４  ゲート絶縁膜
５  ゲート電極
６  サイドウォール
７  ｎ型半導体領域
８  ストッパ絶縁膜
９  層間絶縁膜
１０ａ  接続孔
１０ｂ，１０ｃ，１０ｄ  貫通電極用接続孔
１１  バリアメタル膜
１２  タングステン（Ｗ）膜
１３  層間絶縁膜
１４ａ  配線形成用の溝
１４ｂ  接続パッド形成用の溝
１５  バリアメタル膜
１６  銅（Ｃｕ）めっき膜
１７，１７ｅ，１７ｆ  接続パッド
１８  層間絶縁膜
１９Ａ  配線形成用の溝
１９Ｂ  接続孔
２０  バリアメタル膜
２１  Ｃｕ（銅）めっき膜
２２  絶縁膜
２３  貫通穴
２４  絶縁膜
２５  バリアメタル膜
２６  銅（Ｃｕ）めっき膜
２７  貫通電極
３１  接続パッド
３２  接続孔
３３  接続パッド形成用の溝
３４  金属シリサイド層
３５  接続孔
３６  接続電極
５１  半導体基板
５２  分離部
５３  ｐ型ウェル
５４  ゲート絶縁膜
５５  ゲート電極
５６  サイドウォール
５７  ｎ型半導体領域
５８  ストッパ絶縁膜
５９  層間絶縁膜
６０  接続孔
６３  層間絶縁膜
６４ａ  配線形成用の溝
６４ｂ  接続パッド形成用の溝
６５  バリアメタル膜
６６  銅（Ｃｕ）めっき膜
６７  接続パッド
６８  層間絶縁膜
６９Ａ  配線形成用の溝
６９Ｂ  接続孔
７０  バリアメタル膜
７１  銅（Ｃｕ）めっき膜
７３  貫通穴
７４  絶縁膜
７５  バリアメタル膜
７６  銅（Ｃｕ）めっき膜
７７  貫通電極
ＨＭ  ハードマスク
Ｍ１  第１層目の配線
Ｍ２  第２層目の配線
ＰＡＤ  接続パッドが形成される領域（接続パッド形成領域）
ＣＥ，ＣＥａ，ＣＥｂ，ＣＥｃ，ＣＥｄ  接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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