(57)【特許請求の範囲】
【請求項１】
還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータと、当該フルブリッジインバータの出力電圧を変圧する変圧器と、ダイオードにより構成され変圧器の出力に接続される整流回路と、当該整流回路の出力に接続される回生スナバ回路と、出力リアクトルと、前記フルブリッジインバータに含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段とを備えた電力変換回路であって、前記フルブリッジインバータは第１スイッチング素子の主電流流出端子に第２スイッチング素子の主電流流入端子を直列接続した第１アーム及び第３スイッチング素子の主電流流出端子に第４スイッチング素子の主電流流入端子を直列接続した第２アームを第１スイッチング素子の主電流流入端子側と第３スイッチング素子の主電流流入端子側が入力電圧に対して同じ側となるように並列接続し、前記第１スイッチング素子と前記第２スイッチング素子との中点における電位と前記第３スイッチング素子と前記第４スイッチング素子との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路は第１整流素子の主電流流出端子に第１コンデンサを接続した直列回路及び第２整流素子の主電流流入端子に第２コンデンサを接続した直列回路を第１コンデンサ側と第２整流素子の主電流流出端子側とが整流回路の出力に対して同じ側となるように並列接続し、前記第１整流素子と前記第１コンデンサとの中点と前記第第２整流素子と前記第２コンデンサの中点とを第３整流素子及びリアクトルの直列回路が接続するように構成され、当該回生スナバ回路の全部または一部は帰還電流の発生に伴って共振ループの一部となるものであり、前記制御手段は前記第１アームを構成する第１、第２スイッチング素子、前記第２アームを構成する第３、第４スイッチング素子のうち、第１、第４スイッチング素子をオンすることにより変圧器に電圧を印加する第１フェーズと、第１、第４スイッチング素子をオフする第２フェーズと、第２、第３スイッチング素子をオンすることにより変圧器に電圧を印加する第３フェーズと、第２、第３スイッチング素子をオフする第４フェーズとから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第１フェーズにおいて回生スナバ回路の帰還電流により第１、第４スイッチング素子の電流値が低減された時または期間内に第１、第４スイッチング素子をオフし、第３フェーズにおいて回生スナバ回路の帰還電流により第２、第３スイッチング素子の電流値が低減された時または期間内に第２、第３スイッチング素子をオフするにあたり、帰還電流により第１、第４スイッチング素子の電流値または第２、第３スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準とし、そこから共振周期のうちの１／４周期が経過した時点を設定していることを特徴とする電力変換回路。
【請求項２】
還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータと、当該フルブリッジインバータの出力電圧を変圧する変圧器と、ダイオードにより構成され変圧器の出力に接続される整流回路と、当該整流回路の出力に接続される回生スナバ回路と、出力リアクトルと、前記フルブリッジインバータに含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段とを備えた電力変換回路であって、前記フルブリッジインバータは第１スイッチング素子の主電流流出端子に第２スイッチング素子の主電流流入端子を直列接続した第１アーム及び第３スイッチング素子の主電流流出端子に第４スイッチング素子の主電流流入端子を直列接続した第２アームを第１スイッチング素子の主電流流入端子側と第３スイッチング素子の主電流流入端子側が入力電圧に対して同じ側となるように並列接続し、前記第１スイッチング素子と前記第２スイッチング素子との中点における電位と前記第３スイッチング素子と前記第４スイッチング素子との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路は第１整流素子の主電流流出端子に第１コンデンサを接続した直列回路及び第２整流素子の主電流流入端子に第２コンデンサを接続した直列回路を第１コンデンサ側と第２整流素子の主電流流出端子側とが整流回路の出力に対して同じ側となるように並列接続し、前記第１整流素子と前記第１コンデンサとの中点と前記第第２整流素子と前記第２コンデンサの中点とを第３整流素子及びリアクトルの直列回路が接続するように構成され、当該回生スナバ回路の全部または一部は帰還電流の発生に伴って共振ループの一部となるものであり、前記制御手段は前記第１アームを構成する第１、第２スイッチング素子、前記第２アームを構成する第３、第４スイッチング素子のうち、第１、第４スイッチング素子をオンすることにより変圧器に電圧を印加する第１フェーズと、第１、第４スイッチング素子をオフする第２フェーズと、第２、第３スイッチング素子をオンすることにより変圧器に電圧を印加する第３フェーズと、第２、第３スイッチング素子をオフする第４フェーズとから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第１フェーズにおいて回生スナバ回路の帰還電流により第１、第４スイッチング素子の電流値が低減された時または期間内に第１、第４スイッチング素子をオフし、第３フェーズにおいて回生スナバ回路の帰還電流により第２、第３スイッチング素子の電流値が低減された時または期間内に第２、第３スイッチング素子をオフするにあたり、帰還電流により第１、第４スイッチング素子の電流値または第２、第３スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準位相とし、そこから位相差９０deg±所定位相区間内を設定していることを特徴とする電力変換回路。
【請求項３】
還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータと、当該フルブリッジインバータの出力電圧を変圧する変圧器と、ダイオードにより構成され変圧器の出力に接続される整流回路と、当該整流回路の出力に接続される回生スナバ回路と、出力リアクトルと、前記フルブリッジインバータに含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段とを備えた電力変換回路であって、前記フルブリッジインバータは第１スイッチング素子の主電流流出端子に第２スイッチング素子の主電流流入端子を直列接続した第１アーム及び第３スイッチング素子の主電流流出端子に第４スイッチング素子の主電流流入端子を直列接続した第２アームを第１スイッチング素子の主電流流入端子側と第３スイッチング素子の主電流流入端子側が入力電圧に対して同じ側となるように並列接続し、前記第１スイッチング素子と前記第２スイッチング素子との中点における電位と前記第３スイッチング素子と前記第４スイッチング素子との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路は第１整流素子の主電流流出端子に第１コンデンサを接続した直列回路及び第２整流素子の主電流流入端子に第２コンデンサを接続した直列回路を第１コンデンサ側と第２整流素子の主電流流出端子側とが整流回路の出力に対して同じ側となるように並列接続し、前記第１整流素子と前記第１コンデンサとの中点と前記第第２整流素子と前記第２コンデンサの中点とを第３整流素子及びリアクトルの直列回路が接続するように構成され、当該回生スナバ回路の全部または一部は帰還電流の発生に伴って共振ループの一部となるものであり、前記制御手段は前記第１アームを構成する第１、第２スイッチング素子、前記第２アームを構成する第３、第４スイッチング素子のうち、第１、第４スイッチング素子をオンすることにより変圧器に電圧を印加する第１フェーズと、第１、第４スイッチング素子をオフする第２フェーズと、第２、第３スイッチング素子をオンすることにより変圧器に電圧を印加する第３フェーズと、第２、第３スイッチング素子をオフする第４フェーズとから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第１フェーズにおいて回生スナバ回路の帰還電流により第１、第４スイッチング素子の電流値が低減された時または期間内に第１、第４スイッチング素子をオフし、第３フェーズにおいて回生スナバ回路の帰還電流により第２、第３スイッチング素子の電流値が低減された時または期間内に第２、第３スイッチング素子をオフするにあたり、帰還電流により第１、第４スイッチング素子の電流値または第２、第３スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点における電流値を基準とし、そこから所定割合だけ電流値が低下した時点を設定していることを特徴とする電力変換回路。
【請求項４】
請求項１〜３の何れかに記載の電力変換回路であって、前記整流回路を構成するそれぞれのダイオードと並列にコンデンサを接続し、前記変圧器のフルブリッジインバータ側巻線または整流回路側巻線あるいはその両方に当該巻線と直列にリアクトルを接続したことを特徴とする電力変換回路。
【請求項５】
請求項４に記載の電力変換回路であって、前記整流回路を構成するそれぞれのダイオードと並列に接続された前記コンデンサに対しさらに直列に抵抗器を挿入したことを特徴とする電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング損失、ダイオードの逆回復損失及びサージ電圧を抑制する仕組みを備えた電力変換回路に関するものである。
【背景技術】
【０００２】
近年電気自動車やハイブリッド車などの電動車両の普及により、電動車両を充電するためのシステムの需要が高まっている。充電システムは、図１４に示すように、三相交流等の交流電源Ａ１の電圧を充電回路Ａ２において所要電圧の直流電圧に変換し、これをＥＶ用のバッテリＡ３に供給するものであり、充電回路Ａ２は主としてＡＣ−ＤＣ変換部ａ２１とＤＣ−ＤＣ変換部ａ２２から構成されている。このような充電システムに関して、省エネ化及び充電にかかるコストの低下を図るため、より高効率な充電回路が求められる傾向にある。
【０００３】
従来の充電システムのうち、ＤＣ−ＤＣ変換部ａ２２に相当する充電回路の一般的な構成は図４に示すようなものである。図４の充電回路１０７は還流ダイオード付き半導体スイッチング素子ＳＷ５からＳＷ８により構成されるフルブリッジインバータ１０１とフルブリッジインバータ１０１の出力に接続される変圧器１０２、変圧器１０２の出力に接続されダイオードＤ５からＤ８により構成されるフルブリッジ型全波整流回路１０３、出力リアクトル１０５及びスイッチング素子ＳＷ５からＳＷ８のゲートに送る電圧パルスを制御する制御手段１０６とを備える。フルブリッジ型全波整流回路１０３としては、代わりに半波整流回路や電流ダブラ整流回路を用いることや、ダイオードＤ５からＤ８の代わりに半導体スイッチング素子を用いて同期整流を行うことも可能である。
【０００４】
制御手段１０６は、ＰＷＭ（パルス幅変調）制御を行うことによってフルブリッジインバータ１０１を駆動し、入力直流電圧を交流電圧に変換する。図３に典型的なＰＷＭ制御によるスイッチング素子ＳＷ５〜ＳＷ８を駆動する為の電圧パルス波形を示す。波形３１から３４に示されるように、ＰＷＭ制御ではＳＷ５とＳＷ８、ＳＷ６とＳＷ７とを交互にオン、オフすることにより変圧器１０２にパルス状の交流電圧を印加する。
【０００５】
しかしながら、ＰＷＭ制御下においてＳＷ５とＳＷ８及びＳＷ６とＳＷ７をオンあるいはオフする際にはスイッチング損失が発生する。また同様に、整流回路１０３を構成するダイオードの逆回復時においても逆回復損失が発生する。これらの電力損失は、高効率な充電回路を設計する上での障害となっている。
【０００６】
また、整流回路１０３を構成するダイオードはＤ５からＤ８は一般に電荷を蓄積する寄生容量Ｃを持ち、この寄生容量はダイオードと並列にコンデンサを接続した図５に示すような等価回路で表わすことができる。スイッチング素子ＳＷ５及びＳＷ８がオンのときには図中矢印（実線）で示すように主電流が流れ、トランス１０２の入力電圧は理想的にゼロＶから電源Ｅからの入力直流電圧と同等の電圧までステップ状に上昇する。スイッチング素子ＳＷ６、ＳＷ７がオンしたときの主電流は図中矢印（破線）で示される。スイッチング素子ＳＷ５及びＳＷ８がオンのとき、従来の回路構成では当該寄生容量Ｃと変圧器１０２の漏れインダクタンスＬとにより図６に示すようなＬＣ直列共振ループが構成される。具体的には、同図のようにスイッチング素子ＳＷ５及びＳＷ８のオン期間にはダイオードＤ５→ダイオードＤ７の寄生容量Ｃ→変圧器１０２→スイッチング素子ＳＷ８→電源Ｅ→スイッチング素子ＳＷ５→変圧器１０２→ダイオードＤ５の経路、及びダイオードＤ６の寄生容量Ｃ→ダイオードＤ８→変圧器１０２→スイッチング素子ＳＷ８→電源Ｅ→スイッチング素子ＳＷ５→変圧器１０２→ダイオードＤ６の寄生容量Ｃの経路の２つの共振ループが形成される。同じく、スイッチング素子ＳＷ６及びＳＷ７のオン期間にも同様の共振ループが形成される。このような共振により共振ループを構成するダイオードＤ５〜Ｄ８に過大なサージ電圧が発生するため、回路設計の際にはより高耐圧なダイオードを使用せざるを得ず、高コスト化やダイオード損失の増加、ノイズの発生など様々な問題を生ずる。このため、このような共振ループの存在は高効率な充電回路の設計をより難しくしている。
【０００７】
これらの課題に関連する先行技術として、特許文献１に記載のＤＣ‐ＤＣコンバータ回路が存在する。当該文献では出力にエネルギー回復スナバを接続したＤＣ‐ＤＣコンバータ回路において位相差パルス幅変調（位相差ＰＷＭ）制御を行うことにより低電圧下あるいは低電流下でのスイッチング（いわゆるソフトスイッチング）を実現し、スイッチング損失を低減している他、サージの抑制及びダイオードの逆回復損失の低減を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２２４３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、当該文献の回路では位相差ＰＷＭ制御を採用するため制御がより複雑になり、また従来のＰＷＭ制御を用いた場合には同様の効果を得ることができない。
【００１０】
以上のような課題に対し、本発明は充電システム内のＤＣ−ＤＣ変換部を構成する充電回路に特に好適に適用可能であって、従来のＰＷＭ制御を用いてスイッチング損失の低減、サージ電圧の抑制及びダイオードの逆回復損失の低減を実現する電力変換回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明は、かかる目的を達成するために、次のような手段を講じたものである。
【００１２】
すなわち、本発明の電力変換回路は、還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータと、当該フルブリッジインバータの出力電圧を変圧する変圧器と、ダイオードにより構成され変圧器の出力に接続される整流回路と、当該整流回路の出力に接続される回生スナバ回路と、出力リアクトルと、前記フルブリッジインバータに含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段とを備えた電力変換回路であって、前記フルブリッジインバータは第１スイッチング素子の主電流流出端子に第２スイッチング素子の主電流流入端子を直列接続した第１アーム及び第３スイッチング素子の主電流流出端子に第４スイッチング素子の主電流流入端子を直列接続した第２アームを第１スイッチング素子の主電流流入端子側と第３スイッチング素子の主電流流入端子側が入力電圧に対して同じ側となるように並列接続し、前記第１スイッチング素子と前記第２スイッチング素子との中点における電位と前記第３スイッチング素子と前記第４スイッチング素子との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路は第１整流素子の主電流流出端子に第１コンデンサを接続した直列回路及び第２整流素子の主電流流入端子に第２コンデンサを接続した直列回路を第１コンデンサ側と第２整流素子の主電流流出端子側とが整流回路の出力に対して同じ側となるように並列接続し、前記第１整流素子と前記第１コンデンサとの中点と前記第第２整流素子と前記第２コンデンサの中点とを第３整流素子及びリアクトルの直列回路が接続するように構成され、前記制御手段は前記第１アームを構成する第１、第２スイッチング素子、前記第２アームを構成する第３、第４スイッチング素子のうち、第１、第４スイッチング素子をオンすることにより変圧器に電圧を印加する第１フェーズと、第１、第４スイッチング素子をオフする第２フェーズと、第２、第３スイッチング素子をオンすることにより変圧器に電圧を印加する第３フェーズと、第２、第３スイッチング素子をオフする第４フェーズとから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第１フェーズにおいて回生スナバ回路の帰還電流により第１、第４スイッチング素子の電流値が低減された時または期間内に第１、第４スイッチング素子をオフし、第３フェーズにおいて回生スナバ回路の帰還電流により第２、第３スイッチング素子の電流値が低減された時または期間内に第２、第３スイッチング素子をオフすることを特徴とする。
【００１３】
このように、回生スナバ回路の帰還電流によってスイッチング素子を流れる電流値が低減された際にソフトスイッチングを行う構成となっているため、スイッチング損失を低減し、電力変換回路の効率を上げることができる。
【００１４】
さらに、前記整流ダイオードの逆回復時に当該整流ダイオードの電圧を約０Ｖに保つことができるため、前述のような逆回復損失を発生せず、さらに電力変換回路の効率を上げることが可能である。
【００１５】
また、本発明の回路構成においては前記回生スナバ回路に含まれる第１コンデンサ及び第２コンデンサを含む回路が整流ダイオードに対し並列に接続される構成となっているため、共振の鋭さを表わすパラメータであるＱ値が低下し、サージ電圧が抑制される。前記回生スナバ回路はスナバ回路に充電したエネルギーを放電する為の抵抗器を含まないため電力の損失がなく、またサージ電圧の抑制により整流回路には順電圧降下及び逆回復特性がより優れたダイオードを用いることができるため、電力変換回路の効率をさらに上げることができる。
【００１６】
本発明は上記構成に加えて、前記制御手段が電流値を低減する具体的な設定として、以下のようなものを採用する。
（１）前記回生スナバ回路の全部または一部が帰還電流の発生に伴って共振ループの一部となる構成において、帰還電流により第１、第４スイッチング素子の電流値または第２、第３スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準とし、そこから共振周期のうちの１／４周期が経過した時点とするもの。
（２）前記回生スナバ回路の全部または一部が帰還電流の発生に伴って共振ループの一部となる構成において、帰還電流により第１、第４スイッチング素子の電流値または第２、第３スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点を基準位相とし、そこから位相差９０deg±所定位相区間内とするもの。
（３）前記回生スナバ回路の全部または一部が帰還電流の発生に伴って共振ループの一部となる構成において、帰還電流により第１、第４スイッチング素子の電流値または第２、第３スイッチング素子の電流値が低減された時または期間内として、前記共振ループの共振が始まった時点における電流値を基準とし、そこから所定割合だけ電流値が低下した時点とするもの。
【００１７】
また、本発明では第１コンデンサの充電完了後に発生する共振を利用してソフトスイッチングを行うため共振条件を正確に把握できることが望ましいが、共振回路を構成する前記変圧器の漏れインダクタンス及び整流ダイオードの寄生容量は一般に素子ごとの個体差がある。このような個体差による共振条件の変動を抑制し、常に好適な制御を行うためには、前記整流回路を構成するそれぞれのダイオードと並列にコンデンサを接続し、前記変圧器のフルブリッジインバータ側巻線または整流回路側巻線あるいはその両方に当該巻線と直列にリアクトルを接続することが望ましい。
【００１８】
さらに、整流ダイオード寄生容量の個体差による共振条件の変動を抑制するために並列に接続された前記コンデンサを流れる電流を抑制するためには、前記整流回路を構成するそれぞれのダイオードと並列に接続された前記コンデンサに対しさらに直列に抵抗器を挿入することが好ましい。
【発明の効果】
【００１９】
本発明の電力変換回路は、以上説明した構成であるから、スイッチング素子におけるスイッチング損失及びダイオードの逆回復損失を低減し、さらに整流ダイオードに印加されるサージ電圧を抑制することが可能であり、これらを通じて、充電システムのＤＣ−ＤＣ変換部を構成する充電回路等に適用した場合の電力変換効率を有効に改善することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る電力変換回路を充電システムにおけるＤＣ−ＤＣ変換部の充電回路として適用した場合の基本構成を表わすブロック図。
【図２】同充電回路の回路構成を表わす回路図。
【図３】ＰＷＭ制御によってフルブリッジインバータ回路のスイッチング素子を駆動する際の電圧パルスの波形を模式的に表わした概念図。
【図４】ＤＣ−ＤＣ変換部に相当する充電回路の基本回路構成を表わす回路図。
【図５】図４の回路の動作説明図。
【図６】図４の回路の動作説明図。
【図７】図２の回路の動作説明図。
【図８】図２の回路の動作説明図。
【図９】図２の回路の動作説明図。
【図１０】図２の回路の動作説明図。
【図１１】図２の回路の動作説明図。
【図１２】図２の回路の動作説明図。
【図１３】本発明の一実施形態に係る電力変換回路及び従来の充電回路のそれぞれについてスイッチング素子を流れる電流値を模式的に表わしたグラフ。
【図１４】本発明の一実施形態に係る電力変換回路が適用される充電システムの概要を示すブロック図。
【発明を実施するための形態】
【００２１】
以下、本発明の一実施形態を、図面を参照して説明する。
【００２２】
本実施形態に係る電力変換回路７は、図１４に示した充電システムのうちＤＣ−ＤＣ変換部ａ２２を構成する充電回路に適用されるもので、図１に示されるように、フルブリッジインバータ１と、変圧器２と、整流回路３と、回生スナバ回路４と、出力リアクトル５と、制御手段６とにより構成される。
【００２３】
フルブリッジインバータ１は、図２に示すように、還流ダイオード付き第１スイッチング素子ＳＷ１の主電流流出端子であるエミッタと第２スイッチング素子ＳＷ２の主電流流入端子であるコレクタとを直列に接続した第１アーム１４、および、還流ダイオード付き第３スイッチング素子ＳＷ３の主電流流出端子であるエミッタと第４スイッチング素子ＳＷ４の主電流流入端子であるコレクタとを直列に接続した第２アーム１５を、第１スイッチング素子ＳＷ１のコレクタ側と第３スイッチング素子ＳＷ３のコレクタ側とが入力電圧に対して同じ側（高電位側）となり第２スイッチング素子ＳＷ２のエミッタ側と第４スイッチング素子ＳＷ４のエミッタ側とが入力電圧に対して同じ側（低電位側）となるように並列に接続することにより構成されている。ここでスイッチング素子ＳＷ１〜ＳＷ４としては、典型的にはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの半導体素子が用いられているが、ＦＥＴ等で構成することもできる。
【００２４】
変圧器２は、フルブリッジインバータ１の出力電圧である前記第１スイッチング素子ＳＷ１と前記第２スイッチング素子ＳＷ２との中点における電位と前記第３スイッチング素子ＳＷ３と前記第４スイッチング素子ＳＷ４との中点における電位との差を入力電圧とするように接続される。本実施形態では整流回路３側の巻線と直列に、変圧器２の漏れインダクタンスの個体差を抑制するためのリアクトル１１を備える構成となっている（以下で参照する図７〜図１２においてはリアクトル１１は図示省略している）。
【００２５】
整流回路３は、図２に示すように、ダイオードＤ１からＤ４をフルブリッジ型に構成し、各ダイオードＤ１〜Ｄ４にコンデンサ１２と抵抗器１３との直列回路を並列に接続することにより全波整流回路を形成している。
【００２６】
回生スナバ回路４は、図２に示すように、第１整流素子である第１ダイオード１８の電流流出端子であるカソード側に第１コンデンサ１６を接続した直列回路及び第２整流素子である第２ダイオード２０の電流流入端子であるアノード側に第２コンデンサ１７を接続した直列回路を第１コンデンサ１６側と第２ダイオード２０のカソード側とが整流回路３の出力に対して同じ側（高電位側）となり第２コンデンサ側と第１整流素子の主電流流入端子側とが整流回路３の出力に対して同じ側（低電位側）となるように並列接続し、前記第１ダイオード１８と前記第１コンデンサ１６との中点と前記第２ダイオード２０と前記第２コンデンサ１７の中点との間を第３整流素子である第３ダイオード１９の電流流出端子であるカソード側にリアクトル２１を接続した直列回路が当該リアクトル２１側を第２ダイオード２０と第２コンデンサ１７の中点側に位置づけて橋絡するように構成される。この実施形態の回生スナバ回路４においては、第１コンデンサ１６の静電容量Ｃ１と第２コンデンサ１７の静電容量Ｃ２との間に２×Ｃ１＜Ｃ２もしくは２×Ｃ２＜Ｃ１が成り立つように構成している。
【００２７】
出力リアクトル５は、出力電流を平滑化するために設置されるリアクトルである。
【００２８】
制御手段６は、スイッチング素子ＳＷ１〜ＳＷ４のゲートに送る電圧パルスを制御することによってフルブリッジインバータ１を駆動する。制御手段６は、典型的にはＣＰＵ（Central Processing Unit）等により実現することができる。
【００２９】
次に、本実施形態に係る電力変換回路７の動作を図２及び図３を参照して説明する。
【００３０】
図３は、ＰＷＭ制御によってフルブリッジインバータ１のスイッチング素子を駆動する際の電圧パルスの波形を模式的に表わした概念図である。波形３１から３４に示されるように、ＰＷＭ制御ではＳＷ１とＳＷ４とをオンする第１フェーズ３５、ＳＷ１とＳＷ４とをオフする第２フェーズ３６、ＳＷ２とＳＷ３とをオンする第３フェーズ３７、及びＳＷ２とＳＷ３とをオフする第４フェーズ３８から成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換する。
【００３１】
第１フェーズ３５において、従来の充電回路構成のように回生スナバ回路４を備えない場合には、図５及び図６に基づいて前述したようにダイオードＤ１→ダイオードＤ３の寄生容量Ｃ→変圧器１０２→スイッチング素子ＳＷ４→電源Ｅ→スイッチング素子ＳＷ１→変圧器１０２→リアクトル１１→ダイオードＤ１の経路、及びダイオードＤ２の寄生容量Ｃ→ダイオードＤ４→変圧器１０２→スイッチング素子ＳＷ４→電源Ｅ→スイッチング素子ＳＷ１→変圧器１０２→リアクトル１１→ダイオードＤ２の寄生容量の経路の２つのＬＣ直列共振ループ（第１共振ループ）が形成される。そのため共振により共振ループを構成するダイオードＤ１〜Ｄ４に過大なサージ電圧が印加されることとなる。一方、本実施形態に係る電力変換回路７では、図７に示すように、第１コンデンサ１６、第３ダイオード１９、リアクトル２１、及び第２コンデンサ１７から構成される直列回路が、第１共振ループを構成するキャパシタ成分であるダイオードＤ３の寄生容量ＣおよびダイオードＤ２の寄生容量Ｃと並列に接続されて第２共振ループを構成している。すなわち、第２共振ループは、図６に示す２つの経路からなる第１共振ループと、図７に示す直列回路からなる経路とから構成される。そして、第１コンデンサ１６、リアクトル２１、及び第２コンデンサ１７を合成した直列リアクタンスを誘導性ではなく容量性となるように設定しておくことにより、第１共振ループのみの場合に比べて、第２共振ループの静電容量を大きくすることを実現している。一般に共振の鋭さを表わすパラメータであるＱ値は、直列共振ループを構成するリアクトルのインダクタンスをL、共振ループを構成するコンデンサの静電容量をCとするとＱ＝１／２π√(L×C)と表わされる。そして、上記のようにＣが大きくなることで、共振のＱ値が低下し、サージ電圧すなわち第１共振ループのコンデンサ１２（したがってダイオードＤ２およびダイオードＤ３）に掛かる電圧を抑制することができる。このとき、サージ電圧を発生させるエネルギーは第１コンデンサ１６、リアクトル２１及び第２コンデンサ１７に充電される。
【００３２】
第１コンデンサ１６の静電容量Ｃ１が第２コンデンサ１７の静電容量Ｃ２より小さい場合において、第１コンデンサ１６の充電が完了し、第１コンデンサ１６の電圧がダイオードＤ１のカソード電圧と等しくなると、図８、図９の電流経路が形成される。図８は付加回路である回生スナバ回路４のリアクトル電流が還流する電流ループであり、図９は上述の通り充電されたＣ１が、トランス２の漏れインダクタンスＬとダイオードＤ２およびダイオードＤ３の寄生容量Ｃと共に構成される第３共振ループである。すなわち、第３共振ループは、図６に示す２つの経路からなる第１共振ループと、図９のうちコンデンサ１６と第１ダイオード１８との直列回路からなる経路とから構成される。この第３共振ループは、前記第１共振ループを構成するダイオードＤ１，Ｄ２、Ｄ３、Ｄ４から成る整流回路出力端と並列に第１コンデンサ１６と第１ダイオード１８との直列回路を接続したものであり、当該第３共振ループを通じて第１コンデンサ１６に蓄積された電荷が放電される。このとき、第１コンデンサ１６が放電する帰還電流は図５に示すスイッチング素子ＳＷ１及びＳＷ４を流れる主電流を低減する方向に流れる。図４に示す一般的な電力変換回路の制御手段が図１３（ｂ）に示すように主電流が流れたまま第１フェーズから第２フェーズに移行するためのスイッチング素子ＳＷ１、ＳＷ４のターンオフを行っていたのに対し、本実施形態の制御手段６は前記帰還電流によって主電流の電流値が低減された同図（ａ）に示すタイミングでスイッチング素子ＳＷ１及びＳＷ４をターンオフするように構成されている。
【００３３】
なお、第１コンデンサ１６の静電容量Ｃ１が第２コンデンサ１７の静電容量より大きい場合は、前記第３共振ループは図９に示したように前記第１共振ループを構成するダイオードＤ１，Ｄ２、Ｄ３、Ｄ４から成る整流回路出力端と並列に第１コンデンサ１６と第１ダイオード１８との直列回路が接続されることにより形成されるのではなく、前記第１共振ループを構成するダイオードＤ１，Ｄ２、Ｄ３、Ｄ４から成る整流回路出力端と並列に第２コンデンサ１７と第２ダイオード２０との直列回路が接続されることにより形成される。この場合第２コンデンサ１７の充電が完了し、第２コンデンサ１７の電圧がダイオードＤ１のカソード電圧と等しくなると、前記第３共振ループを通じて第２コンデンサ１７に蓄積された電荷が放電される。このとき、第２コンデンサ１７が放電する帰還電流は前述の場合と同様にスイッチング素子ＳＷ１及びＳＷ４の電流を低減する方向に流れ、制御手段６が前記帰還電流によって電流値が低減されたタイミングでスイッチング素子ＳＷ１及びＳＷ４をオフするように構成される。
【００３４】
図１３に基づいて前述したように、従来の充電回路ではスイッチング素子電流が最大値となるタイミングでオフするのに対して（同図（ｂ））、本実施形態の電力変換回路では回生スナバの帰還電流により電流値が低減されたタイミングでスイッチング素子をオフするようにしているため（同図（ａ））、スイッチング損失を低減することが可能となる。
【００３５】
以上はスイッチング素子ＳＷ２、ＳＷ３をオンにする第３フェーズからこれをオフにする第４フェーズに移行する際も同様である。なお、制御手段６の構成を簡素化するためには、スイッチング素子ＳＷ１〜ＳＷ４がオンする期間をあらかじめ算出し、第２フェーズ３６及び第４フェーズ３８への移行時にスイッチング素子がオフするタイミングで最も電流が低減されるように第１コンデンサ１６および第２コンデンサ１７の静電容量ならびにリアクトル２１のインダクタンスを設定することが望ましい。
【００３６】
つまり、回生スナバ回路４による図９に示す第３共振ループの共振が始まって（帰還電流が発生して）図５に示す主電流が低減し始め、図１３（ａ）に示すように共振周期のうち１／４周期が経過した時点で最もスイッチング素子電流が最小となりそこでスイッチング素子ＳＷ１、ＳＷ３（あるいはＳＷ２，ＳＷ４）をターンオフすることが望ましく、この場合に最小のスイッチング損失となる。
【００３７】
ただし、使用条件や個体差等によって必ずしも想定したタイミングで最もスイッチング素子電流が最小となることが期待できない場合を考えると、上記の基本原理に基づき、以下の通り回生スナバのパラメータ（コンデンサ１６、１７の静電容量、リアクトル２１のインダクタンス等）を設定することも望ましい。
（１）回生スナバ回路４により帰還電流の発生とともに第3共振ループが共振を始めるタイミングを基準位相、例えば位相0degと定義すると、図１３（ａ）に示すように所定位相、例えば位相45〜135degの期間内にスイッチング素子ＳＷ１、ＳＷ３（あるいはＳＷ２，ＳＷ４）のターンオフが発生するように回生スナバ回路４のパラメータを設定する。
（２）或いは、図１３（ａ）のピーク電流の振幅を100%とした場合、第３共振ループの共振に伴う帰還電流の発生により電流振幅が所定割合、例えば50%以下となったときにスイッチング素子のターンオフが発生するように回生スナバ回路４のパラメータを設定する。
【００３８】
以上の回生スナバ回路４のパラメータ設定は以下の条件下で実現することとする。
（ａ）入力条件：本実施形態を適用する製品の特性を保証する製品仕様書内で規定された入力電圧の範囲内。
【００３９】
ただし、製品仕様書が存在しない場合は、その製品が使用される環境の中で最も劣悪な環境の中で製品の特性を保証する動作が常時持続可能な電圧範囲内とすることができる。
（ｂ）出力条件：本発明を適用する製品の特性を保証する製品仕様書内で規定された出力電力の30〜100%
【００４０】
ただし、最大電力と定格電力の両者の規定が存在する場合は定格電力を採用する。また、製品仕様書が存在しない場合は、その製品が使用される環境のうち最も劣悪な環境の中で製品の特性を保証する出力が常時持続可能な出力範囲内とする。
【００４１】
また本実施形態では第１コンデンサ１６の静電容量Ｃ１と第２コンデンサ１７の静電容量Ｃ２との間に２×Ｃ１＜Ｃ２もしくは２×Ｃ２＜Ｃ１が成り立つように構成している。このようなパラメータ設定により回生スナバ回路４の効果を十分に発揮しつつ、第１コンデンサ１６および第２コンデンサ１７の充放電を好適に完了させることができる。
【００４２】
次に、第２フェーズ３６において、従来の充電回路構成のように回生スナバ回路４を備えない図４の構成の場合には、充電された出力リアクトル５が放電する電流は図１０に示すようにダイオードＤ５〜Ｄ８に流れ、またダイオードＤ５〜Ｄ８各素子の印加電圧は各ダイオードの順電圧となる。図１１に示す第３フェーズ移行時にダイオードＤ５、Ｄ８は逆バイアスされ逆回復状態に移行する為、ダイオードＤ５、Ｄ８にはステップ状にトランス出力電圧と同等の電圧Ｖが印加されるとともに、逆回復するに伴って逆回復電流が発生し、その電流と前記電圧Ｖの積により逆回復損失が発生する。一方、本実施形態に係る電力変換回路７では、スイッチング素子ＳＷ１とＳＷ４がターンオフする第２フェーズ移行後に図１２に示す電流ループが構成される。ここでは、付加回路である回生スナバ回路４のコンデンサ１６、１７とリアクトル２１の蓄積エネルギーを出力に放電する区間となる。このように、出力リアクトル５が放電する電流は回生スナバ回路４を流れるため、第２フェーズにおいて出力リアクトル５の還流電流は全波整流ダイオードＤ１〜Ｄ４には流れない。このためダイオードＤ１及びＤ４の逆回復は第２フェーズへの移行後の図１２に示す状態に発生するが、図１２に示す第２フェーズにおいてダイオードＤ１及びＤ４の電圧は第１フェーズで導通していた電圧である約０Ｖを保持しているため、逆回復損失を生じないでダイオードＤ１及びＤ４の逆回復を実現することが可能である。
【００４３】
第３フェーズ３７及び第４フェーズ３８における動作は、上記第１フェーズ３５及び第２フェーズ３６の場合と同様である。
【００４４】
また本実施形態においては、図２に基づいて前述した通り変圧器２と直列にリアクトル１１を設置し、ダイオードＤ１からＤ４と並列にコンデンサ１２を設置している。リアクトル１１及びコンデンサ１２は図７に示した第２共振ループの構成要素である変圧器２の漏れインダクタンスＬ及びダイオードＤ１からＤ４の寄生容量Ｃの素子ごとの個体差による共振条件の変化を抑制するために挿入されている。さらに本実施形態ではコンデンサ１２は全て等しい静電容量Ｃのものを用い、当該静電容量が第２共振ループの共振条件に大きく影響しないように第１コンデンサ１６の静電容量Ｃ１及び第２コンデンサ１７の静電容量に対して２×Ｃ＜Ｃ１かつ２×Ｃ＜Ｃ２となるように構成している。このため各整流ダイオードは均一な寄生容量を持つものと見なすことができ、また当該寄生容量が共振条件に大きく影響しないため、さらに好適な動作を行うことができる。また、前記コンデンサ１２に流れる電流を抑制するためさらにコンデンサ１２と直列に抵抗器１３を設置している。
【００４５】
以上のように、本実施形態に係る電力変換回路７は、還流ダイオード付きスイッチング素子により構成されるフルブリッジインバータ１と、当該フルブリッジインバータ１の出力電圧を変圧する変圧器２と、ダイオードにより構成され変圧器２の出力に接続される整流回路３と、当該整流回路３の出力に接続される回生スナバ回路４と、出力リアクトル５と、前記フルブリッジインバータ１に含まれるスイッチング素子のゲートに送る電圧パルスを制御する制御手段６とを備えた電力変換回路７であって、前記フルブリッジインバータ１は第１スイッチング素子ＳＷ１の主電流流出端子であるエミッタに第２スイッチング素子ＳＷ２の主電流流入端子であるコレクタを直列接続した第１アーム１４及び第３スイッチング素子ＳＷ３の主電流流出端子であるエミッタに第４スイッチング素子ＳＷ４の主電流流入端子であるコレクタを直列接続した第２アーム１５を第１スイッチング素子ＳＷ１の主電流流入端子であるコレクタ側と第３スイッチング素子ＳＷ３の主電流流入端子であるコレクタ側が入力電圧に対して同じ側となるように並列接続し、前記第１スイッチング素子ＳＷ１と前記第２スイッチング素子ＳＷ２との中点における電位と前記第３スイッチング素子ＳＷ３と前記第４スイッチング素子ＳＷ４との中点における電位との差を出力電圧とするように構成され、前記回生スナバ回路４は第１ダイオード１８の主電流流出端子であるカソードに第１コンデンサ１６を接続した直列回路及び第２ダイオード２０の主電流流入端子であるアノードに第２コンデンサ１７を接続した直列回路を第１コンデンサ１６側と第２ダイオード２０のカソード側とが整流回路３の出力に対して同じ側（高電位側）となり第２コンデンサ１７側と第１ダイオード１８のアノード側とが整流回路３の出力に対して同じ側（低電位側）となるように並列接続し、前記第１ダイオード１８と前記第１コンデンサ１６との中点と前記第２ダイオード２０と前記第２コンデンサ１７の中点との間を第３ダイオード１９の主電流流出端子であるカソード側にリアクトル２１を接続した直列回路が当該リアクトル２１側を第２ダイオード２０と第２コンデンサ１７の中点側に位置づけて橋絡するように構成され、前記制御手段６は前記第１アーム１４を構成する第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２、前記第２アーム１５を構成する第３スイッチング素子ＳＷ３及び第４スイッチング素子ＳＷ４のうち、第１スイッチング素子ＳＷ１と第４スイッチング素子ＳＷ４とをオンすることにより変圧器２に電圧を印加する第１フェーズ３５と、第１スイッチング素子ＳＷ１と第４スイッチング素子ＳＷ４とをオフする第２フェーズ３６と、第２スイッチング素子ＳＷ２と第３スイッチング素子ＳＷ３とをオンすることにより変圧器２に電圧を印加する第３フェーズ３７と、第２スイッチング素子ＳＷ２と第３スイッチング素子ＳＷ３とをオフする第４フェーズ３８とから成る制御ループを繰り返すことにより入力直流電圧を交流電圧に変換し、第１フェーズ３５において回生スナバ回路４の帰還電流により第１スイッチング素子ＳＷ１及び第４スイッチング素子ＳＷ４の電流値が低減された期間に第１スイッチング素子ＳＷ１と第４スイッチング素子ＳＷ４とをオフし、第３フェーズ３７において回生スナバ回路４の帰還電流により第２スイッチング素子ＳＷ２及び第３スイッチング素子ＳＷ３の電流値が低減された期間に第２スイッチング素子ＳＷ２と第３スイッチング素子ＳＷ３とをオフすることを特徴とする電力変換回路である。
【００４６】
このように、第２共振ループで生じる共振に伴い第１コンデンサ１６もしくは第２コンデンサ１７が放電する帰還電流によってスイッチング素子ＳＷ１〜ＳＷ４を流れる電流値が低減された際に制御手段６がスイッチング素子をオフする構成となっているため、スイッチング損失を低減し、電力変換回路７の効率を改善することができる。
【００４７】
さらに、前記整流ダイオードＤ１〜Ｄ４の逆回復時に当該整流ダイオードＤ１〜Ｄ４の電圧を約０Ｖに保つことができるため、逆回復損失を発生せず、さらに電力変換回路７の効率の改善に寄与している。
【００４８】
また、本実施形態の回路構成においては前記回生スナバ回路４に含まれる第１コンデンサ１６、ダイオード１９、リアクトル２１、及び第２コンデンサ１７から構成される直列回路が整流ダイオードに対し並列に接続される構成となっているため、共振の鋭さを表わすパラメータであるＱ値が低下し、サージ電圧が抑制される。前記回生スナバ回路４はスナバ回路に充電したエネルギーを放電する為の抵抗器を含まないため電力の損失がなく、またサージ電圧の抑制により整流回路３には順電圧降下及び逆回復特性がより優れたダイオードを用いることができるため、電力変換回路７の効率をさらに上げることができる。
【００４９】
また、前記整流回路３を構成するそれぞれのダイオードと並列にコンデンサ１２を接続し、前記変圧器２のフルブリッジインバータ側巻線または整流回路側巻線あるいはその両方に当該巻線と直列にリアクトル１１を接続しているため、第２共振ループを構成する前記変圧器２の漏れインダクタンスＬ及び整流ダイオードＤ１〜Ｄ４の寄生容量Ｃの個体差による共振条件の変動を抑制し、常に好適な制御を行うことが可能である。
【００５０】
さらに、前記整流回路３を構成するそれぞれのダイオードＤ１〜Ｄ４と並列に接続された前記コンデンサ１２に対しさらに直列に抵抗器１３を挿入することにより、前記コンデンサ１２に流れる電流を抑制することを可能にしている。
【００５１】
なお、各部の具体的な構成は、上述した実施形態のみに限定されるものではなく、その他の構成も本発明の趣旨を逸脱しない範囲で種々変形が可能である。
【符号の説明】
【００５２】
１…フルブリッジインバータ
２…変圧器
３…整流回路
４…回生スナバ回路
５…出力リアクトル
６…制御手段
７…電力変換回路
１１…リアクトル
１２…コンデンサ
１３…抵抗器
１４…第１アーム
１５…第２アーム
１６…第１コンデンサ
１７…第２コンデンサ
１８…第１整流素子（第１ダイオード）
１９…第３整流素子（第３ダイオード）
２０…第２整流素子（第２ダイオード）
２１…リアクトル
２２…出力電圧端子
２３…出力電圧端子
３１…スイッチング素子ＳＷ１（ＳＷ５）の波形
３２…スイッチング素子ＳＷ２（ＳＷ６）の波形
３３…スイッチング素子ＳＷ３（ＳＷ７）の波形
３４…スイッチング素子ＳＷ４（ＳＷ８）の波形
３５…第１フェーズ
３６…第２フェーズ
３７…第３フェーズ
３８…第４フェーズ
１０１…フルブリッジインバータ
１０２…変圧器
１０３…整流回路
１０５…出力リアクトル
１０７…充電回路
ＳＷ１〜ＳＷ４…第１〜第４スイッチング素子
ＳＷ５〜ＳＷ８…スイッチング素子
Ｄ１〜Ｄ８…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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