(57)【特許請求の範囲】
【請求項１】
チャージポンプ回路であって、
第１の導電型の第１の領域を有する半導体基板と、
クロック信号に応じたスイッチングによって電荷を転送するトランジスタとを備え、
前記トランジスタは、
前記第１の領域に形成された、第２の導電型の第２の領域と、
前記第２の領域に形成された、第１の導電型の第３の領域と、
前記第２の領域に形成された、第１の導電型の第４の領域とを含み、
前記チャージポンプ回路は、
前記第１の領域において前記第２の領域の外側に形成され、前記第１の領域の電圧をクランプするショットキーダイオードをさらに備え、
前記ショットキーダイオードは、前記第２の領域と、前記第２の導電型の第５の領域との間に配置され、
前記第５の領域には、前記第２の領域とは独立に電圧が印加され、
前記ショットキーダイオードは、
前記第１の領域に形成された、第２の導電型の第６の領域と、
前記第６の領域に形成された、第１の導電型の第７の領域とを含み、
前記第６の領域は、接地に電気的に接続され、
前記第７の領域は、前記第１の領域と同じ電位に接続される、チャージポンプ回路。
【請求項２】
前記第７の領域は、シリサイド電極を通じて前記第１の領域と同じ電位に接続される、請求項１に記載のチャージポンプ回路。
【請求項３】
前記半導体基板を平面視した場合、前記ショットキーダイオードは、前記第２の領域の少なくとも一部の輪郭に沿って形成される、請求項１または請求項２に記載のチャージポンプ回路。
【請求項４】
前記ショットキーダイオードは、複数の素子に分割されている、請求項１から請求項３のいずれか１項に記載のチャージポンプ回路。
【請求項５】
請求項１から請求項４のいずれか１項に記載のチャージポンプ回路と、
前記チャージポンプ回路の出力電圧を電源電圧に用いて動作する回路とを備える、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路およびそれを備える電子機器に関する。
【背景技術】
【０００２】
チャージポンプ回路は、入力電圧を昇圧するための回路として周知である。さらに、チャージポンプ回路を含む半導体集積回路も知られている。半導体基板に形成されたチャージポンプ回路の場合、寄生トランジスタが動作することにより、ラッチアップが起こる可能性がある。
【０００３】
たとえば特開２００８−２７７８３２号公報（特許文献１）は、寄生トランジスタの動作に起因するラッチアップを防止するためのチャージポンプ回路の構成を開示する。このチャージポンプ回路は、第１の電圧発生部、第２の電圧発生部、第３の電圧発生部、およびラッチアップ防止部を備える。ラッチアップ防止部は、第３の電圧発生部から出力される信号が所定の電圧レベルに達するまで、寄生トランジスタによるラッチアップ動作を防止する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７８３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特開２００８−２７７８３２号公報（特許文献１）に開示されたチャージポンプ回路は、外付けのショットキーダイオードを用いることなく寄生トランジスタによるラッチアップ動作を防止するよう構成される。外付けのショットキーダイオードを用いないことにより、コストの上昇を抑えることができる。しかしながら、チャージポンプ回路の構成が複雑になるだけでなく、その回路の制御も複雑になるという課題が発生する。
【０００６】
本発明の目的は、チャージポンプ回路のコストの上昇を抑えつつ、寄生トランジスタによるラッチアップ動作を抑えることを可能にすることである。
【課題を解決するための手段】
【０００７】
本発明のある局面において、チャージポンプ回路は、第１の導電型の第１の領域を有する半導体基板と、クロック信号に応じたスイッチングによって電荷を転送するトランジスタとを備える。トランジスタは、第１の領域に形成された、第２の導電型の第２の領域と、第２の領域に形成された、第１の導電型の第３の領域と、第２の領域に形成された、第１の導電型の第４の領域とを含む。チャージポンプ回路は、第１の領域において第２の領域の外側に形成され、第１の領域の電圧をクランプするショットキーダイオードをさらに備える。
【０００８】
好ましくは、ショットキーダイオードは、第２の領域と、第２の導電型の第５の領域との間に配置される。第５の領域には、第２の領域とは独立に電圧が印加される。
【０００９】
好ましくは、半導体基板を平面視した場合、ショットキーダイオードは、第２の領域の少なくとも一部の輪郭に沿って形成される。
【００１０】
好ましくは、ショットキーダイオードは、複数の素子に分割されている。
本発明の別の局面において、電子機器は、チャージポンプ回路と、チャージポンプ回路の出力電圧を電源電圧に用いて動作する回路とを備える。チャージポンプ回路は、第１の導電型の第１の領域を有する半導体基板と、クロック信号に応じたスイッチングによって電荷を転送するトランジスタとを含む。トランジスタは、第１の領域に形成された、第２の導電型の第２の領域と、第２の領域に形成された、第１の導電型の第３の領域と、第２の領域に形成され、第２の領域と電気的に接続された、第１の導電型の第４の領域とを含む。チャージポンプ回路は、第１の領域において第２の領域の外側に形成され、第１の領域の電圧をクランプするショットキーダイオードをさらに含む。
【発明の効果】
【００１１】
本発明によれば、チャージポンプ回路のコストの上昇を抑えつつ、寄生トランジスタによるラッチアップ動作を抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の一実施形態によるチャージポンプ回路を備えた例示的な電子機器のブロック図である。
【図２】図１に示したチャージポンプ回路１の概略的な構成を示した回路図である。
【図３】図１および図２に示したチャージポンプ回路の動作を説明する波形図である。
【図４】図２に示された回路が形成された半導体チップの概略的な断面図である。
【図５】本発明の実施の形態に係るチャージポンプ回路による、ラッチアップを防止するための構成を示した図である。
【図６】図５に示した回路の一構成例を説明するための半導体基板の概略断面図である。
【図７】ショットキーダイオードＤ１とともに形成される素子の一例を示した概略断面図である。
【図８】図６に示したショットキーダイオードの概略的な平面レイアウトの例を示した図である。
【図９】図８に示した領域Ａ１の平面レイアウトの概略を示した図である。
【図１０】図６に示したショットキーダイオードの概略的な平面レイアウトの他の例を示した図である。
【図１１】図６に示したショットキーダイオードの概略的な平面レイアウトのさらに別の例を示した図である。
【図１２】図６に示したショットキーダイオードの概略的な平面レイアウトのさらに別の例を示した図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
図１は、この発明の一実施形態によるチャージポンプ回路を備えた例示的な電子機器のブロック図である。図１を参照して、電子機器１０１は、ディスプレイ１０２と、回路基板１０３とを備える。チャージポンプ回路１と、ドライバ１０４とは回路基板１０３に実装される。
【００１５】
電子機器１０１は、たとえば携帯電話（スマートフォンを含む）、タブレット、ゲーム機、ＰＤＡ、カーオーディオ等であるが、これらに限定されるものではない。ディスプレイ１０２は、たとえば液晶ディスプレイである。回路基板１０３は、たとえばフレキシブルプリント基板である。チャージポンプ回路１は、ドライバ１０４の電源回路である。チャージポンプ回路１は、電源電圧ＶＤＤを昇圧して、その昇圧された電圧（電圧ＶＧＨ）をドライバ１０４に供給する。ドライバ１０４は、チャージポンプ回路１から供給された電圧ＶＧＨを用いてディスプレイ１０２を駆動する。
【００１６】
図２は、図１に示したチャージポンプ回路１の概略的な構成を示した回路図である。図２を参照して、チャージポンプ回路１は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭＰ１，ＭＰ２と、制御回路３と、インバータ５と、コンデンサＣ１，Ｃ２とを備える。ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２と、制御回路３と、インバータ５とは、半導体チップ２に形成される。
【００１７】
ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２は、電荷転送用のトランジスタである。ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２は、直列に接続される。ＰチャネルＭＯＳトランジスタＭＰ１のソースは、電源電圧ＶＤＤを受ける。ＰチャネルＭＯＳトランジスタＭＰ１のドレインは、ＰチャネルＭＯＳトランジスタＭＰ２のソースに接続される。ＰチャネルＭＯＳトランジスタＭＰ２のドレインは端子Ｔ１に接続される。各々のＰチャネルＭＯＳトランジスタのバックゲートは、そのＰチャネルＭＯＳトランジスタのドレインに接続される。
【００１８】
端子Ｔ１にはコンデンサＣ１が接続される。コンデンサＣ１は、端子Ｔ１に接続される一方端と、接地される他方端とを有する。電圧ＶＧＨが端子Ｔ１から出力される。
【００１９】
制御回路３は、所定の周期を有するクロックＣＬＫを発生させる。インバータ５は、クロックＣＬＫを反転させて、クロック／ＣＬＫを出力する。さらに制御回路３は、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２の各々のスイッチングを制御する。
【００２０】
ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２の接続点は、端子Ｔ２を介してコンデンサＣ２の一方端に接続される。クロック／ＣＬＫは、端子Ｔ３を介してコンデンサＣ２の他方端に結合される。
【００２１】
図３は、図１および図２に示したチャージポンプ回路の動作を説明する波形図である。図２および図３を参照して、クロック／ＣＬＫの電圧がＶＤＤである場合、クロック／ＣＬＫのレベルはＨ（ハイ）レベルである。一方、クロック／ＣＬＫの電圧がＶＳである場合、クロック／ＣＬＫのレベルはＬ（ロー）レベルである。たとえば電圧ＶＳは、接地電圧である。
【００２２】
クロック／ＣＬＫがＬレベルである場合には、ＰチャネルＭＯＳトランジスタＭＰ１はオン状態であり、ＰチャネルＭＯＳトランジスタＭＰ２はオフ状態である。この場合、コンデンサＣ１が充電されるため、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２の接続点の電圧Ｖ１はＶＤＤに等しい。
【００２３】
一方、クロック／ＣＬＫがＨレベルである場合には、ＰチャネルＭＯＳトランジスタＭＰ１はオフ状態であり、ＰチャネルＭＯＳトランジスタＭＰ２はオン状態である。この場合、端子Ｔ３の電圧が接地電圧からＶＤＤに変化するため、電圧Ｖ１はＶＤＤから２ＶＤＤに変化する。電圧Ｖ１は、ＰチャネルＭＯＳトランジスタＭＰ２および端子Ｔ１を通じて出力される。上記の動作が繰り返されることにより、２ＶＤＤに等しい電圧ＶＧＨが端子Ｔ１から出力される。
【００２４】
図４は、図２に示された回路が形成された半導体チップの概略的な断面図である。図４を参照して、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２は、Ｐ型の半導体基板１０に形成される。以下では、ＰチャネルＭＯＳトランジスタＭＰ１の構成について代表的に説明する。
【００２５】
ＰチャネルＭＯＳトランジスタＭＰ１は、Ｎ型ウェル１１と、Ｐ＋領域１２，１３と、Ｎ＋領域１４と、ゲート電極１５とを有する。Ｐ＋領域１２，１３およびＮ＋領域１４はＮ型ウェル１１に形成される。Ｐ＋領域１２，１３は、それぞれ、ＰチャネルＭＯＳトランジスタＭＰ１のソース電極（Ｓ）およびドレイン電極（Ｄ）に接続される。
【００２６】
半導体基板１０の表面にはＰ＋領域１６が形成される。Ｐ＋領域１６および半導体基板１０の電圧は基板電圧（電圧Ｖｓｕｂ）である。さらに、Ｎ型ウェル１１から分離したＮ型ウェル１７が半導体基板１０に形成される。たとえば、Ｎ型ウェル１７は、図２に示された制御回路３あるいはインバータ５に含まれるＰチャネルＭＯＳトランジスタの一部である。Ｎ＋領域１８はＮ型ウェル１７に形成される。Ｎ＋領域１８には、電圧Ｖｂが印加される。電圧Ｖｂは、たとえば電源電圧ＶＤＤあるいは接地電圧である。
【００２７】
チャージポンプ回路の起動時には、ＰチャネルＭＯＳトランジスタＭＰ１のドレイン（Ｐ＋領域１３）の電圧がバックゲート（Ｎ＋領域１４）の電圧よりも高くなる可能性がある。この場合、Ｐ＋領域１３、Ｎ型ウェル１１および半導体基板１０によって形成される寄生ＰＮＰトランジスタＴｒ１がオンする。これにより、Ｐ＋領域１３からＮ型ウェル１１を介して半導体基板１０に電流Ｉｓｕｂが流れる。
【００２８】
一方、Ｎ型ウェル１１、半導体基板１０（およびＰ＋領域１６）、およびＮ型ウェル１７によって寄生ＮＰＮトランジスタＴｒ２が形成される。電流Ｉｓｕｂが流れることによって、寄生ＮＰＮトランジスタＴｒ２がオンする可能性がある。
【００２９】
このように、図３に示したチャージポンプ回路では寄生ＰＮＰトランジスタＴｒ１および寄生ＮＰＮトランジスタＴｒ２の動作によってラッチアップが生じる可能性がある。なお、図４に示された構成によれば、Ｎ型ウェル１７は、ＰチャネルＭＯＳトランジスタＭＰ１に隣接する。しかしながらＰチャネルＭＯＳトランジスタＭＰ２にＮ型ウェル１７が隣接する場合にも、上記したような寄生ＰＮＰトランジスタおよび寄生ＮＰＮトランジスタの動作によりラッチアップが起こる可能性がある。
【００３０】
図５は、本発明の実施の形態に係るチャージポンプ回路による、ラッチアップを防止するための構成を示した図である。図４および図５を参照して、本発明の実施の形態によれば、ショットキーダイオードＤ１が寄生ＮＰＮトランジスタＴｒ２のベースおよび寄生ＰＮＰトランジスタＴｒ１のコレクタに接続される。後に詳細に説明するように、ショットキーダイオードＤ１のアノードは、Ｐ＋領域１６に接続される。ショットキーダイオードＤ１のカソードは、接地される。寄生ＮＰＮトランジスタＴｒ２のエミッタも接地されるものとする。
【００３１】
寄生ＮＰＮトランジスタＴｒ２のベースの電圧は、半導体基板１０の基板電圧（Ｖｓｕｂ）にほぼ等しい。寄生ＰＮＰトランジスタＴｒ１に電流Ｉｓｕｂが流れた場合、ショットキーダイオードＤ１によって、電圧ＶｓｕｂはＶｆにクランプされる。Ｖｆはショットキーダイオードの順方向電圧であり、約０．２Ｖである。寄生ＮＰＮトランジスタＴｒ２のベースの電圧が約０．７Ｖに達しなければ、寄生ＮＰＮトランジスタＴｒ２はオンしない。したがって図５に示された構成によれば、寄生ＮＰＮトランジスタＴｒ２がオンすることを防ぐことができる。この結果、ラッチアップを防止することができる。
【００３２】
従来は、ショットキーダイオードは、チャージポンプ回路を含む半導体回路に外付けされていた。本発明の実施の形態によれば、ショットキーダイオードは半導体装置に含まれる。したがって、チャージポンプ回路のコストの上昇を抑えつつ、寄生トランジスタによるラッチアップ動作を抑えることができる。
【００３３】
図６は、図５に示した回路の一構成例を説明するための半導体基板の概略断面図である。図６を参照して、ショットキーダイオードＤ１は、Ｎ型ウェル１１とＮ型ウェル１７との間に配置される。Ｎ型ウェル１１とＮ型ウェル１７とは、互いに独立に電圧が印加される。たとえばチャージポンプ回路の起動時には、Ｎ型ウェル１７は接地される。
【００３４】
ショットキーダイオードＤ１は、Ｎ型ウェル２０と、Ｎ＋領域２１と、Ｐ型ウェル２２と、Ｐ＋領域２３と、シリサイド電極２４とによって構成される。Ｎ＋領域２１とＰ型ウェル２２とはＮ型ウェル２０に形成される。Ｐ＋領域２３はＰ型ウェル２２に形成される。Ｐ型ウェル２２、Ｐ＋領域２３、Ｎ型ウェル２０はシリサイド電極２４に接続される。
【００３５】
Ｎ＋領域２１は、接地される。Ｐ＋領域１６，１６Ａの各々の電圧はＶｓｕｂである。シリサイド電極２４には、電圧Ｖｓｕｂが与えられる。
【００３６】
なお、ショットキーダイオードＤ１は、公知の半導体製造技術を用いて形成可能である。さらに、他の素子とともにショットキーダイオードＤ１を形成することができる。したがって、図４に示された構成にショットキーダイオードＤ１を追加した場合にも、製造工程数の増加を抑制することができる。したがって本発明の実施の形態によれば、チャージポンプ回路のコストの上昇を抑えることができる。
【００３７】
図７は、ショットキーダイオードＤ１とともに形成される素子の一例を示した概略断面図である。図７を参照して、ＮチャネルＭＯＳトランジスタは、Ｐ型の半導体基板１０に形成されたＰ型ウェル３１と、Ｎ＋領域３２，３３と、Ｐ＋領域３４と、ゲート電極３５とにより構成される。
【００３８】
Ｎ＋領域３２，３３はＰ型ウェル２２に形成される。Ｎ＋領域３２は、ドレイン電極（Ｄ）に接続される。Ｎ＋領域３３はソース電極（Ｓ）に接続される。Ｐ型ウェル２２（バックゲート）の電圧を設定するために、Ｐ＋領域２３がＰ型ウェル２２に形成される。Ｎ＋領域３２，３３およびＰ＋領域３４の各々は、シリサイド電極３６に接触する。
【００３９】
図６と図７とを参照して、Ｐ型ウェル３１は、Ｐ型ウェル２２が形成される工程により形成される。Ｎ＋領域３２，３３は、Ｎ＋領域１４，１８，２１が形成される工程により形成される。ゲート電極３５は、ゲート電極１５を形成する工程によって形成される。シリサイド電極３６は、シリサイド電極２４を形成する工程によって形成される。Ｐ領域３４は、Ｐ＋領域１２，１３，１６，１６Ａを形成する工程によって形成される。
【００４０】
以上のように、本発明の実施の形態によれば、チャージポンプ回路は、第１の導電型の第１の領域を有する半導体基板（１０）と、クロック信号に応じたスイッチングによって電荷を転送するＰチャネルＭＯＳトランジスタ（ＭＰ１，ＭＰ２）とを備える。なお、「第１の領域」とはこの実施の形態では、Ｎ型ウェルを形成するための領域すなわちＰ型の領域である。ＰチャネルＭＯＳトランジスタ（ＭＰ１，ＭＰ２）は、その第１の領域に形成されたＮ型ウェル１１と、Ｎ型ウェル１１に形成された、Ｐ＋領域１２，１３とを含む。Ｎ型ウェル１１、Ｐ＋領域１２，１３は、それぞれ「第２の領域」、「第３の領域」および「第４の領域」に対応する。Ｎ型ウェル１７は「第５の領域」に対応する。
【００４１】
チャージポンプは、ショットキーダイオードＤ１をさらに備える。ショットキーダイオードは、半導体基板１０の第１の領域においてＮ型ウェル１１の外側に形成される。ショットキーダイオードＤ１は、第１の領域の電圧をクランプする。
【００４２】
図８は、図６に示したショットキーダイオードの概略的な平面レイアウトの例を示した図である。図８を参照して、ＰチャネルＭＯＳトランジスタＭＰ１がチップ端の近傍に配置される。
【００４３】
ＰチャネルＭＯＳトランジスタＭＰ１の周囲の領域のうち、チップ端側の領域にはＰ＋領域４１が形成されるものの、他の素子は形成されない。したがって、ショットキーダイオードＤ１は、ＰチャネルＭＯＳトランジスタＭＰ１が形成された領域の三方を囲むように形成される。言い換えると、ショットキーダイオードＤ１は、ＰチャネルＭＯＳトランジスタＭＰ１の周囲の領域のうち、チップ端側の領域を除く領域に形成される。
【００４４】
ショットキーダイオードＤ１とＰチャネルＭＯＳトランジスタＭＰ１との間にＰ＋領域１６が形成される。さらにショットキーダイオードＤ１とＮ型ウェル１７との間にＰ＋領域１６Ａが形成される。Ｎ型ウェル１７にはＮ＋領域１８が形成される。
【００４５】
ショットキーダイオードＤ１は、複数の領域Ａ１〜Ａ７にそれぞれ形成された複数の素子によって構成される。領域の数は図８に示されるように限定されるものではない。ショットキーダイオードＤ１が複数の素子に分割されることにより、ショットキーダイオードＤ１の全体のリーク電流を少なくすることができる。
【００４６】
なお、図が煩雑になることを避けるために、図８では金属配線（シリサイド電極を含む）は示されていない。同様の理由によって、以後説明する図においても金属配線が省略される。
【００４７】
図９は、図８に示した領域Ａ１の平面レイアウトの概略を示した図である。図９を参照して、領域Ａ１には、Ｎ型ウェル２０が形成される。Ｎ型ウェル２０にはＮ＋領域２１が形成される。Ｎ＋領域２１によって囲まれた領域の内側にＰ型ウェル２２が形成される。Ｐ型ウェル２２にはＰ＋領域２３が形成される。領域Ａ２〜Ａ７の各々も領域Ａ１と同様の平面レイアウトを有する。
【００４８】
図１０は、図６に示したショットキーダイオードの概略的な平面レイアウトの他の例を示した図である。図１０は図８と対比される図である。図１０を参照して、領域Ａ１１は、複数の領域Ａ１〜Ａ７が互いにつながった領域に対応する。
【００４９】
図１１は、図６に示したショットキーダイオードの概略的な平面レイアウトのさらに別の例を示した図である。図１１は図８と対比される図である。図１１を参照して、ＰチャネルＭＯＳトランジスタＭＰ１の周囲の領域に他の素子が形成される。図１１では、ＰチャネルＭＯＳトランジスタＭＰ１は、Ｎ型ウェル１７，１７Ａに挟まれる。なお、Ｎ型ウェル１７ＡにはＮ＋領域１８Ａが形成される。
【００５０】
Ｐ＋領域１６は、ＰチャネルＭＯＳトランジスタＭＰ１の四方を囲むように形成される。ショットキーダイオードＤ１は、Ｐ＋領域１６を囲むように形成される。したがって、ショットキーダイオードＤ１は、ＰチャネルＭＯＳトランジスタＭＰ１の四方を囲むように形成される。具体的には、ショットキーダイオードＤ１は、複数の領域Ａ２１〜Ａ３０に分割して形成される。複数の領域Ａ２１〜Ａ３０の各々の平面レイアウトは、図９に示されたレイアウトと同様であるので、以後の説明は繰り返さない。
【００５１】
図１２は、図６に示したショットキーダイオードの概略的な平面レイアウトのさらに別の例を示した図である。図１２は図１１と対比される図である。図１２を参照して、領域Ａ３１は、複数の領域Ａ２１〜Ａ３０が互いにつながった領域に対応する。
【００５２】
なお、図８、図１０〜図１２に示された平面レイアウトにおいて、ＰチャネルＭＯＳトランジスタＭＰ１をＰチャネルＭＯＳトランジスタＭＰ２へと置き換えてもよい。図８、図１０〜図１２に示さるように、ショットキーダイオードＤ１は、半導体基板を平面視した場合に、ＰチャネルＭＯＳトランジスタＭＰ１（またはＭＰ２）が形成されるＮ型ウェルの領域の、少なくとも一部の輪郭に沿って形成される。
【００５３】
以上のように、この実施の形態によれば、チャージポンプ回路は、半導体基板１０の電圧をクランプするショットキーダイオードを備える。ショットキーダイオードは、半導体基板１０に形成される。これにより、チャージポンプ回路のコストの上昇を抑えつつ、寄生トランジスタによるラッチアップ動作を抑えることができる。
【００５４】
なお、電荷を移動するためのトランジスタがＮチャネルＭＯＳトランジスタであってもよい。この場合、図６に示された導電型は、その導電型と逆の導電型に置換される。このような構成であっても基板電圧をクランプするショットキーダイオードによって、チャージポンプ回路のラッチアップを防止することができる。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５６】
１  チャージポンプ回路、２  半導体チップ、３  制御回路、５  インバータ、１０  半導体基板、１１，１７，１７Ａ，２０  Ｎ型ウェル、１２，１３，１６，１６Ａ  Ｐ＋領域、１５，３５  ゲート電極、１４，１８，１８Ａ，２１，３２，３３  Ｎ＋領域、２２，３１  Ｐ型ウェル、２４，３６  シリサイド電極、１０１  電子機器、１０２  ディスプレイ、１０３  回路基板、１０４  ドライバ、Ａ１〜Ａ７，Ａ１１，Ａ２１〜Ａ３１  領域、Ｄ１  ショットキーダイオード、ＭＰ１，ＭＰ２  ＰチャネルＭＯＳトランジスタ、Ｔｒ１，Ｔｒ２  寄生ＮＰＮトランジスタ、Ｔ１〜Ｔ３  端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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