(57)【特許請求の範囲】
【請求項１】
入射される物理量に応じた第１の画素信号を各々出力する複数の第１の画素と、
入射される物理量に応じた第２の画素信号を各々出力する複数の第２の画素と、
時間に対して単調増加または単調減少するランプ信号を出力するランプ波生成部と、
入力パルス信号に応じて互いに位相の異なる第１から第ｎの位相シフトパルス信号を出力する位相シフトパルス生成部と、
前記第１の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第１画素ラッチユニットと、
前記第２の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第２画素ラッチユニットと、
電源を供給する第１から第ｎの電源線と、
前記位相シフトパルス信号を供給する第１から第ｎの位相シフトパルス供給線と、
を備え、
前記第ｉの電源線は、前記第ｉの第１画素ラッチユニットと前記第ｉの第２画素ラッチユニットに電源を供給し、
前記第ｉの位相シフトパルス供給線は、前記第ｉの第１画素ラッチユニットと前記第ｊの第２画素ラッチユニットとに前記第ｉの位相シフトパルス信号を供給し、
前記ｎは１より大きい自然数であり、
前記ｉは１より大きく、前記ｎより小さい自然数であり、
前記ｊは１より大きく、前記ｎより小さく、前記ｉとは異なる自然数である
ことを特徴とする撮像装置。
【請求項２】
前記第１から前記第ｎの位相シフトパルス信号のいずれかをカウントする第１のカウンタと、
前記第１の画素信号と前記ランプ信号とが所定の関係になったときに前記第１のカウンタの出力を保持する第１の上位ビットラッチと、
前記第１から前記第ｎの位相シフトパルス信号のいずれかをカウントする第２のカウンタと、
前記第２の画素信号と前記ランプ信号とが所定の関係になったときに前記第２のカウンタの出力を保持する第２の上位ビットラッチと、
をさらに有し、
前記第１のカウンタと前記第２のカウンタは、前記第１から第ｎの電源線と同じ電源から電力を供給されている
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
入射される物理量に応じた第３の画素信号を各々出力する複数の第３の画素と、
入射される物理量に応じた第４の画素信号を各々出力する複数の第４の画素と、
前記第３の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第３画素ラッチユニットと、
前記第４の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第４画素ラッチユニットと、
を備え、
前記第ｉの電源線は、前記第ｉの第３画素ラッチユニットと前記第ｉの第４画素ラッチユニットに電源を供給し、
前記第ｋの位相シフトパルス供給線は、前記第ｉの第３画素ラッチユニットと前記第ｊの第４画素ラッチユニットとに前記第ｌの位相シフトパルス信号を供給し、
前記ｋは１より大きく、前記ｎより小さく、前記ｉと前記ｊとは異なる自然数であり、
前記ｌは１より大きく、前記ｎより小さく、前記ｉと前記ｊと前記ｋとは異なる自然数である
ことを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記ｊは前記ｉと１異なる
ことを特徴とする請求項１に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラ、カムコーダ、内視鏡に代表される撮像装置には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ（以下、ＣＣＤと称する）や、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（以下、ＣＭＯＳと称する）に代表される撮像装置が搭載されている。これらの撮像装置は国内外で普及しており、さらなる小型化、低消費電力化への要求が高まっている。
【０００３】
このようなＣＭＯＳのうち、カラム部にＡ／Ｄ変換機能を内蔵した、所謂カラムＡ／Ｄ型撮像装置が開発・商品化されている。内蔵されるＡ／Ｄ変換機能の一つであるシングルスロープＡ／Ｄ変換方式は、アナログの画素信号とデジタル信号に変換するための単調に変化する参照信号（ランプ波）とを比較するとともに、この比較処理と並行してカウント処理を行い、比較処理が完了した時点のカウント値に基づいて画素信号のデジタル信号を取得するものである。
【０００４】
特に、複数の同一構成の遅延ユニットを有し、比較処理の開始に係るタイミングで遷移動作を開始するリング発振器などを用いて下位位相シフトＣＬＫを生成し、リング発振器からのパルスをカウントするカウント部と、比較処理の終了に係る第１のタイミングで複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、比較処理の終了に係る第１のタイミングでカウント部の論理状態である上位論理状態をラッチする上位ラッチ部とを備え、下位ラッチ部および上位ラッチ部のデータに基づいてアナログ信号に応じたデジタル信号を算出してＡ／Ｄ変換する撮像装置が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９２０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、複数画素毎にＡ／Ｄ変換回路を配置する（例えば画素列毎にＡ／Ｄ変換回路を配置する）ような場合、数μｍの幅で数百から数千のＡ／Ｄ変換回路を配置していくことになる。この場合、配線スペースが増大してしまうため、Ａ／Ｄ変換回路毎に分けて電源とＧＮＤとを配線することができない。そのため、全てのＡ／Ｄ変換回路が共通の電源とＧＮＤとに接続するように配線する必要がある。
【０００７】
図５は、従来知られているシングルスロープＡ／Ｄ変換回路を有する撮像装置の概略構成を示したブロック図である。図示する例では、撮像装置２００は、複数の画素Ｐから成る撮像部１００と、シングルスロープＡ／Ｄ変換回路と、基準信号源１０１と、水平ライン選択回路１０２と、出力ライン１０９とを備えている。また、シングルスロープＡ／Ｄ変換回路は、ランプ波発生器１０４と、位相周波数比較器１０６と、リング発振器１０７と、比較器１０３ａ〜１０３ｃと、カウンタ１０５ａ〜１０５ｃと、ラッチ回路およびデコード回路で構成されるラッチデコード回路１０８ａ〜１０８ｃとを備えている。
【０００８】
次にシングルスロープＡ／Ｄ変換回路を有する撮像装置２００の動作について説明する。まず、入射光量に応じて画素Ｐが出力する画素信号と、基準信号源１０１からの信号に応じてランプ波発生器１０４が出力するランプ波とが比較器１０３ａ〜１０３ｃに入力される。それと同時に、基準信号源１０１からの信号に応じて位相周波数比較器１０６とリング発振器１０７とが、カウントパルスと、カウントパルスと位相がπ／８ずつシフトしたパルスとを生成する。カウンタ１０５ａ〜１０５ｃはリング発振器１０７からのカウントパルスに同期して、その初期値からカウントを開始する。また、カウントパルスと位相がπ／８ずつシフトしたパルスがラッチデコード１０８ａ〜１０８ｃ内のラッチ回路に入力される。
【０００９】
ある列の比較器１０３ａ〜１０３ｃに入力される画素信号とランプ波との２つの入力信号の大小関係が入れ替わると、その比較器１０３ａ〜１０３ｃの出力信号が反転し、その列のカウンタ１０５が計数値を保持し、その列のラッチデコード１０５ａ〜１０５ｃのラッチ回路が、カウントパルスと位相がπ／８ずつシフトしたパルスの状態を各ラッチユニットで保持する。続いて、ラッチデコード１０５ａ〜１０５ｃのラッチ回路が保持したパルスがデコード回路に供給され、保持したパルスの状態に従って数ビット（例では３ビット）の数値へ変換される。これにより、画素Ｐが出力した画素信号をＡ／Ｄ変換することができる。
【００１０】
図６は、従来知られているシングルスロープＡ／Ｄ変換回路を備えたＡ／Ｄ変換部の概略構成を示したブロック図である。図示するように、Ａ／Ｄ変換部３００の各列に配置されているＡ／Ｄ変換回路に含まれるカウンタ１０５ａ〜１０５ｊとラッチデコード１０８ａ〜１０８ｊは同一の構成である。また、ラッチデコード１０８ａ〜１０８ｊが備えるラッチ回路のラッチユニットの動作電流は、入力されるパルスの変化時（例えば、ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化したとき）に流れる。このため、複数のラッチユニットに同一のパルスが入力された場合、同一のパルスが入力されたラッチユニットに共通して配線されている電源およびＧＮＤには、ほぼ同じタイミングで電流が流れることになる。この電流により、入力配線およびＧＮＤ配線の抵抗成分で電圧降下が発生し、各ラッチユニットの電源およびＧＮＤの電圧レベルが変化する。
【００１１】
例として、デジタルスチルカメラ（ＤＳＣ）に用いられる撮像装置を考えてみる。デジタルスチルカメラの画素数は１００万画素以上が普通となっている。ここでは、デジタルスチルカメラの画素数を２０００万画素と仮定する。説明を容易にするため、２０００万画素アレーの縦横比を４０００行×５０００列とする。１秒間に６０フレームの読み出し（６０ｆｒａｍｅ／ｓｅｃ）を実現する場合、位相シフトパルスおよびカウンタパルスは数百ＭＨｚ程度になる。このとき、ラッチユニットおよびカウンタの最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ、ＬＳＢ）の動作電流は１０μＡ〜２０μＡになる。１列に１つのＡ／Ｄ変換回路を備える場合、水平に並ぶラッチユニット全体の電流は１０μＡ〜２０μＡ×５０００列＝５０ｍＡ〜１００ｍＡとなる。
【００１２】
仮に、電源の配線抵抗を５Ωとすると変動は０．５Ｖとなり、電源電圧を１．５Ｖ程度とすると電源およびＧＮＤの電位が３０〜４０％程度変化する可能性があり、ラッチデコード１０８ａ〜１０８ｊおよびカウンタ１０５ａ〜１０５ｊで誤動作が発生する可能性がある。特に、電源およびＧＮＤの供給部から遠い列に配置されているカウンタ１０５ａ〜１０５ｊとラッチデコード１０８ａ〜１０８ｊでは電源変動による影響が大きくなる。
【００１３】
このように、複数のＡ／Ｄ変換回路が共通の電源とＧＮＤとに接続されている場合、入力配線およびＧＮＤ配線の抵抗成分で電圧降下が発生し、各Ａ／Ｄ変換回路の電源およびＧＮＤの電圧レベルが変化する。
【００１４】
本発明は、上述した課題に鑑みてなされたものであり、列毎にＡ／Ｄ変換回路を搭載する場合でも、各列のＡ／Ｄ変換回路の動作による電源およびＧＮＤの変動を低減し、各Ａ／Ｄ変換回路の出力値の変動を防止することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、入射される物理量に応じた第１の画素信号を各々出力する複数の第１の画素と、入射される物理量に応じた第２の画素信号を各々出力する複数の第２の画素と、時間に対して単調増加または単調減少するランプ信号を出力するランプ波生成部と、入力パルス信号に応じて互いに位相の異なる第１から第ｎの位相シフトパルス信号を出力する位相シフトパルス生成部と、前記第１の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第１画素ラッチユニットと、前記第２の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第２画素ラッチユニットと、電源を供給する第１から第ｎの電源線と、前記位相シフトパルス信号を供給する第１から第ｎの位相シフトパルス供給線と、を備え、前記第ｉの電源線は、前記第ｉの第１画素ラッチユニットと前記第ｉの第２画素ラッチユニットに電源を供給し、前記第ｉの位相シフトパルス供給線は、前記第ｉの第１画素ラッチユニットと前記第ｊの第２画素ラッチユニットとに前記第ｉの位相シフトパルス信号を供給し、前記ｎは１より大きい自然数であり、前記ｉは１より大きく、前記ｎより小さい自然数であり、前記ｊは１より大きく、前記ｎより小さく、前記ｉとは異なる自然数であることを特徴とする撮像装置である。
【００１６】
また、本発明は、前記第１から前記第ｎの位相シフトパルス信号のいずれかをカウントする第１のカウンタと、前記第１の画素信号と前記ランプ信号とが所定の関係になったときに前記第１のカウンタの出力を保持する第１の上位ビットラッチと、前記第１から前記第ｎの位相シフトパルス信号のいずれかをカウントする第２のカウンタと、前記第２の画素信号と前記ランプ信号とが所定の関係になったときに前記第２のカウンタの出力を保持する第２の上位ビットラッチと、をさらに有し、前記第１のカウンタと前記第２のカウンタは、前記第１から第ｎの電源線と同じ電源から電力を供給されていることを特徴とする撮像装置である。
【００１７】
また、本発明は、入射される物理量に応じた第３の画素信号を各々出力する複数の第３の画素と、入射される物理量に応じた第４の画素信号を各々出力する複数の第４の画素と、前記第３の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第３画素ラッチユニットと、前記第４の画素信号と前記ランプ信号とが所定の関係になったときに前記第１から前記第ｎの位相シフトパルス信号をラッチする第１から第ｎの第４画素ラッチユニットと、を備え、前記第ｉの電源線は、前記第ｉの第３画素ラッチユニットと前記第ｉの第４画素ラッチユニットに電源を供給し、前記第ｋの位相シフトパルス供給線は、前記第ｉの第３画素ラッチユニットと前記第ｊの第４画素ラッチユニットとに前記第ｌの位相シフトパルス信号を供給し、前記ｋは１より大きく、前記ｎより小さく、前記ｉと前記ｊとは異なる自然数であり、前記ｌは１より大きく、前記ｎより小さく、前記ｉと前記ｊと前記ｋとは異なる自然数であることを特徴とする撮像装置である。
【００１８】
また、本発明の撮像装置において、前記ｊは前記ｉと１異なることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、複数の第１の画素は、入射される物理量に応じた第１の画素信号を各々出力する。また、複数の第２の画素は、入射される物理量に応じた第２の画素信号を各々出力する。また、ランプ波生成部は、時間に対して単調増加または単調減少するランプ信号を出力する。また、位相シフトパルス生成部は、入力パルス信号に応じて互いに位相の異なる第１から第ｎの位相シフトパルス信号を出力する。また、第１から第ｎの第１画素ラッチユニットは、第１の画素信号とランプ信号とが所定の関係になったときに第１から第ｎの位相シフトパルス信号をラッチする。また、第１から第ｎの第２画素ラッチユニットは、第２の画素信号とランプ信号とが所定の関係になったときに第１から第ｎの位相シフトパルス信号をラッチする。また、第１から第ｎの電源線は電源を供給する。また、第１から第ｎの位相シフトパルス供給線は、位相シフトパルスを供給する。また、第ｉの電源線は、第ｉの第１画素ラッチユニットと第ｉの第２画素ラッチユニットに電源を供給する。また、第ｉの位相シフトパルス供給線は、第ｉの第１画素ラッチユニットと第ｊの第２画素ラッチユニットとに第ｉの位相シフトパルス信号を供給する。また、ｎは１より大きい自然数である。また、ｉは１より大きく、ｎより小さい自然数である。また、ｊは１より大きく、ｎより小さく、ｉとは異なる自然数である。
【００２０】
これにより、第ｉの位相シフトパルス供給線が供給する位相シフトパルスの変化タイミングが異なるため、第１画素ラッチユニットと第２画素ラッチユニットとで消費される電流が流れるタイミングも異なる。したがって、列毎にＡ／Ｄ変換回路を搭載する場合でも、各列のＡ／Ｄ変換回路の動作による電源およびＧＮＤの変動を低減し、各Ａ／Ｄ変換回路の出力値の変動を防止することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態における撮像装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施の形態におけるＡ／Ｄ変換部と、位相シフトパルス生成部と、ランプ波生成部との構成を示したブロック図である。
【図３】本発明の第２の実施の形態におけるＡ／Ｄ変換部と、位相シフトパルス生成部と、ランプ波生成部との構成を示したブロック図である。
【図４】本発明の第２の実施の形態における位相シフトパルス生成部が位相シフトパルスを出力するタイミングと、下位ラッチがパルスを出力するタイミングとを示したタイミングチャートである。
【図５】従来知られているシングルスロープＡ／Ｄ変換回路を有する撮像装置の概略構成を示したブロック図である。
【図６】従来知られているシングルスロープＡ／Ｄ変換回路を備えたＡ／Ｄ変換部の概略構成を示したブロック図である。
【発明を実施するための形態】
【００２２】
（第１の実施の形態）
以下、本発明の第１の実施形態について図を参照しながら説明する。図１は、本実施形態における撮像装置の概略構成を示すブロック図である。図示する例では、撮像装置２０は、複数の画素２が行列状に配置された画素部１と、垂直駆動部６と、Ａ／Ｄ変換部４と、ラッチ部５−１〜５−１０と、水平駆動部７と、制御部８と、位相シフトパルス生成部１０と、ランプ波生成部９とを備えている。
【００２３】
画素２は、入射光量（物理量）に応じたアナログ信号を出力する。垂直駆動部６は、行列状に配置されている画素２のうち、信号を出力させる画素２を行毎に選択する。Ａ／Ｄ変換部４は、複数のＡ／Ｄ変換回路を備え、画素２が出力するアナログ信号をデジタル信号（デジタル画素信号）に変換する。各Ａ／Ｄ変換回路は、比較器３−１〜３−１０と、下位ラッチ５１−１〜５１−１０と、カウンタ４１−１〜４１−１０とを備えている。ラッチ部５−１〜５−１０は、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路が変換したデジタル画素信号を保持する。水平駆動部７は、水平選択信号を変化させることで、ラッチ部５が保持しているデジタル画素信号を外部に順次出力させる。制御部８は、撮像装置２０が備える各部の制御を行う。
【００２４】
ランプ波生成部９は、時間の経過とともに増加または減少するランプ信号（参照信号、ランプ波）を生成して出力する。位相シフトパルス生成部１０は、制御部８からの制御信号に応じて位相がπ／８ずつシフトした位相シフトパルスφＣＫ０（第１の位相シフトパルス）と、位相シフトパルスφＣＫ１（第２の位相シフトパルス）と、位相シフトパルスφＣＫ２（第３の位相シフトパルス）と、位相シフトパルスφＣＫ３（第４の位相シフトパルス）とを生成して出力する。
【００２５】
なお、画素部１に配置されている画素２のうち、左から１列目、３列目、５列目、７列目、９列目に配置されている画素２を第１の画素２−１とし、左から２列目、４列目、６列目、８列目、１０列目に配置されている画素２を第２の画素２−２とする。また、第１の画素２−１が出力するアナログ信号を第１の画素信号とし、第２の画素２−２が出力するアナログ信号を第２の画素信号とする。
【００２６】
図２は、図１に示した撮像装置２０が備えるＡ／Ｄ変換部４と、位相シフトパルス生成部１０と、ランプ波生成部９との構成を示したブロック図である。図示する例では、Ａ／Ｄ変換部４は、画素２の列毎に、比較器３−１〜３−１０と、下位ラッチ５１−１〜５１−１０と、カウンタ４１−１〜４１−１０とを備えている。下位ラッチ５１−１は、ラッチユニットＬａｔ５１１１，Ｌａｔ５１１２を備えている。下位ラッチ５１−２は、ラッチユニットＬａｔ５１２１，Ｌａｔ５１２２を備えている。下位ラッチ５１−３〜５１−１０も、それぞれ２つのラッチユニットを備えている。なお、下位ラッチ５１−３〜５１−１０が備えるラッチユニットについては図示するとおりである。
【００２７】
また、電源線ＶＤＤ＿Ｌａｔ１は、ラッチユニットＬａｔ５１１１，Ｌａｔ５１２１，Ｌａｔ５１３１，Ｌａｔ５１４１，Ｌａｔ５１５１，Ｌａｔ５１６１，Ｌａｔ５１７１，Ｌａｔ５１８１，Ｌａｔ５１９１，Ｌａｔ５２０１に電源を供給する。また、電源線ＶＤＤ＿Ｌａｔ２は、ラッチユニットＬａｔ５１１２，Ｌａｔ５１２２，Ｌａｔ５１３２，Ｌａｔ５１４２，Ｌａｔ５１５２，Ｌａｔ５１６２，Ｌａｔ５１７２，Ｌａｔ５１８２，Ｌａｔ５１９２，Ｌａｔ５２０２に電源を供給する。また、電源線ＶＤＤ＿ｃｎｔは、カウンタ４１−１〜４１−１０に電源を供給する。なお、電源線ＶＤＤ＿Ｌａｔ１と、電源線ＶＤＤ＿Ｌａｔ２と、電源線ＶＤＤ＿ｃｎｔとは、同一の電源から電力を供給する。
【００２８】
比較器３−１，３−３，３−５，３−７，３−９には、同一の列に配置されている第１の画素２−１が出力する出力信号と、ランプ波生成部９が出力するランプ信号とが入力される。比較器３−２，３−４，３−６，３−８，３−１０には、同一の列に配置されている第２の画素２−２が出力する出力信号と、ランプ波生成部９が出力するランプ信号とが入力される。比較器３−１〜３−１０は、入力される信号に基づいて、同一の列に配置されている下位ラッチ５１−１〜５１−１０を制御する信号を出力する。
【００２９】
位相シフトパルス供給線ＣＫ０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０をラッチユニットＬａｔ５１１１，Ｌａｔ５１３１，Ｌａｔ５１５１，Ｌａｔ５１７１，Ｌａｔ５１９１に供給する。また、位相シフトパルス供給線ＣＫ１は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１をラッチユニットＬａｔ５１２１，Ｌａｔ５１４１，Ｌａｔ５１６１，Ｌａｔ５１８１，Ｌａｔ５２０１に供給する。また、位相シフトパルス供給線ＣＫ１は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１をラッチユニットＬａｔ５１１２，Ｌａｔ５１３２，Ｌａｔ５１５２，Ｌａｔ５１７２，Ｌａｔ５１９２に供給する。また、位相シフトパルス供給線ＣＫ２は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２をラッチユニットＬａｔ５１２２，Ｌａｔ５１４２，Ｌａｔ５１６２，Ｌａｔ５１８２，Ｌａｔ５２０２に供給する。
【００３０】
これにより、ラッチユニットＬａｔ５１１１，Ｌａｔ５１３１，Ｌａｔ５１５１，Ｌａｔ５１７１，Ｌａｔ５１９１には、同一の列に配置されている比較器３−１，３−３，３−５，３−７，３−９の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０とが入力される。ラッチユニットＬａｔ５１２１，Ｌａｔ５１４１，Ｌａｔ５１６１，Ｌａｔ５１８１，Ｌａｔ５２０１には、同一の列に配置されている比較器３−２，３−４，３−６，３−８，３−１０の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１とが入力される。ラッチユニットＬａｔ５１１２，Ｌａｔ５１３２，Ｌａｔ５１５２，Ｌａｔ５１７２，Ｌａｔ５１９２には、同一の列に配置されている比較器３−１，３−３，３−５，３−７，３−９の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１とが入力される。ラッチユニットＬａｔ５１２２，Ｌａｔ５１４２，Ｌａｔ５１６２，Ｌａｔ５１８２，Ｌａｔ５２０２には、同一の列に配置されている比較器３−２，３−４，３−６，３−８，３−１０の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２とが入力される。
【００３１】
この構成により、下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０に応じて、同一の列に配置されているカウンタ４１−１，４１−３，４１−５，４１−７，４１−９に対してパルスφＣＫ０´を出力する。また、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１に応じて、同一の列に配置されているカウンタ４１−２，４１−４，４１−６，４１−８，４１−１０に対してパルスφＣＫ１´を出力する。
【００３２】
カウンタ４１−１〜４１−１０には、電源線ＶＤＤ＿ｃｎｔから電源が供給される。カウンタ４１−１，４１−３，４１−５，４１−７，４１−９には、同一の列に配置されている下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９が出力するパルスφＣＫ０´が入力される。カウンタ４１−２，４１−４，４１−６，４１−８，４１−１０には、同一の列に配置されている下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０が出力するパルスφＣＫ１´が入力される。
【００３３】
次に、撮像装置２０の動作について説明する。初めに、垂直駆動部６は、画素選択信号φＳＬをＨｉｇｈレベルにする。これにより、画素部１が備える画素２のうち１行目の画素２が選択され、選択された１行目の画素２が出力する画素信号が、各画素２と同一の列に配置されているＡ／Ｄ変換回路（比較器３−１〜３−１０）に入力される。なお、Ａ／Ｄ変換回路には、画素２が備える光電変換素子をリセットしたときに出力されるリセット信号と、画素２が備える光電変換素子が入射光量に応じて生成する光信号との２つの信号が画素信号として入力される。
【００３４】
続いて、Ａ／Ｄ変換回路は、画素２から入力されたリセット信号と光信号とをそれぞれをデジタル変換し、デジタル変換した光信号からリセット信号を減算しリセット時のノイズを抑圧したデジタル画素信号を生成する。また、Ａ／Ｄ変換回路は、制御部８から入力される制御信号に基づいて、同一の列に配置されているラッチ部５−１〜５−１０に対してデジタル画素信号を出力する。ラッチ部５−１〜５−１０は、入力されたデジタル画素信号を保持する。
【００３５】
続いて、水平駆動部７は、水平選択信号φＨを順次Ｈｉｇｈレベルにする。これにより、ラッチ部５−１〜５−１０が保持するデジタル画素信号は外部に順次出力される。
【００３６】
次に、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路の動作の詳細について説明する。Ａ／Ｄ変換回路が備える比較器３−１〜３−１０には、同一の列に配置されている第１の画素２−１または第１の画素２−２が出力する画素信号と、ランプ波生成部９が出力する、カウンタ４１の論理状態と略同期して電圧が変化（増加あるいは減少）するランプ信号とが入力される。比較器３−１〜３−１０は、画素信号が入力された場合、入力された画素信号とランプ信号との比較を開始する。これと同時に、カウンタ４１−１〜４１−１０は、計数を開始する。
【００３７】
また、カウンタ４１−１〜４１−１０が計数を開始するのと同時に、位相シフトパルス生成部１０は、下位論理状態を決めるために用いられる位相シフトパルスφＣＫ０、φＣＫ１，φＣＫ２，φＣＫ３を、下位ラッチ５１−１〜５１−１０に対して入力する。
【００３８】
続いて、下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０に応じて、同一の列に配置されているカウンタ４１−１，４１−３，４１−５，４１−７，４１−９に対してパルスφＣＫ０´を出力する。また、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１に応じて、同一の列に配置されているカウンタ４１−２，４１−４，４１−６，４１−８，４１−１０に対してパルスφＣＫ１´を出力する。
【００３９】
続いて、比較器３−１，３−３，３−５，３−７，３−９は、入力された画素信号とランプ信号との大小関係が入れ替わる（所定の関係になる）と、下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９に対して出力している値を反転する。下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９（第１画素ラッチユニット）は、比較器３−１，３−３，３−５，３−７，３−９から入力される値が反転した場合、入力論理状態を保持する。カウンタ４１−１，４１−３，４１−５，４１−７，４１−９（第１のカウンタ）は、下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９が入力論理状態を保持した場合、計数値を保持する。
【００４０】
同様に、比較器３−２，３−４，３−６，３−８，３−１０は、入力された画素信号とランプ信号との大小関係が入れ替わると、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０に対して出力している値を反転する。下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０（第２画素ラッチユニット）は、比較器３−２，３−４，３−６，３−８，３−１０から入力される値が反転した場合、入力論理状態を保持する。カウンタ４１−２，４１−４，４１−６，４１−８，４１−１０（第２のカウンタ）は、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０が入力論理状態を保持した場合、計数値を保持する。
【００４１】
このとき、比較器３−１〜３−１０に入力されるランプ信号と、下位ラッチ５１−１〜５１−１０が入力論理状態を保持するタイミングと、カウンタ４１−１〜４１−１０が計数値を保持するタイミングとは略同期している。従って、Ａ／Ｄ変換の対象となる画素信号は、下位ラッチ５１−１〜５１−１０およびカウンタ４１−１〜４１−１０に保持された値にＡ／Ｄ変換されることになる。
【００４２】
なお、上述した例では、位相シフトパルス生成部１０は、位相シフトパルスφＣＫ０〜位相シフトパルスφＣＫ３（第１の位相シフトパルス〜第４の位相シフトパルス生成）の４種類の位相が異なる位相シフトパルスを出力しているが、これに限らない。例えば、位相シフトパルス生成部１０は、２種類以上の位相が異なる位相シフトパルスとして、第１の位相シフトパルス〜第ｎの位相シフトパルス（ｎは１より大きい自然数）を出力するようにしてもよい。また、この場合、撮像装置２０は、第１の第１画素ラッチユニット〜第ｎの第１画素ラッチユニットと、第１の第２画素ラッチユニット〜第ｎの第２画素ラッチユニットと、第１の電源線〜第ｎの電源線と、第１の位相シフトパルス供給線〜第ｎの位相シフトパルス供給線を備える。
【００４３】
次に、Ａ／Ｄ変換回路が備える下位ラッチ５１−１〜５１−１０とカウンタ４１−１〜４１−１０の動作の詳細について説明する。下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９が備えるラッチユニットＬａｔ５１１１，Ｌａｔ５１３１，Ｌａｔ５１５１，Ｌａｔ５１７１，Ｌａｔ５１９１には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０が入力される。また、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０が備えるラッチユニットＬａｔ５１２１，Ｌａｔ５１４１，Ｌａｔ５１６１，Ｌａｔ５１８１，Ｌａｔ５２０１には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１が入力される。また、位相シフトパルスφＣＫ０と位相シフトパルスφＣＫ１とはπ／８だけ位相がずれている。
【００４４】
このため、ラッチユニットＬａｔ５１１１，Ｌａｔ５１３１，Ｌａｔ５１５１，Ｌａｔ５１７１，Ｌａｔ５１９１において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１２１，Ｌａｔ５１４１，Ｌａｔ５１６１，Ｌａｔ５１８１，Ｌａｔ５２０１において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングとは、位相シフトパルスの周期の略π／８だけずれる。よって、電源線ＶＤＤ＿Ｌａｔ１に流れる電流は、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路の数の半分のＡ／Ｄ変換回路に流れる電流となる。
【００４５】
同様に、下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９が備えるラッチユニットＬａｔ５１１２，Ｌａｔ５１３２，Ｌａｔ５１５２，Ｌａｔ５１７２，Ｌａｔ５１９２には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１が入力される。また、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０が備えるラッチユニットＬａｔ５１２２，Ｌａｔ５１４２，Ｌａｔ５１６２，Ｌａｔ５１８２，Ｌａｔ５２０２には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２が入力される。また、位相シフトパルスφＣＫ１と位相シフトパルスφＣＫ２とはπ／８だけ位相がずれている。
【００４６】
このため、ラッチユニットＬａｔ５１１２，Ｌａｔ５１３２，Ｌａｔ５１５２，Ｌａｔ５１７２，Ｌａｔ５１９２において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１２２，Ｌａｔ５１４２，Ｌａｔ５１６２，Ｌａｔ５１８２，Ｌａｔ５２０２において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングとは、位相シフトパルスの周期の略π／８だけずれる。よって、電源線ＶＤＤ＿Ｌａｔ２に流れる電流は、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路の数の半分のＡ／Ｄ変換回路に流れる電流となる。
【００４７】
また、カウンタ４１−１，４１−３，４１−５，４１−７，４１−９には、下位ラッチ５１−１，５１−３，５１−５，５１−７，５１−９が出力するパルスφＣＫ０´がカウントパルスとして入力される。また、カウンタ４１−２，４１−４，４１−６，４１−８，４１−１０には、下位ラッチ５１−２，５１−４，５１−６，５１−８，５１−１０が出力するパルスφＣＫ１´がカウントパルスとして入力される。
【００４８】
このため、カウンタ４１−１，４１−３，４１−５，４１−７，４１−９において、入力されるカウントパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、カウンタ４１−２，４１−４，４１−６，４１−８，４１−１０において、入力されるカウントパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングとは、カウントパルスの周期の略π／８だけずれる。よって、電源線ＶＤＤ＿ｃｎｔに流れる電流は、Ａ／Ｄ変換部４が備えるカウンタ４１−１〜４１−１０の数の半分のカウンタ４１−１〜４１−１０に流れる電流となる。
【００４９】
上述するように、本実施形態によれば、水平方向に並列に配列されているラッチユニットＬａｔやカウンタ４１−１〜４１−１０に入力されるパルスの変化タイミングが列によって異なる。これにより、ラッチユニットＬａｔやカウンタ４１−１〜４１−１０で消費される電流が流れるタイミングも列によって異なる。よって、電源線ＶＤＤ＿Ｌａｔ１，ＶＤＤ＿Ｌａｔ２，ＶＤＤ＿Ｌａｔ３，ＶＤＤ＿ｃｎｔおよび、ＧＮＤに流れる電流の変化を半分以下に抑えることができる。
【００５０】
従って、本実施形態によれば、列毎にＡ／Ｄ変換回路を搭載する場合でも、各列のＡ／Ｄ変換回路の動作による電源およびＧＮＤの変動を低減し、各Ａ／Ｄ変換回路の出力値の変動を防止することができる。
【００５１】
なお、上述した例では、下位ラッチ５１−１〜５１−１０が備えるラッチユニットＬａｔに入力される位相シフトパルスは、１列毎に異なる構成として説明したが、これに限らない。例えば、下位ラッチ５１−１〜５１−１０が備えるラッチユニットＬａｔに入力される位相シフトパルスは、複数列毎に異なる構成としてもよい。
【００５２】
また、上述した例では、カウンタ４１−１〜４１−１０に入力されるカウントパルスを下位ラッチ５１−１〜５１−１０の出力パルスφＣＫ０´、φＣＫ１´として説明したが、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０、φＣＫ１でも構わない。
【００５３】
（第２の実施の形態）
次に、本発明の第２の実施形態について説明する。本実施形態における撮像装置は、第１の実施形態における撮像装置２０と同様の構成部を備える。本実施形態における撮像装置と第１の実施形態における撮像装置２０とで異なる点は、位相シフトパルス生成部１０が生成する位相シフトパルスφＣＫ０〜φＣＫ３を供給するラッチユニットＬａｔが異なる点である。
【００５４】
なお、画素部１に配置されている画素２のうち、左から１列目、５列目、９列目に配置されている画素２を第１の画素２−１とする。また、左から２列目、６列目、１０列目に配置されている画素２を第２の画素２−２とする。また、左から３列目、７列目に配置されている画素２を第３の画素とする。また、左から４列目、８列目に配置されている画素２を第４の画素２とする。また、第１の画素２−１が出力するアナログ信号を第１の画素信号とし、第１の画素２−２が出力するアナログ信号を第２の画素信号とし、第３の画素２が出力するアナログ信号を第３の画素信号とし、第４の画素２が出力するアナログ信号を第４の画素信号とする。
【００５５】
図３は、本実施形態における撮像装置が備えるＡ／Ｄ変換部４と、位相シフトパルス生成部１０と、ランプ波生成部９との構成を示したブロック図である。なお、各部の構成は、第１の実施形態における各部と同様である。
【００５６】
電源線ＶＤＤ＿Ｌａｔ１は、ラッチユニットＬａｔ５１１１，Ｌａｔ５１２１，Ｌａｔ５１３１，Ｌａｔ５１４１，Ｌａｔ５１５１，Ｌａｔ５１６１，Ｌａｔ５１７１，Ｌａｔ５１８１，Ｌａｔ５１９１，Ｌａｔ５２０１に電源を供給する。また、電源線ＶＤＤ＿Ｌａｔ２は、ラッチユニットＬａｔ５１１２，Ｌａｔ５１２２，Ｌａｔ５１３２，Ｌａｔ５１４２，Ｌａｔ５１５２，Ｌａｔ５１６２，Ｌａｔ５１７２，Ｌａｔ５１８２，Ｌａｔ５１９２，Ｌａｔ５２０２に電源を供給する。また、電源線ＶＤＤ＿ｃｎｔは、カウンタ４１−１〜４１−１０に電源を供給する。なお、電源線ＶＤＤ＿Ｌａｔ１と、電源線ＶＤＤ＿Ｌａｔ２と、電源線ＶＤＤ＿ｃｎｔとは、同一の電源から電力を供給する。
【００５７】
比較器３−１，３−５，３−９には、同一の列に配置されている第１の画素２−１が出力する出力信号と、ランプ波生成部９が出力するランプ信号とが入力される。比較器３−２，３−６，３−１０には、同一の列に配置されている第２の画素２−２が出力する出力信号と、ランプ波生成部９が出力するランプ信号とが入力される。比較器３−３，３−７には、同一の列に配置されている第３の画素２が出力する出力信号と、ランプ波生成部９が出力するランプ信号とが入力される。比較器３−４，３−８には、同一の列に配置されている第４の画素２が出力する出力信号と、ランプ波生成部９が出力するランプ信号とが入力される。比較器３−１〜３−１０は、入力される信号に基づいて、同一の列に配置されている下位ラッチ５１−１〜５１−１０を制御する信号を出力する。
【００５８】
位相シフトパルス供給線ＣＫ０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０をラッチユニットＬａｔ５１１１，Ｌａｔ５１５１，Ｌａｔ５１９１に供給する。また、位相シフトパルス供給線ＣＫ１は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１をラッチユニットＬａｔ５１２１，Ｌａｔ５１６１，Ｌａｔ５２０１に供給する。また、位相シフトパルス供給線ＣＫ２は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２をラッチユニットＬａｔ５１３１，Ｌａｔ５１７１に供給する。また、位相シフトパルス供給線ＣＫ３は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３をラッチユニットＬａｔ５１４１，Ｌａｔ５１８１に供給する。
【００５９】
また、位相シフトパルス供給線ＣＫ１は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１をラッチユニットＬａｔ５１１２，Ｌａｔ５１５２，Ｌａｔ５１９２に供給する。また、位相シフトパルス供給線ＣＫ２は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２をラッチユニットＬａｔ５１２２，Ｌａｔ５１６２，Ｌａｔ５２０２に供給する。また、位相シフトパルス供給線ＣＫ３は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２をラッチユニットＬａｔ５１３２，Ｌａｔ５１７２に供給する。また、位相シフトパルス供給線ＣＫ０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０をラッチユニットラッチユニットＬａｔ５１４２，Ｌａｔ５１８２に供給する。
【００６０】
これにより、ラッチユニットＬａｔ５１１１，Ｌａｔ５１５１，Ｌａｔ５１９１には、同一の列に配置されている比較器３−１，３−５，３−９の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０とが入力される。ラッチユニットＬａｔ５１２１，Ｌａｔ５１６１，Ｌａｔ５２０１には、同一の列に配置されている比較器３−２，３−６，３−１０の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１とが入力される。ラッチユニットＬａｔ５１３１，Ｌａｔ５１７１には、同一の列に配置されている比較器３−３，３−７の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２とが入力される。ラッチユニットＬａｔ５１４１，Ｌａｔ５１８１には、同一の列に配置されている比較器３−４，３−８の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３とが入力される。
【００６１】
ラッチユニットＬａｔ５１１２，Ｌａｔ５１５２，Ｌａｔ５１９２には、同一の列に配置されている比較器３−１，３−５，３−９の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１とが入力される。ラッチユニットＬａｔ５１２２，Ｌａｔ５１６２，Ｌａｔ５２０２には、同一の列に配置されている比較器３−２，３−６，３−１０の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２とが入力される。ラッチユニットＬａｔ５１３２，Ｌａｔ５１７２には、同一の列に配置されている比較器３−３，３−７の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３とが入力される。ラッチユニットＬａｔ５１４２，Ｌａｔ５１８２には、同一の列に配置されている比較器３−４，３−８の出力信号と、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０とが入力される。
【００６２】
この構成により、下位ラッチ５１−１，５１−５，５１−９は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０に応じて、同一の列に配置されているカウンタ４１−１，４１−５，４１−９に対してパルスφＣＫ０´を出力する。また、下位ラッチ５１−２，５１−６，５１−１０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１に応じて、同一の列に配置されているカウンタ４１−２，４１−６，４１−１０に対してパルスφＣＫ１´を出力する。また、下位ラッチ５１−３，５１−７は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２に応じて、同一の列に配置されているカウンタ４１−３，４１−７に対してパルスφＣＫ２´を出力する。また、下位ラッチ５１−４，５１−８、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３に応じて、同一の列に配置されているカウンタ４１−４，４１−８に対してパルスφＣＫ３´を出力する。
【００６３】
カウンタ４１−１〜４１−１０には、電源線ＶＤＤ＿ｃｎｔから電源が供給される。カウンタ４１−１，４１−５，４１−９には、同一の列に配置されている下位ラッチ５１−１，５１−５，５１−９が出力するパルスφＣＫ０´が入力される。カウンタ４１−２，４１−６，４１−１０には、同一の列に配置されている下位ラッチ５１−２，５１−６，５１−１０が出力するパルスφＣＫ１´が入力される。カウンタ４１−３，４１−７には、同一の列に配置されている下位ラッチ５１−３，５１−７が出力するパルスφＣＫ２´が入力される。カウンタ４１−４，４１−８には、同一の列に配置されている下位ラッチ５１−４，５１−８が出力するパルスφＣＫ３´が入力される。
【００６４】
本実施形態における撮像装置の動作は、第１の実施形態における撮像装置２０の動作と同様であるため説明を省略する。次に、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路の動作の詳細について説明する。Ａ／Ｄ変換回路が備える比較器３−１〜３−１０には、同一の列に配置されている第１〜第４の画素２が出力する画素信号と、ランプ波生成部９が出力する、カウンタ４１の論理状態と略同期して電圧が変化（増加あるいは減少）するランプ信号とが入力される。比較器３−１〜３−１０は、画素信号が入力された場合、入力された画素信号とランプ信号との比較を開始する。これと同時に、カウンタ４１−１〜４１−１０は、計数を開始する。
【００６５】
また、カウンタ４１−１〜４１−１０が計数を開始するのと同時に、位相シフトパルス生成部１０は、下位論理状態を決めるために用いられる位相シフトパルスφＣＫ０、φＣＫ１，φＣＫ２，φＣＫ３を、下位ラッチ５１−１〜５１−１０に対して入力する。
【００６６】
続いて、下位ラッチ５１−１，５１−５，５１−９は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０に応じて、同一の列に配置されているカウンタ４１−１，４１−５，４１−９に対してパルスφＣＫ０´を出力する。また、下位ラッチ５１−２，５１−６，５１−１０は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１に応じて、同一の列に配置されているカウンタ４１−２，４１−６，４１−１０に対してパルスφＣＫ１´を出力する。また、下位ラッチ５１−３，５１−７は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２に応じて、同一の列に配置されているカウンタ４１−３，４１−７に対してパルスφＣＫ２´を出力する。また、下位ラッチ５１−４，５１−８は、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３に応じて、同一の列に配置されているカウンタ４１−４，４１−８に対してパルスφＣＫ３´を出力する。
【００６７】
続いて、比較器３−１，３−５，３−９は、入力された画素信号とランプ信号との大小関係が入れ替わる（所定の関係になる）と、下位ラッチ５１−１，５１−５，５１−９に対して出力している値を反転する。下位ラッチ５１−１，５１−５，５１−９（第１画素ラッチユニット）は、比較器３−１，３−５，３−９から入力される値が反転した場合、入力論理状態を保持する。カウンタ４１−１，４１−５，４１−９（第１のカウンタ）は、下位ラッチ５１−１，５１−５，５１−９が入力論理状態を保持した場合、計数値を保持する。
【００６８】
同様に、比較器３−２，３−６，３−１０は、入力された画素信号とランプ信号との大小関係が入れ替わると、下位ラッチ５１−２，５１−６，５１−１０に対して出力している値を反転する。下位ラッチ５１−２，５１−６，５１−１０（第２画素ラッチユニット）は、比較器３−２，３−６，３−１０から入力される値が反転した場合、入力論理状態を保持する。カウンタ４１−２，４１−６，４１−１０（第２のカウンタ）は、下位ラッチ５１−２，５１−６，５１−１０が入力論理状態を保持した場合、計数値を保持する。
【００６９】
同様に、比較器３−３，３−７は、入力された画素信号とランプ信号との大小関係が入れ替わると、下位ラッチ５１−３，５１−７に対して出力している値を反転する。下位ラッチ５１−３，５１−７（第３画素ラッチユニット）は、比較器３−３，３−７から入力される値が反転した場合、入力論理状態を保持する。カウンタ４１−３，４１−７（第３のカウンタ）は、下位ラッチ５１−３，５１−７が入力論理状態を保持した場合、計数値を保持する。
【００７０】
同様に、比較器３−４，３−８は、入力された画素信号とランプ信号との大小関係が入れ替わると、下位ラッチ５１−４，５１−８に対して出力している値を反転する。下位ラッチ５１−４，５１−８（第４画素ラッチユニット）は、比較器３−４，３−８から入力される値が反転した場合、入力論理状態を保持する。カウンタ４１−４，４１−８（第４のカウンタ）は、下位ラッチ５１−４，５１−８が入力論理状態を保持した場合、計数値を保持する。
【００７１】
このとき、比較器３−１〜３−１０に入力されるランプ信号と、下位ラッチ５１−１〜５１−１０が入力論理状態を保持するタイミングと、カウンタ４１−１〜４１−１０が計数値を保持するタイミングとは略同期している。従って、Ａ／Ｄ変換の対象となる画素信号は、下位ラッチ５１−１〜５１−１０およびカウンタ４１−１〜４１−１０に保持された値にＡ／Ｄ変換されることになる。
【００７２】
次に、Ａ／Ｄ変換回路が備える下位ラッチ５１−１〜５１−１０とカウンタ４１−１〜４１−１０の動作の詳細について説明する。図４は、本実施形態における位相シフトパルス生成部１０が位相シフトパルスφＣＫ０、φＣＫ１，φＣＫ２，φＣＫ３を出力するタイミングと、下位ラッチ５１−１〜５１−１０がパルスφＣＫ０´、φＣＫ１´，φＣＫ２´，φＣＫ３´を出力するタイミングとを示したタイミングチャートである。
【００７３】
図示する例では、位相シフトパルスφＣＫ０と位相シフトパルスφＣＫ１とはπ／８だけ位相がずれている。また、位相シフトパルスφＣＫ１と位相シフトパルスφＣＫ２とはπ／８だけ位相がずれている。また、位相シフトパルスφＣＫ２と位相シフトパルスφＣＫ３とはπ／８だけ位相がずれている。また、位相シフトパルスφＣＫ３と位相シフトパルスφＣＫ０とはπ／８だけ位相がずれている。
【００７４】
また、図示する例では、パルスφＣＫ０´とパルスφＣＫ１´とはπ／８だけ位相がずれている。また、パルスφＣＫ１´とパルスφＣＫ２´とはπ／８だけ位相がずれている。また、パルスφＣＫ２´とパルスφＣＫ３´とはπ／８だけ位相がずれている。また、パルスφＣＫ３´とパルスφＣＫ０´とはπ／８だけ位相がずれている。
【００７５】
下位ラッチ５１−１，５１−５，５１−９が備えるラッチユニットＬａｔ５１１１，Ｌａｔ５１５１，Ｌａｔ５１９１には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０が入力される。また、下位ラッチ５１−２，５１−６，５１−１０が備えるラッチユニットＬａｔ５１２１，Ｌａｔ５１６１，Ｌａｔ５２０１には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１が入力される。また、下位ラッチ５１−３，５１−７が備えるラッチユニットＬａｔ５１３１，Ｌａｔ５１７１には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２が入力される。また、下位ラッチ５１−４，５１−８が備えるラッチユニットＬａｔ５１４１，Ｌａｔ５１８１には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３が入力される。
【００７６】
また、図４に示したように、位相シフトパルスφＣＫ０、φＣＫ１，φＣＫ２，φＣＫ３は、それぞれπ／８ずつ位相がずれている。
【００７７】
このため、ラッチユニットＬａｔ５１１１，Ｌａｔ５１５１，Ｌａｔ５１９１において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１２１，Ｌａｔ５１６１，Ｌａｔ５２０１において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１３１，Ｌａｔ５１７１において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１４１，Ｌａｔ５１８１において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングとは、それぞれ位相シフトパルスの周期の略π／８だけずれる。よって、電源線ＶＤＤ＿Ｌａｔ１に流れる電流は、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路の数の４分の１のＡ／Ｄ変換回路に流れる電流となる。
【００７８】
同様に、下位ラッチ５１−１，５１−５，５１−９が備えるラッチユニットＬａｔ５１１２，Ｌａｔ５１５２，Ｌａｔ５１９２には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ１が入力される。また、下位ラッチ５１−２，５１−６，５１−１０が備えるラッチユニットＬａｔ５１２２，Ｌａｔ５１６２，Ｌａｔ５２０２には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ２が入力される。また、下位ラッチ５１−３，５１−７が備えるラッチユニットＬａｔ５１３２，Ｌａｔ５１７２には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ３が入力される。また、下位ラッチ５１−４，５１−８が備えるラッチユニットＬａｔ５１４２，Ｌａｔ５１８２には、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０が入力される。
【００７９】
このため、ラッチユニットＬａｔ５１１２，Ｌａｔ５１５２，Ｌａｔ５１９２において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１２２，Ｌａｔ５１６２，Ｌａｔ５２０２において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１３２，Ｌａｔ５１７２において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、ラッチユニットＬａｔ５１４２，Ｌａｔ５１８２において、入力される位相シフトパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングとは、それぞれ位相シフトパルスの周期の略π／８だけずれる。よって、電源線ＶＤＤ＿Ｌａｔ２に流れる電流は、Ａ／Ｄ変換部４が備えるＡ／Ｄ変換回路の数の４分の１のＡ／Ｄ変換回路に流れる電流となる。
【００８０】
また、カウンタ４１−１，４１−５，４１−９には、下位ラッチ５１−１，５１−５，５１−９が出力するパルスφＣＫ０´がカウントパルスとして入力される。また、カウンタ４１−２，４１−６，４１−１０には、下位ラッチ５１−２，５１−６，５１−１０が出力するパルスφＣＫ１´がカウントパルスとして入力される。また、カウンタ４１−３，４１−７には、下位ラッチ５１−３，５１−７が出力するパルスφＣＫ２´がカウントパルスとして入力される。また、カウンタ４１−４，４１−８には、下位ラッチ５１−４，５１−８が出力するパルスφＣＫ３´がカウントパルスとして入力される。
【００８１】
このため、カウンタ４１−１，４１−５，４１−９において、入力されるカウントパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、カウンタ４１−２，４１−６，４１−１０において、入力されるカウントパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、カウンタ４１−３，４１−７において、入力されるカウントパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングと、カウンタ４１−４，４１−８において、入力されるカウントパルスが変化（ＨｉｇｈからＬｏｗまたはＬｏｗからＨｉｇｈに変化）するタイミングとは、図４に示したように、それぞれカウントパルスの周期の略π／８だけずれる。よって、電源線ＶＤＤ＿ｃｎｔに流れる電流は、Ａ／Ｄ変換部４が備えるカウンタ４１−１〜４１−１０の数の４分の１のカウンタ４１−１〜４１−１０に流れる電流となる。
【００８２】
上述するように、本実施形態によれば、水平方向に並列に配列されているラッチユニットＬａｔやカウンタ４１−１〜４１−１０に入力されるパルスの変化タイミングが列によって異なる。これにより、ラッチユニットＬａｔやカウンタ４１−１〜４１−１０で消費される電流が流れるタイミングも列によって異なる。よって、電源線ＶＤＤ＿Ｌａｔ１，ＶＤＤ＿Ｌａｔ２，ＶＤＤ＿Ｌａｔ３，ＶＤＤ＿ｃｎｔおよび、ＧＮＤに流れる電流の変化を４分の１以下に抑えることができる。
【００８３】
従って、本実施形態によれば、列毎にＡ／Ｄ変換回路を搭載する場合でも、各列のＡ／Ｄ変換回路の動作による電源およびＧＮＤの変動を低減し、各Ａ／Ｄ変換回路の出力値の変動を防止することができる。
【００８４】
なお、上述した例では、下位ラッチ５１−１〜５１−１０が備えるラッチユニットＬａｔに入力される位相シフトパルスは、１列毎に異なる構成として説明したが、これに限らない。例えば、下位ラッチ５１−１〜５１−１０が備えるラッチユニットＬａｔに入力される位相シフトパルスは、複数列毎に異なる構成としてもよい。
【００８５】
また、上述した例では、カウンタ４１−１〜４１−１０に入力されるカウントパルスを下位ラッチ５１−１〜５１−１０の出力パルスφＣＫ０´〜φＣＫ３´として説明したが、位相シフトパルス生成部１０が出力する位相シフトパルスφＣＫ０〜φＣＫ３でも構わない。
【００８６】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００８７】
１・・・画素部、２・・・画素、３，３−１〜３−１０・・・比較器、４・・・Ａ／Ｄ変換部、５，５−１〜５−１０・・・ラッチ部、６・・・垂直駆動部、７・・・水平駆動部、８・・・制御部、９・・・ランプ波生成部、１０・・・位相シフトパルス生成部、２０・・・撮像装置、４１，４１−１〜４１−１０・・・カウンタ、５１，５１−１〜５１−１０・・・下位ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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