(57)【特許請求の範囲】
【請求項１】
磁気メモリ素子のＭＴＪセルにおいて、
下部磁性層と、
前記下部磁性層上に形成されたトンネルバリアと、
前記トンネルバリア上に形成され、スピン電流により磁化方向がスイッチングされる自由層と、を含み、
前記自由層は、前記自由層下に形成された下部磁性層を包むキャップ構造を持ち、
前記自由層は水平磁気異方性物質層であり、前記自由層下に形成された前記下部磁性層の側面一部を包み、
前記下部磁性層は、順次に積層されたピンニング層及びピンド層をさらに含み、前記自由層の縦横比は２以上であり、セルレイアウトで面積は１０ｎｍ×１５ｎｍである磁気メモリ素子のＭＴＪセル。
【請求項２】
基板の一部領域上に、下部磁性層とトンネルバリアとを含む磁性積層物を形成する段階と、
前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階と、
前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張される自由磁性層を形成する段階と、を含む磁気メモリ素子のＭＴＪセルの製造方法。
【請求項３】
前記磁性積層物は、前記下部磁性層、ピンニング層、磁化方向の固定されたピンド層及び前記トンネルバリア膜を順次に積層した後、逆順にパターニングして形成する請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項４】
前記スペーサ絶縁層を形成する段階は、
前記基板上に前記磁性積層物を覆う絶縁層を形成する段階と、
前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階と、をさらに含む請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項５】
前記スペーサ絶縁層の側面は、７０゜〜９０゜の傾斜角で形成する請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項６】
前記下部磁性層は、順次に積層されたピンニング層及びピンド層を含み、前記自由磁性層を形成した後、縦横比が２以上になるように前記自由磁性層をパターニングする請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項７】
前記自由磁性層は、ＡＬＤ、ＣＶＤまたはＰＶＤ方式で形成する請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項８】
前記自由磁性層は、水平磁気異方性物質層で形成する請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項９】
前記自由磁性層は、垂直磁気異方性物質層で形成する請求項２に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１０】
前記自由磁性層を形成した後、平面直径が１９ｎｍまたは２６ｎｍになるように前記自由磁性層をパターニングする請求項９に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１１】
基板の一部領域上に、下部磁性層を含む磁性積層物を形成する段階と、
前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階と、
前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張されたトンネルバリア及び自由磁性層を順次に形成する段階と、を含む磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１２】
前記磁性積層物は、順次に積層されたピンニング層及び磁化方向の固定されたピンド層をさらに含む請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１３】
前記スペーサ絶縁層を形成する段階は、
前記基板上に前記磁性積層物を覆う絶縁層を形成する段階と、
前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階と、をさらに含む請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１４】
前記スペーサ絶縁層の側面は、７０゜〜９０゜の傾斜角で形成する請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１５】
前記トンネルバリア及び自由磁性層を順次に形成した後、縦横比が２以上になるように前記自由磁性層をパターニングする請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１６】
前記自由磁性層は、ＡＬＤ、ＣＶＤまたはＰＶＤ方式で形成する請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１７】
前記自由磁性層は、水平磁気異方性物質層で形成する請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１８】
前記自由磁性層は、垂直磁気異方性物質層で形成する請求項１１に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項１９】
前記トンネルバリア及び前記自由磁性層を順次に形成した後、前記自由磁性層の直径が１９ｎｍまたは２６ｎｍになるように、前記自由磁性層をパターニングする請求項１８に記載の磁気メモリ素子のＭＴＪセルの製造方法。
【請求項２０】
基板にスイッチング素子を形成する段階と、
前記基板上に前記スイッチング素子を覆う層間絶縁層を形成する段階と、
前記層間絶縁層上に前記スイッチング素子に連結されるＭＴＪセルを形成する段階と、を含み、
前記ＭＴＪセルは、請求項２または請求項１１に記載の方法で形成する磁気メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一実施形態はメモリ素子に係り、さらに詳細には、磁気異方性物質の自由磁性層を含むストレージノードと、これを含む磁気メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：ＭＴＪ）で、トンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｎａｃｅ：ＴＭＲ）効果を利用するＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は不揮発性を持ち、高速動作が可能であり、高い耐久性を持つなどの利点により次世代不揮発性メモリ素子の一つとして活発に研究されている。
【０００３】
初期の磁気メモリ素子は、外部磁場を利用してＭＴＪをスイッチングさせる方式であり、前記外部磁場を発生させるために電流が流れる別途の導線が必要であった。
メモリ素子の高集積化に鑑みれば、外部磁場の発生のための別途の導線が必要であるという条件は、磁気メモリ素子の高集積化を制限する要素になる恐れがある。
【０００４】
最近紹介されているスピン電流のスピントランスファートルクにより情報を保存するＳＴＴ−ＭＲＡＭ（ｓｐｉｎ  ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ＭＲＡＭ）の場合、ＭＴＪセルを通過する電流のスピン状態によってＭＴＪセルがスイッチングされる。したがって、既存の磁気メモリ素子の場合のように、外部磁場の発生のための別途の導線が不要である。したがって、ＳＴＴ−ＭＲＡＭは、高集積化目的に合う磁気メモリ素子として評価されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態は、磁気メモリ素子の高集積化に符合し、条件に従って不揮発性または揮発性を持つ磁気メモリを具現できるストレージノードを提供する。
本発明の一実施形態は、これらのストレージノードを含む磁気メモリ素子を提供する。
本発明の一実施形態は、これらのストレージノードの製造方法と前記ストレージノードを含む磁気メモリ素子の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による磁気メモリ素子のストレージノードは、下部磁性層、前記下部磁性層上に形成されたトンネルバリア及び前記トンネルバリア上に形成され、スピン電流により磁化方向がスイッチングされる自由層を含み、前記自由層はその下に形成された少なくとも一つの物質層を包むキャップ構造を持つ。
かかるストレージノードにおいて、前記トンネルバリアは、その下に形成された物質層を包むキャップ構造である。
【０００７】
前記自由層は、水平磁気異方性物質または垂直磁気異方性物質を含む。
前記自由層と、その下に形成された前記物質層の側面との間にスペーサ絶縁層が備えられる。
前記トンネルバリアは、前記下部磁性層の上部面上にのみ備えられる。
【０００８】
前記下部磁性層は、順次に積層されたピンニング層とピンド層とを含む。
前記トンネルバリアは、前記ピンド層の上部面上にのみ備えられる。
前記自由層が垂直磁気異方性物質を含むとき、前記自由層の平面形態は円形であり、縦横比は１であり、直径は１９ｎｍまたは２６ｎｍである。
【０００９】
前記自由層が水平磁気異方性物質を含むとき、前記自由層の縦横比は２以上であり、セルレイアウトで面積は１０ｎｍ×１５ｎｍである。
前記自由層は、外部影響のない時、定められた磁化方向がそのまま維持される不揮発性物質層、または定められた磁化方向を維持させるために所定の周期毎にリフレッシュの必要な揮発性物質層である。
【００１０】
前記トンネルバリアと、その下に形成された前記物質層の側面との間にスペーサ絶縁層が備えられる。
前記スペーサ絶縁層の側面は７０゜〜９０゜の傾斜角を持つ。
前記リフレッシュ周期は、ＤＲＡＭのリフレッシュ周期より長いが、１秒以下または１秒以上でありうる。
【００１１】
本発明の一実施形態による磁気メモリ素子は、スイッチング素子と、前記スイッチング素子に連結されたストレージノードとを備え、前記ストレージノードは、前記本発明の一実施形態によるストレージノードである。
【００１２】
本発明の一実施形態による磁気メモリ素子のストレージノードの製造方法は、基板の一部領域上に、下部磁性層及びトンネルバリアを含む磁性積層物を形成する段階、前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階、前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張される自由磁性層を形成する段階を含む。
【００１３】
かかるストレージノードの製造方法において、前記磁性積層物は、前記下部磁性層及び前記トンネルバリア膜を順次に積層した後、逆順にパターニングして形成する。
前記自由磁性層上に第２トンネルバリア膜をさらに形成する。
前記下部磁性層は、ピンニング層及び磁化方向の固定されているピンド層を含む。
【００１４】
前記スペーサ絶縁層を形成する段階は、前記基板上に前記磁性積層物を覆う絶縁層を形成する段階及び、前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階をさらに含む。
前記スペーサ絶縁層の側面は、７０゜〜９０゜の傾斜角で形成する。
前記自由磁性層は、垂直磁気異方性物質または水平磁気異方性物質を含む。
【００１５】
前記自由磁性層が水平磁気異方性物質層であるとき、前記自由磁性層を形成した後、縦横比が２以上になるように前記自由磁性層をパターニングする。
前記自由磁性層は、ＡＬＤ、ＣＶＤまたはＰＶＤ方式で形成する。
【００１６】
本発明の他の実施形態による磁気メモリ素子のストレージノードの製造方法は、基板の一部領域上に、下部磁性層を含む磁性積層物を形成する段階、前記磁性積層物の側面を覆い、側面が傾斜面であるスペーサ絶縁層を形成する段階、前記磁性積層物の上部面を覆い、前記スペーサ絶縁層の側面上へ拡張されたトンネルバリア及び自由磁性層を順次に形成する段階を含む。
【００１７】
かかる製造方法において、前記下部磁性層は、ピンニング層及び磁化方向の固定されたピンド層を順次に積層した後、逆順にパターニングして形成する。
前記スペーサ絶縁層を形成する段階は、前記基板上に前記磁性積層物を覆う絶縁層を形成する段階及び、前記絶縁層の全面を、前記基板が露出されるまで異方性エッチングする段階をさらに含む。
【００１８】
前記スペーサ絶縁層の側面は、７０゜〜９０゜の傾斜角で形成する。
前記自由磁性層は、垂直磁気異方性物質または水平磁気異方性物質を含む。
前記自由磁性層が水平磁気異方性物質層であるとき、前記トンネルバリア及び自由磁性層を順次に形成した後、縦横比が２以上になるように前記自由磁性層をパターニングする。
【００１９】
本発明の一実施形態による磁気メモリ素子のストレージノードの製造方法は、基板にスイッチング素子を形成する段階、前記基板上に前記スイッチング素子を覆う層間絶縁層を形成する段階、前記層間絶縁層上に前記スイッチング素子に連結されるストレージノードを形成する段階を含み、このとき、前記ストレージノードは、前記本発明の一実施形態または他の実施形態によるストレージノードの製造方法で形成する。
【００２０】
本発明の一実施形態による磁気メモリ素子において、ストレージノード（ＭＴＪセル）は垂直または水平磁気異方性物質で形成され、３次元構造（下層の一部側面を包む構造または下層を包むキャップ構造）を持つ自由磁性層を含む。
【００２１】
これにより、ストレージノードは、自由磁性層が垂直磁気異方性物質を含むとき、４Ｆ２または６Ｆ２構造（Ｆ＝１５ｎｍまたは２０ｎｍ）のセルレイアウトを具現できるほどに小さなセルサイズを持つことができる。
【００２２】
一方、自由磁性層が水平磁気異方性物質を含むとき、前記ストレージノードは、２以上の縦横比を維持しつつ４Ｆ２（Ｆ＝１０ｎｍ）、５Ｆ２または６Ｆ２構造のセルレイアウトを具現できるほどに小さなセルサイズを持つことができる。
【００２３】
したがって、本発明の一実施形態による磁気メモリ素子を利用すれば、２０ｎｍ以下のデザインルールが適用される高集積磁気メモリ素子を具現できる。
【００２４】
また、前記自由磁性層が水平磁気異方性物質を含むときには、３次元構造の変形を通じて自由層の縦横比を調節できて、高集積の不揮発性磁気メモリ素子を具現することもでき、１日１回のリフレッシュ周期を持つか、またはそれ以上やそれ以下のリフレッシュ周期を持つＤＲＡＭで動作されることもできる。言い換えれば、通常のＤＲＡＭに要求されるリフレッシュ周期より長いリフレッシュ周期を持つＤＲＡＭを具現できる。
【００２５】
前記自由磁性層が垂直磁気異方性物質を含むときには、自由磁性層として使われる垂直磁気異方性物質を適当に選択することで、前記リフレッシュ周期特性を持つ高集積の磁気メモリ素子を具現できる。
【００２６】
したがって、本発明の一実施形態による磁気メモリ素子を利用すれば、既存のＤＲＡＭに比べて待機電力を大きく低減させる次世代ＤＲＡＭとして、磁性ＤＲＡＭ（Ｍａｇｎｅｔｉｃ  ＤＲＡＭ）を具現できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態による磁気メモリ素子の断面図である。
【図２】図１の磁気メモリ素子で、ストレージノードの下部磁性層上にピンニング層とピンド層とがさらに備えられた場合を示す断面図である。
【図３】図１のストレージノードを拡大した断面図である。
【図４】図１の自由磁性層が水平磁気異方性物質層であるとき、自由磁性層の縦横比の一例を示す平面図である。
【図５】図１の自由磁性層が垂直磁気異方性物質層であるとき、自由磁性層の平面形態を示す平面図である。
【図６】図１のストレージノードで、トンネルバリアが下部磁性層の上部面上にのみ備えられた場合を示す断面図である。
【図７】自由磁性層が水平磁気異方性物質層であるとき、本発明の一実施形態によるストレージノード（ＭＴＪセル）の動作検証のために実施したシミュレーション結果を示す図面である。
【図８】自由磁性層が水平磁気異方性物質層であるとき、本発明の一実施形態によるストレージノード（ＭＴＪセル）の動作検証のために実施したシミュレーション結果を示す図面である。
【図９】自由磁性層が水平磁気異方性物質層であるとき、本発明の一実施形態によるストレージノード（ＭＴＪセル）の動作検証のために実施したシミュレーション結果を示す図面である。
【図１０】図１のメモリ素子のトランジスタが４Ｆ２構造で具現される時、セルレイアウトでストレージノード間の配列を示す平面図である。
【図１１】自由磁性層が水平磁気異方性物質層であり、図１のメモリ素子のトランジスタが５Ｆ２構造で具現される時、セルレイアウトでストレージノード間の配列を示す平面図である。
【図１２】自由磁性層が水平磁気異方性物質層であり、図１のメモリ素子のトランジスタが６Ｆ２構造で具現される時、セルレイアウトでストレージノード間の配列を示す平面図である。
【図１３】図１のメモリ素子のセルサイズが４Ｆ２である時、ストレージノードのレイアウトを示す平面図である。
【図１４】図１のメモリ素子のセルサイズが６Ｆ２である時、ストレージノードのレイアウトを示す平面図である。
【図１５】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図１６】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図１７】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図１８】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図１９】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図２０】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図２１】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図２２】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図２３】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図２４】本発明の一実施形態による磁気メモリ素子の製造方法を段階別に示す断面図である。
【図２５】本発明の一実施形態によるメモリシステムを概略的に示す平面図である。
【図２６】本発明の一実施形態による電子システム６００を示す平面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の一実施形態による磁気異方性物質の自由層を含むストレージノードと、これを含む磁気メモリ素子及び前記ストレージノードの製造方法を、添付した図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。
【００２９】
まず、本発明の一実施形態による磁気メモリ素子について説明する。この過程で、磁気異方性物質の自由層を含むストレージノードについての説明も伴う。
図１は、本発明の一実施形態による磁気メモリ素子を示す。
【００３０】
図１を参照すれば、基板３０に第１及び第２不純物領域３２、３４が離隔して存在する。基板３０は半導体基板でもあり、不純物がドーピングされたものでもありうる。第１及び第２不純物領域３２、３４のうちいずれか一つはソース領域であり、残りはドレイン領域でありうる。第１及び第２不純物領域３２、３４間の基板３０上に、ゲート電極を含むゲート積層物３６が存在する。基板３０と第１及び第２不純物領域３２、３４とゲート積層物３６とは電界効果トランジスタ（以下、トランジスタ）を形成できる。前記トランジスタは、基板３０に備えられるスイッチング素子の一種にすぎない。前記トランジスタの代わりに、他のスイッチング素子、例えば、ダイオードが備えられることもある。第２不純物領域３４上にゲート積層物３６と離隔して導電性プラグ４２が形成されている。導電性プラグ４２上に導電性パッド層４４が備えられている。導電性パッド層４４の直径は、導電性プラグ４２より大きい。導電性パッド層４４は省略してもよい。基板３０上に導電性プラグ４２と導電性パッド層４４とを取り囲む層間絶縁層３８が形成されている。第１及び第２不純物領域３２、３４とゲート積層物３６とは層間絶縁層３８で覆われている。層間絶縁層３８は、半導体素子に使われる通常の絶縁物質でありうる。導電性パッド層４４上にストレージノードＳ１が備えられている。ストレージノードＳ１は、ＭＴＪセルでありうる。ストレージノードＳ１は下部磁性層４８を含む。下部磁性層は複数の磁性層を含む。下部磁性層４８は、単層または複数層であり、シード層を含む。下記の自由磁性層５８が水平磁気異方性物質を含むとき、下部磁性層４８上には、図２に示したように、順次に積層されたピンニング層５０及びピンド層５２がさらに備えられる。ピンニング層５０及びピンド層５２は下部磁性層４８に含まれる。ピンニング層５０は、例えば、反強磁性層でありうる。ピンド層５２は、磁性を持つ単一層または複数層であり、例えば、ＳＡＦ（Ｓｉｎｔｅｒｅｄ  Ａｎｔｉ−Ｆｅｒｒｏｍａｇｎｅｔｉｃ）層でありうる。
【００３１】
次いで、図１を参照すれば、ストレージノードＳ１はまた、下部磁性層４８の側面を覆うスペーサ絶縁膜５４を含む。スペーサ絶縁膜５４は、例えば、シリコン酸化物などの酸化物保護膜でありうる。スペーサ絶縁膜５４の側面は傾斜面である。この時、前記傾斜面の幅は、下方へ行くほど広くなる。ストレージノードＳ１はまた、順次に積層されたトンネルバリア５６及び自由磁性層５８（以下、自由層）を含む。トンネルバリア５６は、下部磁性層４８の上部面を覆って下方に拡張されてスペーサ絶縁膜５４の側面を覆うように備えられる。自由層５８は、かかるトンネルバリア５６の外部面を覆うように備えられる。結果的に、トンネルバリア５６のように直接接触してはいないが、自由層５８も、下部磁性層４８の上部面を覆って下方に拡張されてスペーサ絶縁膜５４の側面を覆うように備えられる。これにより、自由層５８の備えられた形態は、既存の２次元平板構造とは異なって３次元構造になる。トンネルバリア５６は、例えば、ＭｇＯ膜でありうる。自由層５８は、磁気分極の方向が臨界値以上の外部磁場またはスピン分極電流によりスイッチングされる（反転される）磁性層でありうる。
【００３２】
自由層５８は、水平磁気異方性物質層でありうるが、例えば、Ｃｏ、Ｎｉ、Ｆｅ及びこれらの合金（ａｌｌｏｙ）のうちいずれか一つでありうる。自由層５８は水平磁気異方性物質層であって、例えば、Ｃｏ、ＮｉまたはＦｅを主要磁性成分として含み、かつ非磁性成分を含む磁性層でありうる。自由層５８はまた、ＣｏＦｅまたはこれを含む合金層、例えば、ＣｏＦｅＢ層である。
【００３３】
自由層５８は、垂直磁気異方性物質層でもありうるが、そのうちでも界面垂直磁気異方性（Ｉｎｔｅｒｆａｃｅ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  Ｍａｇｎｅｔｉｃ  Ａｎｉｓｏｔｒｏｐｙ：ＩＰＭＡ）を持つ物質層でありうる。例えば、自由層５８はＣｏＦｅＢ層でありうる。自由層５８は、ＩＰＭＡＮ物質の成分と非磁性成分とを含む磁性層でもありうる。ストレージノードＳ１は、層間絶縁層６２で覆われている。層間絶縁層６２に自由層５８の一部、例えば、上部面が露出されるビアホ―ル６４が含まれている。ビアホ―ル６４は導電性プラグ６６で満たされている。層間絶縁層６２上に導電性プラグ６６と接触している導電層７０が備えられている。導電層７０はビットラインである。
【００３４】
図３は、図１のストレージノードＳ１を拡大して示す。
図３を参照すれば、スペーサ絶縁膜５４の側面の傾斜角（θ）の最大角は９０°以下である。
自由層５８が水平磁気異方性物質層であるとき、傾斜角（θ）は、下部磁性層４８の側面と自由層５８の最外面との距離ｔ１と、自由層５８の縦横比とを考慮して定められる。距離ｔ１は、例えば２．５ｎｍであり、それ以上またはそれ以下でもよい。自由層５８を平面上に広げれば、図４に示したように、自由層５８の横長さＬは３０ｎｍ以上であり、その縦長さは１０ｎｍほどである。したがって、自由層５８を含むＭＴＪセルは、１０ｎｍ×３０ｎｍ以上のサイズを持つことができ、その縦横比は２以上になる。スペーサ絶縁膜５４の側面の傾斜角（θ）は、ＭＴＪセルのサイズ、すなわち、自由層５８のサイズが１０ｎｍ×３０ｎｍ以上の条件と、前記距離ｔ１の条件とを満たす角である。
【００３５】
一方、自由層５８が垂直磁気異方性物質層であるとき、自由層５８は、図５に示したように、平面形態は円形でありうる。このとき、自由層５８の直径Ｄ１は、デザインルール（Ｄ／Ｒ）が１５ｎｍであるとき、例えば、１９ｎｍであり、デザインルールが２０ｎｍであるときには２６ｎｍである。
傾斜角（θ）の最小角は、例えば７０゜以上であり、７５゜以上であってもよい。
【００３６】
図３で、自由層５８は、第１ないし第３長さＬ１、Ｌ２、Ｌ３を含むが、自由層５８が水平磁気異方性物質層であるとき、第１ないし第３長さＬ１、Ｌ２、Ｌ３の和は、図４の自由層５８の横長さＬと同一である。自由層５８の上部面あるいは自由層５８の下部磁性層４８の上部面に平行な部分は、第２長さＬ２を持つ。第２長さＬ２は、例えば１０ｎｍである。ＭＴＪセルのサイズが１０ｎｍ×３０ｎｍであり、傾斜角（θ）が９０゜である時、距離ｔ１は２．５ｎｍより小さい。この場合、自由層５８の第２長さＬ２は１０ｎｍ以上であり、自由層５８の第１及び第３長さＬ１、Ｌ３はそれぞれ１０ｎｍより小さい。ＭＴＪセルのサイズが１０ｎｍ×３０ｎｍより大きい場合、自由層５８の横長さ（Ｌ＝Ｌ１＋Ｌ２＋Ｌ３）は３０ｎｍより長いため、自由層５８の第１及び第３長さＬ１、Ｌ３は１０ｎｍ以上になることもある。ＭＴＪセルのサイズに関係なく自由層５８の第１及び第３長さＬ１、Ｌ３は同一である。自由層５８の第１及び第３長さＬ１、Ｌ３を持つ部分は、スペーサ絶縁層５４の傾斜面に平行な部分である。傾斜角（θ）が前記最小角以上で大きくなるほど自由層５８の第１及び第３長さＬ１、Ｌ３は長くなる。また、下部磁性層４８の厚さｔ２が厚いほどスペーサ絶縁層５４の傾斜面の長さは長くなるので、自由層５８の第１及び第３長さＬ１、Ｌ３はさらに長くなる。これにより、前記条件を満たしつつ、自由層５８の横長さＬは３０ｎｍ以上に伸びるため、ＭＴＪセルのサイズは１０ｎｍ×３０ｎｍ以上、例えば１０ｎｍ×４０ｎｍ以上にもなる。自由層５８がＣｏＦｅＢなどの磁気異方性物質層であり、その厚さが３ｎｍほどである時、ＭＴＪセルのサイズが１０ｎｍ×４０ｎｍならば、８５℃の温度でＭＴＪセルのＫｕＶ（Ｋｕ：有効磁気異方性エネルギー、Ｖ：自由層５８の体積）は、５０ＫＢＴ（ＫＢ：ボルツマン定数、Ｔ：絶対温度）より大きい。したがって、ＭＴＪセルは不揮発性条件（ＫｕＶ＞５０ＫＢＴ）を満たす。ＭＴＪセルの他の条件が同一である時、ＭＴＪセルのサイズが１０ｎｍ×３０ｎｍならば、ＭＴＪセルは限定された時間、例えば２４時間熱的に安定して不諱発状態を維持できるので、ＭＴＪセルを同じ状態に維持するために、前記限定された時間に１回のリフレッシュが必要である。ＭＴＪセルのサイズが１０ｎｍ×３０ｎｍより小さい場合、ＭＴＪセルの熱的安定状態の持続時間は一日（２４時間）より短く、リフレッシュ周期も短くなる。
【００３７】
このように自由層５８のサイズを調節することで、図１の磁気メモリ素子は不揮発性メモリ素子になることもあり、ＤＲＡＭなどの揮発性メモリ素子のリフレッシュ周期より非常に長いリフレッシュ周期を持つ揮発性メモリ素子になることもある。図１の磁気メモリ素子が、ＤＲＡＭなどの揮発性メモリ素子のリフレッシュ周期より非常に長いリフレッシュ周期を持つ揮発性メモリ素子である時、ＤＲＡＭなどの通常の揮発性メモリ素子と区分するために、以下、磁性ＤＲＡＭ（Ｍａｇｎｅｔｉｃ  ＤＲＡＭ：ＭＤＲＡＭ）という。
【００３８】
一方、自由層５８が垂直磁気異方性物質層である時、第１ないし第３長さＬ１〜Ｌ３の和は、図５の自由層５８の直径Ｄ１と同一である。自由層５８の上部面あるいは下部磁性層４８の上部面に平行な部分は、第２長さＬ２を持つ。第２長さＬ２は、例えば、デザインルールによって１５ｎｍまたは２０ｎｍでありうる。傾斜角（θ）が９０゜である時、距離ｔ１は、デザインルールによって１．８ｎｍより小さいか、または２．６ｎｍより小さい。この場合、自由層５８の第２長さＬ２は１５ｎｍ以上または２０ｎｍ以上であり、自由層５８の第１及び第３長さＬ１、Ｌ３は、それぞれ７ｎｍより小さいか、または１０ｎｍより小さい。ＭＴＪセルのサイズに関係なく自由層５８の第１及び第３長さＬ１、Ｌ３は同一である。自由層５８の第１及び第３長さＬ１、Ｌ３を持つ部分は、スペーサ絶縁層５４の傾斜面に平行な部分である。傾斜角（θ）が前記最小角以上で大きくなるほど、自由層５８の第１及び第３長さＬ１、Ｌ３は長くなる。また、下部磁性層４８の厚さｔ２が厚いほどスペーサ絶縁層５４の傾斜面の長さは長くなるので、自由層５８の第１及び第３長さＬ１、Ｌ３はさらに長くなる。これにより、前記条件を満たしつつ与えられた直径Ｄ内で自由層５８の面積は増大する。
【００３９】
自由層５８の体積Ｖと、自由層５８として使われる垂直磁気異方性物質の異方性エネルギーＫｕの積ＫｕＶは５０ＫＢＴより大きいが、この時には、自由層５８は不揮発性条件（ＫｕＶ＞５０ＫＢＴ）を満たす。
【００４０】
しかし、ＫｕＶが５０ＫＢＴより小さい時、ＭＴＪセルは限定された時間の間に、例えば、２４時間熱的に安定して不揮発状態を維持できる。したがって、ＭＴＪセルを同じ状態に維持するために、前記限定された時間の間に１回のリフレッシュのみ必要である。自由層５８の体積と、自由層５８として使われる垂直磁気異方性物質とによって、ＭＴＪセルの熱的安定状態の持続時間は一日（２４時間）より短く、リフレッシュ周期も短くなる。
【００４１】
このように自由層５８の体積と、自由層５８として使われる垂直磁気異方性物質とを適切に選択することで、図１の磁気メモリ素子は不揮発性メモリ素子であってもよく、ＤＲＡＭなどの揮発性メモリ素子のリフレッシュ周期より非常に長いリフレッシュ周期を持つ揮発性メモリ素子であってもよい。
【００４２】
一方、図６に示したように、トンネルバリア５６’は、下部磁性層４８上にのみ備えられる。この時、スペーサ絶縁層５４はトンネルバリア５６’と下部磁性層４８の側面を覆うように備えられる。
【００４３】
図３に示したように、トンネルバリア５６がスペーサ絶縁層５４の側面上へ拡張された部分を持つ場合、トンネルバリア５６は、下部磁性層４８のエッジ（下部磁性層４８上にピンド層が備えられる場合、ピンド層のエッジ）を完全に覆うように形成されるので、トンネルバリア５６の製造工程で、下部磁性層４８のエッジに対応する部分がエッチングに露出されない。これにより、各メモリセルのストレージノードＳ１で下部磁性層４８とトンネルバリア５６との接触状態は同じ状態になるので、各メモリセル間の抵抗の分散は均一である。このような結果はメモリ素子の信頼性を高めることができる。また、トンネルバリア５６がスペーサ絶縁層５４の側面上へ拡張された場合、トンネルバリア５６とその下部層との接触面積が増加するところ、メモリ素子の耐久性を増大させるのに役に立つ。
【００４４】
図７ないし図９は、本発明の一実施形態によるＭＴＪセルの自由層５８が水平磁気異方性物質層である時、ＭＴＪセルの動作検証のために行ったシミュレーション結果を示す。検証のためのシミュレーションで自由層５８としてはＣｏＦｅＢを使用し、その厚さは３ｎｍとした。また、スペーサ絶縁層５４としてはＳｉＯ２を使用し、スペーサ絶縁層５４の傾斜角（θ）は９０゜に設定した。
【００４５】
図７は、外部磁場による本発明の一実施形態によるＭＴＪセルのスイッチングを示す。図７で矢印は、自由層５８の磁化方向を示す。
図７を参照すれば、自由層５８の磁化方向は外部磁場の方向によって正常にスイッチングされることが分かるが、外部磁場の強度−２００（Ｏｅ）及び４６０（Ｏｅ）で磁化方向が反転された。
【００４６】
図８及び図９は、外部磁場の代わりに、スピン分極電流を印加して自由層５８の磁化方向をスイッチングするシミュレーション結果を示す。図８及び図９で、横軸は、スピン分極電流の印加時間を示し、縦軸は、自由層５８の磁化強度を示す。
【００４７】
図８は、自由層５８の磁化方向がピンド層５２の磁化方向と平行な状態で、自由層５８の磁化方向をピンド層５２の磁化方向と反平行な方向にスイッチングするために、スピン分極電流を印加した時のシミュレーション結果を示す。図８で第１ないし第５グラフＧ１〜Ｇ５は、印加するスピン分極電流の密度がそれぞれ１００ＭＡ／ｃｍ２、１２０ＭＡ／ｃｍ２、１３０ＭＡ／ｃｍ２、１５０ＭＡ／ｃｍ２及び２００ＭＡ／ｃｍ２である時の結果を示す。
【００４８】
図８を参照すれば、印加されるスピン分極電流の密度が１２０ＭＡ／ｃｍ２以上である時、自由層５８の磁化方向は反転されることが分かる。また、スピン分極電流が印加された後、２ｎｓ以内に自由層５８の磁化方向は反転されることが分かる。
【００４９】
図９は、自由層５８の磁化方向がピンド層５２の磁化方向と反平行な状態で、自由層５８の磁化方向をピンド層５２の磁化方向と平行な方向にスイッチングするためにスピン分極電流を印加した時のシミュレーション結果を示す。図９で、第１ないし第５グラフＧ１〜Ｇ５は、スピン分極電流の密度がそれぞれ１００ＭＡ／ｃｍ２、１２０ＭＡ／ｃｍ２、１３０ＭＡ／ｃｍ２、１５０ＭＡ／ｃｍ２及び２００ＭＡ／ｃｍ２である時の結果を示す。
図９を参照すれば、スピン分極電流の密度が小さいほど自由層５８の磁化方向が反転される時間は長くなるということが分かる。
【００５０】
図７ないし図９のシミュレーション結果を通じて、本発明の一実施形態によるＭＴＪセルの自由層５８の磁化方向は、外部磁場やスピン分極電流により正常に反転されるということが分かる。これにより、図１に図示したメモリ素子は、磁気メモリ素子で正常に動作できるということが分かる。
【００５１】
図１０は、ストレージノードＳ１の自由層５８が水平磁気異方性物質層である時、図１のメモリ素子のトランジスタを４Ｆ２構造で具現したセルレイアウトを示す。この時、セルレイアウトのデザインルール（Ｄ／Ｒ）は１０ｎｍであり、図１１及び図１２でも同一である。図１０でストレージノードＳ１のサイズは１０ｎｍ×１５ｎｍであり、図１１及び図１２でも同一である。ストレージノードＳ１の横方向隔離距離は５ｎｍであり、縦方向隔離距離は１Ｆ、すなわち、１０ｎｍである。
【００５２】
図１１は、ストレージノードＳ１の自由層５８が水平磁気異方性物質層である時、図１のメモリ素子のトランジスタを５Ｆ２の構造で具現したセルレイアウトを示す。図１１で、ストレージノードＳ１間の横及び縦方向の隔離距離は１０ｎｍである。
【００５３】
図１２は、ストレージノードＳ１の自由層５８が水平磁気異方性物質層である時、図１のメモリ素子のトランジスタを６Ｆ２の構造で具現したセルレイアウトを示す。図１２で、ストレージノードＳ１間の横方向の隔離距離は１５ｎｍであり、縦方向の隔離距離は１０ｎｍである。ストレージノードＳ１は、図３から分かるように、キャップ状に立体的に備えられることで、実質的に１０ｎｍ×３０ｎｍのサイズを持ちながらも、図１０ないし図１２に示したように、セルレイアウトで占める面積は１０ｎｍ×１５ｎｍほどに小さくなる。したがって、２０ｎｍ以下の工程、例えば、１０ｎｍデザインルール工程を適用して高集積のＭＲＡＭを具現でき、現在のＤＲＡＭ工程限界を超える領域でＤＲＡＭと同等な役割を行えるＭＤＲＡＭを具現できる。
【００５４】
図１３は、ストレージノードＳ１の自由層５８が垂直磁気異方性物質層である時、図１のメモリ素子を４Ｆ２構造で具現したセルレイアウトを示す。この時、セルレイアウトのデザインルール（Ｄ／Ｒ）は１５ｎｍまたは２０ｎｍである。
【００５５】
図１３で、ストレージノードＳ１の直径Ｄ１は１９ｎｍまたは２６ｎｍでありうる。図１３のレイアウトでストレージノードＳ１の横方向間隔ｗ１は、デザインルールによって１１ｎｍ（Ｄ／Ｒ  １５ｎｍ、直径Ｄ１  １９ｎｍである時）または１４ｎｍ（Ｄ／Ｒ  ２０ｎｍ、直径Ｄ１  ２６ｎｍである時）になる。縦方向の間隔は横方向の間隔と同一である。Ｄ／Ｒ  １５ｎｍ、直径Ｄ１  １９ｎｍで１Ｆ＝１５ｎｍであり、Ｄ／Ｒ  ２０ｎｍ、直径Ｄ１  ２６ｎｍで１Ｆ＝２０ｎｍである。
【００５６】
図１４は、ストレージノードＳ１の自由層５８が垂直磁気異方性物質層である時、図１のメモリ素子を６Ｆ２の構造で具現したセルレイアウトを示す。この時、セルレイアウトのデザインルール（Ｄ／Ｒ）は、１５ｎｍまたは２０ｎｍである。
【００５７】
図１４で、ストレージノードＳ１の直径Ｄ１は、Ｄ／Ｒが１５ｎｍである時に１９ｎｍであり、Ｄ／Ｒが２０ｎｍである時に２６ｎｍである。ストレージノードＳ１の横方向間隔ｗ２は、デザインルールによって１５ｎｍ以上（Ｄ／Ｒ  １５ｎｍ、直径Ｄ１  １９ｎｍである時）、または２０ｎｍ以上（Ｄ／Ｒ  ２０ｎｍ、直径Ｄ１  ２６ｎｍである時）である。縦方向の間隔はＤ／Ｒ  １５ｎｍ、直径Ｄ１  １９ｎｍで１１ｎｍであり、Ｄ／Ｒ  ２０ｎｍ、直径Ｄ１  ２６ｎｍで１４ｎｍである。
【００５８】
ストレージノードＳ１は、図３から分かるように、キャップ状に立体的に備えられる。したがって、Ｄ／Ｒが１５ｎｍであり、直径Ｄ１が１９ｎｍである時、ストレージノードＳ１の実質的な直径は２９ｎｍになる。また、Ｄ／Ｒが２０ｎｍであり、直径Ｄ１が２６ｎｍである時、ストレージノードＳ１の実質的な直径は４０ｎｍになる。
【００５９】
したがって、Ｄ／Ｒが２０ｎｍ以下である工程を適用して高集積のＭＲＡＭを具現でき、現在のＤＲＡＭ工程限界を超える領域でＤＲＡＭと同等な役割を行えるＭＤＲＡＭを具現できる。
【００６０】
次いで、本発明の一実施形態による磁気メモリ素子の製造方法を、図１５ないし図２４を参照して説明する。この過程で、図１のメモリ素子の説明で言及された部材については同じ参照番号を使用し、それについての説明は省略する。
【００６１】
図１５を参照すれば、基板３０にゲート積層物３６と、ソースまたはドレイン領域として使われる第１及び第２不純物領域３２、３４とを形成してトランジスタを形成する。基板３０上にゲート積層物３６を覆う第１層間絶縁層３８ａを形成し、その表面を平坦化する。第１層間絶縁層３８ａに第２不純物領域３４が露出されるコンタクトホール４０を形成する。コンタクトホール４０は導電性プラグ４２で満たす。第１層間絶縁層３８ａ上に導電性プラグ４２を覆う導電性パッド層４４を形成する。
【００６２】
次いで、図１６を参照すれば、第１層間絶縁層３８ａ上に導電性パッド層４４を覆う第２層間絶縁層３８ｂを形成する。図１の層間絶縁層３８は、第１及び第２層間絶縁層３８ａ、３８ｂで構成される。第２層間絶縁層３８ｂが形成された後、導電性パッド層４４の上部面が露出されるまで第２層間絶縁層３８ｂの上部面を平坦化する。
【００６３】
第２層間絶縁層３８ｂ上に導電性パッド層４４を覆う磁性積層物７５を形成する。磁性積層物７５は、シード層と図１の下部磁性層４８と含む。また、磁性積層物７５は他の物質層をさらに含む。下部磁性層４８または前記他の物質層は、順次に積層されたピンニング層５０及びピンド層５２を含む。磁性積層物７５の一部領域上にマスクＭ１を形成する。マスクＭ１は感光膜パターンである。マスクＭ１は導電性プラグ４２の上側に位置する。マスクＭ１により、磁性積層物７５のうち図１のストレージノードＳ１に含まれる領域が限定される。次いで、マスクＭ１周囲の磁性積層物７５をエッチングする。このエッチングは、導電性パッド層４４が露出されるまで実施する。エッチング後、マスクＭ１を除去する。
【００６４】
このようなエッチングで、図１７に示したように、導電性パッド層４４上に磁性積層物パターン７５ａが形成される。磁性積層物パターン７５ａは、図２の順次に積層された下部磁性層４８、ピンニング層５０及びピンド層５２を含む磁性積層物でありうる。
【００６５】
一方、マスクＭ１を形成する前に、磁性積層物７５上にハードマスク（図示せず）を形成できる。この場合、マスクＭ１は前記ハードマスク上に形成できる。次いで、マスクＭ１周囲の前記ハードマスクをエッチングした後、マスクＭ１を除去する。このようにして、マスクＭ１と同じ位置にのみ前記ハードマスクが残る。残ったハードマスクをエッチングマスクとして使用してその周囲の磁性積層物７５をエッチングした後、前記ハードマスクを除去する。以後の進行は、マスクＭ１を除去した後と同一である。
【００６６】
図１７を参照すれば、磁性積層物パターン７５ａを形成した後、磁性積層物パターン７５ａの側面を覆うスペーサ絶縁層５４を形成する。スペーサ絶縁層５４は、その傾斜面が所定の角（θ）を持つように形成できる。スペーサ絶縁層５４は、第２層間絶縁層３８ｂ上に磁性積層物パターン７５ａを覆う絶縁層（図示せず）を形成した後、前記絶縁層を異方性エッチングして形成できる。異方性エッチングの性質により前記絶縁層は磁性積層物パターン７５ａの側面のみに残り、残った部分はスペーサ絶縁層５４のように傾斜面が所定の角を持つようになる。したがって、前記異方性エッチング工程で工程の条件を調整してスペーサ絶縁層５４の側面の傾斜角（θ）を、例えば７０゜以上にすることができる。
【００６７】
図１８以降、第２層間絶縁層３８ｂ及び導電性パッド層４４より下の物質層は図示を省略する。
【００６８】
図１８を参照すれば、第２層間絶縁層３８ｂ上に、磁性積層物パターン７５ａ及びスペーサ絶縁層５４を覆うトンネルバリア膜１５６と自由層１５８とを順次に形成する。トンネルバリア膜１５６及び自由層１５８は、形成される表面全体で均一な厚さに形成できる。トンネルバリア膜１５６及び自由層１５８は、例えば、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）または物理気相蒸着（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）方式で形成できる。トンネルバリア膜１５６の下部の複数の磁性物質層もこのような蒸着方式を利用して形成できる。自由層１５８上にマスクＭ２を形成する。マスクＭ２は、自由層１５８で磁性積層物パターン７５ａの上部面を覆う部分を覆い、スペーサ絶縁層５４の側面上に拡張された部分のうち一部も覆う。自由層１５８が水平磁気異方性物質層である時、図１８でマスクＭ２の境界は、最終形成される自由層５８の平面サイズあるいは縦横比を考慮して、またセルレイアウトでストレージノードＳ１間の間隔を考慮して、自由層１５８の上部面から遠ざかるか、または近づく。そして、自由層１５８が垂直磁気異方性物質層である時、図１８でマスクＭ２の境界は、最終形成される自由層１５８の直径Ｄ１と、セルレイアウトでストレージノードＳ１間の間隔とを考慮して、自由層１５８の上部面から遠ざかるか、または近づく。
【００６９】
マスクＭ２は、感光膜パターンまたはハードマスクである。マスクＭ２がハードマスクである時、マスクＭ２は導電性マスク、例えば、ＴｉＮマスクまたはＷマスクである。マスクＭ２がハードマスクである時、マスクＭ２は、マスク形成物質を自由層１５８上に形成した後、感光膜マスクを利用して前記マスク形成物質をパターニングすることで形成できる。
【００７０】
次いで、マスクＭ２を形成した後、マスクＭ２周囲の自由層１５８及びトンネルバリア膜１５６を除去し、マスクＭ２も除去する。マスクＭ２が前記の導電性ハードマスクならば、マスクＭ２は除去しなくてもよい。下記工程はマスクＭ２が除去されたと見なす。マスクＭ２が除去された後、図１９に示したように、スペーサ絶縁層５４の傾いた側面上へ拡張された部分を持つトンネルバリア膜５６及び自由層５８が形成されて、ＭＴＪセルとして使われるストレージノードＳ１が形成される。
【００７１】
次いで、図１９を参照すれば、第２層間絶縁層３８ｂ上にストレージノードＳ１を覆う層間絶縁層６２を形成する。次いで、図２０に示したように、層間絶縁層６２に自由層５８の上部面が露出されるビアホ―ル６４を形成する。
【００７２】
ビアホ―ル６４は導電性プラグ６６で満たす。層間絶縁層６２上に導電性プラグ６６に接触する導電層７０を形成する。このようにして、ＭＴＪセルにキャップ形態の３次元構造を持つ自由層５８が備えられた磁気メモリ素子が形成される。
【００７３】
一方、前記製造過程で、自由層５８上に自由層５８に対するインターフェース垂直磁化特性を強化できる他のトンネルバリア膜（図示せず）をさらに形成してもよい。この時、前記他のトンネルバリア膜はトンネルバリア膜５６と同じ物質であるか、または他の酸化物でありうる。
【００７４】
図２１は、図１８のマスクＭ２が導電性マスクであり、マスクＭ２がストレージノードＳ１の形成後に残っている時、ビアホ―ル６４及び導電性プラグ６６がマスクＭ２上に形成される場合を示す。
【００７５】
次いで、前述した製造方法で自由層５８のみキャップ構造を持つ時の製造過程を、図２２ないし図２４を参照して説明する。
【００７６】
図２２を参照すれば、第２層間絶縁層３８ｂ上に導電性パッド層４４を覆う磁性積層物８０を形成する。磁性積層物８０は、下部磁性層４８とトンネルバリア５６とを順次に積層して形成したものである。磁性積層物８０はシード層を含むこともある。磁性積層物８０は、ピンニング層５０とピンド層とを含む。磁性積層物８０上にマスクＭ３を形成する。マスクＭ３周囲の磁性積層物８０をエッチングすれば、図２３に示したように磁性積層物パターン８０ａが形成される。次いで、マスクＭ３を除去する。
【００７７】
図２３を参照すれば、第２層間絶縁層３８ｂ上に磁性積層物パターン８０ａの側面を覆うスペーサ絶縁層９０を形成する。スペーサ絶縁層９０は、図１７のスペーサ絶縁層５４を形成する時と同じ条件及び方式で形成できる。第２層間絶縁層３８ｂ上に、磁性積層物パターン８０ａの上部面を覆ってスペーサ絶縁層９０の傾いた側面を覆う自由層１５８を形成する。自由層１５８上に、磁性積層物パターン８０ａを覆ってスペーサ絶縁層９０の側面の一部も覆うマスクＭ４を形成する。マスクＭ４の形成位置及び材質は、図１８のマスクＭ２と同一である。マスクＭ４周囲の自由層１５８をエッチングする。その結果、図２４に示したように、磁性積層物パターン８０ａの上部面を覆ってスペーサ絶縁層９０の側面上へ拡張された部分を持つ自由層５８が形成されてストレージノードＳ２が形成される。次いで、マスクＭ４を除去するが、マスクＭ４が導電性ハードマスクである場合、除去せずに残すこともある。便宜上、マスクＭ４は除去することとし、以後の工程は図２０で説明した工程と同一である。
【００７８】
図２５は、本発明の一実施形態によるメモリシステム（例えば、メモリカード）を概略的に示す平面図である。
図２５を参照すれば、コントローラ５１０とメモリ素子５２０とが配列されている。コントローラ５１０とメモリ素子５２０とは、互いに電気的信号を送受信できる。一例として、メモリ素子５２０とコントローラ５１０とは、コントローラ５１０の命令によってデータを送受信できる。メモリシステム５００はメモリ素子５２０に／からデータを入力／出力できる。メモリ素子５２０は、前述した１つ以上の磁気メモリ素子やその成分を含む。メモリシステム５００は、多様なポータブル電子素子用の記録媒体として使われてもよい。例えば、メモリシステム５００は、マルチメディアカード（ＭＭＣ：ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）または保安デジタルカード（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ ｃａｒｄ）でありうる。
【００７９】
図２６は、本発明の一実施形態による電子システム６００を示す平面図である。
図２６を参照すれば、プロセッサー６１０、入／出力装置６３０及びメモリ素子６２０は、バス６４０を通じて互いにデータ通信を行えるように配列されている。プロセッサー６１０は、プログラムを行うか、または電子システム６００を制御できる。入／出力装置６３０は、電子システム６００に／からデータを入力／出力するのに使われる。電子システム６００は、入／出力装置６３０を経由してパソコンまたはネットワークなどの外部装置に連結され、前記外部装置とデータを送受信できるように配置されている。メモリ素子６２０は、プロセッサー６１０の動作のためのコードまたはプログラムを保存できる。メモリ素子６２０は、前述した１つ以上の磁気メモリ素子またはその成分を含む。電子システム６００は、メモリ素子６２０の必要な多様な電子制御システムを具現できるが、例えば、電子システム６００は、携帯電話、ＭＰ３プレーヤ、ナビゲーション装置、固体状態のディスク（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ：ＳＳＤ）または電化製品に使われる。
【００８０】
前記説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００８１】
本発明は、半導体メモリ素子が使われる電子製品に好適に用いられるが、例えば、通信機器、家電製品、コンピュータ、カメラなどにメモリ素子として使われる。
【符号の説明】
【００８２】
３０  基板
３２  第１不純物領域
３４  第２不純物領域
３６  ゲート積層物
３８  層間絶縁層
４２  導電性プラグ
４４  導電性パッド層
４８  下部磁性層
５０  ピンニング層
５２  ピンド層
５４  スペーサ絶縁膜
５６  トンネルバリア
５８  自由磁性層
６２  層間絶縁層
６４  ビアホ―ル
６６  導電性プラグ
７０  導電層
Ｓ１  ストレージノード
【図１】
0006043478.tif 000002
【図２】
0006043478.tif 000003
【図３】
0006043478.tif 000004
【図４】
0006043478.tif 000005
【図５】
0006043478.tif 000006
【図６】
0006043478.tif 000007
【図１０】
0006043478.tif 000008
【図１１】
0006043478.tif 000009
【図１２】
0006043478.tif 000010
【図１５】
0006043478.tif 000011
【図１６】
0006043478.tif 000012
【図１７】
0006043478.tif 000013
【図１８】
0006043478.tif 000014
【図１９】
0006043478.tif 000015
【図２０】
0006043478.tif 000016
【図２１】
0006043478.tif 000017
【図２２】
0006043478.tif 000018
【図２３】
0006043478.tif 000019
【図２４】
0006043478.tif 000020
【図２５】
0006043478.tif 000021
【図２６】
0006043478.tif 000022
【図７】
0006043478.tif 000023
【図８】
0006043478.tif 000024
【図９】
0006043478.tif 000025
【図１３】
0006043478.tif 000026
【図１４】
0006043478.tif 000027