(57)【特許請求の範囲】
【請求項１】
複数のセラミック層が積層された本体と、
前記複数のセラミック層のそれぞれに形成された複数の導体パターンと、
前記複数のセラミック層のそれぞれに形成され、上下に配置された導体パターンを連結してコイルを形成するビア電極と、を含み、
前記導体パターンのそれぞれは、一つのセラミック層に離間して平行に形成された複数の単位パターンを含み、
前記導体パターンは、前記本体の両端面を介して引き出され、ループの３／４となる形状を有する第１及び第２連結パターンを含み、
前記導体パターンは、前記第１及び第２連結パターンの間に４層がさらに積層され、且つ、ループの１／２となる形状を有するもの２つ、及びループの５／６となる形状を有するもの２つで構成され、
前記１つのセラミック層に形成される複数の単位パターンは並列に連結され、それぞれの単位パターンはすべて異なるインダクタンスを有する、積層型インダクタ。
【請求項２】
前記本体の両端面に形成され、前記第１及び第２連結パターンとそれぞれ連結された第１及び第２外部電極をさらに含むことを特徴とする、請求項１に記載の積層型インダクタ。
【請求項３】
前記本体の上下部に積層された上下部カバー層をさらに含むことを特徴とする、請求項１または請求項２に記載の積層型インダクタ。
【請求項４】
複数のセラミックシートを用意する段階と、
前記複数のセラミックシートのそれぞれにビア電極を形成する段階と、
前記複数のセラミックシートのそれぞれのセラミックシート上に導体パターンを形成する段階と、
上下に配置された導体パターンとビア電極が接触して全体的に一つのコイルを形成するように、前記セラミックシートを積層して加圧して積層体を形成する段階と、
前記積層体を焼成して本体を形成する段階と、
前記本体の両端面に第１及び第２外部電極を形成する段階と、を含み、
前記導体パターンは、一つのセラミックシート上に相互離隔されて平行に形成された複数の単位パターンからなり、前記本体の両端面を介して引き出され、前記第１及び第２外部電極とそれぞれ連結された第１及び第２連結パターンを含み、
前記導体パターンは、前記本体の両端面を介して引き出され、ループの３／４となる形状を有する第１及び第２連結パターンを含み、
前記導体パターンは、前記第１及び第２連結パターンの間に４層がさらに積層され、且つ、ループの１／２となる形状を有するもの２つ、及びループの５／６となる形状を有するもの２つで構成され、
前記１つのセラミック層に形成される複数の単位パターンは並列に連結され、それぞれの単位パターンはすべて異なるインダクタンスを有する、積層型インダクタの製造方法。
【請求項５】
前記導体パターンを形成する段階は、前記セラミックシート上に薄膜めっき法、感光性ペースト露光及び導電性ペースト印刷の何れか一つの方法を用いて形成することを特徴とする、請求項４に記載の積層型インダクタの製造方法。
【請求項６】
前記ビア電極は、前記導体パターンの形成と同時に形成されることを特徴とする、請求項４または請求項５に記載の積層型インダクタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型インダクタ及びその製造方法に関する。
【背景技術】
【０００２】
インダクタは、抵抗及びキャパシタとともに電子回路を構成する重要な受動素子の一つであって、ノイズを除去したり、ＬＣ共振回路を構成する部品等に使用されることができる。
【０００３】
このようなインダクタは、その構造によって、巻線型インダクタ、薄膜型インダクタ、または積層型インダクタなどに分類することができる。
【０００４】
上記巻線型または薄膜型インダクタは、セラミックコアにコイルを巻いたり、薄膜めっきをしたり、露光（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工法を行って両端に電極を形成することで製造することができる。
【０００５】
上記積層型インダクタは、磁性体または誘電体等のセラミックからなる複数のシートに導体パターンを露光（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工法または印刷した後、厚さ方向に沿って積層して製造することができる。
【０００６】
特に、このような積層型インダクタは、上記巻線型インダクタに比べて、小型化及び厚さを低減させることができるという利点があり、また、直流抵抗にも有利な所があるため、小型化及び高電流化が必要な電源回路などに多く用いることができる。
【０００７】
上記積層型インダクタは、セラミックからなるシートに導体パターンを露光または印刷した後、該シートを上下に積層して形成するが、このとき、インダクタンスだけでなく、寄生静電容量（ｃａｐａｃｉｔａｎｃｅ）及び抵抗成分（ｒｅｓｉｓｔａｎｃｅ）がともに提供されてインダクタンス特性を低下させる。
【０００８】
一方、上記積層型インダクタのインダクタンス、寄生静電容量及び抵抗成分の相互関係による品質係数をＱ特性（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）という。
【０００９】
通常、インダクタのＱ特性が向上すると、積層型インダクタの層数を減らしたり、空間配置による設計自由度を上げることができる。
【００１０】
従って、最近、電子機器の使用周波数が高周波帯域に増加し、消費電力が上昇する傾向であり、Ｑ特性に優れた積層型インダクタの研究が活発に行われている。
【００１１】
下記特許文献１は、半導体工程でシリコン基板上に酸化膜を形成し、その上に金属線を形成する技術に関するもので、金属線を長くすることが主な特徴であり、本発明のインダクタのインダクタンス、Ｑ特性及びＳＲＦを改善するための内容は開示していない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】韓国特許公開公報第２００１−００１１３５０号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
当技術分野では、同じコア面積で積層型インダクタのインダクタンス、Ｑ特性及びＳＲＦを向上させることができる新たな方策が求められている。
【課題を解決するための手段】
【００１４】
本発明の一側面は、複数のセラミック層が積層された本体と、上記セラミック層に形成された複数の導体パターンと、上記セラミック層に形成され、上下に配置された導体パターンを連結してコイルを形成するビア電極と、を含み、上記それぞれの導体パターンは、一つのセラミック層に離間して平行に形成された複数の単位パターンを含む積層インダクタを提供する。
【００１５】
本発明の一実施形態では、上記導体パターンは、ループの１／２となる形状、ループの３／４となる形状またはループの５／６となる形状を有するか、ループ形状に近く形成されてもよい。
【００１６】
上記導体パターンは、上記セラミック本体の両端面を通じて引き出される第１及び第２連結パターンを含んでもよい。
【００１７】
本発明の一実施形態では、上記本体の両端面に形成され、上記第１及び第２連結パターンとそれぞれ連結された第１及び第２外部電極をさらに含んでもよい。
【００１８】
本発明の一実施形態では、上記本体の上下部に積層された上下部カバー層をさらに含んでもよい。
【００１９】
本発明の他の側面は、複数のセラミックシートを用意する段階と、上記それぞれのセラミックシート上に導体パターンを形成する段階と、上記それぞれのセラミックシートにビア電極を形成する段階と、上下に配置された導体パターンとビア電極が互いに接触して全体的に一つのコイルを形成するように、上記セラミックシートを積層し加圧して積層体を形成する段階と、上記積層体を焼成して本体を形成する段階と、上記本体の両端面に第１及び第２外部電極を形成する段階と、を含み、上記導体パターンは、一つのセラミックシート上に離間して平行に形成された複数の単位パターンからなり、上記本体の両端面を通じて引き出され、上記第１及び第２外部電極とそれぞれ連結された第１及び第２連結パターンを含む積層型インダクタの製造方法を提供する。
【００２０】
本発明の一実施形態では、導体パターンを形成する段階は、上記導体パターンを上記セラミックシート上に薄膜めっき法、感光性ペースト露光（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）及び導電性ペースト印刷の何れか一つの方法を用いて形成してもよい。
【発明の効果】
【００２１】
本発明の一実施形態によると、一つのセラミック層に複数の単位パターンからなる導体パターンを形成させて、１つの本体内部に並列に２つ以上の異なるインダクタンスを有するインダクタを具現することができ、このような並列化により同じコア面積でインダクタのインダクタンス、Ｑ特性及びＳＲＦを向上させることができるため、積層型インダクタの層数を削減したり、空間配置による設計自由度を向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態による積層型インダクタを示した斜視図である。
【図２】本発明の一実施形態による積層型インダクタの導体パターン及びビア電極が配置された構造を示した分解斜視図である。
【図３】本発明の一実施形態による積層型インダクタの回路図である。
【図４ａ】本発明の一実施形態による積層型インダクタのリード部を示した平面透視図である。
【図４ｂ】本発明の一実施形態による積層型インダクタのリード部を示した平面透視図である。
【図５】従来の積層型インダクタと本発明の一実施形態による積層型インダクタのインダクタンスを比較して示したグラフである。
【図６】従来の積層型インダクタと本発明の一実施形態による積層型インダクタのＱ特性を比較して示したグラフである。
【図７】従来の積層型インダクタと本発明の一実施形態による積層型インダクタの高周波数でのインダクタンスとＳＲＦの位置を比較して示したグラフである。
【発明を実施するための形態】
【００２３】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２４】
本実施形態では、説明の便宜のために、本体の長さ方向に第１及び第２外部電極が形成される面を両端面、これと垂直に交差する面を両側面、本体の厚さ方向の面を上下面と設定して説明する。
【００２５】
図１は本発明の一実施形態による積層型インダクタを示した斜視図であり、図２は本発明の一実施形態による積層型インダクタの導体パターン及びビア電極が配置された構造を示した分解斜視図である。
【００２６】
図１及び図２を参照すると、本発明の一実施形態による積層型インダクタ１００は、セラミック本体１１０と、複数の導体パターン１２１、１２２、１２３、１２４、１２５、１２６と、上下に配置された導体パターン１２１、１２２、１２３、１２４、１２５、１２６を連結してコイルを形成する複数のビア電極１４０と、を含む。
【００２７】
また、それぞれの導体パターン１２１、１２２、１２３、１２４、１２５、１２６は、磁性体または誘電体などを含む一つのセラミック層に離間して平行に形成された複数の単位パターンからなる。これについては、以下で詳しく説明する。
【００２８】
また、セラミック本体１１０の両端面には、第１及び第２外部電極１３１、１３２が形成されてもよい。
【００２９】
ここで、セラミック本体１１０の上部及び下部面には、セラミック本体１１０の内部に印刷された複数の導体パターン１２１、１２２、１２３、１２４、１２５、１２６を保護するために、上部及び下部カバー層（不図示）がさらに形成されてもよい。
【００３０】
上記上部及び下部カバー層は、セラミックシートからなる単一または複数のセラミック層を厚さ方向に積層して形成することができる。
【００３１】
セラミック本体１１０は、セラミックシートからなる複数のセラミック層１１１、１１２、１１３を厚さ方向に積層して焼成することで形成し、該セラミック本体１１０の形状、寸法及びセラミック層１１１、１１２、１１３の積層数は本実施形態に示されたものに限定されない。
【００３２】
導体パターン１２１、１２２、１２３、１２４、１２５、１２６は、それぞれのセラミック層１１１、１１２、１１３上に導電性金属を含む導電性ペーストを所定の厚さに印刷して形成する。
【００３３】
例えば、導体パターン１２１、１２２、１２３、１２４、１２５、１２６は、銀（Ａｇ）または銅（Ｃｕ）を含む材料、またはこれらの合金からなってもよく、本発明はこれに限定されない。
【００３４】
また、導体パターン１２１、１２２、１２３、１２４、１２５、１２６が形成されたセラミック層１１１、１１２、１１３の総積層数は、設計される積層型インダクタ１００に求められるインダクタンス値などの電気的特性を考慮して多様にしてもよい。
【００３５】
また、本実施形態では、導体パターン１２１、１２２、１２３、１２４、１２５、１２６は、ループの３／４となる形状を有するように構成されている。しかし、本発明はこれに限定されず、必要に応じて、導体パターン１２１、１２２、１２３、１２４、１２５、１２６の形状は、ループの１／２となる形状、ループの５／６となる形状、または最大限ループに近い形状など様々な形状に変更して製作することができる。
【００３６】
このとき、それぞれの導体パターン１２１、１２２、１２３、１２４、１２５、１２６は、一つのセラミック層１１１、１１２、１１３に離間して平行に形成された複数の単位パターン１２１ａ、１２２ａ、１２３ａ、１２４ａ、１２５ａ、１２６ａ、１２１ｂ、１２２ｂ、１２３ｂ、１２４ｂ、１２５ｂ、１２６ｂからなる。
【００３７】
図３から分かるように、本実施形態は、一つのセラミック層に複数の単位パターンからなる導体パターン１２１、１２２、１２３、１２４、１２５、１２６をそれぞれ形成し、それぞれの単位パターンを交差させずに上下に配置された導体パターンと連結させて、一つのセラミック本体１１０の内部に並列に２つ以上の異なるインダクタンスを有するインダクタを具現した。このような並列化により、同じコア面積で、インダクタのインダクタンス及びＱ特性を向上させることができる。
【００３８】
本実施形態では、それぞれの導体パターン１２１、１２２、１２３、１２４、１２５、１２６が一対の単位パターンからなるものを図示し説明しているが、本発明はこれに限定されず、それぞれの導体パターン１２１、１２２、１２３、１２４、１２５、１２６は、必要に応じて、３つ以上の単位パターンを含んでもよい。
【００３９】
図４ａを参照すると、このような導体パターンのうち少なくとも２つは、本体１１０の両端面を介してそれぞれ引き出されるリード部１２１ｃ、１２２ｃを有する第１及び第２連結パターン１２１、１２２であってもよい。
【００４０】
リード部１２１ｃ、１２２ｃは、本体１１０の両端面に形成された第１及び第２外部電極１３１、１３２と接触され、それぞれ電気的に連結されてもよい。
【００４１】
図４ａを参照すると、リード部１２１ｃ、１２２ｃはそれぞれ２つの単位パターン１２１ａ、１２１ｂ及び１２２ａ、１２２ｂを併合する形態に形成されることができる。本発明のリード部は、第１及び第２連結パターン１２１、１２２において本体１１０の両端面を介してそれぞれ引き出される部分を指し示すものであるが、本発明はこれに限定されない。例えば、図４ｂのように、リード部１２１ｃ'、１２２ｃ'は、必要に応じて、それぞれの単位パターン１２１ａ、１２１ｂ及び１２２ａ、１２２ｂと対応するように互いに区分された形態で構成されるなど様々な形に変更されてもよい。
【００４２】
また、本実施形態では、第１及び第２連結パターン１２１、１２２が本体１１０の上下段に配置されたものが示されているが、本発明はこれに限定されない。
【００４３】
ビア電極１４０は、それぞれのセラミック層１１１、１１２、１１３に形成され、上下に配置された導体パターン１２１、１２２、１２３、１２４、１２５、１２６を連結してコイルを形成する。
【００４４】
このようなビア電極１４０は、それぞれのセラミック層１１１、１１２、１１３に貫通孔（不図示）を形成した後、該貫通孔に電気伝導性に優れた導電性ペーストを充填して形成してもよい。
【００４５】
また、上記導電性ペーストは、例えば、銀（Ａｇ）、銀−パラジウム（Ａｇ−Ｐｄ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち少なくとも１つまたはこれらの合金からなることができ、本発明はこれに限定されない。
【００４６】
第１及び第２外部電極１３１、１３２は、本体１１０の両端面に形成され、上記コイルの両端、即ち、第１及び第２連結パターン１２１、１２２の外部に引き出されるリード部１２１ｃ、１２２ｃと接触してそれぞれ電気的に連結される。
【００４７】
このような第１及び第２外部電極１３１、１３２は、電気伝導性に優れた導電性金属材料からなってもよい。
【００４８】
例えば、第１及び第２外部電極１３１、１３２は、銀（Ａｇ）または銅（Ｃｕ）のうち少なくとも一つを含む材料またはこれらの合金からなってもよく、本発明はこれに限定されない。
【００４９】
また、第１及び第２外部電極１３１、１３２の外表面には、必要に応じて、めっき層としてニッケル（Ｎｉ）層（不図示）及びスズ（Ｓｎ）層（不図示）が内側から順に形成されてもよい。
【００５０】
一方、従来の積層型インダクタは、一つのセラミック層上に単一形状の導電パターンを形成し、該導体パターンを上下に接続してコイル構造に形成し、該コイルの一部が両端に露出して、外部に実装が可能な構造となることができる。
【００５１】
このとき、コイルの内部のセラミック面積をコアとし、該コアは上記積層型インダクタのインダクタンスと比例する。
【００５２】
一方、本実施形態による積層型インダクタは、一つのセラミック層上に２つの単位パターンからなる導体パターンが離間して平行に形成される。
【００５３】
このとき、２つの単位パターンとその間の間隔を足した長さは、従来の積層型インダクタの単一形状の導電パターンの線幅と同一である。即ち、それぞれの積層型インダクタのコア面積は同一である。
【００５４】
図５は従来の積層型インダクタと本発明の一実施形態による積層型インダクタのインダクタンスを比較して示したグラフであり、図６は従来の積層型インダクタと本発明の一実施形態による積層型インダクタのＱ特性を比較して示したグラフであり、図７は従来の積層型インダクタと本発明の一実施形態による積層型インダクタの高周波数でのインダクタンスとＳＲＦの位置を比較して示したグラフである。
【００５５】
図５〜図７を参照すると、１００ＭＨｚを基準としたとき、同じコア面積を有する実施例が、比較例に比べて、インダクタンスは約４％、Ｑ特性は約８〜１０％、ＳＲＦは約１５０ＭＨｚ上昇したことが分かる。
【００５６】
また、該効果は、周波数が上昇するほど大きくなることが分かった。
【００５７】
即ち、本実施形態のように、一つのセラミック層に複数の単位パターンからなる導体パターンを形成させて、１つのセラミック本体の内部に並列に２つ以上の異なるインダクタンスを有するインダクタを具現すると、さらなるインダクタンスの上昇、優れたＱ特性及びＳＲＦ具現が可能性となり、積層型インダクタの層数を減らしたり、空間配置による設計自由度を向上させる効果が期待できる。
【００５８】
以下、本発明の一実施形態による積層型インダクタの製造方法について説明する。
【００５９】
まず、磁性体または誘電体などを含む材料からなる複数のセラミックシートを用意する。
【００６０】
本発明のセラミックシートは、積層される層数に制限がなく、積層型インダクタの使用目的に応じて上記セラミックシートの総積層数を決めてもよい。
【００６１】
次に、このように製造されたそれぞれのセラミックシートに導電性ビア電極を形成する。
【００６２】
上記ビア電極は、上記セラミックシートに貫通孔を形成した後、該貫通孔に導電性ペースト等を充填して形成することができる。また、上記ビア電極は、必要に応じて、後に導体パターンを形成する工程において、導体パターンを形成すると同時に貫通孔に導電性ペースト等を充填して形成してもよい。
【００６３】
上記導電性ペーストは、電気伝導性に優れた材料を使用して形成することができ、銀（Ａｇ）、銀−パラジウム（Ａｇ−Ｐｄ）、ニッケル（Ｎｉ）または銅（Ｃｕ）の何れか一つまたはこれらの合金を含んでもよいが、本発明はこれに限定されない。
【００６４】
次に、上記それぞれのセラミックシート上に導体パターンを形成する。
【００６５】
また、それぞれの導体パターンは、一つのセラミックシートに離間して平行に形成された複数の単位パターンからなる。
【００６６】
上記導体パターンは、電気伝導性に優れた材料を使用して形成することができ、例えば、銀（Ａｇ）または銅（Ｃｕ）などの導電性材料、またはこれらの合金を含んで形成してもよいが、本発明はこれに限定されない。
【００６７】
このとき、上記導体パターンは、例えば、印刷、塗布、蒸着、露光及び薄膜めっき等の何れかの方法を用いて形成することができるが、本発明はこれに限定されない。
【００６８】
但し、一つのセラミックシートに形成されたそれぞれの単位パターンの線幅を一定に保持するために、セラミックシート上に薄膜めっき法または感光性ペースト露光または導電性ペーストで導体パターンを形成することが好ましい。
【００６９】
上記導体パターンは、必要に応じて様々な形状に構成されてもよい。例えば、上記導体パターンは、ループの３／４となる形状を有するように構成されてもよく、ループの１／２となる形状、ループの５／６となる形状、または最大限ループに近い形状などの様々な形状に変更して製作することができる。
【００７０】
また、該導体パターンのうち少なくとも２つは、セラミック本体の両端面を介してそれぞれ引き出されるリード部を有する第１及び第２連結パターンからなる。
【００７１】
次に、上下に配置された導体パターンとビア電極が接触して全体的に一つのコイルを形成するように、上記セラミックシートを積層し加圧して積層体を形成する。
【００７２】
このとき、上記積層体の上部または下部面に少なくとも１つの上部または下部カバーシートを積層したり、積層体を構成するセラミックシートと同じ材料からなるペーストを一定の厚さに印刷して上部または下部カバー層をそれぞれ形成することができる。
【００７３】
次に、上記積層体を焼成して本体を形成する。
【００７４】
次に、上記本体の両端面に外部に露出した第１及び第２連結パターンとそれぞれ電気的に連結されるように第１及び第２外部電極を形成することができる。
【００７５】
上記第１及び第２外部電極は、電気伝導性に優れた材料を使用して形成することができ、例えば、銀（Ａｇ）または銅（Ｃｕ）などの導電性材料、またはこれらの合金を含んで形成することができるが、本発明はこれに限定されない。
【００７６】
また、このように形成された第１及び第２外部電極の表面には、必要に応じて、ニッケル（Ｎｉ）またはスズ（Ｓｎ）をめっき処理してめっき層をさらに形成してもよい。
【００７７】
このとき、上記第１及び第２外部電極は、通常の方法で形成してもよく、例えば、厚膜印刷、塗布、蒸着及びスパッタリング等の方法の何れかを用いて形成することができるが、本発明はこれに限定されない。
【００７８】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００７９】
１００  積層型インダクタ
１１０  本体
１１１、１１２、１１３  セラミック層
１２１、１２２、１２３、１２４、１２５、１２６  導体パターン
１３１、１３２  第１及び第２外部電極
１４０  ビア電極
【図１】
0006048759.tif 000002
【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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