(57)【特許請求の範囲】
【請求項１】
ソース領域と、
ドレイン領域と、
前記ソース領域と、前記ドレイン領域との間において、チャネル長方向に延設されるとともに、チャネル幅方向に並設された複数のトレンチと、
前記複数のトレンチの側面上に形成されたエピタキシャル層と、
前記エピタキシャル層を覆うゲート酸化膜と、
前記ゲート酸化膜上を覆うとともに、前記複数のトレンチに埋め込まれたゲート電極とを備え、
前記複数のトレンチの底面には、前記エピタキシャル層が形成されていないことを特徴とする、トランジスタ。
【請求項２】
前記複数のトレンチの底面において、前記ゲート酸化膜よりも下層に形成された絶縁膜をさらに備えることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記複数のトレンチは、前記チャネル幅方向に等間隔で並設されていることを特徴とする請求項２に記載のトランジスタ。
【請求項４】
前記複数のトレンチは、互いに等しい幅を有していることを特徴とする請求項３に記載のトランジスタ。
【請求項５】
半導体層上において、複数のトレンチをチャネル長方向に延設するとともに、チャネル幅方向に並設し、
前記複数のトレンチの側面上に、エピタキシャル層を形成し、
ゲート酸化膜により、前記エピタキシャル層を覆い、
ゲート電極により、前記ゲート酸化膜上を覆うとともに、前記複数のトレンチを埋め込むトランジスタの製造方法であって、
前記複数のトレンチの底面には、前記エピタキシャル層を形成しないことを特徴とする、トランジスタの製造方法。
【請求項６】
前記複数のトレンチを形成した後であって、前記エピタキシャル層を形成する前に、
前記複数のトレンチの底面に絶縁膜を形成することを特徴とする請求項５に記載のトランジスタの製造方法。
【請求項７】
前記エピタキシャル層を形成する際、
選択エピタキシャル成長法によりエピタキシャル層を形成することを特徴とする請求項６に記載のトランジスタの製造方法。
【請求項８】
前記エピタキシャル層を形成する際、
前記半導体層上にアモルファスシリコン層を形成し、
前記アモルファスシリコン層をエッチバックし、前記複数のトレンチの底面のアモルファスシリコン層を除去し、
前記アモルファスシリコン層をエピタキシャル化することを特徴とする請求項６に記載のトランジスタの製造方法。
【請求項９】
前記複数のトレンチを、前記チャネル幅方向に等間隔で並設することを特徴とする請求項６に記載のトランジスタの製造方法。
【請求項１０】
前記複数のトレンチを、互いに等しい幅で形成することを特徴とする請求項６に記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタの小型化が進展する中、例えば特許文献１には、ゲート長方向に延設された複数のトレンチ内にゲート電極を形成することにより、実質的なゲート幅を大きくしたトランジスタが開示されている。このようなトランジスタは、横型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などと呼ばれる。
【０００３】
ところで、特許文献２には、トレンチの代わりに、選択エピタキシャル成長により台形状の凸部を形成する（結果的に凹凸が形成される）構成が開示されている。しかしながら、特許文献１のような横型トレンチＭＯＳＦＥＴほど、実質的なゲート幅を大きくすることができない上、選択エピタキシャル成長により凹凸を形成するため、生産性に劣るという問題があった。
【０００４】
なお、トレンチ内にゲート電極を形成するトランジスタとしては、半導体基板の主面と垂直な方向に電流を流すトランジスタが知られている。このようなトランジスタは、縦型トレンチＭＯＳＦＥＴなどと呼ばれ、例えば特許文献３、４に開示されている。このような縦型トレンチＭＯＳＦＥＴは、トレンチ内にゲートが形成されている点では、横型トレンチＭＯＳＦＥＴと共通しているものの、その他の構成、製造方法などは大きく異なっている。特許文献３には、トレンチの表面に薄いエピタキシャル層が形成された構成が開示されているが、このエピタキシャル層は深さ方向に濃度プロファイルを有している。
【０００５】
また、特許文献５には、半楕円形状のトレンチを形成し、そのトレンチ上にエピタキシャル層を形成したＤＭＯＳＦＥＴ（Double-Diffused ＭＯＳＦＥＴ）が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９５７８号公報
【特許文献２】特開２００７−５５６８号公報
【特許文献３】特開２００５−０３２７９２号公報
【特許文献４】特開２０１１−１０８７１３号公報
【特許文献５】特開２００２−０４３５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明者は以下の課題を見出した。
横型トレンチＭＯＳＦＥＴでは、トレンチが形成された半導体層の不純物濃度は、トレンチの深さ方向で異なっている。そのため、実際には１つのトランジスタであるにもかかわらず、チャネル領域の不純物濃度が異なることにより閾値電圧の異なる複数のトランジスタが並列に接続されたような構造となってしまっていた。そのため、閾値電圧を所望の値に設定するのが困難になるという問題があった。
その他の課題と新規な特徴は、本明細書の記述及び図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係るトランジスタは、トレンチの側面上に形成されたエピタキシャル層を備えている。
【発明の効果】
【０００９】
一実施の形態によれば、トランジスタの閾値電圧を容易に所望の値に設定することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係るＮＭＯＳトランジスタＮＴの構成を示す平面図である。
【図２Ａ】図１のＩＩａ−ＩＩａ断面図である。
【図２Ｂ】図１のＩＩｂ−ＩＩｂ断面図である。
【図２Ｃ】図１のＩＩｃ−ＩＩｃ断面図である。
【図３】実施の形態１に係るＰＭＯＳトランジスタＰＴの構成を示す平面図である。
【図４Ａ】図３のＩＶａ−ＩＶａ断面図である。
【図４Ｂ】図３のＩＶｂ−ＩＶｂ断面図である。
【図４Ｃ】図３のＩＶｃ−ＩＶｃ断面図である。
【図５Ａ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｂ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｃ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｄ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｅ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｆ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｇ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図５Ｈ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図６Ａ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図６Ｂ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図６Ｃ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図６Ｄ】実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図７】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの断面図である。
【図８】トレンチＴＲ１、ＴＲ２内部に残留する絶縁膜ＩＦ３の膜厚（トレンチ内残留酸化膜厚）のトレンチ間隔依存性を示すグラフである。
【図９Ａ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｂ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｃ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｄ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｅ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｆ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｇ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｈ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｉ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｊ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｋ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｌ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｍ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｎ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図９Ｏ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１０Ａ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１０Ｂ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１０Ｃ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１０Ｄ】実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１１】トレンチＴＲ１の底面に形成された絶縁膜ＩＦ３の効果について説明する図である。
【図１２】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの断面図である。
【図１３Ａ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｂ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｃ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｄ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｅ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｆ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｇ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｈ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１３Ｉ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１４Ａ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１４Ｂ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１４Ｃ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【図１４Ｄ】実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１２】
（実施の形態１）
まず、図１、図２Ａ〜２Ｃを参照して、実施の形態１に係るトランジスタについて説明する。実施の形態１に係るトランジスタは、横型トレンチＭＯＳＦＥＴであって、例えばＬＣＤ（Liquid Crystal Display）ドライバなど、１０〜２０Ｖの電圧範囲での用途に好適である。図１は、実施の形態１に係るＮＭＯＳトランジスタＮＴの構成を示す平面図である。図２Ａは、図１のＩＩａ−ＩＩａ断面図である。図２Ｂは、図１のＩＩｂ−ＩＩｂ断面図である。図２Ｃは、図１のＩＩｃ−ＩＩｃ断面図である。
【００１３】
図１に示すように、実施の形態１に係るＮＭＯＳトランジスタＮＴは、ウェルＰＷ、ソース側低濃度不純物領域ＬＮ１、ドレイン側低濃度不純物領域ＬＮ２、ソース側高濃度不純物領域ＨＮ１、ドレイン側高濃度不純物領域ＨＮ２、素子分離層ＳＴＩ、ゲート電極ＮＧ、ソースコンタクトＳＣ１、ドレインコンタクトＤＣ１を備えている。
【００１４】
また、図２Ａに示すように、実施の形態１に係るＮＭＯＳトランジスタＮＴは、さらに、半導体基板ＳＵＢ、ゲート酸化膜ＧＯ１、エピタキシャル層ＰＥ、サイドウォールＳＷ１、層間絶縁膜ＩＬを備えている。
なお、図１、図２Ａ、２Ｃから分かるように、ウェルＰＷの表面には複数の（本実施の形態では３つの）トレンチＴＲ１が形成されている。
【００１５】
つまり、図１は、ウェルＰＷ、ソース側低濃度不純物領域ＬＮ１、ドレイン側低濃度不純物領域ＬＮ２、素子分離層ＳＴＩ、ソース側高濃度不純物領域ＨＮ１、ドレイン側高濃度不純物領域ＨＮ２、ゲート電極ＮＧ、ソースコンタクトＳＣ１、ドレインコンタクトＤＣ１の平面的な位置関係を示している。従って、図１では、半導体基板ＳＵＢ、ゲート酸化膜ＧＯ１、エピタキシャル層ＰＥ、サイドウォールＳＷ１、層間絶縁膜ＩＬは省略されている。
【００１６】
なお、図１において破線ＳＴＩで示された領域は、素子分離層ＳＴＩの内縁（内側の境界線）を示している。すなわち、破線ＳＴＩで囲まれた領域の外側に素子分離層ＳＴＩが形成されており、内側には素子分離層ＳＴＩが形成されていない。この破線ＳＴＩで囲まれた領域内に、ソース側低濃度不純物領域ＬＮ１、ドレイン側低濃度不純物領域ＬＮ２、ソース側高濃度不純物領域ＨＮ１、ドレイン側高濃度不純物領域ＨＮ２が形成される。ここで、分かり易くするため、実際にはソース側高濃度不純物領域ＨＮ１及びドレイン側高濃度不純物領域ＨＮ２の境界線と重なる素子分離層ＳＴＩの内縁を若干ずらして図示している。
【００１７】
まず、図２Ａ〜２Ｃを参照して、各構成要素について順に説明する。
半導体基板ＳＵＢは、例えばシリコン（Ｓｉ）からなるＮ型又はＰ型の半導体基板である。なお、半導体基板ＳＵＢは、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの化合物半導体から構成されてもよい。
【００１８】
素子分離層ＳＴＩは、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板ＳＵＢ上に形成された絶縁層である。素子分離層ＳＴＩの膜厚は、例えば３００〜１０００ｎｍ（１μｍ）程度とすることができる。
ウェルＰＷは、半導体基板ＳＵＢ上において素子分離層ＳＴＩに囲まれた領域（素子形成領域）に形成されたＰ型半導体領域である。ここで、Ｐ型不純物濃度は、１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３程度の範囲で深さ依存を有している。
【００１９】
ソース側高濃度不純物領域ＨＮ１は、ウェルＰＷ上のソース領域側に形成された高濃度Ｎ型半導体領域である。図２Ａ、２Ｂに示すように、ソース側高濃度不純物領域ＨＮ１は、ソース側低濃度不純物領域ＬＮ１より浅く形成されている。ここで、ソース側高濃度不純物領域ＨＮ１の深さは、例えば１００〜１５０ｎｍ程度とすることができる。また、ソース側高濃度不純物領域ＨＮ１のＮ型不純物濃度は、１×１０２０〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。なお、高濃度とは、ソース側低濃度不純物領域ＬＮ１よりもＮ型不純物濃度が高濃度であることを意味する。
【００２０】
ソース側低濃度不純物領域ＬＮ１は、ウェルＰＷ上のソース領域側に形成された低濃度Ｎ型半導体領域である。図２Ａ、２Ｂに示すように、ソース側低濃度不純物領域ＬＮ１は、ソース側高濃度不純物領域ＨＮ１よりも深く形成されている。ここで、ソース側低濃度不純物領域ＬＮ１の深さは、例えば素子分離層ＳＴＩと同等もしくはそれよりも浅い２５０〜９００ｎｍ程度とすることができる。また、ソース側低濃度不純物領域ＬＮ１のＮ型不純物濃度は、１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。なお、低濃度とは、ソース側高濃度不純物領域ＨＮ１よりもＮ型不純物濃度が低濃度であることを意味する。
【００２１】
ドレイン側高濃度不純物領域ＨＮ２は、ウェルＰＷ上のドレイン領域側に形成された高濃度Ｎ型半導体領域である。図２Ａ、２Ｂに示すように、ドレイン側高濃度不純物領域ＨＮ２は、ドレイン側低濃度不純物領域ＬＮ２より浅く形成されている。ここで、ドレイン側高濃度不純物領域ＨＮ２の深さ及びＮ型不純物濃度は、ソース側高濃度不純物領域ＨＮ１と同程度とすることができる。なお、高濃度とは、ドレイン側低濃度不純物領域ＬＮ２よりもＮ型不純物濃度が高濃度であることを意味する。
【００２２】
ドレイン側低濃度不純物領域ＬＮ２は、ウェルＰＷ上のドレイン領域側に形成された低濃度Ｎ型半導体領域である。図２Ａ、２Ｂに示すように、ドレイン側低濃度不純物領域ＬＮ２は、ドレイン側高濃度不純物領域ＨＮ２よりも深く形成されている。ここで、ドレイン側低濃度不純物領域ＬＮ２の深さ及びＮ型不純物濃度は、ソース側低濃度不純物領域ＬＮ１と同程度とすることができる。なお、低濃度とは、ドレイン側高濃度不純物領域ＨＮ２よりもＮ型不純物濃度が低濃度であることを意味する。
【００２３】
ソース側高濃度不純物領域ＨＮ１及びソース側低濃度不純物領域ＬＮ１からソース領域が構成される。また、ドレイン側高濃度不純物領域ＨＮ２及びドレイン側低濃度不純物領域ＬＮ２からドレイン領域が構成される。すなわち、実施の形態１に係るＮＭＯＳトランジスタＮＴにおいて、低濃度不純物領域ＬＮ１、ＬＮ２は、ドレインもしくはソースに高電圧を印加した際の電界強度を緩和して高電圧での動作を可能にしている。
【００２４】
ウェルＰＷの表面上には、図１に示すように、３つのトレンチＴＲ１が形成されている。３つのトレンチＴＲ１は、いずれもチャネル長方向に直線状に延設されている。トレンチＴＲ１の深さは１〜２μｍ程度、幅は０．４〜０．６μｍ程度とすることができる。ここで、トレンチＴＲ１は、１つの底面、２つの側面、２つの端面から構成されている。トレンチＴＲ１の底面は半導体基板ＳＵＢの主面に平行な面、端面は図１のＩＩｃ−ＩＩｃ断面に平行な面、側面は図１のＩＩａ−ＩＩａ断面に平行な面である。
【００２５】
図２Ａ〜２Ｃを参照してトレンチＴＲ１の断面形状について説明する。図２Ａに示すように、図１のＩＩａ−ＩＩａ断面では、トレンチＴＲ１がソース側高濃度不純物領域ＨＮ１近傍からドレイン側高濃度不純物領域ＨＮ２の近傍まで延設されている。図２Ｂに示すように、図１のＩＩｂ−ＩＩｂ断面では、トレンチは形成されていない。図２Ｃに示すように、図２のＩＩｃ−ＩＩｃ断面では、３つのトレンチＴＲ１がチャネル幅方向に略等間隔に配置されている。
【００２６】
ゲート電極ＮＧは、図２Ａ、２Ｃに示すように、トレンチＴＲ１を覆い、埋め込むように形成されている。トレンチＴＲ１上にゲート電極ＮＧを形成することにより、素子サイズを大きくすることなく、実質的なゲート幅（チャネル幅）を大きくすることができる。
【００２７】
また、ゲート電極ＮＧは、図２Ａ〜２Ｃに示すように、ウェルＰＷ上に、エピタキシャル層ＰＥ及びゲート酸化膜ＧＯ１を介して形成されている。また、ゲート電極ＮＧは、図１に示すように、ソース側高濃度不純物領域ＨＮ１とドレイン側高濃度不純物領域ＨＮ２との間に形成されている。ゲート電極ＮＧは、例えば１×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３程度のＮ型不純物がドープされた多結晶シリコンからなる。
【００２８】
エピタキシャル層ＰＥは、ウェルＰＷ（ソース側低濃度不純物領域ＬＮ１、ソース側高濃度不純物領域ＨＮ１、ドレイン側低濃度不純物領域ＬＮ２、ドレイン側高濃度不純物領域ＨＮ２を含む）の表面全体に形成されたＰ型半導体層である。ここで、エピタキシャル層ＰＥの膜厚は、例えば５０〜１００ｎｍ程度とすることができる。また、エピタキシャル層ＰＥのＰ型不純物濃度は、１×１０１６〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００２９】
ゲート電圧が印加されると、ソース側低濃度不純物領域ＬＮ１とドレイン側低濃度不純物領域ＬＮ２との間に位置し、かつ、ゲート電極ＮＧ下に位置するエピタキシャル層ＰＥにチャネル領域が形成される（図２Ａ、２Ｂ参照）。
【００３０】
ここで、ウェルＰＷの不純物濃度は、トレンチＴＲ１の深さに依存した濃度分布を有する。そして、最も高濃度な箇所と最も低濃度の箇所では、最大１０倍程度濃度が異なる。従来の横型トレンチＭＯＳＦＥＴでは、エピタキシャル層ＰＥを備えていないため、実際には１つのトランジスタであるにもかかわらず、チャネル領域の不純物濃度が異なることにより閾値電圧の異なる複数のトランジスタが並列に接続されたような構造となってしまっていた。そのため、閾値電圧を所望の値に設定するのが困難になるという問題があった。
【００３１】
これに対し、本実施の形態に係るＮＭＯＳトランジスタＮＴでは、トレンチＴＲ１の側面に、チャネル領域として機能するエピタキシャル層ＰＥを備えている。このエピタキシャル層ＰＥは、少なくともトレンチの深さ方向においてウェルＰＷよりも不純物濃度ばらつきが小さい（エピタキシャル層ＰＥ内部で５％以内）。そのため、トランジスタの閾値電圧を容易に所望の値に設定することができる。
【００３２】
サイドウォールＳＷ１は、ゲート電極ＮＧの側面に形成されている。
層間絶縁膜ＩＬは、ゲート電極ＮＧを覆うように形成されている。
ソースコンタクトＳＣ１、ドレインコンタクトＤＣ１は、層間絶縁膜ＩＬに形成されたコンタクトホールに形成されている。ソースコンタクトＳＣ１はソース側高濃度不純物領域ＨＮ１上のエピタキシャル層ＰＥに、ドレインコンタクトＤＣ１はドレイン側高濃度不純物領域ＨＮ２上のエピタキシャル層ＰＥに、それぞれ接触している。ソース側及びドレイン側高濃度不純物領域ＨＮ１、ＨＮ２の上部に存在するエピタキシャル層ＰＥは、ソース側及びドレイン側高濃度不純物領域ＨＮ１、ＨＮ２と同一導電型になっている。なお、エピタキシャル層ＰＥのソースコンタクトＳＣ１及びドレインコンタクトＤＣ１との接触面上には金属シリサイド層が形成されているのが好ましい。
【００３３】
次に、図１を参照して、ウェルＰＷ、ソース側低濃度不純物領域ＬＮ１、ドレイン側低濃度不純物領域ＬＮ２、ソース側高濃度不純物領域ＨＮ１、ドレイン側高濃度不純物領域ＨＮ２、ゲート電極ＮＧ、ソースコンタクトＳＣ１、ドレインコンタクトＤＣ１の平面的な位置関係について説明する。
【００３４】
図１に示すように、ウェルＰＷは平面矩形状に形成されている。
素子形成領域は、ウェルＰＷの内側において素子分離層ＳＴＩに囲まれた矩形状の領域である。
【００３５】
ソース側高濃度不純物領域ＨＮ１は、素子形成領域が構成する矩形のソース側の第１の辺の内側に沿って延設されている。
【００３６】
ソース側低濃度不純物領域ＬＮ１は、ソース側高濃度不純物領域ＨＮ１を含み、上記第１の辺からトレンチＴＲ１のソース側端面近傍にかけて形成された平面矩形状の領域である。詳細には、ソース側低濃度不純物領域ＬＮ１は、上記第１の辺の内側に沿って、ソース側高濃度不純物領域ＨＮ１と略等しい長さで延設されている。また、ソース側高濃度不純物領域ＨＮ１よりもゲート電極ＮＧ側に張り出すように幅広に形成されている。
【００３７】
また、ドレイン側高濃度不純物領域ＨＮ２は、前記第１の辺に対向するドレイン側の第２の辺の内側に沿って延設されている。
【００３８】
ドレイン側低濃度不純物領域ＬＮ２は、ドレイン側高濃度不純物領域ＨＮ２を含み、上記第２の辺からトレンチＴＲ１のドレイン側端面近傍にかけて形成された平面矩形状の領域である。詳細には、ドレイン側低濃度不純物領域ＬＮ２は、上記第２の辺の内側に沿って、ドレイン側高濃度不純物領域ＨＮ２と略等しい長さで延設されている。また、ドレイン側高濃度不純物領域ＨＮ２よりもゲート電極ＮＧ側に張り出すように幅広に形成されている。
【００３９】
そして、ソース側高濃度不純物領域ＨＮ１とドレイン側高濃度不純物領域ＨＮ２とは、素子分離層ＳＴＩに囲まれた素子形成領域内において、ゲート電極ＮＧを介して対向配置されている。
【００４０】
ゲート電極ＮＧは、ウェルＰＷの形成領域の内部において、ソース側高濃度不純物領域ＨＮ１とドレイン側高濃度不純物領域ＨＮ２との間に形成されている。また、ゲート電極ＮＧは、ソース側高濃度不純物領域ＨＮ１とドレイン側高濃度不純物領域ＨＮ２と略接触するように形成されている。
【００４１】
５個のソースコンタクトＳＣ１は、ソース側高濃度不純物領域ＨＮ１の長手方向に略等間隔に配置されている。
また、５個のドレインコンタクトＤＣ１は、ドレイン側高濃度不純物領域ＨＮ２の長手方向に略等間隔に配置されている。
当然のことながら、ソースコンタクトＳＣ１及びドレインコンタクトＤＣ１の個数、配置間隔などは適宜決定される。
【００４２】
次に、図３、図４Ａ〜４Ｃを参照して、実施の形態１に係るＰＭＯＳトランジスタＰＴについて説明する。図３は、実施の形態１に係るＰＭＯＳトランジスタＰＴの構成を示す平面図である。図４Ａは、図３のＩＶａ−ＩＶａ断面図である。図４Ｂは、図３のＩＶｂ−ＩＶｂ断面図である。図４Ｃは、図３のＩＶｃ−ＩＶｃ断面図である。
【００４３】
実施の形態１に係るＰＭＯＳトランジスタＰＴは、導電型が異なる以外は、基本的に実施の形態１に係るＮＭＯＳトランジスタＮＴと同様の構成を有している。また、ＰＭＯＳトランジスタＰＴは、ＮＭＯＳトランジスタＮＴと同一の半導体基板ＳＵＢ上に形成されている。以下の説明では、ＮＭＯＳトランジスタＮＴと同一の構成要素には同一の符号を付し、適宜説明を省略する。
【００４４】
図３に示すように、実施の形態１に係るＰＭＯＳトランジスタＰＴは、ウェルＮＷ、ソース側低濃度不純物領域ＬＰ１、ドレイン側低濃度不純物領域ＬＰ２、ソース側高濃度不純物領域ＨＰ１、ドレイン側高濃度不純物領域ＨＰ２、素子分離層ＳＴＩ、ゲート電極ＰＧ、ソースコンタクトＳＣ２、ドレインコンタクトＤＣ２を備えている。
【００４５】
また、図４Ａに示すように、実施の形態１に係るＰＭＯＳトランジスタＰＴは、さらに、半導体基板ＳＵＢ、ゲート酸化膜ＧＯ２、エピタキシャル層ＮＥ、サイドウォールＳＷ２、層間絶縁膜ＩＬを備えている。
なお、図３、図４Ａ、４Ｃから分かるように、ウェルＮＷの表面には複数の（本実施の形態では３つの）トレンチＴＲ２が形成されている。
【００４６】
つまり、図３は、ウェルＮＷ、ソース側低濃度不純物領域ＬＰ１、ドレイン側低濃度不純物領域ＬＰ２、素子分離層ＳＴＩ、ソース側高濃度不純物領域ＨＰ１、ドレイン側高濃度不純物領域ＨＰ２、ゲート電極ＰＧ、ソースコンタクトＳＣ２、ドレインコンタクトＤＣ２の平面的な位置関係を示している。従って、図３では、半導体基板ＳＵＢ、ゲート酸化膜ＧＯ２、エピタキシャル層ＮＥ、サイドウォールＳＷ２、層間絶縁膜ＩＬは省略されている。
【００４７】
まず、図４Ａ〜４Ｃを参照して、各構成要素について順に説明する。
ウェルＮＷは、半導体基板ＳＵＢ上において素子分離層ＳＴＩに囲まれた領域（素子形成領域）に形成されたＮ型半導体領域である。ここで、Ｎ型不純物濃度は、１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３程度の範囲で深さ依存を有している。
【００４８】
ソース側高濃度不純物領域ＨＰ１は、ウェルＮＷ上のソース領域側に形成された高濃度Ｐ型半導体領域である。図４Ａ、４Ｂに示すように、ソース側高濃度不純物領域ＨＰ１は、ソース側低濃度不純物領域ＬＰ１より浅く形成されている。ここで、ソース側高濃度不純物領域ＨＰ１の深さは、例えば１００〜１５０ｎｍ程度とすることができる。また、ソース側高濃度不純物領域ＨＰ１のＰ型不純物濃度は、１×１０２０〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００４９】
ソース側低濃度不純物領域ＬＰ１は、ウェルＮＷ上のソース領域側に形成された低濃度Ｐ型半導体領域である。図４Ａ、４Ｂに示すように、ソース側低濃度不純物領域ＬＰ１は、ソース側高濃度不純物領域ＨＰ１よりも深く形成されている。ここで、ソース側低濃度不純物領域ＬＰ１の深さは、例えば素子分離層ＳＴＩと同等もしくはそれよりも浅い２５０〜９００ｎｍ程度とすることができる。また、ソース側低濃度不純物領域ＬＰ１のＰ型不純物濃度は、１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００５０】
ドレイン側高濃度不純物領域ＨＰ２は、ウェルＮＷ上のドレイン領域側に形成された高濃度Ｐ型半導体領域である。図４Ａ、４Ｂに示すように、ドレイン側高濃度不純物領域ＨＰ２は、ドレイン側低濃度不純物領域ＬＰ２より浅く形成されている。ここで、ドレイン側高濃度不純物領域ＨＰ２の深さ及びＰ型不純物濃度は、ソース側高濃度不純物領域ＨＰ１と同程度とすることができる。
【００５１】
ドレイン側低濃度不純物領域ＬＰ２は、ウェルＮＷ上のドレイン領域側に形成された低濃度Ｐ型半導体領域である。図４Ａ、４Ｂに示すように、ドレイン側低濃度不純物領域ＬＰ２は、ドレイン側高濃度不純物領域ＨＰ２よりも深く形成されている。ここで、ドレイン側低濃度不純物領域ＬＰ２の深さ及びＰ型不純物濃度は、ソース側低濃度不純物領域ＬＰ１と同程度とすることができる。
【００５２】
ソース側高濃度不純物領域ＨＰ１及びソース側低濃度不純物領域ＬＰ１からソース領域が構成される。また、ドレイン側高濃度不純物領域ＨＰ２及びドレイン側低濃度不純物領域ＬＰ２からドレイン領域が構成される。すなわち、実施の形態１に係るＰＭＯＳトランジスタＰＴにおいて、低濃度不純物領域ＬＰ１、ＬＰ２はドレインもしくはソースに高電圧を印加した際の電界強度を緩和して高電圧での動作を可能にしている。
【００５３】
ウェルＮＷの表面上には、図３に示すように、トレンチＴＲ２が形成されている。トレンチＴＲ２の形状等は、トレンチＴＲ１と同様である。図４Ａ〜４Ｃを参照してトレンチＴＲ２の断面形状について説明する。図４Ａに示すように、図３のＩＶａ−ＩＶａ断面では、トレンチＴＲ２がソース側高濃度不純物領域ＨＰ１近傍からドレイン側高濃度不純物領域ＨＰ２の近傍まで延設されている。図４Ｂに示すように、図３のＩＶｂ−ＩＶｂ断面では、トレンチは形成されていない。図４Ｃに示すように、図４のＩＶｃ−ＩＶｃ断面では、３つのトレンチＴＲ２がチャネル幅方向に略等間隔に配置されている。
【００５４】
ゲート電極ＰＧは、図４Ａ、４Ｃに示すように、トレンチＴＲ２を覆い、埋め込むように形成されている。トレンチＴＲ２上にゲート電極ＰＧを形成することにより、素子サイズを大きくすることなく、実質的なゲート幅（チャネル幅）を大きくすることができる。
【００５５】
また、ゲート電極ＰＧは、図４Ａ〜４Ｃに示すように、ウェルＮＷ上に、エピタキシャル層ＮＥ及びゲート酸化膜ＧＯ２を介して形成されている。また、ゲート電極ＰＧは、図３に示すように、ソース側高濃度不純物領域ＨＰ１とドレイン側高濃度不純物領域ＨＰ２との間に形成されている。ゲート電極ＰＧは、例えば１×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３程度のＰ型不純物がドープされた多結晶シリコンからなる。
【００５６】
エピタキシャル層ＮＥは、ウェルＮＷ（ソース側低濃度不純物領域ＬＰ１、ソース側高濃度不純物領域ＨＰ１、ドレイン側低濃度不純物領域ＬＰ２、ドレイン側高濃度不純物領域ＨＰ２を含む）の表面全体に形成されたＮ型半導体層である。ここで、エピタキシャル層ＮＥの膜厚は、例えば５０〜１００ｎｍ程度とすることができる。また、エピタキシャル層ＮＥのＮ型不純物濃度は、１×１０１７〜５×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００５７】
ゲート電圧が印加されると、ソース側低濃度不純物領域ＬＰ１とドレイン側低濃度不純物領域ＬＰ２との間に位置し、かつ、ゲート電極ＰＧ下に位置するエピタキシャル層ＮＥにチャネル領域が形成される（図４Ａ、４Ｂ参照）。
【００５８】
本実施の形態に係るＰＭＯＳトランジスタＰＴは、トレンチＴＲ２の側面に、チャネル領域として機能するエピタキシャル層ＮＥを備えている。このエピタキシャル層ＮＥは、少なくともトレンチの深さ方向においてウェルＮＷよりも不純物濃度ばらつきが小さい（エピタキシャル層ＮＥ内部で５％以内）。そのため、トランジスタの閾値電圧を容易に所望の値に設定することができる。
【００５９】
サイドウォールＳＷ２は、ゲート電極ＰＧの側面に形成されている。
ソースコンタクトＳＣ２、ドレインコンタクトＤＣ２は、層間絶縁膜ＩＬに形成されたコンタクトホールに形成されている。ソースコンタクトＳＣ２はソース側高濃度不純物領域ＨＰ１上のエピタキシャル層ＮＥに、ドレインコンタクトＤＣ２はドレイン側高濃度不純物領域ＨＰ２上のエピタキシャル層ＮＥに、それぞれ接触している。ソース側及びドレイン側高濃度不純物領域ＨＰ１、ＨＰ２の上部に存在するエピタキシャル層ＮＥは、ソース側及びドレイン側高濃度不純物領域ＨＰ１、ＨＰ２と同一導電型になっている。なお、エピタキシャル層ＮＥのソースコンタクトＳＣ２及びドレインコンタクトＤＣ２との接触面上には金属シリサイド層が形成されているのが好ましい。
【００６０】
図３に示されたウェルＮＷ、ソース側低濃度不純物領域ＬＰ１、ドレイン側低濃度不純物領域ＬＰ２、ソース側高濃度不純物領域ＨＰ１、ドレイン側高濃度不純物領域ＨＰ２、ゲート電極ＰＧ、ソースコンタクトＳＣ２、ドレインコンタクトＤＣ２の平面的な位置関係は、図１に示されたウェルＰＷ、ソース側低濃度不純物領域ＬＮ１、ドレイン側低濃度不純物領域ＬＮ２、ソース側高濃度不純物領域ＨＮ１、ドレイン側高濃度不純物領域ＨＮ２、ゲート電極ＮＧ、ソースコンタクトＳＣ１、ドレインコンタクトＤＣ１の平面的な位置関係と同様であるため、詳細な説明は省略する。
【００６１】
次に、図５Ａ〜５Ｈ及び図６Ａ〜６Ｄを参照して、実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法について説明する。図５Ａ〜５Ｈは、実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図であって、図１のＩＩｃ−ＩＩｃ断面図及び図３のＩＶｃ−ＩＶｃ断面図に相当する。図６Ａ〜６Ｄは、実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図であって、図１のＩＩａ−ＩＩａ断面図及び図３のＩＶａ−ＩＶａ断面図に相当する。
【００６２】
まず、図５Ａに示すように、半導体基板ＳＵＢの表面上の所定位置に、素子分離層ＳＴＩを形成する。次に、半導体基板ＳＵＢ上にウェルＰＷを形成する領域が開口したレジストマスクを形成する。そして、半導体基板ＳＵＢ上の全面に、例えばボロン（Ｂ）等のＰ型不純物をイオン注入してウェルＰＷを形成する。ウェルＰＷ形成用のレジストマスクを除去後、半導体基板ＳＵＢ上にウェルＮＷを形成する領域が開口したレジストマスクを形成する。そして、半導体基板ＳＵＢ上の全面に、例えばリン（Ｐ）、砒素（Ａｓ）等のＮ型不純物をイオン注入してウェルＮＷを形成する。その後、ウェルＮＷ形成用のレジストマスクを除去する。
【００６３】
なお、ウェルＰＷ、ＮＷの形成順序は逆でもよい。また、半導体基板ＳＵＢとしてＰ型半導体基板を用いた場合、ウェルＰＷを形成せずに、ウェルＮＷのみを形成してもよい。反対に、半導体基板ＳＵＢとしてＮ型半導体基板を用いた場合、ウェルＮＷを形成せずに、ウェルＰＷのみを形成してもよい。
【００６４】
次に、図５Ｂに示すように、半導体基板ＳＵＢの表面全体に、例えばＣＶＤ（Chemical Vapor Deposition）法により１０〜２０ｎｍ程度の酸化珪素（ＳｉＯ２）からなるマスク用の絶縁膜ＩＦ１及び１００〜２００ｎｍ程度の窒化珪素（Ｓｉ３Ｎ４）からなる絶縁膜ＩＦ２を形成する。さらに、絶縁膜ＩＦ２上に、トレンチＴＲ１、ＴＲ２を形成するための開口が形成されたレジストマスクＲＬを形成する。そして、レジストマスクＲＬを用いて絶縁膜ＩＦ１、ＩＦ２をエッチング除去して半導体基板ＳＵＢの表面を露出させる。さらに、レジストマスクＲＬをマスクとして半導体基板ＳＵＢ（ウェルＰＷ、ＮＷ）をプラズマエッチングして半導体基板ＳＵＢにトレンチＴＲ１、ＴＲ２を形成する。その後、レジストマスクＲＬを除去する。
【００６５】
なお、レジストマスクＲＬを用いて開口内の絶縁膜ＩＦ１、ＩＦ２を除去した後、レジストマスクＲＬを除去し、絶縁膜ＩＦ１、ＩＦ２をマスクとしてトレンチＴＲ１、ＴＲ２を形成してもよい。
【００６６】
次に、図５Ｃに示すように、絶縁膜ＩＦ１、ＩＦ２をエッチング除去した後、半導体基板ＳＵＢ（ウェルＰＷ、ＮＷ、素子分離層ＳＴＩ）の表面全体に、例えばＣＶＤ法により５０ｎｍ程度の酸化珪素（ＳｉＯ２）からなるマスク用の絶縁膜ＩＦ３を形成する。
【００６７】
次に、図５Ｄに示すように、ＰＭＯＳトランジスタＰＴの形成領域には、レジストマスク（不図示）を形成し、ＮＭＯＳトランジスタＮＴの形成領域の絶縁膜ＩＦ３を除去する。次に、例えば真空中、８６０〜９００℃の条件で、選択エピタキシャル成長法により５０〜１００ｎｍ程度のＰ型エピタキシャル層ＰＥをウェルＰＷ上に形成する。このＰ型エピタキシャル層ＰＥは、ウェルＰＷの表面のみに選択的に形成され、素子分離層ＳＴＩ、ＰＭＯＳトランジスタＰＴの形成領域上の絶縁膜ＩＦ３の表面には形成されない。
【００６８】
次に、図５Ｅに示すように、半導体基板ＳＵＢの表面全体に、例えばＣＶＤ法により５０ｎｍ程度の酸化珪素（ＳｉＯ２）からなるマスク用の絶縁膜ＩＦ４を形成する。その後、ＮＭＯＳトランジスタＮＴの形成領域には、レジストマスク（不図示）を形成し、ＰＭＯＳトランジスタＰＴの形成領域の絶縁膜ＩＦ３、ＩＦ４をエッチング除去する。その後、レジストマスクを除去する。
【００６９】
次に、図５Ｆに示すように、例えば真空中、８６０〜９００℃の条件で、選択エピタキシャル成長法により５０〜１００ｎｍ程度のＮ型エピタキシャル層ＮＥをウェルＮＷ上に形成する。このＮ型エピタキシャル層ＮＥはウェルＮＷの表面のみに選択的に形成され、素子分離層ＳＴＩやＮＭＯＳトランジスタＮＴの形成領域上の絶縁膜ＩＦ４の表面には形成されない。
【００７０】
次に、図５Ｇに示すように、ＮＭＯＳトランジスタＮＴの形成領域上の絶縁膜ＩＦ４をエッチング除去する。その後、半導体基板ＳＵＢの表面全体に例えばＣＶＤ法により５０ｎｍ程度のゲート酸化膜ＧＯ１、ＧＯ２を形成する。次に、半導体基板ＳＵＢ上の表面全体に、ゲート電極ＮＧ、ＰＧとなる例えば多結晶シリコンからなる導電膜をＣＶＤ法により２００ｎｍ程度形成する。さらに、レジストマスク（不図示）を用い、ＮＭＯＳトランジスタＮＴの形成領域には、Ｎ型不純物をイオン注入してＮ型ゲート電極ＮＧを形成する。また、ＰＭＯＳトランジスタＰＴの形成領域には、Ｐ型不純物をイオン注入してＰ型ゲート電極ＰＧを形成する。Ｎ型不純物及びＰ型不純物は、それぞれ１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３程度とすることができる。
【００７１】
次に、図５Ｈに示すように、レジストマスクを用いたドライエッチングにより、ゲート電極ＮＧ、ＰＧを所望の形状にパターニングする。
【００７２】
以降の工程は図６Ａ〜６Ｄを参照して説明する。
図６Ａは、図５Ｈと同じ製造工程における異なる断面での断面図である。ここで、図６Ａに示されたソース側低濃度不純物領域ＬＮ１、ＬＰ１及びドレイン側低濃度不純物領域ＬＮ２、ＬＰ２は、ウェルＰＷ、ＮＷ形成（図５Ａ）よりも後、トレンチＴＲ１、ＴＲ２の形成（図５Ｂ）よりも前に形成されている。図６Ｂ以降に示した工程を説明する前に、以下にソース側低濃度不純物領域ＬＮ１、ＬＰ１及びドレイン側低濃度不純物領域ＬＮ２、ＬＰ２の形成工程について説明する。
【００７３】
半導体基板ＳＵＢの表面全体にソース側低濃度不純物領域ＬＮ１及びドレイン側低濃度不純物領域ＬＮ２を形成する領域が開口したレジストマスクを形成する。そして、当該レジストマスクとして半導体基板ＳＵＢ上の全面に、例えばリン（Ｐ）、砒素（Ａｓ）等のＮ型不純物をイオン注入し、ソース側低濃度不純物領域ＬＮ１及びドレイン側低濃度不純物領域ＬＮ２を形成する。
【００７４】
レジストマスクを一旦除去後、今度は半導体基板ＳＵＢの表面全体にソース側低濃度不純物領域ＬＰ１及びドレイン側低濃度不純物領域ＬＰ２を形成する領域が開口したレジストマスクを形成する。そして、当該レジストマスクをマスクとして半導体基板ＳＵＢ上の全面に、例えばボロン（Ｂ）等のＰ型不純物をイオン注入し、ソース側低濃度不純物領域ＬＰ１及びドレイン側低濃度不純物領域ＬＰ２を形成する。その後、レジストマスクを除去する。なお、Ｎ型不純物、Ｐ型不純物のイオン注入の順序は逆でもよい。また、レジストマスクの開口形状及びイオン注入の条件は、不純物の拡散量を考慮して適宜設定される。
【００７５】
次に、熱処理によりソース側低濃度不純物領域ＬＮ１及びドレイン側低濃度不純物領域ＬＮ２のＮ型不純物並びにソース側低濃度不純物領域ＬＰ１及びドレイン側低濃度不純物領域ＬＰ２のＰ型不純物を拡散させる。
【００７６】
次に、図５Ｈ及び図６Ａに示したゲート電極ＮＧ、ＰＧのパターニング後の工程について説明する。
図６Ｂに示すように、ゲート電極ＮＧ、ＰＧにおいて半導体基板ＳＵＢ（ゲート酸化膜ＧＯ１、ＧＯ２）から突出した部分の側面にサイドウォールＳＷ１、ＳＷ２を形成する。サイドウォールＳＷ１、ＳＷ２は、酸化膜又は窒化膜等の絶縁膜により構成することができる。例えば、ＣＶＤ法にて絶縁膜を成長させた後、ＲＩＥ（Reactive Ion Etching）法などの異方性ドライエッチングにより平面部分の絶縁膜を全て除去し、ゲート電極ＮＧの側面のみに絶縁膜を残すことにより、サイドウォールＳＷ１、ＳＷ２を形成することができる。この際、ゲート酸化膜ＧＯ１、ＧＯ２の不要部（ゲート電極ＮＧ、ＰＧに覆われていない領域）も同時に除去される。
【００７７】
次に、図６Ｃに示すように、ＰＭＯＳトランジスタＰＴの形成領域には、レジストマスク（不図示）を形成し、半導体基板ＳＵＢ上の全面にリン（Ｐ）、砒素（Ａｓ）等のＮ型不純物をイオン注入してソース側高濃度不純物領域ＨＮ１及びドレイン側高濃度不純物領域ＨＮ２を形成する。この際、ゲート電極ＮＧ及びサイドウォールＳＷ１がマスクとして機能する。
レジストマスクを一旦除去後、今度はＮＭＯＳトランジスタＮＴの形成領域には、レジストマスク（不図示）を形成し、半導体基板ＳＵＢ上の全面にボロン（Ｂ）等のＰ型不純物をイオン注入してソース側高濃度不純物領域ＨＰ１及びドレイン側高濃度不純物領域ＨＰ２を形成する。この際、ゲート電極ＰＧ及びサイドウォールＳＷ２がマスクとして機能する。なお、Ｎ型不純物、Ｐ型不純物のイオン注入の順序は逆でもよい。
続いて、例えば１０００℃、３０秒のＲＴＡ（Rapid Thermal Annealing）法により、ソース側高濃度不純物領域ＨＮ１、ＨＰ１及びドレイン側高濃度不純物領域ＨＮ２、ＨＰ２の不純物を拡散させる。ここで、ソース側及びドレイン側高濃度不純物領域ＨＮ１、ＨＮ２形成時にこれらの上部に存在するエピタキシャル層ＰＥは、ソース側及びドレイン側高濃度不純物領域ＨＮ１、ＨＮ２と同一導電型になる。また、ソース側及びドレイン側高濃度不純物領域ＨＰ１、ＨＰ２形成時にこれらの上部に存在するエピタキシャル層ＮＥは、ドレイン側高濃度不純物領域ＨＰ１、ＨＰ２と同一導電型になる。
【００７８】
最後に、図６Ｄに示すように、ゲート電極ＮＧ、ＰＧが形成された半導体基板ＳＵＢ上に層間絶縁膜ＩＬを形成する。そして、層間絶縁膜ＩＬにエピタキシャル層ＰＥ、ＮＥに至るコンタクトホールを形成した後、当該コンタクトホールを例えばタングステン（Ｗ）などの金属によって埋め込み、ソースコンタクトＳＣ１、ＳＣ２、ドレインコンタクトＤＣ１、ＤＣ２を形成する。ソースコンタクトＳＣ１、ＳＣ２上には例えばアルミニウム（Ａｌ）からなるソース配線ＳＬ１、ＳＬ２がそれぞれ形成される。また、ドレインコンタクトＤＣ１、ＤＣ２上には例えばアルミニウム（Ａｌ）からなるドレイン配線ＤＬ１、ＤＬ２がそれぞれ形成される。これにより、実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴが得られる。
【００７９】
以上に説明したように、実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴでは、トレンチＴＲ１、ＴＲ２の側面に、チャネル領域として機能する不純物濃度の均一なエピタキシャル層ＰＥ、ＮＥを備えているため、トランジスタの閾値電圧を容易に所望の値に設定することができる。
【００８０】
（実施の形態２）
次に、図７を参照して、実施の形態２に係るトランジスタについて説明する。図７は実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの断面図である。図７は、図１のＩＩａ−ＩＩａ断面図及び図３のＩＶａ−ＩＶａ断面図に相当する。
【００８１】
図７に示すように、実施の形態２に係るＮＭＯＳトランジスタＮＴでは、エピタキシャル層ＰＥが、トレンチＴＲ１の側面及び端面（不図示）のみに形成されており、トレンチＴＲ１の底面及びウェルＰＷの表面には形成されていない。また、トレンチＴＲ１の底面には、絶縁膜ＩＦ３が形成されている。絶縁膜ＩＦ３は、例えば５０〜１５０ｎｍ好ましくは１００ｎｍ程度の酸化珪素（ＳｉＯ２）からなる。
【００８２】
同様に、実施の形態２に係るＰＭＯＳトランジスタＰＴでは、エピタキシャル層ＮＥが、トレンチＴＲ２の側面及び端面（不図示）のみに形成されており、トレンチＴＲ２の底面及びウェルＰＷの表面には形成されていない。また、トレンチＴＲ２の底面にもＮＭＯＳトランジスタＮＴと同様の絶縁膜ＩＦ３が形成されている。
その他の構成は実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴと同様であるため、説明を省略する。
【００８３】
実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴでは、エピタキシャル層ＰＥ、ＮＥがトレンチＴＲ１、ＴＲ２の内面全体（側面、端面、底面）に形成されている。この場合、エピタキシャル成長時に、トレンチＴＲ１、ＴＲ２の底面の角部（底面と側面もしくは端面との交差部位）において、応力による結晶欠陥やくびれなどの形状不良が発生する恐れがある。このような形状不良によりトランジスタにリーク電流等発生し特性が劣化する可能性がある。
【００８４】
これに対し、実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴでは、トレンチＴＲ１、ＴＲ２の底面にエピタキシャル層ＰＥ、ＮＥが形成されていないため、エピタキシャル層ＰＥ、ＮＥに上記の結晶欠陥や形状不良が発生する恐れがない。その上、実施の形態１と同様に、トレンチＴＲ１、ＴＲ２の側面に、チャネル領域として機能する不純物濃度の均一なエピタキシャル層ＰＥ、ＮＥを備えているため、トランジスタの閾値電圧を容易に所望の値に設定することができる。なお、トレンチＴＲ１、ＴＲ２の底面に絶縁膜ＩＦ３が形成されているため、ゲート電圧が印加されても、トレンチＴＲ１、ＴＲ２の底面下にはチャネル領域は形成されない。
【００８５】
ここで、図７の絶縁膜ＩＦ３は、トレンチＴＲ１、ＴＲ２内部を絶縁膜により埋め込んだ後、当該絶縁膜をエッチングし、トレンチＴＲ１、ＴＲ２の底面のみに残留させることにより形成される。図８は、トレンチＴＲ１、ＴＲ２内部に残留する絶縁膜ＩＦ３の膜厚（トレンチ内残留酸化膜厚）のトレンチ間隔依存性を示すグラフである。横軸はトレンチ間隔、縦軸はトレンチ内残留酸化膜厚である。また、菱形印はトレンチ幅＝０．２μｍ、四角印はトレンチ幅＝０．４μｍ、三角印はトレンチ幅＝０．６μｍの場合の値を示している。図８に示すように、トレンチ幅が小さいほど、また、トレンチ間隔が大きいほど、トトレンチ内残留酸化膜厚は小さくなる。従って、トレンチＴＲ１、ＴＲ２内部に残留させる絶縁膜ＩＦ３の膜厚を一定にするためには、トレンチ間隔及びトレンチ幅を一定にするのが好ましい。
【００８６】
次に、図９Ａ〜９Ｏ及び図１０Ａ〜１０Ｄを参照して、実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法について説明する。図９Ａ〜９Ｏは、実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図であって、図１のＩＩｃ−ＩＩｃ断面図及び図３のＩＶｃ−ＩＶｃ断面図に相当する。図１０Ａ〜１０Ｄは、実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図であって、図１のＩＩａ−ＩＩａ断面図及び図３のＩＶａ−ＩＶａ断面図に相当する。
【００８７】
図９Ａ、９Ｂは、実施の形態１に係る図５Ａ、図５Ｂと共通であって、製造工程も同様であるため、説明を省略する。
次に、図９Ｃに示すように、絶縁膜ＩＦ１、ＩＦ２を残したまま、トレンチＴＲ１、ＴＲ２が形成された半導体基板ＳＵＢ（ウェルＰＷ、ＮＷ、素子分離層ＳＴＩ）の表面全体に、例えばＣＶＤ法により絶縁膜ＩＦ３を形成し、トレンチＴＲ１、ＴＲ２の内部を当該絶縁膜ＩＦ３により埋め込む。
【００８８】
次に、図９Ｄに示すように、ＰＭＯＳトランジスタＰＴの形成領域には、レジストマスク（不図示）を形成し、絶縁膜ＩＦ１、ＩＦ２をマスクとしてＮＭＯＳトランジスタＮＴの形成領域の絶縁膜ＩＦ３をウェットエッチングにより除去する。この際、上述の通り、トレンチＴＲ１の底面に、絶縁膜ＩＦ３を１００ｎｍ程度残留させる。その後、レジストマスク（不図示）を除去する。
【００８９】
次に、図９Ｅに示すように、ＮＭＯＳトランジスタＮＴの形成領域の絶縁膜ＩＦ１、ＩＦ２を除去する。
【００９０】
次に、図９Ｆに示すように、半導体基板ＳＵＢの表面全体に例えばＣＶＤ法により、例えば５０〜１００ｎｍ程度のＰ型アモルファスシリコン層ＰＡを形成する。
【００９１】
次に、図９Ｇに示すように、半導体基板ＳＵＢの表面及びトレンチＴＲ１の底面のＰ型アモルファスシリコン層ＰＡをエッチバックにより除去する。これにより、トレンチＴＲ１の側面及び端面のみにＰ型アモルファスシリコン層ＰＡに残留する。
【００９２】
ここで、図１１は、トレンチＴＲ１の底面に形成された絶縁膜ＩＦ３の効果について説明する図である。図１１に示すように、トレンチＴＲ１の底面に、絶縁膜ＩＦ３が残留していないと、アモルファス層ＰＡのエッチバック時に、底面の半導体層（ウェルＰＷ）も掘り下げられてしまい、トレンチＴＲ１の深さがばらつく原因となる。トレンチＴＲ２についても同様である。
【００９３】
次に、図９Ｈに示すように、半導体基板ＳＵＢの表面全体に例えばＣＶＤ法により酸化珪素（ＳｉＯ２）からなるマスク用の絶縁膜ＩＦ４を形成し、トレンチＴＲ１の内部を当該絶縁膜ＩＦ４により埋め込む。
【００９４】
次に、図９Ｉに示すように、ＮＭＯＳトランジスタＮＴの形成領域には、レジストマスク（不図示）を形成し、ＰＭＯＳトランジスタＰＴの形成領域の絶縁膜ＩＦ３、ＩＦ４をウェットエッチングにより除去する。この際、上述の通り、トレンチＴＲ２の底面に、絶縁膜ＩＦ３を１００ｎｍ程度残留させる。その後、レジストマスク（不図示）を除去する。
【００９５】
次に、図９Ｊに示すように、半導体基板ＳＵＢの表面全体に例えばＣＶＤ法により、例えば５０〜１００ｎｍ程度のＮ型アモルファスシリコン層ＮＡを形成する。
【００９６】
次に、図９Ｋに示すように、半導体基板ＳＵＢの表面及びトレンチＴＲ２の底面のＮ型アモルファスシリコン層ＮＡをエッチバックにより除去する。これにより、トレンチＴＲ２の側面及び端面のみにＮ型アモルファスシリコン層ＮＡに残留する。
【００９７】
次に、図９Ｌに示すように、ＮＭＯＳトランジスタＮＴの形成領域上の絶縁膜ＩＦ４をエッチング除去する。
【００９８】
次に、図９Ｍに示すように、例えば真空中、６００℃、１時間の条件で、Ｐ型アモルファスシリコン層ＰＡ及びＮ型アモルファスシリコン層ＮＡエピタキシャル化し、エピタキシャル層ＰＥ、ＮＥを形成する。
【００９９】
次に、図９Ｎに示すように、実施の形態１と同様に、半導体基板ＳＵＢの表面全体にゲート酸化膜ＧＯ１、ＧＯ２及びゲート電極ＮＧ、ＰＧを形成する。
【０１００】
次に、図９Ｏに示すように、レジストマスクを用いたドライエッチングにより、ゲート電極ＮＧ、ＰＧを所望の形状にパターニングする。
【０１０１】
以降の工程は図１０Ａ〜１０Ｄを参照して説明する。
図１０Ａは、図９Ｏと同じ製造工程における異なる断面での断面図である。図９Ｏが図１のＩＩｃ−ＩＩｃ断面図及び図３のＩＶｃ−ＩＶｃ断面図に相当するのに対し、図１０Ａは、図１のＩＩａ−ＩＩａ断面図及び図３のＩＶａ−ＩＶａ断面図に相当する。
【０１０２】
ここで、図１０Ａに示されたソース側低濃度不純物領域ＬＮ１、ＬＰ１及びドレイン側低濃度不純物領域ＬＮ２、ＬＰ２は、実施の形態１と同様に、ウェルＰＷ、ＮＷ形成（図１０Ａ）よりも後、トレンチＴＲ１、ＴＲ２の形成（図１０Ｂ）よりも前に形成されている。ソース側低濃度不純物領域ＬＮ１、ＬＰ１及びドレイン側低濃度不純物領域ＬＮ２、ＬＰ２の形成工程については、実施の形態１と同様であるため、説明を省略する。
【０１０３】
次に、図９Ｏ及び図１０Ａに示したゲート電極ＮＧ、ＰＧのパターニング後の工程について説明する。
図１０Ｂに示すように、実施の形態１と同様に、サイドウォールＳＷ１、ＳＷ２を形成するとともにゲート酸化膜ＧＯ１、ＧＯ２の不要部を除去する。
【０１０４】
次に、図１０Ｃに示すように、実施の形態１と同様に、ソース側高濃度不純物領域ＨＮ１、ＨＰ１及びドレイン側高濃度不純物領域ＨＮ２、ＨＰ２を形成する。
【０１０５】
最後に、図１０Ｄに示すように、ゲート電極ＮＧ、ＰＧが形成された半導体基板ＳＵＢ上に層間絶縁膜ＩＬを形成する。そして、層間絶縁膜ＩＬにソース側高濃度不純物領域ＨＮ１、ＨＰ１及びドレイン側高濃度不純物領域ＨＮ２、ＨＰ２に至るコンタクトホールを形成した後、当該コンタクトホールを例えばタングステン（Ｗ）などの金属によって埋め込み、ソースコンタクトＳＣ１、ＳＣ２、ドレインコンタクトＤＣ１、ＤＣ２を形成する。ソースコンタクトＳＣ１、ＳＣ２上には例えばアルミニウム（Ａｌ）からなるソース配線ＳＬ１、ＳＬ２をそれぞれ形成する。また、ドレインコンタクトＤＣ１、ＤＣ２上には例えばアルミニウム（Ａｌ）からなるドレイン配線ＤＬ１、ＤＬ２をそれぞれ形成する。これにより、実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴが得られる。
【０１０６】
以上に説明したように、実施の形態２に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴでは、トレンチＴＲ１、ＴＲ２の底面にエピタキシャル層ＰＥ、ＮＥが形成されていないため、エピタキシャル層ＰＥ、ＮＥに結晶欠陥や形状不良が発生する恐れがない。その上、実施の形態１と同様に、トレンチＴＲ１、ＴＲ２の側面に、チャネル領域として機能する不純物濃度の均一なエピタキシャル層ＰＥ、ＮＥを備えているため、トランジスタの閾値電圧を容易に所望の値に設定することができる。
【０１０７】
（実施の形態３）
次に、図１２を参照して、実施の形態３に係るトランジスタについて説明する。図１２は実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの断面図である。図１２は、図１のＩＩａ−ＩＩａ断面図及び図３のＩＶａ−ＩＶａ断面図に相当する。
【０１０８】
図１２に示すように、実施の形態３に係るＮＭＯＳトランジスタＮＴでは、エピタキシャル層ＰＥが、ウェルＰＷの表面、トレンチＴＲ１の側面及び端面（不図示）に形成されており、トレンチＴＲ１の底面には形成されていない。また、トレンチＴＲ１の底面には、実施の形態２と同様の絶縁膜ＩＦ３が形成されている。
同様に、実施の形態２に係るＰＭＯＳトランジスタＰＴでは、エピタキシャル層ＮＥが、ウェルＰＷの表面、トレンチＴＲ２の側面及び端面（不図示）に形成されており、トレンチＴＲ２の底面には形成されていない。また、トレンチＴＲ２の底面にもＮＭＯＳトランジスタＮＴと同様の絶縁膜ＩＦ３が形成されている。
その他の構成は実施の形態１に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴと同様であるため、説明を省略する。
【０１０９】
実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴでは、実施の形態２と同様に、トレンチＴＲ１、ＴＲ２の底面にエピタキシャル層ＰＥ、ＮＥが形成されていないため、エピタキシャル層ＰＥ、ＮＥに結晶欠陥や形状不良が発生する恐れがない。その上、実施の形態１と同様に、トレンチＴＲ１、ＴＲ２の側面に、チャネル領域として機能する不純物濃度の均一なエピタキシャル層ＰＥ、ＮＥを備えているため、トランジスタの閾値電圧を容易に所望の値に設定することができる。なお、実施の形態２と同様に、トレンチＴＲ１、ＴＲ２の底面に絶縁膜ＩＦ３が形成されているため、ゲート電圧が印加されても、トレンチＴＲ１、ＴＲ２の底面下にはチャネル領域は形成されない。
【０１１０】
次に、図１３Ａ〜１３Ｉ及び図１４Ａ〜１４Ｄを参照して、実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法について説明する。図１３Ａ〜１３Ｉは、実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図であって、図１のＩＩｃ−ＩＩｃ断面図及び図３のＩＶｃ−ＩＶｃ断面図に相当する。図１４Ａ〜１４Ｄは、実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴの製造方法を説明するための断面図であって、図１のＩＩａ−ＩＩａ断面図及び図３のＩＶａ−ＩＶａ断面図に相当する。
【０１１１】
図１３Ａ〜１３Ｅは、実施の形態２に係る図９Ａ〜９Ｅと共通であって、製造工程も同様であるため、説明を省略する。
次に、図１３Ｆに示すように、ウェルＰＷ上に選択エピタキシャル成長法により、例えば真空中、８６０〜９００℃の条件で、５０〜１００ｎｍ程度のＰ型エピタキシャル層ＰＥを形成する。このＰ型エピタキシャル層ＰＥはウェルＰＷの表面のみに選択的に形成され、素子分離層ＳＴＩ、トレンチＴＲ１の底面に残留した絶縁膜ＩＦ３、ＰＭＯＳトランジスタＰＴの形成領域上の絶縁膜ＩＦ３の表面には形成されない。
【０１１２】
次に、図１３Ｇに示すように、半導体基板ＳＵＢの表面全体に例えばＣＶＤ法により５０ｎｍ程度の酸化珪素（ＳｉＯ２）からなるマスク用の絶縁膜ＩＦ４を形成する。その後、ＮＭＯＳトランジスタＮＴの形成領域には、レジストマスク（不図示）を形成し、ＰＭＯＳトランジスタＰＴの形成領域の絶縁膜ＩＦ３、ＩＦ４をエッチング除去する。レジストマスクを除去後、例えば真空中、８６０〜９００℃の条件で、選択エピタキシャル成長法により５０〜１００ｎｍ程度のＮ型エピタキシャル層ＮＥをウェルＮＷ上に形成する。このＮ型エピタキシャル層ＮＥはウェルＮＷの表面のみに選択的に形成され、素子分離層ＳＴＩ、トレンチＴＲ２の底面に残留した絶縁膜ＩＦ３、ＮＭＯＳトランジスタＮＴの形成領域上の絶縁膜ＩＦ４の表面には形成されない。
【０１１３】
次に、図１３Ｈに示すように、実施の形態１と同様に、ＮＭＯＳトランジスタＮＴの形成領域上の絶縁膜ＩＦ４をエッチング除去後、半導体基板ＳＵＢの表面全体にゲート酸化膜ＧＯ１、ＧＯ２及びゲート電極ＮＧ、ＰＧを形成する。
【０１１４】
次に、図１３Ｉに示すように、レジストマスクを用いたドライエッチングにより、ゲート電極ＮＧ、ＰＧを所望の形状にパターニングする。
【０１１５】
以降の工程は図１４Ａ〜１４Ｄを参照して説明する。
図１４Ａは、図１３Ｉと同じ製造工程における異なる断面での断面図である。ここで、図１４Ａに示されたソース側低濃度不純物領域ＬＮ１、ＬＰ１及びドレイン側低濃度不純物領域ＬＮ２、ＬＰ２は、実施の形態１と同様に、ウェルＰＷ、ＮＷ形成（図１４Ａ）後、トレンチＴＲ１、ＴＲ２の形成（図１４Ｂ）前に形成されている。ソース側低濃度不純物領域ＬＮ１、ＬＰ１及びドレイン側低濃度不純物領域ＬＮ２、ＬＰ２の形成工程については、実施の形態１と同様であるため、説明を省略する。
【０１１６】
次に、図１３Ｉ及び図１４Ａに示したゲート電極ＮＧ、ＰＧのパターニング後の工程について説明する。
図１４Ｂに示すように、実施の形態１と同様に、サイドウォールＳＷ１、ＳＷ２を形成するとともにゲート酸化膜ＧＯ１、ＧＯ２の不要部を除去する。
【０１１７】
次に、図１４Ｃに示すように、実施の形態１と同様に、ソース側高濃度不純物領域ＨＮ１、ＨＰ１及びドレイン側高濃度不純物領域ＨＮ２、ＨＰ２を形成する。
【０１１８】
最後に、図１４Ｄに示すように、実施の形態１と同様に、層間絶縁膜ＩＬ、ソースコンタクトＳＣ１、ＳＣ２、ドレインコンタクトＤＣ１、ＤＣ２、ソース配線ＳＬ１、ＳＬ２、ドレイン配線ＤＬ１、ＤＬ２を形成する。これにより、実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴが得られる。
【０１１９】
以上に説明したように、実施の形態３に係るＮＭＯＳトランジスタＮＴ及びＰＭＯＳトランジスタＰＴでは、実施の形態２と同様に、トレンチＴＲ１、ＴＲ２の底面にエピタキシャル層ＰＥ、ＮＥが形成されていないため、エピタキシャル層ＰＥ、ＮＥに結晶欠陥や形状不良が発生する恐れがない。その上、実施の形態１と同様に、トレンチＴＲ１、ＴＲ２の側面に、チャネル領域として機能する不純物濃度の均一なエピタキシャル層ＰＥ、ＮＥを備えているため、トランジスタの閾値電圧を容易に所望の値に設定することができる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変更可能であることはいうまでもない。
【符号の説明】
【０１２１】
ＤＣ１、ＤＣ２  ドレインコンタクト
ＤＬ１  ドレイン配線
ＧＯ１、ＧＯ２  ゲート酸化膜
ＨＮ１、ＨＰ１  ソース側高濃度不純物領域
ＨＮ２、ＨＰ２  ドレイン側高濃度不純物領域
ＩＦ１〜ＩＦ４  絶縁膜
ＩＬ  層間絶縁膜
ＬＮ１、ＬＰ１  ソース側低濃度不純物領域
ＬＮ２、ＬＰ２  ドレイン側低濃度不純物領域
ＮＡ、ＰＡ  アモルファスシリコン層
ＮＥ、ＰＥ  エピタキシャル層
ＮＧ、ＰＧ  ゲート電極
ＮＴ  ＮＭＯＳトランジスタ
ＮＷ、ＰＷ  ウェル
ＰＴ  ＰＭＯＳトランジスタ
ＲＬ  レジストマスク
ＳＣ１、ＳＣ２  ソースコンタクト
ＳＬ１  ソース配線
ＳＴＩ  素子分離層
ＳＵＢ  半導体基板
ＳＷ１、ＳＷ２  サイドウォール
ＴＲ１、ＴＲ２  トレンチ
【図１】
0005938272.tif 000002
【図２Ａ】
0005938272.tif 000003
【図２Ｂ】
0005938272.tif 000004
【図２Ｃ】
0005938272.tif 000005
【図３】
0005938272.tif 000006
【図４Ａ】
0005938272.tif 000007
【図４Ｂ】
0005938272.tif 000008
【図４Ｃ】
0005938272.tif 000009
【図５Ａ】
0005938272.tif 000010
【図５Ｂ】
0005938272.tif 000011
【図５Ｃ】
0005938272.tif 000012
【図５Ｄ】
0005938272.tif 000013
【図５Ｅ】
0005938272.tif 000014
【図５Ｆ】
0005938272.tif 000015
【図５Ｇ】
0005938272.tif 000016
【図５Ｈ】
0005938272.tif 000017
【図６Ａ】
0005938272.tif 000018
【図６Ｂ】
0005938272.tif 000019
【図６Ｃ】
0005938272.tif 000020
【図６Ｄ】
0005938272.tif 000021
【図７】
0005938272.tif 000022
【図８】
0005938272.tif 000023
【図９Ａ】
0005938272.tif 000024
【図９Ｂ】
0005938272.tif 000025
【図９Ｃ】
0005938272.tif 000026
【図９Ｄ】
0005938272.tif 000027
【図９Ｅ】
0005938272.tif 000028
【図９Ｆ】
0005938272.tif 000029
【図９Ｇ】
0005938272.tif 000030
【図９Ｈ】
0005938272.tif 000031
【図９Ｉ】
0005938272.tif 000032
【図９Ｊ】
0005938272.tif 000033
【図９Ｋ】
0005938272.tif 000034
【図９Ｌ】
0005938272.tif 000035
【図９Ｍ】
0005938272.tif 000036
【図９Ｎ】
0005938272.tif 000037
【図９Ｏ】
0005938272.tif 000038
【図１０Ａ】
0005938272.tif 000039
【図１０Ｂ】
0005938272.tif 000040
【図１０Ｃ】
0005938272.tif 000041
【図１０Ｄ】
0005938272.tif 000042
【図１１】
0005938272.tif 000043
【図１２】
0005938272.tif 000044
【図１３Ａ】
0005938272.tif 000045
【図１３Ｂ】
0005938272.tif 000046
【図１３Ｃ】
0005938272.tif 000047
【図１３Ｄ】
0005938272.tif 000048
【図１３Ｅ】
0005938272.tif 000049
【図１３Ｆ】
0005938272.tif 000050
【図１３Ｇ】
0005938272.tif 000051
【図１３Ｈ】
0005938272.tif 000052
【図１３Ｉ】
0005938272.tif 000053
【図１４Ａ】
0005938272.tif 000054
【図１４Ｂ】
0005938272.tif 000055
【図１４Ｃ】
0005938272.tif 000056
【図１４Ｄ】
0005938272.tif 000057