(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁面を覆うように側壁絶縁膜を形成する工程と、
前記半導体基板中に、前記ゲート電極直下のチャネル領域を挟んでそれぞれソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記ゲート電極、前記側壁絶縁膜、前記ソース領域および前記ドレイン領域をアモルファスカーボン膜により覆う工程と、
前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、
前記耐酸化性絶縁膜を覆って層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記ゲート電極、前記ソース領域および前記ドレイン領域にそれぞれ対応してレジスト開口部を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクに、前記層間絶縁膜中に、前記耐酸化性絶縁膜をストッパとして、ビアホールを形成する工程と、
前記レジストパターンを、酸素を含む雰囲気中において除去する工程と、
前記ビアホールにおいて、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングし、前記ビアホールにおいて前記ゲート電極、前記ソース領域および前記ドレイン領域をそれぞれ露出する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の第１の素子領域に、第１のゲート絶縁膜を介して第１のゲート電極を形成し、第２の素子領域に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
前記第１のゲート電極の側壁面を覆うように第１側壁絶縁膜を、また前記第２のゲート電極の側壁面を覆うように第２の側壁絶縁膜をそれぞれ形成する工程と、
前記第１の素子領域において、前記第１のゲート電極直下の第１のチャネル領域から見て前記第１側壁絶縁膜の外側の部分にｐ型のソース領域およびドレイン領域を形成する工程と、
前記第２の素子領域において、前記第２のゲート電極直下の第２のチャネル領域から見てそれぞれ前記第２の側壁絶縁膜の外側の部分にｎ型のソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、アモルファスカーボン膜を形成し、前記第１および第２のゲート電極および前記第１側壁絶縁膜を前記アモルファスカーボン膜により覆う工程と、
前記第１の素子領域から前記第２の素子領域にわたり、前記アモルファスカーボン膜を覆って耐酸化性絶縁膜を形成する工程と、
前記第１の素子領域から前記第２の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、
前記ハードマスク膜上に前記第１の素子領域を覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクに、前記第２の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、
前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第１のレジストパターンを酸素雰囲気中において除去する工程と、
前記ハードマスク膜をマスクに、前記第２の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記ハードマスク膜に対して後退しないように除去し、前記第２の素子領域において前記半導体基板の表面および前記第２の側壁絶縁膜を担持した前記第２のゲート電極を露出する工程と、
前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、引張応力膜を形成し、前記第２の素子領域において前記第２のゲート電極および前記第２の側壁絶縁膜を前記引張応力膜により覆う工程と、
前記引張応力膜上に前記第２の素子領域を覆う第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクに、前記第１の素子領域において前記引張応力膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、
前記引張応力膜のエッチング工程の後、前記第１の素子領域において前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第２の素子領域から前記第２のレジストパターンを酸素雰囲気中において除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上の第１の素子領域に、第１のゲート絶縁膜を介して第１のゲート電極を形成し、第２の素子領域に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
前記第１のゲート電極の側壁面を覆うように第１の側壁絶縁膜を、また前記第２のゲート電極の側壁面を覆うように第２の側壁絶縁膜をそれぞれ形成する工程と、
前記第１の素子領域において、前記第１のゲート電極直下の第１のチャネル領域から見てそれぞれ前記第１の側壁絶縁膜の外側の部分にｐ型のソース領域およびドレイン領域を形成する工程と、
前記第２の素子領域において、第２のチャネル領域から見てそれぞれ前記第２の側壁絶縁膜の外側の部分にｎ型のソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、引張応力膜を形成し、前記第１の素子領域において前記第１のゲート電極および前記第１の側壁絶縁膜を、また前記第２の素子領域においては前記第２のゲート電極および前記第２の側壁絶縁膜を前記引張応力膜により覆う工程と、
前記引張応力膜上に前記第２の素子領域を覆う第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクに、前記第１の素子領域において前記引張応力膜をエッチングにより除去し、第１のゲート絶縁膜および前記第１の側壁絶縁膜を露出させる工程と、
前記引張応力膜のエッチング工程の後、前記第２の素子領域から前記第１のレジストパターンを酸素雰囲気中において除去する工程と、
前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、アモルファスカーボン膜を形成し、前記第１の素子領域においては前記第１のゲート電極を、前記第１の側壁絶縁膜を介して前記アモルファスカーボン膜により覆い、また前記第２の素子領域では前記引張応力膜を前記アモルファスカーボン膜により覆う工程と、
前記第１の素子領域から前記第２の素子領域にわたり、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、
前記第１の素子領域から前記第２の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、
前記ハードマスク膜上に前記第１の素子領域を覆う第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクに、前記第２の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、
前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第２のレジストパターンを酸素雰囲気中において除去する工程と、
前記ハードマスク膜をマスクに、前記第２の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないように除去し、前記第２の素子領域において前記引張応力膜を露出する工程と、
前記ハードマスク膜を前記第１の素子領域においては前記耐酸化性絶縁膜に対し、また前記第２の素子領域においては前記引張応力膜に対して選択的エッチングにより除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
アモルファスカーボン膜を形成する工程と、
前記アモルファスカーボン膜を、耐酸化性絶縁膜で覆う工程と、
前記耐酸化性絶縁膜を、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜よりなるハードマスク膜で覆う工程と、
前記ハードマスク膜を、レジストパターンをマスクとしてエッチングし、前記耐酸化性絶縁膜を露出する工程と、
前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態で、前記レジストパタ―ンを酸素雰囲気中において除去する工程と、
前記ハードマスク膜をマスクとして、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜を、フッ化メタンおよび酸素をエッチングガスとしたエッチングにより、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングする工程と、
前記ハードマスク膜を、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜に対し、選択的にエッチングして除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では４５ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このためホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
【０００５】
このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られている。これは一軸性の圧縮応力の印加に伴う歪みにより、チャネル領域におけるシリコン結晶のバンド構造が変形し、重いホールと軽いホールの縮退が解けるためであると考えられている。
【０００６】
例えば特許文献１には、ｐチャネルＭＯＳトランジスタにおいて基板上にゲート電極を覆って圧縮応力を蓄積したＳｉＮ膜を形成し、前記ＳｉＮ膜を圧縮応力源としてゲート電極に、ゲート電極をその下のチャネル領域から引き離すような向きに作用する応力を印加することで、当該チャネル領域に、チャネル方向に一軸性の圧縮応力が印加されたと同じような歪みを誘起し、ホール移動度を向上させ、ｐチャネルＭＯＳトランジスタの動作速度を向上させる技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−８０１６１号公報
【特許文献２】特開２００９−１３５４３９号公報
【特許文献３】特開２００８−１４１００９号公報
【非特許文献】
【０００８】
【非特許文献１】Kian-Ming Tan, etal. ,IEEE  ElectronDevice Letters, Vol.30, No.3, March 2009
【発明の概要】
【発明が解決しようとする課題】
【０００９】
先にも述べたようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを組みあわせて使う、例えばＣＭＯＳ素子のような高速論理素子などでは、ホール移動度が一般的に電子移動度よりも低いため、特にｐチャネルＭＯＳトランジスタの動作速度がｎチャネルＭＯＳトランジスタの動作速度よりも低くなる傾向があり、ｐチャネルＭＯＳトランジスタの動作速度を向上させることが、喫緊の課題となっている。
【００１０】
図１は、ゲート長が６０ｎｍのｐチャネルＭＯＳトランジスタにおいて、２．５ＧＰａの圧縮応力（図中「−２．５ＧＰａ」）を蓄積した応力膜を、ゲート電極を覆って形成した場合と、３．１ＧＰａの圧縮応力（図中「−３．１ＧＰａ」）を蓄積した応力膜を形成した場合とで、オフ電流とオン電流を比較したグラフである。
【００１１】
図１を参照するに、縦軸がオフ電流、横軸がオン電流を示しているが、より大きな３．１ＧＰａの圧縮応力を有する応力膜を形成した場合の方が、より小さな２．５ＧＰａの圧縮応力を有する応力膜を形成した場合に比べて、オン電流が増加しているのがわかる。そこで、応力膜として、さらに強い圧縮応力膜を形成することにより、ｐチャネルＭＯＳトランジスタの動作速度をさらに増大させることが考えられる。
【００１２】
このような応力膜としては、成膜条件により圧縮応力膜にも引張応力膜にも形成できるシリコン窒化膜が一般的に使われている。しかし、ｐチャネルＭＯＳトランジスタにおいて圧縮応力源としてシリコン窒化膜を使った場合には、膜中に蓄積できる圧縮応力は大略３．４ＧＰａ（−３．４ＧＰａ）が限界で、さらに大きな圧縮応力を蓄積させてさらなる動作速度の向上を図ることは、従来困難であった。
【００１３】
一方、アモルファスカーボン膜を強い圧縮応力を蓄積した圧縮応力源として使い、これによりｐチャネルＭＯＳトランジスタの動作速度をさらに向上させる提案が非特許文献１においてなされている。
【００１４】
しかしアモルファスカーボン膜は、例えばレジストのアッシングプロセスの際などに酸化性の雰囲気に曝露されると、レジストと同時にアッシングされ消失してしまう問題を有している。このため従来の半導体装置の製造プロセスでは、このようなアモルファスカーボンを応力膜としたｐチャネルＭＯＳトランジスタ、あるいはかかるｐチャネルＭＯＳトランジスタを含む半導体装置の製造は困難であった。この問題は、圧縮応力膜としてアモルファスカーボン膜を使ったｐチャネルＭＯＳトランジスタに限らず、アモルファスカーボン膜を使った半導体装置一般において遭遇するものである。
【課題を解決するための手段】
【００１６】
一の側面によれば半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面を覆うように側壁絶縁膜を形成する工程と、前記半導体基板中に、前記ゲート電極直下のチャネル領域を挟んでそれぞれソース領域およびドレイン領域を形成する工程と、前記半導体基板上に、前記ゲート電極、前記側壁絶縁膜、前記ソース領域および前記ドレイン領域をアモルファスカーボン膜により覆う工程と、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、前記耐酸化性絶縁膜を覆って層間絶縁膜を形成する工程と、前記層間絶縁膜上に、前記ゲート電極、前記ソース領域および前記ドレイン領域にそれぞれ対応してレジスト開口部を有するレジストパターンを形成する工程と、前記レジストパターンをマスクに、前記層間絶縁膜中に、前記耐酸化性絶縁膜をストッパとして、ビアホールを形成する工程と、前記レジストパターンを、酸素を含む雰囲気中において除去する工程と、前記ビアホールにおいて、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングし、前記ビアホールにおいて前記ゲート電極、前記ソース領域および前記ドレイン領域をそれぞれ露出する工程と、を含む。
【００１８】
他の側面によれば半導体装置の製造方法は、半導体基板上の第１の素子領域に、第１のゲート絶縁膜を介して第１のゲート電極を形成し、第２の素子領域に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の側壁面を覆うように第１側壁絶縁膜を、また前記第２のゲート電極の側壁面を覆うように第２の側壁絶縁膜をそれぞれ形成する工程と、前記第１の素子領域において、前記第１のゲート電極直下の第１のチャネル領域から見て前記第１側壁絶縁膜の外側の部分にｐ型のソース領域およびドレイン領域を形成する工程と、前記第２の素子領域において、前記第２のゲート電極直下の第２のチャネル領域から見てそれぞれ前記第２の側壁絶縁膜の外側の部分にｎ型のソース領域およびドレイン領域を形成する工程と、前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、アモルファスカーボン膜を形成し、前記第１および第２のゲート電極および前記第１側壁絶縁膜を前記アモルファスカーボン膜により覆う工程と、前記第１の素子領域から前記第２の素子領域にわたり、前記アモルファスカーボン膜を覆って耐酸化性絶縁膜を形成する工程と、前記第１の素子領域から前記第２の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、前記ハードマスク膜上に前記第１の素子領域を覆う第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクに、前記第２の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第１のレジストパターンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクに、前記第２の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記ハードマスク膜に対して後退しないように除去し、前記第２の素子領域において前記半導体基板の表面および前記第２の側壁絶縁膜を担持した前記第２のゲート電極を露出する工程と、前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、引張応力膜を形成し、前記第２の素子領域において前記第２のゲート電極および前記第２の側壁絶縁膜を前記引張応力膜により覆う工程と、前記引張応力膜上に前記第２の素子領域を覆う第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクに、前記第１の素子領域において前記引張応力膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記引張応力膜のエッチング工程の後、前記第１の素子領域において前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第２の素子領域から前記第２のレジストパターンを酸素雰囲気中において除去する工程と、を含む。
【００１９】
他の側面によれば半導体装置の製造方法は、半導体基板上の第１の素子領域に、第１のゲート絶縁膜を介して第１のゲート電極を形成し、第２の素子領域に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の側壁面を覆うように第１の側壁絶縁膜を、また前記第２のゲート電極の側壁面を覆うように第２の側壁絶縁膜をそれぞれ形成する工程と、前記第１の素子領域において、前記第１のゲート電極直下の第１のチャネル領域から見てそれぞれ前記第１の側壁絶縁膜の外側の部分にｐ型のソース領域およびドレイン領域を形成する工程と、前記第２の素子領域において、第２のチャネル領域から見てそれぞれ前記第２の側壁絶縁膜の外側の部分にｎ型のソース領域およびドレイン領域を形成し工程と、前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、引張応力膜を形成し、前記第１の素子領域において前記第１のゲート電極および前記第１の側壁絶縁膜を、また前記第２の素子領域においては前記第２のゲート電極および前記第２の側壁絶縁膜を前記引張応力膜により覆う工程と、前記引張応力膜上に前記第２の素子領域を覆う第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクに、前記第１の素子領域において前記引張応力膜をエッチングにより除去し、第１のゲート絶縁膜および前記第１の側壁絶縁膜を露出させる工程と、前記引張応力膜のエッチング工程の後、前記第２の素子領域から前記第１のレジストパターンを酸素雰囲気中において除去する工程と、前記半導体基板上に、前記第１の素子領域から前記第２の素子領域にわたり、アモルファスカーボン膜を形成し、前記第１の素子領域においては前記第１のゲート電極を、前記第１の側壁絶縁膜を介して前記アモルファスカーボン膜により覆い、また前記第２の素子領域では前記引張応力膜を前記アモルファスカーボン膜により覆う工程と、前記第１の素子領域から前記第２の素子領域にわたり、前記アモルファスカーボン膜を覆って、耐酸化性絶縁膜を形成する工程と、前記第１の素子領域から前記第２の素子領域にわたり、前記耐酸化性絶縁膜を覆って、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜をハードマスク膜として形成する工程と、前記ハードマスク膜上に前記第１の素子領域を覆う第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクに、前記第２の素子領域から前記ハードマスク膜をエッチングにより除去し、前記耐酸化性絶縁膜を露出させる工程と、前記ハードマスク膜の除去工程の後、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態において、前記第２のレジストパターンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクに、前記第２の素子領域において前記耐酸化性絶縁膜および前記アモルファスカーボン膜を、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないように除去し、前記第２の素子領域において前記引張応力膜を露出する工程と、前記ハードマスク膜を前記第１の素子領域においては前記耐酸化性絶縁膜に対し、また前記第２の素子領域においては前記引張応力膜に対して選択的エッチングにより除去する工程と、を含む。
【００２０】
他の側面によれば半導体装置の製造方法は、アモルファスカーボン膜を形成する工程と、前記アモルファスカーボン膜を、耐酸化性絶縁膜で覆う工程と、前記耐酸化性絶縁膜を、前記耐酸化性絶縁膜とは異なったエッチング耐性を有する絶縁膜よりなるハードマスク膜で覆う工程と、前記ハードマスク膜を、レジストパターンをマスクとしてエッチングし、前記耐酸化性絶縁膜を露出する工程と、前記アモルファスカーボン膜が前記耐酸化性絶縁膜で覆われた状態で、前記レジストパタ―ンを酸素雰囲気中において除去する工程と、前記ハードマスク膜をマスクとして、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜を、フッ化メタンおよび酸素をエッチングガスとしたエッチングにより、前記アモルファスカーボン膜が前記耐酸化性絶縁膜に対して後退しないようにエッチングする工程と、前記ハードマスク膜を、前記耐酸化性絶縁膜およびその下のアモルファスカーボン膜に対し、選択的にエッチングして除去する工程と、を含む。
【発明の効果】
【００２１】
本発明によれば、アモルファスカーボン膜を圧縮応力膜としたｐチャネルＭＯＳトランジスタにおいて、あるいはアモルファスカーボン膜を含む半導体装置において、当該アモルファスカーボン膜上に耐酸化膜を形成することにより、様々な局面でレジストプロセスを行った後、レジストマスクをアッシングにより除去する際に、アモルファスカーボン膜を耐酸化絶縁膜により酸化あるいはアッシングから保護することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】ｐチャネルＭＯＳトランジスタにおける従来の圧縮応力膜の効果を説明するグラフである。
【図２】第１の実施形態による半導体装置の構成を示す断面図である。
【図３】アモルファスカーボン膜中における水素の吸収ピークと膜応力の関係を示すグラフである。
【図４Ａ】第１の実施形態による半導体装置の製造方法を説明する図（その１）である。
【図４Ｂ】第１の実施形態による半導体装置の製造方法を説明する図（その２）である。
【図４Ｃ】第１の実施形態による半導体装置の製造方法を説明する図（その３）である。
【図４Ｄ】第１の実施形態による半導体装置の製造方法を説明する図（その４）である。
【図４Ｅ】第１の実施形態による半導体装置の製造方法を説明する図（その５）である。
【図４Ｆ】第１の実施形態による半導体装置の製造方法を説明する図（その６）である。
【図４Ｇ】第１の実施形態による半導体装置の製造方法を説明する図（その７）である。
【図４Ｈ】第１の実施形態による半導体装置の製造方法を説明する図（その８）である。
【図４Ｉ】第１の実施形態による半導体装置の製造方法を説明する図（その９）である。
【図４Ｊ】第１の実施形態による半導体装置の製造方法を説明する図（その１０）である。
【図４Ｋ】第１の実施形態による半導体装置の製造方法を説明する図（その１１）である。
【図４Ｌ】第１の実施形態による半導体装置の製造方法を説明する図（その１２）である。
【図４Ｍ】第１の実施形態による半導体装置の製造方法を説明する図（その１３）である。
【図４Ｎ】第１の実施形態による半導体装置の製造方法を説明する図（その１４）である。
【図５Ａ】第２の実施形態による半導体装置の製造方法を説明する図（その１）である。
【図５Ｂ】第２の実施形態による半導体装置の製造方法を説明する図（その２）である。
【図５Ｃ】第２の実施形態による半導体装置の製造方法を説明する図（その３）である。
【図５Ｄ】第２の実施形態による半導体装置の製造方法を説明する図（その４）である。
【図５Ｅ】第２の実施形態による半導体装置の製造方法を説明する図（その５）である。
【図５Ｆ】第２の実施形態による半導体装置の製造方法を説明する図（その６）である。
【図５Ｇ】第２の実施形態による半導体装置の製造方法を説明する図（その７）である。
【図５Ｈ】第２の実施形態による半導体装置の製造方法を説明する図（その８）である。
【図５Ｉ】第２の実施形態による半導体装置の製造方法を説明する図（その９）である。
【図５Ｊ】第２の実施形態による半導体装置の製造方法を説明する図（その１０）である。
【図５Ｋ】第２の実施形態による半導体装置の製造方法を説明する図（その１１）である。
【図５Ｌ】第２の実施形態による半導体装置の製造方法を説明する図（その１２）である。
【図５Ｍ】第２の実施形態による半導体装置の製造方法を説明する図（その１３）である。
【図５Ｎ】第２の実施形態による半導体装置の製造方法を説明する図（その１４）である。
【発明を実施するための形態】
【００２３】
［第１の実施形態］
図２は、第１の実施形態による、ｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）およびｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）を集積化した半導体装置の構成を示す断面図である。
【００２４】
図２を参照するに、シリコン基板１上にはＳＴＩ型の素子分離領域２により素子領域１１および素子領域２１が、それぞれ前記ｐチャネルＭＯＳトランジスタ１０およびｎチャネルＭＯＳトランジスタ２０に対応して形成されている。前記素子領域１１にはｎ型ウェルＮＷが形成され、また前記素子領域１２にはｐ型ウェルＰＷが形成されている。
【００２５】
前記ｐチャネルＭＯＳトランジスタ１０に対応した前記素子領域１１においては前記シリコン基板１上にゲート絶縁膜１２を介してポリシリコンゲート電極パターン１３が形成されており、ｐ＋型にドープされている。また前記ポリシリコンゲート電極パターン１３の上部には低抵抗シリサイド層１７がサリサイド法などにより形成されている。
【００２６】
さらに前記素子領域１１においては前記シリコン基板１中、前記ゲート電極１３の左側にｐ型のソースエクステンション領域１５Ａが、また右側にｐ型のドレインエクステンション領域１５Ｂが、ゲート電極１３直下に形成されるチャネル領域ＣｈＡを介して対向するように形成されている。
【００２７】
前記ゲート電極１３は、前記ソースエクステンション領域１５Ａの側に例えばシリコン窒化膜などよりなる側壁絶縁膜１４Ａを、また前記ドレインエクステンション領域１５Ｂの側に、同様にシリコン窒化膜などよりなる側壁絶縁膜１４Ｂを担持しており、前記素子領域１１においては前記シリコン基板中、前記チャネル領域ＣｈＡから見て側壁絶縁膜１５Ａの外側にｐ＋型のソース領域１６Ａが、また前記チャネル領域ＣｈＡから見て側壁絶縁膜１５Ｂの外側にｐ＋型のドレイン領域１６Ｂが、それぞれ形成されている。前記ソース領域１６Ａの表面部分には低抵抗シリサイド層１７Ａが、また前記ドレイン領域１６Ｂの表面部分には低抵抗シリサイド層１７Ｂが、前記低抵抗シリサイド層１７と同時に、サリサイド法により、それぞれ形成されている。
【００２８】
同様に前記ｎチャネルＭＯＳトランジスタ２０に対応した素子領域２１においては前記シリコン基板１上にゲート絶縁膜２２を介してポリシリコンゲート電極パターン２３が形成されており、ｎ＋型にドープされている。また前記ポリシリコンゲート電極パターン２３の上部には低抵抗シリサイド層２７が、サリサイド法などにより形成されている。
【００２９】
さらに前記素子領域２１においては前記シリコン基板１中、前記ゲート電極２３の左側にｎ型のソースエクステンション領域２５Ａが、また右側にｎ型のドレインエクステンション領域２５Ｂが、間のチャネル領域ＣｈＢを介して対向するように形成されている。
【００３０】
前記ゲート電極２３は、前記ソースエクステンション領域２５Ａの側に例えばシリコン窒化膜などよりなる側壁絶縁膜２４Ａを、また前記ドレインエクステンション領域２５Ｂの側に、同様にシリコン窒化膜などよりなる側壁絶縁膜２４Ｂを担持しており、前記素子領域２１において前記シリコン基板中には前記チャネル領域ＣｈＢから見て側壁絶縁膜２４Ａの外側にｐ＋型のソース領域２６Ａが、また前記チャネル領域ＣｈＢから見て側壁絶縁膜２４Ｂの外側にｎ＋型のドレイン領域２６Ｂが、それぞれ形成されている。前記ソース領域２６Ａの表面部分には低抵抗シリサイド層２７Ａが、また前記ドレイン領域２６Ｂの表面部分には低抵抗シリサイド層２７Ｂが、前記低抵抗シリサイド層２７と同時に、サリサイド法によりそれぞれ形成されている。
【００３１】
本実施形態では、前記素子領域１１に形成されるｐチャネルＭＯＳトランジスタ１０のチャネル領域ＣｈＡに一軸性圧縮応力を印加してその動作速度を向上させるべく、前記ｐチャネルＭＯＳトランジスタ１０のゲート電極１３を、前記側壁絶縁膜１４Ａ，１４Ｂを介して、従来の３．４ＧＰａを超える強い圧縮応力を膜応力として蓄積したアモルファスカーボン膜４１により覆う。かかるアモルファスカーボン膜４１は、従来のシリコン窒化膜では到達できなかった強い圧縮応力を蓄積しており、その結果、前記チャネル領域ＣｈＡには、従来シリコン窒化膜を圧縮応力膜として使ったのでは到達できなかった非常に強い一軸性圧縮応力が印加される。
【００３２】
かかるアモルファスカーボン膜４１は圧縮応力を蓄積しているため成膜面に対し膨張しようとする傾向を有し、このため前記側壁絶縁膜１４Ａ，１４Ｂを介してゲート電極１３の側壁面に作用し、これにゲート電極１３を前記シリコン基板１から引き離すような向きの力を加える。その結果、前記シリコン基板１中においては、前記ゲート電極１３の直下のチャネル領域ＣｈＡにおいて、あたかもソース領域１６Ａとドレイン領域１６Ｂを結んだチャネル方向に一軸性の圧縮応力が作用したかのごとき歪みが誘起され、ｐチャネルＭＯＳトランジスタ１０のキャリアであるホールの移動度が増大する。
【００３３】
図１の構成では、さらに前記アモルファスカーボン膜４１は、後で説明するように好ましくはシリコン窒化膜よりなる耐酸化性絶縁膜４２により覆われ、さらに前記耐酸化性絶縁膜４２に対してエッチング選択性を有するシリカ系の層間絶縁膜、あるいはその他のいわゆるＬｏｗ−Ｋ層間絶縁膜４３により覆われている。前記層間絶縁膜４３中には、前記耐酸化性絶縁膜４２およびアモルファスカーボン膜４１を貫通してビアプラグ４３Ａ〜４３Ｃが、それぞれ前記ソース領域１６Ａ，ゲート電極１３およびドレイン領域１６Ｂに電気的にコンタクトして形成されている。
【００３４】
かかる構成によれば、ｐチャネルＭＯＳトランジスタの圧縮応力膜として、このように３．４ＧＰａを超える強い圧縮応力を蓄積したアモルファスカーボン膜４１を使うことにより、先にも述べたように従来のシリコン窒化膜を圧縮応力源として使っていた従来のｐチャネルＭＯＳトランジスタでは達成できなかった動作速度の向上を達成することが可能となる。また前記耐酸化性絶縁膜４２をシリコン窒化膜により形成する場合には、膜４２を、圧縮応力を蓄積するように形成することにより、前記アモルファスカーボン膜４１による動作速度の向上の効果をさらに高めることができる。
【００３５】
一方、前記ｎチャネルＭＯＳトランジスタ２０が形成される素子領域２１においては前記ゲート電極２３が、前記側壁絶縁膜２４Ａ，２４Ｂを介して、０．８ＧＰａ〜２．０ＧＰａ程度の引張応力を膜応力として蓄積されたシリコン窒化膜５１により覆われている。前記シリコン窒化膜５１は引張応力を蓄積しているため成膜面に対し収縮しようとする傾向を有し、このため前記側壁絶縁膜２４Ａ，２４Ｂを介してゲート電極２３の側壁面に作用し、ゲート電極２３を前記シリコン基板１に押圧するような力を加える。その結果、前記シリコン基板１中においては、前記ゲート電極２３の直下のチャネル領域ＣｈＢにおいて、あたかもソース領域２６Ａとドレイン領域２６Ｂを結んだチャネル方向に一軸性の引張応力が作用したかのごとき歪みが誘起され、ｎチャネルＭＯＳトランジスタ２０のキャリアである電子の移動度が増大する。
【００３６】
このように図２の本実施形態による半導体装置では、ｐチャネルＭＯＳトランジスタ１０およびｎチャネルＭＯＳトランジスタ２０の動作速度がいずれも向上するが、特にｐチャネルＭＯＳトランジスタ１０において圧縮応力膜４１としてアモルファスカーボン膜を使うことにより、特に顕著な動作速度の向上を達成することができる。
【００３７】
図３は、本実施形態でアモルファスカーボン膜４１として使われる、プラズマＣＶＤ法で形成されたアモルファスカーボン膜の光吸収特性を示すグラフである。
【００３８】
図３を参照するに、実線で示したグラフは５．５ＧＰａの圧縮応力（−５．５ＧＰａ）を膜応力として蓄積したアモルファスカーボン膜についての結果を示し、点線で示したグラフは４．０ＧＰａの圧縮応力（−４．０ＧＰａ）を膜応力として蓄積したアモルファスカーボン膜についての結果を示す。
【００３９】
図３よりわかるようにいずれのアモルファスカーボン膜もＣ＝Ｃ結合の吸収ピークの他にＣＨｘの吸収ピークを示しており、膜中に多量の水素が含まれていることがわかる。さらにＣ＝Ｃ結合の吸収ピークの高さで正規化した場合、５．５ＧＰａの圧縮応力を有する膜の方が、ＣＨｘの吸収ピークの高さが４．０ＧＰａの圧縮応力を有する膜よりも実質的に高くなっており、膜中に含まれる水素がこのようなアモルファスカーボン膜の応力に大きく影響していることがわかる。
【００４０】
ところで前記図２の半導体装置では、前記シリコン窒化膜５１は前記層間絶縁膜４３により覆われており、前記層間絶縁膜４３中には、前記シリコン窒化膜５１を貫通してビアプラグ４３Ａ〜４３Ｆが、それぞれ前記ソース領域２６Ａ，ゲート電極２３およびドレイン領域２６Ｂに、前記シリサイド層２７Ａ，２７および２７Ｂのいずれかを介して電気的にコンタクトして形成されていることに注意すべきである。
【００４１】
このようなビアプラグ４３Ａ〜４３Ｆの形成に当たっては、通常層間絶縁膜４３上にレジストパターンを形成し、レジストパターンをマスクに前記ソース領域１６Ａ，ゲート電極１３，ドレイン領域１６Ｂ，ソース領域２６Ａ，ゲート電極２３，ドレイン領域２６Ｂを露出するビアホールを形成するが、その後でレジストパターンを酸素プラズマなどによりアッシングしてしまうと、ビアホールにより露出されたアモルファスカーボン膜４１もアッシングを受け、消失してしまう問題が生じる。
【００４２】
また図２の半導体装置では、アモルファスカーボン膜４１がｎチャネルＭＯＳトランジスタにおいて圧縮応力を印加して動作速度を低下させてしまわないように、前記素子領域２１においてはパターニングされて除去されている。このようなパターニングにおいてもレジストプロセスは不可欠であるが、パターニングの後レジストパターンをアッシングしようとすると、同様に、アモルファスカーボン膜４１もアッシングされて消失してしまう問題が生じる。
【００４３】
特にビアプラグ４３Ａ，４３Ｃの根本近傍でアモルファスカーボン膜４１が消失してしまうと、側壁絶縁膜１４Ａ，１４Ｂを覆うアモルファスカーボン膜４１がシリコン基板１の表面から切り離されてしまい、ゲート電極パターン１３に対し、基板４１から引き離す向きに作用する所望の力を発生させることができなくなるおそれがある。
【００４４】
そこで以下では、上記の課題を解決した、第１の実施形態による半導体装置の製造方法について、図４Ａ〜図４Ｎの工程断面図を参照しながら説明する。
【００４５】
図４Ａを参照するに、前記シリコン基板１上には素子分離構造２により素子領域１１，２１がそれぞれ形成され、さらに前記素子領域１１，２１にｎ型ウェルＮＷおよびｐ型ウェルＰＷをそれぞれ形成した後、前記シリコン基板１の表面をプラズマ酸化し、膜厚が１ｎｍ〜２ｎｍの高品質シリコン酸窒化膜を形成する。さらにこのようにして形成されたシリコン酸窒化膜上に例えば膜厚が１００ｎｍのポリシリコン膜を堆積し、パターニングすることにより、前記素子領域１１においては高さが１００ｎｍのゲート電極パターン１３を、前記素子領域２１においてはやはり高さが１００ｎｍのゲート電極パターン２３を、それぞれ前記シリコン酸窒化膜に対応するゲート絶縁膜１２および２２を介して形成する。前記ゲート電極パターン１３，２３は、例えば４５ｎｍのゲート長に対応した幅を有しているが、本発明はかかる特定のゲート長に限定されるものではなく、より短い３５ｎｍあるいは１６ｎｍなどのゲート長においても適用が可能である。
【００４６】
さらに前記素子領域２１をレジストパターンで覆い、素子領域１１にボロン（Ｂ）などのｐ型不純物元素を、前記ゲート電極パターン１３をマスクとしてイオン注入法により導入することにより、前記シリコン基板１中には前記素子領域１１において前記ゲート電極パターン１３の第１の側に前記ソースエクステンション領域１５Ａが、また第２の側に、所定のチャネル領域ＣｈＡを挟んで対向するように、前記ドレインエクステンション領域１５Ｂが形成される。
【００４７】
また前記素子領域１１をレジストパターンで覆い、素子領域２１にリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物元素を、前記ゲート電極パターン２３をマスクとしてイオン注入法により導入することにより、前記シリコン基板１中には前記素子領域２１において、前記ゲート電極パターン２３の第１の側に前記ソースエクステンション領域２５Ａが、また第２の側に、所定のチャネル領域ＣｈＢを挟んで対向するように、前記ドレインエクステンション領域２５Ｂが形成される。
【００４８】
なお前記ソースエクステンション領域１５Ａおよびドレインエクステンション領域１５Ｂの形成プロセスは、前記ソースエクステンション領域２５Ａおよびドレインエクステンション領域２５Ｂの形成プロセスの前に実行しても後で実行してもよい。
【００４９】
次に前記シリコン基板１の表面にシリコン酸化膜あるいはシリコン窒化膜をＣＶＤ法により、略一様な、例えば５０ｎｍ程度の膜厚で、前記ゲート電極パターン１３および２３を覆うように堆積し、これをエッチバックすることにより、前記素子領域１１においては前記ゲート電極１３の、前記ソースエクステンション領域１５Ａの側の側壁面に側壁絶縁膜１４Ａが、また前記ドレインエクステンション領域１５Ｂの側の側壁面に側壁絶縁膜１４Ｂが形成される。同様に前記素子領域２１においては前記ゲート電極２３の、前記ソースエクステンション領域２５Ａの側の側壁面に側壁絶縁膜２４Ａが、また前記ドレインエクステンション領域２５Ｂの側の側壁面に側壁絶縁膜２４Ｂが形成される。側壁絶縁膜１４Ａ，１４Ｂ，２４Ａ，２４Ｂは同時に形成することができる。
【００５０】
さらに前記素子領域２１をレジストパターンで覆い、前記素子領域１１において前記シリコン基板１中に、前記ゲート電極パターン１３および側壁絶縁膜１４Ａ，１４Ｂをマスクにボロンなどのｐ型不純物元素をイオン注入により導入し、前記シリコン基板１中、前記チャネル領域ＣｈＡから見て前記側壁絶縁膜１４Ａの外側の部分にｐ＋型のソース領域１６Ａを、また前記チャネル領域ＣｈＡから見て前記側壁絶縁膜１４Ｂの外側の部分にｐ＋型のドレイン領域１６Ｂを形成する。またこの工程において前記ゲート電極パターン１３がｐ＋型にドープされる。
【００５１】
さらに前記素子領域１１をレジストパターンで覆い、前記素子領域２１において前記シリコン基板１中に、前記ゲート電極パターン２３および側壁絶縁膜２４Ａ，２４Ｂをマスクにリンやヒ素などのｎ型不純物元素をイオン注入により導入し、前記シリコン基板１中、前記チャネル領域ＣｈＢから見て前記側壁絶縁膜２４Ａの外側の部分にｎ＋型のソース領域２６Ａを、また前記チャネル領域ＣｈＢから見て前記側壁絶縁膜２４Ｂの外側の部分にｎ＋型のドレイン領域２６Ｂを形成する。またこの工程において前記ゲート電極パターン２３がｎ＋型にドープされる。
【００５２】
なお前記ソース領域１６Ａおよびドレイン領域１６Ｂの形成プロセスは、前記ソース領域２６Ａおよびドレイン領域２５Ｂの形成プロセスの前に実行しても後で実行してもよい。
【００５３】
さらに、このようにして形成された構造上にニッケル（Ｎｉ）やコバルト（Ｃｏ）などの金属膜を堆積し、熱処理により露出されたシリコン面と反応させ、未反応の金属膜をウェットエッチングなどにより除去することにより、前記ソース領域１６Ａにシリサイド層１７Ａが、前記ドレイン領域１６Ｂにシリサイド層１７Ｂが、前記ソース領域２６Ａにシリサイド層２７Ａが、前記ドレイン領域２６Ｂにシリサイド層２７Ｂが、またゲート電極パタ―ン１３上にシリサイド層１７が、ゲート電極パターン２３上にシリサイド層２７が形成される。
【００５４】
次に図４Ｂを参照するに、本実施形態では前記図４Ａのプロセスで得られた構造上に前記アモルファスシリコン膜４１を、例えば高周波プラズマＣＶＤ法により、炭素と水素を含む炭化水素化合物を原料ガスとして、２０ｎｍ〜２００ｎｍ、例えば７０ｎｍの膜厚で、前記素子領域１１から素子領域２１にわたり、連続的に形成する。
【００５５】
より具体的には、例えば前記アモルファスカーボン膜４１の成膜は、１．３３Ｐａ〜１３．３×１０３Ｐａの圧力下、２００℃〜４５０℃の温度において、原料ガスとなる炭化水素化合物を５ｓｃｃｍ〜５００ｓｃｃｍの流量で、流量が５００ｓｃｃｍ〜１００００ｓｃｃｍのキャリアガスとともに供給し、また１５００Ｗ〜５０Ｗの範囲の高周波パワーを供給しながら実行される。原料ガスとなる炭化水素化合物としては、例えば、メタン、エタン、プロパン、ブタン、ペンタン、ヘキサン、へプタン、オクタン、ノナン、デカン、プロペン、エチレン、プロピレン、ブチレン、ペンテン、ヘキサジエン、ブタジエン、イソプレン、ペンタジエン、アセチレン、ビニルアセチレン、シクロプロパン、シクロブタン、シクロペンタン、シクロペンタジエン、トルエン、ベンジエン、スチレン、トルエン、キシレン、ピリジン、エチルベンジエン、アセトフェノン、安息香酸メチル、酢酸フェニル、フェノール、クレゾール、フランなどを使うことができる。図示の例ではアセチレンを原料ガスとして使っている。
【００５６】
このようにして形成されたアモルファスカーボン膜４１は、従来のシリコン窒化膜において上限であった３．４ＧＰａの圧縮応力の値を超える、３．５ＧＰａ以上で１０ＧＰａ以上に達する非常に大きな圧縮応力を膜応力として蓄積している。
【００５７】
本実施形態で形成されたアモルファスカーボン膜４１は、炭素と水素を含む原料を使ったプラズマＣＶＤ法により形成されているため、先に図３で説明したように多量の水素を膜中に含んでいることに注意すべきである。水素はアモルファスカーボン膜４１中においてＣ＝Ｃ結合を切ってダングリングボンドを形成するように作用するが、このようなダングリングボンドの形成はアモルファスカーボン膜４１内の原子間間隔を広げるように作用する。そこで膜中においてダングリングボンドを形成する水素の存在が、かかるアモルファスカーボン膜の圧縮応力の原因になっている可能性があると考えられる。このことから、同様の作用により、フッ素をドープしたアモルファスカーボン膜を使った場合にも、前記圧縮応力源となるアモルファスカーボン膜４１として適した膜が得られる可能性あることが考えられる。
【００５８】
さて次に図４Ｃを参照するに、本実施形態では前記図４Ｂのプロセスで得られた構造上に、プラズマＣＶＤ法により、好ましくはシリコン窒化膜を、前記耐酸化性絶縁膜４２として、１５ｎｍ〜２００ｎｍ、例えば５０ｎｍの膜厚で、前記アモルファスシリコン膜４１を連続的に覆うように形成する。前記耐酸化性絶縁膜４２は、後で説明するようにアモルファスカーボン膜４１をパターニングする際の保護膜として使われる膜であり、圧縮応力膜である必要は必ずしもないが、強い圧縮応力を膜応力として蓄積した膜であることが、前記側壁絶縁膜１４Ａ，１４Ｂを介してゲート電極パターン１３に印加される力を増強することができるため、より好ましい。また、後で説明するが、ｎチャネルＭＯＳトランジスタ２０に引張応力膜としてシリコン窒化膜を形成する場合、ｐチャネルＭＯＳトランジスタ１０とｎチャネルＭＯＳトランジスタ２０でハードマスク膜のエッチング速度を揃える観点からも、前記耐酸化性絶縁膜４２はシリコン窒化膜により形成するのが好ましい。このようなシリコン窒化膜の圧縮応力膜は、例えば原料ガスとしてシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスを、それぞれ１００ｓｃｃｍ〜１０００ｓｃｃｍおよび５００ｓｃｃｍ〜１００００ｓｃｃｍの流量で、流量が５００ｓｃｃｍ〜１００００ｓｃｃｍのキャリアガスとともに供給し、１３．３Ｐａ〜５．３２×１０４Ｐａの圧力下、２５０℃〜４５０℃の温度において、１００Ｗ〜１０００Ｗの高周波パワーを供給しながら形成することができ、例えば３．４ＧＰａに達する圧縮応力を蓄積することができる。
【００５９】
さらに図４Ｄを参照するに、本実施形態では前記図４Ｃのプロセスで得られた構造上に、前記耐酸化性絶縁膜４２に対してエッチング選択性を有する例えばシリコン酸化膜よりなるハードマスク膜４２０が、次のハードマスク膜として、例えばプラズマＣＶＤ法により、前記素子領域１１から素子領域２１にわたり連続的に形成される。
【００６０】
次に図４Ｅに示すように前記図４Ｄの構造上にレジスト膜Ｒ１が形成され、さらに前記レジスト膜Ｒ１はパターニングされて素子領域２１から除去される。さらにパターニングの結果素子領域１１を覆って残っているレジスト膜Ｒ１をマスクに前記ハードマスク膜４２０がエッチングされ、前記素子領域２１から除去される。前記ハードマスク膜４２０のエッチングは、例えばＣ４Ｆ８ガスとアルゴンガスと酸素ガスの混合ガスをエッチングガスとして使ったＲＩＥ（反応性イオンエッチング）法により実行される。このようなハードマスク膜４２０のエッチングは、２０Ｗ〜５００Ｗ、例えば１００Ｗのプラズマパワーを供給しながら、前記Ｃ４Ｆ８ガスとアルゴンガスと酸素ガスを、それぞれ５〜２００ｓｃｃｍ、例えば１０ｓｃｃｍ、５０〜２０００ｓｃｃｍ、例えば６００ｓｃｃｍ、および５〜１５０ｓｃｃｍ、例えば３０ｓｃｃｍの流量で供給することにより実行することができる。
【００６１】
さらに図４Ｆに示すように酸素プラズマによるアッシングを行い、前記図４Ｅにおけるレジスト膜Ｒ１を除去する。本実施形態では、図４Ｆにおける前記ハードマスク膜４２０のエッチング工程および前記レジスト膜Ｒ１の除去工程の間、前記アモルファスカーボン膜４１はシリコン窒化膜よりなる前記耐酸化性絶縁膜４２により保護されているため、前記Ｃ４Ｆ８ガスとアルゴンガスと酸素ガスの混合ガスを使った反応性イオンエッチングや酸素プラズマアッシングなどの酸素雰囲気中における処理を行っても、アモルファスカーボン膜４１がアッシングされて消失する問題は生じない。
【００６２】
さらに図４Ｇの工程において、前記レジスト膜Ｒ１のアッシング除去の後、前記素子領域１１に残されたハードマスク膜４２０をマスクにその下の耐酸化性絶縁膜４２およびアモルファスカーボン膜４１が、例えばＣＨ３Ｆ（フッ化メタン）ガスを使ったＲＩＥによりパターニングされ、前記耐酸化性絶縁膜４２およびアモルファスカーボン膜４１は前記素子領域２１から除去される。
【００６３】
より具体的には、シリコン窒化膜よりなる前記耐酸化性絶縁膜４２およびその下のアモルファスカーボン膜４１は、１３３Ｐａの圧力下、ＣＨ３Ｆと酸素の混合ガスをエッチングガスとして、前記ＣＨ３Ｆガスを１０ｓｃｃｍ〜１５０ｓｃｃｍ、例えば４５ｓｃｃｍ、酸素ガスを１０ｓｃｃｍ〜５００ｓｃｃｍ、例えば１５０ｓｃｃｍの流量で供給し、さらにプラズマパワーを１０Ｗ〜６００Ｗ、例えば２５０Ｗで供給することによりエッチングされ、その際、前記アモルファスカーボン膜４１がその上の耐酸化性絶縁膜４２に対して実質的に後退することがない。すなわちエッチングをこのような条件下で実行した場合、図４Ｇのエッチングにおいてアモルファスカーボン膜４１の端部が露出しても、かかる露出端部からアモルファスカーボン膜４１がアッシングされる問題は生じない。
【００６４】
さらに図４Ｇにおいては、前記耐酸化性絶縁膜４２およびアモルファスカーボン膜４１のパターニングの後、シリコン酸化膜よりなるハードマスク膜４２０が、フッ化水素をエッチング剤としたウェットエッチングにより、選択的に除去される。
【００６５】
次に図４Ｈに示すように、前記図４Ｇのプロセスにより得られた構造上に、引張応力を蓄積したシリコン窒化膜よりなる引張応力膜５１が、前記素子領域１１においては前記耐酸化性絶縁膜４２を覆って、また前記素子領域２１においては前記ゲート電極２３を側壁絶縁膜２４Ａ，２４Ｂを介して覆って形成される。
【００６６】
例えば前記引張応力膜５１は、シランガスとアンモニアガスを、それぞれ５ｓｃｃｍ〜５０ｓｃｃｍ、例えば２０ｓｃｃｍの流量および２０ｓｃｃｍ〜２００ｓｃｃｍの流量、例えば８０ｓｃｃｍの流量、流量が５００ｓｃｃｍ〜１５０００ｓｃｃｍ、例えば１２５００ｓｃｃｍのキャリアガスとともに供給し、１３．３Ｐａ〜５．３２×１０４Ｐａ、例えば７９２Ｐａ（６Ｔｏｒｒ)の圧力下、２５０℃〜４５０℃、例えば４００℃の温度において、１０Ｗ〜１０００Ｗ、例えば１００Ｗの高周波パワーを供給しながら形成することができ、成膜直後には、例えば０．８ＧＰａの引張応力を蓄積する。このような引張応力膜に、さらに１３．３Ｐａ〜５３．２ｋＰａ、例えば２０Ｐａの圧力下、２００℃〜５００℃、例えば４５０℃の温度において、高圧水銀ランプより紫外光を５０ＭＷ／ｃｍ２〜１０００ＭＷ／ｃｍ２、例えば４００ＭＷ／ｃｍ２の照射強度で１時間ないし１０分間、例えば３０分間照射することにより、膜中に蓄積された引張応力を、当初の０．５ＧＰａから２ＧＰａまで増大させることができる。
【００６７】
次に図４Ｈに示すように、このようにして形成された引張応力膜５１上に第２のレジスト膜Ｒ２を形成し、さらに前記第２のレジスト膜Ｒ２をパターニングすることにより、前記素子領域１１から除去する。
【００６８】
さらに図４Ｊに示すように前記素子領域２１に残ったレジスト膜Ｒ２をマスクにシリコン窒化膜よりなる前記引張応力膜５１を、ケミカルドライエッチ（ＣＤＥ）法により、その下のやはりシリコン窒化膜よりなる耐酸化性絶縁膜４２に対して選択的にエッチングする。
【００６９】
より具体的には、エッチングガスとしてＣＨ３Ｆ，Ｏ２およびＡｒをそれぞれ１０ｓｃｃｍ〜２００ｓｃｃｍ、例えば４５ｓｃｃｍ，５ｓｃｃｍ〜２００ｓｃｃｍ、例えば３０ｓｃｃｍ，２０ｓｃｃｍ〜５００ｓｃｃｍ、例えば２００ｓｃｃｍの流量で供給し、３３３Ｐａ〜１３３Ｐａ（５０ｍＴｏｒｒ〜１Ｔｏｒｒ）例えば２６．６Ｐａ（２００ｍＴｏｒｒ）の圧力下、５０Ｗ〜１０００Ｗ、例えば５００Ｗの高周波パワーによりプラズマを励起することにより、前記引張応力膜５１を前記耐酸化性絶縁膜４２に対して選択的に削除する。
【００７０】
あるいは前記引張応力膜５１の際に、前記素子領域１１において前記耐酸化性絶縁膜４２が残るようにエッチング時間を制御してもよい。
【００７１】
図４Ｊの工程の後、前記レジスト膜Ｒ２が、図４Ｋに示すようにアッシングにより除去される。本実施形態では、その際前記アモルファスカーボン膜４１は前記耐酸化性絶縁膜４２により覆われているため、アモルファスカーボン膜４１がアッシングを受けて消失してしまう問題は生じない。
【００７２】
さらに図４Ｌに示すように図４Ｋの構造上にシリカ系あるいはいわゆるＬｏｗ−Ｋ膜よりなる層間絶縁膜４３を形成し、さらに前記層間絶縁膜４３上にレジストパターンＲ３を形成し、前記レジストパターンＲ３をマスクに、前記ｐチャネルＭＯＳトランジスタ１０のｐ＋型ソース領域１６Ａ，ｐ＋型ゲート電極パターン１３，ｐ＋型ドレイン領域１６Ｂ、および前記ｎチャネルＭＯＳトランジスタ２０のｎ＋型ソース領域２６Ａ，ｎ＋型ゲート電極パターン２３，ｎ＋型ドレイン領域２６Ｂにそれぞれ対応して前記層間絶縁膜４３中にビアホール４３ａ〜４３ｆを形成する。ただし本実施形態では、図４Ｌの段階では前記ビアホール４３ａ〜４３ｆを形成するエッチングは、ビアホール４３ａ〜４３ｃについてはエッチングストッパとして作用する耐酸化性絶縁膜４２により停止されており、またビアホール４３ｄ〜４３ｆについてはエッチングストッパとして作用する引張応力膜５１により停止されている。
【００７３】
本実施形態では、蓄積した応力は異なるものの、耐酸化性絶縁膜４２および引張応力膜５１にシリコン窒化膜を使っているため、ビアホール４３ａ〜４３ｃおよびビアホール４３ｄ〜４３ｆの先端は、それぞれの窒化膜中において大略同程度の深さで止まっている。
【００７４】
次に図４Ｍに示すように前記層間絶縁膜４３上のレジストパターンＲ３を、酸素プラズマなど酸素雰囲気中におけるアッシングにより除去する。この工程では前記アモルファスカーボン膜４１は耐酸化性絶縁膜４２により保護されており、アッシングを受けることはない。
【００７５】
次に図４Ｎに示すように前記ビアホール４３ａ〜４３ｆにおいて、前記層間絶縁膜４３をハードマスクとして、ビアホール４３ａ〜４３ｃにおいては耐酸化性絶縁膜４２およびその下のアモルファスカーボン膜４１を、またビアホール４３ｄ〜４３ｆにおいては引張応力膜５１を、ＣＨ３Ｆと酸素をエッチングガスとしたＲＩＥにより、前記ビアホール４３ａ〜４３ｃにおいては前記アモルファスカーボン膜４１が前記耐酸化性絶縁膜４２に対して後退しないようにドライエッチングし、前記ビアホール４３ａ〜４３ｆにそれぞれ対応して前記シリサイド層１７Ａ，１７，１７Ｂ，２７Ａ，２７，２７Ｂを露出する。このようなドライエッチングは、例えばＣＨ３Ｆと酸素の混合ガスをエッチングガスとして使い、５〜５００Ｐａの圧力下、例えば１３３Ｐａの圧力下、ＣＨ３Ｆガスを２０ｓｃｃｍ〜２００ｓｃｃｍ、例えば４５ｓｃｃｍの流量で、また酸素ガスを１０ｓｃｃｍ〜５００ｓｃｃｍの流量、例えば１５０ｓｃｃｍの流量で供給し、２０Ｗ〜５００Ｗ、例えば２５０Ｗの高周波プラズマパワーを供給することにより実行される。
【００７６】
さらに前記ビアホール４３ａ〜４３ｆにビアプラグ４３Ａ〜４３Ｆをそれぞれ形成することにより、図２に示す半導体装置を得ることができる。
【００７７】
なお本実施形態ではシリコン基板１上にｐチャネルＭＯＳトランジスタ１０およびｎチャネルＭＯＳトランジスタ２０を形成した半導体装置について説明したが、本実施形態の説明によりｐチャネルＭＯＳトランジスタ１０のみを製造できることは明らかである。
【００７８】
［第２の実施形態］
先の実施形態では、はじめにアモルファスシリコン膜を形成し、これをｐチャネルＭＯＳトランジスタ１０の素子領域１１において、耐酸化性絶縁膜４２および４３を使ってパターニングした後、ｎチャネルＭＯＳトランジスタ２０の素子領域２１において引張応力膜５１を形成していたが、先に引張応力膜を形成し、後からアモルファスシリコン膜を形成し、さらにこれをパターニングすることも可能である。
【００７９】
以下、第２の実施形態による半導体装置の製造方法を、図５Ａ〜図５Ｎを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８０】
図５Ａは前記図４Ａに引き続き実行されるプロセスであり、前記図４Ａのプロセスで得られた構造上に前記シリコン窒化膜よりなる引張応力膜５１を、先の実施形態におけると同様にして、前記素子領域１１から素子領域２１まで連続的に形成する。
【００８１】
次に図５Ｂに示すように前記素子領域２１をレジストパターンＲ１１により保護し、前記素子領域１１から引張応力膜５１を選択的に除去し、素子領域２１にのみ残す。
【００８２】
次に図５Ｃに示すようにレジストパターンＲ１１を除去した後、図５Ｄに示すように図５Ｃの構造上にアモルファスカーボン膜４１を、圧縮応力膜として、先の実施形態と同様にして、前記素子領域１１から素子領域２１まで連続的に形成する。このようにして形成されたアモルファスカーボン膜４１は前記素子領域１１においては前記シリコン基板１の表面の他、ゲート電極１３の側壁面を側壁絶縁膜１４Ａ，１４Ｂを介して連続的に覆う。また前記アモルファスカーボン膜４１は素子領域２１においては前記引張応力膜５１を覆う。
【００８３】
アモルファスカーボン膜４１が素子領域２１においてｎチャネルＭＯＳトランジスタ２０のゲート電極を覆うと引張応力膜５１の応力が相殺され、ｎチャネルＭＯＳトランジスタ２０について所望の動作速度の向上が得られないため、本実施形態では、以下に説明するように、アモルファスカーボン膜４１を素子領域２１からドライエッチングにより選択的に除去する。
【００８４】
すなわち図５Ｅに示すように前記アモルファスカーボン膜４１上に、好ましくは圧縮応力を蓄積したシリコン窒化膜よりなる耐酸化性絶縁膜４２と、前記耐酸化性絶縁膜４２に対してエッチング選択性を示す例えばシリコン酸化膜よりなる別のハードマスク膜４２０を、先の実施形態の場合と同様な条件で、前記素子領域１１から素子領域２１まで連続的に形成する。
【００８５】
さらに図５Ｆに示すように前記ハードマスク膜４２０上に、前記素子領域１１を覆うレジストパターンＲ１２を形成し、さらに図５Ｇに示すように前記レジストパターンＲ１２をマスクに前記ハードマスク膜４２０を前記素子領域２１において、その下の耐酸化性絶縁膜４２に対して選択的に除去する。
【００８６】
さらに図５Ｈに示すように、前記レジストパターンＲ１２を、前記アモルファスカーボン膜４１が耐酸化性絶縁膜４２により覆われている状態において、アッシングなどの酸素雰囲気中での処理により除去する。
【００８７】
次に図５Ｉに示すように前記素子領域１１に残されたハードマスク膜４２０をマスクに前記素子領域２１から前記耐酸化性絶縁膜４２およびその下のアモルファスカーボン膜４１を除去し、前記引張応力膜５１を露出させる。
【００８８】
例えば図５Ｉの工程では前記シリコン窒化膜４２およびアモルファスカーボン膜４１を、ＣＨ３Ｆと酸素をエッチングガスとしたドライエッチングを行うことにより、先の実施形態の図４Ｇあるいは図４Ｎのエッチング工程と同様にして除去することができる。またその際、エッチングの終点は、エッチング雰囲気中のシリコンを検出し、耐酸化性絶縁膜４２のエッチングの後、アモルファスカーボン膜４１のエッチングにともないいったん検出されなくなったシリコンが、引張応力膜４１が再び露出されることで再び検出されはじめたところをもって終点とすればよい。あるいはエッチング時間を制御することにより、図５Ｉに示すように素子領域２１に圧縮応力膜５１を残したまま、ハードマスク膜４２０および耐酸化性絶縁膜４２０を除去することも可能である。
【００８９】
さらに図５Ｊに示すように前記耐酸化性絶縁膜４２および引張応力膜５１をマスクに、前記ハードマスク膜４２０を例えばウェットエッチングあるいは酸素を含まない雰囲気で行われるドライエッチングにより除去する。前記ハードマスク膜４２０が先に述べたようにシリコン酸化膜であった場合には、前記図５Ｊに示すエッチングを、フッ化水素をエッチング剤としたウェットエッチングにより行うことができる。
【００９０】
前記図５Ｊの工程の後、図５Ｋに示すように層間絶縁膜４３が先の実施形態と同様に堆積され、さらにレジストパターンＲ３１をマスクに、それぞれ前記ｐチャネルＭＯＳトランジスタ１０のｐ＋型ソース領域１６Ａ，ｐ＋型ゲート電極パターン１３，ｐ＋型ドレイン領域１６Ｂ、および前記ｎチャネルＭＯＳトランジスタ２０のｎ＋型ソース領域２６Ａ，ｎ＋型ゲート電極パターン２３，ｎ＋型ドレイン領域２６Ｂに対応して前記層間絶縁膜４３中にビアホール４３ａ〜４３ｆを形成する。ただし本実施形態では、前記図４Ｌと同様、前記ビアホール４３ａ〜４３ｃは耐酸化性絶縁膜４２により止まっており、またビアホール４３ｄ〜４３ｆは引張応力膜５１により止まっている。
【００９１】
そこで図５Ｌに示すように前記アモルファスカーボン膜４１が前記耐酸化性絶縁膜４２により覆われている状態において、前記層間絶縁膜４３上のレジストパターンＲ１３を、例えば酸素プラズマなど、酸素を含む雰囲気でのアッシングにより除去する。
【００９２】
さらに図５Ｍに示すように前記層間絶縁膜４３上のレジストパターンＲ１３を、酸素プラズマなど酸素雰囲気中におけるアッシングにより除去する。この工程では前記アモルファスカーボン膜４１は耐酸化性絶縁膜４２により保護されており、アッシングを受けることはない。
【００９３】
次に図５Ｎに示すように前記ビアホール４３ａ〜４３ｆにおいて、前記層間絶縁膜４３をハードマスクとして、ビアホール４３ａ〜４３ｃにおいては前記耐酸化性絶縁膜４２およびその下のアモルファスカーボン膜４１を、またビアホール４３ｄ〜４３ｆにおいては引張応力膜５１を、酸素を含まない雰囲気においてドライエッチングし、前記ビアホール４３ａ〜４３ｆにそれぞれ対応して前記シリサイド層１７Ａ，１７，１７Ｂ，２７Ａ，２７，２７Ｂを露出する。
【００９４】
さらに前記ビアホール４３ａ〜４３ｆにビアプラグ４３Ａ〜４３Ｆをそれぞれ形成することにより、図５Ｎに示す半導体装置を得ることができる。
【００９５】
このように本実施形態においても、容易にアッシングされるアモルファスカーボン膜４１のアッシングによる消失をハードマスク膜により回避しつつ、アモルファスカーボン膜４１のパターニングを行うことが可能である。
【００９６】
以上の実施形態では、アモルファスカーボン膜４１をｐチャネルＭＯＳトランジスタ１０の圧縮応力膜として使った場合を説明したが、本発明は、アモルファスカーボン膜を含み、かつかかるアモルファスカーボン膜のパターニングが必要なその他の半導体装置に対しても広く適用することが可能である。
【００９７】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【００９８】
１  シリコン基板
２  素子分離領域
１０  ｐチャネルＭＯＳトランジスタ
２０  ｎチャネルＭＯＳトランジスタ
１１，２１  素子領域
１２，２２  ゲート絶縁膜
１３，２３  ゲート電極
１４Ａ，１４Ｂ，２４Ａ，２４Ｂ  側壁絶縁膜
１５Ａ  ｐ型ソースエクステンション領域
１５Ｂ  ｐ型ドレインエクステンション領域
１６Ａ  ｐ+型ソース領域
１６Ｂ  ｐ+型ドレイン領域
１７，１７Ａ，１７Ｂ，１７，２７Ａ，２７Ｂ  シリサイド層
２５Ａ  ｎ型ソースエクステンション領域
２５Ｂ  ｎ型ドレインエクステンション領域
２６Ａ  ｎ+型ソース領域
２６Ｂ  ｎ+型ドレイン領域
４１  アモルファスカーボン圧縮応力膜
４２  耐酸化性絶縁膜
４２０  ハードマスク膜
４３Ａ〜４３Ｆ  ビアプラグ
４３ａ〜４３ｆ  ビアホール
５１  引張応力膜
Ｒ１，Ｒ２，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３  レジストパターン
【図１】
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【図３】
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【図２】
0005857690.tif 000004
【図４Ａ】
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【図４Ｂ】
0005857690.tif 000006
【図４Ｃ】
0005857690.tif 000007
【図４Ｄ】
0005857690.tif 000008
【図４Ｅ】
0005857690.tif 000009
【図４Ｆ】
0005857690.tif 000010
【図４Ｇ】
0005857690.tif 000011
【図４Ｈ】
0005857690.tif 000012
【図４Ｉ】
0005857690.tif 000013
【図４Ｊ】
0005857690.tif 000014
【図４Ｋ】
0005857690.tif 000015
【図４Ｌ】
0005857690.tif 000016
【図４Ｍ】
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【図４Ｎ】
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【図５Ａ】
0005857690.tif 000019
【図５Ｂ】
0005857690.tif 000020
【図５Ｃ】
0005857690.tif 000021
【図５Ｄ】
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【図５Ｅ】
0005857690.tif 000023
【図５Ｆ】
0005857690.tif 000024
【図５Ｇ】
0005857690.tif 000025
【図５Ｈ】
0005857690.tif 000026
【図５Ｉ】
0005857690.tif 000027
【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図５Ｍ】
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【図５Ｎ】
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