(57)【特許請求の範囲】
【請求項１】
送信回路から交流結合素子を介して伝達される正振幅及び負振幅のそれぞれのパルス信号を検出するパルス検出回路と、
負振幅のパルス信号が検出されてから正振幅及び負振幅の何れのパルス信号も検出されなくなるまでの第１期間、第１論理値の第１判定結果を出力し、前記第１期間とは異なる期間に正振幅のパルス信号が検出された場合に第２論理値の前記第１判定結果を出力する、正パルス判定回路と、
正振幅のパルス信号が検出されてから正振幅及び負振幅の何れのパルス信号も検出されなくなるまでの第２期間、第１及び第２論理値の一方の第２判定結果を出力し、前記第２期間とは異なる期間に負振幅のパルス信号が検出された場合に第１及び第２論理値の他方の前記第２判定結果を出力する、負パルス判定回路と、
前記第１及び前記第２判定結果に基づいてデータを生成するデータ生成部と、を備え、
前記パルス検出回路は、前記正振幅のパルス信号を検出して第１検出結果を出力し、かつ、前記負振幅のパルス信号を検出して第２検出結果を出力し、
前記正パルス判定回路は、
セット入力端子に前記第２検出結果が入力され、リセット入力端子に前記第１検出結果の反転信号が入力され、出力端子から第１中間信号が出力される、第１ＳＲラッチ回路と、
前記第１検出結果と、前記第１中間信号の反転信号と、の論理積を前記第１判定結果として出力する第１論理積回路と、を有し、
前記負パルス判定回路は、
セット入力端子に前記第１検出結果が入力され、リセット入力端子に前記第２検出結果の反転信号が入力され、出力端子から第２中間信号が出力される、第２ＳＲラッチ回路と、
前記第２検出結果と、前記第２中間信号の反転信号と、の論理積を前記第２判定結果として出力する第２論理積回路と、を有する、受信回路。
【請求項２】
前記パルス検出回路の検出結果のうち、正振幅のパルス信号が検出されなくなったことを示す検出結果を遅延させて出力し、かつ、負振幅のパルス信号が検出されなくなったことを示す検出結果を遅延させて出力する、遅延回路をさらに備え、
前記正及び負パルス判定回路は、前記遅延回路によって遅延された前記検出結果に基づいてそれぞれ前記第１及び前記第２判定結果を出力する、請求項１に記載の受信回路。
【請求項３】
前記第１検出結果のうち正振幅のパルス信号が検出されなくなったことを示す検出結果を遅延させて出力し、かつ、前記第２検出結果のうち負振幅のパルス信号が検出されなくなったことを示す検出結果を遅延させて出力する、遅延回路をさらに備え、
前記正及び負パルス判定回路は、前記遅延回路によって遅延された前記第１及び第２検出結果に基づいてそれぞれ前記第１及び前記第２判定結果を出力する、請求項１に記載の受信回路。
【請求項４】
前記データ生成部は、セット入力端子に前記第１判定結果が入力され、リセット入力端子に前記第２判定結果が入力され、出力端子から前記データが出力される、ＳＲラッチ回路である、請求項１に記載の受信回路。
【請求項５】
外部から供給されるデータの遷移方向に応じた振幅方向のパルス信号を生成し、送信信号として出力する送信回路と、
受信信号に基づいて前記データを再生する請求項１〜４の何れか一項に記載の受信回路と、
前記送信回路と前記受信回路とを絶縁するとともに、前記送信信号と前記受信信号として伝達する交流結合素子と、を備えた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路及びそれを備えた半導体集積回路に関し、例えば交流結合素子を介して信号を受信する受信回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、配線により直接信号を伝達すると、伝達する信号の直流電圧成分に生じた電圧差によって半導体チップの破損や信号伝達の不具合が生じることがある。そこで、電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、半導体チップ間を交流結合素子で接続し、交流信号のみを伝達することが行われる。この交流結合素子には、コンデンサやトランスフォーマがある。
【０００３】
交流結合素子を介した信号伝達方式の中には、伝達するパルス信号の振幅方向によってデータの遷移方向を表す信号伝達方式がある。例えば、正振幅のパルス信号が伝達された場合、データがＬレベルからＨレベルに遷移した（立ち上がった）と判断され、負振幅のパルス信号が伝達された場合、データがＨレベルからＬレベルに遷移した（立ち下がった）と判断される。この信号伝達方式は、他の信号伝達方式と比較して、消費電流や回路面積を低減することができるが、次のような問題がある。
【０００４】
以下、交流結合素子がトランスフォーマである場合を例に説明する。この信号伝達方式では、正振幅のパルス信号を伝達する場合、例えば、一次側コイルの一端から他端に向けて一時的に電流を流す。それにより、二次側コイルには、一次側コイルの電流変化に応じた正の起電力（正振幅のパルス信号）が発生する。一方、負振幅のパルス信号を伝達する場合、一次側コイルの他端から一端に向けて一時的に電流を流す。それにより、二次側コイルには、一次側コイルの電流変化に応じた負の起電力（負振幅のパルス信号）が発生さする。
【０００５】
ここで、正振幅のパルス信号を伝達する場合において、一次側コイルの一端から他端に向けて流れている電流を止めると、二次側コイルには、一次側コイルの電流変化に応じた負の起電力（負振幅のカウンターパルス）が発生する。同様に、負振幅のパルス信号を伝達する場合において、一次側コイルの他端から一端に向けて流れている電流を止めると、二次側コイルには、一次側コイルの電流変化に応じた正の起電力（正振幅のカウンターパルス）が発生する。そのため、受信回路は、これらカウンターパルスを、データの遷移方向を表す正規のパルス信号として取り込んでしまう可能性がある。つまり、受信回路は、データの論理値を誤判定してしまう可能性がある。
【０００６】
このような問題に対する解決策が、非特許文献１に開示されている。
【０００７】
非特許文献１には、正振幅のパルス信号の振幅の大きさと、負振幅のパルス信号の振幅の大きさと、を比較することにより、何れのパルス信号がデータの遷移方向を表す正規のパルス信号であるかを判定する構成が開示されている。それにより、この関連技術は、データの論理値の誤判定を防止している。
【０００８】
その他、関連する技術が特許文献１及び特許文献２に開示されている。
【０００９】
特許文献１には、集積回路チップを垂直方向に積層した立体構造の集積回路において、一方のチップ層Ｌｎ内の垂直方向に集積化した回路の一方の部分と、別のチップ層Ｌｎｘ内の垂直方向に集積化した回路の別の部分と、の間で、結合インダクタンスＭを用いて誘導による信号伝送を行う構成が開示されている。
【００１０】
特許文献２には、入力される伝達信号Ｖ１の電流変化に応じて電圧が変化する受信信号Ｖ２を生成する交流結合素子と、伝達信号Ｖ１から受信信号Ｖ２への微分階数に応じた数の積分演算を行い、受信信号Ｖ２から伝達信号Ｖ１を再生する受信回路と、を有する構成が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平８−２３６６９６号公報
【特許文献２】特開２０１１−１４２１７５号公報
【非特許文献】
【００１２】
【非特許文献１】S, Kaeriyama, S. Uchida, M. Furumiya, M. Okada, M. Mizuno, "A 2.5kV isolation 35kV/us CMR 250Mbps 0.13mA/Mbps digital isolator in standard CMOS with an on-chip small transformer", 2010 Symposium on VLSI Circuits, Technical Digest of Technical Papers, 2010, pp197-198
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、非特許文献１に開示された構成では、アナログ電圧を比較するための専用の回路（特に受動素子）を備える必要があるため、回路規模の増大を抑制することができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態によれば、受信回路は、負振幅のパルス信号が検出されてから正振幅及び負振幅の何れのパルス信号も検出されなくなるまでの第１期間、第１論理値の第１判定結果を出力し、前記第１期間とは異なる期間に正振幅のパルス信号が検出された場合に第２論理値の前記第１判定結果を出力する、正パルス判定回路と、正振幅のパルス信号が検出されてから正振幅及び負振幅の何れのパルス信号も検出されなくなるまでの第２期間、第１及び第２論理値の一方の第２判定結果を出力し、前記第２期間とは異なる期間に負振幅のパルス信号が検出された場合に第１及び第２論理値の他方の前記第２判定結果を出力する、負パルス判定回路と、を備える。
【００１５】
また、一実施の形態によれば、受信回路は、負振幅のパルス信号が検出されてから所定期間、第１論理値の第１判定結果を出力し、当該所定期間とは異なる期間に正振幅のパルス信号が検出された場合に第２論理値の前記第１判定結果を出力する、正パルス判定回路と、正振幅のパルス信号が検出されてから所定期間、第１及び第２論理値の一方の第２判定結果を出力し、当該所定期間とは異なる期間に負振幅のパルス信号が検出された場合に第１及び第２論理値の他方の前記第２判定結果を出力する、負パルス判定回路と、を備える。
【発明の効果】
【００１６】
前記一実施の形態によれば、小規模の回路構成で精度良くデータを受信することが可能な受信回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１にかかる半導体集積回路を示すブロック図である。
【図２】実施の形態１にかかる半導体集積回路の実装状態を示す模式図である。
【図３】実施の形態１にかかる正パルス判定回路及び負パルス判定回路の状態遷移図である。
【図４Ａ】実施の形態１にかかる受信回路の動作を示すタイミングチャートである。
【図４Ｂ】実施の形態１にかかる受信回路の動作を示すタイミングチャートである。
【図５】実施の形態１にかかる正パルス判定回路及び負パルス判定回路の具体的構成の一例を示す図である。
【図６】実施の形態１にかかる受信回路の動作を示すタイミングチャートである。
【図７】実施の形態２にかかる半導体集積回路を示すブロック図である。
【図８】実施の形態２にかかる半導体集積回路の変形例を示すブロック図である。
【図９】実施の形態２にかかる正パルス判定部及び負パルス判定部の状態遷移図である。
【図１０Ａ】実施の形態２にかかる受信回路の動作を示すタイミングチャートである。
【図１０Ｂ】実施の形態２にかかる受信回路の動作を示すタイミングチャートである。
【図１１】実施の形態２にかかる遅延回路の具体的構成の一例を示す図である。
【図１２】実施の形態２にかかる遅延回路の具体的構成の一例を示す図である。
【図１３】実施の形態２にかかる受信回路の動作を示すタイミングチャートである。
【図１４】実施の形態３にかかる半導体集積回路を示すブロック図である。
【図１５】実施の形態３にかかる正パルス判定回路及び負パルス判定回路の具体的構成の一例を示す図である。
【図１６】実施の形態３にかかる正パルス判定回路及び負パルス判定回路の状態遷移図である。
【図１７Ａ】実施の形態３にかかる受信回路の動作を示すタイミングチャートである。
【図１７Ｂ】実施の形態３にかかる受信回路の動作を示すタイミングチャートである。
【図１８】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図１９】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２０】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２１】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２２】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２３】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２４】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２５】実施の形態１〜３にかかる半導体集積回路の実装状態を示す模式図である。
【図２６】実施の形態１〜３にかかる半導体集積回路が適用されるインバータ装置を示す図である。
【図２７】実施の形態１〜３にかかる半導体集積回路が適用されるインバータ装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
実施の形態１
図１は、実施の形態１にかかる受信回路を備え、アイソレータを構成した半導体集積回路１の構成例を示すブロック図である。本実施の形態にかかる受信回路は、正振幅又は負振幅のパルス信号を検出して正規のパルス信号と判定すると、その後、正振幅及び負振幅の何れのパルス信号も検出されなくなるまで、何れのパルス信号も正規のパルス信号と判定しない。それにより、本実施の形態にかかる受信回路は、受信信号ＶＲに発生するノイズ成分（カウンターパルス含む）を除去することができるため、精度良くデータを受信（再生）することができる。このとき、本実施の形態にかかる受信回路は、従来技術と異なり、アナログ電圧を比較するための専用の回路を備えず、正パルス判定回路及び負パルス判定回路を用いてデジタル的な制御を行っているため、小規模の回路構成で精度良くデータを受信することができる。以下、具体的に説明する。
【００２２】
図１に示す半導体集積回路１は、送信回路Ｔｘ１と、受信回路Ｒｘ１と、交流結合素子ＩＳＯ１と、を少なくとも備える。
【００２３】
送信回路Ｔｘ１は、半導体チップＣＨＰ０に形成される。なお、半導体チップＣＨＰ０は、第１の電源系に属する第１の電源（電源電圧ＶＤＤ０，接地電圧ＧＮＤ０）によって駆動される。
【００２４】
交流結合素子ＩＳＯ１及び受信回路Ｒｘ１は、半導体チップＣＨＰ１に形成される。なお、半導体チップＣＨＰ１は、第２の電源系に属する第２の電源（電源電圧ＶＤＤ１，接地電圧ＧＮＤ１）によって駆動される。
【００２５】
以下では、交流結合素子ＩＳＯ１が、一次側コイルＬ１１と二次側コイルＬ１２とからなるインダクタ（以下、単にトランスフォーマと称す）である場合を例に説明するが、これに限られない。交流結合素子ＩＳＯ１として、容量素子（以下、単にコンデンサと称す）、ＧＭＲ素子等が用いられても良い。したがって、本実施の形態は、交流結合素子ＩＳＯ１にインダクタを用いたインダクタ型アイソレータのみならず、容量素子を用いた容量結合型アイソレータ、ＧＭＲ素子を用いたＧＭＲ素子型アイソレータにも適用が可能である。
【００２６】
トランスフォーマは、一次側コイルＬ１１を用いて電気信号を磁気に変換し、二次側コイルＬ１２を用いて磁気を電気信号に変換することにより、交流信号を一次側コイルＬ１１から二次側コイルＬ１２に伝達する交流結合素子である。
【００２７】
図２は、半導体集積回路１の実装状態の一例を示す図である。なお、図２は、主として送信回路Ｔｘ１、受信回路Ｒｘ１及びこれらの間に設けられた交流結合素子ＩＳＯ１の実装状態を説明するものである。
【００２８】
図２に示す実装状態は、半導体パッケージＰＫＧ０に半導体チップＣＨＰ０及び半導体チップＣＨＰ１が搭載される。半導体チップＣＨＰ０及び半導体チップＣＨＰ１は、それぞれパッドＰｄを有する。そして、半導体チップＣＨＰ０及び半導体チップＣＨＰ１のそれぞれのパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージＰＫＧ０に設けられた複数のリード端子（外部端子）Ｔに接続される。
【００２９】
図２に示すように、半導体チップＣＨＰ０には送信回路Ｔｘ１が形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１と、交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２と、が形成される。また、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続されるパッドが形成され、半導体チップＣＨＰ１には、一次側コイルＬ１１の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Ｔｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ１に形成された一次側コイルＬ１１と接続される。
【００３０】
なお、図２に示す例では、一次側コイルＬ１１及び二次側コイルＬ１２が、それぞれ１つの半導体チップ内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。
【００３１】
図１に戻り、半導体集積回路１の構成例の詳細について説明する。送信回路Ｔｘ１は、第１の電源系に属する第１の電源に基づき動作する。一方、受信回路Ｒｘ１は、第２の電源系に属する第２の電源に基づき動作する。
【００３２】
送信回路Ｔｘ１は、外部から供給される送信データＶＩＮの遷移方向に応じた振幅方向のパルス信号を送信信号として出力する。例えば、送信データＶＩＮがＬレベルからＨレベルに遷移すると（立ち上がると）、送信回路Ｔｘ１は、一次側コイルＬ１１の一端から他端に向けて一時的に電流Ｉ１を流すことで、正振幅のパルス信号（送信信号）を出力する。一方、送信データＶＩＮがＨレベルからＬレベルに遷移すると（立ち下がると）、送信回路Ｔｘ１は、一次側コイルＬ１１の他端から一端に向けて一時的に電流Ｉ１を流すことで、負振幅のパルス信号（送信信号）を出力する。
【００３３】
交流結合素子ＩＳＯ１は、送信回路Ｔｘ１から出力された送信信号を、受信信号ＶＲとして受信回路Ｒｘ１に伝達する。具体的には、交流結合素子ＩＳＯ１は、一次側コイルＬ１１に流れる電流の電流変化に応じた電圧レベルの受信信号ＶＲを二次側コイルＬ１２に発生させる。
【００３４】
例えば、送信回路Ｔｘ１から正振幅のパルス信号（送信信号）が出力された場合、即ち、一次側コイルＬ１１の一端から他端に向けて一時的に電流Ｉ１が流れた場合、二次側コイルＬ１２には、正の起電力（正振幅のパルス信号）が受信信号ＶＲとして発生する。一方、送信回路Ｔｘ１から負振幅のパルス信号（送信信号）が出力された場合、即ち、一次側コイルＬ１１の他端から一端に向けて一時的に電流Ｉ１が流れた場合、二次側コイルＬ１２には、負の起電力（負振幅のパルス信号）が受信信号ＶＲとして発生する。
【００３５】
受信回路Ｒｘ１は、交流結合素子ＩＳＯ１からの受信信号ＶＲに基づいて送信データＶＩＮを再生し、出力データＶＯとして出力する。
【００３６】
（受信回路Ｒｘ１の構成例）
受信回路Ｒｘ１は、パルス検出回路１１と、正パルス判定回路（正パルス判定部）１２と、負パルス判定回路（負パルス判定部）１３と、ラッチ回路（データ生成部）１４と、を有する。
【００３７】
パルス検出回路１１は、二次側コイルＬ１２に発生した正振幅及び負振幅のパルス信号（受信信号ＶＲ）を検出し、それぞれ検出結果（第１検出結果）ｄ１及び検出結果（第２検出結果）ｄ２として出力する回路である。例えば、受信信号ＶＲの電圧レベルが高レベル側の閾値電圧Ｖｔｈ＋以上の場合、パルス検出回路１１は、正振幅のパルス信号を検出し、その期間中、Ｈレベルの検出結果ｄ１を出力する。一方、受信信号ＶＲの電圧レベルが高レベル側の閾値電圧Ｖｔｈ＋より低い場合、パルス検出回路１１は、正振幅のパルス信号を検出せず、Ｌレベルの検出結果ｄ１を出力する。同様にして、受信信号ＶＲの電圧レベルが低レベル側の閾値電圧Ｖｔｈ−以下の場合、パルス検出回路１１は、負振幅のパルス信号を検出し、その期間中、Ｈレベルの検出結果ｄ２を出力する。一方、受信信号ＶＲの電圧レベルが低レベル側の閾値電圧Ｖｔｈ−より高い場合、パルス検出回路１１は、負振幅のパルス信号を検出せず、Ｌレベルの検出結果ｄ２を出力する。
【００３８】
正パルス判定回路１２は、パルス検出回路１１の検出結果ｄ１，ｄ２に基づいて、送信データＶＩＮの立ち上がりを表す正振幅のパルス信号を判定し、判定結果（第１判定結果）ｓ１として出力する回路である。より具体的には、正パルス判定回路１２は、検出結果ｄ２がＨレベルになってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの期間（第１期間）、Ｌレベル（第１論理値）の判定結果（第１判定結果）ｓ１を出力し、それ以外の期間で検出結果ｄ１がＨレベルの場合にＨレベル（第２論理値）の判定結果（第１判定結果）ｓ１を出力する。
【００３９】
負パルス判定回路１３は、パルス検出回路１１の検出結果ｄ１，ｄ２に基づいて、送信データＶＩＮの立ち下がりを表す負振幅のパルス信号を判定し、判定結果（第２判定結果）ｓ２として出力する回路である。より具体的には、負パルス判定回路１３は、検出結果ｄ１がＨレベルになってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの期間（第２期間）、Ｌレベル（第１論理値）の判定結果（第２判定結果）ｓ２を出力し、それ以外の期間で検出結果ｄ２がＨレベルの場合にＨレベル（第２論理値）の判定結果（第２判定結果）ｓ２を出力する。
【００４０】
なお、正パルス判定回路１２及び負パルス判定回路１３は、同一の回路構成である。ただし、正パルス判定回路１２では、入力端子ＩＮ１に検出結果ｄ１が供給され、入力端子ＩＮ２に検出結果ｄ２が供給され、出力端子ＯＵＴから判定結果ｓ１が出力される。一方、負パルス判定回路１３では、入力端子ＩＮ１に検出結果ｄ２が供給され、入力端子ＩＮ２に検出結果ｄ１が供給され、出力端子ＯＵＴから判定結果ｓ２が出力される。
【００４１】
（正パルス判定回路１２，負パルス判定回路１３の状態遷移図）
図３を参照して、正パルス判定回路１２の基本動作について説明する。図３は、正パルス判定回路１２（負パルス判定回路１３）の状態遷移図である。なお、図３に示す"ＩＮ１"，"ＩＮ２"，"ＯＵＴ"は何れも正パルス判定回路１２（負パルス判定回路１３）の入力端子又は出力端子のことである。ここでは、ＩＮ１＝ｄ１、ＩＮ２＝ｄ２，ＯＵＴ＝ｓ１である。
【００４２】
まず、定常状態（ＳＴ１）では、正パルス判定回路１２は、Ｌレベルの検出結果ｄ１，ｄ２に基づいてＬレベルの判定結果ｓ１を出力する。
【００４３】
例えば、定常状態において、検出結果ｄ１が立ち上がると、正パルス判定回路１２は、Ｈレベルの判定結果ｓ１を出力する（Ｔ１２）。そして、正パルス判定回路１２は、定常状態（ＳＴ１）からＨ出力状態（ＳＴ２）に移行する。
【００４４】
一方、定常状態において、検出結果ｄ２が立ち上がると、正パルス判定回路１２は、Ｌレベルの判定結果ｓ１を出力し続ける（Ｔ１３）。そして、正パルス判定回路１２は、定常状態（ＳＴ１）からロック状態（ＳＴ３）に移行する。
【００４５】
次に、Ｈ出力状態において、検出結果ｄ１がＨレベルを維持している場合、検出結果ｄ２の立ち上がり又は立ち下がりに関わらず、正パルス判定回路１２は、Ｈレベルの判定結果ｓ１を出力し続ける（Ｔ２２）。このとき、正パルス判定回路１２は、Ｈ出力状態（ＳＴ２）を維持する。
【００４６】
一方、Ｈ出力状態において、検出結果ｄ２がＬレベルのときに検出結果ｄ１が立ち下がると、正パルス判定回路１２は、Ｌレベルの判定結果ｓ１を出力する（Ｔ２１）。そして、正パルス判定回路１２は、Ｈ出力状態（ＳＴ２）から定常状態（ＳＴ１）に移行する。
【００４７】
また、Ｈ出力状態において、検出結果ｄ２がＨレベルのときに検出結果ｄ１が立ち下がると、正パルス判定回路１２は、Ｌレベルの判定結果ｓ１を出力する（Ｔ２３）。そして、正パルス判定回路１２は、Ｈ出力状態（ＳＴ２）からロック状態（ＳＴ３）に移行する。
【００４８】
次に、ロック状態において、検出結果ｄ１，ｄ２の一方がＨレベルの場合、検出結果ｄ１，ｄ２の他方の遷移（立ち上がり、立ち下がり）に関わらず、正パルス判定回路１２は、Ｌレベルの判定結果ｓ１を出力し続ける（Ｔ３３）。このとき、正パルス判定回路１２は、ロック状態（ＳＴ３）を維持する。
【００４９】
一方、ロック状態において、検出結果ｄ１，ｄ２の一方がＬレベルの場合、検出結果ｄ１，ｄ２の他方が立ち下がると、正パルス判定回路１２は、Ｌレベルの判定結果ｓ１を出力し続ける（Ｔ３１）。そして、正パルス判定回路１２は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【００５０】
続いて、図３を参照して、負パルス判定回路１３の基本動作について説明する。ここでは、ＩＮ１＝ｄ２、ＩＮ２＝ｄ１，ＯＵＴ＝ｓ２である。
【００５１】
まず、定常状態（ＳＴ１）では、負パルス判定回路１３は、Ｌレベルの検出結果ｄ１，ｄ２に基づいてＬレベル（第１論理値）の判定結果ｓ２を出力する。
【００５２】
例えば、定常状態において、検出結果ｄ２が立ち上がると、負パルス判定回路１３は、Ｈレベル（第２論理値）の判定結果ｓ２を出力する（Ｔ１２）。そして、負パルス判定回路１３は、定常状態（ＳＴ１）からＨ出力状態（ＳＴ２）に移行する。
【００５３】
一方、定常状態において、検出結果ｄ１が立ち上がると、負パルス判定回路１３は、Ｌレベルの判定結果ｓ２を出力し続ける（Ｔ１３）。そして、負パルス判定回路１３は、定常状態（ＳＴ１）からロック状態（ＳＴ３）に移行する。
【００５４】
次に、Ｈ出力状態において、検出結果ｄ２がＨレベルを維持している場合、検出結果ｄ１の遷移（立ち上がり、立ち下がり）に関わらず、負パルス判定回路１３は、Ｈレベルの判定結果ｓ２を出力し続ける（Ｔ２２）。このとき、負パルス判定回路１３は、Ｈ出力状態（ＳＴ２）を維持する。
【００５５】
一方、Ｈ出力状態において、検出結果ｄ１がＬレベルのときに検出結果ｄ２が立ち下がると、負パルス判定回路１３は、Ｌレベルの判定結果ｓ２を出力する（Ｔ２１）。そして、負パルス判定回路１３は、Ｈ出力状態（ＳＴ２）から定常状態（ＳＴ１）に移行する。
【００５６】
また、Ｈ出力状態において、検出結果ｄ１がＨレベルのときに検出結果ｄ２が立ち下がると、負パルス判定回路１３は、Ｌレベルの判定結果ｓ２を出力する（Ｔ２３）。そして、負パルス判定回路１３は、Ｈ出力状態（ＳＴ２）からロック状態（ＳＴ３）に移行する。
【００５７】
次に、ロック状態において、検出結果ｄ１，ｄ２の一方がＨレベルの場合、検出結果ｄ１，ｄ２の他方の遷移（立ち上がり、立ち下がり）に関わらず、負パルス判定回路１３は、Ｌレベルの判定結果ｓ２を出力し続ける（Ｔ３３）。このとき、負パルス判定回路１３は、ロック状態（ＳＴ３）を維持する。
【００５８】
一方、ロック状態において、検出結果ｄ１，ｄ２の一方がＬレベルの場合、検出結果ｄ１，ｄ２の他方が立ち下がると、負パルス判定回路１３は、Ｌレベルの判定結果ｓ２を出力し続ける（Ｔ３１）。そして、負パルス判定回路１３は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【００５９】
図１に戻り、ラッチ回路１４は、正パルス判定回路１２の判定結果ｓ１と、負パルス判定回路１３の判定結果ｓ２と、に基づき出力データ（データ）ＶＯを出力する。
【００６０】
ラッチ回路１４は、いわゆる、ＳＲラッチ回路である。ラッチ回路１４では、セット入力端子Ｓに判定結果ｓ１が供給され、リセット入力端子Ｒに判定結果ｓ２が供給され、出力端子Ｑから出力データＶＯが出力される。
【００６１】
（タイミングチャート）
次に、図４Ａを参照して、受信回路Ｒｘ１の動作について説明する。図４Ａは、受信回路Ｒｘ１の動作の一例を示すタイミングチャートである。なお、図４Ａに示す動作は、交流結合素子ＩＳＯ１としてトランスフォーマが用いられる場合に限られず、コンデンサ、ＧＭＲ素子等が用いられた場合にも同様にも実現可能である。
【００６２】
まず、初期状態（時刻ｔ０）では、送信データＶＩＮはＬレベルを示している。そのため、送信回路Ｔｘ１は、一次側コイルＬ１１に電流Ｉ１を流さない（Ｉ１＝約０Ａ）。したがって、受信信号ＶＲも基準電圧を維持している。パルス検出回路１１は、正振幅及び負振幅のパルス信号を検出しないため、何れもＬレベルの検出結果ｄ１，ｄ２を出力している。そのため、正パルス判定回路１２はＬレベルの判定結果ｓ１を出力し、負パルス判定回路１３はＬレベルの判定結果ｓ２を出力している。つまり、正パルス判定回路１２及び負パルス判定回路１３は、何れも定常状態（ＳＴ１）である。それにより、ラッチ回路１４は、Ｌレベルの出力データＶＯを出力している。
【００６３】
送信データＶＩＮがＬレベルからＨレベルに遷移すると（時刻ｔ１）、送信回路Ｔｘ１は、一次側コイルＬ１１の一端から他端に向けて一時的に電流Ｉ１を流すことで、正振幅のパルス信号（送信信号）を出力する（時刻ｔ１〜ｔ３）。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた正の起電力（正振幅のパルス信号）が受信信号ＶＲとして発生する（図４ＡのＡ）（時刻ｔ１〜ｔ２）。ここで、この一次側コイルＬ１１の一端から他端に向けて流れている電流Ｉ１を止めると、二次側コイルＬ１２には、一次側コイルの電流変化に応じた負の起電力（負振幅のカウンターパルス）も受信信号ＶＲとして発生する（図４ＡのＢ）（時刻ｔ２〜ｔ３）。
【００６４】
パルス検出回路１１は、正振幅のパルス信号が閾値電圧Ｖｔｈ＋以上の場合に、その期間中、Ｈレベルの検出結果ｄ１を出力する（時刻ｔ１〜ｔ２）。さらに、パルス検出回路１１は、負振幅のカウンターパルスが閾値電圧Ｖｔｈ−以下の場合に、その期間中、Ｈレベルの検出結果ｄ２を出力する（時刻ｔ２〜ｔ３）。なお、実際には、検出結果ｄ１がＨレベルを示す期間と、検出結果ｄ２がＨレベルを示す期間とは、オーバーラップするように調整されている。また、負振幅のカウンターパルスは、必ずしも閾値電圧Ｖｔｈ−以下になるとは限らないが、図４Ａの例では、意図せずに閾値電圧Ｖｔｈ−以下になったと仮定して説明する。
【００６５】
正パルス判定回路１２は、少なくとも検出結果ｄ１が立ち上がってＨレベルを示す間、Ｈレベルの判定結果ｓ１を出力し（時刻ｔ１〜ｔ２）、検出結果ｄ１が立ち下がってから（検出結果ｄ２が立ち上がってから）検出結果ｄ１，ｄ２が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ１を出力し続ける（時刻ｔ２〜ｔ３）。
【００６６】
より具体的には、正パルス判定回路１２は、図３の状態遷移図に従って動作する。
【００６７】
まず、正パルス判定回路１２は、入力端子ＩＮ１に供給される検出結果ｄ１が立ち上がると、Ｈレベルの判定結果ｓ１を出力する（時刻ｔ１）。そして、正パルス判定回路１２は、定常状態（ＳＴ１）からＨ出力状態（ＳＴ２）に移行する。
【００６８】
次に、正パルス判定回路１２は、検出結果ｄ１が立ち下がると同時に、入力端子ＩＮ２に供給される検出結果ｄ２が立ち上がってＨレベルになると、Ｌレベルの判定結果ｓ１を出力する（時刻ｔ２）。そして、正パルス判定回路１２は、Ｈ出力状態（ＳＴ２）からロック状態（ＳＴ３）に移行する。
【００６９】
次に、正パルス判定回路１２は、検出結果ｄ２が立ち下がると、Ｌレベルの判定結果ｓ１を出力し続ける（時刻ｔ３）。そして、正パルス判定回路１２は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【００７０】
一方、負パルス判定回路１３は、検出結果ｄ１が立ち上がってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ１〜ｔ３）。
【００７１】
より具体的には、負パルス判定回路１３も、図３の状態遷移図に従って動作する。
【００７２】
まず、負パルス判定回路１３は、入力端子ＩＮ２に供給される検出結果ｄ１が立ち上がると、Ｌレベルの判定結果ｓ２を出力する（時刻ｔ１）。そして、負パルス判定回路１３は、定常状態（ＳＴ１）からロック状態（ＳＴ３）に移行する。
【００７３】
次に、負パルス判定回路１３は、検出結果ｄ１が立ち下がっても、入力端子ＩＮ１に供給される検出結果ｄ２が立ち上がってＨレベルを示しているため、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ２）。このとき、負パルス判定回路１３は、ロック状態（ＳＴ３）を維持する。
【００７４】
次に、負パルス判定回路１３は、検出結果ｄ２が立ち下がると、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ３）。そして、負パルス判定回路１３は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【００７５】
その後、送信データＶＩＮがＨレベルからＬレベルに遷移すると（時刻ｔ４）、送信回路Ｔｘ１は、一次側コイルＬ１１の他端から一端に向けて一時的に電流を流すことで、負振幅のパルス信号（送信信号）を出力する（時刻ｔ４〜ｔ６）。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた負の起電力（負振幅のパルス信号）が受信信号ＶＲとして発生する（図４ＡのＣ）（時刻ｔ４〜ｔ５）。ここで、この一次側コイルＬ１１の他端から一端に向けて流れている電流Ｉ１を止めると、二次側コイルＬ１２には、一次側コイルの電流変化に応じた正の起電力（正振幅のカウンターパルス）も受信信号ＶＲとして発生する（図４ＡのＤ）（時刻ｔ５〜ｔ６）。
【００７６】
パルス検出回路１１は、負振幅のパルス信号が閾値電圧Ｖｔｈ−以下の場合に、その期間中、Ｈレベルの検出結果ｄ２を出力する（時刻ｔ４〜ｔ５）。さらに、パルス検出回路１１は、正振幅のカウンターパルスが閾値電圧Ｖｔｈ＋以上の場合に、その期間中、Ｈレベルの検出結果ｄ１を出力する（時刻ｔ５〜ｔ６）。なお、実際には、検出結果ｄ２がＨレベルを示す期間と、検出結果ｄ１がＨレベルを示す期間とは、オーバーラップするように調整されている。また、正振幅のカウンターパルスは、必ずしも閾値電圧Ｖｔｈ＋以上になるとは限らないが、図４Ａの例では、意図せずに閾値電圧Ｖｔｈ＋以上になったと仮定して説明する。
【００７７】
正パルス判定回路１２は、検出結果ｄ２が立ち上がってＨレベルを示す間、検出結果ｄ２が立ち上がってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ１を出力し続ける（時刻ｔ４〜ｔ６）。
【００７８】
実際には、正パルス判定回路１２は、図３の状態遷移図に従って動作する。時刻ｔ４〜ｔ６における正パルス判定回路１２の動作については、時刻ｔ１〜ｔ３における負パルス判定回路１３と同様であるため、その説明を省略する。ただし、検出結果ｄ１，ｄ２をそれぞれ検出結果ｄ２，ｄ１と読み替え、判定結果ｓ２を判定結果ｓ１と読み替える。
【００７９】
一方、負パルス判定回路１３は、少なくとも検出結果ｄ２が立ち上がってＨレベルを示す間、Ｈレベルの判定結果ｓ２を出力し（時刻ｔ４〜ｔ５）、検出結果ｄ２が立ち下がってから（検出結果ｄ１が立ち上がってから）検出結果ｄ１，ｄ２が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ５〜ｔ６）。
【００８０】
実際には、負パルス判定回路１３は、図３の状態遷移図に従って動作する。時刻ｔ４〜ｔ６における負パルス判定回路１３の動作については、時刻ｔ１〜ｔ３における正パルス判定回路１２と同様であるため、その説明を省略する。ただし、検出結果ｄ１，ｄ２をそれぞれ検出結果ｄ２，ｄ１と読み替え、判定結果ｓ１を判定結果ｓ２と読み替える。
【００８１】
ラッチ回路１４は、判定結果ｓ１の立ち上がりに同期して出力データＶＯを立ち上げ（時刻ｔ１）、判定結果ｓ２の立ち上がりに同期して出力データＶＯを立ち下げる（時刻ｔ４）。
【００８２】
このように、受信回路Ｒｘ１は、二次側コイルＬ１２に発生するノイズ成分（カウンターパルス含む）を除去し、精度良くデータを受信（再生）している。
【００８３】
なお、図４Ａにおいて、検出結果ｄ２がＨレベルになってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの期間（第１期間）は、時刻ｔ４〜ｔ６の期間、及び、時刻ｔ２〜ｔ３の期間である。また、検出結果ｄ１がＨレベルになってから検出結果ｄ１，ｄ２が何れもＬレベルになるまで期間（第２期間）は、時刻ｔ１〜ｔ３の期間、及び、時刻ｔ５〜ｔ６の期間である。
【００８４】
なお、図４Ａでは、負振幅のカウンターパルスが検出され（時刻ｔ２〜ｔ３）、正振幅のカウンターパルスが検出された（時刻ｔ５〜ｔ６）場合を例に説明した。しかしながら、閾値電圧Ｖｔｈ＋，Ｖｔｈ−の設定や、動作条件(温度、電源電圧)等によっては、負振幅又は正振幅のカウンターパルスが検出されない場合もある。その場合でも、受信回路Ｒｘ１は、当然ながら、精度良くデータを受信することができる。
【００８５】
図４Ｂは、受信回路Ｒｘ１の他の動作を示すタイミングチャートである。図４Ｂに示すタイミングチャートでは、図４Ａに示すタイミングチャートと比較して、カウンターパルスが検出されていない。図４Ｂの場合でも、受信回路Ｒｘ１は、精度良くデータを受信（再生）していることがわかる。図４Ｂに示すタイミングチャートのその他の動作については、図４Ａと同様であるため、その説明を省略する。
【００８６】
（正パルス判定回路１２，負パルス判定回路１３の具体的構成の一例）
図５は、正パルス判定回路１２及び負パルス判定回路１３の具体的構成の一例を示す図である。
【００８７】
図５において、正パルス判定回路１２は、ＳＲラッチ回路（第１ＳＲラッチ回路）１２１と、論理積回路（第１論理積回路）（以下、単にＡＮＤ回路と称す）１２２と、を有する。負パルス判定回路１３は、ＳＲラッチ回路（第２ＳＲラッチ回路）１３１と、ＡＮＤ回路（第２論理積回路）１３２と、を有する。
【００８８】
ＳＲラッチ回路１２１では、セット入力端子Ｓにパルス検出回路１１の検出結果ｄ２が供給され、リセット入力端子Ｒにパルス検出回路１１の検出結果ｄ１の反転信号が供給され、出力端子Ｑから中間信号（第１中間信号）が出力される。ＡＮＤ回路１２２は、検出結果ｄ１と、ＳＲラッチ回路１２１からの中間信号と、の論理積を判定結果ｓ１として出力する。
【００８９】
ＳＲラッチ回路１３１では、セット入力端子Ｓにパルス検出回路１１の検出結果ｄ１が供給され、リセット入力端子Ｒにパルス検出回路１１の検出結果ｄ２の反転信号が供給され、出力端子Ｑから中間信号（第２中間信号）が出力される。ＡＮＤ回路１３２は、検出結果ｄ２と、ＳＲラッチ回路１３１からの中間信号と、の論理積を判定結果ｓ２として出力する。
【００９０】
図６は、正パルス判定回路１２及び負パルス判定回路１３に図５に示す構成が採用された場合における、受信回路Ｒｘ１の動作を示すタイミングチャートである。図６のタイミングチャートには、ＳＲラッチ回路１２１，１３１のそれぞれの出力信号も示されている。なお、図６の例では、各ＳＲラッチ回路１２１，１３１は、セット信号及びリセット信号がともにアクティブ（Ｈレベル）の場合、Ｈレベルの信号を出力する。即ち、セット信号が優先される。図６のその他の内容については、図４Ａの場合と同様であるため、その説明を省略する。
【００９１】
このように、本実施の形態にかかる受信回路Ｒｘ１は、正振幅又は負振幅のパルス信号を検出して正規のパルス信号と判定すると、その後、正振幅及び負振幅の何れのパルス信号も検出されなくなるまで、何れのパルス信号も正規のパルス信号と判定しない。それにより、本実施の形態にかかる受信回路Ｒｘ１は、受信信号ＶＲに発生するノイズ成分（カウンターパルス含む）を除去することができるため、精度良くデータを受信（再生）することができる。このとき、本実施の形態にかかる受信回路Ｒｘ１は、従来技術と異なり、アナログ電圧を比較するための専用の回路を備えず、正パルス判定回路及び負パルス判定回路を用いてデジタル的な制御を行っているため、小規模の回路構成で精度良くデータを受信することができる。
【００９２】
実施の形態２
図７は、実施の形態２にかかる受信回路Ｒｘ２を備え、アイソレータを構成した半導体集積回路２の構成例を示すブロック図である。以下、具体的に説明する。
【００９３】
図７に示す半導体集積回路２は、図１に示す半導体集積回路１と比較して、受信回路Ｒｘ１に代えて受信回路Ｒｘ２を備える。図７に示す半導体集積回路２のその他の回路構成については、図１に示す半導体集積回路１と同様であるため、その説明を省略する。
【００９４】
受信回路Ｒｘ２は、受信回路Ｒｘ１と比較して、遅延回路１５，１６をさらに備える。遅延回路１５，１６は、何れもパルス検出回路１１の検出結果ｄ１，ｄ２の立ち下がりを立ち上がりよりも大きく遅延させて検出結果ｄ１'，ｄ２'として出力する回路である。なお、遅延回路１５と正パルス判定回路１２とにより正パルス判定部２２が構成される。遅延回路１６と負パルス判定回路１３とにより負パルス判定部２３が構成される。
【００９５】
本実施の形態では、受信回路Ｒｘ２が２つの遅延回路１５，１６を備えた場合を例に説明するが、これに限られない。図８に示すように、受信回路Ｒｘ２は、１つの遅延回路１５を備え、当該遅延回路１５を共用する構成であっても良い。
【００９６】
正パルス判定回路１２は、検出結果ｄ１，ｄ２に代えて検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ１を出力する。具体的には、正パルス判定回路１２では、入力端子ＩＮ１に検出結果ｄ１'が供給され、入力端子ＩＮ２に検出結果ｄ２'が供給され、出力端子ＯＵＴから判定結果ｓ１が出力される。それにより、正パルス判定回路１２は、検出結果ｄ２'がＨレベルなってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの期間（第１期間）、Ｌレベル（第１論理値）の判定結果（第１判定結果）ｓ１を出力し、それ以外の期間で検出結果ｄ１'がＨレベルの場合にＨレベル（第２論理値）の判定結果（第１判定結果）ｓ１を出力する。
【００９７】
負パルス判定回路１３は、検出結果ｄ１，ｄ２に代えて検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ２を出力する。具体的には、負パルス判定回路１３では、入力端子ＩＮ１に検出結果ｄ２'が供給され、入力端子ＩＮ２に検出結果ｄ１'が供給され、出力端子ＯＵＴから判定結果ｓ２が出力される。それにより、負パルス判定回路１３は、検出結果ｄ１'がＨレベルになってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの期間（第２期間）、Ｌレベル（第１論理値）の判定結果（第２判定結果）ｓ２を出力し、それ以外の期間で検出結果ｄ２'がＨレベルの場合にＨレベル（第２論理値）の判定結果（第２判定結果）ｓ２を出力する。
【００９８】
受信回路Ｒｘ２のその他の回路構成については、受信回路Ｒｘ１と同様であるため、その説明を省略する。
【００９９】
（正パルス判定部２２，負パルス判定部２３の状態遷移図）
次に、図９を参照して、正パルス判定部２２の基本動作について説明する。図９は、正パルス判定部２２（負パルス判定部２３）の状態遷移図である。なお、図９に示す"ＩＮ１"，"ＩＮ２"，"ＯＵＴ"は何れも正パルス判定部２２（負パルス判定部２３）の入力端子又は出力端子のことである。ここでは、ＩＮ１＝ｄ１、ＩＮ２＝ｄ２，ＯＵＴ＝ｓ１である。また、以下では、簡単化のため、遅延回路１５が、検出結果ｄ１，ｄ２の立ち下がりのみを遅延させて検出結果ｄ１'，ｄ２'として出力する場合を例に説明する。
【０１００】
まず、定常状態（ＳＴ１）では、正パルス判定部２２は、Ｌレベルの検出結果ｄ１，ｄ２に基づいてＬレベルの判定結果ｓ１を出力する。
【０１０１】
例えば、定常状態において、検出結果ｄ１が立ち上がると、正パルス判定部２２は、Ｈレベルの判定結果ｓ１を出力する（Ｔ１２）。そして、正パルス判定部２２は、定常状態（ＳＴ１）からＨ出力状態（ＳＴ２）に移行する。
【０１０２】
一方、定常状態において、検出結果ｄ２が立ち上がると、正パルス判定部２２は、Ｌレベルの判定結果ｓ１を出力し続ける（Ｔ１３）。そして、正パルス判定部２２は、定常状態（ＳＴ１）からロック状態（ＳＴ３）に移行する。
【０１０３】
次に、Ｈ出力状態において、検出結果ｄ１がＨレベルを維持している場合、検出結果ｄ２の立ち上がり又は立ち下がりに関わらず、正パルス判定部２２は、Ｈレベルの判定結果ｓ１を出力し続ける（Ｔ２２）。このとき、正パルス判定部２２は、Ｈ出力状態（ＳＴ２）を維持する。
【０１０４】
一方、Ｈ出力状態において、検出結果ｄ１が立ち下がると、正パルス判定部２２は、Ｈ出力状態（ＳＴ２）から遅延待ち状態（ＳＴ４）に移行する。
【０１０５】
検出結果ｄ１が立ち下がってから所定の遅延時間が経過すると、正パルス判定部２２は、遅延待ち状態（ＳＴ４）から他の状態に移行する。
【０１０６】
例えば、検出結果ｄ１，ｄ２が何れもＬレベルの場合、それに応じて検出結果ｄ１'，ｄ２'が何れもＬレベルになるため、正パルス判定部２２は、Ｌレベルの判定結果ｓ１を出力する（Ｔ４１）。そして、正パルス判定部２２は、遅延待ち状態（ＳＴ４）から定常状態（ＳＴ１）に移行する。
【０１０７】
一方、検出結果ｄ１，ｄ２の一方がＨレベルの場合、それに応じて検出結果ｄ１'，ｄ２'の一方がＨレベルになるため、正パルス判定部２２は、Ｌレベルの判定結果ｓ１を出力する（Ｔ４３）。そして、正パルス判定部２２は、遅延待ち状態（ＳＴ４）からロック状態（ＳＴ４）に移行する。
【０１０８】
次に、ロック状態において、検出結果ｄ１，ｄ２の一方がＨレベルの場合、それに応じて検出結果ｄ１'，ｄ２'の一方がＨレベルになるため、検出結果ｄ１，ｄ２（ｄ１'，ｄ２'）の他方の遷移に関わらず、正パルス判定部２２は、Ｌレベルの判定結果ｓ１を出力し続ける（Ｔ３３）。このとき、正パルス判定部２２は、ロック状態（ＳＴ３）を維持する。
【０１０９】
一方、ロック状態において、検出結果ｄ１，ｄ２（ｄ１'，ｄ２'）の一方がＬレベルの場合、検出結果ｄ１，ｄ２の他方が立ち下がると、それに応じて検出結果ｄ１'，ｄ２'の他方が立ち下がるため、正パルス判定部２２は、Ｌレベルの判定結果ｓ１を出力し続ける（Ｔ３１）。そして、正パルス判定部２２は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【０１１０】
続いて、図９を参照して、負パルス判定部２３の基本動作について説明する。ここでは、ＩＮ１＝ｄ２、ＩＮ２＝ｄ１，ＯＵＴ＝ｓ２である。
【０１１１】
まず、定常状態（ＳＴ１）では、負パルス判定部２３は、Ｌレベルの検出結果ｄ１，ｄ２に基づいてＬレベルの判定結果ｓ２を出力する。
【０１１２】
例えば、定常状態において、検出結果ｄ２が立ち上がると、負パルス判定部２３は、Ｈレベルの判定結果ｓ２を出力する（Ｔ１２）。そして、負パルス判定部２３は、定常状態（ＳＴ１）からＨ出力状態（ＳＴ２）に移行する。
【０１１３】
一方、定常状態において、検出結果ｄ１が立ち上がると、負パルス判定部２３は、Ｌレベルの判定結果ｓ２を出力し続ける（Ｔ１３）。そして、負パルス判定部２３は、定常状態（ＳＴ１）からロック状態（ＳＴ３）に移行する。
【０１１４】
次に、Ｈ出力状態において、検出結果ｄ２がＨレベルを維持している場合、検出結果ｄ１の立ち上がり又は立ち下がりに関わらず、負パルス判定部２３は、Ｈレベルの判定結果ｓ２を出力し続ける（Ｔ２２）。このとき、負パルス判定部２３は、Ｈ出力状態（ＳＴ２）を維持する。
【０１１５】
一方、Ｈ出力状態において、検出結果ｄ２が立ち下がると、負パルス判定部２３は、Ｈ出力状態（ＳＴ２）から遅延待ち状態（ＳＴ４）に移行する。
【０１１６】
検出結果ｄ２が立ち下がってから所定の遅延時間が経過すると、負パルス判定部２３は、遅延待ち状態（ＳＴ４）から他の状態に移行する。
【０１１７】
例えば、検出結果ｄ１，ｄ２が何れもＬレベルの場合、それに応じて検出結果ｄ１'，ｄ２'が何れもＬレベルになるため、負パルス判定部２３は、Ｌレベルの判定結果ｓ２を出力する（Ｔ４１）。そして、負パルス判定部２３は、遅延待ち状態（ＳＴ４）から定常状態（ＳＴ１）に移行する。
【０１１８】
一方、検出結果ｄ１，ｄ２の一方がＨレベルの場合、それに応じて検出結果ｄ１'，ｄ２'の一方がＨレベルになるため、負パルス判定部２３は、Ｌレベルの判定結果ｓ２を出力する（Ｔ４３）。そして、負パルス判定部２３は、遅延待ち状態（ＳＴ４）からロック状態（ＳＴ４）に移行する。
【０１１９】
次に、ロック状態において、検出結果ｄ１，ｄ２の一方がＨレベルの場合、それに応じて検出結果ｄ１'，ｄ２'の一方がＨレベルになるため、検出結果ｄ１，ｄ２（ｄ１'，ｄ２'）の他方の遷移に関わらず、負パルス判定部２３は、Ｌレベルの判定結果ｓ２を出力し続ける（Ｔ３３）。このとき、負パルス判定部２３は、ロック状態（ＳＴ３）を維持する。
【０１２０】
一方、ロック状態において、検出結果ｄ１，ｄ２（ｄ１'，ｄ２'）の一方がＬレベルの場合、検出結果ｄ１，ｄ２の他方が立ち下がると、それに応じて検出結果ｄ１'，ｄ２'の他方が立ち下がるため、負パルス判定部２３は、Ｌレベルの判定結果ｓ２を出力し続ける（Ｔ３１）。そして、負パルス判定部２３は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【０１２１】
（タイミングチャート）
次に、図１０Ａを参照して、受信回路Ｒｘ２の動作について説明する。図１０Ａは、受信回路Ｒｘ２の動作の一例を示すタイミングチャートである。なお、図１０Ａに示す動作は、交流結合素子ＩＳＯ１としてトランスフォーマが用いられる場合に限られず、コンデンサ、ＧＭＲ素子等が用いられた場合にも同様に実現可能である。
【０１２２】
まず、初期状態（時刻ｔ０）では、送信データＶＩＮはＬレベルを示している。そのため、送信回路Ｔｘ１は、一次側コイルＬ１１に電流Ｉ１を流さない（Ｉ１＝約０Ａ）。したがって、受信信号ＶＲも基準電圧を維持している。パルス検出回路１１は、正振幅及び負振幅のパルス信号を検出しないため、何れもＬレベルの検出結果ｄ１，ｄ２を出力している。そのため、正パルス判定部２２はＬレベルの判定結果ｓ１を出力し、負パルス判定部２３はＬレベルの判定結果ｓ２を出力している。つまり、正パルス判定部２２及び負パルス判定部２３は、何れも定常状態（ＳＴ１）である。それにより、ラッチ回路１４は、Ｌレベルの出力データＶＯを出力している。
【０１２３】
送信データＶＩＮがＬレベルからＨレベルに遷移すると（時刻ｔ１）、送信回路Ｔｘ１は、一次側コイルＬ１１の一端から他端に向けて一時的に電流Ｉ１を流すことで、正振幅のパルス信号（送信信号）を出力する（時刻ｔ１〜ｔ６）。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた正の起電力（正振幅のパルス信号）が受信信号ＶＲとして発生する（図１０ＡのＡ）（時刻ｔ１〜ｔ２）。ここで、この一次側コイルＬ１１の一端から他端に向けて流れている電流Ｉ１を止めると、二次側コイルＬ１２には、一次側コイルの電流変化に応じた負の起電力（負振幅のカウンターパルス）も受信信号ＶＲとして発生する（図１０ＡのＢ）（時刻ｔ２〜ｔ６）。
【０１２４】
パルス検出回路１１は、正振幅のパルス信号が閾値電圧Ｖｔｈ＋以上の場合に、その期間中、Ｈレベルの検出結果ｄ１を出力する（時刻ｔ１〜ｔ２）。さらに、パルス検出回路１１は、負振幅のカウンターパルスが閾値電圧Ｖｔｈ−以下の場合に、その期間中Ｈレベルの検出結果ｄ２を出力する（時刻ｔ３〜ｔ５）。なお、負振幅のカウンターパルスは、必ずしも閾値電圧Ｖｔｈ−以下になるとは限らないが、図１０Ａの例では、意図せずに閾値電圧Ｖｔｈ−以下になったと仮定して説明する。
【０１２５】
ここで、正振幅のパルス信号（図１０ＡのＡ）に起因して検出結果ｄ１がＨレベルを示す期間（時刻ｔ１〜ｔ２）と、負振幅のカウンターパルス（図１０ＡのＢ）に起因して検出結果ｄ２がＨレベルを示す期間（時刻ｔ３〜ｔ５）と、の間には、検出結果ｄ１，ｄ２が何れもＬレベルを示す期間（時刻ｔ２〜ｔ３）が存在する。
【０１２６】
仮に、図１に示す受信回路Ｒｘ１では、この期間（時刻ｔ２〜ｔ３）に、正パルス判定回路１２（正パルス判定部に相当）及び負パルス判定回路１３（負パルス判定部に相当）が定常状態（ＳＴ１）に戻ってしまう。それにより、図１に示す受信回路Ｒｘ１は、負振幅のカウンターパルス（図１０ＡのＢ）を、送信データＶＩＮの立ち下がりを表す正規のパルス信号として誤って取り込んでしまう可能性がある。
【０１２７】
そこで、図７に示す受信回路Ｒｘ２では、正パルス判定回路１２が、検出結果ｄ１，ｄ２の立ち下がりを遅延させた検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ１を出力している。同様にして、負パルス判定回路１３が、検出結果ｄ１，ｄ２の立ち下がりを遅延させた検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ２を出力している。それにより、受信回路Ｒｘ２は、負振幅のカウンターパルスを正規のパルス信号として誤って取り込むことを防止している。以下、詳細に説明する。
【０１２８】
正パルス判定部２２において、遅延回路１５は、検出結果ｄ１が立ち上がると（時刻ｔ１）、速やかに検出結果ｄ１'を立ち上げ（時刻ｔ１）、検出結果ｄ１が立ち下がると（時刻ｔ２）、所定の遅延時間経過後に検出結果ｄ１'を立ち下げる（時刻ｔ４）。また、遅延回路１５は、検出結果ｄ２が立ち上がると（時刻ｔ３）、速やかに検出結果ｄ２'を立ち上げ（時刻ｔ３）、検出結果ｄ２が立ち下がると（時刻ｔ５）、所定の遅延時間経過後に検出結果ｄ２'を立ち下げる（時刻ｔ７）。
【０１２９】
正パルス判定部２２において、正パルス判定回路１２は、少なくとも検出結果ｄ１が立ち上がってＨレベルを示す間、Ｈレベルの判定結果ｓ１を出力し（時刻ｔ１〜ｔ３）、検出結果ｄ２（ｄ２'）が立ち上がってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ１を出力し続ける（時刻ｔ３〜ｔ７）。
【０１３０】
より具体的には、正パルス判定部２２は、図９の状態遷移図に従って動作する。
【０１３１】
まず、正パルス判定部２２は、入力端子ＩＮ１に供給される検出結果ｄ１が立ち上がると、Ｈレベルの判定結果ｓ１を出力する（時刻ｔ１）。そして、正パルス判定部２２は、定常状態（ＳＴ１）からＨ出力状態（ＳＴ２）に移行する。
【０１３２】
次に、正パルス判定部２２は、検出結果ｄ１が立ち下がると、Ｈ出力状態（ＳＴ２）から遅延待ち状態（ＳＴ４）に移行する（時刻ｔ２）。この遅延待ち状態にて、入力端子ＩＮ２に供給される検出結果ｄ２が立ち上がると、正パルス判定部２２は、判定結果ｓ１をＨレベルからＬレベルに切り替えて出力する（時刻ｔ３）。
【０１３３】
次に、正パルス判定部２２は、検出結果ｄ１が立ち下がってから所定の遅延時間が経過すると、遅延待ち状態（ＳＴ４）からロック状態（ＳＴ３）に移行する（時刻ｔ４）。なお、正パルス判定部２２は、Ｌレベルの判定結果ｓ１を出力し続けている。
【０１３４】
次に、正パルス判定部２２は、検出結果ｄ２の立ち下がりに応じて検出結果ｄ２'が立ち下がると、Ｌレベルの判定結果ｓ１を出力し続ける（時刻ｔ７）。そして、正パルス判定部２２は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【０１３５】
一方、負パルス判定部２３において、遅延回路１６は、検出結果ｄ１が立ち上がると（時刻ｔ１）、速やかに検出結果ｄ１'を立ち上げ（時刻ｔ１）、検出結果ｄ１が立ち下がると（時刻ｔ２）、所定の遅延時間経過後に検出結果ｄ１'を立ち下げる（時刻ｔ４）。また、遅延回路１６は、検出結果ｄ２が立ち上がると（時刻ｔ３）、速やかに検出結果ｄ２'を立ち上げ（時刻ｔ３）、検出結果ｄ２が立ち下がると（時刻ｔ５）、所定の遅延時間経過後に検出結果ｄ２'を立ち下げる（時刻ｔ７）。
【０１３６】
負パルス判定部２３において、負パルス判定回路１３は、検出結果ｄ１（ｄ１'）が立ち上がってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ１〜ｔ７）。
【０１３７】
より具体的には、負パルス判定部２３も、図９の状態遷移図に従って動作する。
【０１３８】
まず、負パルス判定部２３は、入力端子ＩＮ２に供給される検出結果ｄ１が立ち上がると、Ｌレベルの判定結果ｓ２を出力する（時刻ｔ１）。そして、負パルス判定部２３は、定常状態（ＳＴ１）からロック状態（ＳＴ３）に移行する。
【０１３９】
次に、負パルス判定部２３は、検出結果ｄ１の立ち下がりに応じて検出結果ｄ１'が立ち下がっても、入力端子ＩＮ１に供給される検出結果ｄ２（ｄ２'）が立ち上がってＨレベルを示しているため、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ４）。このとき、負パルス判定部２３は、ロック状態（ＳＴ３）を維持する。
【０１４０】
次に、負パルス判定部２３は、検出結果ｄ２の立ち下がりに応じて検出結果ｄ２'が立ち下がると、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ７）。そして、負パルス判定部２３は、ロック状態（ＳＴ３）から定常状態（ＳＴ１）に移行する。
【０１４１】
その後、送信データＶＩＮがＨレベルからＬレベルに遷移すると（時刻ｔ８）、送信回路Ｔｘ１は、一次側コイルＬ１１の他端から一端に向けて一時的に電流を流すことで、負振幅のパルス信号（送信信号）を出力する（時刻ｔ８〜ｔ１３）。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた負の起電力（負振幅のパルス信号）が受信信号ＶＲとして発生する（図１０ＡのＣ）（時刻ｔ８〜ｔ９）。ここで、この一次側コイルＬ１１の他端から一端に向けて流れている電流Ｉ１を止めると、二次側コイルＬ１２には、一次側コイルの電流変化に応じた正の起電力（正振幅のカウンターパルス）も受信信号ＶＲとして発生する（図１０ＡのＤ）（時刻ｔ９〜ｔ１３）。
【０１４２】
パルス検出回路１１は、負振幅のパルス信号が閾値電圧Ｖｔｈ−以下の場合に、その期間中、Ｈレベルの検出結果ｄ２を出力する（時刻ｔ８〜ｔ９）。さらに、パルス検出回路１１は、正振幅のカウンターパルスが閾値電圧Ｖｔｈ＋以上の場合に、その期間中、Ｈレベルの検出結果ｄ１を出力する（時刻ｔ１０〜ｔ１２）。なお、正振幅のカウンターパルスは、必ずしも閾値電圧Ｖｔｈ＋以上になるとは限らないが、図１０Ａの例では、意図せずに閾値電圧Ｖｔｈ＋以上になったと仮定して説明する。
【０１４３】
ここで、負振幅のパルス信号（図１０ＡのＣ）に起因して検出結果ｄ２がＨレベルを示す期間（時刻ｔ８〜ｔ９）と、正振幅のカウンターパルス（図１０ＡのＤ）に起因して検出結果ｄ２がＨレベルを示す期間（時刻ｔ１０〜ｔ１２）と、の間には、検出結果ｄ１，ｄ２が何れもＬレベルを示す期間（時刻ｔ９〜ｔ１０）が存在する。
【０１４４】
仮に、図１に示す受信回路Ｒｘ１では、この期間（時刻ｔ９〜ｔ１０）に、正パルス判定回路１２（正パルス判定部に相当）及び負パルス判定回路１３（負パルス判定部に相当）が定常状態（ＳＴ１）に戻ってしまう。それにより、図１に示す受信回路Ｒｘ１は、正振幅のカウンターパルス（図１０ＡのＤ）を、送信データＶＩＮの立ち上がりを表す正規のパルス信号として誤って取り込んでしまう可能性がある。
【０１４５】
そこで、図７に示す受信回路Ｒｘ２では、正パルス判定回路１２が、検出結果ｄ１，ｄ２の立ち下がりを遅延させた検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ１を出力している。同様にして、負パルス判定回路１３が、検出結果ｄ１，ｄ２の立ち下がりを遅延させた検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ２を出力している。それにより、受信回路Ｒｘ２は、正振幅のカウンターパルスを正規のパルス信号として誤って取り込むことを防止している。以下、詳細に説明する。
【０１４６】
正パルス判定部２２において、遅延回路１５は、検出結果ｄ２が立ち上がると（時刻ｔ８）、速やかに検出結果ｄ２'を立ち上げ（時刻ｔ８）、検出結果ｄ２が立ち下がると（時刻ｔ９）、所定の遅延時間経過後に検出結果ｄ２'を立ち下げる（時刻ｔ１１）。また、遅延回路１５は、検出結果ｄ１が立ち上がると（時刻ｔ１０）、速やかに検出結果ｄ１'を立ち上げ（時刻ｔ１０）、検出結果ｄ１が立ち下がると（時刻ｔ１２）、所定の遅延時間経過度に検出結果ｄ１'を立ち下げる（時刻ｔ１４）。
【０１４７】
正パルス判定部２２において、正パルス判定回路１２は、検出結果ｄ２（ｄ２'）が立ち上がってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ１を出力し続ける（時刻ｔ８〜ｔ１４）。
【０１４８】
実際には、正パルス判定部２２は、図９の状態遷移図に従って動作する。時刻ｔ８〜ｔ１４における正パルス判定部２２の動作については、時刻ｔ１〜ｔ７における負パルス判定部２３と同様であるため、その説明を省略する。ただし、検出結果ｄ１，ｄ２，ｄ１'，ｄ２'をそれぞれ検出結果ｄ２，ｄ１，ｄ２'，ｄ１'と読み替え、判定結果ｓ２を判定結果ｓ１と読み替える。
【０１４９】
一方、負パルス判定部２３において、遅延回路１６は、検出結果ｄ２が立ち上がると（時刻ｔ８）、速やかに検出結果ｄ２'を立ち上げ（時刻ｔ８）、検出結果ｄ２が立ち下がると（時刻ｔ９）、所定の遅延時間経過後に検出結果ｄ２'を立ち下げる（時刻ｔ１１）。また、遅延回路１６は、検出結果ｄ１が立ち上がると（時刻ｔ１０）、速やかに検出結果ｄ１'を立ち上げ（時刻ｔ１０）、検出結果ｄ１が立ち下がると（時刻ｔ１２）、所定の遅延時間経過度に検出結果ｄ１'を立ち下げる（時刻ｔ１４）。
【０１５０】
負パルス判定部２３において、負パルス判定回路１３は、少なくとも検出結果ｄ２が立ち上がってＨレベルを示す間、Ｈレベルの判定結果ｓ２を出力し（時刻ｔ８〜ｔ１０）、検出結果ｄ１（ｄ１'）が立ち上がってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの間、Ｌレベルの判定結果ｓ２を出力し続ける（時刻ｔ１０〜ｔ１４）。
【０１５１】
実際には、負パルス判定部２３は、図９の状態遷移図に従って動作する。時刻ｔ８〜ｔ１４における負パルス判定部２３の動作については、時刻ｔ１〜ｔ７における正パルス判定部２２と同様であるため、その説明を省略する。ただし、検出結果ｄ１，ｄ２，ｄ１'，ｄ２'をそれぞれ検出結果ｄ２，ｄ１，ｄ２'，ｄ１'と読み替え、判定結果ｓ１を判定結果ｓ２と読み替える。
【０１５２】
ラッチ回路１４は、判定結果ｓ１の立ち上がりに同期して出力データＶＯを立ち上げ（時刻ｔ１）、判定結果ｓ２の立ち上がりに同期して出力データＶＯを立ち下げる（時刻ｔ４）。
【０１５３】
このように、受信回路Ｒｘ２では、正パルス判定回路１２及び負パルス判定回路１３が、検出結果ｄ１，ｄ２の立ち下がりを遅延させた検出結果ｄ１'，ｄ２'に基づいてそれぞれ判定結果ｓ１，ｓ２を出力する。ここで、正規のパルス信号に起因して検出結果ｄ１'（又はｄ２'）がＨレベルを示す期間と、カウンターパルスに起因して検出結果ｄ２'（ｄ１'）がＨレベルを示す期間と、の間には、検出結果ｄ１'，ｄ２'が何れもＬレベルを示す期間は存在しない。それにより、受信回路Ｒｘ２は、正規のパルス信号を検出してからカウンターパルスを検出するまでに時間差がある場合でも、その時間差を埋めることができるため、精度良くデータを受信（再生）することができる。
【０１５４】
なお、図１０Ａにおいて、検出結果ｄ２'がＨレベルになってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの期間（第１期間）は、時刻ｔ８〜ｔ１４の期間、及び、時刻ｔ３〜ｔ７の期間である。また、検出結果ｄ１'がＨレベルになってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまで期間（第２期間）は、時刻ｔ１〜ｔ７の期間、及び、時刻ｔ１０〜ｔ１４の期間である。
【０１５５】
なお、図１０Ａでは、負振幅のカウンターパルスが検出され（時刻ｔ３〜ｔ５）、正振幅のカウンターパルスが検出された（時刻ｔ１０〜ｔ１２）場合を例に説明した。しかしながら、閾値電圧Ｖｔｈ＋，Ｖｔｈ−の設定や、動作条件(温度、電源電圧)等によっては、負振幅又は正振幅のカウンターパルスが検出されない場合もある。その場合でも、受信回路Ｒｘ２は、当然ながら、精度良くデータを受信することができる。
【０１５６】
図１０Ｂは、受信回路Ｒｘ２の他の動作を示すタイミングチャートである。図１０Ｂに示すタイミングチャートでは、図１０Ａに示すタイミングチャートと比較して、カウンターパルスが検出されていない。図１０Ｂの場合でも、受信回路Ｒｘ２は、精度良くデータを受信（再生）していることがわかる。図１０Ｂに示すタイミングチャートのその他の動作については、図１０Ａと同様であるため、その説明を省略する。
【０１５７】
（遅延回路１５，１６の第１の具体的構成例）
次に、遅延回路１５，１６の第１の具体的構成例について説明する。なお、遅延回路１５，１６は回路構成が同じであるため、以下では、代表して、遅延回路１５について説明する。
【０１５８】
図１１は、遅延回路１５の具体的構成の一例を示す図である。図１１に示す遅延回路１５は、否定論理和回路（以下、単にＮＯＲ回路と称す）１５１〜１５３，１６１〜１６３と、否定論理積回路（以下、単にＮＡＮＤ回路と称す）１５４，１５５，１６４，１６５と、否定回路（以下、単にＩＮＶ回路と称す）１５６，１６６と、を有する。
【０１５９】
ＮＯＲ回路１５１は、検出結果ｄ１の否定論理和を出力する。ＮＡＮＤ回路１５４は、ＮＯＲ回路１５１の出力の否定論理積を出力する。ＮＯＲ回路１５２は、ＮＡＮＤ回路１５４の出力の否定論理和を出力する。ＮＡＮＤ回路１５５は、ＮＯＲ回路１５２の出力の否定論理積を出力する。ＮＯＲ回路１５３は、ＮＡＮＤ回路１５５の出力の否定論理和を出力する。そして、ＩＮＶ回路１５６は、ＮＯＲ回路１５３の出力の反転信号を検出結果ｄ１'として出力する。
【０１６０】
ＮＯＲ回路１６１は、検出結果ｄ２の否定論理和を出力する。ＮＡＮＤ回路１６４は、ＮＯＲ回路１６１の出力の否定論理積を出力する。ＮＯＲ回路１６２は、ＮＡＮＤ回路１６４の出力の否定論理和を出力する。ＮＡＮＤ回路１６５は、ＮＯＲ回路１６２の出力の否定論理積を出力する。ＮＯＲ回路１６３は、ＮＡＮＤ回路１６５の出力の否定論理和を出力する。そして、ＩＮＶ回路１６６は、ＮＯＲ回路１６３の出力の反転信号を検出結果ｄ２'として出力する。
【０１６１】
このような回路構成により、図１１に示す遅延回路１５は、検出結果ｄ１，ｄ２の立ち下がりを立ち上がりより大きく遅延させて検出結果ｄ１'，ｄ２'として出力する。
【０１６２】
（遅延回路１５の第２の具体的構成例）
次に、遅延回路１５，１６の第２の具体的構成例について説明する。なお、遅延回路１５，１６は回路構成が同じであるため、以下では、代表して、遅延回路１５について説明する。
【０１６３】
図１２は、遅延回路１５の具体的構成の一例を示す図である。図１２に示す遅延回路１５は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２と、を有する。なお、トランジスタＭＰ１１，ＭＰ２１、ＭＮ１２，ＭＮ２２のオン抵抗は、それぞれ、トランジスタＭＮ１１，ＭＮ２１，ＭＰ１２，ＭＰ２２のオン抵抗よりも大きい。
【０１６４】
トランジスタＭＰ１１，ＭＮ１１により第１インバータが構成される。トランジスタＭＰ１２，ＭＮ１２により第２インバータが構成される。第１インバータは、検出結果ｄ１の反転信号を出力する。第２インバータは、第１インバータの出力の反転信号を検出結果ｄ１'として出力する。
【０１６５】
トランジスタＭＰ２１，ＭＮ２１により第３インバータが構成される。トランジスタＭＰ２２，ＭＮ２２により第４インバータが構成される。第３インバータは、検出結果ｄ２の反転信号を出力する。第４インバータは、第３インバータの出力の反転信号を検出結果ｄ２'として出力する。
【０１６６】
図１２に示す遅延回路１５では、検出結果ｄ１が立ち上がると、オン抵抗の小さなトランジスタＭＮ１１，ＭＰ１２がオンし、オン抵抗の大きなトランジスタＭＰ１１，ＭＮ１２がオフするため、比較的早いタイミングで検出結果ｄ１'が立ち上がる。同様に、図１２に示す遅延回路１５では、検出結果ｄ２が立ち上がると、オン抵抗の小さなトランジスタＭＮ２１，ＭＰ２２がオンし、オン抵抗の大きなトランジスタＭＰ２１，ＭＮ２２がオフするため、比較的早いタイミングで検出結果ｄ２'が立ち上がる。
【０１６７】
一方、図１２に示す遅延回路１５では、検出結果ｄ１が立ち下がると、オン抵抗の大きなトランジスタＭＰ１１，ＭＮ１２がオンし、オン抵抗の小さなトランジスタＭＮ１１，ＭＰ１２がオフするため、比較的遅いタイミングで検出結果ｄ１'が立ち下がる。同様に、図１２に示す遅延回路１５では、検出結果ｄ２が立ち下がると、オン抵抗の大きなトランジスタＭＰ２１，ＭＮ２２がオンし、オン抵抗の小さなトランジスタＭＮ２１，ＭＰ２２がオフするため、比較的遅いタイミングで検出結果ｄ２'が立ち下がる。
【０１６８】
このような回路構成により、図１２に示す遅延回路１５は、検出結果ｄ１，ｄ２の立ち下がりを立ち上がりより大きく遅延させて検出結果ｄ１'，ｄ２'として出力する。
【０１６９】
図１３は、正パルス判定回路１２及び負パルス判定回路１３に図５に示す構成が採用された場合における、受信回路Ｒｘ２の動作を示すタイミングチャートである。図１３のタイミングチャートには、ＳＲラッチ回路１２１，１３１のそれぞれの出力信号も示されている。図１３のその他の内容については、図１０Ａの場合と同様であるため、その説明を省略する。
【０１７０】
このように、本実施の形態にかかる受信回路Ｒｘ２は、実施の形態１と同様の効果を奏することができる。さらに、本実施の形態にかかる受信回路Ｒｘ２では、正パルス判定回路１２及び負パルス判定回路１３が、検出結果ｄ１，ｄ２の立ち下がりを遅延させた検出結果ｄ１'，ｄ２'に基づいてそれぞれ判定結果ｓ１，ｓ２を出力する。それにより、受信回路Ｒｘ２は、正規のパルス信号を検出してからカウンターパルスを検出するまでに時間差がある場合でも、その時間差を埋めることができるため、精度良くデータを受信（再生）することができる。
【０１７１】
さらに、本実施の形態にかかる受信回路Ｒｘ２は、正規のパルス信号を検出してから複数のノイズ成分（カウンターパルス含む）を時間差で検出する場合でも、当該複数のノイズ成分に起因する検出結果ｄ１，ｄ２の立ち下がりを遅延させることにより、それらの時間差を埋めることができるため、精度良くデータを受信することができる。
【０１７２】
実施の形態３
図１４は、実施の形態３にかかる受信回路Ｒｘ３を備え、アイソレータを構成した半導体集積回路３の構成例を示すブロック図である。以下、具体的に説明する。
【０１７３】
図１４に示す半導体集積回路３は、図１に示す半導体集積回路１と比較して、受信回路Ｒｘ１に代えて受信回路Ｒｘ３を備える。図１４に示す半導体集積回路３のその他の回路構成については、図１に示す半導体集積回路１と同様であるため、その説明を省略する。
【０１７４】
受信回路Ｒｘ３は、受信回路Ｒｘ１と比較して、正パルス判定回路１２に代えて正パルス判定回路３２を備え、負パルス判定回路１３に代えて負パルス判定回路３３を備える。
【０１７５】
正パルス判定回路３２は、パルス検出回路１１によって検出された正振幅のパルス信号を判定する回路である。ここで、正パルス判定回路３２は、負振幅のパルス信号が検出されてから所定期間を経過するまでの間、正振幅のパルス信号を正規のパルス信号と判定しない。より具体的には、正パルス判定回路３２は、検出結果ｄ２がＨレベルになってから所定期間、Ｌレベル（第１論理値）の判定結果（第１判定結果）ｓ１を出力し、それ以外の期間で検出結果ｄ１がＨレベルの場合にＨレベル（第２論理値）の判定結果（第１判定結果）ｓ１を出力する。
【０１７６】
負パルス判定回路３３は、パルス検出回路１１によって検出された負振幅のパルス信号を判定する回路である。ここで、負パルス判定回路３３は、正振幅のパルス信号が検出されてから所定期間を経過するまでの間、負振幅のパルス信号を正規のパルス信号と判定しない。より具体的には、負パルス判定回路３３は、検出結果ｄ１がＨレベルになってから所定期間、Ｌレベル（第１論理値）の判定結果（第２判定結果）ｓ２を出力し、それ以外の期間で検出結果ｄ２がＨレベルの場合にＨレベル（第２論理値）の判定結果（第２判定結果）ｓ２を出力する。
【０１７７】
図１５は、正パルス判定回路３２及び負パルス判定回路３３の具体的構成の一例を示す図である。図１５において、正パルス判定回路３２は、入力信号の立ち下がりを立ち上がりよりも大きく遅延させて出力する遅延回路（第１遅延回路）３２１と、ＡＮＤ回路３２２と、を有する。負パルス判定回路３３は、入力信号の立ち下がりを立ち上がりよりも大きく遅延させて出力する遅延回路（第２遅延回路）３３１と、ＡＮＤ回路３３２と、を有する。
【０１７８】
遅延回路３２１は、パルス検出回路１１の検出結果ｄ２の立ち下がりを立ち上がりよりも大きく遅延させて検出結果ｄ２'として出力する。なお、遅延回路３２１は、例えば、図１１や図１２に示す遅延回路１５（１６）の構成の一経路を用いて構成される。ＡＮＤ回路３２２は、パルス検出回路１１の検出結果ｄ１と、検出結果ｄ２'の反転信号と、の論理積を判定結果ｓ１として出力する。それにより、正パルス判定回路３２は、検出結果ｄ２'の立ち上がり期間中、検出結果ｄ１をマスクする。
【０１７９】
遅延回路３３１は、パルス検出回路１１の検出結果ｄ１の立ち下がりを立ち上がりよりも大きく遅延させて検出結果ｄ１'として出力する。なお、遅延回路３３１は、例えば、図１１や図１２に示す遅延回路１５（１６）の構成の一経路を用いて構成される。ＡＮＤ回路３３２は、パルス検出回路１１の検出結果ｄ２と、検出結果ｄ１'の反転信号と、の論理積を判定結果ｓ２として出力する。それにより、負パルス判定回路３３は、検出結果ｄ１'の立ち上がり期間中、検出結果ｄ２をマスクする。
【０１８０】
受信回路Ｒｘ３のその他の回路構成については、受信回路Ｒｘ１と同様であるため、その説明を省略する。
【０１８１】
（正パルス判定回路３２，負パルス判定回路３３の状態遷移図）
図１６は、正パルス判定回路３２（負パルス判定回路３３）の状態遷移図である。図１６に示す状態遷移図では、図９に示す状態遷移図と比較して、遷移Ｔ４３が削除されている。つまり、正パルス判定回路３２は、遅延待ち状態（ＳＴ４）の後、ロック状態に移行することなく、常に定常状態（ＳＴ１）に移行する。同様に、負パルス判定回路３３は、遅延待ち状態（ＳＴ４）の後、ロック状態に移行することなく、常に定常状態（ＳＴ１）に移行する。図１６に示すその他の状態遷移については、図９と同様であるため、その説明を省略する。
【０１８２】
上記のように、正パルス判定回路３２及び負パルス判定回路３３は、遅延待ち状態の後、ロック状態に移行することなく、常に定常状態に移行する。そのため、遅延待ち状態は、受信信号ＶＲに発生するノイズ成分を除去できる程度に十分に長い期間である必要がある。
【０１８３】
（タイミングチャート）
図１７Ａは、受信回路Ｒｘ３の動作を示すタイミングチャートである。なお、図１７Ａに示す動作は、交流結合素子ＩＳＯ１としてトランスフォーマが用いられる場合に限られず、コンデンサ、ＧＭＲ素子等が用いられた場合にも同様に実現可能である。
【０１８４】
図１７Ａに示すタイミングチャートでは、図１０Ａに示すタイミングチャートと比較して、検出結果ｄ１'の立ち下がり時刻（ｔ４'，ｔ１４）及び検出結果ｄ２'の立ち下がり時刻（ｔ７，ｔ１１'）が遅くなっている。そして、正パルス判定回路３２は、検出結果ｄ２'の立ち上がり期間中、検出結果ｄ１をマスクしている。したがって、正パルス判定回路３２は、時刻ｔ１〜ｔ２の期間のみＨレベルの判定結果ｓ１を出力している。一方、負パルス判定回路３３は、検出結果ｄ１'の立ち上がり期間中、検出結果ｄ２をマスクしている。したがって、負パルス判定回路３３は、時刻ｔ８〜ｔ９の期間のみＨレベルの判定結果ｓ２を出力している。図１７Ａに示すタイミングチャートのその他の動作については、基本的には図１０Ａと同様であるため、その説明を省略する。
【０１８５】
なお、図１７Ａにおいて、検出結果ｄ２がＨレベルになってから所定期間とは、時刻ｔ８〜ｔ１１'の期間、及び、時刻ｔ３〜ｔ７の期間のことである。また、検出結果ｄ１がＨレベルになってから所定期間とは、時刻ｔ１〜ｔ４'の期間、及び、時刻ｔ１０〜ｔ１４の期間のことである。
【０１８６】
なお、図１７Ａでは、負振幅のカウンターパルスが検出され（時刻ｔ３〜ｔ５）、正振幅のカウンターパルスが検出された（時刻ｔ１０〜ｔ１２）場合を例に説明した。しかしながら、閾値電圧Ｖｔｈ＋，Ｖｔｈ−の設定や、動作条件(温度、電源電圧)等によっては、負振幅又は正振幅のカウンターパルスが検出されない場合もある。その場合でも、受信回路Ｒｘ３は、当然ながら、精度良くデータを受信することができる。
【０１８７】
図１７Ｂは、受信回路Ｒｘ３の他の動作を示すタイミングチャートである。図１７Ｂに示すタイミングチャートでは、図１７Ａに示すタイミングチャートと比較して、カウンターパルスが検出されていない。図１７Ｂの場合でも、受信回路Ｒｘ３は、精度良くデータを受信（再生）していることがわかる。図１７Ｂに示すタイミングチャートのその他の動作については、図１７Ａと同様であるため、その説明を省略する。
【０１８８】
このように、本実施の形態にかかる受信回路Ｒｘ３は、正振幅又は負振幅のパルス信号を検出して正規のパルス信号と判定すると、その後、所定期間を経過するまで、何れのパルス信号も正規のパルス信号と判定しない。それにより、本実施の形態にかかる受信回路Ｒｘ３は、実施の形態１，２と同等の効果を奏することができる。
【０１８９】
以上のように、上記実施の形態１，２にかかる受信回路は、正振幅又は負振幅のパルス信号を検出して正規のパルス信号と判定すると、その後、正振幅及び負振幅の何れのパルス信号も検出されなくなるまで、何れのパルス信号も正規のパルス信号と判定しない。それにより、上記実施の形態１，２にかかる受信回路は、受信信号ＶＲに発生するノイズ成分（カウンターパルス含む）を除去することができるため、精度良くデータを受信（再生）することができる。このとき、上記実施の形態１，２にかかる受信回路は、従来技術と異なり、アナログ電圧を比較するための専用の回路を備えず、正パルス判定回路及び負パルス判定回路を用いてデジタル的な制御を行っているため、小規模の回路構成で精度良くデータを受信することができる。
【０１９０】
さらに、実施の形態２にかかる受信回路は、パルス検出回路の検出結果の立ち下がりを遅延させることにより、正規のパルス信号を検出してからカウンターパルス等のノイズ成分を検出するまでに時間差がある場合でも、精度良くデータを受信することができる。
【０１９１】
また、実施の形態３にかかる受信回路は、正振幅又は負振幅のパルス信号を検出して正規のパルス信号と判定すると、その後、所定期間を経過するまで、何れのパルス信号も正規のパルス信号と判定しない。それにより、実施の形態３にかかる受信回路は、実施の形態１，２と同等の効果を奏することができる。
【０１９２】
（半導体集積回路１〜３のその他の実装状態の例）
半導体集積回路１〜３の実装状態は、図２に示した実装状態に限られるものではない。以下、代表して、半導体集積回路１のその他の実装状態の例について、図１８〜図２５を用いて説明する。なお、図１８〜図２３は、交流結合素子ＩＳＯ１としてトランスフォーマが用いられた場合の実装状態の例である。図２４は、交流結合素子ＩＳＯ１としてコンデンサが用いられた場合の実装状態の例である。図２５は、交流結合素子ＩＳＯ１としてＧＭＲ素子が用いられた場合の実装状態の例である。
【０１９３】
図１８に示す実装状態では、半導体チップＣＨＰ０に、送信回路Ｔｘ１と、交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２と、が形成され、半導体チップＣＨＰ１に、受信回路Ｒｘ１が形成される。さらに、半導体チップＣＨＰ０には、二次側コイルＬ１２の両端にそれぞれ接続されるパッドが形成される。また、半導体チップＣＨＰ１には、受信回路Ｒｘ１の入力と接続されるパッドが形成される。そして、受信回路Ｒｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ０に形成された二次側コイルＬ１２と接続される。
【０１９４】
なお、図１８に示す実装状態では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ一つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。
【０１９５】
図１９に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１が形成され、半導体チップＣＨＰ１に受信回路Ｒｘ１が形成され、半導体チップＣＨＰ０，ＣＨＰ１とは異なる半導体チップＣＨＰ３に交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２が形成される。さらに、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続されるパッドが形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１の入力に接続されるパッドが形成される。また、半導体チップＣＨＰ３には、一次側コイルＬ１１の両端にそれぞれ接続されるパッド及び二次側コイルＬ１２の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Ｔｘ１は、これらパッドとボンディングワイヤＷを介して、半導体チップＣＨＰ３に形成された一次側コイルＬ１１と接続される。また、受信回路Ｒｘ１は、これらパッドとボンディングワイヤＷを介して、半導体チップＣＨＰ３に形成された二次側コイルＬ１２と接続される。
【０１９６】
なお、図１９に示す実装状態では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ一つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。
【０１９７】
図２０に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１及び一次側コイルＬ１１が形成され、半導体チップＣＨＰ１に受信回路Ｒｘ１及び二次側コイルＬ１２が形成され、半導体チップＣＨＰ０と半導体チップＣＨＰ１とが積層される。また、半導体チップＣＨＰ０と半導体チップＣＨＰ１とは、積層された状態において、一次側コイルＬ１１の中心位置と二次側コイルＬ１２の中心位置とが同一直線状になるように配置される。
【０１９８】
図２１に示す実装状態では、共通の半導体チップＣＨＰ４上に送信回路Ｔｘ１、受信回路Ｒｘ１、交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２が形成される。図２１の例では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ半導体チップＣＨＰ４上において上下方向に積層される第１の配線層と第２の配線層に形成される。そして、送信回路Ｔｘ１が配置される領域と受信回路Ｒｘ１が配置される領域とは、半導体チップＣＨＰ４の基板中に形成される絶縁層により互いに絶縁される。
【０１９９】
図２２及び図２３は、図２１に示す半導体チップＣＨＰ４の基板の断面図である。図２２に示す例では、送信回路Ｔｘ１が形成される領域と受信回路Ｒｘ１が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１１及び二次側コイルＬ１２は、受信回路Ｒｘ１が形成される領域に設けられる。一方、図２３に示す例では、送信回路Ｔｘ１が形成される領域と受信回路Ｒｘ１が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１１及び二次側コイルＬ１２は、送信回路Ｔｘ１が形成される領域に設けられる。
【０２００】
図２４は、図２に示す実装状態において交流結合素子ＩＳＯ１として用いられるトランスフォーマを、コンデンサに置き換えたものである。より具体的には、コイルＬ１１をコンデンサの一方の電極Ｃ１１に置き換え、コイルＬ１２をコンデンサの他方の電極Ｃ１２に置き換えたものである。
【０２０１】
図２５は、図２に示す実装状態において交流結合素子ＩＳＯ１として用いられるトランスフォーマを、ＧＭＲ素子に置き換えたものである。より具体的には、コイルＬ１１をそのままにして、コイルＬ１２をＧＭＲ素子Ｒ１２に置き換えたものである。
【０２０２】
上記したように、交流結合素子ＩＳＯ１の種類、交流結合素子ＩＳＯ１の配置に関しては特に制限はない。なお、上記説明では、交流結合素子ＩＳＯ１を半導体チップ上に形成するとしたが、交流結合素子ＩＳＯ１は、外付け部品として設けることも可能である。
【０２０３】
（製品への適用事例）
上記実施の形態１〜３にかかる半導体集積回路の制御対象は、例えば、パワートランジスタである。この場合、上記実施の形態１〜３にかかる半導体集積回路は、受信回路によって再生されたデータＶＯに応じてパワートランジスタのオンオフを制御することにより、電源と負荷との間の導通状態を制御する。
【０２０４】
さらに、上記実施の形態１〜３にかかる半導体集積回路は、例えば、図２６に示すような、モータ（負荷）を駆動するインバータ装置に適用される。図２６に示すインバータ装置は、ハイサイド側及びローサイド側にそれぞれ３つのゲートドライバを有し、マイコンから出力されたＰＷＭ変調された送信データ（例えばＵＨ，ＵＬ）に基づき、モータに流れる電流（例えばＩＵ）をアナログ的に制御する（図２７参照）。
【０２０５】
（従来技術との比較）
なお、非特許文献１に開示された半導体集積回路は、正振幅のパルス信号の振幅の大きさと、負振幅のパルス信号の振幅の大きさと、を比較することにより、何れのパルス信号がデータの遷移を表す正規のパルス信号であるかを判定している。しかしながら、この従来の半導体集積回路は、アナログ電圧を比較するための専用の回路（特に受動素子）を備える必要があるため、回路規模の増大を抑制することができないという問題がある。また、特性の合わせ込み等、設計の難易度が高いという問題がある。なお、アナログ電圧を比較するための専用の回路とは、例えば、基準電圧発生回路、抵抗素子、容量素子、ピークホールド回路等である。一方、上記実施の形態１〜３にかかる受信回路は、正規のパルス信号の判定をデジタル的に行っているため、従来技術よりも回路規模の増大を抑制することができる。また、デジタル的な制御であるため、設計の難易度も高くない。
【０２０６】
また、従来の半導体集積回路は、カウンターパルスの振幅を正規のパルス信号の振幅よりも十分に小さくする必要があるため、送信側コイルに流す電流を微調整する必要がある。一方、上記実施の形態１〜３にかかる受信回路は、振幅の大きさに関わらずカウンターパルスを除去するので、送信側コイルに流す電流を微調整する必要はない。
【０２０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０２０８】
上記実施の形態１〜３では、正パルス判定回路と負パルス判定回路とが同一の回路構成である場合を例に説明したが、これに限られない。正パルス検出回路と負パルス判定回路は同様の機能を有する他の構成に適宜変更可能である。
【０２０９】
また、上記実施の形態１〜３では、正パルス判定回路が、第１期間にＬレベルの判定結果ｓ１を出力し、第１期間以外に正振幅のパルス信号が検出された場合にＨレベルの判定結果ｓ１を出力した。また、負パルス判定回路が、第２期間にＬレベルの判定結果ｓ２を出力し、第２期間以外に負振幅のパルス信号が検出された場合にＨレベルの判定結果を出力した。しかしながら、判定結果ｓ１，ｓ２の論理値は便宜的に決めたものであるから、趣旨を逸脱しなければ、正パルス判定回路及び負パルス判定回路の一方又は両方が、上記とは逆の論理値の判定結果ｓ１，ｓ２を出力しても良い。なお、この場合、後段のデータ生成部の構成も適宜変更される。
【０２１０】
例えば、上記実施の形態にかかる受信回路は、送信回路から交流結合素子を介して伝達される正振幅及び負振幅のそれぞれのパルス信号を検出するパルス検出回路と、負振幅のパルス信号が検出されてから正振幅及び負振幅の何れのパルス信号も検出されなくなるまでの第１期間、第１論理値の第１判定結果を出力し、前記第１期間とは異なる期間に正振幅のパルス信号が検出された場合に第２論理値の前記第１判定結果を出力する、正パルス判定回路と、正振幅のパルス信号が検出されてから正振幅及び負振幅の何れのパルス信号も検出されなくなるまでの第２期間、第１及び第２論理値の一方の第２判定結果を出力し、前記第２期間とは異なる期間に負振幅のパルス信号が検出された場合に第１及び第２論理値の他方の前記第２判定結果を出力する、負パルス判定回路と、前記第１及び前記第２判定結果に基づいてデータを生成するデータ生成部と、を備える。これを実現するための具体的な回路構成は、例えば、図５に示される。
【０２１１】
即ち、上記実施の形態にかかる受信回路は、
送信回路から交流結合素子を介して伝達される正振幅のパルス信号及び負振幅のパルス信号を検出し、それぞれ第１及び第２検出結果として出力するパルス検出回路と、
第１判定結果を出力する正パルス判定回路と、
第２判定結果を出力する負パルス判定回路と、
前記第１及び前記第２判定結果に基づいてデータを生成するデータ生成部と、を備え、
前記正パルス判定回路は、
セット入力端子に前記第２検出結果が入力され、リセット入力端子に前記第１検出結果の反転信号が入力され、出力端子から第１中間信号が出力される第１ＳＲラッチ回路と、
前記第１検出結果と、前記第１中間信号の反転信号と、の論理積を前記第１判定結果として出力する第１論理積回路と、を有し、
前記負パルス判定回路は、
セット入力端子に前記第１検出結果が入力され、リセット入力端子に前記第２検出結果の反転信号が入力され、出力端子から第２中間信号が出力される第２ＳＲラッチ回路と、
前記第２検出結果と、前記第２中間信号の反転信号と、の論理積を前記第２判定結果として出力する第２論理積回路と、を有する。
【０２１２】
また、例えば、上記実施の形態にかかる受信回路は、送信回路から交流結合素子を介して伝達される正振幅及び負振幅のそれぞれのパルス信号を検出するパルス検出回路と、負振幅のパルス信号が検出されてから所定期間、第１論理値の第１判定結果を出力し、当該所定期間とは異なる期間に正振幅のパルス信号が検出された場合に第２論理値の前記第１判定結果を出力する、正パルス判定回路と、正振幅のパルス信号が検出されてから所定期間、第１及び第２論理値の一方の第２判定結果を出力し、当該所定期間とは異なる期間に負振幅のパルス信号が検出された場合に第１及び第２論理値の他方の前記第２判定結果を出力する、負パルス判定回路と、前記第１及び前記第２判定結果に基づいてデータを生成するデータ生成部と、を備える。これを実現するための具体的な回路構成は、例えば、図１５に示される。
【０２１３】
即ち、上記実施の形態にかかる受信回路は、
送信回路から交流結合素子を介して伝達される正振幅のパルス信号及び負振幅のパルス信号を検出し、それぞれ第１及び第２検出結果として出力するパルス検出回路と、
第１判定結果を出力する正パルス判定回路と、
第２判定結果を出力する負パルス判定回路と、
前記第１及び前記第２判定結果に基づいてデータを生成するデータ生成部と、を備え、
前記正パルス判定回路は、
前記第２検出結果のうち負振幅のパルス信号が検出されなくなったことを示す検出結果を遅延させて出力する第１遅延回路と、
前記第１検出結果と、前記第１遅延回路によって遅延された前記第２検出結果の反転信号と、の論理積を前記第１判定結果として出力する第１論理積回路と、を有し、
前記負パルス判定回路は、
前記第１検出結果のうち正振幅のパルス信号が検出されなくなったことを示す検出結果を遅延させて出力する第２遅延回路と、
前記第２検出結果と、前記第２遅延回路によって遅延された前記第１検出結果の反転信号と、の論理積を前記第２判定結果として出力する第２論理積回路と、を有する。
【符号の説明】
【０２１４】
１〜３  半導体集積回路
１１  パルス検出回路
１２，３２  正パルス判定回路
１３，３３  負パルス判定回路
１４  ラッチ回路
１５，１６  遅延回路
２２  正パルス判定部
２３  負パルス判定部
１２１，１３１  ＳＲラッチ回路
１２２，１３２，３２２，３３２  論理積回路
１５１〜１５３，１６１〜１６３  否定論理和回路
１５４，１５５，１６４，１６５  否定論理積回路
１５６，１６６  インバータ回路
３２１，３３１  遅延回路
Ｃ１１，Ｃ１２  電極
ＣＨＰ０〜ＣＨＰ４  半導体チップ
Ｒ１２  ＧＭＲ素子
ＩＳＯ１  交流結合素子
Ｌ１１  一次側コイル
Ｌ１２  二次側コイル
ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２  トランジスタ
ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２  トランジスタ
Ｐｄ  パッド
ＰＫＧ０  半導体パッケージ
Ｒｘ１，Ｒｘ２，Ｒｘ３  受信回路
Ｔ  リード端子
Ｔｘ１  送信回路
Ｗ  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0006043225.tif 000019
【図１７Ａ】
0006043225.tif 000020
【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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