(57)【特許請求の範囲】
【請求項１】
ＩｎＰ基板と、
前記ＩｎＰ基板上に設けられ、少なくとも光吸収層を有する半導体積層構造とを備え、
前記光吸収層は、前記ＩｎＰ基板に格子整合したＩｎＧａＡｓＢｉ層を有し、
前記半導体積層構造は、前記ＩｎＰ基板と前記光吸収層の間に積層されたアバランシェ増倍層及び電界緩和層を更に有し、
前記アバランシェ増倍層は、前記ＩｎＰ基板に格子整合するＡｌＩｎＡｓＢｉ層からなることを特徴とする半導体受光素子。
【請求項２】
前記光吸収層は、単層の前記ＩｎＧａＡｓＢｉ層からなることを特徴とする請求項１に記載の半導体受光素子。
【請求項３】
前記光吸収層は、前記ＩｎＧａＡｓＢｉ層と、前記ＩｎＰ基板に格子整合したＩｎＧａＡｓ層とを交互に積層した多層構造であることを特徴とする請求項１に記載の半導体受光素子。
【請求項４】
前記ＩｎＧａＡｓＢｉ層のバンドギャップは０．７ｅＶ以下であることを特徴とする請求項１〜３の何れか１項に記載の半導体受光素子。
【請求項５】
前記半導体積層構造は、
前記光吸収層上に設けられ、前記光吸収層よりバンドギャップの大きい半導体層と、
前記半導体層の一部に設けられた導電領域とを更に有することを特徴とする請求項１〜４の何れか１項に記載の半導体受光素子。
【請求項６】
前記導電領域の周囲を囲うように前記半導体積層構造に溝が形成されていることを特徴とする請求項５に記載の半導体受光素子。
【請求項７】
前記半導体積層構造は、前記ＩｎＰ基板と前記光吸収層の間に多層反射膜を有することを特徴とする請求項１〜６の何れか１項に記載の半導体受光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度依存性が小さく、原子層レベルでの膜厚制御等が不要であり、高感度な半導体受光素子に関する。
【背景技術】
【０００２】
半導体受光素子において、広帯域化には光吸収層の膜厚を薄くする必要がある。しかし、光吸収層の膜厚が薄いと（例えばＩｎＧａＡｓ、膜厚０．５μｍ〜２μｍ）、十分な受光感度が得られない。また、低温では光吸収層のバンドギャップが大きくなるため、更に感度が低下する。
【０００３】
Ｂｉを含むＩＩＩ−Ｖ族の半導体混晶はＢｉの量とともにバンドギャップの温度変化が小さくなり、特にＩｎＧａＡｓＢｉは温度変化に対しバンドギャップ（０．６〜１．５eＶ）が一定となることが報告されている（例えば、特許文献１参照）。ＩｎＧａＡｓＢｉを活性層以外で用いて温度特性の向上を図った半導体レーザも報告されている（例えば、特許文献２，３参照）。
【０００４】
活性層が２種類のＩＩＩ−Ｖ族半導体又はその混晶の薄膜を構成単位とした短周期超格子からなり、その薄膜のうち格子定数の最も大きいものがＢｉを含む半導体光素子が報告されている（例えば、特許文献４参照）。例えば、ＩｎＡｓとＧａＡｓのうち格子乗数の大きいＩｎＡｓの方にＢｉを含んだ（ＩｎＡｓＢｉ)m（ＧａＡｓ)nの短周期超格子を活性層に用いている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−８４０５号公報
【特許文献２】特開２０００−２２３７８７号公報
【特許文献３】特開２００４−２２１４１３号公報
【特許文献４】特開平１１−６８２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
短周期超格子は原子層単位の非常に薄い２種類の層からなり、２種類の層は交互に積層されている。２種類の層は、ＩｎＰ基板と格子不整合率が大きい層（ＩｎＰ基板とＩｎＡｓＢｉ、ＩｎＰ基板とＧａＡｓの格子不整合率は３％以上）を含み、短周期超格子にした際にＩｎＰ基板と格子整合するようにそれぞれ最適な膜厚に設計されている。短周期超格子は、原子層レベルで膜厚を制御しなければ、結晶欠陥が発生し、暗電流の増大及び信頼性の悪化を引き起こすという問題がある。
【０００７】
また、特許文献４の半導体レーザでは、（ＩｎＡｓＢｉ)1（ＧａＡｓ)1×２０周期の短周期超格子の膜厚が０.１μｍ以下程度と薄い。この短周期超格子を受光素子の光吸収層に適用する場合、膜厚が薄いため十分な受光感度が得られない。十分な感度を得るには、例えば膜厚０．５〜２μｍの短周期超格子を形成する必要がある。しかし、原子層レベルで膜厚を制御して安定な組成で０．５〜２μｍ程度に厚く短周期超格子を結晶成長することは困難である。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は温度依存性が小さく、原子層レベルでの膜厚制御等が不要であり、高感度な半導体受光素子を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体受光素子は、ＩｎＰ基板と、前記ＩｎＰ基板上に設けられ、少なくとも光吸収層を有する半導体積層構造とを備え、前記光吸収層は、前記ＩｎＰ基板に格子整合したＩｎＧａＡｓＢｉ層を有し、前記半導体積層構造は、前記ＩｎＰ基板と前記光吸収層の間に積層されたアバランシェ増倍層及び電界緩和層を更に有し、前記アバランシェ増倍層は、前記ＩｎＰ基板に格子整合するＡｌＩｎＡｓＢｉ層からなることを特徴とする。
【発明の効果】
【００１０】
本発明により、温度依存性が小さく、原子層レベルでの膜厚制御等が不要であり、高感度な半導体受光素子を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体受光素子を示す断面図である。
【図２】本発明の実施の形態１に係る半導体受光素子を示す斜視図である。
【図３】本発明の実施の形態２に係る半導体受光素子を示す断面図である。
【図４】本発明の実施の形態３に係る半導体受光素子を示す断面図である。
【図５】本発明の実施の形態４に係る半導体受光素子を示す断面図である。
【図６】本発明の実施の形態５に係る半導体受光素子を示す断面図である。
【図７】本発明の実施の形態６に係る半導体受光素子を示す断面図である。
【図８】本発明の実施の形態７に係る半導体受光素子を示す断面図である。
【図９】本発明の実施の形態８に係る半導体受光素子を示す断面図である。
【図１０】本発明の実施の形態８に係る半導体受光素子を示す斜視図である。
【図１１】本発明の実施の形態９に係る半導体受光素子を示す断面図である。
【図１２】図１１の素子の光吸収層を示す断面図である。
【図１３】本発明の実施の形態１０に係る半導体受光素子を示す斜視図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体受光素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は本発明の実施の形態１に係る半導体受光素子を示す断面図であり、図２はその斜視図である。キャリア濃度が約５×１０１８ｃｍ−３のｎ型ＩｎＰ基板１上に半導体積層構造２が設けられている。半導体積層構造２は、ｎ型ＩｎＰ基板１上に順に積層されたｎ型ＩｎＰ層３、膜厚０．５〜２μｍでｎ型ＩｎＰ基板１に格子整合したｉ型ＩｎＧａＡｓＢｉからなる光吸収層４、及び膜厚約２μｍのｉ型ＩｎＰ層５、及び膜厚０．１〜０．５μｍで幅２〜１０μｍのリング状のｉ型ＩｎＧａＡｓコンタクト層６を有する。キャリア濃度が１×１０１９〜１×１０２０ｃｍ−３であるｐ型導電領域７がｉ型ＩｎＰ層５の一部に設けられている。なお、本明細書で格子整合とは、格子不整合率が０．５％以下であることを意味するものとする。
【００１４】
ＳｉＮからなる表面保護膜８がｉ型ＩｎＰ層５上に設けられている。表面保護膜８の膜厚は入射光の波長の１／４である。表面保護膜８は反射防止膜としても機能する。Ｔｉ／Ａｕ等からなるｐ側電極９がｉ型ＩｎＧａＡｓコンタクト層６を介してｐ型導電領域７に電気的に接続されている。ＡｕＧｅ／Ａｕからなるｎ側電極１０がｎ型ＩｎＰ基板１の下面に接続されている。なお、ｉ型ＩｎＧａＡｓコンタクト層６を省略してｐ型導電領域７とｐ側電極９を直接接続させてもよい。
【００１５】
ここで、入射光の波長は例えば光通信波長帯である１．５５μｍである。入射光はｎ型ＩｎＰ基板１の反対側から入射する構成（以下表面入射という）をとるため、ｉ型ＩｎＰ層５のバンドギャップエネルギーは光吸収層４よりも大きい。
【００１６】
続いて、本実施の形態に係る半導体受光素子の製造方法を簡単に説明する。まず、ｎ型ＩｎＰ基板１上に、ＭＯＣＶＤ（Metal organic chemical vapor deposition）法等を用いて、ｎ型ＩｎＰ層３、光吸収層４、ｉ型ＩｎＰ層５、及びｉ型ＩｎＧａＡｓコンタクト層６を順にエピタキシャル成長させる。
【００１７】
次に、表面側からＺｎをｉ型ＩｎＰ層５の一部に光吸収層４に達するまで拡散させて、ｐ型導電領域７を形成する。この拡散方法はマスク等を用いた気相拡散や熱拡散等である。例えば、熱拡散を行う場合には、ＳｉＮ膜（図示せず）等を成膜し、このＳｉＮ膜のｐ型導電領域７を形成する領域に開口部を形成し、この開口部上の領域を含むＳｉＮ膜上にＺｎＯ膜（図示せず）等を形成し、ＳｉＮ膜をマスクとして所定時間の熱処理を行う。なお、Ｚｎの代わりにＣｄやＢｅ等の不純物を用いてもよい。その後、ＳｉＮ膜やＺｎＯ膜等を除去する。次に、ｉ型ＩｎＧａＡｓコンタクト層６の中央部と外部をエッチング除去してリング状にパターニングする。
【００１８】
次に、プラズマＣＶＤ法等によりｉ型ＩｎＰ層５の表面に表面保護膜８を形成する。フォトリソグラフィ技術とフッ酸等を用いたエッチングとを組み合わせて、後にｐ側電極９を形成する領域において表面保護膜８に開口部を形成する。表面保護膜８上にフォトレジスト膜（図示せず）を形成し、表面保護膜８の開口部に合わせてフォトレジストに開口部を形成する。その後、電子ビーム（ＥＢ）蒸着によりＴｉ／Ａｕ膜を形成し、この膜の不要部分をフォトレジスト膜と共にリフトオフしてｐ側電極９を形成する。この際に、表面保護膜８上に、ｐ側電極９に接続されたボンディングパッドを同時に形成する（図示せず）。その後、ｎ型ＩｎＰ基板１の下面を研磨し、ｎ型ＩｎＰ基板１の下面にｎ側電極１０を形成する。以上の工程により本実施の形態に係る半導体受光素子が製造される。
【００１９】
続いて、本実施の形態に係る半導体受光素子の基本動作を説明する。外部からｎ側電極１０がプラス、ｐ側電極９がマイナスとなる逆バイアスが加えられる。その状態でｐ型導電領域７とｎ型ＩｎＰ基板１からなるｐｎ接合により、光吸収層４に空乏層１１が形成される。半導体受光素子の上方から入射された入射光は、表面保護膜８とｐ型導電領域７を透過して光吸収層４の空乏層１１で吸収され、電子とホールが発生する。この電子とホールは電界に引かれてそれぞれｎ型ＩｎＰ基板１とｐ型導電領域７に向かって流れる。これにより発生した光電流がｐ側電極９及びｎ側電極１０から信号電流として取り出される。
【００２０】
次に、本実施の形態の効果を比較例と比較して説明する。比較例では光吸収層の材料がｉ型ＩｎＧａＡｓである。この光吸収層のバンドギャップは０．７５eＶ程度であり、膜厚が薄い（膜厚０．５〜２μｍ）と十分な受光感度が得られない。また、温度を変化させるとバンドギャップが変わるため、低温で受光感度が低下する。
【００２１】
一方、本実施の形態の光吸収層４のＩｎＧａＡｓＢｉのバンドギャップはＩｎＧａＡｓより小さくできるため、比較例よりも高い受光感度が得られる。例えば、光吸収層がＩｎ０．４８Ｇａ０．５２Ａｓ０．９８９Ｂｉ０．０１１の場合、バンドギャップを０．６９ｅＶにできる。また、ＩｎＧａＡｓＢｉのバンドギャップは温度変化に対し一定のため、低温での受光感度の低下を抑えることができる。また、光吸収層４は単層のＩｎＧａＡｓＢｉ層からなるため、原子層レベルでの膜厚制御等が不要である。また、光吸収層４がｎ型ＩｎＰ基板１と格子整合しているので、結晶欠陥の発生が抑制され、暗電流の増大及び信頼性の悪化を防ぐことができる。
【００２２】
なお、ｉ型ＩｎＰ層５は、光吸収層のバンドギャップより大きければよく、ＩｎＰに限らず、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＩｎＡｌＡｓでもよい。また、１層に限らずこれらの材料を組み合わせて多層にしてもよい。
【００２３】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体受光素子を示す断面図である。実施の形態１のｉ型ＩｎＰ層５及びｐ型導電領域７の代わりに、ｐ型ＩｎＰ層１２を設けている。これにより、実施の形態１よりも製造プロセスが簡単になる。ただし、暗電流や信頼性の観点からは実施の形態１の方がよい。
【００２４】
実施の形態３．
図４は、本発明の実施の形態３に係る半導体受光素子を示す断面図である。この半導体受光素子は、実施の形態１の構成に、ｎ型ＩｎＰ基板１と光吸収層４の間に積層されたアバランシェ増倍層１３及び電界緩和層１４を追加したアバランシェフォトダイオードである。
【００２５】
アバランシェ増倍層１３は、膜厚０．１５〜０．４μｍのｉ型ＡｌＩｎＡｓからなる。電界緩和層１４は、膜厚０．０３〜０．０６μｍでキャリア濃度０．５〜１×１０１８ｃｍ−３のｐ型ＩｎＰからなる。アバランシェ増倍層１３は光吸収層４で生成したキャリアを増倍する。電界緩和層１４は、アバランシェ増倍層１３から光吸収層４への電界強度を緩和させる。
【００２６】
半導体受光素子に印加された逆バイアス電圧が充分に高い場合、アバランシェ増倍層１３において電子がイオン化して新たな電子−ホール対が発生する。この新たに発生した電子とホールが更なるイオン化を引き起こして、電子とホールが雪崩的に増倍する（アバランシェ増倍）。これにより、受光感度を上昇させることができる。
【００２７】
ここで、アバランシェ増倍層１３が、ｎ型ＩｎＰ基板１に格子整合するＡｌＩｎＡｓＢｉ層からなることが好ましい。ＡｌＩｎＡｓＢｉ層のバンドギャップは温度変化に対し一定のため、ＡｌＩｎＡｓと比べてブレークダウン電圧の温度依存性を小さくできる。
【００２８】
なお、本実施の形態では電界緩和層１４をｐ型ＩｎＰとしたが、ｐ型ＡｌＩｎＡｓとしてもよい。状況により電界緩和層１４を省略することもできる。また、アバランシェ増倍層１３がＡｌＩｎＡｓＢｉの場合に、光吸収層４をＩｎＧａＡｓにしてもよい。
【００２９】
実施の形態４．
図５は、本発明の実施の形態４に係る半導体受光素子を示す断面図である。実施の形態３のｉ型ＩｎＰ層５及びｐ型導電領域７の代わりに、ｐ型ＩｎＰ層１２を設けている。これにより、実施の形態３よりも製造プロセスが簡単になる。ただし、暗電流や信頼性の観点からは実施の形態３の方がよい。
【００３０】
実施の形態５．
図６は、本発明の実施の形態５に係る半導体受光素子を示す断面図である。実施の形態３の構成に加えて、ｎ型ＩｎＰ基板１と光吸収層４の間に多層反射膜１５が設けられている。半導体受光素子に入射された入射光のうちの、光吸収層４で吸収されずに透過した光が多層反射膜１５で反射されて、再びＩｎＧａＡｓ光吸収層４に戻ってきて吸収される。この結果、受光感度が改善する。
【００３１】
実施の形態６．
図７は、本発明の実施の形態６に係る半導体受光素子を示す断面図である。実施の形態５のｉ型ＩｎＰ層５及びｐ型導電領域７の代わりに、ｐ型ＩｎＰ層１２を設けている。これにより、実施の形態５よりも製造プロセスが簡単になる。ただし、暗電流や信頼性の観点からは実施の形態５の方がよい。
【００３２】
実施の形態７．
図８は、本発明の実施の形態７に係る半導体受光素子を示す断面図である。実施の形態５の構成に加えて、ｐ型導電領域７及びその周りのｉ型ＩｎＰ層５の一部の周囲を囲うように半導体積層構造２に溝１６が形成されている。溝１６は、少なくとも光吸収層４、電界緩和層１４、及びアバランシェ増倍層１３に設けられ、溝１６内においてそれらの層の側面が形成されている。これにより、低暗電流、かつ長期信頼性の高いアバランシェ半導体受光素子を得ることができる。
【００３３】
実施の形態８．
図９は、本発明の実施の形態８に係る半導体受光素子を示す断面図であり、図１０はその斜視図である。
【００３４】
半絶縁性Ｆｅ−ＩｎＰ基板１７上に半導体積層構造２が設けられている。半導体積層構造２は、ｎ型ＩｎＰ基板１上に順に積層されたｎ型ＩｎＰ層３、ＡｌＩｎＡｓＢｉからなるアバランシェ増倍層１３、膜厚０．０３〜０．０６μｍでキャリア濃度０．５〜１×１０１８ｃｍ−３のｐ型ＩｎＰ電界緩和層１４、膜厚０．５〜２μｍのｉ型ＩｎＧａＡｓＢｉからなる光吸収層４、及び膜厚約２μｍのｉ型ＩｎＰ層５、及び膜厚０．１〜０．５μｍで幅２〜１０μｍのリング状のｉ型ＩｎＧａＡｓコンタクト層６を有する。キャリア濃度が１×１０１９〜１×１０２０ｃｍ−３であるｐ型導電領域７がｉ型ＩｎＰ層５の一部に設けられている。
【００３５】
ｐ型導電領域７及びその周りのｉ型ＩｎＰ層５の一部の周囲を囲うように半導体積層構造２に溝１６が形成されている。ＳｉＮからなる表面保護膜８がｉ型ＩｎＰ層５上及び半絶縁性Ｆｅ−ＩｎＰ基板１７の下面に設けられている。Ｔｉ／Ａｕ等からなるｐ側電極９がｉ型ＩｎＧａＡｓコンタクト層６を介してｐ型導電領域７に電気的に接続されている。ＡｕＧｅ／Ａｕからなるｎ側電極１０が溝１６を通ってｎ型ＩｎＰ層３に接続されている。
【００３６】
入射光が半絶縁性Ｆｅ−ＩｎＰ基板１７の裏面から入射され、光吸収層４で吸収されずに透過した光がｐ側電極９で反射されて、再びＩｎＧａＡｓ光吸収層４に戻ってきて吸収される。
【００３７】
本実施の形態のように入射光を半絶縁性Ｆｅ−ＩｎＰ基板１７の裏面から入射するアバランシェ半導体受光素子にも本発明を適用することができ、他の実施の形態と同様の効果を得ることができる。
【００３８】
実施の形態９．
図１１は本発明の実施の形態９に係る半導体受光素子を示す断面図である。図１２は図１１の素子の光吸収層を示す断面図である。実施の形態７との相違点として、光吸収層１８は、ｎ型ＩｎＰ基板１に格子整合したＩｎＧａＡｓＢｉ層１９と、ｎ型ＩｎＰ基板１に格子整合したＩｎＧａＡｓ層２０とを交互に積層した多層構造である。光吸収層１８がｎ型ＩｎＰ基板１と格子整合しているので、結晶欠陥の発生が抑制され、暗電流の増大及び信頼性の悪化を防ぐことができる。
【００３９】
具体的には、膜厚７０ｎｍのＩｎＧａＡｓＢｉ層１９と膜厚３０ｎｍのＩｎＧａＡｓ層２０を交互に８ペア積層し、始めと最後の層をＩｎＧａＡｓとしている。ただし、これらの層の膜厚やペア数はこの例に限られるものではなく、必要な感度及び帯域に応じて適宜設定することができる。
【００４０】
このようにｎ型ＩｎＰ基板１に格子整合したＩｎＧａＡｓＢｉ層１９とＩｎＧａＡｓ層２０の多層構造は、原子層レベルでの膜厚制御等が不要であり、暗電流の増大や信頼性の悪化などの懸念がない。
【００４１】
また、ＩｎＧａＡｓとＩｎＧａＡｓＢｉの多層構造にすることで、ＩｎＧａＡｓと比べて成長が難しいＩｎＧａＡｓＢｉの結晶性を改善することができる。この結果、エピタキシャル成長時の表面荒れを緩和することができる。
【００４２】
実施の形態１０．
図１３は、本発明の実施の形態１０に係る半導体受光素子を示す斜視図である。本実施の形態では実施の形態１の半導体受光素子をアレイにしている。これに限らず実施の形態２〜９の半導体受光素子をアレイにしてもよい。
【符号の説明】
【００４３】
１  ｎ型ＩｎＰ基板（ＩｎＰ基板）
２  半導体積層構造
４，１８  光吸収層
５  ｉ型ＩｎＰ層（半導体層）
７  ｐ型導電領域（導電領域）
１３  アバランシェ増倍層
１４  電界緩和層
１５  多層反射膜
１６  溝
１７  半絶縁性Ｆｅ−ＩｎＰ基板（ＩｎＰ基板）
１９  ＩｎＧａＡｓＢｉ層
２０  ＩｎＧａＡｓ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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