(57)【特許請求の範囲】
【請求項１】
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセル
を備える半導体素子であって、
前記横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも２つの第１の導電型の第１のゾーンと、少なくとも１つの第２の導電型の第２のゾーンとを備え、前記第１および第２のゾーンは、前記垂直方向に沿って交互に配置され、
前記横チャネル領域において、ソース領域の垂直投影における前記第１の導電型の第１の接続ゾーンが前記第１のゾーンと前記ソース領域とを構造的に接続し、
垂直チャネル領域の前記垂直投影において、第２の接続ゾーンが、前記第１のゾーンを構造的に接続し、
前記少なくとも１つの第２のゾーンが前記第１の接続ゾーンから前記第２の接続ゾーンに延び、
（ｉ）前記少なくとも１つの第２のゾーンは、浮遊状態である、または
（ｉｉ）少なくとも１つの第３の接続ゾーンであって、前記上部ゲート領域から分離し、かつ、前記第２の接続ゾーンに対して非対称に形成された第３の接続ゾーンが、前記少なくとも１つの第２のゾーンを前記埋め込みゲート領域に電気的に接続する、
半導体素子。
【請求項２】
前記第１のゾーンと前記第２のゾーンとの間のｐｎ接合は、前記第１の表面に平行である、請求項１に記載の半導体素子。
【請求項３】
前記ソース領域は、前記横チャネル領域と前記埋め込みゲート領域との間にある、請求項１に記載の半導体素子。
【請求項４】
前記第１の導電型のドリフトゾーンであって、前記横チャネル領域に直接隣接する前記垂直チャネル領域を備える、ドリフトゾーンをさらに備える、請求項１に記載の半導体素子。
【請求項５】
前記埋め込みゲート領域は、前記横チャネル領域と前記ドリフトゾーンとの間にある、
請求項４に記載の半導体素子。
【請求項６】
前記ドリフトゾーンに直接隣接する前記第１の導電型のドレイン層をさらに備え、前記ドリフトゾーンは、前記ドレイン層から前記横チャネル領域および前記埋め込みゲート領域を分離する、請求項４に記載の半導体素子。
【請求項７】
前記横チャネル領域は少なくとも２つの前記第２のゾーンを備え、
前記第２のゾーンを構造的に接続する前記第２の導電型の第３の接続ゾーンをさらに備える、請求項１に記載の半導体素子。
【請求項８】
前記少なくとも１つの第２のゾーンは、３０ｎｍ〜５００ｎｍの範囲の垂直拡張を有する、請求項１に記載の半導体素子。
【請求項９】
前記半導体本体は、炭化ケイ素に基づく、請求項１に記載の半導体素子。
【請求項１０】
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセル
を備える半導体素子であって、
前記横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも２つの第１の導電型の第１のゾーンと、少なくとも１つの第２の導電型の第２のゾーンとを備え、前記第１および第２のゾーンは、前記垂直方向に沿って交互に配置され、
前記少なくとも１つの第２のゾーンは、電気的に浮遊状態である、半導体素子。
【請求項１１】
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセルであって、
前記横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも２つの第１の導電型の第１のゾーンと、少なくとも１つの第２の導電型の第２のゾーンとを備え、前記第１および第２のゾーンは、前記垂直方向に沿って交互に配置され、
前記横チャネル領域において、ソース領域の垂直投影における前記第１の導電型の第１の接続ゾーンが前記第１のゾーンと前記ソース領域とを構造的に接続し、
垂直チャネル領域の前記垂直投影において、第２の接続ゾーンが、前記第１のゾーンを構造的に接続し、
前記少なくとも１つの第２のゾーンが前記第１の接続ゾーンから前記第２の接続ゾーンに延び、
（ｉ）前記少なくとも１つの第２のゾーンは、浮遊状態である、または
（ｉｉ）少なくとも１つの第３の接続ゾーンであって、前記上部ゲート領域から分離し、かつ、前記第２の接続ゾーンに対して非対称に形成された第３の接続ゾーンが、前記少なくとも１つの第２のゾーンを前記埋め込みゲート領域に電気的に接続する、
接合型電界効果トランジスタセル。
【発明の詳細な説明】
【背景技術】
【０００１】
従来のＪＦＥＴ（接合型電界効果トランジスタ）では、逆バイアスｐｎ接合の空乏領域の拡張は、ＪＦＥＴの負荷電流が通過するチャネル領域の断面積を調節する。少数電荷キャリア蓄積効果は、とりわけ高速アプリケーションでＪＦＥＴを使用できるように、ＪＦＥＴの動作には低度にしか影響を及ぼさない。改良された素子特性を有するＪＦＥＴを提供することが望ましい。
【発明の概要】
【課題を解決するための手段】
【０００２】
実施形態は、接合型電界効果トランジスタセルを備える半導体素子について言及する。接合型電界効果トランジスタセルは、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを含む。横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って上部ゲート領域と埋め込みゲート領域との間に配列される。横チャネル領域は、少なくとも２つの第１の導電型の第１のゾーンと、少なくとも１つの第２の導電型の第２のゾーンとを備え、第１および第２のゾーンは、垂直方向に沿って交互に配置される。
【０００３】
別の実施形態は、半導体本体の第１の表面に対して垂直方向に沿って半導体本体に配列された、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを含む接合型電界効果トランジスタに関連する。横チャネル領域は、少なくとも２つの第１の導電型の第１のゾーンと、少なくとも１つの第２の導電型の第２のゾーンとを備え、第１および第２のゾーンは、垂直方向に沿って交互に配置される。
【０００４】
さらなる実施形態は、半導体素子を製造する方法に関係がある。不純物は、第１の導電型の第１のエピタキシャル層および第１のエピタキシャル層上に配置された第１の導電型のチャネル層を含む半導体本体の第１の表面の第１のセクションに少なくとも１つの第２の導電型の埋め込みゲート領域を形成するために注入される。第２の導電型の不純物は、上部ゲート領域を形成するため、第１の表面と少なくとも１つの埋め込みゲート領域との間に注入される。
【０００５】
別の実施形態は、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを含むトランジスタセルを備える接合型電界効果トランジスタに関連する。横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って上部ゲート領域と埋め込みゲート領域との間に配列される。半導体本体の垂直不純物プロファイルは、上部ゲート領域内の第１の濃度極大周辺の第１のピーク部分と、埋め込みゲート領域内の第２の濃度極大周辺のガウス形状の第２のピーク部分とを含む。第１および第２の部分は、上部および埋め込みゲート領域における補足的なバックグラウンド不純物濃度を過補償し、横チャネル領域におけるバックグラウンド不純物濃度は過補償しない。
【０００６】
当業者であれば、以下の発明を実施するための形態を読み進め、添付の図面を眺めると同時に、追加の特徴や利点が認識されよう。
【０００７】
添付の図面は、本発明のさらなる理解を提供するために含まれ、この明細書に組み込まれ、この明細書の一部を構成する。図面は、本発明の実施形態を示し、記述と共に、本発明の原理の説明に役立つ。本発明の他の実施形態および意図する利点は、以下の発明を実施するための形態を参照することによってより良く理解されるようになるため、容易に理解されよう。
【図面の簡単な説明】
【０００８】
【図１】水平ｐｎ接合を備える横チャネル領域および横チャネル領域の下方のソース領域を提供する実施形態による、ＪＦＥＴセルを含む半導体素子の一部分の概略断面図である。
【図２】横チャネル領域の６つの水平ｐｎ接合および横チャネル領域の上方のソースゾーンを提供する実施形態による、ＪＦＥＴセルを含む半導体素子の一部分の概略断面図である。
【図３】垂直に接続された水平カウンタドープ層を備える横チャネル領域を提供する実施形態による、ＪＦＥＴセルを含む半導体素子の一部分の概略断面図である。
【図４Ａ】チャネル層を形成した後の横チャネル領域を含むＪＦＥＴセルを備える半導体素子を製造する方法の実施形態を示すための半導体基板の一部分の概略断面図である。
【図４Ｂ】埋め込みゲート構造を形成した後の図４Ａの半導体基板部分の概略断面図である。
【図４Ｃ】ソース領域を形成した後の図４Ｂの半導体基板部分の概略断面図である。
【図４Ｄ】上部ゲート領域を形成した後の図４Ｃの半導体基板部分の概略断面図である。
【図４Ｅ】ソースおよび埋め込みゲート領域を露出させた後の図４Ｄの半導体基板部分の概略断面図である。
【図５Ａ】横チャネル領域のカウンタドープゾーンを形成した後の水平超接合構造を備える横チャネル領域を含むＪＦＥＴセルを備える半導体素子を製造する方法の別の実施形態を示すための半導体基板の一部分の概略断面図である。
【図５Ｂ】ソース領域および横チャネル領域の第１の垂直接続ゾーンを形成した後の図５Ａの半導体基板部分の概略断面図である。
【図５Ｃ】横チャネル領域の第２の垂直接続ゾーンを形成した後の図５Ｂの半導体基板部分の概略断面図である。
【図６】図６Ａは、注入エネルギーの差によって横チャネル領域の幅を定義する実施形態による、半導体素子の横チャネル領域の垂直不純物プロファイルを示す概略図であり、図６Ｂは、１つの水平ｐ型ゾーンを備える超接合構造を備える半導体素子の横チャネル領域の垂直不純物プロファイルの別の実施形態を示す概略図である。
【発明を実施するための形態】
【０００９】
以下の発明を実施するための形態では、添付の図面を参照し、添付の図面は本明細書の一部を形成し、添付の図面では、例示として、本発明を実践することができる特定の実施形態が示される。他の実施形態を利用することができ、本発明の範囲から逸脱することなく、構造的または論理的な変更を行うことができることを理解されたい。例えば、一実施形態に対して示され説明される特徴は、さらなる実施形態を生み出すため、他の実施形態上で使用することも、他の実施形態と併せて使用することもできる。本発明はそのような変更形態および変形形態を含むことが意図される。実施例は特定の言語を使用して説明されるが、同言語を添付の特許請求の範囲を制限するものと解釈してはならない。図面は、原寸に比例するものではなく、単なる例示を目的とする。別段の言明がなければ、明確にするため、異なる図面における同じ要素は、対応する参照番号で指定している。
【００１０】
用語「有する」、「含む（「ｃｏｎｔａｉｎｉｎｇ」または「ｉｎｃｌｕｄｉｎｇ」）」、「備える」および同様のものは、制限のない用語であり、同用語は、述べられる構造、要素または特徴の存在を示すが、追加の要素または特徴を除外しない。文脈上で明示される場合を除き、冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、単数形と同様に複数形を含むことが意図される。
【００１１】
用語「電気的に接続された」は、電気的に接続された要素間の永久的なオーム性の低い接続について説明し、例えば、関係がある要素間の直接接触、あるいは、金属および／または高濃度ドープ半導体を介するオーム性の低い接続が挙げられる。用語「電気的に結合された」は、例えば、第１の状態でのオーム性の低い接続および第２の状態でのオーム性の高い電気的減結合を一時的に提供するように制御可能な要素など、信号伝送のために適合された１つまたは複数の介在要素を電気的に結合された要素間に提供できることを含む。
【００１２】
図は、ドーピング型「ｎ」または「ｐ」の次に「−」または「＋」を示すことによって、相対的なドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域より高いドーピング濃度を有する。相対的なドーピング濃度が同じドーピング領域は、必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じまたは異なる絶対ドーピング濃度を有し得る。
【００１３】
図１は、少なくとも１つのＪＦＥＴセルＴＣを含む半導体素子５００について言及する。半導体素子５００は、多数のＪＦＥＴセルＴＣと、ソース、ゲートおよびドレイン端子Ｓ、Ｇ、Ｄとを備えるＪＦＥＴ、あるいは、ＪＦＥＴセルＴＣのうちの１つまたは複数に加えてさらなる半導体要素を含む素子であり得る。
【００１４】
半導体素子５００は、窒化ガリウム（ＧａＮ）または炭化ケイ素（ＳｉＣ）などの２．０ｅＶ以上のバンドギャップを有する単結晶半導体材料で作られている半導体本体１００に基づく。例えば、単結晶半導体材料は炭化ケイ素（ＳｉＣ）であり、例示として、２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣまたは１５Ｒ−ＳｉＣが挙げられる。
【００１５】
半導体本体１００は、ほぼ平面状であることも、共平面セクションによって広がる平面によって与えられることもあり得る第１の表面１０１と、第１の表面１０１に平行な主に平面状の第２の表面１０２とを有する。第１の表面１０１の法線は垂直方向を定義し、垂直方向に直交する方向は横方向である。
【００１６】
半導体本体１００は、それぞれが第１の導電型のドリフトゾーン１２０およびドレイン層１３０を含む。ドレイン層１３０は、第２の表面１０２に直接隣接し、第２の表面１０２からドリフトゾーン１２０を分離する。ドレイン層１３０の平均純不純物濃度は、ドリフトゾーン１２０の平均純不純物濃度の少なくとも１０倍を超える。ドリフトゾーン１２０は、エピタキシャル層で形成することができ、その結晶格子は、ドレイン層１３０の結晶格子と整合させて成長させる。ドリフトゾーン１２０は、ｉｎ−ｓｉｔｕドープすることができ、第１の表面１０１までの距離の増加と共に徐々にまたは段階的に増加または減少する均一の不純物分布または不純物濃度を有し得る。
【００１７】
各ＪＦＥＴセルＴＣに対し、第１の導電型に補足的な第２の導電型の埋め込みゲート領域１４０は、ドリフトゾーン１２０（ドレイン層１３０とは反対側のドリフトゾーン１２０の側面）に直接隣接する。埋め込みゲート領域１４０とドリフトゾーン１２０との間の境界は、第１および第２の表面１０１、１０２に平行であり得る。
【００１８】
埋め込みゲート領域１４０は、適切なアニーリングおよび拡散プロセスと組み合わせて、ドリフトゾーン１２０を有するエピタキシャル層へのマスキング注入によって形成されたウェルであり得、ウェルは、第１および第２の表面１０１、１０２に平行である補助平面ＡＰから、第２の表面１０２の方向に向けて延在する。
【００１９】
近隣の埋め込みゲート領域１４０間の、補助平面ＡＰに沿ったドリフトゾーン１２０の残りの部分は、垂直チャネル領域１２１を形成し、垂直チャネル領域１２１は、補助平面ＡＰと埋め込みゲート領域１４０の下方のドリフトゾーン１２０の主要部分との間に延在する。垂直チャネル領域１２１を含むドリフトゾーン１２０の不純物分布は、成長させたエピタキシャル層の元のｉｎ−ｓｉｔｕ不純物分布と同様であるかまたは等しい。
【００２０】
半導体本体１００の上部ゲート領域１５０は、第２の導電型を有し、第１の表面１０１に直接隣接する。横チャネル領域１１５は、一方の上部ゲート領域１５０と他方の埋め込みゲート領域１４０との間に挟まれる。上部ゲート領域１５０と同様に横チャネル領域１１５は、埋め込みゲート領域１４０の形成前または形成後、補助平面ＡＰ上で成長させた１つまたは複数のエピタキシャル層で形成することができる。上部ゲートおよび横チャネル領域１５０、１１５は、補助平面ＡＰから突出するメサを形成することができる。
【００２１】
上部ゲート領域１５０、横チャネル領域１１５および埋め込みゲート領域１４０は、この順で垂直方向に沿って配列される。
【００２２】
ＪＦＥＴセルＴＣは、第１の導電型のソース領域１１０をさらに含む。ソース領域１１０は、横チャネル領域１１５に直接隣接する。示される実施形態によれば、ソース領域１１０は、補助平面ＡＰから埋め込みゲート領域１４０内に向けて延在するウェルとして形成される。
【００２３】
ソース電極３１０は、ソース領域１１０に直接隣接し、半導体本体１００とのオーム抵抗接点を提供する。ソース電極３１０は、ソース領域１１０と電気的に接続され、埋め込みゲート領域１４０と電気的に接続して、統合ボディまたは還流ダイオード（ｆｒｅｅ−ｗｈｅｅｌｉｎｇ  ｄｉｏｄｅ）を実現することができる。ソース電極３１０は、半導体素子５００のソース端子Ｓを提供することも、半導体素子５００のソース端子Ｓに電気的に接続または結合することもできる。
【００２４】
ドレイン電極３３０は、ドレイン層１３０に直接隣接し、第２の表面１０２でドレイン層１３０とのオーム抵抗接点を提供する。ドレイン電極３３０は、ドレイン端子Ｄを提供することも、ドレイン端子Ｄに電気的に接続することもできる。
【００２５】
ゲート電極３５０は、上部ゲート領域１５０に直接隣接し、上部ゲート領域１５０とのオーム抵抗接点を提供する。ゲート電極３５０は、ゲート端子Ｇを形成することも、ゲート端子Ｇに電気的に結合または接続することもできる。
【００２６】
第１の表面１０１に平行なＪＦＥＴセルＴＣの横断面、ならびに／あるいは、上部ゲート領域１５０および／または横・垂直チャネル領域１１５、１２１の横断面は、ストライプ状、円形、楕円形、多角形（例えば、角丸のまたは角丸でない六角形または長方形）であり得る。ほぼ同一の多数のＪＦＥＴセルＴＣは、中心間の距離（ピッチ）を均一にして配列することができ、電気的に並列に配列することができる。
【００２７】
互いに隣接するＪＦＥＴセルＴＣは、同じ横配向を有し得る。示される実施形態によれば、ＪＦＥＴセルＴＣは、２つのＪＦＥＴセルＴＣの対で配列され、その対は、垂直対称平面に対してミラー反転で配向される。
【００２８】
オン状態のＪＦＥＴセルＴＣでは、負荷電流は、上部ゲート領域１５０での電位によって制御され、ソース領域１１０とドレイン層１３０との間を、横チャネル領域１１５では横方向に沿って、そして実質上、垂直チャネル領域１２１およびドリフトゾーン１２０では垂直方向に沿って、流れる。
【００２９】
横チャネル領域１１５は、超接合構造（補償構造）を含み、超接合構造は、第１の導電型の第１のゾーン１１５ａと、第２の導電型の第２のゾーン１１５ｂとを含む。第１および第２のゾーン１１５ａ、１１５ｂはそれぞれ、上部ゲート領域１５０と補助平面ＡＰとの間に配列される。第１のゾーン１１５ａのうちの１つは、上部ゲート領域１５０に直接隣接し、横チャネル領域１１５の横方向の電流の流れに実質的に平行なｐｎ接合を形成する。第１のゾーン１１５ａのうちの別のものは、埋め込みゲート領域１４０に直接隣接する。
【００３０】
横チャネル領域１１５は、少なくとも１つ（例えば、２つ）の第２の導電型の第２のゾーン１１５ｂを含む。第２のゾーン１１５ｂの各々は、第１のゾーン１１５ａに水平なｐｎ接合を形成し、水平ｐｎ接合は、横方向に平行に延在する。
【００３１】
示される実施形態では、１つの連続的な第２のゾーン１１５ｂが、一方の上部ゲート領域１５０と他方の埋め込みゲート領域１４０および垂直チャネル領域１２１との間に配列される。他の実施形態によれば、横チャネル領域１１５は、２つ以上の平行な第２のゾーン１１５ｂを含み得る。さらなる実施形態は、それぞれが第１の表面１０１までの距離が同じで、反対の導電型の領域によって分離される、複数（例えば、２つ）の共平面の第２のゾーン１１５ｂを提供することができる。
【００３２】
横チャネル領域１１５の垂直拡張ｃｗは、１００ｎｍ〜５μｍ、例えば、３００ｎｍ〜１．５μｍの範囲であり得る。第１のゾーン１１５ａ間の垂直方向の中心間の距離（ピッチ）は、３０ｎｍ〜５００ｎｍ、例えば、５０ｎｍ〜３５０ｎｍの範囲であり得る。第２のゾーン１１５ｂの幅ｗ２に対する第１のゾーン１１５ａの幅ｗ１の比率は、０．２５〜４、例えば、０．５〜２の範囲であり得る。第１のゾーン１１５ａの平均不純物濃度は、例示として、３００ｎｍ〜１．５μｍのチャネル幅ｃｗでは５×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲であり得、５００ｎｍ〜１．０μｍのチャネル幅ｃｗでは１×１０１６ｃｍ−３〜３×１０１６ｃｍ−３の範囲であり得る。
【００３３】
第１および第２のゾーン１１５ａ、１１５ｂの幅は、半導体材料および平均純不純物濃度に依存し、ＪＦＥＴセルＴＣがノーマリーオン型（ｎｏｒｍａｌｌｙ−ｏｎ  ｔｙｐｅ）であるかまたはノーマリーオフ型（ｎｏｒｍａｌｌｙ−ｏｆｆ  ｔｙｐｅ）であるか次第である。炭化ケイ素素子および約１Ｅ１９ｃｍ−３のｐ型の第２のゾーン１１５ｂの平均純不純物濃度について言及する実施形態では、ｎ型の第１のゾーン１１５ａの平均純不純物濃度は、１Ｅ１６ｃｍ−３〜１Ｅ１８ｃｍ−３であり得る。例えば、１Ｅ１６ｃｍ−３のｎ型の第１のゾーン１１５ａの平均純不純物濃度に対し、第１のゾーン１１５ａの幅ｗ１は、ノーマリーオン素子の場合は９．５μｍより大きく、ノーマリーオフ素子の場合は最大８．５μｍであり得、１Ｅ１８ｃｍ−３の第１のゾーン１１５ａの平均純不純物濃度では、第１のゾーン１１５ａの幅ｗ１は、ノーマリーオン素子の場合は９０ｎｍ以上であり、ノーマリーオフ素子の場合は最大８５ｎｍであり得る。上部および埋め込みゲート領域１５０、１４０の純不純物濃度は、ｐ型の第２のゾーン１１５ｂとほぼ同じであり得る。
【００３４】
各ＪＦＥＴセルＴＣでは、横チャネル領域１１５は、ソース領域１１０の垂直投影における、ソースゾーン１１０の導電型の１つ、２つまたはそれ以上の第１の接続ゾーン１１５ｃを含み得る。第１の接続ゾーン１１５ｃは、メサ側壁の拡張全体に沿って、または、それぞれのメサ側壁の１つまたは複数の空間的に分離されたセクションにのみ形成することができる。ストライプ状のトランジスタセルＴＣの場合、１つの第１の接続ゾーン１１５ｃは、断面平面に垂直な縦方向にＪＦＥＴセルＴＣの横拡張全体に沿って形成することができる。
【００３５】
各ＪＦＥＴセルＴＣでは、横チャネル領域１１５は、垂直チャネル領域１２１の垂直投影における、垂直チャネル領域１２１の導電型の１つ、２つまたはそれ以上の第２の接続ゾーン１１５ｄをさらに含み得る。第２の接続ゾーン１１５ｄは、垂直チャネル領域１２１の拡張全体に沿って、または、それぞれの垂直チャネル領域１２１の１つまたは複数の空間的に分離されたセクションにのみ形成することができる。ストライプ状のトランジスタセルＴＣの場合、１つの第２の接続ゾーン１１５ｄは、断面平面に垂直な縦方向にＪＦＥＴセルＴＣの横拡張全体に沿って形成することができる。
【００３６】
以下の考察に対し、第１の導電型はｎ型であり、第２の導電型はｐ型である。同様の考察が、第１の導電型がｐ型であり、第２の導電型がｎ型である実施形態に当てはまる。
【００３７】
上部ゲート領域１５０と埋め込みゲート領域１４０は両方とも、第１の表面１０１を通じて不純物を注入することによって形成される。上部ゲート領域１５０の埋め込み縁部と補助平面ＡＰとの間のチャネル幅ｃｗおよび横チャネル領域１１５の不純物濃度は、ＪＦＥＴセルＴＣが導電モードまたはオン状態から非導電モードまたはオフ状態に変化するピンチオフ電圧を設定する。従来のＪＦＥＴセルでは、横チャネル領域１１５の垂直拡張は、埋め込みゲート領域１４０が注入によって形成された後に横チャネル領域１１５が形成されるエピタキシャル層の成長率の関数である。エピタキシャル成長率は、制御が難しいことが判明している。結果として、ウエハロットの異なるウエハから得られた素子の間のピンチオフ電圧は、変動を示す。
【００３８】
２つの十分に制御可能な注入エネルギーの差によってのみチャネル幅ｃｗを定義することで、ＪＦＥＴセルＴＣのピンチオフ電圧はもはやエピタキシャル成長率の変動を受けない。
【００３９】
埋め込みゲート領域１４０に対する注入エネルギーは、エピタキシャル成長率の下限でさえも、横チャネル領域１１５と埋め込みゲート領域１４０との間の境界がエピタキシャルチャネル層内にあるように選択することができる。結果として、同じウエハロット内および多数のウエハロットの間のピンチオフ電圧の変動が少ないＪＦＥＴセルＴＣを入手することができ、全収率を増加させることができる。
【００４０】
横チャネル領域１１５の所定の不純物濃度では、ピンチオフ電圧は、チャネル幅ｃｗに依存する。ノーマリーオフＪＦＥＴセルＴＣの低ピンチオフ電圧の場合、チャネル幅ｃｗは比較的小さいものであり得る（例えば、５Ｅ１６ｃｍ−３より大きい不純物濃度の場合、約２００ｎｍ）。５Ｅ１６ｃｍ−３を下回るチャネル層の不純物濃度の場合、チャネル幅ｃｗは、１μｍより大きいものでさえあり得る。
【００４１】
浮遊する第２のゾーン１１５ｂの場合、横チャネルは、ゲート電圧の増加と共に連続的にピンチオフされる２つ以上の平行なサブチャネルに分割され、ｎ型領域に埋め込まれたいくつかのｐ型ゾーンを含む浮遊電界リング接合終端部（ｆｌｏａｔｉｎｇ  ｆｉｅｌｄ  ｒｉｎｇｊｕｎｃｔｉｏｎ  ｔｅｒｍｉｎａｔｉｏｎ）に類似する。横チャネル領域１１５の補償構造は、事実上、埋め込みゲート領域１４０の厚さを増加し、有効チャネル幅を正確に定義する。これらのｐ型補償層の実装形態は、周囲のｎ型の第１のゾーンのドーピング濃度の大幅な増強と共に、結果として得られるチャネル抵抗の劇的な低減を可能にする。
【００４２】
隣接するｐｎ接合からそれぞれのｎ型の第１のゾーン１１５ａ内に向けて延在する空乏ゾーンの拡張より大きいｎ型の第１のゾーン１１５ａの幅は、上部ゲート領域１５０にいかなる電位も印加することなく、ノーマリーオンＪＦＥＴセルＴＣをもたらす。
【００４３】
隣接する第１のゾーン１１５ａと第２のゾーン１１５ｂとの間のｐｎ接合に沿った空乏ゾーンの拡張以下のｎ型の第１のゾーン１１５ａの幅は、上部ゲート領域１５０にいかなる電位も印加することなく、ノーマリーオフＪＦＥＴセルＴＣをもたらす。
【００４４】
実施形態によれば、半導体本体１００は、炭化ケイ素に基づき、炭化ケイ素の不純物の非常に低い拡散係数は、注入層の垂直拡張を制限する。
【００４５】
図２は、上部ゲート領域１５０に対して配向された横チャネル領域１１５の側面に形成されたソース領域１１０を備える実施形態について言及する。ソース領域１１０は、適切なアニーリングおよび拡散プロセスと組み合わせて、上部ゲート領域１５０および／または横チャネル領域１１５を含む層への注入によって形成することができる。第２のゲート電極３４０は、埋め込みゲート領域１４０に直接隣接し、埋め込みゲート領域１４０とのオーム抵抗接点を形成することができる。第２のゲート電極３４０は、第２のゲート端子ＢＧに、ソース電極３１０に、または、半導体素子５００の別の電子要素に電気的に結合または接続することができる。ソース領域１１０は、横チャネル領域１１５の超接合構造の形成前、形成の間または形成後に形成することができる。
【００４６】
各ＪＦＥＴセルＴＣは、２つの浮遊する第２のゾーン１１５ｂを含み、２つの浮遊する第２のゾーン１１５ｂは、互いに均等に、ならびに、上部および埋め込みゲート領域１５０、１４０から均等に離間させることができる。
【００４７】
図３の半導体素子５００は、第２のゾーン１１５ｂを構造的および電気的に上部ゲート領域１５０と接続する第３の接続ゾーン１１５ｅを備えるＪＦＥＴセルＴＣを含む。第３の接続ゾーン１１５ｅは、上方の第２のゾーン１１５ｂのイオン注入エネルギーレベルと下方の第２のゾーン１１５ｂのイオン注入エネルギーレベルとの間および上方の第２のゾーン１１５ｂと上部ゲート領域１５０との間のイオン注入エネルギーレベルでｐ型の２つのさらなる注入によって形成された垂直カラムであり得る。第３の接続ゾーン１１５ｅは、垂直チャネル領域１２１の垂直投影における第２の接続ゾーン１１５ｄを完全には囲まないように、局所的に形成することができる。ストライプ状のＪＦＥＴセルＴＣの場合、第３の接続ゾーン１１５ｅは、断面平面に垂直な縦軸に沿ったセクションにのみ形成することができる。ＪＦＥＴセルＴＣの回転対称メサの場合、第３の接続ゾーン１１５ｅは、１つまたは複数のセグメントにのみ形成することができる。別の実施形態によれば、第３の接続ゾーン１１５ｅは、上部ゲート領域１５０の代わりに埋め込みゲート領域１４０に接続することができる。
【００４８】
図４Ａ〜４Ｅは、半導体基板５００ａからＪＦＥＴセルＴＣを備える半導体素子を製造する方法について言及する。
【００４９】
単結晶半導体材料からの第１のエピタキシャル層１２０ａは、エピタキシによって、第１の導電型の単結晶台座層１３０ａ上に成長させ、第１のエピタキシャル層１２０ａの結晶格子は、台座層１３０ａの結晶格子と整合させて成長させる。第１のエピタキシャル層１２０ａの単結晶半導体材料は、窒化ガリウム（ＧａＮ）または炭化ケイ素（ＳｉＣ）などの２．０ｅＶ以上のバンドギャップを有し得る。実施形態によれば、単結晶半導体材料は炭化ケイ素（ＳｉＣ）であり、例えば、２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣまたは１５Ｒ−ＳｉＣが挙げられる。台座層１３０ａの半導体材料は、同じであっても、別の半導体材料であってもよい。第１のエピタキシャル層１２０ａは、エピタキシの間に第１の導電型の不純物でｉｎ−ｓｉｔｕドープすることができる。
【００５０】
示される実施形態によれば、第１の導電型はｎ型であり、第２の（反対の）導電型はｐ型である。同様の考察が、第１の導電型がｐ型であり、第２の導電型がｎ型である実施形態に当てはまる。
【００５１】
チャネル層１１５ｘは、エピタキシによって、台座層１３０ａとは反対側の第１のエピタキシャル層１２０ａのプロセス表面ＰＳ上に形成される。チャネル層１１５ｘは、第１のエピタキシャル層１２０ａの導電型でｉｎ−ｓｉｔｕドープすることができる。
【００５２】
図４Ａは、台座層１３０ａ上に形成された第１のエピタキシャル層１２０ａを備える半導体基板５００ａを示す。チャネル層１１５ｘは、第１のエピタキシャル層１２０ａのプロセス表面ＰＳ上に形成される。チャネル層１１５ｘの平均不純物濃度は、第１のエピタキシャル層１２０ａの平均不純物濃度の少なくとも１０倍であり得る。
【００５３】
第１のマスク層は、台座層１３０ａ、第１のエピタキシャル層１２０ａおよびチャネル層１１５ｘによって形成された半導体本体１００の第１の表面１０１上に堆積させる。第１の表面１０１の第１のセクションを露出させ、第１の表面１０１の第２のセクションを被覆する開口部を備える第１の注入マスク４０１を得るため、第１のマスク層は、フォトリソグラフィによってパターニングされる。エピタキシャル層１２０ａおよびチャネル層１１５ｘの導電型とは反対の第２の導電型の不純物は、第１の注入マスク４０１の開口部を通じて注入される。適切なアニーリングおよび拡散プロセスと組み合わせて、注入は、第１の表面１０１までの距離がｄ２の、厚さｂｇｄを有する埋め込みｐ型ウェルをもたらす。
【００５４】
図４Ｂは、第１の注入マスク４０１によって露出された半導体本体１００の一部分に、第１の表面１０１までの距離がｄ２の埋め込みゲート領域１４０を形成する埋め込みｐ型ウェルを示す。埋め込みゲート領域１４０は、第１の表面１０１とプロセス表面ＰＳとの間のチャネル層１１５ｘに完全に形成することも、プロセス表面ＰＳと第２の表面１０２との間の第１のエピタキシャル層１２０ａに完全に形成することも、チャネル層１１５ｘに部分的に、そして、第１のエピタキシャル層１２０ａに部分的に形成することもできる。第１の注入マスク４０１の一部分によって被覆された半導体本体１００の一部分は、第１の導電型の垂直チャネル領域１２１を形成することができる。
【００５５】
第２の注入マスク４０２は、第１の表面１０１上に形成することができる。例えば、図４Ｂの第１の注入マスク４０１を取り除き、第２のマスク層を堆積させ、フォトリソグラフィによってパターニングして、第２の注入マスク４０２を形成することができる。別の実施形態によれば、第１の注入マスク４０１は、第１の注入マスク４０１の一部分の垂直側壁に沿って延在するスペーサ部分４０２ａによって維持および補正することができる。例えば、第１の注入マスク４０１および第１の注入マスク４０１によって露出された第１の表面１０１の第１のセクションを被覆する共形の第２のマスク層を堆積させることができる。共形の第２のマスク層は、第１の注入マスク４０１の上方および第１の表面１０１上の第２のマスク層の水平部分を取り除く異方性エッチングによってパターニングすることができる。
【００５６】
適切なアニーリングおよび拡散プロセスと組み合わせて、１つのＪＦＥＴセルＴＣ当たり少なくとも１つのソース領域１１０を形成するため、第２の注入マスク４０２の開口部を通じて第１の導電型の不純物を注入することができる。注入は、第１の表面１０１までの距離がｄ２の埋め込みゲート領域１４０内に向けて延在するｎ型ウェルを生じる注入エネルギーで実行することができる。
【００５７】
別の実施形態によれば、最初に、第２のマスク４０２を形成し、それを使用してソース領域１１０を形成し、次いで、等方性のくぼみ形成によって第２のマスク４０２から埋め込みゲート領域１４０を形成するための第１のマスク４０１を得る。
【００５８】
図４Ｃは、第１の注入マスク４０１およびスペーサ部分４０２ａを含む第２の注入マスク４０２を示す。第２の注入マスク４０２は、垂直チャネル領域１２１から離間された埋め込みゲート領域１４０の一部分を露出させる。ソース領域１１０は、埋め込みゲート領域１４０と横チャネル領域との間のｐｎ接合の平面として定義される補助平面ＡＰから埋め込みゲート領域１４０内に向けて延在するウェルとして形成され、ソース領域１１０の垂直拡張は、埋め込みゲート領域１４０の垂直拡張ｂｇｄより小さい。第２の注入マスク４０２が取り除かれ、第１の表面１０１からチャネル層１１５ｘ内に向けて延在するｐ型ウェルを生じる注入エネルギーで第１の導電型の不純物が第１の表面１０１に注入される。
【００５９】
図４Ｄは、第１の表面１０１に直接隣接し、厚さｔｇｄを有する上部ゲート層１５０ａを形成する結果として得られたｐ型ウェルを示す。
【００６０】
上部ゲート１５０ａ層と埋め込みゲート領域１４０は両方とも、その用量およびエネルギーを正確に制御することができる注入プロセスから生じる。その結果、第１の表面１０１に対して配向された上部ゲート層１５０ａと埋め込みゲート領域１４０の上縁部との間のチャネル幅ｃｗが明確に定義される。
【００６１】
垂直チャネル領域１２１の垂直投影において、垂直チャネル領域１２１とソース領域１１０との間の埋め込みゲート領域１４０の一部分の垂直投影において、および、垂直チャネル領域１２１に対して配向されたソース領域１１０の一部分の垂直投影において、第１の表面１０１の第３のセクションを被覆するエッチングマスクを提供することができる。エッチングマスクは、垂直チャネル領域１２１から回避されたソース領域１１０のさらなる部分の垂直投影において、および、垂直チャネル領域１２１から回避された埋め込みゲート領域１４０の垂直投影において、第１の表面１０１の第４のセクションを露出させる。異方性エッチングは、互いに直接隣接するソース領域１１０および埋め込みゲート領域１４０の一部分を露出させるエッチングマスクを使用して実行することができる。
【００６２】
図４Ｅは、図４Ｄの上部ゲート層１５０ａおよびチャネル層１１５ｘのそれぞれの一部分から形成された、２つのＪＦＥＴセルＴＣの上部ゲート領域１５０および２つの横チャネル領域１１５を含むメサを示す。上部ゲート、ソースおよび埋め込みゲート領域１５０、１１０、１４０は、露出され、オーム抵抗接点の形成に対してアクセス可能である。台座層１３０ａは、半導体基板５００ａから得られた半導体素子のドレイン層を含む。第１のエピタキシャル層１２０ａの非注入部分は、半導体基板５００ａから得られた単数化された半導体素子のＪＦＥＴセルＴＣのドリフトゾーン１２０を形成する。
【００６３】
図５Ａ〜５Ｃは、チャネル層１１５ｘの水平超接合構造を備える半導体素子を製造する方法の実施形態について言及する。
【００６４】
図４Ａおよび４Ｂに関して詳細に論じられるように、半導体基板５００ａを提供することができる。
【００６５】
図４Ｂの第１の注入マスク４０１は、埋め込みゲート領域１４０の形成ばかりでなく、第１の表面１０１と補助平面ＡＰとの間のチャネル層１１５ｘの第２のドープゾーン１１５ｂの形成にも使用することができる。互いに対してある一定の距離で、ならびに、第１の表面１０１および補助平面ＡＰまである一定の距離で、ｐ型の第２のゾーン１１５ｂが形成されるように、注入は、異なる注入エネルギーで実行される。実施形態によれば、第２のゾーン１１５ｂがほぼ同じ厚さを有し、互いにほぼ等しく離間されるように、第２のゾーン１１５ｂを形成することができる。第２のゾーン１１５ｂの外側のチャネル層１１５ｘの一部分は、第１のゾーン１１５ａを形成することができる。
【００６６】
他の実施形態によれば、第１および第２のゾーン１１５ａ、１１５ｂがそれぞれ連続層を形成できるように、第２のゾーン１１５ｂを形成するための注入は、注入マスクなしで実行される。別の実施形態は、ソース領域１１０の上方の第１のゾーン１１５ａを接続する連続垂直ｎ型カラムにおいて第２のゾーン１１５ｂが形成されないように（第２のゾーン１１５ｂは次段で形成することができる）、垂直チャネル領域１２１から回避されたＪＦＥＴセルＴＣの側面でさらなるセクションを被覆する補正された第１の注入マスク４０１を提供することができる。さらなる実施形態は、第１のゾーン１１５ａの不純物濃度を増強するため、および／または、第１のゾーン１１５ａの不純物濃度をより正確に定義するため、ｎ型不純物の追加注入を提供することができる。
【００６７】
さらなる実施形態は、段階的なチャネル層１１５ｘの成長を提供することができ、各成長段階後、不純物が注入され、第１および第２のゾーン１１５ａ、１１５ｂを形成する。
【００６８】
図５Ａは、埋め込みゲート領域１４０の垂直投影において形成された第２のゾーン１１５ｂを示す。垂直チャネル領域１２１の垂直投影において、第２の接続ゾーン１１５ｄは、チャネル層１１５ｘの超接合構造の第１のゾーン１１５ａを構造的および電気的に接続する。
【００６９】
図４Ｃを参照して詳細に説明されるように、第２の注入マスクを提供して使用し、補助平面ＡＰから埋め込みゲート領域１４０内に向けて延在するソース領域１１０を形成することができる。それに加えて、第２の注入マスク４０２を使用して、ソースゾーン１１０の垂直投影においてチャネル層１１５ｘの第１の導電ゾーン１１５ｃを形成することができる。
【００７０】
図５Ｂは、ソース領域１１０およびソース領域１１０の垂直投影における第１の接続ゾーン１１５ｃを示す。第１の接続構造１１５ｃは、ソース領域１１０の垂直投影において、チャネル層１１５ｘの超接合構造の第１のゾーン１１５ａを構造的および電気的に接続する。
【００７１】
ソースゾーン１１０と垂直チャネル領域１２１との間の第２のゾーン１１５ｂの垂直投影においてチャネル層１１５ｘの一部分を局所的に露出させるさらなる注入マスク４０４を提供することができる。第３の注入マスク４０４は、ＪＦＥＴセルＴＣの残りの領域の第１の表面１０１を被覆する。第２の導電型の不純物は、近隣の第２のゾーン１１５ｂの注入レベル間の注入レベルで、および、埋め込みゲート領域１４０の注入レベルと埋め込みゲート領域１４０の近隣の第２のゾーン１１５ｂの注入レベルとの間の注入レベルで、またはその代替として、第１の表面１０１の注入レベルと第１の表面１０１に最も近い第２のゾーン１１５ｂの注入レベルとの間の注入レベルで、第３の注入マスク４０４の開口部を通じて注入することができる。
【００７２】
図５Ｃは、第３の注入マスク４０４および第２の導電型の第３の接続ゾーン１１５ｅを示す。第３の接続ゾーン１１５ｅは、横断平面に垂直な横方向に沿ってパターニングすることができ、すべての第２のゾーン１１５ｂを、互いに、そして、埋め込みゲート領域１４０または上部ゲート領域１５０と接続することができる。他の実施形態によれば、第１、第２および第３の接続ゾーン１１５ｃ、１１５ｄ、１１５ｅの各々は、トレンチをエッチングして、トレンチをｐ型もしくはｎ型の材料で充填するか、または、傾斜注入もしくはプラズマ蒸着によって、関係があるトレンチの側壁を通じて不純物を導入することによって形成することができる。
【００７３】
図６Ａは、注入エネルギーによって有効チャネル幅を定義する実施形態による、半導体素子の横チャネル領域の垂直不純物濃度プロファイルについて言及する。ｎ型不純物濃度７１０は、バックグラウンドドーピングから得られ、横チャネル領域が形成される半導体本体の少なくとも一部分において一定であり得る。ｐ型不純物は、注入深さＫＡおよびＫＢに相当する少なくとも２つの異なる注入エネルギーレベルで注入される。
【００７４】
注入により、ピーク部分がＫＡおよびＫＢを中心とする不純物プロファイル７１１、７１２が生じ、不純物プロファイル７１２の少なくともピーク部分は、最大濃度が埋め込みゲート領域の中央または中央付近にあるガウス分布のようなものである。ＫＡおよびＫＢ周辺の領域では、注入された不純物は、バックグラウンド不純物濃度７１０を過補償する。ＫＡおよびＫＢでの注入によるカウンタドープが行われていないＫＡとＫＢとの間隔内の領域は、ｎ型の横チャネルおよびチャネル幅ｃｗを定義する。ＫＡおよびＫＢでの注入は両方とも、２つの注入間のエピタキシャル成長なしで同じ表面を通じて実行されるため、有効チャネル幅ｃｗは、確実に正確に制御できる注入エネルギーおよび注入用量によって排他的に定義される。注入プロファイル７２０は、結果として得られた純不純物プロファイルを示す。
【００７５】
図６Ｂは、図１に示されるような半導体素子５００の横チャネル領域の垂直不純物プロファイルを示す。横チャネル領域は、一定のｎ型不純物プロファイル７１０をもたらす均一および均質の不純物濃度でエピタキシによって成長させる。ｎ型不純物は、窒素原子／イオンであり得る。ｐ型不純物は、注入深さＫ１、Ｋ２、Ｋ３および注入不純物プロファイル７１１、７１２、７１３に相当する３つの異なるエネルギーレベルで注入される。ｐ型不純物は、アルミニウム原子／イオンであり得る。注入用量は、ｐ型不純物が注入深さＫ１、Ｋ２、Ｋ３の周辺のゾーンでｎ型不純物を過補償するように、そして、０とＫ１との間、Ｋ１とＫ２との間、Ｋ２とＫ３との間、ｋ３を超えるそれぞれの間隔のうちの各々の間隔内の残りの領域でバックグラウンド不純物濃度を過補償しないように選択される。注入深さＫ１は、図１の上部ゲート領域１５０に相当し得、注入深さＫ２は、図１のｐ型の第２のゾーン１１５ｂに相当し得、注入深さＫ３は、図１の埋め込みゲート領域１４０に相当し得る。注入プロファイル７２０は、結果として得られた純不純物プロファイルを示す。
【００７６】
本明細書では、特定の実施形態について示し、説明してきたが、当業者であれば、本発明の範囲から逸脱することなく、示され、説明される特定の実施形態に対して様々な代替のおよび／または均等の実装形態を代用できることが理解されよう。この出願は、本明細書で論じられる特定の実施形態のいかなる適合形態または変形形態も包含することが意図される。したがって、この発明は、特許請求の範囲およびその均等物によってのみ制限されることが意図される。
また、本願は以下に記載する態様を含む。
（態様１）
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセル
を備える半導体素子であって、
前記横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも２つの第１の導電型の第１のゾーンと、少なくとも１つの第２の導電型の第２のゾーンとを備え、前記第１および第２のゾーンは、前記垂直方向に沿って交互に配置される、半導体素子。
（態様２）
前記第１のゾーンと前記第２のゾーンとの間のｐｎ接合は、前記第１の表面に平行である、態様１に記載の半導体素子。
（態様３）
前記横チャネル領域と前記埋め込みゲート領域との間のソース領域を備える、態様１に記載の半導体素子。
（態様４）
前記ソース領域の垂直投影における前記横チャネル領域の前記第１の導電型の第１の接続ゾーンをさらに備え、前記第１の接続ゾーンは前記第１のゾーンと前記ソース領域を構造的に接続する、態様３に記載の半導体素子。
（態様５）
前記第１の導電型のドリフトゾーンであって、前記横チャネル領域に直接隣接する垂直チャネル領域を備える、ドリフトゾーンと、
前記垂直チャネル領域の前記垂直投影における前記横チャネル領域の第２の接続ゾーンであって、前記第１のゾーンを構造的に接続する、第２の接続ゾーンと
をさらに備える、態様１に記載の半導体素子。
（態様６）
前記埋め込みゲート領域は、前記横チャネル領域と前記ドリフトゾーンとの間にある、
態様５に記載の半導体素子。
（態様７）
前記ドリフトゾーンに直接隣接する前記第１の導電型のドレイン層をさらに備え、前記ドリフトゾーンは、前記ドレイン層から前記横チャネル領域および前記埋め込みゲート領域を分離する、態様５に記載の半導体素子。
（態様８）
前記第２のゾーンを構造的に接続する前記第２の導電型の第３の接続ゾーンをさらに備える、態様１に記載の半導体素子。
（態様９）
前記第３の接続ゾーンは、前記上部ゲート領域または前記埋め込みゲート領域に構造的に接続される、態様８に記載の半導体素子。
（態様１０）
前記第２のゾーンは、３０ｎｍ〜５００ｎｍの範囲の垂直拡張を有する、態様１に記載の半導体素子。
（態様１１）
前記半導体本体は、炭化ケイ素に基づく、態様１に記載の半導体素子。
（態様１２）
前記第２のゾーンは、電気的に浮遊状態である、態様１に記載の半導体素子。
（態様１３）
接合型電界効果トランジスタとして構成される、態様１に記載の半導体素子。
（態様１４）
半導体素子を製造する方法であって、
第１の導電型の第１のエピタキシャル層および前記第１のエピタキシャル層上に形成された前記第１の導電型のチャネル層を含む半導体本体の第１の表面の第１のセクションに少なくとも１つの第２の導電型の埋め込みゲート領域を形成するため、不純物を注入するステップと、
上部ゲート領域を形成するため、前記第１の表面と前記少なくとも１つの埋め込みゲート領域との間に前記第２の導電型の不純物を注入するステップと
を含む、方法。
（態様１５）
前記チャネル層に少なくとも１つの前記第２の導電型の第２のゾーンおよび少なくとも２つの前記第１の導電型の第１のゾーンを形成するため、前記埋め込みゲート領域と前記上部ゲート領域との間に前記第２の導電型の不純物を注入するステップであって、前記第１のゾーンと前記第２のゾーンとの間のｐｎ接合は、前記第１の表面に平行に延在する、ステップをさらに含む、態様１４に記載の方法。
（態様１６）
前記第２のゾーンは、前記第１のエピタキシャル層上での前記チャネル層の成長の完了後に形成される、態様１５に記載の方法。
（態様１７）
前記チャネル層は段階的に成長させ、前記第２のゾーンは２つの連続成長段階の間の注入によって形成される、態様１５に記載の方法。
（態様１８）
前記半導体本体は、炭化ケイ素から提供される、態様１４に記載の方法。
（態様１９）
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって、
前記横チャネル領域は、半導体本体の第１の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記半導体本体の垂直不純物プロファイルは、前記上部ゲート領域内の第１の濃度極大周辺の第１のピーク部分と、前記埋め込みゲート領域内の第２の濃度極大周辺のガウス形状の第２のピーク部分とを含み、前記第１および第２の部分は、前記上部および埋め込みゲート領域における補足的なバックグラウンド不純物濃度を過補償し、前記横チャネル領域における前記バックグラウンド不純物濃度は過補償しない、半導体素子。
（態様２０）
前記バックグラウンド不純物濃度は一定である、態様１９に記載の半導体素子。
【符号の説明】
【００７７】
１００  半導体本体
１０１  第１の表面
１０２  第２の表面
１１０  ソース領域
１１５  横チャネル領域
１１５ａ  第１のゾーン
１１５ｂ  第２のゾーン
１１５ｃ  第１の接続ゾーン
１１５ｄ  第２の接続ゾーン
１１５ｅ  第３の接続ゾーン
１１５ｘ  チャネル層
１２０  ドリフトゾーン
１２０ａ  第１のエピタキシャル層
１２１  垂直チャネル領域
１３０  ドレイン層
１３０ａ  台座層
１４０  埋め込みゲート領域
１５０  上部ゲート領域
１５０ａ  上部ゲート層
３１０  ソース電極
３３０  ドレイン電極
３４０  第２のゲート電極
３５０  ゲート電極
４０１  第１の注入マスク
４０２  第２の注入マスク
４０２ａ  スペーサ部分
４０４  第３の注入マスク
５００  半導体素子
５００ａ  半導体基板
７１０  ｎ型不純物プロファイル
７１１、７１２、７１３  注入不純物プロファイル
７２０  注入プロファイル
【図１】
0005996611.tif 000002
【図２】
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【図３】
0005996611.tif 000004
【図４Ａ】
0005996611.tif 000005
【図４Ｂ】
0005996611.tif 000006
【図４Ｃ】
0005996611.tif 000007
【図４Ｄ】
0005996611.tif 000008
【図４Ｅ】
0005996611.tif 000009
【図５Ａ】
0005996611.tif 000010
【図５Ｂ】
0005996611.tif 000011
【図５Ｃ】
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【図６】
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