(57)【特許請求の範囲】
【請求項１】
少なくとも１つのデータ・ライン（２８）において、マスター（ＭＡ）へのシリアル・ビット毎伝送の目的で、少なくとも１つのセンサ（１２）によって検出される測定値（１４）のデータ・ビット（ＤＢ）を提供する少なくとも１つのスレーブであって、前記マスター（ＭＡ）は、少なくとも１つのクロック・ライン（２６、６０、６２）を提供され、いくつかのクロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）を含む、クロック・バースト（２０、２０＋、２０−）の手段により、前記スレーブ（ＳＬ）からの測定値（１４）を要求し、その数（ｎ）は、伝送されるデータ・ビット（ＤＢ）の数（ｎ）と一致する、少なくとも１つのスレーブ（ＳＬ）からのシリアル・データ伝送のための測定値送信装置であって、
前記クロック・バーストは、バースト・モードに基づいており、
前記クロック・バースト（２０、２０＋、２０−）の前記クロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）は、パルス幅（ＴＬｏｗ、ＴＬｏｗ＋、ＴＬｏｗ−）の、１つのクロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）の継続時間（ＴＣＬＫ、ＴＣＬＫ＋、ＴＣＬＫ−）に対する比に対応する特定のデューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）を有し、前記マスター（ＭＡ）は、コンパレータ（３２、７０）を備え、前記マスター（ＭＡ）は、前記少なくとも１つのクロック・ライン（２６、６０、６２）の上に出力された前記クロック・バースト（２０、２０＋、２０−）を読み戻し、コンパレータ（３２、７０）において、前記サイクルが、高い方の閾値（３４）を上回るか、および／または、低い方の閾値（３６）を下回るか、どうか判断するために、前記デューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）をチェックすることを特徴とする測定値送信装置。
【請求項２】
少なくとも１つのデータ・ライン（２８）において、マスター（ＭＡ）へのシリアル・ビット毎伝送の目的で、少なくとも１つのセンサ（１２）によって検出される測定値（１４）のデータ・ビット（ＤＢ）を提供する少なくとも１つのスレーブであって、前記マスター（ＭＡ）は、少なくとも１つのクロック・ライン（２６、６０、６２）を提供され、いくつかのクロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）を含む、クロック・バースト（２０、２０＋、２０−）の手段により、前記スレーブ（ＳＬ）からの測定値（１４）を要求し、その数（ｎ）は、伝送されるデータ・ビット（ＤＢ）の数（ｎ）と一致する、少なくとも１つのスレーブ（ＳＬ）からのシリアル・データ伝送のための測定値送信装置であって、
前記クロック・バーストは、バースト・モードに基づいており、
前記クロック・バースト（２０、２０＋、２０−）の前記クロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）は、パルス幅（ＴＬｏｗ、ＴＬｏｗ＋、ＴＬｏｗ−）の、１つのクロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）の継続時間（ＴＣＬＫ、ＴＣＬＫ＋、ＴＣＬＫ−）に対する比に対応する特定のデューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）を有し、前記スレーブ（ＳＬ）は、コンパレータ（４２、７２）を備え、コンパレータ（４２、７２）において、前記サイクルが、高い方の閾値（４４）を上回るか、および／または、低い方の閾値（４６）を下回るか、どうか判断するために、前記デューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）をチェックすることを特徴とする測定値送信装置。
【請求項３】
少なくとも１つのデータ・ライン（２８）において、マスター（ＭＡ）へのシリアル・ビット毎伝送の目的で、少なくとも１つのセンサ（１２）によって検出される測定値（１４）のデータ・ビット（ＤＢ）を提供する少なくとも１つのスレーブであって、前記マスター（ＭＡ）は、少なくとも１つのクロック・ライン（２６、６０、６２）を提供され、いくつかのクロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）を含む、クロック・バースト（２０、２０＋、２０−）の手段により、前記スレーブ（ＳＬ）からの測定値（１４）を要求し、その数（ｎ）は、伝送されるデータ・ビット（ＤＢ）の数（ｎ）と一致する、少なくとも１つのスレーブ（ＳＬ）からのシリアル・データ伝送のための測定値送信装置であって、
前記クロック・バーストは、バースト・モードに基づいており、
前記クロック・バースト（２０、２０＋、２０−）の前記クロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）は、パルス幅（ＴＬｏｗ、ＴＬｏｗ＋、ＴＬｏｗ−）の、１つのクロック・サイクル（ＺＣＬＫ、ＺＣＬＫ＋、ＺＣＬＫ−）の継続時間（ＴＣＬＫ、ＴＣＬＫ＋、ＴＣＬＫ−）に対する比に対応する特定のデューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）を有し、前記マスター（ＭＡ）は、コンパレータ（３２、７０）を備え、前記マスター（ＭＡ）は、前記少なくとも１つのクロック・ライン（２６、６０、６２）の上に出力された前記クロック・バースト（２０、２０＋、２０−）を読み戻し、コンパレータ（３２、７０）において、前記サイクルが、高い方の閾値（３４）を上回るか、および／または、低い方の閾値（３６）を下回るか、どうか判断するために、前記デューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）をチェックし、前記スレーブ（ＳＬ）は、コンパレータ（４２、７２）を備え、コンパレータ（４２、７２）において、前記サイクルが、高い方の閾値（４４）を上回るか、および／または、低い方の閾値（４６）を下回るか、どうか判断するために、前記デューティ・サイクル（ＴＬｏｗ／ＴＣＬＫ、ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−）をチェックすることを特徴とする測定値送信装置。
【請求項４】
２つのクロック・ライン（６０、６２）が、提供され、該２つのクロック・ラインを介して、第１および第２のクロック・バースト（２０＋、２０−）は、非反転および反転クロック・バースト（２０＋、２０−）により、差動クロック・バースト（２０＋、２０−）として伝送され、前記マスター（ＭＡ）に含まれる前記コンパレータ（３２、７０）は、前記サイクルが、前記高い方の閾値（３４）を上回るか、および／または、前記低い方の閾値（３６）を下回るか、どうか判断するために、非反転および／または反転クロック・バースト（２０＋、２０−）の前記クロック・サイクル（ＺＣＬＫ＋、ＺＣＬＫ−）の前記対応するデューティ・サイクル（ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−、ＴＣＬＫ−）をチェックすることを特徴とする、請求項１または３に記載の測定値送信装置。
【請求項５】
２つのクロック・ライン（６０、６２）が、提供され、該２つのクロック・ラインを介して、第１および第２のクロック・バースト（２０＋、２０−）は、非反転および反転クロック・バースト（２０＋、２０−）により、差動クロック・バースト（２０＋、２０−）として伝送され、前記スレーブ（ＳＬ）に含まれるコンパレータ（４２、７２）が、前記サイクルが、前記高い方の閾値（４４）を上回るか、および／または、前記低い方の閾値（４６）を下回るか、どうか判断するために、非反転および／または反転クロック・バースト（２０＋、２０−）の前記クロック・サイクル（ＺＣＬＫ＋、ＺＣＬＫ−）の前記デューティ・サイクル（ＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−、ＴＣＬＫ−）をチェックすることを特徴とする、請求項２または３に記載の測定値送信装置。
【請求項６】
前記マスター（ＭＡ）は、確定したエラーの場合前記クロック・バースト（２０、２０＋、２０−）の出力の反復を起こすクロック反復機構（３８）を含むことを特徴とする、請求項１、３または４に記載の測定値送信装置。
【請求項７】
前記マスター（ＭＡ）は、確定したエラーの場合前記受信したデータ信号（ＤＡＴ）を、無効であると評価するデータ信号リリース（４０）を含むことを特徴とする、請求項１または３に記載の測定値送信装置。
【請求項８】
前記スレーブ（ＳＬ）は、エラーが発生したときに、前記マスター（ＭＡ）へのシリアル伝送のためにエラー・データ・ビットシーケンスを提供するエラー信号生成器（５０）を含むことを特徴とする、請求項２、３または５に記載の測定値送信装置。
【請求項９】
前記スレーブ（ＳＬ）は、前記データ・ビット（ＤＢ）に依存し、所定のＣＲＣ生成多項式（５４）が、前記マスター（ＭＡ）への伝送の前に、前記データ・ビット（ＤＡ）に追加されるＣＲＣチェック・ビット（ｍＣＲＣ）を決定するＣＲＣ生成器（５２）を含むことを特徴とする、請求項１、２または３に記載の測定値送信装置。
【請求項１０】
１６のＣＲＣチェック・ビット（ｍＣＲＣ）が提供されることを特徴とする、請求項９に記載の測定値送信装置。
【請求項１１】
ｘ１６＋ｘ１４＋ｘ１１＋ｘ５＋ｘ２＋１、または、ｘ１６＋ｘ１５＋ｘ１２＋ｘ７＋ｘ６＋ｘ４＋ｘ３＋１、または、ｘ１６＋ｘ１４＋ｘ１２＋ｘ１１＋ｘ９＋ｘ８＋ｘ７＋ｘ４＋ｘ＋１、に対応する多項式０ｘＡ４１２または０ｘＣ８６Ｃまたは０ｘＡＤＣ９が、ＣＲＣ生成多項式（５４）として、提供されることを特徴とする、請求項９に記載の測定値送信装置。
【請求項１２】
前記マスター（ＭＡ）が、前記ＣＲＣ生成多項式（５４）、受信された前記データ・ビット（ＤＡ）、および、前記ＣＲＣチェック・ビット（ｍＣＲＣ）に依存して、ＣＲＣチェックを実行するＣＲＣチェック機構を含むことを特徴とする、請求項９に記載の測定値送信装置。
【請求項１３】
磁歪位置または速度センサが、センサ（１２）として提供されることを特徴とする、請求項１、２または３に記載の測定値送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、ＳＳＩ法（同期式シリアル・インタフェース）にしたがうスレーブとマスターとの間のシリアル・データ伝送のための測定値送信装置に関するものである。ここで、センサによって検出された測定値が、このセンサと関連したスレーブによって条件づけられ、シリアル・データ・ストリームに変換され、検出された測定値を処理するマスターに伝送される。
【背景技術】
【０００２】
その操作方法の結果として、「同期式シリアル・インタフェース（ＳＳＩ）」として知られているそのような測定値送信装置は、欧州特許出願公開ＥＰ１７１５７９Ａ１に記載されている。この測定値送信装置は、マスターと、少なくとも１つのスレーブとを含む。そのスレーブは、センサと結びついており、いくつかのセンサが、選択的に、スレーブと結びついている。センサによって検出された測定値は、すでにデータ・ビットとしてディジタル形式となっており、センサによって提供される。データ・ビットは、スレーブで連続的にロードされ、並列動作の範囲内でシフト・レジスタに送られる。シフト・レジスタは、測定値のデータ・ビットを、並列動作で、格納することができ、続いて、シリアル・データ伝送のためのシリアル動作で、そのデータ・ビットを提供する。並列動作の間に、多数の測定値を、センサによって、シフト・レジスタに、測定値またはデータ・ビットの送達率に応じて、保存することができ、測定値を格納、連続的にマスターに伝送することなく、更新された、新たに検出された測定値に、再度、置き換えることができる。
【０００３】
測定値を表すデータ・ビットの処理と評価とが行われるマスターは、選択されたスレーブからクロック・バーストの範囲内で測定値のデータ・ビットを要求する。クロック・バーストは、固定数のクロック・サイクルを含む。クロック・サイクルの数は、スレーブと、またマスターとの両方に知られている。スレーブにより認識される第１の所定のクロックエッジ、例えば、第１の立下りクロックエッジ、は、単安定フリップ・フロップを起動させ、その出力信号が、並列動作からシリアル動作へシフト・レジスタを切り替える。この瞬間に検出された測定値を表わす測定値の並列動作を適用したデータ・ビットは、第１のクロックエッジと同時にシフト・レジスタに格納され、シリアル・データ伝送に対して提供される。
【０００４】
測定値のデータ・ビットは、スレーブからマスターに、各々のさらに所定のクロックエッジ、例えば、各々の立下りクロックエッジとともに、伝送される。さらにまた、各々のクロックエッジは、単安定フリップ・フロップを（再）起動する。クロック・サイクルの数は、伝送されるデータ・ビットの数に正確に適合されている。伝送されるデータ・ビットの数ｎに対して、ｎ＋１クロック・サイクルが、クロック・バーストの中に、マスターによって出力される。
【０００５】
測定値の最後のデータ・ビットの伝送の後に、単安定フリップ・フロップの出力信号が、シフト・レジスタが、タイムアウト（モノフロップ・タイム）に対して、シリアル動作のままであるように、データ・ラインが所定のデータ信号レベルに保たれる再起動可能な単安定フリップ・フロップによってあらかじめ決められた時間が終了するまで、増大する。待機期間は、このように規定される。マスターは、この待機期間の間に、スレーブによって保持されるデータ信号レベルを認識し、それぞれのスレーブに、待機期間が終了した後にのみ、新しい測定値のデータ・ビットを伝送させる。
【０００６】
独国特許出願公開ＤＥ１０１１３７１６Ａ１は、調歩方式（ｓｔａｒｔ／ｓｔｏｐ）インタフェースを有するシリアル通信を記載している。それは、マスターに、スレーブと関連した位置または速度センサを接続するものである。
【０００７】
欧州特許出願公開ＥＰ１２９４１１９Ａ１は、測定値のシリアル伝送のためのインタフェースを記載している。そこでのチェック・ビットには、データ・ビットに追加され、そのチェック・ビットは、巡回冗長検査から得られる。既知の方法は、「巡回冗長検査」（ＣＲＣ方法）としても知られている。
【０００８】
ＣＲＣ方法は、データ送信装置によって提供されたかシリアル・データ・ビットが、多項式と考えられ、得られた除算の剰余を、データ・ビットに追加されたチェック・ビットとして、データレシーバに伝送するために、所定の生成多項式によって除算される手続きに関する同一の除算は、すべての受信されたビット、すなわち、データ・ビットとチェック・ビットを用いて生成多項式によって、レシーバーにおいて実行される。剰余のない値ゼロは、その除算において伝送されたチェック・ビットを含むことによりその除算において得られなければならない。このビットは、この場合にだけ、正しく伝送された。ＣＲＣ法は、たとえば、インターネット・アドレスｈｔｔｐ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｃｙｃｌｉｃ＿ｒｅｄｕｎｄａｎｃｙ＿ｃｈｅｃｋにおいて詳しく記述されている。
【０００９】
本願発明は、高いデータセキュリティを提供するＳＳＩ法にしたがうスレーブとマスター間のシリアル・データ伝送を有する測定値送信装置を提供するという目的に基づく。
【００１０】
この目的は、補助的な独立請求項において述べられる特徴によってそれぞれ達成される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】欧州特許出願公開ＥＰ１７１５７９Ａ１
【特許文献２】独国特許出願公開ＤＥ１０１１３７１６Ａ１
【特許文献３】欧州特許出願公開ＥＰ１２９４１１９Ａ１
【特許文献４】独国特許ＤＥ１０２００４０２５３８８Ｂ４
【発明の概要】
【００１２】
第１の実施形態による測定値データ送信装置は、ＳＳＩ法にしたがうシリアル・データ伝送に関するものであり、そこでは、少なくとも１つのスレーブが、提供され、少なくとも１つのデータ・ラインの上で、マスターへのシリアル・ビット毎伝送の目的で、少なくとも１つのセンサによって検出された測定値のデータ・ビットを提供し、そこで、マスターは、スレーブから、少なくとも１つのクロック・ラインの上で提供され、いくつかのクロック・サイクルを含むクロック・バーストによって測定値を要求する。そのクロック・サイクルの数は、伝送されるデータ・ビットの数と一致する。本願発明にしたがう測定値送信装置は、クロック・バーストのクロック・サイクルは、１つのクロック・サイクルの継続時間に対するパルス幅の比率に対応する特定のデューティ・サイクルを有し、マスターがコンパレータを備え、そのマスターは、少なくとも１つのクロック・ラインの上に出力されたクロック・バーストを読み戻し、このサイクルが、高い方の閾値を上回るか、および／または、低い方の閾値を下回るか、どうか判断するために、コンパレータにおいてデューティ・サイクルをチェックすることを特徴とする。
【００１３】
本願発明にしたがう測定値データ送信装置デバイスは、クロック・マスターによって出される信号のエラーを認識することによって、データ伝送のセキュリティを増強する。クロック信号の上で重畳される干渉パルスは、スレーブにおいて、あまりに多くのクロック・サイクルが検出されるという結果に至ることがあり得る。工業生産において特に予期しなければならない干渉パルスは、たとえば、クロック・ラインに対して電磁的な影響を引き起こすことがありえる。この電磁的な影響は、高電流と電流の変化に起因する。クロック・バーストの中のクロック・サイクルの誤った数は、測定値の誤った伝送に至る。測定値の伝送におけるそのようなエラーは、本願発明にしたがる手段によって防止される。
【００１４】
クロック信号自体を決定するマスターは、また、所定のデューティ・サイクルを維持するために提供したクロック信号のチェックも行う。ここで、デューティ・サイクルは、１つのクロック・サイクルの継続時間に対するパルス幅の比率と定義される。この場合、低レベルあるいは高レベルが、パルス幅に指定されることができる。低レベルは、パルス幅が、低レベルの期間に対応するように、アクティブ信号レベルより低いと考えられる。
【００１５】
本願発明にしたがう別の測定値送信装置は、また、ＳＳＩ法にしたがうシリアル・データ伝送に基づく。そこでは、少なくとも１つのスレーブが、提供され、マスターへの、少なくとも１つのデータ・ラインの上での、シリアル・ビット毎伝送の目的で、センサによって検出された少なくとも１つの測定値のデータ・ビットを提供し、そこで、マスターは、少なくとも１つのクロック・ラインで提供され、いくつかのクロック・サイクルを含むクロック・バーストの手段により、スレーブから測定値を要求する。そのクロック・サイクルの数は、伝送されるデータ・ビットの数に適合されている。この測定値送信装置は、また、クロック・バーストのクロック・サイクルは、パルス幅の、１つのクロック・サイクルの継続時間に対する比に対応する所定のデューティ・サイクルを有し、このスレーブは、コンパレータを備えるが、コンパレータにおいて、前記サイクルが、高い方の閾値（３４）を上回るか、および／または、低い方の閾値を下回るか、どうか判断するために、デューティ・サイクルをチェックすることを特徴とする。
【００１６】
少なくとも１つの所定の閾値への厳守に対するデューティ・サイクルのチェックは、また、少なくとも１つのクロック信号のクロック・バーストのクロック・サイクルにおけるエラーを認識することにより、測定値伝送のセキュリティを増強する。
【００１７】
好適には、本願発明にしたがう両方の手段は、マスターのコンパレータと、また、スレーブのコンパレータとの両方が、デューティ・サイクルをチェックすることに対して用意されるように、結合される。これは、マスターとスレーブとが、互いに、空間的に遠く離されており、したがって、比較的長いクロック・ラインが要求される測定値送信装置の場合に、特にセキュリティを増大する。
【００１８】
本願発明にしたがう測定値送信装置の関連する優位点の１つは、初めに記述され確立したＳＳＩ法を、既知のハードウェアにおいて、ほんのわずかの変更しか必要でないように、維持することができることである。
【００１９】
磁気歪位置または速さセンサは、本願発明にしたがう測定値送信装置のセンサとして提供される。このセンサは、たとえば、本願出願人による独国特許ＤＥ１０２００４０２５３８８Ｂ４において、より詳細において記述される。
【００２０】
本願発明にしたがう測定値送信装置の優位な実施形態と更なる開発は、従属する請求項の主題である。
【００２１】
本願発明の実施形態は、図面に示されており、記載を参照して、より詳細に説明される。
【図面の簡単な説明】
【００２２】
【図１】図１は、マスターとスレーブとを有する、本願発明にしたがう測定値送信装置のブロック図を示す。
【図２】図２は、マスターとスレーブとの間での主要な信号伝送を示す。
【図３】図３は、図２において示される信号交換を、より詳細に示す。
【図４ａ】図４ａは、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、マスターとスレーブとの間での信号交換を示す。
【図４ｂ】図４ｂは、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、マスターとスレーブとの間での信号交換を示す。
【図４ｃ】図４ｃは、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、マスターとスレーブとの間での信号交換を示す。
【図５】図５は、マスターとスレーブとを有する、本願発明にしたがう別の測定値送信装置のブロック図を示す。
【図６ａ】図６ａは、２つのクロック・ラインのうちの１つの上で、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、図５によるマスターとスレーブとの間での信号交換を示す。
【図６ｂ】図６ｂは、２つのクロック・ラインのうちの１つの上で、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、図５によるマスターとスレーブとの間での信号交換を示す。
【図６ｃ】図６ｃは、２つのクロック・ラインのうちの１つの上で、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、図５によるマスターとスレーブとの間での信号交換を示す。
【図６ｄ】図６ｄは、２つのクロック・ラインのうちの１つの上で、クロック・バーストのクロック・サイクルのデューティ・サイクルがブロックされる、図５によるマスターとスレーブとの間での信号交換を示す。
【発明を実施するための形態】
【００２３】
図１は、マスターＭＡと少なくとも１つのスレーブＳＬを含む測定値送信装置１０を示す。センサ１２によって検出される測定値１４は、アナログ形式、あるいは、すでにディジタル化されたもののいずれかで、センサ１２によって提供される。測定値１４がアナログ信号として供給される場合、アナログ−ディジタル変換器１６が、提供される。それは、センサ１２に、またはスレーブＳＬに配置される。測定値１４は、データ提供機構１８に格納され、後のデータ伝送のために利用可能となる。
【００２４】
測定値伝送は、クロック信号ＣＬＫの手段によって、マスターＭＡにより制御される。最初に、マスターＭＡは、クロック信号ＣＬＫの手段によって、スレーブＳＬにより提供される測定値１４のデータ・ビットＤＢを要求する。クロック信号ＣＬＫは、より詳細に、図２および３において示される。データ要求の目的で、マスターＭＡは、それぞれのスレーブＳＬに、クロック信号ＣＬＫの範囲内でクロック・バースト２０を送る。このクロック信号は、特定のクロック継続時間ＴＣＬＫを有するクロック・サイクルＺＣＬＫの所定数を含む。このクロック・サイクルＺＣＬＫの数は、スレーブＳＬに知られている。クロック継続時間ＴＣＬＫの中のデューティ・サイクルＴＬｏｗ／ＴＣＬＫは、たとえば、クロック継続時間ＴＣＬＫに関して、Ｌレベルの期間ＴＬｏｗを示しており、あらかじめ固定的に決められており、たとえば、５０％に固定されている。
【００２５】
図２は、２つのクロック・バースト２０を含むクロック信号ＣＬＫの間隔を示す。しかるに、図３は、クロック・バースト２０の間に、生起する信号を詳細に示す。図２において、クロック・バースト２０のクロック・サイクルＺＣＬＫの所定数は、クロック・バースト２０の間の多数のクロック・サイクルＺＣＬＫのために、きつく圧縮された方法で示すことができるだけである。
【００２６】
磁歪位置センサまたは速度センサが、センサ（１２）として提供され、このセンサは、たとえば、前述した独国特許明細書ＤＥ１０２００４０２５３８８Ｂ４においてすでに記述されており、ここに参照するものである。そのようなセンサ１２は、たとえば、１６ビット〜４８ビットのデータ・ビット幅を有する高解像度の測定値１４を提供することができる。この測定値１４は、位置、その位置から決定することができる速度を表すことができる。
【００２７】
データ・ビットＤＢの数は、ｎより下のものが指定される。根底にある同期シリアル・データ伝送において、ｎデータ・ビットＤＢの伝送に対して、ｎ＋１クロック・サイクルＺＣＬＫを仮定する。クロック信号ＣＬＫは、たとえば、アイドル状態において、ハイレベルＨにある。データ信号ＤＡＴの伝送が、クロック・バースト２０の間に起こり、データ・ビットＤＢは、データ信号ＤＡＴの範囲内で、スレーブＳＬからマスターＭＡに、ビット毎にシリアルに伝送される。例えば、このケースにおいても、アイドル状態において、信号ＤＡＴデータのハイレベルＨが、また、仮定される。
【００２８】
クロック・バースト２０の初めにおけるクロック信号ＣＬＫの第１の立下りエッジは、データ提供機構１８が、現在、センサ１２によって提供されており、アナログ−ディジタル変換器１６で選択的にディジタル化される測定値１４を格納し、このデータ提供機構が、この測定値を、つぎの測定値伝送に対して、準備ができた状態にしておくことを確実にする。タイマー２２は、データ提供機構１８を制御するために提供され、このタイマーは、クロック信号ＣＬＫの第１の立下りエッジで起動される。タイマー２２のスイッチ信号２４の発生は、ディジタル的に提供された測定値１４を並列に受信し、測定値１４のデータ・ビットＤＢを格納するために、データ提供機構１８を起動させる。
【００２９】
センサ１２による個々の測定値１４の供給レートは、スレーブＳＬにおける信号処理から実質的に逸脱し得る。このレートは、クロック継続時間ＴＣＬＫより、遅くも、速くも、なることがあり得る。それは、現在、利用できる測定値１４は、クロックエッジ、例えば、第１の立下りクロックエッジで、データ提供機構１８に格納されることに関連するだけである。
【００３０】
データ提供機構１８は、クロック信号ＣＬＫの第１の立上りクロックエッジで第１のデータ・ビットＤＢを提供する。これは、好適には、最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ−ＭＳＢ）に関する。次のデータ・ビットＤＢは、各々の更なる立上りクロックエッジで提供される。最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ−ＬＳＢ）は、クロック・サイクルｎ＋１の最後から２番目の立上りクロックエッジで提供され、マスターに伝送される。
【００３１】
待機信号Ｔｍ＿Ｗが、クロック・バースト２０の最後のクロックエッジで、提供され、その間、データ信号ＤＡＴは、所定のレベルであると仮定する。これは、図示した実施例において低レベルのものである。マスターＭＡは、待ち時間Ｔｍ＿Ｗに基づいて、スレーブＳＬのブロック状態を認識し、次のクロック・バースト２０を送り出す前に、それに応じて待機する。したがって、待ち時間Ｔｍ＿Ｗは、ブロッキング時間と呼ぶこともありえる。待ち時間Ｔｍ＿Ｗは、スレーブＳＬが、新しい測定値１４のデータ・ビットＤＢの更なる伝送の準備がまだできていないことをマスターＭＡに信号伝達する。測定値伝送の短いブロッキングは、定義済み測定値１４のデータ・ビットＤＢを、クロック・バースト２０の初めにスレーブＳＬに格納することができることを確実にする。
【００３２】
マスターＭＡは、待ち時間Ｔｍ＿Ｗの満了の後、最初の新しいクロック・バースト２０の手段により、新しい測定値１４のデータ・ビットＤＢを要求する。クロック・バーストからクロック・バースト２０への時間は、問合せ時間ＴＡとして、図２に入っている。周期的あるいは準周期的なデータ伝送がマスターＭＡによって引き起こされるならば、問合せ時間ＴＡは、また、クロック・バースト継続時間に指定することもできる。マスターＭＡは、次のクロック・バースト２０を出力することによって、スレーブＳＬから新しい測定値１４のデータ・ビットＤＢの伝送を要求する。
【００３３】
動作モードに基づいて、測定値送信装置１０において伝送データは、同期シリアル・データ伝送として、または「同期式シリアル・インタフェース（ＳＳＩ）」として知られている。それは、ＳＳＩ法を使うすべてのマスターＭＡとスレーブＳＬを接続することができるように、確立される。
【００３４】
クロック信号ＣＬＫは、マスターＭＡからスレーブＳＬにクロック・ライン２６で伝送されるが、機能原則に基づいて、適切なデータ伝送にとって非常に重要である。スレーブにおいて予期されたｎ数のクロック・サイクルＺＣＬＫが起こらないならば、または、クロック・サイクルＺＣＬＫが予期されたよりも多く認識されるならば、データ・ライン２８の上で伝送されるデータ信号ＤＡＴは、マスターＭＡにおいて正しく解釈されず、誤った測定値伝送がある。
【００３５】
マスターＭＡにおいてクロック・ジェネレータ３０で生成されるクロック信号ＣＬＫが読み戻されて、マスターＭＡ自体によって評価されることが、本願発明の第１の実施形態にしたがって提供される。読み戻しは、マスターＭＡが、再びクロック信号ＣＬＫを読み取ることを意味する。それはそのクロック・ジェネレータ３０で発生され、クロック・ライン２６から戻りフィードライン３１を通してクロック・ライン２６の上で提供されたものであり、その信号自体を評価する。クロック信号ＣＬＫは、戻りフィードライン３１を通して、マスターＭＡに配置された第１のコンパレータ３２に供給される。第１のコンパレータ３２は、上のおよび／または下の閾値３４、３６と比較して、デューティ・サイクルＴＬｏｗ／ＴＣＬＫを評価する。
【００３６】
少なくとも１つの閾値３４、３６は、たとえば、たとえば１０％のデューティ・サイクルＴＬｏｗ／ＴＣＬＫを少しでも上回るもの、たとえば、クロック繰り返し機構３８と、データ信号リリース４０に提供される第１のエラー信号Ｆ１に至る値を下回るもの、のような方法で決定される。
【００３７】
図４ａは、正しいデューティ・サイクルをＴＬｏｗ／ＴＣＬＫを仮定する。図４ｂは、誤ったデューティ・サイクルＴＬｏｗｆ１／ＴＣＬＫを示し、ここで、パルス幅ＴＬｏｗｆ１は、短かすぎ、誤りであり、したがって、低い閾値３６を下回る。一方、図４ｃは、長過ぎて、上の閾値３４を上回るパルス幅ＴＬｏｗｆ２のケースを示す。
【００３８】
第１のエラー信号Ｆ１は、たとえば、エラーに影響を受けるクロック・バースト２０の新たな出力のためにクロック繰り返し機構３８を起動させる。第１のエラー信号Ｆ１は、好適には、同時に、ブロック信号として動作する。これは、クロック・バースト２０の中で受信され、誤りであると認識されたデータ信号ＤＡＴは、拒絶されるか、受信されたデータ・ビットＤＢの出力は、ブロックされる点において、データ信号リリース４０をブロックする。
【００３９】
自身のクロック信号ＣＬＫの読み戻し、および、読み戻しクロック・バースト２０のクロック・サイクルＺＣＬＫのデューティ・サイクルＴＬｏｗ／ＴＣＬＫの、コンパレータ３２における、上のおよび／または下の閾値３４、３６との比較は、測定値伝送における高セキュリティに至る。
【００４０】
第２のコンパレータ４２は、スレーブＳＬにおいて提供され、このコンパレータは、また、クロック信号ＣＬＫのクロック・バースト２０のクロック・サイクルＺＣＬＫのデューティ・サイクルＴＬｏｗ／ＴＣＬＫを、上の、および／または、下の閾値４４、４６と比較することが、本願発明の第２の実施形態にしたがって提供される。少なくとも１つの閾値４４、４６は、マスターＭＡで提供される閾値３４、３６と同一でありえる。スレーブＳＬの少なくとも１つの閾値４４、４６は、また、マスターＭＡの少なくとも１つの閾値３４、３６から外れることもできる。マスターＭＡで提供される少なくとも１つの閾値３４、３６は、マスター関連の閾値３４、３６として指定することができ、スレーブＳＬで提供される少なくとも１つの閾値４４、４６は、スレーブ関連の閾値４４、４６に指定することができる。
【００４１】
デューティ・サイクルＴＬｏｗ／ＴＣＬＫが閾値４４、４６を上回るか、または、下回る場合には、第２のコンパレータは、第２のエラー信号Ｆ２を出す。第２のエラー信号Ｆ２は、たとえば、データ信号調整システム４８と、選択的にエラー信号発生器５０とに利用可能となる。
【００４２】
異なるエラーとそれらの認識は、図４ｂおよび４ｃに関してすでに説明されたものに対応する。
【００４３】
第２のエラー信号Ｆ２は、一旦エラーが認識されたクロック・バースト２１において、残りのデータ・ビットＤＢの出力を抑えるために、データ信号調整システム４８を起動する。
【００４４】
上および／または下の閾値４４、４６との比較によるスレーブＳＬの第２のコンパレータ４２でのデューティ・サイクルＴＬｏｗ／ＴＣＬＫの評価は、また、測定値の伝送において、高セキュリティを確実にする。
【００４５】
本願発明にしたがう２つの実施形態の組合せは、第１のコンパレータ３２がマスターＭＡに提供され、第２のコンパレータ４２がスレーブＳＬに提供される場合に、特に適切である。このように、測定値の伝送において更なるセキュリティ強加を達成する。
【００４６】
１つの実施形態は、すでに最初に記述された既知のＣＲＣ法の使用を提供する。ＣＲＣ生成器５２は、スレーブＳＬにおいて、この目的のために提供され、どの生成器は、シリアルに利用可能なデータ・ビットＤＢを、所定のＣＲＣ生成器多項式５４によって分割される多項式としてみなす。除算の得られた剰余は、ＣＲＣチェック・ビットとしてデータ・ビットＤＢに追加され、ＣＲＣチェック・ビットの数ｍ「ｍＣＲＣ」が提供される。図３は、ＣＲＣチェック・ビットｍＣＲＣは、データ・ビットＤＢのＬＳＢに追加されることを示す。
【００４７】
マスター（ＭＡ）は、スレーブＳＬのＣＲＣ生成器５２として同一のＣＲＣ生成器多項式５４で提供されるＣＲＣチェック機構５６を含む。ＣＲＣ生成器多項式５４による同一の除算が、ＣＲＣチェック機構５６で、すべての受信ビット、すなわち、データ・ビットＤＢとＣＲＣチェック・ビットｍＣＲＣを用いて実行される。剰余のない値ゼロが、除算において送信されたＣＲＣチェック・ビットｍＣＲＣを含めた結果としての値の正しい伝送において得られなければならない。全てのビットシーケンスは、唯一、この場合、正しく送られた。これは、特に、データ・ビットＤＢが、正しくマスターＭＡに送られたという結果に至る。この場合にのみ、ＣＲＣチェック機構５６は、リリース信号５８を提供し、これは、データ信号リリース４０に、データ・ビットＤＢは有効であり、更なる処理のためにリリースすることができるという信号を送る。
【００４８】
多項式０ｘＡ４１２または０ｘ８６Ｃまたは０ｘＡＤＣ９は、好適には、ＣＲＣ生成多項式５４として提供され、それは、ｘ１６＋ｘ１４＋ｘ１１＋ｘ５＋ｘ２＋１、または、ｘ１６＋ｘ１５＋ｘ１２＋ｘ７＋ｘ６＋ｘ４＋ｘ３＋１、または、ｘ１６＋ｘ１４＋ｘ１２＋ｘ１１＋ｘ９＋ｘ８＋ｘ７＋ｘ４＋ｘ＋１、に対応する。
【００４９】
好適には、１６のＣＲＣチェック・ビットｍＣＲＣが、データ・ビットＤＢに追加される。
【００５０】
セキュリティの更なる増強は、図１で示すクロック・ライン２６を２つのクロック・ライン６０、６２に分割し、その上で、差動クロック信号ＣＬＫ＋、ＣＬＫ−が送られるような方法で、達成される。実施形態が、図５に示される。マスターＭＡは、バス・ドライバ６４を含み、それは非逆出力６６と逆出力６８を備え、第１のクロック信号ＣＬＫ＋は、第１のクロック・バースト２０＋で、非逆出力６６の上に出力されるものであり、第２のクロック信号６２は、第２のクロック・バースト２０−で、逆出力６８の上に出力されるものである。
【００５１】
２つの差動クロック信号ＣＬＫ＋、ＣＬＫ−のうちの少なくとも１つ、あるいは、好適には、両方の信号ＣＬＫ＋、ＣＬＫ−は、この実施形態においても、マスターＭＡによって読み戻される。少なくとも１つの差動クロック信号ＣＬＫ＋、ＣＬＫーのクロック・バースト２０＋、２０−のクロック・サイクルＺＣＬＫ＋、ＺＣＬＫ−のデューティ・サイクルＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−は、第３のコンパレータ７０で、少なくとも１つの閾値３４、３６と比較される。この読み戻しは、また、この場合、マスターＭＡによってクロック・ライン６０、６２の上で提供されるクロック信号ＣＬＫ＋、ＣＬＫ−の少なくとも１つは、少なくとも１つの戻りフィードライン３１＋、３１ーを介して、直ちに、再び読まれ、第３のコンパレータ７０に供給されることを意味する。上および下の閾値３４、３６は、この場合、好適には、また、少なくとも１つの差動クロック信号ＣＬＫ＋（ＣＬＫ−）のデューティ・サイクルＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−で提供され、好適には、両方の差動クロック信号ＣＬＫ＋、ＣＬＫ−が、比較される。閾値を上回るか、または、値が閾値を下回る場合には、第３のエラー信号Ｆ３が提供され、それは、クロック繰り返し機構３８に再び利用可能となる、クロック繰り返し機構は、クロック・バースト２０＋、２０−の新たな出力のためにクロック・ジェネレータ３４を起動する。マスターＭＡでの更なる信号処理が、図１に示された本願発明にしたがう測定値送信装置１０の本願実施形態にしたがって実現することができる。
【００５２】
従って、少なくとも１つの差動クロック信号ＣＬＫ＋、ＣＬＫーのクロック・バースト２０＋、２０ーのクロック・サイクルＺＣＬＫ＋、ＺＣＬＫ−のデューティ・サイクルＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−は、第４のコンパレータ７２におけるスレーブＳＬで、本願発明にしたがう測定値送信装置１０の第２の実施形態にしたがう少なくとも１つの閾値４４、４６と、再び比較されることができ、それは、エラーの場合に、第４のエラー信号Ｆ４を提供する。スレーブＳＬの更なる信号処理は、図１に図示される本願発明にしたがう測定値送信装置１０の実施形態によって起こることがありえる。
【００５３】
２つの差動クロック信号ＣＬＫ＋、ＣＬＫーのクロック・バースト２０＋、２０−の部分が、図６ａおよび６ｂに示される。デューティ・サイクルＴＬｏｗ＋／ＴＣＬＫ＋、ＴＬｏｗ−／ＴＣＬＫ−のフォーメーションに対する低レベルが、この場合において、例として、再び使われる。さらにまた、第２の差動クロック信号ＣＬＫ−の逆アイドル・レベルであっても、低レベルのＴＬｏｗ−を参照する。
【００５４】
図６ｃにしたがう図示された実施形態において、少なくとも１つの誤ったデューティ・サイクルＴＬｏｗ＋ｆ／ＴＣＬＫ＋が、第１のクロック・バースト２０＋において、第１の差動クロック信号ＣＬＫ＋だけにおいて、起こった。それは、たとえば、マスターＭＡにおいて、および／または、スレーブＳＬにおいて、低い方の閾値３６、４６の下になった。
【００５５】
図６ｄにしたがう例題によって、第２の差動クロック信号ＣＬＫ−の第２のクロック・バースト２０−のクロック・サイクルＺＣＬＫ−のパルス幅ＴＬｏｗ−、および、したがって、デューティ・サイクルＴＬｏｗ−／ＴＣＬＫ−は、第２のクロック・バースト２０−の間に、エラーがないままであったことを仮定する。この場合、閾値３４、３６、４４、４６は、いずれも越えられなかった、あるいは、この閾値より下にはならなかったけれども、第３や第４のエラー信号Ｆ３、Ｆ４は、第３または第４のコンパレータ７０、７２によって、この場合には、まだ、提供される。第１の差動クロック信号ＣＬＫ＋の第１のクロック・バースト２０＋の少なくとも１つのクロック・サイクルＺＣＬＫ＋のデューティ・サイクルＴＬｏｗ＋ｆ／ＴＣＬＫが、誤りであると認識されたからである。
【図１】
0005912182.tif 000002
【図２】
0005912182.tif 000003
【図３】
0005912182.tif 000004
【図４ａ−４ｃ】
0005912182.tif 000005
【図５】
0005912182.tif 000006
【図６ａ−６ｄ】
0005912182.tif 000007