(57)【特許請求の範囲】
【請求項１】
基板の上方に半導体層を形成する工程と、
前記半導体層にフッ素成分を含むガスを用いたドライエッチングによりリセスとなる開口部を形成する工程と、
前記半導体層を加熱することにより前記リセスの側面及び底面に付着しているフッ素を前記半導体層に拡散させフッ素を含む領域を形成する工程と、
前記リセスの内面及び半導体層上に絶縁膜を形成する工程と、
前記リセスが形成されている領域に前記絶縁膜を介し電極を形成する工程と、
を有し、
前記フッ素を含む領域を形成する工程は、第１の熱処理工程と、第２の熱処理工程とを有し、
前記第１の熱処理工程と前記第２の熱処理工程との間に第３の熱処理工程を有し、
前記第３の熱処理工程は、前記第１の熱処理工程の温度から前記第２の熱処理工程の温度まで、所定の時間で温度を降下させながら加熱するものであることを特徴とする半導体装置の製造方法。
【請求項２】
前記フッ素を含む領域を形成する工程は、前記半導体層を３００℃以上に加熱することにより行なうものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の熱処理工程は、前記半導体層を５００℃以上で加熱するものであって、
前記第２の熱処理工程は、前記半導体層を５００℃未満で加熱するものであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ドライエッチングは、反応性イオンエッチングであることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記フッ素を含む領域を形成する工程は、前記半導体層に赤外線を含む電磁波を照射することにより行なうものであることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記赤外線を含む電磁波は、前記リセスが形成されている面に照射されるものであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体層を形成する工程は、
基板の上方に第１の半導体層を形成する工程と、
前記第１の半導体層の上方に第２の半導体層を形成する工程と、
を有し、前記フッ素を含む領域は、前記リセスの底面の前記第２の半導体層に形成されるものであることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記半導体層を形成する工程は、
基板の上方に第１の半導体層を形成する工程と、
前記第１の半導体層の上方に第３の半導体層を形成する工程と、
前記第３の半導体層の上方に第２の半導体層を形成する工程と、
を有し、前記フッ素を含む領域は、前記リセスの底面の前記第２の半導体層または前記第３の半導体層に形成されるものであることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体層を形成する工程は、前記第２の半導体層の上方に第４の半導体層を形成する工程を有し、
前記リセスとなる開口部を形成する工程において、前記リセスは前記第４の半導体層を除去することにより形成されるものであることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記電極はゲート電極であって、
前記電極を形成する工程の後に、前記第１の半導体層または前記第２の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記電極はゲート電極であって、
前記半導体層を形成する工程の後、前記リセスとなる開口部を形成する工程の前に、前記第１の半導体層または前記第２の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等に用いられている。このうち、高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
ところで、このような用途に用いられるＨＥＭＴは、ノーマリーオフであること、絶縁耐圧が高いこと等が求められている。特に、ノーマリーオフは安全動作の観点から重要であることから、ノーマリーオフ化のための様々な方法が検討されている。ノーマリーオフ化の為の方法の一つとして、ゲート電極の直下の半導体層の一部を除去することによりゲートリセスを形成する方法がある。この方法により形成されるゲートリセス構造では、電極間の抵抗成分を増加させることなく、閾値電圧を正にすることが可能である等の利点を有している。また、電力用途に用いられるノーマリーオフの半導体デバイスでは、高いドレイン耐圧やゲート耐圧が求められるため、横型構造のＦＥＴやＨＥＭＴにおいては、ゲート絶縁膜となる絶縁膜を形成したＭＩＳ（Metal Insulator Semiconductor）構造が用いられている。このように、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいては、ゲートリセス構造及びＭＩＳ構造を組み合わせた構造とすることにより、電力用途に適した半導体デバイスとすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、このようなゲートリセス構造及びＭＩＳ構造のＨＥＭＴにおいては、ゲート絶縁膜に酸化アルミニウムを用いることによりトランジスタ動作時におけるゲートリーク電流を抑制している。また、ノーマリーオフ動作をより確実なものとするために、ゲートリセスが形成された領域の半導体層にフッ素注入する方法等がある。これらの方法等によりＨＥＭＴの特性を向上させることができる。
【０００６】
しかしながら、ゲートリセスが形成されている領域の半導体層にフッ素を注入するためには、ゲートリセスを形成した後、イオン注入等によりフッ素を注入する工程が必要となるため、工程数が増加すること等から高コストなものとなる。また、ゲートリセス構造では、ゲートリセスにおける半導体層とゲート絶縁膜との間にトラップ準位が形成されやすく、このトラップ準位に電子がトラップされることにより、ゲート電圧のしきい値変動が生じ、ゲート電圧のしきい値にばらつきが生じてしまう。これにより、製造される半導体装置の均一性が低下し、歩留りが低下するといった問題点も有していた。
【０００７】
このため、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ゲート電圧のしきい値バラツキの少ないノーマリーオフ化がされている半導体装置を低コストで得ることのできる半導体装置の製造方法及び半導体装置が望まれている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上方に半導体層を形成する工程と、前記半導体層にフッ素成分を含むガスを用いたドライエッチングによりリセスとなる開口部を形成する工程と、前記半導体層を加熱することにより前記リセスの側面及び底面に付着しているフッ素を前記半導体層に拡散させフッ素を含む領域を形成する工程と、前記リセスの内面及び半導体層上に絶縁膜を形成する工程と、前記リセスが形成されている領域に前記絶縁膜を介し電極を形成する工程と、を有し、前記フッ素を含む領域を形成する工程は、第１の熱処理工程と、第２の熱処理工程とを有し、前記第１の熱処理工程と前記第２の熱処理工程との間に第３の熱処理工程を有し、前記第３の熱処理工程は、前記第１の熱処理工程の温度から前記第２の熱処理工程の温度まで、所定の時間で温度を降下させながら加熱するものであることを特徴とする。
【０００９】
また、本実施の形態の他の一観点によれば、基板の上方に形成された半導体層と、前記半導体層の一部を除去することにより形成された開口部となるリセスと、前記リセスの底面の前記半導体層に形成されたフッ素を含む領域と、前記リセスの内部表面及び前記半導体層上に形成された絶縁膜と、前記リセスが形成されている領域の前記絶縁膜上に形成された電極と、を有し、前記フッ素を含む領域は、前記リセスの底面に接して形成される第１のフッ素を含む領域と、前記第１のフッ素を含む領域の周囲の前記半導体層に形成される第２のフッ素を含む領域と、を含むものであって、前記第１のフッ素を含む領域は、前記第２のフッ素を含む領域よりもフッ素濃度が高いものであって、前記第１のフッ素を含む領域と前記第２のフッ素を含む領域との間には、前記第１のフッ素を含む領域のフッ素濃度から、前記第２のフッ素を含む領域のフッ素濃度まで、フッ素濃度が傾斜している第３のフッ素を含む領域が形成されていることを特徴とする。
【発明の効果】
【００１０】
開示の半導体装置の製造方法及び半導体装置によれば、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ゲート電圧のしきい値バラツキの少ないノーマリーオフ化（例えば、しきい値が０．５Ｖ以上）がされた半導体装置を低コストで得ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態における半導体装置の構造図
【図２】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図３】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図５】第１の実施の形態における半導体装置の製造方法の熱処理の説明図
【図６】第１の実施の形態における半導体装置の説明図
【図７】第１の実施の形態における他の半導体装置の構造図（１）
【図８】第１の実施の形態における他の半導体装置の構造図（２）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１２】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１４】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１５】第３の実施の形態における半導体装置の製造方法の熱処理の説明図
【図１６】第３の実施の形態における半導体装置の構造図
【図１７】第３の実施の形態における半導体装置の説明図
【図１８】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１９】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図２０】第４の実施の形態における半導体装置の製造方法の工程図（３）
【図２１】第４の実施の形態における半導体装置の製造方法の熱処理の説明図
【図２２】第４の実施の形態における半導体装置の構造図
【図２３】第４の実施の形態における半導体装置の説明図
【図２４】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図２５】第５の実施の形態における電源装置の回路図
【図２６】第５の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１２】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１３】
〔第１の実施の形態〕
（半導体装置）
図１に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置はＨＥＭＴであり、半導体等からなる基板１０の表面に形成された不図示のバッファ層上に、半導体層となる電子走行層２１、スペーサ層２２、電子供給層２３、キャップ層２４がエピタキシャル成長により積層して形成されている。また、電子供給層２３及びキャップ層２４にはリセス５１となる開口部が形成されており、リセス５１の底面及び側面を含むキャップ層２４上には酸化アルミニウム等からなるゲート絶縁膜となる絶縁膜３０が形成されている。ゲート電極４１はリセスが形成されている領域に絶縁膜３０を介して形成されており、ソース電極４２及びドレイン電極４３は電子供給層２３と接して形成されている。尚、ソース電極４２及びドレイン電極４３は電子走行層２１と接するものであってもよい。また、絶縁膜３０、ゲート電極４１、ソース電極４２及びドレイン電極４３の上部には絶縁体からなる保護膜を形成してもよい。
【００１４】
基板１０はＳｉ基板、ＳｉＣ基板、サファイア（Ａｌ２Ｏ３）基板等が用いられる。本実施の形態では、基板１０として半絶縁性のＳｉＣ基板を用いている。第１の半導体層となる電子走行層２１はｉ−ＧａＮにより形成されており、第３の半導体層となるスペーサ層２２はｉ−ＡｌＧａＮにより形成されている。また、第２の半導体層となる電子供給層２３はｎ−ＡｌＧａＮにより形成されており、第４の半導体層となるキャップ層２４はｎ−ＧａＮにより形成されている。これにより、電子走行層２１において電子供給層２３に近い側に２次元電子ガス（２ＤＥＧ）２１ａが形成される。
【００１５】
ゲート絶縁膜となる絶縁膜３０は、酸化アルミニウム（Ａｌ２Ｏ３）により形成されている。また、ゲート電極４１は金または金を含む材料により形成されており、ソース電極４２及びドレイン電極４３は金属材料により形成されている。また、保護膜を形成する場合には、窒化シリコン（ＳｉＮ）等の絶縁膜を成膜することにより形成する。
【００１６】
本実施の形態における半導体装置においては、ゲートリセスとなるリセス５１が形成された形成された領域の半導体層、即ち、リセス５１の底面のスペーサ層２２にはフッ素（Ｆ）を含む領域２５が形成されている。フッ素は元素の中では電気陰性度が最も高い元素であり、陰イオンになりやすい。このためフッ素を含む領域２５に存在しているフッ素が陰イオンになると、これに対応する領域の２ＤＥＧ２１ａにおける電子の数が少なくなり、電子の少ない領域が形成される。２ＤＥＧ２１ａにおける電子の少ない領域は、ゲート電極４１が形成される領域の直下に形成されるため、ゲートリセス５１を形成することとの相乗効果により、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフをより確実なものとすることができる。
【００１７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２〜図４に基づき説明する。
【００１８】
最初に、図２（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１０上に不図示のバッファ層を形成し、更に、電子走行層２１、スペーサ層２２、電子供給層２３、キャップ層２４が順次形成された半導体層を形成する。尚、半導体層となる電子走行層２１、スペーサ層２２、電子供給層２３及びキャップ層２４はＭＯＶＰＥ（Metal-Organic
Vapor Phase Epitaxy）によるエピタキシャル成長により形成される。具体的には、第１の半導体層となる電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、第３の半導体層となるスペーサ層２２は厚さが約５ｎｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層２３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。第４の半導体層となるキャップ層２４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層２１とスペーサ層２２との界面の近傍における電子走行層２１には２ＤＥＧ２１ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
【００１９】
次に、図２（ｂ）に示すように、キャップ層２４の表面に、レジストパターン６１を形成する。レジストパターン６１は、キャップ層２４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス５１が形成される領域に開口部を有するレジストパターン６１が形成される。
【００２０】
次に、図２（ｃ）に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチングを行なう。これにより、レジストパターン６１が形成されていない領域におけるキャップ層２４及び電子供給層２３を除去し、スペーサ層２２の表面を露出させゲートリセス５１を形成する。この際、スペーサ層２２の一部を除去してもよい。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、フッ素系ガス（フッ素成分を含むガス）であり、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等が挙げられる。このようにしてリセス５１が形成されるとともに、形成されたリセス５１の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分５２が付着している。この後、有機溶剤等によりレジストパターン６１を除去する。
【００２１】
次に、図３（ａ）に示すように、窒素雰囲気中で熱処理を行なう。この熱処理は３００℃〜１５００℃の温度範囲で１〜２０分間行なう。これにより、リセス５１の側面及び底面の半導体層の表面に付着しているフッ素成分５２に含まれるフッ素を半導体層に注入することができる。具体的に、この熱処理は、図５に示すように、常温から４００℃まで３０秒で昇温し、その後、４００℃を３０秒間保った後、４００℃から７００℃まで３０秒間で昇温し、その後、７００℃を３０秒間保ち、その後、加熱を停止することにより行なう。このように段階的に昇温することにより、温度上昇の際のオーバーシュートを防ぐことができ、均一で安定的な熱処理を行なうことができる。これによりリセス５１の側面及び底面に付着しているフッ素成分５２のフッ素をスペーサ層２２等に注入すること、即ち、拡散させることができ、フッ素を含む領域２５を形成することができる。この際、リセス５１の側面に付着しているフッ素成分のフッ素によりリセス５１の側面のキャップ層２４及び電子供給層２３にも注入される。尚、フッ素成分５２とはフッ素分子等を含むものであり、リセス５１の側面及び底面に付着しているフッ素が含まれる化合物を含むものである。
【００２２】
本実施の形態では、この熱処理には、赤外線等のランプヒータを用いており、基板１０の両面、または、基板１０のリセス５１が形成されている面に赤外線等を照射することにより加熱している。ランプヒータは、基板の表面を急激に加熱することができるため、リセス５１の底面の半導体層に集中的にフッ素を注入することができる。また、基板１０のリセス５１が形成されている面を加熱することにより、この面のみを加熱することができる。よって、リセス５１の近傍の半導体層の狭い領域に、フッ素を高濃度に注入することができる。
【００２３】
次に、図３（ｂ）に示すように、ゲートリセス５１及びキャップ層２４上にゲート絶縁膜となる絶縁膜３０を形成する。具体的には、絶縁膜３０として、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。本実施の形態では、厚さ約１０ｍｍの酸化アルミニウム膜を成膜することにより絶縁膜３０を形成している。絶縁膜３０の成膜方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等が挙げられる。尚、絶縁膜３０は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物により形成してもよい。
【００２４】
次に、図３（ｃ）に示すように、ゲートリセス５１が形成されている領域上に、絶縁膜３０を介しゲート電極４１を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ｎｉ／Ａｕ（Ｎｉ：１０ｎｍ／Ａｕ：３００ｎｍ）を真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜３０上に成膜された金属膜によりゲート電極４１が形成される。
【００２５】
次に、図４に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域における絶縁膜３０及びキャップ層２４を除去し、電子供給層２３の表面を露出させる。この際行なわれるドライエッチングは、絶縁膜３０の除去にはフッ素系ガスを用い、キャップ層２４の除去には塩素系ガスを用いる。この後、真空蒸着等によりＴａ／Ａｌ（Ｔａ：２０ｎｍ、Ａｌ：２００ｎｍ）の積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層２３上に、Ｔａ／Ａｌからなるソース電極４２及びドレイン電極４３を形成することができる。また、リフトオフを行なった後に、例えば、５５０℃の温度で熱処理を行なうことによりオーミックコンタクトさせることができる。尚、上記においては、ドライエッチングを行なうためのレジストパターンとリフトオフを行なうためのレジストパターンとを兼用させた場合について説明したが、各々別個に形成してもよい。即ち、上記においてはレジストパターンを２回形成する場合について説明したが、絶縁膜３０に開口領域を形成するためのレジストパターンと、ソース電極４２及びドレイン電極４３を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。
【００２６】
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
【００２７】
図６は、半導体装置であるＨＥＭＴのゲート電極４１、ゲート絶縁膜となる３０、電子走行層２１、スペーサ層２２におけるコンダクションバンドの状態を示す。６Ａはフッ素が注入されていないものであり、６Ｂは本実施の形態の半導体装置であるフッ素が注入されているものである。６Ｂに示されるように、フッ素を注入することにより、電子走行層２１及びスペーサ層２２におけるコンダクションバンドを上に押し上げることができ、ノーマリーオフをより確実にすることができる。また、フッ素を注入することにより、スペーサ層２２において山部６Ｂａが形成される。これにより絶縁膜３０とスペーサ層２２との界面２９においてトラップ準位が形成されたとしても、２ＤＥＧ２１ａ等の電子は山部６Ｂａを超えなければ、絶縁膜３０とスペーサ層２２との界面２９に入り込むことができない。よって、トラップ準位に電子がトラップされにくくなる。従って、フッ素を注入することにより、フッ素の注入されていないものと比べて、絶縁膜３０とスペーサ層２２との界面２９においてトラップされる電子の数を減らすことができ、ゲート電圧のしきい値変動を小さくすることができる。
【００２８】
また、本実施の形態における半導体装置は、半導体層に形成されるフッ素を含む領域２５は、スペーサ層２２等ではなく、電子供給層２３等に形成されたものであっても同様の効果を得ることができる。具体的には、図７に示すように、キャップ層２４のみが除去されたリセス５１を形成し、リセス５１の底面の電子供給層２３等にフッ素を含む領域２５を形成したものであってもよい。この場合には、図２（ｃ）に示す工程において、リセス５１は、ＲＩＥ等によりキャップ層２４を除去することにより作製される。また、図８に示すように、キャップ層２４及び電子供給層２３の一部が除去されたリセス５１を形成し、リセス５１の底面の電子供給層２３等にフッ素を含む領域２５を形成したものであってもよい。この場合には、図２（ｃ）に示す工程において、リセス５１は、ＲＩＥ等によりキャップ層２４及び電子供給層２３の一部を除去することにより作製される。
【００２９】
以上により、本実施の形態における半導体装置であるトランジスタを作製することができる。上記説明では、半導体層がＧａＮ及びＡｌＧａＮにより形成されている半導体装置について説明したが、本実施の形態は半導体層としてＩｎＡｌＮ、ＩｎＧａＡｌＮ等の窒化物半導体を用いた半導体装置においても同様に適用することができる。
【００３０】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置と同様の半導体装置の製造方法であって、第１の実施の形態における製造方法とは異なるものである。図９及び図１０に基づき、本実施の形態における半導体装置の製造方法について説明する。
【００３１】
最初に、図９（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１０上に不図示のバッファ層を形成し、更に、電子走行層２１、スペーサ層２２、電子供給層２３、キャップ層２４が順次形成された半導体層を形成する。尚、半導体層となる電子走行層２１、スペーサ層２２、電子供給層２３及びキャップ層２４はＭＯＶＰＥによるエピタキシャル成長により形成される。具体的には、第１の半導体層となる電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、第３の半導体層となるスペーサ層２２は厚さが約５ｎｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層２３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。第４の半導体層となるキャップ層２４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層２１とスペーサ層２２との界面の近傍における電子走行層２１には２ＤＥＧ２１ａが形成される。この後、図示はしないが素子分離領域を形成する。
【００３２】
次に、図９（ｂ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、キャップ層２４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域におけるキャップ層２４を除去し、電子供給層２３の表面を露出させる。この際行なわれるドライエッチングには塩素系ガスを用いる。この後、真空蒸着等によりＴａ／Ａｌ（Ｔａ：２０ｎｍ、Ａｌ：２００ｎｍ）の積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層２３上に、Ｔａ／Ａｌからなるソース電極４２及びドレイン電極４３を形成することができる。また、リフトオフを行なった後に、例えば、５５０℃の温度で熱処理を行なうことによりオーミックコンタクトさせることができる。尚、上記においては、ドライエッチングを行なうためのレジストパターンとリフトオフを行なうためのレジストパターンとを兼用させた場合について説明したが、各々別個に形成してもよい。即ち、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３０に開口領域を形成するためのレジストパターンと、ソース電極４２及びドレイン電極４３を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。
【００３３】
次に、図９（ｃ）に示すように、キャップ層２４の表面に、レジストパターン６１を形成する。レジストパターン６１は、キャップ層２４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス５１が形成される領域に開口部を有するレジストパターン６１が形成される。
【００３４】
次に、図１０（ａ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン６１が形成されていない領域におけるキャップ層２４及び電子供給層２３を除去し、スペーサ層２２の表面を露出させゲートリセス５１を形成する。この際、スペーサ層２２の一部を除去してもよい。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、フッ素系ガス（フッ素成分を含むガス）であり、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等が挙げられる。これにより、リセス５１が形成されるとともに、形成されたリセス５１の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分５２が付着している。この後、有機溶剤等によりレジストパターン６１を除去する。
【００３５】
次に、図１０（ｂ）に示すように、窒素雰囲気中で熱処理を行なう。この熱処理は３００℃〜１５００℃の温度範囲で１〜２０分間行なう。これにより、リセス５１の側面及び底面の半導体層の表面に付着しているフッ素成分５２に含まれるフッ素を半導体層に注入することができ、スペーサ層２２等にフッ素を含む領域２５が形成される。具体的に、この熱処理は、図５に示すように、常温から４００℃まで３０秒で昇温し、その後、４００℃を３０秒間保った後、４００℃から７００℃まで３０秒間で昇温し、その後、７００℃を３０秒間保ち、その後、加熱を停止することにより行なう。
【００３６】
次に、図１０（ｃ）に示すように、ゲートリセス５１及びキャップ層２４上にゲート絶縁膜となる絶縁膜３０を形成する。具体的には、絶縁膜３０として、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。本実施の形態では、厚さ約１０ｍｍの酸化アルミニウム膜を成膜することにより絶縁膜３０を形成している。絶縁膜３０の成膜方法としては、ＣＶＤ、ＡＬＤ、スパッタリング等が挙げられる。尚、絶縁膜３０は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物により形成してもよい。
【００３７】
次に、図１１に示すように、ゲートリセス５１が形成されている領域上に、絶縁膜３０を介しゲート電極４１を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ｎｉ／Ａｕ（Ｎｉ：１０ｎｍ／Ａｕ：３００ｎｍ）を真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜３０上に成膜された金属膜によりゲート電極４１が形成される。
【００３８】
これにより、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００３９】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図１２〜図１４に基づき説明する。
【００４０】
最初に、図１２（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１０上に不図示のバッファ層を形成し、更に、電子走行層２１、スペーサ層２２、電子供給層２３、キャップ層２４が順次形成された半導体層を形成する。尚、半導体層となる電子走行層２１、スペーサ層２２、電子供給層２３及びキャップ層２４はＭＯＶＰＥによるエピタキシャル成長により形成される。具体的には、第１の半導体層となる電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、第３の半導体層となるスペーサ層２２は厚さが約５ｎｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層２３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。第４の半導体層となるキャップ層２４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層２１とスペーサ層２２との界面の近傍における電子走行層２１には２ＤＥＧ２１ａが形成される。この後、図示はしないが素子分離領域を形成する。
【００４１】
次に、図１２（ｂ）に示すように、キャップ層２４の表面に、レジストパターン６１を形成する。レジストパターン６１は、キャップ層２４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス５１が形成される領域に開口部を有するレジストパターン６１が形成される。
【００４２】
次に、図１２（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン６１が形成されていない領域におけるキャップ層２４及び電子供給層２３の全部を除去し、スペーサ層２２の表面を露出させゲートリセス５１を形成する。この際、スペーサ層２２の一部を除去してもよい。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、フッ素系ガスであり、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等が挙げられる。これにより、リセス５１が形成されるとともに、形成されたリセス５１の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分５２が付着している。この後、有機溶剤等によりレジストパターン６１を除去する。
【００４３】
次に、図１３（ａ）に示すように、窒素雰囲気中で熱処理を行なう。この熱処理は、図１５に示すように、常温から４００℃まで昇温、所定の時間４００℃を維持、４００℃から７００℃まで昇温、所定の時間７００℃を維持、７００℃から９００℃まで昇温し、そして９００℃を２０秒間保つ。尚、加熱開始から９００℃に到達するまでの時間は約１分である。この後、約１分以内で４００℃まで温度を降下させた後、４００℃を１分保ち、その後加熱を停止する。尚、本実施の形態では、昇温から９００℃の加熱が終了するまでを第１の熱処理と称し、９００℃の加熱が終了した後、４００℃の加熱が終了するまでを第２の熱処理と称する。この熱処理により、リセス５１の周囲の半導体層にフッ素濃度の高い第１のフッ素を含む領域１２５ａが形成され、第１のフッ素を含む領域１２５ａの周囲には第１のフッ素を含む領域１２５ａよりもフッ素濃度の低い第２のフッ素を含む領域１２５ｂが形成される。本実施の形態においては、フッ素を含む領域１２５は、１のフッ素を含む領域１２５ａ及び第２のフッ素を含む領域１２５ｂにより形成される。即ち、第１のフッ素を含む領域１２５ａは、第１の熱処理における加熱から９００℃までの熱処理において形成される。これは、短時間で高温の熱処理を行なうことにより、フッ素はリセス５１近傍の半導体層の欠陥等に素早く入り込むため、フッ素が高濃度となる第１のフッ素を含む領域１２５ａを形成することができる。この後、第２の熱処理において温度を４００℃まで降下させ、４００℃の熱処理を行なうことにより、フッ素が低濃度となる第２のフッ素を含む領域１２５ｂ形成することができる。フッ素は半導体層の欠陥等に一旦入り込むと、入り込んだ状態が維持されるため、第１の熱処理によりリセス５１の近傍の半導体層に入り込んだフッ素は、第２の熱処理においてもそのままの状態にある。第２の熱処理では、第１の熱処理で半導体層の欠陥に入り込むことのできなかったフッ素が第１のフッ素を含む領域１２５ａの周囲の半導体層に入り込み第１のフッ素を含む領域１２５ａよりもフッ素濃度の低い第２のフッ素を含む領域１２５ｂが形成される。尚、一度加熱することにより半導体層内に取り込まれたフッ素は、５００℃未満の温度でも半導体層内を拡散する。よって、５００℃未満の第２の熱処理においても、第２のフッ素を含む領域１２５ｂを形成することができる。
【００４４】
次に、図１３（ｂ）に示すように、ゲートリセス５１及びキャップ層２４上にゲート絶縁膜となる絶縁膜３０を形成する。本実施の形態では、絶縁膜３０として、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。より具体的には、厚さ約１０ｍｍの酸化アルミニウム膜を成膜することにより絶縁膜３０を形成している。絶縁膜３０の成膜方法としては、ＣＶＤ、ＡＬＤ、スパッタリング等が挙げられる。尚、絶縁膜３０は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物により形成してもよい。
【００４５】
次に、図１３（ｃ）に示すように、ゲートリセス５１が形成されている領域上に、絶縁膜３０を介しゲート電極４１を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ｎｉ／Ａｕ（Ｎｉ：１０ｎｍ／Ａｕ：３００ｎｍ）を真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜３０上に成膜された金属膜によりゲート電極４１が形成される。
【００４６】
次に、図１４に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域における絶縁膜３０及びキャップ層２４を除去し、電子供給層２３の表面を露出させる。この際行なわれるドライエッチングは、絶縁膜３０の除去にはフッ素系ガスを用い、キャップ層２４の除去には塩素系ガスを用いる。この後、真空蒸着等によりＴａ／Ａｌ（Ｔａ：２０ｎｍ、Ａｌ：２００ｎｍ）の積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層２３上に、Ｔａ／Ａｌからなるソース電極４２及びドレイン電極４３を形成することができる。また、リフトオフを行なった後に、例えば、５５０℃の温度で熱処理を行なうことによりオーミックコンタクトさせることができる。
【００４７】
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
【００４８】
図１６は、本実施の形態における半導体装置の構造を示すものであり、図１７は、リセス５１が形成されている領域のコンダクションバンドの状態図である。６Ｃは本実施の形態におけるフッ素が注入されている半導体装置の状態を示すものである。６Ｃに示されるように、本実施の形態における半導体装置では、電子走行層２１及びスペーサ層２２におけるコンダクションバンドを更に上に押し上げることができ、より一層ノーマリーオフを確実にすることができる。また、スペーサ層２２に形成される山部６Ｃａもより高くすることができるため、絶縁膜３０とスペーサ層２２との界面２９においてトラップされる電子をより少なくすることができ、ゲート電圧のしきい値変動をより小さくすることができる。尚、上記以外については、第１の実施の形態と同様であり、また、第２の実施の形態についても、同様に適用することができる。
【００４９】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図１８〜図２０に基づき説明する。
【００５０】
最初に、図１８（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１０上に不図示のバッファ層を形成し、更に、電子走行層２１、スペーサ層２２、電子供給層２３、キャップ層２４が順次形成された半導体層を形成する。尚、半導体層となる電子走行層２１、スペーサ層２２、電子供給層２３及びキャップ層２４はＭＯＶＰＥによるエピタキシャル成長により形成される。具体的には、第１の半導体層となる電子走行層２１は厚さが約３μｍのｉ−ＧａＮにより形成されており、第３の半導体層となるスペーサ層２２は厚さが約５ｎｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層２３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。第４の半導体層となるキャップ層２４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層２１とスペーサ層２２との界面の近傍における電子走行層２１には２ＤＥＧ２１ａが形成される。この後、図示はしないが素子分離領域を形成する。
【００５１】
次に、図１８（ｂ）に示すように、キャップ層２４の表面に、レジストパターン６１を形成する。レジストパターン６１は、キャップ層２４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス５１が形成される領域に開口部を有するレジストパターン６１が形成される。
【００５２】
次に、図１８（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン６１が形成されていない領域におけるキャップ層２４及び電子供給層２３の全部を除去し、スペーサ層２２の表面を露出させゲートリセス５１を形成する。この際、スペーサ層２２の一部を除去してもよい。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、フッ素系ガスであり、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等が挙げられる。これにより、リセス５１が形成されるとともに、形成されたリセス５１の側面及び底面となる半導体層の表面には、エッチングガスに用いられたフッ素系ガスに含まれるフッ素成分５２が付着している。この後、有機溶剤等によりレジストパターン６１を除去する。
【００５３】
次に、図１９（ａ）に示すように、窒素雰囲気中で熱処理を行なう。この熱処理は、図２１に示すように、常温から４００℃まで昇温、所定の時間４００℃を維持、４００℃から７００℃まで昇温、所定の時間７００℃を維持、７００℃から９００℃まで昇温し、そして９００℃を２０秒間保つ。尚、加熱開始から９００℃に到達するまでの時間は約１分である。この後、約２分で４００℃まで温度を降下させた後、４００℃を１分保ち、その後加熱を停止することにより行なう。尚、本実施の形態では、加熱から９００℃の加熱が終了するまでを第１の熱処理と称し、９００℃の加熱終了後、温度を徐々に降下させ４００℃となるまでを第３の熱処理と称し、４００℃の加熱の開始から終了までを第２の熱処理と称する。この熱処理により、リセス５１の周囲の半導体層には、第１のフッ素を含む領域２２５ａ、第１のフッ素を含む領域２２５ａの周囲に第３のフッ素を含む領域２２５ｃ、第３のフッ素を含む領域２２５ｃの周囲に第２のフッ素を含む領域２２５ｂが形成される。第１のフッ素を含む領域２２５ａはフッ素濃度が高い領域であり、第２のフッ素を含む領域２２５ｂはフッ素濃度が第１のフッ素を含む領域２２５ａよりもフッ素濃度が低い領域である。第３のフッ素を含む領域２２５ｃは、第１のフッ素を含む領域２２５ａのフッ素濃度から第２のフッ素を含む領域２２５ｂのフッ素濃度までフッ素濃度が傾斜している領域である。
【００５４】
即ち、第１のフッ素を含む領域２２５ａは、第１の熱処理における加熱から９００℃までの熱処理において形成される。これは、短時間で高温の熱処理を行なうことにより、フッ素はリセス５１近傍の半導体層の欠陥等に素早く入り込むため、フッ素が高濃度となる第１のフッ素を含む領域２２５ａ形成することができる。この後、第３の熱処理において、温度を４００℃まで徐々に降下しながら加熱することにより、フッ素濃度に傾斜を有する第３のフッ素を含む領域２２５ｃが形成される。この後、第２の熱処理において、４００℃の熱処理を行なうことにより、フッ素が低濃度となる第２のフッ素を含む領域２２５ｂが形成される。このように、第３の熱処理において、９００℃から４００℃まで徐々に温度を低下させることにより、第１のフッ素を含む領域２２５ａと第２のフッ素を含む領域２２５ｂとの間にフッ素濃度が傾斜している第３のフッ素を含む領域２２５ｃを形成することができる。
【００５５】
次に、図１９（ｂ）に示すように、ゲートリセス５１及びキャップ層２４上にゲート絶縁膜となる絶縁膜３０を形成する。具体的には、絶縁膜３０として、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。本実施の形態では、厚さ約１０ｍｍの酸化アルミニウム膜を成膜することにより絶縁膜３０を形成している。絶縁膜３０の成膜方法としては、ＣＶＤ、ＡＬＤ、スパッタリング等が挙げられる。尚、絶縁膜３０は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物により形成してもよい。
【００５６】
次に、図１９（ｃ）に示すように、ゲートリセス５１が形成されている領域上に、絶縁膜３０を介しゲート電極４１を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、金属膜Ｎｉ／Ａｕ（Ｎｉ：１０ｎｍ／Ａｕ：３００ｎｍ）を真空蒸着により成膜し、有機溶剤等に浸漬させてリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の絶縁膜３０上に成膜された金属膜によりゲート電極４１が形成される。
【００５７】
次に、図２０に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁膜３０上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等によるドライエッチングを行なうことにより、レジストパターンが形成されていない領域における絶縁膜３０及びキャップ層２４を除去し、電子供給層２３の表面を露出させる。この際行なわれるドライエッチングは、絶縁膜３０の除去にはフッ素系ガスを用い、キャップ層２４の除去には塩素系ガスを用いる。この後、真空蒸着等によりＴａ／Ａｌ（Ｔａ：２０ｎｍ、Ａｌ：２００ｎｍ）の積層膜等からなる金属膜を成膜し、有機溶剤等に浸漬させリフトオフを行なうことにより、レジストパターン上に形成されている金属膜をレジストパターンとともに除去する。これによりレジストパターンの形成されていない領域の電子供給層２３上に、Ｔａ／Ａｌからなるソース電極４２及びドレイン電極４３を形成することができる。また、リフトオフを行なった後に、例えば、５５０℃の温度で熱処理を行なうことによりオーミックコンタクトさせることができる。
【００５８】
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
【００５９】
図２２は、本実施の形態における半導体装置の構造を示すものであり、図２３は、リセス５１が形成されている領域のコンダクションバンドの状態図である。６Ｄは本実施の形態におけるフッ素が注入されている半導体装置の状態を示すものである。６Ｄに示されるように、本実施の形態における半導体装置では、第１のフッ素を含む領域２２５ａと第２のフッ素を含む領域２２５ｂとの間に、フッ素濃度が傾斜している第３のフッ素を含む領域２２５ｃが形成されている。これにより、電子走行層２１及びスペーサ層２２におけるコンダクションバンドを更に上に押し上げることができ、より一層ノーマリーオフを確実にすることができる。また、スペーサ層２２に形成される山部６Ｄａをより高くすることができるため、絶縁膜３０とスペーサ層２２との界面２９においてトラップされる電子をより少なくすることができ、ゲート電圧のしきい値変動をより小さくすることができる。尚、上記以外については、第１の実施の形態及び第３の実施の形態と同様であり、また、第２の実施の形態においても、同様に適用することができる。
【００６０】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００６１】
本実施の形態における半導体デバイスは、第１から第４の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２４に基づき説明する。尚、図２４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
【００６２】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。
【００６３】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。尚、本実施の形態におけるゲート電極４４１はゲート電極パッドであり、第１から第４の実施の形態におけるゲート電極４１と接続されている。同様に、ソース電極４４２はソース電極パッドでありソース電極４２と接続されており、ドレイン電極４４３はドレイン電極パッドでありドレイン電極４３と接続されている。
【００６４】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００６５】
また、本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【００６６】
図２５に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２５に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２５に示す例では３つ）４６８を備えている。図２５に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor
field effect transistor）を用いている。
【００６７】
また、図２６に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２６に示す例では、パワーアンプ４７３は、第１から第４の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２６に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００６８】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００６９】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上方に半導体層を形成する工程と、
前記半導体層にフッ素成分を含むガスを用いたドライエッチングによりリセスとなる開口部を形成する工程と、
前記半導体層を加熱することにより前記リセスの側面及び底面に付着しているフッ素を前記半導体層に拡散させフッ素を含む領域を形成する工程と、
前記リセスの内面及び半導体層上に絶縁膜を形成する工程と、
前記リセスが形成されている領域に前記絶縁膜を介し電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記半導体層は窒化物半導体であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記リセスとなる開口部を形成する工程は、
前記半導体層上に前記リセスが形成される領域に開口を有するレジストパターンを形成する工程と、
前記レジストパターンの開口における半導体層をドライエッチングにより除去する工程と、
を有することを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）
前記リセスとなる開口部を形成する工程は、
前記半導体層を除去する工程の後に、前記レジストパターンを除去する工程を含むものであることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）
前記ドライエッチングは、反応性イオンエッチング（ＲＩＥ）であることを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記フッ素を含む領域を形成する工程は、前記半導体層を３００℃以上に加熱することにより行なうものであることを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記７）
前記フッ素を含む領域を形成する工程は、第１の熱処理工程と、第２の熱処理工程とを有し、
前記第１の熱処理工程は、前記半導体層を５００℃以上で加熱するものであって、
前記第２の熱処理工程は、前記半導体層を５００℃未満で加熱するものであることを特徴とする付記１から５のいずれかに記載の半導体装置の製造方法。
（付記８）
前記第１の熱処理工程と前記第２の熱処理工程との間に第３の熱処理工程を有し、
前記第３の熱処理工程は、前記第１の熱処理工程の温度から前記第２の熱処理工程の温度まで、所定の時間で温度を降下させながら加熱するものであることを特徴とする付記６に記載の半導体装置の製造方法。
（付記９）
前記フッ素を含む領域を形成する工程は、前記半導体層に赤外線を含む電磁波を照射することにより行なうものであることを特徴とする付記１から８のいずれかに記載の半導体装置の製造方法。
（付記１０）
前記赤外線を含む電磁波は、前記リセスが形成されている面に照射されるものであることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記半導体層を形成する工程は、
基板の上方に第１の半導体層を形成する工程と、
前記第１の半導体層の上方に第２の半導体層を形成する工程と、
を有し、前記フッ素を含む領域は、前記リセスの底面の前記第２の半導体層に形成されるものであることを特徴とする付記１から１０のいずれかに記載の半導体装置の製造方法。
（付記１２）
前記半導体層を形成する工程は、
基板の上方に第１の半導体層を形成する工程と、
前記第１の半導体層の上方に第３の半導体層を形成する工程と、
前記第３の半導体層の上方に第２の半導体層を形成する工程と、
を有し、前記フッ素を含む領域は、前記リセスの底面の前記第２の半導体層または前記第３の半導体層に形成されるものであることを特徴とする付記１から１０のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記半導体層を形成する工程は、前記第２の半導体層の上方に第４の半導体層を形成する工程を有し、
前記リセスとなる開口部を形成する工程において、前記リセスは前記第４の半導体層を除去することにより形成されるものであることを特徴とする付記１１または１２に記載の半導体装置の製造方法。
（付記１４）
前記電極はゲート電極であって、
前記電極を形成する工程の後に、前記第１の半導体層または前記第２の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１１から１３のいずれかに記載の半導体装置の製造方法。
（付記１５）
前記電極はゲート電極であって、
前記半導体層を形成する工程の後、前記リセスとなる開口部を形成する工程の前に、前記第１の半導体層または前記第２の半導体層に接してソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１１から１３のいずれかに記載の半導体装置の製造方法。
（付記１６）
基板の上方に形成された半導体層と、
前記半導体層の一部を除去することにより形成された開口部となるリセスと、
前記リセスの底面の前記半導体層に形成されたフッ素を含む領域と、
前記リセスの内部表面及び前記半導体層上に形成された絶縁膜と、
前記リセスが形成されている領域の前記絶縁膜上に形成された電極と、
を有し、
前記フッ素を含む領域は、前記リセスの底面に接して形成される第１のフッ素を含む領域と、前記第１のフッ素を含む領域の周囲の前記半導体層に形成される第２のフッ素を含む領域と、を含むものであって、前記第１のフッ素を含む領域は、前記第２のフッ素を含む領域よりもフッ素濃度が高いことを特徴とする半導体装置。
（付記１７）
前記第１のフッ素を含む領域と前記第２のフッ素を含む領域との間には、前記第１のフッ素を含む領域のフッ素濃度から、前記第２のフッ素を含む領域のフッ素濃度まで、フッ素濃度が傾斜している第３のフッ素を含む領域が形成されていることを特徴とする付記１６に記載の半導体装置。
（付記１８）
前記半導体層は、基板の上方に形成された第１の半導体層と、
前記第１の半導体層の上方に形成された第２の半導体層と、
を有し、前記リセスは前記第２の半導体層の一部を除去することにより形成されるものであって、
前記第１の半導体層は、ＧａＮを含むものであって、前記第２の半導体層は、ＡｌＧａＮを含むものであることを特徴とする付記１６または１７に記載の半導体装置。
（付記１９）
付記１６から１８のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１６から１８のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００７０】
１０        基板
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        スペーサ層（第３の半導体層）
２３        電子供給層（第２の半導体層）
２４        キャップ層（第４の半導体層）
２５        フッ素を含む領域
３０        絶縁膜
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
５１        リセス
５２        フッ素成分
６１        レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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