(57)【特許請求の範囲】
【請求項１】
電源線から電源が供給されると共に、供給されたクロックに応じてデータを格納し出力する複数のフリップフロップと、
前記複数のフリップフロップの各々に対応するように設けられると共に、当該フリップフロップの各々に供給されるクロックを遅延する遅延回路と、
前記電源線の電圧と基準電圧とを比較する比較器と、
前記電源線の電圧が前記基準電圧を超えた場合にカウントするカウンタと、を備え、
前記カウンタは、第１のカウンタと、当該第１のカウンタのカウント値がオーバーフローした場合にカウントを開始する第２のカウンタと、を含み、
前記第１および第２のカウンタのビット数はそれぞれ、前記フリップフロップの数と同一であり、
前記第１および第２のカウンタの各々のビットはそれぞれ、前記各々のフリップフロップに対応しており、
前記各々の遅延回路は、入力クロックを遅延する第１の遅延素子と、当該第１の遅延素子で遅延したクロックを更に遅延する第２の遅延素子と、を含み、
前記第１の遅延素子は、前記第１のカウンタのカウント値に応じて前記各々のフリップフロップに供給されるクロックを遅延し、
前記第２の遅延素子は、前記第２のカウンタのカウント値に応じて前記各々のフリップフロップに供給されるクロックを遅延し、
前記第１のカウンタの各々のビットのうち"１"の状態のビットに対応するフリップフロップに前記第１の遅延素子で遅延したクロックが供給され、
前記第２のカウンタの各々のビットのうち"１"の状態のビットに対応するフリップフロップに前記第２の遅延素子で遅延したクロックが供給される、
信号伝送装置。
【請求項２】
前記各々の遅延回路は、前記第１の遅延素子の後段に設けられた第１のセレクタと、前記第２の遅延素子の後段に設けられた第２のセレクタとをさらに備え、
前記第１のセレクタは、前記第１の遅延素子で遅延したクロックと前記入力クロックとを選択的に出力可能に構成されており、
前記第２のセレクタは、前記第２の遅延素子で遅延したクロックと前記第１の遅延素子の出力クロックとを選択的に出力可能に構成されており、
前記第１のカウンタは、"１"の状態のビットに対応する前記第１のセレクタに前記第１の遅延素子で遅延したクロックを選択させるための信号を出力し、
前記第２のカウンタは、"１"の状態のビットに対応する前記第２のセレクタに前記第２の遅延素子で遅延したクロックを選択させるための信号を出力する、
請求項１に記載の信号伝送装置。
【請求項３】
電源線から電源が供給されると共に、供給されたクロックに応じてデータを格納し出力する複数のフリップフロップを用いた信号伝送方法であって、
前記電源線の電圧と基準電圧とを比較し、
前記電源線の電圧が前記基準電圧を超えた場合にカウントし、
前記カウントは、第１のカウント値と、当該第１のカウント値がオーバーフローした場合にカウントを開始する第２のカウント値と、を含み、
前記第１および第２のカウント値のビット数はそれぞれ、前記フリップフロップの数と同一であり、
前記第１および第２のカウント値の各々のビットはそれぞれ、前記各々のフリップフロップに対応しており、
前記第１のカウント値に応じて前記各々のフリップフロップに供給されるクロックを第１の遅延時間遅延し、
前記第１のカウント値の各々のビットのうち"１"の状態のビットに対応するフリップフロップに前記第１の遅延時間遅延したクロックを供給し、
前記第２のカウント値に応じて前記各々のフリップフロップに供給されるクロックを前記第１の遅延時間に加えて第２の遅延時間遅延し、
前記第２のカウント値の各々のビットのうち"１"の状態のビットに対応するフリップフロップに前記第１の遅延時間に加えて前記第２の遅延時間遅延したクロックを供給する、
信号伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝送装置および信号伝送方法に関し、特に信号の伝送に起因して生じるノイズを低減することができる信号伝送装置および信号伝送方法に関する。
【背景技術】
【０００２】
近年のコンピュータや携帯機器などの製品は、大量のデータを高速に処理することができるなど、その性能は飛躍的に向上している。大量のデータを高速に処理するには、ＬＳＩ間において信号を高速に伝送する必要がある。このためには、ＬＳＩ間における信号伝送を多ビット化（多チャンネル化）し、一度に送るデータ量を増やす必要がある。
【０００３】
特許文献１には、短時間で枝電源ラインに発生するノイズを抑制することができる半導体装置の回路設計方法が開示されている。また、特許文献２には、相互相関関数を用いることで、回路内でその性能に影響を与える電源ノイズの周波数成分を評価することができる電源ノイズ測定回路に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２８５１４６号公報
【特許文献２】特開２００８−２２４２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＬＳＩ間における信号伝送を高速化するためにＬＳＩ間における信号伝送を多ビット化し、これらの信号を同時に伝送すると、電源に発生するノイズが大きくなるという問題がある。
【０００６】
上記課題に鑑み本発明の目的は、電源に発生するノイズを低減しつつ、信号を高速で伝送することができる信号伝送装置および信号伝送方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明にかかる信号伝送装置は、電源線から電源が供給されると共に、供給されたクロックに応じてデータを格納し出力する複数のフリップフロップと、前記複数のフリップフロップの各々に対応するように設けられると共に、当該フリップフロップの各々に供給されるクロックを遅延する遅延回路と、前記電源線の電圧と基準電圧とを比較する比較器と、前記電源線の電圧が前記基準電圧を超えた場合にカウントするカウンタと、を備え、前記各々の遅延回路は、前記カウンタのカウント値に応じて前記各々のフリップフロップに供給されるクロックを遅延する。
【０００８】
本発明にかかる信号伝送方法は、電源線から電源が供給されると共に、供給されたクロックに応じてデータを格納し出力する複数のフリップフロップを用いた信号伝送方法であって、前記電源線の電圧と基準電圧とを比較し、前記電源線の電圧が前記基準電圧を超えた場合にカウントし、前記カウント値に応じて前記各々のフリップフロップに供給されるクロックを遅延する。
【発明の効果】
【０００９】
本発明により、電源に発生するノイズを低減しつつ、信号を高速で伝送することができる信号伝送装置および信号伝送方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる信号伝送装置を示すブロック図である。
【図２Ａ】実施の形態１にかかる信号伝送装置の動作を説明するための図である。
【図２Ｂ】実施の形態１にかかる信号伝送装置の動作を説明するための図である。
【図３】実施の形態１にかかる信号伝送装置の動作を説明するためのフローチャートである。
【図４Ａ】実施の形態１にかかる信号伝送装置のクロック調整前の動作を示すタイミングチャートである。
【図４Ｂ】実施の形態１にかかる信号伝送装置のクロック調整後の動作を示すタイミングチャートである。
【図５】信号伝送装置の比較例を示すブロック図である。
【図６Ａ】図５に示した信号伝送装置の動作を説明するためのタイミングチャートである（１ビット動作時）。
【図６Ｂ】図５に示した信号伝送装置の動作を説明するためのタイミングチャートである（多ビット動作時）。
【図７Ａ】図５に示した信号伝送装置における受信波形を示す図である（ノイズが小さい場合）。
【図７Ｂ】図５に示した信号伝送装置における受信波形を示す図である（ノイズが大きい場合）。
【図８】実施の形態２にかかる信号伝送装置を示すブロック図である。
【図９Ａ】実施の形態２にかかる信号伝送装置の動作を説明するための図である。
【図９Ｂ】実施の形態２にかかる信号伝送装置の動作を説明するための図である。
【図１０Ａ】実施の形態２にかかる信号伝送装置のクロック調整前の動作を示すタイミングチャートである。
【図１０Ｂ】実施の形態２にかかる信号伝送装置のクロック調整後の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。
図１は、実施の形態１にかかる信号伝送装置を示すブロック図である。図１に示すように、本実施の形態にかかる信号伝送装置は、比較器ＣＯＭＰ、カウンタＣＮＴ_Ａ、フリップフロップＦＦ１〜ＦＦｎ、および遅延回路１１_１〜１１_ｎを有する。ここで、ｎは２以上の整数であるものとする。
【００１２】
フリップフロップＦＦ１〜ＦＦｎは、電源線ＶＤＤから電源が供給されると共に、供給された各々のクロックＣＬＫ１〜ＣＬＫｎに応じてデータＤＡＴＡ１〜ＤＡＴＡｎを格納し出力する。例えば、各々のフリップフロップＦＦ１〜ＦＦｎは、各々のクロックＣＬＫ１〜ＣＬＫｎが立ち上がるタイミングにおいてデータＤＡＴＡ１〜ＤＡＴＡｎを格納し、次にクロックＣＬＫ１〜ＣＬＫｎが立ち上がるタイミングにおいてデータＤＡＴＡ１〜ＤＡＴＡｎを出力することができる。
【００１３】
本実施の形態にかかる信号伝送装置は、送信側と受信側の両方に使用することができる。信号伝送装置を送信側に使用する場合は、例えばフリップフロップＦＦ１〜ＦＦｎの後段にバッファを設けてもよい。また、信号伝送装置を受信側に用いる場合は、フリップフロップＦＦ１〜ＦＦｎの前段にバッファを設けてもよい（図５参照）。
【００１４】
本実施の形態にかかる信号伝送装置では、フリップフロップＦＦ１〜ＦＦｎの数に対応したビット数の信号を送受信することができる。例えば、ｎ＝８の場合は、フリップフロップＦＦ１〜ＦＦ８の数が８つであるので、信号伝送装置は８ビットの信号を送受信することができる。
【００１５】
遅延回路１１_１〜１１_ｎは、フリップフロップＦＦ１〜ＦＦｎの各々に対応するように設けられている。遅延回路１１_１〜１１_ｎはそれぞれ、供給された入力クロックＣＬＫを遅延することで、フリップフロップＦＦ１〜ＦＦｎの各々に供給されるクロックＣＬＫ１〜ＣＬＫｎを生成する。各々の遅延回路１１_１〜１１_ｎは、遅延素子Ｄ１〜Ｄｎと、セレクタＳＥＬ１〜ＳＥＬｎとを備える。各々の遅延素子Ｄ１〜Ｄｎは、供給された入力クロックＣＬＫを遅延し、遅延したクロックをセレクタＳＥＬ１〜ＳＥＬｎにそれぞれ出力する。各々のセレクタＳＥＬ１〜ＳＥＬｎは、一方の入力に入力クロックＣＬＫを、他方の入力に遅延素子Ｄ１〜Ｄｎで遅延したクロックを入力し、信号Ａ１〜Ａｎに応じて、入力クロックＣＬＫまたは遅延したクロックを選択し、クロックＣＬＫ１〜ＣＬＫｎとしてフリップフロップＦＦ１〜ＦＦｎに出力する。
【００１６】
比較器ＣＯＭＰは、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較する。そして、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合に、カウンタＣＮＴ_Ａに信号（例えば、ハイレベルの信号）を出力する。電源ＶＤＤに大きなノイズが含まれる場合、同一の電源線につながれているＬＳＩが誤動作したり、ノイズが電磁波として空間に放射されて他の電子機器に影響を及ぼしたりする可能性がある。本実施の形態にかかる信号伝送装置では、電源ＶＤＤに所定の大きさ以上のノイズが含まれているかを、予め設定した基準電圧Ｖｒｅｆと電源線の電圧ＶＤＤとを比較することで検出することができる。ここで、予め設定する基準電圧Ｖｒｅｆは、例えば、電源に含まれるノイズがＬＳＩ等に悪影響を及ぼすおそれがある電圧よりも低い値に設定することができる。
【００１７】
カウンタＣＮＴ_Ａは、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にカウントする。例えば、比較器ＣＯＭＰは、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にハイレベルの信号をカウンタＣＮＴ_Ａに出力する。カウンタＣＮＴ_Ａは、比較器ＣＯＭＰからハイレベルの信号が出力された場合にカウントアップする。そして、カウンタＣＮＴ_Ａは、カウンタＣＮＴ_Ａのカウント値に応じて、各々の遅延回路１１_１〜１１_ｎに対して信号Ａ１〜Ａｎを出力する。これにより、各々の遅延回路１１_１〜１１_ｎは、カウンタＣＮＴ_Ａのカウント値に応じて各々のフリップフロップＦＦ１〜ＦＦｎに供給されるクロックを遅延することができる。
【００１８】
ここで、カウンタＣＮＴ_Ａのビット数はフリップフロップＦＦ１〜ＦＦｎの数と同一であり、カウンタＣＮＴ_Ａの各々のビットは各々のフリップフロップＦＦ１〜ＦＦｎに一対一で対応している。そして、遅延回路１１_１〜１１_ｎは、カウンタＣＮＴ_Ａの各々のビットのうち"１"の状態のビットに対応するフリップフロップＦＦ１〜ＦＦｎに供給されるクロックを遅延する。このとき、"１"の状態のビットに対応する遅延回路１１_１〜１１_ｎに、カウンタＣＮＴ_Ａから信号Ａ１〜Ａｎが出力される。
【００１９】
具体的に説明すると、例えば、ｎ＝８の場合は、カウンタＣＮＴ_Ａのビット数は８となる。このとき、例えば、カウンタＣＮＴ_Ａの最下位ビットは遅延回路１１_１に出力される信号Ａ１に対応し、下位から２番目のビットは遅延回路１１_２に出力される信号Ａ２に対応し、以降、順番にカウンタＣＮＴ_Ａのビットと遅延回路に出力される信号とが対応し、最上位ビットは遅延回路１１_８に出力される信号Ａ８に対応しているものとする。そして、例えばカウンタＣＮＴ_Ａの値が"０００００００１"の場合（つまり、最下位ビットが"１"の場合）、カウンタＣＮＴ_Ａは遅延回路１１_１にハイレベルの信号Ａ１を出力する。遅延回路１１_１のセレクタＳＥＬ１は、信号Ａ１としてハイレベルの信号が供給されたので、入力クロックＣＬＫを遅延素子Ｄ１で遅延したクロックを選択して、フリップフロップＦＦ１に出力する。よって、フリップフロップＦＦ１には遅延したクロックＣＬＫ１が供給される。
【００２０】
また、例えば、カウンタＣＮＴ_Ａの値が"０００１０００１"の場合は、カウンタＣＮＴ_Ａは遅延回路１１_１、１１_５にハイレベルの信号Ａ１、Ａ５をそれぞれ出力する。遅延回路１１_１のセレクタＳＥＬ１は、信号Ａ１としてハイレベルの信号が供給されたので、入力クロックＣＬＫを遅延素子Ｄ１で遅延したクロックを選択して、フリップフロップＦＦ１に出力する。同様に、遅延回路１１_５のセレクタＳＥＬ５は、信号Ａ５としてハイレベルの信号が供給されたので、入力クロックＣＬＫを遅延素子Ｄ５で遅延したクロックを選択して、フリップフロップＦＦ５に出力する。よって、フリップフロップＦＦ１、Ｆ５には遅延したクロックＣＬＫ１、ＣＬＫ５がそれぞれ供給される。
【００２１】
なお、本実施の形態にかかる信号伝送装置では、カウンタＣＮＴ_Ａの各々のビットと各々のフリップフロップＦＦ１〜ＦＦｎとの対応関係を、上記の場合と異なるようにしてもよい。すなわち、カウンタＣＮＴ_Ａの各々のビットと各々のフリップフロップＦＦ１〜ＦＦｎは一対一に対応していればよく、その組み合わせは任意に決定することができる。
【００２２】
次に、本実施の形態にかかる信号伝送装置の動作について説明する。まず、本実施の形態にかかる信号伝送装置の基本的な動作について説明する。図２Ａ、図２Ｂは、本実施の形態にかかる信号伝送装置の動作を説明するための図である。比較器ＣＯＭＰは、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較し、図２Ａの破線で示すように、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合に、カウンタＣＮＴ_Ａにハイレベルの信号を出力する。カウンタＣＮＴ_Ａは、比較器ＣＯＭＰからハイレベルの信号が出力されると、カウント値をカウントアップする。カウンタＣＮＴ_Ａのカウント値がカウントアップされると、"１"の状態のビットに対応する遅延回路１１_ｎにハイレベルの信号Ａｎが出力される。これにより、遅延回路１１_ｎのセレクタＳＥＬｎは、遅延素子Ｄｎで遅延したクロックを選択してフリップフロップＦＦｎに出力する。よって、図２Ｂに示すように、信号Ａｎがハイレベルの場合（Ａｎ＝１）にフリップフロップＦＦｎに供給されるクロックＣＬＫｎは、信号Ａｎがロウレベルの場合（Ａｎ＝０）にフリップフロップＦＦｎに供給されるクロックＣＬＫｎよりも、遅延時間ｔｄ１だけ遅延する。
【００２３】
本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にカウンタＣＮＴ_Ａのカウント値をカウントアップし、このカウンタの値に応じて、フリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎを遅延している。このように、所定のクロックを遅延することで各クロックの位置が変更され、発生するノイズの重なりを変更することができる。そして、遅延するクロックの組み合わせを適正化することで（つまり、電源に発生するノイズが小さくなる遅延パターンとすることで）、電源に発生するノイズを抑制することができる。
【００２４】
以下で、本実施の形態にかかる信号伝送装置の動作について詳細に説明する。図３は、本実施の形態にかかる信号伝送装置の動作を説明するためのフローチャートである。
【００２５】
クロックを調整していない場合は、図４Ａに示すように、同期している（つまり、遅延処理されていない）クロックＣＬＫ１〜ＣＬＫｎがフリップフロップＦＦ１〜ＦＦｎに供給されるため、電源線の電圧ＶＤＤに大きなノイズが含まれる場合がある。つまり、図４Ａの破線で示すように、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超える場合がある。この場合、同一の電源線につながれているＬＳＩが誤動作したり、ノイズが電磁波として空間に放射されて他の電子機器に影響を及ぼしたりする場合がある。なお、図４ＡではクロックＣＬＫ１〜ＣＬＫｎが全て同期している例を示しているが、クロック調整前のクロックＣＬＫ１〜ＣＬＫｎのタイミングは初期の設計で決定されるので、クロックＣＬＫ１〜ＣＬＫｎのタイミングがそれぞれずれていてもよい。
【００２６】
本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤに大きなノイズが含まれることを抑制するために、まず、クロックの調整を開始する（ステップＳ１）。つまり、比較器ＣＯＭＰを用いて、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較することで電源線にノイズが含まれているか判定する（ステップＳ２）。そして、ノイズが検出された場合（ステップＳ２：Ｙｅｓ）、遅延回路を用いて、クロックＣＬＫ１〜ＣＬＫｎのうちの所定のクロックを遅延する（ステップＳ３）。このときフリップフロップＦＦ１〜ＦＦｎに供給されるデータＤＡＴＡ１〜ＤＡＴＡｎは、例えば疑似ランダムパターン等であり、実際の動作と無関係なデータであってもよく、また実際の動作と関係するデータであってもよい。
【００２７】
例えば、ｎ＝８とすると、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えたことを比較器ＣＯＭＰが初めて検出した場合、カウンタＣＮＴ_Ａのカウント値は"０００００００１"となる。このとき、カウント値の最下位ビットがフリップフロップＦＦ１（遅延回路１１_１）に対応しているとすると、カウンタＣＮＴ_ＡからセレクタＳＥＬ１に信号Ａ１としてハイレベルの信号が出力される。よって、フリップフロップＦＦ１には遅延したクロックＣＬＫ１が供給される。
【００２８】
そして、遅延したクロックＣＬＫ１がフリップフロップＦＦ１に供給されている状態で、再度、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較し、電源線にノイズが含まれているかを判定する（ステップＳ２）。電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えたことを比較器ＣＯＭＰが再度検出した場合（ステップＳ２：Ｙｅｓ）、カウンタＣＮＴ_Ａのカウント値は"００００００１０"となる。このとき、カウント値の下位から２番目のビットがフリップフロップＦＦ２（遅延回路１１_２）に対応しているとすると、カウンタＣＮＴ_ＡからセレクタＳＥＬ２に信号Ａ２としてハイレベルの信号が出力される。よって、フリップフロップＦＦ２には遅延したクロックＣＬＫ２が供給される。そして、遅延したクロックＣＬＫ２がフリップフロップＦＦ２に供給されている状態で、再度、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較し、電源線にノイズが含まれているかを判定する（ステップＳ２）。以降、ステップＳ２においてノイズが検出されなくなるまで、上述した動作が繰り返される。
【００２９】
なお、例えば、カウンタＣＮＴ_Ａのカウント値が"００００００１１"の場合は、フリップフロップＦＦ１およびフリップフロップＦＦ２にそれぞれ、遅延したクロックＣＬＫ１、ＣＬＫ２が供給される。これ以外のフリップフロップＦＦ３〜ＦＦ８には、遅延していないクロックＣＬＫ３〜ＣＬＫ８が供給される。
【００３０】
本実施の形態にかかる信号伝送装置では、例えば、ｎ＝８の場合、カウンタＣＮＴ_Ａのカウント値が"００００００００"から"１１１１１１１１"までカウントされるので、様々なパターンでクロックＣＬＫ１〜ＣＬＫ８を遅延することができる。よって、電源に発生するノイズが小さくなる遅延パターンを自動的に決定することができる。
【００３１】
そして、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えていないと判断された場合、つまり電源線にノイズが含まれていない場合（ステップＳ２：Ｎｏ）、クロックの調整を終了し（ステップＳ４）、信号伝送装置は通常動作へと移行する（ステップＳ５）。クロックの調整が終了すると、遅延するクロックが固定される。
【００３２】
図４Ｂは、クロックの調整が終了した後における、本実施の形態にかかる信号伝送装置の動作を示すタイミングチャートである。図４Ｂに示すように、本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にフリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎのうち所定のクロックを遅延することで、電源ＶＤＤにノイズが発生することを抑制することができる。図４Ｂでは、クロックＣＬＫ２を入力クロックＣＬＫに対してｔｄ１だけ遅延することで、電源ＶＤＤに発生するノイズを抑制することができる例を示している。
【００３３】
近年のコンピュータや携帯機器などの製品は、大量のデータを高速に処理することができるなど、その性能は飛躍的に向上している。大量のデータを高速に処理するには、ＬＳＩ間において信号を高速に伝送する必要がある。このためには、ＬＳＩ間における信号伝送を多ビット化（多チャンネル化）し、一度に送るデータ量を増やす必要がある。図５は、信号伝送装置の比較例を示すブロック図であり、ＬＳＩ間における信号伝送を多ビット化した信号伝送装置を示している。図５に示す信号伝送装置は、信号を送信する側のＬＳＩに設けられた送信側の信号伝送装置４１と、信号を受信する側のＬＳＩに設けられた受信側の信号伝送装置４２とを備える。
【００３４】
送信側の信号伝送装置４１は、フリップフロップＦＦ１_ａ〜ＦＦｎ_ａを備える。フリップフロップＦＦ１_ａ〜ＦＦｎ_ａは、電源線ＶＤＤ_ａから電源が供給されると共に、供給された各々のクロックＣＬＫ１_ａ〜ＣＬＫｎ_ａに応じてデータＤＡＴＡ１〜ＤＡＴＡｎを格納し出力する。例えば、各々のフリップフロップＦＦ１_ａ〜ＦＦｎ_ａは、各々のクロックＣＬＫ１_ａ〜ＣＬＫｎ_ａが立ち上がるタイミングにおいてデータＤＡＴＡ１〜ＤＡＴＡｎを格納し、次にクロックＣＬＫ１_ａ〜ＣＬＫｎ_ａが立ち上がるタイミングにおいてデータＤＡＴＡ１〜ＤＡＴＡｎを出力することができる。
【００３５】
各々のフリップフロップＦＦ１_ａ〜ＦＦｎ_ａから出力された各々のデータＤＡＴＡ１〜ＤＡＴＡｎは、バッファ５１_１〜５１_ｎ、伝送路５２_１〜５２_ｎ（プリント基板（ＰＷＢ：printed wiring board）やケーブルなど）、バッファ５３_１〜５３_ｎを経由して、受信側の信号伝送装置４２の各々のフリップフロップＦＦ１_ｂ〜ＦＦｎ_ｂに供給される。
【００３６】
受信側の信号伝送装置４２が備えるフリップフロップＦＦ１_ｂ〜ＦＦｎ_ｂは、電源線ＶＤＤ_ｂから電源が供給されると共に、供給された各々のクロックＣＬＫ１_ｂ〜ＣＬＫｎ_ｂに応じて、送信側の信号伝送装置４１から出力されたデータＤＡＴＡ１〜ＤＡＴＡｎを格納し出力する。例えば、各々のフリップフロップＦＦ１_ｂ〜ＦＦｎ_ｂは、各々のクロックＣＬＫ１_ｂ〜ＣＬＫｎ_ｂが立ち上がるタイミングにおいてデータＤＡＴＡ１〜ＤＡＴＡｎを格納し、次にクロックＣＬＫ１_ｂ〜ＣＬＫｎ_ｂが立ち上がるタイミングにおいてデータＤＡＴＡ１〜ＤＡＴＡｎを出力することができる。出力されたデータＤＡＴＡ１〜ＤＡＴＡｎは、受信側のＬＳＩに取り込まれる。
【００３７】
しかしながら、ＬＳＩ間における信号伝送を高速化するためにＬＳＩ間における信号伝送を多ビット化し、これらの信号を同時に伝送すると、電源に発生するノイズが大きくなるという問題がある。すなわち、図５に示す送信側の信号伝送装置４１において、同期したクロックＣＬＫ１_ａ〜ＣＬＫｎ_ａを用いてフリップフロップＦＦ１_ａ〜ＦＦｎ_ａを同時に動作させると、電源線の電圧ＶＤＤ_ａの電圧が大きく変動し、電源に発生するノイズが大きくなる場合がある。同様に、受信側の信号伝送装置４２において、同期したクロックＣＬＫ１_ｂ〜ＣＬＫｎ_ｂを用いてフリップフロップＦＦ１_ｂ〜ＦＦｎ_ｂを同時に動作させると、電源線の電圧ＶＤＤ_ｂの電圧が大きく変動し、電源に発生するノイズが大きくなる場合がある。
【００３８】
図６Ａは、図５に示した信号伝送装置の動作（１ビット動作時）を説明するためのタイミングチャートである。図６Ｂは、図５に示した信号伝送装置の動作を説明するためのタイミングチャートである（多ビット動作時）。図６Ａに示すように、信号伝送装置が１ビットのみの信号を伝送する場合は、動作するフリップフロップは送信側および受信側でそれぞれ１つであるので、電源線の電圧ＶＤＤの変動が小さく、電源に発生するノイズは小さい。これに対して、図６Ｂに示すように信号伝送装置が多ビット（ｎビット）の信号を伝送する場合は、同期して動作するフリップフロップは送信側および受信側でそれぞれｎ個となる。ここで、電源に発生するノイズは各クロックと各データの位置関係とその重なりで決定されるため、電源線の電圧ＶＤＤの変動が大きくなり、電源に発生するノイズが大きくなる場合がある（図６Ｂにおいて破線で示す）。
【００３９】
このように、電源に発生するノイズが大きくなると、ＬＳＩの動作マージンを削ることとなり、機器自身の誤動作の原因となる場合がある。つまり、発生するノイズが小さい場合は、図７Ａに示すように受信波形の波形歪もなく、十分な動作マージンが確保されるため誤動作を起こすことはない。ここで、受信波形とは、バッファバッファ５３_１〜５３_ｎに供給される波形やフリップフロップＦＦ１_ｂ〜ＦＦｎ_ｂが出力する波形である。また、符号６０はＬＳＩのスレッショルド電圧である。一方、発生するノイズが大きい場合は、図７Ｂに示すように受信波形の波形歪が大きく、動作マージンが確保されないため誤動作を起こす可能性が高くなる。近年のＬＳＩは動作電圧の低電圧化が進んでおり、動作マージンは小さくなる傾向にあるため、許容できるノイズ量は小さくなってきている。
【００４０】
また、電源に発生するノイズはプリント基板やケーブルなどの伝送路を通じて空間へ電磁波として放射され、他の電子機器を誤動作させる原因となる場合がある。空間へ放射される電磁波の問題は、公的基準が設けられており、この基準を満たすことが製品の出荷条件となっている。この基準は年々強化される傾向にある。
【００４１】
このような問題を解決するために、本実施の形態にかかる信号伝送装置では、比較器ＣＯＭＰを用いて電源線の電圧ＶＤＤを監視し、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にフリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎのうち所定のクロックを遅延している。このように、所定のクロックを遅延することで各クロックの位置が変更され、発生するノイズの重なりを変更することができる。そして、遅延するクロックの組み合わせを適正化することで（つまり、電源に発生するノイズが小さくなる遅延パターンとすることで）、電源に発生するノイズを抑制することができる。
【００４２】
更に、本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超える度にカウンタＣＮＴ_Ａを用いてカウントしている。このカウンタのビット数はフリップフロップの数と同一であり、カウンタの各々のビットは各々のフリップフロップに一対一で対応している。そして、カウンタの各々のビットのうち"１"の状態のビットに対応するフリップフロップＦＦ１〜ＦＦｎに供給されるクロックを遅延しているので、電源にノイズが発生することを自動的に抑制することができる。
【００４３】
以上で説明した本実施の形態にかかる発明により、電源に発生するノイズを低減しつつ、信号を高速で伝送することができる信号伝送装置および信号伝送方法を提供することができる。
【００４４】
＜実施の形態２＞
次に、本発明の実施の形態２について説明する。図８は、本実施の形態にかかる信号伝送装置を示すブロック図である。本実施の形態にかかる信号伝送装置では、実施の形態１で説明した信号伝送装置（図１参照）と比較して、カウンタを２つ備える点、各遅延回路２１_１〜２１_ｎがそれぞれ２つの遅延素子と２つのセレクタを備えている点が異なる。これ以外は実施の形態１で説明した信号伝送装置と同様であるので、重複した説明は適宜省略する。
【００４５】
図８に示すように、本実施の形態にかかる信号伝送装置は、比較器ＣＯＭＰ、カウンタＣＮＴ_Ａ、ＣＮＴ_Ｂ、フリップフロップＦＦ１〜ＦＦｎ、および遅延回路２１_１〜２１_ｎを有する。ここで、ｎは２以上の整数であるものとする。
【００４６】
フリップフロップＦＦ１〜ＦＦｎは、実施の形態１で説明したフリップフロップＦＦ１〜ＦＦｎと同様であるので、重複した説明は省略する。
【００４７】
遅延回路２１_１〜２１_ｎは、フリップフロップＦＦ１〜ＦＦｎの各々に対応するように設けられている。遅延回路２１_１〜２１_ｎはそれぞれ、供給された入力クロックＣＬＫを遅延することで、フリップフロップＦＦ１〜ＦＦｎの各々に供給されるクロックＣＬＫ１〜ＣＬＫｎを生成する。各々の遅延回路２１_１〜２１_ｎは、遅延素子Ｄ_Ａ１〜Ｄ_Ａｎ、Ｄ_Ｂ１〜Ｄ_Ｂｎと、セレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎ、ＳＥＬ_Ｂ１〜ＳＥＬ_Ｂｎとを備える。
【００４８】
各々の遅延素子Ｄ_Ａ１〜Ｄ_Ａｎは、供給された入力クロックＣＬＫを遅延し、遅延したクロックをセレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎにそれぞれ出力する。各々のセレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎは、一方の入力に入力クロックＣＬＫを、他方の入力に遅延素子Ｄ_Ａ１〜Ｄ_Ａｎで遅延したクロックを入力し、信号Ａ１〜Ａｎに応じて入力クロックＣＬＫまたは遅延したクロックを選択する。
【００４９】
各々の遅延素子Ｄ_Ｂ１〜Ｄ_Ｂｎは、セレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎで選択されたクロックを遅延し、遅延したクロックをセレクタＳＥＬ_Ｂ１〜ＳＥＬ_Ｂｎにそれぞれ出力する。各々のセレクタＳＥＬ_Ｂ１〜ＳＥＬ_Ｂｎは、一方の入力にセレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎで選択されたクロックを、他方の入力に遅延素子Ｄ_Ｂ１〜Ｄ_Ｂｎで遅延したクロックを入力し、信号Ｂ１〜Ｂｎに応じて、セレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎで選択されたクロックまたは遅延素子Ｄ_Ｂ１〜Ｄ_Ｂｎで遅延したクロックを選択し、クロックＣＬＫ１〜ＣＬＫｎとしてフリップフロップＦＦ１〜ＦＦｎに出力する。
【００５０】
比較器ＣＯＭＰは、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較する。そして、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合に、カウンタＣＮＴ_ＡおよびカウンタＣＮＴ_Ｂに信号（例えば、ハイレベルの信号）を出力する。本実施の形態にかかる信号伝送装置では、まずカウンタＣＮＴ_Ａを用いて、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にカウントする。そして、カウンタＣＮＴ_Ａがオーバーフローした場合、カウンタＣＮＴ_Ｂを用いてカウントする。カウンタＣＮＴ_Ｂは、例えば、カウンタＣＮＴ_Ａがオーバーフローしたことを通知する信号２５をカウンタＣＮＴ_Ａから入力した場合に、カウントを開始することができる。
【００５１】
例えば、比較器ＣＯＭＰは、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にハイレベルの信号を出力する。カウンタＣＮＴ_Ａ、ＣＮＴ_Ｂは、比較器ＣＯＭＰからハイレベルの信号が出力された場合にカウントアップする。そして、カウンタＣＮＴ_Ａは、カウンタＣＮＴ_Ａのカウント値に応じて、各々の遅延回路２１_１〜２１_ｎに対して信号Ａ１〜Ａｎを出力する。また、カウンタＣＮＴ_Ｂは、カウンタＣＮＴ_Ｂのカウント値に応じて、各々の遅延回路２１_１〜２１_ｎに対して信号Ｂ１〜Ｂｎを出力する。これにより、各々の遅延回路２１_１〜２１_ｎは、カウンタＣＮＴ_Ａ、ＣＮＴ_Ｂのカウント値に応じて各々のフリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎを遅延することができる。
【００５２】
ここで、カウンタＣＮＴ_Ａのビット数はフリップフロップＦＦ１〜ＦＦｎの数と同一であり、カウンタＣＮＴ_Ａの各々のビットは各々のフリップフロップＦＦ１〜ＦＦｎに一対一で対応している。そして、遅延回路２１_１〜２１_ｎは、遅延素子Ｄ_Ａ１〜Ｄ_Ａｎを用いて、カウンタＣＮＴ_Ａのビットが"１"の状態であるビットに対応するフリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎを遅延する。このとき、"１"の状態のビットに対応する遅延回路２１_１〜２１_ｎのセレクタＳＥＬ１_Ａ１〜ＳＥＬ１_Ａｎに、カウンタＣＮＴ_Ａから信号Ａ１〜Ａｎが出力される。
【００５３】
同様に、カウンタＣＮＴ_Ｂのビット数はフリップフロップＦＦ１〜ＦＦｎの数と同一であり、カウンタＣＮＴ_Ｂの各々のビットは各々のフリップフロップＦＦ１〜ＦＦｎに一対一で対応している。そして、遅延回路２１_１〜２１_ｎは、遅延素子Ｄ_Ｂ１〜Ｄ_Ｂｎを用いて、カウンタＣＮＴ_Ｂのビットが"１"の状態であるビットに対応するフリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎを遅延する。このとき、"１"の状態のビットに対応する遅延回路２１_１〜２１_ｎのセレクタＳＥＬ１_Ｂ１〜ＳＥＬ１_Ｂｎに、カウンタＣＮＴ_Ｂから信号Ｂ１〜Ｂｎが出力される。
【００５４】
なお、本実施の形態にかかる信号伝送装置においても、カウンタＣＮＴ_Ａの各々のビットと各々のフリップフロップＦＦ１〜ＦＦｎは一対一に対応していればよく、その組み合わせは任意に決定することができる。同様に、カウンタＣＮＴ_Ｂの各々のビットと各々のフリップフロップＦＦ１〜ＦＦｎは一対一に対応していればよく、その組み合わせは任意に決定することができる。
【００５５】
次に、本実施の形態にかかる信号伝送装置の動作について説明する。まず、本実施の形態にかかる信号伝送装置の基本的な動作について説明する。図９Ａ、図９Ｂは、本実施の形態にかかる信号伝送装置の動作を説明するための図である。比較器ＣＯＭＰは、電源線の電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較し、図９Ａの破線で示すように、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合に、カウンタＣＮＴ_Ａ、ＣＮＴ_Ｂにハイレベルの信号を出力する。
【００５６】
カウンタＣＮＴ_Ａは、比較器ＣＯＭＰからハイレベルの信号が出力されると、カウント値をカウントアップする。カウンタＣＮＴ_Ａは、カウント値の各々のビットのうち"１"の状態のビットに対応する遅延回路２１_ｎにハイレベルの信号Ａｎを出力する。これにより、遅延回路２１_ｎのセレクタＳＥＬ_Ａｎは、遅延素子Ｄ_Ａｎで遅延したクロックを選択してセレクタＳＥＬ_Ｂｎに出力する。Ｂｎ＝０の場合は、遅延素子Ｄ_Ａｎで遅延したクロックがフリップフロップＦＦｎに供給される。よって、図９Ｂに示すように、信号Ａｎがハイレベル、信号Ｂｎがロウレベルの場合（Ａｎ＝１、Ｂｎ＝０）にフリップフロップＦＦｎに供給されるクロックＣＬＫｎは、信号Ａｎ、Ｂｎがロウレベルの場合（Ａｎ＝０、Ｂｎ＝０）にフリップフロップＦＦｎに供給されるクロックＣＬＫｎよりも、遅延時間ｔｄ１だけ遅延する。
【００５７】
また、カウンタＣＮＴ_Ｂは、比較器ＣＯＭＰからハイレベルの信号が出力されると、カウント値をカウントアップする。カウンタＣＮＴ_Ｂは、カウント値の各々のビットのうち"１"の状態のビットに対応する遅延回路２１_ｎにハイレベルの信号Ｂｎを出力する。これにより、遅延回路２１_ｎのセレクタＳＥＬ_Ｂｎは、遅延素子Ｄ_Ｂｎで遅延したクロックを選択してフリップフロップＦＦｎに出力する。なお、カウンタＣＮＴ_Ｂがカウントしているということは、カウンタＣＮＴ_Ａは既にオーバーフローしている状態である。よって、この場合は、カウンタＣＮＴ_Ａから遅延回路２１_１〜２１_ｎの全てに信号Ａｎとしてハイレベルの信号が出力されている。このため、全てのセレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎは、遅延素子Ｄ_Ａ１〜Ｄ_Ａｎで遅延したクロックを選択してセレクタＳＥＬ_Ｂ１〜ＳＥＬ_Ｂｎに出力している。したがって、図９Ｂに示すように、信号Ａｎがハイレベル、信号Ｂｎがハイレベルの場合（Ａｎ＝１、Ｂｎ＝１）にフリップフロップＦＦｎに供給されるクロックＣＬＫｎは、信号Ａｎ、Ｂｎがロウレベルの場合（Ａｎ＝０、Ｂｎ＝０）にフリップフロップＦＦｎに供給されるクロックＣＬＫｎよりも、遅延時間ｔｄ１＋ｔｄ２だけ遅延する。
【００５８】
本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にカウンタＣＮＴ_Ａ、ＣＮＴ_Ｂのカウント値をカウントアップし、このカウンタの値に応じて、フリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎを遅延している。このように、所定のクロックを遅延することで各クロックの位置が変更され、発生するノイズの重なりを変更することができる。そして、遅延するクロックの組み合わせを適正化することで（つまり、電源に発生するノイズが小さくなる遅延パターンとすることで）、電源に発生するノイズを抑制することができる。
【００５９】
図１０Ａに示すように、クロックを調整していない場合は、同期している（つまり、遅延処理されていない）クロックＣＬＫ１〜ＣＬＫｎがフリップフロップＦＦ１〜ＦＦｎに供給されるため、電源線の電圧ＶＤＤに大きなノイズが含まれる場合がある。つまり、図１０Ａの破線で示すように、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超える場合がある。この場合、同一の電源線につながれているＬＳＩが誤動作したり、ノイズが電磁波として空間に放射されて他の電子機器に影響を及ぼしたりする場合がある。
【００６０】
本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤに大きなノイズが含まれることを抑制するために、クロックを調整している。図１０Ｂは、クロックの調整が終了した後における、本実施の形態にかかる信号伝送装置の動作を示すタイミングチャートである。図１０Ｂに示すように、本実施の形態にかかる信号伝送装置では、電源線の電圧ＶＤＤが基準電圧Ｖｒｅｆを超えた場合にフリップフロップＦＦ１〜ＦＦｎに供給されるクロックＣＬＫ１〜ＣＬＫｎのうち所定のクロックを遅延することで、電源ＶＤＤにノイズが発生することを抑制することができる。図１０Ｂでは、クロックＣＬＫ１を入力クロックＣＬＫに対してｔｄ１＋ｔｄ２だけ遅延し、更にクロックＣＬＫ２〜ＣＬＫｎを入力クロックＣＬＫに対してｔｄ１だけ遅延することで、電源ＶＤＤに発生するノイズを抑制することができる例を示している。ここで、カウンタＣＮＴ_Ｂがカウントしているということは、カウンタＣＮＴ_Ａは既にオーバーフローしている状態である。よって、カウンタＣＮＴ_Ａから遅延回路２１_１〜２１_ｎの全てに信号Ａｎとしてハイレベルの信号が出力されている。
【００６１】
また、例えば、ｎ＝８の場合、カウンタＣＮＴ_Ａのカウント値が"００００００００"から"１１１１１１１１"までカウントされる。そして、カウンタＣＮＴ_Ａがオーバーフローした後、カウンタＣＮＴ_Ｂのカウント値が"００００００００"から"１１１１１１１１"までカウントされる。
【００６２】
このように、本実施の形態にかかる信号伝送装置では、複数のカウンタＣＮＴ_Ａ、ＣＮＴ_Ｂを設け、更に各遅延回路２１_１〜２１_ｎにそれぞれ２つの遅延素子Ｄ_Ａ１〜Ｄ_Ａｎ、Ｄ_Ｂ１〜Ｄ_Ｂｎと２つのセレクタＳＥＬ_Ａ１〜ＳＥＬ_Ａｎ、ＳＥＬ_Ｂ１〜ＳＥＬ_Ｂｎを設けている。よって、実施の形態１で説明した信号伝送装置よりも多くの遅延パターンの組み合わせを作成することができ、様々なパターンで遅延されたクロックＣＬＫ１〜ＣＬＫｎを生成することができる。よって、実施の形態１にかかる信号伝送装置よりもより確実に電源に発生するノイズを抑制することができる。
【００６３】
以上で説明した本実施の形態にかかる発明により、電源に発生するノイズを低減しつつ、信号を高速で伝送することができる信号伝送装置および信号伝送方法を提供することができる。
【００６４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、カウンタ、遅延素子、およびセレクタの数は、実施の形態１ではそれぞれ１つ、実施の形態２ではそれぞれ２つとしたが、カウンタ、遅延素子、およびセレクタの数を３つ以上としてもよい。
【００６５】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００６６】
１１_１〜１１_ｎ、２１_１〜２１_ｎ  遅延回路
４１  送信側の信号伝送装置
４２  受信側の信号伝送装置
５１_１〜５１_ｎ  バッファ
５２_１〜５２_ｎ  伝送路
５３_１〜５３_ｎ  バッファ
【図１】
0005842633.tif 000002
【図２Ａ】
0005842633.tif 000003
【図２Ｂ】
0005842633.tif 000004
【図３】
0005842633.tif 000005
【図４Ａ】
0005842633.tif 000006
【図４Ｂ】
0005842633.tif 000007
【図５】
0005842633.tif 000008
【図６Ａ】
0005842633.tif 000009
【図６Ｂ】
0005842633.tif 000010
【図７Ａ】
0005842633.tif 000011
【図７Ｂ】
0005842633.tif 000012
【図８】
0005842633.tif 000013
【図９Ａ】
0005842633.tif 000014
【図９Ｂ】
0005842633.tif 000015
【図１０Ａ】
0005842633.tif 000016
【図１０Ｂ】
0005842633.tif 000017