(57)【特許請求の範囲】
【請求項１】
化学量論比を満たす酸素よりも多くの酸素を含む第１の酸化絶縁膜と、
前記第１の酸化絶縁膜の周りに設けられる、酸素拡散を防ぐ第２の酸化絶縁膜と、
少なくとも前記第１の酸化絶縁膜上に設けられる酸化物半導体膜と、
前記酸化物半導体膜の少なくとも一部を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極と、
前記酸化物半導体膜と接する一対の電極と、を有するトランジスタを有し、
前記トランジスタのチャネル幅方向と交差する前記酸化物半導体膜の端部は前記第２の酸化絶縁膜上に位置することを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１の酸化絶縁膜は、酸化シリコン膜または酸化窒化シリコン膜であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、前記第２の酸化絶縁膜は、酸化アルミニウム膜または酸化窒化アルミニウム膜であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記トランジスタのチャネル長方向と交差する前記酸化物半導体膜の端部は、前記第１の酸化絶縁膜上に位置することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記トランジスタのチャネル長方向と交差する前記酸化物半導体膜の端部は、前記第２の酸化絶縁膜上に位置することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記ゲート電極の側面にサイドウォール絶縁膜を有し、前記一対の電極は、前記酸化物半導体膜及び前記サイドウォール絶縁膜のそれぞれ一部に接することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟む一対の第２の領域とを有し、前記第２の領域は、ドーパントを含むことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記ドーパントは、ホウ素、窒素、リン、またはヒ素から選ばれた少なくとも一以上であることを特徴とする半導体装置。
【請求項９】
請求項７において、
前記ドーパントは、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから選ばれた少なくとも一以上であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記酸化物半導体膜が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を低減している（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００９−２２４４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、酸化物半導体を用いたトランジスタにおいて、酸化物半導体において酸素欠損が形成された領域は、該酸素欠損がキャリアの供給源となるため、キャリアが流れやすくトランジスタの電気特性に影響する。
【０００８】
そこで、本発明の一態様は、酸化物半導体を用いるトランジスタにおいて、電気特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、下地絶縁膜上に形成される酸化物半導体膜と、当該酸化物半導体膜とゲート絶縁膜を介して重畳するゲート電極と、酸化物半導体膜に接する、ソース電極及びドレイン電極として機能する一対の電極とを備えるトランジスタを有し、下地絶縁膜は、酸化物半導体膜と一部接する第１の酸化絶縁膜と、当該第１の酸化絶縁膜の周囲に設けられる第２の酸化絶縁膜とを有し、トランジスタのチャネル幅方向と交差する酸化物半導体膜の端部は、第２の酸化絶縁膜上に位置することを特徴とする半導体装置である。即ち、酸化物半導体膜に接する面において、第１の酸化絶縁膜及び第２の酸化絶縁膜の境界は、酸化物半導体膜の側面より内側に位置することを特徴とする半導体装置である。
【００１０】
なお、酸化物半導体膜は、ゲート電極と重畳する第１の領域と、第１の領域を挟むドーパントを含む一対の第２の領域とを有してもよい。第１の領域はチャネル領域として機能し、一対の第２の領域は、一部が電界緩和領域として機能し、他部はソース領域及びドレイン領域として機能する。
【００１１】
また、本発明の一態様は、第１の酸化絶縁膜と、当該第１の酸化絶縁膜の周りに設けられる第２の酸化絶縁膜を形成し、第１の酸化絶縁膜及び第２の酸化絶縁膜上に、端部の少なくとも一部が第２の酸化絶縁膜上に位置するように第１の酸化物半導体膜を形成し、第１の酸化絶縁膜、第２の酸化絶縁膜、及び第１の酸化物半導体膜上に、絶縁膜を形成した後、加熱処理を行って第２の酸化物半導体膜を形成し、絶縁膜上にゲート電極を形成した後、絶縁膜の一部をエッチングして、第２の酸化物半導体膜の一部を露出すると共に、ゲート絶縁膜を形成し、露出された第２の酸化物半導体膜に接する一対の電極を形成して、トランジスタを作製することである。なお、トランジスタのチャネル幅方向と交差する酸化物半導体膜の端部が第２の酸化物絶縁膜上に位置するように、第１の酸化物半導体膜を形成する。即ち、酸化物半導体膜に接する面において、第１の酸化絶縁膜及び第２の酸化絶縁膜の境界が、第１の酸化物半導体膜の側面より内側に位置するように、第１の酸化物半導体膜を形成する。
【００１２】
加熱により酸素の一部が脱離する酸化絶縁膜で第１の酸化絶縁膜を形成し、外部への酸素の拡散を防ぐ酸化絶縁膜で第２の酸化絶縁膜を形成する。なお、トランジスタのチャネル長方向と交差する、第１の酸化物半導体膜の端部は、第１の酸化絶縁膜上に位置してもよい。又は、トランジスタのチャネル長方向と交差する、第１の酸化物半導体膜の端部は、第２の酸化絶縁膜上に位置してもよい。
【００１３】
また、酸化物半導体膜、第１の酸化物半導体膜、及び第２の酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含む。
【００１４】
第１の酸化物半導体膜上に絶縁膜を形成した後、加熱処理を行うことで、当該絶縁膜から脱離する酸素を、トランジスタのチャネル幅方向と交差する第１の酸化物半導体膜の側面に拡散させることができる。また、第１の酸化絶縁膜は、第１の酸化物半導体膜と接する側において、外部への酸素の拡散を防ぐ酸化絶縁膜で形成される第２の酸化絶縁膜で周囲が囲まれているため、加熱により第１の酸化絶縁膜から脱離する酸素を、第１の酸化物半導体膜と、第１の酸化絶縁膜及び第１の酸化物半導体膜の界面近傍に効率よく拡散させることができる。
【００１５】
さらに、第１の酸化物半導体膜の端部は第２の酸化絶縁膜上に位置するように設けられることから、第１の酸化物半導体膜と接する側の第１の酸化絶縁膜において、第２の酸化絶縁膜と接する以外の面は、全て第１の酸化物半導体膜と接することになる。つまり、第１の酸化物半導体膜は、第１の酸化絶縁膜から外部への酸素の拡散を防ぐ膜としても機能するため、第１の酸化絶縁膜から過剰な酸素の脱離が生じず、第１の酸化絶縁膜に酸素が残存する。これにより、加熱によって第１の酸化絶縁膜から脱離する酸素を、第１の酸化物半導体膜に優先的かつ効率よく拡散させることができる。以上の結果、酸素欠損が低減された第２の酸化物半導体膜を形成することができる。
【００１６】
また、上記において、トランジスタのチャネル幅方向と交差する、酸素欠損が低減された酸化物半導体膜の端部は、一対の電極の端部より外側に位置するように設けることが好ましい。特に、チャネル幅方向と交差する酸化物半導体膜の端部は、一対の電極からの電界の影響ができる限り小さくなるように、チャネル幅方向の一対の電極における端部より外側に設けることが好ましい。このようにすることで、チャネル幅方向の該酸化物半導体膜において一対の電極の外側の領域に寄生チャネルの発生を低減できる。
【発明の効果】
【００１７】
本発明の一態様によって、酸化物半導体膜の酸素欠損を低減することができる。この結果、トランジスタのしきい値電圧のマイナスシフトを低減することが可能であり、トランジスタの電気特性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様に係る半導体装置を説明する上面図及び断面図。
【図２】本発明の一態様に係る半導体装置を説明する上面図及び断面図。
【図３】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図４】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図５】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図６】本発明の一態様に係る半導体装置を説明する上面図及び断面図。
【図７】本発明の一態様に係る半導体装置を説明する上面図及び断面図。
【図８】本発明の一態様に係る半導体装置を説明する断面図、平面図及び回路図。
【図９】本発明の一態様に係る半導体装置を説明する回路図。
【図１０】本発明の一態様に係る半導体装置を説明する回路図。
【図１１】本発明の一態様に係る半導体装置の図。
【図１２】本発明の一態様を示すアクティブマトリクス型表示装置を説明する図及び回路図。
【図１３】本発明の一態様を示す電子機器の外観図。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２１】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
【００２２】
（実施の形態１）
本実施の形態では、リーク電流の低減が可能なトランジスタの構造及び作製方法について、図１乃至図５を用いて説明する。
【００２３】
図１は、本実施の形態に示すトランジスタの上面図及び断面図である。図１（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する断面図である。なお、図１（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜５９、サイドウォール絶縁膜６５、絶縁膜７１、絶縁膜７３など）を省略している。
【００２４】
図１（Ａ）乃至（Ｃ）に示すトランジスタは、基板５１上に設けられる第１の酸化絶縁膜５３と、第１の酸化絶縁膜５３の周辺に設けられる第２の酸化絶縁膜５５と、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５上に設けられる酸化物半導体膜６３と、酸化物半導体膜６３に接するソース電極及びドレイン電極として機能する一対の電極６７、６９と、酸化物半導体膜６３の少なくとも一部と接するゲート絶縁膜５９と、ゲート絶縁膜５９上であって、且つ酸化物半導体膜６３と重畳するゲート電極６１とを有する。また、ゲート電極６１の側面に接するサイドウォール絶縁膜６５を有してもよい。また、酸化物半導体膜６３は、ゲート電極６１と重畳する第１の領域６３ａと、第１の領域６３ａを挟み、ドーパントを含む一対の第２の領域６３ｂ、６３ｃとを有する。なお、酸化物半導体膜６３において、第１の領域６３ａはチャネル領域として機能し、ドーパントを含む一対の第２の領域６３ｂ、６３ｃにおいて、サイドウォール絶縁膜６５と重畳する領域は電界緩和領域として機能し、一対の電極６７、６９と接する領域はソース領域及びドレイン領域として機能する。また、第１の酸化絶縁膜５３、第２の酸化絶縁膜５５、ゲート電極６１、サイドウォール絶縁膜６５、及び一対の電極６７、６９を覆う絶縁膜７１と、絶縁膜７１を覆う絶縁膜７３を有してもよい。
【００２５】
本実施の形態において、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５は、酸化物半導体膜６３の下地絶縁膜として機能する。また、図１（Ｂ）に示すように、トランジスタのチャネル幅方向と交差する酸化物半導体膜６３の端部は、第２の酸化絶縁膜５５上に位置することを特徴とする。即ち、酸化物半導体膜に接する面において、第１の酸化絶縁膜及び第２の酸化絶縁膜の境界は、酸化物半導体膜６３の側面より内側に位置することを特徴とする。なお、トランジスタのチャネル幅方向とは、一対の電極６７、６９が対向する辺と平行な方向である。なお、本明細書において、端部とは、少なくとも側面を含む領域であり、側面と、該側面に接する面の一部とを含んでもよい。
【００２６】
また、図１（Ｃ）に示すように、トランジスタのチャネル長方向と交差する酸化物半導体膜６３の端部は、第２の酸化絶縁膜５５上に位置する。即ち、酸化物半導体膜６３に接する面において、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５の境界は、酸化物半導体膜６３の側面より内側に位置する。なお、トランジスタのチャネル長方向とは、一対の電極６７、６９が対向する辺と垂直な方向である。
【００２７】
基板５１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板５１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板５１として用いてもよい。
【００２８】
また、基板５１として、可撓性基板を用いてもよい。基板５１と第１の酸化絶縁膜５３の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板５１より分離し、他の基板に転載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。
【００２９】
第１の酸化絶縁膜５３は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成する。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸化物半導体膜に酸素を拡散させることができる。第１の酸化絶縁膜５３の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム等がある。
【００３０】
第１の酸化絶縁膜５３は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。第１の酸化絶縁膜５３を厚くすることで、第１の酸化絶縁膜５３の酸素脱離量を増加させることができると共に、第１の酸化絶縁膜５３及び後に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
【００３１】
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００３２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下に説明する。
【００３３】
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００３４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００３５】
【数１】
0005912782.tif 000002
【００３６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００３７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
【００３８】
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
【００３９】
上記構成において、加熱により酸素脱離される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００４０】
第２の酸化絶縁膜５５は、外部への酸素の拡散を防ぐ酸化絶縁膜で形成する。第１の酸化絶縁膜５３の周囲に外部への酸素拡散を防ぐ酸化絶縁膜を形成することで、加熱による第１の酸化絶縁膜からの酸素の脱離を制御することが可能であり、選択的に酸化物半導体膜６３に酸素を拡散させることができる。第２の酸化絶縁膜５５の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、酸化アルミニウムは、化学量論比を満たす酸素を含む酸化アルミニウム、又は化学量論比を満たす酸素よりも多くの酸素を含む酸化アルミニウム（ＡｌＯｘ、ｘは３／２以上）とすることが好ましい。また、酸化窒化アルミニウムは、化学量論比を満たす酸素を含む酸化アルミニウムの酸素の一部が窒素で置換されている。
【００４１】
第１の酸化絶縁膜５３から酸化物半導体膜６３に酸素が供給されることで、第１の酸化絶縁膜５３及び酸化物半導体膜６３の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の第１の酸化絶縁膜５３及び酸化物半導体膜６３の界面に捕獲されることを抑制することができ、しきい値電圧のマイナスシフトが低減され、電気特性の劣化の少ないトランジスタを得ることができる。
【００４２】
さらに、酸化物半導体膜６３の酸素欠損に起因して電荷が生じる場合がある。一般に、酸化物半導体膜の酸素欠損は、その一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、図１（Ｂ）に示す酸化物半導体膜６３の第１の領域６３ａにおいて第１の酸化絶縁膜５３との界面近傍を指す。第１の酸化絶縁膜５３から酸化物半導体膜６３に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜６３の酸素欠損を補償することができる。
【００４３】
即ち、酸化物半導体膜６３に酸素欠損が生じると、第１の酸化絶縁膜５３と酸化物半導体膜６３との界面において電荷が捕獲され、当該電荷がトランジスタの電気特性に影響してしまうところ、第１の酸化絶縁膜５３に、加熱により酸素脱離される絶縁膜を設けることで、酸化物半導体膜６３及び第１の酸化絶縁膜５３の界面準位、ならびに酸化物半導体膜６３の酸素欠損を低減し、酸化物半導体膜６３及び第１の酸化絶縁膜５３の界面における電荷捕獲の影響を小さくすることができる。
【００４４】
また、第１の酸化絶縁膜５３は、酸化物半導体膜６３と接する側において、外部への酸素の拡散を防ぐ酸化絶縁膜で形成される第２の酸化絶縁膜５５で周囲が囲まれている。このため、加熱により第１の酸化絶縁膜５３から脱離する酸素を、酸化物半導体膜６３に効率よく拡散させることができる。
【００４５】
さらに、酸化物半導体膜６３の端部は第２の酸化絶縁膜５５上に位置することから、酸化物半導体膜６３と接する側の第１の酸化絶縁膜５３において、第２の酸化絶縁膜５５と接する以外の面は、全て酸化物半導体膜６３と接することになる。つまり、酸化物半導体膜６３は、第１の酸化絶縁膜５３から外部への酸素の拡散を防ぐ膜としても機能するため、第１の酸化絶縁膜５３から過剰な酸素の脱離が生じず、第１の酸化絶縁膜５３に酸素が残存する。これにより、酸化物半導体膜６３は、第１の酸化絶縁膜５３から脱離する酸素が効率よく拡散された酸化物半導体膜であり、酸化物半導体膜６３と、第１の酸化絶縁膜５３及び酸化物半導体膜６３の界面近傍には、該酸素が効率よく拡散されている。即ち、酸化物半導体膜６３は、酸素欠損が低減された酸化物半導体膜である。
【００４６】
トランジスタのチャネル幅方向と交差する酸化物半導体膜６３の端部は、一対の電極６７、６９の端部より外側に位置するように設けることが好ましい。特に、該酸化物半導体膜の端部は、一対の電極からの電界の影響ができる限り小さくなるように、一対の電極６７、６９の端部より外側に設けることが好ましい。つまり、チャネル幅方向における酸化物半導体膜６３の一対の電極６７、６９より外側の領域をできる限り広くなるように設けることで、酸化物半導体膜６３の該領域における寄生チャネルの発生を低減できるため、トランジスタのリーク電流を低減することができる。
【００４７】
また、好ましい形態の一例は、図２に示すトランジスタである。図２（Ａ）は当該トランジスタの上面図であり、図２（Ｂ）には図２（Ａ）の一点鎖線Ｅ−Ｆに対応する断面図である。なお、図２（Ａ）の一点鎖線Ａ−Ｂ及び一点鎖線Ｃ−Ｄに対応する断面は、図１（Ｂ）及び図１（Ｃ）と同様である。当該トランジスタは、チャネル幅方向における一対の電極６７、６９の端部を第１の酸化絶縁膜５３より内側に設けることを特徴とする（図２（Ａ）参照）。なお、図２（Ｂ）を参照して説明すると、チャネル幅方向における一対の電極６７、６９の幅は、第１の酸化絶縁膜の突出している部分（凸部）の幅より短く設けるということである。このようにすることで、チャネル幅方向における酸化物半導体膜６３の一対の電極６７、６９より外側の領域に寄生チャネルが発生することを低減できるため、トランジスタのリーク電流を低減することができる。
【００４８】
酸化物半導体膜６３としては、少なくとも、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むこと酸化物半導体膜である。代表的には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎＯ、ＳｎＯ、ＩｎＯなどを用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、インジウムとガリウムと亜鉛以外の元素を含んでいてもよい。このとき、上記酸化物半導体膜においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００４９】
酸化物半導体膜としてＩｎ−Ｚｎ−Ｏ系金属酸化物の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝３以上３０以下とする。ＩｎとＺｎとの原子数比を好ましい当該範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５０】
なお、酸化物半導体膜６３に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【００５１】
なお、酸化物半導体膜６３は、非晶質構造であってもよい。
【００５２】
また、酸化物半導体膜６３として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）膜を用いてもよい。
【００５３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００５４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００５５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５８】
酸化物半導体膜６３の厚さは、１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上１０ｎｍ以下、更に好ましくは３ｎｍ以上７ｎｍ以下とすることが好ましい。酸化物半導体膜６３の厚さを前記厚さとすることで、トランジスタの短チャネル効果を抑制することができる。
【００５９】
酸化物半導体膜６３において、アルカリ金属又はアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
【００６０】
酸化物半導体膜６３の第１の領域６３ａには、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【００６１】
酸化物半導体膜６３の第１の領域６３ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜６３の第１の領域６３ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【００６２】
ドーパントを含む一対の第２の領域６３ｂ、６３ｃは、ドーパントとして、ホウ素、窒素、リン、及びヒ素の少なくとも一が含まれる。又は、ドーパントとして、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一が含まれる。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とが適宜組み合わされて含まれていてもよい。
【００６３】
ドーパントを含む一対の第２の領域６３ｂ、６３ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【００６４】
ドーパントを含む一対の第２の領域６３ｂ、６３ｃはドーパントを含むため、キャリア密度又は欠陥を増加させることができる。このため、ドーパントを含まない第１の領域６３ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域６３ｂ、６３ｃの導電性を低下させることになる。
【００６５】
ドーパントを含む一対の第２の領域６３ｂ、６３ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【００６６】
酸化物半導体膜６３において、ドーパントを含む一対の第２の領域６３ｂ、６３ｃを有することで、チャネル領域として機能する第１の領域６３ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【００６７】
一対の電極６７、６９は導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。なお、一対の電極６７、６９は配線としても機能させてもよい。
【００６８】
図１（Ａ）及び図１（Ｃ）に示すように、一対の電極６７、６９が、酸化物半導体膜６３の露出部及びチャネル幅方向と平行な側面の一部を覆う場合、酸化物半導体膜６３との接触面積を広くすることができる。このため、酸化物半導体膜６３と、一対の電極６７、６９との接触抵抗を低減できる。
【００６９】
ゲート絶縁膜５９は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ−Ｏ系金属酸化物などを用いればよく、積層又は単層で設ける。また、ゲート絶縁膜５９は、第１の酸化絶縁膜５３に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。ゲート絶縁膜５９に加熱により酸素が脱離する膜を用いることで、酸化物半導体膜６３に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００７０】
また、ゲート絶縁膜５９として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、Ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。該ｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。
【００７１】
ゲート絶縁膜５９の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【００７２】
ゲート電極６１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、ゲート電極６１は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００７３】
また、ゲート電極６１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００７４】
また、ゲート電極６１とゲート絶縁膜５９との間に、ゲート絶縁膜５９に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜６３より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【００７５】
サイドウォール絶縁膜６５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、サイドウォール絶縁膜６５として、第１の酸化絶縁膜５３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【００７６】
本実施の形態に示すトランジスタは、一対の電極６７、６９及びゲート電極６１が重畳しないため、一対の電極６７、６９及びゲート電極６１の間に生じる寄生容量を低減することができる。このため、トランジスタの高速動作が可能である。また、トランジスタの一対の電極６７、６９の端部がサイドウォール絶縁膜６５上に位置し、酸化物半導体膜６３において、ドーパントを含む一対の第２の領域６３ｂ、６３ｃの露出部を全て覆っている。このため、チャネル長方向における電界緩和領域の長さはサイドウォール絶縁膜６５の長さで制御され、一対の電極６７、６９を形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
【００７７】
絶縁膜７１、７３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜７１として、第１の酸化絶縁膜５３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。また、絶縁膜７３として、第２の酸化絶縁膜５５と同様に、外部への酸素の拡散を防ぐ酸化絶縁膜を用いることで、絶縁膜７１から脱離する酸素を酸化物半導体膜に供給することができる。また、絶縁膜７３として、外部からの水素の拡散を防ぐ酸化絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の酸素欠損を低減することができる。外部からの水素の拡散を防ぐ酸化絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
【００７８】
なお、本実施の形態においては、一対の電極６７、６９の対向領域が直線状のトランジスタを用いて説明したが、一対の電極６７、６９の対向領域を適宜、Ｕ字状、Ｃ字状等としてもよい。このような構造のトランジスタは、チャネル幅を大きくすることが可能であり、オン電流を高くすることができる。
【００７９】
次に、図１に示すトランジスタの作製方法について、図３乃至図５を用いて説明する。なお、各図において、（Ａ）、（Ｃ）、（Ｅ）、（Ｇ）、（Ｉ）は図１（Ｂ）に示すＡ−Ｂ断面図（トランジスタのチャネル幅方向）の作製工程を説明し、（Ｂ）、（Ｄ）、（Ｆ）、（Ｈ）、（Ｊ）は図１（Ｃ）に示すＣ−Ｄ断面図（トランジスタのチャネル長方向）の作製工程を説明する。
【００８０】
図３（Ａ）、図３（Ｂ）に示すように、基板５１上に第１の酸化絶縁膜５２を形成する。
【００８１】
第１の酸化絶縁膜５２は、後に第１の酸化絶縁膜５３となるため、図１に示す第１の酸化絶縁膜５３に列挙する材料を適宜用いることができる。また、第１の酸化絶縁膜５２は、スパッタリング法、ＣＶＤ法等により形成する。なお、加熱により酸素の一部が脱離する酸化絶縁膜は、スパッタリング法を用いることで形成しやすいため好ましい。
【００８２】
加熱により酸素の一部が脱離する酸化絶縁膜をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、又は酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にすることが好ましい。
【００８３】
加熱により酸素の一部が脱離する酸化絶縁膜の代表例として酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を形成することが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
【００８４】
なお、第１の酸化絶縁膜５２を形成する前に、加熱処理又はプラズマ処理により、基板に含まれる水素を放出させることが好ましい。この結果、後の加熱処理において、第１の酸化絶縁膜、第２の酸化絶縁膜、及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気又は乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素又は酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【００８５】
次に、第１の酸化絶縁膜５２上にマスクを形成した後、第１の酸化絶縁膜５２の一部をエッチングして、図３（Ｃ）及び図３（Ｄ）に示すように、凸部を有する第１の酸化絶縁膜５３を形成する。ここでは、後に酸化物半導体膜が形成される領域近傍に凸部が形成されるように、第１の酸化絶縁膜５２上にマスクを配置し、第１の酸化絶縁膜５２をエッチングする。
【００８６】
第１の酸化絶縁膜５２は、ウエットエッチング及びドライエッチングの一以上を用いてエッチングすることができる。
【００８７】
次に、図３（Ｅ）及び図３（Ｆ）に示すように、第１の酸化絶縁膜５３上に第２の酸化絶縁膜５４を形成する。
【００８８】
第２の酸化絶縁膜５４は、後に第２の酸化絶縁膜５５となるため、図１に示す第２の酸化絶縁膜５５に列挙する材料を適宜用いることができる。また、スパッタリング法、ＣＶＤ法等により形成する。第２の酸化絶縁膜５４は、少なくとも第１の酸化絶縁膜５２のエッチング深さよりも厚い膜厚で形成することが好ましい。この結果、後の第１の酸化絶縁膜及び第２の酸化絶縁膜の平坦化工程において、平坦性の高い第１の酸化絶縁膜及び第２の酸化絶縁膜を形成することができる。
【００８９】
次に、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５４を平坦化することで、図３（Ｇ）及び図３（Ｈ）に示すように、第２の酸化絶縁膜５５を形成する。なお、当該平坦化処理において、第１の酸化絶縁膜５３の一部がエッチングされてもよい。
【００９０】
平坦化処理方法としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いて行うことが好ましい。ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転又は揺動させて、スラリー及び被加工物表面の間での化学反応、並びに研磨布及び被加工物の機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００９１】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５４の表面の平坦性をさらに向上させることができる。
【００９２】
また、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５４を平坦化させる処理としては、ＣＭＰ処理の他にドライエッチング処理などを適用することも可能である。エッチングガスとしては、塩素、塩化硼素、塩化珪素又は四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄又は弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法又はヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。
【００９３】
また、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５４を平坦化させる処理としては、ＣＭＰ処理の他にプラズマ処理などを適用することも可能である。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチング法と同等であるが、不活性ガスを用いることで、通常のスパッタリング装置の成膜チャンバーにて処理可能であり簡便な方法である。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから本明細書では、このプラズマ処理を「逆スパッタ」ともいう。
【００９４】
当該逆スパッタにおいて、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。
【００９５】
なお、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５が平坦であると、後に形成する酸化物半導体膜の断切れ防止が可能であるため好ましい。
【００９６】
次に、図３（Ｉ）及び図３（Ｊ）に示すように、第１の酸化絶縁膜５３上に酸化物半導体膜５７を形成する。ここでは、図３（Ｉ）及び図３（Ｊ）に示すように、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５の酸化物半導体膜５７と接する面において、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５の境界は、酸化物半導体膜の側面より内側となるように、酸化物半導体膜５７を形成する。
【００９７】
酸化物半導体膜５７は、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法、レーザーアブレーション法等により形成することができる。
【００９８】
ここでは、酸化物半導体膜５７は、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで形成する。
【００９９】
ここで、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する。
【０１００】
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０１０１】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【０１０２】
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【０１０３】
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケル又はバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【０１０４】
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下又は１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【０１０５】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【０１０６】
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０１０７】
このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０１０８】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には酸素欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の酸素欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
【０１０９】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１１０】
ターゲットとしては、亜鉛を含む金属酸化物ターゲットを用いることができる。ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎＯ系金属酸化物、ＳｎＯ系金属酸化物などのターゲットを用いることができる。
【０１１１】
ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【０１１２】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【０１１３】
なお、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、又は防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０１１４】
次に、図４（Ａ）及び図４（Ｂ）に示すように、第１の酸化絶縁膜５３、第２の酸化絶縁膜５５、及び酸化物半導体膜５７上に絶縁膜５８を形成する。
【０１１５】
絶縁膜５８は、後にゲート絶縁膜となるため、図１に示すゲート絶縁膜５９として列挙する材料を適宜用いることができる。また、絶縁膜５８は、スパッタリング法、ＣＶＤ法等により形成する。
【０１１６】
次に、基板５１に加熱処理を施して、酸化物半導体膜５７より水素を放出させると共に、第１の酸化絶縁膜５３に含まれる酸素の一部を、酸化物半導体膜５７と、第１の酸化絶縁膜５３及び酸化物半導体膜５７の界面近傍と、酸化物半導体膜５７の側面、即ち酸化物半導体膜５７及び絶縁膜５８の界面近傍とに拡散させる。図４（Ａ）に示す当該加熱処理において、酸化物半導体膜５７の端部は第２の酸化絶縁膜５５上に位置している。つまり、酸化物半導体膜５７と接する側の第１の酸化絶縁膜５３において、第２の酸化絶縁膜５５と接する以外の面は、全て酸化物半導体膜５７と接することになる。したがって、第２の酸化絶縁膜５５に加え、酸化物半導体膜５７も、第１の酸化絶縁膜５３から外部へ酸素が拡散することを防ぐ。これにより、第１の酸化絶縁膜５３から過剰な酸素脱離が生じず、第１の酸化絶縁膜５３に酸素が残存する。以上より、酸化物半導体膜５７及び第１の酸化絶縁膜５３及び酸化物半導体膜５７の界面近傍には、第１の酸化絶縁膜５３から脱離する酸素が優先的かつ効率よく拡散される。
【０１１７】
また、酸化物半導体膜５７は、第１の酸化絶縁膜５３から脱離する酸素の拡散を防ぐ第２の酸化絶縁膜５５とも接しているため、酸化物半導体膜５７の端部に第１の酸化絶縁膜５３から酸素が拡散されない可能性がある。しかし、酸化物半導体膜５７と接する絶縁膜５８からも、加熱処理によって、酸化物半導体膜５７の側面、即ち酸化物半導体膜５７及び絶縁膜５８の界面近傍に酸素が拡散される。したがって、酸化物半導体膜５７の側面及び側面近傍の領域における酸素欠損も低減することができる。
【０１１８】
一方、図４（Ｂ）に示すトランジスタのチャネル長方向と交差する第１の酸化絶縁膜５３の表面は酸化物半導体膜５７で覆われており、周囲は酸素の拡散を抑制する第２の酸化絶縁膜５５で囲まれている。このため、当該加熱処理において、第１の酸化絶縁膜５３に含まれる酸素が優先的に酸化物半導体膜５７に拡散するため、酸化物半導体膜と、当該酸化物半導体膜において第１の酸化絶縁膜と接する界面近傍との酸素欠損を低減することができる。以上のことから、図４（Ｃ）及び図４（Ｄ）に示すように、水素濃度及び酸素欠損が低減された酸化物半導体膜６０を形成することができる。
【０１１９】
該加熱処理の温度は、酸化物半導体膜５７から水素を放出させると共に、第１の酸化絶縁膜５３に含まれる酸素の一部を脱離させ、さらには酸化物半導体膜５７に拡散させる温度が好ましく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
【０１２０】
また、該加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素の放出、及び第１の酸化絶縁膜５３から酸化物半導体膜５７への酸素拡散の時間を短縮することができる。
【０１２１】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、又は窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。
【０１２２】
次に、絶縁膜５８上にゲート電極６１を形成する。
【０１２３】
ゲート電極６１は、印刷法又はインクジェット法により形成する。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして、ゲート電極６１を形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。なお、マスクを用いてゲート電極６１を形成した場合は、この後マスクを除去する。
【０１２４】
次に、ゲート電極６１をマスクとして、酸化物半導体膜６０にドーパント６２を添加する処理（図４（Ｅ）及び図４（Ｆ）参照）を行って、図４（Ｈ）に示すように、ドーパントを含む一対の第２の領域６３ｂ、６３ｃを形成する。ゲート電極６１をマスクにしてドーパントを添加するため、セルフアラインでドーパントを含む一対の第２の領域６３ｂ、６３ｃ、及びドーパントが添加されない第１の領域６３ａを形成することができる（図４（Ｈ）参照）。なお、ゲート電極６１と重畳する第１の領域６３ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域６３ｂ、６３ｃは、電界緩和領域、ソース領域、及びドレイン領域として機能する。また、第１の領域６３ａ、及びドーパントを含む一対の第２の領域６３ｂ、６３ｃを酸化物半導体膜６３と示す。
【０１２５】
酸化物半導体膜６０にドーパントを添加する方法として、イオンドーピング法又はイオンインプランテーション法を用いることができる。また、添加するドーパント６２としては、ホウ素、窒素、リン、及びヒ素の少なくとも一とすることができる。又は、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一とすることができる。なお、ドーパント６２として、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とを適宜組み合わせてもよい。
【０１２６】
また、酸化物半導体膜６０へのドーパント６２の添加は、酸化物半導体膜６０を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜６０が露出している状態でドーパント６２の添加を行ってもよい。
【０１２７】
さらに、ドーパント６２の添加はイオンドーピング法又はイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【０１２８】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。又は、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０１２９】
当該加熱処理により、ドーパントを含む一対の第２の領域６３ｂ、６３ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域６３ｂ、６３ｃは、結晶状態でも非晶質状態でもよい。
【０１３０】
次に、図５（Ａ）及び図５（Ｂ）に示すように、ゲート電極６１の側面にサイドウォール絶縁膜６５及びゲート絶縁膜５９を形成する。ここで、サイドウォール絶縁膜６５の形成方法について説明する。
【０１３１】
まず、絶縁膜５８及びゲート電極６１上に、後にサイドウォール絶縁膜６５となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極６１の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０１３２】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜６５を形成する。サイドウォール絶縁膜６５は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガス又は水素（Ｈ２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１３３】
また、ドーパントを含む一対の第２の領域６３ｂ、６３ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜６５の幅に対応し、またサイドウォール絶縁膜６５の幅は、ゲート電極６１の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極６１の厚さを決めればよい。
【０１３４】
また、サイドウォール絶縁膜６５の形成工程と共に、異方性の高いエッチングを用いて絶縁膜５８をエッチングし、酸化物半導体膜６３を露出させることで、ゲート絶縁膜５９を形成することができる。
【０１３５】
次に、図５（Ｃ）及び図５（Ｄ）に示すように、一対の電極６７、６９を形成する。
【０１３６】
一対の電極６７、６９は、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして、一対の電極６７、６９を形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。なお、マスクを用いて一対の電極６７、６９を形成した場合は、この後マスクを除去する。また、一対の電極６７、６９は、印刷法又はインクジェット法を用いて形成してもよい。
【０１３７】
一対の電極６７、６９は、サイドウォール絶縁膜６５及びゲート絶縁膜５９の側面と接するように、形成することが好ましい。即ち、トランジスタの一対の電極６７、６９の端部がサイドウォール絶縁膜６５上に位置し、酸化物半導体膜６３において、ドーパントを含む一対の第２の領域６３ｂ、６３ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域６３ｂ、６３ｃにおいて、一対の電極６７、６９と接する領域６３ｂ１、６３ｃ１がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜６５及びゲート絶縁膜５９と重なる領域６３ｂ２、６３ｃ２が電界緩和領域として機能する。また、サイドウォール絶縁膜６５の長さにより電界緩和領域の幅が制御できるため、一対の電極６７、６９を形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
【０１３８】
次に、図５（Ｅ）及び図５（Ｆ）に示すように、絶縁膜７１及び絶縁膜７３を形成する。
【０１３９】
絶縁膜７１及び絶縁膜７３は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により形成する。
【０１４０】
以上の工程により、トランジスタを作製することができる。
【０１４１】
ここで、本実施の形態に示すトランジスタと、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタについて比較する。
【０１４２】
ＳＯＩ基板を用いたＭＯＳトランジスタは、基板と、基板上に形成されるＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層と、ＢＯＸ層上に設けられる半導体領域及び素子分離領域と、半導体領域上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極とを有する。
【０１４３】
半導体領域には、ｎｐｎ領域又はｐｎｐ領域が形成される。ソース領域及びドレイン領域、並びに電界緩和領域であるＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域は、抵抗を低減するため、不純物元素の添加と共に活性化処理により形成される。また、半導体領域の厚さは、５０ｎｍ以上５００ｎｍ以下、薄い場合でも５０ｎｍ以上１００ｎｍ以下と比較的厚い。これは、ＳＯＩ基板の作製工程において、ＣＭＰ、エッチング等により薄膜化処理が行われるが、当該工程において、結晶性の低下、欠陥の増大等が生じてしまう。このため、半導体領域の極薄化が困難であり、半導体領域の厚さを比較的厚くする必要がある。また、短チャネル効果の抑制手段として、逆極性の不純物をチャネル領域に添加するチャネルドープが行われる。しかしながら、高濃度のチャネルドープはドーパントの統計的ゆらぎによるしきい値ばらつきの要因であるため、無制限にドープ量を高めることはできない。すなわち、半導体領域の厚さとチャネルドープに限界があるため、短チャネル効果を抑制するにも限度がある。
【０１４４】
半導体領域の周囲には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法で形成された素子分離領域を有する。また、ゲート配線の断切れを防止するため、素子分離領域と、ｎｐｎ領域又はｐｎｐ領域との表面を平坦化するための平坦化処理が行われる。
【０１４５】
ゲート絶縁膜は熱酸化法により形成されるため、１〜２ｎｍと極めて薄い絶縁膜である。また、ソース電極及びドレイン電極間のリーク電流は数ｐＡ〜数ｎＡであるため、半導体領域とゲート電極間のリーク電流、即ちゲート絶縁膜におけるリーク電流もその程度でよく、したがって、ゲート絶縁膜の厚さは１〜２ｎｍと極めて薄くてもよい。
【０１４６】
一方、本実施の形態に示すトランジスタは、基板と、基板上に形成される下地絶縁膜と、下地絶縁膜上に形成される酸化物半導体膜と、酸化物半導体膜上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極とを有する。
【０１４７】
下地絶縁膜は、酸化物半導体膜と少なくとも一部が接し、加熱により酸素の一部が脱離する第１の酸化絶縁膜と、第１の酸化絶縁膜の周囲に位置し、外部への酸素の拡散を防ぐ酸化絶縁膜で形成される第２の酸化絶縁膜とで構成される。このため、第１の酸化絶縁膜に含まれる過剰酸素を選択的に酸化物半導体膜に拡散させることができる。また、酸化物半導体膜の段切れを防止するため、下地絶縁膜の表面を平坦化するための平坦化処理が行われる。
【０１４８】
酸化物半導体膜は、チャネル領域と、チャネル領域を挟む電界緩和領域とを有する。電界緩和領域には、ドーパントとして、ホウ素、窒素、リン、及びヒ素の少なくとも一が含まれる。又は、ドーパントとして、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一が含まれる。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とを適宜組み合わされて含まれていてもよい。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上１０ｎｍ以下、更に好ましくは３ｎｍ以上７ｎｍ以下と、極めて薄くすることが可能である。このため、厚さを薄くすることで、チャネルドープをせずとも、短チャネル効果を抑制させることができるため、生産性を高めることが可能である。
【０１４９】
ゲート絶縁膜は、ＣＶＤ法、スパッタリング法等の薄膜堆積法を用いることができるため、ゲート絶縁膜の厚さの選択範囲を広げることができる。また、半導体領域及びゲート電極のリーク電流、即ちゲート絶縁膜におけるリーク電流は、ソース電極及びドレイン電極間のリーク電流と同等で数ｙＡ〜数ｚＡと極めて低いため、ゲート絶縁膜の厚さを薄膜堆積法で任意の厚さとすることが好ましい。
【０１５０】
平坦化処理をする対象物、半導体の下地絶縁膜、短チャネル効果の抑制の方法、ゲート絶縁膜の厚さ、チャネル領域の極性等が、ＳＯＩ基板を用いたＭＯＳトランジスタと、本実施の形態に示すトランジスタとでは異なるため、ＳＯＩ基板を用いたＭＯＳトランジスタをもとに、本実施の形態に示すトランジスタを容易に形成することは困難である。
【０１５１】
本実施の形態に示すトランジスタは、加熱により酸素の一部が脱離する第１の酸化絶縁膜の周囲には、酸素の拡散を抑制することができる第２の酸化絶縁膜が設けられている。そして、酸化物半導体膜は第１の酸化絶縁膜及び第２の酸化絶縁膜上に設けられているため、加熱処理工程において、第１の酸化絶縁膜に含まれる酸素を効率よく酸化物半導体膜に拡散させることが可能であり、酸化物半導体膜と、酸化物半導体膜において第１の酸化絶縁膜と接する界面近傍とにおける酸素欠損を低減することができる。また、チャネル幅方向と交差する酸化物半導体膜の端部は、第２の酸化絶縁膜上に位置するが、当該酸化物半導体膜を覆うように形成される絶縁膜の酸素を当該酸化物半導体膜の側面に拡散させることができ、当該側面の酸素欠損を補償できる。以上のことから、トランジスタのしきい値電圧のマイナスシフトを低減することが可能であり、トランジスタの電気特性を向上させることができる。また、このようなトランジスタ及びその周辺部分（下地絶縁膜を含む）の構造により、トランジスタのチャネル長を１００ｎｍ以下、例えば３０ｎｍにまで微細化することができ、このような場合であってもオフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍとすることが可能となる。
【０１５２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５３】
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造のトランジスタ及びのその作製方法について、図６を用いて説明する。本実施の形態では、トランジスタのチャネル長方向における、酸化物半導体膜の端部の位置と、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５の界面の位置とが、実施の形態１と異なる。
【０１５４】
図６は、本実施の形態に示すトランジスタの上面図及び断面図である。図６（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図６（Ｂ）は、図６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図であり、図６（Ｃ）は図６（Ａ）の一点鎖線Ｃ−Ｄに対応する断面図である。なお、図６（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜５９、サイドウォール絶縁膜６５、絶縁膜７１、絶縁膜７３など）を省略している。
【０１５５】
図６に示すトランジスタは、基板５１上に設けられる第１の酸化絶縁膜５３と、第１の酸化絶縁膜５３の周辺に設けられる第２の酸化絶縁膜５５と、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５上に設けられる酸化物半導体膜６４と、酸化物半導体膜６４に接する、ソース電極及びドレイン電極として機能する一対の電極６７、６９と、酸化物半導体膜６４の少なくとも一部と接するゲート絶縁膜５９と、ゲート絶縁膜５９上であって、且つ酸化物半導体膜６４と重畳するゲート電極６１とを有する。また、ゲート電極６１の側面に接するサイドウォール絶縁膜６５を有してもよい。また、酸化物半導体膜６４は、ゲート電極６１と重畳する第１の領域６４ａと、第１の領域６４ａを挟むドーパントを含む一対の第２の領域６４ｂ、６４ｃとを有する。なお、酸化物半導体膜６４において、第１の領域６４ａはチャネル領域として機能し、ドーパントを含む一対の第２の領域６４ｂ、６４ｃにおいて、サイドウォール絶縁膜６５と重畳する領域は電界緩和領域として機能し、一対の電極６７、６９と接する領域はソース領域及びドレイン領域として機能する。
【０１５６】
本実施の形態において、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５は、酸化物半導体膜６４の下地絶縁膜として機能する。また、図６（Ｂ）に示すように、トランジスタのチャネル幅方向と交差する酸化物半導体膜６４の端部は、第２の酸化絶縁膜５５上に位置することを特徴とする。即ち、第１の酸化絶縁膜及び第２の酸化絶縁膜の酸化物半導体膜と接する面において、第１の酸化絶縁膜及び第２の酸化絶縁膜の境界は、酸化物半導体膜６４の側面より内側に位置することを特徴とする。
【０１５７】
また、図６（Ｃ）に示すように、トランジスタのチャネル長方向と交差する酸化物半導体膜６４の端部は、第１の酸化絶縁膜５３上に位置する。即ち、第１の酸化絶縁膜及び第２の酸化絶縁膜の酸化物半導体膜と接する面において、第１の酸化絶縁膜及び第２の酸化絶縁膜の境界は、酸化物半導体膜６４の側面より外側に位置する。
【０１５８】
図６に示すトランジスタは、実施の形態１において酸化物半導体膜６３を形成する代わりに、チャネル長方向と交差する酸化物半導体膜６４の端部が第１の酸化絶縁膜５３の上に位置するように形成すること、チャネル幅方向と交差する酸化物半導体膜６４の端部が第２の酸化絶縁膜５５の上に位置するように形成することで、作製できる。
【０１５９】
本実施の形態により、酸化物半導体膜５７（図３乃至図５参照。）より水素を放出せると共に、第１の酸化絶縁膜５３に含まれる酸素の一部を、酸化物半導体膜５７と、第１の酸化絶縁膜５３及び酸化物半導体膜５７の界面近傍と、酸化物半導体膜５７の側面に拡散させる。即ち、トランジスタのチャネル長方向及びトランジスタのチャネル幅方向それぞれと交差する酸化物半導体膜の側面における酸素欠損を低減すると共に、酸化物半導体膜と、酸化物半導体膜において第１の酸化絶縁膜と接する界面の近傍とにおける酸素欠損を低減することができる。この結果、図６に示すように、水素濃度及び酸素欠損が低減された酸化物半導体膜６４を形成することができる。以上のことから、トランジスタのしきい値電圧のマイナスシフトを低減することが可能であり、トランジスタの電気特性を向上させることができる。
【０１６０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６１】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造のトランジスタの構造及び作製方法について、図７を用いて説明する。本実施の形態では、一対の電極に接する一対の配線を有することが実施の形態１及び実施の形態２と異なる。ここでは、実施の形態２に示したトランジスタの別形態として説明するが、本実施の形態の構成を実施の形態１に示したトランジスタに適宜適用することができる。
【０１６２】
図７は、本実施の形態に示すトランジスタの上面図及び断面図である。図７（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図７（Ｂ）は、図７（Ａ）の一点鎖線Ｃ−Ｄに対応する断面図である。なお、図７（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜５９、サイドウォール絶縁膜６５、絶縁膜７１、絶縁膜７３など）を省略している。
【０１６３】
図７に示すトランジスタは、基板５１上に設けられる第１の酸化絶縁膜５３と、第１の酸化絶縁膜５３の周辺に設けられる第２の酸化絶縁膜５５と、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５上に設けられる酸化物半導体膜６４と、酸化物半導体膜６４に接する、ソース電極及びドレイン電極として機能する一対の電極６８、７０と、酸化物半導体膜６４の少なくとも一部と接するゲート絶縁膜５９と、ゲート絶縁膜５９上であって、且つ酸化物半導体膜６４と重畳するゲート電極６１とを有する。また、ゲート電極６１の側面に接するサイドウォール絶縁膜６５を有してもよい。また、酸化物半導体膜６４は、ゲート電極６１と重畳する第１の領域６４ａと、第１の領域６４ａを挟むドーパントを含む一対の第２の領域６４ｂ、６４ｃとを有する。また、第１の酸化絶縁膜５３、第２の酸化絶縁膜５５、ゲート電極６１、サイドウォール絶縁膜６５、及び一対の電極６８、７０を覆う絶縁膜７１と、絶縁膜７１を覆う絶縁膜７３を有する。また、絶縁膜７１、７３に設けられる開口において、一対の電極６８、７０と接続する一対の配線８１、８３を有する。
【０１６４】
一対の電極６８、７０、及び配線８１、８３は、実施の形態１で説明した一対の電極６７、６９と同様の材料及び構造を適宜用いることができる。なお、配線８１、８３の一方は信号線としても機能するため、配線８１、８３を低抵抗材料であるアルミニウム、銅等を用いて形成することで、配線抵抗を低減することができる。
【０１６５】
図７に示すトランジスタは、実施の形態２において、絶縁膜７１、７３のそれぞれ一部をエッチングして開口を形成した後、当該開口に配線８１、８３を形成することで、作製できる。また、図７に示すトランジスタは、酸化物半導体膜６４上に一対の電極６８、７０が形成される。このため、絶縁膜７１、７３のエッチングの際（当該開口を形成する際）に、酸化物半導体膜６４のオーバーエッチングを抑制できるため、歩留まり高くトランジスタを作製することができ、酸化物半導体膜６４を流れる電流量を大きくすることができる。
【０１６６】
また、本実施の形態により、トランジスタのしきい値電圧のマイナスシフトを低減することが可能であり、トランジスタの電気特性を向上させることができる。
【０１６７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６８】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示す酸化物半導体膜６３、６４が、ＣＡＡＣ−ＯＳ膜である場合について説明する。
【０１６９】
ＣＡＡＣ−ＯＳ膜である酸化物半導体膜６３、６４を形成する第１の方法について、以下に説明する。
【０１７０】
ＣＡＡＣ−ＯＳ膜である酸化物半導体膜６３、６４を形成する方法は、実施の形態１の酸化物半導体膜５７（図３（Ｉ）及び図３（Ｊ）参照）となる酸化物半導体膜を形成する際に、例えばスパッタリング法を用いて、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することである。このように形成することで、酸化物半導体膜中への水分（水素を含む）などの混入を低減しつつ、ＣＡＡＣ−ＯＳ膜を形成することができる。
【０１７１】
上記形成方法により酸化物半導体膜を形成し、一部を選択的にエッチングして所定の形状を有する酸化物半導体膜５７を形成し、図４（Ａ）及び図４（Ｂ）に示すように、絶縁膜５８を形成した後に加熱する。このようにすることで、酸化物半導体膜５７からより水素が放出すると共に、第１の酸化絶縁膜５３に含まれる酸素の一部が、酸化物半導体膜５７と、第１の酸化絶縁膜５３及び酸化物半導体膜５７の界面近傍に拡散し、絶縁膜５８に含まれる酸素の一部がチャネル幅方向と交差する酸化物半導体膜の側面に拡散し、より結晶性の高いＣＡＡＣ−ＯＳ膜の酸化物半導体膜６０を形成することができる。この後、図４（Ｅ）乃至図４（Ｈ）に示した工程を経て、酸化物半導体膜６３、６４を形成することができる。
【０１７２】
次に、ＣＡＡＣ−ＯＳ膜である酸化物半導体膜６３、６４を形成する第２の方法について、以下に説明する。
【０１７３】
第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５上に第１の酸化物半導体膜を形成する。第１の酸化物半導体膜は、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とする。
【０１７４】
第１の酸化物半導体膜の形成時、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下とする。このようにすることで、形成した第１の酸化物半導体膜中に含まれる水分（水素を含む）などの不純物の混入を低減させることができる。さらに、第１の酸化物半導体膜の結晶性を向上させることができ、配向性の高いＣＡＡＣ−ＯＳ膜を形成することができる。
【０１７５】
なお、第１の酸化物半導体膜の形成後に、第１の加熱処理を行ってもよい。該第１の加熱処理により、第１の酸化物半導体膜から、水分（水素含む）を放出させることができ、さらに結晶性も向上させることができる。該第１の加熱処理を行うことにより、配向性の高いＣＡＡＣ−ＯＳ膜を形成することができる。また、該第１の加熱処理は、１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。
【０１７６】
また該第１の加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。
【０１７７】
該第１の加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、又は窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０１７８】
次に、第１の酸化物半導体膜上に第２の酸化物半導体膜を成膜する。第２の酸化物半導体膜は、第１の酸化物半導体膜と同様の方法で成膜することができる。
【０１７９】
第２の酸化物半導体膜を成膜する際、基板加熱しながら成膜することで、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。このとき、第１の酸化物半導体膜と第２の酸化物半導体膜が同一の元素から構成されることをホモ成長という。又は、第１の酸化物半導体膜と第２の酸化物半導体膜とが、少なくとも一種以上の異なる元素から構成されることをヘテロ成長という。
【０１８０】
なお、第２の酸化物半導体膜を成膜した後、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の方法で行えばよい。第２の加熱処理を行うことによって、第１の酸化物半導体膜又は第２の酸化物半導体膜中に含まれる水分（水素含む）を放出させることができ、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜とすることができる。又は、第２の加熱処理を行うことによって、第１の酸化物半導体膜を種結晶として、第２の酸化物半導体膜を結晶化させることができる。
【０１８１】
以上の方法により、酸化物半導体膜中への水素などの混入を低減しつつ、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜を形成することができ、当該酸化物半導体膜の一部を選択的にエッチングして所定の形状を有する酸化物半導体膜５７を形成することができる。図４（Ａ）及び図４（Ｂ）に示すように、絶縁膜５８を形成した後の加熱処理により、酸化物半導体膜５７からより水素が放出すると共に、第１の酸化絶縁膜５３に含まれる酸素の一部が、酸化物半導体膜５７と、第１の酸化絶縁膜及び酸化物半導体膜５７の界面近傍に拡散し、絶縁膜５８に含まれる酸素の一部がチャネル幅方向と交差する酸化物半導体膜の側面とに拡散し、より結晶性の高いＣＡＡＣ−ＯＳ膜の酸化物半導体膜６０を形成することができる。この後、図４（Ｅ）乃至図４（Ｈ）に示した工程を経て、酸化物半導体膜６３、６４を形成することができる。
【０１８２】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には酸素欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより、酸化物半導体膜の酸素欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させたＣＡＡＣ−ＯＳ膜である酸化物半導体膜をチャネル領域とすることにより、トランジスタに対する光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。
【０１８３】
なお、ＣＡＡＣ−ＯＳ膜に含まれる粒界を低減させるためには、酸化物半導体膜の下地絶縁膜である、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５の表面の平坦性を良好にすることが好ましい。代表的には、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５の平均面粗さ（Ｒａ）を、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。なお、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を用いる。酸化物半導体膜に含まれる結晶は、下地絶縁膜の表面に概略垂直な方向に成長するため、下地絶縁膜の平坦性を高めることで、結晶の成長方向を略同一方向にすることが可能であり、この結果、層状に結晶を配列させ、結晶粒界を低減することができる。
【０１８４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８５】
（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置の作製方法を用いて形成する半導体装置の一例として、記憶媒体（メモリ素子）を示す。特に、本実施の形態では、先の実施の形態に示した作製方法で作製した酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板に形成するメモリ素子について説明する。
【０１８６】
図８は、本実施の形態で説明するメモリ素子の構成の一例である。図８（Ａ）には、メモリ素子の断面を、図８（Ｂ）には、メモリ素子の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＧ１−Ｇ２及びＨ１−Ｈ２における断面に相当する。また、図８（Ｃ）には、該メモリ素子の回路図を示す。なお、図８（Ｂ）には、明瞭化のために、後述する第１の酸化絶縁膜５３及び後述する第２の酸化絶縁膜５５を図示していない。
【０１８７】
図８（Ａ）及び図８（Ｂ）に示されるメモリ素子は、下部に第１の半導体材料を用いたトランジスタ５００を有し、上部に先の実施の形態で示したトランジスタ１２０を有する。本実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、トランジスタ１２０は、第２の半導体材料として酸化物半導体を用いている。つまり、トランジスタ１２０は、先の実施の形態に示したトランジスタを用いることができる。このように酸化物半導体を用いたトランジスタはオフ電流が極めて小さいという特徴を有しており、その特性により長時間の電荷保持を可能とする。
【０１８８】
トランジスタ５００のＧ１−Ｇ２（図８（Ｂ）参照）における断面は、第１の半導体材料として適用可能な半導体材料を含む基板４００に設けられたチャネル形成領域４１６と、チャネル形成領域４１６を挟むように設けられた不純物領域４２０と、不純物領域４２０に接する金属化合物領域４２４と、チャネル形成領域４１６上に設けられたゲート絶縁膜４０８と、ゲート絶縁膜４０８上に設けられたゲート電極４１０と、を有する。
【０１８９】
基板４００は、上記した第１の半導体材料として適用可能な半導体材料を含む基板とすればよい。例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれる。
【０１９０】
基板４００上にはトランジスタ５００を囲むように素子分離絶縁層４０６が設けられている（図８（Ａ）及び図８（Ｂ）参照）。なお、高集積化を実現するためには、図８に示すようにトランジスタ５００がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ５００の特性を重視する場合には、ゲート電極４１０の側面にサイドウォール絶縁膜を設け、不純物領域４２０に不純物濃度が異なる領域を設けてもよい。
【０１９１】
第１の半導体材料を有するトランジスタ５００は、高速動作が可能である。このため、トランジスタ５００を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１９２】
次に、トランジスタ５００上に設けられるトランジスタ１２０について図８（Ａ）を参照して説明する。上記したようにトランジスタ１２０には、先の実施の形態に示したトランジスタを適用することができることから、トランジスタ１２０を説明する際に、先の実施の形態で用いた符号と同じ符号を用いる。トランジスタ５００上に第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５が設けられている。第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５は、トランジスタ５００とトランジスタ１２０との層間絶縁膜として機能するため、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５を合わせた厚さは、トランジスタ５００とトランジスタ１２０との間に寄生容量が生じない程度の厚さにすることが好ましい。また、第１の酸化絶縁膜５３、第２の酸化絶縁膜５５及びトランジスタ５００のゲート電極４１０は高い平坦性を有するように加工されている。そして、第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５上に酸化物半導体膜６３が接して設けられている。なお、第１の酸化絶縁膜５３、第２の酸化絶縁膜５５及び酸化物半導体膜６３の詳細及び作製方法については、先の実施の形態の記載を参酌することができる。
【０１９３】
さらに、酸化物半導体膜６３上にゲート絶縁膜５９及びゲート電極６１が接して設けられており、ゲート電極６１を挟むようにしてサイドウォール絶縁膜６５が設けられている。一対の電極６７、６９のうち、トランジスタ１２０のソース電極として機能する電極６７は、酸化物半導体膜６３、ゲート絶縁膜５９及びサイドウォール絶縁膜６５の一方、並びにトランジスタ５００のゲート電極４１０と接して設けられている。また、一対の電極６７、６９のうち、トランジスタ１２０のドレイン電極として機能する電極６９は、酸化物半導体膜６３、ゲート絶縁膜５９及びサイドウォール絶縁膜６５の他方と接して設けられている。なお、一対の電極６７、６９のうち、電極６７をドレイン電極として機能させてもよいし、電極６９をソース電極として機能させてもよい。ゲート絶縁膜５９、ゲート電極６１、一対の電極６７、６９の詳細及び作製方法については、先の実施の形態の記載を参酌することができる。
【０１９４】
トランジスタ１２０のソース電極として機能する電極６７はトランジスタ５００のゲート電極４１０と接するように設けられるので、トランジスタ５００とトランジスタ１２０は電気的に接続されている。
【０１９５】
ここで、トランジスタ１２０に用いられている酸化物半導体膜６３がＣＡＡＣ−ＯＳ膜であるとすると、酸化物半導体膜６３は、酸素欠損などの欠陥や水素などの不純物が低減される。よって、酸化物半導体膜６３は、可視光や紫外光などの照射に対しても電気的に安定である。つまり、酸化物半導体膜６３を有するトランジスタ１２０は、安定な電気的特性を有しており、トランジスタ１２０を用いることによって、安定した電気的特性を有する信頼性の高いメモリ素子を提供することができる。
【０１９６】
第２の酸化絶縁膜５５、サイドウォール絶縁膜６５、及び一対の電極６７、６９上に絶縁膜７１が設けられており、トランジスタ１２０のソース電極として機能する電極６７と重畳するように配線７２が設けられている。このように、トランジスタ１２０のソース電極として機能する電極６７、絶縁膜７１及び配線７２によって、容量素子５２０が構成されている。なお、容量が不要の場合は、容量素子５２０を設けない構成とすることも可能である。また、図８（Ａ）のように配線７２上に保護膜として、絶縁膜７３を設けてもよい。絶縁膜７１及び絶縁膜７３の詳細については先の実施の形態の記載を参酌することができる。配線７２は、トランジスタ１２０のゲート電極６１、一対の電極６７、６９に適用できる材料を用いて導電膜を形成した後、当該導電膜を選択的にエッチングすることによって形成される。
【０１９７】
また、絶縁膜７３上に、トランジスタ１２０及び容量素子５２０と後述する配線１５６との層間絶縁膜として機能する絶縁膜１５２が形成される。絶縁膜１５２は、スパッタ法をはじめとするＰＶＤ法やプラズマＣＶＤ法をはじめとするＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１９８】
絶縁膜１５２上に配線１５６が形成されている。配線１５６は、絶縁膜７１、絶縁膜７３、及び絶縁膜１５２に設けられた開口に形成された電極１５４を介してトランジスタ１２０のドレイン電極として機能する電極６９と電気的に接続されている。
【０１９９】
電極１５４は、例えば、開口を含む領域にスパッタ法をはじめとするＰＶＤ法やプラズマＣＶＤ法をはじめとするＣＶＤ法などを用いて導電膜を形成した後、エッチング処理やＣＭＰといった方法を用いて、該導電膜の一部を除去することにより形成することができる。また、電極１５４は、トランジスタ１２０のゲート電極６１、一対の電極６７、６９に適用できる材料を用いて形成することができる。
【０２００】
配線１５６は、電極１５４と同様にＰＶＤ法やＣＶＤ法を用いて導電膜を形成した後、当該導電膜を選択的にエッチングすることによって形成される。また、配線１５６は、トランジスタ１２０のゲート電極６１、一対の電極６７、６９に適用できる材料を用いて形成することができる。
【０２０１】
本実施の形態において示すメモリ素子は、トランジスタ５００とトランジスタ１２０を重畳させていることで、メモリ素子におけるトランジスタの専有面積を拡大せずにトランジスタの集積度を高めることができる。該メモリ素子を用いることで、集積度の高いメモリ素子アレイなどの半導体装置を実現できる。
【０２０２】
図８（Ｃ）には、図８（Ａ）及び図８（Ｂ）に示したメモリ素子の回路図を示す。図８（Ｃ）において、トランジスタ１２０のソース電極又はドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ  Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ５００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１２０のソース電極又はドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１２０のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ  Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子５２０の電極の他方は電気的に接続されている。なお、本実施の形態において、先の実施の形態で説明したトランジスタが適用可能なトランジスタには、図面にＯＳと記す。
【０２０３】
酸化物半導体を用いたトランジスタ１２０は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１２０をオフ状態とすることで、トランジスタ１２０のソース電極又はドレイン電極の一方と、容量素子５２０の電極の一方と、トランジスタ５００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子５２０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２０４】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１２０がオン状態となる電位にして、トランジスタ１２０をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１２０がオフ状態となる電位にして、トランジスタ１２０をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリ素子に情報を記憶させることができる。
【０２０５】
トランジスタ１２０のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２０６】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ５００は異なる状態をとる。一般に、トランジスタ５００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ５００の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ５００の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ５００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ５００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ５００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ５００のオン状態又はオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【０２０７】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１２０がオン状態となる電位にして、トランジスタ１２０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１２０がオフ状態となる電位にして、トランジスタ１２０をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【０２０８】
本実施の形態で示すトランジスタ１２０は、高純度化された酸化物半導体膜６３を用いることで、トランジスタ１２０のオフ電流を十分に低減することができる。さらに、平坦性が高く加工された第１の酸化絶縁膜５３及び第２の酸化絶縁膜５５上に接して形成する酸化物半導体膜６３は、高純度化されているだけではなく、ＣＡＡＣ−ＯＳ膜であるため、安定した電気的特性が付与された信頼性の高いトランジスタ１２０を形成することができる。そして、このようなトランジスタ１２０を用いることで、極めて長期にわたり記憶内容を保持することが可能で、信頼性の高いメモリ素子が得られる。
【０２０９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１０】
（実施の形態６）
本実施の形態では、先の実施の形態で説明したトランジスタを用いた半導体装置の応用例について、図９を用いて説明する。
【０２１１】
図９（Ａ）及び図９（Ｂ）は、図８（Ａ）乃至図８（Ｃ）に示したメモリ素子（以下、メモリセル５５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図９（Ａ）は、メモリセル５５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図９（Ｂ）は、メモリセル５５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。なお、本実施の形態において、先の実施の形態で説明したトランジスタが適用可能なトランジスタには、図面にＯＳと記す。
【０２１２】
図９（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル５５０を有する。図９（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬ及びビット線ＢＬを複数本有する構成としてもよい。
【０２１３】
各メモリセル５５０において、トランジスタ５００のゲート電極と、トランジスタ１２０のソース電極又はドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１２０のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１２０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
【０２１４】
また、メモリセル５５０が有するトランジスタ５００のソース電極は、隣接するメモリセル５５０のトランジスタ５００のドレイン電極と電気的に接続され、メモリセル５５０が有するトランジスタ５００のドレイン電極は、隣接するメモリセル５５０のトランジスタ５００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル５５０が有するトランジスタ５００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル５５０が有するトランジスタ５００のソース電極は、ソース線と電気的に接続される。
【０２１５】
図９（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ１２０がオン状態となる電位を与え、書き込みを行う行のトランジスタ１２０をオン状態にする。これにより、指定した行のトランジスタ５００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２１６】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷によって、トランジスタ５００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態又はオフ状態）によって決定される。読み出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２１７】
図９（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、及びワード線ＷＬをそれぞれ複数本有し、複数のメモリセル５５０を有する。各トランジスタ５００のゲート電極と、トランジスタ１２０のソース電極又はドレイン電極の一方と、容量素子５２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ５００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ５００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ１２０のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１２０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子５２０の電極の他方は電気的に接続されている。
【０２１８】
図９（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図９（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ５００のゲート電極に与えられた電荷によらず、トランジスタ５００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ５００のゲート電極が有する電荷によって、トランジスタ５００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ５００の状態（オン状態又はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２１９】
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。トランジスタ５００のゲート電極に与える電位を３以上用意して、各メモリセル５５０が保持する情報量を増加させても良い。例えば、トランジスタ５００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２１】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図１０を参照して説明する。
【０２２２】
図１０（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１０（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０２２３】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。なお、本実施の形態において、先の実施の形態で説明したトランジスタが適用可能なトランジスタには、図面にＯＳと記す。
【０２２４】
先の実施の形態で示したトランジスタは、高純度化された酸化物半導体膜を用いており、当該トランジスタのオフ電流を十分に低減することができる。さらに、表面粗さの低減された絶縁膜上に接して、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜を形成することにより、電気伝導度の安定した酸化物半導体膜を形成することができる。このような酸化物半導体膜をトランジスタに用いることにより、安定した電気的特性が付与された、信頼性の高いトランジスタとすることができる。そして、このようなトランジスタを用いることで、いわゆるＤＲＡＭとして認識されている図１０（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
【０２２５】
図１０（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１０（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線ＢＬＢ）、電源電位線ＶＤＤ、及び接地電位線ＶＳＳを有する。
【０２２６】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０２２７】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０２２８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２９】
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２３０】
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ  Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２３１】
Ｂｕｓ  Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２３２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２３３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２３４】
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態５乃至実施の形態７に記載されている記憶素子を用いることができる。
【０２３５】
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２３６】
電源停止に関しては、図１１（Ｂ）又は図１１（Ｃ）に示すように、記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明を行う。
【０２３７】
図１１（Ｂ）及び図１１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０２３８】
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態５乃至実施の形態７に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖｄｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位Ｖｓｓの電位が与えられている。
【０２３９】
図１１（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２４０】
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０２４１】
また、図１１（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位Ｖｄｄの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位Ｖｓｓの供給が制御されていても良い。
【０２４２】
また、図１１（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位Ｖｓｓが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位Ｖｓｓの供給を制御することができる。
【０２４３】
記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２４４】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０２４５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４６】
（実施の形態９）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。
【０２４７】
画素部に配置するトランジスタは、先の実施の形態に示した方法に従って形成する。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成することができる。このように、画素部や駆動回路に先の実施の形態に示したトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２４８】
アクティブマトリクス型表示装置の一例を図１２（Ａ）に示す。表示装置の基板６００上には、画素部６０１、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４を有する。画素部６０１には、複数の信号線が信号線駆動回路６０４から延伸して配置され、複数の走査線が第１の走査線駆動回路６０２、及び第２の走査線駆動回路６０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板６００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０２４９】
図１２（Ａ）では、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４は、画素部６０１と同じ基板６００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板６００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板６００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０２５０】
また、画素部の回路構成の一例を図１２（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素構造を示す。
【０２５１】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にトランジスタが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【０２５２】
トランジスタ６１６のゲート配線６１２と、トランジスタ６１７のゲート配線６１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極又はドレイン電極６１４は、トランジスタ６１６とトランジスタ６１７で共通に用いられている。トランジスタ６１６とトランジスタ６１７は先の実施の形態に示したトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
【０２５３】
トランジスタ６１６と電気的に接続する第１の画素電極と、トランジスタ６１７と電気的に接続する第２の画素電極の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極の外側を囲むように第２の画素電極が形成されている。第１の画素電極と第２の画素電極に印加する電圧のタイミングを、トランジスタ６１６及びトランジスタ６１７により異ならせることで、液晶の配向を制御している。トランジスタ６１６はゲート配線６１２と接続し、トランジスタ６１７はゲート配線６１３と接続している。ゲート配線６１２とゲート配線６１３は異なるゲート信号を与えることで、トランジスタ６１６とトランジスタ６１７の動作タイミングを異ならせることができる。
【０２５４】
また、容量配線６１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極又は第２の画素電極と電気的に接続する容量電極とで保持容量を形成する。
【０２５５】
第１の画素電極と液晶層と対向電極が重なり合うことで、第１の液晶素子６１８が形成されている。また、第２の画素電極と液晶層と対向電極が重なり合うことで、第２の液晶素子６１９が形成されている。また、一画素に第１の液晶素子６１８と第２の液晶素子６１９が設けられたマルチドメイン構造である。
【０２５６】
なお、図１２（Ｂ）に示す画素構成は、これに限定されない。例えば、図１２（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０２５７】
また、画素部の回路構成の一例を図１２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０２５８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２５９】
図１２（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０２６０】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０２６１】
画素６２０は、スイッチング用トランジスタ６２１、駆動用トランジスタ６２２、発光素子６２４及び容量素子６２３を有している。スイッチング用トランジスタ６２１は、ゲート電極が走査線６２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６２２のゲート電極に接続されている。駆動用トランジスタ６２２は、ゲート電極が容量素子６２３を介して電源線６２７に接続され、第１電極が電源線６２７に接続され、第２電極が発光素子６２４の第１電極（画素電極）に接続されている。発光素子６２４の第２電極は共通電極６２８に相当する。共通電極６２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２６２】
スイッチング用トランジスタ６２１及び駆動用トランジスタ６２２は先の実施の形態に示すトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ素子を用いた表示パネルを提供することができる。
【０２６３】
なお、発光素子６２４の第２電極（共通電極６２８）には低電源電位が設定されている。なお、低電源電位とは、電源線６２７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６２４に印加して、発光素子６２４に電流を流して発光素子６２４を発光させるため、高電源電位と低電源電位との電位差が発光素子６２４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０２６４】
なお、容量素子６２３は駆動用トランジスタ６２２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０２６５】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６２２のゲート電極には、駆動用トランジスタ６２２が十分なオン状態またはオフ状態の二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６２２は線形領域で動作させる。駆動用トランジスタ６２２は線形領域で動作させるため、電源線６２７の電圧よりも高い電圧を駆動用トランジスタ６２２のゲート電極にかける。なお、信号線６２５には、（電源線電圧＋駆動用トランジスタ６２２のＶｔｈ）以上の電圧をかける。
【０２６６】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１２（Ｃ）と同じ画素構成を用いることができる。
【０２６７】
アナログ階調駆動を行う場合、駆動用トランジスタ６２２のゲート電極に発光素子６２４の順方向電圧＋駆動用トランジスタ６２２のＶｔｈ以上の電圧をかける。発光素子６２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６２２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６２４に電流を流すことができる。駆動用トランジスタ６２２を飽和領域で動作させるため、電源線６２７の電位は、駆動用トランジスタ６２２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２６８】
なお、図１２（Ｃ）に示す画素構成は、これに限定されない。例えば、図１２（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０２６９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７０】
（実施の形態１０）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０２７１】
図１３（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、携帯型の情報端末の表示部の信頼性を向上させることができる。
【０２７２】
図１３（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２７３】
また、図１３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２７４】
図１３（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、携帯音楽プレイヤーの表示部の信頼性を向上させることができる。
【０２７５】
さらに、図１３（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
【０２７６】
図１３（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。先の実施の形態で示したトランジスタを表示パネル１０３２に適用することにより、携帯電話の表示部の信頼性を向上させることができる。
【０２７７】
また、表示パネル１０３２はタッチパネルを備えており、図１３（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２７８】
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図１３（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２７９】
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２８０】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２８１】
図１３（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド１０５５により筐体１０５１を支持した構成を示している。先の実施の形態で示したトランジスタを表示部１０５３に適用することにより、テレビジョン装置１０５０の表示部の信頼性を向上させることができる。
【０２８２】
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２８３】
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８４】
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
【０２８５】
また、先の実施の形態で示した記憶装置を外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
【０２８６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２８７】
５１        基板
５２        酸化絶縁膜
５３        酸化絶縁膜
５４        酸化絶縁膜
５５        酸化絶縁膜
５７        酸化物半導体膜
５８        絶縁膜
５９        ゲート絶縁膜
６０        酸化物半導体膜
６１        ゲート電極
６２        ドーパント
６３        酸化物半導体膜
６３ａ      第１の領域
６３ｂ      第２の領域
６３ｃ      第２の領域
６３ｂ１    領域
６３ｂ２    領域
６３ｃ１    領域
６３ｃ２    領域
６４        酸化物半導体膜
６４ａ      領域
６４ｂ      領域
６４ｃ      領域
６５        サイドウォール絶縁膜
６７        電極
６８        電極
６９        電極
７０        電極
７１        絶縁膜
７２        配線
７３        絶縁膜
８１        配線
８３        配線
１２０      トランジスタ
１５２      絶縁膜
１５４      電極
１５６      配線
４００      基板
４０６      素子分離絶縁層
４０８      ゲート絶縁膜
４１０      ゲート電極
４１６      チャネル形成領域
４２０      不純物領域
４２４      金属化合物領域
５００      トランジスタ
５２０      容量素子
５５０      メモリセル
６００      基板
６０１      画素部
６０２      走査線駆動回路
６０３      走査線駆動回路
６０４      信号線駆動回路
６１０      容量配線
６１２      ゲート配線
６１３      ゲート配線
６１４      ドレイン電極
６１６      トランジスタ
６１７      トランジスタ
６１８      液晶素子
６１９      液晶素子
６２０      画素
６２１      スイッチング用トランジスタ
６２２      駆動用トランジスタ
６２３      容量素子
６２４      発光素子
６２５      信号線
６２６      走査線
６２７      電源線
６２８      共通電極
１００１    本体
１００２    筐体
１００３ａ  表示部
１００３ｂ  表示部
１００４    キーボードボタン
１０２１    本体
１０２２    固定部
１０２３    表示部
１０２４    操作ボタン
１０２５    外部メモリスロット
１０３０    筐体
１０３１    筐体
１０３２    表示パネル
１０３３    スピーカー
１０３４    マイクロフォン
１０３５    操作キー
１０３６    ポインティングデバイス
１０３７    カメラ用レンズ
１０３８    外部接続端子
１０４０    太陽電池セル
１０４１    外部メモリスロット
１０５０    テレビジョン装置
１０５１    筐体
１０５２    記憶媒体再生録画部
１０５３    表示部
１０５４    外部接続端子
１０５５    スタンド
１０５６    外部メモリ
１１２０    メモリセルアレイ
１１３０    メモリセル
１１３１    トランジスタ
１１３２    容量素子
１１４０    メモリセルアレイ
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１５０    メモリセル
１１５１    トランジスタ
１１５２    トランジスタ
１１５３    トランジスタ
１１５４    トランジスタ
１１５５    トランジスタ
１１５６    トランジスタ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
【図１】
0005912782.tif 000003
【図２】
0005912782.tif 000004
【図３】
0005912782.tif 000005
【図４】
0005912782.tif 000006
【図５】
0005912782.tif 000007
【図６】
0005912782.tif 000008
【図７】
0005912782.tif 000009
【図８】
0005912782.tif 000010
【図９】
0005912782.tif 000011
【図１０】
0005912782.tif 000012
【図１１】
0005912782.tif 000013
【図１２】
0005912782.tif 000014
【図１３】
0005912782.tif 000015