(57)【特許請求の範囲】
【請求項１】
差動増幅器であって、
第１および第２の入力端子と、
第１の導電型を有し、ゲートが前記第１および第２の入力端子にそれぞれ結合されるトランジスタの第１の差動対と、
第２の導電型を有し、ゲートが前記第１および第２の入力端子にそれぞれ結合されるトランジスタの第２の差動対とを備え、前記第１の差動対はＮＭＯＳ差動対であり、前記第２の差動対はＰＭＯＳ差動対であり、さらに、
トランジスタの前記第１の差動対に結合され、第１のバイアス電流制御信号に応答してトランジスタの前記第１の差動対のそれぞれのテール電流を調整するように構成される第１の対の調整可能な電流源と、
トランジスタの前記第２の差動対に結合され、前記第１のバイアス電流制御信号に応答してトランジスタの前記第２の差動対のそれぞれのテール電流を調整するように構成される第２の対の調整可能な電流源と、
トランジスタの前記第２の差動対に結合され、第２のバイアス電流制御信号に応答してトランジスタの前記第２の差動対を通るそれぞれの電流を調整するように構成される第３の対の調整可能な電流源と、
制御回路とを備え、前記制御回路は、
高いコモンモードを示す信号に応答して、
前記第１のバイアス電流制御信号に応答して、前記第１の対の調整可能な電流源を用いてトランジスタの前記第１の差動対をバイアスすることによってトランジスタの前記第１の差動対の動作をイネーブルし、かつ
前記第１のバイアス電流制御信号を前記第３の対の調整可能な電流源から切り離し、かつ前記第２のバイアス電流制御信号を前記第２の対の調整可能な電流源から切り離すことによって、トランジスタの前記第２の差動対の動作をディスエーブルし、
低いコモンモードを示す信号に応答して、
前記第１のバイアス電流制御信号に応答して前記第２の対の調整可能な電流源を用いてトランジスタの前記第２の差動対をバイアスし、かつ第２のバイアス電流制御信号に応答して前記第３の対の調整可能な電流源を用いてトランジスタの前記第２の差動対をバイアスすることによって、トランジスタの前記第２の差動対の動作をイネーブルし、かつ
前記第１のバイアス電流制御信号を前記第１の対の調整可能な電流源から切り離すことによってトランジスタの前記第１の差動対の動作をディスエーブルするように構成される、差動増幅器。
【請求項２】
前記第１および第２の対の調整可能な電流源に結合され、かつ前記第１のバイアス電流制御信号を生成するように構成される一定相互コンダクタンスバイアス生成器をさらに備える、請求項１に記載の差動増幅器。
【請求項３】
前記第３の対の調整可能な電流源に結合され、かつ前記第１のバイアス電流制御信号から前記第２のバイアス電流制御信号を生成するように構成されるバイアス生成回路をさらに備える、請求項１または２に記載の差動増幅器。
【請求項４】
トランジスタの前記第１の差動対の第１のトランジスタはドレインおよびソースを有し、前記ドレインは第１の電流源から電流を受けるように結合されかつ前記差動増幅器の第１の出力端子に結合され、前記ソースは前記第１の対の調整可能な電流源の第１のものに結合され、
トランジスタの前記第１の差動対の第２のトランジスタはドレインおよびソースを有し、前記ドレインは第２の電流源から電流を受けるように結合されかつ前記差動増幅器の第２の出力端子に結合され、前記ソースは前記第１の対の調整可能な電流源の第２のものに結合され、
トランジスタの前記第２の差動対の第１のトランジスタは、ソースが前記第３の対の調整可能な電流源の第１のものに結合され、ドレインが前記第２の対の調整可能な電流源の第１のものに結合され、
トランジスタの前記第２の差動対の第２のトランジスタは、ソースが前記第３の対の調整可能な電流源の第２のものに結合され、ドレインが前記第２の対の調整可能な電流源の第２のものに結合される、請求項１から３のいずれかに記載の差動増幅器。
【請求項５】
トランジスタの前記第２の差動対の前記第１のトランジスタの前記ドレインと前記差動増幅器の前記第１の出力端子との間に結合される第１のＭＯＳＦＥＴをさらに備え、前記第１のＭＯＳＦＥＴは、ゲートが第３のバイアス電流制御信号を受けるように結合され、さらに
トランジスタの前記第２の差動対の前記第２のトランジスタの前記ドレインと前記差動増幅器の前記第２の出力端子との間に結合された第２のＭＯＳＦＥＴをさらに備え、前記第２のＭＯＳＦＥＴは、ゲートが第３のバイアス電流制御信号を受けるように結合される、請求項４に記載の差動増幅器。
【請求項６】
前記制御回路は、前記高いコモンモードを示す前記信号に応答して前記第１および第２のＭＯＳＦＥＴのゲートから前記第３のバイアス電流制御信号を切離すようにさらに構成される、請求項４または５に記載の差動増幅器。
【請求項７】
トランジスタの前記第１の差動対の前記ソース同士の間に結合される第１のプログラマブル抵抗器と、
トランジスタの前記第２の差動対の前記ソース同士の間に結合される第２のプログラマブル抵抗器とをさらに備え、前記第１および第２のプログラマブル抵抗器は、利得制御信号に応答して前記差動増幅器の利得および周波数応答を調整するように構成される、請求項４から６のいずれかに記載の差動増幅器。
【請求項８】
トランジスタの前記第１および第２の差動対に結合されるゼロ周波数調整回路をさらに備え、前記ゼロ周波数調整回路は、周波数制御信号に応答して前記差動増幅器のゼロ周波数を調整するように構成される、請求項４から７のいずれかに記載の差動増幅器。
【請求項９】
前記ゼロ周波数調整回路は、トランジスタの前記第１および第２の差動対のそれぞれのソースと接地電圧との間に結合される第１、第２、第３、および第４のプログラマブルキャパシタを含む、請求項８に記載の差動増幅器。
【請求項１０】
前記第１の入力端子と前記第２の入力端子との間に結合される終端抵抗器回路をさらに備える、請求項１から９のいずれかに記載の差動増幅器。
【請求項１１】
前記第１および第２の入力端子に結合される静電放電回路をさらに備える、請求項１から１０のいずれかに記載の差動増幅器。
【請求項１２】
差動信号を増幅する方法であって、
前記差動信号をＰＭＯＳ差動対の入力に与えることと、
前記差動信号をＮＭＯＳ差動対の入力に与えることと、
高いコモンモードを示すコモンモード制御信号に応答して、
第１のバイアス電流制御信号に応答して、第１の対の調整可能な電流源を用いて前記ＮＭＯＳ差動対をバイアスすることによって前記ＮＭＯＳ差動対をイネーブルし、かつ
第２の対の調整可能な電流源から前記第１のバイアス電流制御信号を除去し、かつ第３の対の調整可能な電流源第２のバイアス電流制御信号を除去することによって、前記ＰＭＯＳ差動対をディスエーブルすることと、
低いコモンモードを示す前記コモンモード制御信号に応答して、
前記第１のバイアス電流制御信号に応答して前記第２の対の調整可能な電流源を用いて前記ＰＭＯＳ差動対をバイアスし、かつ前記第２のバイアス電流制御信号に応答して前記第３の対の調整可能な電流源を用いて前記ＰＭＯＳ差動対をバイアスすることによって、前記ＰＭＯＳ差動対をイネーブルし、かつ
前記第１の対の調整可能な電流源から前記第１のバイアス電流制御信号を除去することによって前記ＮＭＯＳ差動対をディスエーブルすることと、を備える、方法。
【請求項１３】
前記低いコモンモードを示す前記コモンモード制御信号に応答して、第３のバイアス電流制御信号を１対のトランジスタに印加することによって、ＰＭＯＳ差動増幅器の第１および第２の出力をそれぞれ前記１対のトランジスタを有するＮＭＯＳ差動増幅器の第１および第２の出力に結合することと、
前記低いコモンモードを示す前記コモンモード制御信号に応答して、前記第３のバイアス電流制御信号を１対のトランジスタから除去することによって、前記１対のトランジスタを有する前記ＮＭＯＳ差動増幅器の前記第１および第２の出力から前記ＰＭＯＳ差動増幅器の前記第１および第２の出力を切離すこととをさらに備える、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明の実施形態は概してトランジスタの増幅に関し、より特定的には差動増幅器に関する。
【背景技術】
【０００２】
背景
差動増幅器は、入力を受付け、その間の差を判定する回路である。典型的な差動増幅器は２つの入力を取り、２つの入力間の電圧差を表わす信号を生成する。多くの回路は、アナログ−デジタルコンバータ（ＡＤＣ）またはトランシーバ回路などの差比較器を用いる。
【０００３】
差動増幅器は、異なる回路同士の間で信号を通信する通信システムで一般的に用いられる。耐ノイズ性という理由により、大部分の通信規格は差動シグナリングを利用する。差動シグナリングでは、データは２つのノード間の差動電圧の形態で送信される。
【０００４】
理想的な差動増幅器は２つの入力間の電圧差のみを増幅する。両方の入力に共通の電圧は理想的には拒絶される。しかしながら、異なる通信規格のために、さまざまな送信器が利用するコモンモード電圧は、異なる送信器間で大きく異なり得る。たとえば、ある規格は７００ｍＶ〜１３００ｍＶの範囲にわたる高いコモンモード電圧を特定する。一方で、ある規格は、たとえば１４５ｍＶ〜３５０ｍＶの範囲にわたる低いコモンモード電圧を特定する。これらのさまざまな差動送信回路に対応するため、柔軟な受信器設計は、接地（０ｍＶ）と終端電圧（約１２００ｍＶ）との間の異なるコモンモード電圧を受付け可能である必要がある。
【０００５】
ある以前の方策は、入力信号線上のオンチップＡＣ結合キャパシタを実現して入力端子と受信器回路との間の容量性分離を設ける。容量性分離は、受信器の入力コモンモード電圧が入力端子へのコモンモード電圧とは独立して設定されるようにする。しかしながら、ＡＣ結合キャパシタを介さず受信器が送信器に直接に接続されるQuickPath Interconnect（ＱＰＩ）などの通信規格／プロトコルでＤＣ結合が必要な場合は、入力コモンモード電圧は独立して調整されてはならない。受信器のアナログフロントエンドに到達する前に、送信器からの信号は、概して損失が多く高周波成分が減衰されかつ低周波信号には概ね影響がない低域フィルタのように振る舞うバックプレーン／ケーブルを通って進んでいく。送信は符号間干渉も招き、その場合は、ランダム符号の列が送信されているときに、電流符号が隣接する符号に影響してしまう。その結果、受信器によって処理される信号の縦方向のアイ開口率が低下し、システムのビット誤り率が劣化する。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の１つ以上の実施形態は以上の問題の１つ以上に対処し得る。
要約
１つの実施形態では、差動増幅器が提供される。第１の導電型のトランジスタの第１の差動対は、ゲートが差動増幅器の第１および第２の入力端子に結合されている。第２の導電型のトランジスタの第２の差動対は、ゲートが第１および第２の入力端子に結合されている。第１の対の調整可能な電流源はトランジスタの第１の差動対に結合され、第１のバイアス電流制御信号に応答してトランジスタの第１の差動対のそれぞれのテール電流を調整するように構成される。第２の対の調整可能な電流源はトランジスタの第２の差動対に結合され、第１のバイアス電流制御信号に応答してトランジスタの第２の差動対のそれぞれのテール電流を調整するように構成される。第３の対の調整可能な電流源はトランジスタの第２の差動対に結合され、第２のバイアス電流制御信号に応答してトランジスタの第２の差動対を通るそれぞれの電流を調整するように構成される。
【０００７】
別の実施形態では、アナログフロントエンド回路が提供される。アナログフロントエンド回路は、送信媒体から差動信号を受信するための入力を有する第１の静電放電回路を含む。終端抵抗器は、第１の静電放電回路の差動出力に結合され、アナログフロントエンドのインピーダンスを送信媒体のインピーダンスに整合するように構成される。差動増幅器回路を含む等化器回路は、終端抵抗器の差動出力から差動信号を受信するように結合される。差動増幅器回路は、入力が終端抵抗器の差動出力に接続されるＮＭＯＳ差動対を含む。ＮＭＯＳ差動対は、差動信号を受信しかつ高いコモンモード電圧を用いてこれを増幅するように構成される。ＮＭＯＳ差動対は、第１のバイアス電流制御信号に応答して第１の対の調整可能な電流源によって動作の際にバイアスされる。
【０００８】
差動増幅器回路は、入力が終端抵抗器の差動出力に接続されるＰＭＯＳ差動対も含む。ＰＭＯＳ差動対は、差動信号を受信しかつ低いコモンモード電圧を用いてこれを増幅するように構成される。ＰＭＯＳ差動対は、第１のバイアス電流制御信号に応答して第２の対の調整可能な電流源によっておよび第２のバイアス電流制御信号に応じて第３の対の調整可能な電流源によって、動作の際にバイアスされる。差動増幅器回路は、低いコモンモードで動作する際は、ＰＭＯＳ差動対の動作をイネーブルし、ＮＭＯＳ差動対の動作をディスエーブルするように構成される制御回路を含む。制御回路は、高いコモンモードで動作する際は、ＮＭＯＳ差動対の動作をイネーブルし、ＰＭＯＳ差動対の動作をディスエーブルするようにさらに構成される。
【０００９】
また別の実施形態では、差動信号を増幅する方法が提供される。差動信号はＰＭＯＳ差動対の入力およびＮＭＯＳ差動対の入力に与えられる。高いコモンモードを示すコモンモード制御信号に応答して、ＮＭＯＳ差動対は、第１のバイアス電流制御信号に応じて第１の対の調整可能な電流源を用いてＮＭＯＳ差動対をバイアスすることによってイネーブルされ、ＰＭＯＳ差動対はディスエーブルされる。低いコモンモードを示すコモンモード制御信号に応答して、ＰＭＯＳ差動対は、第１のバイアス電流制御信号に応じて第２の対の調整可能な電流源を用いてＰＭＯＳ差動対をバイアスすることおよび第２のバイアス電流制御信号に応じて第３の対の調整可能な電流源を用いてＰＭＯＳ差動対をバイアスすることによってイネーブルされ、ＮＭＯＳ差動対はディスエーブルされる。
【００１０】
後続の詳細な説明および請求項でさまざまな他の実施形態が述べられることが認められるであろう。
【００１１】
発明のさまざまな局面および利点は、以下の詳細な説明を検討してかつ図面を参照して明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】１つ以上の実施形態に従って構成される差動増幅器のブロック図である。
【図２】バイアス電流制御信号を生成する、ならびに図１に示されるＰＭＯＳおよびＮＭＯＳ差動対をイネーブルおよびディスエーブルするように用いられ得る、バイアス電流制御回路およびコモンモード制御回路を示す図である。
【図３】１つ以上の実施形態に従ってＰ−ＢｉａｓおよびＣ−Ｂｉａｓバイアス電流制御信号を生成するように用いられ得る電流ミラーを示す図である。
【図４】１つ以上の実施形態に従って実現される例示的なアナログフロントエンド回路のブロック図である。
【図５】１つ以上の実施形態と整合するトランシーバ回路を含むように実現され得る例示的なプログラマブル集積回路のブロック図である。
【発明を実施するための形態】
【００１３】
図面の詳細な説明
異なる通信規格により、コモンモード電圧は、異なる送信器同士の間で大きく異なり得る。たとえば、ある規格は高いコモンモード電圧を用いる一方で、あるものは低いコモンモード電圧を用いる。これらのさまざまな差動送信回路に対応するため、柔軟な受信器設計は、異なるコモンモード電圧を有する信号を処理できる必要がある。
【００１４】
１つ以上の実施形態は、広いコモンモード入力範囲にわたって動作するように構成可能な差動増幅器を提供する。差動増幅器は、並列に接続される相補のＰＭＯＳおよびＮＭＯＳソース縮退（source degenerated）差動対で実現される。差動対の各々は、コモンモード範囲の部分にわたって差動入力信号を比較するように構成される。たとえば、ＰＭＯＳ差動対は、低いコモンモード電圧を有する信号を比較するように構成されてもよく、ＮＭＯＳ差動対は、高いコモンモード電圧を有する信号を比較するように構成されてもよい。２つの差動対の出力電流経路は、広いコモンモード入力範囲にわたる差分の比較を与えるように、共有される抵抗器負荷の両端間で合計される。
【００１５】
図１は、１つ以上の実施形態に従って構成される差動増幅器１３０のブロック図を示す。差動増幅器は、高いコモンモード電圧を有する入力差動信号の比較のためのトランジスタ１３２および１３４のＮＭＯＳ差動対を含み、低いコモンモード電圧を有する入力差動信号の比較のためのトランジスタ１４６および１４８のＰＭＯＳ差動対を含む。
【００１６】
ＮＭＯＳ差動対のトランジスタ１３２および１３４はそれぞれの差動入力（Ｖｉｎ）によって駆動され、バイアストランジスタ１３６および１３８を通るそれぞれのテール電流を生成する。テール電流同士の間の差は、受けた差動入力の電圧差を表わす。電圧差（Ｖｏｕｔ）は、電流が抵抗器１６６および１６８を通過する際にテール電流の差から生成される。抵抗器１６６および１６８はトランジスタ１３２および１３４のＮＭＯＳ差動対への電流源としても働く。ＮＭＯＳ差動対のトランジスタ１３２および１３４によって生成されるテール電流は、ＮＭＯＳトランジスタ１３６および１３８によって実現される第１の対の調整可能な電流源によってそれぞれバイアスされる。電流は、トランジスタのゲート電圧を調整することによって調整される。
【００１７】
ＰＭＯＳ差動対のトランジスタ１４６および１４８は、それぞれの差動入力（Ｖｉｎ）によって駆動され、それぞれのテール電流を生成する。ＰＭＯＳ差動対のトランジスタ１４６および１４８のテール電流は、ＮＭＯＳバイアストランジスタ１５２および１５４によって実現される第２の対の調整可能な電流源によってそれぞれバイアスされる。ＰＭＯＳ差動対のトランジスタ１３２および１３４を通る電流は、ＰＭＯＳトランジスタ１４２および１４４によって実現される第３の対の調整可能な電流源によってもそれぞれバイアスされる。
【００１８】
動作の際、ＰＭＯＳおよびＮＭＯＳ差動対は、高いコモンモード電圧または低いコモンモード電圧についての差分の比較を与えるように選択可能にイネーブルされる。ＰＭＯＳおよびＮＭＯＳ差動対は、３組のバイアス電流制御信号（Ｎ−Ｂｉａｓ、Ｐ−Ｂｉａｓ、およびＣ−Ｂｉａｓ）によってイネーブル／ディスエーブルされる。先に示したように、ＮＭＯＳ差動対１３２および１３４を用いて高いコモンモード電圧を有する差動信号を比較し、ＰＭＯＳ差動対１４６および１４８を用いて低いコモンモード電圧を有する信号を比較する。
【００１９】
高いコモンモード信号を受信するように動作されると、バイアストランジスタ１３６および１３８は、一定相互コンダクタンスバイアス付与回路によって生成されるバイアス電流制御信号（Ｎ−Ｂｉａｓ）に対抗してバイアスされる。バイアス付与の結果、入力信号は、ＮＭＯＳトランジスタ１３２および１３４の飽和動作範囲内の中心に集まる。一定相互コンダクタンスバイアス付与は、トランジスタのすべてのプロセス変動温度（ＰＶＴ）のコーナー（corners）にわたってＮＭＯＳ差動対のための一定の利得を与える。ＰＭＯＳ差動対（１４６および１４８）は、動作中のバイアストランジスタ１４２、１４４、１５２、および１５４、ならびにカスケードトランジスタ１６２および１６４のゲートからＰ−ＢｉａｓおよびＣ−Ｂｉａｓ電圧を除去することによってディスエーブルされる。Ｐ−ＢｉａｓおよびＣ−Ｂｉａｓバイアス電流制御信号はＮ−Ｂｉａｓバイアス電流制御信号をミラーリングすることによって生成される。動作中のバイアストランジスタのゲートからＰ−ＢｉａｓおよびＣ−Ｂｉａｓ信号を除去することにより、トランジスタは開成状態で動作するようになり、これにより、電流がＰＭＯＳ差動対（１４６および１４８）を通過しないようになる。以上示したように、このモードでは、ＮＭＯＳ差動対のトランジスタ１３２および１３４によって生成されるテール電流が抵抗器１６６および１６８を通過すると電圧差（Ｖｏｕｔ）が生成される。
【００２０】
低いコモンモード電圧を有する信号を増幅するように動作されると、ＮＭＯＳ差動対は、バイアストランジスタ１３６および１３８のゲートからＮ−Ｂｉａｓを除去することによってディスエーブルされる。トランジスタのゲートからＮ−Ｂｉａｓ信号を除去することにより、トランジスタは開成状態で動作するようになり、これにより、電流がＮＭＯＳ差動対（１３２および１３４）を通過しないようになる。ＰＭＯＳ差動対のバイアストランジスタ１５２および１５４はＮ−Ｂｉａｓ信号でバイアスされる。Ｐ−Ｂｉａｓは、ＰＭＯＳ差動対１４６および１４８の飽和動作範囲内の中心に入力信号（Ｖｉｎ）が集まるようにトランジスタ１４２および１４４をバイアスするのに用いられる。Ｐ−Ｂｉａｓは一定相互コンダクタンスＮ−Ｂｉａｓ信号をミラーリングすることによって生成されるので、ＰＭＯＳ差動対も一定の相互コンダクタンス挙動を呈する。
【００２１】
カスケードトランジスタ１６２および１６４はＰＭＯＳ差動対の出力を差動増幅器の出力（Ｖｏｕｔ）に結合し、Ｃ−Ｂｉａｓ信号によってバイアスされると、抵抗器１６６および１６８を通るようにＰＭＯＳ差動対のテール電流を向けて差動電圧（Ｖｏｕｔ）を生成するように設けられる。ベースライン電流は、抵抗器１６６および１６８を通って、カスケードトランジスタ１６２および１６４を通って、かつバイアストランジスタ１５２および１５４を通って接地電圧へと流れる。バイアストランジスタ１５２および１５４の固定されたバイアス電流により、抵抗器１６６および１６８を通過した電流は、ＰＭＯＳ差動対１４６および１４８によって生成されるテール電流に反比例する。このように、ＰＭＯＳ差動対のテール電流は電圧差（Ｖｏｕｔ）に変換される。
【００２２】
ＰＭＯＳおよびＮＭＯＳ差動対の各々毎に、トランジスタの差動対へのソース端子間に接続されるそれぞれの縮退（degeneration）抵抗器１７０および１７２によって、利得が調整される。縮退抵抗器１７０および１７２の抵抗性負荷は、利得制御信号（図示せず）を介して動作の際に動的に調整されて差動対の高周波利得を制御し得る。縮退抵抗器は、差動対の周波数ゼロを調整するのにも用いられてもよい。ある実施形態では、ゼロ周波数調整回路は、縮退抵抗器１７０および１７２によって与えられるものに加えて、周波数ゼロのさらなる調整を与えるように含まれてもよい。１つの実現例では、図１に示されるように、ゼロ周波数調整回路は、接地電圧とＮＭＯＳおよびＰＭＯＳ差動対１３２、１３４、１４６、および１４８のそれぞれのソースとの間に結合される４つのプログラマブルキャパシタ１８２、１８４、１８６、および１８８を含む。キャパシタの容量は、たとえばそれぞれの容量制御信号を介して調整されて、差動増幅器のゼロ周波数を調整してもよい。
【００２３】
差の出力における歪みまたは雑音を回避するため、ある実施形態は、モニタ回路からのフィードバックに基づいて自動的に利得を調整して定常的な全体的な利得を維持するように構成される利得制御回路（図示せず）を含んでもよい。これは、たとえば、デジタルフィードバックループによって達成可能である。デジタル信号は、単位間隔ですべての信号波形のアンサンブルによって生成される信号アイとして公知であるものを生成する。信号アイは、等化器で用いるべき最適な利得を決めるのに用いることができる。利得の変動は信号の振幅の変動を生じさせ、これは後等化（post-equalization）信号アイの縦方向の大きさを変化させてしまう。出力信号アイサイズの後等化は、所望の目標信号アイに対して比較される。比較結果は次にデジタルフィルタリングを経て必要な量の利得調整を決める。次に、動作中の差動対の利得を調整するように制御信号が生成される。この種類のループは典型的に、自動利得制御（ＡＧＣ）ループまたは可変利得増幅器（ＶＧＡ）ループと呼ばれる。当業者は、本発明の１つ以上の実施形態で用いるように当該技術分野で公知の他のＡＧＣ法を適合してもよいことを認めるであろう。
【００２４】
図２は、バイアス電流制御信号を生成する、ならびに図１に示されるＰＭＯＳおよびＮＭＯＳ差動対をイネーブルおよびディスエーブルするように用いられ得る、バイアス電流制御回路およびコモンモード制御回路を示す。バイアス制御回路２２０は、Ｎ−Ｂｉａｓバイアス電流制御信号を生成するように構成される一定相互コンダクタンス（ＧＭ）バイアス付与回路２２２を含む。第１のバイアス生成器２２４は、Ｎ−Ｂｉａｓ電圧をミラーリングしてＰ−Ｂｉａｓバイアス電流制御信号を生成する。第２のバイアス生成器２２６は、Ｎ−Ｂｉａｓ電圧をミラーリングしてＣ−Ｂｉａｓバイアス電流制御信号を生成する。バイアス電流制御信号は、バイアス付与およびカスケードトランジスタに選択的に印加されるかまたはそれから除去されて、記載のようにＮＭＯＳおよびＰＭＯＳ差動対をイネーブルまたはディスエーブルする。バイアス電流制御信号は、ＰＭＯＳ＿ＥＮおよびＮＭＯＳ＿ＥＮイネーブル信号によって制御されるスイッチ２３０、２３２、２３４、および２３６によってバイアス付与およびカスケードトランジスタに選択的に印加されるかまたはそれから除去される。ＰＭＯＳ＿ＥＮおよびＮＭＯＳ＿ＥＮイネーブル信号は、高いまたは低いコモンモードのために、図１に示される差動増幅器を構成するようにコモンモード制御回路２１０によって調整される。
【００２５】
高いコモンモードで差動増幅器を動作させるため、制御回路２１０は、ＮＭＯＳ＿ＥＮを設定してスイッチ２３０を閉成し、ＰＭＯＳ＿ＥＮを設定してスイッチ２３２、２３４、および２３６を開成する。その結果、図１のバイアストランジスタ１３６および１３８はＮ−Ｂｉａｓ信号によってバイアスされてＮＭＯＳ差動対１３２および１３４の動作をイネーブルし、バイアス電流制御信号はトランジスタ１４２、１４４、１５２、１５４、１６２、および１６４から除去されてＰＭＯＳ差動対１４６および１４８をディスエーブルする。これに対し、低いコモンモードで差動増幅器を動作させるため、制御回路はＮＭＯＳ＿ＥＮを設定してスイッチ２３０を開成し、ＰＭＯＳ＿ＥＮを設定してスイッチ２３２、２３４、および２３６を閉成する。その結果、Ｎ−Ｂｉａｓ信号がトランジスタ１３６および１３８から除去されてＮＭＯＳ差動対１３２および１３４をディスエーブルし、バイアス電流制御信号がトランジスタ１４２、１４４、１５２、１５４、１６２、および１６４に送達されてＰＭＯＳ差動対１４６および１４８をイネーブルする。
【００２６】
図３は、１つ以上の実施形態に従ってＰ−ＢｉａｓおよびＣ−Ｂｉａｓ信号を生成するように用いられ得る電流ミラーを示す。Ｐ−Ｂｉａｓ生成器３０２は、Ｎ−Ｂｉａｓ信号をミラーリングすることによってＰ−Ｂｉａｓ信号を生成するように構成され、図２に示される第１の生成器２２４を実現するように用いられてもよい。ＮＭＯＳトランジスタ３０６は、Ｎ−Ｂｉａｓ信号に応じて電流を通す。ＰＭＯＳトランジスタ３０４は、抵抗器に接続されて、ＮＭＯＳトランジスタ３０６が通す電流を整合させるのに十分なゲート電圧を生成する。ＰＭＯＳトランジスタ３０４のゲート電圧はＰ−Ｂｉａｓ信号として用いられる。
【００２７】
カスケードバイアス生成器３１０は、Ｎ−Ｂｉａｓ信号をミラーリングすることによってＣ−Ｂｉａｓ信号を生成するように構成され、図２に示される第２のバイアス生成器２２６を実現するように用いられてもよい。ＮＭＯＳトランジスタ３１０は、Ｎ−Ｂｉａｓ信号に応じて電流を通す。ＮＭＯＳトランジスタ３０８は抵抗器に接続されて、ＮＭＯＳトランジスタ３１０が通す電流を整合させるのに十分なゲート電圧を生成する。ＮＭＯＳトランジスタ３０８のゲート電圧はＣ−Ｂｉａｓ信号として用いられる。
【００２８】
図４は、本発明のいくつかの実施形態に従って実現される例示的なアナログフロントエンド回路のブロック図を示す。この例では、差動信号は一次静電放電（ＥＳＤ）回路４０４によって受信されかつ処理される。ＥＳＤ回路４０４は、送信媒体上の突然の望まれない電流の場合のアナログフロントエンドに対する損傷を防止する。この例では、一次ＥＳＤ回路４０４は、各々の信号線毎に１対の直列接続されたダイオードを用いて実現される。直列接続されたダイオードの各々の対は、接地電圧と終端電圧との間に直列に接続される。信号線は２つのダイオードの間に接続される。信号線上の電圧が終端電圧を超えると、ダイオードの対のうちの第１のものが信号線から終端電圧供給線へ電流を通して、信号線の電圧を低下させる。これに対し、信号線上の電圧が接地電圧よりも低い場合は、ダイオードの対のうちの第２のものが接地電圧線から信号線へ電流を通して、信号線の電圧を上昇させる。
【００２９】
終端抵抗器４０６は一次ＥＳＤ回路４０４の後に含まれる。終端抵抗器４０６はアナログフロントエンドのインピーダンスを送信媒体のインピーダンスに整合させ、信号反射を最小限にする。この例では、インピーダンスは受動終端抵抗器回路を用いて整合される。異なる適用例は異なる種類の終端抵抗を必要とすることがある。イーサネット（登録商標）などのいくつかの適用例では、信号線と接地電圧との間に抵抗器が設けられる。ＳＣＳＩなどのいくつかの他の適用例では、終端電圧と信号線との間に抵抗器が設けられる。この例では、終端抵抗器４０６は、特定の適用例について要件とされるように、抵抗器を終端電圧、接地、プログラマブルコモンモード電圧（Ｖp）、または接続せず（Ｈｉ−Ｚ）のいずれかに接続するようにプログラミングされ得るスイッチを含んだ。
【００３０】
二次能動ＥＳＤ回路４０８が終端抵抗器の後に接続されて、静電パルスから回路をさらに保護する。差動増幅器回路（差動対４１４および４１６）で実現される等化器回路４１２は二次能動ＥＳＤ４０８から信号を受信してこれを処理する。等化器回路４１２は、入力コモンモード電圧とは独立した受信差動入力の差を発生する。以上で論じたように、等化器回路４１２は、以上で論じたように実現されるＰＭＯＳおよびＮＭＯＳ差動対４１４および４１６の対を含む。ＰＭＯＳ差動対４１４は、低いコモンモード電圧を有する差動信号の比較を与え、ＮＭＯＳ差動対４１６は、高いコモンモード電圧を有する差動信号の比較を与える。
【００３１】
ある実施形態では、等化器回路４１２は、複数段連続時間リニアイコライザ（ＣＴＬＥ）として実現されてもよい。たとえば、１つの実施形態では、複数段ＣＴＬＥは３つの差動増幅器段を用いて実現されてもよく、この場合、第２および第３段は、以上で論じたようにＮＭＯＳ差動対４１６のみを含有する。第１段は入力コモンモード調整および高周波信号昇圧を与えるように構成され、第２段はロングテール打消し（long tail cancellation）を与えるように構成され、第３段は信号の利得を調整するように構成される。
【００３２】
コモンモードの構成性（configurability）により、１つ以上の実施形態が、異なる通信規格および入力コモンモード電圧を利用する異なる適用例で用いられ得るプログラマブルＩＣに特に適していると考えられる。
【００３３】
図５は、例示的なプログラマブル集積回路のブロック図である。プログラマブルＩＣは、入力および出力通信のための複数のトランシーバ回路を含んでもよい。トランシーバ回路のアナログフロントエンドは、入力コモンモードを広いコモンモード範囲で構成できるように、以上で論じたような差動増幅器を用いて実現されてもよい。
【００３４】
ＦＰＧＡは、アレイ状のいくつかの異なる種類のプログラマブル論理ブロックを含むことができる。たとえば、図５は、マルチギガビットトランシーバ（ＭＧＴ）５０１、コンフィギュラブル論理ブロック（ＣＬＢ）５０２、ランダムアクセスメモリブロック（ＢＲＡＭ）５０３、入／出力ブロック（ＩＯＢ）５０４、コンフィギュレーションおよびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）５０５、デジタル信号処理ブロック（ＤＳＰ）５０６、たとえばクロックポートなどの特化された入／出力ブロック（Ｉ／Ｏ）５０７、ならびにデジタルクロックマネージャ、アナログ−デジタルコンバータ、システム監視論理などの他のプログラマブル論理５０８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ（５００）を図示する。いくつかのＦＰＧＡは、専用プロセッサブロック（ＰＲＯＣ）５１０、ならびに内部および外部再構成ポート（図示せず）も含む。
【００３５】
いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイルにおいて対応の相互接続素子へのまたはそれからの規格化接続を有するプログラマブル相互接続素子（ＩＮＴ）５１１を含む。したがって、プログラマブル相互接続素子は、ともに、図示されるＦＰＧＡのためのプログラマブル相互接続構造を形成する。プログラマブル相互接続素子ＩＮＴ５１１は、図５の一番上に含まれる例に示されるように、同じタイル内にコンフィギュラブル論理素子（ＣＬＥ）へのおよびそれからの接続も含む。
【００３６】
たとえば、ＣＬＢ５０２は、ユーザ論理プラス単一のプログラマブル相互接続素子ＩＮＴ５１１を実現するようにプログラミング可能なコンフィギュラブル論理素子ＣＬＥ５１２を含むことができる。ＢＲＡＭ５０３は、１つ以上のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（ＢＲＬ）５１３を含むことができる。典型的に、タイルに含まれる相互接続素子の数はタイルの高さに依存する。描かれる実施形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４）も用いることができる。ＤＳＰタイル５０６は、適切な数のプログラマブル相互接続素子に加えて、ＤＳＰ論理素子（ＤＳＰＬ）５１４を含むことができる。ＩＯＢ５０４は、プログラマブル相互接続素子ＩＮＴ５１１の１つのインスタンスに加えて、たとえば、入／出力論理素子（ＩＯＬ）５１５の２つのインスタンスを含むことができる。当業者には明らかであるように、たとえばＩ／Ｏ論理素子５１５に接続される実際のＩ／Ｏ接着パッドは、さまざまな図示される論理ブロックの上に積層される金属を用いて製造され、典型的には入／出力論理素子５１５の区域に閉じ込められることはない。
【００３７】
描かれる実施形態では、（図５に影付きで示される）ダイの中心近くの円柱状の区域がコンフィギュレーション、クロック、および他の制御論理のために用いられる。この円柱から延在する水平方向の区域５０９は、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を配布するのに用いられる。
【００３８】
図５に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構成する規則的な円柱構造を中断させる付加的な論理ブロックを含む。付加的な論理ブロックは、プログラマブルブロックおよび／または専用論理であり得る。たとえば、図５に示されるプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にわたる。
【００３９】
図５は例示的なＦＰＧＡアーキテクチャのみを図示することが意図されることに留意されたい。列中の論理ブロックの数、列の相対的な幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的な大きさ、ならびに図５の一番上に含まれる相互接続／論理実現例は、純粋に例示的である。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実現を容易にするために、ＣＬＢが現われる場所にはどこにでも、１つよりも多くのＣＬＢの隣接する列が典型的に含まれる。
【産業上の利用可能性】
【００４０】
ＦＰＧＡの観点で１つ以上の実施形態を記載する。しかしながら、当業者は、発明が、揮発性および不揮発性技術の両方に基づいて、異なるＦＰＧＡアーキテクチャ、ＦＰＧＡ以外の他の種類のプログラマブル論理デバイス（ＰＬＤ）、プログラマブル論理回路構成を含む集積回路において実現され得る、ならびに／またはさまざまな適用例の要件に適合され得ることを認めるであろう。
【００４１】
差動増幅器回路を利用するさまざまな適用例に１つ以上の実施形態が適用可能であると考えられる。本明細書中に開示される発明の実践および明細書の検討から、他の局面および実施形態が当業者に明らかになるであろう。明細書および図示される実施形態は例としてのみ考えられ、発明の真の範囲は以下の請求項によって示されることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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