(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたｐ型ウェル及びｎ型ウェルと、
前記ｐ型ウェル及び前記ｎ型ウェルのそれぞれの上に第１の絶縁膜を介して形成されたダミーパターンであって、電気的にフローティングである導体パターンと、
前記導体パターンよりも上層の配線層の第２の絶縁膜中に形成され、第１の方向に延在し容量素子の一方の電極を形成する第１の金属配線パターンと、
前記第２の絶縁膜中であって前記第１の金属配線パターンと同じ配線層に形成され、前記第１の方向に延在し前記容量素子の他方の電極を形成する第２の金属配線パターンと
を含み、
前記第１の金属配線パターン及び前記第２の金属配線パターンの各々の下方に、前記ｐ型ウェル及び前記ｎ型ウェルが配置されていることを特徴とする半導体装置。
【請求項２】
前記第１の金属配線パターン及び前記第２の金属配線パターンの各々の下方に、前記ｐ型ウェル及び前記ｎ型ウェルが均等に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐ型ウェル及び前記ｎ型ウェルは、前記第１の方向に交差する第２の方向に延在する形状を有し、前記第１の方向において交互に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ｐ型ウェル及び前記ｎ型ウェルは、前記第１の方向に延在する形状を有し、前記第１の方向に交差する第２の方向において交互に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記金属配線パターンのそれぞれに対して、前記第２の方向における一方の側の下方に前記ｐ型ウェルが配置され、前記第２の方向における他方の側の下方に前記ｎ型ウェルが配置されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の金属配線パターンと前記第２の金属配線パターンとの間の領域に、前記導体パターンが形成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第１の金属配線パターンからの距離と前記第２の金属配線パターンからの距離とが等しい位置に前記導体パターンが形成されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ｐ型ウェル及び前記ｎ型ウェルが電気的に接続されていることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記ｐ型ウェル及び前記ｎ型ウェルと前記半導体基板とが電気的に接続されていることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項１０】
同層に形成された複数の前記第１の金属配線パターンを有し、前記複数の第１の金属配線パターンが前記第１の方向に交差する第２の方向に延在する第１の接続部により接続されているとともに、
同層に形成され、前記複数の第１の金属配線パターンの間にそれぞれ配置された複数の前記第２の金属配線パターンを有し、前記複数の第２の金属配線パターンが前記第２の方向に延在する第２の接続部により接続されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線パターンにより形成される容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置は、製造過程におけるエッチングやＣＭＰ（化学機械的研磨）等のプロセス工程において、パターンの粗密差が大きいと製造できなかったり所望のパターンが形成できなかったりする。そのため、パターンの粗密差を低減して各層の平坦性を向上させることを目的として、設計パターンに対して密度制約等を満たすようにダミーパターンを挿入し配置することが行われている。
【０００３】
また、図１５及び図１６に示すように、配線層の平行な金属配線パターンにより形成される容量を利用した容量素子を有する半導体装置がある。図１５は、金属配線パターン間の容量を利用した容量素子を有する半導体装置の構成例を示す概略平面図である。図１６は、図１５に示したＡ−Ａ’線に沿った断面を示す概略断面図である。図１５及び図１６において、１０１は半導体装置であり、１０２Ａ、１０２Ｂは配線層に形成された金属配線パターンであり、１０３はポリシリコン膜である。１０４は半導体基板であり、１０７は半導体基板１０４に形成されたｐ型ウェルであり、１０５は絶縁膜である。絶縁膜１０５は、例えばゲート絶縁膜に相当する酸化膜である。１０６は素子活性領域を画定する素子分離絶縁膜である。素子分離絶縁膜１０６は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。
【０００４】
半導体装置１０１において、第１の金属配線パターン１０２Ａ及び第２の金属配線パターン１０２Ｂは、櫛歯型にレイアウトされ、金属配線パターン１０２Ａ、１０２Ｂ間の絶縁膜を誘電体膜として、金属配線パターン１０２Ａ、１０２Ｂ間に容量が形成されている。この構成においても、半導体基板１０４に形成されるポリシリコン膜や素子分離絶縁膜の密度制約等の製造上の問題から金属配線パターン１０２Ａ、１０２Ｂの下方の半導体基板１０４側にパターン密度が均等になるようにポリシリコン膜１０３等が挿入し配置される。この例では、ポリシリコン膜１０３は、ｐ型ウェル１０７上に絶縁膜１０５を介して形成されており、また製造用のダミーパターンであるために結線はされておらず電気的にフローティングである。
【０００５】
図１５及び図１６に例示した半導体装置は、金属配線パターン１０２Ａ、１０２Ｂ間の容量を容量素子として使うように構成したものである。しかし、金属配線パターン１０２Ａ、１０２Ｂ間の容量Ｃｓに加えて、金属配線パターン１０２Ａ、１０２Ｂについて寄生容量として基板側の容量Ｃｘがつき、その等価回路は図１７に示すようになる。図１７において、ノードＡ（ＮＡ）及びノードＢ（ＮＢ）は金属配線パターン１０２Ａ及び１０２Ｂの金属配線パターンに対応する。
【０００６】
寄生容量である容量Ｃｘの容量値は電圧に応じて変化し、金属配線パターン１０２Ａ、１０２Ｂから見た容量は容量Ｃｓと容量Ｃｘとの並列接続であるので、金属配線パターン１０２Ａ、１０２Ｂから見た容量特性は図１８のような電圧依存を示す。図１８には、基板側がｐ型半導体領域で、金属配線パターン１０２Ａ、１０２Ｂの一方及び半導体基板を０（Ｖ）に固定した場合の金属配線パターン１０２Ａ、１０２Ｂの他方の電圧変化に対する容量の変化を示している。金属配線パターン１０２Ａ、１０２Ｂの他方の電圧が大きくなるのに伴って容量値が小さくなっていき、期待する容量特性との差が大きくなる。このような容量特性における電圧依存性は、高精度アナログ回路（例えばＡ／Ｄ変換器）等で問題となる。
【０００７】
ここで、図１９を参照し、寄生容量である基板側の容量Ｃｘの電圧依存について説明する。金属配線パターン１０２Ａ、１０２Ｂに電圧がかかることで生じる金属配線パターン１０２Ａ、１０２Ｂからの電界がポリシリコン膜１０３を経由して基板１０４（ｐ型ウェル１０７）に終端する。そのため、ダミーパターンとして形成されるポリシリコン膜１０３はフローティングであるが、擬似的に可変電源が接続されているのと同じような振る舞いを示す。したがって、金属配線パターン１０２Ａ、１０２Ｂにかかる電圧が変化すると、ポリシリコン膜１０３−絶縁膜１０５−基板１０４（ｐ型ウェル１０７）の構造がバラクタ容量の振る舞いをし、図１９（Ｂ）に示すように容量値が変化する。このようにして寄生容量である基板側の容量Ｃｘは電圧に応じて変化する。また、図２０（Ａ）及び図２０（Ｂ）に示すように、ウェルがｐ型ウェル１０７でなくｎ型ウェル１０８である場合も同様である。ただし、ウェルがｎ型ウェル１０８である場合の容量特性は、図２０（Ｂ）に示すようにｐ型ウェル１０７とは逆の変化を示す。
【０００８】
フローティングのポリシリコン膜−絶縁膜−基板（ウェル）の構造が形成されていれば、基板側の容量Ｃｘは同様な電圧依存を示し、金属配線パターン１０２Ａ、１０２Ｂから見た容量も同様な電圧依存を示す。例えば、図２１（Ａ）に示すようにダミーパターンであるポリシリコン膜１０３が素子分離絶縁膜１０６上に形成されている場合も、絶縁膜の膜厚が大きくなっただけであるので、金属配線パターン１０２Ａ、１０２Ｂに電圧を大きくかけていくと同様な電圧依存を示す。また、例えば、ダミーパターンであるポリシリコン膜１０３が、図２１（Ｂ）に示すようにｎ型ウェル１０８上に絶縁膜１０５を介して形成されている場合、又は図２１（Ｃ）に示すようにｎ型ウェル１０８中に形成された素子分離絶縁膜１０６上に形成されている場合も同様である。ただし、ｎ型ウェル１０８の上方にポリシリコン膜１０３が形成されている場合の容量は、図２０（Ｂ）に示したように電圧が大きくなるのに伴って容量値が大きくなるように変化する。なお、図２１（Ａ）〜（Ｃ）において、図１５及び図１６に示した構成要素と同一の構成要素には同一の符号を付している。
【０００９】
前述のような金属配線パターン１０２Ａ、１０２Ｂから見た容量の電圧依存を改善する方法として、基板側におけるバラクタ容量のような振る舞いを抑制するためにポリシリコン膜１０３の電位を固定することが考えられる。しかし、ダミーパターンであるポリシリコン膜１０３の電位を固定するには、ポリシリコン膜１０３を物理的に接続しなければならず、金属配線パターン１０２Ａ、１０２Ｂの下方にポリシリコン膜１０３を張り巡らす必要がある。この場合には、金属配線パターン１０２Ａ、１０２Ｂから見た容量の電圧依存を改善することはできるが、ポリシリコン膜１０３を物理的に長く接続することとなり寄生容量が大きくなってしまうという問題がある。
【００１０】
下記特許文献１、２には、半導体基板（ウェル）上に絶縁膜を形成し、さらに絶縁膜上に導電性薄膜（電極）を形成することで容量素子を構成する半導体装置において、容量の電圧依存を低減する技術が開示されている。下記特許文献１、２では、電極となる導電性薄膜を物理的に接続し、ｐ型ウェルを含む容量素子とｎ型ウェルを含む容量素子とを並列に接続することで電圧依存の低減を図っている。また、下記特許文献３には、配線の金属パターンを電極として容量素子が形成される半導体装置において、容量素子の下方に形成されるダミーパターンである導体パターン及びウェルを、配線からなるシールド用金属パターンに接続し電位を固定することが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−２３２２０１号公報
【特許文献２】特開２００２−１５８３３１号公報
【特許文献３】特開２００９−２２４６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、寄生容量を増やすことなく、配線パターンにより形成される容量の電圧依存を低減することを可能にする半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
半導体装置の一態様は、半導体基板と、半導体基板に形成されたｐ型ウェル及びｎ型ウェルと、ｐ型ウェル及びｎ型ウェルのそれぞれの上に第１の絶縁膜を介して形成されたダミーパターンであって、電気的にフローティングである導体パターンと、配線層の第２の絶縁膜中に形成され、第１の方向に延在し容量素子の一方の電極を形成する第１の金属配線パターン及び容量素子の他方の電極を形成する第２の金属配線パターンとを含む。第１の金属配線パターン及び第２の金属配線パターンの各々の下方には、ｐ型ウェル及びｎ型ウェルが配置されている。
【発明の効果】
【００１４】
開示の半導体装置は、ｐ型ウェルの領域に係る寄生容量の電圧依存とｎ型ウェルの領域に係る寄生容量の電圧依存とが相殺され、寄生容量を増やすことなく、金属配線パターンにより形成される容量の電圧依存を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態における半導体装置の構成例を示す概略平面図である。
【図２】第１の実施形態における半導体装置の構成例を示す概略断面図である。
【図３】第１の実施形態における半導体装置の構成例を示す概略断面図である。
【図４】第１の実施形態における容量素子の容量−電圧特性を示す図である。
【図５】第１の実施形態における半導体装置の他の構成例を示す概略平面図である。
【図６】本実施形態における基板側構造の例を示す断面図である。
【図７】第２の実施形態における半導体装置の構成例を示す概略平面図である。
【図８】第２の実施形態における半導体装置の構成例を示す概略断面図である。
【図９】第２の実施形態における半導体装置の構成例を示す概略断面図である。
【図１０】第３の実施形態における半導体装置の構成例を示す概略平面図である。
【図１１】第３の実施形態における半導体装置の構成例を示す概略断面図である。
【図１２】第３の実施形態における半導体装置の構成例を示す概略断面図である。
【図１３】第４の実施形態における半導体装置の構成例を示す概略平面図である。
【図１４】第４の実施形態における基板側構成を説明するための断面図である。
【図１５】従来の半導体装置の構成例を示す概略平面図である。
【図１６】従来の半導体装置の構成例を示す概略断面図である。
【図１７】図１５及び図１６に示した容量素子の等価回路を示す図である。
【図１８】図１５及び図１６に示した容量素子の容量−電圧特性を示す図である。
【図１９】従来の半導体装置での容量素子を説明するための図である。
【図２０】従来の半導体装置での容量素子を説明するための図である。
【図２１】従来の半導体装置の他の構成例を示す概略断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
本発明の各実施形態における半導体装置は、配線パターンにより形成される容量素子を有する半導体装置であり、回路形成領域、及び回路形成領域とは異なる領域である容量形成領域を有する。回路形成領域には、配線パターンを用いた容量素子とは異なる電界効果トランジスタ等の通常の回路素子が形成され、容量形成領域には、配線パターンを用いた容量素子が形成されている。なお、以下の説明では、半導体装置の容量形成領域についてのみ説明するが、回路形成領域については従来の半導体装置と同様である。また、以下に示す断面図において、基板上及び配線層の層間絶縁膜については明示していないが、一般的な半導体装置と同様に層間絶縁膜が形成されている。
【００１７】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体装置の構成例を示す概略平面図である。図２は、図１に示したＡ−Ａ’線に沿った断面を示す概略断面図であり、図３は、図１に示したＢ−Ｂ’線に沿った断面を示す概略断面図である。
【００１８】
図１〜図３において、１１は半導体装置であり、１２Ａ及び１２Ｂは金属配線パターンであり、１３はポリシリコン膜である。また、２１は半導体基板であり、２２は絶縁膜であり、２３は素子分離絶縁膜であり、２４はｐ型半導体領域であるｐ型ウェルであり、２５はｎ型半導体領域であるｎ型ウェルである。
【００１９】
半導体装置１１において、金属配線パターン１２Ａは、配線層の層間絶縁膜中に形成され、容量素子の一方の電極を形成する金属配線パターンである。金属配線パターン１２Ａは、第１の方向に延在する複数の第１の配線パターンが、第１の方向に交差する第２の方向に延在する接続部により接続されている。金属配線パターン１２Ｂは、配線層の層間絶縁膜中に形成され、容量素子の他方の電極を形成する金属配線パターンである。金属配線パターン１２Ｂは、金属配線パターン１２Ａの複数の第１の配線パターンの間にそれぞれ配置された第１の方向に延在する複数の第２の配線パターンが、第２の方向に延在する接続部により接続されている。
【００２０】
つまり、金属配線パターン１２Ａ及び１２Ｂは櫛歯型にレイアウトされており、複数の第１の配線パターン及び複数の第２の配線パターンが互いに嵌合するように配置されている。金属配線パターン１２Ａ、１２Ｂ間には、金属配線パターンを埋め込む層間絶縁膜を誘電体膜として容量が形成されている。なお、多層配線により金属配線パターン１２Ａが形成されている例を示しているが、各層の金属配線パターン１２Ａは図示しないビア部等により接続されている（金属配線パターン１２Ｂについても同様）。また、金属配線パターン１２Ａ及び１２Ｂは、多層配線で形成されていなくとも良く、１つの層の配線パターンで形成されていても良い。
【００２１】
金属配線パターン１２Ａ及び１２Ｂの下方には、パターン密度の粗密差を小さくし各層の平坦性を向上させるために、ダミーパターンであるポリシリコン膜１３が配置されている。ポリシリコン膜１３は、半導体基板２１に形成されたウェル２４、２５上の素子活性領域内に絶縁膜２２を介して形成されている。ポリシリコン膜１３は、導体パターンであるが、接続されていない孤立したパターンであり電気的にフローティングとされている。なお、素子活性領域は、例えばＳＴＩ（Shallow Trench Isolation）法により形成された素子分離絶縁膜２３により画定された領域である。また、絶縁膜２２は、例えばゲート絶縁膜に相当する酸化膜である。
【００２２】
本実施形態では、金属配線パターン１２Ａ及び１２Ｂの各々の下方に、ポリシリコン膜１３が上方に形成されているｐ型ウェル２４及びｎ型ウェル２５がほぼ均等に配置されている。図１〜図３に示す例では、ｐ型ウェル２４及びｎ型ウェル２５の各々は、同じ幅で第２の方向に延在する矩形形状を有し、第１の方向において交互に配置されている。フローティングのポリシリコン膜１３−絶縁膜２２−基板（ｐ型ウェル２４）の構造を有する部分では、基板側の容量として、図１９（Ｂ）に示したような容量特性をもつ容量Ｃｐｘが形成される。また、フローティングのポリシリコン膜１３−絶縁膜２２−基板（ｎ型ウェル２５）の構造を有する部分では、基板側の容量として、図２０（Ｂ）に示したような容量特性をもつ容量Ｃｎｘが形成される。
【００２３】
このように１つの金属配線パターン１２Ａ及び１２Ｂに対して、ｐ型ウェル２４及びｎ型ウェル２５を均等に配置し、基板側の容量としてつく容量Ｃｐｘ、Ｃｎｘが電圧依存を相殺するようにすることで、基板側の容量について図４に示すような容量特性が得られる。これにより、金属配線パターン１２Ａ及び１２Ｂによる容量の電圧依存を低減することができ、容量特性を改善することができる。
【００２４】
なお、図１〜図３に示した例では、ｐ型ウェル２４及びｎ型ウェル２５の各々は、同じ幅で第２の方向に延在する矩形形状を有するものとしているが、幅は同じでなくともよく、１つの金属配線パターン１２Ａ及び１２Ｂの全体でｐ型ウェル２４の領域及びｎ型ウェル２５の領域の合計面積が均等であれば良い。
【００２５】
また、図５に概略平面図を示すように、ｐ型ウェル２４及びｎ型ウェル２５が第１の方向に延在する矩形形状を有し、第２の方向において交互に配置するようにしても良い。このような構成においても、金属配線パターン１２Ａ及び１２Ｂの下方には、ポリシリコン膜１３が上方に形成されているｐ型ウェル２４及びｎ型ウェル２５がともに配置されることとなる。したがって、従来のようにｐ型ウェル２４又はｎ型ウェル２５の一方のみを配置した場合と比較して、金属配線パターン１２Ａ及び１２Ｂによる容量の電圧依存を低減し、容量特性を改善することができる。
【００２６】
ここで、半導体基板に形成されたｐ型ウェル及びｎ型ウェルの上方に、ダミーパターンであるポリシリコン膜を配置する構成としては、例えば図６に示すような構成がある。図６において、３１は半導体基板、３２ｐはｐ型ウェル、３２ｎはｎ型ウェル、３３は素子分離絶縁膜、３４は絶縁膜（ゲート絶縁膜相当）、３５はダミーパターンとしてのポリシリコン膜、３６は金属配線パターンである。
【００２７】
図６（Ａ）は、半導体基板３１に形成されたｐ型ウェル３２ｐ上の素子活性領域内に、絶縁膜３４を介してポリシリコン膜３５が形成されている例を示している。また、図６（Ｂ）は、半導体基板３１に形成されたｎ型ウェル３２ｎ上の素子活性領域内に、絶縁膜３４を介してポリシリコン膜３５が形成されている例を示している。図６（Ｃ）は、半導体基板３１のｐ型ウェル３２ｐ中に形成された素子分離絶縁膜３３上にポリシリコン膜３５が形成されている例を示しており、図６（Ｄ）は、半導体基板３１のｎ型ウェル３２ｎ中に形成された素子分離絶縁膜３３上にポリシリコン膜３５が形成されている例を示している。
【００２８】
図６（Ａ）〜（Ｄ）に示した何れの例においても、フローティングのポリシリコン膜３５−素子分離絶縁膜３３又は絶縁膜３４−基板（ｐ型ウェル３２ｐ又はｎ型ウェル３２ｎ）の構造により基板側の容量の容量特性は電圧依存性を示す。素子分離絶縁膜３３の方が絶縁膜３４よりも膜厚が厚いので、図６（Ｃ）、（Ｄ）に示した構造の方が図６（Ａ）、（Ｂ）に示した構造よりも電圧に対する感度が低く、容量特性の電圧依存を低減する観点からは好ましい。また、寄生容量を抑制するには、ポリシリコン膜３５の上端の高さが低い、言い換えればポリシリコン膜３５と金属配線パターン３６の間の距離が大きいほうが好ましいが、ポリシリコン膜３５の上端の高さはプロセスに依存する。以上のことから、ウェルの上方にポリシリコン膜を配置する構成としては、容量特性の電圧依存の低減の効果を最大にする、又は電圧依存の低減の効果は多少小さくなるが寄生容量付加の低減を最大にするなど、要求仕様等に応じて適宜選択すれば良い。
【００２９】
図６（Ａ）〜（Ｄ）に例示した構成において、ウェル３２ｐ、３２ｎの上方に形成されるポリシリコン膜３５の上面（金属配線パターン３６側）から見た面積を小さくすることで、金属配線パターン３６に対する寄生容量を低減することができる。また、ウェル３２ｐ、３２ｎ中に形成される素子分離絶縁膜３３の上面から見た面積を大きくする、すなわち金属配線パターン３６から見えるウェル３２ｐ、３２ｎの面積を小さくすることで、寄生容量の電圧依存を低減することができる。
【００３０】
寄生容量の付加を低減するためにウェルの上方に形成されるダミーパターンであるポリシリコン膜の大きさを最小限に抑え、かつ容量の電圧依存を低減するために素子分離絶縁膜が形成される領域を可能な限り多くする例を、以下に説明する。以下に説明する第２〜第４の実施形態における半導体装置は、容量特性の電圧依存の低減、及び寄生容量の付加防止の両方の点で有効である。
【００３１】
（第２の実施形態）
本発明の第２の実施形態について説明する。
図７は、第２の実施形態における半導体装置の構成例を示す概略平面図である。図８（ａ）は、図７に示したＡ−Ａ’線に沿った断面を示す概略断面図であり、図８（ｂ）は、図７に示したＢ−Ｂ’線に沿った断面を示す概略断面図である。図９（ａ）は、図７に示したＣ−Ｃ’線に沿った断面を示す概略断面図であり、図９（ｂ）は、図７に示したＤ−Ｄ’線に沿った断面を示す概略断面図である。
【００３２】
図７〜図９において、５１は半導体装置であり、５２Ａ及び５２Ｂは金属配線パターンであり、５３はポリシリコン膜であり、５４はｐ型半導体領域であるｐ型ウェルであり、５５はｎ型半導体領域であるｎ型ウェルである。また、６１は半導体基板であり、６２は絶縁膜であり、６３は素子分離絶縁膜である。
【００３３】
半導体装置５１において、金属配線パターン５２Ａ、５２Ｂは、配線層の層間絶縁膜中に形成され、容量素子の電極を形成する金属配線パターンである。金属配線パターン５２Ａ、５２Ｂのそれぞれは、図１〜図３に示した第１の実施形態における金属配線パターン１２Ａ、１２Ｂと同様に形成され、金属配線パターンを埋め込む層間絶縁膜を誘電体膜として金属配線パターン５２Ａ、５２Ｂ間に容量が形成されている。
【００３４】
金属配線パターン５２Ａ及び５２Ｂの下方には、パターン密度の粗密差を小さくし各層の平坦性を向上させるために、ダミーパターンであるポリシリコン膜５３が配置されている。ポリシリコン膜５３は、半導体基板６１に形成されたウェル５４、５５上の素子活性領域内に絶縁膜６２を介して形成されている。絶縁膜６２は、例えばゲート絶縁膜に相当する酸化膜である。
【００３５】
ポリシリコン膜５３は、図１〜図３に示した第１の実施形態におけるポリシリコン膜１３に対応するものであるが、本実施形態では金属配線パターン５２Ａ及び５２Ｂ側から見た面積を最小限に抑えるように形成される。また、容量特性の電圧依存の低減、及び寄生容量の付加の低減の点から、ポリシリコン膜５３は、金属配線パターン５２Ａ及び５２Ｂの間の領域であって、かつ金属配線パターン５２Ａ及び５２Ｂからの距離（ｄ１１とｄ１２、ｄ１３とｄ１４）が等しい位置に配置されることが望ましい。
【００３６】
ポリシリコン膜５３が上方に形成されているｐ型ウェル５４及びｎ型ウェル５５が、金属配線パターン５２Ａ及び５２Ｂの各々の下方に、ほぼ均等に配置されている。図７〜図９に示す例では、ｐ型ウェル５４及びｎ型ウェル５５の各々は、第２の方向に延在する矩形形状を有し、第１の方向において交互に配置されている。また、本実施形態では、ｐ型ウェル５４及びｎ型ウェル５５中に形成される素子分離絶縁膜６３の金属配線パターン５２Ａ及び５２Ｂ側から見た領域は、容量の電圧依存を低減するために可能な限り大きくすることが望ましい。
【００３７】
なお、金属配線パターン５２Ａ及び５２Ｂにおける接続部の下方に配置された、ポリシリコン膜５３が上方に形成されているｐ型ウェル５４及びｎ型ウェル５５の組５６は、それらを設けなくとも密度制約等を満足できる場合には、設けないのが望ましい。また、領域５７については、素子分離絶縁膜６３の下にｐ型ウェル５４及びｎ型ウェル５５を配置しているが、間隔が狭くｐ型ウェル５４及びｎ型ウェル５５を配置できない場合には、ｐ型ウェル５４又はｎ型ウェル５５の一方を配置すれば良い。
【００３８】
このように各金属配線パターン５２Ａ及び５２Ｂに対して、ｐ型ウェル５４及びｎ型ウェル５５を均等に配置し、ｐ型の領域及びｎ型の領域にそれぞれ寄生容量としてつく基板側の容量の電圧依存を互いに打ち消すようにする。これにより、金属配線パターン５２Ａ及び５２Ｂによる容量の電圧依存を低減することができ、容量特性を改善することができる。また、ｐ型ウェル５４及びｎ型ウェル５５の上方に形成されるポリシリコン膜５３の金属配線パターン５２Ａ及び５２Ｂ側から見た面積を最小限に抑えることで、寄生容量の付加を抑制することができる。また、金属配線パターン５２Ａ及び５２Ｂ側から見た素子分離絶縁膜６３の領域を可能な限り大きくすることで、金属配線パターン５２Ａ及び５２Ｂによる容量の電圧依存を低減することができる。
【００３９】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１０は、第３の実施形態における半導体装置の構成例を示す概略平面図である。図１１（ａ）は、図１０に示したＡ−Ａ’線に沿った断面を示す概略断面図であり、図１１（ｂ）は、図１０に示したＢ−Ｂ’線に沿った断面を示す概略断面図である。図１２（ａ）は、図１０に示したＣ−Ｃ’線に沿った断面を示す概略断面図であり、図１２（ｂ）は、図１０に示したＤ−Ｄ’線に沿った断面を示す概略断面図であり、図１２（ｃ）は、図１０に示したＥ−Ｅ’線に沿った断面を示す概略断面図である。図１０〜図１２において、図７〜図９に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００４０】
第３の実施形態における半導体装置は、ポリシリコン膜５３が上方に形成されているｐ型ウェル５４及びｎ型ウェル５５の各々が、第１の方向に延在する矩形形状を有し、金属配線パターン５２Ａ及び５２Ｂの下方に、第２の方向において交互に配置されている。図１０〜図１２には、第１の方向に延在する金属配線パターン５２Ａ及び５２Ｂの配線パターンの間に、ポリシリコン膜５３が上方に形成されているｐ型ウェル５４及びｎ型ウェル５５が配置されている例を示している。このように、ある配線パターンに対して一方の側にｐ型ウェル５４を配置し、他方の側にｎ型ウェル５５を配置して、その配線パターンから見えるｐ型領域とｎ型領域の割合が同じになるように配置することで、容量の電圧依存の低減に関して大きな効果が期待できる。
【００４１】
また、第３の実施形態における半導体装置においても、ポリシリコン膜５３は、金属配線パターン５２Ａ及び５２Ｂ側から見た面積を最小限に抑えるように形成される。また、容量特性の電圧依存の低減、及び寄生容量の付加の低減の点から、ポリシリコン膜５３は、金属配線パターン５２Ａ及び５２Ｂの間の領域であって、かつ金属配線パターン５２Ａ及び５２Ｂからの距離（ｄ２１とｄ２２）が等しい位置に配置されることが望ましい。また、ｐ型ウェル５４及びｎ型ウェル５５中に形成される素子分離絶縁膜６３の金属配線パターン５２Ａ及び５２Ｂ側から見た領域も、容量の電圧依存を低減するために可能な限り大きくすることが望ましい。
【００４２】
第３の実施形態においても、ｐ型の領域及びｎ型の領域にそれぞれ寄生容量としてつく基板側の容量の電圧依存を互いに打ち消すようにすることで、金属配線パターン５２Ａ及び５２Ｂによる容量の電圧依存を低減することができ、容量特性を改善することができる。また、ｐ型ウェル５４及びｎ型ウェル５５の上方に形成されるポリシリコン膜５３の金属配線パターン５２Ａ及び５２Ｂ側から見た面積を最小限に抑えることで、寄生容量の付加を抑制することができる。また、金属配線パターン５２Ａ及び５２Ｂ側から見た素子分離絶縁膜６３の領域を可能な限り大きくすることで、金属配線パターン５２Ａ及び５２Ｂによる容量の電圧依存を低減することができる。
【００４３】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
第２及び第３の実施形態では、ｐ型ウェル５４及びｎ型ウェル５５上に絶縁膜６２を介してダミーパターンであるポリシリコン膜５３が形成されている例を示したが、ウェル中に形成された素子分離絶縁膜上にダミーパターンであるポリシリコン膜が形成されている場合にも同様の効果が得られる。
【００４４】
第４の実施形態における半導体装置は、半導体基板のｐ型ウェル及びｎ型ウェル中に形成された素子分離絶縁膜上にダミーパターンであるポリシリコン膜を形成するようにしたものである。図１３は、第４の実施形態における半導体装置の構成例を示す概略平面図であり、図１４は、第４の実施形態における基板側構成を説明するための図である。図１３及び図１４において、図７〜図９に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００４５】
図１３及び図１４において、７１は素子分離絶縁膜であり、７２は半導体基板であり、７３はｐ型半導体領域であるｐ型ウェルであり、７４はｎ型半導体領域であるｎ型ウェルである。図１３には、前述した第２の実施形態と同様に、ｐ型ウェル７３及びｎ型ウェル７４の各々が、第２の方向に延在する矩形形状を有し、第１の方向において交互に配置されている例を示している。なお、前述した第３の実施形態と同様に、ｐ型ウェル７３及びｎ型ウェル７４の各々が、第１の方向に延在する矩形形状を有し、第２の方向において交互に配置されるようにすることも可能である。
【００４６】
第４の実施形態と前述した第２及び第３の実施形態は、基板側構成の基本単位だけが異なり、他の構成は前述した第２及び第３の実施形態と同様である。第４の実施形態では、図１４（ａ）及び図１４（ｂ）にそれぞれ示した基本単位でダミーパターンであるポリシリコン膜５３、ｐ型ウェル７３及びｎ型ウェル７４を配置すれば良い。
【００４７】
図１４（ａ）は、半導体基板７２のｐ型ウェル７３中に形成された素子分離絶縁膜７１上にポリシリコン膜５３が形成された構成を第１の基本単位７５とし、半導体基板７２のｎ型ウェル７４中に形成された素子分離絶縁膜７１上にポリシリコン膜５３が形成された構成を第２の基本単位７６とする。そして、第１の基本単位７５と第２の基本単位７６とを所定の方向において交互に配置する。図１４（ｂ）は、半導体基板７２のｐ型ウェル７３とｎ型ウェル７４との境界中に形成された素子分離絶縁膜７１上にポリシリコン膜５３が形成された構成を基本単位７５として、所定の方向において交互に配置する。
【００４８】
なお、前述した各実施形態において、ダミーパターンであるポリシリコン膜が上方に形成されたｐ型ウェル及びｎ型ウェルは電気的に接続することが好ましい。電気的に接続した場合には、ｐ型ウェル及びｎ型ウェルのバイアスが同じになり、容量特性の理想的な相殺が可能となる。さらに、例えばダミーパターンであるポリシリコン膜が上方に形成されたｐ型ウェル及びｎ型ウェルと半導体基板とを外周部で接続し、固定電位（例えばグランド電位）を与えるようにしても良い。
【００４９】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００５０】
（付記１）
半導体基板と、
前記半導体基板に形成されたウェル上に第１の絶縁膜を介して形成されたダミーパターンであって、電気的にフローティングである導体パターンと、
前記導体パターンよりも上層の配線層の第２の絶縁膜中に形成され、第１の方向に延在し容量素子の一方の電極を形成する第１の金属配線パターンと、
前記第２の絶縁膜中に形成され、前記第１の方向に延在し前記容量素子の他方の電極を形成する第２の金属配線パターンと
を含み、
前記第１の金属配線パターン及び前記第２の金属配線パターンの各々の下方に、前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルが配置されていることを特徴とする半導体装置。
（付記２）
前記第１の金属配線パターン及び前記第２の金属配線パターンの各々の下方に、前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルが略均等に配置されていることを特徴とする付記１記載の半導体装置。
（付記３）
前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルは、前記第１の方向に交差する第２の方向に延在する形状を有し、前記第１の方向において交互に配置されていることを特徴とする付記２記載の半導体装置。
（付記４）
前記導体パターンは、素子分離絶縁膜により画定された素子活性領域に形成されていることを特徴とする付記３記載の半導体装置。
（付記５）
前記導体パターンは、素子活性領域を画定する素子分離絶縁膜上に形成されていることを特徴とする付記３記載の半導体装置。
（付記６）
前記第１の金属配線パターンと前記第２の金属配線パターンとの間の領域に、前記導体パターンが形成されていることを特徴とする付記３記載の半導体装置。
（付記７）
前記第１の金属配線パターンからの距離と前記第２の金属配線パターンからの距離とが等しい位置に前記導体パターンが形成されていることを特徴とする付記６記載の半導体装置。
（付記８）
前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルが電気的に接続されていることを特徴とする付記３記載の半導体装置。
（付記９）
前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルと前記半導体基板とが電気的に接続されていることを特徴とする付記３記載の半導体装置。
（付記１０）
同層に形成された複数の前記第１の金属配線パターンを有し、前記複数の第１の金属配線パターンが前記第１の方向に交差する第２の方向に延在する第１の接続部により接続されているとともに、
同層に形成され、前記複数の第１の金属配線パターンの間にそれぞれ配置された複数の前記第２の金属配線パターンを有し、前記複数の第２の金属配線パターンが前記第２の方向に延在する第２の接続部により接続されていることを特徴とする付記３記載の半導体装置。
（付記１１）
前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルは、前記第１の方向に延在する形状を有し、前記第１の方向に交差する第２の方向において交互に配置されていることを特徴とする付記１記載の半導体装置。
（付記１２）
前記金属配線パターンのそれぞれに対して、前記第２の方向における一方の側の下方に前記導体パターンが上方に形成されたｐ型ウェルが配置され、前記第２の方向における他方の側の下方に前記導体パターンが上方に形成されたｎ型ウェルが配置されていることを特徴とする付記１１記載の半導体装置。
（付記１３）
前記導体パターンは、素子分離絶縁膜により画定された素子活性領域に形成されていることを特徴とする付記１２記載の半導体装置。
（付記１４）
前記導体パターンは、素子活性領域を画定する素子分離絶縁膜上に形成されていることを特徴とする付記１２記載の半導体装置。
（付記１５）
前記第１の金属配線パターンと前記第２の金属配線パターンとの間の領域に、前記導体パターンが形成されていることを特徴とする付記１２記載の半導体装置。
（付記１６）
前記第１の金属配線パターンからの距離と前記第２の金属配線パターンからの距離とが等しい位置に前記導体パターンが形成されていることを特徴とする付記１５記載の半導体装置。
（付記１７）
前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルが電気的に接続されていることを特徴とする付記１２記載の半導体装置。
（付記１８）
前記導体パターンが上方に形成されたｐ型ウェル及びｎ型ウェルと前記半導体基板とが電気的に接続されていることを特徴とする付記１２記載の半導体装置。
（付記１９）
同層に形成された複数の前記第１の金属配線パターンを有し、前記複数の第１の金属配線パターンが前記第１の方向に交差する第２の方向に延在する第１の接続部により接続されているとともに、
同層に形成され、前記複数の第１の金属配線パターンの間にそれぞれ配置された複数の前記第２の金属配線パターンを有し、前記複数の第２の金属配線パターンが前記第２の方向に延在する第２の接続部により接続されていることを特徴とする付記１２記載の半導体装置。
【符号の説明】
【００５１】
１１、５１  半導体装置
１２Ａ、１２Ｂ、５２Ａ、５２Ｂ  金属配線パターン
１３、５３  ポリシリコン膜
２１、６１  半導体基板
２２、６２  絶縁膜
２３、６３、７１  素子分離絶縁膜
２４、５４、７３  ｐ型ウェル
２５、５５、７４  ｎ型ウェル
【図１】
0005942471.tif 000002
【図２】
0005942471.tif 000003
【図３】
0005942471.tif 000004
【図４】
0005942471.tif 000005
【図５】
0005942471.tif 000006
【図６】
0005942471.tif 000007
【図７】
0005942471.tif 000008
【図８】
0005942471.tif 000009
【図９】
0005942471.tif 000010
【図１０】
0005942471.tif 000011
【図１１】
0005942471.tif 000012
【図１２】
0005942471.tif 000013
【図１３】
0005942471.tif 000014
【図１４】
0005942471.tif 000015
【図１５】
0005942471.tif 000016
【図１６】
0005942471.tif 000017
【図１７】
0005942471.tif 000018
【図１８】
0005942471.tif 000019
【図１９】
0005942471.tif 000020
【図２０】
0005942471.tif 000021
【図２１】
0005942471.tif 000022