(57)【特許請求の範囲】
【請求項１】
スタートビット，ストップビット，前記スタートビットと前記ストップビットとによって挟まれた複数ビットのデータからなるブロックデータを単位として調歩同期式通信を実行するＵＡＲＴを備えた調停機能を持たない信号処理部と、
前記ブロックデータの１ビット幅を周期とするバスクロックを生成し、前記信号処理部から前記ブロックデータからなる送信データの供給を受け、該送信データを前記バスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力すると共に、前記バス通信路から取り込んだ受信データを、前記バスクロックに従って復号化し前記信号処理部に供給するトランシーバと、
を備えたノードを、前記バス通信路を介して相互に接続することで構成される通信システムであって、
前記ノードの一つをクロックマスタ、該クロックマスタ以外のノードをクロックスレーブとして、
前記クロックマスタのトランシーバは、前記信号処理部から供給される前記ブロックデータの１ビット幅を表す基準クロックに同期したバスクロックを生成し、
前記クロックスレーブのトランシーバは、前記バス通信路から取り込んだ受信データから抽出されるクロック成分に同期したバスクロックを生成し、
各ノードのトランシーバは、前記送信データの送信中に、符号化前の前記送信データと復号化後の前記受信データの信号レベル、或いは符号化後の前記送信データと復号化前の前記受信データの信号レベルうちいずれか一方をビット単位で比較し、比較対象となった送信側のデータの信号レベルがハイレベルまたはレセッシブ、かつ比較対象となった受信側のデータの信号レベルがロウレベルまたはドミナントである場合に、前記信号処理部が送信中の１ブロック分の前記ブロックデータの送信が継続されている間、該ブロックデータの前記バス通信路への出力を停止することを特徴とする通信システム。
【請求項２】
スタートビット，ストップビット，前記スタートビットとストップビットとによって挟まれた複数ビットのデータをブロックデータとして、該ブロックデータの１ビット幅を周期とするバスクロックを生成するクロック生成回路と、
前記ブロックデータを単位として調歩同期式通信を実行するＵＡＲＴを備えた調停機能を持たない信号処理部から前記ブロックデータからなる送信データの供給を受け、該送信データを、前記バスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通
信路に出力する符号化回路と、
前記バス通信路から取り込んだ受信データを、前記バスクロックに従って復号化し前記信号処理部に供給する復号化回路と、
前記送信データの送信中に、符号化前の前記送信データと復号化後の前記受信データの信号レベル、或いは符号化後の前記送信データと復号化前の前記受信データの信号レベルうちいずれか一方をビット単位で比較し、比較対象となった送信側のデータの信号レベルがハイレベルまたはレセッシブ、かつ比較対象となった受信側のデータの信号レベルがロウレベルまたはドミナントである場合に調停負けしたことを表す衝突検出信号を出力するビット調停回路と、
を備え、
前記符号化回路は、前記衝突検出信号が調停負けしたことを表している場合に、前記信号処理部が送信中の１ブロック分の前記ブロックデータの送信が継続されている間、該ブロックデータの前記バス通信路への出力を停止することを特徴とするトランシーバ。
【請求項３】
前記ビット調停回路は、前記符号化回路にて符号化された送信データと、前記復号化回路にて復号化される前の受信データとを比較することを特徴とする請求項２に記載のトランシーバ。
【請求項４】
前記ビット調停回路は、前記符号化回路にて符号化される前の送信データと、前記復号化回路にて復号化された後の受信データとを比較することを特徴とする請求項２に記載のトランシーバ。
【請求項５】
前記クロック生成回路は、前記信号処理部から供給される基準クロックに基づき、該基準クロックに同期したバスクロックを生成することを特徴とする請求項２乃至請求項４のいずれか１項に記載のトランシーバ。
【請求項６】
前記クロック生成回路は、前記バス通信路から取り込んだ受信データに基づき、該受信データから抽出されるクロック成分に同期したバスクロックを生成することを特徴とする請求項２乃至請求項４のいずれか１項に記載のトランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、調歩同期式通信コントローラを用いてノード間の通信を行う通信システム、およびその通信システムに適用されるトランシーバに関する。
【背景技術】
【０００２】
従来、車両に搭載される通信システムとして、ＣＡＮ（Controller Area Network ）やＬＩＮ（Local Interconnect Network）等、バス通信路を利用するものが知られている（例えば、非特許文献１参照）。
【０００３】
これらＣＡＮやＬＩＮを利用して通信線の多重化が進む一方、センサや表示灯等のＩ／Ｏ間には多重化されていないじか線も未だに存在している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】佐藤道夫著「車載ネットワークシステム徹底解説」ＣＱ出版株式会社、２００５年１２月１日発行
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、じか線が使用されている部位の配線を簡略化するために、ＣＡＮやＬＩＮを適用することが考えられる。
しかし、ＣＡＮを適用した場合、ＣＡＮコントローラを用いて通信機能を実現することになるが、ＣＡＮコントローラは必要以上に高機能であるだけでなく高価であるため、無駄にコストが増大してしまうという問題があった。
【０００６】
一方、ＬＩＮを適用した場合、多くのマイクロコンピュータに搭載され調歩同期式のシリアル通信を実現するＵＡＲＴ（Universal Asynchronous Receiver Transmitter ）を利用して通信機能を実現することができるためコストを削減できるものの、予め設定されたスケジュールに基づくタイムトリガー方式で通信が行われるため、高い応答性を得ることができないという問題があった。
【０００７】
なお、低コストで通信機能を実現することを考えると、ＬＩＮ同様にＵＡＲＴを利用して通信機能を実現することが望ましい。
そこで本発明は、上記問題点を解決するために、調歩同期式のシリアル通信をバス通信路に適用した通信システムにおいて応答性のよい多重通信を実現することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた発明である請求項１に記載の通信システムは、スタートビット，ストップビット，これらスタートビットとストップビットとによって挟まれた複数ビットのデータからなるブロックデータを単位として調歩同期式通信を実行するＵＡＲＴを備えた調停機能を持たない信号処理部と、ブロックデータの１ビット幅を周期とするバスクロックを生成し、信号処理部からブロックデータで構成された送信データの供給を受け、その送信データをバスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力すると共に、バス通信路から取り込んだ受信データを、バスクロックに従って復号化し信号処理部に供給するトランシーバとを備えたノードで構成され、各ノードは、バス通信路を介して相互に接続されている。
【０００９】
そして、通信システムを構成するノードの一つをクロックマスタ、クロックマスタ以外のノードをクロックスレーブとして、クロックマスタのトランシーバは、信号処理部から供給されるブロックデータの１ビット幅を表す基準クロックに同期したバスクロックを生成し、一方、クロックスレーブのトランシーバは、バス通信路から取り込んだ受信データから抽出されるクロック成分に同期したバスクロックを生成する。つまり、全てのノードのトランシーバが、クロックマスタの信号処理部から供給される基準クロックに同期して動作するように構成されている。
【００１０】
更に、各ノードのトランシーバは、送信データの送信中に、送信データおよび受信データの信号レベルをビット単位で比較し、信号レベルが不一致である場合に、信号処理部が送信中の１ブロック分のブロックデータの送信が継続されている間、そのブロックデータのバス通信路への出力を停止するように構成されている。
【００１１】
つまり、バス調停を行い、調停負けしたノードは直ちに送信を中止する、いわゆるＣＳＭＡ／ＣＡ方式の通信を実現する。
このように構成された本発明の通信システムによれば、ＵＡＲＴを利用して安価に構成することができるだけでなく、各ノードは任意のタイミングでデータを送信することができるため、応答性のよい多重通信を実現することができる。
【００１２】
次に、請求項２に記載のトランシーバは、スタートビット，ストップビット，スタート
ビットとストップビットとによって挟まれた複数ビットのデータをブロックデータとして、該ブロックデータの１ビット幅を周期とするバスクロックを生成するクロック生成回路と、ブロックデータを単位として調歩同期式通信を実行するＵＡＲＴを備えた調停機能を持たない信号処理部からブロックデータからなる送信データの供給を受け、その送信データを、バスクロックに従ってクロック成分を含んだ伝送路符号に符号化しバス通信路に出力する符号化回路と、バス通信路から取り込んだ受信データを、バスクロックに従って復号化し信号処理部に供給する復号化回路と、送信データの送信中に該送信データおよび受信データの信号レベルをビット単位で比較し、信号レベルが不一致である場合に調停負けしたことを表す衝突検出信号を出力するビット調停回路とを備えている。
【００１３】
そして、符号化回路は、前記衝突検出信号が調停負けしたことを表している場合に、信号処理部が送信中の１ブロック分のブロックデータの送信が継続されている間、そのブロックデータのバス通信路への出力を停止するように構成されている。
このように構成された本発明のトランシーバは、請求項１に記載の通信システムを構成する各ノードを構成する際に好適に用いることができる。
【００１４】
なお、ビット調停回路は、請求項３に記載のように、符号化回路にて符号化された送信データと、復号化回路にて復号化される前の受信データとを比較するように構成されていてもよいし、請求項４に記載のように、符号化回路にて符号化される前の送信データと、復号化回路にて復号化された後の受信データとを比較するように構成されていてもよい。
【００１５】
ところで、クロック生成回路は、請求項５に記載のように、信号処理部から供給される基準クロックに基づき、該基準クロックに同期したバスクロックを生成するように構成されていてもよい。この場合、クロックマスタとなるノードのトランシーバとして使用することができる。
【００１６】
また、クロック生成回路は、請求項６に記載のように、バス通信路から取り込んだ受信データに基づき、該受信データから抽出されるクロック成分に同期したバスクロックを生成するように構成されていてもよい。この場合、クロックスレーブとなるノードのトランシーバとして使用することができる。
【図面の簡単な説明】
【００１７】
【図１】車載通信システムの概略構成を示すブロック図。
【図２】（ａ）はバス通信路で使用する伝送路符号の構成、（ｂ）はバス通信路を介して送受信されるフレームの構成、（ｃ）はＵＡＲＴが送受信するブロックデータの構成を示す説明図。
【図３】マスタノード、スレーブノードの構成を示すブロック図。
【図４】タイミング生成部が生成する各種タイミング信号を示す説明図。
【図５】符号化復号化部の構成を示すブロック図。
【図６】（ａ）はマスタノードの符号化回路、（ｂ）はスレーブノードの符号化回路、（ｃ）はビット調停回路の構成を示す回路図。
【図７】符号化回路の動作を示すタイミング図。
【図８】ビット調停回路の動作を示すタイミング図。
【図９】（ａ）は符号化復号化回路の他の構成例を示すブロック図、（ｂ）はビット調停回路の構成を示す回路図。
【図１０】他の構成例で示したビット調停回路の動作を示すタイミング図。
【発明を実施するための形態】
【００１８】
以下に本発明の実施形態を図面と共に説明する。
＜全体構成＞
図１は、車両に搭載され、ボデー系のアプリケーションを実現する電子制御装置（ボデー系ＥＣＵ）や、車両の状態を検出したり車両の状態を制御したりするために設けられた関連機器（ライト，センサ等）からなるノード３を、バス状の通信路（以下「バス通信路」という）５を介して相互に接続した通信システム１の概略構成を示すブロック図である。
【００１９】
図１に示すように、通信システム１を構成するノード３のうち、ボデー系ＥＣＵとしては、ボデー・ワイパＥＣＵ，シートＥＣＵ，スライドドアＥＣＵ，ミラーＥＣＵ，バックドアＥＣＵ，ライトＥＣＵ，チルテレ（電動ステアリング位置調整装置）ＥＣＵ等があり、一方、関連機器としては、ライトＳＷ，ワイパＳＷ，ライトセンサ，レインセンサ等がある。
【００２０】
＜バス通信路＞
バス通信路５は、異なるノード３からハイレベルの信号とロウレベルの信号とが同時に出力されると、バス通信路５上の信号レベルがロウレベルとなるように構成されており、この機能を利用してバス調停を実現する。
【００２１】
ここで図２（ａ）は、バス通信路５で使用する伝送路符号を示す説明図である。
図２（ａ）に示すように、バス通信路５では、伝送路符号として、ビットの途中で信号レベルがロウレベルからハイレベルに変化するＰＷＭ符号が用いられ、レセッシブ（本実施形態では１に対応）およびドミナント（本実施形態では０に対応）からなる二値の信号を２種類のデューティ比で表現する。
【００２２】
具体的には、ドミナントの方がレセッシブよりロウレベルの比率が長くなるよう（本実施形態では、レセッシブが１ビットの１／３の期間、ドミナントが１ビットの２／３の期間）に設定され、バス通信路５上でレセッシブとドミナントとが衝突すると、ドミナントが調停勝ちするようにされている。
【００２３】
また、図２（ｂ）は、ノード３間の通信に使用するフレームの構成を示す説明図である。
図２（ｂ）に示すように、フレームは、送信を許可するデータを指定するためのヘッダと、ヘッダによって指定されたデータを送信するための可変長のレスポンスからなる。
【００２４】
このうち、ヘッダは、送信を許可するデータの識別子（ＩＤ）からなり、ＩＤの値が小さいほど、バス調停で勝ち残るように設定されている。一方、レスポンスは、データ以外に、データ（レスポンス）のサイズを示すサイズ情報、エラーの有無をチェックするためのＣＲＣ符号が少なくとも含まれている。
【００２５】
＜ノード共通＞
各ノード３は、予め割り当てられた全ての機能を実行可能な動作モードであるウェイクアップモード、一部の機能（ここでは通信機能）を停止して低消費電力状態を実現する動作モードであるスリープモードで動作する。
【００２６】
また、ノード３の一つ（ここではボデー・ワイパＥＣＵ）をマスタ３ａ、他のノードをスレーブ３ｂとして、マスタ３ａがヘッダを送信することによって、送信を許可するデータ（ひいてはデータの送信元となるスレーブ３ｂ）を順次指定し、ヘッダによって指定されたデータの送信元となるスレーブ３ｂがレスポンス（データ）を送信するポーリングと、マスタ３ａからの指示によらずスレーブ３ｂが自律的に通信を制御するイベント通信とを実行する。
【００２７】
以下、マスタ３ａおよびスレーブ３ｂの構成を、図３に示すブロック図を参照して説明する。
＜マスタ＞
マスタ３ａは、バス通信路５を介した他ノード３との通信によって得られた情報等に基づき、自ノード３に割り当てられた各種処理を実行する信号処理部１０と、信号処理部１０から供給されるＮＲＺ符号の送信データＴＸＤを、入力端子ＰＩを介して取り込み、取り込んだ送信データＴＸＤをＰＷＭ符号に符号化したものを送信データＴＸとして通信端子ＰＴを介してバス通信路５に出力すると共に、バス通信路５から通信端子ＰＴを介して取り込んだ受信データＲＸをＰＷＭ符号からＮＲＺ符号に復号化したものを受信データＲＸＤとして出力端子ＰＯを介して信号処理部１０に供給するトランシーバ２０とを備えている。
【００２８】
また、トランシーバ２０は、入力端子ＰＩ，出力端子ＰＯ，通信端子ＰＴの他に、信号処理部１０から供給される基準クロックＣＫを取り込むためのクロック端子ＰＣ、同じく信号処理部１０から供給されるモード設定信号ＮＳＬＰを取り込むためのモード設定端子ＰＭを備えている。
【００２９】
<<信号処理部>>
信号処理部１０は、ＣＰＵ，ＲＯＭ，ＲＡＭ，ＩＯポート等からなる周知のマイクロコンピュータを中心に構成され、更に、調歩同期（非同期）方式のシリアル通信を実現するＵＡＲＴ（汎用非同期受信・送信機：Universal Asynchronous Receiver Transmitter ）、１１、当該信号処理部１０を動作させるための動作クロックや、ＵＡＲＴ１１の通信速度と同じ速度（本実施形態では２０Ｋｂｐｓ）に設定されトランシーバ２０に供給する基準クロックＣＫを発生させる発振回路１２を備えている。
【００３０】
但し、発振回路１２は、水晶発振子を用いて構成され、安定した周波数で発振する高精度のものが用いられている。また、信号処理部１０は、自ノードの動作モードがウェイクアップモードの時には非アクティブレベルとなり、動作モードがスリープモードの時にはアクティブレベルとなるモード設定信号ＮＳＬＰをトランシーバ２０に供給するように構成されている。
【００３１】
ここで図２（ｃ）は、ＵＡＲＴ１１が送受信するデータＴＸＤ，ＲＸＤの構成を示す説明図である。図示されているように、ＵＡＲＴ１１は、データの開始を示す１ビット長のスタートビット（ロウレベル）と、データの終了を示すストップビット（ハイレベル）と、これらスタートビット，ストップビットに挟まれた８ビットのデータとで構成された合計１０ビットのブロックデータを単位として送受信する。但し、主要部となる８ビットのデータは、ＬＳＢ（最下位ビット）が先頭、ＭＳＢ（最上位ビット）が末尾となるように設定されている。
【００３２】
なお、前述のフレーム（図２（ｂ）参照）を構成するヘッダは、単一のブロックデータで構成され、スタートビット，ストップビットを除く８ビットのデータのうち、７ビットはＩＤとして用いられ、１ビットはパリティビットとして用いられる。また、レスポンスは、１ないし複数個のブロックデータで構成され、最初のブロックに、サイズ情報が設定される。
【００３３】
<<トランシーバ>>
図３に戻り、トランシーバ２０は、信号処理部１０からクロック端子ＰＣを介して供給される基準クロックＣＫに同期した各種タイミング信号を生成するタイミング生成部２１と、タイミング生成部２１にて生成されたタイミング信号に従って、送信データＴＸＤの符号化、受信データＲＸの復号化を行う符号化復号化部２２と、符号化復号化部２２にて符号化された送信データＴＸを通信端子ＰＴから出力する送信バッファ２３と、通信端子ＰＴを介して取り込んだ信号を２値化し受信データＲＸとして符号化復号化部２２に供給する受信バッファ２４とを備えている。
【００３４】
なお、送信バッファ２３は、上述したバス通信路５上でのバス調停が可能となるように、例えば、周知のオープンコレクタ回路を用いて構成されている。また、受信バッファ２４は、バス通信路５の信号レベルが、予め設定された閾値より大きければハイレベル、閾値より低ければロウレベルを出力する周知のコンパレータによって構成されている。
【００３５】
タイミング生成部２１は、複数のインバータをリング状に接続することで構成されたリングオシレータ等からなる簡易な発振回路を備え、この発振回路が発生させたカウント用クロックＣＣＫを分周することによって、各種タイミング信号を生成する。
【００３６】
<<タイミング生成部>>
ここで図４は、タイミング生成部２１が生成する各種タイミング信号を示す説明図である。なお、発振回路が発生させるカウント用クロックＣＣＫは、基準クロックＣＫに対して十分に高い周波数（数十〜数百倍程度）を有するように設定されている。
【００３７】
タイミング生成部２１は、基準クロックＣＫの立ち下がりエッジの間隔、即ち１周期の長さを、カウント用クロックＣＣＫによってカウントするカウンタや、カウンタによって得られた周期カウント値Ｃｉ（ｉ＝１，２，…）に基づいて、カウント用クロックＣＣＫを分周することによって基準クロックＣＫに同期した各種タイミング信号を発生させる分周回路等によって構成されている。
【００３８】
そして、具体的には、各種タイミング信号として、以下に示すクロックを生成する。
図４に示すように、タイミング生成部２１は、周期カウント値Ｃｉに相当する周期を有し、立ち下がりエッジから立ち上がりエッジまでの間隔が周期カウント値Ｃｉの１／２に相当する長さに設定されたデューティ５０％のバスクロックＢＣＫと、バスクロックＢＣＫの立ち下がりエッジで立ち下がり、その立ち下がりエッジから周期カウント値の１／３に相当する期間だけ経過したタイミングが立ち上がりエッジとなるレセッシブ生成用クロックＲＣＫと、バスクロックＢＣＫの立ち下がりエッジで立ち下がり、その立ち下がりエッジから周期カウント値の２／３に相当する期間だけ経過したタイミングが立ち上がりエッジとなるドミナント生成用クロックＤＣＫとを生成する。
【００３９】
なお、タイミング生成部２１では、モード設定信号ＮＳＬＰが示す動作モードに従い、動作モードがウェイクアップモード（ＮＳＬＰ＝１：非アクティブレベル）の時には、発振回路を動作させることによってタイミング信号の生成を行い、動作モードがスリープモード（ＮＳＬＰ＝０：アクティブレベル）の時には、発振回路を停止してタイミング信号の生成を停止することにより、符号化復号化部２２の動作を停止させるように構成されている。
【００４０】
<<符号化復号化部>>
次に、図５は、符号化復号化部２２の構成を示すブロック図である。
図５に示すように、符号化復号化部２２は、入力端子ＰＩ（図３参照）を介して入力された送信データＴＸＤ（ＮＲＺ符号）を伝送路符号（ＰＷＭ符号）に符号化する符号化回路２７と、受信バッファ２４（図３参照）が取り込んだ受信データＲＸをＮＲＺ符号に復号化する復号化回路２８と、符号化前の送信データＴＸＤと復号化後の受信データＲＸＤをビット単位で比較し、信号レベル（レセッシブ／ドミナント）が不一致である場合にアクティブレベルとなる衝突検出信号ＣＤを符号化回路２７に出力するビット調停回路２９とを備えている。
【００４１】
ここで図６（ａ）は、符号化回路２７の構成を示す回路図である。
図６（ａ）に示すように、符号化回路２７は、衝突検出信号ＣＤ，送信データＴＸＤ，ドミナント生成用クロックＤＣＫを入力として、いずれか一つでもハイレベルの時にハイレベルを出力する論理和回路２７１と、論理和回路２７１の出力であるドミナント生成信号ＤＥおよびレセッシブ生成用クロックＲＣＫを入力として、いずれもがハイレベルである時にハイレベルを出力する論理積回路２７２とで構成されており、この論理積回路２７２の出力が送信データＴＸとなる。
【００４２】
図７は、符号化回路２７の動作を示すタイミング図である。
図７に示すように、衝突検出信号ＣＤがロウレベルである場合、送信データＴＸＤがロウレベルであれば、ドミナント生成用クロックＤＣＫの波形が、そのままドミナント生成信号ＤＥの波形、ひいては送信データＴＸの波形となるため、送信データＴＸはドミナントとなり、一方、送信データＴＸＤがハイレベルであれば、ドミナント生成信号ＤＥはハイレベルとなり、レセッシブ生成用クロックＲＣＫの波形が送信データＴＸの波形となるため、送信データＴＸはレセッシブとなる。
【００４３】
また、衝突検出信号ＣＤがハイレベルである場合、送信データＴＸＤの信号レベルに拘わらず、ドミナント生成信号ＤＥは常にハイレベルとなり、レセッシブ生成用クロックＲＣＫの波形が送信データＴＸの波形となるため、送信データＴＸはレセッシブとなる。
【００４４】
但し、信号処理部１０から送信データＴＸＤの供給がない場合、符号化回路２７の入力はハイレベルに固定されるように構成されており（図示せず）、バス通信路５上には、レセッシブが出力され続けることになる。以下では、バス通信路５において、レセッシブが予め設定された許容ビット（本実施形態では１１ビット）以上継続している期間をＩＦＳ（Inter Frame Space ）と呼び、ＩＦＳが検出されている状態をアイドル状態という。
【００４５】
一方、復号化回路２８は、バスクロックＢＣＫの立ち上がりエッジで受信データＲＸをサンプリングし、そのサンプリングした結果を、復号化した受信データＲＸＤとして出力するように構成されている（図８参照）。
【００４６】
<<ビット調停回路>>
次に、図６（ｃ）は、ビット調停回路２９の構成を示す回路図である。
ビット調停回路２９は、図６（ｃ）に示すように、送信データＴＸＤをバスクロックＢＣＫの立ち上がりエッジでサンプリングすることによって半クロック分だけ遅延させる遅延回路２９１と、遅延回路２９１の出力（遅延送信データ）ｄＴＸＤおよび受信データＲＸＤを入力として、両者の信号レベルが異なる場合にハイレベルを出力する排他的論理和回路２９２と、排他的論理和回路２９２の出力（比較結果）ＣＰおよび衝突検出信号ＣＤを入力として、いずれか一つでもハイレベルの時にハイレベルを出力する論理和回路２９３とを備えている。
【００４７】
また、ビット調停回路２９は、遅延送信データｄＴＸＤを監視し、アイドリング状態後にスタートビットが現れることでハイレベルからロウレベルに変化するエッジを検出し、以後、バスクロックＢＣＫで１０クロック分（ブロックデータの送信が継続される期間）の間ハイレベルとなる送信期間信号ＳＥを出力する送信期間抽出回路２９４と、受信データＲＸＤを監視し、アイドリング状態後にスタートビットが現れることでハイレベルからロウレベルに変化するエッジを検出し、以後、バスクロックＢＣＫで１０クロック分（ブロックデータの受信が継続される期間）の間ハイレベルとなる受信期間信号ＲＥを出力する受信期間抽出回路２９５と、送信期間信号ＳＥおよび受信期間信号ＲＥを入力として、いずれか一つでもハイレベルの時にハイレベルを出力する論理和回路２９６を備えている。
【００４８】
更に、ビット調停回路２９は、論理和回路２９３，２９６の出力を入力として、両方がハイレベルの時にハイレベルを出力する論理積回路２９７と、論理積回路２９７の出力を、バスクロックＢＣＫの立ち下がりエッジでラッチし、そのラッチした出力を衝突検出信号ＣＤとして出力するラッチ回路２９８とを備えている。
【００４９】
ここで図８は、ビット調停回路２９の動作を示すタイミング図である。
まず、データの送信元が自ノード３である場合の動作について説明する。
受信データＲＸＤは、復号化回路２８で復号化が行われることによって、送信データＴＸＤよりバスクロックＢＣＫの半クロック分だけ遅延したものとなる。従って、遅延回路２９１で送信データＴＸＤを遅延させることで得られる遅延送信データｄＴＸＤは、受信データＲＸＤと同じタイミングとなる。
【００５０】
送信期間信号ＳＥは遅延送信データｄＴＸＤの波形に基づき、また、受信期間信号ＲＥは受信データＲＸＤの波形に基づいて、いずれも、スタートビットの開始タイミングから１０ビットの間（ｔr1〜ｔr11 ）の間ハイレベルとなる。
【００５１】
比較信号ＣＰは、遅延送信データｄＴＸＤと受信データＲＸＤの信号レベルが一致しない場合（ｔr3〜ｔr4，tr6〜tr7，ｔr9〜ｔr10 参照）、即ち、送信データＴＸがバス通信路５上で調停負けして信号レベルがレセッシブからドミナントに書き換えられた場合（ｔ３〜ｔ４，ｔ６〜ｔ７，t９〜t１０参照）ハイレベルとなる。
【００５２】
衝突検出信号ＣＤは、送信期間信号ＳＥまたは受信期間信号ＲＥがハイレベルである間のうち、比較信号ＣＰが最初にハイレベルになった時（ｔr3〜ｔr4）に、バスクロックＢＣＫの立ち下がりエッジ（ｔ４）でハイレベルに変化する。
【００５３】
衝突検出信号ＣＤがハイレベルになると、論理和回路２９３の出力は、比較信号ＣＰの出力に拘わらずハイレベルになるため、衝突検出信号ＣＤは、送信期間信号ＳＥおよび受信期間信号ＲＥがハイレベルである間はハイレベルに保持され、送信期間信号ＳＥおよび受信期間信号ＲＥがロウレベルに変化した後の最初のバスクロックＢＣＫの立ち下がりエッジ（ｔ１２）でロウレベルに変化する。
【００５４】
また、衝突検出信号ＣＤがハイレベルである間（ｔ４〜ｔ１２）は、送信データＴＸＤの信号レベルに拘わらず、符号化回路２７から出力される送信データＴＸは全てレセッシブとなる。
【００５５】
次に、データの送信元が他ノード３である場合について説明する。
この場合、送信データＴＸＤ、ひいては遅延送信データｄＴＸＤはハイレベルに保持され、受信データＲＸＤの信号レベルだけが変化するため、スタートビットを受信すると、そのタイミング（ｔr13 ）で受信期間信号ＲＥがハイレベルに変化する。この時、比較信号ＣＰは、少なくともスタートビットの期間でハイレベルになる（ｔr13〜ｔr14）。従って、衝突検出信号ＣＤは、バスクロックＢＣＫの立ち下がりエッジ（ｔ１４）でハイレベルに変化する。以後、衝突検出信号ＣＤがロウレベルに変化する時の動作は、データの送信元が自ノード３である場合と同様である。
【００５６】
つまり、マスタ３ａのトランシーバ２０は、自ノードがデータを送信している時に、調停負け（衝突検出信号ＣＤがハイレベルに変化）を検出すると、直ちに（調停負けが検出されたビットの次のビットから）データの送信を停止することにより、調停勝ちしたノード３にデータの送信を継続させる、いわゆるＣＳＭＡ／ＣＡ方式のアクセス制御方式を実現するように構成されている。
【００５７】
また、トランシーバ２０は、上述のように調停負けによりデータの送信を停止した時に限らず、送信するデータがない時にも、クロック成分（レセッシブ）を供給し続けることによって、クロックマスタとして動作するように構成されている。
【００５８】
＜スレーブ＞
図３に戻り、スレーブ３ｂは、マスタ３ａと同様に、バス通信路５を介した他ノード３との通信によって得られた情報等に基づき、自ノード３に割り当てられた各種処理を実行する信号処理部４０と、信号処理部４０から供給されるＮＲＺ符号の送信データＴＸＤを、入力端子ＰＩを介して取り込み、取り込んだ送信データＴＸＤを、ＰＷＭ符号に符号化したものを送信データＴＸとして通信端子ＰＴを介してバス通信路５に出力すると共に、バス通信路５から通信端子ＰＴを介して取り込んだ受信データＲＸを、ＰＷＭ符号からＮＲＺ符号に復号化したものを受信データＲＸＤとして出力端子ＰＯを介して信号処理部４０に供給するトランシーバ５０とを備えている。
【００５９】
また、トランシーバ５０は、入力端子ＰＩ，出力端子ＰＯ，通信端子ＰＴの他に、信号処理部１０から供給されるモード設定信号ＮＳＬＰを取り込むためのモード設定端子ＰＭを備えている。
【００６０】
<<信号処理部>>
信号処理部４０は、トランシーバ５０に対して基準クロックＣＫを供給する機能が省略されている点以外は、信号処理部１０と同様に構成されている。
【００６１】
但し、スレーブ３ｂの信号処理部４０は、必ずしもマイコンによって構成する必要はなく、ＵＡＲＴ１１に相当する機能を少なくとも備えたシーケンサと、そのシーケンサを動作させる動作クロックを生成する発振回路とによって構成してもよい。
【００６２】
<<トランシーバ>>
トランシーバ５０は、トランシーバ２０と同様に、タイミング生成部５１，符号化復号化部５２，送信バッファ２３，受信バッファ２４を備えており、タイミング生成部５１および符号化復号化部５２の構成の一部が、トランシーバ２０のタイミング生成部２１および符号化復号化部２２とは異なっている。
【００６３】
具体的には、タイミング生成部５１は、各種タイミング信号を生成する際に、同期の対象となる信号が、基準クロックＣＫではなく、受信バッファ２４を介してバス通信路５から取得した受信データＲＸである点、および、タイミング信号の一つであるレセッシブ生成用クロックＲＣＫの生成が省略され、バスクロックＢＣＫとドミナント生成用クロックＤＣＫを生成する点がタイミング生成部２１とは異なっている。
【００６４】
また、符号化復号化部５２は、符号化回路２７の動作が一部異なる以外は、符号化復号化部２２と同様に構成されている。以下では、符号化復号化部５２の符号化回路を、符号化復号化部２２の符号化回路２７と区別するために「符号化回路５７」と記す。
【００６５】
ここで図６（ｂ）は、符号化回路５７の構成を示す回路図である。
図６（ｂ）に示すように、符号化回路５７は、符号化回路２７の構成から論理積回路２７２を除去した構成を有しており、論理和回路２７１の出力を送信データＴＸとして出力するように構成されている。
【００６６】
このように構成された符号化回路５７では、図７に示すように、符号化回路２７におけるドミナント生成信号ＤＥ、即ち、送信データＴＸＤがロウレベルの時にはドミナント（１ビットの前半２／３がロウレベル、後半１／３がハイレベル）、送信データＴＸＤがハイレベルの時にはハイレベル（１ビットの全期間がハイレベル）となる信号を、送信データＴＸとして出力する。
【００６７】
この送信データＴＸのうち、１ビットの全期間がハイレベルとなる部位は、送信バッファ２３を介してバス通信路５に出力されると、他ノード３がデータの送信を行っていない時（マスタ３ａからクロックマスタの機能によってレセッシブが出力されている時）または他ノード３がレセッシブを送信している時には、バス通信路５上でレセッシブに変換され、一方、他ノード３がドミナントを送信している時には、バス通信路５上でドミナントに変換されて他ノード３に伝送される。
【００６８】
このように、スレーブ３ｂのトランシーバ５０は、クロックマスタとしての機能が省略され、バス通信路５上の信号から抽出したクロック成分に同期して各種タイミング信号を生成する以外は、トランシーバ２０と同様の機能を有している。
【００６９】
＜効果＞
以上説明したように通信システム１を構成する各ノード３のトランシーバ２０，５０は、マスタ３ａに搭載されるトランシーバ２０が、バス通信路５を介してクロック成分を供給することによって、全てのノード３のトランシーバ２０，５０がビット単位で同期して動作するようにされている。しかも、各ノード３から送信されるデータをビット単位で調停することによって、調停負けしたトランシーバ２０，５０は、直ちに送信データＴＸＤの送信を中止する、いわゆるＣＳＭＡ／ＣＡ方式の通信を実現するようにされている。
【００７０】
従って、通信システム１によれば、ＵＡＲＴ１１を利用して通信機能を実現しているにも拘わらず、各ノード３は任意のタイミングでデータを送信することができ、応答性のよい多重通信を実現することができる。
【００７１】
＜他の実施形態＞
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。
【００７２】
例えば、上記実施形態では、マスタ３ａがクロックマスタを兼ねるように構成したが、スレーブ３ｂのいずれかがクロックマスタとなるように構成してもよい。この場合、クロックマスタとなるスレーブを、上述のマスタ３ａと同様に構成すればよい。
【００７３】
上記実施形態では、ＰＷＭ符号におけるロウレベルの期間が、１ビットの１／３または２／３となるように設定されているが、これに限るものではなく、例えば１ビットの１／４または３／４となるように設定されていてもよい。
【００７４】
上記実施形態では、フレームのヘッダに設定するＩＤによって送信を許可するデータを指定しているが、送信を許可するノードを指定するようにしてもよい。
上記実施形態では、ビット調停回路２９を、符号化前の送信データＴＸＤと復号化後の受信データＲＸＤとを比較するように構成したが、図９（ａ）に示すビット調停回路２９ａのように、符号化後の送信データＴＸと復号化前の受信データＲＸとを比較するように構成してもよい。
【００７５】
この場合、ビット調停回路２９ａは、図９（ｂ）に示すように、ビット調停回路２９から遅延回路２９１を省略した構成とすればよい。但し、ラッチ回路２９８は、バスクロックＢＣＫの立ち上がりエッジでラッチ動作を行い、また、送信期間抽出回路２９４および受信期間抽出回路２９５は、ＰＷＭ符号に符号化された送信データＴＸや受信データＲＸの信号レベルが確定されるビットの中心（バスクロックＢＣＫの立ち上がりエッジ）で、信号レベルがハイレベルに変化し、その後、バスクロックＢＣＫで９クロック分の間ハイレベルを維持するように構成されている。
【００７６】
ここで図１０は、ビット調停回路２９ａの動作を示すタイミング図である。
まず、データの送信元が自ノード３である場合について説明する。
送信期間信号ＳＥは、送信データＴＸの波形に基づき、また、受信期間信号ＲＥは受信データＲＸの波形に基づいて、いずれも、スタートビットとなるドミナントの検出タイミングから９クロック分の間（ｔr1〜ｔr10 ）の間ハイレベルとなる。
【００７７】
比較信号ＣＰは、両者の符号が一致しない場合（ｔ３〜５，t６〜t８，ｔ９〜ｔ１０）、即ち、送信データＴＸがバス通信路５上で調停負けして信号レベルがレセッシブからドミナントに書き換えられた場合、該当する各ビットの１／３〜２／３の期間だけハイレベルとなる。
【００７８】
衝突検出信号ＣＤは、送信期間信号ＳＥまたは受信期間信号ＲＥがハイレベルである間のうち、比較信号ＣＰが最初にハイレベルになった時（ｔ３〜ｔ４）に、バスクロックＢＣＫの立ち上がりエッジ（ｔr3）でハイレベルに変化する。
【００７９】
衝突検出信号ＣＤがハイレベルになると、論理和回路２９３の出力は、比較信号ＣＰの出力に拘わらずハイレベルになるため、衝突検出信号ＣＤは、送信期間信号ＳＥおよび受信期間信号ＲＥがハイレベルである間はハイレベルに保持され、送信期間信号ＳＥおよび受信期間信号ＲＥがロウレベルに変化した後の最初のバスクロックＢＣＫの立ち上がりエッジ（ｔr11 ）でロウレベルに変化する。
【００８０】
また、衝突検出信号ＣＤがハイレベルである間（ｔr3〜ｔr11 ）は、送信データＴＸＤの信号レベルに拘わらず、符号化回路２７から出力される送信データＴＸは全てレセッシブとなる。
【００８１】
次に、データの送信元が他ノード３である場合について説明する。
この場合、送信データＴＸはハイレベルに保持され、受信データＲＸの信号レベルだけが変化するため、スタートビットとなるドミナントの検出タイミング（ｔr13 ）で受信期間信号ＲＥがハイレベルに変化すると共に、比較信号ＣＰも所定期間だけハイレベルになる。但し、受信期間信号ＲＥも、バスクロックＢＣＫの立ち上がりエッジ（ｔ１４）でハイレベルに変化するため、この時点では衝突検出信号ＣＤは変化せずロウレベルに保持される。その後、受信期間信号ＲＥがハイレベルである間に、再び、比較信号ＣＰがハイレベルになると、その時のバスクロックＢＣＫの立ち上がりエッジで衝突検出信号ＣＤがハイレベルに変化する。また、衝突検出信号ＣＤがロウレベルに変化する時の動作は、データの送信元が自ノード３である場合と同様である。
【符号の説明】
【００８２】
１…通信システム  ３…ノード  ３ａ…マスタ  ３ｂ…スレーブ  ５…バス通信路  １０，４０…信号処理部  １２…発振回路  ２０，５０…トランシーバ  ２１，５１…タイミング生成部  ２２，５２…符号化復号化部  ２３…送信バッファ  ２４…受信バッファ  ２７，５７…符号化回路  ２８…復号化回路  ２９，２９ａ…ビット調停回路  ２７１，２９３，２９６，５７１…論理和回路  ２７２，２９７…論理積回路  ２９１…遅延回路  ２９２…排他的論理和回路  ２９４…送信期間抽出回路  ２９５…受信期間抽出回路  ２９８…ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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