(57)【特許請求の範囲】
【請求項１】
電圧制御型スイッチング素子のゲートにゲート信号を供給して当該電圧制御型スイッチング素子を駆動するゲート駆動回路であって、
直列に接続された高電位側スイッチング素子及び低電位側スイッチング素子と、
前記高電位側スイッチング素子と高電位電源との間及び前記低電位側スイッチング素子と低電位電源との間の双方に介挿された第１の可変抵抗と、
前記第１の可変抵抗の抵抗値を調整する制御回路とを備え、
前記第１の可変抵抗は、入力信号によって出力抵抗を変化可能な絶縁ゲート型トランジスタを含んで構成され、前記絶縁ゲート型トランジスタのゲート及びソース間に、定電流源からの定電流が供給される第２の可変抵抗の両端電圧を印加し、当該第２の可変抵抗の抵抗値を前記制御回路で調整することにより、前記絶縁ゲート型トランジスタの出力抵抗を変化させる構成を有し、前記第２の可変抵抗は、抵抗とスイッチ素子との並列回路が複数Ｎ個直列接続された構成を有し、
前記制御回路は、前記電圧制御型スイッチング素子の駆動信号が入力される単安定回路と、該単安定回路の出力側に接続されたＮ−１個の遅延回路とを有し、単安定回路の出力及び各遅延回路の出力が個別にＮ個の直列回路のスイッチ素子に供給し、前記電圧制御型スイッチング素子のターンオン時に前記高電位側スイッチング素子と前記高電位電源との間に介挿した前記第１の可変抵抗を高インピーダンス状態とし、前記電圧制御型スイッチング素子のターンオフ時に前記低電位側スイッチング素子と前記低電位電源との間に介挿した第１の可変抵抗を高インピーダンス状態とし、ターンオン時及びターオフ時以外は両第１の可変抵抗を高インピーダンス状態に比較して低い低インピーダンス状態に制御する
ことを特徴とする電圧制御型スイッチング素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型スイッチング素子のゲートを駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称す）、ＭＯＳＦＥＴ等の電圧制御型スイッチング素子のゲートを駆動するゲート駆動回路としては、一般に、図１４に示すように、ゲート駆動回路１００と電圧制御型スイッチング素子１０１のゲートとの間に、スイッチングノイズの低減やスイッチング時のサージ電圧による素子破壊を回避するために、ゲート抵抗Ｒｇを介挿してゲート駆動能力を調整するようにしている。
【０００３】
抵抗Ｒｇに相当するゲート抵抗を内蔵させたゲート駆動回路１００の構成例を図１５に示す。図１５に示すゲート駆動回路１００では、直流電源１０２の正極側にゲート抵抗Ｒ１を介してＰＭＯＳ電界効果型トランジスタＭ１のソースを接続し、このＰＭＯＳ電界効果型トランジスタＭ１のドレインをＮＭＯＳ電界効果型トランジスタＭ２のドレインに接続し、このＮＭＯＳ電界効果型トランジスタＭ２のソースを、ゲート抵抗Ｒ２を介して直流電源１０２の負極側に接続する構成を有する。そして、ＰＭＯＳ電界効果型トランジスタＭ１及びＮＭＯＳ電界効果型トランジスタＭ２のゲートに例えばアンプで構成される前段回路１０３が接続され、この前段回路１０３にパルス信号でなる駆動信号が入力されている。
【０００４】
この図１５のゲート駆動回路においては、ゲート抵抗Ｒ１及びＲ２を使用しないと図１６（ａ）に示すように、出力電流及び出力電圧にノイズやサージ電圧・サージ電流が発生することになるが、ゲート抵抗Ｒ１及びＲ２を使用すれば、図１６（ｂ）に示すように、出力電流及び出力電圧に発生するノイズやサージ電圧を抑制することができる。
そして、例えば電力変換装置に電圧制御型スイッチング素子を適用する場合には、図１７に示すように、２つの電圧制御型スイッチング素子Ｑ１及びＱ２を直列に接続し、それぞれの電圧制御型スイッチング素子Ｑ１及びＱ２のゲートをゲート抵抗Ｒａ及びＲｂを介してゲート駆動回路１００Ａ及び１００Ｂに接続し、電圧制御型スイッチング素子Ｑ１及びＱ２を交互にオン／オフ動作させることにより、電圧制御型スイッチング素子Ｑ１及びＱ２の接続点となるノードＮから出力を得るようにしている。
【０００５】
このとき、電圧制御型スイッチング素子Ｑ１及びＱ２を駆動するゲート駆動回路１００Ａ及び１００Ｂでは、図１４，１７に示すようにゲート抵抗Ｒｇ，Ｒａ，Ｒｂが介挿される、もしくは図１５に示すように、ゲート抵抗Ｒｇ，Ｒａ．Ｒｂに相当する抵抗Ｒ１、Ｒ２が内蔵されているため、電圧制御型スイッチング素子Ｑ１及びＱ２をオフ状態に移行する場合やオフ状態を維持する場合にも、電圧制御型スイッチング素子Ｑ１及びＱ２のゲート入力のインピーダンスが高くなってしまう。このため、図１７の構成で、電圧制御型スイッチング素子Ｑ２のゲート電圧をＬ（ロー）レベルにして電圧制御型スイッチング素子Ｑ２をオフ状態とするとともに、電圧制御型スイッチング素子Ｑ１をオン状態に遷移させてノードＮの電圧が上昇する際に、図１７で点線図示する寄生容量Ｃの影響により、電圧制御型スイッチング素子Ｑ２のゲート電圧が図１８に示すように上昇してしまうことがある。このとき、電圧制御型スイッチング素子Ｑ１及びＱ２の両方がオン状態となるため、消費電流の増加や電圧制御型スイッチング素子Ｑ１及びＱ２の破壊を招くおそれがある。よって、電圧制御型スイッチング素子Ｑ１及びＱ２のゲート抵抗は、ゲート電圧の変化中では高い方が良いが、ゲート電圧の変化が完了した状態では低い方が良い。しかし、前述した図１４及び図１５の構成を有するゲート駆動回路では、電圧制御型スイッチング素子Ｑ１及びＱ２の動作条件や遷移状態に応じてゲート抵抗を調整することはできない。
【０００６】
このような、サージ電圧・サージ電流の発生とスイッチングノイズの発生とを抑制するために、例えば、ＩＧＢＴのターンオン時（又はターンオフ時）に第１のゲート抵抗を介してＩＧＢＴのゲート容量の充電又は放電を開始し、ＩＧＢＴの補助エミッタ端子及び主エミッタ端子間に接続したインダクタンスに電圧が発生すると、第１の抵抗より大きな抵抗値を有する第２のゲート抵抗を介してＩＧＢＴのゲート容量を充電（又は放電）させてＩＧＢＴを流れる電流の立ち上がり（又は立ち下がり）速度を緩和するようにした自己消弧形半導体素子の駆動回路が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−３２９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記特許文献１に記載された従来例にあっては、ＩＧＢＴのスイッチング時の電流変化率［ｄｉ／ｄｔ］及び［−ｄｉ／ｄｔ］を減少させてサージ電圧を抑制するとともに、主端子間の電圧変化率［ｄＶ／ｄｔ］によるスイッチングノイズを抑制するために、スイッチング開始時に第１のゲート抵抗を用い、次いで第１の抵抗より大きな抵抗値を有する第２のゲート抵抗を用いるようにしている。このため、上記従来例にあっては、サージ電圧を抑制し、且つスイッチングノイズを抑制できるものであるが、電圧制御型スイッチング素子がオフ状態に移行した後にも一定の抵抗値を有する第１のゲート抵抗（より具体的には、特許文献１の定常オン用ゲート抵抗１２および定常オフ用ゲート抵抗１４）が接続されたままとなるため、図１７で前述したように、電圧制御型スイッチング素子Ｑ２をオフ状態とし、電圧制御型スイッチング素子Ｑ１をオン状態に遷移させて、ノードＮの電圧が上昇する際に、寄生容量Ｃの影響によって、電圧制御型スイッチング素子Ｑ２がオン状態となる誤動作を生じるおそれがあるという未解決の課題がある。
【０００９】
そこで、本発明は上記従来例の未解決の課題に着目してなされたものであり、電圧制御型スイッチング素子のスイッチング時に、サージ電圧・サージ電流及びスイッチングノイズを抑制しながら、誤動作の発生を抑制することができる電圧制御型スイッチング素子のゲート駆動回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の第１の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、電圧制御型スイッチング素子のゲートにゲート信号を供給して当該電圧制御型スイッチング素子を駆動するゲート駆動回路であって、直列に接続された高電位側スイッチング素子及び低電位側スイッチング素子と、前記高電位側スイッチング素子と高電位電源との間及び前記低電位側スイッチング素子と低電位電源との間の双方に介挿された第１の可変抵抗と、前記第１の可変抵抗の抵抗値を調整する制御回路とを備え、前記第１の可変抵抗は、入力信号によって出力抵抗を変化可能な絶縁ゲート型トランジスタを含んで構成され、前記絶縁ゲート型トランジスタのゲート及びソース間に、定電流源からの定電流が供給される第２の可変抵抗の両端電圧を印加し、当該第２の可変抵抗の抵抗値を前記制御回路で調整することにより、前記絶縁ゲート型トランジスタの出力抵抗を変化させる構成を有し、前記第２の可変抵抗は、抵抗とスイッチ素子との並列回路が複数Ｎ個直列接続された構成を有し、前記制御回路は、前記電圧制御型スイッチング素子の駆動信号が入力される単安定回路と、該単安定回路の出力側に接続されたＮ−１個の遅延回路とを有し、単安定回路の出力及び各遅延回路の出力が個別にＮ個の直列回路のスイッチ素子に供給し、前記電圧制御型スイッチング素子のターンオン時に前記高電位側スイッチング素子と前記高電位電源との間に介挿した前記第１の可変抵抗を高インピーダンス状態とし、前記電圧制御型スイッチング素子のターンオフ時に前記低電位側スイッチング素子と前記低電位電源との間に介挿した第１の可変抵抗を高インピーダンス状態とし、ターンオン時及びターオフ時以外は両第１の可変抵抗を高インピーダンス状態に比較して低い低インピーダンス状態に制御する。
【発明の効果】
【００１５】
本発明によれば、直列に接続された高電位側スイッチング素子及び低電位側スイッチング素子と、前記高電位側スイッチング素子と高電位電源との間及び前記低電位側スイッチング素子と低電位電源との間の少なくとも一方に介挿された第１の可変抵抗とを備え、第１の可変抵抗の抵抗値を制御回路で調整するので、第１の可変抵抗の抵抗値を任意に調整することができ、制御対象となる電圧制御型スイッチング素子のスイッチング動作が終了した時点でゲート抵抗値を零近くまで低下させることが可能となり、電圧制御型スイッチング素子の誤動作を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る電圧制御型スイッチング素子のゲート駆動回路の第１の実施形態を示す回路図である。
【図２】図１の可変抵抗の具体的構成を示す回路図であって、（ａ）は可変抵抗ＶＲ１１の回路図、（ｂ）は可変抵抗ＶＲ１２の回路図である。
【図３】図２における可変抵抗の具体的構成を示す回路図である。
【図４】図３の制御回路の具体的構成例を示すブロック図である。
【図５】図４の制御回路の動作を説明する信号波形図である。
【図６】図１のゲート駆動回路の動作の説明に供する信号波形図である。
【図７】図２における可変抵抗の他の例を示す回路図である。
【図８】図１の可変抵抗の他の例を示す回路図であって、（ａ）は可変抵抗ＶＲ１１の回路図、（ｂ）は可変抵抗ＶＲ１２の回路図である。
【図９】図８の可変電流源ＶＣ２の具体的構成を示す回路図である。
【図１０】図８の可変電流源ＶＣ２の他の例を示す回路図である。
【図１１】図８の可変電流源ＶＣ１の具体的構成を示す回路図である。
【図１２】本発明の第２の実施形態を示す回路図である。
【図１３】本発明の第２の実施形態の変形例を示す回路図である。
【図１４】従来のゲート駆動回路を示すブロック図である。
【図１５】従来のゲート駆動回路の具体的構成を示す回路図である。
【図１６】図１５のゲート駆動回路のゲート抵抗の有無による出力波形を示す図である。
【図１７】従来のゲート駆動回路の応用例を示す回路図である。
【図１８】図１７のゲート駆動回路の動作を示す電圧波形図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明に係る電圧制御型スイッチング素子のゲート駆動回路の第１の実施形態を示す回路図である。図１において、ゲート駆動回路は、直流電源１を有し、この直流電源１の正極側に第１の可変抵抗ＶＲ１１を介してＰＭＯＳ電界効果型トランジスタＭ１のソースが接続されている。
【００１８】
このＰＭＯＳ電界効果型トランジスタＭ１のドレインは、ＮＭＯＳ電界効果型トランジスタＭ２のドレインに接続され、このＮＭＯＳ電界効果型トランジスタＭ２のソースが第１の可変抵抗ＶＲ１２を介して直流電源１の負極側に接続されている。
そして、ＰＭＯＳ電界効果型トランジスタＭ１のドレイン及びＮＭＯＳ電界効果型トランジスタＭ２のドレインの接続点であるノードＮが制御対象となる電圧制御型スイッチング素子としての絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称す）２のゲートに接続されている。
【００１９】
さらに、ＰＭＯＳ電界効果型トランジスタＭ１及びＮＭＯＳ電界効果型トランジスタＭ２のゲートが互いに接続されて例えばアンプで構成される前段回路３に接続されている。この前段回路３にはパルス状の駆動信号が入力され、この駆動信号を前段回路３が反転増幅（または非反転増幅）してＰＭＯＳ電界効果型トランジスタＭ１及びＮＭＯＳ電界効果型トランジスタＭ２のゲートに供給する。すなわち、駆動信号がローレベルであるときに（非反転増幅の場合はハイレベルであるときに）直流電源１の電源電圧ＶＤＤ１−ＶＳＳ１（ＶＤＤ１は直流電源１の正極電位、ＶＳＳ１は直流電源１の負極電位）をゲート電圧としてＰＭＯＳ電界効果型トランジスタＭ１及びＮＭＯＳ電界効果型トランジスタＭ２のゲートに出力し、駆動信号がハイレベルであるときに（非反転増幅の場合はローレベルであるときに）、零のゲート電圧をＰＭＯＳ電界効果型トランジスタＭ１及びＮＭＯＳ電界効果型トランジスタＭ２のゲートに出力する。
【００２０】
また、可変抵抗ＶＲ１１は、ＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型トランジスタ素子の出力抵抗を利用しており、ソースが直流電源１の正極側に接続され、ドレインがＰＭＯＳ電界効果型トランジスタＭ１のソースに接続されたＰＭＯＳ電界効果型トランジスタＭ３と、このＰＭＯＳ電界効果型トランジスタＭ３のゲートとＰＭＯＳ電界効果型トランジスタＭ３のソース及び直流電源１間の接続点との間に接続された可変電圧源ＶＰ１とを備えている。ここで、可変電圧源ＶＰ１は正極側がＰＭＯＳ電界効果型トランジスタＭ３のソース及び直流電源１間の接続点に接続され、負極側がＰＭＯＳ電界効果型トランジスタＭ３のゲートに接続されている。
【００２１】
また、可変抵抗ＶＲ１２は、ＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型トランジスタ素子の出力抵抗を利用しており、ソースが直流電源１の負極側に接続され、ドレインがＮＭＯＳ電界効果型トランジスタＭ２のソースに接続されたＮＭＯＳ電界効果型トランジスタＭ４と、このＮＭＯＳ電界効果型トランジスタＭ４のゲートとＮＭＯＳ電界効果型トランジスタＭ４のソース及び直流電源１間の接続点との間に接続された可変電圧源ＶＰ２とを備えている。ここで、可変電圧源ＶＰ２は、正極側がＮＭＯＳ電界効果型トランジスタＭ４のゲートに接続され、負極側がＮＭＯＳ電界効果型トランジスタＭ４のソース及び直流電源１間の接続点に接続されている。
【００２２】
そして、可変電圧源ＶＰ１及びＶＰ２の電圧が制御回路４によって制御される。この制御回路４には、ＩＧＢＴ２のゲート電圧ＶｇもしくはＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧ＶＧ２が入力され、このゲート電圧Ｖｇがローレベルからハイレベルに遷移する期間（もしくはＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧ＶＧ２がハイレベルからローレベルに遷移する期間）では、可変電圧源ＶＰ１をＰＭＯＳ電界効果型トランジスタＭ３のゲート・ソース間電圧が低くなるように制御して、ＰＭＯＳ電界効果型トランジスタＭ３の出力抵抗値でなる可変抵抗値Ｒ３を高く設定し、他の期間では、可変電圧源ＶＰ１をＰＭＯＳ電界効果型トランジスタＭ３のゲート・ソース間電圧が高くなるように制御して、ＰＭＯＳ電界効果型トランジスタＭ３の出力抵抗値でなる可変抵抗値Ｒ３を低く設定する。
【００２３】
また、制御回路４は、ゲート電圧Ｖｇがハイレベルからローレベルに遷移する期間（もしくはＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧ＶＧ２がローレベルからハイレベルに遷移する期間）では、可変電圧源ＶＰ２をＮＭＯＳ電界効果型トランジスタＭ４のゲート・ソース間電圧が低くなるように制御して、ＮＭＯＳ電界効果型トランジスタＭ４の出力抵抗値でなる可変抵抗値Ｒ４を高く設定し、他の期間では、可変電圧源ＶＰ２をＮＭＯＳ電界効果型トランジスタＭ４のゲート・ソース間電圧が高くなるように制御して、ＮＭＯＳ電界効果型トランジスタＭ４の出力抵抗値でなる可変抵抗値Ｒ４を低く設定する。
【００２４】
そして、可変電圧源ＶＰ１の具体的構成は、図２（ａ）に示すように、一端をＰＭＯＳ電界効果型トランジスタＭ３のソース及び直流電源１間の接続点に接続した第２の可変抵抗ＶＲ２１と、この第２の可変抵抗ＶＲ２１の他端と接地との間に接続された定電流源ＣＣ１とで構成されている。そして、第２の可変抵抗ＶＲ２１と定電流源ＣＣ１との接続点がＰＭＯＳ電界効果型トランジスタＭ３のゲートに接続されている。したがって、第２の可変抵抗ＶＲ２１の両端電圧がＰＭＯＳ電界効果型トランジスタＭ３のゲート・ソース間に印加される。
【００２５】
また、可変電圧源ＶＰ２の具体的構成は、図２（ｂ）に示すように、一端をＮＭＯＳ電界効果型トランジスタＭ４のソース及び直流電源１間の接続点に接続した第２の可変抵抗ＶＲ２２と、この第２の可変抵抗ＶＲ２２の他端と直流電源１の正極との間に接続された定電流源ＣＣ２とで構成されている。そして、第２の可変抵抗ＶＲ２２と定電流源ＣＣ２との接続点がＮＭＯＳ電界効果型トランジスタＭ４のゲートに接続されている。したがって、第２の可変抵抗ＶＲ２２の両端電圧がＮＭＯＳ電界効果型トランジスタＭ４のゲート・ソース間に印加される。
【００２６】
ここで、可変抵抗ＶＲ２１及びＶＲ２２の具体的構成は、図３に示すように、抵抗Ｒと例えば半導体スイッチ素子で構成されるスイッチＳＷとが並列に接続された並列回路ＰＣ１〜ＰＣｎが１つ（ｎ＝１）または複数個直列に接続され（１つの場合は、抵抗値が０とＲの２種類となる）、各スイッチＳＷを制御回路４の出力信号でオン・オフ制御することにより最小抵抗値Ｒｍｉｎ（全てのスイッチＳＷをオン（導通）させる場合を最小抵抗値とする場合、Ｒｍｉｎ＝０となる。アプリケーションによっては、Ｒｍｉｎ＝０とはしないものもある。）及び最大抵抗値Ｒｍａｘを設定することができる。
【００２７】
ここで、制御回路４の具体的構成例として、ＮＭＯＳ電界効果型トランジスタＭ２の可変抵抗ＶＲ１２について説明すると、図４に示すように、ＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧ＶＧ２が入力される単安定回路ＭＭＣと、この単安定回路ＭＭＣの出力側に接続された並列回路ＰＣの数に対応する数の遅延回路ＤＣ２、ＤＣ３、……、ＤＣｎとで構成されている。ここで、単安定回路ＭＭＣは、ゲート電圧ＶＧ２が入力される遅延回路ＤＣ１と、この遅延出力を反転する論理反転回路ＮＯＴと、この論理反転回路ＮＯＴの出力が一方の入力側に入力され、他方の入力側にゲート電圧ＶＧ２が入力されたアンド回路ＡＮＤとで構成されている。
【００２８】
そして、アンド回路ＡＮＤから出力される制御信号Ｓ１、遅延回路ＤＣ２から出力される制御信号Ｓ２、遅延回路ＤＣ３から出力される制御信号Ｓ３、……、遅延回路ＤＣｎから出力される制御信号Ｓｎが並列回路ＰＣ１、ＰＣ２、ＰＣ３、……、ＰＣｎのスイッチＳＷに供給される。ここで、各スイッチＳＷは、制御信号がハイレベルのときにオン（導通）し、ローレベルのときにオフ（遮断）するスイッチである。
【００２９】
したがって、前段回路３からＮＭＯＳ電界効果型トランジスタＭ２に供給されるゲート電圧ＶＧ２が零電位であるときには、単安定回路ＭＭＣから出力される制御信号Ｓ１がローレベルであり、各遅延回路ＤＣ１〜ＤＣｎから出力される制御信号Ｓ２〜Ｓｎもローレベルを維持する。このため、各並列回路ＰＣ１〜ＰＣｎの抵抗Ｒが直列に接続されることになるので、可変抵抗ＶＲ２２の抵抗値は最大抵抗Ｒｍａｘとなり、ＮＭＯＳ電界効果型トランジスタＭ４のゲートに供給されるゲート電圧ＶＧ４は、図５（ｆ）に示すように最大電圧Ｖｍａｘとなっている。このため、ＮＭＯＳ電界効果型トランジスタＭ４の抵抗値は最小値となる。その後、時点ｔ１でＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧ＶＧ２が所定電圧に立ち上がると、これが直接アンド回路ＡＮＤに供給される。このとき、単安定回路ＭＭＣの遅延回路ＤＣ１の出力はローレベルを維持するので、論理反転回路ＮＯＴでハイレベルに反転され、これがアンド回路ＡＮＤに供給されるので、このアンド回路ＡＮＤの出力は図５（ｂ）に示すようにハイレベルとなる。
【００３０】
このため、並列回路ＰＣ１のスイッチＳＷがオン状態となることにより、ＮＭＯＳ電界効果型トランジスタＭ４のゲートに供給されるゲート電圧ＶＧ４は図５（ｆ）に示すように抵抗Ｒ分だけ減少する。
その後、順次遅延回路ＤＣ２〜ＤＣｎから所定時間遅延した制御信号Ｓ２〜Ｓｎが出力されることにより、ＮＭＯＳ電界効果型トランジスタＭ４のゲート電圧ＶＧ４は抵抗Ｒ分ずつ順次減少し、制御信号Ｓｎがハイレベルとなったときに最小電圧Ｖｍｉｎとなる。
【００３１】
その後、遅延回路ＤＣ１の遅延時間が経過すると、論理反転回路ＮＯＴの出力がローレベルとなるので、制御信号Ｓ１がローレベルに復帰する。このため、ＮＭＯＳ電界効果型トランジスタＭ４のゲート電圧ＶＧ４は図５（ｆ）に示すように、抵抗Ｒ分上昇し、その後順次遅延回路ＤＣ２〜ＤＣｎから出力される制御信号Ｓ２〜Ｓｎが順次ローレベルに復帰することにより、ＮＭＯＳ電界効果型トランジスタＭ４のゲート電圧ＶＧ４が順次抵抗Ｒ分ずつ上昇し、最後の遅延回路ＤＣｎから出力される制御信号Ｓｎがローレベルに復帰したときに、ＮＭＯＳ電界効果型トランジスタＭ４のゲート電圧ＶＧ４が最大電圧Ｖｍａｘに復帰する。
【００３２】
次に、上記第１の実施形態の動作を、図６を伴って説明する。
今、前段回路３が反転増幅するものである場合を例にすると、前段回路３の入力信号である駆動信号がローレベルにある状態では、前段回路３から出力されるゲート電圧は図６（ｂ）に示すようにハイレベルとなっている。このため、ＰＭＯＳ電界効果型トランジスタＭ１はオフ状態となっており、ＮＭＯＳ電界効果型トランジスタＭ２はオン状態となっている。
【００３３】
このとき、第１の可変抵抗ＶＲ１１は、制御回路４によって、ＰＭＯＳ電界効果型トランジスタＭ３のゲート・ソース間電圧が高く設定されるので、ＰＭＯＳ電界効果型トランジスタＭ３がオン状態となり、その出力抵抗値でなる可変抵抗値Ｒ３が図６（ｃ）に示すように零に近い最小抵抗値Ｒｍｉｎとなっている。
【００３４】
同様に、第１の可変抵抗ＶＲ１２も、制御回路４によって、ＮＭＯＳ電界効果型トランジスタＭ４のゲート・ソース間電圧が高く設定されるので、ＮＭＯＳ電界効果型トランジスタＭ４がオン状態となり、その出力抵抗値でなる可変抵抗値Ｒ４が図６（ｄ）に示すように零に近い最小抵抗値Ｒｍｉｎとなっている。
このため、ＩＧＢＴ２のゲートがＮＭＯＳ電界効果型トランジスタＭ２を通じ可変抵抗ＶＲ１２を通じて直流電源１の負極側に接続されるので、ＩＧＢＴ２のゲート容量が放電されて、ＩＧＢＴ２がターンオフ状態となっている。
【００３５】
この状態で、時点ｔ１で、駆動信号がローレベルからハイレベルに立ち上がると、前段回路３から出力されるＰＭＯＳ電界効果型トランジスタＭ１およびＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧が、図６（ｂ）に示すように、零まで下がる。これによって、ＰＭＯＳ電界効果型トランジスタＭ１がオン状態となり、ＮＭＯＳ電界効果型トランジスタＭ２がオフ状態となる。このため、ＩＧＢＴ２のゲート電圧は、図６（ａ）に示すように、零から徐々に増加する。このように、ＩＧＢＴ２のゲート電圧が零から増加すると、制御回路４から可変電圧源ＶＰ１を低くして、ＰＭＯＳ電界効果型トランジスタＭ３のゲート・ソース間電圧を低くし、ＰＭＯＳ電界効果型トランジスタＭ３の出力抵抗値でなる可変抵抗値Ｒ３を図６（ｃ）に示すように最大抵抗値Ｒｍａｘに設定する。なお、可変抵抗ＶＲ１１の抵抗値はＰＭＯＳ電界効果型トランジスタＭ３の出力抵抗値であり、実際には、ＰＭＯＳ電界効果型トランジスタＭ３のゲート電圧ＶＧ３が前述した図５（ｆ）に示すように徐々に減少することにより、ＰＭＯＳ電界効果型トランジスタＭ３の出力抵抗値である可変抵抗ＶＲ１１の抵抗値は徐々に増加するが、図６（ｃ）では時間を縮めて急峻に増加するように表している。
【００３６】
このため、ＩＧＢＴ２に供給するゲート電圧Ｖｇの立ち上がり時のゲート電流へのスイッチングノイズの発生を抑制することができる。このとき、可変抵抗ＶＲ１２については図６（ｄ）に示すように、最小抵抗値Ｒｍｉｎを維持する。
その後、時点ｔ２でゲート電圧Ｖｇが直流電源１の電源電圧（ＶＤＤ１−ＶＳＳ１）に達すると、制御回路４によって、可変電圧源ＶＰ１の電圧がＰＭＯＳ電界効果型トランジスタＭ３のゲート・ソース間電圧が高くなるように設定されて、可変抵抗ＶＲ１１の抵抗値Ｒ３が最小抵抗値Ｒｍｉｎに設定される。ここで、可変抵抗ＶＲ１１の抵抗値Ｒ３が高抵抗となる期間は、図４に示す遅延回路ＤＣ１、ＤＣ２、……、ＤＣｎの遅延時間を調整することで設定することができる。
【００３７】
このため、ＩＧＢＴ２に供給されるゲート電圧Ｖｇが低インピーダンスで保持されることになり、浮遊容量の影響による誤動作の発生を抑制することができる。
その後、時点ｔ３で駆動信号がハイレベルからローレベルに変化すると、前段回路３から出力されるゲート電圧が図６（ｂ）に示すように零から直流電源１の電源電圧（ＶＤＤ１−ＶＳＳ１）に増加する。このため、制御回路４によって可変電圧源ＶＰ２がＮＭＯＳ電界効果型トランジスタＭ４のゲート・ソース間電圧を低くするように制御される。これによって、可変抵抗ＶＲ１２の抵抗値Ｒ４が図６（ｄ）に示すように最大抵抗値Ｒｍａｘに制御される。この図６（ｄ）でも、可変抵抗ＶＲ１２の抵抗値Ｒ４の立ち上がり及び立ち下がりを、時間を短縮して急峻に表している。なお、図３に示す並列回路ＰＣ２、……、ＰＣｎおよび図４に示す遅延回路ＤＣ２、……、ＤＣｎの数を減らす、もしくは零にすれば、可変抵抗ＶＲ１１の抵抗値Ｒ３及び／または可変抵抗ＶＲ１２の抵抗値Ｒ４の立ち上がり及び立ち下がりを実際に急峻にすることができる。
【００３８】
したがって、ＩＧＢＴ２のゲート容量の電荷が最大抵抗値Ｒｍａｘの可変抵抗ＶＲ１２を経て直流電源１の負極側に放電され、ＩＧＢＴ２のゲート電圧Ｖｇが図６（ａ）に示すように徐々に減少され、時点ｔ４で、ＩＧＢＴ２のゲート電圧Ｖｇが零に達する。ＩＧＢＴ２のゲート電圧Ｖｇが変化する期間にゲート抵抗を最大抵抗値Ｒｍａｘに高めるので、ゲート電圧Ｖｇのサージ電圧が抑制される。ここで、可変抵抗ＶＲ１２の抵抗値Ｒ４が高抵抗となる期間は、図４に示す遅延回路ＤＣ１、ＤＣ２、……、ＤＣｎの遅延時間を調整することで設定することができる。
【００３９】
時点ｔ４では、ゲート電圧Ｖｇが零となるので、制御回路４によって、可変電圧源ＶＰ２の電圧がＮＭＯＳ電界効果型トランジスタＭ４のゲート・ソース間電圧が高くなるように設定されて、可変抵抗ＶＲ１２の抵抗値Ｒ４が最小抵抗値Ｒｍｉｎに設定される。このため、ＩＧＢＴ２のゲート電圧Ｖｇを低インピーダンスで直流電源１の負極電位ＶＳＳ１に保持することができ、浮遊容量の影響による誤動作を抑制できる。
【００４０】
このように上記第１の実施形態によれば、電圧制御型スイッチング素子を駆動するゲート駆動回路をサージ電圧の発生やスイッチングノイズの発生を抑制しながら、浮遊容量の影響による誤動作を抑制することができる。
しかも、第１の可変抵抗ＶＲ１１及びＶＲ１２を構成する可変電圧源ＶＰ１及びＶＰ２で、ＰＭＯＳ電界効果型トランジスタＭ３及びＮＭＯＳ電界効果型トランジスタＭ４のソース・ゲート間電圧を任意に調整することができるので、ＩＧＢＴ２の動作条件に応じて駆動能力を自由に調整することができる。また、遅延回路ＤＣ１、……、ＤＣｎの遅延時間を個々に調整することで、ゲート波形を自由に調整することができる。
【００４１】
なお、上記第１の実施形態においては、可変電圧源ＶＰ１及びＶＰ２を構成する可変抵抗ＶＲ２１及びＶＲ２２を図３に示す構成とした場合について説明したが、これに限定されるものではなく、図７に示すように、抵抗Ｒ５とスイッチＳＷとを直列に接続した直列回路ＳＣ１〜ＳＣｎを複数個並列に接続し、最後に抵抗Ｒ５を省略してスイッチＳＷ０のみの回路を並列に接続するようにしてもよい。この場合にも、各直列回路ＳＣ１〜ＳＣｎ及びスイッチＳＷ０のみ回路の各スイッチを前述した制御回路４で制御することにより、最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘを任意に設定することができる。なお、可変抵抗ＶＲ２１及び／またはＶＲ２２の最小抵抗値を零とする必要がなければ、スイッチＳＷ０は省略可能である。
【００４２】
また、上記実施形態においては、可変電圧源ＶＰ１及びＶＰ２として図２（ａ）及び（ｂ）に示すように、定電流源ＣＣ１，可変抵抗ＶＲ２１及び定電流源ＣＣ２，可変抵抗ＶＲ２２を適用した場合について説明したが、これに限定されるものではなく、図８（ａ）及び（ｂ）に示すように、可変抵抗ＶＲ２１，ＶＲ２２を定抵抗値の定抵抗Ｒ２１及びＲ２２とし、これに代えて、定電流源ＣＣ１，ＣＣ２を可変電流源ＶＣ１，ＶＣ２に置換するようにしても上記と同様の作用効果を発揮することができる。この場合の可変電流源ＶＣ２としては、図９に示す構成とすることができる。
【００４３】
すなわち、２つのＰＭＯＳ電界効果型トランジスタＭ５及びＭ６でカレントミラー回路ＣＭＣを構成し、ＰＭＯＳ電界効果型トランジスタＭ５のドレインとグランドライン（電位ＶＳＳ１）との間に、例えば半導体スイッチ素子で構成されるスイッチＳＷ１とＮＭＯＳ電界効果型トランジスタＭ７との直列回路ＳＣ１を介挿し、この直列回路ＳＣ１と並列に同様にスイッチＳＷ１とＮＭＯＳ電界効果型トランジスタＭ７とを直列に接続した複数個の直列回路ＳＣ１を接続し、さらにスイッチＳＷ１を省略してＮＭＯＳ電界効果型トランジスタＭ７のみの回路ＳＣ１１を並列に接続した構成とする。
【００４４】
そして、各直列回路ＳＣ１のスイッチＳＷ１を制御回路４でオン・オフ制御することにより、ＰＭＯＳ電界効果型トランジスタＭ６から低電流から高電流までの任意の電流を定抵抗Ｒ２２に流すことができ、定抵抗Ｒ２２の両端電圧をＮＭＯＳ電界効果型トランジスタＭ４のソース及びゲート間に印加することにより、ソース・ゲート間電圧を調整して、可変抵抗値を設定することができる。ここで、ＮＭＯＳ電界効果型トランジスタＭ７のゲートには、Ｍ７に流れる電流を決定する電圧が印加されている。
【００４５】
さらには、図１０に示すように、図９におけるカレントミラー回路ＣＭＣのＰＭＯＳ電界効果型トランジスタＭ６と、当該Ｍ６とゲートを共通接続される複数個のＰＭＯＳ電界効果型トランジスタＭ８を並列に接続し、これらＰＭＯＳ電界効果型トランジスタＭ８と直列に例えば半導体スイッチ素子で構成されるスイッチＳＷ２を接続して直列回路ＳＣ２を構成し、各スイッチＳＷ２を制御回路４でオン・オフ制御することにより、ＰＭＯＳ電界効果型トランジスタＭ６及びスイッチＳＷ２から任意の電流値を出力することもできる。この場合、図９に示す直列回路ＳＣ１は削除しても、しなくてもよい。図１０は、直列回路ＳＣ１を削除して、１つのＮＭＯＳ電界効果型トランジスタＭ７のみを残した場合である。
【００４６】
また、可変電流源ＶＣ１も、図９、１０のＰＭＯＳ電界効果型トランジスタをＮＭＯＳ電界効果型トランジスタに入れ替えるとともに、ＮＭＯＳ電界効果型トランジスタをＰＭＯＳ電界効果型トランジスタに入れ替え、電源レベルを反転することで、同様に構成することができる。
【００４７】
また、可変電流源ＶＣ１としては、図１１に示すように、定抵抗Ｒ２１及びＰＭＯＳ電界効果型トランジスタＭ３のゲートの接続点とグランドライン（電位ＶＳＳ１）との間にＮＭＯＳ電界効果型トランジスタＭ９と定抵抗Ｒ２３との直列回路を介挿し、ＮＭＯＳ電界効果型トランジスタＭ９のゲートにオペアンプＯＰの出力端子を接続し、このオペアンプＯＰの非反転入力側に制御回路４から参照電圧Ｖｒｅｆを供給し、反転入力側にＮＭＯＳ電界効果型トランジスタＭ９のソースと抵抗Ｒ２３との接続点を接続する構成とすることができる。この構成によると、制御回路４から出力する参照電圧Ｖｒｅｆに応じた可変電流（＝Ｖｒｅｆ／Ｒ２３）を定抵抗Ｒ２１に流すことができる。
また、可変電流源ＶＣ２も、図１１のＮＭＯＳ電界効果型トランジスタＭ９をＰＭＯＳ電界効果型トランジスタに入れ替え、電源レベルを反転することで、同様に構成することができる。
【００４８】
次に、本発明の第２の実施形態を図１２について説明する。
この第２実施形態では、ＭＯＳ電界効果型トランジスタの出力抵抗を変化させることにより可変抵抗を構成する場合に代えて、複数の抵抗によって可変抵抗を構成するようにしたものである。
すなわち、第２の実施形態では、図１２に示すように、可変抵抗ＶＲ１１及びＶＲ１２として抵抗Ｒ６と例えば半導体スイッチ素子で構成されるスイッチＳＷ３との並列回路ＰＣ３を１つ又は複数個直列に接続して構成している（１つの場合は、抵抗値が０とＲ６の２種類となる）。そして、各並列回路ＰＣ３のスイッチＳＷ３を制御回路４によってオン・オフ制御するようにしている。
【００４９】
この第２の実施形態によっても、前述した図４の構成を有する制御回路４によって、可変抵抗ＶＲ１１及びＶＲ１２を構成する並列回路ＰＣ３のスイッチＳＷ３をオン・オフ制御することにより、最小抵抗値Ｒｍｉｎを及び最大値Ｒｍａｘを設定することができる。
したがって、前述した第１の実施形態と同様に、ＩＧＢＴ２のゲート電圧の立ち上がり時に制御回路４によって可変抵抗ＶＲ１１の抵抗値を最大抵抗値Ｒｍａｘとし、その他のときに可変抵抗ＶＲ１１の抵抗値を最小抵抗値Ｒｍｉｎとし、ＩＧＢＴ２のゲート電圧の立ち下がり時に制御回路４によって可変抵抗ＶＲ１２の抵抗値を最大抵抗値Ｒｍａｘとして、その他のときに可変抵抗ＶＲ１２の抵抗値を最小値Ｒｍｉｎとすることにより、前述した第１の実施形態と同様の作用効果を得ることができる。
【００５０】
なお、上記第２の実施形態においては、抵抗Ｒ６及びスイッチＳＷ３の並列回路を複数個直列に接続して可変抵抗ＶＲ１１及びＶＲ１２を構成した場合について説明したが、図１３に示すように、前述した図７と同様に抵抗Ｒ７とスイッチＳＷ４とを直列に接続した直列回路ＳＣ４を複数個並列に接続し、さらに抵抗Ｒ７を省略したスイッチＳＷ４のみの回路ＳＣ５を並列に接続し、各回路のスイッチＳＷ４を制御回路４でオン・オフ制御することにより、可変抵抗ＶＲ１１及びＶＲ１２を構成することもできる。なお、最小抵抗値Ｒｍｉｎを零とする必要がなければ、回路ＳＣ５は省略可能である。
【００５１】
また、上記第１及び第２の実施形態においては、ＰＭＯＳ電界効果型トランジスタＭ１及びＭ２のそれぞれに可変抵抗ＶＲ１１及びＶＲ１２を設けた場合について説明したが、これに限定されるものではなく、可変抵抗ＶＲ１１及びＶＲ１２の何れか一方を定抵抗に置換するようにしてもよい。
また、上記第１及び第２の実施形態においては、電圧制御型スイッチング素子としてＩＧＢＴ２を適用した場合について説明したが、これに限定されるものではなく、ＭＯＳ電界効果型トランジスタ等の他の電圧制御型スイッチング素子を駆動することができる。
【符号の説明】
【００５２】
１…直流電源、２…ＩＧＢＴ、３…前段回路、４…制御回路、ＶＲ１１，ＶＲ１２…第１の可変抵抗、Ｖｇ…ＩＧＢＴ２のゲート電圧、ＶＧ２…ＮＭＯＳ電界効果型トランジスタＭ２のゲート電圧、ＶＲ２１，ＶＲ２２…第２の可変抵抗、Ｍ１，Ｍ３…ＰＭＯＳ電界効果型トランジスタ、Ｍ２，Ｍ４…ＮＭＯＳ電界効果型トランジスタ、ＶＰ１，ＶＰ２…可変電圧源、ＳＷ，ＳＷ０，ＳＷ１〜ＳＷ４…スイッチ、Ｒ，Ｒ１〜Ｒ７，Ｒｇ…抵抗もしくはその抵抗値、ＤＣ１〜ＤＣｎ…遅延回路、ＭＭＣ…単安定回路、ＰＣ１〜ＰＣｎ…並列回路、ＳＣ１〜ＳＣｎ…直列回路、ＶＣ１，ＶＣ２…可変電流源、ＣＣ１，ＣＣ２…定電流源、Ｒ２１，Ｒ２２，Ｒ２３…定抵抗もしくはその抵抗値、ＯＰ…オペアンプ、Ｍ５，Ｍ６，Ｍ８…ＰＭＯＳ電界効果型トランジスタ、Ｍ７，Ｍ９…ＮＭＯＳ電界効果型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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