(57)【特許請求の範囲】
【請求項１】
基板上に、ゲートと、前記ゲートの一側に形成された第１ソースと、前記ゲートの他側に形成された第１ドレインとを含む第１ＭＯＳＦＥＴと、
前記ゲートと、前記第１ソースに対向して、前記ゲートの一側に形成された第２ドレインと、前記第１ドレインに対向して、前記ゲートの他側に形成された第２ソースとを含む第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴの前記第１ソースをエミッターとして使い、前記第２ＭＯＳＦＥＴの前記第２ドレインをコレクターとして使い、前記基板をベースとして使って形成された第１ＢＪＴと、
前記第２ＭＯＳＦＥＴの前記第２ソースをエミッターとして使い、前記第１ＭＯＳＦＥＴの前記第１ドレインをコレクターとして使い、前記基板をベースとして使って形成された第２ＢＪＴと、
を含み、
前記ゲートと前記ベースとの間には、キャパシタが連結される結合型トランジスタ。
【請求項２】
前記第１ＭＯＳＦＥＴの第１ソース及び第１ドレインと、前記第２ＭＯＳＦＥＴの第２ソース及び第２ドレインは、Ｎ型半導体であり、
前記基板は、Ｐ型半導体である請求項１に記載の結合型トランジスタ。
【請求項３】
前記第１ＭＯＳＦＥＴの第１ソース及び第１ドレインと、前記第２ＭＯＳＦＥＴの第２ソース及び第２ドレインは、Ｐ型半導体であり、
前記基板は、Ｎ型半導体である請求項１に記載の結合型トランジスタ。
【請求項４】
基板上に、ゲートと、前記ゲートの一側に形成された第１ソースと、前記ゲートの他側に形成された第１ドレインとを含む第１ＭＯＳＦＥＴを形成する段階と、
前記第１ソースに対向して、前記ゲートの一側に形成された第２ドレインと、前記第１ドレインに対向して、前記ゲートの他側に形成された第２ソースとを含む第２ＭＯＳＦＥＴを形成する段階と、
前記第１ＭＯＳＦＥＴの前記第１ソースをエミッターとして使い、前記第２ＭＯＳＦＥＴの前記第２ドレインをコレクターとして使い、前記基板をベースとして使って第１ＢＪＴを形成する段階と、
前記第２ＭＯＳＦＥＴの前記第２ソースをエミッターとして使い、前記第１ＭＯＳＦＥＴの前記第１ドレインをコレクターとして使い、前記基板をベースとして使って第２ＢＪＴを形成する段階と、
を含み、
前記ゲートと前記ベースとの間にキャパシタを連結する結合型トランジスタの製造方法。
【請求項５】
前記第１ＭＯＳＦＥＴの第１ソース及び第１ドレインと、前記第２ＭＯＳＦＥＴの第２ソース及び第２ドレインは、Ｎ型半導体で形成し、
前記基板は、Ｐ型半導体で形成することを特徴とする請求項４に記載の結合型トランジスタの製造方法。
【請求項６】
前記第１ＭＯＳＦＥＴの第１ソース及び第１ドレインと、前記第２ＭＯＳＦＥＴの第２ソース及び第２ドレインは、Ｐ型半導体で形成し、
前記基板は、Ｎ型半導体で形成する請求項４に記載の結合型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２種のトランジスタを結合する技術に係り、より詳細には、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）とを結合したトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタは、あらゆる電子回路に使われている必須的な素子である。トランジスタは、さまざまな種類があるが、構造によって、両極性接合トランジスタ（ＢＪＴ）と電界効果トランジスタ（ＦＥＴ）とに分けることができる。
【０００３】
ＢＪＴは、両極性素子であり、電流制御素子であり、ＦＥＴは、単極性素子であり、電圧制御素子である。ＦＥＴのうち、最近多く使われるトランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００４】
図１に、従来のＭＯＳＦＥＴトランジスタの構成の一例を概略的に示した。図１に示すように、ＭＯＳＦＥＴ１００は、半導体基板１０５上に形成されたゲート１０１、ソース１０２、ドレイン１０３で構成される。ゲート１０１に電圧が印加されれば、ドレイン１０３とソース１０２との間にチャネル１０４が形成されて、電荷を移動させうる。例えば、基板１０５が、Ｐ型半導体であり、ソース１０２とドレイン１０３が、Ｎ型半導体でドーピングされれば、Ｎチャネルが形成される。
【０００５】
図２は、従来のＢＪＴトランジスタの構成の一例を概略的に示した。図２に示すように、ＢＪＴ２００は、基板２０５上に形成されたベース２０１、エミッター２０２、コレクター２０３で構成される。ＢＪＴ２００は、ベース２０１、エミッター２０２、コレクター２０３のそれぞれの電子濃度差によって電流が流れる。例えば、エミッター２０２とコレクター２０３が、Ｎ型半導体でドーピングされ、ベース２０１が、Ｐ型半導体でドーピングされれば、Ｎ型ＢＪＴになる。
【０００６】
前記２種のトランジスタは、それぞれの長短所がある。ＭＯＳＦＥＴは、消費電力が低く、集積化が容易である一方、ＢＪＴは、動作速度が速いという長所がある。ＭＯＳＦＥＴとＢＪＴとの長所をいずれも利用するために、２種のトランジスタを結合して使う方式を考慮することができるが、ＭＯＳＦＥＴとＢＪＴは、製造工程が異なるために、結合に難点がある。したがって、一般的には使おうとする回路に適した１種のトランジスタを選択して使う。
【０００７】
本発明の背景となる技術は、特許文献１である大韓民国公開特許公報第１９９８−０８６４２３号（１９９８．１２．０５）に記載されている。特許文献１には、ＭＯＳＦＥＴとＢＪＴとを結合した結合型トランジスタについての技術が開示されている。特許文献１では、ＢｉＣＭＯＳ回路に使われる結合されたＭＯＳ／バイポーラトランジスタに対して記載している。しかし、特許文献１のトランジスタは、製造工程が複雑であり、コスト高という短所がある。したがって、容易かつ簡単に製造することができるＭＯＳＦＥＴとＢＪＴ結合トランジスタとを開発する必要性が台頭している。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、前記のような問題点を解決するためのものであって、ＭＯＳＦＥＴとＢＪＴとを容易に結合したトランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態による結合型トランジスタは、基板上に、ゲートと、前記ゲートの一側に形成された第１ソースと、前記ゲートの他側に形成された第１ドレインとを含む第１ＭＯＳＦＥＴと、前記ゲートと前記第１ソースに対向して、前記ゲートの一側に形成された第２ドレインと、前記第１ドレインに対向して、前記ゲートの他側に形成された第２ソースとを含む第２ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴの前記第１ソースをエミッターとして使い、前記第２ＭＯＳＦＥＴの前記第２ドレインをコレクターとして使い、前記基板をベースとして使って形成された第１ＢＪＴと、前記第２ＭＯＳＦＥＴの前記第２ソースをエミッターとして使い、前記第１ＭＯＳＦＥＴの前記第１ドレインをコレクターとして使い、前記基板をベースとして使って形成された第２ＢＪＴと、を含んでなる。
【００１０】
また、前記ゲートと前記ベースは、金属層を用いて連結することもできる。
【００１１】
また、前記第１ＭＯＳＦＥＴの第１ソース及び第１ドレインと、前記第２ＭＯＳＦＥＴの第２ソース及び第２ドレインが、Ｎ型半導体であれば、前記基板は、Ｐ型半導体であり得る。
【００１２】
また、前記第１ＭＯＳＦＥＴの第１ソース及び第１ドレインと、前記第２ＭＯＳＦＥＴの第２ソース及び第２ドレインが、Ｐ型半導体であれば、前記基板は、Ｎ型半導体であり得る。
【００１３】
また、前記ゲートと前記ベースとの間には、キャパシタが連結されうる。
【００１４】
本発明のさらに他の実施形態による結合型トランジスタは、基板上に、ゲートと、前記ゲートの一側に形成された第１ソースと、前記ゲートの他側に形成された第１ドレインとを含む第１ＭＯＳＦＥＴを形成する段階と、前記第１ソースに対向して、前記ゲートの一側に形成された第２ドレインと、前記第１ドレインに対向して、前記ゲートの他側に形成された第２ソースとを含む第２ＭＯＳＦＥＴを形成する段階と、前記第１ＭＯＳＦＥＴの前記第１ソースをエミッターとして使い、前記第２ＭＯＳＦＥＴの前記第２ドレインをコレクターとして使い、前記基板をベースとして使って第１ＢＪＴを形成する段階と、前記第２ＭＯＳＦＥＴの前記第２ソースをエミッターとして使い、前記第１ＭＯＳＦＥＴの前記第１ドレインをコレクターとして使い、前記基板をベースとして使って第２ＢＪＴを形成する段階と、を含む。
【発明の効果】
【００１５】
本発明による結合型トランジスタ及びその製造方法によれば、ＭＯＳＦＥＴとＢＪＴとを結合して同時に使うことができるので、２つのトランジスタの長所をいずれも活用することができる。
【００１６】
また、ＭＯＳＦＥＴの構造内でＢＪＴを形成するので、結合型トランジスタを容易かつ簡単に製造することができる。
【００１７】
また、２個の対向するＭＯＳＦＥＴで電流が互いに逆方向に流れるようにＭＯＳＦＥＴを配置させることによって、これらの間から発生する相互インダクタンスによって、ＭＯＳＦＥＴのチャネルに発生する寄生インダクタンスを減少させることができる。したがって、超高周波領域で寄生インダクタンスによる電力損失を減らすことができる。
【図面の簡単な説明】
【００１８】
【図１】従来のＭＯＳＦＥＴの構成を概略的に示す図面である。
【図２】従来のＢＪＴの構成を概略的に示す図面である。
【図３】本発明の実施形態による結合型トランジスタの構成を概略的に示す図面である。
【図４】図３の結合型トランジスタについての回路図を示す図面である。
【図５】図３の結合型トランジスタの動作時に電流が流れる方向を示す図面である。
【図６】本発明の他の実施形態による結合型トランジスタの構成を概略的に示す図面である。
【図７】図６の結合型トランジスタについての回路図を示す図面である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照して、本発明の実施形態を詳細に説明する。使われる用語は、実施形態での機能を考慮して選択された用語であって、その用語の意味は、ユーザ、運用者の意図または判例などによって変わりうる。したがって、後述する実施形態で使われた用語の意味は、本明細書に具体的に定義された場合には、その定義に従い、具体的な定義がない場合は、当業者が一般的に認識する意味として解釈されねばならない。
【００２０】
図３に、本発明の実施形態による結合型トランジスタの構成を一例として示した。
【００２１】
図３に示すように、半導体基板３１０上にゲート３２０を挟んで、一側に第１ソース３３１と、他側に第１ドレイン３３２とが配された第１ＭＯＳＦＥＴ３３０が形成されている。また、前記基板３１０上から前記第１ＭＯＳＦＥＴ３３０の下側に、前記ゲート３２０を挟んで、前記第１ソース３３１に対向する第２ドレイン３４１と前記第１ドレイン３３２に対向する第２ソース３４２とが形成された第２ＭＯＳＦＥＴ３４０が形成されている。
【００２２】
一方、前記第１ＭＯＳＦＥＴ３３０の前記第１ソース３３１をエミッターとして使い、前記第２ＭＯＳＦＥＴ３４０の前記第２ドレイン３４１をコレクターとして使い、前記基板３１０をベースとして使えば、第１ＢＪＴ３５０を形成しうる。また、前記第２ＭＯＳＦＥＴ３４０の前記第２ソース３４２をエミッターとして使い、前記第１ＭＯＳＦＥＴ３３０の前記第１ドレイン３３２をコレクターとして使い、前記基板３１０をベースとして使えば、第２ＢＪＴ３６０を形成しうる。
【００２３】
例えば、前記ＭＯＳＦＥＴ３３０、３４０が、Ｎチャネルであるとすれば、前記ドレインとソース３３１、３３２、３４１、３４２は、Ｎ型半導体であり、その間に位置する基板３１０は、Ｐ型半導体であるために、ＭＯＳＦＥＴ３３０、３４０内にＢＪＴ３５０、３６０を形成しうる。
【００２４】
図４に、前記結合型トランジスタについての回路図を示した。図４に示すように、本発明によるＭＯＳＦＥＴとＢＪＴ結合型トランジスタは、ドレインＤとコレクターＣとを共有し、ソースＳとエミッターＥとを共有する構造からなっている。
【００２５】
前記本発明が、実施形態による結合型トランジスタの動作時に電流が流れる方向に対して図５に示した。図５に示すように、第１ＭＯＳＦＥＴ３３０での電流方向５１０と第２ＭＯＳＦＥＴ３４０での電流方向５２０は、互いに逆方向であり、第１ＢＪＴ３５０での電流方向５３０と第２ＢＪＴ３６０での電流方向５４０は、互いに逆方向であるということが分かる。すなわち、互いに対向するＭＯＳＦＥＴで電流が互いに逆方向に流れており、互いに対向するＢＪＴで電流が互いに逆方向に流れている。
【００２６】
一般的に、ＭＯＳＦＥＴのチャネルには、チャネル抵抗成分以外にも、チャネルインダクタンス成分も存在する。また、ソース領域には、ソース抵抗とソースインダクタンス成分とが存在し、ドレイン領域には、ドレイン抵抗とドレインインダクタンス成分とが存在する。このようなインダクタンスは、寄生インダクタンスでトランジスタの動作周波数が高いほど、インピーダンスが大きくなって、電力損失が発生する。
【００２７】
本発明の実施形態では、前記のように、第１ＭＯＳＦＥＴ３３０と第２ＭＯＳＦＥＴ３４０は、電流方向が互いに反対なので、対向するドレインとソースとの間、各チャネルの間には、相互インダクタンスが発生する。この場合、第１ＭＯＳＦＥＴ３３０の電流と第２ＭＯＳＦＥＴ３４０の電流とが互いに逆方向なので、第１ソース３３１で発生するソースインダクタンスと第２ドレイン３４１で発生するドレインインダクタンスは、相互インダクタンスによって相殺または減少しうる。また、第１ドレイン３３２で発生するドレインインダクタンスと第２ソース３４２で発生するソースインダクタンスは、相互インダクタンスによって相殺または減少しうる。また、第１ＭＯＳＦＥＴ３３０のチャネルインダクタンスと第２ＭＯＳＦＥＴ３４０のチャネルインダクタンスも、相互インダクタンスによって相殺または減少しうる。
【００２８】
このように、本発明の実施形態では、２個のＭＯＳＦＥＴで電流が互いに逆方向に流れるようにＭＯＳＦＥＴを配置させることによって、これらの間から発生する相互インダクタンスによって、ＭＯＳＦＥＴのチャネルに発生する寄生インダクタンスを減少させることができる。
【００２９】
前記本発明の実施形態による結合型トランジスタは、公知の一般的なトランジスタの製造工程を使って製造することができる。例えば、半導体ウェーハを用いて、酸化膜形成工程、フォトリソグラフィー工程、蒸着工程、拡散またはイオンインプラント工程、金属蒸着工程などを通じて、前記結合型トランジスタを製造することができる。
【００３０】
次いで、前記図３及び図４に示す本発明の実施形態を変形した本発明の他の実施形態に対して、図６及び図７を参照して説明する。
【００３１】
図６に示す実施形態では、ゲートＧとベースＢとを金属層６００を用いて連結している。このような図６の結合型トランジスタについての回路図を図７に示した。
【００３２】
図６及び図７に示すように、ドレインＤとコレクターＣ、ソースＳとエミッターＥとが共有されており、これにゲートＧとベースＢも共有されている。このように、ゲートＧとベースＢとを連結すれば、ゲートＧとベースＢとを１つで制御することができる。
【００３３】
また、ゲートＧとベースＢは、キャパシタで連結されうる。キャパシタは、ＤＣ成分を遮断するために、ゲートＧ及びベースＢのそれぞれに互いに異なるバイアスを供給することができる。
【００３４】
前述したように、本発明の実施形態によるＭＯＳＦＥＴとＢＪＴとを結合したトランジスタ構造によれば、ＭＯＳＦＥＴとＢＪＴとを同時に使うことができるので、２つのトランジスタの長所をいずれも活用することができる。
【００３５】
以上、本発明は、図面を参照しながら記述される望ましい実施形態を中心に説明されたが、これに限定されるものではない。したがって、本発明は、前述した実施形態から導出可能な自明な変形例を包括するように意図された特許請求の範囲の記載によって解釈されねばならない。
【産業上の利用可能性】
【００３６】
本発明は、結合型トランジスタ及びその製造方法関連の技術分野に適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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