(57)【特許請求の範囲】
【請求項１】
演算増幅回路と、
第１の容量素子と、
第２の容量素子と、
第３の容量素子と、
第４の容量素子と、
第１のスイッチング素子と、
第２のスイッチング素子と、
第３のスイッチング素子と、
第４のスイッチング素子と、
第５のスイッチング素子と、
第６のスイッチング素子と、
第７のスイッチング素子と、
第１の出力端子と、
第２の出力端子と、
を有し、
前記第１のスイッチング素子は、前記第１の容量素子を介して前記演算増幅回路の一方の入力端子と電気的に接続され、
前記第２の容量素子は、前記演算増幅回路の一方の入力端子と前記第１の出力端子との間に電気的に接続され、
前記第２のスイッチング素子は、前記演算増幅回路の一方の入力端子と前記第１の出力端子との間に電気的に接続され、
前記第３のスイッチング素子は、前記演算増幅回路の他方の入力端子と前記第３の容量素子を介して電気的に接続され、
前記第４の容量素子は、前記演算増幅回路の他方の入力端子と前記第２の出力端子との間に電気的に接続され、
前記第４のスイッチング素子は、前記演算増幅回路の他方の入力端子と前記第２の出力端子との間に電気的に接続され、
前記第５のスイッチング素子の第１電極は、前記第１のスイッチング素子と前記第１の容量素子との間のノードに電気的に接続され、
前記第５のスイッチング素子の第２電極は、前記第１の出力端子と電気的に接続され、
前記第６のスイッチング素子の第１電極は、前記第３のスイッチング素子と前記第３の容量素子との間のノードに電気的に接続され、
前記第６のスイッチング素子の第２電極は、前記第２の出力端子と電気的に接続され、
前記第７のスイッチング素子は、前記演算増幅回路の一方の入力端子と前記演算増幅回路の他方の入力端子との間に電気的に接続され、
前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子、前記第５のスイッチング素子、前記第６のスイッチング素子及び前記第７のスイッチング素子は、酸化物半導体を含むトランジスタであり、
前記第１のスイッチング素子、前記第２のスイッチング素子、前記第３のスイッチング素子、前記第４のスイッチング素子、前記第５のスイッチング素子、前記第６のスイッチング素子及び前記第７のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下であることを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を用いた半導体回路に関する。
【背景技術】
【０００２】
半導体回路の技術の一つとして、スイッチング素子（以下、スイッチともいう）と容量素子を組み合わせ、当該容量素子への充放電をスイッチング素子によって制御するスイッチトキャパシタ回路の技術が知られている。このようなスイッチトキャパシタ回路は電気特性の温度依存性が極めて小さいため、半導体回路内の抵抗素子と置き換えて用いることにより、温度依存性の小さな半導体回路を実現することができる。
【０００３】
また、スイッチトキャパシタ回路を演算増幅回路と組み合わせて用いる技術が知られている。このようにスイッチトキャパシタ回路と演算増幅回路とを組み合わせて構成された半導体回路は、クロック信号を用いて動作させることにより、当該半導体回路に入力される連続時間信号をサンプリングし、離散時間信号に変換して出力する。またスイッチトキャパシタ回路と演算増幅回路の接続方法や動作方法によって、フィルタ回路をはじめ、増幅回路、積分回路、微分回路などといった回路を構成することが出来る。
【０００４】
例えばこれらを組み合わせて構成された増幅器（アンプ）はスイッチトキャパシタアンプ回路と呼ばれる（非特許文献１参照）。
【０００５】
図１１に上記「非特許文献１」に記載されているスイッチトキャパシタアンプ回路の構成の一例を示す。スイッチトキャパシタアンプ回路は３つのスイッチ（スイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３）と２つの容量素子（容量素子Ｃ１及び容量素子Ｃ２）及び一つの演算増幅回路から構成されている。スイッチトキャパシタアンプ回路の入力端子には入力信号ＩＮが入力される。また出力端子には出力信号ＯＵＴが出力される。ここで、入力信号ＩＮの電圧を入力電圧Ｖｉｎ、また出力信号ＯＵＴの電圧を出力電圧Ｖｏｕｔとする。また、スイッチＳＷ１及びＳＷ２には同一のクロック信号Ｓ１が入力され、スイッチＳＷ３には、クロック信号Ｓ１とは逆位相のクロック信号Ｓ２が入力される。ここで、接地電圧をＶｒｅｆとする。また、スイッチＳＷ１と容量素子Ｃ１との間のノードをｎｏｄｅ（Ａ）、演算増幅回路のマイナス端子に接続されるノードをｎｏｄｅ（Ｂ）と呼ぶこととする。
【０００６】
スイッチトキャパシタアンプ回路の動作は、入力電圧Ｖｉｎをサンプリングするサンプリング期間と、サンプリングした入力電圧Ｖｉｎを増幅し、出力電圧Ｖｏｕｔとして出力するホールド期間との２つの期間を有する。以下、図１１に示したスイッチトキャパシタアンプ回路を例に、各々の期間における動作について説明する。
【０００７】
まず、サンプリング期間において、スイッチＳＷ１及びスイッチＳＷ２がオン状態、またスイッチＳＷ３がオフ状態となるようにクロック信号Ｓ１及びクロック信号Ｓ２が入力される。このとき、容量素子Ｃ１の容量値をＣ１、容量素子Ｃ２の容量値をＣ２とし、容量素子Ｃ１のｎｏｄｅ（Ｂ）側の電極に蓄積される電荷をＱ１、容量素子Ｃ２のｎｏｄｅ（Ｂ）側の電極に蓄積される電荷をＱ２とすると、Ｑ１及びＱ２は数式１のようになる。
【０００８】
【数１】
0005938263.tif 000002
【０００９】
続いて、ホールド期間において、スイッチＳＷ１及びスイッチＳＷ２がオフ状態、またスイッチＳＷ３がオン状態となるように、クロック信号Ｓ１及びクロック信号Ｓ２が入力される。このとき、ｎｏｄｅ（Ｂ）は演算増幅回路により仮想的に接地されているため電位は変わらない。したがってこのときの容量素子Ｃ１のｎｏｄｅ（Ｂ）側の電極に蓄積される電荷をＱ１’、容量素子Ｃ２のｎｏｄｅ（Ｂ）側の電極に蓄積される電荷をＱ２’とすると、Ｑ１’及びＱ２’は数式２のようになる。
【００１０】
【数２】
0005938263.tif 000003
【００１１】
ここで、サンプリング期間とホールド期間とで各容量素子に蓄積される電荷の総量が等しいとして、出力電圧Ｖｏｕｔを計算すると、数式３のようになる。
【００１２】
【数３】
0005938263.tif 000004
【００１３】
このように、スイッチトキャパシタアンプ回路は、サンプリング期間で取得した入力電圧Ｖｉｎを、ホールド期間にて容量素子Ｃ１及び容量素子Ｃ２の容量比に応じて増幅し、出力することができる回路である。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ，黒田忠広  監訳，「アナログＣＭＯＳ集積回路の設計  応用編」，丸善出版，２００３年３月，ｐ．４９５−４９８
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ここで、上記のような半導体回路内のスイッチトキャパシタ回路を構成するスイッチは、従来のＣＭＯＳ技術を用いたアナログスイッチが適用されることが多い。しかしながら、このようなアナログスイッチはオフ状態においてもリーク電流が生じるため、このリーク電流に起因して半導体回路の入出力特性を悪化させる不具合が生じる場合がある。例えば、上述した従来のスイッチトキャパシタアンプ回路では、当該リーク電流に起因して以下のような出力特性に対する不具合が生じる。
【００１６】
まず、スイッチＳＷ１に着目する。入力信号ＩＮが入力される入力端子には常に入力電圧Ｖｉｎが入力されるため、オフ状態でのスイッチＳＷ１にリーク電流が生じると、ホールド期間中のｎｏｄｅ（Ｂ）の電位が安定しない。その結果、入力電圧Ｖｉｎに起因したノイズが出力電圧Ｖｏｕｔに加わってしまう。
【００１７】
また、スイッチＳＷ２に着目すると、ホールド期間中に容量素子Ｃ２に蓄積された電荷は、スイッチＳＷ２がリーク経路となって減少してしまう。その結果、出力電圧Ｖｏｕｔの変化として電荷の減少が観測されてしまい、安定した出力電圧Ｖｏｕｔが得られない。
【００１８】
このようなスイッチトキャパシタアンプ回路を構成するスイッチのリーク電流の影響を低減するための対策としては、容量素子Ｃ１及び容量素子Ｃ２の容量値を大きくすることが挙げられる。しかしながら、このような対策を行うと回路のレイアウトサイズが増大してしまう、また、容量素子への充放電に要する時間が長くなるため回路動作を高速化できないなどの問題がある。
【００１９】
このようなスイッチング素子のリーク電流に起因した不具合は、上記で例示したスイッチトキャパシタアンプ回路に限られるものでなく、例えば増幅回路、積分回路、フィルタ回路などの、スイッチトキャパシタ回路と演算増幅回路とを組み合わせた半導体回路に共通して生じる。
【００２０】
すなわち、上記半導体回路の入力信号として連続時間信号が入力される端子に接続されるスイッチング素子のリーク電流に起因して、出力信号である離散時間信号にノイズが加わってしまう不具合が生じる。また、容量素子に接続されるスイッチング素子のリーク電流に起因して、出力信号として安定な出力電圧が得られない不具合が生じる。
【００２１】
本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一態様は、安定した入出力特性を得られる半導体回路を提供することを課題の一とする。特に、スイッチング素子のリーク電流に起因する不具合が抑制された半導体回路を提供することを課題の一とする。
【００２２】
本発明は、上記課題の少なくとも一を解決するものである。
【課題を解決するための手段】
【００２３】
本発明の一態様は、オフ状態におけるリーク電流が極めて小さいスイッチング素子を半導体回路に適用することにより、上記課題を解決するものである。具体的には、上記スイッチング素子に、酸化物半導体などのワイドギャップ半導体をチャネルが形成される半導体層に用いた電界効果型のトランジスタを適用する。このようなトランジスタは、オフ状態におけるリーク電流が小さい特徴を有し、当該トランジスタをスイッチング素子に適用することによりリーク電流に起因する不具合が抑制され、安定した入出力特性が得られる半導体回路を構成することが出来る。
【００２４】
また、上記トランジスタを構成する半導体は、真性キャリア密度が極めて低い酸化物半導体を用いることが好ましい。チャネルが形成される半導体層の真性キャリア密度が極めて低いため、トランジスタのオフ状態におけるリーク電流は極めて小さいものとなる。このような特徴は、他の半導体（例えばシリコン）にはない酸化物半導体に特有の特徴である。
【００２５】
すなわち、本発明の一態様は、スイッチング素子と容量素子が並列又は直列に接続された、少なくとも一つのスイッチトキャパシタ回路と、演算増幅回路と、を有し、入力信号をサンプリングし、離散時間信号を出力する半導体回路である。さらに、上記スイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である電界効果トランジスタから構成されることを特徴とする、半導体回路である。
【００２６】
上記構成の半導体回路は、当該半導体回路を構成するスイッチトキャパシタ回路のスイッチング素子として、オフ電流が極めて低減された、酸化物半導体を含むトランジスタを用いる。したがって、オフ状態のスイッチング素子を介して当該スイッチング素子に接続された容量素子に蓄積される電荷の減少が抑制される。したがってこのようなスイッチトキャパシタ回路を有する半導体回路は、安定した入出力特性を得ることが出来る。このようなオフ状態におけるリーク電流が極めて低いトランジスタを適用することにより実現される、極めて安定した入出力特性は、従来のシリコンを用いたトランジスタでは実現できないものである。
【００２７】
また、本発明の一態様は、演算増幅回路と、演算増幅回路の一方の入力端子と第１の容量素子を介して接続された第１のスイッチング素子と、演算増幅回路の一方の入力端子と出力端子との間に接続された第２の容量素子と、演算増幅回路の一方の入力端子と出力端子との間に接続された第２のスイッチング素子と、一方の電極が第１のスイッチング素子と第１の容量素子との間に接続され、他方の電極に基準電圧が入力される第３のスイッチング素子と、を有する半導体回路であり、演算増幅回路の他方の入力端子には基準電圧が入力される。さらに、上記第１のスイッチング素子と第２のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である電界効果トランジスタから構成されることを特徴とする半導体回路である。
【００２８】
このような構成とすることにより、ホールド期間中に出力される出力信号への入力信号に起因するノイズの入力が極めて低減され、安定した入出力特性が得られるスイッチトキャパシタアンプ回路とすることができる。さらに、ホールド期間中に第２の容量素子に蓄積された電荷の減少が抑制されるため、出力特性が時間的に変動することが抑制される。
【００２９】
また、本発明の一態様は、演算増幅回路と、当該演算増幅回路の一方の入力端子と第１の容量素子を介して接続された第１のスイッチング素子と、演算増幅回路の上記一方の入力端子と出力端子との間に接続された第２の容量素子と、演算増幅回路の上記一方の入力端子と出力端子との間に接続された第２のスイッチング素子と、演算増幅回路の他方の入力端子と第３の容量素子を介して接続された第３のスイッチング素子と、演算増幅回路の他方の入力端子と出力端子との間に接続された第４の容量素子と、演算増幅回路の他方の入力端子と出力端子との間に接続された第４のスイッチング素子と、を有する半導体回路である。さらに、第１のスイッチング素子、第２のスイッチング素子、第３のスイッチング素子、及び第４のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である電界効果トランジスタから構成されることを特徴とする、半導体回路である。
【００３０】
このような構成とすることにより、安定した入出力特性を有し、さらに基準電圧を必要としない差動型のスイッチトキャパシタアンプ回路を構成することができる。基準電圧を必要としないため、基準電圧を生成するための回路を別途設ける必要がないため、スイッチトキャパシタアンプ回路が適用される半導体回路の構成を簡略化できる。
【００３１】
また、本発明の一態様は、演算増幅回路と、当該演算増幅回路の一方の入力端子と接続される第１のスイッチング素子と、第１のスイッチング素子と第１の容量素子を介して接続される第２のスイッチング素子と、演算増幅回路の一方の入力端子と出力端子との間に接続される第２の容量素子と、一方の電極が第１の容量素子と第２のスイッチング素子との間に接続し、他方の電極に基準電圧が入力される第３のスイッチング素子と、一方の電極が第１の容量素子と第１のスイッチング素子との間に接続し、他方の電極に基準電圧が入力される第４のスイッチング素子と、を有し、演算増幅回路の他方の入力端子には基準電圧が入力される半導体回路である。さらに、第１のスイッチング素子と第２のスイッチング素子は、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下である電界効果トランジスタから構成されることを特徴とする、半導体回路である。
【００３２】
このような構成とすることにより、ホールド期間中に出力される出力信号への入力信号に起因するノイズの入力が極めて低減され、安定した入出力特性が得られるスイッチトキャパシタ積分回路とすることができる。
【００３３】
また、上記電界効果トランジスタは、チャネルが形成される半導体層に酸化物半導体を含んで構成されていることが好ましい。
【００３４】
なお、本明細書等において、スイッチトキャパシタ回路とは少なくとも一つのスイッチング素子と少なくとも一つの容量素子を有し、当該スイッチング素子と当該容量素子とが直列、又は並列に接続される回路であり、スイッチング素子のスイッチング動作によって容量素子への充放電が制御される回路のことをいう。
【発明の効果】
【００３５】
本発明の一態様によれば、安定した入出力特性を得られる半導体回路を提供できる。特に、スイッチング素子のリーク電流に起因する不具合が抑制された半導体回路を提供できる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様の、半導体回路を説明する図。
【図２】本発明の一態様の、半導体回路の動作を説明する図。
【図３】本発明の一態様の、半導体回路を説明する図。
【図４】本発明の一態様の、半導体回路を説明する図。
【図５】本発明の一態様の、トランジスタの構成を説明する図。
【図６】本発明の一態様の、トランジスタの作製方法を説明する図。
【図７】本発明の一態様の、半導体回路の構成を説明する図。
【図８】酸化物材料の結晶構造を説明する図。
【図９】酸化物材料の結晶構造を説明する図。
【図１０】酸化物材料の結晶構造を説明する図。
【図１１】従来のスイッチトキャパシタアンプ回路を説明する図。
【発明を実施するための形態】
【００３７】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３８】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３９】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４１】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００４２】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【００４３】
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位と見なせれば同じノードであるとする。
【００４４】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体回路の一構成例と、その回路動作について、図１乃至図４を用いて説明する。
【００４５】
＜構成例＞
図１に、本実施の形態で例示するスイッチトキャパシタアンプ回路１００の回路図を示す。本構成のスイッチトキャパシタアンプ回路１００は、入力信号ＩＮとして入力される連続時間信号の電圧振幅を増幅し、出力信号ＯＵＴとして離散時間信号を出力する増幅回路である。
【００４６】
スイッチトキャパシタアンプ回路１００は、３つのスイッチング素子（トランジスタ１０１、トランジスタ１０２、及びスイッチ１０３）と、２つの容量素子（容量素子Ｃ１及び容量素子Ｃ２）及び演算増幅回路１１１を有する。
【００４７】
トランジスタ１０１は、第１電極が、入力信号ＩＮが入力される入力端子に接続され、第２電極が容量素子Ｃ１の第１端子、及びスイッチ１０３の第１電極に接続される。容量素子Ｃ１は第２端子が演算増幅回路１１１のマイナス端子、容量素子Ｃ２の第１端子、及びトランジスタ１０２の第１電極に接続される。トランジスタ１０２は第２電極が容量素子Ｃ２の第２端子、及び演算増幅回路１１１の出力端子、及び出力信号ＯＵＴが出力されるスイッチトキャパシタアンプ回路１００の出力端子に接続される。またスイッチ１０３の第２電極と、演算増幅回路１１１のプラス端子は接地されている。
【００４８】
演算増幅回路１１１は二つの入力端子間の電位差によって動作する差動増幅回路の一つであり、例えば各種オペアンプを用いることができる。また、演算増幅回路１１１はｎチャネル型のトランジスタとｐチャネル型のトランジスタを含んで構成されていても良い。
【００４９】
ここで、トランジスタ１０１と容量素子Ｃ１との間のノードをｎｏｄｅ（Ａ）、また演算増幅回路１１１のマイナス端子に接続されるノードをｎｏｄｅ（Ｂ）とする。
【００５０】
また、トランジスタ１０１とトランジスタ１０２のそれぞれのゲートには同一のクロック信号Ｓ１が入力され、スイッチ１０３には、クロック信号Ｓ１と逆位相のクロック信号Ｓ２が入力される。ここで、それぞれのトランジスタのゲートに入力されるクロック信号のハイレベル電位は、そのトランジスタを十分にオン状態にさせる値、言い換えると入力電圧によらずトランジスタが線形領域で動作するような値が入力されることが好ましい。このような電圧で動作させることにより、トランジスタを介して入力される電圧が、当該トランジスタのしきい値電圧の影響で電圧降下してしまうことを抑制できる。以下では、トランジスタのしきい値電圧に起因する電圧降下は無視できるものとして説明を行う。
【００５１】
また、トランジスタ１０１、１０２はｎチャネル型のトランジスタである。
【００５２】
ここで、トランジスタ１０１及びトランジスタ１０２には、例えばチャネルが形成される半導体層にシリコンよりもバンドギャップの高い半導体を用いたトランジスタを適用することが出来る。例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する半導体を用いることができる。このような半導体として酸化物半導体を用いることが好ましい。
【００５３】
さらに、上記酸化物半導体を含むトランジスタは、オフ状態におけるリーク電流（以下オフ電流とも呼ぶ）が低く、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、より好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【００５４】
スイッチ１０３は、シリコンなどの公知の半導体材料を用いたトランジスタを適用できる。なお、トランジスタ１０１及び１０２と同様の半導体材料を用いて構成されていてもよい。スイッチ１０３を、トランジスタ１０１及び１０２と同様の半導体材料を用いて構成すると、作製工程が簡略化できる。また、実施の形態３で例示するように、スイッチ１０３をシリコンなどの半導体材料を用いて形成し、スイッチ１０３上にトランジスタ１０１及び１０２を形成する構成とすることにより、回路の占有面積を縮小化できる。
【００５５】
＜回路動作例＞
以下では、スイッチトキャパシタアンプ回路１００の回路動作例について図１及び図２を参照して説明する。なお、背景技術として説明した内容と重複する部分については説明を省略する場合がある。
【００５６】
ここで、スイッチトキャパシタアンプ回路１００の動作は、サンプリング期間とホールド期間の２つの期間を有する。スイッチトキャパシタアンプ回路１００は、サンプリング期間において入力信号ＩＮの入力電圧Ｖｉｎをサンプリングする。またホールド期間において、容量素子Ｃ１及び容量素子Ｃ２の容量比で決定される増幅比に応じて増幅された、出力電圧Ｖｏｕｔを有する出力信号ＯＵＴを出力することができる。
【００５７】
図２はスイッチトキャパシタアンプ回路１００の回路動作におけるタイミングチャートの一例である。図２にはそれぞれ図１に示した入力信号ＩＮ、クロック信号Ｓ１、クロック信号Ｓ２、ｎｏｄｅ（Ａ）、ｎｏｄｅ（Ｂ）及び出力信号ＯＵＴにおける電圧の時間推移を示している。
【００５８】
ここで、本明細書等に記載するスイッチは、入力されるクロック信号としてハイレベル電位が入力されるとオン状態となり、ローレベル電位が入力されるとオフ状態となるように動作するものとする。
【００５９】
まず、サンプリング期間においてクロック信号Ｓ１としてハイレベル電位が入力され、クロック信号Ｓ２としてローレベル電位が入力される。つまり、サンプリング期間において、トランジスタ１０１及び１０２はオン状態、スイッチ１０３はオフ状態となる。
【００６０】
したがってサンプリング期間において、ｎｏｄｅ（Ａ）にはトランジスタ１０１を介して入力電圧Ｖｉｎが入力される。一方、ｎｏｄｅ（Ｂ）と出力信号ＯＵＴの電位は両者とも接地電位となる。
【００６１】
続いて、ホールド期間においてはクロック信号Ｓ１としてローレベル電位が入力され、クロック信号Ｓ２としてハイレベル電位が入力される。つまり、ホールド期間においては、トランジスタ１０１及び１０２はオフ状態、スイッチ１０３はオン状態となる。
【００６２】
したがってホールド期間では、ｎｏｄｅ（Ａ）にはスイッチ１０３を介して接地電位が入力される。また、ｎｏｄｅ（Ｂ）は仮想的に接地されるため、接地電位が保持される。また、出力信号ＯＵＴとして、ホールド期間へ移行する直前の入力電圧Ｖｉｎを容量素子Ｃ１と容量素子Ｃ２の容量の比に応じて増幅した出力電圧Ｖｏｕｔが出力される。
【００６３】
ここで、ホールド期間中のトランジスタ１０１に着目すると、トランジスタ１０１の第１電極に接続される入力信号ＩＮが入力される端子からは常に入力電圧Ｖｉｎが入力されるが、トランジスタ１０１のオフ電流が極めて低いために、ｎｏｄｅ（Ａ）と当該入力端子とはほぼ完全に絶縁化される。したがって、入力電圧Ｖｉｎの振幅がノイズとしてｎｏｄｅ（Ａ）へ入力されてしまうことは極めて抑制され、ｎｏｄｅ（Ａ）は安定した電位が保たれる。そのためｎｏｄｅ（Ａ）と容量素子Ｃ１を介して容量結合されたｎｏｄｅ（Ｂ）の電位も安定した電位が保たれ、結果として安定した出力電圧Ｖｏｕｔを有する出力信号ＯＵＴが得られる。
【００６４】
また、ホールド期間中のトランジスタ１０２に着目すると、トランジスタ１０２の第１電極と第２電極との間には、容量素子Ｃ２と同様に出力電圧Ｖｏｕｔの電圧が印加された状態が保持される。ここで、トランジスタ１０２のオフ電流は極めて低いため、出力信号ＯＵＴが出力されるスイッチトキャパシタアンプ回路１００の出力端子とｎｏｄｅ（Ｂ）とはほぼ完全に絶縁化され、出力電圧Ｖｏｕｔは極めて安定した電位が保持される。
【００６５】
したがって、このような構成とすることにより、スイッチング素子のリーク電流に起因した不具合が抑制され、安定した入出力特性が得られるスイッチトキャパシタアンプ回路１００とすることができる。
【００６６】
さらに、従来のスイッチトキャパシタアンプ回路においては、容量素子Ｃ２に並列に接続されるスイッチング素子のオフ電流を加味して、出力電圧Ｖｏｕｔを安定化させるために容量素子Ｃ１と容量素子Ｃ２の容量値をあらかじめ大きく設計しておく必要があった。しかし、本構成のスイッチトキャパシタアンプ回路１００では、容量素子Ｃ２に並列に接続されるトランジスタ１０２のオフ電流が極めて小さいために、容量素子Ｃ１と容量素子Ｃ２として、極めて小さい容量値の容量素子を用いることができる。また例えば、配線間の容量成分を利用し、別途容量素子を設けない構成とすることもできる。したがって、上記のようにオフ電流の極めて小さいトランジスタが適用されたスイッチトキャパシタアンプ回路は、その回路のレイアウトサイズを従来よりも縮小することができる。
【００６７】
＜変形例１＞
以下では、上記で例示した構成とは異なる回路構成例について説明する。
【００６８】
図３に示すスイッチトキャパシタアンプ回路は、リファレンス電位（接地電圧）を用いない差動型のスイッチトキャパシタアンプ回路である。
【００６９】
演算増幅回路１１１のプラス端子には容量素子Ｃ１を介してトランジスタ１０１ａの第２電極が接続されている。また演算増幅回路１１１のプラス端子とマイナス出力端子には、容量素子Ｃ２及びトランジスタ１０２ａがそれぞれ並列に接続されている。さらに、トランジスタ１０４ａの第１電極がトランジスタ１０１ａと容量素子Ｃ１との間のノードに接続され、第２電極が演算増幅回路１１１のマイナス出力端子に接続されている。
【００７０】
また、演算増幅回路１１１のマイナス端子には容量素子Ｃ３を介してトランジスタ１０１ｂの第２電極が接続されている。また演算増幅回路１１１のマイナス端子とプラス出力端子には、容量素子Ｃ４及びトランジスタ１０２ｂがそれぞれ並列に接続されている。さらに、トランジスタ１０４ｂの第１電極がトランジスタ１０１ｂと容量素子Ｃ３との間のノードに接続され、第２電極が演算増幅回路１１１のプラス出力端子に接続されている。
【００７１】
また、容量素子Ｃ１と演算増幅回路１１１との間のノードと、容量素子Ｃ３と演算増幅回路１１１との間のノードには、それぞれトランジスタ１０５の第１電極及び第２電極が接続されている。
【００７２】
トランジスタ１０１ａの第１電極が接続されるノードと、トランジスタ１０１ｂの第１電極が接続されるノードとの間には、電位差が入力電圧Ｖｉｎとなるように入力信号が入力される。また、演算増幅回路１１１のマイナス出力端子とプラス出力端子との間の電位差が、出力電圧Ｖｏｕｔとなる。
【００７３】
ここで、トランジスタ１０１ａ、トランジスタ１０１ｂ、トランジスタ１０２ａ及びトランジスタ１０２ｂのそれぞれのゲートにはクロック信号Ｓ１が入力される。またトランジスタ１０４ａ及びトランジスタ１０４ｂのそれぞれのゲートには、クロック信号Ｓ２が入力される。また、トランジスタ１０５のゲートにはクロック信号Ｓ３が入力される。
【００７４】
ここで、トランジスタ１０５は、演算増幅回路１１１のプラス端子とマイナス端子とを同電位にするためのリセット機能を実現するために設けられ、当該リセットが行われるリセット期間は、クロック信号Ｓ３によって制御される。
【００７５】
クロック信号Ｓ１としてハイレベル電位が入力される期間がサンプリング期間であり、またクロック信号Ｓ２としてハイレベル電位が入力される期間がホールド期間となる。またクロック信号Ｓ３としてハイレベル電位が入力される期間がリセット期間となる。ここで、リセット期間は、ホールド期間と重ならないように設けられればよく、サンプリング期間の直前に設けても良いし、サンプリング期間と重なるようにして設けられていても良い。
【００７６】
このような構成の差動型のスイッチトキャパシタアンプ回路は、各トランジスタの電気的な特性ばらつきに起因するオフセット電圧を低減することができるため、より高精度な入出力特性を得ることが出来る。
【００７７】
ここで、本構成において、トランジスタ１０１ａ、トランジスタ１０１ｂ、トランジスタ１０２ａ、トランジスタ１０２ｂ、トランジスタ１０４ａ、トランジスタ１０４ｂ及びトランジスタ１０５には、上記で例示した、オフ電流が極めて低減されたトランジスタが適用される。したがって、本構成のスイッチトキャパシタアンプ回路は、スイッチング素子のリーク電流に起因した不具合が改善され、安定した入出力特性を得ることが出来る。
【００７８】
＜変形例２＞
上記で例示したオフ電流が極めて低減されたトランジスタと、容量素子と、演算増幅回路を組み合わせた構成は、スイッチトキャパシタアンプ回路のような増幅回路以外にも、フィルタ回路や積分回路などの半導体回路にも適用することが出来る。以下では、上記で例示したオフ電流が極めて低減されたトランジスタを、スイッチトキャパシタ積分回路に適用した例について説明する。
【００７９】
図４に例示するスイッチトキャパシタ積分回路の構成を示す。
【００８０】
図４に示したスイッチトキャパシタ積分回路は、図１で例示したスイッチトキャパシタアンプ回路において、トランジスタ１０２を除き、さらにトランジスタ１０６及びスイッチ１０７を追加した構成である。
【００８１】
トランジスタ１０６は、容量素子Ｃ１と演算増幅回路１１１との間に直列に接続される。また、スイッチ１０７は、第１電極が容量素子Ｃ１とトランジスタ１０６との間のノードに接続され、第２電極が接地されている。
【００８２】
トランジスタ１０１とスイッチ１０７は、クロック信号Ｓ１によって制御される。一方、トランジスタ１０６とスイッチ１０３は、クロック信号Ｓ１とは逆位相のクロック信号Ｓ２によって制御される。ここで、クロック信号Ｓ１によってトランジスタ１０１とスイッチ１０７がオン状態となる期間がサンプリング期間となり、クロック信号Ｓ２によってトランジスタ１０６とスイッチ１０３がオン状態となる期間がホールド期間となる。
【００８３】
サンプリング期間において、容量素子Ｃ１には入力電圧Ｖｉｎに応じた電荷が蓄積される。続いてホールド期間に移行すると、容量素子Ｃ１に蓄積されていた電荷がトランジスタ１０６を介して容量素子Ｃ２に移ることにより、当該電荷に応じて容量素子Ｃ２の両端に印加される電圧（出力電圧Ｖｏｕｔに相当）が変化する。さらに続いて、サンプリング期間に移行しても、トランジスタ１０６がオフ状態となるため、容量素子Ｃ２に蓄積されている電荷は保持され、出力電圧Ｖｏｕｔはサンプリング期間直前のホールド期間での値を保持する。このようにして、出力端子には入力端子に入力される入力電圧Ｖｉｎが積分された出力電圧Ｖｏｕｔが出力される。
【００８４】
ここで、トランジスタ１０１及びトランジスタ１０６には、上記で例示したオフ電流の極めて低減されたトランジスタが適用される。
【００８５】
したがって、サンプリング期間において、トランジスタ１０６を介して演算増幅回路１１１及び容量素子Ｃ２は入力電圧Ｖｉｎが入力される容量素子Ｃ１とはほぼ完全に絶縁化されるため、入力信号ＩＮに起因するノイズが出力信号ＯＵＴに入力されることが極めて抑制され安定した出力信号が得られる。またホールド期間においても、トランジスタ１０１を介して入力信号ＩＮと容量素子Ｃ１とがほぼ完全に絶縁化されるため、当該入力信号に起因するノイズが出力信号ＯＵＴに入力されることが極めて抑制され安定した出力信号が得られる。
【００８６】
このように、上記で例示したようなオフ電流が極めて低減されたトランジスタと、容量素子とが直列、又は並列に接続されたスイッチトキャパシタ回路を構成し、当該スイッチトキャパシタ回路と演算増幅器とを組み合わせて構成された半導体回路は、スイッチング素子のリーク電流による不具合が抑制され、安定した入出力特性を得ることができる。
【００８７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００８８】
（実施の形態２）
本実施の形態では、上記実施の形態に示す半導体回路に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
【００８９】
上記酸化物半導体層を含むトランジスタの構造例について、図５を用いて説明する。図５は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
【００９０】
図５（Ａ）に示すトランジスタは、導電層６０１（ａ）と、絶縁層６０２（ａ）と、半導体層６０３（ａ）と、導電層６０５ａ（ａ）と、導電層６０５ｂ（ａ）と、絶縁層６０６（ａ）と、導電層６０８（ａ）と、を含む。
【００９１】
導電層６０１（ａ）は、被素子形成層６００（ａ）の上に設けられる。
【００９２】
絶縁層６０２（ａ）は、導電層６０１（ａ）の上に設けられる。
【００９３】
半導体層６０３（ａ）は、絶縁層６０２（ａ）を介して導電層６０１（ａ）に重畳する。
【００９４】
導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）のそれぞれは、半導体層６０３（ａ）の上に設けられ、半導体層６０３（ａ）に電気的に接続される。
【００９５】
絶縁層６０６（ａ）は、半導体層６０３（ａ）、導電層６０５ａ（ａ）、及び導電層６０５ｂ（ａ）の上に設けられる。
【００９６】
導電層６０８（ａ）は、絶縁層６０６（ａ）を介して半導体層６０３（ａ）に重畳する。
【００９７】
なお、必ずしも導電層６０１（ａ）及び導電層６０８（ａ）の一方を設けなくてもよい。また、導電層６０８（ａ）を設けない場合には、絶縁層６０６（ａ）を設けなくてもよい。
【００９８】
図５（Ｂ）に示すトランジスタは、導電層６０１（ｂ）と、絶縁層６０２（ｂ）と、半導体層６０３（ｂ）と、導電層６０５ａ（ｂ）と、導電層６０５ｂ（ｂ）と、絶縁層６０６（ｂ）と、導電層６０８（ｂ）と、を含む。
【００９９】
導電層６０１（ｂ）は、被素子形成層６００（ｂ）の上に設けられる。
【０１００】
絶縁層６０２（ｂ）は、導電層６０１（ｂ）の上に設けられる。
【０１０１】
導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）のそれぞれは、絶縁層６０２（ｂ）の一部の上に設けられる。
【０１０２】
半導体層６０３（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）の上に設けられ、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）に電気的に接続される。また、半導体層６０３（ｂ）は、絶縁層６０２（ｂ）を介して導電層６０１（ｂ）に重畳する。
【０１０３】
絶縁層６０６（ｂ）は、半導体層６０３（ｂ）、導電層６０５ａ（ｂ）、及び導電層６０５ｂ（ｂ）の上に設けられる。
【０１０４】
導電層６０８（ｂ）は、絶縁層６０６（ｂ）を介して半導体層６０３（ｂ）に重畳する。
【０１０５】
なお、必ずしも導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を設けなくてもよい。導電層６０８（ｂ）を設けない場合には、絶縁層６０６（ｂ）を設けなくてもよい。
【０１０６】
図５（Ｃ）に示すトランジスタは、導電層６０１（ｃ）と、絶縁層６０２（ｃ）と、半導体層６０３（ｃ）と、導電層６０５ａ（ｃ）と、導電層６０５ｂ（ｃ）と、を含む。
【０１０７】
半導体層６０３（ｃ）は、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を含む。領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）の間の領域がチャネル形成領域になる。半導体層６０３（ｃ）は、被素子形成層６００（ｃ）の上に設けられる。なお、必ずしも領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を設けなくてもよい。
【０１０８】
導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、半導体層６０３（ｃ）の上に設けられ、半導体層６０３（ｃ）に電気的に接続される。また、導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）の側面は、テーパ状である。
【０１０９】
また、導電層６０５ａ（ｃ）は、領域６０４ａ（ｃ）の一部に重畳するが、本発明は必ずしもこれに限定されない。導電層６０５ａ（ｃ）を領域６０４ａ（ｃ）の一部に重畳させることにより、導電層６０５ａ（ｃ）及び領域６０４ａ（ｃ）の間の抵抗値を小さくすることができる。また、導電層６０５ａ（ｃ）に重畳する半導体層６０３（ｃ）の領域の全てが領域６０４ａ（ｃ）でもよい。
【０１１０】
また、導電層６０５ｂ（ｃ）は、領域６０４ｂ（ｃ）の一部に重畳するが、本発明は必ずしもこれに限定されない。導電層６０５ｂ（ｃ）を領域６０４ｂ（ｃ）の一部に重畳させることにより、導電層６０５ｂ（ｃ）及び領域６０４ｂ（ｃ）の間の抵抗を小さくすることができる。また、導電層６０５ｂ（ｃ）に重畳する半導体層６０３（ｃ）の領域の全てが領域６０４ｂ（ｃ）でもよい。
【０１１１】
絶縁層６０２（ｃ）は、半導体層６０３（ｃ）、導電層６０５ａ（ｃ）、及び導電層６０５ｂ（ｃ）の上に設けられる。
【０１１２】
導電層６０１（ｃ）は、絶縁層６０２（ｃ）を介して半導体層６０３（ｃ）に重畳する。絶縁層６０２（ｃ）を介して導電層６０１（ｃ）と重畳する半導体層６０３（ｃ）の領域がチャネル形成領域になる。
【０１１３】
また、図５（Ｄ）に示すトランジスタは、導電層６０１（ｄ）と、絶縁層６０２（ｄ）と、半導体層６０３（ｄ）と、導電層６０５ａ（ｄ）と、導電層６０５ｂ（ｄ）と、を含む。
【０１１４】
導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、被素子形成層６００（ｄ）の上に設けられる。また、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）の側面は、テーパ状である。
【０１１５】
半導体層６０３（ｄ）は、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）と、を含む。領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）は、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）の間の領域がチャネル形成領域になる。半導体層６０３（ｄ）は、例えば導電層６０５ａ（ｄ）、導電層６０５ｂ（ｄ）、及び被素子形成層６００（ｄ）の上に設けられ、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）を設けなくてもよい。
【０１１６】
領域６０４ａ（ｄ）は、導電層６０５ａ（ｄ）に電気的に接続される。
【０１１７】
領域６０４ｂ（ｄ）は、導電層６０５ｂ（ｄ）に電気的に接続される。
【０１１８】
絶縁層６０２（ｄ）は、半導体層６０３（ｄ）の上に設けられる。
【０１１９】
導電層６０１（ｄ）は、絶縁層６０２（ｄ）を介して半導体層６０３（ｄ）に重畳する。絶縁層６０２（ｄ）を介して導電層６０１（ｄ）と重畳する半導体層６０３（ｄ）の領域がチャネル形成領域になる。
【０１２０】
以下では、図５（Ａ）乃至図５（Ｄ）に示す各構成要素について説明する。
【０１２１】
被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）としては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）として用いることもできる。
【０１２２】
導電層６０１（ａ）乃至導電層６０１（ｄ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１２３】
導電層６０１（ａ）乃至導電層６０１（ｄ）としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１（ａ）乃至導電層６０１（ｄ）の形成に適用可能な材料の層の積層により、導電層６０１（ａ）乃至導電層６０１（ｄ）を構成することもできる。
【０１２４】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）のそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０１２５】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。
【０１２６】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３（ａ）乃至半導体層６０３（ｄ）が第１３族元素を含む場合に、半導体層６０３（ａ）乃至半導体層６０３（ｄ）に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１２７】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１２８】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。
【０１２９】
半導体層６０３（ａ）乃至半導体層６０３（ｄ）のそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３（ａ）乃至半導体層６０３（ｄ）に適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む金属酸化物を用いることができる。
【０１３０】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１３１】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１３２】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【０１３３】
また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１３４】
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０１３５】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１３６】
酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１３７】
また、半導体層６０３（ａ）乃至半導体層６０３（ｄ）の少なくともチャネルが形成される領域は、結晶性を有し、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。上記相を有する酸化物半導体をＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ともいう。
【０１３８】
また、トランジスタのチャネル長３０ｎｍとしたとき、半導体層６０３（ａ）乃至半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、半導体層６０３（ａ）乃至半導体層６０３（ｄ）がＣＡＡＣ−ＯＳの酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【０１３９】
なお、ＣＡＡＣ−ＯＳについては、実施の形態４で詳細に説明する。
【０１４０】
領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）は、ｎ型又はｐ型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、又は砒素など）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）にドーパントを添加することにより導電層との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１４１】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）のそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１４２】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な材料の層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。
【０１４３】
また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１４４】
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）としては、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）に適用可能な材料の積層により、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３（ａ）及び半導体層６０３（ｂ）への不純物の侵入抑制効果をより高めることができ、また、半導体層６０３（ａ）及び半導体層６０３（ｂ）中の酸素の脱離抑制効果を高めることができる。
【０１４５】
導電層６０８（ａ）及び導電層６０８（ｂ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層６０１（ａ）及び導電層６０８（ａ）の両方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の両方を含む構造である場合、導電層６０１（ａ）及び導電層６０８（ａ）の一方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御しやすくすることができる。
【０１４６】
導電層６０８（ａ）及び導電層６０８（ｂ）としては、例えば導電層６０１（ａ）乃至導電層６０１（ｄ）に適用可能な材料の層を用いることができる。また、導電層６０８（ａ）及び導電層６０８（ｂ）に適用可能な材料の層の積層により導電層６０８（ａ）及び導電層６０８（ｂ）を構成してもよい。
【０１４７】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１４８】
また、被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）の上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３（ａ）乃至半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
【０１４９】
続いて、以下では本実施の形態におけるトランジスタの作製方法例として、図５（Ａ）に示すトランジスタの作製方法例について、図６を用いて説明する。図６は、図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。
【０１５０】
まず、図６（Ａ）に示すように、被素子形成層６００（ａ）を準備し、被素子形成層６００（ａ）の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層６０１（ａ）を形成する。
【０１５１】
例えば、スパッタリング法を用いて導電層６０１（ａ）に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
【０１５２】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０１５３】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
【０１５４】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１５５】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む排気の逆流を低減することができる。
【０１５６】
また、上記導電層６０１（ａ）の形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０１５７】
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０１５８】
次に、図６（Ｂ）に示すように、導電層６０１（ａ）の上に第１の絶縁膜を形成することにより絶縁層６０２（ａ）を形成する。
【０１５９】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０２（ａ）に適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層６０２（ａ）に適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０２（ａ）に適用可能な材料の膜を形成することにより、絶縁層６０２（ａ）を緻密にすることができ、絶縁層６０２（ａ）の絶縁耐圧を向上させることができる。
【０１６０】
次に、図６（Ｃ）に示すように、絶縁層６０２（ａ）の上に酸化物半導体膜を形成し、その後酸化物半導体膜の一部をエッチングすることにより半導体層６０３（ａ）を形成する。
【０１６１】
例えば、スパッタリング法を用いて半導体層６０３（ａ）に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。また、半導体層６０３（ａ）としてＣＡＡＣ−ＯＳの酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を形成する。このとき、スパッタリング装置内の水素又は水などの不純物の濃度が極めて低いことが好ましい。例えば、酸化物半導体膜の形成前に熱処理を行うことにより、スパッタリング装置内の水素又は水などの不純物の濃度を低くすることができる。また、このとき、絶縁層６０２（ａ）は平坦であることが好ましい。例えば、絶縁層６０２（ａ）の平均面粗さは、０．５ｎｍ未満、さらには０．１ｎｍ以下であることが好ましい。
【０１６２】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
【０１６３】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料膜に用いる酸化物半導体のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、或いは２０：４５：３５などを用いることができる。
【０１６４】
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３（ａ）を形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３（ａ）を形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【０１６５】
次に、図６（Ｄ）に示すように、絶縁層６０２（ａ）及び半導体層６０３（ａ）の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）を形成する。
【０１６６】
例えば、スパッタリング法などを用いて導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
【０１６７】
次に、図６（Ｅ）に示すように、半導体層６０３（ａ）に接するように絶縁層６０６（ａ）を形成する。
【０１６８】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０６（ａ）に適用可能な膜を形成することにより、絶縁層６０６（ａ）を形成することができる。スパッタリング法を用いて絶縁層６０６（ａ）を形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３（ａ）の部分における抵抗の低下を抑制することができる。また、絶縁層６０６（ａ）を形成する際の基板温度は、室温以上３００℃以下であることが好ましい。
【０１６９】
また、絶縁層６０６（ａ）を形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３（ａ）の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０６（ａ）を形成することが好ましい。
【０１７０】
さらに、図５（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層６０６（ａ）を形成した後に上記加熱処理を行う。
【０１７１】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１７２】
また、上記加熱処理を行った後、該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３（ａ）に酸素が供給され、半導体層６０３（ａ）中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０１７３】
また、絶縁層６０２（ａ）形成後、酸化物半導体膜形成後、ソース電極又はドレイン電極となる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方を、化学量論的組成比より酸素が多い状態にする。
【０１７４】
半導体層６０３（ａ）に接する絶縁層中の酸素を過剰にすることにより、半導体層６０３（ａ）に酸素は供給されやすくなる。よって、半導体層６０３（ａ）中、又は絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方と、半導体層６０３（ａ）との界面における酸素欠陥を低減することができるため、半導体層６０３（ａ）のキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３（ａ）に含まれる酸素を過剰にした場合であっても、半導体層６０３（ａ）に接する上記絶縁層により、半導体層６０３（ａ）からの酸素の脱離を抑制することができる。
【０１７５】
例えば、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０１７６】
また、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０１７７】
また、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０１７８】
以上の工程により、半導体層６０３（ａ）から、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３（ａ）に酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０１７９】
さらに、上記加熱処理とは別に、絶縁層６０６（ａ）を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０１８０】
さらに、図６（Ｅ）に示すように、絶縁層６０６（ａ）の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層６０８（ａ）を形成する。
【０１８１】
例えば、スパッタリング法を用いて導電層６０８（ａ）に適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、第３の導電膜に適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
【０１８２】
なお、図５（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図５（Ｂ）乃至図５（Ｄ）に示す各構成要素において、名称が図５（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図５（Ａ）に示す各構成要素と同じであれば、図５（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０１８３】
また、図５（Ｃ）及び図５（Ｄ）に示すように、領域６０４ａ（ｃ）及び領域６０４ａ（ｄ）、又は領域６０４ｂ（ｃ）乃至領域６０４ｂ（ｄ）を形成する場合には、ゲートとしての機能を有する導電層が形成される側から半導体層にドーパントを添加することにより、ゲート絶縁層としての機能を有する絶縁層を介して自己整合で領域６０４ａ（ｃ）及び領域６０４ａ（ｄ）、及び領域６０４ｂ（ｃ）及び領域６０４ｂ（ｄ）を形成する。
【０１８４】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１８５】
図５及び図６を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
【０１８６】
上記チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０１８７】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における半導体回路内のスイッチに適用することにより、スイッチのリーク電流を極めて低減することができ、安定した入出力特性が得られる半導体回路とすることができる。
【０１８８】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１８９】
（実施の形態３）
本実施の形態では、上記実施の形態における半導体回路の構造例について説明する。
【０１９０】
本実施の形態における半導体回路は、チャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタと、チャネルが形成される酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成される酸化物半導体層を含むトランジスタは、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上に積層させることができる。元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタは、例えば図１におけるスイッチ１０３や、演算増幅回路１１１を構成するトランジスタに適用される。
【０１９１】
元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上にチャネルが形成される酸化物半導体層を含むトランジスタを積層する例について、図７に示す。なお、図７では、実際の寸法と異なる構成要素を含む。
【０１９２】
図７では、半導体層７８０と、絶縁層７８４ａと、絶縁層７８４ｂと、導電層７８５ａと、導電層７８５ｂと、絶縁層７８６ａと、絶縁層７８６ｂと、絶縁層７８６ｃと、絶縁層７８６ｄと、絶縁層７８８と、半導体層７５３と、導電層７５４ａと、導電層７５４ｂと、絶縁層７５５と、導電層７５６と、絶縁層７５７ａと、絶縁層７５７ｂと、絶縁層７５８と、絶縁層７５９と、導電層７６０ａと、導電層７６０ｂと、により元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むｐチャネル型トランジスタ及びｎチャネル型トランジスタ（例えば図１に示す演算増幅回路１１１を構成するトランジスタに相当）とチャネルが形成される酸化物半導体層を含むトランジスタ（例えば図１に示すトランジスタ１０２に相当）が構成される。
【０１９３】
さらに、半導体層７８０は、領域７８２ａ、領域７８２ｂ、領域７８２ｃ、及び領域７８２ｄを有する。また、半導体層７８０は、絶縁領域７８１ａ乃至絶縁領域７８１ｃにより、各トランジスタが電気的に分離されている。
【０１９４】
半導体層７８０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７８０として用いることもできる。
【０１９５】
領域７８２ａ及び領域７８２ｂは、互いに離間して設けられ、ｐ型の導電型を付与するドーパントが添加された領域である。領域７８２ａ及び領域７８２ｂは、上記ｐチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ａ及び領域７８２ｂのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。
【０１９６】
領域７８２ｃ及び領域７８２ｄは、互いに離間して設けられ、ｎ型の導電型を付与するドーパントが添加された領域である。領域７８２ｃ及び領域７８２ｄは、上記ｎチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ｃ及び領域７８２ｄのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。
【０１９７】
なお、領域７８２ａ乃至領域７８２ｄの一部に低濃度領域を設けてもよい。このとき低濃度領域の深さは、それ以外の領域７８２ａ乃至領域７８２ｄの領域の深さより小さくてもよいが、これに限定されない。
【０１９８】
絶縁層７８４ａは、絶縁領域７８１ａ及び絶縁領域７８１ｂに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４ａは、上記ｐチャネル型トランジスタのゲート絶縁層としての機能を有する。
【０１９９】
絶縁層７８４ｂは、絶縁領域７８１ｂ及び絶縁領域７８１ｃに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４ｂは、上記ｎチャネル型トランジスタのゲート絶縁層としての機能を有する。
【０２００】
絶縁層７８４ａ及び絶縁層７８４ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７８４ａ及び絶縁層７８４ｂに適用可能な材料の積層により絶縁層７８４ａ及び絶縁層７８４ｂを構成してもよい。
【０２０１】
導電層７８５ａは、絶縁層７８４ａを介して半導体層７８０に重畳する。導電層７８５ａに重畳する半導体層７８０の領域が上記ｐチャネル型トランジスタのチャネル形成領域になる。導電層７８５ａは、上記ｐチャネル型トランジスタのゲートとしての機能を有する。
【０２０２】
導電層７８５ｂは、絶縁層７８４ｂを介して半導体層７８０に重畳する。導電層７８５ｂに重畳する半導体層７８０の領域が上記ｎチャネル型トランジスタのチャネル形成領域になる。導電層７８５ｂは、上記ｎチャネル型トランジスタのゲートとしての機能を有する。
【０２０３】
導電層７８５ａ及び導電層７８５ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層７８５ａ及び導電層７８５ｂに適用可能な材料の積層により、導電層７８５ａ及び導電層７８５ｂを構成することもできる。
【０２０４】
絶縁層７８６ａは、絶縁層７８４ａの上に設けられ、導電層７８５ａにおける、互いに対向する一対の側面の一方に接する。
【０２０５】
絶縁層７８６ｂは、絶縁層７８４ａの上に設けられ、導電層７８５ａにおける、互いに対向する上記一対の側面の他方に接する。
【０２０６】
絶縁層７８６ｃは、絶縁層７８４ｂの上に設けられ、導電層７８５ｂにおける、互いに対向する一対の側面の一方に接する。
【０２０７】
絶縁層７８６ｄは、絶縁層７８４ｂの上に設けられ、導電層７８５ｂにおける、互いに対向する上記一対の側面の他方に接する。
【０２０８】
絶縁層７８８は、導電層７８５ａ、導電層７８５ｂ、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８６ｃ、及び絶縁層７８６ｄを覆って設けられる。
【０２０９】
絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８としては、絶縁層７８４ａ及び絶縁層７８４ｂに適用可能な材料のうち、絶縁層７８４ａ及び絶縁層７８４ｂに適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８に適用可能な材料の積層により、絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８を構成することもできる。
【０２１０】
半導体層７５３は、絶縁層７８８の上に設けられる。半導体層７５３は、領域７５２ａ及び領域７５２ｂを含む。領域７５２ａ及び領域７５２ｂはドーパントが添加された領域であり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、上記実施の形態における酸化物半導体層を含むトランジスタに適用可能なドーパントを適宜用いることができる。なお、領域７５２ａ及び領域７５２ｂは必ずしも設けなくともよい。
【０２１１】
半導体層７５３としては、例えば図５（Ａ）に示す半導体層６０３（ａ）に適用可能な材料の層を用いることができる。
【０２１２】
絶縁層７５５は、半導体層７５３の上に設けられる。また絶縁層７５５は、トランジスタのゲート絶縁層としての機能を有する。
【０２１３】
絶縁層７５５としては、例えば図５（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の積層により絶縁層７５５を構成してもよい。
【０２１４】
導電層７５６は、絶縁層７５５を介して半導体層７５３に重畳する。導電層７５６は、トランジスタのゲートとしての機能を有する。
【０２１５】
導電層７５６としては、例えば図５（Ａ）に示す導電層６０１（ａ）に適用可能な材料の層を用いることができる。また、導電層７５６に適用可能な材料の積層により導電層７５６を構成してもよい。
【０２１６】
絶縁層７５７ａ及び絶縁層７５７ｂは、導電層７５６の側面に接して絶縁層７５５の上に設けられる。なお、絶縁層７５７ａ及び絶縁層７５７ｂは必ずしも設けなくてもよい。
【０２１７】
導電層７５４ａは、半導体層７５３に接して電気的に接続される。導電層７５４ａは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２１８】
導電層７５４ｂは、半導体層７５３に接して電気的に接続される。また、導電層７５４ｂは、導電層７８５ｂに電気的に接続される。導電層７５４ｂは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２１９】
導電層７５４ａ及び導電層７５４ｂとしては、例えば図５（Ａ）に示す導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の層を用いることができる。また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の積層により導電層７５４ａ及び導電層７５４ｂを構成してもよい。
【０２２０】
絶縁層７５８は、導電層７５６、絶縁層７５７ａ、絶縁層７５７ｂ、導電層７５４ａ、及び導電層７５４ｂの上に設けられる。
【０２２１】
絶縁層７５８としては、例えば図５（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５８に適用可能な材料の積層により絶縁層７５９を構成してもよい。絶縁層７５８は、不純物の侵入を抑制する保護層としての機能を有する。
【０２２２】
絶縁層７５９は、絶縁層７５８の上に設けられる。
【０２２３】
絶縁層７５９としては、例えば図５（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５９に適用可能な材料の積層により絶縁層７５９を構成してもよい。
【０２２４】
導電層７６０ａは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ａに電気的に接続される。導電層７６０ａは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２２５】
導電層７６０ｂは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ｂに電気的に接続される。導電層７６０ｂは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２２６】
導電層７６０ａ及び導電層７６０ｂとしては、例えば図５（Ａ）に示す導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の層を用いることができる。また、導電層７６０ａ及び導電層７６０ｂに適用可能な材料の積層により導電層７６０ａ及び導電層７６０ｂを構成してもよい。
【０２２７】
以上が図７に示す半導体回路の構造例の説明である。
【０２２８】
図７を用いて説明したように、本実施の形態における半導体回路の構造例では、異なる材料の半導体層を用いたトランジスタを積層させて半導体回路を構成することにより、回路面積を小さくすることができる。
【０２２９】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２３０】
（実施の形態４）
本実施の形態では、上記実施の形態に適用可能な酸化物材料について、図８乃至図１０を用いて説明する。
【０２３１】
本実施の形態で例示するＣＡＡＣ−ＯＳを有するトランジスタは、非結晶の酸化物半導体を用いたトランジスタに比べて高い電界効果移動度を実現することが可能であり、例えばより高い周波数帯で動作させることができる。
【０２３２】
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）について説明する。
【０２３３】
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、かつｃ軸方向に金属原子が層状、または、金属原子と酸素原子が層状に配列した相を含む酸化物半導体をいう。
【０２３４】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２３５】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０２３６】
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【０２３７】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる酸化物半導体を挙げることもできる。
【０２３８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２３９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２４０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２４２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０２４３】
ＣＡＡＣ−ＯＳについて図８乃至図１０を用いて詳細に説明する。なお、特に断りがない限り、図８乃至図１０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図８において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０２４４】
図８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図８（Ａ）に示す小グループは電荷が０である。
【０２４５】
図８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接する３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接する２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図８（Ｂ）に示す構造をとりうる。図８（Ｂ）に示す小グループは電荷が０である。
【０２４６】
図８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接する４個の４配位のＯと、を有する構造を示す。図８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯが合ってもよい。図８（Ｃ）に示す小グループは電荷が０である。
【０２４７】
図８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接する６個の４配位のＯと、を有する構造を示す。図８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図８（Ｄ）に示す小グループは電荷が＋１となる。
【０２４８】
図８（Ｅ）に、２個のＺｎを含む小グループを示す。図８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図８（Ｅ）に示す小グループは電荷が−１となる。
【０２４９】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２５０】
ここで、これらの小グループ同士が結合する規則について説明する。図８（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位であるため、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２５１】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように小グループ同士が結合して中グループを構成する。
【０２５２】
図９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２５３】
図９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図９（Ａ）において、上半分には３個の４配位のＯがあり、下半分には１個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２５４】
図９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【０２５５】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図８（Ｅ）に示すような、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２５６】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２５７】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０２５８】
例えば、図１０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２５９】
図１０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２６０】
図１０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２６１】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２６２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２６３】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２６４】
ＣＡＡＣ−ＯＳを有するトランジスタを用いることにより、非結晶の酸化物半導体を用いたトランジスタに比べて高い電界効果移動度を実現することが可能となる。このようなトランジスタは、高い周波数帯で動作することが可能であるため、例えばＣＰＵなどにも用いることができる。
【０２６５】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２６６】
１００      スイッチトキャパシタアンプ回路
１０１      トランジスタ
１０１ａ    トランジスタ
１０１ｂ    トランジスタ
１０２      トランジスタ
１０２ａ    トランジスタ
１０２ｂ    トランジスタ
１０３      スイッチ
１０４ａ    トランジスタ
１０４ｂ    トランジスタ
１０５      トランジスタ
１０６      トランジスタ
１０７      スイッチ
１１１      演算増幅回路
６００      被素子形成層
６０１      導電層
６０２      絶縁層
６０３      半導体層
６０４ａ    領域
６０４ｂ    領域
６０５ａ    導電層
６０５ｂ    導電層
６０６      絶縁層
６０８      導電層
７５２ａ    領域
７５２ｂ    領域
７５３      半導体層
７５４ａ    導電層
７５４ｂ    導電層
７５５      絶縁層
７５６      導電層
７５７ａ    絶縁層
７５７ｂ    絶縁層
７５８      絶縁層
７５９      絶縁層
７６０ａ    導電層
７６０ｂ    導電層
７８０      半導体層
７８１ａ    絶縁領域
７８１ｂ    絶縁領域
７８１ｃ    絶縁領域
７８２ａ    領域
７８２ｂ    領域
７８２ｃ    領域
７８２ｄ    領域
７８４ａ    絶縁層
７８４ｂ    絶縁層
７８５ａ    導電層
７８５ｂ    導電層
７８６ａ    絶縁層
７８６ｂ    絶縁層
７８６ｃ    絶縁層
７８６ｄ    絶縁層
７８８      絶縁層
ＳＷ１      スイッチ
ＳＷ２      スイッチ
ＳＷ３      スイッチ
Ｃ１        容量素子
Ｃ２        容量素子
Ｃ３        容量素子
Ｃ４        容量素子
Ｓ１        クロック信号
Ｓ２        クロック信号
Ｓ３        クロック信号
ＩＮ        入力信号
ＯＵＴ      出力信号
Ｖｉｎ      入力電圧
Ｖｏｕｔ    出力電圧
Ｖｒｅｆ    接地電圧
【図１】
0005938263.tif 000005
【図２】
0005938263.tif 000006
【図３】
0005938263.tif 000007
【図４】
0005938263.tif 000008
【図５】
0005938263.tif 000009
【図６】
0005938263.tif 000010
【図７】
0005938263.tif 000011
【図８】
0005938263.tif 000012
【図１１】
0005938263.tif 000013
【図９】
0005938263.tif 000014
【図１０】
0005938263.tif 000015