(57)【特許請求の範囲】
【請求項１】
昇圧回路を有する不揮発性半導体記憶装置であって、
前記昇圧回路は昇圧部と、発振回路と、タイミング発生回路と、制御クロック発生回路と、電流負荷回路と、を備え、
前記タイミング発生回路は、入力端子が前記制御クロック発生回路の出力端子に接続され、出力端子が前記昇圧部の第一の入力端子と、前記発振回路の入力端子と、前記電流負荷回路の入力端子に接続され、
前記昇圧部は、第二の入力端子が前記発振回路の出力端子に接続され、出力端子が前記電流負荷回路の出力端子に接続され、
前記電流負荷回路は、前記メモリセルの消去または書込み時の動作開始前に、前記タイミング発生回路から作られたタイミングによって、前記昇圧部の出力端子に段階的に減少する電流負荷を与えることを特徴とした、不揮発性半導体記憶装置。
【請求項２】
前記電流負荷回路は、メモリセルの消去または書込み時に動作を停止することを特徴とする、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電流負荷回路は、コマンドデコード回路からの信号によって、前記昇圧部の出力端子に与える電流負荷が増減されることを特徴とした、請求項１または２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置に関し、詳しくはその昇圧回路に関する。
【背景技術】
【０００２】
電気的にデータを消去・書き込み・読み出しできる不揮発性半導体記憶装置では、消去・書き込み動作時において、選択されたメモリセルに電源電圧以上の高電圧を印加する必要があり、昇圧部及びその制御系を含めた昇圧回路を用いて所望の高電圧である昇圧電圧を発生させている。
【０００３】
一般的に、昇圧回路の駆動力は昇圧用クロックの振幅に依存する。また、不揮発性メモリの消去・書込みは、一語単位や、複数語からなるページ単位またはセクタ単位や、全領域一括など、異なる数のメモリセルを選択して行うことがあり、選択されたメモリセルの数によって負荷容量が異なる。
【０００４】
昇圧電圧到達時間は、昇圧回路の駆動力と負荷容量の相対関係によって決まる。昇圧回路の駆動力が大きくなるほど昇圧電圧到達時間は短くなり、負荷容量が大きくなるほど昇圧電圧到達時間は長くなる。すなわち、昇圧用クロックの振幅や、選択されたメモリセルの数に応じて昇圧電圧到達時間が異なる。昇圧電圧到達時間が短すぎる場合、強電界のかかる時間が長くなり、メモリセルの信頼性低下を促進させてしまう。反対に、昇圧電圧到達時間が長すぎる場合、書き換えに必要な電界強度がメモリセルにかかる時間が少なくなり、書き換えが不十分になってしまう。
【０００５】
このような問題を解決するために、次のような技術が提案されている（例えば、特許文献１参照）。特許文献１では、昇圧電圧到達時間をリアルタイムでモニタし、ＲＯＭにあらかじめ記録されている時間と比較する。そして、昇圧電圧到達時間が短いときは、クロックの振幅を小さくして昇圧回路の昇圧能力を小さくして、昇圧電圧到達時間が短くならないように調整する。また、昇圧電圧到達時間が長いときは、クロックの振幅を大きくして昇圧回路の昇圧能力を大きくして、昇圧電圧到達時間が長くならないように調整する。これにより、負荷容量に対して昇圧回路の駆動力が適切になるように、昇圧回路の駆動力を調整して、適切な昇圧電圧到達時間を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１１７７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術では、昇圧電圧をモニタするためのコンパレータや、昇圧電圧到達時間を比較するためのＲＯＭやコンパレータ、また、クロックの振幅を制御するためのレギュレータ等が必要となり回路規模が増えることになり、昇圧回路全体の面積が増大してしまう。
【課題を解決するための手段】
【０００８】
本発明は上記課題を解決するためになされたもので、昇圧部と、発振回路と、タイミング発生回路と、制御クロック発生回路と、電流負荷回路と、を備え、タイミング発生回路は、入力端子が制御クロック発生回路の出力端子に接続され、出力端子が昇圧部の第一の入力端子と、発振回路の入力端子と、電流負荷回路の入力端子に接続され、昇圧部は、第二の入力端子が発振回路の出力端子に接続され、出力端子が電流負荷回路の出力端子に接続され、電流負荷回路は、タイミング発生回路から作られたタイミングによって、昇圧部の出力端子に電流負荷を与える、または電流負荷を切り離すことを特徴とした、不揮発性半導体記憶装置を提供する。
【発明の効果】
【０００９】
本発明の昇圧回路によれば、電流負荷回路によって昇圧部の出力から電流負荷を一定期間与えることで昇圧回路の駆動力を制御し、適切な昇圧電圧到達時間での昇圧動作を実現することが可能である。
【００１０】
さらに、レギュレータ等を使用せず、また、一般的な不揮発性半導体記憶装置に使用される、制御クロック発生回路、タイミング発生回路を利用することで、昇圧回路全体の回路面積を増大させること無く、適切な昇圧電圧到達時間での昇圧動作を実現することが可能である。
【図面の簡単な説明】
【００１１】
【図１】第一の実施形態の昇圧回路を備えた不揮発性半導体記憶装置のブロック図である。
【図２】第一の実施形態の昇圧回路の動作説明図のためのタイミングチャートである。
【図３】第一の実施形態の昇圧回路の他の例の動作説明図のためのタイミングチャートである。
【図４】第二の実施形態の昇圧回路を備えた不揮発性半導体記憶装置のブロック図である。
【発明を実施するための形態】
【００１２】
＜第一の実施形態＞
図１に、第一の実施形態の昇圧回路を備えた不揮発性半導体記憶装置のブロック図を示す。
第一の実施形態の昇圧回路を備えた不揮発性半導体記憶装置は、昇圧回路１０１と、メモリセルアレイ７０１と、を備える。昇圧回路１０１は、昇圧部２０１と、発振回路３０１と、タイミング発生回路４０１と、制御クロック発生回路５０１と、電流負荷回路６０１と、を備える。
【００１３】
発振回路３０１は、昇圧用クロックを発生する。昇圧部２０１は、入力された昇圧用クロックによって昇圧電圧を生成し、メモリセルアレイ７０１にその昇圧電圧を供給する。タイミング発生回路４０１は、制御クロック発生回路５０１の出力クロックを所定回数分周して、昇圧部２０１と、発振回路３０１と、電流負荷回路６０１に、それぞれの回路に必要なタイミング信号を与える。電流負荷回路６０１は、タイミング発生回路４０１のタイミング信号に応じて、昇圧部２０１の出力を電流負荷ＩＬで制御することによって、昇圧回路１０１の駆動力を制御する。
【００１４】
図２は、第一の実施形態の昇圧回路の動作説明図のためのタイミングチャートである。
Ｗ１は、昇圧回路１０１からメモリセルアレイ７０１へ供給されるメモリセル消去・書込み用昇圧電圧波形である。ＩＬ１は、電流負荷回路６０１の各タイミングでの電流値の波形である。Ｓ１０は、タイミング発生回路４０１から発振回路３０１と昇圧部２０１に入力されるタイミング信号である。Ｓ２０は、タイミング発生回路４０１から電流負荷回路６０１に入力されるタイミング信号である。Ｔ０、Ｔ１０、Ｔ２０は、タイミング発生回路４０１で生成されたタイミングである。
【００１５】
次に、図２のタイミングチャートを用いて、昇圧回路１０１の動作について説明する。
タイミング発生回路４０１は、タイミングＴ０でタイミング信号Ｓ１０とタイミング信号Ｓ２０を立ち上げる。昇圧用発振器３０１と昇圧回路２０１は、タイミング信号Ｓ１０の立ち上がりを受けて起動し、昇圧動作を開始する。電流負荷回路６０１は、タイミング信号Ｓ２０の立ち上がりを受けて、昇圧部２０１の出力端子から負荷電流ＩＬを引き、昇圧回路１０１の駆動力を制限する。従って、昇圧電圧波形Ｗ１は、徐々に所望の電圧になるように上昇する。
【００１６】
タイミング発生回路４０１は、タイミングＴ１０でタイミング信号Ｓ２０を立ち下げる。負荷電流回路６０１は、タイミング信号Ｓ２０の立ち下がりを受けて停止し、昇圧回路１０１の駆動力の制限を停止する。従って、昇圧電圧波形Ｗ１は、所望の電圧に上昇する。ここで、タイミングＴ１０からタイミングＴ２０の期間は、メモリセルの消去・書込み期間である。
【００１７】
タイミング発生回路４０１は、タイミングＴ２０でタイミング信号Ｓ１０を立ち下げる。昇圧部２０１と発振回路３０１は、タイミング信号Ｓ１０の立ち下がりを受けて停止し、昇圧動作を終了する。
【００１８】
昇圧部２０１の駆動力は単位時間当たりの供給電荷量であり、すなわち電流値である。従って、昇圧回部２０１の駆動力を電流値ＩＣとする。また、昇圧回路１０１がメモリセルアレイへ供給できる電流の電流値をＩＭとする。
【００１９】
タイミングＴ０からタイミングＴ１０の期間は、電流負荷回路６０１が動作しているため、電流値ＩＭは、ＩＭ＝ＩＣ−ＩＬとなる。そのため、昇圧回路１０１の出力の立ち上がりの時定数が、制御しない場合と比較し、ＩＣ／（ＩＣ−ＩＬ）倍となる。これにより、一定以上の昇圧電圧到達時間を得られ、メモリセルの信頼性低下を抑制することができる。
【００２０】
また、タイミングＴ１０からタイミングＴ２０の期間は、電流負荷回路６０１が停止しているため、電流値ＩＭは、ＩＭ＝ＩＣとなる。従って、消去・書込み期間には、メモリセルに消去・書込みに十分な電圧を供給することができる。
【００２１】
以上説明したように、本実施携帯の昇圧回路によれば、負荷電流回路６０１によって昇圧回路１０１の駆動力を制御するため、コンパレータやレギュレータやＲＯＭ等を新たに追加する必要がないため、昇圧回路全体の回路面積の増大も防ぐことができる。
【００２２】
図３は、第一の実施形態の昇圧回路の他の例の動作説明図のためのタイミングチャートである。第一の実施形態の昇圧回路は、昇圧電圧を図３に示すように段階的に上昇させることも出来る。
【００２３】
Ｗ２は、昇圧回路１０１からメモリセルアレイ７０１へ供給されるメモリセル消去・書込み用昇圧電圧波形である。ＩＬ２は、電流負荷回路６０１の各タイミングでの電流値の波形である。Ｓ１０は、タイミング発生回路４０１から発振回路３０１と昇圧部２０１に入力されるタイミング信号である。Ｓ２０、Ｓ２１、Ｓ２２は、タイミング発生回路４０１から電流負荷回路６０１に入力されるタイミング信号である。タイミングＴ０、Ｔ０１、Ｔ０２、Ｔ１０、Ｔ２０はタイミング発生回路４０１で生成されたタイミングである。
【００２４】
次に、図３のタイミングチャートを用いて、昇圧回路１０１の動作について説明する。
タイミング発生回路４０１は、タイミングＴ０でタイミング信号Ｓ１０とタイミング信号Ｓ２０を立ち上げる。昇圧用発振器３０１と昇圧回路２０１は、タイミング信号Ｓ１０の立ち上がりを受けて起動し、昇圧動作を開始する。電流負荷回路６０１は、タイミング信号Ｓ２０、Ｓ２１、Ｓ２２の立ち上がりを受けて、昇圧部２０１の出力端子から負荷電流ＩＬを引き、昇圧回路１０１の駆動力を制限する。負荷電流回路６０１は、タイミングＴ０１でタイミング信号Ｓ２２の立ち下がりを受けて、電流値を減少する。更に、タイミングＴ０２でタイミング信号Ｓ２１の立ち下がりを受けて、電流値を減少する。
【００２５】
このように、タイミングＴ０１、Ｔ０２の順に電流負荷回路６０１の負荷電流値をＩＬから段階的に小さくして、昇圧電圧Ｗ２を段階的に制御する。これにより、タイミングＴ１０で電流負荷が全て切り離された際に生じる、急峻な昇圧電圧の立ち上りを小さいく抑えることができるため、メモリセルの信頼性低下の抑制に対してより高い効果が得られる。
また、タイミングＴ０からタイミングＴ１０の間に電流負荷回路６０１の負荷電流値を段階的に小さくする段階数は、図３に示す２回に限らず適正な回数に設定されても良い。
【００２６】
＜第二の実施形態＞
図４は、第二の実施形態の昇圧回路を備えた不揮発性半導体記憶装置のブロック図である。
第二の実施形態の昇圧回路１０２は、第一の実施形態の昇圧回路１０１に、コマンドデコード回路８０１を加えた構成である。コマンドデコード回路８０１は、電流負荷回路６０１へ信号を入力する。
【００２７】
コマンドデコード回路８０１は、インターフェースから入力された命令を各回路への信号に変換する回路である。インターフェースから入力された書き換え単位がコマンドデコード回路８０１によって変換され、コマンドデコード回路８０１から電流負荷回路６０１へ各書き込み単位で電流負荷の値を変化させる信号を出力する。
【００２８】
例えば、書き込み単位が一語単位の時は電流負荷回路６０１の負荷電流を昇圧回路２０１の出力に接続し第一の実施例で説明した制御を行い、メモリセルの書き込み、消去単位が一括単位の時は電流負荷回路６０１の負荷電流と昇圧部２０１の出力を切り離すまたは負荷電流を小さくするような制御を行うことで、負荷容量が異なることによる昇圧電圧到達時間の変化を抑えることができる。
【００２９】
また、電流負荷回路６０１の電流調整は、スイッチ、或いは、電流ミラー比の変更で行なえるため、レギュレータが必要なく、昇圧回路全体の回路規模の増大が抑えられる。
【符号の説明】
【００３０】
１０１、１０２  昇圧回路
２０１  昇圧回部
３０１  発振回路
４０１  タイミング発生回路
５０１  制御クロック発生回路
６０１  負荷電流回路
７０１  メモリセルアレイ
８０１  コマンドデコード回路
【図１】
0005922952.tif 000002
【図２】
0005922952.tif 000003
【図３】
0005922952.tif 000004
【図４】
0005922952.tif 000005