(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１導電型の第１半導体層、前記第１半導体層上の光吸収層、および前記光吸収層上の第２導電型の第２半導体層の積層構造を有する光検出素子と、
前記半導体基板の上方で、前記光検出素子に接続されるインダクタと、
前記光検出素子で生成された電流を前記インダクタを介して取り出す出力電極と、
前記光検出素子にバイアス電極を印加するバイアス印加用電極と、
前記光検出素子の前記第１半導体層と同じレイヤ内で前記インダクタの金属配線と交差して、前記光検出素子と、前記出力電極又は前記バイアス印加用電極との間を電気的に接続する半導体の交差配線と、
を含むことを特徴とする受光デバイス。
【請求項２】
前記インダクタの下方領域は、前記交差配線を除いて、絶縁層が形成されていることを特徴とする請求項１に記載の受光デバイス。
【請求項３】
前記金属配線は、一端側で前記光検出素子の前記第２半導体層と接続され、
前記交差配線は、前記第１半導体層と同じレイヤ内で前記金属配線と交差して、前記金属配線の他端側で前記出力電極に接続されることを特徴とする請求項２に記載の受光デバイス。
【請求項４】
前記交差配線は、前記第１半導体層と同じレイヤ内で前記金属配線と交差して、前記光検出素子の前記第１半導体層と前記バイアス印加用電極とを接続することを特徴とする請求項２に記載の受光デバイス。
【請求項５】
光伝送路から受信した光信号を処理する光信号処理部と、
請求項１〜４のいずれか１項に記載の受光デバイスを用いて、前記光信号処理された光信号成分を電気信号に変換する光電変換部と、
前記光電変換された前記電気信号をデジタル信号に変換するデジタル変換部と、
前記デジタル信号を処理するデジタル信号処理部と、
を含む光受信機。
【請求項６】
前記光電変換部は、
請求項１〜４のいずれか１項に記載の受光デバイスを複数配列したアレイチップと、
前記アレイチップに接続される電流／電圧変換回路と、
を含むことを特徴とする請求項５に記載の光受信機。
【請求項７】
半導体基板の上方に、第１導電型の第１半導体層、光吸収層、および第２導電型の第２半導体層をこの順で積層し、
前記積層を所定の形状に加工してメサ構造を形成するとともに、前記半導体基板の上方の前記メサ構造と離れた位置に、前記第１半導体層で半導体配線を形成し、
前記半導体基板の上方の全面に絶縁膜を堆積し、
前記絶縁膜上に、一端が前記第２半導体層に接続され、他端が前記半導体配線に接続されるインダクタの金属配線を形成し、
前記半導体配線は前記インダクタの金属配線に対する交差配線である
ことを特徴とする受光デバイスの製造方法。
【請求項８】
前記絶縁膜に、前記半導体配線に到達する第１コンタクトホールを形成し、
前記第１コンタクトホールで前記金属配線と前記半導体配線を接続する
ことを特徴とする請求項７に記載の受光デバイスの製造方法。
【請求項９】
前記絶縁膜に、前記メサ構造の前記第１半導体層に到達する第２コンタクトホールを形成し、
前記金属配線の形成と同じ工程で、前記第２コンタクトホール内に前記第１半導体層と接続される電極を形成することを特徴とする請求項８に記載の受光デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光デバイスと、これを用いた光受信機、及び受光デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、ハイエンドサーバやスーパーコンピュータなどのＨＰＣ（High Performance Computing）の分野において、高速、大容量（高密度）のデータ伝送技術に対する要求は、益々高まってきている。しかし、従来の電気伝送技術は高速、大容量化の限界に達しつつあり、ＨＰＣシステムが要求するデータ伝送能力（速度、バンド幅）を実現するのは困難になることが予想される。電気伝送技術の限界に対処するブレークスルー技術として、光を用いてデータ伝送を行なう光インターコネクト技術が注目されている。
【０００３】
高速光インターコネクト技術における受信部のフォトダイオードは、光伝送路（光ファイバ、ポリマー光導波路など）との光結合の観点から、できるだけ大きな受光径を有するのが望ましい。しかし、大受光径のフォトダイオード（以下、適宜「ＰＤ」と略称する）では、受光面積に比例して容量が大きくなり、高速信号に応答できなくなる。
【０００４】
大受光径ＰＤの帯域を拡大する方法として、インダクタによるピーキングがある。光受信機のフロントエンドに含まれる光電（ＯＥ）変換部は、入射する光成分を電流に変換するＰＤと、ＰＤで発生した微弱電流を電圧に変換するトランスインピーダンスアンプ（ＴＩＡ）を含むが、ＰＤとＴＩＡを同一プロセスで同一基板上に形成することは難しい。ＰＤとＴＩＡを、ボンディングワイヤで接続する場合は、ボンディングワイヤをピーキングインダクタとして用いることができる。しかし、ボンディングワイヤではインダクタンスの制御が難しい上に、高速化に限界がある。高周波になるほどインピーダンスが増大して高周波信号が通りにくくなるからである。
【０００５】
高速光インターコネクトでは、ＰＤチップとＴＩＡチップをフリップチップ実装して伝送路で接続する構成が必須となる。しかし、伝送路上に各ＰＤに対応するインダクタを設置する物理的空間を確保すること自体が困難である。そこで、インダクタをＰＤチップ内に作り込む構造が望まれる。
【０００６】
ところで、半導体装置の拡散領域を利用してインダクタを形成することが知られている（たとえば、特許文献１、２参照）。図１Ａでは、抵抗層１０３上に配置されたインダクタ配線１０２の端部と、図示しないトランジスタに接続される配線金属１０５の端部を、半導体基板１０１に形成されたｎ+型拡散層１０４に接続する。ｎ+型拡散層１０４により、インダクタ配線１０２及び配線金属１０５と抵抗層１０３のオーミック接合を行なっている。図１Ｂでは、シリコン基板２０１のＮウェル２０３内に、ｐ型拡散層２０５をスパイラルに形成してインダクタを構成し、ビアコンタクト２０７を介してインダクタと配線２０９、２１１を接続している。
【０００７】
しかし、一般的なＰＤプロセスでは、エピタキシャル成長によりＰＩＮ構造を形成するので、注入工程は含まれない。図１Ａや図１Ｂの方法を、ＰＤ用のインダクタの形成に適用しようとすると、追加の注入工程が必要になる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６２−２４４１６０号公報
【特許文献２】特開２００３−１７９１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、ＰＤ製造プロセスや構造を複雑にすることなく、１チップ内にフォトダイオード（ＰＤ）等の光検出素子とインダクタを組み込んだ受光デバイスと、これを用いた光受信機を提供し、また、そのような受光デバイスの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
第１の観点では、受光デバイスは、
半導体基板の上方に形成された第１導電型の第１半導体層、前記第１半導体層上の光吸収層、および前記光吸収層上の第２導電型の第２半導体層の積層構造を有する光検出素子と、
前記半導体基板の上方で、前記光検出素子に接続されるインダクタと、
前記光検出素子で生成された電流を前記インダクタを介して取り出す出力電極と、
前記光検出素子にバイアス電極を印加するバイアス印加用電極と、
前記インタダクタの金属配線と交差して、前記光検出素子と、前記出力電極又は前記バイアス印加用電極との間を電気的に接続する交差配線と、
を含む。
【００１１】
第２の観点では、光受信機を提供する。光受信機は、
光伝送路から受信した光信号を処理する光信号処理部と、
上記第１の観点に記載された受光デバイスを用いて、前記光信号処理された光信号成分を電気信号に変換する光電変換部と、
前記光電変換された前記電気信号をデジタル信号に変換するデジタル変換部と、
前記デジタル信号を処理するデジタル信号処理部と、
を含む。
【００１２】
第３の観点では、受光デバイスの製造方法を提供する。受光デバイスの製造方法は、
半導体基板の上方に、第１導電型の第１半導体層、光吸収層、および第２導電型の第２半導体層をこの順で積層し、
前記積層を所定の形状に加工してメサ構造を形成するとともに、前記半導体基板の上方の所定の個所に、前記第１半導体層で半導体配線を形成し、
前記半導体基板の上方の全面に絶縁膜を堆積し、
前記絶縁膜上に、一端が前記第２半導体層に接続され、他端が前記半導体配線に接続される金属配線を形成する。
【発明の効果】
【００１３】
通常のＰＤ製造工程を利用して、ＰＤチップにインダクタを組み込んだ受光デバイスが実現される。これにより、広い周波数帯域での高速伝送が可能になる。
【図面の簡単な説明】
【００１４】
【図１Ａ】半導体素子の拡散導電領域を利用した従来のインダクタの構成例を示す図である。
【図１Ｂ】半導体素子の拡散導電領域を利用した従来のインダクタの構成例を示す図である。
【図２】本発明が適用される光受信機の一例を示す図である。
【図３Ａ】実施例の受光デバイスに至る過程で考案される受光デバイスの構成例を示す図である。
【図３Ｂ】図３ＡのＡ−Ｂ断面図である。
【図３Ｃ】図３ＡのＣ−Ｄ断面図である。
【図４Ａ】実施例１の受光デバイスの構成例を示す図である。
【図４Ｂ】図４ＡのＡ−Ｂ断面図である。
【図４Ｃ】図４ＡのＣ−Ｄ断面図である。
【図５Ａ】受光デバイスの製造工程図である。
【図５Ｂ】受光デバイスの製造工程図である。
【図５Ｃ】受光デバイスの製造工程図である。
【図５Ｄ】受光デバイスの製造工程図である。
【図６】受光デバイスの効果を示すグラフである。
【図７】実施例１の受光デバイスを配列したＰＤアレイチップの概略図である。
【図８】図７のＰＤアレイチップを用いたＯＥ変換部の概略構成図である。
【図９】実施例２のＰＤアレイチップを示す概略図である。
【発明を実施するための形態】
【００１５】
図２は、実施例の受光デバイス（インダクタ付きＰＤチップ）が適用される光受信機１の概略構成図である。光受信機１は、たとえばデジタルコヒーレント受信機である。光受信機１は、光伝送路から受信した光信号を処理する光信号処理部２と、光信号処理部２により処理された各光信号成分を電気信号に変換するＯＥ変換部３と、ＯＥ変換されたアナログ電気信号をデジタル信号に変換するＡＤ変換部４と、デジタル変換された信号を処理するデジタル信号処理部（ＤＳＰ）５を含む。
【００１６】
光信号処理部２からＯＥ変換部３までが、光受信フロントエンドと呼ばれる。光処理回路２では、ＰＢＳ（Polarization Beam Splitter：偏波分離器）、ＬＯ（Local Oscillator：局発光源）、９０度光ハイブリッドにより、互いに直交する偏波成分、及び互いに直交する位相成分が分離される。分離された各光信号成分は、ＯＥ変換部３で光検出され、電気信号に変換される。
【００１７】
ＯＥ変換部３は、フォトダイオード（ＰＤ）を含む受光デバイス７−１〜７−４（「受光デバイス７」と総称する）と、受光デバイス７−１〜７−４で生成される微弱電流を電圧に変換するトランスインピーダンスアンプ（ＴＩＡ）８−１〜８−４（「ＴＩＡ８」と総称する）を含む。受光デバイス７とＴＩＡ８とは伝送路で接続されている。
【００１８】
ＯＥ変換された光信号は、ＡＤ変換部４の対応するアナログデジタルコンバータ４−１〜４−４で所定のクロックでサンプリングされ、デジタル信号としてＤＳＰ５に入力される。デジタル信号は、ＤＳＰ５において、波形歪補償、位相調整、適応等化処理などを経て復調される。
【００１９】
上述のように、ＯＥ変換部３では、受光デバイス７を構成するチップと、ＴＩＡを構成するＩＣチップがフリップチップ実装され、伝送路で接続されるが、伝送路にインダクタを配置することは空間的に困難である。そこで、ＰＤチップ内にインダクタを組み込んだ受光デバイスを提供する。
【００２０】
図３Ａは、インダクタ付きのＰＤチップを実現する過程で提案される受光デバイス９０の素子形成面を上向きにした状態での上面図、図３Ｂは図３ＡのＡ−Ｂ断面図、図３Ｃは図３ＡのＣ−Ｄ断面図である。受光デバイス９０では、同一の半導体基板１１上に、ＰＤ９１と、スパイラル状の金属配線２１で形成されるインダクタ９２が作り込まれている。
【００２１】
図３Ａ〜図３Ｃに示すように、ＰＤ９１は、半絶縁性の半導体基板１１上のｎ型半導体（導電）層１２と、ｎ型半導体層１２上に形成された光吸収層（ｉ型半導体層）１３と、光吸収層１３上に形成されたｐ型半導体領域１９とを含む。寄生容量の発生を回避するために、インダクタ９２を構成する金属配線２１の下部では、ｎ型半導体層１２は除去されている。絶縁層１５上に形成されたインダクタ９２の金属配線２１は、下層に形成された金属配線１７により、電流取り出し用（出力用）の電極パッド１６に接続されている。
【００２２】
この構成では、寄生容量は低減できる。ただ、チップ内にインダクタ９２を作り込む際に、接続用の配線層１７とスパイラル状の配線層２１の２層が必要になり、製造プロセスの煩雑化が懸念される。そこで、製造プロセスを煩雑化することなく、ＰＤチップ上にインダクタを組み込む工夫をする。
【実施例１】
【００２３】
図４Ａは、実施例１で提供される受光デバイス（インダクタ付きＰＤチップ）１０の素子形成面を上向きにした状態での上面図、図４Ｂは図４ＡのＡ−Ｂ断面図、図４Ｃは図４ＡのＣ−Ｄ断面図である。
【００２４】
図４Ａ〜図４Ｃに示すように、受光デバイス１０は、半絶縁性の半導体基板１１上に形成された光検出素子であるＰＤ９１と、前記半導体基板１１上でＰＤ９１に接続されるインダクタ９２を含む。インダクタ９２は、ＰＤ９１で発生した電流を取り出して後段の回路（ＴＩＡ回路を含む）に出力する出力用電極パッド３６に、交差配線３２を介して接続されている。
【００２５】
インダクタ９２は、一方の端部でＰＤ９１に接続され他方の端部で交差配線３２に接続されるスパイラル状の金属配線２１を含む。半導体導電層３２は、ＰＤ９１を構成する第１導電型の半導体層１２と同じレイヤに配置され、スパイラル状の金属配線２１を介してＰＤ９１と出力用電極パッド３６との間を電気的に接続する。以下の記載では、インダクタ配線である金属配線２１を、便宜上「スパイラル金属配線２１」と称するが、必ずしもスパイラル形状である必要はない。
【００２６】
図４Ｂの構成例では、ＰＤ９１は、半絶縁性半導体基板１１上のｎ型半導体層１２と、ｎ型半導体層１２上に配置されたｉ型半導体の光吸収層１３と、光吸収層１３に形成されたｐ型半導体領域１９とを含む。ｐ型半導体領域１９は、受光部として機能する。
【００２７】
図４Ｃに描かれるように、インダクタ９２を構成するスパイラル金属配線２１は、ＰＤ９１のｎ型半導体層１２と同じレイヤに配置されているｎ型半導体導電層の交差配線３２を介して、出力用配線３７、さらには出力用電力パッド３６に接続されている。半導体導電層３２はスパイラル金属配線２１の下方をくぐり、スパイラル金属配線２１と交差しているので、これを「交差配線３２」と称する。交差配線３２は、コンタクトビア３５を介して、スパイラル金属配線２１の端部と、出力用配線３７とに電気的に接続されている。スパイラル金属配線２１の反対側の端部は、ＰＤ９１のｐ型半導体領域１９に接続されるｐ側電極２１ａに接続されている。
【００２８】
受光デバイス１０はまた、ＰＤ９１に逆バイアスを印加するためのバイアス印加用電極パッド３８と、ダミー電極パッド４１を有する。バイアス印加用電極パッド３８は、接続配線３９を介して、ＰＤ９１のｎ側電極２２に接続されている。ｎ側電極２２は、コンタクトホール２３にてｎ型半導体層１２と接続している（図４Ｂ参照）。
【００２９】
ダミー電極パッド４１は、電気的な接続はされず、フローティング状態にある。ダミー電極パッド４１は、出力用電極パッド３６及びバイアス印加用電極パッド３８と同じ高さを有し、出力用電極パッド３６及びバイアス印加用電極パッド３８の反対側に配置されている。ダミー電極パッド４１を設けることにより、受光デバイス１０をフリップチップ実装する際に、安定してデバイスを保持することができる。
【００３０】
この構成では、ＰＤ９１のｎ型半導体層１２を構成する半導体導電層を利用して、交差配線３２を配置することができる。したがって、２層にわたって金属配線層を形成する必要がない。また、交差配線３２は、半絶縁性の半導体基板１１上のごく一部の領域で、スパイラル金属配線２１と交差する方向に延びるだけなので、スパイラル金属配線２１の下部領域での寄生容量を、無視できる程度に低減することができる。
【００３１】
図５Ａ〜図５Ｄは、受光デバイス１０の製造工程図である。図５Ａに示すように、半絶縁性半導体基板１１上に、ｎ型半導体層１２と光吸収層としてのｉ型半導体層１３を、ＭＢＥ法、ＭＯＣＶＤ法などにより結晶成長する。半絶縁性半導体基板１１は例えば、半絶縁性のＩｎＰ基板である。ｎ型半導体層１２は、たとえばｎ型にドーピングされたＩｎＧａＡｓＰ層であり、膜厚はたとえば０．５〜１．０μｍである。光吸収層１３は、ｎ型半導体層１２よりも不純物濃度の低いｎ-型ＩｎＧａＡｓ層であり、膜厚はたとえば１．５〜３．０μｍである。光吸収層１３に、受光部となるｐ型半導体領域１９を形成する。ｐ型半導体領域１９は、たとえば金属拡散により形成することができる。具体的には、Ｚｎなどのドーパント金属薄膜を、抵抗加熱蒸着あるいはスパッタ法により形成し、熱拡散させてｐ型半導体領域１９を形成する。金属拡散にかえて、結晶成長によりｐ型半導体領域１９を形成してもよい。ｐ型半導体領域１９の深さはたとえば０．５〜１．０μｍである。
【００３２】
次に、図５Ｂに示すように、受光部となるｐ型半導体領域１９と、電極パッド３６、３８及びダミー電極パッド４１となる領域を除いて、不要な層をエッチング除去し、メサ構造を形成する。このエッチング工程で、ｎ型半導体層１２の一部をインダクタ９２の交差配線３２として利用する。したがって、エッチング時には、ＰＤ用メサ領域の他に、所定の個所のｎ型半導体層１２を、交差配線３２として残す。
【００３３】
より具体的には、メサ構造として残す部分にＳｉＮ等の第１エッチングマスク（不図示）を形成し、露出する部分の光吸収層１３を、エッチングにより除去する。エッチングはウェット工程で行なっても、ドライ工程で行なってもよい。ウェットエッチングをする場合は、光吸収層１３に対するエッチング速度が、ｎ型半導体層１２に対するエッチング速度に対して十分に大きいエッチャンドを用いる。不要な個所の光吸収層１３を除去し、第１エッチングマスクを除去した後に、メサ構造及び交差配線３２を形成する個所に、ＳｉＮ等で第２エッチングマスクを形成する。第２エッチングマスクを用いて、エッチングによりｎ型半導体層１２を所定の形状に加工する。これにより、ＰＤ９１のｎ型半導体層１２と同じレイヤに、同じ工程で交差配線３２が形成される。
【００３４】
次に、図５Ｃに示すように、スパッタ法などにより全面に絶縁膜３４を形成した後、ｎ型半導体層１２と電気的コンタクトをとるためのコンタクトホール２３、および交差配線３２と電気的コンタクトをとるためのコンタクトホール４５を、エッチングで形成する。
【００３５】
次に、図５Ｄに示すように、抵抗加熱蒸着またはスパッタ法により、金（Ａｕ）、銅（Ｃｕ）などの配線金属を形成する。この場合、所定の開口パターンを有する加熱蒸着用マスクあるいはスパッタリング用マスクを用いて、必要な配線パターンを形成してもよいし、リフトオフ法により形成してもよい。具体的には、交差配線３２に到達するコンタクトビア３５、スパイラル金属配線２１、ＰＤ９１のｎ側電極２２、ｐ側電極２１ａ、出力用電極パッド３６、および出力用配線３７を形成する。また、図示はしないが、バイアス印加用電極パッド３８、ダミー電極パッド４１（図４参照）も、同じ工程で形成される。
【００３６】
スパイラル金属配線２１は、線幅１０〜５０μｍ、長さ０．２〜１．５ｍｍ程度に形成することができる。たとえば、２５μｍ幅で０．５ｍｍのスパイラル金属配線２１でインダクタ９２を形成した場合、そのインダクタンスは、約０．５ｎＨとなる。
【００３７】
上述した製造工程によれば、ＰＤ用メサ構造や電極パッド用メサ構造の加工プロセスを利用して、半導体導電層でインダクタの交差配線３２を形成することができる。その後、金属配線工程においてスパイラル金属配線２１を形成することにより、追加プロセスなしにインダクタ９２を形成することができる。金属配線層は１層のみとすることができる。さらに、交差配線３２以外は、インダクタ９２の下方のｎ型半導体層はすべて除去されているので、スパイラル金属配線２１の下部での寄生容量の発生を防止できる。
【００３８】
図６は、実施例の受光デバイスの効果を示すグラフである。グラフでは、大受光径ＰＤ（受光径６０μｍ、容量２５０ｆＦ）のチップ上に、全長０．５ｍｍのインダクタ（０．５ｎＨ）を形成した場合のシミュレーション結果が実線で示されている。比較として、インダクタを形成しない点を除いて同じ条件で形成したＰＤチップのシミュレーション結果を、点線で示している。高周波特性（Ｓ２１）が３ｄＢ下がった位置での周波数帯域（便宜上、「３ｄＢ帯域」と称する）を比較すると、インダクタを設けることにより、３ｄＢ帯域を２０ＧＨｚ近くまで広げることができる。これはすなわち、約５０％も帯域幅が拡大されたことを意味する。
【００３９】
このように、従来のＰＤ製造プロセスと同じプロセスにより、大受光径ＰＤの帯域を拡大することができ、光インターコネクトの受信部の高速化を実現することができる。
【００４０】
図７は、実施例１の受光デバイス１０を複数配列したＰＤアレイチップ５０の概略図である。ＰＤアレイチップ５０は、図示しないウェーハ上に形成された受光デバイス（インダクタ付きＰＤチップ）１０を、所望の数だけつなげて切り出すことにより作製される。この例では、４つの受光デバイス（ＰＤチップ）１０を並べて、４チャネルＰＤアレイチップ５０としている。
【００４１】
各受光デバイス１０は、ＰＤ９１と、ＰＤ９１に接続されるインダクタ９２と、インダクタ９２と交差する交差配線３２を含む。インタクタ９２は、一方の端部でＰＤ９１に接続され、他方の端部で交差配線３２に接続される金属配線２１を含む。交差配線３２は、ＰＤ９１の第１導電型の半導体層と同じレイヤに形成されている。各受光デバイス１０はまた、ＰＤ９１で発生した電流を、金属配線２１及び交差配線３２を介して取り出して出力用電極パッド３６と、ＰＤ９１に逆バイアスを印加するバイアス印加用電極パッド３８と、ダミー電極パッド４１を有する。出力用電極パッド３６とバイアス印加用電極パッド３８上には、フリップチップ実装用のバンプ５１が形成されている。ダミー電極用パッド４１上には、ダミーバンプ５２が形成されている。バンプ５１及びダミーバンプ５２は、たとえばバンプ径４０〜６０μｍ、バンプ高さが５〜２０μｍのＡｕスタッドバンプである。インダクタが組み込まれたＰＤアレイチップ５０をフリップチップ実装することにより、大受光径かつ広帯域のＯＥ変換部を、光受信フロントエンドで実現できる。
【００４２】
図８は、図７のＰＤアレイチップ５０を用いたＯＥ変換部３の概略図である。ＰＤアレイチップ５０と、ＴＩＡチップ（電流／電圧変換回路）５８は、図示しない回路基板上にフリップチップ実装されている。図２に示した光処理部２から引き出される光導波路は、その端面がＰＤアレイチップ５０の各受光デバイス１０の受光部（ｐ型半導体領域）１９と対向するように配置されている（図８では不図示）。光ファイバを伝搬した光信号は、逆バイアスが印加されたＰＤ９１に入射して、光電流に変換される。
【００４３】
ＰＤアレイチップ５０とＴＩＡチップ５８は、回路基板（不図示）上の伝送路９５で接続されている。ＰＤアレイチップ５０のＡｕスタッドバンプ５１（図７参照）のバンプピッチは、たとえば１２５μｍ、ＰＤチャネルピッチは２５０μｍである。ＴＩＡチップ５８は、ＰＤアレイチップ５０と対向する側に、ＴＩＡパッド５９を複数有する。ＴＩＡパッドビッチは、たとえば１２５μｍである。ＴＩＡチップ５８は、ＩＣ回路として形成され、図示はしないが、トランスインピーダンスアンプの他に、バイアス電圧生成回路等も配置されている。
【００４４】
ＰＤアレイチップ５０とＴＩＡチップ５８を接続する伝送路９５上にインダクタを形成する物理的空間はないが、ＰＤアレイチップ５０の各ＰＤチップ１０内にインダクタ９２が作り込まれている。したがって、大受光径のＰＤ９１で受光され電流に変換された高周波信号は、周波数帯域特性を損なうことなく、ＴＩＡチップ５９へと伝送される。
【００４５】
なお、光検出素子（ＰＤ）９１を図２に示すようなバランス型フォトダイオードとする場合は、ＰＤ９１と同様のフォトダイオードを対で作製し、一方のＰＤのｎ側電極に逆バイアスを印加してｐ側電極から電流を取り出し、他方のＰＤのｐ側電極に逆バイアスを印加してｎ側電極から電流を取り出し、各ＰＤから出力されて対応のインダクタを通った電流の差分を、出力用電極パッド３６に取り出す構成としてもよい。この場合も、各インダクタ９２のスパイラル金属配線２１の電極側の端部は、ＰＤ９１のｎ型半導体層１２と同じレイヤに形成された半導体導電層（交差配線）３２を介して、出力用電極パッド３６に接続される。
【実施例２】
【００４６】
図９は、実施例２のＰＤアレイチップ８０を示す図である。実施例２では、ＰＤアレイチップ８０の各受光デバイス７０は、ＰＤ９１とカソード電極（バイアス印加用電極パッド）６８ａ、６８ｂとを接続する交差配線６２ａ、６２ｂを有する。
【００４７】
すなわち、受光デバイス７０は、光検出素子としてのＰＤ９１、ＰＤ９１のｐ型半導体領域１９に接続されるインダクタ９２、ＰＤ９１で生成された電流をインダクタ９２を介して取り出す出力用電極パッド６６、ＰＤ９１にバイアス電圧を印加するバイアス印加用電極パッド６８ａ、６８ｂ、およびＰＤ９１とバイアス印加用電極パッド６８ａ、８ｂとの間を接続する交差配線６６を有する。
【００４８】
この例では、ＰＤ９１のｎ型半導体層１２（図９では一部のみ図示）が、このｎ型半導体層１２と同じレイヤにある交差配線６２ａ、６２ｂと接続されている。交差配線６２ａ、６２ｂは、それぞれバイアス印加用電極パッド６８ａ、６８ｂに接続される。交差配線６８ａ、６８ｂと、インダクタ９２の金属配線２１との間には、実施例１と同様に、絶縁膜が存在する。
【００４９】
この構成は、図５Ｂを参照して説明したように、全面に形成したｎ型半導体層を、ＰＤ９１のｎ型半導体層１２（図４Ｂ参照）と、交差配線６８ａ、６８ｂを残し、それ以外の領域をエッチング除去することで実現できる。したがって、通常のＰＤ製造プロセスに追加の工程を付加する必要はない。
【００５０】
バイアス印加用電極パッド６８ａと６８ｂは、受光デバイス７０の対角に配置されている。実際の使用では、製品の配線レイアウト、回路レイアウト等に応じて、バイアス印加用電極パッド６８ａ、６８ｂのいずれを用いてもよい。これにより、利用の自由度が向上する。
【００５１】
また、受光デバイス７０は、図７の構成と同様にダミー電極パッド４１を有する。各電極パッド４１、６６、６８ａ、６８ｂ上には、スリップチップ接合用のバンプ（たとえばＡｕスタッドバンプ）５１が形成されている。この構成では、各受光デバイス７０の四隅に同じ高さの電極パッド（ダミー電極パッド４１を含む）が配置されるので、フリップチップ接合の際の安定度がさらに向上する。
【００５２】
以上述べたように、実施例１、実施例２の構成によれば、ＰＤ製造プロセスに変更、追加工程を加えることなく、ＰＤのメサ構造の加工工程を利用して、インダクタと交差してＰＤと電極パッドを接続する交差配線を、半導体導電層で形成することができる。これにより、インタクタ９２のスパイラル金属配線２１、ＰＤ９１のｐ側およびｎ側電極、各電極パッドを含む金属配線層を、１層のみとすることができる。
【００５３】
本発明は、上述した実施例に限定されることはなく、たとえば、ＩｎＰ基板に替えて、アンドープのＳｉＧｅ基板を用いる、半導体層としてＩｎＡｌＡｓ系、ＩｎＡｌＧａＡｓ系の材料を用いる等、適宜変更が可能である。また、ＰＩＮダイオードに限らず、アバランシェ．フォトダイオードを用いることも可能である。
【００５４】
また、実施例では、スパイラル金属配線を例にとってインダクタを説明したが、スパイラルな形状に限定されず、配線が交差する部分を有する任意のインダクタ配線に適用される。
【００５５】
また、実施例１と実施例２を組み合わせて、ＰＤ９１と出力用電極パッドとをインダクタ９１と交差して接続する交差配線３２と、ＰＤ９１とバイアス印加用電極パッドとをインダクタ９１と交差して接続する交差配線６２との双方を有する構成としてもよい。
【００５６】
以上の説明に対し、以下の付記を提示する。
（付記１）
半導体基板の上方に形成された第１導電型の第１半導体層、前記第１半導体層上の光吸収層、および前記光吸収層上の第２導電型の第２半導体層の積層構造を有する光検出素子と、
前記半導体基板の上方で、前記光検出素子に接続されるインダクタと、
前記光検出素子で生成された電流を前記インダクタを介して取り出す出力電極と、
前記光検出素子にバイアス電極を印加するバイアス印加用電極と、
前記インタダクタの金属配線と交差して、前記光検出素子と、前記出力電極又は前記バイアス印加用電極との間を電気的に接続する交差配線と、
を含むことを特徴とする受光デバイス。
（付記２）
前記インダクタの下方領域は、前記交差配線を除いて、絶縁層が形成されていることを特徴とする付記１に記載の受光デバイス。
（付記３）
前記金属配線は、一端側で前記光検出素子の前記第２半導体層と接続され、
前記交差配線は、前記光検出素子の前記第１半導体層と同じレイヤ内で前記金属配線と交差して、前記金属配線の他端側で前記出力電極に接続される半導体配線であることを特徴とする付記２に記載の受光デバイス。
（付記４）
前記交差配線は、前記光検出素子の前記第１半導体層と同じレイヤ内で前記金属配線と交差して、前記光検出素子の前記第１半導体層と前記バイアス印加用電極とを接続する半導体配線であることを特徴とする付記２に記載の受光デバイス。
（付記５）
前記出力電極および前記バイアス印加用電極と基板面から同一高さにある電極を更に有することを特徴とする付記１に記載の受光デバイス
（付記６）
前記金属配線はスパイラル形状であることを特徴とする付記１〜５のいずれかに記載の受光デバイス。
（付記７）
前記インダクタの前記半導体配線は、前記光検出素子の前記第１半導体層と同じ材料で形成されていることを特徴とする付記１〜６のいずれかに記載の受光デバイス。
（付記８）
光伝送路から受信した光信号を処理する光信号処理部と、
付記１〜７のいずれかに記載の受光デバイスを用いて、前記光信号処理された光信号成分を電気信号に変換する光電変換部と、
前記光電変換された前記電気信号をデジタル信号に変換するデジタル変換部と、
前記デジタル信号を処理するデジタル信号処理部と、
を含む光受信機。
（付記９）
前記光電変換部は、
付記１〜７のいずれかに記載の受光デバイスを複数配列したアレイチップと、
前記アレイチップに接続される電流／電圧変換回路と、
を含むことを特徴とする付記８に記載の光受信機。
（付記１０）
半導体基板の上方に、第１導電型の第１半導体層、光吸収層、および第２導電型の第２半導体層をこの順で積層し、
前記積層を所定の形状に加工してメサ構造を形成するとともに、前記半導体基板の上方の所定の個所に、前記第１半導体層で半導体配線を形成し、
前記半導体基板の上方の全面に絶縁膜を堆積し、
前記絶縁膜上に、一端が前記第２半導体層に接続され、他端が前記半導体配線に接続される金属配線を形成する、
ことを特徴とする受光デバイスの製造方法。
（付記１１）
前記絶縁膜に、前記半導体配線に到達する第１コンタクトホールを形成し、
前記第１コンタクトホールで前記金属配線と前記半導体配線を接続する
ことを特徴とする付記１０に記載の受光デバイスの製造方法。
（付記１２）
前記絶縁膜に、前記メサ構造の前記第１半導体層に到達する第２コンタクトホールを形成し、
前記金属配線の形成と同じ工程で、前記第２コンタクトホール内に前記第１半導体層と接続される電極を形成することを特徴とする付記１１に記載の受光デバイスの製造方法。（付記１３）
前記金属配線の形成は、前記メサ構造の前記第１半導体層に接続される第１電極と、前記メサ構造の前記第２半導体層に接続される第２電極の形成と同じ工程で行われ、
前記金属配線の前記一端は、前記第２電極を介して前記第２半導体層に接続されることを特徴とする付記１０に記載の受光デバイスの製造方法。
（付記１４）
前記金属配線がスパイラル形状であることを特徴とする付記１０〜１３に記載の受光デバイスの製造方法。
【産業上の利用可能性】
【００５７】
光通信の分野で、光受信フロントエンドの光電変換に利用可能である。
【符号の説明】
【００５８】
１  光受信機
２  光信号処理部
３  ＯＥ（光電）変換部
４  アナログ−デジタル変換部（ＡＤＣ）
５  デジタル信号処理部（ＤＳＰ）
７−１〜７−４  光検出素子
８−１〜８−４  トランスインピーダンスアンプ
１０、７０  受光デバイス
１１  半絶縁性半導体基板
１２  ｎ型半導体層（第１導電型の第１半導体層）
１３  光吸収層（低不純物層）
１９  ｐ型半導体領域（第２導電型の第２半導体領域）
２１  金属配線（インダクタ配線）
２１ａ  ＰＤのｐ側電極
２２  ＰＤのｎ側電極
３２、６２  交差配線（半導体配線層）
３６、６６  出力用電極パッド
３８、６８ａ、６８ｂ  バイアス印加用電極パッド
４１  ダミー電極パッド
５０、８０  ＰＤアレイチップ
５８  ＴＩＡチップ（電流／電圧変換回路）
９１  光検出素子（ＰＤ：フォトダイオード）
９２  インダクタ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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