(57)【特許請求の範囲】
【請求項１】
連続パルスの入力信号を基準クロックに同期させて同期入力信号を生成する同期部と、
ｎ周期を１ユニットとして、前記同期入力信号１ユニットに含まれる前記基準クロックの個数のｎユニット分の合計値＜Ｎ＞を加減算のみで計測する計数部と、
前記入力信号に対する前記同期入力信号の遅れ時間に相当する端数信号を発生させる端数発生部と、
前記端数信号２ｎ回について、前半のｎ回の端数信号に基づくアナログ値を加算し、後半のｎ回の端数信号に基づくアナログ値を減算して端数積算信号を出力するアナログ回路の端数積算部と、
前記端数積算信号を前記基準クロックの個数＜ｄＮ＞に変換する補正計数部と、
前記＜Ｎ＞、前記＜ｄＮ＞およびｎに基づいて、前記入力信号１ユニットに含まれる前記基準クロックの個数を算出する演算部と、
を備えたことを特徴とする物理量測定装置。
【請求項２】
前記演算部は、さらに、
算出した入力信号１ユニットに含まれる前記基準クロックの個数と、前記基準クロックの周波数とに基づいて、前記入力信号の周波数を算出することを特徴とする請求項１に記載の物理量測定装置。
【請求項３】
前記端数積算部は、前記前半のｎ回の端数信号に対応する電荷を蓄積し、前記後半のｎ回の端数信号に対応する電荷を放出する積分器を備えていることを特徴とする請求項１または２に記載の物理量測定装置。
【請求項４】
前記端数積算部は、前記積分器の充電量に応じた幅のパルスを発生させ、前記端数積算信号として出力することを特徴とする請求項３に記載の物理量測定装置。
【請求項５】
前記端数発生部は、
前記後半のｎ回の端数信号に対応する電荷の放出後に、前記積分器の充電量が基準値よりも大きくなるように、前記前半のｎ回の端数信号に所定量を予め、あるいは前記前半のｎ回の端数信号毎に増加させ、
前記演算部は、
前記入力信号１ユニットに含まれる前記基準クロックの個数の算出時に、この増加分を差し引くことを特徴とする請求項３または４に記載の物理量測定装置。
【請求項６】
前記端数積算部は、
前記後半のｎ回の端数信号に対応する電荷の放出後に、前記積分器の充電量が基準値以上か否かを判定し、判定結果に応じて、前記パルスの発生機構を切り換えることを特徴とする請求項４に記載の物理量測定装置。
【請求項７】
前記端数積算部に代えて、
前記端数信号２ｎ回について、前半のｎ回の端数信号に基づくアナログ値と、後半のｎ回の端数信号に基づくアナログ値をそれぞれ別個に積算して前半端数積算信号、後半端数積算信号として出力するアナログ回路の第２端数積算部を備え、
前記補正計数部に代えて、
前記前半端数積算信号を前記基準クロックの個数＜ｄＮｐ＞に変換し、前記後半端数積算信号を前記基準クロックの個数＜ｄＮｍ＞に変換する第２補正係数部を備え、
前記演算部に代えて、
前記＜Ｎ＞、前記＜ｄＮｐ＞、前記＜ｄＮｍ＞およびｎに基づいて、前記入力信号１ユニットに含まれる前記基準クロックの個数を算出する第２演算部を備えたことを特徴とする請求項１に記載の物理量測定装置。
【請求項８】
連続パルスの入力信号を基準クロックに同期させて同期入力信号を生成する同期部ステップと、
ｎ周期を１ユニットとして、前記同期入力信号１ユニットに含まれる前記基準クロックの個数のｎユニット分の合計値＜Ｎ＞を加減算のみで計測する計数ステップと、
前記入力信号に対する前記同期入力信号の遅れ時間に相当する端数信号を発生させる端数発生ステップと、
前記端数信号２ｎ回について、前半のｎ回の端数信号に基づく値をアナログ回路により加算し、後半のｎ回の端数信号に基づく値をアナログ回路により減算して端数積算信号を出力する端数積算ステップと、
前記端数積算信号を前記基準クロックの個数＜ｄＮ＞に変換する補正計数ステップと、
前記＜Ｎ＞、前記＜ｄＮ＞およびｎに基づいて、前記入力信号１ユニットに含まれる前記基準クロックの個数を算出する演算ステップと、
を有することを特徴とする物理量測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、連続パルスの入力信号のパルス間隔を基準クロックでカウントすることにより、入力信号の周波数やパルス間隔等の物理量を測定するパルス数カウント技術に関する。
【背景技術】
【０００２】
連続パルスの入力信号の立ち上がりエッジあるいは立ち下がりエッジを検出し、その間隔を周波数が既知の基準クロックでカウントすることにより、入力信号の周波数やパルス間隔等の物理量を測定することができる。このパルス数カウント技術を利用した周波数測定装置、パルス間隔測定装置等の物理量測定装置が実用化されている。
【０００３】
一般に、入力信号は、基準クロックと非同期で変動するため、物理量測定装置では、入力信号を基準クロックに同期させて同期入力信号に変換し、同期入力信号のエッジの間隔を基準クロックでカウントしている。
【０００４】
図１３は、従来の物理量測定装置の一例である周波数測定装置の構成を示すブロック図である。本図に示すように、周波数測定装置４００は、同期回路４１０と計数回路４２０と演算回路４３０とを備えており、入力信号ｆｉｎと基準クロックＣＬＫとを入力し、入力信号ｆｉｎの周波数を測定する。
【０００５】
同期回路４１０は、入力信号ｆｉｎを基準クロックＣＬＫに同期させて同期入力信号Ｆｉｎを生成する。図１４は、基準クロックＣＬＫと入力信号ｆｉｎと同期入力信号Ｆｉｎとの関係を説明するタイミング図である。ここでは、各信号ともパルスの立ち上がりエッジを基準とする。以下の説明についても同様とする。
【０００６】
あるタイミングで入力信号ｆｉｎが立ち上がると、同期回路４１０は、次の基準クロックＣＬＫの立ち上がりタイミングでパルスを生成する。この処理を繰り返すことで、図１４に示すように、同期入力信号Ｆｉｎが生成される。
【０００７】
計数回路４２０は、同期入力信号Ｆｉｎの立ち上がりエッジを所定回数カウントする期間の基準クロックＣＬＫの回数をカウントする。これにより、基準クロックＣＬＫと同期入力信号Ｆｉｎとの周期比が得られる。基準クロックＣＬＫの周波数は既知であるため、演算回路４３０により同期入力信号Ｆｉｎの周波数が演算される。
【０００８】
同期入力信号Ｆｉｎは、入力信号ｆｉｎを基準クロックＣＬＫに同期させて生成したものである、このため、演算回路４３０は、演算された同期入力信号Ｆｉｎの周波数を入力信号ｆｉｎの周波数とみなして、入力信号ｆｉｎの周波数測定結果として出力する。
【０００９】
本図の例では、同期入力信号Ｆｉｎを５回カウントする期間、すなわち同期入力信号Ｆｉｎの４周期内の基準クロックＣＬＫをカウントするものとしており、同期入力信号Ｆｉｎの周期Ｆ１〜Ｆ４の間に、基準クロックＣＬＫが１３回カウントされている。このため、同期入力信号Ｆｉｎの周期は基準クロックＣＬＫの１３／４倍となる。したがって、基準クロックの周波数を１００ＭＨｚとすると、同期入力信号Ｆｉｎの周波数は、１００ＭＨ÷（１３／４）＝３０．８ＭＨｚとなり、演算回路４３０は、入力信号ｆｉｎの周波数測定結果として３０．８ＭＨｚを出力する。
【００１０】
一般に、周波数測定装置４００は、測定結果のばらつきを防ぐため、測定を複数回繰り返し、平均値を算出して測定結果として出力する。この場合、前の測定が終わってから次の測定を開始すると測定時間が長くなり、測定のリアルタイム性が損なわれてしまう。これを防ぐため、測定期間をずらしながら並行にカウントを行なうことで、測定時間を短縮することができる。
【００１１】
しかしながら、並行にカウントを行なうとすると、例えば、ｋ回の測定の平均値を算出する場合には、基準クロックをカウントするカウンタがｋ個必要となる。この煩雑さを避けるため、非特許文献１には、基準クロックをカウントする同期入力信号Ｆｉｎの周期数と、測定の回数とを同じｎとすることで、基準クロックをカウントするカウンタが１つで済み、加算と減算によりｎ回の測定の平均値を得られることが示されている。
【００１２】
図１５に示すように、同期入力信号Ｆｉｎをｎ＋１回カウントする期間、すなわち、同期入力信号Ｆｉｎのｎ周期（１ユニットと称する）内の基準クロックの回数のカウントを、測定期間をずらしながらｎ回繰り返したときの基準クロック合計値＜Ｎ＞を算出する場合を考える。各測定期間は、同期入力信号Ｆｉｎごとに開始するものとする。なお、ｎは、例えば、所定の基準時間Ｔ内の同期入力信号Ｆｉｎの立ち上がり回数とすることができる。
【００１３】
ｉ回目の測定で得られる基準クロックの個数をＣｃ（ｉ）とすると、ｎ回の測定の平均値＜Ｎａｖ＞は、［数１］で得られる。
【数１】
0005922494.tif 000002
ここで、最初の測定開始からカウントされるｋ番目の基準クロックをＰｋで表わすと、Ｃｃ（１）は、Ｃｃ（１）＝Ｐｎ＋１−Ｐ１と表わすことができ、以下、Ｃｃ（２）＝Ｐｎ＋２−Ｐ２、…、Ｃｃ（ｎ）＝Ｐ２ｎ−Ｐｎと表わすことができる。このとき、Ｐ１〜Ｐｎは、１回目〜ｎ回目の測定開始時の基準クロックのカウント値であり、Ｐｎ＋１〜Ｐ２ｎは、１回目〜ｎ回目の測定終了時の基準クロックのカウント値である。
【００１４】
［数１］は、カウント値Ｐｋを用いて［数２］のように変形することができる。ここで、＜Ｎｓｕｍ＞は、ｎ回の測定の基準クロックの合計個数（ΣＣｃ（ｉ））である。
【数２】
0005922494.tif 000003
［数２］に示すように、ｎ回の測定の基準クロックの合計個数＜Ｎｓｕｍ＞は、カウント値Ｐ１〜Ｐｎを減算し、カウント値Ｐｎ＋１〜Ｐ２ｎを加算して得ることができる。
【００１５】
このように、基準となる同期入力信号Ｆｉｎの周期数と、測定の回数とを同じｎとすることで、ｎ回の測定ごとに個別に基準クロックをカウントする必要がなくなり、測定開始からの基準クロックＣＫＬをカウントするカウンタが１つで足りることになる。
【００１６】
同期入力信号Ｆｉｎのｎ周期内の基準ＣＬＫの回数測定のｎ回の合計個数＜Ｎｓｕｍ＞が計数されると、１回あたりの測定の平均値＜Ｎａｖ＞は、＜Ｎｓｕｍ＞／ｎであるから、同期入力信号Ｆｉｎの周波数νＦｉｎは、［数３］で得ることができる。ここで、νＣＬＫは基準クロックＣＬＫの周波数である。
【数３】
0005922494.tif 000004
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−１９８３９３号公報
【非特許文献】
【００１８】
【非特許文献１】J.J.Snyder "AN ULTRA-HIGH RESOLUTION FREQUENCY METER" Proc.35th Ann. Freq. Control Symposium, USAERADCOM, Ft. Monmouth, NJ, 07703, May 1981
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述のように、基準となる同期入力信号Ｆｉｎの周期数と、測定の回数とを同じにすることで、基準クロックＣＬＫをカウントするカウンタが１つで済み、基準クロックＣＬＫのカウント値の加算と減算により、基準クロックＣＬＫと同期入力信号Ｆｉｎとの周期比の平均値が得られる。
【００２０】
ここで、同期入力信号Ｆｉｎは、測定対象の入力信号ｆｉｎを基準クロックＣＬＫに同期させたものであるため、図１６に示すように、入力信号ｆｉｎと同期入力信号Ｆｉｎとは基準クロック周期未満のずれが生じている。
【００２１】
具体的には、カウントに用いた同期入力信号Ｆｉｎの１ユニットの測定間隔と、入力信号ｆｉｎの実際の間隔とでは、前端数分のずれと後端数分のずれがある。前端数は、実際の間隔よりも短くなる量であり、後端数は、実際の間隔よりも長くなる量であるため、前端数と後端数との差が誤差となる。
【００２２】
入力信号から同期入力信号への変換で生じる誤差は、測定結果の周波数の誤差として顕在化するため、変換誤差は少ないことが望ましい。変換誤差を小さくするためには、基準クロックの周波数を高くすることが考えられるが、消費電力の増加を招いてしまうため好ましくなく、また、その他の制約によって基準クロックの周波数には限界があり、高くすることは容易でない。
【００２３】
そこで、本発明は、連続パルスの入力信号のパルス間隔を基準クロックでカウントする際に、基準クロックの周波数を高くすることなく、カウント精度を向上させることを目的とする。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、本発明の第１の態様である物理量測定装置は、連続パルスの入力信号を基準クロックに同期させて同期入力信号を生成する同期部と、
ｎ周期を１ユニットとして、前記同期入力信号１ユニットに含まれる前記基準クロックの個数のｎユニット分の合計値＜Ｎ＞を加減算のみで計測する計数部と、
前記入力信号に対する前記同期入力信号の遅れ時間に相当する端数信号を発生させる端数発生部と、
前記端数信号２ｎ回について、前半のｎ回の端数信号に基づくアナログ値を加算し、後半のｎ回の端数信号に基づくアナログ値を減算して端数積算信号を出力するアナログ回路の端数積算部と、
前記端数積算信号を前記基準クロックの個数＜ｄＮ＞に変換する補正計数部と、
前記＜Ｎ＞、前記＜ｄＮ＞およびｎに基づいて、前記入力信号１ユニットに含まれる前記基準クロックの個数を算出する演算部と、を備えたことを特徴とする。
ここで、前記演算部は、さらに、算出した入力信号１ユニットに含まれる前記基準クロックの個数と、前記基準クロックの周波数とに基づいて、前記入力信号の周波数を算出することができる。
また、前記端数積算部は、前記前半のｎ回の端数信号に対応する電荷を蓄積し、前記後半のｎ回の端数信号に対応する電荷を放出する積分器を備えるようにしてもよい。
このとき、前記端数積算部は、前記積分器の充電量に応じた幅のパルスを発生させ、前記端数積算信号として出力することができる。
また、前記端数発生部は、前記後半のｎ回の端数信号に対応する電荷の放出後に、前記積分器の充電量が基準値よりも大きくなるように、前記前半のｎ回の端数信号に所定量を予め、あるいは前記前半のｎ回の端数信号毎に増加させ、前記演算部は、前記入力信号１ユニットに含まれる前記基準クロックの個数の算出時に、この増加分を差し引くようにしてもよい。
また、前記端数積算部は、前記後半のｎ回の端数信号に対応する電荷の放出後に、前記積分器の充電量が基準値以上か否かを判定し、判定結果に応じて、前記パルスの発生機構を切り換えるようにしてもよい。
あるいは、前記端数積算部に代えて、
前記端数信号２ｎ回について、前半のｎ回の端数信号に基づくアナログ値と、後半のｎ回の端数信号に基づくアナログ値をそれぞれ別個に積算して前半端数積算信号、後半端数積算信号として出力するアナログ回路の第２端数積算部を備え、
前記補正計数部に代えて、
前記前半端数積算信号を前記基準クロックの個数＜ｄＮｐ＞に変換し、前記後半端数積算信号を前記基準クロックの個数＜ｄＮｍ＞に変換する第２補正係数部を備え、
前記演算部に代えて、
前記＜Ｎ＞、前記＜ｄＮｐ＞、前記＜ｄＮｍ＞およびｎに基づいて、前記入力信号１ユニットに含まれる前記基準クロックの個数を算出する第２演算部を備えるようにしてもよい。
上記課題を解決するため、本発明の第２の態様である物理量測定方法は、連続パルスの入力信号を基準クロックに同期させて同期入力信号を生成する同期部ステップと、
ｎ周期を１ユニットとして、前記同期入力信号１ユニットに含まれる前記基準クロックの個数のｎユニット分の合計値＜Ｎ＞を加減算のみで計測する計数ステップと、
前記入力信号に対する前記同期入力信号の遅れ時間に相当する端数信号を発生させる端数発生ステップと、
前記端数信号２ｎ回について、前半のｎ回の端数信号に基づく値をアナログ回路により加算し、後半のｎ回の端数信号に基づく値をアナログ回路により減算して端数積算信号を出力する端数積算ステップと、
前記端数積算信号を前記基準クロックの個数＜ｄＮ＞に変換する補正計数ステップと、
前記＜Ｎ＞、前記＜ｄＮ＞およびｎに基づいて、前記入力信号１ユニットに含まれる前記基準クロックの個数を算出する演算ステップと、を有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、連続パルスの入力信号のパルス間隔を基準クロックでカウントする際に、基準クロックの周波数を高くすることなく、カウント精度を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本実施形態に係る周波数測定装置の構成を示すブロック図である。
【図２】各ユニットにおける端数を示すタイミング図である。
【図３】端数発生回路と端数積算回路の構成例を示す回路図である。
【図４】端数処理における各信号の波形例を示すタイミング図である。
【図５】本実施形態の周波数測定装置における周波数測定手順について説明するフローチャートである。
【図６】計数処理の手順を説明するフローチャートである。
【図７】端数補間処理の手順を説明するフローチャートである。
【図８】前半端数信号を伸ばす端数発生回路の構成例を示す回路図である。
【図９】１クロック分伸ばされた前半端数信号を示すタイミング図である。
【図１０】前半端数と後半端数とを別に処理する構成例を示すブロック図である。
【図１１】前半端数積算回路と後半端数積算回路の構成例を示す回路図である。
【図１２】電流源を用いて端数積算回路を構成した場合の例を示す回路図である。
【図１３】従来の周波数測定装置の構成例を示すブロック図である。
【図１４】基準クロックと入力信号と同期入力信号との関係を説明するタイミング図である。
【図１５】複数回の測定を並行に行なう場合を説明するタイミング図である。
【図１６】入力信号と同期入力信号とのずれを説明するタイミング図である。
【発明を実施するための形態】
【００２７】
本発明の実施の形態について図面を参照して説明する。本実施形態は、本発明を周波数測定装置に適用した場合について説明する。ただし、本発明は、周波数測定装置に限られず、連続パルスの入力信号のパルス間隔を基準クロックでカウントする構成を有する物理量測定装置全般に適用することができる。このような物理量測定装置には、所定期間内パルス数カウント装置、パルス間隔測定装置等が含まれる。
【００２８】
図１は、本実施形態に係る周波数測定装置の構成を示すブロック図である。本図に示すように周波数測定装置１００は、同期回路１１０と計数回路１２０と演算回路１３０と端数補間回路１４０とを備えており、連続パルスの入力信号ｆｉｎと基準クロックＣＬＫとを入力し、入力信号ｆｉｎの周波数を測定する。なお、入力信号ｆｉｎは、基準クロックＣＬＫと非同期で変化するものとする。
【００２９】
同期回路１１０は、従来の同期回路４１０と同様に、入力信号ｆｉｎを基準クロックＣＬＫに同期させて同期入力信号Ｆｉｎを生成する。
【００３０】
計数回路１２０は、同期入力信号Ｆｉｎのｎ周期（１ユニット）に含まれる基準クロックＣＬＫの個数をカウントする測定をｎ回行なった場合の合計値＜Ｎｓｕｍ＞を計測する。ここで、＜Ｎｓｕｍ＞は、上述の［数２］に従って計測する。
【００３１】
具体的には、最初の測定開始からカウントされるｋ番目の基準クロックをＰｋで表わした場合、１回目〜ｎ回目の測定開始時点の基準クロックＣＬＫのカウント値をＰ１〜Ｐｎとし、１回目〜ｎ回目の測定終了時点の基準クロックＣＬＫのカウント値をＰｎ＋１〜Ｐ２ｎとして、カウント値Ｐ１〜Ｐｎを減算し、カウント値Ｐｎ＋１〜Ｐ２ｎを加算することにより＜Ｎｓｕｍ＞を計数する。このため、計数回路１２０は、単純な加減算のみを行なえばよい。
【００３２】
端数補間回路１４０は、入力信号ｆｉｎを同期入力信号Ｆｉｎに変換するときに生じる端数の補間処理を行なう。
【００３３】
ここで、本実施形態の端数補間方法について説明する。計数回路１２０では、同期入力信号ｎユニットに含まれる基準クロック数を計数するが、図１６で説明したように、入力信号ｆｉｎを同期入力信号Ｆｉｎに変換するときに、１ユニット毎に前端数と後端数とが発生する。
【００３４】
ここで、ｉ回目の測定における１ユニットの入力信号ｆｉｎに対する基準クロックＣＬＫの個数をＲｃ（ｉ）とすると、図２に示すように、［数４］で表わすことができる。なお、Ｃｃ（ｉ）は、ｉ回目の測定における１ユニットの同期入力信号Ｆｉｎに対する基準クロックＣＬＫの個数である。
【数４】
0005922494.tif 000005
［数４］において、ｄＰｉは、前端数に相当し、ｄＰｎ＋ｉは、後端数に相当する基準クロックＣＬＫの個数である。ただし、端数であるため１未満の値となる。
【００３５】
したがって、ｎ回の測定の平均値＜Ｎａｖｅ＞について、変換誤差がなかった場合の実際の値＜Ｎｒａｖｅ＞は、［数５］で表わすことができる。なお、＜Ｎｒａｖｅ＞は、入力信号ｆｉｎの１ユニットに含まれる基準クロックＣＬＫの平均値であり、実際の測定対象である。
【数５】
0005922494.tif 000006
すなわち、入力信号ｆｉｎの１ユニットに含まれる基準クロックＣＬＫの平均個数＜Ｎｒａｖｅ＞は、＜Ｎｓｕｍ＞に＜ｄＮｓｕｍ＞を加えた値をｎで割った値となる。ここで、＜ｄＮｓｕｍ＞は、［数６］で表わされ、ｎ回の測定で生じる２ｎ個の端数について、前半のｎ個の端数を加算し、後半のｎ個の端数を減算した値である。
【数６】
0005922494.tif 000007
本実施形態の周波数測定装置１００において、計数回路１２０は、＜Ｎｓｕｍ＞の計数を行なう回路であり、端数補間回路１４０は、＜ｄＮｓｕｍ＞の計測を行なう回路である。
【００３６】
図１に示すように、端数補間回路１４０は、＜ｄＮｓｕｍ＞の計測を行なうため、端数発生回路１４１、端数積算回路１４２、補間用計数回路１４３、タイミング制御部１４４を備えている。
【００３７】
端数発生回路１４１は、前半の各端数の大きさに対応する前半端数信号と後半の各端数の大きさに対応する後半端数信号とを出力する。端数積算回路１４２は、前半端数信号を加算し、後半端数信号を減算する積算処理を行なう。積算結果は、端数積算信号のパルス幅として出力される。補間用計数回路１４３は、端数積算回路１４２の積算結果である端数積算信号のパルス幅を＜ｄＮｓｕｍ＞に変換する。
【００３８】
タイミング制御部１４４は、端数発生回路１４１と端数積算回路１４２における処理のタイミングを制御する。具体的には、測定の前半であることを示す前半信号を端数発生回路１４１に出力し、積算結果をリセットするリセット信号と、積算結果を出力させる端数取り出し信号とを端数積算回路１４２に出力する。
【００３９】
演算回路１３０は、計数回路１２０が出力する＜Ｎｓｕｍ＞と、端数補間回路１４０が出力する＜ｄＮｓｕｍ＞から、変換誤差がなかった場合の１ユニットあたりの実際の値＜Ｎｒａｖｅ＞を算出し、さらに、入力信号ｆｉｎの周波数を算出する。
【００４０】
ここで、＜Ｎｒａｖｅ＞は、上述の［数５］で示され、入力信号ｆｉｎの周波数νｆｉｎは、νＣＬＫを基準クロックＣＬＫの周波数として、［数７］に従って算出される。
【数７】
0005922494.tif 000008
図３は、端数発生回路１４１と端数積算回路１４２の構成例を示す回路図である。本図に示すように端数発生回路１４１は、前半信号が有効のとき、Ｐ−ＳＷがＶＣＣに切り換えられ、前半信号が無効のとき、Ｎ−ＳＷがＶＣＣに切り換えられるようになっている。これにより、前半信号が有効のときは、入力信号ｆｉｎがＨ（High）で同期入力信号ＦｉｎがＬ（Low）のときに、前半端数信号を出力し、前半信号が無効のときは、入力信号ｆｉｎがＨで同期入力信号ＦｉｎがＬのときに、後半端数信号を端数積算回路１４２に出力する。
【００４１】
端数積算回路１４２は、演算増幅器ＯＰとコンデンサＣと並列に接続された２つの抵抗Ｒとで構成された積分器を備えている。一方の抵抗Ｒは、前半端数信号がＨのときにＶＣＣ／２から接地に切り換えられるＳＷ１に接続され、他方の抵抗Ｒは、後半端数信号がＨのときにＶＣＣ／２からＶＣＣに切り換えられるＳＷ２に接続されている。このため、コンデンサＣの充電量である積分器の出力は、前半端数信号に対応する値が加算され、後半端数信号に対応する値が減算されていく。積分器の出力は、リセット信号がＨからＬに切り替わると基準電圧のＶＣＣ／２にリセットされる。
【００４２】
端数取り出し信号がＨからＬに変化するとＳＷ３がＶＣＣに切り替わり、積算の結果、コンデンサＣが充電した電荷が、抵抗Ｒａを介して時定数ＲａＣで放電される。この放電時間は、コンデンサＣが充電した電荷、すなわち、前半端数信号の加算値と後半端数信号の減算値との積算値に対応する。
【００４３】
端数取り出し信号がＬの期間、ＳＷ５がＶＣＣからＶＣＣ／２に切り替わるため、積分器の出力は、コンパレータＣＭＰによりＶＣＣ／２と比較され、積分器の出力がＶＣＣ／２以下になるまで端数積算信号が出力される。したがって、ＳＷ５がＶＣＣからＶＣＣ／２に切り替わって、端数積算信号がＨになってから、積分器の出力がＶＣＣ／２以下になって、端数積算信号がＬになるまでの時間が積算結果に対応することになる。ただし、ここでは、説明を簡単にするため、コンパレータＣＭＰが動作するように、積分器の出力がＶＣＣ／２より大きいと仮定している。なお、端数取り出し信号は、端数積分信号がＬになった後に、Ｈに切り換える。
【００４４】
より具体的に説明すると、端数を示すｄＰ１、ｄＰ２、…、ｄＰ２ｎは、基準クロックＣＬＫに対する端数であるため、時間に換算すると、基準クロックＣＬＫの周波数をνＣＬＫとして、［数８］のように表わすことができる。
【数８】
0005922494.tif 000009
基準電圧をＶＣＣ／２としているため、前半端数信号の加算と後半端数信号の減算が終了した時点での積分器の出力Ｖ１−２ｎは、［数９］のように表わされる。［数９］において、右辺第２項は、前半端数信号の加算積算値であり、右辺第３項は、後半端数信号の減算積算値である。
【数９】
0005922494.tif 000010
上述のように、積分器の出力がＶＣＣ／２より大きい、すなわち、［数１０］が成り立っているものとして説明する。
【数１０】
0005922494.tif 000011
積分器の出力Ｖ１−２ｎは、端数取り出し信号により、［数１１］で表わされるパルス幅Ｔｏ［sec］を持つ端数積算信号として出力される。すなわち、パルス幅パルス幅Ｔｏが、端数信号の積算結果を示すことになる。
【数１１】
0005922494.tif 000012
ここで、Ｒａ＝ＡＲとしている。なお、Ａは、時間拡大率であり、理論的、実験的に定めることができる。一般に、Ａを大きくすることにより、高分解能となるが、測定速度が遅くなる。
【００４５】
パルス幅Ｔｏは、補間用計数回路１４３で、基準クロックの個数＜ｄＮ１＞に変換される。＜ｄＮ１＞は、［数１２］で表わされる。ここで、ｉｎｔは、小数点以下切り捨てを意味する演算子である。
【数１２】
0005922494.tif 000013
そして、計数回路１２０で計数された＜Ｎｓｕｍ＞、補間用計数回路１４３で算出された＜ｄＮ１＞（≒＜ｄＮｓｕｍ＞）により、演算回路１３０が、［数１３］に従って、入力信号ｆｉｎの測定周波数νｆｉｎ［Hz］を算出する。
【数１３】
0005922494.tif 000014
このように、本実施形態の周波数測定装置１００は、計数回路１２０の計数結果に、入力信号を同期入力信号に変換する際に生じる端数分を補間して入力信号の周波数を算出するため、基準クロックの周波数を高くすることなく、測定結果の精度を向上させることができる。
【００４６】
図４は、以上の端数処理における各信号の波形例を示すタイミング図である。ここでは、８個（＝２ｎ個）の入力信号パルスについて、前半４個（＝ｎ個）の端数信号を加算し、後半４個（＝ｎ個）の端数信号を減算する場合を例にしている。
【００４７】
リセット信号により積分器の出力がＶＣＣ／２にリセットされると、前半信号が有効であるため、前半端数信号が出力され、前半端数信号が出力される毎に、その値が加算されて、積分器の出力が増加している。前半信号が無効になると、後半端数信号が出力され、後半端数信号が出力される毎に、その値が減算されて、積分器の出力が減少している。
【００４８】
８個（＝２ｎ個）目の入力信号に対応する後半端数信号を減算したときの積分器の出力が端数積算結果であり、端数取り出し信号により、端数積算信号のパルス幅Ｔｏとして出力される。
【００４９】
次に、本実施形態の周波数測定装置１００における周波数測定手順について図５のフローチャートを参照して説明する。まず、測定開始に際して、基準クロックをカウントする同期入力信号の周期数と、測定の回数であるｎを設定する（Ｓ１１）。ｎは、例えば、所定の基準時間Ｔ［sec］内の同期入力信号の立ち上がり回数を設定することができる。
【００５０】
測定を開始すると、計数処理（Ｓ１２）と端数補間処理（Ｓ１３）とが並行に行なわれる。図６を参照して、＜Ｎｓｕｍ＞を計数する計数処理（Ｓ１２）の手順を説明する。
【００５１】
計数処理（Ｓ１２）では、まず、＜Ｎｓｕｍ＞を０に初期化する（Ｓ１２１）。そして、最初の同期入力信号を検出すると（Ｓ１２２：Ｙｅｓ）、基準クロックのカウントを開始する（Ｓ１２３）。
【００５２】
次の同期入力信号を検出すると（Ｓ１２４：Ｙｅｓ）、ｎ番目以内であれば（Ｓ１２５：Ｙｅｓ）、現在の＜Ｎｓｕｍ＞からカウント値を減算する（Ｓ１２６）。ｎ番目以内でなければ（Ｓ１２５：Ｎｏ）、現在の＜Ｎｓｕｍ＞にカウント値を加算する（Ｓ１２７）。また、２ｎ番目であれば（Ｓ１２８：Ｙｅｓ）、計数結果として＜Ｎｓｕｍ＞を出力する（Ｓ１２９）。
【００５３】
次に、図７を参照して、＜ｄＮｓｕｍ＞を取得する端数補間処理（Ｓ１３）の手順について説明する。端数補間処理（Ｓ１３）では、まず、タイミング制御部１４４が前半信号を有効にし（Ｓ１３１）、リセット信号を出力する（Ｓ１３２）。入力信号がｎ番目以下のときは（Ｓ１３３：Ｙｅｓ）、端数発生回路１４１が前半端数信号を出力し、端数積算回路１４２で加算される（Ｓ１３４）。
【００５４】
入力信号がｎ番目を超えると（Ｓ１３３：Ｎｏ）、タイミング制御部１４４が前半信号を無効にする（Ｓ１３５）。これにより、端数発生回路１４１が後半端数信号を出力し、端数積算回路１４２で減算される（Ｓ１３６）。
【００５５】
入力信号が２ｎ番目を超えると（Ｓ１３７：Ｎｏ）、タイミング制御部１４４が端数取り出し信号を有効にする（Ｓ１３８）。これにより、積算結果が、端数積算信号のパルス幅Ｔｏとして出力され（Ｓ１３９）、補間用計数回路１４３において、＜ｄＮｓｕｍ＞に変換されて出力される（Ｓ１３１０）。
【００５６】
図５のフローチャートの説明に戻って、計数処理（Ｓ１２）により＜Ｎｓｕｍ＞が計数され、端数補間処理（Ｓ１３）により＜ｄＮｓｕｍ＞が算出されると、演算回路１３０において、入力信号の周波数が算出され（Ｓ１４）、測定結果として出力される（Ｓ１５）。以上の処理は、測定が終了するまで（Ｓ１６：Ｙｅｓ）、繰り返して行なうようにする。これにより、測定結果が迅速に更新され、最新の周波数を取得することができる。
【００５７】
ところで、以上の実施例では、上述のように積算終了時において、積分器の出力がＶＣＣ／２より大きい、すなわち、［数１０］が成り立っていると仮定して説明した。実際には、５０％の確率で、積算終了時において積算結果が負になって、積分器の出力がＶＣＣ／２より小さくなる。この場合、図３に示した回路構成のままでは、コンパレータＣＭＰから積分結果に応じたパルス幅の端数積算信号が出力できなくなる。
【００５８】
そこで、実装化にあたっては、積算結果が負になった場合に、積算結果を正しく出力する仕組みが必要になる。このための仕組みは、例えば、積算結果の正負を判別する回路と正負を入れ替えたコンパレータとを追加し、積算結果が負であれば、コンパレータを切り換えて、基準値より小さいかどうかを比較することで実現することができる。また、コンデンサＣに予め所定量の電荷を蓄積させておくようにしてもよい。この場合、演算時に端数の計数結果からこの電荷量に相当する値を差し引けばよい。
【００５９】
あるいは、端数発生回路１４１で、積算結果が必ず正になるような処理を行なうようにしてもよい。具体的には、［数１４］のように、前半端数信号を１基準クロック分長くして、積算結果を強制的に正にすることが考えられる。
【数１４】
0005922494.tif 000015
図８は、このときの端数発生回路１４１の構成例を示す回路図である。本図の例では、同期入力信号Ｆｉｎに、基準クロックＣＬＫで動作するＤフリップフロップを介在させて前半端数信号を生成することで、図９のタイミング図に示すように、前半端数信号を１基準クロック分長くしている。
【００６０】
この場合、補間用計数回路１４３の出力を＜ｄＮ２＞とすると、＜ｄＮ２＞は、［数１５］で表わせ、入力信号ｆｉｎの測定周波数νｆｉｎは、［数１６］に従って算出される。
【数１５】
0005922494.tif 000016
【数１６】
0005922494.tif 000017
あるいは、図１０に示すように、端数積算回路と補間用計数回路を、前半端数用の回路と、後半端数用の回路に分けて、個別に算出するようにしてもよい。この場合、前半の端数信号は、前半端数積算回路１４２ａで積算し、前半補間用計数回路１４３ａで前半端数積算信号を生成する。また、後半の端数信号は、後半端数積算回路１４２ｂで積算し、後半補間用計数回路１４３ｂで後半端数積算信号を生成する。
【００６１】
前半端数積算回路１４２ａと後半端数積算回路１４２ｂとは、図１１に示すように同じ回路構成とすることができる。この場合、前半端数積算値、後半端数積算値とも正の値となって、それぞれのコンパレータＣＭＰによって、前半端数積算信号、後半端数積算信号として出力される。
【００６２】
前半補間用計数回路１４３ａの出力を＜ｄＮａ＞、後半補間用計数回路１４３ｂの出力を＜ｄＮｂ＞とすると、入力信号ｆｉｎの測定周波数νｆｉｎは、［数１７］に従って算出される。
【数１７】
0005922494.tif 000018
なお、端数積算回路１４２において、抵抗を用いて積分器を構成する場合、高抵抗を使用すると、抵抗と並列に接続される寄生容量に起因して、スイッチング性能が悪くなることがある。このような場合、図１２に示すように、抵抗を電流源Ｉ１〜Ｉ３に置き換えることで、高速動作が期待できる。
【００６３】
また、上記の説明では、連続する入力信号のパルスを対象に処理を行なう例を説明したが、対象とする入力信号のパルスは連続するものでなくてもよい。例えば、奇数番目の入力信号パルスを対象としたときには、［数１８］に従って、計数を行なうことができる。ここで、＜Ｎｒｏ＞は、奇数番目の入力信号ｆｉｎの１ユニットに含まれる基準クロックＣＬＫの平均値であり、実際の測定対象である。また、＜Ｎｏ＞は、奇数番目の同期入力信号を対象とした計数回路１２０の計数結果であり、＜ｄＮｏ＞は、奇数番目の入力信号を対象とした端数補間回路１４０の出力である。
【数１８】
0005922494.tif 000019
【符号の説明】
【００６４】
１００…周波数測定装置、１１０…同期回路、１２０…計数回路、１３０…演算回路、１４０…端数補間回路、１４１…端数発生回路、１４２…端数積算回路、１４３…補間用計数回路、１４４…タイミング制御部、４００…周波数測定装置、４１０…同期回路、４２０…計数回路、４３０…演算回路
【図１】
0005922494.tif 000020
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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