(57)【特許請求の範囲】
【請求項１】
選択トランジスタと、前記選択トランジスタに接続され、前記選択トランジスタよりゲート耐圧が低く、ゲート絶縁膜の絶縁破壊により情報の書き込みが可能なメモリトランジスタとを有するメモリセルと、
前記選択トランジスタのゲートと前記メモリトランジスタのゲートとに接続されたワード線と、
前記選択トランジスタのソース／ドレインの一方に接続されたビット線と、
前記ワード線を駆動するワード線ドライバであって、前記ワード線を駆動する際に前記ワード線に印加する電圧が温度上昇に伴って低くなるワード線ドライバと
を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
複数の前記ワード線に対応する複数の前記ワード線ドライバを含むデコーダを有し、
前記ワード線ドライバは、電源供給回路から供給される電圧に応じた電圧を対応するワード線に供給する
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記電源供給回路は、ゲート絶縁膜が絶縁破壊されたトランジスタが帰還回路に用いられたオペアンプを含み、温度変化に応じた前記トランジスタにおける電気抵抗の変化に基づいて、前記ワード線ドライバに供給する電源の電圧を変化させる
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記トランジスタは、前記メモリトランジスタと同構造のトランジスタである
ことを特徴とする半導体記憶装置。
【請求項５】
請求項２記載の半導体記憶装置において、
前記電源供給回路は、ダイオードを含む回路が入力端子に接続されたオペアンプを含み、温度変化に応じた前記ダイオードの電気特性の変化に基づいて、前記ワード線ドライバに供給する電源の電圧を変化させる
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
一度だけのデータの書き込みが可能であり、書き込み後は電源の供給を停止してもデータが消失しないメモリ、即ち、ワンタイムプログラマブル（One Time Programmable：ＯＴＰ）メモリが知られている。
【０００３】
ゲート絶縁膜破壊型のＯＴＰメモリでは、メモリトランジスタのゲート絶縁膜を絶縁破壊することにより情報が書き込まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１１−５０８３５５号公報
【特許文献２】特開平１１−１５４３９７号公報
【特許文献３】特開２０１０−１６５３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート絶縁膜を破壊することにより情報が書き込まれるメモリトランジスタと該メモリトランジスタよりもゲート耐圧の高い選択トランジスタからなるメモリセルを有し、該メモリトランジスタ及び該選択トランジスタのゲートをワード線に接続したＯＴＰメモリでは、読み出し動作の度に選択トランジスタをオンさせるための読み出し電圧がワード線に印加される。
【０００６】
したがって、繰り返し読み出し動作が行われると、メモリトランジスタのゲートにも電圧が繰り返し印加されることとなり、ゲート絶縁膜が経時的に劣化し、絶縁破壊によりデータが書き換わる虞がある。
【０００７】
このため、従来のＯＴＰメモリは、使用時間や使用回数などを制限しなければ十分な信頼性が保障できない場合があった。
【０００８】
そこで、本発明は、十分な信頼性を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、選択トランジスタと、前記選択トランジスタに接続され、前記選択トランジスタよりゲート耐圧が低く、ゲート絶縁膜の絶縁破壊により情報の書き込みが可能なメモリトランジスタとを有するメモリセルと、前記選択トランジスタのゲートと前記メモリトランジスタのゲートとに接続されたワード線と、前記選択トランジスタのソース／ドレインの一方に接続されたビット線と、前記ワード線を駆動するワード線ドライバであって、前記ワード線を駆動する際に前記ワード線に印加する電圧が温度上昇に伴って低くなるワード線ドライバとを有することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
開示の半導体記憶装置によれば、メモリセルに書き込まれた情報を読み出す際に選択ワード線に印加される電圧が、温度上昇に伴って低くなる。このため、メモリトランジスタのゲート絶縁膜に過度のストレスが加わるのを抑制することができ、メモリトランジスタのゲート絶縁膜の意図しない絶縁破壊が生じるのを抑制することができる。従って、十分な信頼性を有する半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による半導体記憶装置を示す回路図である。
【図２】図２は、第１実施形態による半導体記憶装置のメモリセルの断面を示す概略図である。
【図３】図３は、ワード線ドライバに電源を供給する電源供給回路を示す回路図（その１）である。
【図４】図４は、電源供給回路に用いられるリファレンスセルの断面を示す概略図である。
【図５】図５は、絶縁破壊されたトランジスタの温度特性を示すグラフである。
【図６】図６は、選択ワード線に印加される電圧の温度特性を示すグラフである。
【図７】図７は、第２実施形態による半導体記憶装置を示す回路図である。
【図８】図８は、ワード線ドライバに電源を供給する電源供給回路を示す回路図（その２）である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
第１実施形態による半導体記憶装置について図１乃至図４を用いて説明する。図１は、本実施形態による半導体記憶装置を示す回路図である。図２は、本実施形態による半導体記憶装置のメモリセルの断面を示す概略図である。
【００１３】
図１に示すように、選択トランジスタＳＴとメモリトランジスタ（メモリセルトランジスタ）ＭＴとを有する複数のメモリセルＭＣがマトリクス状に配置されたメモリセルアレイ２が形成されている。各々のメモリセルＭＣにおいて、選択トランジスタＳＴのゲート及びメモリトランジスタのゲートは、共通のワード線ＷＬに接続されている。選択トランジスタＳＴのソース／ドレインの一方は、ビット線ＢＬに接続されている。選択トランジスタＳＴのソース／ドレインの他方とメモリトランジスタＭＴのソース／ドレインの一方とは、互いに接続されている。メモリトランジスタＭＴのソース／ドレインの他方は、フローティングの状態となっている。
【００１４】
図２に示すように、半導体基板１０上には、ゲート絶縁膜１２ａを介して選択トランジスタＳＴのゲート電極１４ａが形成されている。また、半導体基板１０上には、ゲート絶縁膜１２ｂを介してメモリトランジスタＭＴのゲート電極１４ｂが形成されている。選択トランジスタＳＴのゲート電極１４ａとメモリトランジスタＭＴのゲート電極１４ｂとは、共通のワード線ＷＬに接続されている。選択トランジスタＳＴの一方のソース／ドレイン拡散層１６ａは、ビット線ＢＬに接続されている。選択トランジスタＳＴの他方のソース／ドレイン拡散層１６ｂとメモリトランジスタＭＴの一方のソース／ドレイン拡散層１６ｂとは、共通のソース／ドレイン拡散層１６ｂにより形成されている。メモリトランジスタＭＴの他方のソース／ドレイン拡散層１６ｃは、フローティングの状態になっている。
【００１５】
選択トランジスタＳＴとしては、ゲート耐圧が十分に高いトランジスタ（高耐圧トランジスタ）が用いられている。選択トランジスタＳＴとしてゲート耐圧が十分に高いトランジスタを用いているのは、メモリトランジスタＭＴに情報を書き込む際に、選択トランジスタＳＴのゲート絶縁膜１２ａまでもが絶縁破壊されるのを防止するためである。このため、選択トランジスタＳＴのゲート耐圧は、メモリトランジスタのゲート耐圧に対して十分に高くなっている。例えば、入出力回路（図示せず）に用いられる高耐圧トランジスタ（図示せず）と同構造のトランジスタが、選択トランジスタＳＴとして用いられている。入出力回路に用いられる高耐圧トランジスタの定格電圧は、例えば３．３Ｖ程度である。このため、選択トランジスタＳＴの定格電圧も、例えば３．３Ｖ程度となっている。選択トランジスタＳＴのゲート絶縁膜１２ａの膜厚は、メモリトランジスタＭＴのゲート絶縁膜１２ｂに対して十分に厚く設定されている。選択トランジスタＳＴのゲート絶縁膜１２ａの膜厚は、例えば７ｎｍ程度である。
【００１６】
メモリトランジスタＭＴは、ゲート絶縁膜１２ｂの絶縁破壊により情報を書き込むことが可能なトランジスタである。メモリトランジスタＭＴに情報を書き込む際にメモリトランジスタＭＴのゲート絶縁膜１２ｂが確実に絶縁破壊されるようにするため、メモリトランジスタＭＴとして、ゲート絶縁膜１２ｂの膜厚が比較的薄いトランジスタが用いられている。このため、メモリトランジスタＭＴのゲート絶縁膜１２ｂの膜厚は、選択トランジスタＳＴのゲート絶縁膜１２ａの膜厚に対して十分に薄くなっている。例えば、内部回路（図示せず）に用いられるトランジスタと同構造のトランジスタが、メモリトランジスタとして用いられている。内部回路に用いられるトランジスタの定格電圧は、例えば１．２Ｖ程度である。このため、メモリトランジスタＭＴの定格電圧も、例えば１．２Ｖ程度となっている。メモリトランジスタＭＴのゲート絶縁膜１２ｂの膜厚は、例えば２ｎｍ程度となっている。
【００１７】
同一の行に存在する複数のメモリセルＭＣは、ワード線ＷＬにより共通接続されている。より具体的には、同一の行に存在する複数のメモリセルＭＣの選択トランジスタＳＴのゲート電極１４ａ及びメモリセルトランジスタＭＴのゲート電極１４ｂが、ワード線ＷＬにより共通接続されている。
【００１８】
各々の行において複数のメモリセルＭＣに接続された複数のワード線ＷＬは、デコーダ（行デコーダ）１８に接続されている。行デコーダ１８は、複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択するものである。行デコーダ１８には、複数のワード線ＷＬをそれぞれ駆動する複数のワード線ドライバ（ワードドライバ）２０が設けられている。複数のワード線ＷＬのうちのいずれかのワード線ＷＬにワード線ドライバ２０により電圧を印加する、即ち、当該ワード線ＷＬを駆動することにより、当該ワード線ＷＬが選択される。
【００１９】
同一の列に存在する複数の選択トランジスタＳＴのソース／ドレインの一方は、ビット線ＢＬにより共通接続されている。
【００２０】
各々の列において複数のメモリセルＭＣに接続された複数のビット線ＢＬは、デコーダ（列デコーダ）２０に接続されている。列デコーダ２０は、複数のビット線ＢＬのうちのいずれかのワード線ＢＬを選択するものである。
【００２１】
複数のビット線ＢＬは、列デコーダ２０を介してセンスアンプ２２に接続される。具体的には、ビット線ＢＬは、センスアンプ２２の一方の入力端子２４ａに接続される。センスアンプ２２の他方の入力端子２４ｂには、基準電圧（基準電位）Ｖｒｅｆが印加される。センスアンプ２２は、選択されたビット線ＢＬの電位と基準電位Ｖｒｅｆとを比較し、比較結果に応じた信号を出力する。
【００２２】
書き込み対象のメモリセルＭＣへの情報（データ）の書き込みは、書き込み対象のメモリセルＭＣのメモリトランジスタＭＴのゲート絶縁膜１２ｂを絶縁破壊することにより行われる。即ち、書き込み対象のメモリセルＭＣに情報を書き込む際には、まず、当該メモリセルＭＣに接続されたワード線ＷＬ、即ち、選択ワード線ＷＬに情報書き込み用の電圧を印加する。選択ワード線ＷＬに印加する情報書き込み用の電圧は、例えば６Ｖ程度とする。書き込み対象のメモリセルＭＣに接続されていないワード線ＷＬ、即ち、非選択ワード線ＷＬの電位は、例えば０Ｖとする。また、書き込み対象のメモリセルＭＣに接続されたビット線ＢＬ、即ち、選択ビット線ＢＬの電位は、例えば０Ｖとする。書き込み対象のメモリセルＭＣに接続されていないビット線ＢＬ、即ち、非選択ビット線ＢＬの電位は、例えば３．３Ｖとする。各々のワード線ＷＬ及びビット線ＢＬにこのような電圧を印加すると、書き込み対象のメモリセルＭＣの選択トランジスタＳＴはオン状態となる。そして、書き込み対象のメモリセルＭＣのメモリトランジスタＭＴのゲート電極１４ｂと一方のソース／ドレイン１６ｂとの間に、当該メモリトランジスタＭＴのゲート耐圧以上の電圧が印加される。そうすると、書き込み対象のメモリセルＭＣのメモリトランジスタＭＴのゲート絶縁膜１２ｂが絶縁破壊され、当該メモリトランジスタＭＴに情報が書き込まれることとなる。メモリトランジスタＭＴのゲート絶縁膜１２ｂが絶縁破壊された状態は、例えば、“１”の情報が書き込まれた状態に対応する。一方、メモリトランジスタＭＴのゲート絶縁膜１２ｂが絶縁破壊されていない状態は、例えば、“０”の情報に対応する。
【００２３】
メモリセルＭＣに書き込まれた情報を読み出す際には、まず、ビット線ＢＬに対してプリチャージを行う。この後、読み出し対象のメモリセルＭＣに接続されているビット線ＢＬを、列デコーダ２０により選択する。そして、読み出し対象のメモリセルＭＣに接続されているワード線ＷＬに、情報読み出し用の電圧を印加する。情報読み出し用の電圧は、選択トランジスタＳＴの閾値電圧より高い電圧とする。これにより、読み出し対象のメモリセルＭＣの選択トランジスタＳＴがオン状態となる。そして、選択ビット線ＢＬの電位と基準電位Ｖｒｅｆとがセンスアンプ２２により比較され、比較結果に応じた信号がセンスアンプ２２から出力される。読み出し対象のメモリセルＭＣのメモリトランジスタＭＴに“１”の情報が書き込まれている場合、即ち、当該メモリトランジスタＭＴのゲート絶縁膜１２ｂが絶縁破壊されている場合には、センスアンプ２２の出力は“Ｈ”レベルとなる。一方、読み出し対象のメモリセルＭＣのゲート絶縁膜１２ｂが絶縁破壊されていない場合には、センスアンプ２２の出力は“Ｌ”レベルとなる。従って、センスアンプ２２の出力に基づいて、読み出し対象のメモリセルＭＣに書き込まれた情報を判定することができる。
【００２４】
上述したように、メモリセルＭＣに書き込まれた情報を読み出す際には、選択トランジスタＳＴの閾値電圧より高い電圧がワード線に印加される。選択トランジスタＳＴのゲート絶縁膜１２ａの膜厚は、メモリトランジスタＭＴのゲート絶縁膜１２ｂの膜厚に対して十分に厚いため、選択トランジスタＳＴの閾値電圧は比較的高い。このため、メモリセルＭＣに書き込まれた情報を読み出すための電圧をワード線ＷＬに印加した際に、当該ワード線ＷＬに接続されたメモリトランジスタＭＴのゲート絶縁膜１２ｂにストレスが加わることとなる。かかるストレスがメモリトランジスタＭＴのゲート絶縁膜１２ｂに繰り返し加わると、メモリトランジスタＭＴにおいてゲート絶縁膜１２ｂにおいて意図しない絶縁破壊が生じる虞がある。かかる意図しない絶縁破壊が生じるのを防止するため、本実施形態では、以下のようにして、メモリトランジスタＭＴに過度のストレスが加わるのを抑制している。
【００２５】
図３は、ワード線ドライバに電源を供給する電源供給回路を示す回路図である。図４は、電源供給回路に用いられるメモリセルの断面を示す概略図である。
【００２６】
図３に示すように、オペアンプ２６の出力端子に接続された出力線２７には、メモリセルＭＣと同様のリファレンスセルＭＣ′が接続されている。リファレンスセルＭＣ′は、トランジスタＳＴ′と、トランジスタＳＴ′に接続されたトランジスタＭＴ′とを有している。
【００２７】
トランジスタＳＴ′としては、選択トランジスタＳＴと同構造のトランジスタが用いられている。即ち、トランジスタＳＴ′のサイズは、選択トランジスタＳＴのサイズと同等である。また、トランジスタＳＴ′のゲート絶縁膜１２ａの膜厚は、選択トランジスタＳＴのゲート絶縁膜１２ａの膜厚と同等である。
【００２８】
トランジスタＭＴ′としては、メモリトランジスタＭＴと同構造のトランジスタが用いられている。即ち、トランジスタＭＴ′のサイズは、メモリトランジスタＭＴのサイズと同等である。また、トランジスタＭＴ′のゲート絶縁膜１２ｂの膜厚は、メモリトランジスタＭＴのゲート絶縁膜１２ｂの膜厚と同等である。
【００２９】
図４に示すように、トランジスタＳＴ′のゲート電極１４ａとトランジスタＭＴ′のゲート電極１４ｂとは、オペアンプ２６の出力線２７に接続されている。トランジスタＭＴ′のゲート絶縁膜１２ｂは、絶縁破壊されている。トランジスタＭＴ′の一方のソース／ドレイン１６ｂとトランジスタＳＴ′の一方のソース／ドレイン１６ｂとは、共通のソース／ドレインにより形成されている。トランジスタＭＴ′の他方のソース／ドレイン１６ｃは、フローティングの状態となっている。
【００３０】
トランジスタＳＴ′の他方のソース／ドレイン１６ａは、電気抵抗（抵抗器、抵抗）Ｒ１１の一方の端子に接続されている。電気抵抗Ｒ１１の他方の端子は、電気抵抗Ｒ１２の一方の端子に接続されている。電気抵抗Ｒ１２の他方の端子は、接地電位（０Ｖ、ＧＮＤ）に接続されている。電気抵抗Ｒ１１の他方の端子と電気抵抗Ｒ１２の一方の端子との接続ノードは、オペアンプ２６の一方の入力端子２８ａに接続されている。
【００３１】
こうして、トランジスタＳＴ′とトランジスタＭＴ′と電気抵抗Ｒ１１と電気抵抗Ｒ１２とにより、オペアンプ２６の帰還回路３０が形成されている。
【００３２】
オペアンプ２６の他方の入力端子２８ｂには、基準電圧（基準電位）Ｖｒｅｆが入力される。オペアンプ２６の他方の入力端子２８ｂに印加される基準電圧Ｖｒｅｆとしては、例えば、センスアンプ２２の他方の入力端子２４ｂに印加される基準電圧Ｖｒｅｆと同じ電圧が用いられている。
【００３３】
このような電源供給回路（電源電圧生成回路、供給電圧生成回路）３２の出力電圧Ｖｗｄｓは、以下のような式（１）で表される。
【００３４】
Ｖｗｄｓ ＝ Ｖｒｅｆ×｛１＋（Ｒ１１＋Ｒｃｅｌｌ）／Ｒ１２｝  ・・・（１）
ここで、Ｖｒｅｆは、オペアンプ２６に入力する基準電圧であり、Ｒ１１，Ｒ１２は電気抵抗Ｒ１１，Ｒ１２の抵抗値であり、Ｒｃｅｌｌは、メモリトランジスタＭＴのゲート電極とソース／ドレインとの間における電気抵抗である。
【００３５】
図５は、絶縁破壊されたトランジスタの温度特性を示すグラフである。図５おける横軸は、温度を示しており、図５おける縦軸は、トランジスタのゲート電極とソース／ドレインとの間の電気抵抗を示している。
【００３６】
図５に示すように、ゲート絶縁膜１２ｂが絶縁破壊されたトランジスタＭＴ′におけるゲート電極１４ｂとソース／ドレイン１６ｂとの間における電気抵抗Ｒｃｅｌｌは、温度上昇に伴って小さくなる。
【００３７】
上述したように、電気抵抗Ｒｃｅｌｌと電圧Ｖｗｄsとの間には、上記の式（１）のような関係が成立する。そして、電気抵抗ｃｅｌｌは、温度上昇に伴って小さくなる。従って、電圧Ｖｗｄsは、温度上昇に伴って低くなる。
【００３８】
ワード線ＷＬを選択する際にワード線ドライバ２０から当該ワード線ＷＬに印加される電圧は、電源供給回路３２からワード線ドライバ２０に供給される電源の電圧Ｖｗｄｓに依存する。電源供給回路３２からワード線ドライバ２０に供給される電源の電圧Ｖｗｄｓは、上述したように温度上昇に伴って低くなるため、選択されたワード線ＷＬに印加される電圧も、温度上昇に伴って低くなる。
【００３９】
図６は、選択ワード線に印加される電圧の温度特性を示すグラフである。図６における横軸は、温度を示しており、図６における縦軸は、選択ワード線ＷＬに印加される電圧Ｖｗｄ、即ち、選択されたワード線ＷＬに印加されるワード線ドライバ２０の出力電圧Ｖｗｄを示している。
【００４０】
図６から分かるように、選択されたワード線ＷＬに印加される電圧Ｖｗｄは、温度上昇に伴って低くなる。
【００４１】
２５℃においては、選択されたワード線ＷＬに印加される電圧Ｖｗｄは、例えば２．２Ｖ程度であるが、１００℃においては、選択されたワード線ＷＬに印加される電圧Ｖｗｄは、例えば１．７Ｖ程度となる。
【００４２】
このように、本実施形態で用いられる電源供給回路３２は、ゲート絶縁膜１２ｂが絶縁破壊されたトランジスタＭＴ′が帰還回路３０に用いられたオペアンプ２６を含むものである。そして、温度変化に応じたトランジスタＭＴ′における電気抵抗Ｒｃｅｌｌの変化に基づいて、ワード線ドライバ２０に供給する電源の電圧Ｖｗｄｓを変化させるものである。
【００４３】
選択トランジスタＳＴの閾値電圧は、温度上昇に伴って低くなる。このため、温度上昇に伴って選択ワード線ＷＬに印加される電圧Ｖｗｄが低くなっても、電圧Ｖｗｄが選択トランジスタＳＴの閾値電圧より低くならないようにすることが可能であり、選択ワード線ＷＬに接続された選択トランジスタＳＴを動作させることが可能である。従って、選択ワード線ＷＬに印加される電圧Ｖｗｄが温度上昇に伴って低くなっても、特段の問題は生じない。
【００４４】
メモリトランジスタＭＴのゲート絶縁膜１２ｂの劣化は、温度が高いほど進行しやすく、また、ゲート電極１４ｂへの印加電圧Ｖｗｄが高いほど進行しやすい。本実施形態によれば、選択ワード線ＷＬに印加される電圧が、温度上昇に伴って低くなるため、メモリトランジスタＭＴのゲート絶縁膜１２ｂの劣化を抑制することができる。
【００４５】
このように、本実施形態によれば、メモリセルＭＣに書き込まれた情報を読み出す際に選択ワード線ＷＬに印加される電圧Ｖｗｄが、温度上昇に伴って低くなる。このため、メモリトランジスタＭＴのゲート絶縁膜１２ｂに過度のストレスが加わるのを抑制することができ、メモリトランジスタＭＴのゲート絶縁膜１２ｂの意図しない絶縁破壊が生じるのを抑制することができる。このため、本実施形態によれば、寿命の長い半導体記憶装置を提供することができ、使用時間の制限や使用回数の制限等を緩和することができる。このように、本実施形態によれば、十分な信頼性を有する半導体記憶装置を提供することができる。
【００４６】
［第２実施形態］
第２実施形態による半導体記憶装置を図７及び図８を用いて説明する。図７は、本実施形態による半導体記憶装置を示す回路図である。図８は、ワード線ドライバに電源を供給する電源供給回路を示す回路図である。図１乃至図６に示す第１実施形態による半導体記憶装置と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００４７】
本実施形態による半導体記憶装置は、ワード線ドライバ２０の電源を供給する電源供給回路３２ａに、バンドギャップレファレンス（ＢＧＲ、Band Gap Reference）回路３４が用いられているものである。
【００４８】
図８に示すように、オペアンプ３６の出力端子には、電気抵抗（抵抗、抵抗器）Ｒ２１の一方の端子と、電気抵抗Ｒ２２の一方の端子とが接続されている。
【００４９】
電気抵抗Ｒ２１の他方の端子は、ダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、接地電位（０Ｖ、ＧＮＤ）に接続されている。電気抵抗Ｒ２１の他方の端子とダイオードＤ１のアノードとの接続ノードは、オペアンプ３６の一方の入力端子３８ａに接続されている。
【００５０】
電気抵抗Ｒ２２の他方の端子は、電気抵抗Ｒ２３の一方の端子に接続されている。電気抵抗Ｒ２３の他方の端子は、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、接地電位に接続されている。電気抵抗Ｒ２２の他方の端子と電気抵抗Ｒ２３の一方の端子との接続ノードは、オペアンプ３６の他方の入力端子３８ｂに接続されている。
【００５１】
オペアンプ３６の出力端子に接続された出力線４０は、オペアンプ４２の一方の入力端子４４ａに接続されている。オペアンプ４２の出力端子には、電気抵抗Ｒ２４の一方の端子が接続されている。電気抵抗Ｒ２４の他方の端子は、電気抵抗Ｒ２５の一方の端子に接続されている。電気抵抗Ｒ２５の他方の端子は、接地電位に接続されている。電気抵抗Ｒ２４の他方の端子と電気抵抗Ｒ２５の一方の端子との接続ノードは、オペアンプ４２の他方の入力端子４４ｂに接続されている。オペアンプ３６の出力電圧が、ワード線ドライバ２０に供給される電源の電圧Ｖｗｄｓとなる。
【００５２】
このようなＢＧＲ回路３４の出力電圧Ｖｂｇｒ、即ち、オペアンプ３６の出力電圧Ｖｂｇｒは、以下のような式（２）で表される。
【００５３】
Ｖｂｇｒ＝Ｖｅｂ２＋ＶＴ×ｌｎ（Ｎ）×（１＋Ｒ２２／Ｒ２３）  ・・・（２）
ここで、Ｖｅｂ２は、ダイオードＤ２の順方向電圧であり、ＶＴは、ダイオードＤ２の熱起電力であり、Ｒ２２，Ｒ２３は、電気抵抗Ｒ２２，Ｒ２３の抵抗値であり、Ｎは、ダイオードＤ１とダイオードＤ２との面積比（個数比）である。
【００５４】
なお、熱起電力ＶＴは、ボルツマン定数をｋ、単位電荷をｑ、絶対温度をＴとすると、以下のような式（３）で表される。
【００５５】
ＶＴ ＝ ｋＴ／ｑ  ・・・（３）
式（２）の右辺の第１項の値、即ち、ダイオードＤ２の順方向電圧Ｖｅｂ２は、温度に依存する。
【００５６】
また、式（２）の右辺の第２項の値も、温度に依存する。
【００５７】
右辺の第１項の温度変化による変動量と右辺の第２項の温度変化による変動量とが相殺されるように、電気抵抗Ｒ２１〜Ｒ２３の抵抗値やダイオードＤ１、Ｄ２の面積比Ｎを設定すれば、オペアンプ３６の出力電圧Ｖｂｇｒを温度に依存しないようにすることも可能である。一般的なＢＧＲ回路では、オペアンプ３６の出力電圧Ｖｂｇｒが温度に依存しないように、電気抵抗Ｒ２１〜Ｒ２３の抵抗値やダイオードＤ１、Ｄ２の面積比Ｎが設定される。
【００５８】
しかし、本実施形態では、電源供給回路３２ａからワード線ドライバ２０に供給される電源の電圧Ｖｗｄｓが、温度上昇に伴って適度に低下するように、電気抵抗Ｒ２１〜Ｒ２５の抵抗値やダイオードＤ１，Ｄ２の面積比Ｎ等を設定する。
【００５９】
従って、電源供給回路３２ａからワード線ドライバ２０に供給される電源の電圧Ｖｗｄｓを、温度上昇に伴って適度に低下させることができる。
【００６０】
このように、本実施形態において用いられる電源供給回路３２ａは、ダイオードＤ１、Ｄ２を含む回路が入力端子３８ａ、３８ｂに接続されたオペアンプ３６を含むものである。そして、温度変化に応じたダイオードＤ１、Ｄ２の電気特性の変化に基づいて、ワード線ドライバ２０に供給する電源の電圧Ｖｗｄｓを変化させるものである。
【００６１】
本実施形態によっても、メモリセルＭＣに書き込まれた情報を読み出す際に選択ワード線ＷＬに印加される電圧Ｖｗｄが、温度上昇に伴って低くなる。このため、メモリトランジスタＭＴのゲート絶縁膜１２ｂに過度のストレスが加わるのを抑制することができ、メモリトランジスタＭＴのゲート絶縁膜１２ｂの意図しない絶縁破壊が生じるのを抑制することができる。このため、本実施形態によっても、寿命の長い半導体記憶装置を提供することができ、使用時間の制限や使用回数の制限等を緩和することができる。このように、本実施形態によっても、十分な信頼性を有する半導体記憶装置を提供することができる。
【００６２】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００６３】
例えば、ワード線ドライバ２０に電源を供給する電源供給回路３２，３２ａは、上記実施形態に限定されるものではない。ワード線ドライバ２０に供給する電源の電圧を温度上昇に伴って低下させ得る電源供給回路を適宜用いることができる。
【符号の説明】
【００６４】
２…メモリセルアレイ
１０…半導体基板
１２ａ、１２ｂ…ゲート絶縁膜
１４ａ、１４ｂ…ゲート電極
１６ａ〜１６ｃ…ソース／ドレイン拡散層
１８…デコーダ、行デコーダ
２０…デコーダ、列デコーダ
２２…センスアンプ
２４ａ、２４ｂ…入力端子
２６…オペアンプ
２７…出力線
２８ａ、２８ｂ…入力端子
３０…帰還回路
３２、３２ａ…電源供給回路
３４…ＢＧＲ回路
３６…オペアンプ
３８ａ、３８ｂ…入力端子
４０…出力線
４２…オペアンプ
４４ａ、４４ｂ…入力端子
Ｄ１、Ｄ２…ダイオード
ＭＣ…メモリセル
ＭＣ′…リファレンスセル
ＭＴ…メモリセルトランジスタ
ＭＴ′…トランジスタ
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５…電気抵抗
ＳＴ…選択トランジスタ
ＳＴ′…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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