(57)【特許請求の範囲】
【請求項１】
ＮＯＲフラッシュメモリセルの組と、
各々の測定ユニットが、前記ＮＯＲフラッシュメモリセルの読み込み動作完了までの時間を示す測定信号を生成する測定ユニットの組と、
前記測定信号を受け取り、前記ＮＯＲフラッシュメモリセルの組の前記測定信号の現在分散値を決定して、前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成する分散アナライザと、
を含むＮＯＲフラッシュメモリ素子。
【請求項２】
前記各測定信号がアナログ電圧である、
請求項１に記載のＮＯＲフラッシュメモリ素子。
【請求項３】
前記分散アナライザが更に、
前記測定ユニットの組からの前記測定信号の最大電圧に対応する第１の電圧を出力する最大値検知器と、
前記測定ユニットの組からの前記測定信号の最小電圧に対応する第２の電圧を出力する最小値検知器と、
前記最大電圧および前記最小電圧の差分を前記現在分散値として決定する手段と、
を含む、請求項２に記載のＮＯＲフラッシュメモリ素子。
【請求項４】
前記各測定信号が、前記読み込み動作中に選択された電流でコンデンサを帯電させることにより得られたアナログ電圧である、
請求項１に記載のＮＯＲフラッシュメモリ素子。
【請求項５】
前記基準分散値が、事前に前記分散アナライザにより決定された前記現在分散値を記録することにより確定される、
請求項１に記載のＮＯＲフラッシュメモリ素子。
【請求項６】
前記分散アナライザの前記出力信号に応答して、前記ＮＯＲフラッシュメモリセルの組に記録されているデータを前記ＮＯＲフラッシュメモリセルの第２の組に移動させる手段を更に含む、
請求項１に記載のＮＯＲフラッシュメモリ素子。
【請求項７】
前記各測定ユニットが、前記ＮＯＲフラッシュメモリセルの完了時間を、前記読み込み動作に用いるセンスアンプの起動から全出力電圧を生成するまでに要する時間として測定する、
請求項１に記載のＮＯＲフラッシュメモリ素子。
【請求項８】
所定の平均値からの前記測定信号の分散に基づいて前記各ＮＯＲフラッシュメモリセルが劣化したか否かを決定する手段を更に含む、
請求項１に記載のＮＯＲフラッシュメモリ素子。
【請求項９】
ＮＯＲフラッシュメモリ素子を動作させる方法であって、
ＮＯＲフラッシュメモリセルの組について測定値の組を生成するステップであって、前記各測定値が読み込み動作における前記ＮＯＲフラッシュメモリセルの１個についての完了時間を示すステップと、
前記測定値の組の分散を解析して、前記ＮＯＲフラッシュメモリセルの組について現在分散値を決定するステップと、
前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成するステップと、
を含む方法。
【請求項１０】
前記各測定値がアナログ電圧として表わされている、
請求項９に記載の方法。
【請求項１１】
前記各ＮＯＲフラッシュメモリセルが、前記読み込み動作中に並列動作する複数のセンスアンプを含み、
前記各測定値が、前記ＮＯＲフラッシュメモリセル内の第１のセンスアンプが全出力電圧を生成する読み込み動作の完了時間である、
請求項１０に記載の方法。
【請求項１２】
分散の解析が更に、
前記測定値の組における最大値を検知するステップと、
前記測定値の組における最小値を検知するステップと、
前記最大値と前記最小値の差分を前記現在分散値として決定するステップと、
を含む、
請求項１０に記載の方法。
【請求項１３】
前記基準分散値が、事前に現在分散値を記録することにより決定される、
請求項９に記載の方法。
【請求項１４】
前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す前記出力信号に応答して、前記ＮＯＲフラッシュメモリセルの組に記録されているデータをＮＯＲフラッシュメモリセルの第２の組に移動させるステップを更に含む、
請求項９に記載の方法。
【請求項１５】
所定の平均値からの前記測定値の分散に基づいて前記各ＮＯＲフラッシュメモリセルが劣化したか否かを決定するステップを更に含む、
請求項９に記載の方法。
【請求項１６】
所定の平均からの１個以上の前記ＮＯＲフラッシュメモリセルの測定値の分散を用いてエラーを訂正するステップを更に含む、
請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に、不揮発性半導体メモリに関し、より具体的にはＮＯＲフラッシュメモリの性能劣化の早期検知によりＮＯＲフラッシュメモリの信頼性を向上させる技術に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭおよびフラッシュメモリ（ＮＯＲおよびＮＡＮＤ）は情報を表すフローティングゲート（ＦＧ）を用いて電荷を保存する。これらのメモリ素子は、プログラム／消去サイクルを繰り返した後に劣化する不都合なメカニズムを有する。これらにはまた、メモリセルの消去異常という不具合がある。ＮＡＮＤフラッシュに固有のマトリクス構造は、ＮＯＲフラッシュよりも「読み込み障害」エラーが多く生じる。「読み込み障害」は、不良セルと物理的に近いかまたは制御線を共有する別のセルを読み出すことによりメモリセル内の電荷量が変化したときに生じる。１回の読み込み障害イベントではエラーが生じるほどには電荷容量が変化しないが、読み込み障害が累積すればいずれエラーが生じる恐れがある。
【０００３】
記憶密度を上げるべく１セル毎に複数ビットを保存する技術およびこれに対する関心が増していることで、より厳しい製造および動作耐性が必要となる。従来よりも高密度のＥＥＰＲＯＭおよびフラッシュメモリにおいて不可避なビットエラーに対処する必要があるとの認識がエラー訂正符号を含む解決策につながった。
【０００４】
マルチレベルセル（ＭＬＣ）フラッシュ素子は、トランジスタのフローティングゲートを選択された異なる閾値電圧（ＶＴ）レベルに帯電させることによりメモリセル毎に複数のビットを保存することができるため、セルのアナログ特徴を用いて特定の電圧レベルにビットパターンをマッピングする。ＮＡＮＤフラッシュの場合、ＭＬＣ素子のＶＴは概念的に、選択された読み込み電圧（ＶＲＥＡＤ）レベルをセルのフローティングゲートに順次印加することにより読まれる。通常、電圧範囲は、正常なＶＴ分布が重ならないことを保証するのに役立つよう、各範囲間に保護帯域を設けて選択される。
【０００５】
ＮＯＲフラッシュにおいて、セルはビット線に並列に接続されているため、個別にセルの読み込みおよびプログラミングが可能である。
【０００６】
特許文献１（２００８年１２月１１日）には、読み込み動作中におけるエラーの少なくとも部分的な履歴の保持を含む、ＮＡＮＤ内で生成した不良ブロックを検知すべくホスト素子に実装されたスキームが記述されている。
【０００７】
特許文献２には、メモリコントローラ用に修正された読み込み電圧を保存および取得する手段を含む周辺回路を含めることにより、チップ毎の読み込み障害特性の変動を低減させるＮＡＮＤフラッシュメモリシステムが記述されている。当該メモリコントローラは、フラッシュメモリに対してデータ入力／出力制御およびデータ管理を実行し、書き込みが行なわれたならばエラー訂正コード（ＥＣＣ）を加え、読み込みが行なわれたならば当該エラー訂正コードを解析する。
【０００８】
時間経過およびプログラム／消去回数に伴いメモリ内容の劣化の進行が不可避である前提で、データが依然として正しく読み出されている間に劣化を検知してデータ損失なしに軽減措置を実行可能な早期警告システムに対するニーズがある。そのようなシステムは、独立していても、あるいはＥＥＰＲＯＭおよびフラッシュメモリの信頼性および動作寿命を更に向上させるべくエラー訂正スキームと相補的であってもよい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００８０３０７２７０号明細書
【特許文献２】米国特許出願公開第２０１００２１４８４７号明細書
【発明の概要】
【課題を解決するための手段】
【００１０】
ここに開示する本発明の実施形態は、読み込み動作中にＮＯＲフラッシュメモリセルの組の閾値電圧（ＶＴ）の分散を推定することによりＮＯＲフラッシュメモリの劣化を早期警告する技術を記述する。そのような早期警告システムにより、例えば、劣化の初期兆候に応答して、損なわれる恐れのあるデータを識別し、次いでフラッシュチップ内の他の場所へ移動できるため、フラッシュメモリの動作寿命の延長が可能になる。特に、直近に書き込まれたデータが最初に読み出される可能性が高いアプリケーションの場合は素子の動作寿命を、（ａ）データの移動に利用可能なスペースが存在し、（ｂ）これらのリフレッシュ動作によりデータを再構成する時間が、直近に書き込まれたデータが劣化メカニズムにより損われるまでの時間よりも大幅に短い、という限度まで延長する傾向がある。
【００１１】
本発明の一実施形態において、メモリセルの読み込み動作の完了時間（ＴＴＣ）値を閾値電圧（ＶＴ）の分散の代替値として用いる。ＴＴＣは、フラッシュメモリのセンスアンプの回路における検知の起動から、メモリセルの読み込み動作に使用するセンスアンプにおける全電圧生成までの時間である。本発明のそのような実施形態において、ＮＯＲフラッシュメモリセル構造の読み込みコントローラは、読み込み動作の完了時間（ＴＴＣ）を測定してこのＴＴＣを分散アナライザに報告するＴＴＣ測定装置を含む。ＴＴＣ測定ユニットは、各々のセンスアンプについてＴＴＣを決定する手段を含んでいる。次いで温度計デコーダからの出力を用いてマルチプレクサ（ＭＵＸ）により読み込み動作の代表的なＴＴＣが選択される。
【００１２】
分散アナライザは、組内の各セル用のＴＴＣデータを取得してＴＴＣ値の組の分散を決定する。一実施形態において、ＴＴＣの最大値と最小値の差分を分散の測定値として用いる。測定されたＴＴＣの分散は次いで、基準分散値と比較される。測定されたＴＴＣの分散が基準分散値と選択された量よりも大きく異なる場合、メモリの当該ページがかなり劣化したことを示す警告信号が出力される。システム内のより高次の要素が当該警告信号を用いてデータを新規ページに移動して、劣化しつつあるページを不良とマーク付けする、すなわち使用に適していないため、当該ページを廃棄する等の適切な措置をとることができる。
【００１３】
一実施形態において、ＴＴＣはアナログ電圧として報告され、分散アナライザは、アナログ電圧の最大値と最小値の間の隔たりを当該ページのＴＴＣ値の分散の測定値として決定する。
【００１４】
代替的な実施形態は、ＶＴの分散に基づいて１回の読み込み動作におけるエラー訂正符号のソフト情報を提供するＮＯＲフラッシュメモリの一体化されたシステムを含んでいる。早期警告システムはまた、メモリから読み出されたデータの正確さに対する確率を割り当てる根拠として用いることができる。１回の読み込みで、ソフト情報を読み込みデータに加えることができ、高密度フラッシュメモリの新たな符号化および復号化スキームを可能にする。１回の読み込みとは、ソフト情報の取得が読み込みスループット性能ペナルティ無しで実現できることを意味する。本開示に記述するように一実施形態において早期劣化検知システムにより理想的な分布における全てのセルのＶＴ位置を推定することができるため、各セルからのＶＴが理想的な分布で平均からのどの程度離れているかに応じて各セルからのデータに信頼レベルを割り当てることができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】先行技術によるＮＡＮＤフラッシュメモリセル構造を例示する図である。
【図１Ｂ】図１Ａの先行技術によるＮＡＮＤフラッシュメモリセル構造の読み込み動作の選択されたタイミング曲線を例示する図である。
【図１Ｃ】図１Ａの先行技術によるＮＡＮＤフラッシュメモリセル構造の読み込み動作の選択されたタイミング曲線を、可能な範囲を示しながら例示する図である。
【図２Ａ】高速読み込み用にセンスアンプの並列なバンクを備えた先行技術によるマルチレベルＮＯＲフラッシュメモリを例示する概念的模式図である。
【図２Ｂ】電流鏡およびいくつかの並列なセンスアンプを備え、各々自身の基準電圧が同時に切り替わる改良を示す図である。
【図３】本発明の一実施形態によるＮＯＲフラッシュメモリシステムにおける選択された構成要素を例示する図である。
【図４】本発明の一実施形態による完了時間測定ユニット用の選択された機能設計ブロックを例示する図である。
【図５】本発明の一実施形態による分散アナライザ用の選択された機能設計ブロックを例示する図である。
【図６】本発明の一実施形態による分散アナライザ用の最大電圧検知器の設計を例示する図である。
【図７】本発明の位置実施形態で用いるマルチプレクサ（ＭＵＸ）の設計を例示する図である。
【発明を実施するための形態】
【００１６】
先行技術によるＮＡＮＤフラッシュメモリセル構造２０を図１Ａに示す。任意の有効にプログラムされたＶＴレベルを有する他のメモリセルが、問い合わせられているＮＡＮＤフラッシュメモリセルと直列に配置されている点に注意されたい。（注：ＮＯＲフラッシュメモリの場合は当てはまらない。）ＮＡＮＤ構造のセルは、（ａ）実際のメモリアレイからのトランジスタの左側カラムとして示すセルストリング、および（ｂ）基準となるトランジスタの右側カラムとしてのセルストリング、の２個のセルストリングに分けられている。セル構造２０は、２本のビット線ＢＬａｉ、ＢＬｂｉの各々に接続されたビット単位の検証（ＢＶ）回路２１ａ、２１ｂを含んでいる。２本のビット線およびＢＶ回路は、ＤＲＡＭの開ビット線構造と同様に共通の読み込み／書き込み（Ｒ／Ｗ）回路を共有する。Ｒ／Ｗ回路は、読み込み動作時のフリップフロップ型差動センスアンプ回路２２として、およびプログラム／書込み動作時のデータラッチ回路として機能する。
【００１７】
図１Ａの構造の読み込み動作の選択されたタイミング曲線を、時刻ｔ１、ｔ２およびｔ３で選択された位置と共に図１Ｂに示す。簡潔のため、全てのタイミング図および説明は、１ページ内の全セルを並列に読み出すべく完全に一致した読み込み回路を仮定している。これらの回路の不一致は、簡単な較正手順により対処できる。例えば、既知の内容を有する特定のセルを用いた基準読み込みを用いて、メモリアレイ内のセルから続いて読み出す際にセンスアンプの不一致を修正することができる。
【００１８】
コンパレータであるセンスアンプ２２は通常、再生ループを用いて、図１Ａのビット線ＢＬａｉ、ＢＬｂｉからのパスゲート後段の入力線の小区間に全出力電圧レベルを生成する。図１Ａの回路および図１Ｂの曲線は、ＮＡＮＤフラッシュ読み込みをほぼ忠実に表している。図１Ｃは、図１Ｃの先行技術によるＮＡＮＤフラッシュメモリセル構造の組に対して１．８ｖでＢＬａｉ線で「１」を読み込んだｔ３に続く選択部分を例示する図であり、典型的タイミング曲線２６、および線２７、２８に囲まれたタイミング曲線の可能な範囲の例を示す。一組のセルに対するＢＬｂｉ信号はタイミング曲線の同様の分布を示す。後述するＮＯＲフラッシュ回路もまた、タイミング曲線の同様の分布を示す。本発明のＮＡＮＤおよびＮＯＲフラッシュメモリの実施形態は、セルの組の完了時間（ＴＴＣ）の測定または推定によりセルのページの性能の分散の変化を検知する。曲線の立ち上がり部分のタイミングの分散は、読み込み動作の完了時間（ＴＴＣ）の差異となる。フラッシュ読み込み回路は通常、タイミング性能の正常な分散では決して読み込みエラーを生じない、すなわち回路が「土嚢で守られている（sandbagged）」ことを保証する特徴を含んでいる点に留意されたい。従って、本発明の本開示は、当業者には余り知られていなかったフラッシュメモリの一態様を明らかにして、この現象を新規アプリケーションに利用する。
【００１９】
先行技術によるＮＯＲフラッシュメモリセルおよび各々のセンスアンプは、図２Ａおよび２Ｂに基本動作を強調する単純化した模式図で示すように配置されている。カラムデコーダトランジスタだけがＮＯＲフラッシュメモリセルおよび検知回路と直列に配置されていることを想起されたい。このため、単一レベルセル（ＳＬＣ）またはマルチレベルセル（ＭＬＣ）のいずれにせよ、ＮＯＲフラッシュセルの読み込みはアナログ／デジタル変換回路と同様に並列に行なうことができ、且つ各セル内でプログラムされるＶＴは単一クエリーで決定することができる（これは順次クエリーが必要なＮＡＮＤフラッシュの場合とは異なる）。コンパレータＣＯＭＰ１〜３は通常、再生ループを用いて入力線（ビット線ＭＡＴ１〜３、ＲＥＦ１〜３））の小区間に全出力電圧レベルを生成する。回路およびタイミング性能は、単一レベルセル（ＳＬＣ）およびマルチレベルセル（ＭＬＣ）読み込みの両方をほぼ忠実に表している。
【００２０】
図２Ａ、２Ｂの先行技術によるマルチレベルセル（ＭＬＣ）フラッシュメモリ回路は、図示するように適切な参照比較（ＲＥＦ１〜３）を含むように修正されている。センスアンプ９７、９８（ＣＯＭＰ１〜３）のバンクの並列且つ同時動作を用いる理由は、上で述べたように、カラムデコーダトランジスタだけがＮＯＲフラッシュに読み出されているメモリセルと直列であり、読み込み動作中でメモリセルの閾値電圧を決定すべく適切な基準電圧を定義できるからである。
【００２１】
本発明によるＮＯＲフラッシュの早期検知システムの原理は以下を観察することにより説明できる。
【００２２】
１）ＮＯＲフラッシュでは複数のメモリセルが並列に読み出され、当該読み込み動作は同じく適切に定義された時刻信号により起動される。（時刻信号は、読み込み動作に関与する全てのセンスアンプの導線を等化して検知を起動する。）このため、強いセルと弱いセルとでセンスアンプ線を（等化後に）異なる仕方で分離し、且つ強いセルと弱いセルとでは検知の起動からセンスアンプの出力において全電圧に上がるまでの「完了時間」（ＴＴＣ）と呼ばれる時間が異なる。
【００２３】
２）ＮＯＲフラッシュマトリクス内の全てのメモリセルが名目的には同一であって、各々が閾値電圧（ＶＴ）にプログラムされているため、自身のプログラムされたＶＴの直上の特定電圧レベルでクエリーされた際に所定の電流レベルを生成し、次いで、
（ｉ）（１）に定義されたＴＴＣにおける時間的分散は、読み込み動作中のセルのＶＴの分散の代替値である。
（ｉｉ）フラッシュメモリの寿命の開始時点におけるＴＴＣの分散の値を保存し、後の読み込みにおけるＴＴＣの分散と比較して、データ保護アクションを保証する限度を越えてメモリセルが劣化した時点を判定することができる。分散基準値用に選択された値を実際の測定値の代わりに用いることもできる。
（ｉｉｉ）読み込み動作時における全セルのＴＴＣの分散に関する知識を用いて、各々の判定されたメモリセル内容にソフト情報を割り当てることができる。
【００２４】
図３に、本発明の一実施形態による早期検知システムを有するＮＯＲフラッシュメモリ８０の選択された構成要素を示す。本発明のＮＯＲ実施形態の分散アナライザ５０は本発明のＮＡＮＤ実施形態の分散アナライザと同等であるが、後述するように入力が異なる。分散アナライザ５０は、ＭＵＸ１＿ＯＵＴ．．．ＭＵＸｎ＿ＯＵＴ信号を生成している状態で示す複数のＴＴＣ測定ユニット１２０（１．．．ｎ）から入力を受け取る。本実施形態では４レベルＮＯＲフラッシュメモリを仮定しているが、これは制約条件ではない。センスアンプ９８は、参照入力値が読み込み動作中のメモリセル（ＭＡＴ１〜３）のＶＴを上回ったときのみ、自身の出力（ＯＵＴ１〜３）を正値フルレールに上げる。従って、３個の完了時間（ＴＴＣ１〜３）ユニット３２Ａ〜Ｃは、完了時間用（すなわちＶＲＥＡＤがＶＴを上回る場合の比較のためにだけ自身の出力端の電圧用）に有限値を生成する。他のＴＴＣユニットのブロックは、自身の出力をフルレール電圧で飽和させる。
【００２５】
この図でメモリセルの内容をバイナリ形式で出力する先行技術による温度計デコーダ（ＴＤ）２５はまた、分散アナライザ５０へ送信されるメモリセル内容の完了時間を表す電圧を適切に選択すべくアナログマルチプレクサ（ＭＵＸ）２３にスクリーニング信号を与える。分散アナライザ５０は、読み込み動作で読み出された全てのセル（または全てのセルの一部）の完了時間（ＴＴＣ）の値の分散が予め設定された値より大きい場合、劣化警告信号を設定する。
【００２６】
図７は、本発明の一実施形態によるマルチプレクサ（ＭＵＸ）２３の設計を例示する図である。ＭＵＸ２３への入力は各ＴＴＣユニット３２Ａ〜Ｃからの出力（ＴＴＣ１＿ＯＵＴ３３Ａ、ＴＴＣ２＿ＯＵＴ３３Ｂ、ＴＴＣ３＿ＯＵＴ３３Ｃ）である。ＭＵＸはこれらの入力の１個を選択して分散アナライザにＭＵＸ１＿ＯＵＴ信号として渡す。ＭＵＸ２３はパスゲートのアナログ配列として概念的に記述することができる。しかし、適切なバッファおよび信号調整回路により、３個のＴＴＣユニット３２Ａ〜Ｃの１個の出力から電圧レベルを分散アナライザ５０の入力端に転送する機能をいくつかの異なる方式で実現可能である。
【００２７】
ＮＯＲフラッシュ読み込み回路の一実施形態において、クエリーされたメモリセルからの信号は、クエリーされたメモリセルが保持可能な異なる内容帯電レベルに対応する基準複製電圧（ＲＥＦ１〜３）と並列に比較される。設計選択に応じて、本図のコンパレータＣＯＭＰ１〜３からのいくつかの出力は値「０」を、残りのいくつかは値「１」を示す。ここに、「０」および「１」は温度計の目盛りのように現れる。すなわち、例えばＯＵＴ２とＯＵＴ３における出力「０」およびＯＵＴ１における出力「１」、または、ＯＵＴ３における出力「０」およびＯＵＴ１とＯＵＴ２における出力「１」は、可能な出力の２例である。
【００２８】
温度計デコーダ２５は次いで、この温度計目盛り出力をバイナリ符号に変換する。一実施形態において、出力「１」を保持するＯＵＴ１〜３信号の第１の信号が、クエリーされているセルの閾値レベル（ＶＴ）を超える第１の基準レベルを表し、その位置もまた、ＭＵＸ２３へ送信すべく温度計デコーダ２５から信号Ｓ（ｓ０，ｓ１）に符号化される。信号Ｓは、一実施形態ではメモリセルの内容を読み込む温度計デコーダとして機能する温度計デコーダにより決定される。概念的説明において、但し一切限定的でなく、信号Ｓ（ｓ０，ｓ１）は、どのＴＴＣ１〜３信号がＭＵＸにより分散アナライザに報告される完了時間（ＴＴＣ）であるかを選択する。
【００２９】
ＴＴＣユニット３２Ａ〜Ｃの一実施形態を図４に示す。これは位相ロックループ回路（ＰＬＬ）で用いた電荷ポンプ回路に類似しており、修正処置のためにＶＣＯ周波数と基準周波数の間の位相分離が決定される。センスアンプ等化（ＳＡＥＱ）信号の立ち上がりからＶｏｕｔ（各々ＯＵＴ１〜３）の立ち上がりまでの時間がコンデンサＣｏｕｔへの電圧レベルに変換される。標準的なタイミング信号であるアドレス遷移検知（ＡＴＤ）およびＥＮＤＲＥＡＤその他同等の信号もまた用いられる。ＴＴＣブロックの出力とＭＵＸ回路の間でバッファ回路（図示せず）を用いてもよい。
【００３０】
図５は、本発明の一実施形態による分散アナライザ５０の選択された機能設計ブロックを例示する図である。分散アナライザ５０はアナログ信号処理ブロックである。本実施形態においてその機能は、ページ読み込み動作の複数のＴＴＣ測定ユニット１２０からの出力信号に示すように最長完了時間および最短完了時間の決定を含んでいる。各ＴＴＣ３２Ａ〜Ｃは、アナログ電圧レベルを出力してＭＵＸ２３へ伝達し、ＭＵＸ２３は次いでその３個の入力のうち１個を選択して分散アナライザ５０へ送る。分散アナライザの最小／最大値検知器５１は、複数の入力端における複数のＴＴＣ測定ユニット１２０からの最大電圧および最小電圧を決定する。減算器５２により全体的な最大値と最小値の差（差分）が当該ページの分散の基準として決定される。分散アナライザはコンパレータ５４を用いて、計算された差分が基準値５３を上回るか否かを判定し、適宜警告信号を設定する。基準値は、フラッシュメモリの寿命の開始時点で確定された所定の閾値または初期値である。一実施形態において、記憶システム内のフラッシュチップの動作開始時点において、プログラム命令の後で、読み込み命令が発行されて各々の読み込み動作でＶＴの将来の分散を比較する基準値を確定する。従って、当該基準値は、分散アナライザに全体的な最大値と最小値の間で初期差分を計算させ、当該初期差分を基準値として保存することにより、製造工程の一部として設定することができる。
【００３１】
図６は、本発明の一実施形態による分散アナライザ５０内の最大／最小値検知器５１で用いる最大電圧検知器５１Ａの設計を例示する図である。図６に、最大入力電圧を決定するＣＭＯＳ回路の例を示す。これは「勝者総取り」回路である。当該回路の出力は、入力レベル間の差異が１ｍＶの正確さまで最大入力電圧に追随する。当該回路における入力端の数は回路の複製により直接増やすことができ、あるいは２個の入力回路を階層木に構成することができる。最小入力電圧に追随するために、挿入された回路をＮＭＯＳからＰＭＯＳに適切に変更している。
【００３２】
読み出された全てのセルからの完了時間に関する情報を分散アナライザが有することに注意すれば、本発明の実施形態用においてソフト情報が必要とされるエラー訂正符号スキームに対応することができる。結果的に生じた完了時間の分散における出発セルの位置から、最終的なバイナリの結果の正確さに適切な確率を割り当てることができる。これら全てが１回の読み込みで済む。
【００３３】
本発明について具体例を参照しながら図示および記述してきたが、本発明の範囲は添付の請求項で指定された範囲だけに限定される。
【符号の説明】
【００３４】
ｔ１，ｔ２，ｔ３  時刻、２０  ＮＡＮＤフラッシュメモリセル構造、２１ａ，２１ｂ  ビット検証回路、２２  センスアンプ回路、２３  アナログマルチプレクサ、２５  温度計デコーダ、２６  タイミング曲線、２７，２８  導線、３２Ａ，３２Ｂ，３２Ｃ  完了時間ユニット、５０  分散アナライザ、５１  最小／最大値検知器、５１Ａ  最大電圧検知器、５２  減算器、５３  基準値、５４  コンパレータ、８０  ＮＯＲフラッシュメモリ、９７，９８  センスアンプ、１２０  ＴＴＣ測定ユニット。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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