(57)【特許請求の範囲】
【請求項１】
入力信号を受ける入力端子と、
上記入力端子からの上記入力信号を受ける第１入力回路と、
トリガ条件をユーザから受けるよう構成される第２入力回路と、
上記第１入力回路に接続されるｄＦ／ｄＴトリガ回路とを具え、
上記ｄＦ／ｄＴトリガ回路が、位相ロック・ループ（ＰＬＬ）回路と、トリガ回路とを有し、
上記ＰＬＬ回路が、
電圧制御発振回路と、
該電圧制御発振回路からの信号と上記入力信号との位相差を位相差信号として出力する位相検出回路と、
上記位相差信号をフィルタ処理して、比例パス出力信号として出力するローパス・フィルタと、
上記比例パス出力信号を積分した積分出力信号を生成する積分回路と、
上記比例パス出力信号と上記積分出力信号とを合算し、上記電圧制御発振回路に制御電圧信号として供給する加算回路とを有し、
上記トリガ回路が、上記比例パス出力信号を受けて、上記比例パス出力信号が上記トリガ条件を満たしたときにトリガ・イベントを生成する試験測定装置。
【請求項２】
試験測定装置の入力端子に入力信号を受けるステップと、
上記試験測定装置のユーザからトリガ条件を受けるステップと、
位相ロック・ループ（ＰＬＬ）回路の電圧制御発振回路からの信号と上記入力信号との位相差を位相差信号として出力するステップと、
上記ＰＬＬ回路の比例パス上で上記位相差信号をローパス・フィルタ処理し、比例パス出力信号として出力するステップと、
上記ＰＬＬ回路からの上記比例パス出力信号をトリガ回路に伝送するステップと、
上記比例パス出力信号を積分した積分出力信号を生成するステップと、
上記比例パス出力信号と上記積分出力信号とを合算し、上記ＰＬＬ回路の電圧制御発振回路に制御電圧信号として供給するステップと、
上記比例パス出力信号が上記トリガ条件を満たすと、上記トリガ回路を用いて上記試験測定装置にトリガをかけさせるステップと
を具える周波数偏位トリガ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験測定装置及びトリガ方法に関し、特に、信号中の周波数偏位に応じてトリガをかける試験測定装置及び周波数偏位トリガ方法に関する。
【背景技術】
【０００２】
シリアル・データ・ストリームは、ＥＭＩ（電磁波干渉）の放射レベルを低減するために、スペクトラム拡散クロック（ＳＳＣ）変調方式で変調されることが多い。例えば、ハードディスク・ドライブ（ＨＤＤ）、パソコン、コンピュータ・モニタなどの電子機器は、ＥＭＩを低減するために、ＳＳＣを利用している。
【０００３】
一般的なＳＳＣ変調方式では、三角波周波数変調プロファイル（profile：外形）を実行し、データ信号の基本波の中心周波数を−５０００ないし０ｐｐｍ（parts per million）だけレベルを下げて広げる（ダウン・スプレッド）。図１Ａは、この方法で得られる時間対周波数トレースの理想的な形状の例を示す。この形式のトレースは、例えば、第２世代シリアルＡＴＡ（ＳＡＴＡ：serial advanced technology attachment）のハードディスク・ドライブ信号で用いられる研究レベルの５０００ppmダウン・スプレッドＳＳＣ形状に対応する。
【０００４】
民生品レベルのクロック発生器は、安定性に問題があることが多く、仕様やその他の定義などに基づく許容範囲から外れた問題のある信号を生成する傾向がある。これは、図１Ｂでスパイク１０として示すようなスパイクなどの偏位を信号中に生じる結果となる。その他の問題のとなる偏位としては、例えば、図１Ｃに示す「バットマン」プロファイル１２、図１Ｄに示す「１：１００  ＳＳＣグリッチ」プロファイル１４、図１Ｅに示す遷移フリンジ（縁）１６を伴う「ノイズの多いＳＳＣ」プロファイルなどがある。
【０００５】
電子産業では、仕様から逸脱したＳＳＣ変調信号が原因の問題がよく知られるようになってきた。これまで、何がＳＳＣ信号中のスパイクや偏位を構成しているのかをより明確に定義するための複数の手法が提案されてきている。例えば、「ｄＦ／ｄＴ（デルタ周波数（周波数差分）／デルタ時間（時間差分））の定義が提案され、これは復調ＳＳＣ信号について、偏位したスパイクを定義するのに利用できる。例えば、図１Ｆでは、望ましい変調ＳＳＣ信号が線１０８として示されている。しかし、第１要素１０２及び第２要素１０４を有するスパイクが位置１２０に生じている。位置１２０は、図１Ｆに示すように、復調ＳＳＣ信号の傾斜区間１０８のおおよそＸ％に対応する。
【０００６】
スパイク（偏位）の第１要素１０２は＋ｄＦ／ｄＴに対応し、第１要素１０４は−ｄＦ／ｄＴに対応する。これらは、言い換えると、スパイクのポジティブ及びネガティブなスロープ（傾斜）要素である。異常又は偏位したスパイクとするかは、スパイクの大きさが、例えば、所定タイム・インターバル（例えば１０６で示す時間間隔）での移動平均内において１８７５ｐｐｍといった値を超えたか否かで定義することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１８６９９４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳＡＴＡ、シリアル・アタッチドＳＣＳＩ（ＳＡＳ）、DisplayPort、PCI Expressなどの種々の仕様及びプロトコルは、ＳＳＣ信号の偏位に関する制限を含み、こうし定義や同様の定義の範囲から外れた信号は「非準拠」とみなされる。しかし、従来のリアルタイム（ＲＴ）オシロスコープのトリガ・システムは、こうした偏位イベントが発生したときに検出する能力を持っていなかった。加えて、ｄＦ／ｄＴスパイクは不規則に生じるので、長い捕捉データ・レコードを検索して、そうしたイベントを見つけようとすることなしに、そうしたイベントを即座に分離することが望ましい。捕捉したレコードを検索することは、負荷の大きな演算であり、分単位の時間がかかることもある。更には、従来のＲＴオシロスコープでは、アクイジション（取込み）メモリ中に希なイベントを捕捉する可能性が極めて低く、このため、取込み条件を緩めに設定すれば、過剰に不要な情報を含む調査結果となってしまう。
【０００９】
従って、ＳＳＣ信号などの信号中のｄＦ／ｄＴ問題を診断したり、信号中の偏位の存在をタイムリーに測定するのは困難又は不可能である。
【課題を解決するための手段】
【００１０】
本発明の実施形態は、スペクトラム拡散クロック（ＳＳＣ）信号に関連する１つ以上の信号のような信号中の周波数偏位についてトリガをかけて分離する測定技術を提供する。実施形態によっては、その信号は、ＳＳＣ変調がわずか又は無いデータ信号としても良い。ＳＳＣ信号に基づくデータ信号のような信号を試験測定装置の入力端子に受けた後、ＳＳＣ信号はローパス・フィルタ処理され、トリガ回路に送られる。フィルタ処理されたＳＳＣ信号中の周波数偏位が、１つ以上のしきい値を超えるか、横切ると、トリガ・イベントが生成される。
【００１１】
実施形態の例によっては、試験測定装置の入力端子がＳＳＣデータ信号を受けて、最初に、入力データ等化回路、スライサ回路、マルチプレクサ（ＭＵＸ）、判定帰還等化回路、その他の適切なプリ処理回路などの入力回路を用いて、ＳＳＣデータ信号を処理する。ｄＦ／ｄＴトリガ回路が入力回路に接続され、これはＳＳＣデータ信号を受けて、ＳＳＣ信号中の周波数偏位が、１つ以上のユーザ定義又は所定のしきい値を超えるか横切ると、トリガ・イベントを生成する。
【００１２】
ｄＦ／ｄＴトリガ回路は、種々の形で実現できる。例えば、ｄＦ／ｄＴトリガ回路は、信号をフィルタ処理する位相ロック・ループ（ＰＬＬ）回路と、ＳＳＣ信号中の周波数偏位が１つ以上のウィンドウ・トリガしきい値を超えるか横切ると、トリガ・イベントを生成するトリガ回路とを含んでいても良い。これに代えて、ｄＦ／ｄＴトリガ回路が、アナログ・デジタル変換回路（ＡＤＣ）及びデジタル・シグナル・プロセッサ（ＤＳＰ）を含んでいても良い。ＡＤＣは、ＰＬＬ回路から信号を受けてデジタル化し、ＤＳＰはデジタル化信号を受けて、デジタル化信号が所定の期待ＳＳＣプロファイル、マスク又はパターンを破るとトリガ・イベントを生成する。
【００１３】
より具体的には、本発明の第１観念は、試験測定装置であって、
信号を受ける入力端子と、
上記入力端子からの上記信号を受ける入力回路と、
上記入力回路に接続されるｄＦ／ｄＴトリガ回路とを具え、
上記ｄＦ／ｄＴトリガ回路が、上記入力回路からの上記信号を受けて、上記信号の周波数偏位率が所定パターンを破ると、トリガ・イベントを生成するよう構成されることを特徴としている。
【００１４】
本発明の第２概念は、第１概念の試験測定装置において、上記ｄＦ／ｄＴトリガ回路が、信号のｄＦ／ｄＴが１つ以上のしきい値を超えるか又は横切るとトリガ・イベントを生成するよう構成されることを特徴としている。
【００１５】
本発明の第３概念は、第２概念の試験測定装置において、１つ以上の上記しきい値がユーザが定義可能であることを特徴としている。
【００１６】
本発明の第４概念は、第２概念の試験測定装置において、１つ以上の上記しきい値が予め定められていることを特徴としている。
【００１７】
本発明の第５概念は、第２概念の試験測定装置において、上記信号は、スペクトラム拡散クロック（ＳＳＣ）信号に基づくデータ信号であることを特徴とする。
【００１８】
本発明の第６概念は、第２概念の試験測定装置において、
位相検出回路と、該位相検出回路に接続された可変ローパス・フィルタとを含み、位相ロック・ループ（ＰＬＬ）の比例パス出力信号を生成する回路を更に具え、
上記ｄＦ／ｄＴトリガ回路が、上記可変ローパス・フィルタの出力端子に接続され、上記ＰＬＬの上記比例パス出力信号を受けるように構成されるトリガ回路を含み、該トリガ回路が上記ＰＬＬの上記比例パス出力信号に応じて上記トリガ・イベントを生成するように構成されることを特徴としている。
【００１９】
本発明の第７概念は、第１概念の試験測定装置において、上記ｄＦ／ｄＴトリガ回路が、上記信号のｄＦ／ｄＴが波形マスクを破ったときに上記トリガ・イベントを生成するように構成されることを特徴としている。
【００２０】
本発明の第８概念は、第１概念の試験測定装置において、上記ｄＦ／ｄＴトリガ回路が、位相ロック・ループ（ＰＬＬ）回路と、該ＰＬＬ回路に接続されたアナログ・デジタル変換回路（ＡＤＣ）と、該ＡＤＣに接続されたデジタル・シグナル・プロセッサ（ＤＳＰ）とを有し、上記ＡＤＣが上記ＰＬＬ回路からの信号を受けてデジタル化し、上記ＤＳＰがデジタル化信号を受けて、上記デジタル化信号が所定期待パターンを破ったときに上記トリガ・イベントを生成するように構成されることを特徴としている。
【００２１】
本発明の第９概念は、第８概念の試験測定装置において、上記所定期待パターンが所定期待ＳＳＣパターンを含み、ｄＦ／ｄＴのピークが上記所定期待ＳＳＣパターンを破ったときに上記トリガ・イベントを生成するように上記ＤＳＰが構成されることを特徴としている。
【００２２】
本発明の第１０概念は、第８概念の試験測定装置において、上記ＰＬＬ回路から受ける上記信号は、上記ＰＬＬの積分パスと上記ＰＬＬの比例パスからの信号を合算した合算信号を含み、上記ＤＳＰは、上記合算信号を上記所定期待ＳＳＣパターンと比較し、比較結果に応じて上記トリガ・イベントを生成するように構成されることを特徴としている。
【００２３】
本発明の第１１概念は、第８概念の試験測定装置において、上記ＤＳＰは、上記ＰＬＬ回路から受ける上記信号の高周波数成分を、上記ＰＬＬ回路から受ける上記信号の低周波数成分から分離するよう構成されることを特徴としている。
【００２４】
本発明の第１２概念は、第８概念の試験測定装置において、上記ＡＤＣと上記ＰＬＬ回路の間にアンチ・エイリアス・フィルタを更に具えることを特徴としている。
【００２５】
本発明の第１３概念は、周波数偏位に対して瞬時にトリガをかける周波数偏位トリガ方法であって、
試験測定装置の入力端子に信号を受けるステップと、
位相ロック・ループ（ＰＬＬ）回路の比例パス上で（比例パスの途中において）上記信号をローパス・フィルタ処理するステップと、
上記ＰＬＬ回路からの上記フィルタ処理信号をトリガ回路に伝送するステップと、
上記信号の周波数偏位率が所定パターンを破ると上記トリガ回路を用いて上記試験測定装置がトリガをかけるステップとを具えている。
【００２６】
本発明の第１４概念は、第１３概念の周波数偏位トリガ方法において、上記トリガ回路が、上記信号のｄＦ／ｄＴが１つ以上のしきい値を超えるか又は横切ると上記試験測定装置がトリガをかけることを特徴としている。
【００２７】
本発明の第１５概念は、第１３概念の周波数偏位トリガ方法において、上記トリガ回路がアナログ・デジタル変換回路（ＡＤＣ）及びデジタル・シグナル・プロセッサ（ＤＳＰ）を含み、更に、
上記ＰＬＬの積分パス及び上記ＰＬＬの比例パスからの信号を合算して合算信号を生成するステップと、
上記合算信号を上記ＤＳＰに伝送するステップと、
上記ＤＳＰを用いて、ｄＦ／ｄＴイベントが所定期待パターンを破ったときに、上記試験測定装置にトリガをかけさせるステップとを具えることを特徴としている。
【００２８】
本発明の第１６概念は、第１５概念の周波数偏位トリガ方法において、上記合算信号にアンチ・エイリアス・フィルタ処理を行うステップを更に具えることを特徴としている。
【００２９】
本発明の第１７概念は、第１５概念の周波数偏位トリガ方法において、
上記ＡＤＣを用いて上記合算信号をデジタル化するステップと、
上記ＤＳＰを用いて上記ｄＦ／ｄＴイベントを含む上記デジタル化合算信号を上記所定期待パターンと比較するステップと、
上記所定期待パターンに関連する１つ以上のしきい値を上記ｄＦ／ｄＴイベントが横切ったとき、上記試験測定装置がトリガをかけるステップとを更に具えることを特徴としている。
【００３０】
本発明の第１８概念は、第１３概念の周波数偏位トリガ方法において、上記試験測定装置のユーザからの入力に応じてｄＦ／ｄＴトリガをイネーブル（enable：利用可能に）するステップを更に具えることを特徴としている。
【００３１】
本発明の第１９概念は、第１３概念の周波数偏位トリガ方法において、上記試験測定装置のユーザからの入力に応じて１つ以上のｄＦ／ｄＴトリガしきい値を設定するステップを更に具えることを特徴としている。
【００３２】
本発明の第２０概念は、第１３概念の周波数偏位トリガ方法において、
所定期待パターンによって定まる上位しきい値よりも高い開始トリガしきい値を選択するステップと、
上記開始トリガしきい値から上記上位しきい値へと徐々に上記トリガしきい値を低くする処理を、上記フィルタ処理信号中のｄＦ／ｄＴイベントが徐々に低くなる上記トリガしきい値を横切るまで行うステップと
を更に具えることを特徴としている。
【００３３】
本発明の第２１概念は、第１３概念の周波数偏位トリガ方法において、上記信号がスペクトラム拡散クロック（ＳＳＣ）信号に基づくデータ信号であることを特徴としている。
【００３４】
本発明の第２２概念は、フレキシブル・ディスク（ＦＤ）、光ディスク、固定ディスク、ＲＡＭ、ＲＯＭ又はフラッシュ・メモリを含む装置であって、試験測定装置で実行したときに、上記第１３概念のステップを実行する結果となる命令を有する装置アクセス可能な媒体を具えることを特徴としている。
【００３５】
本発明の目的、効果及び他の新規な点は、以下の詳細な説明を添付の特許請求の範囲及び図面とともに読むことによって明らかとなろう。
【図面の簡単な説明】
【００３６】
【図１Ａ】図１Ａは、好ましいスペクトラム拡散クロック（ＳＳＣ） 変調信号の時間対周波数トレースを簡略して描いた図である。
【図１Ｂ】図１Ｂは、偏位のあるＳＳＣ変調信号の時間対周波数トレースを簡略して描いた図である。
【図１Ｃ】図１Ｃは、偏位のあるＳＳＣ変調信号の例で、「バットマン」プロファイルのトレースを示している。
【図１Ｄ】図１Ｄは、偏位のあるＳＳＣ変調信号の例で、「１：１００  ＳＳＣグリッチ」プロファイルのトレースを示している。
【図１Ｅ】図１Ｅは、偏位のあるＳＳＣ変調信号の例で、「ノイズの多いＳＳＣ」プロファイルのトレースを示している。
【図１Ｆ】図１Ｆは、偏位のあるＳＳＣ変調信号の例の種々の構成要素を示した図である。
【図２】図２は、入力端子、入力回路、コントローラ、表示ユニット、ｄＦ／ｄＴトリガ回路を含む本発明による試験測定装置の実施形態の簡略化したブロック図である。
【図３】図３は、図２のｄＦ／ｄＴトリガ回路の本発明の実施形態を示す図である。
【図４】図４は、図３のｄＦ／ｄＴトリガ回路を別の観点から描いた本発明の実施形態を示す図である。
【図５】図５は、ＤＳＰを含む図２のｄＦ／ｄＴトリガ回路の本発明の実施形態を示す図である。
【図６】図６は、本発明の実施形態によるｄＦ／ｄＴトリガの設定入力手段を示す図である。
【図７】図７は、ＳＳＣデータ信号を受けてトリガ・イベントを生成するフローチャートである。
【発明を実施するための形態】
【００３７】
図２は、試験測定装置２００の実施形態の簡略化したブロック図であり、これは、入力端子２１０、入力回路２１５、コントローラ２２５、表示ユニット２２７、ｄＦ／ｄＴトリガ回路２２０を含んでいる。試験測定装置２００は、リアルタイム・デジタル・オシロスコープなどの適切な試験測定装置としても良い。簡潔で一貫性のある説明のため、ここではオシロスコープを試験測定装置として説明するが、これに限定されるものではない。
【００３８】
ここでは、オシロスコープ２００は、種々の実施形態での利用に適した入力端子２１０のような複数のチャンネル又は入力を有するものとする。オシロスコープは、入力端子２１０が１つだけという場合もあるが、本発明は、４入力端子や任意数の入力端子を有するオシロスコープでも等しく適用できる。オシロスコープ２００の各構成要素は、ここでは互いに直接接続されるとして示されているが、オシロスコープ２００は、必ずしも図示しない種々の他の回路要素又はソフトウェア要素、入力端子、出力端子、インタフェースを含むとしても良く、これらは、オシロスコープ２００の描かれている構成要素間等に配置される。
【００３９】
入力端子２１０は、例えば、ＳＳＣ信号に基づくデータ信号である被試験電気信号を受ける。入力回路２１５は、信号を受けて、信号にプリ処理を行う。入力回路は、例えば、入力データ等化回路、スライサ回路又はマルチプレクサ（ＭＵＸ）を含んでいても良い。実施形態によっては、入力回路２１５は、被試験信号をオシロスコープの他の構成要素に伝達する前に処理又は改善するために、判定帰還等化（ＤＦＥ）回路、フィルタなどの適切な回路要素を含んでいても良い。入力回路２１５は、単一のハードウェア・チップ要素で構成しても良いが、種々のタスクを実行するように、多数のハードウェア・チップ要素で構成しても良い。
【００４０】
入力回路２１５は、信号を変更や改善したり、信号を変調や復調したりできるが、ここではこうした変調や改善された信号を単に「ＳＳＣデータ信号」と呼ぶことにする。ＳＳＣデータ信号と呼ぶとは言っても、ＳＳＣデータ信号だけに限定するものではなく、信号中に隠れてしまう信号や、関連する信号や成分も含むものとする。また、ＳＳＣ信号は、ＳＳＣ信号に基づくデータ信号としても良い。実施形態によっては、データ信号は、意図的なＳＳＣ変調をわずかしか含まないか無い場合もあり得る。
【００４１】
ｄＦ／ｄＴトリガ回路２２０は、入力回路２１５と動作可能に接続され、ＳＳＣデータ信号を受けるように構成される。ｄＦ／ｄＴトリガ回路２２０は、信号のｄＦ／ｄＴが１つ以上のしきい値を超えるか横切ると、トリガ・イベントを生成する。例えば、ＳＳＣ信号中の周波数偏位が１つ以上のしきい値を超えるか横切ると、ｄＦ／ｄＴトリガ回路２２０がトリガ・イベントを生成するとしても良い。１つ以上のトリガしきい値は、ユーザが定義できるものでも良いし、システムで予め定義しておいても良い。ｄＦ／ｄＴトリガ回路２２０及びその機能については、図３〜図７を参照して、以下で詳細に説明する。
【００４２】
コントローラ２２５は、入力回路２１５及びｄＦ／ｄＴトリガ回路２２０に動作可能に接続される。コントローラ２２５は、また、表示ユニット２２７にも接続され、表示ユニット２２７は、１つ以上のＳＳＣ変調又は復調トレース、ｄＦ／ｄＴトリガ・コントロールやトリガ情報を表示できるように、表示を適宜変更できるようになっている。コントローラ２２５は、また、被試験信号を処理し、対応する波形、トレース又は測定値を表示ユニット２２７で表示するようにする。これに代えて、又は、波形、トレース及び測定値を表示するのに加えて、コントローラ２２５は、バスなどの有線で、これらを外部装置２３０に伝送するようにしても良い。外部装置２３０は、例えば、オシロスコープ２００から独立したコンピュータや、外部メモリ装置などである。
【００４３】
オシロスコープ２００のいずれの構成要素も、ハードウェア、ソフトウェア、ファームウェア又はこれらの組合せで実現しても良い。例えば、本願で開示する構成要素のいくつかを、デジタル・シグナル・プロセッサ（ＤＳＰ）、フィールド・プログラマブル・アレイ（ＦＰＧＡ）などの適切なハードウェア回路要素を用いて実現しても良い
【００４４】
図３は、図２のｄＦ／ｄＴトリガ回路２２０の本発明の実施形態を示す図であり、これはトリガ回路３４０を含んでいる。ｄＦ／ｄＴトリガ回路２２０は、データ２１２を受ける入力回路２１５に接続される。データ２１２は、入力端子２１０で受けたときに、本質的に被試験電気信号を含み、実施形態によっては、被試験電気信号はＳＳＣ信号である。
【００４５】
ｄＦ／ｄＴトリガ回路２２０は、位相ロック・ループ（ＰＬＬ）回路３３０を含む。ＰＬＬ回路３３０は、例えば、ノン・リターン・ゼロ（ＮＲＺ）位相検出回路３３２を含み、これは、再生クロック３５０及び再生データ３５５を出力する。位相検出回路３３２は、可変ローパス・フィルタ３３４に接続され、これは、信号中の高周波数ノイズを低減する。可変利得素子３３６は、可変ローパス・フィルタ３３４に接続され、信号利得を調整するように構成される。可変積分回路３３８は、可変利得素子３３６の出力端子に接続される。ＰＬＬのループ帯域幅は、好ましくは１００ｋＨｚくらいに設定され、これは上述（図１Ｆのタイム・インターバル１０６の例）した１．５マイクロ秒のタイム・インターバルに対応する。しかし、タイム・インターバルは、１マイクロ秒、１０マイクロ秒、１００ナノ秒などでも良く、ＰＬＬの帯域幅はそれに従って設定されることに注意されたい。実際、タイム・インターバルは、オシロスコープのユーザのニーズに応じた信号を制限する仕様又は定義に基づき、適切なタイム・インターバルに設定すると良い。
【００４６】
可変利得素子３３６及び可変積分回路３３８の出力信号は、加算回路３３９に供給される。加算回路３３９は、可変積分回路３３８及びＰＬＬの可変利得素子３３６の出力信号を合算して、対応する合算信号を電圧制御発振回路（ＶＣＯ）バンク３３１に出力する。ＶＣＯバンク３３１は、合算信号に合わせて出力周波数信号を生成する。この出力周波数信号は、オプションでプログラマブル分周回路３４２を通して位相検出回路３３２に戻され、これによってフィードバック・ループが構成される。
【００４７】
ＰＬＬ回路３３０の１つの例を説明したが、ＰＬＬ回路の他の変形例を考えても良い。例えば、ＰＬＬ回路がデジタル又はアナログ素子と、種々の異なる構成要素を含み、説明した構成要素の代わりにこれらを用いるようにしても良い。クロック再生ＰＬＬを図示し、利用しているが、別の形態のＰＬＬ回路を用いるようにしても良い。
【００４８】
クロック再生ＰＬＬでは、積分パス出力が最近の入力データ周波数の平均に比例する電圧を生成し、一方、比例パス出力は、入力データ周波数偏位に比例する電圧を最近の入力データ周波数偏位の平均から生成する。積分回路は、その特性上、高周波数は通過させずに遮断する。そのため、積分回路３３８は、フィードバック・ループ（例えば、ＰＬＬ３３０内に含まれるなど）中に使用されると、高周波数での積分回路の低利得を補うために、そのフィードバック・ループの入力部において高周波数エネルギーが生じる。積分回路の入力に見られるような、こうしたループ全体のハイパス・フィルタ効果によって、微分又は微分の近似をｄＦ／ｄＴトリガ回路に提供する。図３のｄＦ／ｄＴトリガ回路２２０は、位相検出回路３３２と、可変ローパス・フィルタ３３４を含み、比例出力信号を生成する。比例パス出力端子はトリガ回路３４０に接続され、トリガ回路３４０はＰＬＬの比例出力信号を受ける。可変ローパス・フィルタ３３４の出力端子は、オプションの付加ローパス・フィルタ３６０を介してトリガ回路３４０に接続される。付加ローパス・フィルタ３６０は、比例パス出力端子とトリガ回路３４０間の高周波数ノイズを更に低減できる。
【００４９】
信号中の偏位のしきい値の大きさ及び継続時間を指定でき、こうしたしきい値はトリガ回路３４０を用いて監視できる。例えば、ＳＳＣ信号中の周波数又は電圧偏位の大きさや周波数又は電圧偏位の継続時間が、１つ以上のユーザ定義又は所定のしきい値を超えたとき、トリガ回路３４０はトリガ・イベント３４５を生成する。言い換えると、トリガ回路３４０は、ＰＬＬ回路３３０の比例パス出力信号に応じて、トリガ・イベント３４５を生成する。トリガ・イベント３４５は、任意の信号、タイム・スタンプなど、しきい値を横切ったことを示す適切な指標となるものを含めることができるが、ここでは単に「トリガ・イベント」と呼ぶことにする。
【００５０】
トリガ回路３４０は、種々の形態で実現でき、異なる条件においても種々のパラメータを用いて動作可能であることに注意されたい。実施形態によっては、トリガ回路３４０は、ウィンドウ・トリガ回路であり、ウィンドウ・トリガを実行する。信号がウィンドウ内か外に存在するか、ウィンドウに対して信号が出るか又は入るときというイベントにオシロスコープがトリガをかけるという形でウィンドウ・トリガを実現できるが、好ましい実施形態では、信号がウィンドウ内か外に存在するというイベントについてオシロスコープがトリガをかける。ウィンドウは、ユーザが調整可能な２つ以上の電圧又は振幅しきい値によって定義できる。言い換えると、もしＳＳＣ信号のような信号が、２つ以上のユーザが調整可能なしきい値を横切るか、それらの内側又は外側（どちらとするか設定による）に存在すれば、トリガ・イベント３４５が生じるようにできる。実施形態によっては、時間制限機能を用いて、矩形時間ウィンドウを実現しても良い。こうした場合では、ＳＳＣ信号のような信号が矩形時間ウィンドウの内側か又は外側（どちらとするか設定による）に存在するときに、トリガ・イベント３４５が生じるようにできる
【００５１】
１つの実施形態としては、ｄＦ／ｄＴが１８７５ｐｐｍを超えたとき、トリガ回路３４０がトリガ・イベント３４５を生成する。このとき、ｄＴは、１．５マイクロ秒である。もう１つの方法としては、位相の変化の大きさがユーザ定義によるか又は所定の１つ以上のトリガしきい値を超えるか横切った場合にトリガ・イベントが生じるとしても良い。１．５マイクロ秒以外でも、タイム・インターバルは１マイクロ秒、１０マイクロ秒、１００ナノ秒などでも良いことに注意されたい。実際、タイム・インターバルは、オシロスコープのユーザのニーズに応じた信号を制限する仕様又は定義に基づき、適切なタイム・インターバルに設定できる。
【００５２】
更には、ｄＦ／ｄＴトリガ回路２２０は、ＳＳＣ信号中の周波数又は電圧偏位に対して（つまり、トリガ・イベントが生じたときに）瞬時にトリガをかけることができ、その偏位又はトリガ・イベントを表示ユニット２２７に表示させることができる。このようにして、オシロスコープ２００は、ｄＦ／ｄＴスパイクが生じるなど、そうしたスパイクが希にしか生じないとしても、このような障害となるイベントを分離できる。
【００５３】
実施形態によっては、トリガ回路３４０に１．５マイクロ秒当たり１８７５ｐｐｍよりも高い値に対応するしきい値を設定しても良く、例えば、１．５マイクロ秒当たり２０００ｐｐｍとし、続いて、しきい値を徐々に低くするようにしても良い。もし１８７５ｐｐｍに対応するしきい値に到達する前にトリガ回路３４０がトリガを生成したら、ＳＳＣ信号は仕様に非準拠（non-conformant）と判断できる。この高めの開始しきい値は、２１００ｐｐｍ、２５００ｐｐｍやもっと高い値に対応するしきい値など、任意の適切な値から始めることができる。しきい値を低くするやり方は、連続的とするか又は段々（階段状に）にしても良いし、手動や自動でも良い。例えば、ユーザが開始しきい値を選択し、そのしきい値をトリガ・イベントが検出されるまで徐々に低くしても良い。別のやり方としては、オシロスコープ２００に開始しきい値を自動で選択する機能を設け、そのしきい値をトリガ・イベントが検出されるまで自動で低くするようにしても良い。このようにすることで、ＳＳＣ信号中の重大な関心を持つべき場所の範囲を絞り込める可能性が高まり、そして、ＳＳＣ信号が期待される許容誤差内に収まっているか否か、許容誤差からどの程度外れているかが測定できるようになる。
【００５４】
図４は、図３のｄＦ／ｄＴトリガ回路２２０を別の観点から描いた本発明の実施形態を示す図である。その構成要素は、図３に関して説明したものとおおよそ対応するので、詳細な説明は省略する。追加として、図４では、ＰＬＬ回路３３０で処理されるＳＳＣ信号４５０の種々の段階の例を示している。ＳＳＣ信号４５０は、可変ローパス・フィルタ３３４で処理された後、トリガ回路３４０に供給される。
【００５５】
電圧レベル４２０及び４２５は、期待ＳＳＣプロファイルに比例する電圧又は期待ＳＳＣプロファイル内に収まる電圧を表す。期待ＳＳＣプロファイルは、ＳＳＣ信号の成分（要素）がユーザ定義又は所定の（予め定めた）リミット（限度）内に収まるか、そして、これらから外れるかというものである。ＳＳＣ信号の成分がしきい値４１０の外へ出ると、期待ＳＳＣプロファイルが破られたことになり、トリガ・イベントが生じる。しきい値４１０は、トリガ回路３４０を用いて設定又はプリセット（予め設定）できる。もし上位しきい値４１０の向こう側まで伸びる又は横切る変動４１５のような期待値を超えて突出したＳＳＣ信号のために異常な電圧が検出されると、トリガ回路３４０は、そのイベントでトリガをかけて、トリガ・イベント３４５を出力する。同様に、下位しきい値４１０の向こう側まで変動が伸びれば、トリガ・イベント３４５が生じる。
【００５６】
図５は、デジタル・シグナル・プロセッサ（ＤＳＰ）５４０を含む図２のｄＦ／ｄＴトリガ回路の本発明の実施形態を示す図である。加算回路３３９は、可変積分回路３３８と可変利得素子３３６の出力信号を加算して、合算出力信号を生成する。加算回路３３９からの合算出力信号は、ＳＳＣ信号からのデータ入力周波数に追従して周波数プロファイルを生成し、これがデジタル・シグナル・プロセッサ（ＤＳＰ）５４０で処理される。可変積分回路３３８が配置されたパスのことを、ここでは積分出力パス又は単に積分パスと呼ぶことにする。ＰＬＬに含まれるネガティブ・フィードバックは、ＶＣＯバンク３３１の入力において、ＰＬＬのループ帯域幅の範囲でＳＳＣ信号５５０の全ての成分を再生成する。ＰＬＬのループ帯域幅は、この場合、例えば、５０ＭＨｚなど、かなり高い値に設定される。アナログ・デジタル変換回路（ＡＤＣ）５５４が、ＰＬＬ回路３３０に接続される。ＡＤＣは、例えば、１００メガ・サンプル毎秒（ＭＳ／ｓ）程度までのサンプル・レートをサポートするものにすると良い。ＰＬＬやＡＤＣといった構成要素の性能は、日進月歩で向上するものであり、本発明の原理に沿って、任意の帯域幅及びサンプル・レートを適用できることは、当業者であれば理解できるであろう。ＡＤＣ５５４は、ＰＬＬ回路３３０からの合算出力信号を受けて、デジタル化する。
【００５７】
ＤＳＰ５４０は、ＡＤＣ５５４に接続され、ＡＤＣ５５４からのデジタル化信号を受ける。ＤＳＰ５４０は、例えば、ＦＰＧＡを用いて実現でき、このため、新しい規格やＳＳＣプロファイル・アルゴリズムに後から容易にアップグレードできる。ＤＳＰ５４０は、デジタル化信号が所定の期待ＳＳＣ基準、プロファイル、マスク又はパターンを破ったときに、トリガ・イベント３４５を生成する。
【００５８】
期待ＳＳＣ基準、プロファイル、マスク又はパターンとは、上述のように、ＳＳＣ信号のデジタル成分がユーザ定義又は所定のリミット（限度）内に収まるか、そして、これらから外れるかというものである。言い換えると、ＤＳＰは、ＰＬＬの合算出力信号を予め定めた所定の期待ＳＳＣ基準、プロファイル、マスク又はパターンと比較し、比較結果に応じてトリガ・イベント３４５を生成する。実施形態によっては、ＤＳＰ５４０は、ＳＳＣ基準、プロファイル、マスク又はパターンとの比較を容易にするために、ＰＬＬ回路から受けた信号の高周波数成分と低周波数成分を分離することもある。別の実施形態では、ＤＳＰ５４０がＰＬＬ回路から受けた信号を所定の波形マスクと比較し、もし信号がこの所定波形マスクから外れると、トリガ・イベント３４５が生成される。
【００５９】
更に別の実施形態では、数学的にＳＳＣ信号の微分成分を取って、ＳＳＣプロファイル中の変化率の大きい部分を抽出し、所定の期待ＳＳＣ基準、プロファイル、マスク又はパターンと比較しても良い。信号は、ＳＳＣに関する判断対象としない高周波数位相ノイズを充分にフィルタ処理しておくことが好ましい。
【００６０】
更には、プロファイル基準を進化させる観点から言えば、ＳＳＣプロファイルに関するフィルタ又はマッチング・アルゴリスムは容易に変更できる。例えば、ＦＰＧＡのコードを単純にアップグレードして、アップデートしたフィルタ又はマッチング・アルゴリスムを利用するようにすることで、オシロスコープ２００を設計製造した後であっても、更には、市場に出荷した後であっても、期待ＳＳＣプロファイルその他の定義されたリミットをメンテナンスできる。
【００６１】
ｄＦ／ｄＴトリガ回路２２０は、性能を改善するために、ＡＤＣ５５４とＰＬＬ回路３３０の間に、アンチ・エイリアス・フィルタ５５６を設け、ＳＳＣ信号５５０中に存在するエイリアシングを低減するようにしても良い。アンチ・エイリアス・フィルタ５５６は、５０ＭＨｚフィルタとしても良い。アンチ・エイリアス・フィルタのような構成要素の処理速度は、日進月歩で向上するので、本発明の原理に沿って、その他の帯域を適用できることは、当業者であれば理解できるであろう。
【００６２】
図６は、本発明の実施形態によるｄＦ／ｄＴトリガを設定するための入力手段６０５、６１０、６１５及び６２０を含む試験測定装置６００を描いたものである。試験測定装置６００は、図２のオシロスコープ２００に対応するものであり、その機能は上述の通りである。表示ユニット２２７は、ＳＳＣ信号、ｄＦ／ｄＴトリガしきい値などを表示するディスプレイ６２５を含んでいる。入力領域６１５は、ディスプレイ６２５を通してユーザの入力を受け、ｄＦ／ｄＴトリガしきい値やその他の関連するｄＦ／ｄＴトリガ設定を利用できるようにしたり、設定したりできるようにする。例えば、入力領域６１５は、ｄＦ／ｄＴトリガ設定を利用、設定できるようにする１つ以上のメニュー・オプションを提供しても良い。
【００６３】
加えて、入力手段６０５、６１０又は６２０は、ｄＦ／ｄＴトリガ設定を利用、設定できるようにするために利用される。例えば、入力手段６０５は、ｄＦ／ｄＴトリガをイネーブルするのに利用され、入力手段６１０はＳＳＣ信号の種々のしきい値やプロファイルを選択するの利用され、入力手段６２０はトリガ・イベントが生成された後でＳＳＣ信号の位置を調整するのに利用される。オシロスコープのユーザは、これらの入力を用いて、ｄＦ／ｄＴトリガしきい値を設定及び操作できる。
【００６４】
図７は、ＳＳＣ信号を受けてトリガ・イベントを生成するフローチャート７００である。ここで説明する方法は、ＳＳＣ信号に関連する周波数偏位を瞬時にトリガすることを含んでいる。この方法は、ステップ７０５に示すように、オシロスコープ２００のような試験測定装置の入力端子でＳＳＣデータ信号を受けることから始まる。ステップ７１０において、ＳＳＣ信号が再生（recover）され、ＰＬＬ回路の比例パス上で（比例パスの途中において）ローパス・フィルタ処理が行われる。上述のように、積分回路の周りのフィードバック・ループは、そのノードにおいてハイパス機能を実現するので、これがＳＳＣ信号の微分（つまり、ｄＦ／ｄＴ）を評価する機能を提供する。こうしたハイパス・フィルタ機能は、もし信号がデジタル化されて、ＤＳＰ５４０で処理されるならば必要ない。そして、図５に示すように、信号は、ＶＣＯ３３１の入力端子（つまり、加算回路３３９の出力端子）から取り出される。ステップ７１５では、ＳＳＣ信号をデジタル化するかどうか判断される。この判断は、オシロスコープ２００を製造する前に行っても良いし、もう１つのやり方としては、ユーザがどちらのオプションでも直ぐに行えるよう、この判断機能をオシロスコープ２００に組み込んでも良い。
【００６５】
もしステップ７１５での判断がＮＯ（ノー）なら、フローはステップ７４０に進み、ローパス・フィルタ処理されたＳＳＣ信号は、ＰＬＬ回路からトリガ回路へ送られる。ステップ７４５では、フィルタ処理ＳＳＣ信号中の周波数偏位が１つ以上のトリガしきい値を超えているか又は横切っているか否かについて、トリガ回路を用いて判断される。もしＹＥＳ（イエス）なら、フローはステップ７５０に進み、トリガ回路を用いてトリガ・イベントが生成される。もしＮＯなら、フローはその先の処理のために最初に戻る。
【００６６】
一方、もしステップ７１５での判断がＹＥＳなら、フローはステップ７２５に進む。ＰＬＬ回路の比例パスと積分パスの信号を合算した合算信号（ＶＣＯ制御信号）が、ステップ７２５でＰＬＬ回路からＡＤＣへと送られ、ステップ７３０でデジタル化される。ステップ７３５では、ＤＳＰを用いて、トリガ・イベントを生成するか否かの判断が行われる。もしデジタル化信号の周波数プロファイルが、所定の期待ＳＳＣ基準、プロファイル、マスク又はパターンを破ったら、フローはステップ７５０に進み、ＤＳＰがトリガ・イベントを生成する。言い換えると、ＳＳＣ信号のデジタル化周波数プロファイルが、ＤＳＰを用いて所定の期待ＳＳＣ基準、プロファイル、マスク又はパターンと比較され、比較結果に応じてトリガ・イベントが生成される。合算信号を、オプションで、ＡＤＣに送られる前に、アンチ・エイリアス・フィルタ処理しても良い。もしステップ７３５での判断がＮＯなら、フローはその先の処理のために最初に戻る。
【００６７】
特定の実施形態を説明して来たが、本発明の原理はこれら実施形態に限定されるものはないことが理解されよう。例えば、上述の実施形態では、ＳＳＣ信号の異なる特性について説明しているが、本質的に、上述した特性はＳＳＣ特性に限定されるものでなく、ジッタ測定など、その他の統計的形式の測定にも拡張できる。例えば、統計値、ヒストグラムのような測定値についても更なる分析が行える。最小値、最大値、中間値、平均値、標準偏差などの統計値を測定に適用できる。その他の分析形式としては、測定値のトレンド・プロット、ヒストグラムなどを含めても良いことが理解されるであろう。
【００６８】
更には、トリガしきい値を徐々に低くすることによって、オシロスコープがたまたま取り込んだ任意の時間ウィンドウを分析するよりも、分析中のデータが「悪い」信号内容を表しているかについて、より確かな確信を持つことが可能になる。加えて、判定帰還等化（ＤＦＥ）フィルタその他の適切なフィルタを用意して、ｄＦ／ｄＴトリガ回路で処理する前又は後に、ＳＳＣ信号に適用しても良い。
【００６９】
更には、本発明の実施形態は、フレキシブル・ディスク（ＦＤ）、光ディスク、固定ディスク、ＲＡＭ、ＲＯＭ又はフラッシュ・メモリを含む装置であって、試験測定装置で実行したときに、装置が上述した種々の実施形態のステップを実行する結果となる命令を有する装置アクセス可能な媒体としても良い。その他の変形、変更も、本発明の原理を離れることなく実施可能であることが理解されよう。
【符号の説明】
【００７０】
２００  試験測定装置（オシロスコープ）
２１０  入力端子
２１５  入力回路
２２０  ｄＦ／ｄＴトリガ回路
２２５  コントローラ
２２７  表示ユニット
２３０  外部装置
３３０  ＰＬＬ回路
３３１  ＶＣＯバンク
３３２  ＮＲＺ位相検出回路
３３８  積分回路
３３９  加算回路
３４０  トリガ回路
３４２  プログラマブル分周回路
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
0006043486.tif 000004
【図１Ｆ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１Ｄ】
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【図１Ｅ】
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