(57)【特許請求の範囲】
【請求項１】
中央部に設けられた複数の第１のパッドと、
前記中央部の外側の領域に設けられ、配線により前記第１のパッドと１：１に接続されている同数の第２のパッドと
を有する半導体ベアチップであって、
前記第１のパッドは他の半導体ベアチップと互いに長軸方向を交差した状態で接合するためのパッドであり、
前記第２のパッドのパッドは、さらに他の半導体ベアチップと互いに長軸方向を整列した状態で接合するためのパッドであることを特徴とする半導体ベアチップ。
【請求項２】
請求項１に記載の半導体ベアチップを２個、互いに長軸方向を交差した状態で、前記第１のパッド同士を導電性部材を介して接合したことを特徴とする半導体ベアチップ接合体。
【請求項３】
請求項２に記載の半導体ベアチップ接合体を複数個、互いの長軸方向が揃った前記半導体ベアチップ同士を背中合わせに接着するとともに、
前記半導体ベアチップ接合体のうちの背中合わせに接着しなかった前記半導体ベアチップ同士を導電性部材を介して前記第２のパッドにより接合したことを特徴とする３次元積層半導体装置。
【請求項４】
請求項１に記載の半導体ベアチップを２個、互いの長軸が交差するとともに、前記第１のパッドが対向するように積層する第１の積層工程と、
前記第１の積層工程で積層した上層側の前記半導体ベアチップに対して、他の前記半導体ベアチップを互いの長軸方向を揃えて背中合わせに積層する第２の積層工程と
を有し、
前記第１の積層工程及び前記第２の積層工程を積層する前記半導体ベアチップの数に応じて順次繰り返すとともに、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体ベアチップ接合体を複数個、前記半導体ベアチップの長軸方向が整列した状態で背中合わせに積層する工程を繰り返す工程と、
互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ベアチップ、半導体ベアチップ接合体、３次元積層装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路装置に対するパッケージング技術は小型化に対しての要求及び実装信頼性を満足させるために持続的に発展してきている。最近になっては、電気・電子製品の小型化とともに高性能化が要求されるにつれて積層に対する様々な技術が開発されている。なお、半導体産業でいう「積層」とは、少なくとも２個以上の半導体ベアチップまたはパッケージを垂直に積み上げることをいう。
【０００３】
このような積層技術によると、メモリ素子の場合は半導体製造工程で具現可能なメモリ容量より２倍以上のメモリ容量を有する製品を具現できる。また、積層パッケージはメモリ容量増大はもちろん、実装密度及び実装面積使用の効率性の側面で利点を有する。このため、積層パッケージに関する研究及び開発が加速化されている。
【０００４】
例えば、機械的に接続する手法では、既存の、ベアチップを多段に積み上げてワイヤボンディングにより実現する方法（例えば、特許文献１参照）とＭＣＭ（ＭｕｌｔｉＣｈｉｐ Ｍｏｄｕｌｅ）を複数個積み重ねて実現する方法がある（例えば、特許文献２参照）。
【０００５】
図１５は、従来のワイヤボンディングによる３次元積層半導体装置の概略的斜視図であり、搭載基板８１上に複数の半導体ベアチップ８２１〜８２４を交互にずらして積層し、各半導体ベアチップ８２１〜８２４と搭載基板８１とをボンディングワイヤ８３で接続する。なお、ここでは、４個の半導体ベアチップ８２１〜８２４を積層した例を示している。
【０００６】
この様なワイヤボンディング接続は引き回し自由度が高いため、既存の複数の半導体ベアチップ８２１〜８２４の電気的接続を短ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）で実現するのに有効な手法である。しかし、ワイヤボンディング接続では、複数の半導体ベアチップ８２１〜８２４のパッドから全ての配線を一旦搭載基板８１に落としてから他の半導体ベアチップに再配線することが必要となる。
【０００７】
それに伴って、チップ間の配線長が非常に長くなるという問題と、搭載基板における配線密度が非常に高くなってしまうという問題があった。これによって、チップ間のインダクタンスが増加して高速伝送が困難になるという問題に加え、搭載基板の高密度化により歩留まりが悪化し、基板コストの上昇を引き起こす場合がある。
【０００８】
図１６は、従来のＭＣＭ積層による３次元積層半導体装置の概念的側面図であり、はんだボール９２を備えた搭載基板９１上にバンプ９４を備えた複数の半導体チップ９３１，９３２をＡＣＦ（異方導電性フィルム）９５を用いて実装する。この上に、バンプ９４を備えた複数の半導体チップ９３３，９３４をＡＣＦ９５を用いて実装した配線基板９６をはんだボール９７を用いて積層する。
【０００９】
このような複数のＭＣＭを複数個積み重ねる方法は、実現は容易であるが、複数のＭＣＭが必要なため、高コストであることと、縦方向に高くなってしまうため、適用先が限られているという問題があった。
【００１０】
そこで、このような問題を解決するために、最短でチップ同志を接続可能な、貫通シリコンビア（ＴＳＶ：ＴｈｒｏｕｇｈＳｉｌｉｃｏｎ Ｖｉａ）を利用した構造が提案されている（例えば、特許文献３参照）。
【００１１】
貫通シリコンビアを利用した積層パッケージはチップ内に貫通シリコンビアを形成して貫通シリコンビアにより垂直にチップ間の物理的及び電気的な連結が行われるようにした構造である。製造方法としては、特に製造工程のどの段階でシリコンビアを形成するかというタイミングにより、大きく２つのプロセスがある。
【００１２】
第１のプロセスは、ビア・ファースト（ｖｉａｓ ｆｉｒｓｔ）と呼ばれ、回路作成前のシリコン基板の状態か、もしくは回路作成が終わり回路間の配線がなされる前にシリコンビアを形成する方法である。第２のプロセスは、ビア・ラスト（ｖｉａｓｌａｓｔ）と呼ばれ、配線が終わったあとにシリコンビアを形成する。ＬＳＩ チップを重ねたあとでチップ間を貫通するＴＳＶ を形成する場合もビア・ラストと呼ぶ。
【００１３】
これらのタイミングの違いにより、シリコンビア に充填する材料も異なる。電気配線であるＴＳＶ には導電体を用いるが、ビア・ファーストでは、高熱に耐え、工程への親和性が高いポリシリコンが用いられる。一方、ビア・ラストでは使用する材料制限が緩くなり、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）が使われる。
【００１４】
充填材料に求められる電気特性としては低抵抗（高電気伝導率）が求められるが、ポリシリコンは抵抗値が高く、Ｃｕ、Ａｌは抵抗値が低い。そのため、ポリシリコンを嫌い、Ｎｉを使う検討もされている。また、シリコンビア製造の最良タイミングもまだ定まっておらず、研究対象となっている。
【００１５】
ここで、図１７乃至図２０を参照して、ビア・ラストによるＴＳＶの製造工程を説明する。まず、図１７（ａ）に示すように、シリコンウェーハ１０１にＦＥＴ等の素子１０２を形成し、絶縁膜１０３を介して配線１０４を形成し、ＴＳＶとの接続用の開口部１０６を形成したカバー膜１０５で配線１０４を被覆する。
【００１６】
次いで、図１７（ｂ）に示すように、開口部を設けたレジストパターン１０７をマスクとしてエッチングを行うことで深いホール１０８を形成する。次いで、図１７（ｃ）に示すように、ホール１０８の側壁及び底面に絶縁膜１０９を形成する。
【００１７】
このような穴開け技術は、アスペクト比（ビアの長さ／ビア 径）が数倍から数十倍になるような、小径で深い穴を開けるという難しい技術である。穴径が小さく、また、アスペクト比が高いほど難度は増し、アスペクト比が高いほど加工時間（穴開け処理時間）も長くなり、そのままコスト増となる。どのようなプロセスをどう使うのか、ＴＳＶ径、ＴＳＶ長をどう決定するかなどの試行錯誤が繰り返される。
【００１８】
穴開け手法としては、ＭＥＭＳの加工技術として開発された深掘りプロセスである「Ｂｏｓｃｈプロセス」と呼ばれる方法と、Ｂｏｓｃｈプロセスではないという意味で「ｎｏｎ−Ｂｏｓｃｈプロセス」と呼ばれる方法がある。Ｂｏｓｃｈプロセスは、反応性イオンエッチングで浅い穴を掘り、次に絶縁壁を作り、また穴を掘り進める処理を繰り返すことで垂直に深い穴を開けていく方法である。
【００１９】
一方、ｎｏｎ−Ｂｏｓｃｈプロセスは、プラズマエッチングの制御方法を工夫することで、エッチング方向に異方性を持たせ、結果として、Ｂｏｓｃｈプロセスで必要な絶縁膜形成の処理を穴開けの途中で行わずに深掘りを可能にした方法である。
【００２０】
また、絶縁膜１０９の形成方法としては、ビア・ラストプロセスでは、素子に熱影響を与える熱酸化膜による絶縁膜形成は採用できないため、プロセスコストの高いＣＶＤ等でＳｉＯ２等の絶縁膜を製膜することになる。
【００２１】
次いで、図１８（ｄ）に示すように、全面にめっきシード層１１０を形成する。この場合、シリコンビアのホール壁にムラなくめっきシード層１１０を形成するためには、比較的安価なスパッタプロセスを採用することは困難で、ここでもＣＶＤによりめっきシード層を形成する方法が採用されることが多い。
【００２２】
次いで、図１８（ｅ）に示すように、めっきフレーム１１１を設けたのち、電解めっき法によって、ホール１０８をめっき層１１２で埋め込む。この場合、ビアのサイズにもよるが、一般的にこのプロセスが最も長時間を要する。通常の、例えば配線を形成するような条件で、ビア充填を行うと、電界が集中するビア口径周囲に先行してめっき層が形成され、ホール１０８の上部が塞がれ、中にはボイドが残る。
【００２３】
この様な問題を避けるためには、ボイド不良を避けてボトムアップとなるように充填し、さらに、表面めっき厚が適切な厚さとなるようめっきする必要がある、そのためには、めっき電流値を下げ、さらにパルスめっき法等で、徐々にめっきする必要があり、当然長時間を要し、ビアのサイズにもよるが数時間かかることもある。
【００２４】
次いで、図１８（ｆ）に示すように、めっきフレーム１１１を除去したのち、エッチングを行うことによって、露出しているめっきシード層１１０を除去する。なお、図１９（ｇ）は、図１９（ｆ）の状態をめっき層１１２で充填されたホール１０８をのみに注目して図示したものである。
【００２５】
次いで、図１９（ｈ）に示すように、シリコンウェーハ１０１の裏面をバックグラインドしてホール１０８の底面に形成した絶縁膜１０９を露出させ、次いで、エッチングにより露出した絶縁膜１０９を除去することにより貫通ビア１１３が形成される。
【００２６】
ただし、研磨する際には機械的なストレスがシリコンウェーハにかかるため、シリコンウェーハをガラス基板に貼り合わせて堅固にした上で一連の処理を行うなどの配慮が必要になる。また、この処理が終了すると、このガラス基板を取り外すなどの処理を必要とする。この研磨の手順をどうするか、研磨によって発生する粉じんの処理をどうするかといった課題のほかにも、この貼り付けの接着剤をどうするか、どのようにガラス基板を剥離するかなどが課題になっている。
【００２７】
次いで、図１９（ｉ）に示すように、シリコンウェーハ１０１をダイシングすることによってここのチップ１１４にチップ化する。
【００２８】
次いで、図２０（ｊ）に示すように、実装基板１１５上に、はんだボール１１７を介して複数のチップ１１４を貫通ビア１１３を位置合わせして積層する。最後に、実装基板１１５と最下層のチップ１１４の間にアンダーフィル樹脂１１８を充填し、実装基板１１５の下面にはんだボール（図示を省略）を形成することで、３次元積層パッケージが完成する。なお、図における符号１１６はランドである。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開２０１１−２３３８４２号公報
【特許文献２】特開２００３−２４９６０６号公報
【特許文献３】特開２００１−０９４０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
チップ内部に貫通電極を形成して上下チップ間を接続する方法は、最短長接続によるチップ間の３次元実装方法として提案されているが、上述のようにその製造工程は非常に工数がかかる上、数々の課題が山積している。また、各々のプロセスそのものも高コストであり、プロセスの歩留まりが最終製品の歩留まりに関わるため、最終製品が価格対性能で、見合わないものとなる虞もある。
【００３１】
したがって、本発明は、低ＴＡＴ且つ低コストで半導体チップを３次元積層することを目的とする。
【課題を解決するための手段】
【００３２】
開示する一観点からは、中央部に設けられた複数の第１のパッドと、前記中央部の外側の領域に設けられ、配線により前記第１のパッドと１：１に接続されている同数の第２のパッドとを有する半導体ベアチップであって、前記第１のパッドは他の半導体ベアチップと互いに長軸方向を交差した状態で接合するためのパッドであり、前記第２のパッドのパッドは、さらに他の半導体ベアチップと互いに長軸方向を整列した状態で接合するためのパッドであることを特徴とする半導体ベアチップが提供される。
【００３３】
また、開示する別の観点からは、上述の半導体チップを２個、互いに長軸方向を交差した状態で、前記第１のパッド同士を導電性部材を介して接合したことを特徴とする半導体ベアチップ接合体が提供される。
【００３４】
また、開示する別の観点からは、上述の半導体ベアチップ接合体を複数個、互いの長軸方向が揃った前記半導体ベアチップ同士を背中合わせに接着するとともに、前記半導体ベアチップ接合体のうちの背中合わせに接着しなかった前記半導体ベアチップ同士を導電性部材を介して前記第２のパッドにより接合したことを特徴とする３次元積層半導体装置が提供される。
【００３５】
また、開示するさらに別の観点からは、上述の半導体ベアチップを２個、互いの長軸が交差するとともに、前記第１のパッドが対向するように積層する第１の積層工程と、前記第１の積層工程で積層した上層側の前記半導体ベアチップに対して、他の前記半導体ベアチップを互いの長軸方向を揃えて背中合わせに積層する第２の積層工程とを有し、前記第１の積層工程及び前記第２の積層工程を積層する前記半導体ベアチップの数に応じて順次繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法が提供される。
【００３６】
また、開示するさらに別の観点からは、上述の半導体ベアチップ接合体を複数個、前記半導体ベアチップの長軸方向が整列した状態で背中合わせに積層する工程を繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法が提供される。
【発明の効果】
【００３７】
開示の半導体ベアチップ、半導体ベアチップ接合体、３次元積層装置及びその製造方法によれば、低ＴＡＴ且つ低コストで半導体チップを３次元積層することが可能になる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態の半導体ベアチップの構成説明図である。
【図２】本発明の実施の形態の半導体ベアチップを２個組み合わせた半導体ベアチップ接合体の構成説明図である。
【図３】本発明の半導体ベアチップの３次元積層状態の説明図である。
【図４】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図５】本発明の実施例１の半導体装置の製造工程の図４以降の説明図である。
【図６】半導体ベアチップの構成説明図である。
【図７】セットチップの構成説明図である。
【図８】３次元積層構造の上面図である。
【図９】３次元積層構造の側面図である。
【図１０】本発明の実施例２の３次元積層半導体装置の製造工程の途中までの説明図である。
【図１１】本発明の実施例２の３次元積層半導体装置の製造工程の図１０以降の説明図である。
【図１２】本発明の実施例３の３次元積層半導体装置の製造工程の途中までの説明図である。
【図１３】本発明の実施例３の３次元積層半導体装置の製造工程の図１２以降の説明図である。
【図１４】本発明の実施例４の３次元積層半導体装置の構成説明図である。
【図１５】従来のワイヤボンディングによる３次元積層半導体装置の概略的斜視図である。
【図１６】従来のＭＣＭ積層による３次元積層半導体装置の概念的側面図である。
【図１７】従来のビア・ラストによるＴＳＶの製造工程の途中までの説明図である。
【図１８】従来のビア・ラストによるＴＳＶの製造工程の図１７以降の途中までの説明図である。
【図１９】従来のビア・ラストによるＴＳＶの製造工程の図１８以降の途中までの説明図である。
【図２０】従来のビア・ラストによるＴＳＶの製造工程の図１９以降の説明図である。
【発明を実施するための形態】
【００３９】
ここで、図１乃至図３を参照して、本発明の実施の形態の半導体ベアチップを説明する。図１は、本発明の実施の形態の半導体ベアチップの構成説明図であり、図１(ａ)は上面図で、図１(ｂ)は側面図である。半導体ベアチップ１１の中央部には、他の半導体ベアチップ（１２）と互いに長軸方向を交差した状態でフェイスツーフェイスで接合するための複数の第１のパッド２１を設ける。また、第１のパッド２１の外側にはさらに他の半導体ベアチップ（１３）と互いに長軸方向を整列した状態で接合するための複数の第２のパッド３１を設ける。この各第１のパッド２１と各第２のパッド３１は、接続配線４により１：１で接続されている。
【００４０】
第１のパッド２１及び第２のパッド３１は、汎用半導体ベアチップに形成した外部接続用パッドの上に再形成工程により形成しても良いし、半導体ベアチップに外部接続用パッドとして直接形成して専用半導体ベアチップとしても良い。半導体ベアチップ１の厚さは１０μｍ〜数十μｍ、半導体ベアチップ１の一辺は数ｍｍ〜数十ｍｍ、半導体ベアチップ同士をフェイスツーフェイスで接続するための第１のパッド２のサイズは数十μｍであり、第２のパッド３のサイズは数十μｍ〜数百μｍ程度である。
【００４１】
図２は、本発明の実施の形態の半導体ベアチップを２個組み合わせた半導体ベアチップ接合体の構成説明図であり、図２（ａ）は上面図であり、図２（ｂ）は側面図である。２個の半導体ベアチップ１１，１２は互いに長軸方向を交差した状態で第１のパッド２１，２２同士を導電性部材５によってフェイスツーフェイスで接合されて半導体ベアチップ接合体となる。なお、この場合の導電性部材５ははんだバンプや導電性接着剤でも良いし、或いは、電解めっきまた蒸着法等により形成したＡｕ或いはＣｕからなるピラーでも良い。
【００４２】
図３は、本発明の半導体ベアチップの３次元積層状態の説明図であり、図３（ａ）は上面図であり、図３（ｂ）は側面図である。図３に示すように、図２に示した半導体ベアチップ接合体を順次積層して、互いに対向する第２のパッド３１，３２・・同士を大径の導電性部材６で接続する。なお、実装基板７には第２のパッド３２を介して導電性部材６で接続する。
【００４３】
或いは、積層数が４層程度の場合には、まず、２個の半導体ベアチップ１１，１２を互いの長軸が交差するとともに、第１のパッド２１，２２が対向するように積層する。次いで、積層した上層側の半導体ベアチップ１２に対して、半導体ベアチップ１３を互いの長軸方向を揃えて背中合わせに積層する。次いで、この半導体ベアチップ１３に対して互いの長軸が交差するとともに、第１のパッド２３，２４が対向するように半導体ベアチップ１４を積層して３次元積層構造を形成しても良い。
【００４４】
なお、積層するチップの種類としては、様々なＬＳＩが考えられるが、ＳｉＰ（Ｓｙｓｔｅｍｉｎ Ｐａｃｋａｇｅ）の場合はメモリ、セットチップ、ＣＰＵなどが挙げられる。例えば、実装基板７に接する最下層の半導体ベアチップ１１をコントロールチップとし、他の半導体ベアチップをフラッシュメモリとしても良い。
【００４５】
このように、本発明の実施の形態においては、半導体ベアチップを互いの長軸方向が交差するように積層し、次の半導体ベアチップは互いの長軸方向を揃えて背中合わせに積層しているので、短ＴＡＴでかつ低コストで3次元積層チップを実現できる。
【００４６】
従来のＴＳＶによる製造方法では、その工程の煩雑さと、歩留まりの低さから、チップ部品としても３次元積層チップを量産することは、ほとんど不可能であった。また、ワイヤ接続による3次元積層方法でも、実装基板上に逐次積層することでしか実現できなかった。
【００４７】
しかし、本発明の実施の形態では、ＴＳＶ形成工程を廃したことによる、積層工程の簡略化と何より各チップの歩留まりの高さから、チップ部品として量産可能となる。さらにまた、チップ間を接続する導電性部材が、チップの外側よりにあることから、放熱はそのバンプを冷却することにより、効率的に冷却可能であるため、３次元積層チップの冷却もＴＳＶ型よりも容易になる。
【実施例１】
【００４８】
以上を前提として、次に、図４乃至図９を参照して、本発明の実施例１の半導体装置の製造工程を説明するが、ここでは、半導体メモリの製造工程として説明する。まず、図４（ａ）に示すように多数のメモリセルを形成し外部接続用のボンディングパッド１２を形成した汎用半導体ベアチップ１１に感光性の絶縁樹脂層１３を塗布する。次いで、図４（ｂ）に示すように、露光・現像を行ってボンディングパッド１２に対するビア穴となる開口部１４を形成する。なお、この工程は、各ボンディングパッド１２に対して行う。
【００４９】
具体的には、絶縁樹脂層１３として厚さが８μｍの感光性ポリイミド樹脂を塗布し、塗布、乾燥後に、外部接続用のボンディングパッド１２上にビア穴が形成されるように、マスクを用いて露光、現像する。
【００５０】
次いで、図５（ｃ）に示すように、めっきシード層を形成したのち、めっきフレーム（いずれも図示を省略）を形成する。次いで、電解めっきを施したのち、めっきフレームを除去するとともに、露出しているめっきシード層をエッチング除去することによって、開口部１４を充填するビア１５、パッド１６，１７及びパッド１６とパッド１７を接続する再配線１８を形成する。
【００５１】
具体的には、感光性ポリイミド層を加熱硬化後、全面にスパッタにてめっきシード層、具体的には、密着層として、Ｃｒを５０ｎｍ、導体層としてＣｕを２００ｎｍ、スパッタ法により形成する。レジストを塗布し、再配線パターンマスクにてレジストをパターニングしてめっきフレームとし、電解めっきによりＣｕめっき層を配線厚さ５μｍとなるようめっきし、めっきフレームを除去し、めっきシード層をエッチングして、再配線を形成する。
【００５２】
次いで、図５（ｄ）に示すように、再び、感光性の絶縁樹脂層１９を塗布し、露光・現像することによって内側のパッド１６に対する開口部を形成する。次いで、図３（ｃ）と同様の電解めっきを行うことによって、ビア２０、パッド２１，２２及びパッド２１とパッド２２を接続する再配線２３を形成する。次いで、半導体ベアチップの基材となるシリコン基板の厚さが５０μｍになるまで、ウェーハをグラインディングにより、研削薄化する。研削薄化後のウェーハを、ダイシングしてチップ化する。
【００５３】
図６は、このようにして形成した半導体ベアチップの構成説明図であり、図６（ａ）は上面図であり、図６（ｂ）は側面図である。半導体ベアチップ１０の中央寄りには互いに長軸方向が交差する他の半導体ベアチップとフェイスツーフェイスで接続するパッド２１が形成され、また、その両側には、互いに長軸方向が揃った他の半導体ベアチップと接続するセットチップ間接続用のパッド２２が形成されている。
【００５４】
具体的には、半導体ベアチップ１０の厚さは５０μｍ、半導体ベアチップ１０のサイズは、１０ｍｍ×２０ｍｍであり、チップ中心部の１０ｍｍ□の領域に３０個×３０個のパッド２１が形成される。また、両側の５ｍｍ×１０ｍｍの領域には、１５個×３０個のパッド２２が形成される。
【００５５】
図７は、セットチップの構成説明図であり、図７（ａ）は上面図であり、図７（ｂ）は側面図である。図に示すように、２つの半導体ベアチップ１０は、互いに長軸方向を９０度交差した状態でパッド２１が対向するように配置し、互いに対向するパッド２１同士を直径が５０μｍのバンプ２４で接続する。
【００５６】
また、周辺部に配置されたパッド２２には、セットチップ間接続が可能な直径が１５０μｍのバンプ２５を設ける。この場合、半導体ベアチップ間は接着剤で固定しても良い。積層後、最上部にくるセットチップは、その上部セットチップとの接合用のパッド２２は形成不要となる。
【００５７】
図８及び図９は３次元積層構造の説明図であり、図８は上面図であり、図９（ａ）は図８におけるＡ−Ａ′方向に沿った側面図であり、図９（ｂ）は図８におけるＢ−Ｂ′方向に沿った側面図である。このような３次元構造を形成するためには、１個目のセットチップに対して、２個目のセットチップを２番目の半導体ベアチップ１０２と３番目の半導体ベアチップ１０３とが同じ長軸方向で背中合わせになるように配置する。次いで、１番目の半導体ベアチップ１０１のパッド２２１と４番目の半導体ベアチップ１０４のパッド２２４とをバンプ２５１とバンプ２５４とにより接合する。
【００５８】
この様な積層工程を必要な積層数だけ順次繰り返したのち、１個目のセットチップを実装基板３０に接合する。この時、２番目の半導体ベアチップ１０２のパッド２２２は実装基板３０に設けたパッド３１とバンプ２５２で接続する。なお、チップ間に接着剤を注入しても良く、最後に注入しても良いし、積層しつつ接着していっても良い。或いは、バンプではなく、ワイヤにより積層チップと実装基板３０とを接合しても良い。
【００５９】
このように、本発明の実施例１においては、接続用のパッドを再形成により形成しているので、ペリフェラル配置の外部接続パッドを備えた汎用半導体チップを簡単に歩留まり良く且つ短ＴＡＴで３次元積層することが可能になる。
【００６０】
また、半導体ベアチップ間を接続するバンプが、チップ周囲にあることから、放熱はそのバンプを冷却することにより、効率的に冷却可能であるため、3次元積層チップの冷却もＴＳＶ型３次元積層チップよりも容易になる。
【実施例２】
【００６１】
次に、図１０及び図１１を参照して、本発明の実施例２の３次元積層半導体装置の製造工程を説明する。まず、図１０（ａ）に示すように、セットチップを形成せずに、４枚の汎用半導体ベアチップ１０１〜１０４をセットチップを形成する場合と同様に、積層配列する。この時、１番目の半導体ベアチップ１０１のパッド２１１と２番目の半導体ベアチップ１０２のパッド２１２とがバンプ２４１を介して対向するように配列する。
【００６２】
次いで、図１０（ｂ）に示すように、２番目の半導体ベアチップ１０２の上に、長軸方向を揃えて３番目の半導体ベアチップ１０３を背中合わせに配列する。なお、半導体ベアチップ１０２，１０３には外側のバンプ２５は設けない。
【００６３】
次いで、図１０（ｃ）に示すように、４番目の半導体ベアチップ１０４をパッド２１４が３番目の半導体ベアチップのパッド２１３とバンプ２４２を介して対向するように且つ互いに長軸方向が直交するように配列する。この時、１番目の半導体ベアチップ１０１のパッド２２１と４番目の半導体ベアチップ１０４のパッド２２４とが、バンプ２５１とバンプ２５４とを介して対向するように配列する。
【００６４】
次いで、図１１（ｄ）に示すように、４枚積層した状態で加熱することによって、バンプ２４１，２４２，２５１，２５４を溶融してチップ間の接合を行う。次いで、図１１（ｅ）に示すように、２番目の半導体ベアチップ１０２の外側のパッド２２２にバンプ２５２を形成する。
【００６５】
最後に、図１１（ｆ）に示すように、２番目の半導体ベアチップ１０２に形成したバンプ２５２を実装基板３０に設けたパッド３１に対して位置合わせしたのち、加熱することによって接合する。この場合もチップ間に接着剤を注入しても良い。
【００６６】
このように、積層枚数が少ない場合には、セットチップを形成することなく積層が可能になり、したがって、機数枚の３次元積層半導体装置の形成も可能になる。
【実施例３】
【００６７】
次に、図１２及び図１３を参照して、本発明の実施例３の半導体ベアチップを説明する。図１２（ａ）に示ように、半導体チップの表面に外部接続用パッドとして、再配線することなく、中央部にフェイスツーフェイスで接続するためのパッド４１とその両側に他のチップと接続するためのパッド４２を形成して、専用半導体ベアチップを形成する。
【００６８】
この場合、上記の実施例１の汎用半導体ベアチップとチップサイズは同じであるが、パッド数とパッドピッチが異なる。即ち、両側の５ｍｍ×１０ｍｍの領域には、チップの短辺から８０個×４０個のパッド４２が１２０μｍピッチで形成されており、中央の１０ｍｍ×１０ｍｍの領域には、８０個×８０個のパッド４１が１００μｍピッチで形成されている。なお、図におけるパッドの個数は大幅に省略している。
【００６９】
次いで、図１２（ｂ）に示すように、第１のタイプの半導体ベアチップ４０には、全パッド上に４０μｍ×４０μｍ×４０μｍ（縦×横×高さ）のＡｕピラー４３，４４を形成する。形成方法としては、レジストを塗布、ピラーパターンを形成したマスクで露光・現像したのち、電解めっき法によって、Ａｕを４０μｍの厚さまでめっきし、レジストを剥離、めっきシード層をエッチングして形成する。
【００７０】
一方、図１２（ｃ）に示すように、第２のタイプの半導体ベアチップ４０にも、Ａｕめっき膜４５，４６を形成するが、このＡｕめっき膜４５，４６の厚さは数μｍ程度、例えば、５μｍとする。次いで、第１のタイプの半導体ベアチップ４０を形成したウェーハと第２のタイプの半導体ベアチップ４０を形成したウェーハの両者を２０μｍの厚さに薄化したのち、ダイシングによりチップ化する。
【００７１】
次いで、図１３（ｄ）に示すように、第２のタイプの半導体ベアチップの両側のＡｕめっき層４６の上に、バンプ径６０μｍ〜８０μｍ、突起部も含めたバンプ高さ１２０μｍ〜１６０μｍ程度のＡｕスタッドバンプ４７を形成する。
【００７２】
次いで、図１３（ｅ）に示すように、第１のタイプの半導体ベアチップと第２のタイプの半導体ベアチップを互いの長軸方向が直交するように配置し、Ａｕピラー４３とＡｕめっき層４５とを対向させて接合してセットチップを形成する。接合に際しては熱圧着でも、超音波を用いても良い。
【００７３】
次いで、図１３（ｆ）に示すように、２組のセットチップを長軸方向を揃えて背中合わせに配列し、Ａｕピラー４４とＡｕスタッドバンプ４７を接合する。このような工程を繰り返すことによって３次元積層構造が得られ、これを実装基板に実装すれば良い。
【００７４】
本発明の実施例３においては、パッドを３次元積層用に形成しているので、再配線形成工程が不要になるとともに、パッドの数を増大することができ、高集積度且つ高性能の半導体装置の実装構造に適したものとなる。
【実施例４】
【００７５】
次に、図１４を参照して、本発明の実施例４の３次元積層半導体装置を説明する。図１４は本発明の実施例４の３次元積層半導体装置の構成説明図であり、図１４（ａ）は上面図であり、図１４（ｂ）は側面図である。基本的積層構造は上記の実施例１と同様であるが、最下層の半導体ベアチップとしてメモリチップとは異種の半導体であるＣＰＵチップを用いたものである。この場合のＣＰＵチップは積層メモリに対するコントロールチップとなる。
【００７６】
この場合、ＣＰＵチップ５１の背面は接着剤により実装基板３０に固定されて、パッド５３と実装基板３０に設けられたパッド３２はワイヤ３３により電気的に接続される。また、ＣＰＵチップ５１には半導体ベアチップ１０２と接合するためのパッド５２が形成されており、パッド２２２とバンプ２５２を介して接合されている。
【００７７】
ここで、実施例１乃至実施例４を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）中央部に設けられた複数の第１のパッドと、前記中央部の外側の領域に設けられ、配線により前記第１のパッドと１：１に接続されている同数の第２のパッドとを有する半導体ベアチップであって、前記第１のパッドは他の半導体ベアチップと互いに長軸方向を交差した状態で接合するためのパッドであり、前記第２のパッドのパッドは、さらに他の半導体ベアチップと互いに長軸方向を整列した状態で接合するためのパッドであることを特徴とする半導体ベアチップ。
（付記２）前記第１のパッド及び前記第２のパッドが、前記半導体ベアチップの周辺部に形成された外部接続用パッドの上に、再配線構造により形成されたパッドであることを特徴とする付記１に記載された半導体ベアチップ。
（付記３）前記第１のパッド及び前記第２のパッドが、前記半導体ベアチップの周辺部に外部接続用パッドを形成することなく直接形成されたパッドであることを特徴とする付記１に記載の半導体ベアチップ。
（付記４）付記１乃至付記３のいずれか１に記載された半導体チップを２個、互いに長軸方向を交差した状態で、前記第１のパッド同士を導電性部材を介して接合したことを特徴とする半導体ベアチップ接合体。
（付記５）付記４に記載の半導体ベアチップ接合体を複数個、互いの長軸方向が揃った前記半導体ベアチップ。同士を背中合わせに接着するとともに、前記半導体ベアチップ接合体のうちの背中合わせに接着しなかった前記半導体ベアチップ同士を導電性部材を介して前記第２のパッドにより接合したことを特徴とする３次元積層半導体装置。
（付記６）最下層の前記半導体ベアチップ接合体が、導電性部材を介して前記第２のパッドにより実装基板に設けた接続部と電気的に接続していることを特徴とする付記５に記載の３次元積層半導体装置。
（付記７）最下層或いは最上層の前記半導体ベアチップが、導電性部材を介して少なくとも前記第２のパッドにより異種半導体チップと電気的に接続されていることを特徴とする付記５に記載の３次元積層半導体装置。
（付記８）前記半導体ベアチップが半導体メモリチップであり、前記異種半導体チップがコントロールチップであることを特徴とする付記７に記載の３次元積層半導体装置。
（付記９）前記導電性部材が、はんだバンプ或いは導電性ピラーのいずれかであることを特徴とする付記５乃至付記８のいずれか１に記載の３次元積層半導体装置。
（付記１０）付記１乃至付記３のいずれか１に記載の半導体ベアチップを２個、互いの長軸が交差するとともに、前記第１のパッドが対向するように積層する第１の積層工程と、前記第１の積層工程で積層した上層側の前記半導体ベアチップに対して、他の前記半導体ベアチップを互いの長軸方向を揃えて背中合わせに積層する第２の積層工程とを有し、前記第１の積層工程及び前記第２の積層工程を積層する前記半導体ベアチップの数に応じて順次繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法。
（付記１１）付記４に記載の半導体ベアチップ接合体を複数個、前記半導体ベアチップの長軸方向が整列した状態で背中合わせに積層する工程を繰り返す工程と、互いに対向する前記第２のパッド同士を導電性部材を介して接合する工程を有することを特徴とする３次元積層半導体装置の製造方法。  
【符号の説明】
【００７８】
１１〜１１０  半導体ベアチップ
２１〜２４  第１のパッド
３１〜３４  第２のパッド
４  接続配線
５，６  導電性部材
７  実装基板
１０，１０１〜１０１０  半導体ベアチップ
１１  汎用半導体ベアチップ
１２  ボンディングパッド
１３，１９  絶縁樹脂層
１４  開口部
１５，２０  ビア
１６，１７  パッド
１８，２３  再配線
２１，２１１〜２１４，２２，２２１〜２２４  パッド
２４，２５  バンプ
３０  実装基板
３１，３２  パッド
３３  ワイヤ
４０  半導体ベアチップ
４１，４２  パッド
４３，４４  Ａｕピラー
４５，４６  Ａｕめっき膜
４７  Ａｕスタッドバンプ
５１  ＣＰＵチップ
５２，５３  パッド
８１  搭載基板
８２１〜８２４    半導体ベアチップ
８３  ボンディングワイヤ
９１  搭載基板
９２，９７  はんだボール
９３１，９３２，９３３，９３４  半導体チップ
９４  バンプ
９５  ＡＣＦ
９６  配線基板
１０１  シリコンウェーハ
１０２  素子
１０３  絶縁膜
１０４  配線
１０５  カバー膜
１０６  開口部
１０７  レジストパターン
１０８  ホール
１０９  絶縁膜
１１０  めっきシード層
１１１  めっきフレーム
１１２  めっき層
１１３  貫通ビア
１１４  チップ
１１５  実装基板
１１６  ランド
１１７  はんだボール
１１８  アンダーフィル樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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