(57)【特許請求の範囲】
【請求項１】
Ｘ線回折測定で、３０°≦２θ≦３５°の範囲、及び５５°≦２θ≦６０°の範囲のみにピークを示す酸化物半導体膜であって、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体膜は、結晶性を示すことを特徴とする酸化物半導体膜。
【請求項２】
酸化物半導体膜と、
前記酸化物半導体膜と接するゲート絶縁膜とを有する半導体装置であって、
前記酸化物半導体膜は、Ｘ線回折測定で、３０°≦２θ≦３５°の範囲、及び５５°≦２θ≦６０°の範囲のみにピークを示し、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体膜は、結晶性を示し、
前記ゲート絶縁膜は、珪素、又はハフニウムを有することを特徴とする半導体装置。
【請求項３】
酸化物半導体膜と、
前記酸化物半導体膜と接するゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記酸化物半導体膜と重なるゲート電極と、を有する半導体装置であって、
前記酸化物半導体膜は、Ｘ線回折測定で、３０°≦２θ≦３５°の範囲、及び５５°≦２θ≦６０°の範囲のみにピークを示し、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物半導体膜は、結晶性を示し、
前記ゲート絶縁膜は、珪素、又はハフニウムを有し、
前記ゲート電極は、アルミニウム、クロム、チタン、タンタル、モリブデン、又は銅を有する層と、バリアメタル層とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴと
いう）で構成された回路を有する半導体装置の作製方法に関する。例えば、液晶表示パネ
ルに代表される電気光学装置や有機発光素子を有する発光表示装置に搭載する半導体装置
の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、マトリクス状に配置された表示画素毎に薄膜トランジスタ（ＴＦＴ）からなるスイ
ッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置
や電気泳動式表示装置）が盛んに開発されている。アクティブマトリクス型の表示装置は
、画素（又は１ドット）毎にスイッチング素子が設けられており、単純マトリクス方式に
比べて画素密度が増えた場合に低電圧駆動できるので有利である。
【０００４】
また、チャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（ＴＦＴ）など、酸
化物半導体膜を電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸
化物半導体膜としてＺｎＯを用いるＴＦＴや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるＴＦＴ
が挙げられる。これらの酸化物半導体膜を用いて形成されたＴＦＴを、透光性を有する基
板上に形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１、特許文
献２などで開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
薄膜トランジスタを形成するにあたり、ソース電極層及びドレイン電極層は、低抵抗な金
属材料を用いる。特に、大面積の表示を行う表示装置を製造する際、配線の抵抗による信
号の遅延問題が顕著になってくる。従って、配線や電極の材料としては、電気抵抗値の低
い金属材料を用いることが望ましい。
【０００７】
また、ソース電極層及びドレイン電極層と酸化物半導体膜とのコンタクト抵抗が高いとオ
ン電流が抑制されてしまう。コンタクト抵抗が高くなる原因は、ソース電極層及びドレイ
ン電極層表面に生じた酸化膜や汚染物の皮膜によって、ソース電極層またはドレイン電極
層と酸化物半導体膜との接触面に電気的に高抵抗な界面が形成されることが要因の一つと
考えられる。
【０００８】
本発明は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導
体層とソース電極層及びドレイン電極層のコンタクト抵抗が小さい薄膜トランジスタの作
製方法を提供することを課題の一つとする。
【課題を解決するための手段】
【０００９】
本発明は、ソース電極層及びドレイン電極層の表面をプラズマでスパッタリング処理した
後に、当該ソース電極層及びドレイン電極層の表面を大気にさらすことなく、当該ソース
電極層及びドレイン電極層上に連続してＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形
成する半導体装置の作製方法を含むことをその要旨とする。
【００１０】
なお、本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いて形成され
た半導体層を「ＩＧＺＯ半導体層」とも記す。
【００１１】
ソース電極層及びドレイン電極層はフォトリソグラフィ法やインクジェット法などを用い
たパタニング工程を経て形成される。しかし、パタニング工程中にソース電極層及びドレ
イン電極層の表面に意図せず酸化物や汚染物の皮膜が形成してしまうことがある。その酸
化物や汚染物の皮膜の上にＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形成すると、酸
化物半導体層とソース電極層またはドレイン電極層の間のコンタクト抵抗が高くなってし
まう。
【００１２】
本発明は、ソース電極層及びドレイン電極層表面の酸化皮膜や汚染物の皮膜をプラズマで
スパッタリング処理して取り除き、さらに、清浄な状態を保ったままＩｎ、Ｇａ、及びＺ
ｎを含む酸化物半導体層を大気にさらすことなく連続して形成することを特徴とする。
【００１３】
本発明の一形態は、ソース電極層及びドレイン電極層の表面をプラズマでスパッタリング
処理し、前記ソース電極層及びドレイン電極層を大気にさらすことなく、前記ソース電極
層及びドレイン電極層上に連続してＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形成す
る半導体装置の作製方法である。
【００１４】
また本発明の一形態は、基板上にゲート電極層を形成し、前記ゲート電極層を覆うゲート
絶縁膜を形成し、前記ゲート絶縁膜を介して前記ゲート電極層上に端部が重畳するソース
電極層及びドレイン電極層を形成し、前記ソース電極層及びドレイン電極層の表面をプラ
ズマでスパッタリング処理し、前記ソース電極層及びドレイン電極層を大気にさらすこと
なく、前記ソース電極層及びドレイン電極層上にインジウム、ガリウム、及び亜鉛を含む
酸化物半導体層を形成する半導体装置の作製方法である。
【００１５】
また本発明の一形態は、基板上にソース電極層及びドレイン電極層を形成し、前記ソース
電極層及びドレイン電極層の表面をプラズマでスパッタリング処理し、前記ソース電極層
及びドレイン電極層の表面を大気にさらすことなく、前記ソース電極層及びドレイン電極
層上に連続してインジウム、ガリウム、及び亜鉛を含む酸化物半導体層を形成し、前記酸
化物半導体層を覆うゲート絶縁膜を形成し、ゲート絶縁膜を介して前記半導体層のチャネ
ル形成領域上にゲート電極層を形成する半導体装置の作製方法である。
【００１６】
また本発明の一形態は、不活性気体雰囲気でソース電極層及びドレイン電極層の表面をプ
ラズマ処理する上記の半導体装置の作製方法である。
【発明の効果】
【００１７】
本発明の一態様を適用することより、ソース電極層及びドレイン電極層の表面を清浄にし
、清浄な状態を保ったままソース電極層及びドレイン電極層上にＩｎ、Ｇａ、及びＺｎを
含む酸化物半導体層を形成できるため、ソース電極層及びドレイン電極層とＩｎ、Ｇａ、
及びＺｎを含む酸化物半導体層との間のコンタクト抵抗を低減することができる。その結
果、オン・オフ比の大きい薄膜トランジスタを作製できる。また、良好な電気特性と信頼
性を有する半導体装置の生産性に優れた方法を提供できる。
【図面の簡単な説明】
【００１８】
【図１】本発明で作製する薄膜トランジスタの構造を説明する図。
【図２】本発明の薄膜トランジスタの作製方法を説明する図。
【図３】本発明で用いるＩｎ、Ｇａ及び亜鉛を含む酸化物半導体層のＸ線回折図形。
【図４】本発明で作製する薄膜トランジスタの構造を説明する図。
【図５】本発明の薄膜トランジスタの作製方法を説明する図。
【図６】本発明を適用した薄膜トランジスタの電気特性を説明する図。
【図７】比較例として作製した薄膜トランジスタの電気特性を説明する図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下
に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号
を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態では、薄膜トランジスタおよびその作製工程について、図１及び図２を用い
て説明する。
【００２１】
図１には、本実施の形態のボトムゲート型薄膜トランジスタを示す。図１（Ａ）は平面図
であり、図１（Ｂ）は図１（Ａ）におけるＡ１−Ａ２で切断した断面図である。図１に示
す薄膜トランジスタ１５０は、基板１００上にゲート電極層１１１が形成され、ゲート電
極層１１１上にゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２を介してゲート電極
層１１１上にソース電極層及びドレイン電極層１１７ａ及び１１７ｂが形成され、ソース
電極層及びドレイン電極層１１７ａ及び１１７ｂの間にチャネル形成領域として機能する
半導体層１１３が形成されている。なお、本実施の形態では、ゲート絶縁膜１０２は第１
のゲート絶縁膜１０２ａ及び第２のゲート絶縁膜１０２ｂの２層からなる。
【００２２】
図１（Ｂ）において、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）は、アル
ミニウムを主成分とする層（１１４ａ、１１４ｂ）と高融点の金属材料層（１１５ａ、１
１５ｂ）からなる。また、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の表
面と、第２のゲート絶縁膜（１０２ｂ）の表面のうち、ソース電極層及びドレイン電極層
（１１７ａ、１１７ｂ）に覆われていない領域は、プラズマでスパッタリング処理されて
おり、酸化物や汚染物の皮膜が取り除かれている。
【００２３】
本発明では半導体層１１３として、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を用いる。
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層は光吸収が少なく光励起され難いため、チャ
ネル形成領域をゲート電極層で覆って遮光する必要がない。
【００２４】
図１（Ａ）及び（Ｂ）に例示する薄膜トランジスタ１５０の作製方法を図２の（Ａ）乃至
（Ｅ）を用いて説明する。
【００２５】
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミ
ノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基
板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック
基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設
けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世
代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５
０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０
ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、
第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第
８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、また
は２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用い
ることができる。
【００２６】
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法や
スパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層、又は積層で形成すればよい。
【００２７】
ゲート電極層１１１は、金属材料で形成される。金属材料としてはアルミニウム、クロム
、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極層は単層の導電膜で
もよいが、好適例としては、アルミニウムを主成分とする層又はアルミニウムを主成分と
する層とバリアメタル層の積層構造体によって形成される。
【００２８】
アルミニウムを主成分とする層としては、タングステン、チタン、タンタル、モリブデン
、ニッケル、白金、銅、金、銀、マンガン、炭素、又はシリコンなどの耐熱性向上元素若
しくはヒロック防止元素、又はこれらの元素を主成分とする合金材料もしくは化合物が添
加されたアルミニウム合金を用いる。
【００２９】
バリアメタル層としては、チタン、モリブデン、クロムなどの高融点金属が適用される。
バリアメタル層はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい
。
【００３０】
ゲート電極層１１１となる導電膜は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート
電極層１１１の厚さを３００ｎｍ以下とすることで、後に形成される半導体膜や配線の段
切れ防止が可能である。また、ゲート電極層１１１の厚さを１５０ｎｍ以上３００ｎｍ以
下とすることで、ゲート電極層の抵抗を低減することが可能であり、大面積化が可能であ
る。
【００３１】
また、ゲート電極層１１１上には半導体膜を形成するので、段切れ防止のため端部がテー
パー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極
層に接続する配線や容量配線も同時に形成することができる。
【００３２】
ゲート電極層１１１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法を用いて形成す
ることができる。また、銀、金、銅などの導電性ナノペーストを用いてインクジェット法
により吐出し焼成して、ゲート電極層１１１を形成することができる。
【００３３】
なお、ここでは基板上に導電膜としてアルミニウム膜とモリブデン膜をスパッタリング法
により積層して成膜する。次に、本実施の形態における第１のフォトマスクを用いて形成
したレジストマスクを使い、当該導電膜をエッチングしてゲート電極層１１１を形成する
。
【００３４】
ゲート絶縁膜１０２ａ、１０２ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。なお、ゲート
絶縁膜を２層とせず、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜
の単層で形成することができるし、また、３層のゲート絶縁膜を形成してもよい。
【００３５】
ゲート絶縁膜１０２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基
板と第１のゲート絶縁膜１０２ａの密着力が高まる。また、基板としてガラス基板を用い
た場合、基板からの不純物が半導体層１１３に拡散するのを防止することが可能であり、
さらにゲート電極層１１１の酸化防止が可能である。即ち、膜剥れを防止することができ
ると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また
、第１のゲート絶縁膜１０２ａ、及び第２のゲート絶縁膜１０２ｂはそれぞれ厚さ５０ｎ
ｍ以上であると、ゲート電極層１１１の凹凸を被覆できるため好ましい。
【００３６】
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜
３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪
素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲とし
て酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が
１５〜２５原子％の範囲で含まれるものをいう。
【００３７】
また、半導体層１１３に接するゲート絶縁膜１０２ｂとしては、例えば酸化珪素、酸化ア
ルミニウム、酸化マグネシウム、窒化アルミニウム、酸化イットリウム、酸化ハフニウム
を使うことができる。
【００３８】
第１のゲート絶縁膜１０２ａ、第２のゲート絶縁膜１０２ｂはそれぞれ、ＣＶＤ法やスパ
ッタリング法等を用いて形成することができる。ここでは、図２（Ａ）のように第１のゲ
ート絶縁膜１０２ａとして窒化珪素膜を、第２ゲート絶縁膜１０２ｂとして酸化珪素膜を
、それぞれプラズマＣＶＤ法により成膜する。
【００３９】
本実施の形態では、ソース電極層及びドレイン電極層となる導電膜は、第１の導電膜１０
４及び第２の導電膜１０５から構成される。第１の導電膜１０４及び、第２の導電膜１０
５は、スパッタリング法や真空蒸着法により成膜できる。
【００４０】
ソース電極層及びドレイン電極層となる導電膜はゲート電極層１１１と同じ材料を使うこ
とができる。ここでは、図２（Ａ）のように、アルミニウムを主成分とする導電膜１０４
と高融点の金属材料からなる導電膜１０５を積層する。
【００４１】
高融点の金属材料からなる導電膜１０５としては、チタン、タンタル、タングステンやモ
リブデン等を用いることができるが、特にＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層に
接する層がチタン膜であることが好適である。導電膜の具体例として、単体のチタン膜、
もしくはチタン膜とアルミニウム膜の積層膜、もしくはチタン膜とアルミニウム膜とチタ
ン膜とを順に積み重ねた三層構造としても良い。
【００４２】
また、透明導電膜でもよく、材料としてはインジウム錫酸化物、珪素もしくは酸化珪素を
含有したインジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛などを用いることもでき
る。
【００４３】
次に、導電膜１０４及び１０５上にフォトリソグラフィ技術またはインクジェット法によ
りレジストマスク１３１を形成する。レジストマスク１３１を用いて、ゲート絶縁膜１０
２ｂ上の導電膜１０４及び１０５を選択的にエッチングして図２（Ｂ）のようにソース電
極層及びドレイン電極層（１１７ａ、１１７ｂ）を形成する。
【００４４】
なお、ソース電極層又はドレイン電極層（１１７ａ、１１７ｂ）上には半導体膜を形成す
るので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。
【００４５】
ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の表面には、パタニング工程中
に大気成分だけでなくいろいろな物質が接触する。例えば、フォトリソグラフィ技術を用
いた場合はレジストやレジストの剥離液が接触する。また、インクジェット法を用いた場
合は、インク中に含まれる溶剤や分散剤などの添加剤が接触する。その結果、ソース電極
層及びドレイン電極層（１１７ａ、１１７ｂ）の表面には酸化物や汚染物の皮膜が形成さ
れてしてしまう。そして、当該酸化物や汚染物の皮膜はＩｎ、Ｇａ、及びＺｎを含む酸化
物半導体層との間のコンタクト抵抗を高める原因となる。
【００４６】
次に、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の表面に形成された酸化
物や汚染物の皮膜を除去するために、ソース電極層及びドレイン電極層（１１７ａ、１１
７ｂ）の表面をプラズマでスパッタリング処理し、導電膜の表面を清浄な状態にする。ス
パッタリングに用いるガスはソース電極層及びドレイン電極層に対し不活性なガスを用い
る。例えばＡｒなどの希ガスをその例に挙げることができる。なお、ソース電極層及びド
レイン電極層にコンタクト抵抗を高める酸化皮膜等が形成しない程度であれば、酸素など
を混合して用いてもよい。
【００４７】
プラズマでスパッタリング処理する方法としては、例えば逆スパッタリング法を用いるこ
とができる。逆スパッタリング法は、スパッタリング装置においてターゲット側に電圧を
印加せずに、不活性ガス（例えばアルゴンガス）雰囲気下で基板側に電圧を印加し、基板
側にプラズマを形成して基板表面をエッチングする方法である。
【００４８】
逆スパッタリングの条件としては、チャンバーの圧力は好ましくは０．２から４．０Ｐａ
、Ａｒガスを用い、出力は好ましくは５０Ｗから２ｋＷでＲＦスパッタリングする。
【００４９】
プラズマでスパッタリング処理した結果、ソース電極層及びドレイン電極層（１１７ａ、
１１７ｂ）の表面は清浄な状態になる。
【００５０】
なお、図２（ｃ）に示す如く、ゲート絶縁膜（１０２ｂ）の表面のうちソース電極層及び
ドレイン電極層（１１７ａ、１１７ｂ）に覆われていない領域と、ソース電極層及びドレ
イン電極層（１１７ａ、１１７ｂ）の表面は、プラズマでスパッタリング処理されること
で、わずかに膜減りすることもある。
【００５１】
次に、プラズマでスパッタリング処理されたソース電極層及びドレイン電極層（１１７ａ
、１１７ｂ）の表面を大気にさらすことなく、プラズマ処理に連続して半導体膜１０３を
ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）上に図２（Ｄ）のように成膜す
る。プラズマでスパッタリング処理された表面を大気にさらすことなく連続して成膜する
ことで、表面への大気成分や大気中の汚染物の付着を防ぎ、清浄な表面を保つことができ
る。
【００５２】
プラズマでスパッタリング処理されたソース電極層及びドレイン電極層（１１７ａ、１１
７ｂ）の表面を大気にさらすことなく連続して半導体膜１０３を成膜する方法としては、
プラズマ処理室と半導体膜１０３の成膜室がつながったマルチチャンバー型の製造装置を
用いる方法を一例としてあげることができる。
【００５３】
また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１０３をスパッタリング法で成膜する
場合、半導体膜１０３の成膜前に、半導体膜１０３の成膜室でソース電極層及びドレイン
電極層の表面を逆スパッタリング法で処理する方法は、装置と工程が簡便であるため好適
である。
【００５４】
半導体膜１０３としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物を用いることができる。半
導体膜１０３としてＩｎ、Ｇａ、及びＺｎを含む酸化物を用いる場合は、膜厚は２ｎｍ以
上２００ｎｍ以下、好ましくは２０ｎｍ以上１５０ｎｍ以下の厚さで形成するとよい。ま
た、膜中の酸素欠損が増えるとキャリア濃度が高まり、薄膜トランジスタ特性が損なわれ
てしまうため、酸素を含む雰囲気下で成膜する。
【００５５】
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体は、反応性スパッタリング法、パルスレーザー
蒸着法（ＰＬＤ法）により成膜できる。気相法の中でも、材料系の組成を制御しやすい点
では、ＰＬＤ法が、量産性の点からは、スパッタリング法が適している。
【００５６】
ここでは、酸化インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（Ｚ
ｎＯ）をそれぞれ等モルで混合し、焼結した直径８インチのターゲットを用い、ターゲッ
トから１７０ｍｍの位置に基板を配置して、５００Ｗの出力でＤＣ（Ｄｉｒｅｃｔ  Ｃｕ
ｒｒｅｎｔ）スパッタリングして半導体膜を形成する。チャンバーの圧力は０．４Ｐａ、
ガス組成比はＡｒ／Ｏ２が１０／５ｓｃｃｍの条件で５０ｎｍ成膜する。成膜の際の酸素
分圧をインジウム錫酸化物（ＩＴＯ）などの透明導電膜を成膜する条件より高く設定し、
成膜雰囲気の酸素濃度を制御して酸素欠損を抑制することが望ましい。また、パルス直流
（ＤＣ）電源を用いると、ごみが軽減でき、半導体層の膜厚分布も均一となるために好ま
しい。
【００５７】
次に、半導体膜１０３上にフォトリソグラフィ技術またはインクジェット法によりレジス
トマスク１３２を形成する。レジストマスク１３２を用いて、半導体膜１０３を選択的に
ドライエッチングやウエットエッチングし、図２（Ｅ）のように半導体層１１３を形成す
る。
【００５８】
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜のエッチングの方法の一例として、クエン酸
やシュウ酸などの有機酸をエッチャントに用いることができる。例えば、５０ｎｍの半導
体膜１０３はＩＴＯ０７Ｎ（関東化学社製）を使い１５０秒でエッチング加工できる。
【００５９】
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を用いた薄膜トランジスタは、酸化物半導体層
１１３を加熱処理することで、特性が改善する。
【００６０】
スパッタ法はターゲットに対して強いエネルギーをＡｒイオンで与えるため、ＩＧＺＯを
スパッタ法で成膜した場合、成膜されたＩＧＺＯ膜中には強い歪エネルギーが内在し、歪
はキャリアの移動を阻害すると考えられる。この歪エネルギーを解放するため２００℃〜
６００℃、代表的には３００℃〜５００℃の熱処理を行う。この熱処理により原子レベル
の再配列が行われ、キャリアの移動を阻害する歪が解放される。このような理由から、成
膜後の熱処理（光アニールも含む）は重要である。
【００６１】
加熱処理に伴うＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜の変化を、ＸＲＤ（Ｘ線解析
：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定を用いて調査した。ガラス基板上にＤＣス
パッタ法によって４００ｎｍのＩＧＺＯ膜を成膜して、試料とした。図３に、ＸＲＤ測定
チャートを示す。
【００６２】
まず、成膜直後のＩＧＺＯ膜のＸＲＤ測定チャートを図３にａｓ−ｄｅｐｏと記して示す
。また、成膜後に窒素雰囲気で異なる温度で一時間熱処理した試料のＸＲＤ測定チャート
を処理温度と共に、図３に示す。すなわち、３５０℃、５００℃、６００℃及び、７００
℃で熱処理した試料の測定チャートを示す。なお、異なる試料の測定チャートを見比べる
ために、便宜上、並べて図示している。
【００６３】
７００℃の熱処理を施した試料には、結晶化を示すピークが３０°≦２シータ≦３５°の
範囲と、５５°≦２シータ≦６０°の範囲に明確に観察される。また、７００℃以上の加
熱温度では明瞭な結晶化が観察される。
【００６４】
しかし、２００℃〜６００℃の熱処理は、７００℃を超えた熱処理のように、原子の大き
な移動による結晶成長までには至っていない。
【００６５】
本実施の形態では、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１０３を３５０℃で一時
間加熱処理する。加熱処理は半導体膜１０３の成膜後であればどの工程で行っても良い。
例えば、半導体膜１０３を成膜し終えた後でも良いし、半導体層１１３を形成し終えた後
でも良い。また、薄膜トランジスタの封止膜を形成した後でも良いし、平坦化膜の形成後
に行う熱硬化処理などの他の加熱処理と兼ねて行っても良い。
【００６６】
さらに、半導体層１１３にプラズマ処理を行ってもよい。プラズマ処理を行うことにより
、半導体層１１３の形成時に行ったエッチングによるダメージを回復することができる。
プラズマ処理はＯ２、Ｎ２Ｏ、好ましくは酸素を含む雰囲気下で行うことが好ましい。な
お、酸素を含む雰囲気の具体例としては、Ｎ２や、Ｈｅや、Ａｒ等に酸素を添加した気体
を挙げることができる。また、上記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下で行っても
よい。なお、プラズマ処理は、無バイアスで行うことが好ましい。
【００６７】
以上の方法で、図１に示したボトムゲート型薄膜トランジスタを作製する。
【００６８】
本実施の形態によれば、ソース電極層及びドレイン電極層の表面を清浄な状態を保ったま
まＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形成できるため、ソース電極層及びドレ
イン電極層とＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層との間のコンタクト抵抗が低減
された薄膜トランジスタを提供することができる。
【００６９】
よって、本発明を適用することにより、オン・オフ比の大きい薄膜トランジスタを作製で
きる。また、良好な電気特性と信頼性を有する薄膜トランジスタを有する半導体装置を生
産性に優れた方法で提供できる。
【００７０】
（実施の形態２）
本実施の形態では、実施の形態１とは別の形態の薄膜トランジスタおよびその作製工程に
ついて、図４及び図５を用いて説明する。図４には、本実施の形態の順スタガ型薄膜トラ
ンジスタの断面図を示す。図４に示す薄膜トランジスタ１５１は、基板１００上にソース
電極層及びドレイン電極層（１１７ａ、１１７ｂ）が形成され、半導体層１１３がソース
電極層及びドレイン電極層（１１７ａ、１１７ｂ）を覆って形成されている。ゲート絶縁
層１１２が半導体層１１３上に形成され、ゲート電極層１１１がゲート絶縁層１１２を介
してチャネル形成領域に重畳して形成されている。
【００７１】
図４において、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）は、高融点の金
属材料層からなる。ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の表面はプ
ラズマでスパッタリング処理されており、酸化物や汚染物の皮膜が取り除かれている。
【００７２】
本発明では半導体層１１３として、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を用いる。
Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層は光吸収が少なく光励起され難いため、チャ
ネル形成領域をゲート電極層で覆って遮光する必要がない。すなわち、チャネル形成領域
において、ゲート電極層とソース電極層及びドレイン電極層の重なりを減らすことができ
、寄生容量を軽減できる。
【００７３】
図４の薄膜トランジスタ１５１の作製方法を図５の（Ａ）乃至（Ｅ）を用いて説明する。
【００７４】
基板１００は、実施の形態と同様のものを用いることができる。本実施の形態では無アル
カリガラス基板を用いる。
【００７５】
ソース電極層及びドレイン電極層となる導電膜は、実施の形態１に記載されたゲート電極
層１１１と同じ材料を使うことができる。ソース電極層及びドレイン電極層となる導電膜
は、スパッタリング法や真空蒸着法により成膜できる。
【００７６】
ソース電極層及びドレイン電極層となる導電膜は、単層であっても復層であっても構わな
いが、特にＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層に接する層がチタン膜であること
が好適である。
【００７７】
本実施の形態では、高融点の金属材料を用いて図５（Ａ）のように一対のソース電極層又
はドレイン電極層（１１７ａ、１１７ｂ）を形成する。このような微細加工は、フォトリ
ソグラフィ技術またはインクジェット法で形成したレジストマスクを用いて行うことがで
きる。
【００７８】
なお、ソース電極層又はドレイン電極層（１１７ａ、１１７ｂ）上には半導体膜を形成す
るので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。
【００７９】
ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の表面には、パタニング工程中
に大気成分だけでなくいろいろな物質が接触し、ソース電極層及びドレイン電極層（１１
７ａ、１１７ｂ）の表面には酸化物や汚染物の皮膜が形成されてしてしまう。
【００８０】
ここでは、ソース電極層及びドレイン電極層（１１７ａ、１１７ｂ）の表面にある酸化物
や汚染物の皮膜を、逆スパッタリング法にて除去する。逆スパッタリング法は、実施の形
態１と同様に、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形成するスパッタリング装
置を用いておこなうことができる。
【００８１】
スパッタリングに用いるガスはソース電極層及びドレイン電極層に対し不活性なガスを用
いる。ここではＡｒを用い、チャンバーの圧力は好ましくは０．２から４．０Ｐａ、出力
は好ましくは５０Ｗから２ｋＷでＲＦスパッタリングする。
【００８２】
なお、基板表面もしくは基板表面に下地膜を形成している場合はその下地膜のソース電極
層及びドレイン電極層（１１７ａ、１１７ｂ）に覆われていない部分がプラズマでスパッ
タリング処理された結果、わずかに膜減りすることもある。
【００８３】
次に、プラズマでスパッタリング処理されたソース電極層及びドレイン電極層（１１７ａ
、１１７ｂ）の表面を大気にさらすことなく、ソース電極及びドレイン電極（１１７ａ、
１１７ｂ）上に酸化物半導体膜１０３をプラズマ処理に連続して成膜する。なお、Ｉｎ、
Ｇａ、及びＺｎを含む酸化物半導体膜の成膜条件は実施の形態１と同様である。また、こ
の段階の断面図を図５（Ｂ）に示す。
【００８４】
続いて、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１０３を大気にさらすことなく、酸
化物半導体膜１０３上にゲート絶縁膜１０２を連続して成膜する。酸化物半導体膜１０３
の表面を大気にさらさずに、ゲート絶縁膜１０２を連続成膜すると生産性が高まるだけで
なく、水蒸気などの大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層
界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することがで
きる。
【００８５】
なお、本明細書中で連続成膜とは、スパッタ法で行う第１の成膜工程からスパッタ法で行
う第２の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の
汚染雰囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希
ガス雰囲気）におかれていることを言う。連続成膜を行うことにより、清浄化された被処
理基板に水分等が再付着する事態を回避して成膜を行うことができる。
【００８６】
例えば、同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを
行うことは本明細書における連続成膜の範囲にあるとする。
【００８７】
また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行
う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して
第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。
【００８８】
なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷
工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有し
ても、本明細書における連続成膜の範囲にあるとする。
【００８９】
ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１
の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当ては
まらないとする。
【００９０】
なお、ここでは珪素ターゲットと酸化物半導体膜用のターゲットを備えたマルチチャンバ
ー型のスパッタリング装置を使って、酸化物半導体膜１０３の成膜に連続して、酸化珪素
膜からなるゲート絶縁膜１０２を図５（Ｂ）のように形成する。
【００９１】
次に、フォトリソグラフィ技術またはインクジェット法で形成したレジストマスク１３３
を用いて、ゲート絶縁膜１０２と、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１０３を
それぞれエッチングして、酸化物半導体層１１３とゲート絶縁層１１２を図５（Ｃ）のよ
うに形成する。
【００９２】
次に、ゲート電極層となる導電膜１０１を図５（Ｄ）のように形成する。ゲート電極層は
実施の形態１と同様に形成できる。本実施の形態では、高融点の金属導電膜を単層で用い
る。
【００９３】
次に、フォトリソグラフィ技術またはインクジェット法で形成したレジストマスク１３４
を用いて、導電膜１０１をエッチングして、ゲート電極層１１１を図５（Ｅ）のように形
成する。
【００９４】
以上の方法で、図４に示した順スタガ型薄膜トランジスタを作製する。
【００９５】
本実施の形態で形成した薄膜トランジスタはソース電極層及びドレイン電極層の表面を清
浄な状態を保ったままＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形成できるため、ソ
ース電極層及びドレイン電極層とＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層との間のコ
ンタクト抵抗を低減することができる。
【００９６】
よって、本発明を適用することにより、オン・オフ比の大きい薄膜トランジスタを作製で
きる。また、良好な電気特性と信頼性を有する薄膜トランジスタを有する半導体装置を生
産性に優れた方法で提供できる。
【実施例１】
【００９７】
本実施例では、実施の形態１で説明した半導体装置の作成方法を用いてボトムゲート型薄
膜トランジスタを作製した場合について説明する。また、当該薄膜トランジスタの電気特
性を、ソース電極層及びドレイン電極層の表面をプラズマ処理せずに作製した薄膜トラン
ジスタの電気特性と比較する。
【００９８】
本実施例では、ソース電極層及びドレイン電極層の表面を逆スパッタリング法によりプラ
ズマ処理した。逆スパッタリング法の条件は、チャンバーの圧力は０．４Ｐａ、Ａｒガス
の流量は５０ｓｃｃｍ、出力は２００ＷでＲＦスパッタリングした。
【００９９】
作製した薄膜トランジスタは、１００ｎｍのタングステン膜からなるゲート電極層上に、
１００ｎｍの酸化窒化珪素膜からなるゲート絶縁膜を有し、ゲート絶縁膜を介してゲート
電極層と端部を重畳する１００ｎｍのタングステン膜からなるソース電極層及びドレイン
電極層と、チャネル形成領域上に５０ｎｍのＩＧＺＯ膜からなる酸化物半導体層を有して
いる。また、チャネル長及びチャネル幅は共に１００μｍとした。
【０１００】
ソース電極層及びドレイン電極層の表面を逆スパッタリング法によりプラズマ処理した後
に、大気にさらすことなくＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を形成した薄膜ト
ランジスタの電気特性（ゲート電圧ドレイン電流特性  Ｖｇ−Ｉｄ曲線）を図６に示す。
【０１０１】
また、ソース電極層及びドレイン電極層の表面をプラズマ処理することなく、Ｉｎ、Ｇａ
、及びＺｎを含む酸化物半導体層を形成した薄膜トランジスタのＶｇ−Ｉｄ曲線を比較例
として図７に示す。なお、測定はドレイン電圧（ソースの電圧に対するドレインの電圧）
を１Ｖに設定した条件と、１０Ｖに設定した条件で行った。
【０１０２】
図６と図７のＶｇ−Ｉｄ曲線を比較すると、ドレイン電圧の設定条件にかかわらず、ソー
ス電極層及びドレイン電極層の表面を逆スパッタリング法によりプラズマ処理した図６の
方が、トランジスタのオン電流が大きくなっていることが判る。また、オフ電流には大き
な差が認められない。
【０１０３】
以上の様に本発明の一態様を適用することで、オフ電流を抑制したまま、大きなオン電流
が得られる薄膜トランジスタ、所謂オン・オフ比の大きい薄膜トランジスタを作製できる
。また、本発明の一態様は、良好な電気特性と信頼性を有する半導体装置の生産性に優れ
た作製方法を提供する。
【符号の説明】
【０１０４】
１００    基板
１０１    導電膜
１０２    ゲート絶縁膜
１０３    半導体膜
１０４    導電膜
１０５    導電膜
１１１    ゲート電極層
１１２    ゲート絶縁層
１１３    半導体層
１３１    レジストマスク
１３２    レジストマスク
１３３    レジストマスク
１３４    レジストマスク
１５０    薄膜トランジスタ
１５１    薄膜トランジスタ
１０２ａ    ゲート絶縁膜
１０２ｂ    ゲート絶縁膜
１１７ａ    ソース電極層及びドレイン電極層
１１７ｂ    ソース電極層及びドレイン電極層
【図１】
0006043387.tif 000002
【図２】
0006043387.tif 000003
【図３】
0006043387.tif 000004
【図４】
0006043387.tif 000005
【図５】
0006043387.tif 000006
【図６】
0006043387.tif 000007
【図７】
0006043387.tif 000008