(57)【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、
対向する第１の表面及び第２の表面と、対向する前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、
前記第１の表面及び前記第２の表面においてそれぞれ前記パネルコンタクトに実装される端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージと
を含んでなり、
前記回路パネルは、前記第１の超小型電子パッケージの少なくとも幾つかの端子を前記第２の超小型電子パッケージの少なくとも幾つかの対応する端子と電気的に相互接続しており、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージは、
第１の表面と、複数の基板コンタクトと、該第１の表面に対向する第２の表面とを有する基板であって、該第２の表面は、第１の方向と該第１の方向を横切る第２の方向とに延在しており、それぞれの前記超小型電子パッケージの前記基板は、対向する前記第１の表面及び前記第２の表面の間で対向する第１の縁部及び第２の縁部を有しており、該第１の縁部及び該第２の縁部は前記第１の方向に延在しており、前記基板の前記第２の表面は、それぞれ、該第１の縁部及び該第２の縁部に隣接する第１の周辺領域及び第２の周辺領域と、該第１の周辺領域及び該第２の周辺領域を分離している中央領域とを有している、基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、該超小型電子素子は前記第１の表面を向く後面と、前記第１の表面に対向する前面と、前記前面及び前記後面の間にそれぞれ延在するとともに、前記前面に平行な方向に延在している、対向する第１の縁部及び第２の縁部とを有し、該超小型電子素子は、前記前面に沿って前記第１の方向に延在する、素子コンタクトの少なくとも１つの列を有し、ここで、前記第１の縁部及び前記第２の縁部は、前記第１の方向に延在するとともに、前記超小型電子素子の前記後面に垂直な第３の方向にも延在する軸平面を規定しており、該軸平面は、前記第１の縁部及び前記第２の縁部に対して中央に置かれる、超小型電子素子と、
前記素子コンタクトを前記基板コンタクトと電気的に接続する、前記前面の上に延在する導電性構造体と、
前記第２の表面において前記基板コンタクトと電気的に接続された、前記第１の方向に延在する複数の平行な端子列であって、それぞれの前記超小型電子パッケージの前記端子は、前記基板の前記第２の表面の前記中央領域において露出する第１の端子と、前記第２の表面の少なくとも１つの前記周辺領域において露出する第２の端子とを含み、前記第１の端子は、超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するために、前記パッケージ内の回路によって使用可能な全てのアドレス情報を運ぶように構成され、前記第２の端子は、前記第１の端子によって運ばれる情報以外の第２の情報を運ぶように構成され、該第２の情報はデータ信号を含むものである、複数の平行な端子列と
をそれぞれ含んでおり、
前記中央領域は、第２の方向において幅を有し、前記中央領域の前記幅は前記平行な端子列の任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域を横切る、超小型電子アセンブリ。
【請求項２】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの少なくとも前記第１の端子はグリッドの対応する位置にそれぞれ配置され、前記グリッドは前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせされる、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記グリッドは、該グリッドの前記端子が互いに一致するように、直交するｘ方向及びｙ方向において互いに位置合わせされる、請求項２に記載の超小型電子アセンブリ。
【請求項４】
前記第１のパッケージ及び前記第２のパッケージの前記グリッドの前記位置の少なくとも半分が、前記回路パネルの前記第１の表面に対して平行な直交するｘ方向及びｙ方向において互いに位置合わせされる、請求項２に記載の超小型電子アセンブリ。
【請求項５】
前記回路パネルの前記第１の表面及び前記第２の表面において露出し、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記第１の端子の対応する対に電気的に接続されるパネルコンタクトの各対は、前記パネルコンタクトの最小ピッチの７倍未満である、結合された全長を有する前記回路パネル上の導電性素子によって電気的に接続される、請求項１に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記第１の端子間の前記回路パネルを通る前記電気接続の少なくとも幾つかは、前記回路パネルの厚み程度の電気長を有する、請求項１に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージは、グリッドの対応する位置にそれぞれ配置されており、前記端子は信号割当てを有しており、前記グリッド内の前記第１の端子の信号割当ては前記第１のパッケージ及び前記第２のパッケージのそれぞれにおいて同じであり、前記グリッドのそれぞれは、第１の端子の第１の端子列及び第２の端子列を有しており、前記第１のパッケージの第１の端子の前記第１の端子列は、前記第２のパッケージの第１の端子の前記第２の端子列と、直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせされ、前記第１のパッケージの第１の端子の前記第２の端子列は、前記第２のパッケージの第１の端子の前記第１の端子列と、直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせされる、請求項１に記載の超小型電子アセンブリ。
【請求項８】
前記回路パネルの前記第１の表面及び前記第２の表面において露出し、前記第１のパッケージ及び前記第２のパッケージの前記第１の端子の対応する対と電気的に接続される、パネルコンタクトの各対は、前記パネルコンタクトの最小ピッチの７倍未満である、結合された全長を有する前記回路パネル上の導電性素子によって電気的に接続される、請求項７に記載の超小型電子アセンブリ。
【請求項９】
前記回路パネルは、前記超小型電子パッケージのそれぞれに転送される全てのアドレス情報を運ぶように構成される複数の導体を有するバスを含む、請求項１に記載の超小型電子アセンブリ。
【請求項１０】
各超小型電子パッケージは、それぞれの前記超小型電子パッケージ内のそれぞれの前記端子のうちの幾つか及び前記超小型電子素子に電気的に接続されるバッファ素子を含み、各バッファ素子は、それぞれの前記超小型電子パッケージの１つ以上の前記端子において受信された少なくとも１つの情報を再生するように構成される、請求項１に記載の超小型電子アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、超小型電子素子パッケージ及び超小型電子素子パッケージを含むアセンブリに関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１２年４月５日に出願された米国特許出願第１３／４４０，２９０号の継続出願である。この米国特許出願は、２０１２年２月１７日に出願された米国仮特許出願第６１／６００，２７１号と、２０１１年１０月３日に出願された同第６１／５４２，４８８号と、２０１１年１０月３日に出願された同第６１／５４２，５５３号との出願日の利益を主張する。全ての上記出願の開示内容は、引用することによって本明細書の一部をなすものとする。
【背景技術】
【０００３】
半導体チップは、一般に、個々のパッケージされたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
【０００４】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。このようなデバイスは、完全なインターネット接続や、最大解像度の映像を含むエンターテイメントや、ナビゲーションや、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成する構成要素は、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
【０００５】
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ：dynamic random access memory chip）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を運び、電源及び接地を接続する、数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含みうる。
【０００６】
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を提供するように構成される超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップをスタックして電気的に相互接続したアセンブリとすることもできるし、それらを含みうる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ以上の周縁部に隣接して数組の列に配置される。
【０００７】
例えば、図１に見られる従来の超小型電子パッケージ１２において、パッケージ基板２０の第１の周縁部１６に隣接して端子の３つの列１４を配置することができ、パッケージ基板２０の第２の周縁部２２に隣接して端子の別の３つの列１８を配置することができる。従来のパッケージにおけるパッケージ基板２０の中央領域２４には、端子の列は全くない。図１は更に、パッケージ内の、その面２８上に素子コンタクト２６を有する半導体チップ１１を示す。素子コンタクト２６は、パッケージ基板２０の中央領域２４における開口部、例えばボンドウインドウ、を通って延在するワイヤボンド３０を通じて、パッケージ１２の端子の列１４、１８と電気的に相互接続されている。場合によっては、超小型電子素子１１の面２８と基板２０との間に接着層３２を配置して、ワイヤボンド３２が接着層の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記に鑑みて、特にそのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することができる回路パネルとを含むアセンブリにおいて電気的性能を改善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる。
【０００９】
本発明の一態様によれば、超小型電子アセンブリが、第１の表面と、第１の表面の反対側の第２の表面と、互いに反対側の第１の表面及び第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルと、第１の表面及び第２の表面においてそれぞれパネルコンタクトに実装される端子を有する第１の超小型電子パッケージ及び第２の超小型電子パッケージとを含みうる。回路パネルは、第１の超小型電子パッケージの少なくとも幾つかの端子を第２の超小型電子パッケージの少なくとも幾つかの対応する端子と電気的に相互接続することができる。第１の超小型電子素子及び第２の超小型電子素子はそれぞれ、第１の表面と、第１の表面の反対側の第２の表面と、第１の表面において露出する複数の基板コンタクトとを有する基板を含みうる。各パッケージは、メモリ記憶アレイ機能を有する超小型電子素子を含みうる。一例では、超小型電子素子は、任意の他の機能よりも多くの数の、メモリ記憶アレイ機能を提供するように構成される能動デバイスを含みうる。超小型電子素子は、基板の第１の表面から離れる方を向く前面と、前面において露出し、前面に沿って第１の方向に延在する素子コンタクトの１つ以上の列とを有することができ、前面に対して垂直な軸平面が第１の方向に延在し、素子コンタクトの１つ以上の列に対して中央に置かれる。導電性構造体が、場合によっては超小型電子素子の前面の上方に延在することができ、超小型電子素子のコンタクトを基板コンタクトと電気的に接続する。
【００１０】
複数の平行な端子列が、前記第１の方向に延在することができ、前記複数の平行な端子列は前記第２の表面において露出し、前記基板コンタクトと電気的に接続される。前記端子は前記基板の前記第２の表面の中央領域において露出する第１の端子を含みうる。前記第１の端子は、超小型電子素子のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するために、前記パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成することができる。前記中央領域は、場合によっては、第２の方向において幅を有することができ、前記中央領域の前記幅は前記平行な端子列の任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域を横切ることができる。
【００１１】
一実施形態において、各超小型電子パッケージの前記第１の端子は、１つのアドレス指定可能メモリ位置を決定するために、それぞれの前記超小型電子パッケージ内の前記回路によって使用可能な全てのアドレス情報を運ぶように構成することができる。特定の実施形態において、各超小型電子パッケージの前記第１の端子は、それぞれの前記超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成することができる。一例において、各超小型電子パッケージの前記第１の端子は、それぞれの前記該超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成することができ、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である。
【００１２】
例示的な実施形態において、各超小型電子パッケージの前記第１の端子は、それぞれの前記超小型電子パッケージに転送されるクロック信号を運ぶように構成することができ、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである。一実施形態において、各超小型電子パッケージの前記第１の端子は、それぞれの前記超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成することができる。例示的な実施形態において、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの少なくとも前記第１の端子はそれぞれグリッドの対応する位置に配置することができる。前記グリッドは前記第１の回路パネル表面及び前記第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせすることができる。
【００１３】
特定の例では、グリッドの端子が互いに一致するように、グリッドは直交するｘ方向及びｙ方向において互いに位置合わせすることができる。一実施形態では、各グリッドの各位置は、端子のうちの１つによって占有することができる。１つの例示的な実施形態では、各グリッドの少なくとも１つの位置は、端子によって占有されない場合がある。特定の実施形態では、第１のパッケージ及び第２のパッケージのグリッドの位置の少なくとも半分は、回路パネルの第１の表面に対して平行な直交するｘ方向及びｙ方向において互いに位置合わせすることができる。１つの例示的な実施形態では、第１の超小型電子パッケージ及び第２の超小型電子パッケージのグリッドは、機能的に、かつ機械的に一致することができる。一例では、第１の超小型電子パッケージの第１の端子のうちの１つと、第２の超小型電子パッケージの第１の端子のうちの対応する１つとの間の電気接続のうちの少なくとも１つの電気接続のスタブの長さは、各超小型電子パッケージの第１の端子の最小ピッチの７倍未満とすることができる。
【００１４】
１つの例示的な実施形態では、第１の超小型電子パッケージの第１の端子と第２の超小型電子パッケージの第１の端子との間の回路パネルを通る電気接続のうちの少なくとも幾つかは、回路パネルの厚み程度の電気長を有することができる。特定の例では、第１の端子の信号割当ては、第１のパッケージ及び第２のパッケージのそれぞれにおいて同じにすることができる。第１のパッケージ及び第２のパッケージのそれぞれにおける第１の端子は、第１の端子列及び第２の端子列内の位置に配置することができる。第１のパッケージの第１の端子列は、第２のパッケージの第２の端子列と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせすることができる。第１のパッケージの第２の端子列は、第２のパッケージの第１の端子列と、直交するｘ方向及びｙ方向において１ボールピッチ内に位置合わせすることができる。
【００１５】
一例では、回路パネルの第１の表面及び第２の表面において露出する一対の電気的に結合された第１のパネルコンタクト及び第２のパネルコンタクトを接続する導電性素子を結合した全長は、パネルコンタクトの最小ピッチの７倍未満とすることができる。一実施形態では、回路パネルは、超小型電子パッケージのそれぞれに転送される全てのアドレス情報を運ぶように構成される複数の導体を有するバスを含みうる。導体は第１の表面及び第２の表面に対して平行な方向に延在することができる。
【００１６】
例示的な実施形態において、各超小型電子パッケージの前記第１の端子は、それぞれの前記超小型電子パッケージの単一の端子列内の位置に配置することができる。前記回路パネルは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上の接続サイトと、少なくとも第３の超小型電子パッケージの端子が電気的に接続される異なる接続サイトとの間の前記アドレス情報のルーティングのために１つのルーティング層しか含まないことができる。
【００１７】
特定の実施形態において、各超小型電子パッケージの前記第１の端子は、それぞれの前記超小型電子パッケージの平行な２つ以下の端子列内の位置に配置することができる。前記回路パネルは、前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上の接続サイトと、少なくとも第３の超小型電子パッケージの端子が電気的に接続される異なる接続サイトとの間の前記アドレス情報のルーティングのために２つ以下のルーティング層しか含まないことができる。一例において、前記回路パネルは前記アドレス情報の前記ルーティングのために１つのルーティング層しか有しないことができる。
【００１８】
一例において、各超小型電子パッケージは、それぞれの前記超小型電子パッケージ内の前記端子のうちの幾つか及び前記超小型電子素子に電気的に接続されるバッファ素子を含みうる。各バッファ素子は、それぞれの前記超小型電子パッケージの前記端子のうちの１つ以上のものにおいて受信された少なくとも１つの情報を再生するように構成することができる。
【００１９】
例示的な実施形態において、前記回路パネルは、１２パーツ・パー・ミリオン／摂氏温度（以下、「ｐｐｍ／℃」とよぶ）未満の熱膨張係数（以下、「ＣＴＥ」とよぶ）を有する素子を含みうる。前記第１の表面及び前記第２の表面において露出する前記パネルコンタクトは、前記素子を貫通して延在するビアによって接続することができる。特定の実施形態において、前記素子は本質的に、半導体、ガラス、セラミック又は液晶ポリマー材料からなることができる。
【００２０】
本発明の一態様によれば、超小型電子アセンブリは、第１の表面と、該第１の表面の反対側の第２の表面と、前記第１の表面及び前記第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルとを含みうる。第１の超小型電子パッケージ及び第２の超小型電子パッケージは、前記第１の表面及び前記第２の表面においてそれぞれ前記パネルコンタクトに実装される端子を有することができる。前記回路パネルは、前記第１の超小型電子パッケージの少なくとも幾つかの端子を前記第２の超小型電子パッケージの少なくとも幾つかの対応する端子と電気的に相互接続することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージはそれぞれ、互いに反対側の第１の表面及び第２の表面を有することができる。複数の基板コンタクトが前記基板の前記第１の表面において露出することができる。
【００２１】
各超小型電子パッケージは、それぞれメモリ記憶アレイ機能を有する第１の超小型電子素子及び第２の超小型電子素子を含みうる。該第１の超小型電子素子及び該第２の超小型電子素子は、前記基板の前記第１の表面に沿った方向において互いに離間していることができ、前記第１の方向にそれぞれ延在する平行な第１の縁部を有することができる。前記基板の前記第１の表面に対して垂直な軸平面が前記第１の方向に延在し、前記平行な第１の縁部間の中央に置かれる。各超小型電子素子は前記基板の前記第１の表面から離れる方を向く前面と、前記前面において露出し、導電性構造体を通して前記基板コンタクトと電気的に接続される複数のコンタクトとを有することができる。
【００２２】
複数の端子が、前記基板の前記第２の表面で複数の平行な列内の位置において露出することができる。該端子は前記基板コンタクトと電気的に接続することができ、該端子は前記基板の前記第２の表面の中央領域において露出する第１の端子を含む。前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの１つのアドレス指定可能メモリ位置を決定するために、前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。前記中央領域は、前記第１の方向を横切る第２の方向において幅を有することができ、前記中央領域の前記幅は前記端子の前記平行な列の任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域を横切る。
【００２３】
上記の例のうちの１つ以上の例の変形形態では、第１の端子は、それぞれの超小型電子パッケージの１つ以上の超小型電子素子のメモリ記憶アレイの１つのアドレス指定可能メモリ位置を決定するために必要とされる情報の大部分のみを運ぶように構成することができる。
【００２４】
別の例において、前記アセンブリの超小型電子パッケージの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するために、前記パッケージ内の前記回路によって使用可能な前記アドレス情報の少なくとも４分の３を運ぶように構成することができる。
【００２５】
他の構造も可能である。例えば、回路パネルと、複数の超小型電子パッケージとを含むモジュールを提供することができ、複数の超小型電子パッケージは、各超小型電子パッケージに、及び各超小型電子パッケージから信号を伝達するために各超小型電子パッケージの端子を通して回路パネルに実装され、かつ電気的に接続される。そのモジュールの複数の超小型電子パッケージはそれぞれ、上記の例のうちの１つ以上のものに従うことができる。
【００２６】
本発明の別の態様によれば、超小型電子パッケージと、超小型電子パッケージと電気的に接続される１つ以上の他の電子構成要素とを含むシステムを提供することができる。各超小型電子パッケージは、上記の例のうちの１つ以上のものに従うことができる。そのシステムは、ハウジングを含むことができ、超小型電子パッケージ及び他の電子構成要素はハウジングとともに組み立てることができる。特定の例では、そのシステムは、上記の例のうちの１つ以上のものに従う第２の超小型電子パッケージを含みうる。
【図面の簡単な説明】
【００２７】
【図１】ＤＲＡＭチップを含む従来の超小型電子パッケージを示す断面図である。
【図２】回路パネルと、互いに反対側の第１の表面及び第２の表面に互いに対向して搭載された複数の超小型電子パッケージとを組み込んだ、超小型電子アセンブリ、例えばＤＩＭＭモジュールを示す概略図である。
【図３】図２に示すもの等のアセンブリにおける第１の超小型電子パッケージ及び第２の超小型電子パッケージと回路パネルとの電気的相互接続を更に示す断面図である。
【図４】図２に示すもの等のアセンブリにおける第１の超小型電子パッケージと第２の超小型電子パッケージとの間の電気的相互接続を更に示す概略平面図である。
【図５】本発明の一実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。
【図６Ａ】図５に示す超小型電子パッケージを更に示す、図５の６Ａ−６Ａ線断面図である。
【図６Ｂ】図５及び図６Ａに示す実施形態によるコンタクトの配置を示す図６Ａの超小型電子素子の平面図である。
【図６Ｃ】図６Ｂに示す実施形態の変形形態による超小型電子素子上のコンタクトの代替の配置を示す平面図である。
【図６Ｄ】図６Ｂに示す実施形態の変形形態による超小型電子素子上のコンタクトの別の代替の配置を示す平面図である。
【図６Ｅ】図５及び図６Ａに示す実施形態の変形形態による超小型電子パッケージを示す断面図である。
【図７Ａ】図５及び図６Ａに示す実施形態による端子の配列を更に示す平面図である。
【図７Ｂ】本発明の一実施形態による超小型電子アセンブリ及びそれと電気的に相互接続された第１の超小型電子パッケージ及び第２の超小型電子パッケージを示す断面図である。
【図７Ｃ】本発明の一実施形態による、回路パネルと、それに電気的に接続された超小型電子パッケージ、例えばなかでもメモリモジュールとを含む超小型電子アセンブリを示す概略図である。
【図８】図５及び図６Ａに示す実施形態の変形形態による超小型電子パッケージ上での端子の代替的な配列を示す平面図である。
【図９Ａ】図５及び図６Ａに示す実施形態の別の変形形態による超小型電子パッケージ上の端子の代替的な配置を示す平面図である。
【図９Ｂ】本発明の一実施形態による、超小型電子アセンブリと、それに電気的に相互接続された図９Ａに示す第１の超小型電子パッケージ及び第２の超小型電子パッケージとを示す断面図である。
【図１０Ａ】本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。
【図１０Ｂ】図１０Ａに示す実施形態の変形形態による超小型電子パッケージを示す断面図である。
【図１１Ａ】本発明の一実施形態による半導体チップの、スタックされ電気的に接続されたアセンブリを内部に含む超小型電子パッケージの断面図である。
【図１１Ｂ】本発明の一実施形態による半導体チップの、スタックされ電気的に接続されたアセンブリを内部に含む超小型電子パッケージの平面図である。
【図１２】本発明の一実施形態による、スタックした電気的に接続した半導体チップのアセンブリを含む超小型電子パッケージを示す断面図である。
【図１３Ａ】図１２に示す実施形態の変形形態による超小型電子パッケージを示す断面図である。
【図１３Ｂ】図１２に示す実施形態の別の変形形態による超小型電子パッケージを示す断面図である。
【図１３Ｃ】図１３Ｂに示す実施形態の変形形態による超小型電子パッケージを示す断面図である。
【図１４Ａ】本発明の別の実施形態による超小型電子パッケージにおける端子の配列と信号割り当てとを示す概略平面図である。
【図１４Ｂ】図１４Ａに示す実施形態による端子の配列を更に示す平面図である。
【図１５】図１４Ａに示す超小型電子パッケージを更に示す、図１４Ａの１５−１５線断面図である。
【図１６Ａ】本発明の更に別の実施形態による超小型電子パッケージ内の端子の配置を示す平面線図である。
【図１６Ｂ】図１６Ａに示す実施形態による端子の配置及び信号割り当てを更に示す平面図である。
【図１７Ａ】図１６Ａ及び図１６Ｂに示す実施形態の変形形態による超小型電子パッケージ内の端子の配置を示す平面線図である。
【図１７Ｂ】図１７Ａに示す実施形態による端子の配置及び信号割り当てを更に示す平面線図である。
【図１８】本発明の一実施形態によるシステムを示す概略断面図である。
【図１９】本発明の一実施形態によるシステムを示す概略断面図である。
【発明を実施するための形態】
【００２８】
図１に関して説明する例示的な従来の超小型電子パッケージ１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込む超小型電子パッケージ及びそのような超小型電子パッケージを組み込む超小型電子アセンブリの電気的性能を改善するのに役立てることができる、実行できる改善を認識した。
【００２９】
特に、図２〜図４に示すもの等のアセンブリ内に設けられた場合の超小型電子パッケージの使用に関して改善を行うことができる。図２〜図４において、パッケージ１２Ａが回路パネルの表面に搭載され、別の同様なパッケージ１２Ｂが回路パネルの反対側の表面上に、それに向き合って搭載される。パッケージ１２Ａ、１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対１２Ｃと１２Ｄ、及び１２Ｅと１２Ｆもまた、通常同じ回路パネル１３４に搭載される。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケージの対それぞれにおけるパッケージ、例えばパッケージ１２Ａ、１２Ｂは、回路パネルの反対に位置する表面上のコンタクトに接続し、それぞれの対におけるパッケージ同士が通常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル３４内のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがついた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、位置Ｉ、ＩＩ、及びＩＩＩ等の回路パネル３４上の接続位置にいくつかの信号を伝えるのに用いる、バス３６の信号導体を含む。例えば、パッケージ１２Ａ、１２Ｂは、接続位置Ｉに結合したローカル配線によってバス３６に電気的に接続され、パッケージ１２Ｃ、１２Ｄは、接続位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１２Ｅ、１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
【００３０】
回路パネル３４は、パッケージ１２Ａの一方の縁部１６近くの「１」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部１６近くのパッケージ１２Ｂの「１」とラベルがついた端子に接続する、十文字すなわち「シューレース」パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１２Ａ、１２Ｂそれぞれの端子を電気的に相互接続する。しかし、回路パネル３４に取り付けたパッケージ１２Ｂの縁部１６は、パッケージ１２Ａの縁部１６から遠い。図２〜図４は、パッケージ１２Ａの縁部２２近くの「５」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部２２近くのパッケージ１２Ｂの「５」とラベルがついた端子に接続するということを更に示す。アセンブリ３８において、パッケージ１２Ａの縁部２２はパッケージ１２Ｂの縁部２２から遠い。
【００３１】
回路パネルを貫く、それぞれのパッケージ、例えばパッケージ１２Ａ上の端子と、その反対側に搭載されたパッケージ、すなわちパッケージ１２Ｂ上の対応する端子との間の接続は、かなり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１２Ａ、１２Ｂのそのようなアセンブリにおいて、回路パネル３４は、バス３６の信号導体を、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、「１」と印がついたパッケージ１２Ａの端子及び「１」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同様に回路パネル３４は、バス３６の別の信号導体を、「２」と印がついたパッケージ１２Ａの端子及び「２」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同じ接続の仕組みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。
【００３２】
回路パネル３４上のバス３６と、パッケージのそれぞれの対、例えば、基板の接続位置Ｉにおけるパッケージ１２Ａ、１２Ｂ（図２）、のそれぞれのパッケージとの間のローカル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長い場合には、場合によっては後述するようにアセンブリ３８の性能に影響を及ぼす場合がある。さらに、回路パネル３４はまたローカル配線に、他のパッケージ、すなわちパッケージの対１２Ｃ及び１２Ｄ並びにパッケージの対１２Ｅ及び１２Ｆの或る特定の端子をバス３６のグローバル配線に電気的に相互接続するよう求め、そのような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
【００３３】
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を運ぶよう割り当てられた端子のそれぞれの対の超小型電子パッケージ１２Ａと１２Ｂとの間の相互接続を示す。図４においてわかるように、端子の列１４、１８は各パッケージ１２Ａ、１２Ｂそれぞれの縁部１６、２２の近くに露出するので、端子の列１４、１８が延在する方向４２を横切る方向４０に回路パネル３４を横切るのに必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチップの長さは、それぞれの辺において１０ミリメートルの範囲にすることができるということを認識すれば、或る信号が、２つの対向して搭載されるパッケージ１２Ａ、１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブリ３８における回路パネル３４内のローカル配線の長さは、５ミリメートルから１０ミリメートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
【００３４】
場合によっては、パッケージの端子同士を接続する回路パネル上の非終端配線が比較的長くても、アセンブリ３８の電気的性能にひどく影響を及ぼすことはない場合がある。しかし、図２に示すように、回路パネルのバス３６から回路パネルに接続されたパッケージの多数の対のそれぞれに信号を転送する場合、バス３６からそこに接続されたそれぞれのパッケージ上の端子まで延在するスタブ、すなわちローカル配線の電気長がアセンブリ３８の性能に潜在的に影響を及ぼすということを本発明者らは認識している。非終端スタブ上の信号反射は、それぞれのパッケージの接続された端子から戻ってバス３６上へと逆方向に伝わり、したがってバス３６からパッケージに転送される信号を劣化させてしまう可能性がある。この影響は、現在製造される超小型電子素子を含むいくつかのパッケージについては許容できる場合がある。しかし、高信号切り換え周波数もしくは低電圧スイング信号又はその両方で動作する現在又は将来のアセンブリにおいては、この影響は甚だしくなる可能性がある、ということを本発明者は認識している。これらのアセンブリについては、送信信号の整定時間、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度まで増大する場合がある。
【００３５】
本発明者らは、非終端スタブの電気長は通常、回路パネルのバス３６を、そこに搭載されたパッケージの端子と接続するローカル配線よりも長いということを更に認識している。それぞれのパッケージ内の、パッケージ端子から内部の半導体チップまでの非終端配線によって、スタブ長さが増加する。
【００３６】
特定の例において、バス３６は、ＤＩＭＭ等の主流のメモリ記憶アレイ機能を有するアセンブリのコマンド−アドレスバスである。コマンド−アドレスバス３６は、パッケージ内の回路、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバンク選択回路が使用して、超小型電子パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定することができる、超小型電子パッケージに転送されるアドレス情報を運ぶように構成することができる。コマンド−アドレスバス３６は、接続位置、例えば、図２に示す位置Ｉ、ＩＩ、及びＩＩＩに上述のアドレス情報を運ぶように構成することができる。これらの上述のアドレス情報は次に、ローカル配線によって、そこにパッケージ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ及び１２Ｆが接続される回路パネルの互いに反対側の表面上のパネルコンタクトのそれぞれの組に分配することができる。
【００３７】
特定の例において、超小型電子素子がＤＲＡＭチップであるかＤＲＡＭチップを含む場合、コマンド−アドレスバス３６は、超小型電子パッケージに転送される超小型電子素子のコマンド−アドレスバスの１群の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号を含み、このクロック信号は、アドレス信号をサンプリングするのに用いるクロックである。クロック信号はさまざまなタイプとすることができるが、一実施形態において、これらの端子が運ぶクロック信号は、差動又は真の及び補完クロック信号として受け取られる差動クロック信号の１つ以上の対とすることができる。
【００３８】
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネルの互いに反対側の表面上に互いに対向して搭載される場合にスタブの長さを短くできるように構成した、超小型電子パッケージを提供する。回路パネル上に互いに対向して搭載される第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込むアセンブリは、それぞれのパッケージ間のスタブ長さを著しく低減することができる。このようなアセンブリ内のスタブ長を低減することは、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉を低減すること等によって電気性能を改善することができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
【００３９】
このようにして、本発明の一実施形態による超小型電子パッケージ１００が図５〜図６Ｂに示される。図に見られるように、パッケージは、複数の列１０４Ａ、１０４Ｂがその上に配置される基板１０２を含むことができ、各列１０４Ａ及び１０４Ｂは、列内に配置された少なくともいくつかの第１の端子１０５を有する。任意選択的に、複数の列１０６Ａ、１０６Ｂが、基板１０２上に同様に配置され、各列１０６Ａ及び１０６Ｂは、列内に配置された第２の端子１０７を有する。
【００４０】
本明細書で使用されるとき、端子又はコンタクト等の導電性要素が、パッケージの基板又は回路パネル等の支持要素「上にある（on）」又は「上に配置される（disposed on）」という記述は、その導電性要素が支持要素の表面において、その支持要素の表面に垂直な方向に移動する理論的な点との接触に利用可能である限り、導電性要素が支持要素の表面に載ることを必要としない。そのため、端子又はコンタクトは、表面の上方に突出するか、表面に対して凹むか、又は表面と同一平面上にあることができる。
【００４１】
基板は、誘電体要素を含むことがあり、誘電体要素は、場合によっては、本質的に、ポリマー材料、例えば、なかでも樹脂又はポリイミドからなり、また、シート状とすることができる。代替的に、基板１０２は、例えばＢＴ樹脂又はＦＲ−４構造のガラス繊維強化エポキシ等の複合構成を有する誘電体要素を含みうる。別の例では、基板は、端子及び他の導電性構造がその上に配置される、１２パーツ・パー・ミリオン／摂氏温度（「ｐｐｍ／℃」）未満の熱膨張率（「ＣＴＥ」）を有する材料の支持要素を含みうる。例えば、このような低ＣＴＥ要素は、本質的に、ガラス材料、セラミック材料、半導体材料、若しくは液晶ポリマー材料、又はこのような材料の組み合わせからなることができる。
【００４２】
端子１０５及び１０７は、基板の表面１１０において露出する複数の列１０４Ａ、１０４Ｂ、１０６Ａ、及び１０６Ｂ内の位置に配置することができる。本明細書で使用されるとき、導電性要素が、構造の表面「において露出する（exposed at）」という記述は、導電性要素が、構造の外側から表面に向かって表面に垂直な方向に移動する理論的な点との接触に利用可能であることを示す。そのため、構造の表面において露出する端子又は他の導電性要素は、このような表面から突出することができるか、このような表面と同一平面上に存在することができか、又は、このような表面に対して凹み、構造内の穴又は窪みを通して露出することができる。図５に示す例では、列１０４Ａ及び１０４Ｂはそれぞれ、表面１１０に沿って第１の方向に延在し、複数の第１の端子１０５を含む。列１０６Ａ及び１０６Ｂはそれぞれ、複数の第２の端子１０７を含むことができ、また、場合によっては、列１０４Ａ、１０４Ｂに平行であり、第１の方向に同様に延在することができる。特定の例では、いくつかの第２の端子を、列１０４Ａ、１０４Ｂ内に同様に配置することができる。中央領域１１２は、以下の図７Ａに関して見られ更に述べられるように、端子の平行な列の隣接する平行な列間の最小ピッチの３．５倍以下の幅である。
【００４３】
一例では、第１の端子は、パッケージ内の回路によって使用可能なアドレス情報を運んで、超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するように構成することができる。そのため、一実施形態では、第１の端子は、パッケージ内の回路、例えば行アドレスデコーダ及び列アドレスデコーダ、並びに存在する場合、バンク選択回路によって使用可能である超小型電子パッケージに転送されるアドレス情報を運んで、パッケージ内の超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するように構成される。通常、第１の端子によって運ばれるアドレス情報は、アドレス指定可能メモリ位置を決定するのに十分である。特定に実施形態では、第１の端子は、パッケージ内のこのような回路によって使用される全てのアドレス情報を運んで、このようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するように構成することができる。
【００４４】
そのような実施形態の変形形態において、第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのにパッケージ内のそのような回路が用いるアドレス情報の大部分を運ぶように構成することができ、その場合には、パッケージ上の上述の第２の端子等、他の端子が、アドレス情報の残りの部分を運ぶように構成される。そのような変形形態において、特定の実施形態において、第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのにパッケージ内のそのような回路が用いるアドレス情報の３／４以上を運ぶように構成される。
【００４５】
特定の実施形態において、第１の端子はチップセレクト情報、例えば、チップ内のメモリ記憶位置にアクセスするためにパッケージ内の特定のチップを選択するのに利用できる情報を運ぶように構成されない場合がある。別の実施形態において、第１の端子は、実際にチップセレクト情報を運ぶことができる。
【００４６】
種々の超小型電子素子、例えば半導体チップは、メモリ記憶アレイ機能を提供するように構成される。一例では、超小型電子素子は、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動デバイスを多く含みうる。１つのタイプのこのような超小型電子素子では、超小型電子素子の外部にある複数の外部コンタクトの一部のコンタクトの各コンタクトは、超小型電子素子に供給される複数のアドレス信号のそれぞれのアドレス信号を受信することに専用にされる。この場合、このようなコンタクトのそれぞれは、超小型電子素子が組み込まれる超小型電子パッケージを通る接続を介して、外部構成要素から、例えば回路パネルから超小型電子素子に供給される複数のアドレス信号の１つのアドレス信号を受信することができる。
【００４７】
このタイプの超小型電子素子の特定の一例において、超小型電子素子が用いるクロックの縁部に対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間でのクロックの遷移で、外部コンタクトにおいて存在する複数のアドレス信号のそれぞれをサンプリングすることができる。すなわち、それぞれのアドレス信号は、クロックのより低電圧の状態とより高電圧の状態との間の立ち上がり遷移において、又は、クロックのより高電圧の状態とより低電圧の状態との間の立ち下がり遷移においてサンプリングすることができる。したがって、複数のアドレス信号はクロックの立ち上がり遷移において全てサンプリングすることもできるし、クロックの立ち下がり遷移において全てサンプリングすることもできるし、又は、別の例において、外部コンタクトのうちの１つにおけるアドレス信号は、クロックの立ち上がり遷移においてサンプリングすることができ、別の１つの外部コンタクトにおけるアドレス信号は、クロックの立ち下がり遷移においてサンプリングすることができる。
【００４８】
主としてメモリ記憶アレイ機能を提供するように構成した、別のタイプの超小型電子素子において、その上のアドレスコンタクトのうちの１つ以上のものを多重方式で用いることができる。この例において、超小型電子素子の特定の外部コンタクトは、外部から超小型電子素子に供給される２つ以上の互いに異なる信号を受け取るように構成することができる。したがって、第１のアドレス信号は異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）において、特定のコンタクトにおいてサンプリングすることができ、第１のアドレス信号以外の信号は、第１の電圧状態と第２の電圧状態との間のクロックの、第１の遷移と反対の第２の遷移（例えば、立ち下がり遷移）において、特定のコンタクトにおいてサンプリングすることができる。
【００４９】
そのような多重方式において、超小型電子素子の同じ外部コンタクト上で、クロックの同じサイクル内で２つの異なる信号を受け取ることができる。特定の場合において、この方法でのマルチプレクシングによって、超小型電子素子の同じ外部コンタクト上で、同じクロックサイクル内で第１のアドレス信号とそれとは異なる信号とを受け取ることができる。更に別の例において、この方法でのマルチプレクシングによって、第１のアドレス信号と、異なる第２のアドレス信号とを、それぞれの超小型電子素子の同じ外部コンタクト上で同じクロックサイクル内で受け取ることができる。
【００５０】
特定の例では、第１の端子は、超小型電子パッケージに転送される、コマンド信号の群、アドレス信号の群、バンクアドレス信号の群、及びクロック信号の群の全てを運ぶように構成することができる。上記で述べたように、「コマンド信号」は、このような超小型電子素子がダイナミックランダムアクセスメモリ記憶デバイスであるとき、超小型電子素子内で超小型電子素子によって利用される、書込みイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である。「クロック信号」は、アドレス信号をサンプリングするクロックとして使用される信号である。例えば、図５に見られるように、第１の端子は、クロック信号ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及び書込みイネーブル信号ＷＥ、並びにアドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）並びにバンクアドレス信号ＢＡ０、ＢＡ１、及びＢＡ２を含みうる。
【００５１】
図５に具体的に示さないが、他の端子、例えば第２の端子は、中央領域に配置され、パッケージの超小型電子素子へ／から他の信号、例えばデータ信号を運ぶように構成することができる。図５の一部の第１の端子は電源電圧（ＶＤＤ）を運ぶように割り当てられるが、電源接続並びにグラウンドに対する接続は、第１の端子又は第２の端子の任意の端子の間に存在することができる。説明を容易にし、簡潔にするために、電源又はグラウンドに接続するのに使用される端子は、図面から省略され、以下に続く説明において更に述べられる必要がない。
【００５２】
通常、超小型電子パッケージが第２の端子を有するとき、第２の端子は、それぞれが複数の第２の端子を有する１つ以上の列で配置される。第２の端子１０６Ａ、１０６Ｂを、基板表面１１０の第１の周辺領域１１４Ａ及び第２の周辺領域１１４Ｂの一方又は両方に配置することができ、周辺領域１１４Ａ、１１４Ｂは、表面１１０の対向する第１の縁部１１６及び第２の縁部１１８に隣接する。中央領域１１２は、第１の周辺領域１１４Ａと第２の周辺領域１１４Ｂとの間に配置することができる。
【００５３】
図６Ａの断面図に見られるように、超小型電子パッケージ１００内の超小型電子素子１３０は、基板１０２の第１の表面１０８に向く後面１３１と、後面１３１の反対側の前面１３４と、前面と後面との間に延在する対向する第１の縁部１７０及び第２の縁部１７２とを有する。超小型電子素子、例えば半導体チップ又は半導体チップのスタック配置は、メモリ記憶アレイ機能を提供するように構成することができ、一例では、メモリ記憶アレイ機能を主に提供するように構成することができる。このような超小型電子素子では、メモリ記憶アレイ機能を提供するように構成される、すなわち構築され他のデバイスと相互接続される、超小型電子素子内の能動デバイス、例えばトランジスタの数は、任意の他の機能を提供するように構成される能動デバイスの数より多くすることができる。
【００５４】
そのため、一例では、ＤＲＡＭチップ等の超小型電子素子は、その主要な又は唯一の機能としてメモリ記憶アレイ機能を有することができる。代替的に、別の例では、このような超小型電子素子は、混合した使用を有することができ、メモリ記憶アレイ機能を提供するように構成される能動デバイスを組み込み、また同様に、なかでも、プロセッサ機能、すなわち信号プロセッサ機能又はグラフィックプロセッサ機能等の別の機能を提供するように構成される他の能動デバイスを組み込むことができる。この場合、超小型電子素子は、場合によっては、超小型電子素子の任意の他の機能ではなくメモリ記憶アレイ機能を提供するように構成される多数の能動デバイスを依然として有することができる。
【００５５】
超小型電子素子１３０の面１３４に垂直な軸平面１７４は、第１の方向に延在し、超小型電子素子１３０の第１の縁部１７０及び第２の縁部１７２に平行でかつ第１の縁部１７０及び第２の縁部１７２に関して中央に置かれるラインに沿って基板１０２の第２の表面１１０に交わる。図６Ａ及び図６Ｂの対応する平面図に更に見られるように、超小型電子素子１３０の縁部１７０は、第１の方向１４２に延在し、超小型電子素子の前面１３４において露出し、縁部１７０に隣接するコンタクト１３２の列１３８は、前面１３４に沿って同じ第１の方向１４２に延在することができる。縁部１７０に平行な超小型電子素子１３０の別の縁部１７２は、第１の方向１４２に延在し、超小型電子素子の前面１３４において露出するコンタクト１３２第２の列１３９は、縁部１７２に隣接して前面１３４に沿って同じ第１の方向１４２に延在することができる。図６Ｂに更に示すように、超小型電子素子上のコンタクトの列は、列１３８の場合と同様に完全に埋めることができるか、又は、コンタクトの列は、列１３９の場合と同様に列内の位置の一部にコンタクトを有することができる。ワイヤボンド１７３（図６Ａ）等の導電性構造は、コンタクト１３２を、基板の第１の表面１０８上の対応するコンタクト１３６に電気的に接続することができる。
【００５６】
図６Ａを参照すると、縁部１７０、１７２に平行に第１の方向に延在する超小型電子素子１３０の軸平面１７４は、基板の第２の表面１１０の中央領域１１２に交わり、基板表面の中央領域１１２は、それぞれが少なくともいくつかの第１の端子１０５を有する少なくとも端子の第１の列１０４Ａ及び第２の列１０４Ｂが、超小型電子パッケージの列内に配置される場所である。第２の端子は、存在する場合、基板表面１１０の周辺領域１１４Ａ、１１４Ｂの一方又は両方に配置されることができる。代替的に又はそれに加えて、１つ以上の第２の端子を中央領域に配置することができ、例えば列１０４Ａ、１０４Ｂ内に配置することができる。図６Ａに更に見られるように、端子に取り付けられる接合要素１５４は、回路パネルの対応するコンタクト等の、パッケージの外部にある構成要素にパッケージ１００の端子を接合するために使用することができる、端子に取り付けられるボンドメタル、例えば、はんだ、錫、インジウム若しくは共晶物、又は他の導電性ボンド材料を含みうる。
【００５７】
図６Ｃは、図６Ｂに示す実施形態の変形形態を示し、超小型電子素子１８０の前面において露出する超小型電子素子１８０のコンタクト１３２は、超小型電子素子１８０のそれぞれの周辺縁部１７０、１７２、１７６、１７８に隣接しかつそれに整列して列又は行で配置される。縁部１７０、１７２は、平行であり、第１の方向１４２に延在する。図６Ｃは、超小型電子素子１８０の軸平面１７４の位置を示す。このような変形形態では、軸平面１７４は、第１の方向に延在するように示され、平行縁部１７０及び１７２の中で中央に置かれる。
【００５８】
図６Ｄは、図６Ｂに示す実施形態の別の変形形態を示し、超小型電子素子１９０のコンタクトは、超小型電子素子の縁部１７０、１７２に隣接して列１８８及び１８９で配置される。しかし、この場合、超小型電子素子１９０は、超小型電子素子１９０上に導電性再分配層を有する半導体チップを備え、コンタクト１３２は、半導体チップのコンタクト１９２、１９４と接触状態で形成される導電性トレース又は金属化ビアによって半導体チップのコンタクト１９２、１９４に接続される（又は、金属化されたビアとトレースとの両方によってチップのコンタクト１９２、１９４に接続することができる）再分配コンタクトを含みうる。この例では、軸平面１７４は、再分配コンタクトの列１８８、１８９の間で中央に置かれたラインに沿って超小型電子素子の面１９６に交わる。
【００５９】
図６Ａに示すパッケージ１００では、超小型電子素子１３０を基板１０２に電気的に接続するワイヤボンド１７３を、超小型電子素子１３０から始めて形成することができ、その場合、ワイヤボンドは、超小型電子素子のコンタクト１３２上にボール１７５を形成し、対応する基板コンタクト１３６にウェッジ接合される。図６Ｅは、図６Ａの変形形態によるパッケージ１０１を示し、ワイヤボンド１８３は、基板のコンタクト１３６上にボール１８５を形成し、超小型電子素子１３０の対応する基板コンタクト１３２にウェッジ接合される。図６Ｅの変形形態を、超小型電子パッケージ１０１の高さ１０３を減少させるために、所望される場合に使用することができる。その理由は、このようにして形成されるワイヤボンド１８３が、一般に、図６Ａに示すワイヤボンド１７３に比べて、コンタクト１３２の上方に低い高さの可動域を有することができるからである。
【００６０】
図７は、パッケージ１００内の基板の端子担持表面１１０の方を見るパッケージ１００の平面図である。第１の端子が配置される列１０４Ａ、１０４Ｂは、表面１１０の中央領域１１２内に存在することができ、第２の端子が配置される列１０６Ａ、１０６Ｂは、表面１１０の１つ以上の周辺領域１１４Ａ、１１４Ｂ内に存在することができる。基板上の端子の任意の２つの隣接する列間の最小距離は、図７Ａに示す最小ピッチ１５０である。最小ピッチは、特定の列、例えば列１０４Ａ内の端子が配置される方向１６２に垂直な方向１６４にある。図７Ａに示す例では、最小ピッチ１５０は、互いに最も近い列１０４Ａと１０４Ｂとの間で起こる。継続して図７Ａを参照すると、中央領域１１２は、ピッチの方向１６４に基板表面１１０に沿って幅１５２を有する。特定の例では、幅１５２は、端子の任意の２つの隣接する列間の最小ピッチ１５０の３．５倍以下、すなわち、最も近い隣接する列１０４Ａと１０４Ｂとの間の最小ピッチ１５０の３．５倍以下とすることができる。
【００６１】
図７Ｂは、回路パネル３５４、並びに、それぞれが図５〜図６Ｅに関して上述した１つ以上の実施形態による構造を有する超小型電子パッケージ１００である第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂの超小型電子アセンブリ３００を示す。図７Ａを参照すると、各パッケージ１００Ａ、１００Ｂは、パッケージ上の端子のそれぞれの位置に割り当てられた同じ信号を有することができ、各パッケージ上の端子の列１０４Ａ、１０４Ｂ、１０６Ａ、１０６Ｂは、基板の縁部１１６に対して直交するｘ方向１６４及びｙ方向１６２において同じ位置に配置することができる。パッケージ１００Ａ、１００Ｂは、回路パネル３５４の互いに反対側の第１の表面及び第２の表面３５０、３５２において露出するコンタクト３６０、３６２にそれぞれ電気的に接続される。
【００６２】
回路パネルは、なかでもデュアルインラインメモリモジュール（「ＤＩＭＭ」）において用いられるプリント回路基板、システム又はマザーボードにおいて他の構成要素に接続する回路基板又はパネル等、さまざまなタイプとすることができる。特定の実施形態において、回路パネルは、熱膨張係数（「ＣＴＥ」）が摂氏温度当たり１２ｐｐｍ（「ｐｐｍ／℃」）よりも小さい素子を含むことができ、第１の表面及び第２の表面におけるパネルコンタクトは素子を貫いて延在するビアによって接続している。例えば、素子は本質的に半導体、ガラス、セラミックス、又は液晶ポリマー材料からなることができる。
【００６３】
図７Ｂに示す例では、第１のパッケージ１００Ａ上の列１０４Ａ、１０４Ｂ内の第１の端子１０５は、第１のパッケージ１００Ａ上のグリッド１０４内の位置に配置され、第２のパッケージ１００Ｂ上の列１０４Ａ、１０４Ｂ内の第１の端子１０５は、同様のグリッド１０４内の位置に配置することができる。端子の各グリッドは、完全に埋めることができる、すなわち、各グリッドの各位置に端子を有することができる。代替的に、パッケージ上のグリッドの１つ以上の位置に配置される端子が存在しない場合がある。図７Ｂから明らかになるように、各パッケージ１００Ａ、１００Ｂ上に第１の端子を含むグリッド１０４は、回路パネルの表面３５０に平行な直交するｘ及びｙ方向に、互いの１ボールピッチの距離以内で整列することができ、ボールピッチは、両方のパッケージ上の端子の任意の２つの隣接する列間の最小ピッチ以下とすることができる。特定の例において、グリッド１０４は互いに一致することができる。本明細書において、回路パネルの互いに反対側の表面のパッケージの第１の端子が互いに「一致する」場合、位置合わせは慣例的な製造公差内とすることができるか、又は第１の回路パネル及び第２の回路パネルの表面に平行な直交するｘ及びｙ方向に上述の１ボールピッチの半分よりも小さい公差内とすることができる。
【００６４】
図示のように、回路パネル３５４内の配線は、パッケージ１００Ａの列１０４Ａにおける端子を、パッケージ１００Ｂの列１０４Ａにおける端子と電気的に接続する。図７Ｂにおいて示される例において、配線は視野から隠れて見えない可能性があるので、図７Ｂにおいて電気的接続を形成する配線を破線３２０で概略的に示す。同様に、回路パネル３５４内の配線は、パッケージ１００Ａの列１０４Ｂにおける端子を、パッケージ１００Ｂの列１０４Ｂにおける端子と電気的に接続し、そのような端子間の電気的相互接続を、図７Ｂにおいて破線３２２で概略的に示す。
【００６５】
さらに、図７Ｂに示す特定の例において、それぞれのグリッド内に第１の端子を含む２つの列１０４Ａ、１０４Ｂがあり、グリッドが少なくとも互いの１ボールピッチ内で位置合わせされている場合には、パッケージ１００Ａの「Ａ」とラベルがついた第１の端子のうちの１つをパッケージ１００Ｂの「Ａ」とラベルがついた第１の端子のうちの対応する１つと接続するのに必要な回路パネル３５４上の配線は、比較的短くすることができる。具体的には、各パッケージ上の各グリッド１０４が２つの列１０４Ａ、１０４Ｂを有し、グリッド１０４が上述したように位置合わせされると、第１のパッケージ１００Ａの第１の列１０４Ａの端子は、回路パネルの第１の表面３５０に平行な直交するｘ及びｙ方向に、第２のパッケージ１００Ｂの第２の列１０４Ｂの端子の１ボールピッチ以内で位置合わせさせられ、第１の表面３５０は回路パネルの主要な表面である。さらに、第１のパッケージ１００Ａの第２の列１０４Ｂの端子は、回路パネルの第１の表面３５０に平行な直交するｘ及びｙ方向に、第２のパッケージの第１の列１０４Ａの端子の１ボールピッチ以内で位置合わせされる。
【００６６】
したがって、第１のパッケージ１００Ａの第１の列の第１の端子を第２のパッケージ１００Ｂの第１の列の対応する第１の端子と電気的に接続する回路パネル３５４上のスタブの電気長は、それぞれのパッケージ上の第１の端子の最小ピッチの７倍よりも小さく、例えば、図７Ａにおける第１の端子の列１０４Ａと１０４Ｂとの間のピッチ１５０の７倍よりも小さくすることができる。言い換えれば、回路パネルの第１の表面及び第２の表面において露出する、一対の電気結合された第１のパネルコンタクト３６０及び第２のパネルコンタクト３６２を、回路パネル上のバス３６の対応する導体に接続する導電性素子の全部合わせた合計の長さは、例えばパネルコンタクトの最小ピッチの７倍よりも小さくすることができる。
【００６７】
別の例では、一対の電気結合された第１のパネルコンタクト３６０及び第２のパネルコンタクト３６２を接続する導電性要素の組み合わされた全長は、第１の表面３５０と第２の表面３５２との間の回路パネル３５４の厚さ３５６とほぼ同じとすることができる。更に他の例において、第１のパッケージ１００Ａの列１０４Ａにおける第１の端子と第２のパッケージ１００Ａ上の列１０４Ｂにおける対応する第１の端子との間の接続の電気長は、回路パネル３５４の厚さ３５６とほぼ同じとすることができる。
【００６８】
これらの電気接続の長さの低減は、回路パネル上のバス３６（図２）からパッケージの接続部位までのスタブ長を低減することができる。低減されたスタブ長は、上記で述べたバス３６の信号について、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉のうちの１つ以上のものを低減すること等によって電気性能を改善することができる。
【００６９】
さらに、回路パネル３５４の構造を簡略化すること、又は、回路パネルを設計若しくは製造する複雑さ及びコストを低減すること等の他の利益も得ることが可能にすることができる。すなわち、回路パネル上の接続が、各パッケージの第１の端子を、アドレス情報を運ぶか又はアドレス情報及び上述した他の情報を運ぶ導体のセットを構成する回路パネル内のルーティング層に相互接続するのに必要とするワイヤリング層をより少なくすることができる。
【００７０】
さらに、上記で述べたアドレス情報又は上述したコマンド及びアドレス情報を送信するために使用されるような、バス３６を実装するために必要とされる回路パネル上のワイヤリングのグローバルなルーティング層の数もまた、回路パッケージに取り付けられる超小型電子パッケージが本明細書の原理に従って構築されるときに低減することができる。具体的には、必要とされるルーティング層の数は、場合によっては、２つ以下のルーティング層に低減することができる。特定の例では、上記で述べたアドレス情報をルーティングするのに、又は、コマンド−アドレスバス３６の上記で述べた全てのコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号をルーティングするのに、１つのルーティング層しか存在しないことができる。しかし、回路パネル上で、上記で述べたアドレス情報以外の情報を運ぶか又はコマンド−アドレスバス信号以外の信号を運ぶ、より多数のルーティング層が存在することもできる。
【００７１】
各超小型電子パッケージの第１の端子がそれぞれの超小型電子パッケージのグリッド１０４の単一列内の位置に配置される特定の例では、回路パネル３５４は、第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂの端子が電気的に接続される回路パネル上の接続部位と、少なくとも第３の超小型電子パッケージの端子が電気的に接続される異なる接続部位との間でのアドレス情報の全てのグローバルルーティング用に１つのルーティング層しか含まないことができる。
【００７２】
各超小型電子パッケージの第１の端子がそれぞれの超小型電子パッケージのグリッド１０４の２つ以下の平行な列内の位置に配置される一実施形態では、回路パネル３５４は、第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂの端子が電気的に接続される回路パネル上の接続部位と、少なくとも第３の超小型電子パッケージの端子が電気的に接続される異なる接続部位との間でのアドレス情報の全てのグローバルルーティング用に２つ以下のルーティング層を含みうる。特定の例では、このような実施形態では、上記で述べたグローバルルーティング用に１つのルーティング層しか存在しないことができる。
【００７３】
図７Ｃは、回路パネル、及び、回路パネルの互いに反対側の第１の表面及び第２の表面に対して互いに対向して実装された複数の超小型電子パッケージを組込む、例えば、なかでもＤＩＭＭ等の超小型電子アセンブリを示す。図７Ｃに見られるように、上記で述べたアドレス信号又はコマンド−アドレスバス信号は、超小型電子パネル１００Ａ、１００Ｂのそれぞれの対がそこで回路パネルの反対側に接続される接続部位Ｉ、ＩＩ、又はＩＩＩ間で、少なくとも一方向１４３に、回路パネル又は回路ボード３５４上のバス３６、例えばアドレスバス又はコマンド−アドレスバス上でルーティングすることができる。このようなバス３６の信号は、わずかに異なる時刻にそれぞれの接続部位Ｉ、ＩＩ、又はＩＩＩでパッケージの各対に達する。
【００７４】
少なくとも１つの方向１４３は、各パッケージ１００Ａ又は１００Ｂ内の少なくとも１つの超小型電子素子上の複数のコンタクトの少なくとも１つの列１３８が延在する方向１４２を横切るか又は方向１４２に直交することができる。このようにして、回路パネル３５４上の（すなわち、その上の又はその内の）バス３６の信号導体は、場合によっては、回路パネルに接続されたパッケージ１００Ａ又は１００Ｂ内の超小型電子素子上のコンタクトの少なくとも１つの列１３８に平行である方向１４２に互いから離間することができる。
【００７５】
そのような構成は、特に超小型電子パッケージの第１の端子１０５がそのような方向１４２に延在する１つ以上の列１０４Ａ、１０４Ｂに配列される場合には、バス３６の信号をルーティングするのに用いる回路パネル上の１つ以上のグローバルルーティング層の信号導体のルーティングを簡単にするのに役立つことができる。例えば、比較的少数の第１の端子がそれぞれのパッケージ上の同じ垂直レイアウト場所に配置される場合には、回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にすることを可能にすることができる。したがって、図５に示す例において、アドレス信号Ａ３及びＡ１を受け取るように構成された第１の端子等、それぞれのパッケージ上の同じ垂直レイアウト場所には、第１の端子が２つのみ配置される。
【００７６】
例示的な実施形態では、超小型電子アセンブリ３５４は、アセンブリ３５４の超小型電子パッケージ１００Ａ、１００Ｂに転送される少なくとも一部の信号のバッファリングを実施するように構成される半導体チップを含みうる超小型電子素子３５８を有することができる。超小型電子素子３５８は、固体ドライブコントローラ等の論理機能を実施するように主に構成することができ、超小型電子パッケージ１００Ａ及び１００Ｂ内の超小型電子素子３５８の１つ以上のものはそれぞれ、不揮発性フラッシュメモリ等のメモリ記憶要素を含みうる。
【００７７】
超小型電子素子３５８は、システム１５００（図１８）等のシステムの中央処理ユニットを超小型電子素子３５８に含まれるメモリ記憶素子への及びそこからのデータ転送の監視から解放するように構成された、専用プロセッサを含みうる。ソリッドステートドライブコントローラを含むそのような超小型電子素子３５８は、システム１３００等のシステムのマザーボード（例えば、図１８に示す回路パネル１５０２）上のデータバスへの及びそこからの直接メモリアクセスを提供することができる。特定の実施形態において、超小型電子素子３５８は、バッファリング機能を有することができる。そのような超小型電子素子３５８は、超小型電子アセンブリ３５４の外部の構成要素に関して超小型電子素子３５８のそれぞれについてインピーダンス分離を提供するのに役立つように構成することができる。
【００７８】
特定の実施形態において、超小型電子パッケージの第１の端子１０４は、超小型電子素子１０１の動作モードを制御する情報を運ぶように構成することができる。より具体的には、第１の端子は超小型電子パッケージ１００に転送されるコマンド信号及び／又はクロック信号の特定の１組全てを運ぶように構成することができる。一実施形態において、第１の端子１０４は、外部の構成要素から超小型電子パッケージ１００に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド信号は、行アドレスストローブ、列アドレスストローブ、及びライトイネーブルを含む。そのような実施形態において、第１のチップは動作モードを制御する情報を再生するように構成することができる。代替的に、又はそれに加えて、第１のチップは超小型電子素子の動作モードを制御する情報を部分的に又は完全に復号化するように構成することができる。そのような実施形態において、それぞれの第２のチップは、アドレス情報、コマンド情報、又は超小型電子素子の動作モードを制御する情報のうちの１つ以上のものを完全に復号化するように構成することもしないこともできる。
【００７９】
その上に他の配列の端子を有する超小型電子パッケージを設けることができる。例えば、図８に示す超小型電子パッケージ４００において、端子の４つの列４０４Ａ、４０４Ｂ、４０４Ｃ、及び４０４Ｄが基板表面の中央領域１１２に配置され、これらの列は、上記のアドレス情報を運ぶように構成されるか、又は特定の実施形態では、アドレス信号をサンプリングするのに用いる上記のコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成される第１の端子を含む。超小型電子パッケージの特定の例では、第２の端子は、列４０４Ａ、４０４Ｂ、４０４Ｃ、４０４Ｄ内に配置され、上記で述べた情報又は第１の端子によって運ばれる信号以外の情報を運ぶように構成される。他の例（図示せず）において、超小型電子パッケージの第１の端子が端子の３つの列内の場所に配置されることも可能である。
【００８０】
図９Ａ及び図９Ｂに示す超小型電子パッケージ５００において、第１の端子は基板表面の中央領域５１２に配置された単一の列５０４内の場所に配置され、この単一の列は、超小型電子パッケージの縁部５１６、５１８に平行な方向に延在する。以降で、特に述べない限り、説明を容易にし、明確にするために、第２の端子を、本発明の種々の態様を示す図から省略することができるが、第２の端子は、それでもこのような実施形態内に存在する場合がある。
【００８１】
図９Ａに見られる特定の例において、基板上の端子の任意の２列の間の最小ピッチは、基板表面の周辺領域５１４Ｂ内に配置された第２の端子の隣接する列５０６Ｂと５０６Ｃとの間のピッチ５５２である。中央領域の幅５５４は、端子の列５０６Ｂと５０６Ｃとの間の最小ピッチ５５２の３．５倍以下である。
【００８２】
図１０Ａは、特定の例による超小型電子パッケージ６００を示し、超小型電子素子は、それぞれが基板６０２から離れる方を向くコンタクト担持面６３１と、基板の第１の面の方を向く後面とを有する、電気的に相互接続された第１の半導体チップ６３２と複数の第２の半導体チップ６３４との垂直スタック６３０を含む。ワイヤボンド６３５は、半導体チップ６３２、６３４上のコンタクト６２６を、基板上の対応するコンタクト６３６に電気的に相互接続させる。スペーサ６３８は、半導体チップ６３４の隣接する面間に配置することができ、スペーサ６３８は、半導体チップ６３２のコンタクト担持面６３１と半導体チップ６３４の後面との間に配置することができる。場合によっては、接着剤層（図示せず）を、各スペーサと、このようなスペーサに隣接する半導体チップの面との間に設けることができる。図１０Ａに示すように、１つ以上の第２の半導体チップ６３４が第１の半導体チップ６３２に電気的に相互接続される。例えば、図１０Ａに見られるように、垂直にスタックされた３つの第２の半導体チップ６３４が存在し、第２の半導体チップ６３４の面６３１は互いに平行である。
【００８３】
図１０Ａにおいて見られる超小型電子パッケージ６００において、第１の半導体チップ６３２及び第２の半導体チップ６３４のそれぞれは、そのような半導体チップがそれぞれメモリ記憶アレイ機能を有するように構成することができる。一例では、そのような半導体チップはそれぞれ、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動デバイスを多く具体化する。例えば、第１の半導体チップ及び第２の半導体チップのそれぞれは、メモリ記憶アレイと、メモリ記憶アレイにデータを入力しメモリ記憶アレイからデータを出力するのに必要な全ての回路とを含みうる。例えば、それぞれの半導体チップにおけるメモリ記憶アレイが書き込み可能な場合、それぞれの半導体チップは、パッケージの端子から外部データ入力を受け取るように構成された回路、及びそのような半導体チップからパッケージの端子にデータ出力を転送するように構成された回路を含みうる。したがって、それぞれの第１の半導体チップ６３２及びそれぞれの第２の半導体チップ６３４は、そのような半導体チップ内のメモリ記憶アレイにデータを入力し半導体チップ内のメモリ記憶アレイからデータを出力しそのようなデータを受け取って超小型電子パッケージの外部の構成要素に送信することができる、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ又はその他のメモリチップとすることができる。言い換えれば、そのような場合、それぞれのＤＲＡＭチップ又は他のメモリチップ内のメモリ記憶アレイへの及びそこからの信号は、超小型電子パッケージ内の更なる半導体チップによるバッファリングを必要としない。
【００８４】
代替的に、別の例において、１つ以上の第２の半導体チップ６３４は、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動デバイスを多く具体化することができるが、第１の半導体チップ６３２は異なるタイプのチップとすることができる。この場合、第１の半導体チップ６３２は、信号をバッファする、すなわち１つ以上の第２の半導体チップ６３４に転送するように端子で受け取った信号を再生するか、又は端子に転送するように第２の半導体チップ６３４のうちの１つ以上のものから受け取った信号を再生するか、又は端子から１つ若しくは複数の第２の半導体チップ６３４へ、及び１つ若しくは複数の半導体チップから超小型電子パッケージの端子への両方の方向に転送される信号を再生するように構成、例えば設計、組み立て、又は準備することができる。上述したように信号を再生することに対して代替的に又はそれに加えて、特定の例では、第１の半導体チップは、第１の端子等の端子で受信されたアドレス情報又はコマンド情報の少なくとも一方を部分的に又は完全に復号化するように構成することができる。第１のチップは、その後、１つ以上の第２の半導体チップ６３４に転送するために、このような部分的な又は完全な復号化の結果を出力することができる。
【００８５】
特定の例において、第１の半導体チップは、１つ以上の第２の半導体チップに転送されるコマンド信号、アドレス信号、及びクロック信号をバッファするように構成することができる。例えば第１の半導体チップ６３２は、信号の他のデバイスへの、例えば１つ以上の第２の半導体チップ６３４への転送においてバッファリング機能を提供する能動素子を任意の他の機能よりも多く具体化するバッファチップとすることができる。このとき、その１つ以上の第２の半導体チップは、メモリ記憶アレイは有するが、なかでもバッファ回路、デコーダ若しくはプレデコーダ、又はワード線ドライバ等のＤＲＡＭチップに共通の回路は省くことができる、機能を減らしたチップとすることができる。その場合、第１のチップ６３２はスタックにおいて「マスター」チップとして第２の半導体チップ６３４のそれぞれにおける動作を制御するよう機能することができる。
【００８６】
特定の例において、第２の半導体チップは、バッファリング機能を果たすことができないように構成することができ、このため、第１の半導体チップ及び第２の半導体チップのスタックした配列は、超小型電子パッケージにおいて必要なバッファリング機能を第１の半導体チップによって果たすことができるように、かつスタックした配列における第２の半導体チップのいずれによっても果たすことができないように構成される。
【００８７】
本明細書において説明した実施形態のいずれかにおいて、１つ以上の第２の半導体チップは、なかでも、以下の技術：ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（「抵抗性ＲＡＭ」、又は「抵抗性ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ」）、例えば、トンネル接合デバイスを具現化できるような磁気抵抗性ランダムアクセスメモリ、静的ランダムアクセスメモリ（ＳＲＡＭ）、スピントルクＲＡＭ、又は連想メモリのうちの１つ以上のものにおいて実現することができる。
【００８８】
図１０Ｂは、上述した実施形態の変形形態を示し、超小型電子パッケージ６０１内の第１の半導体チップ６３３は、パッケージ内の他の半導体チップ６３４に送信するために、パッケージの端子、例えば第１の端子で受信される少なくとも一部の信号をバッファリングするように構成される。この変形形態では、第１の半導体チップ６３３は、フリップチップ配向で基板６０２に実装することができる、すなわち、第１の半導体チップ６３３の面上のコンタクト６４３を、基板６０２上の対応するコンタクトに向かせ、はんだ、他のボンドメタル、又は他の導電性材料等によって基板６０２上の対応するコンタクトに接合させる。
【００８９】
図１１Ａは、更なる変形形態による超小型電子パッケージ６６０を示す断面図であり、図１１Ｂは、その対応する平面図であり、第２の半導体チップ６３４は、互いに対して階段状に実装され、それにより、第１の半導体チップ６３２のコンタクトは、第１の半導体チップ６３２の真上で第２の半導体チップ６３４Ａの縁部６１８を超えて露出し、その半導体チップ６３４Ａのコンタクトは、その第２の半導体チップ６３４Ａの真上で第２の半導体チップ６３４Ｂの縁部６１８を超えて露出する。第１のチップ及び第２のチップと基板との間の電気接続及びチップ間の電気接続は、半導体チップのスタック内で隣接チップを電気的に接続するワイヤボンド６３５、又は、チップをパッケージ基板６６２に直接電気的に接続するワイヤボンド６３７によって設けることができる。
【００９０】
図１２は、図１０Ａに関して上述した実施形態の更なる変形形態による超小型電子パッケージ６７０を示し、１つ以上の第２の半導体チップ６３４のコンタクト間の接続は、スタックされた半導体チップのユニット６３０の１つ以上の縁部に沿って、すなわち、このようなユニット６３０内の半導体チップ６３４の縁部に沿って延在するトレース又はリード６４０を含みうる。ユニット６３０は、場合によっては導電性ポスト、例えばマイクロピラーを含む場合がある、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又は両方等によって、実装され、第１の半導体チップ６３２のコンタクト６２７に電気的に相互接続される。トレース６５４は、コンタクト６２７から第２のコンタクト６２６まで第１の半導体チップの面６３１に沿って延在することができ、第２のコンタクト６２６は、次に、ワイヤボンド６４５等を通して基板に電気的に接続することができる。
【００９１】
第２の半導体チップ６３４間の電気接続は、第２の半導体チップ６３４の前面に沿って延在するトレース６４４を更に含みうる。図１２に更に示すように、第２の半導体チップ６３４の前面６４２は、基板６０２から離れる方に上方に又は基板６０２に向かって下方に向くことができる。
【００９２】
図１３Ａは、超小型電子パッケージ６８０を更に示し、第２の半導体チップ６３４は、第１のチップのコンタクト６２７に向き、かつ、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又は両方等によって、フリップチップ状に第１のチップのコンタクト６２７に接合されたコンタクト６４７を有する。トレース６５４は、コンタクト６２７を第１チップ上の他のコンタクト６２６に電気的に接続することができ、他のコンタクト６２６は、ワイヤボンド等を通して基板に電気的に接続される。
【００９３】
図１３Ｂは、特定の例による超小型電子パッケージ６９０を更に示し、１つ以上の第２の半導体チップ６３４は、第２の半導体チップ６３４の少なくともいくつかの厚さ６５２の方向に、すなわち、チップ６３４の面６４２に垂直な方向に延在するスルーシリコンビア（「ＴＳＶ」）によって互いに電気的に接続される。図１３Ｂに見られるように、一例では、ＴＳＶ６５０は、場合によっては導電性ポスト、例えばマイクロピラーを含む場合がある、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又は両方等によって、第１の半導体チップ６３２のコンタクト６２７に電気的に接続することができる。トレース６５４は、コンタクト６２７から第２のコンタクト６２６まで第１の半導体チップの面６３１に沿って延在することができ、第２のコンタクト６２６は、次に、基板にワイヤボンディングすることができる。
【００９４】
一例では、第１の端子、第２の端子、又は両方等の、パッケージ６９０の端子で受信される情報又は信号は、基板コンタクト６３６に接合されるワイヤボンド６４５を通して第１の半導体チップ６３２によって受信されることができ、ワイヤボンド６４５は、次に、超小型電子パッケージのこのような端子に接合される。バッファ要素として動作する第１の半導体チップ６３２は、次に、受信された情報又は信号を再生し、次に、再生された情報又は信号を、例えば、第１のチップ６３２と第２のチップ６３４との間の接続を通して、また、第２のチップ６３４のスタック内のＴＳＶ６５０を通して、１つ以上の第２の半導体チップに転送することができる。
【００９５】
図１３Ｃは、図１３Ｂに示す超小型電子パッケージの変形形態を示す。図１３Ｂに示すパッケージとは異なり、アドレス情報又はその他の情報を再生又は少なくとも部分的に復号化する、例えば、パッケージ内の他の半導体チップに転送する信号を再生するように構成することができる半導体チップ６６４は、基板６０２の第１の表面１０８に隣接して配置されない。むしろこの場合、半導体チップ６６４は１つ以上の他の半導体チップ上に重なるパッケージ内の場所に配置することができる。例えば図１３Ｃに示すように、チップ６６４は、基板６０２の第１の表面１０８に隣接して配置された半導体チップ６６２上に少なくとも部分的に重なるとともに、半導体チップ６６２の上に配置された半導体チップ６６３Ａ、６６３Ｂ及び６６３Ｃ上に少なくとも部分的に重なる。
【００９６】
一例において、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃはメモリ記憶アレイを含みうる。上述の例のように、そのようなチップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃはそれぞれ、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方をバッファする、例えば一時的に記憶するように構成された回路を組み込むことができる。代替的に、チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは機能的により限定されている場合があり、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方を一時的に記憶するように構成された少なくとも１つの他のチップと一緒に用いることが必要である場合がある。
【００９７】
半導体チップ６６４は、超小型電子パッケージの端子に、例えば、第１の端子６０４及び第２の端子６０６が配置されるグリッドに、導電性構造、例えばワイヤボンド６６５を通して電気的に接続することができる。この導電性構造は、半導体チップ６６３Ａの前面６３１に部分的に載り、基板６０２の第１の表面１０８において露出するコンタクト６３６に接続する。導電性構造、例えばワイヤボンド６６５は、チップ６６３Ａ上のコンタクト６３８を通り、チップ６６３Ａの面６３１に沿うか、チップ６６４の向かい合う面６４１に沿うか、又はチップ６６３Ａの面６３１及びチップ６６４の面６４１の両方に沿って延在する導体（図示せず）を通って半導体チップ６６４に電気的に接続することができる。上記で示したように、半導体チップ６６４を、導電性構造、例えばワイヤボンド６６５を通して受信する信号又は情報を再生するか又は少なくとも部分的に復号化するように構成することができ、また、再生されるか又は少なくとも部分的に復号化された信号又は情報を、チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃ等のパッケージ内の他のチップに転送するように構成することができる。
【００９８】
図１３Ｃにおいて更にわかるように、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは、そのようなチップのうちの１つ、２つ、又は３つ以上を貫いて延在することができる複数のスルーシリコンビア（「ＴＳＶ」）６７２、６７４、及び６７６によって、半導体チップ６６４と及び互いと電気的に接続することができる。そのようなＴＳＶはそれぞれ、パッケージ内の配線、例えば、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６４のうちの２つ以上の導電性パッド又はトレースと電気的に接続することができる。特定の例（図示せず）において、スルーシリコンビアは、全ての半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃの厚さを貫いて延在することができるが、ただしそれぞれのスルーシリコンビアはそこを貫いて延在するそれぞれのそのような半導体チップと電気的に接続しない場合がある。
【００９９】
図１３Ｃにおいて更にわかるように、複数のフィン６７１を含みうるヒートシンク又はヒートスプレッダ６６８が、なかでも熱接着剤、熱導電性グリース、又ははんだ等の熱導電性材料等を介して、半導体チップ６６４の面、例えばその裏面６３３に熱的に結合することができる。
【０１００】
図１３Ｃに示す超小型電子アセンブリ６９５は、サイクル当たり指定数のデータビットを基板上にそのために設けられた第１の端子及び第２の端子を介して超小型電子パッケージ上へ又はそこから転送することができるメモリモジュールとして動作するように構成することができる。例えば超小型電子アセンブリは、可能な構成の中でもとりわけ３２データビット、６４データビット、又は９６データビット等の複数データビットを、端子６０４、６０６と電気的に接続することができる回路パネル等の外部構成要素に又はそこから転送するように構成することができる。別の例において、パッケージに及びそこから転送されたビットがエラー訂正コードビットを含む場合には、パッケージへ又はそこから転送されるサイクル当たりのビット数は、３６ビット、７２ビット、又は１０８ビットとすることができる。ここで具体的に説明するもの以外のデータ幅も可能である。
【０１０１】
図１４Ａ、図１４Ｂ、及び図１５は、上述した実施形態の１つ以上の実施形態の更なる変形形態による超小型電子パッケージ１１００を示す。図１４Ａ、図１４Ｂ、及び図１５に見られるように、パッケージ１１００は、基板１１０２の第１の表面１１０８上で、互いから離間する第１の超小型電子素子１１３０及び第２の超小型電子素子１１３１を含む。各超小型電子素子１１３０、１１３１は、基板１１０２から離れる方を向くそれぞれの超小型電子素子の面１１４２から離れて延在する第１の平行縁部１１７０、及び、第１の縁部が延在する方向を横切るか又はそれに直交する方向に延在する第２の平行縁部１１７２を有する。
【０１０２】
超小型電子素子のコンタクト１１３８は、基板１１０２の第１の表面１１０８上の対応する基板コンタクト１１４８に電気的に接続される。次に、基板コンタクト１１４８の一部は、導電性トレース１１４４を通してか、導電性ビア１１４６を通してか、又はトレースとビアの両方を通してか等で、第２の表面１１１０上の中央領域１１１２内に配置される第１の端子１１０４に電気的に接続される。いくつかの実施形態では、基板コンタクト１１４８の一部を、代わりに、第２の表面の１つ以上の周辺領域１１６４内の第２の端子１１６２に電気的に接続することができる。図１４Ａは、パッケージ上の端子１１０４、１１６２の考えられる信号割り当てを示す。
【０１０３】
上述の実施形態のように、基板表面１１１０の中央領域１１１２は、パッケージ上の端子の任意の２つの隣接する列の間の最小ピッチ１１５２の３．５倍以下の幅１１５４を有し、２つの隣接する列はそれぞれ複数の端子を有する。基板１１０２の表面１１１０に垂直な軸平面１１５０は、第１の超小型電子素子１１３０及び第２の超小型電子素子１１３１の第１の縁部１１７０に平行でかつそれらの間で中央に置かれるラインに沿って表面１１１０に交わる。一例では、第１の端子１１０４の列がそれに沿って延在する軸１１５１は、図に示すように、第１の超小型電子素子及び第２の超小型電子素子の隣接する縁部１１３４と１１３５との間に配置することができる。これは、端子の２つ以上の列の軸について当てはまることができる。
【０１０４】
代替的に、図１４Ａ〜図１４Ｂ及び図１５に示さないが、第１の端子１１０４の列がそれに沿って延在する軸は、第１の超小型電子素子１１３０及び第２の超小型電子素子１１３１の面１１４０の１つ以上に載ることができ、これは、２つ以上の列の軸について当てはまることができる。表面１１１０の中央領域１１１２内に端子の４つ以下の列が存在する場合がある。上述した実施形態の場合と同様に、中央領域内に２つ以上の第１の端子の列が存在する必要はない。図１５に更に示すように、第１の超小型電子素子及び第２の超小型電子素子の面１１４２は、基板１１０２の第１の表面１１０８に平行な単一平面１１２４内に延在することができる。
【０１０５】
図１６Ａ〜図１６Ｂは、パッケージ１２００内に超小型電子パッケージ１１００（図１４Ａ〜図１４Ｂ、図１５）に関して上述したのと同じ配列及び電気的相互接続を有する第１の超小型電子素子１２３０及び第２の超小型電子素子１２３１に加えて、第３の超小型電子素子１２３３及び第４の超小型電子素子１２３５を更に含む、図１４Ａ〜図１４Ｂ、及び図１５において見られる実施形態の変形形態による超小型電子パッケージ１２００を示す。第１の超小型電子素子及び第２の超小型電子素子と同様に、第３の超小型電子素子及び第４の超小型電子素子はそれぞれ、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動デバイスを多く具体化することができる。第１の超小型電子素子及び第２の超小型電子素子と同様に、第３の超小型電子素子１２３３及び第４の超小型電子素子１２３５は、基板１２０２上にフェースアップ実装され、超小型電子素子のそれぞれのコンタクト担持面（図示せず）の上方に延在する電気接続等を通してパッケージの第１の端子１２０４に電気的に相互接続される。電気接続は、上記で論じたように、ワイヤボンドとすることができる。
【０１０６】
超小型電子パッケージの端子１２０４は、上述したように、端子の列間の最小ピッチの３．５倍以下の幅１２５２を有する中央領域１２１２内に配置することができる。図１６Ａに更に示すように、軸平面１２５０と基板１２０２との交差は、パッケージ１２００内の第１の超小型電子素子、第２の超小型電子素子、第３の超小型電子素子、及び第４の超小型電子素子の平行な第１の縁部１２７０の全ての間で中央に置くことができる。
【０１０７】
図１４Ａ〜図１４Ｂ、及び図１５に対して上述したのと同様の方法で、超小型電子素子１２３０、１２３１、１２３３、及び１２３５のコンタクト担持面（図示せず）は、そのような面の全てが同一平面上にある、すなわち図１５に示す単一の平面１１２４等単一の平面内に延在するよう、パッケージ１２００内に配列することができる。
【０１０８】
図１６Ｂは、第１の端子１２０４が中央領域における１つ以上の列１２４２内に配置され第２の端子１２０６がパッケージの周縁部１２６０、１２６１、１２６２、及び１２６３近くの複数のエリア内に配置される、パッケージ１２００上の端子の可能性のある信号割り当てを示す。この場合、いくつかの第２の端子はグリッド１２７０等のグリッド内の場所に配置することができ、いくつかの第２の端子は、グリッド１２７２等のグリッド内の場所に配置することができる。さらに、いくつかの第２の端子は、グリッド１２７４等のグリッド内の場所に配置することができ、いくつかの第２の端子は、グリッド１２７６内の場所に配置することができる。
【０１０９】
図１６Ｂに示すように、グリッド１２７６における第２の端子１２０６の信号クラス割り当ては、軸平面１２５０内に延在することができる垂直軸１２５１の回りで対称とすることができ、グリッド１２７４における第２の端子の信号クラス割り当ては、垂直軸１２５１の回りで対称とすることができる。本明細書において用いられるとき、２つの信号クラス割り当ては、それらの信号割り当てが同じ割り当てのクラスにある場合には、たとえそのクラス内での数値インデックスが異なっていようと、互いに関して対称とすることができる。例示的信号クラス割り当ては、データ信号、データストローブ信号、データストローブ補数信号、及びデータマスク信号を含みうる。特定の例において、グリッド１２７６において信号割り当てＤＱＳＨ＃及びＤＱＳＬ＃を有する第２の端子１２０６は、たとえそれらの第２の端子が異なる信号割り当てを有していようと、データストローブ補数である自らの信号クラス割り当てについて垂直軸１２５１の回りで対称である。
【０１１０】
図１６Ｂに更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ信号の超小型電子パッケージ上の第２の端子の空間的場所への割り当ては、垂直軸１２５１の回りでモジュロＸ対称性を有することができる。このモジュロＸ対称性は、１つ以上の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに搭載され、回路パネルはそれぞれの対向して搭載されるパッケージの対における第１のパッケージ及び第２のパッケージの対応する第２の端子の対に電気的に接続する、図７Ｂにおいて見られるアセンブリ３００における信号完全性を保つのに役立つことができる。本明細書において用いられるとき、端子の信号割り当てが或る軸の回りで「モジュロＸ対称性」を有する場合には、同じ番号の「モジュロＸ」を有する信号を運ぶ端子が、その軸の回りで対称である位置に配置される。したがって、図７Ｂ等におけるそのようなアセンブリ３００において、モジュロＸ対称性によって回路パネルを介した電気的接続を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じインデックス番号のモジュロＸ（この場合Ｘは８）を有する第２のパッケージの端子ＤＱ８に電気的に接続することができ、それにより、回路パネルの厚さを本質的に真っ直ぐ貫く、すなわちそれに垂直な方向に接続を行うことができる。
【０１１１】
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは２以上である。又は、Ｘは８×Ｎとすることができる。ただしＮは２以上である。したがって一例において、Ｘは１／２バイトにおけるビット数（４ビット）、１バイトにおけるビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくすることができる。そのようにして、一例において、図１６Ｂに示すようにモジュロ８対称性がある場合には、データ信号ＤＱ０を運ぶように構成されたグリッド１２７４におけるパッケージ端子ＤＱ０の信号割り当ては、垂直軸１２５１の回りで、データ信号ＤＱ８を運ぶように構成された別のパッケージ端子ＤＱ８の信号割り当てと対称である。さらに、グリッド１２７６におけるパッケージ端子ＤＱ０及びＤＱ８の信号割り当てについても同じことが当てはまる。図１６Ｂにおいて更にわかるように、グリッド１２７４におけるパッケージ端子ＤＱ２及びＤＱ１０の信号割り当ては、垂直軸１２５１の回りでモジュロ８対称性を有し、グリッド１２７６についても同じことが当てはまる。本明細書において説明するもの等のモジュロ８対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の信号割り当てのそれぞれに関してグリッド１２７４及び１２７６において見られる。
【０１１２】
図示してはいないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることができ、２よりも大きい任意の数とすることができることに注意することが重要である。したがって、対称性が基づくモジュロ数Ｘは、パッケージがそのために組み立てられる又は構成されるデータサイズにおいて存在するビット数によって決まることができる。例えば、データサイズが８ビットの代わりに１０ビットである場合には、信号割り当てはモジュロ１０対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数Ｘはそのような数を有することができる場合さえあってよい。
【０１１３】
図１７Ａ及び図１７Ｂは、図１６Ａ及び図１６Ｂに対して上述した実施形態１２００の変形形態による超小型電子パッケージ１３００を示し、パッケージ１３００は、第１の端子を含む列１３０４が配置された中央領域１３１２を有する基板表面１３１０を有する。図に見られるように、超小型電子素子１３３０、１３３１は、超小型電子パッケージ１１００の超小型電子素子１１３０、１１３１の配置（図１４Ａ〜図１４Ｂ、図１５）と同様の方法で基板１３０２上に配置され、隣接する超小型電子素子１１３０、１１３１の縁部１３６０は、互いに平行であり、かつ、同じ第１の方向１３４２に延在する。超小型電子素子の縁部１３６２は、方向１３４２を横切る、通常は、方向１３４２に直交する方向１３４４に延在する。
【０１１４】
場合によっては、それぞれの超小型電子素子の第１の縁部１３６０は、このような超小型電子素子の第２の縁部１３６２より長い長さを有することができる。しかし、他の場合には、第２の縁部１３６２は、第１の縁部１３６０より長い長さを有することができる。図１７Ａに見られる特定のパッケージでは、超小型電子素子１３３０、１３３１、１３３２、又は１３３３の任意の超小型電子素子のいずれかの第１の縁部１３６０を含み、かつ、このような超小型電子素子の面に垂直である平面１３７０は、パッケージ１３００内の別の超小型電子素子の縁部１３６０に交わる。例えば、図１７Ａに示すように、超小型電子素子１３３３の縁部１３６０を含む平面１３７０は、方向１３４４に延在し、パッケージ内の別の超小型電子素子１３３０の縁部１３６０に交わる。特定の実施形態では、超小型電子素子１３３３の第１の縁部を収容する平面１３７０Ａ及び１３７０Ｂは、パッケージ内の１つのみの他の超小型電子素子の第１の縁部に交わる。そのため、平面１３７０Ａは、超小型電子素子１３３０のみの縁部１３６０に交わる。
【０１１５】
加えて、図１７Ａにおいて更にわかるように、中央領域１３１２は更に限定することができる。具体的には、図１７Ａは、基板１３０２の表面１３１０上に、第１の超小型電子素子１３３０、第２の超小型電子素子１３３１、第３の超小型電子素子１３３２、及び第４の超小型電子素子１３３３のいずれの面もそれを越えて延在しない、長方形の部分領域１３７２があることを示す。図１７Ａ〜図１７Ｂに示す超小型電子パッケージ１３００において、中央領域１３１２はそのような長方形の部分領域１３７２の境界を越えて延在しない。
【０１１６】
図１７Ｂは更に、パッケージ上の端子の最も近い２つの隣接する列間の最小ピッチの３．５倍以下の、パッケージの対向する縁部１３１６及び１３１８に直交する幅１３５４にわたる中央領域１３１２内に第１の端子１３０４が配置された、超小型電子パッケージ１３００内の端子の可能性のある配列を示す。周辺領域は基板１３０２の表面１３１０の残りのエリアを占め、それぞれ中央領域の縁部とパッケージの対向する縁部１３１６、１３１８との間の幅１３５６、１３５７にわたっている。
【０１１７】
図５〜図１７Ｂを参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図１８に示すシステム１５００等、さまざまな電子システムの構造において利用することができる。例えば、本発明のさらなる実施形態によるシステム１５００は、他の電子構成要素１５０８及び１５１０とともに上述した超小型電子パッケージ及び／又は超小型電子アセンブリ等、複数のモジュール又は構成要素１５０６を含む。
【０１１８】
図示の例示的システム１５００において、システムは、フレキシブルプリント回路基板等の、回路パネル、マザーボード、又はライザーパネル１５０２を含むことができ、回路パネルは、モジュール又は構成要素１５０６を互いに相互接続する多数の導体１５０４を含みうる。多数の導体１５０４のうち、１つのみを図１８に示す。そのような回路パネル１５０２は、システム１５００に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれに又はそこから信号を伝達することができる。しかし、これは単に例示的なものであり、モジュール又は構成要素１５０６同士の間の電気的接続を行う任意の適切な構造も用いることができる。
【０１１９】
特定の実施形態では、システム１５００は、半導体チップ１５０８等のプロセッサも備えることができ、各モジュール又は構成要素１５０６は、クロックサイクルにおいてＮ個のデータビットを並列に転送するように構成することができ、プロセッサは、クロックサイクルにおいてＭ個のデータビットを並列に転送するように構成することができるようになっている。ＭはＮ以上である。
【０１２０】
一例では、システム１５００は、クロックサイクルにおいて３２個のデータビットを並列に転送するように構成されたプロセッサチップ１５０８を備えることができ、このシステムは、図５を参照して説明した超小型電子パッケージ１００等の４つのモジュール１５０６も備えることができ、各モジュール１５０６は、クロックサイクルにおいて８つのデータビットを並列に転送するように構成されている（すなわち、各モジュール１５０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【０１２１】
別の例では、システム１５００は、クロックサイクルにおいて６４個のデータビットを並列に転送するように構成されたプロセッサチップ１５０８を備えることができ、このシステムは、図１６Ａ〜図１６Ｂを参照して説明した超小型電子パッケージ１２００等の４つのモジュール１５０６も備えることができ、各モジュール１５０６は、クロックサイクルにおいて１６個のデータビットを並列に転送するように構成されている（すなわち、各モジュール１５０６は４つの超小型電子素子を備えることができ、これらの４つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【０１２２】
図１８に示す例では、構成要素１５０８は半導体チップであり、構成要素１５１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム１５００において用いることができる。もちろん、説明を明瞭にするために、図１８には２つの追加の構成要素１５０８及び１５１０しか示されていないが、システム１５００は、任意の数のそのような構成要素を備えることができる。
【０１２３】
モジュール又は構成要素１５０６並びに構成要素１５０８及び１５１０は、破線で概略的に示す共通のハウジング１５０１内に実装することができ、必要に応じて互いに電気的に相互接続して所望の回路を形成することができる。ハウジング１５０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、スクリーン１５１０は、このハウジングの表面において露出することができる。構造１５０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ１５１１又は他の光学デバイスも設けることができる。ここでも、図１８に示す単純化したシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等の固定構造と一般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて作製することができる。
【０１２４】
図５〜図１７Ｂを参照して上述した超小型電子パッケージ及び超小型電子アセンブリはまた、図１９に示すシステム１６００等の電子システムの構造においても利用することができる。例えば、本発明の更なる実施形態によるシステム１６００は、構成要素１５０６を複数の構成要素１６０６と取り替えたということを除き、図１８に示すシステム１５００と同じである。
【０１２５】
構成要素１６０６のそれぞれは、図５〜図１７Ｂを参照して上述した超小型電子パッケージ又は超小型電子アセンブリのうちの１つ以上のものとすることができ、又はそれを含みうる。特定の例において、構成要素１６０６のうちの１つ以上のものは、図７Ｂに示す超小型電子アセンブリ３００の変形形態とすることができ、回路パネル３５４は露出した縁部のコンタクトを含み、それぞれの超小型電子アセンブリ３００の回路パネル３５４は、ソケット１６０５に挿入するのに適切とすることができる。
【０１２６】
それぞれのソケット１６０５は、ソケットの片側又は両側に複数のコンタクト１６０７を含むことができ、それにより、それぞれのソケット１６０５が、超小型電子アセンブリ３００の上述の変形形態等、対応する構成要素１６０６の対応する露出した縁部のコンタクトとかみ合うのに適切となることができる。図示の例示的システム１６００において、システムは、フレキシブルプリント回路基板等の第２の回路パネル１６０２又はマザーボードを含むことができ、第２の回路パネルは、構成要素１６０６を互いに相互接続する多数の導体１６０４を含みうる。多数の導体１６０４のうち、１つのみを図１９に示す。
【０１２７】
特定の例において、システム１６００等のモジュールは複数の構成要素１６０６を含むことができ、それぞれの構成要素１６０６は超小型電子アセンブリ３００の上述の変形形態である。それぞれの構成要素１６０６は、それぞれの構成要素１６０６に又はそこから信号を伝達するように、第２の回路パネル１６０２に搭載され電気的に接続することができる。システム１６００の具体的な例は単に例示的なものであり、構成要素１６０６間の電気的接続を行う任意の適切な構造も用いることができる。
【０１２８】
本発明の範囲又は精神から逸脱することなく、本発明における上述の実施形態の様々な特徴を、具体的に上述したものとは異なる方法で組み合わせることができることが認識されるであろう。本開示が、上述の本発明の実施形態のそのような組合せ及び変形の全てを含むことが意図される。
【０１２９】
様々な従属請求項及びそれらの従属請求項において記載される特徴は、最初の特許請求項において提示されるものと異なる方法で組み合せることができることが理解されるであろう。また、個々の実施形態に関連して説明される特徴は、説明される他の実施形態と共有することができることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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