(57)【特許請求の範囲】
【請求項１】
直列の電気パルスが伝播する伝送回線にドレイン端子またはソース端子の一方が接続され、前記電気パルスに同期したゲートパルスがゲート端子に入力されるトランジスタと、
前記トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された変換信号チャージ用キャパシタと、
前記トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に直流電圧が供給されるレジスタと、
前記変換信号チャージ用キャパシタの電圧を、増幅し均一化して変換信号として出力する増幅・均一化回路と、
を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項２】
直列の電気パルスが伝播する伝送回線にドレイン端子またはソース端子の一方が接続され、前記電気パルスに同期したゲートパルスがゲート端子に入力される第１のトランジスタと、
前記第１のトランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された電荷確保用キャパシタと、
前記第１のトランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に直流電圧が供給されるレジスタと、
ドレイン端子またはソース端子の一方が、前記第１のトランジスタのドレイン端子またはソース端子の他方に接続され、前記電気パルスに同期したゲートパルスがゲート端子に入力される第２のトランジスタと、
前記第２のトランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された変換信号チャージ用キャパシタと、
を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項３】
請求項２において、
前記電荷確保用キャパシタと前記第２のトランジスタの間に挿入された電気増幅器を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項４】
請求項２または請求項３において、
前記変換信号チャージ用キャパシタの電圧を、増幅し均一化して変換信号として出力する増幅・均一化回路を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項５】
請求項１から請求項４のいずれか一項において、
前記ゲートパルスを発生するトリガ回路を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項６】
請求項５において、
前記トリガ回路は、前記直列の電気パルスに同期した光トリガパルスが入力されると電気トリガパルスを生成するMSM-PDを有しており、
前記MSM-PDから出力される電気トリガパルスを、前記ゲートパルスとしていることを特徴とする直列／並列変換器の変換チャネル。
【請求項７】
請求項１から請求項６のいずれか一項の変換チャネルが、並列状態で複数、前記伝送回線に接続されていることを特徴とする直列／並列変換器。
【請求項８】
第１の伝送回線に接続された、請求項１から請求項６のいずれか一項の変換チャネルと、
第２の伝送回線に接続された、請求項１から請求項６のいずれか一項の変換チャネルと、
前記第１の伝送回線に接続された前記変換チャネルと、前記第２の伝送回線に接続された前記変換チャネルに、共通してゲートパルスを送るトリガ回路と、
を有することを特徴とする直列／並列変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷移動の概念に基づくNRZ(Non Return to Zero)型の出力波形の変換信号を出力する直列／並列変換器に関するものである。
【背景技術】
【０００２】
高速電気パルスの直列／並列変換は、該当する電圧レベルを所定時間保持して電気信号に変換することにより行われる。これにより、高速電気パルスと、低速で動作する電気回路、たとえば変換を行わないとこのような高速電気パルスを直接処理することができなかった回路とのインターフェース接続が可能になる。
【０００３】
低速回路による信号処理の実行はエネルギー効率の点では非常に優れ、直列／並列変換はエネルギー効率の高い動作を推進するための重要な要素となる。さらに、高速電気パルスのパルス幅が非常に狭い場合、これを直接処理するための確実な手段を見つけることは非常に困難であるため、直列／並列変換が不可欠となる。
【０００４】
この点において、本願発明者はたとえば25Gbps以上の高速バーストモードの光パケットのビットと、エネルギー効率の高い低速CMOS回路とのインターフェース接続に特に関心を持っている。このような処理はパケットバッファリングと呼ばれ、光パケット交換（OPS: Optical Packet Switching）を可能にするための基礎となる。
パケットバッファリングは他の理由によっても強く求められ、衝突する光パケット間の競合解決に使用されるほか、パケット再生性、サービス品質（QoS: Quality of Service）のプロビジョニング、パケットマルチキャスティングなどの上位のネットワーキング機能を提供するためにも使用される。
さらに、パケットバッファリングは、特定のOPSドメインに属していて特定の変調形式と送信規則を使用するパケットと、OPS／イーサネット（登録商標）変換などの送信規則および形式を採用するその他の通信ドメインとのインターフェース接続のためにも不可欠である。
【０００５】
一般的なアプローチでは、光パケットはバーストモードの動作をサポートする、つまり光パケットが到着するとすぐに動作を開始できる超高速の光検知器によって電気信号（電気パルス）に変換される。光検知器から出力された電気パルスは、受信した高速信号の送信用に十分な帯域幅が使用できるように、通常は伝送回線を介して直列／並列変換器に結合される。
【０００６】
直列／並列変換器の基本的構成を図１９に示す。同図に示すように、光検知器からの出力（電気パルス）は、N個の直列／並列変換チャネルCH01〜CHNを備えた伝送回線TLに沿って伝播される。 各チャネルCH01〜CHNは伝送回線TLに沿って伝播されるN個の連続ビット（電気パルス）を変換するために時間的に連続して使用され、N+1ビットごとに各チャネルCH01〜CHNを反復して使用することにより、光パケットに含まれるすべてのビットを変換することができる。各チャネルCH01〜CHNからの出力は、対象となる後続の低速回路にインターフェース接続される。
【０００７】
（NRZ型の出力波形を使用した直列／並列変換を実行するための効率的な方式の需要）
高速電気パルスの直列／並列変換を実行するためのいくつかの方式がすでに提案されている。しかし、従前の技術では、変換されたビットから生じる波形は非ゼロ復帰（NRZ: Non Return to Zero）型のパターンを直接取らない。
NRZ型の波形を持つ出力の場合、直列／並列変換が完了し、次の変換が行われるまでの間は直列／並列変換の結果として同じ電圧レベルが維持される。長時間にわたって同じ信号のレベルを維持することは周波数成分の低減を意味するという重要な技術的意義がある。そして、このようなNRZ型の波形は、速度または周波数成分が最小限に抑えられた信号であるため、変換されたビットとそれに続く低速回路を直接結合するための最適なパターンである。
【０００８】
NRZ型の波形を持つ出力（変換信号）を生成する１つの手法は、ゼロ復帰（RZ: Return to Zero）型の出力信号を出力する直列／並列変換器の出力にコンパレータを設置することであり、コンパレータのしきい値を変更することにより、発生するパルスの時間を調節することができる。
しかし、実際には直列／並列変換器は単一の変換チャネルだけではなく、多数の変換チャネルで構成される。そのため、たとえば1Gbps程度の比較的高速で動作すべきオフチップコンパレータを各変換チャネルにそれぞれ設置すると、モジュール全体のエネルギー消費量が明らかに増加する。
それに対して、各変換チャネルにオンチップコンパレータを統合することにより、個別の１組のバイアスソースを使用して各変換チャネルのしきい値は独立して提供すべきである。しかし、これは、多数の変換チャネルを考慮する場合はほとんど実行不可能である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Salah Ibrahim, Hiroshi Ishikawa, Tatsushi Nakahara, and Ryo Takahashi, "A novel optoelectronic serial-to-parallel converter for 25-Gbps burst-mode optical packets" OPTICS EXPRESS, 2013, Vol.22, No.1, p157-165
【発明の概要】
【発明が解決しようとする課題】
【００１０】
（直列／並列変換を実行するための従来のサンプル・ホールドスキーム）
サンプル・ホールド（S&H）スキームは、高速電気パルスの直列／並列変換を実行するためにしばしば用いられている。S&Hスキームの基本構成を図２０に示す。伝送回線TL1に沿って伝播され、変換のための特定の電気パルスを考慮した高速電気パルスの流れの場合、その特定の電気パルスの電圧レベルに従って変化するキャパシタC1で電荷を得ることが基本的な概念となる。これは、当該パルスの存在下、キャパシタC1と伝送回線TL1を接続するノーマリーオフのトランジスタT1を短時間オンにすることにより行われる。
【００１１】
高速電気パルスの電圧レベルが高い場合、伝送回線TL1に接続されたトランジスタ端子は、ドレイン端子dとして機能し、キャパシタC1に接続されたトランジスタ端子はソース端子sとして機能し、電流はドレインからソースに向かって流れ、キャパシタC1に帯電される。
それに対して高速電気パルスの電圧レベルが低い場合、伝送回線TL1に接続されたトランジスタ端子はソース端子sとして機能し、キャパシタC1に接続されたトランジスタ端子はドレイン端子dとして機能し、キャパシタC1に存在する電荷は伝送回線TL1に放電される。
【００１２】
サンプリングされる高レベルと低レベルの電気パルスの区別は、キャパシタC1での電荷の純粋な差を大きくすることでより有効になる。しかし、問題はこの処理方式で生成される電荷がもともと制限されていることである。
【００１３】
帯電処理にかかる等価な回路を図２１に示す。同図において、RTL1は伝送回路TL1の特性インピーダンス、RT1はトランジスタT1の抵抗、VTL1は伝送回線の電圧である。
ここで電気パルスの一部は伝送回線TL1の特性インピーダンスRTL1に分散され、したがってキャパシタC1で生成された電荷量が制限される。さらに、伝送回線TL1とキャパシタC1を接続するトランジスタT1は当該パルスの一部の時間しか開かれず、先行パルスまたは後続パルスによる干渉を受けないため、電荷流入時間はパルスの時間の減少に伴って短くなる。つまり、回線速度が速い動作の場合はS&Hスキームによって生成される電荷が減少する。
【００１４】
本発明は、上記従来技術に鑑み、以下の目的を達成することができる直列／並列変換器を提供するものである。
(1) バーストモードの高速電気パルス用の直列／並列変換を実行するための効率的な手法を実現すること。
(2) 直列／並列変換によって生じる信号がNRZ型のパターンを取るようにすること。
(3) 負荷抵抗により低速回路を直接駆動することができる直列／並列変換回路を実現すること。
【課題を解決するための手段】
【００１５】
上記課題を解決する本願第１発明の直列／並列変換器の変換チャネルは、
直列の電気パルスが伝播する伝送回線にドレイン端子またはソース端子の一方が接続され、前記電気パルスに同期したゲートパルスがゲート端子に入力されるトランジスタと、
前記トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された変換信号チャージ用キャパシタと、
前記トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に直流電圧が供給されるレジスタと、
前記変換信号チャージ用キャパシタの電圧を、増幅し均一化して変換信号として出力する増幅・均一化回路と、
を有することを特徴とする。
【００１６】
また本願第２発明の直列／並列変換器の変換チャネルは、
直列の電気パルスが伝播する伝送回線にドレイン端子またはソース端子の一方が接続され、前記電気パルスに同期したゲートパルスがゲート端子に入力される第１のトランジスタと、
前記第１のトランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された電荷確保用キャパシタと、
前記第１のトランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に直流電圧が供給されるレジスタと、
ドレイン端子またはソース端子の一方が、前記第１のトランジスタのドレイン端子またはソース端子の他方に接続され、前記電気パルスに同期したゲートパルスがゲート端子に入力される第２のトランジスタと、
前記第２のトランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された変換信号チャージ用キャパシタと、
を有することを特徴とする。
【００１７】
また本願第３発明の直列／並列変換器の変換チャネルは、
本願第２発明において、前記電荷確保用キャパシタと前記第２のトランジスタの間に挿入された電気増幅器を有することを特徴とする。
【００１８】
また本願第４発明の直列／並列変換器の変換チャネルは、
本願第２または第３発明において、前記変換信号チャージ用キャパシタの電圧を、増幅し均一化して変換信号として出力する増幅・均一化回路を有することを特徴とする。
また本願第５発明の直列／並列変換器の変換チャネルは、
本願第１〜第４発明のいずれかにおいて、前記ゲートパルスを発生するトリガ回路を有することを特徴とする。
【００１９】
また本願第６発明の直列／並列変換器の変換チャネルは、
本願第５発明において、前記トリガ回路は、前記直列の電気パルスに同期した光トリガパルスが入力されると電気トリガパルスを生成するMSM-PDを有しており、
前記MSM-PDから出力される電気トリガパルスを、前記ゲートパルスとしていることを特徴とする。
【００２１】
また本願第７発明の直列／並列変換器は、
本願第１〜第６発明のいずれかの変換チャネルが、並列状態で複数、前記伝送回線に接続されていることを特徴とする。
【００２２】
また本願第８発明の直列／並列変換器は、
第１の伝送回線に接続された、本願第１〜第６発明のいずれかの変換チャネルと、
第２の伝送回線に接続された、本願第１〜第６発明のいずれかの変換チャネルと、
前記第１の伝送回線に接続された前記変換チャネルと、前記第２の伝送回線に接続された前記変換チャネルに、共通してゲートパルスを送るトリガ回路と、
を有することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、伝送回線を伝播する高速な電気パルスを直列／並列変換して、NRZ型の出力波形となっている変換信号を得ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１に係る直列／並列変換器の変換チャネルを示す構成図。
【図２】実施例１の変換チャネルの等価回路を示す回路図。
【図３】本発明の実施例２に係る直列／並列変換器の変換チャネルを示す構成図。
【図４】実施例２の変換チャネルの動作状態を示す動作状態図。
【図５】本発明の実施例３に係る直列／並列変換器の変換チャネルを示す構成図。
【図６】本発明の実施例３に係る直列／並列変換器のより具体的な変換チャネルを示す構成図。
【図７Ａ】実施例３において、第１のトランジスタに印加されるゲートパルスを示す波形図。
【図７Ｂ】実施例３において、第１のキャパシタの電圧を示す波形図。
【図７Ｃ】実施例３において、インバータ増幅器の出力を示す波形図。
【図７Ｄ】実施例３において、第２のトランジスタに印加されるゲートパルスを示す波形図。
【図７Ｅ】実施例３において、第２のキャパシタで形成されるパルスを示す波形図。
【図８】本発明の実施例４に係る直列／並列変換器の変換チャネルを示す構成図。
【図９】DB-MSMPDトリガ回路を示す構成図。
【図１０】本発明の実施例４に係る直列／並列変換器の変換チャネルを示す構成図。
【図１１】本発明の実施例４に係る直列／並列変換器のより具体的な変換チャネルを示す構成図。
【図１２】本発明の実施例４に係る直列／並列変換器の更により具体的な変換チャネルを示す構成図。
【図１３】フィールドプログラマブルゲートアレイをモデル化して示す構成図。
【図１４】本発明の実施例５に係る直列／並列変換器の変換チャネルを示す構成図。
【図１５Ａ】実施例５における変換済みビット（変換信号）を示す波形図。
【図１５Ｂ】実施例５における変換済みビット（変換信号）を示す波形図。
【図１５Ｃ】実施例５における変換済みビット（変換信号）を示す波形図。
【図１６】本発明の実施例６に係る直列／並列変換器の変換チャネルを示す構成図。
【図１７】本発明の実施例７に係る直列／並列変換器を示す構成図。
【図１８】本発明の実施例７に係る別の直列／並列変換器を示す構成図。
【図１９】直列／並列変換器の基本構成を示す構成図。
【図２０】サンプル・ホールドスキームの基本構成を示す構成図。
【図２１】サンプル・ホールドスキームの等価回路を示す回路図。
【発明を実施するための形態】
【００２５】
以下、本発明に係る直列／並列変換器及び、直列／並列変換器に用いる変換チャネルを、実施例に基づき詳細に説明する。
【００２６】
［実施例１］
（直列／並列変換を実行するための変更後の放電または保持スキーム）
このスキーム（実施例１：図１参照）の目的は、キャパシタC1での高速電気パルスの高レベルと低レベルの電圧間の電荷の純粋な差異がより効率的に区別できるように、これらの差異を増強することである。
【００２７】
この新しいスキームでは、高速電気パルスの変換を開始する前にキャパシタC1の電荷がフルの状態になることが保証され、基本的な概念は、キャパシタC1から伝送回線TL1に電荷を放電するか、または電荷を放電されることなくキャパシタC1に電荷が保持されるようにすることである。
以下ではこのスキームを放電または保持（D-or-H）スキームと呼び、使用する回路を図１に示す。なお図１の例では、キャパシタC1が変換信号チャージ用キャパシタとして機能する。
【００２８】
図１は、実施例１に係る直列／並列変換器の１つの変換チャネルを示す。この例では、トランジスタT1の一方の端子が、伝送回線TL1に取り付けられ、キャパシタC1の一方の端子とレジスタR1の一方の端子が、トランジスタT1の他方の端子に取り付けられている。キャパシタC1の他方の端子は接地され、レジスタR1の他方の端子にはDC電圧Vchrgが供給される。
キャパシタC1の静電容量とレジスタR1の抵抗値により規定される時間定数（R1・C1）の選択は、ビット変換の完了後、次のビット変換が行われる前の十分な時間の間にキャパシタC1に電荷が完全に再充電されることが保証されるように、キャパシタC1の静電容量とレジスタR1の抵抗値を設定している。
【００２９】
通常、トランジスタT1はDC低電圧が供給されるゲート端子gを有することによりオフにされ、当該高速電気パルスの到着時に、すでにゲート端子gに存在するDC電圧に短時間のゲートパルスが付加される。ここでは、伝送回線TL1に接続されたトランジスタ端子はソース端子sとして機能し、RC回路に接続された他方の端子はドレイン端子dとして機能する。そして、ゲート端子とソース端子間の電圧の差VgsによりトランジスタT1をオンにするかどうかが決定される。
【００３０】
伝送回線TL1を伝播する高速電気パルスのレベルが低い場合、トランジスタT1がオンになり、キャパシタC1の電荷が伝送回線TL1に放電されるように、ゲートパルスの電圧を伝送回線TL1の電圧より十分に高くすべきである。
それに対して、伝送回線TL1を伝播する高速電気パルスのレベルが高い場合、ゲートパルスはトランジスタT1をオンにするのに十分ではないので、キャパシタC1の電荷は変化しない。つまり、電荷が保持されるため、このスキームは放電または保持スキームとして適格である。
【００３１】
放電処理にかかる等価な回路を図２に示す。ここでレジスタR1の抵抗値は伝送回線TL1の特性インピーダンス(1/2)RTL1より十分高くなるよう選択される。伝送回線TL1を伝播する電気パルスが低レベルであるときには、トランジスタT1がオンになるとキャパシタC1での放電が開始され、同時にレジスタR1から充電電流もキャパシタC1に供給される。しかし、レジスタR1の抵抗が高くなるように選択されるため、レジスタR1を通して流れる充電電流は低く抑えられる。つまり、キャパシタC1での明確な電圧の低下が発生するまで、非常に低い値となる。したがって、レジスタR1の抵抗値を適切に選択し、同時にトランジスタT1を強制的にオンにすることにより、キャパシタC1での放電を十分に行うことができる。レジスタR1の抵抗値の上限は、時間定数R1・C1に関してこの値を十分に低く抑えることにより、次のビット変換が行われる前にキャパシタC1の電荷が回復するよう設定している。
【００３２】
S&Hスキームと比較して、D-or-Hスキームではキャパシタ（変換信号チャージ用キャパシタ）C1での電荷の純粋な差異を効果的に高めることができる。これは、キャパシタC1が効率的に低抵抗に放電されているか、または変更なしで保持されているためである。さらに、DC電圧の値Vchrgを適切に増加させることにより、低電圧レベルの電気パルスに対して発生する可能性のある変動にかかわらず、トランジスタT1のドレイン・ソース端子間の電圧の差Vdsを十分に大きくすることができる。そのため、伝送回線TL1での低電圧レベルの電気パルスについて、またトランジスタT1の短時間のオンの時間内で、十分な電流の流れが常に保証される。このような特徴により、高い回線速度でも効率的な直列／並列変換動作が可能となる。
【００３３】
［実施例２］
（NRZ型の波形を使用した直列／並列変換を実行するための電荷移動の概念）
この回路（実施例２：図３参照）の目的は、対応する電圧レベルとNRZ型の波形を使用して高速電気パルスから電気信号への直列／並列変換を実行することである。直列／並列変換の実行時、変換されるビット（高速電気パルス）のレベルに基づいて、回路出力電圧は高レベルまたは低レベルとなり、時間で等しく分割されるビットの流れの変換を考慮して、次のビット変換まで変更されない特定のビットに対応する出力を保持することにより、NRZ型の波形が生成される。
【００３４】
NRZ型の出力波形を使用した直列／並列変換を可能にするため、D-or-Hスキームと、通常は切断される2つのキャパシタC1,C2間の制御された電荷移動とを結合する以下の動作メカニズムを提案する。これらのキャパシタC1,C2はビット変換の瞬間のみ一時的に接続され、再び切断されるときには、変換されたビットのレベルに従って一方のキャパシタC2の状態はすでに変化している。
【００３５】
新しい動作メカニズムの基本的な回路構成を図３に示す。なお図３では、キャパシタC2が変換信号チャージ用キャパシタとして機能し、キャパシタC1は電荷確保用キャパシタとして機能する。
【００３６】
実施例２（図３参照）の基本回路は、図１に示すD-or-Hスキームのものと同様であるが、ノーマリーオフのトランジスタT2を介して取り付けられるキャパシタC2が加わっている。
すなわち、実施例２に係る直列／並列変換器の１つの変換チャネルでは、トランジスタT1の一方の端子が、伝送回線TL1に取り付けられ、キャパシタC1の一方の端子とレジスタR1の一方の端子が、トランジスタT1の他方の端子に取り付けられている。更にキャパシタC2の一方の端子はトランジスタT2を介してトランジスタT1の他方の端子に取り付けられている。つまり、トランジスタT2の一方の端子がトランジスタT1の他方の端子に接続され、トランジスタT2の他方の端子がコンデンサC2の一方の端子に接続されている。
キャパシタC1，C2の他方の端子は接地され、レジスタR1の他方の端子にはDC電圧Vchrgが供給される。
【００３７】
キャパシタC1はビット（高速電気パルス）変換の開始前に十分な量の電荷を確保するのに必要で、伝送回線TL1に当該ビットが到達したときに、トランジスタT1とトランジスタT2の両方のゲート端子に同時に、両方のトランジスタをノーマリーオフの状態に維持する既存のDCバイアスに付加された短時間のゲートパルスが供給される。
トランジスタT2のゲート端子に印加されるゲートパルスは必ず端子をオンにするのに十分でなければならず、トランジスタT1のゲート端子に印加されるゲートパルスは、伝送回線TL1に低電圧レベルで存在している場合、つまり当該ビットの電圧レベルが低い場合のみ端子をオンにすることができる。
【００３８】
伝送回線TL1での当該ビットの電圧レベルに基づいて、以下の2つの動作シナリオのいずれかが実行される。この動作シナリオを図４（ａ）（ｂ）を参照して説明する。
【００３９】
当該ビット（高速電気パルス）の電圧レベルが高い場合、図４（ａ）に示すように、トランジスタT1はオンにならない。これは、トランジスタT1のゲート・ソース端子間の電圧の差VgsがトランジスタT1のしきい値の電圧より小さくなるためである。そのため、キャパシタC1は伝送回線TL1から切断されたままとなり、既存の電荷が保持される。
しかし、同時に、トランジスタT2のゲート端子に印加されたゲートパルスによりトランジスタT2がオンになり、キャパシタC1およびキャパシタC2が一時的に接続される。キャパシタC1に接続されたトランジスタT2の端子はドレイン端子dとして機能し、キャパシタC2に接続されたトランジスタT2の他方の端子はソース端子sとして機能し、電荷がキャパシタC1からキャパシタC2に送出される。トランジスタT2のゲート端子へのゲートパルスの印加が終了すると、2つのキャパシタC1,C2は正常な切断状態に戻るため、キャパシタC2に送出された電荷は次のビットの変換が行われるまで変更なしでそのまま保持される。
【００４０】
それに対して、当該ビット（高速電気パルス）の電圧レベルが低い場合、図４（ｂ）に示すように、トランジスタT1のゲート・ソース端子間の電圧の差VgsがトランジスタT1のしきい値の電圧より十分に大きくなるため、トランジスタT1はオンになる。伝送回線TL1に接続されたトランジスタT1の端子はソース端子sとして機能し、キャパシタC1に接続されたトランジスタT1の他方の端子はドレイン端子dとして機能する。
同時に、トランジスタT2のゲート端子に印加されたゲートパルスによりトランジスタT2がオンになり、キャパシタC1およびキャパシタC2は相互に接続される。そのため、2つのキャパシタC1,C2はトランジスタT1を介して利用可能なパスを伝送回線TL1に接続し、ここで両方のキャパシタC1,C2が放電される。トランジスタT2のゲート端子へのゲートパルスの印加が終了すると、2つのキャパシタC1,C2は正常な切断状態に戻り、キャパシタC2はすでに放電されているため、次のビットの変換が行われるまで変更なしで低電圧レベルが維持される。
【００４１】
そのため、変換されたビットの電圧レベルによって決定される両方の動作シナリオについて、以下の点が、優れた動作として強調することができる。
(1) キャパシタ（変換信号チャージ用キャパシタ）C2の状態は変換されたビットのレベルのみに従って変化する。つまり、キャパシタC2で結果的に発生する電圧レベルの高低は、変換されたビットの電圧レベルのみに基づいて変化する。
(2) 変換されたビットに従ってキャパシタC2の状態が変化した後は、次の変換が行われるまで変化のない状態が維持されるため、キャパシタ（変換信号チャージ用キャパシタ）C2の電圧レベルを使用して非ゼロ復帰（NRZ）波形を生成することができる。
【００４２】
［実施例３］
(NRZ型の波形を使用した直列／並列変換を実行するための回路構成の向上)
この構成（実施例３：図５参照）の目的は、変換されたビットの異なるレベルに対してキャパシタ（変換信号チャージ用キャパシタ）C2で発生する電圧レベルの差を向上させることである。
【００４３】
図３の基本構成に示すように、トランジスタT2は2つのキャパシタC1とキャパシタC2の間の電荷移動を担うトランジスタである。変換されたビットが高い場合、トランジスタT2のドレイン端子とソース端子はそれぞれ、キャパシタC1とキャパシタC2に接続された端子となる。それに対して、変換されたビットが低い場合、この逆となり、トランジスタT2のドレイン端子とソース端子はそれぞれ、キャパシタC2とキャパシタC1に接続された端子となる。いずれの場合も、トランジスタT2のドレイン・ソース端子間の電圧の差Vdsは、短時間のオン時間中に十分な電流が流れるだけの大きさにならなければならない。
【００４４】
2つのキャパシタC1,C2間の電荷移動の観点から、キャパシタC2の電圧レベルの差が最大となるようにDC電圧Vchrgの最適な値を選択している。このように最適化する必要性は次のように説明できる。
たとえば、DC電圧Vchrgに大きな値を選択し、高レベルのビットを変換した場合、キャパシタC2の帯電が容易になり、電圧レベルが高くなる。それに対して、低レベルのビットを変換した場合、DC電圧Vchrgに大きな値を選択することは好ましくない。この理由は、キャパシタC2で十分な放電を行うにはキャパシタC1の電圧も一定の電圧レベルを下回るように低下させなければならず、キャパシタC1の最初のDC電圧Vchrgが高い場合はこの低い電圧レベルに達することがより難しくなるためである。
【００４５】
そのため、新しい動作メカニズムは2つの処理の組み合わせをしたことに注目すべきである。一方の処理は、変換されたビットの電圧レベルに基づいてキャパシタC1,C2が伝送回線TL1に選択的に放電されるものである。もう一方の処理は、2つのキャパシタ間でキャパシタC1からキャパシタC2、キャパシタC2からキャパシタC1の両方向での電荷移動が行われるものである。両方の処理が同じパラメータDC電圧Vchrgによって直接決定されるため、相互に最適化することがより難しくなる。
【００４６】
そこで図５に示す改良された回路（実施例３）では、キャパシタC1とトランジスタT2の間に電気増幅器Amが挿入される。これにより、伝送回線TL1に放出される信号の電圧レベルとキャパシタC2への電荷移動を決定する信号の電圧レベルとの差を発生させることができる。そのため、基礎となる両方の処理を独立させることにより、両方の処理をより効率的に最適化することができる。
【００４７】
改良された回路を実現したものを図６に示す。ここでは、インバータ出力での電圧の差を拡大するため、インバータ増幅器Ainvが使用される。このインバータ増幅器Ainvは、抵抗Rinv1とトランジスタTinv1が直列接続して構成されている。トランジスタTinv1のゲート端子にはキャパシタC1の一端が接続され、抵抗Rinv1とトランジスタTinv1との接続点がトランジスタT2の一端に接続されている。
【００４８】
図６の回路での測定データを図７Ａ〜図７Ｅに示す。なお、測定結果は1:16の比率での25-Gbpsの信号への直列／並列変換を実行することに対応している。また、測定で発生する可能性のあるリップルは測定プローブの影響によるものである。
【００４９】
一連の電気パルスは伝送回線TL1に沿って伝播され、図７Ａおよび図７Ｄに示すゲートパルスをそれぞれトランジスタT1およびトランジスタT2のゲート端子に印加することにより変換される。ここで、当該回路によって確認されるパターンは[ 011011011011011…]という形態を取る。
図７Ｂに示すように、キャパシタC1の電圧は電気パルスが低レベルの場合は低下し、電気パルスが高レベルの場合は保持される。インバータ増幅器Ainvの出力を図７Ｃに示す。ここで、低出力と高出力の間の大きな電圧の差が実現される。キャパシタC2での電圧のNRZ型の波形を図７Ｅに示す。NRZ波形に重ね合わされる小さなスパイクは使用する超高速トランジスタのゲートを通して供給されるパルスによって発生し、後で示すように、回路の最終出力から完全に除去することができる。
【００５０】
［実施例４］
（放電に基づくMSM-PDトリガ回路によって提供される正確なタイムトリガ）
特定のビット変換が行えるようにトランジスタT1およびトランジスタT2のゲート端子に印加すべきゲートパルスに関して、以下の要件を満たす必要がある。このことを図８を参照して説明する。なお、図８に示す実施例４において、トリガ回路１０は、変換される高速電気パルス（ビット）と同期するゲートパルスを生成し、ゲートパルスをトランジスタT1,T2のゲート端子に入力する。
(1) ゲートパルスは当該ビットに対して時間的に正確に同期すべきである。
(2) トランジスタT1のゲート端子に印加されるゲートパルスについては、狭いパルス幅の十分な振幅を維持することは、適切なビット選択を行うための主要要件である。
(3) トランジスタT2のゲート端子に印加されるゲートパルスについては、狭いパルス幅を維持しておくことは重要ではないが、トランジスタT2を常にオンにしておくには十分なパルスの振幅が必要となる、つまり、パルスが印加されるたびに十分な電圧の差を有する必要がある。
【００５１】
時間の同期の最初の要件に関しては、光トリガを電気トリガに変換する光電子工学回路を使用することで時間に関する制御性が大幅に向上する。これは、電気パルスが長時間の遅延により消失しやすいのに対して、光パルスの遅延は非常に正確に制御されうるためである。
【００５２】
さまざまな手法のなかで、トリガ回路１０の具体例として、特に金属-半導体-金属（MSM: Metal Semiconductor Metal）光検知器を利用して光トリガを電気トリガに変換する回路を検討する。ここでは、光トリガパルスが印加されるたびに狭い電気パルスを生成するため、放電に基づく（DB）MSM-PDトリガ回路が構成される。このような回路では短時間での反復処理が可能であり、つまり1ナノ秒未満に時間が分割された場合でもトリガされるたびにこの回路により適切な電気パルスが供給できる。
【００５３】
図９に示すDB-MSMPDトリガ回路１１は、DC入力電圧Vinputが入力されるレジスタRinとキャパシタCinにより構成されたRC回路と、RC回路に一方の端子が接続されたMSM-PD（Metal Semiconductor Metal Photo Detector）１１aと、MSM-PD１１aの他方の端子に接続された2個の並列レジスタRbiasにより構成されている。
2個の並列レジスタRbiasの一方はアース接続され、もう一方の並列レジスタRbiasはバイアス電圧Vbiasに接続される。また、このバイアス電圧Vbiasを低く抑えることにより、制御されるトランジスタT1（またはT2）がノーマリーオフモードに設定される。
【００５４】
DB-MSMPDトリガ回路１１のMSM-PD１１aに十分なエネルギーを持つ光トリガパルスPを印加することにより、MSM-PD１１aで十分な担体（キャリア：carriers）が生成され、これが低抵抗として機能してキャパシタCinに電荷を蓄積し、レジスタRbiasですばやく放電することができる。また、時間定数RinCinをRbiasCinより長くなるように選択することにより、キャパシタCinは短時間で使い尽くされ、再充電に比較的長い時間を要するため、狭い電気パルスを生成することができ、DB-MSMPDトリガ回路１１で設計パラメータの組み合わせを変えることで異なる条件の電気パルスを発生させる。
【００５５】
さらに、これらのパラメータを最適化することにより、十分な振幅と適度に狭いパルス幅で電気パルスを繰り返し生成することができ、回路の最適化のためにキャパシタCinを完全に再充電する必要はなく、非特許文献１に示すように、すでに640-psという短い時間が実証されている。
【００５６】
2個の別個のDB-MSMPDトリガ回路を使用してトランジスタT1とトランジスタT2を独立させて駆動することができるが、これには2つの別個の光パルスが必要となり、これは回路の専有スペースだけでなく、エネルギー消費量も増加することを意味する。
【００５７】
図１０に示すように、1個のDB-MSMトリガ回路１１で同時にトランジスタT1とトランジスタT2を駆動することができる。1個のトランジスタのゲート端子を駆動する場合と比較して、トリガ回路にかかるゲートの電気容量は2倍になることにより、電気トリガの形状に影響を及ぼす。
なお、図１０の例では、インバータ増幅器Ainvによって生成された電圧レベルに対応する十分な蓄積電荷が利用できるよう保証することによってキャパシタC2への電荷移動を促進するために、キャパシタC3が挿入される。また、トランジスタT2に送る電気トリガを増幅する増幅器A1が備えられている。
さらに、キャパシタC2の電圧（NRZ型の信号波形）を増幅して均一化し、低速デバイス３０に送る増幅・均一化回路２０も備えられている。
なお実施例１〜３においても、増幅・均一化回路を備えるようにしてもよい。
【００５８】
なおインバータ増幅器Ainvは、抵抗Rinv1とトランジスタTinv1が直列接続して構成されている。トランジスタTinv1のゲート端子にはキャパシタC1の一端が接続され、抵抗Rinv1とトランジスタTinv1との接続点がトランジスタT2の一端に接続されている。抵抗Rinv1の一端には増幅用の高電圧Vinv1＿highが入力され、トランジスタTinv1の他端には増幅用の低電圧Vinv1＿lowが入力される。
【００５９】
1個のMSM-PDトリガ回路によりトランジスタT1とトランジスタT2を同時に駆動する別の手法を図１１に示す。ここでは、MSM-PD１１aの一方の端子で生成されるプラスのパルスがトランジスタT1のゲートを駆動するのに使用され、MSM-PD１１aのもう一方の端子で生成されるマイナスのパルスが増幅器A1で反転増幅され、トランジスタT2のゲートを駆動するのに使用される。
【００６０】
図１１に示す増幅器A1の具体例としては、図１２に示すような、インバータ増幅器A2を採用することができる。このインバータ増幅器A2は、トランジスタT21と、抵抗R22と、抵抗R23により構成されている。抵抗R22の一端にはトリガ用の高電圧Vtrig＿highが入力され、トランジスタT21の他端にはトリガ用の低電圧Vtrig＿lowが入力され、抵抗
R23にはトリガ用のバイアス電圧Vtrig＿biasが入力される。
なお、図１２において、C10はキャパシタを示す。
【００６１】
通常、増幅処理では生成される電気パルスの幅がわずかに増大するが、非常に狭いパルス幅を維持することはトランジスタT2のゲートの駆動において重要な要素ではないため、十分な電圧の差Vgsをデメリットなしで保証することができる増幅のメリットは非常に大きいことに注目すべきである。トランジスタT1およびトランジスタT2のゲート端子に入力されるゲートパルスは、それぞれ図７Ａおよび図７Ｄに示される。
【００６２】
［実施例５］
（回路出力の増幅と均一化）
直列／並列変換を実行した結果として発生する出力は、当該ビットは変換が行われる前にはるかに高速になることを特徴とするため、当該ビットで直接動作できなかった低速回路に供給されることが意図されている。そのため、直列／並列変換が正常に処理された後に、発生した出力を後続の低速回路に供給する必要がある。後続の回路への変換結果の供給は、図１０の増幅・均一化回路２０に示すように、電圧レベルの増幅と調整の処理に分割することができる。つまり、後続の低速回路（低速デバイス）に適合する形で出力信号を提供できるように、必要な信号の変更を行うことと言い換えることができる。
【００６３】
ここでは一般的に、低速回路（低速デバイス）として、フィールドプログラマブルゲートアレイ（FPGA: Field Programable Gate Array）である特定のCMOS回路を特に想定している。このような低速回路は負荷抵抗としてモデル化できる。この負荷抵抗には、図１３（ａ）に示すように、端子「a」および「b」としてラベルが付与される2つの端子が装備される。
端子「a」および「b」の極性に基づいて、CMOS回路により高電圧または低電圧レベルを検出できる。たとえば、「a」の電圧が特定の電圧の許容範囲を有する「b」の電圧を上回る場合、高い信号が検出され、反対に「b」の電圧が特定の電圧の許容範囲を有する「a」の電圧を上回る場合、低い信号が検出される。一般的に、このような2端子シグナリングはLVDSシグナリングと呼ばれる。同じ効果は、一方の端子の電圧のみを変更し、他方の端子の電圧を固定したままにすることでも得られる。
【００６４】
図１３（ｂ）に示すように、「b」の電圧を固定した状態で、変換されたビットのレベルに応じて「a」の電圧を駆動するために直列／並列変換回路５０の出力が使用される。高電圧レベルの変換済みビットの場合、必要な許容範囲により、「a」の電圧が「b」の電圧を上回るように上昇される。一方低電圧レベルの変換済みビットの場合、必要な許容範囲により、「a」の電圧が「b」の電圧を下回るように低減される。
【００６５】
これに対応する具体的な回路を実施例５として図１４に示す。
図１４に示す増幅・均一化回路２１は、トランジスタT211,T212と、抵抗R211,R212により構成されている。抵抗R211の一端には入力用の高電圧Vinv2g＿highが入力され、トランジスタT211の他端には入力用の低電圧Vinv2＿lowが入力され、トランジスタT212の一端には出力用の高電圧Vout＿highが入力され、抵抗R212の他端には出力用の低電圧Vout＿lowが入力される。
増幅・均一化回路２１は、キャパシタC2の電圧を、低速デバイス３１の特性に適合するように、増幅し均一化して変換信号として、低速デバイス３１に送る。
なお、図１４において、３１は低速デバイス、C10はキャパシタを示す。
【００６６】
図１４の増幅・均一化回路２１と類似の回路が組み立てられており、さまざまな組み合わせの変換済みビット（変換信号）に対して測定した回路出力を図１５Ａ〜図１５Ｃに示す。図１５Ａ〜図１５Ｃに示す回路出力は、図７Ｅに示すキャパシタC2の電圧レベルに相当し、キャパシタC2の電圧にすでに存在するスパイクは最終的な回路出力に影響を及ぼさないという効果を奏する。
【００６７】
［実施例６］
（同じ光トリガによって駆動されるいくつかの変換チャネル）
図１６に示す実施例６では、伝送回線TL1には変換チャネルCH11が接続され、伝送回線TL2には変換チャネルCH21が接続されている。DB-MSMPDトリガ回路１１のMSMPD１１ａには光トリガパルスPが入力される。MSMPD１１ａに光トリガパルスＰが入力されたときには、MSMPD１１ａの一端から出力された電気パルス（ゲートパルス）が、変換チャネルCH11のトランジスタT1のゲートに入力されると共に、変換チャネルCH21のトランジスタT1のゲートに入力される。また同時に、MSMPD１１ａの他端から出力された電気パルス（ゲートパルス）が、キャパシタC11及び増幅器A1を介して、変換チャネルCH11のトランジスタT2のゲートに入力されると共に、変換チャネルCH21のトランジスタT2のゲートに入力される。
【００６８】
つまり実施例６では、2つの異なる変換チャネルCH11,CH21が同じトリガ回路１１を共有しており、1つの光トリガパルスPを共有のMSM-PD１１ａに印加することにより、この2つの変換チャネルCH11,CH21を使用して別個の伝送回線TL1,TL2で伝播される2つの同期化されたビットを変換することができる。
【００６９】
［実施例７］
（フル直列／並列変換器の構成）
直列／並列変換器の構成の一例（実施例７）は図１７に示すとおりである。図１７の例では、図１４に示す構成の変換チャネルが、変換チャネルC11,C12・・・C1Nとして採用されており、各変換チャネルC11,C12・・・C1Nには光トリガパルスP1,P2・・・PNが入力される。
複数の変換チャネルC11,C12・・・C1Nは、並列状態となって順次、伝送回線TL1に接続されている。
【００７０】
伝送回線TL1には直列の電気パルスが伝播している。光トリガパルスP1,P2・・・PN相互間には、伝送回線TL1を伝播する電気パルス（シリアル電気パルス）のビット間隔に相当する時間差が順次設定されている。したがって、第１番目の電気パルスが変換チャネルC11に到着したときに光トリガパルスP1が変換チャネルC11のMSMPDに入力されて、変換チャネルC11から変換信号が出力され、第２番目の電気パルスが変換チャネルC12に到着したときに光トリガパルスP2が変換チャネルC12のMSMPDに入力されて、変換チャネルC12から変換信号が出力され、第N番目の電気パルスが変換チャネルC1Nに到着したときに光トリガパルスPNが変換チャネルC1NのMSMPDに入力されて、変換チャネルC1Nから変換信号が出力される。
このようにして、各変換チャネルC11,C12・・・C1Nからの変換信号は、NRZ形式のパラレル（並列）信号となる。
【００７１】
直列／並列変換器の構成の他の一例は図１８に示すとおりである。図１８の例では、図１６に示す構成の変換チャネルが、変換チャネルC11,C21、C12,C22、・・・、C1N,C2Nとして採用されており、対となった変換チャネルC11,C21、C12,C22、・・・、C1N,C2Nには光トリガパルスP1,P2・・・PNが入力される。
【００７２】
図１８に示す例では、伝送回線TL1を伝播する電気パルス（シリアル電気パルス）と、伝送回線TL2を伝播する電気パルス（シリアル電気パルス）と、光トリガパルスP1,P2・・・PNが同期している。
このため、伝送回線TL1を伝播する電気パルスを各変換チャネルC11,C12・・・C1Nにより変換して、NRZ形式のパラレル信号を得ると共に、伝送回線TL2を伝播する電気パルスを各変換チャネルC21,C22・・・C2Nにより変換して、NRZ形式のパラレル信号を得ることができる。
【産業上の利用可能性】
【００７３】
本発明は、伝送回線を伝播する電気パルス（シリアル信号）を、直列／並列変換して変換信号（パラレル信号）を出力する、直列／並列変換器に適用することができる。
【符号の説明】
【００７４】
１０  トリガ回路
１１  DB-MSMPD トリガ回路
１１a   MSMPD
２０，２１  増幅・均一化回路
３０，３１  低速デバイス
５０  直列／並列変換回路
TL,TL1,TL2  伝送回線
C1,C2  キャパシタ
T1  トランジスタ
R1  レジスタ
Am  電気増幅器
Ainv  インバータ増幅器
A1  増幅器
A2  インバータ増幅器
P  光トリガパルス
【要約】
【課題】電気パルスを変換した変換信号の高レベルと低レベルのレベル差を増強する。
【解決手段】トランジスタT1は、ドレイン端子またはソース端子の一方が伝送回線TL1に接続され、ゲート端子にゲートパルスが入力される。キャパシタC1は、トランジスタT1のドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地されている。レジスタR1は、トランジスタT1のドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に直流電圧Vchrgが供給される。伝送回線TL1を伝播する電気パルスに同期してゲートパルスが入力されて、キャパシタC1には、電気パルスのハイ・ローに応じた電圧が保持される。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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