(57)【特許請求の範囲】
【請求項１】
ニューラルシステムの２つ以上のニューロン回路をインタフェースするための電気回路であって、
第１のニューロン回路と第２のニューロン回路との間に接続されたメモリスタと、
前記第１のニューロン回路を前記メモリスタと接続するプレシナプスインタフェース回路と、
前記メモリスタを前記第２のニューロン回路と接続するポストシナプスインタフェース回路と、を備え、
前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含み、
前記高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にし、
前記メモリスタ抵抗を選択的に変化させることは、意図的な訓練事象中に前記メモリスタ抵抗を変化させることと、前記訓練事象中以外では前記メモリスタ抵抗を変化させないことを含む、電気回路。
【請求項２】
前記プレシナプスインタフェース回路は、スイッチの第１の組を備え、前記第１の組の少なくとも１つのスイッチは、前記第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第１の電流を流させ、前記第２のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第１の閾値レベルを下回るように設定し、
前記ポストシナプスインタフェース回路は、スイッチの第２の組を備え、前記第２の組の少なくとも１つのスイッチは、前記第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第２の電流を流させ、前記電圧は一定で第２の閾値レベルを上回り、
前記高インピーダンスの終端は、スイッチの前記第１の組の少なくとも１つのスイッチ及びスイッチの前記第２の組の少なくとも１つのスイッチが少なくとも部分的に前記第１及び第２の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含む請求項１に記載の電気回路。
【請求項３】
前記第１の出力パルスは、前記電気回路の第１のクロック信号の第１のパルスにおいて生成され、
前記第１の電流は、前記第１のクロック信号の前記第１のパルス中に前記メモリスタ内を流れ、
前記第２の出力パルスは、前記第１のパルス後の前記第１のクロック信号の第２のパルスにおいて生成され、
前記第２の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組からのスイッチの状態に基づく請求項２に記載の電気回路。
【請求項４】
前記第２の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第２の電流の前記流れの持続時間は、前記第１の出力パルスと前記第２の出力パルスとの間の時間差に依存する請求項３に記載の電気回路。
【請求項５】
前記第１の組の１つ以上のスイッチは、前記第１のニューロン回路からの第３の出力パルスに基づいて状態を変化させ、
前記第２及び第３の出力パルスによって引き起こされた前記変化は、前記第２の電流の方向と異なるそれに前記メモリスタ内を流れる第３の電流を生成し、前記電圧を一定にしおよび第３の閾値レベルを上回らせる請求項２に記載の電気回路。
【請求項６】
前記第２の出力パルスは、前記電気回路の第１のクロック信号のパルスにおいて生成され、
前記第３の出力パルスは、前記パルス後の前記第１のクロック信号の他のパルスにおいて生成され、
前記第３の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組のスイッチの状態に基づく請求項５に記載の電気回路。
【請求項７】
前記第３の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第３の電流の前記流れの持続時間は、前記第２の出力パルスと前記第３の出力パルスとの間の時間差に依存する請求項６に記載の電気回路。
【請求項８】
前記メモリスタ両端の前記電圧は、スイッチの前記第１及び第２の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づく請求項２に記載の電気回路。
【請求項９】
前記プレシナプスインタフェース回路は、第１の複数のメモリスタに接続され、前記第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第２のニューロン回路を備え、
前記ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続され、前記第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第１のニューロン回路を備える請求項１に記載の電気回路。
【請求項１０】
ニューラルシステムの２つ以上のニューロン回路をインタフェースする電気回路を実装するための方法であって、
第１のニューロン回路と第２のニューロン回路との間にメモリスタを接続することと、
プレシナプスインタフェース回路を用いて前記第１のニューロン回路を前記メモリスタと接続することと、
ポストシナプスインタフェース回路を用いて前記メモリスタを前記第２のニューロン回路と接続することと、を備え、
前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含み、
前記高インピーダンスの終端を用いてメモリスタ抵抗を選択的に変化させることをさらに備え、メモリスタ抵抗を選択的に変化させることは、意図的な訓練事象中に前記メモリスタ抵抗を変化させることと、前記訓練事象中以外では前記メモリスタ抵抗を変化させないことを含む、方法。
【請求項１１】
前記プレシナプスインタフェース回路は、スイッチの第１の組を備え、前記第１の組の少なくとも１つのスイッチは、前記第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第１の電流を流させ、前記第２のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第１の閾値レベルを下回るように設定し、
前記ポストシナプスインタフェース回路は、スイッチの第２の組を備え、前記第２の組の少なくとも１つのスイッチは、前記第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第２の電流を流させ、前記電圧は一定で第２の閾値レベルを上回り、
前記高インピーダンスの終端は、スイッチの前記第１の組の少なくとも１つのスイッチ及びスイッチの前記第２の組の少なくとも１つのスイッチが少なくとも部分的に前記第１及び第２の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含む請求項１０に記載の方法。
【請求項１２】
前記第１の出力パルスは、前記電気回路の第１のクロック信号の第１のパルスにおいて生成され、
前記第１の電流は、前記第１のクロック信号の前記第１のパルス中に前記メモリスタ内を流れ、
前記第２の出力パルスは、前記第１のパルス後の前記第１のクロック信号の第２のパルスにおいて生成され、
前記第２の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組からのスイッチの状態に基づく請求項１１に記載の方法。
【請求項１３】
前記第２の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第２の電流の前記流れの持続時間は、前記第１の出力パルスと前記第２の出力パルスとの間の時間差に依存する請求項１２に記載の方法。
【請求項１４】
前記第１の組の１つ以上のスイッチは、前記第１のニューロン回路からの第３の出力パルスに基づいて状態を変化させ、
前記第２及び第３の出力パルスによって引き起こされた前記変化は、前記第２の電流の方向と異なるそれに前記メモリスタ内を流れる第３の電流を生成し、前記電圧を一定にしおよび第３の閾値レベルを上回らせる請求項１１に記載の方法。
【請求項１５】
前記第２の出力パルスは、前記電気回路の第１のクロック信号のパルスにおいて生成され、
前記第３の出力パルスは、前記パルス後の前記第１のクロック信号の他のパルスにおいて生成され、
前記第３の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組のスイッチの状態に基づく請求項１４に記載の方法。
【請求項１６】
前記第３の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第３の電流の前記流れの持続時間は、前記第２の出力パルスと前記第３の出力パルスとの間の時間差に依存する請求項１５に記載の方法。
【請求項１７】
前記メモリスタ両端の前記電圧は、スイッチの前記第１及び第２の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づく請求項１１に記載の方法。
【請求項１８】
前記プレシナプスインタフェース回路は、第１の複数のメモリスタに接続され、前記第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第２のニューロン回路を備え、
前記ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続され、前記第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第１のニューロン回路を備える請求項１０に記載の方法。
【請求項１９】
ニューラルシステムの２つ以上のニューロン回路をインタフェースする電気回路を実装するための装置であって、
第１のニューロン回路と第２のニューロン回路との間にメモリスタを接続するための手段と、
プレシナプスインタフェース回路を用いて前記第１のニューロン回路を前記メモリスタと接続するための手段と、
ポストシナプスインタフェース回路を用いて前記メモリスタを前記第２のニューロン回路と接続するための手段と、を備え、
前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含み、
前記高インピーダンスの終端を用いてメモリスタ抵抗を選択的に変化させるための手段をさらに備え、前記メモリスタ抵抗を選択的に変化させるための手段は、意図的な訓練事象中に前記メモリスタ抵抗を変化させるための手段と、前記訓練事象中以外では前記メモリスタ抵抗を変化させないようにするための手段とを含む、装置。
【請求項２０】
前記プレシナプスインタフェース回路は、スイッチの第１の組を備え、前記第１の組の少なくとも１つのスイッチは、前記第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第１の電流を流させ、前記第２のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第１の閾値レベルを下回るように設定し、
前記ポストシナプスインタフェース回路は、スイッチの第２の組を備え、前記第２の組の少なくとも１つのスイッチは、前記第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第２の電流を流させ、前記電圧は一定で第２の閾値レベルを上回り、
前記高インピーダンスの終端は、スイッチの前記第１の組の少なくとも１つのスイッチ及びスイッチの第２の組の少なくとも１つのスイッチが少なくとも部分的に前記第１及び第２の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含む請求項１９に記載の装置。
【請求項２１】
前記第１の出力パルスは、前記電気回路の第１のクロック信号の第１のパルスにおいて生成され、
前記第１の電流は、前記第１のクロック信号の前記第１のパルス中に前記メモリスタ内を流れ、
前記第２の出力パルスは、前記第１のパルス後の前記第１のクロック信号の第２のパルスにおいて生成され、
前記第２の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組からのスイッチの状態に基づく請求項２０に記載の装置。
【請求項２２】
前記第２の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第２の電流の前記流れの持続時間は、前記第１の出力パルスと前記第２の出力パルスとの間の時間差に依存する請求項２１に記載の装置。
【請求項２３】
前記第１の組の１つ以上のスイッチは、前記第１のニューロン回路からの第３の出力パルスに基づいて状態を変化させ、
前記第２及び第３の出力パルスによって引き起こされた前記変化は、前記第２の電流の方向と異なるそれに前記メモリスタ内を流れる第３の電流を生成し、前記電圧を一定にしおよび第３の閾値レベルを上回らせる請求項２０に記載の装置。
【請求項２４】
前記第２の出力パルスは、前記電気回路の第１のクロック信号のパルスにおいて生成され、
前記第３の出力パルスは、前記パルス後の前記第１のクロック信号の他のパルスにおいて生成され、
前記第３の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組のスイッチの状態に基づく請求項２３に記載の装置。
【請求項２５】
前記第３の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第３の電流の前記流れの持続時間は、前記第２の出力パルスと前記第３の出力パルスとの間の時間差に依存する請求項２４に記載の装置。
【請求項２６】
前記メモリスタ両端の前記電圧は、スイッチの前記第１及び第２の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づく請求項２０に記載の装置。
【請求項２７】
前記プレシナプスインタフェース回路は、第１の複数のメモリスタに接続され、前記第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第２のニューロン回路を備え、
前記ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続され、前記第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第１のニューロン回路を備える請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の幾つかの実施形態は、概して、ニューラルシステム工学に関するものである。本開示は、より具体的には、生物規範型（ｂｉｏｌｏｇｉｃａｌｌｙ  ｉｎｓｐｉｒｅｄ）ネットワークにおけるシナプスの訓練のための方法及び装置に関するものである。
【背景技術】
【０００２】
生物規範型計算デバイスでは、計算ノード（ニューロン）間の伝達は、スパイクのレート及び相対的タイミングを通じて生じる。ニューラルネットワークの機能は、シナプスと呼ばれるニューロンとニューロンの結合の強度によって表すことができる。これらの強度又は“シナプス荷重”は、プレシナプススパイキングとポストシナプススパイキングとの間の相対的タイミングによりネットワークによって常に調整することができる。
【０００３】
理想的には、シナプス訓練のための回路は、シナプス結合が最小限可能な数のデバイスを利用するような形で実装される。この理由は、１つのニューロン当たりのシナプス数は典型的には約１万であり、１００万のニューロンから成る典型的な生物ネットワークの場合はシナプス総数が１００億に達する可能性があるためである。
【０００４】
生物規範型ネットワークのための技術では、パルス幅変調（ＰＷＭ）信号によって訓練された１つのシナプス当たり１つのデバイスという概念が提案されている。しかしながら、各対のニューロン間での伝達のためには非常に多数のチャネルが要求される。さらに、シナプス荷重は、荷重訓練事象外において意図されずに変化される可能性がある。これらの変化は、反対の極性の訓練ＰＷＭ信号を印加することによって元に戻す必要がある。しかしながら、これは、システムの実装を複雑にし、高い電流及び電力の消費につながる。
【発明の概要】
【０００５】
本開示の幾つかの実施形態は、ニューラルシステムの２つ以上のニューロン回路をインタフェースするための電気回路を提供する。電気回路は、概して、第１のニューロン回路と第２のニューロン回路との間に接続されたメモリスタと、第１のニューロン回路をメモリスタと接続するプレシナプスインタフェース回路と、メモリスタを第２のニューロン回路と接続するポストシナプスインタフェース回路とを含む。プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含むことができる。
【０００６】
本開示の幾つかの実施形態は、ニューラルシステムの２つ以上のニューロン回路をインタフェースする電気回路を実装するための方法を提供する。方法は、概して、第１のニューロン回路と第２のニューロン回路との間にメモリスタを接続することと、プレシナプスインタフェース回路を用いて第１のニューロン回路を第２のニューロン回路と接続することと、ポストシナプスインタフェース回路を用いてメモリスタを第２のニューロン回路と接続することと、を含む。プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含むことができる。
【０００７】
本開示の幾つかの実施形態は、ニューラルシステムの２つ以上のニューロン回路をインタフェースするための電気回路を実装するための装置を提供する。装置は、概して、第１のニューロン回路と第２のニューロン回路との間にメモリスタを接続するための手段と、プレシナプスインタフェース回路を用いて第１のニューロン回路をメモリスタと接続するための手段と、ポストシナプスインタフェース回路を用いてメモリスタを第２のニューロン回路と接続するための手段と、を含む。プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含むことができる。
【図面の簡単な説明】
【０００８】
本開示の上記の特徴を詳細に理解できるようにすることを目的として、実施形態を参照することで上記において要約したより具体的な説明を行うことができ、それらの実施形態の一部は添付された図面において例示されている。しかしながら、添付された図面は、本開示の幾つかの典型的な実施形態のみを例示するにすぎず、従って、それの適用範囲を制限するものであるとみなされるべきではなく、説明は、その他の同等に有効な実施形態を含めることが可能である。
【図１】本開示の幾つかの実施形態によるニューラルシステム例を示した図である。
【図２】本開示の幾つかの実施形態によるシナプスを有するニューロン回路例及び訓練回路を示した図である。
【図３】本開示の幾つかの実施形態によるシナプスの概略図例を示した図である。
【図４】本開示の幾つかの実施形態によるプレシナプススパイク及びポストシナプススパイクの相対的タイミングの関数としてのシナプス荷重の変化のグラフ図例を示した図である。
【図５Ａ】本開示の幾つかの実施形態によるシナプス訓練実装の例を示した図である。
【図５Ｂ】本開示の幾つかの実施形態によるシナプス訓練実装の例を示した図である。
【図６Ａ】本開示の幾つかの実施形態による図５からのシナプス訓練実装のために用いることができるパルス幅変調（ＰＷＭ）生成器例を示した図である。
【図６Ｂ】本開示の幾つかの実施形態による図５からのシナプス訓練実装のために用いることができるパルス幅変調（ＰＷＭ）生成器例を示した図である。
【図６Ｃ】本開示の幾つかの実施形態による図５からのシナプス訓練実装のために用いることができるパルス幅変調（ＰＷＭ）生成器例を示した図である。
【図７】本開示の幾つかの実施形態によるニューロン−ニューロン伝達のためのチャネル例を示した図である。
【図８Ａ】本開示の幾つかの実施形態によるシナプス訓練実装の他の例を示した図である。
【図８Ｂ】本開示の幾つかの実施形態によるシナプス訓練実装の他の例を示した図である。
【図９Ａ】本開示の幾つかの実施形態による図８からのシナプス訓練実装のために用いることができる単一カウンタＰＷＭ生成器の例を示した図である。
【図９Ｂ】本開示の幾つかの実施形態による図８からのシナプス訓練実装のために用いることができる単一カウンタＰＷＭ生成器の例を示した図である。
【図１０Ａ】本開示の幾つかの実施形態による図８からのシナプス訓練実装のために用いることができる二重カウンタＰＷＭ生成器の例を示した図である。
【図１０Ｂ】本開示の幾つかの実施形態による図８からのシナプス訓練実装のために用いることができる二重カウンタＰＷＭ生成器の例を示した図である。
【図１１】本開示の幾つかの実施形態によるニューラルシステム内の２つ以上のニューロン回路をインタフェースするための電気回路を実装するための動作例を示した図である。
【図１１Ａ】図１１において例示された動作を実施することが可能なコンポーネント例を示した図である。
【発明を実施するための形態】
【０００９】
以下では、本開示の様々な実施形態が添付図面を参照してより詳細に説明される。しかしながら、本開示は、数多くの異なる形態で具現化することができ、本開示全体を通じて提示された特定の構造又は機能に限定するとは解釈されるべきでない。むしろ、これらの実施形態は、本開示が徹底的かつ完全であること、及び本開示の適用範囲を当業者に十分に伝達することを目的として提供される。当業者は、ここにおける教示に基づき、本開示の適用範囲は、ここにおいて開示された本開示の実施形態が本開示のその他の実施形態から独立して実装されるか又は結合されるかにかかわらず、それらのあらゆる実施形態を網羅することが意図されることを評価すべきである。例えば、ここにおいて示される実施形態のうちのあらゆる数を用いて装置を実装すること又は方法を実践することができる。さらに、本開示の適用範囲は、ここにおいて示される開示の様々な実施形態に加えての又は様々な実施形態以外のその他の構造、機能、又は機能と構造を用いて実践される該装置又は方法を網羅することが意図される。ここにおいて開示された本開示のいずれの実施形態も、請求項の１つ以上の要素によって具現化可能であることが理解されるべきである。
【００１０】
語句“典型的な”は、“１つの例、事例、又は実例を提供すること”を意味するためにここにおいて用いられる。ここにおいて“典型的な”として説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈されるべきではない。
【００１１】
ここにおいては特定の実施形態が説明されるが、これらの実施形態の数多くの変形及び置換も本開示の適用範囲内である。好ましい実施形態の幾つかの利益及び利点が述べられているが、本開示の適用範囲は、特定の利益、用途又は目標に限定されることは意図されない。むしろ、本開示の実施形態は、異なる技術、システム構成、ネットワーク及びプロトコルに対して広範囲に適用可能であることが意図されており、それらの一部は、図内及び好ましい実施形態に関する以下の説明において例として示される。詳細な発明を実施するための形態及び図面は、本開示を限定するのではなく単に例示するだけであるにすぎず、本開示の適用範囲は、添付された請求項及びそれらの同等物によって画定される。
【００１２】
典型的なニューラルシステム
図１は、本開示の幾つかの実施形態による複数のニューロンレベルを有するニューラルシステム例１００を示す。ニューラルシステム１００は、シナプス結合ネットワーク１０４を通じて他のニューロンレベル１０６に結合されたニューロンレベル１０２を備えることができる。簡略化を目的として、図１には２つのニューロンレベルのみが例示されるが、典型的なニューラルシステム内にはそれよりも多くのニューロンレベルが存在することができる。
【００１３】
図１において例示されるように、レベル１０２の各ニューロンは、前レベル（図１には示されていない）の複数のニューロンによって生成することができる入力信号１０８を受け取ることができる。信号１０８は、レベル１０２のニューロンの入力電流を表すことができる。この電流は、膜電位をチャージ（ｃｈａｒｇｅ）するためにニューロン膜上に蓄積することができる。膜電位がそれの閾値に達したときに、ニューロンは発火し、次のニューロンレベル（例えば、レベル１０６）に伝達されるスパイクを出力することができる。
【００１４】
図１において例示されるように、１つのニューロンレベルから他へのスパイクの伝達は、シナプス結合ネットワーク（又は単に“シナプス”）１０４を通じて達成させることができる。シナプス１０４は、レベル１０２のニューロンから出力信号（すなわち、スパイク）を受け取り、調整可能なシナプス荷重によりそれらの信号をスケーリングしｗ１（ｉ，ｉ＋１），．．．，ｗＰ（ｉ，ｉ＋１）（ここで、Ｐは、レベル１０２と１０６のニューロン間のシナプス結合の総数）、スケーリングされた信号をレベル１０６における各ニューロンの入力信号として結合する。レベル１０６のすべてのニューロンが、対応する結合された入力信号に基づいて出力スパイク１１０を生成することができる。出力スパイク１１０は、他のシナプス結合ネットワーク（図１には示されてない）を用いて他のニューロンレベルに伝達することができる。
【００１５】
ニューラルシステム１００は、電気回路によってエミュレーションすることができ、広範な用途、例えばパターン認識、機械学習及びモーター制御、において利用することができる。ニューラルシステム１００内の各ニューロンは、ニューロン回路として実装することができる。出力スパイクを開始させる閾値までチャージされるニューロン膜は、内部を流れる電流を積分するキャパシタとして実装することができる。
【００１６】
本開示の幾つかの実施形態は、電流積分デバイスとしてのキャパシタを取り除き、メモリスタ素子をその代わりに用いることができる。この手法は、ニューロン回路において、及び、かさばるキャパシタが電流積分器として利用される様々なその他の用途において適用することができる。ナノメータのフィーチャーサイズ（ｆｅａｔｕｒｅ−ｓｉｚｅ）のメモリスタを用いることで、ニューロン回路の面積を実質的に縮小することができ、それは、非常に大型のニューラルシステムハードウェアの実装を実用的にすることができる。
【００１７】
１つのシナプス結合当たり相対的に少ない数のデバイス（例えば、可能な場合は１のデバイスのみ）を用いることが本開示においては提案される。シナプスデバイスは、例えば、両端に電圧を印加することによって抵抗を同調させる（ｔｕｎｉｎｇ）ことができるナノメータのフィーチャーサイズのメモリスタであることができる。メモリスタは、一対のニューロン間でスパイクを通過させ及びスケーリングするために用いることができる。シナプスデバイス（例えば、メモリスタ）がスパイク伝達中にそれの荷重（例えば、メモリスタ抵抗）を変化させるのは望ましくない。本開示は、シナプス荷重を調整できるシナプス訓練フェーズからスパイク伝達フェーズを効率的に分離させることによってこの問題を解決する。
【００１８】
さらに、幾つかの態様により、シナプスは、非対称的に訓練することができる。例えば、シナプス荷重は、それらの荷重を低減させる速度と比較してより高い速度で増大させることができる。本開示は、電流と電力の低消費を達成させながらこの訓練の非対称性を達成させる効率的な方法を提案する。提案されたシナプス訓練回路は、すべての入って来た又は出て行く結合によって共用することができ、その一方で、荷重訓練パルスを生成するために１つのデジタル実装されたパルス幅変調（ＰＷＭ）生成器のみを利用することができる。ニューロン間の伝達及びシナプス訓練には低速クロック信号の最大で３つのフェーズのみを用いることができる。
【００１９】
本開示の幾つか実施形態は、シナプス訓練事象を設定するための特別な信号を生成することもサポートする。これらの信号によって、シナプス訓練回路は、訓練事象外においては高インピーダンス状態であることができ、従って、シナプス抵抗（すなわち、シナプス荷重）は荷重訓練プロセス外では影響を受けることができない。従って、高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にすることができる。
【００２０】
シナプスの典型的なニューロン回路及び実装
図２は、本開示の幾つかの実施形態によるニューロン回路２０２、ニューロン回路２０２及びシナプス訓練回路２０６−２０８と接続されたシナプス２０４の概念的なブロック図例２００を示す。シナプス２０４は、図１からのシナプスネットワーク１０４の一部分に対応することができ、ニューロン回路２０２は、レベル１０６ニューロンのうちの１つであることができる。
【００２１】
シナプス回路２０４は、次の動作、すなわち、プレシナプスニューロン（例えば、図１からのレベル１０２ニューロン）からのスパイクの受け取り、各シナプス結合のための適切にスケーリングされた電流の生成、スケーリングされた電流をニューロン回路２０２の入力回路２１０として結合すること、及びシナプス荷重の格納、を提供することができる。図２において例示されるように、シナプス訓練回路は、訓練回路２０６とニューロン出力回路２０８との間で分割することができる。回路２０８は、シナプス荷重の訓練を可能にするパルス幅変調（ＰＷＭ）生成器とスイッチとを備えることができる。
【００２２】
ニューロン回路２０２内の電流２１４は、積分素子の（すなわち、ｕ回路２１６の）電位をチャージ（ｃｈａｒｇｅ）することができ、積分素子は、生物のニューロンの膜を模倣する。上記のように、積分素子は、ナノメータのフィーチャーサイズのメモリスタに基づいて実装することができる。積分素子の電位が定義された閾値に達したときに、比較器２１８を起動させてスパイク２２０を生成することができる。比較器出力信号２２０は、例えば、積分素子の電位をリセットするためにニューロン回路２０２の様々なスイッチを制御することができる。さらに、図２において例示されるように、スパイク２２０は、訓練回路２０６のための様々な荷重訓練信号２２２を生成するために回路２０８によって利用することができ、ニューロンの他のレベル（図２には示されていない）に伝達することができる。
【００２３】
本開示の一実施形態においては、図３においてニューロン−ニューロン（シナプス）結合３００に関して例示されるように、メモリスタ素子両端に一定の電圧を印加することによってシナプス２０４の各々内の電流を生成及びスケーリングすることができる。シナプス結合３００は、プレシナプスインタフェース回路３０４の負チャネル界効果トランジスタ（ＮＦＥＴ）に基づくスイッチＭ１とポストシナプスインタフェース回路３０６のダイオード接続正チャネル界効果トランジスタ（ＰＦＥＴ）に基づく電流センサＭ５との間に接続されたメモリスタ素子３０２を備えることができる。従って、単一メモリスタ素子３０２は、一対のニューロン回路間のシナプス接続を実際に表すことができる。
【００２４】
検出されたシナプス電流３０８は、ポストシナプスｖ回路（例えば、図２からのｖ回路２１２）の入力電流３１０（例えば、図２において例示されたニューロン回路２０２の入力電流２１０）としてトランジスタＭ６によってミラーリング（ｍｉｒｒｏｒ）することができる。スイッチＭ１両端の小さい電圧降下を無視した場合、シナプス電流３０８は以下のように与えることができる。
【数１】
0005922117.tif 000002
【００２５】
ここで、ＶＳは、正の電源電圧であり、ＶＳＧ５は、トランジスタＭ５のソース−ゲート電圧であり、Ｒは、最小値と最大値との間（すなわち、ＲｍｉｎとＲｍａｘとの間）で変化させることができるメモリスタ３０２の抵抗（メムリスタンス）である。
【００２６】
電圧ＶＳＧ５は、トランジスタＭ５を通る電流に非直線的に依存することができる。しかしながら、この電圧は、以下によって与えられるように直線的に概算することができる。
【数２】
0005922117.tif 000003
【００２７】
ここで、ＶＴＰは、ＰＦＥＴ閾値電圧を表し、ｇｍ５は、トランジスタＭ５のトランスコンダクタンスであり、それは一定であることができる。
【００２８】
方程式（２）を方程式（１）に置換してシナプス電流３０８に関して解くことによって、以下を得ることができる。
【数３】
0005922117.tif 000004
【００２９】
方程式（３）から、Ｉｓ同調範囲は次のように定義することができる。
【数４】
0005922117.tif 000005
【００３０】
しかしながら、図３において例示されたシナプス電流生成器には２つの主な欠点が存在する。第１に、メムリスタンスＲは、シナプスメモリスタ３０２両端における印加電圧に起因してスパイクの伝達／受け取り中に変化する可能性がある。これを防止するために、メモリスタ３０３両端の電圧降下ＶＳ−ＶＳＧ５がメモリスタ閾値電圧ＶＴ，ｍｅｍを下回るようにすることができる十分に低い電源電圧ＶＳを選択することができる。
【００３１】
第２に、シナプス電流３０８は、ポストシナプスニューロンのｖ回路によって用いられるそれよりもはるかに大きいことができる。典型的なメムリスタンスは、１ｋΩ乃至２０ＭΩの間で変動することができる。ＶＳ＝１．２Ｖ及びＶＳＧ５＝０．６Ｖである場合は、シナプス電流３０８は、シナプス荷重に依存して、１つのスパイク当たり３０ｎＡ乃至０．６ｍＡの間で変動することができる。他方、ポストシナプスニューロンへの入力電流３１０の典型的な値は、１００ｐＡ未満であることができる。従って、トランジスタＭ５とＭ６との間の電流ミラー比（ｍｉｒｒｏｒ  ｒａｔｉｏ）は、少なくとも６×１０６であることができ、それは、ハードウェア実装にとって実際的でない。大きなシナプス電流を生成すること及び大きなミラーリング比を用いることを回避するために非常に大きいＲｍｉｎ抵抗を有するメモリスタを用いるほうが良い。しかしながら、この手法は、方程式（４）によって定義されたＩｓ同調範囲を縮小することがある。
【００３２】
シナプス荷重の典型的な同調
図４は、本開示の幾つかの実施形態によるプレシナプススパイク及びポストシナプススパイクの相対的タイミングの関数としてのシナプス荷重の変化の（すなわち、正規化された興奮性ポストシナプス電位（ＥＰＳＰ）の）グラフ図例４００を示す。グラフ４００の一部分４０２において例示されるように、プレシナプスニューロンがポストシナプスニューロンの前に発火した場合は、対応するシナプス荷重を増大させることができる。この荷重増大は、シナプスの長期増強（ＬＴＰ）と呼ぶことができる。発火の逆の順序は、グラフ４００の一部分４０４において例示されるように、シナプス荷重を低減させてシナプスの長期抑圧（ＬＴＤ）を引き起こすことができる。
【００３３】
ＬＴＰ量は、典型的なニューロン膜時定数と同じオーダーの時定数でプレシナプスパイク時間とポストシナプススパイク時間との間の差の関数としてほぼ指数的に低減することができることをグラフ部分４０２から観察することができる。これは、ニューロンがそれの入力を積分する時間的範囲内に到着したプレシナプススパイクのみを増強させて因果関係の要求（ｒｅｑｕｉｒｅｍｅｎｔ  ｏｆ  ｃａｕｓａｌｉｔｙ）をさらに満たすことを保証することができる。
【００３４】
図４において例示されるように、シナプス荷重訓練曲線は、非対称的であることができる。グラフ部分４０２によって表されるＬＴＰ荷重増分は、短いスパイク間間隔の方が大きいことができるが、ＬＴＤ荷重増分（例えば、図４においてグラフ部分４０４によって例示されるように、１５０ｍｓ以内での減衰）よりも高速で減衰することができる（例えば、４０ｍｓ以内での減衰）。因果関係窓（ｃａｕｓａｌｉｔｙ  ｗｉｎｄｏｗ）の外部においてＬＴＤが圧倒的であると、プレシナプススパイクがポストシナプス活動電位に関して時間的にランダムに発生したときにシナプスの弱化を引き起こすことがある。従って、これらのランダムな事象は、シナプスを呼び起こす（ｅｖｏｋｅ）のに一貫して貢献することができない。
【００３５】
典型的なシナプス訓練回路及びＰＷＭ生成器−単一の低速クロック信号
本開示の幾つかの実施形態は、シナプス荷重訓練回路のデジタル実装を提供し、プレシナプススパイクとポストシナプススパイクとの間の時間間隔をクロック期間の増分として測定するためにカウンタを利用することができる。２つのクロック、すなわち、低速クロック及び高速クロック、を採用することができる。低速クロックのパルスは、スパイクを表すことができ、及び、シナプス訓練窓として用いることもできる。プレシナプススパイクとポストシナプススパイクとの間の時間は、低速クロック期間の倍数として測定することができる。
【００３６】
高速クロックは、低速クロックパルス内に納まることができるパルス幅変調（ＰＷＭ）訓練信号を生成するために利用することができる。各ＰＷＭパルスの幅は、２つの連続するプレシナプススパイクとポストシナプスとの間の時間差に対応することができる。スパイク間の時間間隔が大きいほど、パルス幅は小さくなることができ、逆も真である。ＰＷＭパルスの幅は、シナプス荷重を調整（訓練）することができる窓を表すことができる。
【００３７】
低速クロック期間は、最短のスパイク持続期間及び最短のスパイク間間隔と等しいか又はほんのわずかに小さいことができる。低速クロック周波数は、最大発火率のナイキストレートに対応することができる。図２からのニューロン回路２０２は、例えば、０．５ｍｓの最短のスパイク間間隔を有する幅０．５ｍｓのスパイクを生成することができる。従って、該当する低速クロック周波数は、２ｋＨｚに等しいことができる。２ｋＨｚクロックを用いて例えば８ｍｓの間隔にわたって最も細微な分解能（ｆｉｎｅｓｔ  ｒｅｓｏｌｕｔｉｏｎ）を達成させるために、パルス幅変調器のために４ビットカウンタを採用すれば十分であることができ、それは、例えば、３２ｋＨｚの高速クロック周波数でクロックすることができる。
【００３８】
本開示において提案されるシナプス訓練回路は、同じニューロン入力部に又は同じニューロン出力部に接続された全シナプスによって共用することができる。プレシナプスニューロンとポストシナプスニューロンとの間の伝達は、低速クロックの２つのフェーズにおいて生じることができる。クロック−高フェーズ中には、ニューロン間では１つのスパイクのみを伝達及び受け取ることができる。クロック−低フェーズ中には、訓練イネーブル（ＴＥ）信号又はＰＷＭ訓練信号のいずれかを伝達することができる。これらの信号は、スパイク信号とは絶対に重ならないことができる。ニューロン間の伝達は、対応するシナプスメモリスタの両側における該当するスイッチを閉じて開けることによって電圧領域内で生じることができる。
【００３９】
図５は、本開示の幾つかの実施形態による１つのシナプス当たり１つのメモリスタを有するシナプスインタフェース例５００を示す。１つのシナプス結合は単一のメモリスタ素子５０２として実装可能であることを観察することができる。図５において例示されるように、プレシナプス訓練回路５０４は、同じポストシナプスニューロンに結合された全シナプスによって共用することができる。さらに、ポストシナプス訓練回路５０６は、同じプレシナプスニューロンに結合された全シナプスによって共用することができる。トランジスタＭ１乃至Ｍ４は、スイッチを表すことができ、トランジスタＭ５−Ｍ６は、シナプス電流センサを表すことができる。さらに、スイッチＳは、低速クロック信号ＣＬＫによって制御することができる。
【００４０】
スパイクの伝達及び受け取り中には、スイッチＭ１及びＳは、オンであることができ、スイッチＭ２−Ｍ４はオフであることができ、トランジスタＭ５は、メモリスタ５０２内を流れるシナプス電流５０８に対処するために自己バイアスすることができる。一対のニューロン回路間で伝達される／受け取られるスパイクは、図５においてパルス５１２として例示されているプレシナプススパイクであることができる。このプレシナプススパイキング事象も回路５１０によって例示され、それは、この特定の事象と関連付けられた回路５００の部分を表す。メモリスタ５０２両端の電圧降下ＶＤＤＬ−ＶＧＳ５は、メモリスタ閾値電圧ＶＴ，ｍｅｍを下回ることができ、このため、メムリスタンスは、この事象中には変化することができない。トランジスタＭ５内を流れる電流は、シナプス電流５０８に比例することができ、及び、ポストシナプスニューロンの入力電流Ｉｉｎ内にミラーリングすることができる。
【００４１】
スパイク５１２の直後に、同じクロックサイクルのクロック−低フェーズにおいてプレシナプスニューロンによって訓練イネーブル（ＴＥ）パルス５１４を生成することができ、スイッチＳをオフにすることができる。ＴＥパルス５１４は、ポストシナプスニューロンのスイッチＭ３に印加されたＰＷＭ訓練信号が存在する場合に、スイッチＭ２をオンにすることができる。プレシナプスＴＥパルス５１４は、プレシナプスＰＷＭ生成器を再始動させることもでき、図５において例示されるように、それのＰＷＭパルス５１６は、クロック−低フェーズにおいてスイッチＭ１のゲートに現れることができる。
【００４２】
図５において例示されるように、ポストシナプスニューロンがスパイキングしたときには（例えば、パルス５１８によって表される）、このニューロンは、次のクロック−低フェーズでＴＥパルス５２０を生成することができる。プレシナプスニューロンがそれのＰＷＭ信号（例えば、パルス５１６）をまだ生成中である場合は、ポストシナプスＴＥパルス５２０は、ＰＷＭパルス５１６のうちの１つと整合させることができる。このシナプス荷重訓練事象は、回路５２２によって例示され、それは、この特定の事象と関連付けられた回路５００の部分を表す。スイッチＭ１及びＭ４は、ＴＥパルス５２０と整合されたプレシナプスＰＷＭパルス５１６のうちの１つの持続時間の間同時にオンであることができる。回路５２２内のすべてのその他のスイッチはオフであることができる。
【００４３】
メモリスタ５０２両端における電圧は、ほぼＶＤＤＨ＞ＶＴ，ｍｅｍであることができ、それは、システム５００内の最高の電源電圧を表すことができる。次に、シナプス電流５０８は、整合されたＰＷＭパルス５１６中に回路５２２内において例示される方向にメモリスタ５０２内を流れてメムリスタンスを増大させることができ、その結果、シナプス結合のＬＴＰであることができる（すなわち、シナプス荷重を増大させることができる）。さらに、ポストシナプスＴＥパルス５２０は、ポストシナプスＰＷＭ生成器を再始動させることができ、図５において例示されるように、それのＰＷＭパルス５２４は、クロック−低フェーズにおいてＭ３スイッチのゲートに現れることができる。プレシナプス及びポストシナプスＰＷＭ生成器は、同じ装置に対応することができ、及び、同じニューロンのＭ１スイッチ及びＭ３スイッチの両方を駆動することができる。
【００４４】
図５において例示されるように、プレシナプスニューロンがスパイキングしたときには（例えば、パルス５２６によって表される）、このニューロンは、次のクロック−低フェーズでＴＥパルス５２８を生成することができる。ポストシナプスニューロンがそれのＰＷＭ信号（例えば、パルス５２４）をまだ生成中である場合は、プレシナプスＴＥパルス５２８は、ＰＷＭパルス５２４のうちの１つと整合させることができる。この訓練事象は、図５において回路５３０によって例示され、それは、この特定の事象と関連付けられた回路５００の部分を表す。スイッチＭ２及びＭ３は、ＴＥパルス５２８と整合されたポストシナプスＰＷＭパルス５２４のうちの１つの持続時間の間同時にオンであることができる。回路５３０内のすべてのその他のスイッチはオフであることができる。
【００４５】
メモリスタ５０２両端における電圧は、ほぼＶＤＤＭ＞ＶＴ，ｍｅｍであることができる。次に、シナプス電流５０８は、整合されたＰＷＭパルス５２４中に回路５３０内において例示される方向にメモリスタ５０２内を流れてメムリスタンスを低下させることができ、その結果、シナプス結合のＬＴＤであることができる（すなわち、シナプス荷重を低減させることができる）。同じスパイク間間隔に関してより低い程度の抑圧対増強を実装するために、電源電圧ＶＤＤＨよりも低い電源電圧ＶＤＤＭを選択することができる。
【００４６】
プレシナプススパイク及びポストシナプススパイクが整合される場合は、プレシナプス訓練回路及びポストシナプス訓練回路の両方のＴＥ信号も整合させることができ、それは、スイッチＭ２及びＭ４を同時にオンにすることができる。すべてのその他のスイッチはオフであることができる。これで、メモリスタ両端の電圧降下は、ＶＤＤＨ−ＶＤＤＭに等しいことができる。この場合は、ＶＤＤＨ−ＶＤＤＭ＞ＶＴ，ｍｅｍを選択することによってわずかな増強を適用することができ、ＶＤＤＨ−ＶＤＤＭ＜ＶＴ，ｍｅｍが選択された場合は、メムリスタンスは変化させることができない。
【００４７】
図６は、本開示の幾つかの実施形態により図５からのニューロン−ニューロンインタフェースのための訓練信号を生成するために用いることができるパルス幅変調（ＰＷＭ）生成器例６００を示す。１つのニューロン回路ごとに１つのＰＷＭ生成器６００が存在することができ、それは、例えば、図２において例示されたニューロン出力回路２０８内に実装することができる。図６において例示されるように、ニューロン回路２０２の比較器２１８からの出力信号２２０は、ＰＷＭ生成器６００の入力信号を表すことができる。
【００４８】
図６において例示されるように、ＰＷＭ生成器６００の実装は、完全デジタル方式であり、Ｎ分割器６０２、軸索遅延回路６０４、及びパルススワロワ（ｐｕｌｓｅ  ｓｗａｌｌｏｗｅｒ）６０６に基づく。パラメータＮは、高速クロック周波数（すなわち、ＣＬＫ×Ｎ周波数）と低速クロック周波数（すなわち、ＣＬＫ周波数）の比に等しいことができる。図６のタイミング図において信号６０８に関して例示されるように、Ｎ分割器６０２は、Ｎの高速サイクルごとに１つのスワロ（ｓｗａｌｌｏｗ）された（すなわち、低速サイクルごとに１回スワロされた）パルスを有する高速クロックを表す信号６０８によってクロックすることができる。パルススワロワ６０６がなく、適切なリセットを行う場合は、Ｎ分割器出力パルス６１０は、低速クロックパルスと整合させることができる。
【００４９】
しかしながら、パルススワロワ６０６を採用することによって、Ｎ分割器出力信号６１０の第１のパルス６１０１のみを、反転された低速クロック信号ＣＬＫを表す低速クロック信号ＣＬＫＢのパルス６３０１と整合させることができる。図６において例示されるように、Ｎ分割器出力信号６１０の第２のパルス６１０２は、低速クロックＣＬＫＢのパルス６３０２よりも１つの高速クロックサイクルだけ後に現れることができ（図６において６３２のラベルが付された高速クロックサイクル）、Ｎ分割器出力信号６１０の第３のパルス６１０３は、低速クロックＣＬＫＢのパルス６３０３よりも２つの高速クロックサイクルだけ後に現れることができ（図６において６３４のラベルが付された高速クロックサイクル）、以下同様である。Ｎ分割器出力６１０と低速クロックＣＬＫＢ信号との間での論理ＡＮＤ演算の結果として、ＰＷＭ訓練信号６１４を生成することができる。
【００５０】
図６におけるタイミング図において事象６２２によって例示されるように、Ｎ分割器６０２の動作は、ＴＥ信号６１６が論理的“１”に等しいときに、クロックゲート６０８を開けることによって及びＴＥ信号によってそれをゼロにリセットすることによってイネーブルにすることができる。分割器６０２は、終了状態に達するまで又は他のＴＥ信号が生成されるまで（例えば、リセット事象６５０のＴＥパルス６４０）高速クロックサイクルをカウントすることができる。Ｄフリップフロップ６１８は、Ｎ分割器６０２の最後の状態を検知することができる。図６のその他のＤフリップフロップは、スパイク（ＳＰ）パルス６２０及びＴＥパルス６１６が低速クロック−高フェーズ及び低速クロック−低フェーズのみをそれぞれ占めるようにそれらをコンディショニングするために用いることができる。
【００５１】
典型的なシナプス訓練回路−複数のクロックフェーズ
本開示の幾つかの実施形態は、図２において例示されたシナプス荷重訓練回路２０６−２０８のデジタル実装を提供し、低速クロックは、２つ以上のフェーズを備えることができる。複数の低速クロックフェーズは、プレシナプスニューロンのうちの１つがＬＴＤのために起動され、他方のプレシナプスニューロンがそれのＬＴＰ  ＰＷＭ訓練信号によって起動されるときに同じポストシナプスニューロンに結合された２つのプレシナプスニューロン間の電流の流れを防止するために要求されることがある。さらに、複数の低速クロックフェーズは、ポストシナプスニューロンのうちの１つがＬＴＰのために起動され、他方のポストシナプスニューロンがそれのＬＴＤ  ＰＷＭ訓練信号によって起動されるときに同じプレシナプスニューロンに結合された２つのポストシナプスニューロン間の電流の流れを防止することができる。さらに、複数の低速クロックフェーズは、スパイク受け取り中のシナプスメムリスタンスの変化をより良く防止することができる。
【００５２】
本開示の一実施形態においては、低速クロックは、ニューロン間の伝達のためのチャネルを定義する３つのフェーズ（すなわち、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３フェーズ）を備えることができる。プレシナプススパイクとポストシナプススパイクとの間の持続時間は、低速クロック期間の倍数で測定することができる。高速クロックは、低速クロックパルス内に納まることができるＰＷＭ訓練信号を生成するために利用することができる。
【００５３】
低速クロックフェーズは、図７において例示されるように、３つの伝達チャネルを確立することができる。ＣＬＫ１フェーズは、スパイク（ＳＰ）のみのために利用することができ、ＣＬＫ２フェーズは、増強イネーブル（ＰＥ）及びＬＴＰ  ＰＷＭ訓練信号のために用いることができ、ＣＬＫ３フェーズは、抑圧イネーブル（ＤＥ）及びＬＴＤ  ＰＷＭ訓練信号のために用いることができる。
【００５４】
低速クロック期間は、最短のスパイク持続期間及び最短のスパイク間間隔と等しいか又はほんのわずかに小さいことができ、それは最大発火率のナイキストレートに対応することができる。図２からのニューロン回路２０２は、０．５ｍｓの最短のスパイク間間隔を有する幅０．５ｍｓのスパイクを生成することができる。従って、該当する低速クロック周波数は、２ｋＨｚであることができる。ニューロン回路は、実際のニューロンよりも５倍高速であることができるため、シナプス荷重変化Δωは、ＬＴＰに関しては８ｍｓの窓内に及びＬＴＰに関しては３０ｍｓ内に減衰することが必要になる場合がある。０．５ｍｓの期間を有する８ｍｓ間隔にまたがるＬＴＰ訓練信号を生成するためには、ＬＴＰパルス幅変調器のために４ビットカウンタを利用することで十分であることができる。０．５ｍｓの期間を有する３０ｍｓ間隔にまたがるＬＴＤ訓練信号を生成するためには、ＬＴＤパルス幅変調器のために６ビットカウンタを用いることで十分であることができる。
【００５５】
図８は、本開示の幾つかの実施形態によるシナプスインタフェース例８００を示す。シナプス結合は、単一のメモリスタ素子８０２として実装することができる。トランジスタＭ１乃至Ｍ４は、スイッチを表すことができ、トランジスタＭ５−Ｍ６は、シナプス電流センサを表すことができる。さらに、スイッチＳは、低速クロックフェーズＣＬＫ１によって制御することができる。図８において例示されるように、プレシナプス訓練回路８０４は、スイッチＭ１−Ｍ２を備えることができ、及び、同じポストシナプスニューロンに結合された全シナプスによって共用することができる。ポストシナプス訓練回路８０６は、スイッチＭ３−Ｍ４及びＳを備えることができ、及び、同じプレシナプスニューロンに結合された全シナプスによって共用することができる。
【００５６】
ＣＬＫ１高フェーズでのスパイクの伝達及び受け取り中には、スイッチＭ１及びＳは、オンであることができ、スイッチＭ２乃至４は、オフであることができ、トランジスタＭ５は、メモリスタ８０２内を流れるシナプス電流８１２に対処するために自己バイアスすることができる。一対のニューロン回路間で伝達される／受け取られるスパイクは、プレシナプススパイク（ＳＰ）であることができ、それは、図８においてＳＰ信号８１０のパルス８０８として例示される。このプレシナプススパイキング事象も回路８２０によって例示され、それは、この特定の事象と関連付けられた回路８００の部分を表す。メモリスタ８０２両端の電圧降下ＶＳ−ＶＧＳ５は、メモリスタ閾値電圧ＶＴ，ｍｅｍを下回ることができ、このため、メムリスタンスは、この事象中には変化することができない。トランジスタＭ５内を流れる電流は、シナプス電流８１２に比例することができ、及び、ポストシナプスニューロンの入力電流８１４内にミラーリングすることができる。
【００５７】
スパイク８０８の直後に、スイッチＳをオフにすることができる。プレシナプスニューロンは、それの入力シナプスのためにＣＬＫ２高で増強イネーブル（ＰＥ）信号を生成することができる。次に、ＣＬＫ３高において、同じプレシナプスニューロンが、（図８において反転されたＤＥ信号であるＤＥＢ信号８１８として例示される）抑圧イネーブル（ＤＥ）信号のパルス８１６を生成することができ、それは、スイッチＭ２をオンにすることができる。プレシナプススパイク８０８後の次のＣＬＫ１高において、プレシナプスニューロンは、それのＰＷＭカウンタをリセットすることができ及びＣＬＫ２フェーズ及びＣＬＫ３フェーズでそれぞれＬＴＰ及びＬＴＤ訓練信号を生成することを開始することができる。ＬＴＰ訓練信号は、図８においてはＰＷＭパルス８２２によって例示される。
【００５８】
ポストシナプスニューロンがスパイキングしたときには（例えば、パルス８２４によって表される）、このニューロンは、スパイキングＣＬＫ１フェーズ直後にＣＬＫ２フェーズでＰＥパルス８２６を生成することができる。プレシナプスニューロンがそれのＬＴＰ  ＰＷＭ信号（例えば、パルス８２２）をまだ生成中である場合は、ポストシナプスＰＥパルス８２６は、プレシナプスＬＴＰ  ＰＷＭパルス８２２のうちの１つと整合させることができる。この訓練事象は、図８においては回路８３０によって例示され、それは、この特定の事象と関連付けられた回路８００の部分を表す。
【００５９】
スイッチＭ１及びＭ４は、ＰＥパルス８２６と整合されたプレシナプスＬＴＰ  ＰＷＭパルス８２２のうちの１つの持続時間中に同時にオンであることができる。回路８３０内のすべてのその他のスイッチは、オフであることができる。メモリスタ８０２両端の電圧は、正値ＶＰを有することができ、それは、メモリスタの閾値電圧を超えることができる（すなわち、ＶＰ＞ＶＴ，ｍｅｍ）。次に、シナプス電流８１２は、整合されたＰＷＭパルス８２２中に回路８３０内で例示された方向にメモリスタ８０２内を流れてメムリスタンスを増大させることができ、その結果として、シナプス結合のＬＴＰであることができる（すなわち、シナプス荷重を増大させることができる）。
【００６０】
ポストシナプススパイク８２４に後続するＣＬＫ３フェーズにおいて、ポストシナプスニューロンは、それの出力シナプスのためのＤＥ信号を生成することができる。ポストシナプススパイク８２４後の次のＣＬＫ１高において、ポストシナプスニューロンは、それのＰＷＭカウンタをリセットすることができ、ＣＬＫ２フェーズ及びＣＬＫ３フェーズでそれぞれＬＴＰ及びＬＴＤ訓練信号を生成することを開始することができる。ポストシナプスニューロンによって生成されたＬＴＤ訓練信号は、図８ではＰＷＭパルス８２８によって例示される。
【００６１】
プレシナプスニューロンが再度スパイキングしたときに（パルス８３２によって表される）、このニューロンは、スパイキングＣＬＫ１フェーズの直後にＣＬＫ２フェーズ及びＣＬＫ３フェーズでＰＥ信号およびＤＥ信号を生成することができる。ＤＥパルス８３４（すなわち、それの反転された信号ＤＥＢ）は、Ｍ２スイッチをオンにすることができる。ポストシナプスニューロンがＭ３ゲートでそれのＬＴＤ  ＰＷＭ信号（例えば、パルス８２８）をまだ生成中である場合は、プレシナプスＤＥパルス８３４は、ＰＷＭパルス８２８のうちの１つと整合させることができる。この訓練事象は、図８では回路８４０によって例示され、それは、この特定の事象と関連付けられた回路８００の部分を表す。
【００６２】
スイッチＭ２及びＭ３は、ＤＥパルス８３４と整合されたポストシナプスＬＴＤ  ＰＷＭパルス８２８のうちの１つの持続時間の間同時にオンであることができる。回路８４０内のすべてのその他のスイッチはオフであることができる。メモリスタ８０２両端における電圧は、負のＶＤに等しいことができ、それは、メモリスタ閾値電圧を超えることができる（すなわち、ＶＤ＞ＶＴ，ｍｅｍ）。次に、シナプス電流８１２は、整合されたＰＷＭパルス８２８中に回路８４０内において例示される方向にメモリスタ８０２内を流れてメムリスタンスを低下させることができ、その結果として、シナプス結合のＬＴＤであることができる（すなわち、シナプス荷重を低減させることができる）。同じスパイク間間隔に関してより弱い抑圧ｔを実装するために、電源電圧ＶＰよりも低い電源電圧ＶＤを選択することができる。
【００６３】
プレシナプススパイク及びポストシナプススパイクが整合される場合は、対応するするシナプスは、対応するニューロンの以前のスパイクに対するこれらのスパイクの相対的タイミングに基づいて訓練することができる。それらの以前のスパイクがかなり前に発生し、両ニューロンのＰＷＭカウンタが既にゼロまでカウントダウンしている場合は、同時に発生するプレシナプススパイク及びポストシナプススパイクは、対応するシナプス荷重を変化させることができない。図８において例示されたニューロン−ニューロンインタフェース８００は、同時発生スパイクが以前のスパイクのまもなく後に生じた場合でもシナプスメムリスタンス（すなわち、シナプス荷重）を変化させることができないように変更する（ｍｏｄｉｆｙ）ことができる。この場合は、ＰＷＭカウンタは、スパイクに後続する最初のＣＬＫ１高においてではなくスパイク信号自体によって又はＰＥ信号によってリセットすることが必要になる場合がある。
【００６４】
典型的な単一カウンタ及び二重カウンタＰＷＭ生成器
図９は、本開示の幾つかの実施形態によりニューロン−ニューロンインタフェース８００のためのＰＷＭ訓練信号を生成するために用いることができる単一カウンタＰＷＭ生成器９００の例を示す。図２からのニューロン回路２０２の比較器２１８からの出力信号２２０がＰＷＭ生成器９００の入力信号を表すことができることを図９から観察することができる。図９において例示されるように、ＰＷＭ生成器９００の実装は、完全デジタル方式であり、Ｎ分割器９０２、カウンタ９０３、パルススワロワ９０４及び軸索遅延回路９０６に基づくことができる。パラメータＮは、高速クロック周波数と低速クロック周波数の比に等しいことができる。
【００６５】
図９のタイミング図において信号９０８に関して例示されるように、Ｎ分割器９０２は、Ｎの高速サイクルごとに１つのスワロされたパルス（すなわち、低速クロックサイクルごとに１回スワロされたパルス）を有する高速クロックを表す信号９０８によってクロックすることができる。パルススワロワ９０６がなく、分割器の適切なリセットを行う場合は、Ｎ分割器出力パルス９１０は、低速クロックパルスと整合させることができる。しかしながら、図９において例示されるように、パルススワロワ９０４を採用することによって、Ｎ分割器出力信号９１０の第１のパルス９１０１のみを、低速クロックパルス９３０１と整合させることができる。Ｎ分割器出力信号９１０の第２のパルス９１０２は、低速クロックパルス９３０２よりも１つの高速クロックサイクルだけ後に現れることができ（図９において９３２のラベルが付された高速クロックサイクル）、Ｎ分割器出力信号９１０の第３のパルス９１０３は、低速クロックのパルス９３０３よりも２つの高速クロックサイクルだけ後に現れることができ（図６において９３４のラベルが付された高速クロックサイクル）、以下同様である。Ｎ分割器出力９１０とＣＬＫ２との間での論理ＡＮＤ演算の結果として、ＬＴＰ  ＰＷＭ訓練信号９１４を生成することができる。図９において例示されるように、ＬＴＰ  ＰＷＭ訓練信号９１６は、Ｎ分割器出力９１０を反転させ、ＣＬＫ２及びクロックゲーティング信号９１８をそれに乗じることによって生成することができる。
【００６６】
図９のタイミング図において例示されるように、Ｎ分割器９０２の動作は、スパイキングＣＬＫ１フェーズ９４０直後にＣＬＫ１フェーズ９５０で信号９２０を印加することによって分割器をゼロにリセットすることによってイネーブルにすることができる。このリセット事象は、図９では９６０のラベルが付されている。このリセット後に、遅延されたスパイク信号９１８によってクロックゲート９０８を開けることができる。分割器９０２は、終了状態に達するまで又は他の遅延スパイク信号がカウンタをリセットするまで高速クロックサイクルをカウントすることができる。Ｄフリップフロップ９２２は、最後の状態を検知してＳＲトリガ９２４をリセットすることができ、それは、クロックゲート９０８を制御することもできる。
【００６７】
単一カウンタＰＷＭ生成器９００の欠点は、図９において例示されるように、ＬＴＰパルス及びＬＴＤパルス９１４及び９１６の幅が同等に減衰することがあることである。上記のように、ＬＴＤ荷重調整は、ＬＴＰ荷重調整よりもゆっくりと減衰することができる。ＬＴＰ及びＬＴＤ訓練信号のための異なる減衰時間を実装するためには、ＰＷＭ生成器の実装のために２つのカウンタが要求されることがある。
【００６８】
図１０は、本開示の幾つかの実施形態により図８からのニューロン−ニューロンインタフェース８００のためのＰＷＭ訓練信号を生成するために用いることができる二重カウンタＰＷＭ生成器例１０００を示す。図１０において例示されるように、カウンタ１００２は、ＬＴＤ  ＰＷＭ訓練信号１００６を生成するために用いることができ、他方、ＬＴＰ  ＰＷＭ訓練信号１００８を生成するために他のカウンタ１００４を用いることができる。
【００６９】
ＬＴＤカウンタ１００２におけるスワロされた高速クロックパルスと比較してより多くの高速クロックパルスをＬＴＰカウンタ１００４内においてスワロすることによって、ＬＴＤパルスの減衰と比較してＬＴＰパルスのより高速な減衰を達成させることができる（例えば、ＬＴＰパルス１００８２がＬＴＤパルス１００６２よりも狭い図１０のパルス１００６２及び１００８２を参照）。これは、例えば、信号Ｃ１及びＣ２のパルス１０２０１、１０２０２及び１０２０３によって図１０のタイミング図において例示される。パルススワロワ回路１０１０は、ＬＴＤカウンタ１００２及びＬＴＰカウンタ１００４内にそれぞれ入力することができる該当する信号Ｃ１及びＣ２を生成することができる。ＬＴＰカウンタ及びＬＴＤカウンタの両方とも、ＰＷＭ発生器９００の単一カウンタ９０３とまったく同じに動作することができ、それは、図９−１０においてはカウンタ９０３、１００２及び１００４と関連付けられた同一のタイミング図によって示されている。
【００７０】
図８において例示された提案されたニューロン−ニューロン荷重訓練インタフェース８００では、低速クロック信号の３つのフェーズのみ、すなわち、スパイク伝達のための１つのフェーズ及びシナプス訓練のための２つのフェーズ、を利用できることが注目されるべきである。上記のように、シナプスは、スパイク伝達のために用いられるクロックフェーズとは異なるそれで訓練することができ、及び、スパイク伝達中のシナプスメモリスタ両端の電圧降下は、メモリスタ閾値電圧ＶＴ，ｍｅｍを下回ることができるため、スパイク伝達中にはシナプスメモリスタの抵抗は変化させることができない。
【００７１】
さらに、ニューロン−ニューロンインタフェース８００の訓練スイッチはオフ（すなわち、高インピーダンス状態）であることができ、対応するプレシナプスニューロン及びポストシナプスニューロン内にＰＷＭ訓練信号が存在するにもかかわらず（ＰＥ信号およびＤＥ信号によってトリガすることができる）訓練事象が存在しない場合はシナプスメモリスタ内を電流が流れることはできない。この手法は、効率的なハードウェア実装にとって適切であり、その結果として電流及び電力消費を低くすることができる。さらに、大型の積分キャパシタの使用を回避することができるため、図９−１０において例示されたＰＷＭ生成器９００及び１０００は完全にデジタルで実装することができる。
【００７２】
図１１は、本開示の幾つか実施形態よりニューラルシステムの２つ以上のニューロン回路をインタフェースするための電気回路を実装するための動作例１１００を示す。１１０２において、メモリスタを用いて第１のニューロン回路と第２のニューロン回路を接続することができる。１１０４において、プレシナプスインタフェース回路（例えば、図８からの回路８０４）を用いて第１のニューロン回路をメモリスタと接続することができる。１１０６において、ポストシナプスインタフェース回路（例えば、図８からの回路８０６）を用いてメモリスタを第２のニューロン回路と接続することができる。１１０８において、意図的な訓練事象中以外はメモリスタの抵抗を変化させることを不可能にするために高インピーダンスの終端をプレシナプスインタフェース回路及びポストシナプスインタフェース回路によって用いることができる（すなわち、高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にすることができる）。
【００７３】
図８において例示されるように、プレシナプスインタフェース回路は、スイッチの第１の組を備えることができ、第１の組の少なくとも１つのスイッチは、第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させることができ、その変化は、メモリスタ内に第１の電流を流させ、それを第２のニューロン回路内にミラーリングし、メモリスタ両端の電圧を第１の閾値レベルよりも下回るように設定することができる。ポストシナプスインタフェース回路は、スイッチの第２の組を備えることができ、第２の組の少なくとも１つのスイッチは、第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にその状態を変化させることができ、それらの変化は、メモリスタ内に第２の電流を流させることができ、電圧は一定で第２の閾値レベルを上回り、それは、第１の閾値レベルと同じであるか又は異なることができ、又は、第１の閾値レベルと同じ絶対値で符号が異なることができる。高インピーダンスの終端は、少なくとも２つの信号が、第１の組の少なくとも１つのスイッチ及び第２の組の少なくとも１つのスイッチが同時にオフにされるような値である場合に電流がメモリスタ内を流れるのを防止することを備えることができ、それらの少なくとも２つの信号は、第１及び第２の出力パルスに基づいて生成することができる。従って、高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にすることができる。
【００７４】
概して、メモリスタ素子は、１つ又は複数の閾値レベルを備えることができ、閾値レベルは、電流がメモリスタ内を流れることができる異なる方向に関して異なる値及び／又は異なる絶対値であることができる。さらに、１つの特定のメモリスタは、他の特定のメモリスタと異なる１以上の閾値を有することができる。
【００７５】
図８において例示されるように、プレシナプスインタフェース回路は、第１の複数のメモリスタに接続することができ、第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続することができ、ポストシナプスニューロン回路は、第２のニューロン回路を備えることができる。ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続することができ、第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続することができ、プレシナプスニューロン回路は、第１のニューロン回路を備えることができる。
【００７６】
上述される方法の様々な動作は、対応する機能を実行することが可能なあらゆる適切な手段によって行うことができる。それらの手段は、様々なハードウェア及び／又はソフトウェアコンポーネント及び／又はモジュールを含むことができ、限定されることなしに、回路、特定用途向け集積回路（ＡＳＩＣ）、又はプロセッサを含む。概して、図において例示される動作が存在する場合は、それらの動作は、同様の番号を有する対応する手段＋機能（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ）コンポーネントを有することがある。例えば、図１１において例示されたブロック１１０２乃至１１０８は、図１１Ａにおいて例示された手段＋機能ブロック１１０２Ａ乃至１１０８Ａに対応する。
【００７７】
ここにおいて用いられる場合の表現“決定すること”は、非常に様々な行動を包含する。例えば、“決定すること”は、計算すること、演算すること、処理すること、導き出すこと、調査すること、検索すること（例えば、テーブル、データベース又は他のデータ構造内を検索すること）、確認すること、等を含むことができる。さらに、“決定すること”は、受信すること（例えば、情報を受信すること）、アクセスすること（例えば、メモリ内のデータにアクセスすること）、等を含むことができる。さらに、“決定すること”は、解決すること、選定すること、選択すること、確立すること、等を含むことができる。
【００７８】
ここにおいて用いられる場合において、項目（品目）のリストのうちの“少なくとも１つ”という句は、単一の構成要素を含むそれらの項目（品目）のあらゆる組み合わせを意味する。一例として、“ａ、ｂ、又はｃのうちの少なくとも１つ”は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、及びａ−ｂ−ｃを網羅することが意図される。
【００７９】
本開示と関係させて説明される様々な例示的な論理ブロック、モジュール、及び回路は、ここにおいて説明される機能を果たすように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ信号（ＦＰＧＡ）又はその他のプログラマブル論理デバイス（ＰＬＤ）、ディスクリートゲートロジック、ディスクリートトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらのあらゆる組合せ、を用いて実装又は実行することができる。汎用プロセッサは、マイクロプロセッサであることができるが、代替においては、プロセッサは、どのような市販のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサは、計算デバイスの組合せ、例えば、ＤＳＰと、１つのマイクロプロセッサとの組合せ、複数のマイクロプロセッサとの組合せ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサとの組合せ、又はその他のあらゆる該構成との組合せ、として実装することもできる。
【００８０】
本開示と関係させて説明される方法又はアルゴリズムのステップは、ハードウェア内において直接的に、プロセッサによって実行されるソフトウェアモジュール内において、又はそれらの２つの組み合わせにおいて具現化することができる。ソフトウェアモジュールは、当業において知られるあらゆる形態の記憶媒体内に常駐することができる。使用することができる記憶媒体の幾つかの例は、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フラッシュメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、等を含む。ソフトウェアモジュールは、単一の命令、又は数多くの命令を備えることができ、及び、幾つかの異なるコードセグメントにわたって、異なるプログラム間で、及び複数の記憶媒体にわたって分散させることができる。記憶媒体は、プロセッサが記憶媒体から情報を読み出すこと、及び記憶媒体に情報を書き込むことができるように該プロセッサに結合させることができる。代替においては、記憶媒体は、プロセッサと一体化することができる。
【００８１】
ここにおいて開示された方法は、説明される方法を実現させるための１つ以上のステップ又は行動を備える。方法ステップ及び／又は行動は、請求項の適用範囲を逸脱することなしに互換することができる。換言すると、ステップ又は行動の特定の順序が指定されないかぎり、特定のステップ及び／又は行動の順序及び／又は使用は、請求項の適用範囲を逸脱することなしに修正することができる。
【００８２】
説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、１つ以上の命令としてコンピュータによって読み取り可能な媒体に格納することができる。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び限定することなしに、該コンピュータによって読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は、希望されるプログラムコードを命令又はデータ構造の形態で搬送又は格納するために用いることができ及びコンピュータによってアクセス可能であるその他の媒体、を備えることができる。ここにおいて用いられるときのディスク（ｄｉｓｋ及びｄｉｓｃ）は、コンパクトディスク（ＣＤ）（ｄｉｓｃ）と、レーザディスク（ｄｉｓｃ）と、光ディスク（ｄｉｓｃ）と、デジタルバーサタイルディスク（ＤＶＤ）（ｄｉｓｃ）と、フロッピー（登録商標）ディスク（ｄｉｓｋ）と、Ｂｌｕ−ｒａｙ（登録商標）ディスク（ｄｉｓｃ）と、を含み、ここで、ｄｉｓｋは、通常は磁気的にデータを複製し、ｄｉｓｃは、レーザを用いて光学的にデータを複製する。
【００８３】
従って、幾つかの実施形態は、ここにおいて提示された動作を実行するためのコンピュータプログラム製品を備えることができる。例えば、該コンピュータプログラム製品は、ここにおいて説明される動作を実行するために１つ以上のプロセッサによって実行可能な命令が格納されている（及び／又は符号化されている）コンピュータによって読み取り可能な媒体を備えることができる。幾つかの実施形態の場合は、コンピュータプログラム製品は、パッケージング材料を含むことができる。
【００８４】
ソフトウェア又は命令は、送信媒体を通じて送信することもできる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ライン（ＤＳＬ）、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、ＤＳＬ、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、送信媒体の定義の中に含まれる。
【００８５】
さらに、ここにおいて説明される方法及び技法を実施するためのモジュール及び／又はその他の適切な手段は、ユーザ端末及び／又は基地局によって適宜ダウンロードすること及び／又はその他の方法で入手することができることが評価されるべきである。例えば、該デバイスは、ここにおいて説明される方法を実行するための手段の転送を容易にするためにサーバに結合することができる。代替として、ここにおいて説明される様々な方法は、記憶手段（例えば、ＲＡＭ、ＲＯＭ、物理的記憶媒体、例えばコンパクトディスク（ＣＤ）、フロッピーディスク、等）を介して提供することができ、このため、ユーザ端末及び／又は基地局は、デバイスに記憶手段を結合又は提供次第様々な方法を入手することができる。さらに、ここにおいて説明される方法及び技法をデバイスに提供するためのあらゆるその他の適切な技法を利用可能である。
【００８６】
請求項は、上記の正確な構成及びコンポーネントに限定されないことが理解されるべきである。請求項の適用範囲を逸脱することなしに上述される方法及び装置の手はず、動作及び詳細の様々な修正、変更及び変形を行うことができる。
【００８７】
上記は、本開示の実施形態を対象とする一方で、本開示の基本的な適用範囲を逸脱することなしにそれのその他の及びさらなる実施形態を案出することができ、それらの適用範囲は、後続する請求項によって決定される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  第１のニューロン回路と第２のニューロン回路との間に接続されたメモリスタと、
前記第１のニューロン回路を前記メモリスタと接続するプレシナプスインタフェース回路と、
前記メモリスタを前記第２のニューロン回路と接続するポストシナプスインタフェース回路と、を備え、
前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含む、ニューラルシステムの２つ以上のニューロン回路をインタフェースするための電気回路。
［Ｃ２］  前記高インピーダンスの終端は、メモリスタ抵抗を選択的に変化させるのを容易にするＣ１に記載の電気回路。
［Ｃ３］  前記メモリスタ抵抗を選択的に変化させることは、意図的な訓練事象中に前記メモリスタ抵抗を変化させることを含むＣ２に記載の電気回路。
［Ｃ４］  前記プレシナプスインタフェース回路は、スイッチの第１の組を備え、前記第１の組の少なくとも１つのスイッチは、前記第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第１の電流を流させ、前記第２のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第１の閾値レベルを下回るように設定し、
前記ポストシナプスインタフェース回路は、スイッチの第２の組を備え、前記第２の組の少なくとも１つのスイッチは、前記第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第２の電流を流させ、前記電圧は一定で第２の閾値レベルを上回り、
前記高インピーダンスの終端は、スイッチの前記第１の組の少なくとも１つのスイッチ及びスイッチの前記第２の組の少なくとも１つのスイッチが少なくとも部分的に前記第１及び第２の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含むＣ１に記載の電気回路。
［Ｃ５］  前記第１の出力パルスは、前記電気回路の第１のクロック信号の第１のパルスにおいて生成され、
前記第１の電流は、前記第１のクロック信号の前記第１のパルス中に前記メモリスタ内を流れ、
前記第２の出力パルスは、前記第１のパルス後の前記第１のクロック信号の第２のパルスにおいて生成され、
前記第２の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組からのスイッチの状態に基づくＣ４に記載の電気回路。
［Ｃ６］  前記第２の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第２の電流の前記流れの持続時間は、前記第１の出力パルスと前記第２の出力パルスとの間の時間差に依存するＣ５に記載の電気回路。
［Ｃ７］  前記第１の組の１つ以上のスイッチは、前記第１のニューロン回路からの第３の出力パルスに基づいて状態を変化させ、
前記第２及び第３の出力パルスによって引き起こされた前記変化は、前記第２の電流の方向と異なるそれに前記メモリスタ内を流れる第３の電流を生成し、前記電圧を一定にしおよび第３の閾値レベルを上回らせるＣ４に記載の電気回路。
［Ｃ８］  前記第２の出力パルスは、前記電気回路の第１のクロック信号のパルスにおいて生成され、
前記第３の出力パルスは、前記パルス後の前記第１のクロック信号の他のパルスにおいて生成され、
前記第３の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組のスイッチの状態に基づくＣ７に記載の電気回路。
［Ｃ９］  前記第３の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第３の電流の前記流れの持続時間は、前記第２の出力パルスと前記第３の出力パルスとの間の時間差に依存するＣ８に記載の電気回路。
［Ｃ１０］  前記メモリスタ両端の前記電圧は、スイッチの前記第１及び第２の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づくＣ４に記載の電気回路。
［Ｃ１１］  前記プレシナプスインタフェース回路は、第１の複数のメモリスタに接続され、前記第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第２のニューロン回路を備え、
前記ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続され、前記第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第１のニューロン回路を備えるＣ１に記載の電気回路。
［Ｃ１２］  第１のニューロン回路と第２のニューロン回路との間にメモリスタを接続することと、
プレシナプスインタフェース回路を用いて前記第１のニューロン回路を前記メモリスタと接続することと、
ポストシナプスインタフェース回路を用いて前記メモリスタを前記第２のニューロン回路と接続することと、を備え、
前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含む、ニューラルシステムの２つ以上のニューロン回路をインタフェースする電気回路を実装するための方法。
［Ｃ１３］  前記高インピーダンスの終端を用いてメモリスタ抵抗を選択的に変化させることをさらに備えるＣ１２に記載の方法。
［Ｃ１４］  意図的な訓練事象中に前記メモリスタ抵抗を変化させることをさらに備えるＣ１３に記載の方法。
［Ｃ１５］  前記プレシナプスインタフェース回路は、スイッチの第１の組を備え、前記第１の組の少なくとも１つのスイッチは、前記第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第１の電流を流させ、前記第２のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第１の閾値レベルを下回るように設定し、
前記ポストシナプスインタフェース回路は、スイッチの第２の組を備え、前記第２の組の少なくとも１つのスイッチは、前記第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第２の電流を流させ、前記電圧は一定で第２の閾値レベルを上回り、
前記高インピーダンスの終端は、スイッチの前記第１の組の少なくとも１つのスイッチ及びスイッチの前記第２の組の少なくとも１つのスイッチが少なくとも部分的に前記第１及び第２の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含むＣ１２に記載の方法。
［Ｃ１６］  前記第１の出力パルスは、前記電気回路の第１のクロック信号の第１のパルスにおいて生成され、
前記第１の電流は、前記第１のクロック信号の前記第１のパルス中に前記メモリスタ内を流れ、
前記第２の出力パルスは、前記第１のパルス後の前記第１のクロック信号の第２のパルスにおいて生成され、
前記第２の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組からのスイッチの状態に基づくＣ１５に記載の方法。
［Ｃ１７］  前記第２の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第２の電流の前記流れの持続時間は、前記第１の出力パルスと前記第２の出力パルスとの間の時間差に依存するＣ１６に記載の方法。
［Ｃ１８］  前記第１の組の１つ以上のスイッチは、前記第１のニューロン回路からの第３の出力パルスに基づいて状態を変化させ、
前記第２及び第３の出力パルスによって引き起こされた前記変化は、前記第２の電流の方向と異なるそれに前記メモリスタ内を流れる第３の電流を生成し、前記電圧を一定にしおよび第３の閾値レベルを上回らせるＣ１５に記載の方法。
［Ｃ１９］  前記第２の出力パルスは、前記電気回路の第１のクロック信号のパルスにおいて生成され、
前記第３の出力パルスは、前記パルス後の前記第１のクロック信号の他のパルスにおいて生成され、
前記第３の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組のスイッチの状態に基づくＣ１８に記載の方法。
［Ｃ２０］  前記第３の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第３の電流の前記流れの持続時間は、前記第２の出力パルスと前記第３の出力パルスとの間の時間差に依存するＣ１９に記載の方法。
［Ｃ２１］  前記メモリスタ両端の前記電圧は、スイッチの前記第１及び第２の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づくＣ１５に記載の方法。
［Ｃ２２］  前記プレシナプスインタフェース回路は、第１の複数のメモリスタに接続され、前記第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第２のニューロン回路を備え、
前記ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続され、前記第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第１のニューロン回路を備えるＣ１２に記載の方法。
［Ｃ２３］  第１のニューロン回路と第２のニューロン回路との間にメモリスタを接続するための手段と、
プレシナプスインタフェース回路を用いて前記第１のニューロン回路を前記メモリスタと接続するための手段と、
ポストシナプスインタフェース回路を用いて前記メモリスタを前記第２のニューロン回路と接続するための手段と、を備え、
前記プレシナプスインタフェース回路及びポストシナプスインタフェース回路は、高インピーダンスの終端を含む、ニューラルシステムの２つ以上のニューロン回路をインタフェースする電気回路を実装するための装置。
［Ｃ２４］  前記高インピーダンスの終端を用いてメモリスタ抵抗を選択的に変化させるための手段をさらに備えるＣ２３に記載の装置。
［Ｃ２５］  意図的な訓練事象中に前記メモリスタ抵抗を変化させるための手段をさらに備えるＣ２４に記載の装置。
［Ｃ２６］  前記プレシナプスインタフェース回路は、スイッチの第１の組を備え、前記第１の組の少なくとも１つのスイッチは、前記第１のニューロン回路からの第１の出力パルスに基づいてそれの状態を変化させ、前記変化は、前記メモリスタ内に第１の電流を流させ、前記第２のニューロン回路内にそれをミラーリングし、前記メモリスタ両端の電圧が第１の閾値レベルを下回るように設定し、
前記ポストシナプスインタフェース回路は、スイッチの第２の組を備え、前記第２の組の少なくとも１つのスイッチは、前記第２のニューロン回路からの第２の出力パルスに基づいて訓練事象中にそれの状態を変化させ、前記変化は、前記メモリスタ内に第２の電流を流させ、前記電圧は一定で第２の閾値レベルを上回り、
前記高インピーダンスの終端は、スイッチの前記第１の組の少なくとも１つのスイッチ及びスイッチの第２の組の少なくとも１つのスイッチが少なくとも部分的に前記第１及び第２の出力パルスにそれぞれ起因して同時にオフにされた場合に前記メモリスタ内を電流が流れるのを防止することを含むＣ２３に記載の装置。
［Ｃ２７］  前記第１の出力パルスは、前記電気回路の第１のクロック信号の第１のパルスにおいて生成され、
前記第１の電流は、前記第１のクロック信号の前記第１のパルス中に前記メモリスタ内を流れ、
前記第２の出力パルスは、前記第１のパルス後の前記第１のクロック信号の第２のパルスにおいて生成され、
前記第２の電流は、前記ポストシナプスインタフェース回路から前記プレシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を増大させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組からのスイッチの状態に基づくＣ２６に記載の装置。
［Ｃ２８］  前記第２の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第２の電流の前記流れの持続時間は、前記第１の出力パルスと前記第２の出力パルスとの間の時間差に依存するＣ２７に記載の装置。
［Ｃ２９］  前記第１の組の１つ以上のスイッチは、前記第１のニューロン回路からの第３の出力パルスに基づいて状態を変化させ、
前記第２及び第３の出力パルスによって引き起こされた前記変化は、前記第２の電流の方向と異なるそれに前記メモリスタ内を流れる第３の電流を生成し、前記電圧を一定にしおよび第３の閾値レベルを上回らせるＣ２６に記載の装置。
［Ｃ３０］  前記第２の出力パルスは、前記電気回路の第１のクロック信号のパルスにおいて生成され、
前記第３の出力パルスは、前記パルス後の前記第１のクロック信号の他のパルスにおいて生成され、
前記第３の電流は、前記プレシナプスインタフェース回路から前記ポストシナプスインタフェース回路の方向に前記メモリスタ内を流れて前記メモリスタの前記抵抗を低下させ、前記方向は、前記電気回路の第２のクロック信号のパルスによって制御される前記第１及び第２の組のスイッチの状態に基づくＣ２９に記載の装置。
［Ｃ３１］  前記第３の電流は、前記第２のクロック信号の前記パルスのうちの１つの一部分中に前記方向に前記メモリスタ内を流れ、
前記第３の電流の前記流れの持続時間は、前記第２の出力パルスと前記第３の出力パルスとの間の時間差に依存するＣ３０に記載の装置。
［Ｃ３２］  前記メモリスタ両端の前記電圧は、スイッチの前記第１及び第２の組からのスイッチの状態及び前記電気回路の電源に少なくとも部分的に基づくＣ２６に記載の装置。
［Ｃ３３］  前記プレシナプスインタフェース回路は、第１の複数のメモリスタに接続され、前記第１の複数のものからの各メモリスタは、異なるポストシナプスインタフェース回路を介して異なるポストシナプスニューロン回路に接続され、前記ポストシナプスニューロン回路は、前記第２のニューロン回路を備え、
前記ポストシナプスインタフェース回路は、第２の複数のメモリスタに接続され、前記第２の複数のものからの各メモリスタは、異なるプレシナプスインタフェース回路を介して異なるプレシナプスニューロン回路に接続され、前記プレシナプスニューロン回路は、前記第１のニューロン回路を備えるＣ２３に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１１Ａ】
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