(57)【特許請求の範囲】
【請求項１】
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第３および第４のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
【請求項２】
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第３および第４のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高い電源電圧を前記揮発性記憶部に与え、このストア時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、このストア時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
【請求項３】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項４】
前記行デコーダは、前記ストア時において行アドレスが示す行に属する各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力し、前記リコール時には、前記不揮発性メモリセルアレイの全ての行の各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力することを特徴とする請求項３に記載の不揮発性メモリ。
【請求項５】
前記不揮発性メモリに対する電源電圧を昇圧する昇圧回路を含む電源制御回路を有し、
前記行デコーダは、前記ストア時に、前記昇圧回路により昇圧された第１の電圧を前記不揮発性メモリセルアレイの各不揮発性メモリセルに対する電源電圧として出力し、前記昇圧回路により昇圧された電圧であって、前記第１の電圧より高い第２の電圧を前記書込電圧として前記行アドレスが示す行の各不揮発性メモリセルに供給することを特徴とする請求項４に記載の不揮発性メモリ。
【請求項６】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御と、前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項７】
前記行デコーダは、前記ストア時に、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第３および第４のスイッチをＯＮさせる書込電圧を出力し、前記リコール時には、前記不揮発性メモリに対する電源電圧の立ち上げ後、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第３および第４のスイッチをＯＮさせる書込電圧を出力するとともに、当該行に属する各不揮発性メモリセルに対する電源電圧を立ち上げ、この立ち上げた電源電圧を維持することを特徴とする請求項６に記載の不揮発性メモリ。
【請求項８】
前記列デコーダは、前記ストア時において前記行デコーダが１つの行に属する各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に接続するための前記カラムゲートの制御を順次行うことを特徴とする請求項３または６に記載の不揮発性メモリ。
【請求項９】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時および前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御および前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線から切り離すための前記カラムゲートの制御を行う列デコーダと、
前記ストア時には、前記不揮発性メモリセルアレイの各列の不揮発性メモリセルが接続された各ビット線および各反転ビット線に対し、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として出力し、前記リコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を前記基準ビット線電圧として出力するバイアス回路と
を具備することを特徴とする不揮発性メモリ。
【請求項１０】
前記バイアス回路は、前記基準ビット線電圧を供給するための共通ソース線と、前記共通ソース線と前記各ビット線および前記各反転ビット線との間に各々介挿された複数のビット線選択スイッチを具備し、前記ストア時および前記リコール時に前記複数のビット線選択スイッチをＯＮにすることを特徴とする請求項９に記載の不揮発性メモリ。
【請求項１１】
前記バイアス回路は、前記ストア時において前記行デコーダが１つの行に属する各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線に前記基準ビット電圧を出力する制御を順次行うことを特徴とする請求項９に記載の不揮発性メモリ。
【請求項１２】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御および前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルに対する低電位側電源電圧を低下させることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項１３】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、高電位側電源電圧を供給するための電源線と前記揮発性記憶部における高電位側電源ノードとの間に介挿された高電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時には、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には、前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御と、前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルの前記高電位側電源スイッチをＯＮにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項１４】
前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項１３に記載の不揮発性メモリ。
【請求項１５】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、低電位側電源電圧を供給するための電源線と前記揮発性記憶部における低電位側電源ノードとの間に介挿された低電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、
前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御および前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルの前記低電位側電源スイッチをＯＮにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項１６】
前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項１５に記載の不揮発性メモリ。
【請求項１７】
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第３および第４のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
【請求項１８】
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルにより構成された不揮発性メモリセルアレイを有する不揮発性メモリであって、
前記不揮発性メモリセルの第３および第４のスイッチが電界効果トランジスタにより構成されており、
前記不揮発性メモリセルにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストアを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも高い電源電圧を前記揮発性記憶部に与え、このストア時の前記揮発性記憶部に対する電源電圧よりも高いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、このストア時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を前記ビット線および前記反転ビット線に供給し、
前記不揮発性メモリセルにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコールを行う場合には、前記第１および第２のスイッチをＯＦＦとし、通常動作時の前記揮発性記憶部に対する電源電圧よりも低いゲート電圧を与えて前記第３および第４のスイッチをＯＮとし、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を前記ビット線および前記反転ビット線に供給した状態において、前記揮発性記憶部に対する電源電圧を０Ｖから通常動作時の電源電圧まで立ち上げることを特徴とする不揮発性メモリ。
【請求項１９】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項２０】
前記行デコーダは、前記ストア時において行アドレスが示す行に属する各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力し、前記リコール時には、前記不揮発性メモリセルアレイの全ての行の各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力することを特徴とする請求項１９に記載の不揮発性メモリ。
【請求項２１】
前記不揮発性メモリに対する電源電圧を昇圧する昇圧回路を含む電源制御回路を有し、
前記行デコーダは、前記ストア時に、前記昇圧回路により昇圧された第１の電圧を前記不揮発性メモリセルアレイの各不揮発性メモリセルに対する電源電圧として出力し、前記昇圧回路により昇圧された電圧であって、前記第１の電圧より高い第２の電圧を前記書込電圧として前記行アドレスが示す行の各不揮発性メモリセルに供給することを特徴とする請求項２０に記載の不揮発性メモリ。
【請求項２２】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御と、前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項２３】
前記行デコーダは、前記ストア時に、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第３および第４のスイッチをＯＮさせる書込電圧を出力し、前記リコール時には、前記不揮発性メモリに対する電源電圧の立ち上げ後、前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第３および第４のスイッチをＯＮさせる書込電圧を出力するとともに、当該行に属する各不揮発性メモリセルに対する電源電圧を立ち上げ、この立ち上げた電源電圧を維持することを特徴とする請求項２２に記載の不揮発性メモリ。
【請求項２４】
前記列デコーダは、前記ストア時において前記行デコーダが１つの行に属する各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に接続するための前記カラムゲートの制御を順次行うことを特徴とする請求項１９または２２に記載の不揮発性メモリ。
【請求項２５】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時および前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御および前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルに対する電源電圧の立ち上げ制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線から切り離すための前記カラムゲートの制御を行う列デコーダと、
前記ストア時には、前記不揮発性メモリセルアレイの各列の不揮発性メモリセルが接続された各ビット線および各反転ビット線に対し、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として出力し、前記リコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を前記基準ビット線電圧として出力するバイアス回路と
を具備することを特徴とする不揮発性メモリ。
【請求項２６】
前記バイアス回路は、前記基準ビット線電圧を供給するための共通ソース線と、前記共通ソース線と前記各ビット線および前記各反転ビット線との間に各々介挿された複数のビット線選択スイッチを具備し、前記ストア時および前記リコール時に前記複数のビット線選択スイッチをＯＮにすることを特徴とする請求項２５に記載の不揮発性メモリ。
【請求項２７】
前記バイアス回路は、前記ストア時において前記行デコーダが１つの行に属する各不揮発性メモリセルの第３および第４のスイッチをＯＮとする書込電圧を出力している間、前記不揮発性メモリセルアレイの各列を複数のグループに分け、各グループを順次選択し、前記不揮発性メモリセルアレイにおいて当該選択したグループの各列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線に前記基準ビット電圧を出力する制御を順次行うことを特徴とする請求項２５に記載の不揮発性メモリ。
【請求項２８】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と不揮発性記憶部とを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御および前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルに対する低電位側電源電圧を低下させることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項２９】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、高電位側電源電圧を供給するための電源線と前記揮発性記憶部における高電位側電源ノードとの間に介挿された高電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には、前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御と、前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルの前記高電位側電源スイッチをＯＮにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御とを行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項３０】
前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項２９に記載の不揮発性メモリ。
【請求項３１】
不揮発性メモリセルを行列状に配列した不揮発性メモリセルアレイを有する不揮発性メモリにおいて、
前記不揮発性メモリセルは、
揮発性記憶部と、不揮発性記憶部と、低電位側電源電圧を供給するための電源線と前記揮発性記憶部における低電位側電源ノードとの間に介挿された低電位側電源スイッチとを有し、
前記揮発性記憶部は、
互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、
前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、
前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、
前記不揮発性記憶部は、
前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、
前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、
前記第１および第２の抵抗変化型素子は、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられ、
前記第３および第４のスイッチは、前記ビット線および前記反転ビット線側に各々設けられており、
前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であるものであり、
前記不揮発性メモリは、
データ線および反転データ線と、
前記不揮発性メモリセルアレイの不揮発性メモリセルの各列のビット線と前記データ線の間に各々介挿された各スイッチと各列の反転ビット線と前記反転データ線の間に各々介挿された各スイッチとを有するカラムゲートと、
通常動作時に書込データに応じた電圧を前記データ線および前記反転データ線に出力する手段であって、前記不揮発性メモリセルアレイにおいて前記揮発性記憶部から前記不揮発性記憶部にデータを書き込むストア時には、前記不揮発性メモリセルの揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力し、前記不揮発性メモリセルアレイにおいて前記不揮発性記憶部から前記揮発性記憶部にデータを書き込むリコール時には、通常動作時の前記揮発性記憶部において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧を基準ビット線電圧として前記データ線および前記反転データ線に出力する書込回路と、
通常動作時に前記不揮発性メモリセルアレイにおいて行アドレスが示す行に属する各不揮発性メモリセルの前記第１および第２のスイッチをＯＮにする手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての不揮発性メモリセルの前記第１および第２のスイッチをＯＦＦとし、前記ストア時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御を行い、前記リコール時には前記不揮発性メモリセルアレイの各不揮発性メモリセルの行単位での前記第３および第４のスイッチのＯＮ／ＯＦＦ制御および前記第３および第４のスイッチをＯＮとした各不揮発性メモリセルの前記低電位側電源スイッチをＯＮにすることにより当該各不揮発性メモリセルに対する電源電圧を立ち上げる制御を行う行デコーダと、
通常動作時に前記不揮発性メモリセルアレイにおいて列アドレスが示す列の各不揮発性メモリセルが接続されたビット線および反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う手段であって、前記ストア時および前記リコール時には、前記不揮発性メモリセルアレイの全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を前記データ線および前記反転データ線に各々接続させるための前記カラムゲートの制御を行う列デコーダと
を具備することを特徴とする不揮発性メモリ。
【請求項３２】
前記各不揮発性メモリセルの各揮発性記憶部に高電位側電源電圧および低電位側電源線を供給するための各電源線が前記不揮発性メモリセルアレイの各列に沿って各行を横切る方向に各々配線されていることを特徴とする請求項３１に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性メモリセルおよびこの不揮発性メモリセルを備えた不揮発性メモリに関する。
【背景技術】
【０００２】
微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。
【０００３】
この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば非特許文献１に開示されている。この非特許文献１は、ＭＲＡＭに関するものであるが、１個のトランジスタと１個の抵抗変化型素子とからなるシンプルな構成のメモリセルを開示している。非特許文献１によると、このメモリセルは、１．２Ｖの低電圧で書き込み、読み出しが可能であり、書込電流は４９μＡ、データ“１”の記憶状態である高抵抗状態のメモリセルからの読出電流は１０μＡ、データ“０”の記憶状態である低抵抗状態のメモリセルからの読出電流は１５μＡであり、低消費電力化を実現できている。また、非特許文献１の図１によれば、メモリセルへの書込電圧を±０．６Ｖ程度までは低下させることができそうである。
【０００４】
図２３（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図２３に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２３（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２３（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図２３（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。
【０００５】
図２４は、図２３（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図２４に示す例では、半導体基板に図２３（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、スルーホールと第１層メタル配線１Ｍとを介して書込電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介してソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。
【０００６】
特許文献１は、抵抗変化型素子を用いた書き換え可能な不揮発性ＲＡＭを開示している。この特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用している。
【０００７】
図２５は、特許文献１の図３に開示された不揮発性ＲＡＭのメモリセルの構成を示す回路図である。図２５では、ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータと、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータとによりフリップフロップが構成されている。ＰチャネルトランジスタＰ０およびＮチャネルトランジスタＮ０からなるインバータの出力ノードＳ０はＮチャネルトランジスタＮａ０を介してビット線ＢＬ０に接続されている。また、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータの出力ノードＳ１はＮチャネルトランジスタＮａ１を介してビット線ＢＬ１に接続されている。そして、ＮチャネルトランジスタＮａ０およびＮａ１には、選択電圧ＷＬが与えられる。以上の回路は、通常のＳＲＡＭ用のメモリセルである。図２５に示すメモリセルでは、このＳＲＡＭ用メモリセルに対して、相変化メモリ素子ＲｒおよびＲｍと、ＮチャネルトランジスタＮｓが追加されている。ここで、相変化メモリ素子ＲｒはＰチャネルトランジスタＰ０のソースと電源線ＰＷＲの間に、相変化メモリ素子ＲｍはＰチャネルトランジスタＰ１のソースと電源線ＰＷＲの間に各々介挿されている。ＮチャネルトランジスタＮｓは、ＰチャネルトランジスタＰ１および相変化メモリ素子Ｒｍの接続点とストア線ＳＴＲとの間に介挿されており、そのゲートにはノードＳ０の電圧が与えられる。
【０００８】
特許文献１によると、相変化メモリ素子の一方（Ｒｒ）は参照（リファレンス）抵抗であり、他の一方の相変化メモリ（論理記憶抵抗Ｒｍ）が変化する高抵抗（論理値１）と低抵抗（論理値０）との間の抵抗値に予め設定されている。論理記憶抵抗Ｒｍは、電源線ＰＷＲ，スイッチング素子（トランジスタＮｓ），ストア線ＳＴＲにより、相変化を起こす電流を印加される。読み出し時は、点線で示したＳＲＡＭ回路部を通常のＳＲＡＭとして動作させている。この動作のときの論理記憶抵抗Ｒｍは低抵抗値に設定されている。そして、電源が消える前に、ストア線ＳＴＲの電圧を変化させ、トランジスタＮｓにより論理記憶抵抗Ｒｍに電流を流すことで、ＳＲＡＭ回路部に記憶されている論理値を移す（ストア）。電源が入ると、相変化メモリ素子Ｒｍに移された記憶内容を、ＳＲＡＭ回路部に戻す（リコール）。このように電源がオフ（ＯＦＦ）するときとオン（ＯＮ）するときに、相変化メモリの論理記憶抵抗ＲｍとＳＲＡＭ回路部とで記憶内容を移したり戻したりすることで、不揮発性メモリとして動作する（以上、特許文献１の段落００１２、００１３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３８４５７３４号
【非特許文献】
【００１０】
【非特許文献１】電子情報通信学会  信学技報ＩＣＩＣＥ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ＩＣＤ２０１０−７  ｐ３５〜ｐ４０
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した特許文献１の不揮発性ＲＡＭには、幾つかの問題がある。まず、特許文献１の不揮発性ＲＡＭでは、抵抗変化型素子として、相変化メモリ素子を使用しているが、この相変化メモリ素子は、いわゆるモノポーラ型の抵抗変化素子であり、データ“１”を書き込む場合も、データ“０”を書き込む場合も同一方向の電流を流す必要がある。このため、データの書き込みのための制御が複雑になる。また、相変化メモリ素子は、書き込み特性と消去特性が大きく異なるので、高速に書き換えることができない。また、図２５にも示すように、特許文献１の不揮発性ＲＡＭでは、フリップフロップを構成する２つのインバータの電源電流経路上に抵抗値の変化する相変化メモリ素子（ＲｒとＲｍ）が介挿されている。このため、フリップフロップがアンバランスとなり、ＳＲＡＭの特性として最も重要なＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ；スタティックノイズマージン）に大きな悪影響を与える。
以下、このＳＮＭへの悪影響について説明する。
【００１２】
図２６は一般的なＳＲＡＭ用のメモリセルの構成を示す回路図である。図示の例では、ＰチャネルトランジスタＰ１、Ｐ２、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２により１つのメモリセルが構成されている。
【００１３】
図２７（ａ）〜（ｄ）は、図２６に示すメモリセルのＳＮＭの特性を例示するものである。図２７（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。
【００１４】
図２７（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図２７（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。
【００１５】
図２７（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図２７（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。
【００１６】
ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図２７（ａ）において、トランジスタＰ２のベータ値βｐとトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２の閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２の閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。
【００１７】
また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。
【００１８】
このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。
【００１９】
図２７（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。
【００２０】
このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧ＶＴやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。
【００２１】
また、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図２７（ｂ）および（ｄ）はその例を示すものである。この図２７（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図２７（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図２７（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。
【００２２】
このようにメモリセルを構成する各トランジスタの特性にアンバランスが生じると、ＳＲＡＭのＳＮＭが悪影響を受け、特に電源電圧ＶＤＤが低いときにその悪影響が大きくなる。
【００２３】
しかるに特許文献１の技術では、このようなＳＲＡＭのメモリセルを構成する２つのインバータの電源電流経路に抵抗値が変化する相変化メモリ素子を各々介挿している。このような相変化メモリ素子を介挿した場合、一方のインバータを構成するトランジスタＰ０およびＮ０と他方のインバータを構成するトランジスタＰ１およびＮ１（図２５参照）とで、バイアス条件にアンバランスが生じる。この結果、各インバータを構成するトランジスタの特性にアンバランスが生じ、メモリセルのＳＮＭを大きく劣化させるのである。以上はＳＲＡＭの静的動作の分析であるが、さらに加えて、動的な動作を鑑みても、ノードＳ０にトランジスタＮｓのゲート容量が加わり、ノードＳ０とノードＳ１とで容量がアンバランスになっており、この容量のアンバランスが動的な動作マージンを低下させる。
【００２４】
この発明は、以上説明した事情に鑑みてなされたものであり、その第１の目的は、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第２の目的は、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを提供することにある。また、この発明の第３の目的は、少ない素子数（小さい面積）で高速動作可能な不揮発性メモリセルおよび不揮発性メモリを提供することにある。
【課題を解決するための手段】
【００２５】
この発明は、揮発性記憶部と不揮発性記憶部とを有し、前記揮発性記憶部は、互いに相手の出力信号を各々に対する入力信号とする第１および第２のインバータからなるフリップフロップと、前記第１のインバータの出力ノードとビット線との間に介挿された第１のスイッチと、前記第２のインバータの出力ノードと反転ビット線との間に介挿された第２のスイッチとを有し、前記不揮発性記憶部は、前記第１のインバータの出力ノードと前記ビット線との間に直列に介挿された第３のスイッチおよび第１の抵抗変化型素子と、前記第２のインバータの出力ノードと前記反転ビット線との間に直列に介挿された第４のスイッチおよび第２の抵抗変化型素子とを有し、前記第１および第２の抵抗変化型素子は、前記ビット線および前記反転ビット線側に各々設けられ、前記第３および第４のスイッチは、前記第１のインバータの出力ノードおよび前記第２のインバータの出力ノード側に各々設けられており、前記第１および第２の抵抗変化型素子の各々は、前記第１または第２のインバータの出力ノードから前記ビット線または反転ビット線に向かう電流を通過させたときに第１の方向に抵抗値が変化し、前記ビット線または反転ビット線から前記第１または第２のインバータの出力ノードに向かう電流を通過させたときに前記第１の方向と逆方向の第２の方向に抵抗値が変化する抵抗変化素子であることを特徴とする不揮発性メモリセルを提供する。
【００２６】
かかる発明によれば、第１および第２のスイッチをＯＦＦ、第３および第４のスイッチをＯＮとし、ビット線および反転ビット線にデータ“１”／“０”を表現するための２種類の電圧の中間の電圧を与えることにより、揮発性記憶部の記憶データに対応した電流であって、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させることができる（ストア動作）。この場合、第１および第２の抵抗変化型素子の各抵抗値の大小関係が不揮発性記憶部の記憶データを表す。
【００２７】
また、第１および第２のスイッチをＯＦＦ、第３および第４のスイッチをＯＮとし、ビット線および反転ビット線に０Ｖを与えて揮発性記憶部のフリップフロップに対する電源電圧を立ち上げると、揮発性記憶部の第１のインバータの出力ノードに対する電流と第２のインバータの出力ノードに対する電流との間に不揮発性記憶部の記憶データ（第１および第２の抵抗変化型素子の各抵抗値の大小関係）に応じた差を生じさせ、揮発性記憶部に不揮発性記憶部の記憶データを書き込むことができる（リコール動作）。
【００２８】
そして、第３および第４のスイッチをＯＦＦとすれば、第１および第２の抵抗変化型素子を揮発性記憶部から切り離し、揮発性記憶部を通常のＳＲＡＭのメモリセルとして動作させることができる。この場合、揮発性記憶部には、その機能を損なう余分な回路および寄生的な容量が一切接続されていないので、高いＳＮＭが得られる。
【００２９】
従って、この発明によれば、ＳＲＡＭとしての機能を損なうことなく、揮発性記憶部の記憶データの書き換え、記憶データを不揮発性記憶部に書き込むストア、不揮発性記憶部から揮発性記憶部にデータを書き込むリコールの動作を容易に行うことができる不揮発性メモリセルおよび不揮発性メモリを実現することができる。また、この発明において、不揮発性記憶部では、２つの抵抗変化型素子の抵抗値の大小関係が記憶データを示す。また、ストア時には、互いに逆方向の電流を第１および第２の抵抗変化型素子に流し、第１および第２の抵抗変化型素子の各抵抗値を互いに逆方向に変化させる。従って、抵抗変化型素子の特性ばらつきが大きくても、ストア時には、第１および第２の抵抗変化型素子の各抵抗値の大小関係を揮発性記憶部の記憶データに応じた大小関係とすることができる。よって、この発明によれば、セルを構成する素子の特性ばらつきに強い不揮発性メモリセルおよび不揮発性メモリを実現することができる。
【００３０】
また、この発明によれば、不揮発性メモリセルに設ける不揮発性記憶部の素子数が少なく、また、ストア時およびリコール時に抵抗変化型素子に流す電流が少なくて済むので、面積が小さくて安価な不揮発性メモリのチップを実現することができる。
【００３１】
好ましい態様では、抵抗変化型素子として、ＭＴＪ素子や電界誘起巨大抵抗変化の発生する抵抗素子が用いられる。この態様によれば、高速にストアおよびリコールを行うことができる。
【００３２】
なお、第１の抵抗変化型素子と第３のスイッチの位置関係および第２の抵抗変化型素子と第４のスイッチの位置関係を入れ替えてもよい。この場合も、上記と同様なストア動作が得られる。また、リコール時には、ビット線および反転ビット線に対し、データ“１”／“０”を表現するための２種類の電圧のうち高い方の電圧を与えることにより上記と同様なリコール動作が得られる。
【００３３】
他の好ましい態様において、この発明による不揮発性メモリセルからなる不揮発性メモリセルアレイを備えた不揮発性メモリは、同不揮発性メモリは電源電圧を昇圧して出力する昇圧回路を備えており、ストア動作時には、この昇圧回路の出力電圧をフリップフロップに対する電源電圧、第３および第４のスイッチをＯＮさせるための書込電圧として用いる。従って、不揮発性メモリに対する電源電圧を、ＳＲＡＭを動作させることが可能な最低限の電圧とすることができる。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１実施形態である不揮発性メモリセルの構成を示す回路図である。
【図２】同不揮発性メモリセルの第１の動作条件を示す図である。
【図３】同不揮発性メモリセルの第２の動作条件を示す図である。
【図４】この発明の第２実施形態である不揮発性メモリセルの構成を示す回路図である。
【図５】同不揮発性メモリセルの動作条件を示す図である。
【図６】この発明の第３実施形態である不揮発性ＲＡＭの構成を示す回路図である。
【図７】同不揮発性ＲＡＭの具体的構成例を示す回路図である。
【図８】同不揮発性ＲＡＭの行選択回路の構成例を示す回路図である。
【図９】同不揮発性ＲＡＭの制御部の構成例を示すブロック図である。
【図１０】同実施形態のストア動作を示すタイムチャートである。
【図１１】同実施形態のリコール動作を示すタイムチャートである。
【図１２】この発明の第４実施形態である不揮発性ＲＡＭにおいて行われる分割ストア動作を示すタイムチャートである。
【図１３】この発明の第５実施形態である不揮発性ＲＡＭの構成を示す回路図である。
【図１４】同不揮発性ＲＡＭに好適な行選択回路の構成例を示す回路図である。
【図１５】同不揮発性ＲＡＭにおいて信号ＷＲＥＢを発生する回路を示す回路図である。
【図１６】同実施形態のリコール動作を示すタイムチャートである。
【図１７】この発明の第６実施形態である不揮発性ＲＡＭの構成を示す回路図である。
【図１８】この発明の第７実施形態である不揮発性ＲＡＭの構成を示す回路図である。
【図１９】この発明の第８実施形態である不揮発性ＲＡＭにおける一行分の行選択回路および不揮発性メモリセルの構成を示す回路図である。
【図２０】同実施形態の動作条件を示す図である。
【図２１】この発明の第９実施形態である不揮発性ＲＡＭにおける一行分の行選択回路および不揮発性メモリセルの構成を示す回路図である。
【図２２】この発明の第１０実施形態である不揮発性ＲＡＭにおける一行分の行選択回路および不揮発性メモリセルの構成を示す回路図である。
【図２３】ＭＴＪ素子の構成および動作を示す図である。
【図２４】ＭＴＪ素子を利用したメモリセルの断面構造を例示する図である。
【図２５】従来の不揮発性メモリセルの構成例を示す回路図である。
【図２６】一般的なＳＲＡＭのメモリセルの構成を示す回路図である。
【図２７】同メモリセルのスタティックノイズマージンを例示する図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００３６】
＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性メモリセル１０の構成を示す回路図である。この不揮発性メモリセル１０は、揮発性記憶部１１と、不揮発性記憶部１２とを有する。揮発性記憶部１１は、通常のＳＲＡＭにおいてメモリセルとして用いられるものと同様な構成を有している。
【００３７】
より具体的には、揮発性記憶部１１は、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１からなるインバータＩＮＶ１と、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２からなるインバータＩＮＶ２と、第１および第２のスイッチとしてのＮチャネルトランジスタＴａ１およびＴａ２を有している。ここで、インバータＩＮＶ１およびＩＮＶ２は、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。このフリップフロップは、高電位側電源電圧ＶＤＣを供給するための電源線と低電位側電源電圧ＶＳＳを供給するための電源線との間に介挿されている。ＮチャネルトランジスタＴａ１は、インバータＩＮＶ１の出力ノードＶ１とビット線ＢＬとの間に介挿されている。また、ＮチャネルトランジスタＴａ２は、インバータＩＮＶ２の出力ノードＶ２と反転ビット線ＢＬＢとの間に介挿されている。これらのＮチャネルトランジスタＴａ１およびＴａ２は、行選択電圧ＷＬがアクティブレベルとなることによりＯＮとなる。これによりビット線ＢＬおよび反転ビット線ＢＬＢを介した揮発性記憶部１１のフリップフロップへのデータ書き込みと、揮発性記憶部１１のフリップフロップからビット線ＢＬおよび反転ビット線ＢＬＢへのデータ読み出しが可能になる。
【００３８】
不揮発性記憶部１２は、インバータＩＮＶ１の出力ノードＶ１とビット線ＢＬとの間に直列に介挿された第３のスイッチとしてのＮチャネルトランジスタＴｗ１および抵抗変化型素子Ｒ１と、インバータＩＮＶ２の出力ノードＶ２と反転ビット線ＢＬＢとの間に直列に介挿された第４のスイッチとしてのＮチャネルトランジスタＴｗ２および抵抗変化型素子Ｒ２とを有する。ここで、ＮチャネルトランジスタＴｗ１は、ソースがインバータＩＮＶ１の出力ノードＶ１に接続され、ドレインが抵抗変化型素子Ｒ１の一端に接続されている。そして、抵抗変化型素子Ｒ１の他端はビット線ＢＬに接続されている。また、ＮチャネルトランジスタＴｗ２は、ソースがインバータＩＮＶ２の出力ノードＶ２に接続され、ドレインが抵抗変化型素子Ｒ２の一端に接続されている。そして、抵抗変化型素子Ｒ２の他端は反転ビット線ＢＬＢに接続されている。そして、ＮチャネルトランジスタＴｗ１およびＴｗ２の各ゲートには書込電圧ＷＲＥが与えられる。
【００３９】
抵抗変化型素子Ｒ１およびＲ２の各々は、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮである状態において、インバータＩＮＶ１（ＩＮＶ２）の出力ノードからビット線ＢＬ（反転ビット線ＢＬＢ）に向かう逆方向電流を通過させたときに抵抗値が第１の方向（例えば増加方向）に変化し、ビット線ＢＬ（反転ビット線ＢＬＢ）からインバータＩＮＶ１（ＩＮＶ２）の出力ノードに向かう順方向電流を通過させたときに第１の方向と逆方向の第２の方向（例えば減少方向）に抵抗値が変化する抵抗変化素子である。不揮発性記憶部１２では、この抵抗変化型素子Ｒ１およびＲ２の大小関係が記憶データの“１”／“０”を表す。
【００４０】
一例として、抵抗変化型素子Ｒ１およびＲ２は、スピン注入型ＭＴＪ素子である。ここで、抵抗変化型素子Ｒ１およびＲ２をスピン注入型ＭＴＪ素子とする場合、抵抗変化型素子Ｒ１であるスピン注入型ＭＴＪ素子のピン層をＮチャネルトランジスタＴｗ１のドレインに、フリー層をビット線ＢＬに接続し、抵抗変化型素子Ｒ２であるスピン注入型ＭＴＪ素子のピン層をＮチャネルトランジスタＴｗ２のドレインに、フリー層を反転ビット線ＢＬＢに各々接続する。このようにすることで、上記のような抵抗変化型素子Ｒ１およびＲ２の抵抗変化特性を得ることができる。
【００４１】
あるいは抵抗変化型素子Ｒ１およびＲ２として、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。
【００４２】
本実施形態では、揮発性記憶部１１に記憶されたデータを不揮発性記憶部１２に書き込むストアと、不揮発性記憶部１２に記憶されたデータを揮発性記憶部１１に書き込むリコールが可能である。本実施形態では、このストアとリコールを行わせるため、適切なレベルの書込電圧ＷＲＥによりＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１のインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に各々接続される。
【００４３】
図２は不揮発性メモリセル１０を１．２Ｖの電源電圧で動作させる場合の動作条件を示している。以下、図２を参照し、本実施形態の動作を説明する。図２に示す例では、高電位側電源電圧ＶＤＣが１．２Ｖ、低電位側電源電圧ＶＳＳが０Ｖとなっている。不揮発性メモリセル１０を通常のＳＲＡＭのメモリセルとして動作させる場合には、書込電圧ＷＲＥが０Ｖとされる。この結果、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＦＦとなり、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から切り離される。この状態では、ビット線ＢＬおよびＢＬＢを介した揮発性記憶部１１へのアクセスが可能である。
【００４４】
図２には、揮発性記憶部１１からのデータ読み出しの動作条件が示されている。揮発性記憶部１１からのデータ読み出しを行うために、行選択電圧ＷＬが１．２Ｖとされ、ＮチャネルトランジスタＴａ１およびＴａ２がＯＮとされる。そして、揮発性記憶部１１にデータ“１”が記憶されている場合には、インバータＩＮＶ１の出力ノードＶ１の電圧約１．２Ｖがビット線ＢＬに、インバータＩＮＶ２の出力ノードＶ２の電圧約０Ｖがビット線ＢＬＢに読み出される。また、揮発性記憶部１１にデータ“０”が記憶されている場合には、インバータＩＮＶ１の出力ノードＶ１の電圧約０Ｖがビット線ＢＬに、インバータＩＮＶ２の出力ノードＶ２の電圧約１．２Ｖがビット線ＢＬＢに読み出される。図示は省略したが、揮発性記憶部１１へのデータ書き込みを行う場合には、ビット線ＢＬおよびＢＬＢからインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に、書込データに対応した電圧が各々与えられ、書込データがインバータＩＮＶ１およびＩＮＶ２からなるフリップフロップに保持される。
【００４５】
不揮発性メモリセル１０の電源を切断する場合には、電源切断に先立って、揮発性記憶部１１に記憶されたデータを不揮発性記憶部１２に転送するストアが行われる。図２に示す例では、行選択電圧ＷＬが０Ｖ、書込電圧ＷＲＥが１．５Ｖとされ、ビット線ＢＬおよび反転ビット線ＢＬＢに対する電圧は０．６Ｖとされる。ここで、１．５Ｖの電圧は、１．２Ｖの電源電圧を昇圧することにより生成され、０．６Ｖの電圧は同電源電圧を降圧することにより生成される。
【００４６】
書込電圧ＷＲＥを１．５Ｖにするのは、次の理由による。まず、例えばインバータＩＮＶ１の出力ノードＶ１の電圧が０Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が１．２Ｖであったとする。この場合において、仮に書込電圧ＷＲＥを電源電圧と同じ１．２Ｖにすると、抵抗変化型素子Ｒ２に印加可能な電圧の最大値が、この書込電圧ＷＲＥ＝１．２Ｖと反転ビット線ＢＬＢの電圧０．６Ｖとの差分０．６ＶからＮチャネルトランジスタＴｗ２の閾値分だけ低下した電圧となる。逆にインバータＩＮＶ１の出力ノードＶ１の電圧が１．２Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が０Ｖである場合には、抵抗変化型素子Ｒ１に印加可能な電圧の最大値が、この書込電圧ＷＲＥ＝１．２Ｖとビット線ＢＬの電圧０．６Ｖとの差分０．６ＶからＮチャネルトランジスタＴｗ１の閾値分だけ低下した電圧となる。このような抵抗変化型素子Ｒ１およびＲ２への印加電圧の低下は、確実なストア動作の妨げとなるので好ましくない。
【００４７】
また、抵抗変化型素子Ｒ１およびＲ２の抵抗値の変化を生じさせる十分な電流を各抵抗変化型素子に流すために、ＮチャネルトランジスタＴｗ１およびＴｗ２の抵抗を小さくする必要がある。このため、書込電圧ＷＲＥを電源電圧１．２Ｖより高い１．５Ｖにしているのである。
【００４８】
１．５Ｖの書込電圧ＷＲＥが出力され、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮになると、不揮発性記憶部１２ではストア動作が行われる。ここで、揮発性記憶部１１にデータ“１”が記憶された状態では、インバータＩＮＶ１の出力ノードＶ１の電圧が１．２Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が０Ｖとなっている。この状態において、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮになると、インバータＩＮＶ１の出力ノードＶ１（１．２Ｖ）からビット線ＢＬ（０．６Ｖ）に向かう逆方向電流が抵抗変化型素子Ｒ１に流れ、抵抗変化型素子Ｒ１の抵抗値が上昇する。また、ビット線ＢＬＢ（０．６Ｖ）からインバータＩＮＶ２の出力ノードＶ２（０Ｖ）に向かう順方向電流が抵抗変化型素子Ｒ２に印加され、抵抗変化型素子Ｒ２の抵抗値が低下する。このようにデータ“１”のストアにより、不揮発性記憶部１２の抵抗変化型素子Ｒ１は高抵抗に、抵抗変化型素子Ｒ２は低抵抗になる。
【００４９】
一方、揮発性記憶部１１にデータ“０”が記憶された状態では、インバータＩＮＶ１の出力ノードＶ１の電圧が０Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が１．２Ｖとなっている。この状態において、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮになると、ビット線ＢＬ（０．６Ｖ）からインバータＩＮＶ１の出力ノードＶ１（０Ｖ）に向かう順方向電流が抵抗変化型素子Ｒ１に流れ、抵抗変化型素子Ｒ１の抵抗値が低下する。また、インバータＩＮＶ２の出力ノードＶ２（１．２Ｖ）から反転ビット線ＢＬＢ（０．６Ｖ）に向かう逆方向電流が抵抗変化型素子Ｒ２に流れ、抵抗変化型素子Ｒ２の抵抗値が上昇する。このようにデータ“０”のストアにより、不揮発性記憶部１２の抵抗変化型素子Ｒ１は低抵抗に、抵抗変化型素子Ｒ２は高抵抗になる。
【００５０】
抵抗変化型素子Ｒ１およびＲ２として、非特許文献１のＭＴＪ素子を用いた場合は、抵抗変化型素子に対する印加電圧を０．６Ｖ以上確保できればストアが可能であり、そのとき抵抗変化型素子に流れる電流は、４９μＡとなる。
【００５１】
次に不揮発記憶部１２に記憶されたデータを揮発性記憶部１１に書き込むリコール動作について説明する。リコール動作では、行選択電圧ＷＬを０ＶとしてＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦとする。また、書込電圧ＷＲＥを０．５ＶとしてＮチャネルトランジスタＴｗ１およびＴｗ２をＯＮさせ、抵抗変化型素子Ｒ１およびＲ２を揮発性記憶部１１のインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に各々接続する。ここで、書込電圧ＷＲＥを揮発性記憶部１１に対する電源電圧よりも低い０．５Ｖとするのは、リコール動作時に抵抗変化型素子Ｒ１およびＲ２に流れる電流を制限して低消費電力にすると同時に、誤書き込みを防止するために、抵抗変化型素子Ｒ１およびＲ２に過大な電圧が印加されないようにするためである。
【００５２】
そして、リコール動作では、ビット線ＢＬおよびＢＬＢに対する電圧を、揮発性記憶部１１においてデータ“１”／“０”を表現するための２種類の電圧のうち低い方の電圧、具体的には０Ｖに保ち、書込電圧ＷＲＥを０．５Ｖに保った状態で、不揮発性メモリセル１０に対する高電位側電源電圧ＶＤＣを０Ｖから１．２Ｖに上昇させる。
【００５３】
ここで、不揮発性記憶部１２がデータ“１”を記憶している場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている。この状態で、高電位側電源電圧ＶＤＣが０Ｖから１．２Ｖに上昇すると、インバータＩＮＶ１の出力ノードＶ１から抵抗変化型素子Ｒ１を介してビット線ＢＬに向けて流れる電流よりもインバータＩＮＶ２の出力ノードＶ２から抵抗変化型素子Ｒ２を介して反転ビット線ＢＬＢに向けて流れる電流の方が大きくなるので、出力ノードＶ１の電圧の方が出力ノードＶ２の電圧より高くなる。この結果、揮発性記憶部１１は、インバータＩＮＶ１の出力ノードＶ１がＨｉｇｈレベル、インバータＩＮＶ２の出力ノードＶ２がＬｏｗレベルとなり、この状態を保持する。すなわち、データ“１”が揮発性記憶部１１に記憶され、データ“１”のリコールが完了する。このとき、抵抗変化型素子Ｒ１およびＲ２に流れる電流は、非特許文献１のＭＴＪ素子を用いれば、それぞれ１０μＡ、１５μＡ程度になる。
【００５４】
一方、不揮発性記憶部１２がデータ“０”を記憶している場合、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となっている。この場合、リコールを行うために、高電位側電源電圧ＶＤＣを０Ｖから１．２Ｖに上昇させると、インバータＩＮＶ１の出力ノードＶ１から抵抗変化型素子Ｒ１を介してビット線ＢＬに向けて流れる電流よりもインバータＩＮＶ２の出力ノードＶ２から抵抗変化型素子Ｒ２を介して反転ビット線ＢＬＢに向けて流れる電流の方が小さくなるので、出力ノードＶ２の電圧の方が出力ノードＶ１の電圧より高くなる。この結果、揮発性記憶部１１は、インバータＩＮＶ１の出力ノードＶ１がＬｏｗレベル、インバータＩＮＶ２の出力ノードＶ２がＨｉｇｈレベルとなり、この状態を保持する。すなわち、データ“０”が揮発性記憶部１１に記憶され、データ“０”のリコールが完了する。
【００５５】
リコールが完了すると、書込電圧ＷＲＥが０Ｖとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から切り離される。これによりＳＲＡＭとしての動作が開始される。この状態において、揮発性記憶部１１は、完全対称性のある６Ｔｒ構成のＳＲＡＭのメモリセルと同様な構成を有するので、広いＳＮＭが得られる。
【００５６】
図３は不揮発性メモリセル１０を０．６Ｖの極低電源電圧で動作させる場合の動作条件を示している。不揮発性メモリセル１０を通常のＳＲＡＭのメモリセルとして動作させる場合には、不揮発性メモリセル１０に対する高電位側電源電圧ＶＤＣを０．６Ｖとしてもよい。しかし、ストアを行わせる場合には、不揮発性メモリセル１０に対する高電位側電源電圧ＶＤＣを１．２Ｖとし、書込電圧ＷＲＥを１．５Ｖとする。この場合、不揮発性メモリセル１０を搭載したメモリチップに対する電源電圧は０．６Ｖであるので、この電源電圧を昇圧することにより、高電位側電源電圧ＶＤＣ、書込電圧ＷＲＥを生成する。ストアの動作は図２と同様である。
【００５７】
次にリコール動作について説明する。リコール動作では、書込電圧ＷＲＥを０．３Ｖにする。書込電圧ＷＲＥを０．３Ｖにするのは、メモリチップの電源電圧が０．６Ｖと低く、超低消費電力を目指しているので、できるだけ抵抗変化型素子Ｒ１およびＲ２の消費電流を絞るためである。しかし、前掲図２のようにリコール時の書込電圧ＷＲＥを０．６Ｖとしても動作上は問題ない。
【００５８】
次にこの状態で高電位側電源電圧ＶＤＣを０Ｖから０．６Ｖに上昇させる。ここで、不揮発性記憶部１２がデータ“１”を記憶している場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっているので、前掲図２と同じく、出力ノードＶ１がＨｉｇｈ、出力ノードＶ２がＬｏｗとなり、揮発性記憶部１１にデータ“１”が保持される。リコール時に不揮発性記憶部１２がデータ“０”を記憶している場合の動作も同様である。
【００５９】
このリコールが完了すると、書込電圧ＷＲＥが０Ｖとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から分離される。これにより揮発性記憶部１１は、電源電圧ＶＤＣ＝０．６Ｖの供給を受けて通常のＳＲＡＭのメモリセルとして動作する。
【００６０】
＜第２実施形態＞
図４は、この発明の第２実施形態である不揮発性メモリセル１０Ａの構成を示す回路図である。この不揮発性メモリセル１０Ａは、上記第１実施形態のものと同様な揮発性記憶部１１と、不揮発性記憶部１２Ａとを有する。ここで、不揮発性記憶部１２Ａは、上記第１実施形態におけるＮチャネルトランジスタＴｗ１と抵抗変化型素子Ｒ１との位置関係、ＮチャネルトランジスタＴｗ２と抵抗変化型素子Ｒ２との位置関係を各々入れ替えた構成となっている。さらに詳述すると、抵抗変化型素子Ｒ１およびＲ２を例えばスピン注入型ＭＴＪ素子とする場合、不揮発性記憶部１２Ａでは、インバータＩＮＶ１（ＩＮＶ２）の出力ノードＶ１（Ｖ２）に抵抗変化型素子Ｒ１（Ｒ２）のフリー層が接続され、この抵抗変化型素子Ｒ１（Ｒ２）のピン層にＮチャネルトランジスタＴｗ１（Ｔｗ２）のドレインが接続され、このＮチャネルトランジスタＴｗ１（Ｔｗ２）のソースがビット線ＢＬ（反転ビット線ＢＬＢ）に接続されている。
【００６１】
図５は本実施形態における不揮発性メモリセル１０Ａを０．６Ｖの電源電圧で動作させる動作条件を例示する図である。本実施形態では、抵抗変化型素子Ｒ１およびＲ２への書き込みを行う際に１．２Ｖの電源電圧が必要であるため、チップの電源電圧ＶＤＤ＝０．６Ｖを昇圧回路により昇圧して、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣ＝１．２Ｖ、書込電圧ＷＲＥ＝１．５Ｖを生成する。なお、前掲図２のように、チップの電源電圧ＶＤＤが１．２Ｖである場合、昇圧を行うことなく、この電源電圧ＶＤＤを不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣとすればよい。
【００６２】
ストア動作では、行選択電圧ＷＬを０ＶとしてＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦとし、書込電圧ＷＲＥを１．５ＶとしてＮチャネルトランジスタＴｗ１およびＴｗ２をＯＮとする。また、ビット線ＢＬおよび反転ビット線ＢＬＢに対する電圧を、揮発性記憶部１１においてデータ“１”／“０”を表現するために用いられる２種類の電圧（すなわち、１．２Ｖと０Ｖ）の中間電圧である０．６Ｖとする。
【００６３】
揮発性記憶部１１にデータ“１”が記憶されている場合、インバータＩＮＶ１の出力ノードＶ１の電圧が１．２Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が０Ｖとなっている。この状態において、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮになると、インバータＩＮＶ１の出力ノードＶ１（１．２Ｖ）からビット線ＢＬ（０．６Ｖ）に向かう順方向電流が抵抗変化型素子Ｒ１に流れ、抵抗変化型素子Ｒ１は低抵抗となる。また、反転ビット線ＢＬＢ（０．６Ｖ）からインバータＩＮＶ２の出力ノードＶ２（０Ｖ）に向かう逆方向電流が抵抗変化型素子Ｒ２に流れ、抵抗変化型素子Ｒ２は高抵抗となる。
【００６４】
一方、揮発性記憶部１１にデータ“０”が記憶されている場合、インバータＩＮＶ１の出力ノードＶ１の電圧が０Ｖ、インバータＩＮＶ２の出力ノードＶ２の電圧が１．２Ｖとなっている。この状態において、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮになると、ビット線ＢＬ（０．６Ｖ）からインバータＩＮＶ１の出力ノードＶ１（０Ｖ）に向かう逆方向電流が抵抗変化型素子Ｒ１に流れ、抵抗変化型素子Ｒ１は高抵抗となる。また、インバータＩＮＶ２の出力ノードＶ２（１．２Ｖ）から反転ビット線ＢＬＢ（０．６Ｖ）に向かう順方向電流が抵抗変化型素子Ｒ２に流れ、抵抗変化型素子Ｒ２は低抵抗となる。
【００６５】
次にリコール動作について説明する。リコール時は、行選択電圧ＷＬを０Ｖとして、ＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦとする。また、ビット線ＢＬおよび反転ビット線ＢＬＢに対する電圧を、通常動作時の揮発性記憶部１１においてデータ“１”／“０”を表現するために用いられる２種類の電圧（すなわち、０．６Ｖと０Ｖ）のうち高い方の電圧である０．６Ｖとする。また、書込電圧ＷＲＥを０．３Ｖとし、ＮチャネルトランジスタＴｗ１およびＴｗ２をＯＮにして、抵抗変化型素子Ｒ１およびＲ２をインバータＩＮＶ１の出力ノードＶ１およびインバータＩＮＶ２の出力ノードＶ２に各々接続する。この状態において、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣを０Ｖから通常動作時の電源電圧である０．６Ｖに立ち上げる。
【００６６】
ここで、ビット線ＢＬおよびＢＬＢに対する電圧が０．６Ｖ、書込電圧ＷＥが０．３Ｖであるので、ＮチャネルトランジスタＴｗ１（Ｔｗ２）がＯＮを維持するノードＶ１（Ｖ２）の電圧の上限値は、書込電圧ＷＲＥの電圧値０．３ＶからＮチャネルトランジスタＴｗ１（Ｔｗ２）の閾値電圧を差し引いた電圧である。従って、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣが０Ｖから０．６Ｖに立ち上がる過程において、ノードＶ１（Ｖ２）の電圧がこの上限値以下である期間は、ビット線ＢＬ（反転ビット線ＢＬＢ）からＮチャネルトランジスタＴｗ１（Ｔｗ２）を介してノードＶ１（Ｖ２）に電流が流入し得る。しかし、ノードＶ１の電圧がこの上限値を越えるとＮチャネルトランジスタＴｗ１がＯＦＦとなり、ノードＶ２の電圧がこの上限値を越えるとＮチャネルトランジスタＴｗ２がＯＦＦとなる。以下、この点を踏まえて、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣが０Ｖから０．６Ｖに立ち上がる過程における各部の動作を説明する。
【００６７】
まず、不揮発性記憶部１０Ａに対してデータ“１”がストアされている場合、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗となっている。この状態において、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣが０Ｖから上昇し始めると、ノードＶ１の電圧はビット線ＢＬに対する電圧０．６ＶをＮチャネルトランジスタＴｗ１および抵抗変化型素子Ｒ１とからなる直列抵抗とＮチャネルトランジスタＮ１およびＰチャネルトランジスタＰ１からなる並列抵抗とにより内分した電圧となる。また、ノードＶ２の電圧はビット線ＢＬＢに対する電圧０．６ＶをＮチャネルトランジスタＴｗ２および抵抗変化型素子Ｒ２とからなる直列抵抗とＮチャネルトランジスタＮ２およびＰチャネルトランジスタＰ２からなる並列抵抗とにより内分した電圧となる。
【００６８】
ここで、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗であるので、前者の内分比の方が後者の内分比よりも大きい。このため、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣが０Ｖから上昇する過程において、ノードＶ１の電圧がノードＶ２の電圧よりも高くなる。そして、ノードＶ１の電圧が高くなると、ＮチャネルトランジスタＮ２のＯＮ抵抗が低くなり、ＰチャネルトランジスタＰ２のＯＮ抵抗が高くなるので、抵抗変化型素子Ｒ２を介したＮチャネルトランジスタＮ２への電流の流入があってもノードＶ２の電圧は低く抑えられる。
【００６９】
そして、電源電圧ＶＤＣの上昇に伴ってノードＶ１の電圧が上昇し、上述した上限値を越えると、ＮチャネルトランジスタＴｗ１がＯＦＦとなる。しかし、この時点では、インバータＩＮＶ１およびＩＮＶ２からなる揮発性記憶部１１はデータ“１”（Ｖ１＝Ｈｉｇｈレベル、Ｖ２＝Ｌｏｗレベル）の保持動作を完了しているので、ＮチャネルトランジスタＴｗ１がＯＦＦとなることがリコール動作に影響を与えることはない。このようにしてデータ“１”のリコールが完了する。
【００７０】
一方、不揮発性記憶部１０Ａに対してデータ“０”がストアされている場合、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗となっている。この場合、ＮチャネルトランジスタＴｗ１および抵抗変化型素子Ｒ１とからなる直列抵抗とＮチャネルトランジスタＮ１およびＰチャネルトランジスタＰ１からなる並列抵抗との内分比に比べて、ＮチャネルトランジスタＴｗ２および抵抗変化型素子Ｒ２とからなる直列抵抗とＮチャネルトランジスタＮ２およびＰチャネルトランジスタＰ２からなる並列抵抗との内分比の方が大きくなる。このため、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣが０Ｖから上昇する過程において、ノードＶ２の電圧がノードＶ１の電圧よりも高くなり、揮発性記憶部１１はデータ“０”（Ｖ１＝Ｌｏｗレベル、Ｖ２＝Ｈｉｇｈレベル）の保持動作を行うこととなる。
【００７１】
以上のようにしてリコール動作が完了すると、その後、書込電圧ＷＲＥが０Ｖとされ、抵抗変化型素子Ｒ１およびＲ２が揮発性記憶部１１から分離される。そして、不揮発性メモリセル１０Ａに対する電源電圧ＶＤＣが０．６Ｖとされ、通常のＳＲＡＭと同様な揮発性記憶部１０Ａの読み出し動作および書き込み動作が行われる。
【００７２】
＜第３実施形態＞
図６は、この発明の第３実施形態である不揮発性ＲＡＭの全体構成を示すブロック図である。図６において、不揮発性ＲＡＭセルアレイ１００は、上記第１実施形態の不揮発性メモリセル１０を行列状に配列したセルアレイである。この例では、不揮発性ＲＡＭセルアレイ１００のメモリ容量は、６４Ｍビット（４Ｍ×１６ビット）である。
【００７３】
制御部５００は、制御回路５０１と電源制御回路５１０とを有する。ここで、制御回路５０１は、外部から与えられるチップイネーブル信号ＣＥＢ、出力許可信号ＯＥＢ、ストア指示信号ＳＴＲ、リコール指示信号ＲＣＬ等に応じて、電源制御回路５１０、アドレス入力回路５５０、行デコーダ２００、列デコーダ３００、書込回路８００および入出力バッファ７００を制御する回路である。ここで、チップイネーブル信号ＣＥＢ、出力許可信号ＯＥＢは、通常のＳＲＡＭに使用される制御信号である。ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬは、本実施形態に特有の制御信号であり、各々、不揮発性ＲＡＭにストアを行わせる場合およびリコールを行わせる場合にアクティブレベルとされる制御信号である。電源制御回路５１０は、制御回路５０１による制御の下、行デコーダ２００、列デコーダ３００および書込回路８００を各々動作させるための電圧を発生する回路である。
【００７４】
アドレス入力回路５５０は、制御回路５０１による制御の下、不揮発性ＲＡＭセルアレイ１００内のアクセス先を指定するアドレスＡ０〜Ａ２１を受け取って保持する回路である。このアドレスＡ０〜Ａ２１は、不揮発性ＲＡＭセルアレイ１００内において、アクセス先が属する行を指定する行アドレスと、アクセス先が属する列を指定する列アドレスに区分されている。
【００７５】
行デコーダ２００は、行アドレスをデコードし、デコード結果に従って不揮発性ＲＡＭセルアレイ１００の各行の中の１つの行を選択する。また、列デコーダ３００は、列アドレスをデコードし、デコード結果に従って不揮発性ＲＡＭセルアレイ１００の各列の中の１つの列を選択する。カラムゲート４００は、ライトアクセス時には書込回路８００を、リードアクセス時にはセンスアンプ６００を、列デコーダ３００によって選択された列のビット線および反転ビット線に接続する。センスアンプ６００は、リードアクセス時にカラムゲート４００を介して供給されるビット線および反転ビット線上の電圧を差動増幅し、入出力バッファ７００に出力する回路である。書込回路８００は、ライトアクセス時に入出力バッファ７００を介して供給される書込データに応じたデータ電圧をカラムゲート４００に供給する回路である。入出力バッファ７００は、１６ビットの書込データを外部から受け取って書込回路８００に供給し、センスアンプ６００の出力信号に基づいて１６ビットの読出データを外部に出力する１６個の双方向入出力回路により構成されている。
【００７６】
本実施形態における行デコーダ２００は、ストア時およびリコール時には、不揮発性ＲＡＭセルアレイ１００の全ての不揮発性メモリセルのＮチャネルトランジスタＴａ１およびＴａ２をＯＦＦとし、ストア時には不揮発性ＲＡＭセルアレイ１００の各不揮発性メモリセルの行単位でのＮチャネルトランジスタＴｗ１およびＴｗ２のＯＮ／ＯＦＦ制御を行い、リコール時には不揮発性ＲＡＭセルアレイ１００の各不揮発性メモリセルのＮチャネルトランジスタＴｗ１およびＴｗ２のＯＮ／ＯＦＦ制御を行う。また、本実施形態における列デコーダ３００は、ストア時およびリコール時に、不揮発性ＲＡＭセルアレイ１００の全ての列の各不揮発性メモリセルが接続された各ビット線および各反転ビット線を選択させるためのカラムゲート４００の制御を行う。
【００７７】
図７は本実施形態による不揮発性ＲＡＭの具体的な構成例を示すブロック図である。なお、この図７では、図面が煩雑になるのを防止するため、１ビット分のデータの記憶および入出力に関連した構成のみが図示されている。実際の不揮発性ＲＡＭは、図７に示された不揮発性ＲＡＭセルアレイ１００やカラムゲート４００等を１６ビット分並列化した構成となっている。
【００７８】
図７において、不揮発性ＲＡＭセルアレイ１００は、上記第１実施形態（図１）の不揮発性メモリセル１０を不揮発性メモリセルＭｋｊとし、この不揮発性メモリセルＭｋｊをｍ＋１行ｎ＋１列からなる行列状に配列したものである。不揮発性ＲＡＭセルアレイ１００の最小単位は、高速性、メモリ容量の規模にもよるが、一般的には、例えば、ｍ＝１０２４、ｎ＝５１２として、５１２Ｋビット位に分割する。本例の場合には、メモリ容量が６４Ｍビットなので、この最小メモリアレイである不揮発性ＲＡＭセルアレイ１００を１２８個設けることになる。
【００７９】
この行列をなす不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに沿って、対をなすビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢが配線されている。ここで、ビット線ＢＩＴｊには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ１のソースが各々接続され、反転ビット線ＢＩＴｊＢには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルトランジスタＴａ２のソースが各々接続されている。また、ビット線ＢＩＴｊには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の抵抗変化型素子Ｒ１の一端が各々接続され、反転ビット線ＢＩＴｊＢには、列ｊに属するｍ＋１個の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）の抵抗変化型素子Ｒ２の一端が各々接続されている。
【００８０】
また、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各行ｋに沿って、行選択電圧ＷＬｋを供給する信号線と、書込電圧ＷＲＥｋを供給するための信号線が配線されている。ここで、行ｋに対応した行選択電圧ＷＬｋは、同行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２（図１参照）の各ゲートに供給される。また、行ｋに対応した書込電圧ＷＲＥｋは、同行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ１およびＴｗ２（図１参照）の各ゲートに供給される（図１参照）。
【００８１】
そして、不揮発性ＲＡＭセルアレイ１００の全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＮ１およびＮ２の各ソースには、低電位側電源電圧ＶＳＳが供給される。また、不揮発性ＲＡＭセルアレイ１００の全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２（図１参照）の各ソースには、基準電源電圧である高電位側電源電圧ＶＤＣが供給される。本実施形態では、リコール時には、全不揮発性メモリセルを同時にリコールするために、全不揮発性メモリセルに共通の基準電源電圧ＶＤＣを発生するようにしている。この基準電源電圧ＶＤＣは、電源制御回路５１０によって制御される。
【００８２】
カラムゲート４００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に対応付けられたｎ＋１組のＮチャネルの列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）の組を有している。列ｊに対応した列選択トランジスタＣＧｊおよびＣＧｊＢは、列選択電圧ＣＯＬｊがアクティブレベルとなることによりＯＮとなり、ビット線ＢＩＴｊおよび反転ビット線ＢＩＴｊＢをデータ線ＤＬおよび反転データ線ＤＬＢに各々接続する。このデータ線ＤＬおよび反転データ線ＤＬＢは、書込回路８００およびセンスアンプ６００に接続されている。
【００８３】
列デコータ３００は、不揮発性ＲＡＭセルアレイ１００の各列ｊ（ｊ＝０〜ｎ）に各々対応したｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）により構成されている。ここで、列ｊに対応した列選択回路３００−ｊは、列アドレス一致検出部３０１と、ＡＮＤゲート３０２と、レベルシフタ３０３とを有する。
【００８４】
列アドレス一致検出部３０１は、列アドレスが当該列ｊを示す場合にＬレベルの信号を出力する。ＡＮＤゲート３０２には、列アドレス一致検出部３０１の出力信号と一括選択信号ＡＳＥＬＢが入力される。ここで、一括選択信号ＡＳＥＬＢは、制御回路５０１によって出力される信号であり、通常のＳＲＡＭとしての動作時には非アクティブレベル（Ｈｉｇｈレベル）とされ、ストア動作およびリコール動作の際にはアクティブレベル（Ｌｏｗレベル）とされる。
【００８５】
ＡＮＤゲート３０２は、一括選択信号ＡＳＥＬＢが非アクティブレベルのとき、列アドレス一致検出部３０１の出力信号をレベルシフタ３０３に供給し、アクティブレベルのとき、Ｌｏｗレベルの信号をレベルシフタ３０３に供給する。
【００８６】
レベルシフタ３０３は、ＡＮＤゲート３０２の出力信号がＬｏｗレベルであるときにＨレベルの行選択電圧ＣＯＬｊを出力し、列ｊに対応したカラムゲートトタンジスタＣＧｊおよびＣＧｊＢをＯＮにする。この列選択回路３００−ｊ（ｊ＝０〜ｎ）の各レベルシフタ３０３の高電位側電源端子には、基準列選択電圧ＶＣＯＬが与えられる。この基準列選択電圧ＶＣＯＬは、電源制御回路５１０が出力する電圧である。
【００８７】
行デコーダ２００は、不揮発性ＲＡＭセルアレイ１００の各行ｋ（ｋ＝０〜ｍ）に各々対応したｍ＋１個の行選択回路２００−ｋ（ｋ＝０〜ｍ）により構成されている。各行ｋに対応した行選択回路２００−ｋは、当該行ｋに属するｎ＋１個の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２並びにＮチャネルトランジスタＴｗ１およびＴｗ２（図１参照）の制御を行う。
【００８８】
図８は、行ｋに対応した行選択回路２００−ｋの構成例を示す回路図である。図８において、信号ＳＴＲＢおよび信号ＲＣＬＢは、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの論理を反転した信号であり、制御回路５０１により発生される。ＡＤＤＸはアドレス入力回路５５０に保持された行アドレスである。
【００８９】
アドレス一致検出部２０１は、行アドレスＡＤＤＸが当該行を示す場合にＨｉｇｈレベルを、そうでない場合にＬｏｗレベルを出力する回路である。ＮＡＮＤゲート２０２は、信号ＳＴＲＢおよびＲＣＬＢの両方がＨｉｇｈレベル、すなわち、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベル（Ｌｏｗレベル）であるときには、アドレス一致検出部２０１の出力信号を反転した信号を、そうでない場合にＨｉｇｈレベルを出力する。インバータ２０３は、このＮＡＮＤゲート２０２の出力信号を反転し、当該行ｋに対する行選択電圧ＷＬｋとして出力する。
【００９０】
従って、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベル（Ｌｏｗレベル）である場合（すなわち、ＳＲＡＭとしての動作モードである場合）、行アドレスＡＤＤＸが当該行ｋを示すときに行選択電圧ＷＬｋがＨｉｇｈレベルとなり、行アドレスＡＤＤＸが当該行ｋを示さないときに行選択電圧ＷＬｋがＬｏｗレベルとなる。また、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの一方がアクティブレベル（Ｈｉｇｈレベル）である場合、行選択電圧ＷＬｋはＬｏｗレベルとなる。
【００９１】
ＮＡＮＤゲート２０６には、アドレス一致検出部２０１の出力信号と、信号ＳＴＲＢをインバータ２０４により反転した信号が入力される。このＮＡＮＤゲート２０６の高電位側電源端子と高電位側電源ＶＤＤとの間にはＰチャネルトランジスタ２０６Ｐが介挿されており、このＰチャネルトランジスタ２０６Ｐのゲートには信号ＲＣＬＢをインバータ２０５により反転した信号が入力される。また、ＮＡＮＤゲート２０６の出力ノードと低電位側電源ＶＳＳとの間にはＮチャネルトランジスタ２０６Ｎが介挿されており、このＮチャネルトランジスタ２０６Ｎのゲートには信号ＲＣＬＢをインバータ２０５により反転した信号が入力される。
【００９２】
従って、リコール時、リコール指示信号ＲＣＬがアクティブレベル（Ｈｉｇｈレベル）である場合は、インバータ２０５の出力信号がＨｉｇｈレベルとなり、Ｐチャネルトランジスタ２０６ＰがＯＦＦ、Ｎチャネルトランジスタ２０６ＮがＯＮとなる。従って、ＮＡＮＤゲート２０６は強制的にＬｏｗレベルを出力する。
【００９３】
また、ストア時、ストア指示信号ＳＴＲがアクティブレベルである場合、リコール指示信号ＲＣＬが非アクティブレベルであるので、Ｐチャネルトランジスタ２０６ＰがＯＮ、Ｎチャネルトランジスタ２０６ＮがＯＦＦとなる。ここで、行アドレスＡＤＤＸが当該行ｋを示し、アドレス一致検出部２０１がＨｉｇｈレベルを出力する場合、ＮＡＮＤゲート２０６はＬｏｗレベルを出力する。
【００９４】
一方、行アドレスが当該行ｋを示さず、アドレス一致検出部２０１がＬｏｗレベルを出力する場合は、ＮＡＮＤゲート２０６の出力信号はＨｉｇｈレベルとなる。
【００９５】
レベルシフタ２０７は、ＮＡＮＤゲート２０６の出力信号を反転し、書込電圧ＷＲＥｋとして出力する。ここで、レベルシフタ２０７には、電源制御回路５１０が出力する基準書込電圧ＶＷＲが高電位側電源電圧として与えられる。従って、レベルシフタ２０７がＨｉｇｈレベルの書込電圧ＷＲＥｋを出力するとき、この基準書込電圧ＶＷＲと同じレベルの書込電圧ＷＲＥｋを出力する。
【００９６】
書込回路８００は、ライトアクセス時には、不揮発性ＲＡＭの外部からの書き込みデータＤｉｎに応じたビット電圧および反転ビット電圧をデータ線ＤＬおよび反転データ線ＤＬＢに出力する。そして、ライトアクセス時、データ線ＤＬには、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）のうちカラムゲート４００により選択された１本のビット線が接続され、反転データ線ＤＬＢには、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）のうちカラムゲート４００により選択された１本の反転ビット線が接続される。
【００９７】
一方、書込回路８００には、基準ビット線電圧ＶＷＤが電源制御回路５１０から与えられる。書込回路８００は、ストア動作時およびリコール動作時、この基準ビット線電圧ＶＷＤをデータ線ＤＬおよび反転データ線ＤＬＢの双方に出力する。
【００９８】
そして、ストア動作時およびリコール動作時には、一括選択信号ＡＳＥＬＢがアクティブレベル（Ｌｏｗレベル）とされ、全ての列選択回路３００−ｊ（ｊ＝０〜ｎ）がＨｉｇｈレベル（＝ＶＣＯＬ）の列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）を出力する。このため、データ線ＤＬには、ビット線ＢＩＴｊ（ｊ＝０〜ｎ）の全てがカラムゲート４００を介して接続され、反転データ線ＤＬＢには、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）の全てがカラムゲート４００を介して接続される。従って、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤが与えられる。
【００９９】
図９は制御部５００の構成を示すブロック図である。制御部５００において、電源制御回路５１０は、昇圧回路５０２と、降圧回路５０３と、出力調整回路５０４と、電圧検知回路５０５を有する。制御回路５０１は、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬに基づき、昇圧回路５０２と、降圧回路５０３と、出力調整回路５０４との制御を行う。電圧検知回路５０５は、不揮発性ＲＡＭの電源ＶＤＤが投入されたとき、パワーオンパルスＰＯＮを出力する回路である。
【０１００】
昇圧回路５０２は、不揮発性ＲＡＭに対する電源電圧ＶＤＤを昇圧して出力する。また、降圧回路５０３は、同電源電圧を降圧して出力する。この昇圧回路５０２と降圧回路５０３が設けられているのは、図２、図４、図５に示されているように、ストアおよびリコールの動作を行うために不揮発性ＲＡＭに対する電源電圧よりも高い電圧や低い電圧を発生する必要があるからである。出力調整回路５０４は、制御回路５０１による制御の下、昇圧回路５０２の出力電圧、降圧回路５０３の出力電圧または不揮発性ＲＡＭに対する電源電圧を選択することにより、基準列選択電圧ＶＣＯＬ、基準書込電圧ＶＷＲ、基準ビット線電圧ＶＷＤ、不揮発性ＲＡＭセルアレイ１００に対するセル電源電圧ＶＤＣを出力する。
【０１０１】
図１０は本実施形態による不揮発性ＲＡＭのストア時の動作を示すタイムチャートである。この例では、前掲図３の動作条件で不揮発性ＲＡＭが動作している。そして、制御回路５０１は、昇圧回路５０２に１．２Ｖの電圧および１．５Ｖの電圧を出力させる。
【０１０２】
期間ｔ１において、不揮発性ＲＡＭは、０．６Ｖの電源電圧ＶＤＤの供給を受けて、通常のＳＲＡＭとして動作している。そして、出力調整回路５０４は、制御回路５０１による制御の下、電源電圧ＶＤＤを不揮発性ＲＡＭセルアレイ１００に対する電源電圧ＶＤＣとして出力している。
【０１０３】
不揮発性ＲＡＭに対する電源電圧ＶＤＤの供給を断つ場合、それに先立って、ストア指示信号ＳＴＲが立ち上げられる。これにより制御回路５０１は、昇圧回路５０２が出力する１．２Ｖの電圧を出力調整回路５０１に選択させ、基準列選択電圧ＶＣＯＬおよび不揮発性ＲＡＭセルアレイ１００に対する電源電圧ＶＤＣとして出力させる。また、制御回路５０１は、昇圧回路５０２が出力する１．５Ｖの電圧を出力調整回路５０１に選択させ、基準書込電圧ＶＷＲとして出力させる。
【０１０４】
また、ストア指示信号ＳＴＲが立ち上がると、行選択回路２００−ｋ（ｋ＝０〜ｍ）は、信号ＳＴＲＢがＬｏｗレベルとなることから、行選択電圧ＷＬｋ（ｋ＝０〜ｍ）を０Ｖとする。これにより全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＴａおよびＴｂがＯＦＦとなる。また、行アドレスＡＤＤＸが示す行ｋに対応した行選択回路２００−ｋは、当該行ｋに対応した書込電圧ＷＲＥｋとして基準書込電圧ＶＷＲを出力する。また、制御回路５０１は、一括選択信号ＡＳＥＬＢをアクティブレベル（Ｌｏｗレベル）とする。これにより列選択回路３００−ｊ（ｊ＝０〜ｎ）は、全ての列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）をＯＮとし、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）をデータ線ＤＬに、全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）を反転データ線ＤＬＢに接続する。
【０１０５】
そして、制御回路５０１は、ストア指示信号ＳＴＲの立ち上がり後の期間ｔ２に亙って、出力調整回路５０４に電源電圧ＶＤＤ＝０．６Ｖを基準ビット線電圧ＶＷＤとして出力させ、書込回路８００にこの基準ビット線電圧ＶＷＤ＝０．６Ｖをデータ線ＤＬおよび反転データ線ＤＬＢに出力させる。そして、不揮発性ＲＡＭでは期間ｔ２を利用してストア動作が行われる。
【０１０６】
まず、アドレス入力回路５５０は、行アドレスＡＤＤＸとして最初のアドレスＡＸ０を出力し、行選択回路２００−０に時間Δｔ１に亙って１．５Ｖの書込電圧ＷＲＥ０を出力させる。これにより第０行の全ての不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮとなる。このとき、各不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）を各々挟むビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）には０．６Ｖの基準ビット線電圧ＶＷＤが印加されている。このため、第０行の全ての不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）において、揮発性記憶部１１に記憶されたデータが不揮発性記憶部１２に書き込まれる。
【０１０７】
次に、アドレス入力回路５５０は、行アドレスＡＤＤＸとして２番目のアドレスＡＸ１を出力し、行選択回路２００−１に時間Δｔ１に亙って１．５Ｖの書込電圧ＷＲＥ１を出力させる。これにより第１行の全ての不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）において、揮発性記憶部１１に記憶されたデータが不揮発性記憶部１２に書き込まれる。
【０１０８】
以下同様であり、行アドレスＡＤＤＸが、ＡＸ２〜ＡＸｍまで繰り返して進められ、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のストア動作が行われる。
【０１０９】
最後の行のストア動作が終了すると、ストア指示信号ＳＴＲはＬｏｗレベルとされる。そして、その後の期間ｔ３において電源電圧ＶＤＤが０Ｖとされ、電源遮断が行われる。
【０１１０】
予期しない停電等による突然の電源ＯＦＦに対しては、図示しない電圧降下検知回路により、電圧の低下を検知し、キャパシタ（蓄電池）等に蓄えてあるチャージにより、ストア動作を行い、電源遮断までにストア動作を終了させる機能を付加すれば良い。
【０１１１】
図１１は本実施形態による不揮発性ＲＡＭのリコール時の動作を示すタイムチャートである。この例では、前掲図３の動作条件で不揮発性ＲＡＭが動作している。まず、不揮発性ＲＡＭに対する電源が投入されると、電源電圧ＶＤＤが０．６Ｖまで立ち上がる。電圧検知回路５０５は、この電源電圧ＶＤＤの立ち上がりを検知して、パワーオンパルスＰＯＮを出力する。このパワーオンパルスＰＯＮにより、内部回路のリセット（初期化）が行なわれる。この期間が電源立ち上げ期間ｔ１である。
【０１１２】
次に、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、不揮発性ＲＡＭでは、その後の期間ｔ２を利用してリコール動作が行われる。まず、制御回路５０１は、０Ｖの基準ビット線電圧ＶＷＤを出力調整回路５０４に出力させ、書込回路８００にこの基準ビット線電圧ＶＷＤ＝０Ｖをデータ線ＤＬおよび反転データ線ＤＬＢに出力させる。これにより全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝０Ｖが印加される。また、制御回路５０１は、０．３Ｖの基準書込電圧ＶＷＲおよび０．６Ｖの基準列選択電圧ＶＣＯＬを出力調整回路５０４に出力させる。
【０１１３】
また、リコール指示信号ＲＣＬがＨｉｇｈレベルになると、行選択回路２００−ｋ（ｋ＝０〜ｍ）では、信号ＲＣＬＢがＬｏｗレベルとなることから、行選択電圧ＷＬｋ（ｋ＝０〜ｍ）が０Ｖとされる。これにより全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＴａおよびＴｂがＯＦＦとなる。
【０１１４】
また、行選択回路２００−ｋ（ｋ＝０〜ｍ）では、Ｐチャネルトランジスタ２０６ＰがＯＦＦ、Ｎチャネルトランジスタ２０６ＮがＯＮとなり、全ての書込電圧ＷＲＥｋ（ｋ＝０〜ｍ）が基準書込電圧ＶＷＲ＝０．３Ｖとなる。
【０１１５】
また、制御回路５０１は、一括選択信号ＡＳＥＬＢをＨｉｇｈレベルとする。これにより列選択回路３００−ｊ（ｊ＝０〜ｎ）は、全ての列選択トランジスタＣＧｊ（ｊ＝０〜ｎ）およびＣＧｊＢ（ｊ＝０〜ｎ）をＯＮとし、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）をデータ線ＤＬに、全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）を反転データ線ＤＬＢに接続する。この結果、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝０Ｖが印加される。
【０１１６】
そして、制御回路５０１は、出力調整回路５０１に、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）に対する電源電圧ＶＤＣを０Ｖから０．６Ｖにかけて所定の時間勾配で立ち上げさせる。これにより不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）では、不揮発性記憶部１２に記憶されたデータを揮発性記憶部１１に書き込むリコール動作が行われる。
【０１１７】
その後、リコール指示信号ＲＣＬが立ち下げられると、リコール動作のための期間ｔ２が終了し、ＳＲＡＭとしての動作を行う期間ｔ３となる。この期間ｔ３では、リコール指示信号ＲＣＬおよびストア指示信号ＳＴＲがＬｏｗレベルとなることから、行選択回路２００−ｋ（ｋ＝０〜ｍ）は、書込電圧ＷＲＥｋ（ｋ＝０〜ｍ）を０Ｖとする。このため、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）では、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＦＦとなり、不揮発性ＲＡＭでは通常のＳＲＡＭとしての動作が行われる。
【０１１８】
＜第４実施形態＞
上記第３実施形態では、列デコーダ３００に全ての列を選択させ、行単位で、その行に属する全ての不揮発性メモリセルのストア動作を行わせた。しかし、同時にストア動作を行わせる不揮発性メモリセルの数が多いと、ストア電流が大きくなる。そこで、本実施形態では、一行に属する全ての不揮発性メモリセルを複数のグループに分割し、各グループを順次選択してストア動作を行わせる分割ストアを採用している。ここで、１個の抵抗変化型素子へのデータ書き込みに要するストア電流が４９μＡである場合において、一行分の不揮発性メモリセルを各々１６ビット分の不揮発性メモリセルからなる複数のグループに分割するものとすると、１グループ当たりのストア電流は４９μＡ×１６×２（Ｒ１とＲ２）＝１．６ｍＡとなる。また、１グループ＝１２８ビットページ単位でのストア動作を行うとすると、１グループ当たりのストア電流は４９μＡ×１２８×２＝１２．５ｍＡとなる。
【０１１９】
図１２は、本実施形態におけるストア動作を示すタイムチャートである。以下、上記第３実施形態のストア動作（図１０）と相違している点を中心に本実施形態の動作を説明する。
【０１２０】
図１２に示す例では、各行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）を第１のグループＭｋｊ（ｊ＝０〜ｈ）と第２のグループＭｋｊ（ｊ＝ｈ＋１〜ｎ）とに分け、グループ単位でストア動作を行っている。
【０１２１】
具体的には、行選択回路２００−０が第０行に対応した書込電圧ＷＲＥ０を１．５Ｖにしているときに、まず、第１のグループに対応した列デコーダ３００−０〜３００−ｈがＨｉｇｈレベルの列選択電圧ＣＯＬ０〜ＣＯＬｈ、ＣＯＬ０Ｂ〜ＣＯＬｈＢを出力し、第２のグループに対応した列デコーダ３００−（ｈ＋１）〜３００−ｎがＬｏｗレベルの列選択電圧ＣＯＬｈ＋１〜ＣＯＬｎ、ＣＯＬ（ｈ＋１）Ｂ〜ＣＯＬｎＢを出力する。
【０１２２】
この結果、第１のグループに対応したビット線ＢＩＴｊ（ｊ＝０〜ｈ）、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｈ）の電圧が０．６Ｖとなり、第２のグループに対応したビット線ＢＩＴｊ（ｊ＝ｈ＋１〜ｎ）、反転ビット線ＢＩＴｊＢ（ｊ＝ｈ＋１〜ｎ）がオープンとなる。このため、第１のグループの不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｈ）において揮発性記憶部１１に記憶されたデータが不揮発性記憶部１２に書き込まれる。
【０１２３】
次に、第１のグループに対応した列デコーダ３００−０〜３００−ｈがＬｏｗレベルの列選択電圧ＣＯＬ０〜ＣＯＬｈ、ＣＯＬ０Ｂ〜ＣＯＬｈＢを出力し、第２のグループに対応した列デコーダ３００−（ｈ＋１）〜３００−ｎがＨｉｇｈレベルの列選択電圧ＣＯＬｈ＋１〜ＣＯＬｎ、ＣＯＬ（ｈ＋１）Ｂ〜ＣＯＬｎＢを出力する。
【０１２４】
この結果、第１のグループに対応したビット線ＢＩＴｊ（ｊ＝０〜ｈ）、反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｈ）がオープンとなり、第２のグループに対応したビット線ＢＩＴｊ（ｊ＝ｈ＋１〜ｎ）、反転ビット線ＢＩＴｊＢ（ｊ＝ｈ＋１〜ｎ）の電圧が０．６Ｖとなる。このため、第２のグループの不揮発性メモリセルＭ０ｊ（ｊ＝ｈ＋１〜ｎ）において揮発性記憶部１１に記憶されたデータが不揮発性記憶部１２に書き込まれる。この後、書込電圧ＷＲＥ０が０Ｖとなり、行選択回路２００−０に接続される不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）のストアが終了する。
【０１２５】
次に、行選択回路２００−１が第１行に対応した書込電圧ＷＲＥ１を１．５Ｖとし、同様の動作が行われる。以下同様の動作が第２行から第ｍ行まで繰り返され、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のストア動作が終了する。
【０１２６】
以上のような分割ストア動作を実現するためには、例えば第１のグループに対応した列選択回路３００−ｊ（ｊ＝０〜ｈ）と第２の列選択回路３００−ｊ（ｊ＝ｈ＋１〜ｎ）に別個の一括選択信号ＡＳＥＬＢ−１およびＡＳＥＬＢ−２を供給する。そして、一行を選択する期間の前半は一括選択信号ＡＳＥＬＢ−１をアクティブレベル、一括選択信号ＡＳＥＬＢ−２を非アクティブレベルとし、後半は括選択信号ＡＳＥＬＢ−１を非アクティブレベル、一括選択信号ＡＳＥＬＢ−２をアクティブレベルとする制御を繰り返せばよい。なお、以上の説明では、各行の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）を２つのグループに分割したが、何個のグループに分割するかは、一行分の不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の個数、ストア電流の合計値の許容限度等を考慮して適切に定めればよい。
【０１２７】
＜第５実施形態＞
図１３はこの発明の第５実施形態である不揮発性ＲＡＭの構成を示すブロック図である。本実施形態は、行単位でリコール動作を行うための変形を上記第３実施形態に加えたものである。
【０１２８】
本実施形態では、上記第３実施形態における不揮発性ＲＡＭセルアレイ１００および行選択回路２００−ｋ（ｋ＝０〜ｍ）が不揮発性ＲＡＭセルアレイ１１０および行選択回路２２０−ｋ（ｋ＝０〜ｍ）に置き換えられている。
【０１２９】
ここで、不揮発性ＲＡＭセルアレイ１１０は、不揮発性ＲＡＭセルアレイ１００と同様、上記第１実施形態の不揮発性メモリセル１０を行列状に並べたものである。しかしながら、不揮発性ＲＡＭセルアレイ１１０では、行列をなす不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の行ｋ毎に各々独立に高電位側電源電圧ＶＤＣｋ（ｋ＝０〜ｍ）を供給するための電源線が設けられている。この不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の行ｋ毎に高電位側電源電圧ＶＤＣｋ（ｋ＝０〜ｍ）を供給するための電源線は、行選択回路２２０−ｋ（ｋ＝０〜ｍ）に各々接続されている。
【０１３０】
各行ｋに対応した行選択回路２２０−ｋは、上記第３実施形態の行選択回路２２０−ｋが有する機能の他、リコール動作時、行アドレスＡＤＤＸが当該行ｋを示したとき、当該行ｋに属する不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給する高電位側電源電圧ＶＤＣｋを０Ｖから電源制御回路５１０が出力する基準電源電圧ＶＤＣまで立ち上げる機能を備えている。
【０１３１】
図１４は行選択回路２２０−ｋの具体的構成例を示す回路図である。図１４において、アドレス一致検出部２２１は、行アドレスＡＤＤＸが当該行ｋを示す場合にＨｉｇｈレベルを、当該行ｋを示さない場合にＬｏｗレベルを出力する。
【０１３２】
ラッチＬ１は、Ｐチャネルトランジスタ２２２と、Ｎチャネルトランジスタ２２３および２２５と、インバータ２２４とにより構成されている。Ｐチャネルトランジスタ２２２およびＮチャネルトランジスタ２２３は、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されている。Ｎチャネルトランジスタ２２３のゲートには、アドレス一致検出部２２１の出力信号Ｎ１が与えられる。インバータ２２４は、Ｐチャネルトランジスタ２２２およびＮチャネルトランジスタ２２３のドレイン同士の接続ノードに発生する信号を反転して出力する。このインバータ２２４の出力信号がラッチＬ１の出力信号Ｎ２となる。この信号Ｎ２は、Ｐチャネルトランジスタ２２２のゲートに供給される。Ｎチャネルトランジスタ２２５は、インバータ２２４の出力ノードと低電位側電源ＶＳＳとの間に介挿されている。このＮチャネルトランジスタ２２５のゲートには、不揮発性ＲＡＭに対する電源電圧ＶＤＤが立ち上がるときに発生するパワーオンパルスＰＯＮが与えられる。以上がラッチＬ１の構成である。
【０１３３】
遅延回路２２６は、ラッチＬ１の出力信号Ｎ２を所定時間Δｔ１だけ遅延させる。インバータ２２７は、この遅延回路２２６の出力信号を反転して出力する。レベルシフタ２２８には、電源制御回路５１０の出力調整回路５０４（図９参照）が出力する基準電源電圧ＶＤＣが高電位側電源電圧として与えられる。レベルシフタ２２８は、インバータ２２７の出力信号を反転し、反転した結果が“０”である場合は０Ｖを、“１”である場合は基準電源電圧ＶＤＣを行ｋに対応した高電位側電源電圧ＶＤＣｋとして出力する。
【０１３４】
ＮＡＮＤゲート２２９は、アドレス一致検出部２２１の出力信号Ｎ１と信号ＷＲＥＢが与えられる。この信号ＷＲＥＢは、制御回路５０１が内蔵する図１５のＮＯＲゲートにより発生される信号であり、ストア指示信号ＳＴＲまたはリコール指示信号ＲＣＬがアクティブレベルのときにＬｏｗレベルとなり、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベルのときにＨｉｇｈレベルとなる。ＮＡＮＤゲート２２９の出力信号はインバータ２３０により反転され、当該行ｋに対応した行選択電圧ＷＬｋとして出力される。この行選択電圧ＷＬｋは、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベルであり、かつ、アドレス一致検出部２２１の出力信号Ｎ１がＨｉｇｈレベルのときのみＨｉｇｈレベルとなり、それ以外の場合にはＬｏｗレベルとなる。
【０１３５】
ＮＡＮＤゲート２３２には、信号ＷＲＥＢをインバータ２３１により反転した信号とアドレス一致検出部２２１の出力信号Ｎ１とが入力される。レベルシフタ２３３には、電源制御回路５１０の出力調整回路５０４（図９参照）が出力する基準書込電圧ＶＷＲが高電位側電源電圧として与えられる。レベルシフタ２３３は、ＮＡＮＤゲート２３２の出力信号を反転し、その反転結果が“０”である場合は０Ｖを、“１”である場合は基準書込電圧ＶＷＲを書込電圧ＷＲＥｋとして出力する。
【０１３６】
従って、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬの両方が非アクティブレベルである場合、この書込電圧ＷＲＥｋは０Ｖとなる。また、ストア指示信号ＳＴＲまたはリコール指示信号ＲＣＬの一方がアクティブレベルであり、かつ、アドレス一致検出部２２１の出力信号Ｎ１がＨｉｇｈレベルである場合、書込電圧ＷＲＥｋは基準書込電圧ＶＷＲと同じ電圧になる。
【０１３７】
図１６は本実施形態におけるリコール動作を示すタイムチャートである。不揮発性ＲＡＭに対する電源電圧ＶＤＤが立ち上がり、パワーオンパルスＰＯＮが発生すると、各行選択回路２２０−ｋ（ｋ＝０〜ｍ）（図１４参照）では、Ｎチャネルトランジスタ２２５がＯＮとなり、ラッチＬ１の出力信号Ｎ２が０Ｖ（Ｌｏｗレベル）にリセットされる。この結果、各行選択回路２２０−ｋ（ｋ＝０〜ｍ）のレベルシフタ２２８が出力する高電位側電源電圧ＶＤＣｋ（ｋ＝０〜ｍ）は０Ｖとなる。これが初期状態である。
【０１３８】
次に、リコール指示信号ＲＣＬが立ち上がると、不揮発性ＲＡＭではその後の期間ｔ２を利用して次のようにリコール動作が行われる。まず、制御回路５０１は、一括選択信号ＡＳＥＬＢをアクティブレベルにするとともに、電源制御回路５１０の出力調整回路５０４に０Ｖの基準ビット線電圧ＶＷＤを出力させ、書込回路８００にこの基準ビット線電圧ＶＷＤ＝０Ｖをデータ線ＤＬおよび反転データ線ＤＬＢに出力させる。この結果、全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および全てのビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に基準ビット線電圧ＶＷＤ＝０Ｖが印加される。
【０１３９】
その後、行アドレスＡＤＤＸが第０行を示す行アドレスＡＸ０になると、行選択回路２２０−０のアドレス一致検出部２２１の出力信号Ｎ１がＬｏｗレベルからＨｉｇｈレベルに立ち上がる。ここで、リコール動作時には信号ＷＲＥＢがＬｏｗレベルであるので、各行選択回路２２０−ｋ（ｋ＝０〜ｍ）が出力する行選択電圧ＷＬｋ（ｋ＝０〜ｍ）は０Ｖとなる。この結果、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＮチャネルトランジスタＴａ１およびＴａ２がＯＦＦとなる。
【０１４０】
一方、信号ＷＲＥＢがＬｏｗレベルであると、行選択回路２２０−０では、アドレス一致検出部２２１の出力信号Ｎ１がＨｉｇｈレベルになったことにより、レベルシフタ２３３が基準書込電圧ＶＷＲと同じ電圧の書込電圧ＷＲＥ０を出力する。この結果、第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）のＮチャネルトランジスタＴｗ１およびＴｗ２がＯＮとなる。
【０１４１】
また、行選択回路２２０−０では、アドレス一致検出部２２１の出力信号Ｎ１がＬｏｗレベルからＨｉｇｈレベルに立ち上がると、ラッチＬ１の出力信号Ｎ２がＨｉｇｈレベルに立ち上がる。そして、この立ち上がりタイミングから遅延回路２２６の遅延時間Δｔ１だけ遅れて、レベルシフタ２２８が第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）に対して供給する電源電圧ＶＤＣ０が０Ｖから基準電源電圧ＶＤＣ＝０．６Ｖに立ち上がる。ここで、ラッチＬ１の出力信号Ｎ２は、一旦、Ｈｉｇｈレベルになると、以後、電源電圧ＶＤＤが与えられている間、Ｈｉｇｈレベルを維持する。従って、第０行のための高電位側電源電圧ＶＤＣ０は、以後、基準電源電圧ＶＤＣ＝０．６Ｖを維持する。
【０１４２】
このようにして第０行のための高電位側電源電圧ＶＤＣ０が立ち上がると、第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）では、不揮発性記憶部１２に記憶されたデータが揮発性記憶部１１に保持される。
【０１４３】
次に、第０行のための高電位側電源電圧ＶＤＣ０の立ち上がりから所定時間Δｔ２が経過すると、行アドレスＡＤＤＸが第１行を示す行アドレスＡＸ１に切り換えられる。この結果、行選択回路２２０−０のアドレス一致検出部２２１の出力信号Ｎ１がＨｉｇｈレベルからＬｏｗレベルに立ち下がる。そして、行選択回路２２０−０が第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）に供給する書込電圧ＷＲＥ０が０Ｖになる。これにより第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）の抵抗変化型素子Ｒ１およびＲ２がビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）から切り離される。
【０１４４】
一方、行アドレスＡＤＤＸが第１行を示す行アドレスＡＸ１になると、行選択回路２２０−１のアドレス一致検出部２２１の出力信号Ｎ１がＬｏｗレベルからＨｉｇｈレベルに立ち上がる。この結果、行選択回路２２０−１が第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）に供給する書込電圧ＷＲＥ１が０．３Ｖになる。そして、この行選択回路２２０−１のアドレス一致検出部２２１の出力信号Ｎ１の立ち上がりタイミングから時間Δｔ１だけ遅れて、行選択回路２２０−１が第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）に供給する高電位側電源電圧ＶＤＣ１が立ち上がる。
【０１４５】
このようにして第１行のための高電位側電源電圧ＶＤＣ１が立ち上がると、第１行の不揮発性メモリセルＭ１ｊ（ｊ＝０〜ｎ）では、不揮発性記憶部１２に記憶されたデータが揮発性記憶部１１に保持される。
【０１４６】
以下、行アドレスＡＤＤＸが第２行を示す行アドレスＡＸ２から第ｍ行を示す行アドレスＡＸｍまで順次切り換えられ、同様な動作が繰り返される。この結果、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のリコール動作が完了する。
【０１４７】
その後、リコール指示信号ＲＣＬが立ち下げられると、リコール動作のための期間ｔ２が終了し、ＳＲＡＭとしての動作を行う期間ｔ３となる。この期間ｔ３では、リコール指示信号ＲＣＬおよびストア指示信号ＳＴＲがＬｏｗレベルとなることから、行選択回路２２０−ｋ（ｋ＝０〜ｍ）は、書込電圧ＷＲＥｋ（ｋ＝０〜ｍ）を０Ｖとする。このため、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）では、ＮチャネルトランジスタＴｗ１およびＴｗ２がＯＦＦとなり、不揮発性ＲＡＭでは通常のＳＲＡＭとしての動作が行われる。
【０１４８】
各不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）において、不揮発性記憶部１２に記憶されたデータを揮発性記憶部１１に保持させる動作は非常に高速であり、１０ｎｓ以下のサイクルで行うことができる。すなわち、図１６において、Δｔ１＋Δｔ２＜１０ｎｓとすることができる。
【０１４９】
従って、不揮発性ＲＡＭセルアレイ１１０がｍ＝１０２４、ｎ＝５１２のメモリアレイであるとすると、１つのメモリアレイのリコールを完了するための所要時間は、１０ｎｓ×１０２４行＝１０．２μｓとなる。６４Ｍビットのメモリの場合、このメモリアレイが１２８個あるので、１０．２μｓ×１２８ブロック＝１．３ｍｓの時間で全メモリのリコールを完了することができる。
【０１５０】
なお、本実施形態におけるストア動作は、上記第３実施形態と同様であるので、その説明を省略する。
【０１５１】
＜第６実施形態＞
図１７はこの発明の第６実施形態である不揮発性ＲＡＭの構成を示すブロック図である。本実施形態は、上記第５実施形態に変形を加えたものである。本実施形態では、上記第５実施形態における不揮発性ＲＡＭセルアレイ１１０、列選択回路３００−ｊ（ｊ＝０〜ｎ）、カラムゲート４００が不揮発性ＲＡＭセルアレイ１２０、列選択回路３２０−ｊ（ｊ＝０〜ｎ）、カラムゲート４２０に置き換えられている。
【０１５２】
不揮発性ＡＭセルアレイ１２０は、上記第２実施形態（図４）の不揮発性メモリセル１０Ａを行列状に配列してなるものである。上記第５実施形態と同様、行列をなす不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の行ｋ毎に各々独立に高電位側電源電圧ＶＤＣｋ（ｋ＝０〜ｍ）を供給するための電源線が設けられている。この不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の行ｋ毎に高電位側電源電圧ＶＤＣｋ（ｋ＝０〜ｍ）を供給するための電源線は、行選択回路２２０−ｋ（ｋ＝０〜ｍ）に各々接続されている。
【０１５３】
カラムゲート４２０は、各々ＰチャネルトランジスタＣＧｐｊおよびＮチャネルトランジスタＣＧｎｊからなるＣＭＯＳトランスファゲートＴＧｊ（ｊ＝０〜ｎ）と、各々ＰチャネルトランジスタＣＧｐｊＢおよびＮチャネルトランジスタＣＧｎｊＢからなるＣＭＯＳトランスファゲートＴＧｊＢ（ｊ＝０〜ｎ）とにより構成されている。ここで、ＣＭＯＳトランスファゲートＴＧｊ（ｊ＝０〜ｎ）は、データ線ＤＬとビット線ＢＩＴｊ（ｊ＝０〜ｎ）との間に各々介挿されている。また、ＣＭＯＳトランスファゲートＴＧｊＢ（ｊ＝０〜ｎ）は、反転データ線ＤＬＢと反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）との間に各々介挿されている。
【０１５４】
カラムゲート４２０を構成するスイッチをＣＭＯＳトランスファゲートにしたことに伴い、列選択回路３２０−ｊ（ｊ＝０〜ｎ）では、上記第５実施形態の列選択回路３００−ｊ（ｊ＝０〜ｎ）におけるレベルシフタ３０３が２段のレベルシフタ３０４および３０５に置き換えられている。これらのレベルシフタ３０４および３０５には、上記第５実施形態の基準列選択電圧ＶＣＯＬよりも低い基準ビット線電圧ＶＷＤが高電位側電源電圧として供給される。このように本実施形態では、カラムゲート４００のスイッチをＯＮさせる列選択電圧を発生するための電源電圧が基準列選択電圧ＶＣＯＬから基準ビット線電圧ＶＷＤに変更されている。
【０１５５】
各列選択回路３００−ｊ（ｊ＝０〜ｎ）において、レベルシフタ３０４は、ＡＮＤゲート３０２の出力信号を反転し、その反転結果が“０”である場合は０Ｖを、“１”である場合は基準ビット線電圧ＶＷＤを、カラムゲート４２０における各列ｊに対応したＮチャネルトランジスタＣＧｎｊおよびＣＧｎｊＢの各ゲートに供給する。また、各列選択回路３００−ｊ（ｊ＝０〜ｎ）において、レベルシフタ３０５は、レベルシフタ３０４の出力信号を反転し、その反転結果が“０”である場合は０Ｖを、“１”である場合は基準ビット線電圧ＶＷＤを、カラムゲート４２０における各列ｊに対応したＰチャネルトランジスタＣＧｐｊおよびＣＧｎｊＢの各ゲートに供給する。
【０１５６】
本実施形態におけるストア動作は上記第５実施形態と同様であるが、本実施形態におけるリコール動作は上記第５実施形態と若干異なる。本実施形態において、リコールを行うときには、電源電圧ＶＤＤを基準ビット線電圧ＶＷＤとし、この基準ビット線電圧ＶＷＤを全てのビット線ＢＩＴｊ（ｊ＝０〜ｎ）および全ての反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に印加する。これにより各不揮発性メモリセルＭｋｊにおいて、前掲図５に示す動作条件でリコール動作を行わせ、不揮発性記憶部１２に記憶されたデータを揮発性記憶部１１に保持させることができる。
【０１５７】
本実施形態によれば、カラムゲート４００を構成するスイッチをＣＭＯＳトランスファゲートにしたため、レイアウト面積は多少大きくなる。しかしながら、カラムゲート４００を構成するスイッチがＣＭＯＳトランスファゲートである場合、データ線ＤＬおよびＤＬＢの電圧を列選択電圧のレベルまで上昇させることができるので、昇圧回路に列選択電圧ＶＣＯＬｊを出力させる必要がなくなる。従って、不揮発性ＲＡＭの低消費電力化を図ることができる。
【０１５８】
＜第７実施形態＞
図１８はこの発明の第７実施形態である不揮発性ＲＡＭの構成を示す回路図である。本実施形態は、上記第５実施形態（図１３）に変形を加えたものである。本実施形態では、上記第５実施形態における列選択回路３００−ｊ（ｊ＝０〜ｎ）が列選択回路３３０−ｊ（ｊ＝０〜ｎ）に置き換えられ、さらにビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）にストアおよびリコール専用のバイアス回路９００が接続されている。
【０１５９】
列選択回路３３０−ｊ（ｊ＝０〜ｎ）は、上記第５実施形態（図１３）における列選択回路３００−ｊ（ｊ＝０〜ｎ）のレベルシフタ３０３をレベルシフト機能のない通常のインバータ３０６に置き換えた構成となっている。このインバータ３０６には不揮発性ＲＡＭに対する電源電圧ＶＤＤが供給される。
【０１６０】
バイアス回路９００は、インバータ９０１と、ＮＯＲゲート９０３と、レベルシフタ９０２および９０４と、ＮチャネルトランジスタＳＲＧｊ（ｊ＝０〜ｎ）およびＳＲＧｊＢ（ｊ＝０〜ｎ）とを有する。
【０１６１】
インバータ９０１は、ストア指示信号ＳＴＲを反転して出力する。レベルシフタ９０２には、電源制御回路５１０が出力する基準ビット線電圧ＶＷＤが高電位側電源電圧として与えられる。レベルシフタ９０２は、インバータ９０１の出力信号を反転し、反転結果が“０”である場合は０Ｖを、“１”である場合は基準ビット線電圧ＶＷＤを共通ソース線ＣＯＭに出力する。
【０１６２】
この共通ソース線ＣＯＭとビット線ＢＩＴｊ（ｊ＝０〜ｎ）との間にはＮチャネルのビット線選択トランジスタＳＲＧｊ（ｊ＝０〜ｎ）が各々介挿されている。また、共通ソース線ＣＯＭと反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）との間にはＮチャネルの反転ビット線選択トランジスタＳＲＧｊＢ（ｊ＝０〜ｎ）が各々介挿されている。また、ビット線選択トランジスタＳＲＧｊ（ｊ＝０〜ｎ）および反転ビット線選択トランジスタＳＲＧｊＢ（ｊ＝０〜ｎ）の各ゲートは共通ゲート線ＳＲに接続されている。
【０１６３】
ＮＯＲゲート９０３には、ストア指示信号ＳＴＲおよびリコール指示信号ＲＣＬが与えられる。レベルシフタ９０４には、電源制御回路５１０が出力する基準電源電圧ＶＤＣが高電位側電源電圧として与えられる。レベルシフタ９０４は、ＮＯＲゲート９０３の出力信号を反転し、反転結果が“０”である場合は０Ｖを、“１”である場合は基準電源電圧ＶＤＣを共通ゲート線ＳＲに出力する。
【０１６４】
次に本実施形態のストア時の動作を説明する。ストア指示信号ＳＴＲがＨｉｇｈレベルになると、制御回路５０１は、電源制御回路５１０に、１．２Ｖの基準電源電圧ＶＤＣ、１．５Ｖの基準書込電圧ＶＷＲ、０．６Ｖの基準ビット線電圧ＶＷＤを出力させる。
【０１６５】
また、バイアス回路９００は、ストア指示信号ＳＴＲがＨｉｇｈレベルであることから、基準ビット線電圧ＶＷＤ＝０．６Ｖを共通ソース線ＣＯＭに出力し、基準電源電圧ＶＤＣ＝１．２Ｖを共通ゲート線ＳＲに出力する。この結果、ビット線選択トランジスタＳＲＧｊ（ｊ＝０〜ｎ）および反転ビット線選択トランジスタＳＲＧｊＢ（ｊ＝０〜ｎ）がＯＮとなり、基準ビット線電圧ＶＷＤ＝０．６Ｖがビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に印加される。
【０１６６】
この状態において、行アドレスＡＤＤＸの示す行が第０行から第ｍ行まで順次切り換えられる。そして、行アドレスＡＤＤＸが示す行ｋに対応した行選択回路２２０−ｋ（図１４参照）は、基準書込電圧ＶＷＲ＝１．５Ｖを書込電圧ＷＲＥｋとして出力する。この結果、行ｋに対応した不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）においてストア動作が行われる。
【０１６７】
次に本実施形態のリコール時の動作を説明する。リコール指示信号ＲＣＬがＨｉｇｈレベルになると、制御回路５０１は、電源制御回路５１０に、０．６Ｖの基準電源電圧ＶＤＣ、０．３Ｖの基準書込電圧ＶＷＲ、０Ｖの基準ビット線電圧ＶＷＤを出力させる。
【０１６８】
また、バイアス回路９００は、リコール指示信号ＲＣＬがＨｉｇｈレベルであることから、基準ビット線電圧ＶＷＤ＝０Ｖを共通ソース線ＣＯＭに出力し、基準電源電圧ＶＤＣ＝０．６Ｖを共通ゲート線ＳＲに出力する。この結果、ビット線選択トランジスタＳＲＧｊ（ｊ＝０〜ｎ）および反転ビット線選択トランジスタＳＲＧｊＢ（ｊ＝０〜ｎ）がＯＮとなり、基準ビット線電圧ＶＷＤ＝０Ｖがビット線ＢＩＴｊ（ｊ＝０〜ｎ）および反転ビット線ＢＩＴｊＢ（ｊ＝０〜ｎ）に印加される。
【０１６９】
この状態において、行アドレスＡＤＤＸの示す行が第０行から第ｍ行まで順次切り換えられる。そして、行アドレスＡＤＤＸが示す行ｋに対応した行選択回路２２０−ｋは、基準書込電圧ＶＷＲ＝１．５Ｖを書込電圧ＷＲＥｋとして出力し、このタイミングから時間Δｔ１だけ遅れて行ｋに対応した電源電圧ＶＤＣｋを立ち上げる（図１６参照）。この結果、行ｋに対応した不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）においてリコール動作が行われる。
【０１７０】
なお、本実施形態では、共通ゲート線ＳＲがビット線選択トランジスタＳＲＧｊ（ｊ＝０〜ｎ）および反転ビット線選択トランジスタＳＲＧｊＢ（ｊ＝０〜ｎ）の全てのゲートに接続されているが、列アドレスを複数のグループに分割するとともに、それに合わせて共通ゲート線ＳＲを分割してもよい。例えば第０のグループの各列アドレスに対応したビット線選択トランジスタおよび反転ビット線選択トランジスタの各ゲートを第０の共通ゲート線ＳＲ０に接続し、第１のグループの各列アドレスに対応したビット線選択トランジスタおよび反転ビット線選択トランジスタの各ゲートを第１の共通ゲート線ＳＲ０に接続し、…という具合に共通ゲート線ＳＲを分割するのである。そして、複数のグループを順次選択し、選択したグループの共通ゲート線に基準電源電圧ＶＤＣ＝０．６Ｖを与えて、そのグループの不揮発性メモリセルのストア動作を行わせるのである。この態様によれば、１回当たりのストア動作において流れるストア電流を小さくすることができる。
【０１７１】
＜第８実施形態＞
図１９はこの発明の第８実施形態である不揮発性ＲＡＭの一行分の行選択回路２３０−ｋおよび不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の構成を示す回路図である。本実施形態は上記第５実施形態（図１３）に変形を加えたものである。
【０１７２】
本実施形態の第５実施形態に対する相違点は、全ての不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のＰチャネルトランジスタＰ１およびＰ２の各ソースを共通接続して基準電源電圧ＶＤＣを与え、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）に低電位側電源電圧を供給する電源線を行単位に分割し、各行に対応した行選択回路２３０−ｋから行毎に低電位側電源電圧ＶＳＣｋ（ｋ＝０〜ｍ）を供給するようにした点にある。
【０１７３】
図２０は本実施形態の動作条件を示す図である。図２０に示すように、本実施形態の動作と第５実施形態の動作（図５および図１６参照）とではリコール動作が異なったものとなる。
【０１７４】
不揮発性ＲＡＭに対する電源投入後、行選択回路２３０−ｋは、行アドレスＡＤＤＸが行ｋを示さない期間は行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に対する低電位側電源電圧ＶＳＣｋをＶＤＣ＝０．６Ｖとし、書込電圧ＷＲＥｋを０Ｖとする。
【０１７５】
しかし、行ｋを示す行アドレスＡＤＤＸが与えられると、行選択回路２３０−ｋは、まず、行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に対する書込電圧ＷＲＥｋを０．３Ｖとし、次いで低電位側電源電圧ＶＳＣｋを０．６Ｖから０Ｖに低下させる。この結果、行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）において不揮発性記憶部１２に記憶されたデータが揮発性記憶部１１に保持される。そして、低電位側電源電圧ＶＳＣｋは、一旦、０Ｖになると、その後は、リセットが掛からない限り、０Ｖに維持される。
【０１７６】
そして、行アドレスＡＤＤＸが第０行を示すアドレスから第ｍ行を示すアドレスまで順次切り換えられ、このリコール動作が繰り返され、全不揮発性メモリセルについてのリコール動作が完了する。その後、不揮発性ＲＡＭでは、通常のＳＲＡＭとしての動作が行われる。
本実施形態におけるストア動作は上記第５実施形態と同様なので説明を省略する。
【０１７７】
＜第９実施形態＞
図２１はこの発明の第９実施形態である不揮発性ＲＡＭの一行分の行選択回路２４０−ｋおよび不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の構成を示す回路図である。本実施形態は上記第５実施形態（図１３）に変形を加えたものである。本実施形態の第５実施形態に対する相違点は、電源電圧ＶＤＣおよびＶＳＳを供給する各電源線を不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列に沿って各々設け、この各列の電源電圧ＶＤＣを供給するための電源線と不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列のＰチャネルトランジスタＰ１およびＰ２の各ソースの接続点との間にＰチャネルのソース選択トランジスタＴｗ３を介挿し、各行に対応した行選択回路２４０−ｋからその行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のソース選択トランジスタＴｗ３の各ゲートにソース選択制御電圧ＲＣＳＢｋを供給するようにした点にある。
【０１７８】
上記第５実施形態では、行選択回路２２０−ｋ（図１４参照）が行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給する電源電圧ＶＤＣｋを立ち上げることにより行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）にリコール動作を行わせた。
【０１７９】
これに対し、本実施形態では、行選択回路２４０−ｋが行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のＰチャネルトランジスタＴｗ３をＯＮさせるソース選択制御電圧ＲＣＳＢｋを出力することにより行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）にリコール動作を行わせる。
本実施形態におけるストア動作は上記第５実施形態と同様なので説明を省略する。
【０１８０】
本実施形態によれば、高電位側電源電圧ＶＤＣを供給するための電源線および低電位側電源電圧ＶＳＳを供給するための電源線を、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列に沿って各行を横切る方向に配線することができる。従って、不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）のストア動作およびリコール動作を行単位で行う場合に、高電位側電源電圧ＶＤＣを供給するための１本の電源線および低電位側電源電圧ＶＳＳを供給するための１本の電源線には、不揮発性メモリセル１個分の消費電流しか流れない。従って、各電源線の線幅を決定するに当たって、１ビット分（不揮発性メモリセル１個分）の消費電流のみを考慮すれば良く、また、各電源線の配線抵抗による電圧低下を低減することができる。
【０１８１】
＜第１０実施形態＞
図２２はこの発明の第１０実施形態である不揮発性ＲＡＭの一行分の行選択回路２５０−ｋおよび不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）の構成を示す回路図である。本実施形態は上記第８実施形態（図１９）に変形を加えたものである。本実施形態の第８実施形態に対する相違点は、電源電圧ＶＤＣおよびＶＳＳを供給する各電源線を不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列に沿って各々設け、この各列の電源電圧ＶＳＳを供給するための電源線と不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ、ｊ＝０〜ｎ）の各列のＮチャネルトランジスタＮ１およびＮ２の各ソースの接続点との間にＮチャネルのソース選択トランジスタＴｗ４を介挿し、各行に対応した行選択回路２５０−ｋからその行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のソース選択トランジスタＴｗ４の各ゲートにソース選択制御電圧ＲＣＳｋを供給するようにした点にある。
【０１８２】
上記第８実施形態では、行選択回路２３０−ｋ（図１９参照）が行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）に供給する低電位側電源電圧ＶＳＣｋを立ち上げることにより行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）にリコール動作を行わせた。
【０１８３】
これに対し、本実施形態では、行選択回路２５０−ｋが行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）のソース選択トランジスタＴｗ４をＯＮさせるソース選択制御電圧ＲＣＳｋを出力することにより行ｋの不揮発性メモリセルＭｋｊ（ｊ＝０〜ｎ）にリコール動作を行わせる。
本実施形態においても上記第９実施形態と同様な効果が得られる。
【０１８４】
＜他の実施形態＞
以上、この発明の第１〜第１０実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【０１８５】
（１）上記各実施形態では、ストア時、リコール時に、行アドレスを不揮発性ＲＡＭの外部から与え、この行アドレスを外部から切り換えることにより行単位でのストアおよびリコールを行った。しかし、そのようにする代わりに、例えばカウンタ等により順次変化する行アドレスを出力する行アドレス発生手段を不揮発性ＲＡＭ内に設け、この行アドレス発生手段が出力する行アドレスを利用してストアおよびリコールを行うようにしてもよい。
【０１８６】
（２）上記各実施形態では、ＲＡＭセルアレイの全セルを揮発性記憶部と不揮発性記憶部からなる不揮発性メモリセルにより構成した。しかし、そのようにする代わりに、ＲＡＭセルアレイの一部の領域を不揮発性メモリセルにより構成し、残りの領域を通常のＳＲＡＭのメモリセルにより構成してもよい。すなわち、ＳＲＡＭの全メモリ空間のうち一部の領域のみをストアおよびリコールの可能な領域にするのである。
【０１８７】
（３）上記第３〜第５、第７〜第１０実施形態では、上記第１実施形態の不揮発性メモリセル１０を用いて不揮発性ＲＡＭセルアレイを構成した。また、上記第６実施形態では、上記第２実施形態の不揮発性メモリセル１０Ａを用いて不揮発性ＲＡＭセルアレイを構成した。しかし、上記第３〜第５、第７〜第１０実施形態において、上記第２実施形態の不揮発性メモリセル１０Ａを用いて不揮発性ＲＡＭセルアレイを構成してもよい。また、上記第６実施形態において、上記第１実施形態の不揮発性メモリセル１０を用いて不揮発性ＲＡＭセルアレイを構成してもよい。
【０１８８】
上記第１実施形態の不揮発性メモリセル１０を用いて不揮発性ＲＡＭセルアレイを構成する場合、ストア時には、不揮発性メモリセルの揮発性記憶部１１において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。また、リコール時には、不揮発性メモリセルの揮発性記憶部１１において“１”／“０”を表現するのに用いられる２種類の電圧のうち低い方の電圧（例えば０Ｖ）を基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。
【０１８９】
また、上記第２実施形態の不揮発性メモリセル１０Ａを用いて不揮発性ＲＡＭセルアレイを構成する場合、ストア時には、不揮発性メモリセルの揮発性記憶部１１において“１”／“０”を表現するのに用いられる２種類の電圧の中間の電圧を基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。また、リコール時には、不揮発性メモリセルの揮発性記憶部１１において“１”／“０”を表現するのに用いられる２種類の電圧のうち高い方の電圧（例えば通常動作時の揮発性記憶部１１に対する基準電源電圧ＶＤＣ）を基準ビット線電圧として各ビット線および各反転ビット線に与えればよい。
【０１９０】
（４）上記各実施形態において開示した各種の動作電圧は、非特許文献１に記載の抵抗素子特性に基づいている。しかし、この分野の開発は進んでおり、将来的には、電源電圧０．６Ｖあるいはそれ以下の低電圧でも十分にストア、リコールあるいは読み出し動作が可能で、昇圧電圧を必要としない抵抗変化型素子が実現されると予想される。本発明は、このような場合に新しい抵抗変化型素子に合わせて動作電圧値を変更することを妨げるものではない。そのような新しい抵抗変化型素子の特性に合わせて動作電圧値を変化させた態様も本発明の範囲内に属する。
【符号の説明】
【０１９１】
１０，１０Ａ，Ｍｋｊ……不揮発性メモリセル、１１……揮発性記憶部、１２，１２Ａ……不揮発性記憶部、Ｐ１，Ｐ２，Ｔｗ３……Ｐチャネルトランジスタ、Ｎ１，Ｎ２，Ｔａ１，Ｔａ２，Ｔｗ１，Ｔｗ２，Ｔｗ４……Ｎチャネルトランジスタ、Ｒ１，Ｒ２……抵抗変化型素子、ＩＮＶ１，ＩＮＶ２……インバータ、ＢＬ，ＢＬＢ，ＢＩＴｊ，ＢＩＴｊＢ……ビット線、１００，１１０，１２０……不揮発性ＲＡＭセルアレイ、２００……行デコーダ、３００……列デコーダ、４００，４２０……カラムゲート、６００……センスアンプ、７００……入出力バッファ、８００……書込回路、５００……制御部、５０１……制御回路、５１０……電源制御回路、２００−ｋ，２２０−ｋ，２３０−ｋ，２４０−ｋ，２５０−ｋ……行選択回路、３００−ｊ，３２０−ｊ，３３０−ｊ……列選択回路、２０１，２２１，３０１……アドレス一致検出部、Ｌ１……ラッチ、２２６……遅延回路、２０７，２２８，２３３，３０３，３０４，３０５，９０２，９０４……レベルシフタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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