(57)【特許請求の範囲】
【請求項１】
第２のゲート層と第３のゲート層との間にゲート層ピッチに従って配置された第１のゲート層と、
前記第１のゲート層と前記第２のゲート層との間に配置された第１のゲート方向のローカルインターコネクトと、
前記第１のゲート層と前記第３のゲート層との間に配置された第２のゲート方向のローカルインターコネクトと、
前記第１のゲート方向のローカルインターコネクトおよび前記第２のゲート方向のローカルインターコネクトのうちの１つに前記第１のゲート層を結合するように構成された拡散方向のローカルインターコネクト層と
を備え、
前記第１のゲート方向のローカルインターコネクト、前記第２のゲート方向のローカルインターコネクト、および前記拡散方向のローカルインターコネクトが、最下部の金属層と回路用の半導体基板との間にすべて設置される、
回路。
【請求項２】
連続的な拡散領域をさらに備え、前記第１のゲート層が前記連続的な拡散領域内に形成されたブロッキングトランジスタ用のゲートを含み、前記第１のゲート方向のローカルインターコネクトが隣接する第１のトランジスタ用の第１のソース／ドレイン端子に結合されるように構成され、前記第２のゲート方向のローカルインターコネクトが隣接する第２のトランジスタ用の第２のソース／ドレイン端子に結合されるように構成される、請求項１に記載の回路。
【請求項３】
前記拡散方向のローカルインターコネクト層が、前記連続的な拡散領域についてのフットプリントの外側に設置される、請求項２に記載の回路。
【請求項４】
前記拡散方向のローカルインターコネクト層が、前記連続的な拡散領域についてのフットプリント内に設置される、請求項２に記載の回路。
【請求項５】
前記拡散方向のローカルインターコネクト層が、前記第１のゲート層に前記第１のゲート方向のローカルインターコネクトを結合するように構成され、前記回路が、電源ノードに前記第２のトランジスタ用の前記第１のゲート層を結合するために、第１の金属層と前記第１のゲート方向のインターコネクト層との間に結合されたビアをさらに備える、請求項２に記載の回路。
【請求項６】
前記第１のゲート方向のローカルインターコネクト、前記第２のゲート方向のローカルインターコネクト、および前記拡散方向のローカルインターコネクトが、各々レベル２インターコネクトであり、前記回路が、前記第１のソース／ドレイン端子に前記第１のレベル２ゲート方向のローカルインターコネクトを結合するために、前記第１のレベル２ゲート方向のローカルインターコネクトと前記第１のソース／ドレイン端子との間に配置された第１のレベル１ゲート方向のローカルインターコネクトをさらに備える、請求項２に記載の回路。
【請求項７】
前記第１のゲート方向のローカルインターコネクト、前記第２のゲート方向のローカルインターコネクト、および前記拡散方向のローカルインターコネクトが、すべてタングステンを含む、請求項１に記載の回路。
【請求項８】
前記第１のゲート層が、ダイオード接続したトランジスタ用のゲート層である、請求項１に記載の回路。
【請求項９】
前記ダイオード接続したトランジスタ用のドレイン／ソース端子を含む連続的な拡散領域をさらに備え、前記拡散方向のローカルインターコネクトが、前記連続的な拡散領域についてのフットプリントの外側に設置される、請求項８に記載の回路。
【請求項１０】
前記第１のゲート層が、第１のインバータ用のゲート層であり、前記第１のゲート方向のローカルインターコネクトおよび前記第２のゲート方向のローカルインターコネクトのうちの前記１つが、第２のインバータについての出力ノード用のゲート方向のローカルインターコネクトである、請求項１に記載の回路。
【請求項１１】
絶縁体であるゲートカット層によって前記第１のゲート層から分離された第４のゲート層であって、前記第１のゲート方向のローカルインターコネクトおよび前記第２のゲート方向のローカルインターコネクトのうちの前記１つが、前記ゲートカット層を横切って延びるように構成される、第４のゲート層と、
前記第４のゲート層に前記第１のゲート方向のローカルインターコネクトおよび前記第２のゲート方向のローカルインターコネクトのうちの前記１つを結合するように構成された第２の拡散方向のローカルインターコネクトと
をさらに備える、請求項１に記載の回路。
【請求項１２】
隣接する第２のゲート層と第３のゲート層との間にゲート層ピッチに従って半導体基板の上方に第１のゲート層を形成するステップと、
前記第１のゲート層と前記第２のゲート層との間に第１のゲート方向のローカルインターコネクトを形成するステップと、
前記第１のゲート層と前記第３のゲート層との間に第２のゲート方向のローカルインターコネクトを形成するステップと、
前記第１のゲート層に前記第１のゲート接続ローカルインターコネクトおよび前記第２のゲート接続ローカルインターコネクトのうちの１つを結合するように拡散方向のローカルインターコネクトを形成するステップと
を含み、
前記第１のゲート方向のローカルインターコネクト、前記第２のゲート方向のローカルインターコネクト、および前記拡散方向のローカルインターコネクトが、前記半導体基板と隣接する最下部の金属層との間にすべて設置される、
方法。
【請求項１３】
前記第１のゲート層を形成するステップが、ブロッキングトランジスタ用のゲートを形成する、請求項１２に記載の方法。
【請求項１４】
連続的な拡散領域を形成するステップをさらに含み、前記第１のゲート層を形成するステップが、前記連続的な拡散領域内に１対のドレイン／ソース端子を有するトランジスタ用のゲートを形成し、前記拡散方向のローカルインターコネクトを形成するステップが、前記連続的な拡散領域についてのフットプリントの外側に前記拡散方向のローカルインターコネクトを形成するステップを含む、請求項１３に記載の方法。
【請求項１５】
連続的な拡散領域を形成するステップをさらに含み、前記第１のゲート層を形成するステップが、前記連続的な拡散領域内に１対のドレイン／ソース端子を有するトランジスタ用のゲートを形成し、前記拡散方向のローカルインターコネクトを形成するステップが、前記連続的な拡散領域についてのフットプリント内に前記拡散方向のローカルインターコネクトを形成するステップを含む、請求項１３に記載の方法。
【請求項１６】
前記第１のゲート方向のローカルインターコネクトおよび前記第２のゲート方向のローカルインターコネクトのうちの１つと第１の金属層との間に結合されたビアを形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１７】
半導体基板内の連続的な拡散領域と、
前記連続的な拡散領域内にソース／ドレイン端子を有する１対のトランジスタ用のゲートを形成するように構成された１対のゲート層と、
ブロッキングトランジスタ用のゲートを形成するように前記１対のゲート層間に配置された第３のゲート層と、
前記１対のトランジスタ内のトランジスタ用のドレイン／ソース端子に結合するように構成されたゲート方向のローカルインターコネクトと、
前記第３のゲート層に前記ゲート方向のローカルインターコネクトを結合するための手段と
を備え、
前記ゲート方向のローカルインターコネクトおよび前記手段が、前記半導体基板と隣接する最下部の金属層との間に両者とも設置される、
回路。
【請求項１８】
前記連続的な拡散領域がｐ型拡散領域であり、前記第３のゲート層に前記ゲート方向のローカルインターコネクトを結合するための前記手段が、電源電圧ＶＤＤに前記第３のゲート層を結合するように構成される、請求項１７に記載の回路。
【請求項１９】
前記連続的な拡散領域がｎ型拡散領域であり、前記第３のゲート層に前記ゲート方向のローカルインターコネクトを結合するための前記手段が、グランドに前記第３のゲート層を結合するように構成される、請求項１７に記載の回路。
【請求項２０】
前記手段が、前記連続的な拡散領域についてのフットプリント内に形成される、請求項１７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その全体が参照により本明細書に組み込まれている、２０１３年３月１４日に出願した米国非仮出願第１３／８２９，８６４号の優先権を主張するものである。
【０００２】
本出願は、改善した高密度回路アーキテクチャに関し、より詳細には、高密度ローカルインターコネクト構造に関する。
【背景技術】
【０００３】
半導体技術がディープサブミクロンプロセスノードへと進むにつれて、短チャネル効果が、性能を甚だしく劣化させることがある。キャリア速度は、そのような短チャネルでは飽和し、これがスイッチング速度を遅くし、トランジスタ強度を低下させる。十分なトランジスタ強度を持ちつつ高密度を実現するために、歪エンジニアリング技術が開発されてきており、その結果、半導体基板の結晶格子が、トランジスタソースおよびドレインを形成するために使用する拡散領域内では歪んでいる。拡散領域は、トランジスタレイアウト用語に関して、典型的には酸化物拡散または「ＯＤ（ｏｘｉｄｅ  ｄｉｆｆｕｓｉｏｎ）」と呼ばれる。言い換えれば、ＯＤは、所望のトランジスタタイプ（ＮＭＯＳまたはＰＭＯＳ）を実現するために適切であるようにｎ型またはｐ型にドーピングされるだけでなく、キャリア速度およびトランジスタ強度を増加させるためにもやはり歪んでいる。
【０００４】
拡散領域だけについての局所歪は、基板全体にわたる全体的な歪の使用と比較して優れていることが証明されている。局所歪のタイプは、トランジスタのタイプに依存する。ＰＭＯＳトランジスタ用の拡散領域は、圧縮されて歪んでおり、それに対して、ＮＭＯＳトランジスタ用の拡散領域は、引張り歪を有する。たとえば、ＳｉＧｅの膜は、圧縮歪を導入するためにｐ型拡散領域に付けられてよく、それに対してＳｉＮの膜は、引張り歪を導入するためにｎ型拡散領域に付けられてよい。得られるシリコンの歪エンジニアリングは、ディープサブミクロンプロセスノードにおける満足できるトランジスタ強度の実現のために非常にうまくいくことを証明した。
【０００５】
拡散領域についての歪エンジニアリングは、レイアウトプロセスに多数の制約を持ち込む。図１は、例示的な１対のトランジスタに関するレイアウトを図示する。第１のトランジスタ１００は、第１の拡散領域１０５によって画定されるソース（Ｓ）およびドレイン（Ｄ）を有する。多結晶シリコンゲート１１０が、ソース領域およびドレイン領域を分離する。拡散領域１０５は、ソース領域とドレイン領域との間の多結晶シリコンゲート１１０の下に拡がり、第１のトランジスタ１００用のチャネルを形成する。別の拡散領域１１５および多結晶シリコンゲート１２０の同様な配置が、第２のトランジスタ１０１を画定する。先進的なプロセスノードにおいて、図１のレイアウトは、拡散領域１０５および１１５が比較的短いので、非効率的であるだろう。拡散領域についてのそのような短い長さは、局所歪エンジニアリングの使用にもかかわらずその結晶格子が必要以上に緩和することを可能にする。トランジスタ１００および１０１は、したがって弱すぎるだろう。対照的に、拡散領域１０５および１１５が、連続的な拡散領域を形成するように点線１２５によって示したように延びる場合には、局所歪が増加し、優れた性能になるだろう。しかし、拡散領域１０５および１１５のそのような延びは、第１のトランジスタ１００のドレインを第２のトランジスタ１０１のソースに短絡させるだろう。
【０００６】
ディープサブミクロンプロセスノードにおいて満足されるトランジスタ性能を実現するために、「連続的なＯＤ」レイアウトが開発されてきている。図２は、拡散領域２００に関する例示的な連続的な拡散領域レイアウトを図示する。トランジスタ１００および１０１は、それぞれ、多結晶シリコンゲート１１０および１２０に関して今までどおりに画定される。しかし、拡散領域２００は、両方のトランジスタにわたって連続的であり、その結果、満足されるトランジスタ強度のために十分な格子歪を発達させることができる。多結晶シリコンゲート２０５に関して画定されるブロッキングトランジスタ２０１は、常にオフであるように設定されることによって、トランジスタ１００および１０１を電気的に分離する。たとえば、拡散領域２００がｐ型にドーピングされる場合には、ブロッキングトランジスタ２０１は、ＰＭＯＳトランジスタであり、その結果、多結晶シリコンゲート２０５は、トランジスタ１００および１０１を相互に分離するために電源電圧ＶＤＤに接続されるだろう。あるいは、拡散領域２００がｎ型にドーピングされる場合には、ブロッキングトランジスタ２０１は、ＮＭＯＳトランジスタであり、その結果、多結晶シリコンゲート２０５は、トランジスタ１００および１０１を分離するためにグランドに接続されるはずである。
【０００７】
連続的なＯＤの使用は、十分な結晶格子歪が実現されることを可能にするとはいえ、ブロッキングトランジスタ用のゲートのチャージングは、レイアウトを複雑にする。このチャージングを行うために、ローカルインターコネクトが、電源（またはグランド）金属層からブロッキングトランジスタ用のゲート層まで結合するために使用される。ブロッキングトランジスタ用のローカルインターコネクトのレイアウトは、扱いにくくなることを示し、密度を減少させる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、改善したローカルインターコネクトレイアウトについての本技術における必要性がある。
【課題を解決するための手段】
【０００９】
ディープサブミクロン技術は、集積回路用の第１の金属層と集積回路の下にある半導体基板との間に配置されるマルチレベルローカルインターコネクトの開発に繋がってきた。半導体基板と第１の金属層との間の分離は、３つのレベルへと細分化されると考えられてもよい。第１のレベルは、半導体基板に最も近く、それに対して第３のレベルは、第１の金属層に最も近い。第２のレベルは、第１のレベルと第３のレベルとの間に位置する。第１のレベルのローカルインターコネクトおよびゲート層は、第１のレベル内に配置される。半導体技術において知られたように、ゲート層は、ゲート層ピッチに従って配置され、その結果、ゲート層は、ゲートが指向する方向にすべて延びる。第１のレベルのローカルインターコネクトは、したがって、第１のレベルのゲート方向のローカルインターコネクトであり、その結果、ゲート方向の第１のレベルのローカルインターコネクトもやはり、ゲートが指向する方向に延びるようにすべて配置される。ゲート層とは対照的に、半導体基板内の連続的な拡散領域は、一般的にゲートが指向する方向に直交する拡散が指向する方向に延びるように配置される。
【００１０】
第２のレベルは、２つのタイプ、レベル２ゲート方向のローカルインターコネクトおよびレベル２拡散方向のローカルインターコネクト、を形成するレベル２インターコネクトを含む。レベル２ゲート方向のローカルインターコネクトは、ゲートが指向する方向にすべて延びる。対照的に、レベル２拡散方向のローカルインターコネクトは、拡散が指向する方向に延びることができる。あるいは、レベル２拡散方向のローカルインターコネクトは、ゲート方向または拡散方向のいずれでもないように、正方形のフットプリントを有することができる。第３のレベルは、第１の金属層（または高い方の金属層）と下にあるレベル内の構造との間を結合するビアを含む。
【００１１】
下記の考察は、レベル２ローカルインターコネクトの有利な配置に関係する。したがって、本明細書において使用するように、（レベル１またはレベル２の修飾語をいずれもともなわない）「ローカルインターコネクト」は、レベル２ローカルインターコネクトを呼ぶように理解されるであろう。言い換えれば、レベル２ローカルインターコネクトは、簡潔さのために単に「ローカルインターコネクト」と表記されてもよい。本明細書において開示する有利な配置では、１対のゲート方向のローカルインターコネクトが、ゲート層の両側に配置される。拡散方向のローカルインターコネクトは、ゲート方向のローカルインターコネクトのうちの１つとゲート層との間を結合する。下記にさらに説明されるように、そのような結合は、トランジスタなどの多様なデバイスについてのセル高さの減少を可能にする。
【図面の簡単な説明】
【００１２】
【図１】不連続な拡散領域を有する１対のトランジスタに関するレイアウトの図である。
【図２】連続的な拡散領域内の１対のトランジスタに関するレイアウトの図である。
【図３】マルチレベルローカルインターコネクトおよび関連する構造の断面図である。
【図４Ａ】ブロッキングトランジスタを含む連続的な拡散領域内の１対のトランジスタに関するレイアウトの図であり、ゲート方向のローカルインターコネクトは、拡散領域とは重ならない拡散方向のローカルインターコネクトを介してブロッキングトランジスタ用のゲート層に結合する。
【図４Ｂ】ブロッキングトランジスタを含む連続的な拡散領域内の１対のトランジスタに関するレイアウトの図であり、ゲート方向のローカルインターコネクトは、拡散領域と重なる拡散方向のローカルインターコネクトを介してブロッキングトランジスタ用のゲート層に結合する。
【図５Ａ】ダイオード接続したトランジスタに関するレイアウトの図であり、そこでは、拡散方向のローカルインターコネクトが、ゲート方向のローカルインターコネクトと、ダイオード接続したトランジスタ用の連続的な拡散領域とは重ならないダイオード接続したローカルトランジスタ用のゲート層との間を結合する。
【図５Ｂ】ダイオード接続したトランジスタに関するレイアウトの図であり、そこでは、拡散方向のローカルインターコネクトが、ゲート方向のローカルインターコネクトとダイオード接続したローカルトランジスタ用のゲート層との間を結合し、拡散方向のローカルインターコネクトがダイオード接続したトランジスタ用の連続的な拡散領域と重なる。
【図５Ｃ】図５Ａおよび図５Ｂのダイオード接続したトランジスタの模式的表示の図である。
【図６Ａ】インバータ−インバータ直列カップリングに関するレイアウトの図であり、そこでは、拡散方向のローカルインターコネクトが、第１のインバータ用のゲート方向のローカルインターコネクトから第２のインバータ用のゲート層までの間を結合する。
【図６Ｂ】図６Ａのインバータ−インバータ直列カップリングの模式的表示の図である。
【図７Ａ】トランジスタのゲートへの拡散方向のローカルインターコネクトカップリングを含むトランジスタ用のゲート方向のローカルインターコネクトについてのビア配置に関するレイアウトの図である。
【図７Ｂ】拡散方向のローカルインターコネクトを使用する図７Ａのビア配置の位置変更の図である。
【図８】ゲートカット層によって分離された複数のゲート層に関するレイアウトの図であり、ゲート層のうちの１つが、ローカルインターコネクトの拡散方向の配列およびゲート方向の配列を介してゲート層のうちの別の１つにゲートカット層を横切って結合する。
【図９】ゲート層とゲート方向のローカルインターコネクトとの間を結合する拡散方向のローカルインターコネクトを形成するためのフローチャートである。
【発明を実施するための形態】
【００１３】
多様なローカルインターコネクトレイアウトまたは構造が、ゲートと非ゲート領域との間のカップリングのために開示される。これらの構造は、２層ローカルインターコネクトトポロジーに関して開示される。金属層内の導線が時々「ローカルインターコネクト」とも表記されるけれども、そのような導線は、本明細書において使用するような「ローカルインターコネクト」の定義から除外される。古いプロセスノードでは、第１の金属層（および高い方の金属層）内のインターコネクトは、ビアを介してトランジスタゲートおよびドレイン／ソース端子に結合するだろう。しかし、半導体処理技術がディープサブミクロン領域へと進んだので、第１の金属層（または高い方の層）からのビアは、２層ローカルインターコネクトを介してこれらのトランジスタ構造に結合する。ビアは、したがって、ローカルインターコネクトの２つの低い方の層（レベル１およびレベル２）間の上部第３の層（レベル３）内にある。
【００１４】
いくつかの例示的な２レベルのローカルインターコネクトが、図３に示される。レベル１ローカルインターコネクト３１０は、ＬＩｃとして表記されたローカルインターコネクト（ＬＩ）タイプを含む。ローカルインターコネクトの第２のレベルは、２つのタイプのローカルインターコネクト：ＬＩａ  ３１５およびＬＩｂ  ３２０を含む。このように、レベル１には１つのタイプ（タイプＬＩｃ）があり、それに対してレベル２には２つのタイプ（タイプＬＩｂおよびＬＩａ）がある。ＬＩｃ  ３１０などのレベル１インターコネクトは、連続的な拡散領域３０５に直接結合する。そのようなレベル１インターコネクトは、したがって、いずれかのレベル２インターコネクトの形成に先立って、連続的な拡散領域３０５に適切な半導体処理マスクを介して付けられるだろう。レベル１はまた、多結晶シリコン層または高−Ｋ金属層などのゲート層３００のためのレベルである。ゲート層３００は、ソース、ドレイン、および連続的な拡散領域３０５内のチャネルを有するトランジスタ用のゲートを形成するので、ローカルインターコネクトの形態ではない。ＬＩａ  ３１５およびＬＩｂ  ３２０などのレベル２インターコネクトは、ビアＶ０などのビアを介して第１の金属層Ｍ１（または高い方の金属層）に結合する。ビアは、レベル２と第１の金属層Ｍ１との間のレベル３内に配置される。
【００１５】
図２に戻って参照すると、ゲート層１１０、１２０および２０５についてのフットプリントは、連続的な拡散領域２００についての多角形フットプリントに関する長手方向軸に直交する長手方向軸を有する比較的幅が狭い多角形を形成する。ローカルインターコネクトは、そのような構成に従う：所与のタイプのローカルインターコネクトは、ゲート層または連続的な拡散領域のいずれかに平行である（すなわち、ゲート層または連続的な拡散領域のいずれかについての多角形フットプリントに関する長手方向軸に平行である長手方向軸を備える多角形フットプリントを有する）ように一般的に配置されるであろう。レイアウト目的のために使用される多角形形状の長手方向軸を繰り返して言及することはやっかいであるので、ローカルインターコネクトの多角形フットプリントがゲート層の多角形フットプリントに関する長手方向軸に平行な長手方向軸を有する場合には、ローカルインターコネクトは、本明細書においては「ゲート方向のローカルインターコネクト」であると定義される。逆に、ローカルインターコネクトの多角形フットプリントが拡散領域の多角形フットプリントの長手方向軸に平行である長手方向軸を有する場合には、ローカルインターコネクトは、本明細書においては「拡散方向のローカルインターコネクト」であると定義される。
【００１６】
ＬＩｃ  ３１０などのレベル１ローカルインターコネクトは、拡散領域３０５上に形成される。ＬＩｃ  ３１０は、したがって、インターコネクトの高い方の層に関して拡散領域３０５への直接電気的カップリングとして作用する。レベル１ローカルインターコネクトは、ゲート方向のローカルインターコネクトでなければならず、そうでなければ、レベル１ローカルインターコネクトは、ゲート層３００に関するレイアウトと干渉するだろう：ＬＩｃ  ３１０は、拡散方向のローカルインターコネクトではあり得ないか、またはゲート層３００に短絡し、交差するはずであることを、結果的に直ぐに認識することができる。対照的に、レベル２ローカルインターコネクトは、ゲート方向のローカルインターコネクトまたは拡散方向のローカルインターコネクトのいずれであってもよい。１つのレベル２タイプのローカルインターコネクトは、ＬＩａ  ３１５のようにＬＩｃ  ３１０へのカップリングのために必要である。このように、ＬＩａ  ３１５は、ゲート方向のローカルインターコネクトであり、レベル３内の対応するビア（図示せず）からＭ１（または高い方の金属層）までの間を結合する。レベル２ＬＩｂ  ３２０は、ゲート層３００に結合し、正方形であるように（ゲート方向でも拡散方向のいずれでもない）または拡散方向であるようにいずれかで配置される。レベル２ＬＩｂ  ３２０と金属層Ｍ１内のインターコネクトとの間を結合するビアＶ０は、Ｍ１とレベル１ローカルインターコネクトおよびレベル２ローカルインターコネクトとの間のレベル３インターコネクトの典型である。第１の金属層Ｍ１は、レベル３の上方に位置する。ＬＩａ  ３１５、ＬＩｂ  ３２０、およびＬＩｃ  ３１０は、典型的にはタングステンを含み、それに対して、ビアＶ０およびＭ１は、典型的には銅を含む。他の材料が、ローカルインターコネクト技術において知られるように使用されてもよい。
【００１７】
概観
密度を高めるローカルインターコネクト構造が提供される。たとえば、ゲート層が通常のピッチに従ってレイアウトされることが知られている。連続的な拡散領域とともに対応するトランジスタを形成するために一定のピッチでのゲート層のレイアウトまたは配置に関して、１つおきのゲート層がブロッキングトランジスタまたは分離トランジスタ用のゲートである場合には、有利なことに密度が高くなるだろう。たとえば、図２に関して論じたように、ブロッキングトランジスタ２０１は、連続的な拡散領域２００上の形成にもかかわらず隣接するトランジスタ１００および１０１を電気的に分離する。本明細書において使用するように、トランジスタ１００および１０１などのトランジスタは、対応するブロッキングトランジスタからこれらを区別するために「トランジスタ」とだけ呼ばれる。連続的な拡散領域２００は、追加のトランジスタの形成を可能にするために延ばされてもよい。しかし、図２に示したレイアウトを単純には繰り返せなかった。たとえば、ブロッキングトランジスタによって分離された別の対のトランジスタが、トランジスタ１０１の右に設置されると仮定する。トランジスタ１０１からこの余分な対のトランジスタの中の第１のトランジスタを分離する別のブロッキングトランジスタが必要とされるだろう。そのため、１つの連続的な拡散領域上に形成された一連のトランジスタのトランジスタと仮想的に同数のブロッキングトランジスタがあることを認識できる。連続的な拡散領域上にトランジスタのそのような比較的密度の高い集合体を実現するために、ゲート方向のローカルインターコネクト（たとえば、図３のＬＩａ  ３１５）が、所与のブロッキングトランジスタのゲート層の両側に必要であるだろう。そうでなければ、トランジスタ１０１のソースまたはトランジスタ１００のドレインへの電気的な結合がないはずである。しかし、本明細書においてさらに説明するように、先行技術のローカルインターコネクトトポロジーは、本明細書において開示するトポロジーほど面積効率が良くない。
【００１８】
たとえば、連続的な拡散領域２００がｐ型にドーピングされ、その結果、トランジスタ１００、１０１、およびブロッキングトランジスタ２０１がＰＭＯＳトランジスタであると仮定する。ゲート方向のローカルインターコネクトがトランジスタ１０１用のソースに電力を供給するために電源電圧ＶＤＤに接続される場合には、そのようなゲート方向のローカルインターコネクトとゲート層２０５との間を結合する拡散方向のローカルインターコネクト（図示せず）を有することが効果的であるはずである。しかし、従来の設計ルール下では、ゲート方向のローカルインターコネクトのうちの１つが拡散方向のローカルインターコネクトを介してゲート層２０５に結合する場合には、ゲート層２０５の両側にはゲート方向のローカルインターコネクトがあり得ない。その上、従来の設計ルールは、拡散方向のローカルインターコネクトが連続的な拡散領域２００に重なることを認めなかった。従来のローカルインターコネクトトポロジーは、したがって、ブロッキングトランジスタ２０５用の密度の高いローカルインターコネクトカップリングを妨げる。
【００１９】
本明細書において開示する新しいレイアウトトポロジーは、ブロッキングトランジスタ２０５などのブロッキングトランジスタ用の有利な密度の高いローカルインターコネクトカップリングを提供する。しかし、開示したローカルインターコネクト構造についての概念および原理は、さらに本明細書において論じるような別のタイプのローカルインターコネクトカップリングにもやはり広く適用可能である。このトポロジーでは、ゲート層は、隣接するゲート層間に（たとえば、水平方向に）配置され、ゲート層ピッチに従ってこれらの隣接するゲート層から分離される。ゲート方向のローカルインターコネクトは、隣接するゲート層の各１つとゲート層との間に含まれる。ゲート層は、このように、ゲート層の両側にゲート方向のローカルインターコネクトを有する。拡散方向のローカルインターコネクトは、ゲート方向のローカルインターコネクトのうちの１つとゲート層との間を結合する。拡散方向のローカルインターコネクトは、このように、ゲート方向のローカルインターコネクトのうちの１つをゲート層に結合するための手段として働く。
【００２０】
例示的実施形態
下記のローカルインターコネクト構造は、有利なことに、連続的な拡散領域レイアウト（連続的なＯＤ）にとってより高い密度を可能にする。この高めた密度は、ゲート方向のローカルインターコネクトおよび拡散方向のローカルインターコネクトの配置を通して実現される。前に記したように、さらなる修飾語を用いずに本明細書において使用する「ローカルインターコネクト」という用語は、「レベル２ローカルインターコネクト」についての簡略表記である。
【００２１】
連続的な拡散領域４００内に形成した第１のトランジスタ４０５および第２のトランジスタ４２０に関する例示のレイアウトが、図４Ａに示される。本明細書において使用するように、「レイアウト」を図示する図は、様々な構成要素が下にある半導体基板に関してレイアウトされるので、様々な構成要素についてのフットプリントの平面図である。連続的な拡散領域４００上の構成要素の連続性のために、トランジスタ４０５および４２０は、図２のブロッキングトランジスタ２０１に関して同様に論じたように、ブロッキングトランジスタ４３０によって電気的に分離される。ゲート層４１０、ゲート層４２５、およびゲート層４１５は、それぞれ、トランジスタ４０５、ブロッキングトランジスタ４３０、およびトランジスタ４２０用のゲートを形成する。ゲート方向のローカルインターコネクト４４０は、トランジスタ４０５用のドレイン（Ｄ）に（図示されていない、対応するレベル１ゲート方向のインターコネクトを介して）結合する。同様に、ゲート方向のローカルインターコネクト４３５は、トランジスタ４２０用のソースに結合する。ゲート方向のローカルインターコネクト４３５に結合したビアＶ０は、トランジスタ４２０用の適切なソース電圧を与える。たとえば、連続的な拡散領域がｎ型にドーピングされる場合には、トランジスタ４０５、ブロッキングトランジスタ４３０、およびトランジスタ４２０がそのときにはＮＭＯＳトランジスタであるはずであるので、適切なソース電圧は、グランドであるだろう。あるいは、連続的な拡散領域がｐ型にドーピングされる場合には、これらのデバイスがすべてＰＭＯＳトランジスタであるはずであるので、適切なソース電圧は、ＶＤＤであるだろう。
【００２２】
ゲート方向のローカルインターコネクト４３５に印加された同じバイアスは、したがってやはり、ゲート層４２５に対する適切なバイアスでもある。たとえば、トランジスタ４２０がＰＭＯＳトランジスタであり、その結果、ゲート方向のローカルインターコネクト４３５が、第１の金属層（図示せず）またはより高いレベルの金属層内の適切な導線へ、ビアＶ０を介して電源電圧ＶＤＤにバイアスされると仮定する。拡散方向のローカルインターコネクト４４５は、したがって、ゲート層４２５とゲート方向のローカルインターコネクト４３５との間を結合して、ブロッキングトランジスタ４３０を完全にオフにするようにゲート層４２５にバイアスを与える。このときには、そのバイアスを与えるためにゲート層４２５へのカップリングのためにビアが必要ないので、これはきわめて有利である。その上、拡散方向のローカルインターコネクト４４５は、トランジスタ４０５に向かってゲート層４３０と交差しない。言い換えれば、拡散方向のローカルインターコネクト４４５は、ゲート方向のローカルインターコネクト４４０に向かってゲート層４２５を通過して延びない。したがって、ゲート方向のローカルインターコネクト４４０は、拡散方向のローカルインターコネクト４４５の存在にもかかわらずトランジスタ４０５のドレイン端子への必要な結合を提供できる。対照的に、先行技術のレイアウトは、ゲート方向のローカルインターコネクト４４０が、ゲート方向のローカルインターコネクト４３５への拡散方向のローカルインターコネクト４４５を介した結合に関してゲート層４２５の反対側にあるはずであるので、ゲート方向のローカルインターコネクト４４０の形成を認めないはずである。しかし、ブロッキングトランジスタのゲートは、機能するためにブロッキングトランジスタに関する先行技術のレイアウトでは適正にバイアスされなければならない。したがって、ゲート層４２５の延長線上に点線４６０により示したような正方形形状のローカルインターコネクトを使用することが慣例であった。ビアは、そのときには、先行技術の設計ではゲート層４２５にバイアスを与えるためにそのような正方形形状のローカルインターコネクトに結合するだろう。ゲート方向のローカルインターコネクト４３５もやはりビアＶ０によってバイアスされなければならないので、そのような先行技術のカップリングは問題を含む。ビアは、（所与の半導体ファウンドリのプロセスルールに依存して）これらの間にある種の分離を必要とする。したがって、先行技術の正方形形状のローカルインターコネクト４６０は、ビアピッチを調節するためにビアＶ０から縦方向に位置を変えられなくてはならない。打って変わって、拡散方向のローカルインターコネクト４４５は、ゲート層４２５へのそのような縦方向に位置を変えた結合への必要性を排除する。したがって、図４Ａのレイアウトは、従来のセル高さ４０３と比較してトランジスタ４０５および４２０についてのセル高さ４０４を有利に減少させ、これが密度を高める。
【００２３】
図４Ａのレイアウトが、先行技術の手法と比較して密度を増加させるけれども、拡散方向のローカルインターコネクト４４５についてのフットプリントは、連続的な拡散領域４００についてのフットプリントとは重ならない。密度をさらに高めることが、図４Ｂに示される。このレイアウト実施形態では、拡散方向のローカルインターコネクト４５０は、図４Ａの拡散方向のローカルインターコネクト４４５によって与えられた結合と同様に、ゲート方向のローカルインターコネクト４３５とゲート層４２５との間を結合する。しかしながら、拡散方向のローカルインターコネクト４５０についてのフットプリントは、連続的な拡散領域４００のフットプリント内に置かれる。図４Ｂに示した残りの構成要素は、図４Ａに関して説明した通りである。拡散方向のローカルインターコネクト４５０のそのような重なりは、トランジスタ４０５および４２０についてのセル高さ４０２が拡散方向のローカルインターコネクト４４５の使用を通して実現されるセル高さ４０４と比較して減少するので、有利である。図４Ａの拡散方向のローカルインターコネクト４４５が拡散領域４００とは重ならないので、これはトランジスタ４０５および４２０についてのセル高さを増加させる。
【００２４】
図４Ａおよび図４Ｂのローカルインターコネクト構造は、ブロッキングトランジスタのゲートをバイアスすること以外に数多くの用途を有する。たとえば、図５Ｃのダイオード接続したトランジスタ５００を考える。他のトランジスタのように、ダイオード接続したトランジスタ５００は、図５Ａに示したように、ゲート層５０５および下にある連続的な拡散領域５１０を使用して形成される。この実施形態では、ダイオード接続したトランジスタ５００は、ＰＭＯＳトランジスタであるが、下記の概念は、ＮＭＯＳトランジスタにもやはり適用可能である。ダイオード接続したトランジスタ５００用のドレイン（Ｄ）端子およびソース（Ｓ）端子は、ゲート層５０５の両側への拡散領域５１０の対応する部分内にある。ドレインまたはソース端子は、単純にフローティングではあり得ないが、代わりに、重なっている金属層内の対応する電源インターコネクトまたはグランドインターコネクトへ、レベル１ゲート方向のローカルインターコネクト、レベル２ゲート方向のローカルインターコネクト、およびビアを介しての結合を必要とする。明確に図説するために、レベル１ローカルインターコネクトは、図５Ａおよび図５Ｂには示されない。ゲート方向のローカルインターコネクト５１５は、（対応するレベル１ゲート方向のローカルインターコネクトを介して）ダイオード接続したトランジスタ５００用のソース端子に結合する。上に論じた拡散方向のローカルインターコネクト４４５と同様に、拡散方向のローカルインターコネクト５２５は、ダイオード接続したトランジスタ５００用のゲート−ソース接続を提供するために、ゲート方向のローカルインターコネクト５１５とゲート層５０５との間を結合する。ダイオード接続したトランジスタ５００についてのセル高さは、したがって、図４Ａのトランジスタ４０５および４２０に関して論じたものと同じ理由で先行技術の手法と比較して減少される。セル高さをさらに減少させるために、連続的な拡散領域５１０と重なる（すなわち、インターコネクト５３０についてのフットプリントが拡散領域５１０についてのフットプリント内である）拡散方向のローカルインターコネクト５３０が、図５Ｂに示したように使用されてよい。そのような重なりは、図４Ｂのトランジスタ４０５および４２０に関して前に論じたように、ダイオード接続したトランジスタ５００についての得られるセル高さを減少させる。
【００２５】
そのような「ゲート方向のインターコネクトに拡散方向のローカルインターコネクトを介して結合されたゲート層」トポロジーのさらに別の応用例が、図６Ｂのインバータ−インバータ直列カップリング６００に関する図６Ａのレイアウトに示される。回路技術において知られたように、各インバータは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの直列スタックを使用して形成される。インバータ６０５は、したがって、ｐ型拡散領域６１５およびｎ型拡散領域６２０を使用して形成される。明確に図説するために、ｐ型拡散領域６２５だけが、インバータ６１０について示される。インバータ６０５に関して、単一ゲート層６３０が、トランジスタのＰＭＯＳ／ＮＭＯＳスタック用のゲートを形成する。インバータ６０５の出力部を形成するために、ゲート方向のローカルインターコネクト６３５は、インバータ６０５用のＰＭＯＳトランジスタドレイン（Ｄ）およびＮＭＯＳトランジスタソース（Ｓ）に結合する。インバータ技術において知られるように、インバータ６０５についてのそのような出力部は、インバータ６１０用のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ用のゲートに結合する。ゲート層６４０は、インバータ６１０内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ用のこのゲートを形成する。拡散方向のローカルインターコネクト６４５は、カップリング６００を形成するためにゲート方向のローカルインターコネクト６３５およびゲート層６４０を結合する。拡散領域６２５が、対応するファウンドリによって実装された拡散領域ピッチだけ拡散領域６２０から分離されるので、拡散領域のうちの１つに重なるように拡散方向のローカルインターコネクト６４５の場所を変えることは利点がないことに留意されたい。拡散領域６２０と拡散領域６２５との間のこのピッチに基づく分離部内に拡散方向のローカルインターコネクト６４５を設置することは、したがって、インバータ６０５および６１０についての得られるセル高さには寄与しない。
【００２６】
本明細書において開示するローカルインターコネクト構造はまた、ビア接続サイトの位置を変更するために使用され得る。図４Ａのトランジスタ４２０を再び参照すると、ビアＶ０は、トランジスタ４２０のソース、ならびにブロッキングトランジスタ４３０のゲートに対するバイアスを提供する。図７Ａは、ゲート層７０５および連続的な拡散領域７００によって形成されたトランジスタ７０１についての同じビア結合サイト位置を図示する。ビアＶ０１は、拡散方向のローカルインターコネクト７１５を介してゲート７０５をバイアスするために、ゲート方向のローカルインターコネクト７１０に結合する。特定の設計がこのビア結合サイトの位置変更を必要とする場合には、拡散方向のローカルインターコネクト７２０が、図７Ｂに示したように使用され得る。ビアＶ０２は、ゲート方向のローカルインターコネクト７１０をバイアスするために拡散方向のローカルインターコネクト７２０に結合する。この方式では、ビアカップリングサイトは、適切な拡散方向のローカルインターコネクトからゲート方向のローカルインターコネクトへのレイアウトを介して位置を変更される。
【００２７】
本明細書において開示するローカルインターコネクト構造の別の代替応用例が図８に示される。ゲート層８１０などの複数のゲート層は、ゲートカット層８１５によって区切られて、電気的に分離されたゲート層を形成する。次いで、得られる分離されたゲート層のうちのいくつかを選択的に再結合させる必要性があり得る。たとえば、拡散方向のローカルインターコネクト８２５は、別の拡散方向のローカルインターコネクト８３０に結合するために、ゲートカット層８１５を横切るゲート方向のローカルインターコネクト層８２０にゲート層８１０を結合してよい。同様に、拡散方向のローカルインターコネクト８３０は、他のやり方で分離されたゲート層８０５に結合する。この方式で、ゲート層８１０および８０５は、ゲートカット層８１５によって生じた分離にかかわらず一緒に結合される。
【００２８】
例示的製造方法
ローカルインターコネクト構造のための例示的製造方法に関するフローチャートが図９に提供される。最初のステップ９００では、第１のゲート層が、隣接する第２のゲート層と第３のゲート層との間にゲート層ピッチに従って形成される。ステップ９０５では、第１のゲート方向のローカルインターコネクトが、第１のゲート層と第２のゲート層との間に形成される。同様に、ステップ９１０では、第２のゲート方向のローカルインターコネクトが、第１のゲート層と第３のゲート層との間に形成される。最後に、ステップ９１５では、拡散方向のローカルインターコネクトが、第１のゲート層に第１のゲート方向のローカルインターコネクトおよび第２のゲート方向のローカルインターコネクトのうちの１つを結合するように形成される。
【００２９】
当業者なら認識するであろうように、そして手元の特定の応用例に依存して、多くの修正形態、置換形態、および変形形態が、本開示の精神および範囲から逸脱せずに本開示のデバイスの、材料、装置、構成、および使用の方法に行われてもよい。この観点から、本開示の範囲は、特定の実施形態が単に本開示のいくつかの例であるので、本明細書において図示し説明した特定の実施形態の範囲に限定されるべきではなく、むしろ、別記の特許請求の範囲の範囲およびこれらの機能的な等価物に完全に一致すべきである。
【符号の説明】
【００３０】
１００  第１のトランジスタ
１０１  第２のトランジスタ
１０５  拡散領域
１１０  多結晶シリコンゲート
１１５  拡散領域
１２０  多結晶シリコンゲート
２００  連続的な拡散領域
２０１  ブロッキングトランジスタ
２０５  多結晶シリコンゲート
３００  ゲート層
３０５  連続的な拡散領域
３１０  レベル１ローカルインターコネクト（ＬＩｃ）
３１５  ＬＩａ
３２０  ＬＩｂ
４００  連続的な拡散領域
４０２  セル高さ
４０３  セル高さ
４０４  セル高さ
４０５  第１のトランジスタ
４１０  ゲート層
４１５  ゲート層
４２０  第２のトランジスタ
４２５  ゲート層
４３０  ブロッキングトランジスタ
４３５  ゲート方向のローカルインターコネクト
４４０  ゲート方向のローカルインターコネクト
４４５  拡散方向のローカルインターコネクト
４５０  拡散方向のローカルインターコネクト
４６０  正方形形状のローカルインターコネクト
５１０  連続的な拡散領域
５０５  ゲート層
５１０  連続的な拡散領域
５１５  ゲート方向のローカルインターコネクト
５２５  拡散方向のローカルインターコネクト
５３０  拡散方向のローカルインターコネクト
６００  インバータ−インバータ直列カップリング
６０５  インバータ
６１０  インバータ
６１５  ｐ型拡散領域
６２０  ｎ型拡散領域
６２５  ｐ型拡散領域
６３０  単一ゲート層
６３５  ゲート方向のローカルインターコネクト
６４０  ゲート層
６４５  拡散方向のローカルインターコネクト
７００  連続的な拡散領域
７０５  ゲート
７１０  ゲート方向のローカルインターコネクト
７１５  拡散方向のローカルインターコネクト
７２０  拡散方向のローカルインターコネクト
８０５  ゲート層
８１０  ゲート層
８１５  ゲートカット層
８２０  ゲート方向のローカルインターコネクト
８２５  拡散方向のローカルインターコネクト
８３０  拡散方向のローカルインターコネクト
Ｄ  ドレイン
Ｍ１  第１の金属層
ＯＤ  酸化物拡散
Ｓ  ソース
Ｖ０  ビア
Ｖ０１  ビア
Ｖ０２  ビア
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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