(57)【特許請求の範囲】
【請求項１】
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続された記憶回路と、を含むレジスタ回路と、
ビット線と、
データ線と、を有し、
前記データ線は前記フリップフロップ回路と電気的に接続され、
前記ビット線は、前記選択回路を介して前記記憶回路と電気的に接続され、
前記選択回路は、前記フリップフロップ回路の出力の電位または前記ビット線の電位に応じたデータを選択的に前記記憶回路に格納し、
前記記憶回路はチャネル形成領域に、酸化物半導体を含むトランジスタと、前記トランジスタの第１の電極と一方の電極が電気的に接続され、他方の電極が接地されている容量素子と、を有し、
前記データ線または前記ビット線の電位は、前記トランジスタの第１の電極と、前記容量素子の一方の電極と、が接続されたノードに格納されることを特徴とする半導体装置。
【請求項２】
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続する記憶回路と、を含むレジスタ回路と、
ビット線と、
データ線と、
ワード線と、
メモリライトイネーブル線と、を有し、
前記ワード線及び前記メモリライトイネーブル線は前記選択回路と電気的に接続され、
前記データ線は前記フリップフロップ回路と電気的に接続され、
前記ビット線は、前記選択回路を介して前記記憶回路と電気的に接続され、
前記選択回路は、
前記記憶回路と、前記ワード線または前記メモリライトイネーブル線との電気的接続を選択する第１のスイッチと、
前記記憶回路と、前記フリップフロップ回路の出力または前記ビット線との電気的接続を選択する第２のスイッチと、を有し、
前記記憶回路はチャネル形成領域に、酸化物半導体を含むトランジスタと、前記トランジスタの第１の電極と一方の電極が電気的に接続され、他方の電極が接地されている容量素子と、を有し、
前記データ線または前記ビット線の電位は、前記トランジスタの第１の電極と、前記容量素子の一方の電極と、が接続されたノードに格納されることを特徴とする半導体装置。
【請求項３】
マトリクス状に設けられた複数のレジスタ回路と、
ビット線と、
データ線と、を有し、
前記レジスタ回路の一は、
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続された記憶回路と、を含み、
前記データ線は前記フリップフロップ回路と電気的に接続され、
前記ビット線は、前記選択回路を介して前記記憶回路と電気的に接続され、
前記選択回路は、前記フリップフロップ回路の出力の電位または前記ビット線の電位に応じたデータを選択的に前記記憶回路に格納し、
前記記憶回路はチャネル形成領域に、酸化物半導体を含むトランジスタと、前記トランジスタの第１の電極と一方の電極が電気的に接続され、他方の電極が接地されている容量素子と、を有し、
前記データ線または前記ビット線の電位は、前記トランジスタの第１の電極と、前記容量素子の一方の電極と、が接続されたノードに格納されることを特徴とする半導体装置。
【請求項４】
マトリクス状に設けられた複数のレジスタ回路と、
ビット線と、
データ線と、
ワード線と、
メモリライトイネーブル線と、を有し、
前記レジスタ回路の一は、
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続された記憶回路と、を含み、
前記ワード線及び前記メモリライトイネーブル線は前記選択回路と電気的に接続され、
前記データ線は前記フリップフロップ回路と電気的に接続され、
前記ビット線は、前記選択回路を介して前記記憶回路と電気的に接続され、
前記選択回路は、
前記記憶回路と、前記ワード線または前記メモリライトイネーブル線との電気的接続を選択する第１のスイッチと、
前記記憶回路と、前記フリップフロップ回路の出力または前記ビット線との電気的接続を選択する第２のスイッチと、を有し、
前記記憶回路はチャネル形成領域に、酸化物半導体を含むトランジスタと、前記トランジスタの第１の電極と一方の電極が電気的に接続され、他方の電極が接地されている容量素子と、を有し、
前記データ線または前記ビット線の電位は、前記トランジスタの第１の電極と、前記容量素子の一方の電極と、が接続されたノードに格納されることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記選択回路は、
前記記憶回路に前記フリップフロップ回路を介してデータ線の電位に応じたデータを格納する第１の動作モードと、
前記フリップフロップ回路に、前記記憶回路に格納されたデータを入力する第２の動作モードと、
前記記憶回路に前記ビット線の電位に応じたデータを格納する第３の動作モードと、
前記ビット線に前記記憶回路に格納されたデータを入力する第４の動作モードと、のいずれかを選択することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び該半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他にレジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、メインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性記憶回路が用いられている。
【０００４】
消費電力を抑えるため、データの入出力が行われない期間において、信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。この方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性記憶装置を配置し、上記データをその不揮発性記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリに記憶されていたデータを保持することができる（例えば、特許文献１参照）。
【０００５】
また、信号処理回路において、長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０―０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、電源電圧の供給停止期間中にデータを記憶するための外部記憶装置を設ける構成とした場合、信号処理回路から外部記憶装置へのデータの書き込みに時間がかかるため、短時間の電源停止には適さないといった問題がある。
【０００８】
また、信号処理回路内のデータに不具合が生じた場合、不具合が生じたデータの評価及び不具合が生じたデータの書き換えを行うには時間がかかり、速やかに電源電圧の供給停止状態から復帰できなくなるといった問題がある。
【０００９】
したがって、信号処理回路のデータを高速で不揮発性記憶装置へ移行して、高頻度で電力の供給を停止することが可能なため、消費電力を低減することができる半導体装置を提供することを課題の一とする。また、所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
半導体装置が有するフリップフロップ回路毎に不揮発性記憶回路を設ける。該フリップフロップ回路と不揮発性記憶回路間においてデータのやりとりを行うことで、高速にデータを移動することができる。さらに、該不揮発性記憶回路に直接、データの書き込み及び読み出しを行う配線を設ける構成とすることで、該配線を通して所望のタイミングで半導体装置が保持しているデータの評価、書き換えを行うことができる。
【００１１】
したがって、本発明の一態様は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、を有し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置である。
【００１２】
また、本発明の別の一態様は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、ワード線と、メモリライトイネーブル線と、を有し、ワード線及びメモリライトイネーブル線は選択回路と電気的に接続し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、不揮発性記憶回路と、ワード線またはメモリライトイネーブル線との電気的接続を選択する第１のスイッチと、不揮発性記憶回路と、データ線またはビット線との電気的接続を選択する第２のスイッチと、を有する半導体装置である。
【００１３】
また、本発明の一態様は、マトリクス状に設けられた複数のレジスタ回路と、ビット線と、データ線と、を有し、レジスタ回路の一は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含み、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置である。
【００１４】
また、本発明の別の一態様は、マトリクス状に設けられた複数のレジスタ回路と、ビット線と、データ線と、ワード線と、メモリライトイネーブル線と、を有し、レジスタ回路の一は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含み、ワード線及びメモリライトイネーブル線は選択回路と電気的に接続し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、不揮発性記憶回路と、ワード線またはメモリライトイネーブル線との電気的接続を選択する第１のスイッチと、不揮発性記憶回路と、データ線またはビット線との電気的接続を選択する第２のスイッチと、を有する半導体装置である。
【００１５】
また、本発明の一態様の半導体装置に用いる選択回路は、不揮発性記憶回路にフリップフロップ回路を介してデータ線の電位に応じたデータを格納する第１の動作モードと、フリップフロップ回路に、不揮発性記憶回路に格納されたデータを入力する第２の動作モードと、不揮発性記憶回路にビット線の電位に応じたデータを格納する第３の動作モードと、ビット線に不揮発性記憶回路に格納されたデータを入力する第４の動作モードと、のいずれかを選択する。
【００１６】
また、本発明の一態様の半導体装置に用いる不揮発性記憶回路は、チャネル形成領域に、酸化物半導体を含むトランジスタと、トランジスタの第１の電極と一方の電極が電気的に接続し、他方の電極が接地されている容量素子と、を有し、データ線またはビット線の電位は、トランジスタの第１の電極と、容量素子の一方の電極と、が接続されたノードに格納される半導体装置である。
【発明の効果】
【００１７】
レジスタ回路に含まれるフリップフロップ回路毎に不揮発性記憶回路が設けられ、電力の供給を停止してもデータを保持できるため、消費電力の低減された半導体装置を提供することができる。また、該不揮発性記憶回路がレジスタ回路の外部と直接データのやり取りを行う配線を設けることで、所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様の半導体装置を示す図。
【図２】本発明の一態様の半導体装置が有するフリップフロップ回路について示す図。
【図３】本発明の一態様の半導体装置の動作を示すタイミングチャート。
【図４】本発明の一態様の半導体装置の動作を示すタイミングチャート。
【図５】本発明の一態様の半導体装置の動作を示すタイミングチャート。
【図６】本発明の一態様の半導体装置を示す図。
【図７】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図８】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図９】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図１０】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図１１】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１５】計算に用いたトランジスタの断面構造を説明する図。
【図１６】酸化物半導体膜を用いたトランジスタ特性を説明する図。
【図１７】試料１のトランジスタのＢＴ試験後のドレイン電流のゲート電圧依存性を説明する図。
【図１８】試料２であるトランジスタのＢＴ試験後のドレイン電流のゲート電圧依存性を説明する図。
【図１９】ドレイン電流のゲート電圧依存性を説明する図。
【図２０】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図。
【図２１】試料Ａおよび試料ＢのＸＲＤスペクトルを説明する図。
【図２２】トランジスタのオフ電流と測定時基板温度との関係を説明する図。
【図２３】トランジスタの断面図。
【図２４】本発明の一態様に係る信号処理回路を示す図。
【発明を実施するための形態】
【００１９】
以下に本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２１】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【００２２】
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２３】
また、ソースやドレインの機能は異なる極性のトランジスタを採用する場合や、回路動作において、電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は入れ替えて用いることが出来るものとする。さらに、本明細書ではトランジスタのソース、またはドレインのどちらか一方のことを第１の電極と呼び、ソース、またはドレインの他方を第２の電極と呼ぶことがある。
【００２４】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について説明する。
【００２５】
＜基本回路＞
はじめに、本実施の形態の半導体装置の一態様のレジスタ回路及びその動作について説明する。図１（Ａ）にレジスタ回路のブロック図を示す。図１（Ａ）に示すレジスタ回路１００は、フリップフロップ回路１０１と、選択回路１０３と、不揮発性記憶回路１０５と、を有している。また、図１（Ａ）において、データ線（Ｄａｔａ）はフリップフロップ回路１０１と電気的に接続し、ビット線（ＢＩＴ）は、選択回路１０３を介して不揮発性記憶回路１０５と電気的に接続する。また、フリップフロップ回路１０１と出力信号線（Ｑ）とは、電気的に接続されている。
【００２６】
フリップフロップ回路１０１は、データ線（Ｄａｔａ）の電位が入力され、入力された電位に応じたデータをフリップフロップ回路１０１の内部状態として格納するとともに、出力信号線（Ｑ）から外部へと出力する。
【００２７】
なお、電位に応じたデータとは、例えば二つの異なる電位のいずれかが選択的に供給され、一方の電位（例えば、高電位、ハイレベル）をデータ”１”に対応させ、他方の電位（例えば、低電位、ロウレベル）をデータ”０”に対応させることによって、１ビットのデータとしたものである。また、異なる三つまたはそれ以上の電位のうちから選択することによって、多値（複数ビット）の情報を書き込み、半導体装置の記憶容量を向上させてもよい。
【００２８】
一般的に、フリップフロップ回路は少なくとも２つの演算回路を有し、一方の演算回路の出力が他方の演算回路に入力され、他方の演算回路の出力が一方の演算回路に入力されるような帰還ループを有する構成とすることができる。したがって、フリップフロップ回路はデータ線（Ｄａｔａ）から入力された電位に応じたデータを格納し出力する揮発性記憶回路である。レジスタ回路１００において、フリップフロップ回路１０１の出力は選択回路１０３へ入力される。
【００２９】
選択回路１０３には、フリップフロップ回路１０１の出力とビット線（ＢＩＴ）の電位が入力される。選択回路１０３の出力端子は不揮発性記憶回路１０５の入力端子と電気的に接続している。不揮発性記憶回路１０５は、選択回路１０３が選択する動作モードに応じて、フリップフロップ回路１０１またはビット線（ＢＩＴ）とデータのやり取りを行う。
【００３０】
ここで、選択回路１０３が選択する半導体装置の動作モードについて説明する。
【００３１】
選択回路１０３は半導体装置の４つの動作モードのいずれか一を選択する。４つの動作モードとは、不揮発性記憶回路１０５にフリップフロップ回路１０１を介してデータ線（Ｄａｔａ）の電位に応じたデータを格納する第１の動作モードと、フリップフロップ回路１０１に、不揮発性記憶回路１０５に格納されたデータを入力する第２の動作モードと、不揮発性記憶回路１０５にビット線（ＢＩＴ）の電位に応じたデータを格納する第３の動作モードと、ビット線（ＢＩＴ）に不揮発性記憶回路１０５に格納されたデータを入力する第４の動作モードと、である。
【００３２】
上記の４つの動作モードを組み合わせることで、半導体装置の消費電力を低減することができる。その動作方法について説明する。
【００３３】
本実施の形態の半導体装置においては、データ線（Ｄａｔａ）の電位がフリップフロップ回路１０１に入力され、当該電位に応じたデータがフリップフロップ回路１０１に格納される。上記したとおり、フリップフロップ回路１０１は揮発性記憶回路であるため、フリップフロップ回路１０１に格納されたデータを保持するためには電力の供給が必要である。したがってフリップフロップ回路１０１の内部状態を書き換えない期間においても、フリップフロップ回路１０１に格納されたデータを保持するためには電力を供給し続ける必要がある。
【００３４】
しかしながら、本実施の形態の半導体装置は、レジスタ回路１００毎に、フリップフロップ回路１０１と電気的に接続された不揮発性記憶回路１０５を有するため、フリップフロップ回路１０１の内部状態が変化しない期間に際し、不揮発性記憶回路１０５にデータを格納することで、電力の供給を停止しても、フリップフロップ回路１０１の内部状態を保持することができる。フリップフロップ回路１０１の内部状態の不揮発性記憶回路１０５への格納は、選択回路１０３による第１の動作モードの選択によって可能となる。
【００３５】
続いて、選択回路１０３が第２の動作モードを選択し、フリップフロップ回路１０１に不揮発性記憶回路１０５に格納されているデータを格納することで、フリップフロップ回路１０１を電力の供給を停止する以前の状態へ復帰することができる。
【００３６】
また、選択回路による４つの動作モードを組み合わせることで、半導体装置は所望のタイミングでフリップフロップ回路１０１の内部状態を評価することができる。その動作方法について説明する。
【００３７】
選択回路１０３が第１の動作モードを選択することで、フリップフロップ回路１０１の内部状態が不揮発性記憶回路１０５に格納される。この状態で、選択回路１０３が第４の動作モードを選択し、不揮発性記憶回路１０５に格納されているデータをビット線（ＢＩＴ）に入力することで、ビット線（ＢＩＴ）にフリップフロップ回路１０１の内部状態に応じた電位が入力される。したがって、ビット線（ＢＩＴ）に入力された電位を読み出すことで、フリップフロップ回路１０１の内部状態を評価することができる。
【００３８】
また、フリップフロップ回路１０１の内部状態を評価し、不具合を見つけた場合において、本実施の形態の半導体装置は容易にフリップフロップ回路１０１の内部状態を書き換えることができる。その動作方法について説明する。
【００３９】
フリップフロップ回路１０１の内部状態を書き換えるためには、まず、選択回路１０３に第３の動作モードを選択させる。第３の動作モードにおいて、ビット線（ＢＩＴ）に書き換えデータに応じた電位を入力し、不揮発性記憶回路１０５にビット線（ＢＩＴ）の電位に応じたデータを格納する。
【００４０】
次に、選択回路１０３に第２の動作モードを選択させることで、不揮発性記憶回路１０５に格納されたデータに応じた電位がフリップフロップ回路１０１へ入力される。したがって、ビット線（ＢＩＴ）から入力された書き換えデータがフリップフロップ回路１０１へ入力される。
【００４１】
本実施の形態の半導体装置は、ビット線（ＢＩＴ）から不揮発性記憶回路１０５を介して直接、フリップフロップ回路１０１のデータの読み出し及び書き込みができるため、所望のタイミングでフリップフロップ回路１０１の内部状態を評価し、書き換えることができる。
【００４２】
続いて、選択回路１０３及び不揮発性記憶回路１０５のより具体的な回路について示したレジスタ回路２００について説明する。レジスタ回路２００について図１（Ｂ）に示す。
【００４３】
図１（Ｂ）に示すように、選択回路１０３は第１のスイッチ２０２と第２のスイッチ２０３とを有する回路によって構成することができる。
【００４４】
第１のスイッチ２０２はワード線（ＷＯＲＤ）及びライトイネーブル線（ＷＥ）と電気的に接続する。第１のスイッチ２０２の出力は不揮発性記憶回路１０５に入力される。第１のスイッチ２０２はワード線（ＷＯＲＤ）及びライトイネーブル線（ＷＥ）のどちらか一方の電位を不揮発性記憶回路１０５へ出力する切り替えスイッチである。
【００４５】
第２のスイッチ２０３はフリップフロップ回路１０１の出力端子及びビット線（ＢＩＴ）と電気的に接続されている。第２のスイッチ２０３の出力は不揮発性記憶回路１０５に入力される。第２のスイッチ２０３はフリップフロップ回路１０１の内部状態に応じた電位及びビット線（ＢＩＴ）の電位のどちらか一方を不揮発性記憶回路１０５へ出力する切り替えスイッチである。第２のスイッチ２０３は不揮発性記憶回路１０５と、フリップフロップ回路１０１またはビット線（ＢＩＴ）との電気的接続を選択する。
【００４６】
図１（Ｂ）に示す不揮発性記憶回路１０５は、トランジスタ２０４と容量素子２０５とを有している。トランジスタ２０４の第１の電極は容量素子２０５の一方の電極と電気的に接続し、容量素子２０５の他方の電極は接地されている。ここで、トランジスタ２０４の第１の電極と容量素子２０５の一方の電極とが接続されたノード（以下、単にノードとも表記する）にはデータが格納される。
【００４７】
トランジスタ２０４のゲート電極は選択回路１０３が備える第１のスイッチ２０２と電気的に接続し、ワード線（ＷＯＲＤ）またはライトイネーブル線（ＷＥ）の電位が入力される。つまり、ワード線（ＷＯＲＤ）またはライトイネーブル線（ＷＥ）の電位によってトランジスタ２０４のオン状態とオフ状態が切り替わる。
【００４８】
トランジスタ２０４の第２の電極は選択回路１０３が備える第２のスイッチ２０３と電気的に接続する。トランジスタ２０４がオン状態のとき、第２のスイッチ２０３からフリップフロップ回路１０１の内部状態に応じた電位またはビット線（ＢＩＴ）の電位が入力され、トランジスタ２０４の第１の電極と、容量素子２０５の一方の電極と、が接続されるノードに格納される。
【００４９】
ここで、トランジスタ２０４はオフ電流が低減されたトランジスタを適用する。トランジスタ２０４にオフ電流が低減されたトランジスタを適用すると、トランジスタ２０４をオフ状態にすることによって、電力の供給が停止されてもノードに格納された電位を長時間にわたって保持させることができる。
【００５０】
不揮発性記憶回路１０５へのデータの書き込みは、例えば、容量素子２０５に異なる二つの電位に対応する電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかを選択的に与えればよい。ここで、ＱＬとＱＨの一方をデータ”１”に対応させ、他方をデータ”０”に対応させることによって、不揮発性記憶回路１０５に１ビットの情報を書き込むことができる。なお、電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、不揮発性記憶回路１０５の記憶容量を向上させても良い。
【００５１】
なお、トランジスタ２０４に用いる、オフ電流が低減されたトランジスタとしては、例えば、酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）等を適用することができる。酸化物半導体材料を用いたトランジスタのオフ電流は、シリコンにチャネルが形成されるトランジスタの１０万分の１以下であるため、トランジスタ２０４をオフ状態としたときに、トランジスタ２０４からのリークによって生じる、容量素子２０５に蓄積された電荷の消失を無視することが可能である。したがって、ノードに格納された電位を長時間にわたって保持することができる。なお、図面ではトランジスタ２０４が酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を付す。
【００５２】
不揮発性記憶回路１０５を上記の構成とすることで、新たなデータを書き込む場合に、書き込まれたデータを一度消去する必要がなく、再度のデータの書き込みによって直接データを書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。
【００５３】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消できる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５４】
続いて、図１（Ｂ）に示すレジスタ回路２００の動作について、タイミングチャートを用いて詳細に説明する。まず、図１（Ｂ）で示すレジスタ回路２００の動作を説明するために用いるフリップフロップ回路の具体的な回路構成について説明する。図２に、レジスタ回路２００に用いるフリップフロップ回路１０１について示す。なお、本実施の形態の半導体装置に用いることのできるフリップフロップ回路は図２に示す構成に限らない。
【００５５】
図２に示すフリップフロップ回路１０１は、インバータ回路２５１、スイッチ回路２５２、インバータ回路２５３、クロックドインバータ回路２５４、クロックドインバータ回路２５５、スイッチ回路２５６、クロックドインバータ回路２５７、及びクロックドインバータ回路２５８を有する。
【００５６】
フリップフロップ回路１０１にはデータ線（Ｄａｔａ）の電位が入力される。データ線（Ｄａｔａ）の電位は、スイッチ回路２５２を介して、クロックドインバータ回路２５４へ入力される。クロックドインバータ回路２５４によってデータ線（Ｄａｔａ）の電位は反転され、信号線（Ｌ）及びスイッチ回路２５６へ入力される。なお、ここで信号線（Ｌ）に入力される電位をフリップフロップ回路１０１の内部状態として読み出す。スイッチ回路２５６に入力された電位は、クロックドインバータ回路２５７によって再び反転させられ、データ線（Ｄａｔａ）の電位と等しい電位となって出力信号線（Ｑ）から出力される。出力信号線（Ｑ）の電位は、フリップフロップ回路１０１の出力電位であり、フリップフロップ回路１０１の内部状態の電位を反転した電位である。
【００５７】
スイッチ回路２５２及びスイッチ回路２５６の導通状態を制御しているのはクロック信号（ＣＬＫ）である。スイッチ回路２５２にはインバータ回路２５１によって反転されたクロック信号が入力され、スイッチ回路２５６にはクロック信号が直接入力されているため、スイッチ回路２５２及びスイッチ回路２５６は、どちらか一方のスイッチ回路が開いているとき、他方のスイッチ回路は閉じている。ここでは、クロック信号線（ＣＬＫ）にロウレベルの電位が入力されたときに、スイッチ回路２５２が閉じ、反対にスイッチ回路２５６が開き、クロック信号線（ＣＬＫ）にハイレベルの電位が入力されたとき、スイッチ回路２５２が開き、スイッチ回路２５６が閉じる構成とする。
【００５８】
クロックドインバータ回路２５４の出力がクロックドインバータ回路２５５へ入力され、クロックドインバータ回路２５５の出力がクロックドインバータ回路２５４へ入力される帰還ループを有するラッチ回路を構成する。互いの出力が入力されることで、ラッチ回路によるデータの保持が行える。
【００５９】
なお、クロックドインバータ回路２５５にはクロック信号（ＣＬＫ）が入力され、クロック信号（ＣＬＫ）がハイレベルのときのみ動作を行う。したがって、クロック信号（ＣＬＫ）としてハイレベルの電位が入力され、スイッチ回路２５２が開き、スイッチ回路２５６が閉じているとき、クロックドインバータ回路２５５が動作し、クロックドインバータ回路２５４及びクロックドインバータ回路２５５によるラッチ回路が電位を保持する。
【００６０】
クロックドインバータ回路２５７の出力がクロックドインバータ回路２５８へ入力され、クロックドインバータ回路２５８の出力がクロックドインバータ回路２５７へ入力される帰還ループを有するラッチ回路を構成する。互いの出力が入力されることで、ラッチ回路はデータの保持を行っている。
【００６１】
なお、クロックドインバータ回路２５８にはインバータ回路２５１によって反転されたクロック信号が入力され、クロック信号がロウレベルのときのみ動作を行う。したがって、クロック信号（ＣＬＫ）としてロウレベルの電位が入力され、スイッチ回路２５２が閉じ、スイッチ回路２５６が開いているときに、クロックドインバータ回路２５８が動作し、クロックドインバータ回路２５７及びクロックドインバータ回路２５８によるラッチ回路が動作して電位を保持する。
【００６２】
また、クロックドインバータ回路２５４には、インバータ回路２５３を介してリードイネーブル線（ＲＥ）の電位が入力される。リードイネーブル線（ＲＥ）にハイレベルの電位が入力されると、クロックドインバータ回路２５４にはインバータ回路２５３によって反転されたロウレベルの電位が入力され、クロックドインバータ回路２５４は動作を停止する。したがって、リードイネーブル線（ＲＥ）にハイレベルの電位が入力されている間は、クロックドインバータ回路２５４及びクロックドインバータ回路２５５によるラッチ回路がデータを保持することはない。
【００６３】
以上が図２に示すフリップフロップ回路１０１の構成及び動作である。続いて、図１（Ｂ）のレジスタ回路２００の動作について示す。なお、ここでは、フリップフロップ回路１０１として、図２に示すフリップフロップ回路１０１が適用された場合を示す。図３乃至図５にレジスタ回路２００のタイミングチャートを示す。
【００６４】
なお、図３乃至図５に示すタイミングチャートにおいて、ＭＥＭは選択信号線を、ＢＩＴはビット線を、ＷＯＲＤはワード線を、ＲＥはリードイネーブル線を、ＷＥはライトイネーブル線を、ＣＬＫはクロック信号を、Ｄａｔａはデータ線を、Ｌは信号線を、Ｑはフリップフロップ回路の出力信号線を、ＭＥＭ＿Ｄは不揮発性記憶回路１０５に格納されているデータ（不揮発性記憶回路１０５のノードに保持されているデータ）の電位をそれぞれ示している。
【００６５】
はじめに、レジスタ回路がフリップフロップ回路の通常動作を行う時のタイミングチャートについて説明する。図３に示すタイミングチャートは、フリップフロップ回路の通常動作を示している。フリップフロップ回路の通常動作時において、選択回路１０３はいずれの動作モードを選択していてもよい。したがって、選択信号線（ＭＥＭ）、ビット線（ＢＩＴ）、ワード線（ＷＯＲＤ）、リードイネーブル線（ＲＥ）、ライトイネーブル線（ＷＥ）の電位は任意の電位とすることができる。タイミングチャートでは、任意の電位を波線で示し、（Ｘ）の記号を付す。
【００６６】
フリップフロップ回路１０１はクロック信号（ＣＬＫ）がロウレベルのとき、スイッチ回路２５２が閉じ、データ線（Ｄａｔａ）の電位に応じたデータがクロックドインバータ回路２５４に入力される。クロックドインバータ回路２５４によってデータ線（Ｄａｔａ）の電位に応じたデータは反転し、信号線（Ｌ）に送られる。続いて、クロック信号（ＣＬＫ）がハイレベルとなると、スイッチ回路２５２は開かれ、クロックドインバータ回路２５５が動作を行い、クロックドインバータ回路２５４とクロックドインバータ回路２５５によるラッチ回路によって、信号線（Ｌ）の電位が保持される。
【００６７】
また、クロック信号（ＣＬＫ）がハイレベルになるとスイッチ回路２５６が閉じ、クロックドインバータ回路２５４によって反転されたデータがクロックドインバータ回路２５７に入力される。クロックドインバータ回路２５７に反転されたデータが入力されると、クロックドインバータ回路２５７によって再び反転され、フリップフロップ回路１０１の出力信号線（Ｑ）から出力する。
【００６８】
続いて、クロック信号（ＣＬＫ）がロウレベルになると、スイッチ回路２５６は開かれ、クロックドインバータ回路２５８が動作し、クロックドインバータ回路２５７とクロックドインバータ回路２５８によって構成されるラッチ回路によって、フリップフロップ回路の出力信号線（Ｑ）の電位は保持される。
【００６９】
次に、選択回路１０３が第１の動作モードにおいて、不揮発性記憶回路１０５にフリップフロップ回路１０１を介してデータ線（Ｄａｔａ）の電位に応じたデータを格納する動作について説明する。
【００７０】
図４（Ａ）に、第１の動作モードのタイミングチャートを示した。選択回路１０３が第１の動作モードを選択するには、選択信号線（ＭＥＭ）の電位をハイレベルとする。選択信号線（ＭＥＭ）をハイレベルとしたことで、第１のスイッチ２０２を介してトランジスタ２０４のゲート電極とライトイネーブル線（ＷＥ）が電気的に接続する。また、第２のスイッチ２０３を介して、フリップフロップ回路１０１の出力端子とトランジスタ２０４の第２の電極が電気的に接続する。
【００７１】
選択回路１０３が第１の動作モードを選択した状態で、クロック信号（ＣＬＫ）にロウレベルが入力されると、データ線（Ｄａｔａ）の電位がクロックドインバータ回路２５４によって反転し、信号線（Ｌ）に入力される。続いて、クロック信号（ＣＬＫ）がハイレベルとなると、スイッチ回路２５２は開かれ、クロックドインバータ回路２５４とクロックドインバータ回路２５５によって、信号線（Ｌ）の電位が保持される。さらに、スイッチ回路２５６が閉じられ、クロックドインバータ回路２５７によって信号線（Ｌ）の電位が反転した電位（Ｄａｔａ線の電位）が出力信号線（Ｑ）に出力される。
【００７２】
ここで、ライトイネーブル線（ＷＥ）をハイレベルにすることで、トランジスタ２０４のゲート電極にハイレベルの電位が入力され、トランジスタ２０４がオン状態となる。これにより、フリップフロップ回路１０１の内部状態が不揮発性記憶回路１０５のノードに格納される。その後、ライトイネーブル線（ＷＥ）をロウレベルとすることで、トランジスタ２０４がオフ状態となる。トランジスタ２０４はオフ電流が極めて小さいため、トランジスタ２０４をオフ状態とすることで、ノードに格納された電位を極めて長時間にわたって保持することが可能となる。
【００７３】
上記の動作によって、フリップフロップ回路１０１の内部状態を不揮発性記憶回路１０５に格納させることができるため、半導体装置は電力の供給が停止されても、フリップフロップ回路１０１の内部状態を保持することが可能となる。
【００７４】
本実施の形態の半導体装置は、フリップフロップ回路毎に、電力の供給を停止してもデータを保持できる不揮発性記憶回路が設けられているため、フリップフロップ回路の内部状態が変化しないときには電力の供給を停止し、消費電力を低減することができる。
【００７５】
次に、選択回路１０３が第２の動作モードにおいて、不揮発性記憶回路１０５に格納されているデータをフリップフロップ回路１０１へ入力する動作について説明する。図４（Ｂ）に第２の動作モードのタイミングチャートについて示す。
【００７６】
選択回路１０３が第２の動作モードを選択するには、選択信号線（ＭＥＭ）の電位をハイレベルとする。選択信号線（ＭＥＭ）をハイレベルとしたことで、第１のスイッチ２０２を介してトランジスタ２０４のゲート電極とライトイネーブル線（ＷＥ）が電気的に接続する。また、第２のスイッチ２０３を介してフリップフロップ回路１０１の出力端子とトランジスタ２０４の第２の電極が電気的に接続する。
【００７７】
第２の動作モードにおいて、クロック信号（ＣＬＫ）がロウレベルのとき、データ線（Ｄａｔａ）の電位がクロックドインバータ回路２５４に入力され、信号線（Ｌ）にデータ線（Ｄａｔａ）の電位を反転した電位が入力されている。
【００７８】
ここでクロック信号（ＣＬＫ）がハイレベルとなると、クロックドインバータ回路２５４及びクロックドインバータ回路２５５によるラッチ回路が動作し、信号線（Ｌ）の電位が保持される。また、スイッチ回路２５６が閉じ、クロックドインバータ回路２５４によって反転されたデータがクロックドインバータ回路２５７に入力される。クロックドインバータ回路２５７に入力されたデータは、クロックドインバータ回路２５７によって反転され、フリップフロップ回路１０１の出力端子から出力される。
【００７９】
このとき、リードイネーブル線（ＲＥ）をハイレベルとすると、クロックドインバータ回路２５４の動作が停止し、クロックドインバータ回路２５４とクロックドインバータ回路２５５によるラッチ回路は動作を停止する。
【００８０】
クロックドインバータ回路２５４及びクロックドインバータ回路２５５によるラッチ回路が動作を停止している間に、ライトイネーブル線（ＷＥ）をハイレベルとしてトランジスタ２０４をオン状態とすると、トランジスタ２０４と容量素子２０５によるノードに格納されていた電位（ＭＥＭ＿Ｄ）が信号線（Ｌ）を通じてクロックドインバータ回路２５５に入力される。
【００８１】
この後、ライトイネーブル線（ＷＥ）をロウレベルに戻しても、信号線（Ｌ）にはノードに格納されていた電位が保持される。したがって、リードイネーブル線（ＲＥ）をロウレベルとし、クロックドインバータ回路２５４が動作を再開して、クロックドインバータ回路２５４及びクロックドインバータ回路２５５により構成されるラッチ回路が動作を再開すると、該ラッチ回路によって、ノードに格納されていた電位が保持される。
【００８２】
その後、クロック信号（ＣＬＫ）がロウレベルとなると、スイッチ回路２５２が閉じ、データ線（Ｄａｔａ）の電位がクロックドインバータ回路２５４に入力され、フリップフロップ回路１０１が再び、通常動作を再開する。
【００８３】
なお、本実施の形態で示す半導体装置では、トランジスタ２０４に酸化物半導体材料を用いたトランジスタ（酸化物半導体層にチャネルが形成されるトランジスタ）が適用されている。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ２０４をオフ状態とすることで、容量素子２０５の電位を極めて長時間にわたって保持することが可能となる。
【００８４】
続いて、選択回路１０３が第３の動作モードにおいて、不揮発性記憶回路１０５にビット線（ＢＩＴ）の電位に応じたデータを格納する動作について説明する。
【００８５】
図５（Ａ）に第３の動作モードについて示す。選択回路１０３が第３の動作モードを選択するためには、選択信号線（ＭＥＭ）をロウレベルとする。選択信号線（ＭＥＭ）をロウレベルとしたことで、第１のスイッチ２０２を介してトランジスタ２０４のゲート電極とワード線（ＷＯＲＤ）が電気的に接続する。また、第２のスイッチ２０３を介してビット線（ＢＩＴ）とトランジスタ２０４の第２の電極が電気的に接続する。
【００８６】
なお、第３の動作モードにおいて、リードイネーブル線（ＲＥ）、クロック信号（ＣＬＫ）、データ線（Ｄａｔａ）、信号線（Ｌ）、フリップフロップ回路の出力は、任意の電位とすることができる。
【００８７】
第３の動作モードにおいて、ワード線（ＷＯＲＤ）をハイレベルにすることで、トランジスタ２０４がオン状態となり、ビット線（ＢＩＴ）の電位に応じた電位がトランジスタ２０４の第１の電極と、容量素子２０５の一方の電極と、が接続されたノードに格納される。ビット線（ＢＩＴ）に不揮発性記憶回路１０５へ格納する電位を入力するタイミングは、ワード線（ＷＯＲＤ）がハイレベルとなり、ビット線（ＢＩＴ）の電位がノードに入力されるよりも前である。
【００８８】
続いて、選択回路１０３が第４の動作モードにおいて、ビット線（ＢＩＴ）に不揮発性記憶回路１０５に格納された電位を入力する動作について説明する。図５（Ｂ）に第４の動作モードについて示す。選択回路１０３が第４のモードを選択するためには、選択信号線（ＭＥＭ）をロウレベルとする。選択信号線（ＭＥＭ）がロウレベルとなったことで、第１のスイッチ２０２を介してトランジスタ２０４のゲート電極とワード線が電気的に接続する。また、第２のスイッチ２０３を介してビット線（ＢＩＴ）とトランジスタ２０４の第２の電極が電気的に接続する。
【００８９】
第４の動作モードにおいて、ビット線（ＢＩＴ）にミドルレベルの電位を入力する。続いて、ワード線（ＷＯＲＤ）をハイレベルとすることで、トランジスタ２０４がオン状態となり、トランジスタ２０４及び容量素子２０５によって形成されるノードに格納されている電位がビット線（ＢＩＴ）に入力される。このとき、トランジスタ２０４及び容量素子２０５に格納されている電位がハイレベルの場合、ミドルレベルであったビット線（ＢＩＴ）の電位がハイレベルへ上昇する。また、トランジスタ２０４及び容量素子２０５に格納されている電位がロウレベルの場合、ビット線（ＢＩＴ）の電位は上昇しない。
【００９０】
したがって、ビット線（ＢＩＴ）の電位を判別することで、不揮発性記憶回路１０５に格納されていた電位を読み出すことができる。電位の読み出しとしては、例えば、ビット線（ＢＩＴ）の先にレベルシフタを接続しておくと、ハイレベルの電位と近くなったビット線（ＢＩＴ）の状態をハイレベルへ確定することができ、完全な読み出しが可能となる。
【００９１】
これら、４つの動作モードを任意に組み合わせることで、フリップフロップ回路の内部状態が変化しないときには電力の供給を停止し、消費電力を低減することができる。また、不揮発性記憶回路の電位をレジスタ回路外部から直接読み出すことでフリップフロップ回路の内部状態を所望のタイミングで評価することができる。また、フリップフロップ回路の内部状態を容易に書き換えることができる。
【００９２】
＜応用例＞
続いて、上記のレジスタ回路を複数有する半導体装置及びその動作について説明する。図６に示す本発明の一態様の半導体装置は、上記のレジスタ回路を複数有し、該レジスタ回路がマトリクス状に設けられている。
【００９３】
図６の半導体装置は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたレジスタ回路と、ｎ本のビット線と、ｍ本のワード線と、メモリコントローラ（ＭＥＭＯＲＹ  ＣＯＮＴＲＯＬＬＥＲ）と、ビット列デコーダ（ＢＩＴ  ＣＯＬＵＭＮ  ＤＥＣＯＲＤＥＲ）と、ワード行デコーダ（ＷＯＲＤ  ＲＯＷ  ＤＥＣＯＲＤＥＲ）と、コア（ＣＯＲＥ  ＩＯ）を有する。
【００９４】
図６中のレジスタ回路は、図１（Ｂ）に示すレジスタ回路１００と同様の構成である。つまり、個々のレジスタ回路に注目すると、フリップフロップ回路と、選択回路と、不揮発性記憶回路と、を有している。さらに、各選択回路は第１のスイッチ及び第２のスイッチを有し、各不揮発性記憶回路は、オフ電流の低いトランジスタ（例えば、酸化物半導体を含んで構成されるトランジスタ）及び容量素子を有する。また、各レジスタ回路は、選択回路と電気的に接続するビット線を各列に共通して用い、ワード線を各行で共通して用いている。
【００９５】
本実施の形態では、複数のレジスタ回路が有する不揮発性記憶回路同士が直列には接続されず、それぞれビット線及びワード線と接続されている構成としたが、レジスタ回路をマトリクス状に配置する方法はこれに限らない。
【００９６】
なお、ライトイネーブル線（ＷＥ）、選択信号線（ＭＥＭ）、データ線（Ｄａｔａ）、クロック信号線（ＣＬＫ）等については、図１（Ｂ）と同様の構成とすることができるため、図６においては省略する。
【００９７】
ｎ本のビット線は、ビット列デコーダと電気的に接続し、第ｋ列目のビット線（ｋは１以上ｎ以下の整数）は第ｋ列目のレジスタ回路が有する選択回路の第２のスイッチと電気的に接続している。
【００９８】
また、ｍ本のワード線はワード行デコーダと電気的に接続し、第ｑ行目のワード線（ｑは１以上ｍ以下の整数）は第ｑ行目のレジスタ回路が有する選択回路の第１のスイッチと電気的に接続している。
【００９９】
コアの内部状態や演算結果に応じてメモリコントローラがどのレジスタ回路に対して、データの読み出し及び書き込みを行うかを決定する。例えば、メモリコントローラが書き込みを行うレジスタ回路を決定すると、選択回路が第３の動作モードを選択し、メモリコントローラからビット列デコーダ及びワード行デコーダに所定の電位が入力される。
【０１００】
例えば、ワード行デコーダに対しては、読み出しまたは書き込みを行うレジスタ回路のアドレス情報が送られる。すると、ワード行デコーダがアドレス情報に応じて、各ワード線に所定の電位を入力し、読み出しまたは書き込みを行うレジスタ回路をアクティブ状態とする。
【０１０１】
また、ビット列デコーダに対しては、レジスタ回路に書き込むデータが送られる。すると、ビット列デコーダから、各ビット線に書き込むデータに応じた電位が入力される。ワード行デコーダによって、アクティブになったレジスタ回路には、ビット列デコーダからの電位が格納される。
【０１０２】
レジスタ回路が有する、フリップフロップ回路の入力端子及び出力端子には、論理演算回路、またはメインメモリ等が接続されており、マトリクス状に配置されたフリップフロップ回路全体で信号処理回路を構成している。信号処理回路において、フリップフロップ回路は演算処理や、プログラムの実行状態を一時的に保持する役割を担っている。
【０１０３】
本発明の半導体装置は、フリップフロップ回路毎に、不揮発性記憶回路が設けられているため、レジスタ回路を複数有する構成としても、高速にデータを読み出すことができる。また、不揮発性記憶回路と直接データの読み出しまたは書き込みができるため、信号処理回路の内部状態を容易に評価、書き換えることができる。
【０１０４】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１０５】
（実施の形態２）
実施の形態１に示した、不揮発性記憶回路が含む、オフ電流の低減されたトランジスタについて説明する。オフ電流の小さいトランジスタとしては、酸化物半導体材料を用いたトランジスタがあげられる。
【０１０６】
本実施の形態で示すトランジスタの構造について、図２３（Ａ）〜（Ｄ）を参照して説明する。なお、図２３（Ａ）〜（Ｄ）は、トランジスタの構造例を示す断面模式図である。
【０１０７】
図２３（Ａ）に示すトランジスタは絶縁層６００（ａ）と、絶縁層６００（ａ）に埋め込まれるように形成された埋め込み絶縁物６１２ａ（ａ）及び埋め込み絶縁物６１２ｂ（ａ）との上に形成される。
【０１０８】
図２３（Ａ）に示すトランジスタは、ゲート電極６０１（ａ）と、ゲート絶縁層６０２（ａ）と、酸化物半導体層６０３（ａ）と、ソース電極６０５ａ（ａ）と、ドレイン電極６０５ｂ（ａ）と、を含んでいる。
【０１０９】
酸化物半導体層６０３（ａ）は、不純物領域６０４ａ（ａ）及び不純物領域６０４ｂ（ａ）を含んでいる。不純物領域６０４ａ（ａ）及び不純物領域６０４ｂ（ａ）は、互いに離間し、それぞれドーパント（不純物）が添加された領域である。なお、不純物領域６０４ａ（ａ）及び不純物領域６０４ｂ（ａ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ａ）は、絶縁層６００（ａ）の上に設けられる。なお、必ずしも不純物領域６０４ａ（ａ）及び不純物領域６０４ｂ（ａ）を設けなくてもよい。なお、図２３（Ａ）に示すトランジスタにおいて、不純物領域６０４ａ（ａ）及び不純物領域６０４ｂ（ａ）はｎ＋の導電型を呈する半導体領域である。
【０１１０】
また、ゲート電極６０１（ａ）の両側面には側壁絶縁物６１６ａ（ａ）および側壁絶縁物６１６ｂ（ａ）、ゲート電極６０１（ａ）の上部には、ゲート電極６０１（ａ）と他の配線との短絡を防止するための絶縁層６０６（ａ）を有する。
【０１１１】
ソース電極６０５ａ（ａ）及びドレイン電極６０５ｂ（ａ）は、酸化物半導体層６０３（ａ）の上に設けられ、酸化物半導体層６０３（ａ）に電気的に接続されている。
【０１１２】
また、ソース電極６０５ａ（ａ）は、不純物領域６０４ａ（ａ）の一部に重畳する。ソース電極６０５ａ（ａ）を不純物領域６０４ａ（ａ）の一部に重畳させることにより、ソース電極６０５ａ（ａ）及び不純物領域６０４ａ（ａ）の間の抵抗値を小さくすることができる。
【０１１３】
また、ドレイン電極６０５ｂ（ａ）は、不純物領域６０４ｂ（ａ）の一部に重畳する。ドレイン電極６０５ｂ（ａ）を不純物領域６０４ｂ（ａ）の一部に重畳させることにより、ドレイン電極６０５ｂ（ａ）及び不純物領域６０４ｂ（ａ）の間の抵抗を小さくすることができる。
【０１１４】
ゲート絶縁層６０２（ａ）は、酸化物半導体層６０３（ａ）の上に設けられている。
【０１１５】
ゲート電極６０１（ａ）は、ゲート絶縁層６０２（ａ）を介して酸化物半導体層６０３（ａ）に重畳する。ゲート絶縁層６０２（ａ）を介してゲート電極６０１（ａ）と重畳する酸化物半導体層６０３（ａ）の領域がチャネル形成領域になる。
【０１１６】
図２３（Ｂ）に示すトランジスタは絶縁層６００（ｂ）と、絶縁層６００（ｂ）に埋め込まれるように形成された埋め込み絶縁物６１２ａ（ｂ）及び埋め込み絶縁物６１２ｂ（ｂ）との上に形成される。
【０１１７】
図２３（Ｂ）に示すトランジスタは、ゲート電極６０１（ｂ）と、ゲート絶縁層６０２（ｂ）と、酸化物半導体層６０３（ｂ）と、ソース電極６０５ａ（ｂ）と、ドレイン電極６０５ｂ（ｂ）と、を含んでいる。
【０１１８】
酸化物半導体層６０３（ｂ）は、不純物領域６０４ａ（ｂ）及び不純物領域６０４ｂ（ｂ）を含んでいる。不純物領域６０４ａ（ｂ）及び不純物領域６０４ｂ（ｂ）は、互いに離間し、それぞれドーパント（不純物）が添加された領域である。なお、不純物領域６０４ａ（ｂ）及び不純物領域６０４ｂ（ｂ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ｂ）は、絶縁層６００（ｂ）の上に設けられる。なお、必ずしも不純物領域６０４ａ（ｂ）及び不純物領域６０４ｂ（ｂ）を設けなくてもよい。なお、図２３（Ｂ）に示すトランジスタにおいて、不純物領域６０４ａ（ｂ）及び不純物領域６０４ｂ（ｂ）はｎ＋の導電型を呈する半導体領域である。
【０１１９】
また、ゲート電極６０１（ｂ）の両側面には側壁絶縁物６１６ａ（ｂ）および側壁絶縁物６１６ｂ（ｂ）、ゲート電極６０１（ｂ）の上部には、ゲート電極６０１（ｂ）と他の配線との短絡を防止するための絶縁層６０６（ｂ）を有する。
【０１２０】
ソース電極６０５ａ（ｂ）及びドレイン電極６０５ｂ（ｂ）は、酸化物半導体層６０３（ｂ）の上に設けられ、酸化物半導体層６０３（ｂ）に電気的に接続されている。
【０１２１】
また、ソース電極６０５ａ（ｂ）は、不純物領域６０４ａ（ｂ）に重畳する。ソース電極６０５ａ（ｂ）を不純物領域６０４ａ（ｂ）に重畳させることにより、ソース電極６０５ａ（ｂ）及び不純物領域６０４ａ（ｂ）の間の抵抗値を小さくすることができる。
【０１２２】
また、ドレイン電極６０５ｂ（ｂ）は、不純物領域６０４ｂ（ｂ）に重畳する。ドレイン電極６０５ｂ（ｂ）を不純物領域６０４ｂ（ｂ）に重畳させることにより、ドレイン電極６０５ｂ（ｂ）及び不純物領域６０４ｂ（ｂ）の間の抵抗を小さくすることができる。
【０１２３】
ゲート絶縁層６０２（ｂ）は、酸化物半導体層６０３（ｂ）の上に設けられている。
【０１２４】
ゲート電極６０１（ｂ）は、ゲート絶縁層６０２（ｂ）を介して酸化物半導体層６０３（ｂ）に重畳する。ゲート絶縁層６０２（ｂ）を介してゲート電極６０１（ｂ）と重畳する酸化物半導体層６０３（ｂ）の領域がチャネル形成領域になる。
【０１２５】
図２３（Ａ）に示すトランジスタでは、不純物領域６０４ａ（ａ）及び不純物領域６０４ｂ（ａ）は側壁絶縁物６１６ａ（ａ）および側壁絶縁物６１６ｂ（ａ）と重畳して設けられている。一方、図２３（Ｂ）に示すトランジスタでは、不純物領域６０４ａ（ｂ）及び不純物領域６０４ｂ（ｂ）は側壁絶縁物６１６ａ（ｂ）および側壁絶縁物６１６ｂ（ｂ）と重畳して設けられていない。
【０１２６】
図２３（Ｃ）に示すトランジスタは、ゲート電極６０１（ｃ）と、ゲート絶縁層６０２（ｃ）と、酸化物半導体層６０３（ｃ）と、ソース電極６０５ａ（ｃ）と、ドレイン電極６０５ｂ（ｃ）と、を含んでいる。
【０１２７】
酸化物半導体層６０３（ｃ）は、不純物領域６０４ａ（ｃ）及び不純物領域６０４ｂ（ｃ）を含んでいる。不純物領域６０４ａ（ｃ）及び不純物領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパント（不純物）が添加された領域である。なお、不純物領域６０４ａ（ｃ）及び不純物領域６０４ｂ（ｃ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ｃ）は、絶縁層６００（ｃ）の上に設けられる。なお、必ずしも不純物領域６０４ａ（ｃ）及び不純物領域６０４ｂ（ｃ）を設けなくてもよい。
【０１２８】
ソース電極６０５ａ（ｃ）及びドレイン電極６０５ｂ（ｃ）は、酸化物半導体層６０３（ｃ）の上に設けられ、酸化物半導体層６０３（ｃ）に電気的に接続されている。また、ソース電極６０５ａ（ｃ）及びドレイン電極６０５ｂ（ｃ）の側面は、テーパ状である。
【０１２９】
また、ソース電極６０５ａ（ｃ）は、不純物領域６０４ａ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。ソース電極６０５ａ（ｃ）を不純物領域６０４ａ（ｃ）の一部に重畳させることにより、ソース電極６０５ａ（ｃ）及び不純物領域６０４ａ（ｃ）の間の抵抗値を小さくすることができる。また、ソース電極６０５ａ（ｃ）に重畳する酸化物半導体層６０３（ｃ）の領域の全てが不純物領域６０４ａ（ｃ）でもよい。
【０１３０】
また、ドレイン電極６０５ｂ（ｃ）は、不純物領域６０４ｂ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。ドレイン電極６０５ｂ（ｃ）を不純物領域６０４ｂ（ｃ）の一部に重畳させることにより、ドレイン電極６０５ｂ（ｃ）及び不純物領域６０４ｂ（ｃ）の間の抵抗を小さくすることができる。また、ドレイン電極６０５ｂ（ｃ）に重畳する酸化物半導体層６０３（ｃ）の領域の全てが不純物領域６０４ｂ（ｃ）でもよい。
【０１３１】
ゲート絶縁層６０２（ｃ）は、酸化物半導体層６０３（ｃ）、ソース電極６０５ａ（ｃ）、及びドレイン電極６０５ｂ（ｃ）の上に設けられている。
【０１３２】
ゲート電極６０１（ｃ）は、ゲート絶縁層６０２（ｃ）を介して酸化物半導体層６０３（ｃ）に重畳する。ゲート絶縁層６０２（ｃ）を介してゲート電極６０１（ｃ）と重畳する酸化物半導体層６０３（ｃ）の領域がチャネルになる。
【０１３３】
また、図２３（Ｄ）に示すトランジスタは、ゲート電極６０１（ｄ）と、ゲート絶縁層６０２（ｄ）と、酸化物半導体層６０３（ｄ）と、ソース電極６０５ａ（ｄ）と、ドレイン電極６０５ｂ（ｄ）と、を含んでいる。
【０１３４】
ソース電極６０５ａ（ｄ）及びドレイン電極６０５ｂ（ｄ）は、絶縁層６００（ｄ）の上に設けられる。また、ソース電極６０５ａ（ｄ）及びドレイン電極６０５ｂ（ｄ）の側面は、テーパ状である。
【０１３５】
酸化物半導体層６０３（ｄ）は、不純物領域６０４ａ（ｄ）及び不純物領域６０４ｂ（ｄ）と、を含んでいる。不純物領域６０４ａ（ｄ）及び不純物領域６０４ｂ（ｄ）は、互いに離間し、それぞれドーパントが添加された領域である。また、不純物領域６０４ａ（ｄ）及び不純物領域６０４ｂ（ｄ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ｄ）は、例えばソース電極６０５ａ（ｄ）、ドレイン電極６０５ｂ（ｄ）、及び絶縁層６００（ｄ）の上に設けられ、ソース電極６０５ａ（ｄ）及びドレイン電極６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも不純物領域６０４ａ（ｄ）及び不純物領域６０４ｂ（ｄ）を設けなくてもよい。
【０１３６】
不純物領域６０４ａ（ｄ）は、ソース電極６０５ａ（ｄ）に電気的に接続されている。
【０１３７】
不純物領域６０４ｂ（ｄ）は、ドレイン電極６０５ｂ（ｄ）に電気的に接続されている。
【０１３８】
ゲート絶縁層６０２（ｄ）は、酸化物半導体層６０３（ｄ）の上に設けられている。
【０１３９】
ゲート電極６０１（ｄ）は、ゲート絶縁層６０２（ｄ）を介して酸化物半導体層６０３（ｄ）に重畳する。ゲート絶縁層６０２（ｄ）を介してゲート電極６０１（ｄ）と重畳する酸化物半導体層６０３（ｄ）の領域がチャネル形成領域になる。
【０１４０】
さらに、図２３（Ａ）乃至図２３（Ｄ）に示す各構成要素について説明する。
【０１４１】
絶縁層６００（ａ）乃至絶縁層６００（ｄ）としては、例えば、絶縁性酸化物、または絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を絶縁層６００（ａ）乃至絶縁層６００（ｄ）として用いることもできる。
【０１４２】
ゲート電極６０１（ａ）乃至ゲート電極６０１（ｄ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート配線ともいう。
【０１４３】
ゲート電極６０１（ａ）乃至ゲート電極６０１（ｄ）としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、ゲート電極６０１（ａ）乃至ゲート電極６０１（ｄ）の形成に適用可能な材料の層の積層により、ゲート電極６０１（ａ）乃至ゲート電極６０１（ｄ）を構成することもできる。
【０１４４】
ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）に適用可能な材料の層の積層によりゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）を構成することもできる。
【０１４５】
また、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）としては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）が第１３族元素を含む場合に、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１４６】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０以上１未満）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０以上１未満）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１４７】
また、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）に適用可能な材料の層の積層によりゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）を構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層によりゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）を構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層によりゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）を構成してもよい。
【０１４８】
ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）は、少なくとも酸化物半導体層に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）の酸化物半導体層と接する部分を酸化シリコンにより形成すると、酸化物半導体層に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【０１４９】
なお、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）を積層構造とする場合であっても、酸化物半導体層に接する部分は、絶縁性酸化物であることが好ましい。
【０１５０】
また、トランジスタのチャネル長を３０ｎｍとしたとき、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）がＣＡＡＣ−ＯＳ膜（後述）の酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【０１５１】
不純物領域６０４ａ（ａ）乃至不純物領域６０４ａ（ｄ）及び不純物領域６０４ｂ（ａ）乃至不純物領域６０４ｂ（ｄ）は、Ｎ型又はＰ型の導電型を付与するドーパント（不純物）が添加され、トランジスタのソース領域又はドレイン領域としての機能を有する。
【０１５２】
ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。
【０１５３】
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。
【０１５４】
不純物領域６０４ａ（ａ）乃至不純物領域６０４ａ（ｄ）及び不純物領域６０４ｂ（ａ）乃至不純物領域６０４ｂ（ｄ）にドーパントを添加することによりソース電極またはドレイン電極との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１５５】
ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）のそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１５６】
ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）を構成することができる。また、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）に適用可能な材料の層の積層により、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）を構成することができる。
【０１５７】
また、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１５８】
ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）は、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極６０５ａ（ａ）乃至ソース電極６０５ａ（ｄ）、及びドレイン電極６０５ｂ（ａ）乃至ドレイン電極６０５ｂ（ｄ）となる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。
【０１５９】
絶縁層６００（ａ）乃至絶縁層６００（ｄ）としては、例えばゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）に適用可能な材料の積層により絶縁層６００（ａ）乃至絶縁層６００（ｄ）を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により絶縁層６００（ａ）乃至絶縁層６００（ｄ）を構成することにより、絶縁層６００（ａ）乃至絶縁層６００（ｄ）に含まれる酸素が酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
【０１６０】
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）、埋め込み絶縁物６１２ａ（ａ）及び埋め込み絶縁物６１２ｂ（ａ）、埋め込み絶縁物６１２ａ（ｂ）及び埋め込み絶縁物６１２ｂ（ｂ）、側壁絶縁物６１６ａ（ａ）及び側壁絶縁物６１６ｂ（ａ）、並びに側壁絶縁物６１６ａ（ｂ）及び側壁絶縁物６１６ｂ（ｂ）としては、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）に適用可能な材料の単層または積層を用いることができる。
【０１６１】
また、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層中の酸素を過剰にすることにより、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に酸素が供給されやすくなる。よって、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）中、又は当該絶縁層と酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）の界面における酸素欠陥を低減することができるため、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）のキャリア濃度をより低減することができる。また、これに限定されず、製造過程により酸化物半導体層６０３（ａ）に含まれる酸素を過剰にした場合であっても、酸化物半導体層６０３（ａ）に接する上記絶縁層により、酸化物半導体層６０３（ａ）からの酸素の脱離を抑制することができる。
【０１６２】
酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）と絶縁層６００（ａ）乃至絶縁層６００（ｄ）の間に、下地絶縁層を設けてもよい。下地絶縁層は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、下地絶縁層に接する酸化物半導体層に酸素を供給することができるためである。
【０１６３】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、下地絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【０１６４】
なお、下地絶縁層は、複数の膜が積層されて形成されていてもよい。下地絶縁層は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【０１６５】
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【０１６６】
下地絶縁層は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。下地絶縁層として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【０１６７】
下地絶縁層を形成した後、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）となる酸化物半導体層を形成する前に、第１の加熱処理を行う。第１の加熱処理は、下地絶縁層中に含まれる水及び水素を除去するための工程である。第１の加熱処理の温度は、下地絶縁層中に含まれる水及び水素が脱離する温度（脱離量がピークになる温度）以上基板の変質する温度未満とするとよく、好ましくは４００℃以上７５０℃以下とし、後に行う第２の加熱処理よりも低い温度とすればよい。
【０１６８】
そして、酸化物半導体層を形成した後、第２の加熱処理を行う。第２の加熱処理は、下地絶縁層を酸素の供給源として酸化物半導体層に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体層を加工した後に行ってもよい。
【０１６９】
なお、第２の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７０】
また、第２の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶（結晶粒径１ｎｍ以上２０ｎｍ以下）が混在することもある。
【０１７１】
なお、酸化物半導体層が結晶性である場合に、酸化物半導体膜の被形成面の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。平均面荒さ（Ｒａ）は１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１７２】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表される。
【０１７３】
ここで、算術平均粗さ（Ｒａ）は、粗さ曲線を評価長さＬ０に対応した分抜き取り、この抜き取り部の平均線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をｙ＝ｆ（ｘ）で表すとき、下記の式（１）で与えられる。
【０１７４】
【数１】
0005912841.tif 000002
【０１７５】
そして、平均面粗さ（Ｒａ）は、測定面から長波長成分を遮断して得た曲面をＺ０＝ｆ（ｘ，ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
【０１７６】
【数２】
0005912841.tif 000003
【０１７７】
ここで、指定面は、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））で表される４点で表される四角形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【０１７８】
また、基準面は、指定面の平均の高さにおける、ｘｙ平面と平行な面である。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【０１７９】
このように、被形成面の平均面粗さを０．１ｎｍ以上０．５ｎｍ未満とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体層の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【０１８０】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
【０１８１】
また、被形成面を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【０１８２】
また、被形成面を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０１８３】
なお、被形成面を平坦化するためには、前記処理のいずれを用いてもよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である被形成面に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第１の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパッタを用いることが好ましい。
【０１８４】
酸化物半導体層は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。さらには、ガリウム（Ｇａ）を有することが好ましい。ガリウム（Ｇａ）を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ（Ｓｎ）、ハフニウム（Ｈｆ）またはアルミニウム（Ａｌ）が挙げられる。
【０１８５】
また、この他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。これらのいずれか一種または複数種を有してもよい。
【０１８６】
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を例示することができる。
【０１８７】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１８８】
例えば、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、原子数比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）のＩｎ−Ｓｎ−Ｚｎ系酸化物やその近傍の組成の酸化物を用いるとよい。
【０１８９】
しかし、本発明の一態様において用いることができる酸化物半導体層は、これらに限定されるものではなく、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性（半導体特性）に応じて、キャリア濃度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離及び密度などを適宜調整すればよい。
【０１９０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１９１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいうものとし、ｒは、例えば、０．０５とすればよい。
【０１９２】
酸化物半導体は、単結晶でもよいし、非単結晶でもよい。非単結晶である場合には、非晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であってもよい。または、非アモルファスであってもよい。
【０１９３】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体層の酸素欠損によるキャリアの生成を抑制することができる。
【０１９４】
なお、一例として、酸化物半導体層をＩｎ−Ｚｎ系金属酸化物により形成する場合には、Ｚｎに対するＩｎの原子数比が、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０１９５】
なお、ここで、ターゲットとして用いる焼結体の充填率は９０％以上１００％以下、好ましくは９５％以上１００％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。
【０１９６】
なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【０１９７】
なお、酸化物半導体層には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【０１９８】
なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
【０１９９】
なお、酸化物半導体層の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体層の形成方法としては、例えば、スパッタリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体層の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。５０ｎｍ以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を３０ｎｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とすると、短チャネル効果を抑制することができる。
【０２００】
ここでは、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体層を形成する方法について説明する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴンガス）、酸素ガス、または希ガスと酸素ガスの混合ガスを用いればよい。
【０２０１】
なお、酸化物半導体層を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体層を形成する前に被形成面を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は９Ｎ（９９．９９９９９９９％）以上、露点は−１２１℃以下、水は０．１ｐｐｂ以下、水素は０．５ｐｐｂ以下とすればよい。酸素ガスにおいて、純度は８Ｎ（９９．９９９９９９％）以上、露点は−１１２℃以下、水は１ｐｐｂ以下、水素は１ｐｐｂ以下とすればよい。被形成面を加熱しつつ高温に保持した状態で酸化物半導体層を形成すると、酸化物半導体層に含まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適用したことにより酸化物半導体層に混入する損傷を少なくすることができる。
【０２０２】
また、酸化物半導体層に酸素を過剰に含ませるために、イオン注入により酸素を供給してもよい。
【０２０３】
ここで、酸化物半導体の構造の一態様である、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
【０２０４】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２０５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２０６】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部のしめる割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物等を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２０７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向はＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２０８】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。
【０２０９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図７乃至図１０を用いて詳細に説明する。なお、特に断りがない限り、図７乃至図１０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸のＯは３配位のＯを示す。
【０２１０】
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図７（Ａ）に示す小グループは総電荷が０である。
【０２１１】
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（Ｂ）に示す小グループは総電荷が０である。
【０２１２】
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図７（Ｃ）に示す小グループは総電荷が０である。
【０２１３】
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図７（Ｄ）に示す小グループは総電荷が＋１となる。
【０２１４】
図７（Ｅ）に、２個のＺｎを含む小グループを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示す小グループは総電荷が−１となる。
【０２１５】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。
【０２１６】
ここで、これらの小グループ同士が結合する規則について説明する。図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２１７】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２１８】
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループのモデル図を示す。図８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２１９】
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２２０】
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２２１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは総電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の総電荷を０とすることができる。
【０２２２】
具体的には、図８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２２３】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０２２４】
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループのモデル図を示す。
【０２２５】
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２２６】
図９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２２７】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２２８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループは、図９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２２９】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２３０】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１０（Ａ）に示す結晶構造を取りうる。なお、図１０（Ａ）に示す結晶構造において、図７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２３１】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１０（Ｂ）に示す結晶構造を取りうる。なお、図１０（Ｂ）に示す結晶構造において、図７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２３２】
ここで、ＣＡＡＣ−ＯＳ膜の形成方法について説明する。
【０２３３】
まず、酸化物半導体層をスパッタリング法などによって形成する。なお、被形成面を高温に保持しつつ酸化物半導体層の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、被形成面の温度は、例えば、１５０℃以上４５０℃以下とすればよく、好ましくは２００℃以上３５０℃以下とする。
【０２３４】
ここで、形成された酸化物半導体層に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時の温度は、例えば、２００℃以上、被形成面自体が変質または変形しない程度の温度未満とすればよく、好ましくは２５０℃以上４５０℃以下とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
【０２３５】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体層に含まれないことが好ましい成分（例えば、水及び水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０２３６】
また、酸化性雰囲気は、酸化性ガスを含む希ガスなどの不活性ガスでもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０２３７】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体層を形成することができ、生産性の低下を抑制することができる。
【０２３８】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。
【０２３９】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａ及びＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０２４０】
また、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の形成には、例えば、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５のターゲットを用いればよい。
【０２４１】
以上説明したようにＣＡＡＣ−ＯＳ膜を形成することができる。ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体層と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体層が非晶質構造の場合には、金属原子によって配位している酸素原子の数が異なるが、ＣＡＡＣ−ＯＳ膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０２４２】
従って、ＣＡＡＣ−ＯＳ膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０２４３】
ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁層６０２（ａ）乃至ゲート絶縁層６０２（ｄ）は単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。
【０２４４】
酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる。
【０２４５】
ただし、実際の酸化物半導体を用いたトランジスタの電界効果移動度は、バルクの移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁層との界面の欠陥がある。Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２４６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、下記の式で表現できる。
【０２４７】
【数３】
0005912841.tif 000004
ここで、Ｅはポテンシャル障壁の高さ、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁は下記の式で表される。
【０２４８】
【数４】
0005912841.tif 000005
【０２４９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２５０】
また、線形領域におけるドレイン電流Ｉｄは、下記の式で表される。
【０２５１】
【数５】
0005912841.tif 000006
【０２５２】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、Ｌ＝Ｗ＝１０μｍとしている。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数をとると、下記の式が得られる。
【０２５３】
【数６】
0005912841.tif 000007
【０２５４】
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２５５】
このようにして求めた欠陥密度などをもとに式（３）及び式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶縁層の界面に欠陥がない場合の酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなる。
【０２５６】
ただし、半導体内部に欠陥がなくても、トランジスタの輸送特性はチャネルとゲート絶縁層との界面での散乱による影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、下記の式（７）で表される。
【０２５７】
【数７】
0005912841.tif 000008
【０２５８】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ１は低下することがわかる。
【０２５９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度を計算した結果を図１１に示す。なお、計算にはデバイスシミュレーションソフトＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅ（シノプシス社製）を使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースの仕事関数を４．６ｅＶ、ドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖとした。
【０２６０】
図１１で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、上記式（１）などを示して説明したように、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が好ましい。
【０２６１】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図１２乃至図１４に示す。ここで、計算に用いたトランジスタの断面構造を図１５に示す。図１５に示すトランジスタは、酸化物半導体層にｎ＋の導電型を呈する半導体領域３０３ａ及び半導体領域３０３ｃを有する。計算において、半導体領域３０３ａ及び半導体領域３０３ｃの抵抗率は２×１０−３Ωｃｍとした。
【０２６２】
図１５（Ａ）に示すトランジスタは、上記実施の形態に示した図１６（Ａ）と対応しており、図１５（Ｂ）に示すトランジスタは、上記実施の形態に示した図１６（Ｂ）と対応している。
【０２６３】
図１５（Ａ）に示すトランジスタは、絶縁層３０１と、絶縁層３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物３０２の上に形成される。トランジスタは半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域３０３ｂと、ゲート電極３０５を有する。ゲート電極３０５の幅を３３ｎｍとする。
【０２６４】
ゲート電極３０５と半導体領域３０３ｂの間には、ゲート絶縁層３０４を有し、また、ゲート電極３０５の両側面には側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂ、ゲート電極３０５の上部には、ゲート電極３０５と他の配線との短絡を防止するための絶縁層３０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域３０３ａおよび半導体領域３０３ｃに接して、ソース電極３０８ａおよびドレイン電極３０８ｂを有する。
【０２６５】
図１５（Ｂ）に示すトランジスタは、絶縁層３０１と、酸化アルミニウムよりなる埋め込み絶縁物３０２の上に形成され、半導体領域３０３ａ、半導体領域３０３ｃと、それらに挟まれた真性の半導体領域３０３ｂと、幅３３ｎｍのゲート電極３０５とゲート絶縁層３０４と側壁絶縁物３０６ａおよび側壁絶縁物３０６ｂと絶縁層３０７とソース電極３０８ａおよびドレイン電極３０８ｂを有する点で図１５（Ａ）に示すトランジスタと同じである。
【０２６６】
図１５（Ａ）に示すトランジスタと図１５（Ｂ）に示すトランジスタは、側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域の導電型が異なる。側壁絶縁物３０６ａ及び側壁絶縁物３０６ｂ直下の半導体領域は、図１５（Ａ）に示すトランジスタではｎ＋の導電型を呈する領域であるが、図１５（Ｂ）に示すトランジスタでは真性の半導体領域である。すなわち、半導体領域３０３ａ（半導体領域３０３ｃ）とゲート電極３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。オフセット長は、側壁絶縁物３０６ａ（側壁絶縁物３０６ｂ）の幅と同じである。
【０２６７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１２は、図１５（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ：ソースを基準としたゲートとの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（Ｖｄ：ソースを基準としたドレインとの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２６８】
ゲート絶縁層の厚さは、図１２（Ａ）では１５ｎｍとしており、図１２（Ｂ）では１０ｎｍとしており、図１２（Ｃ）は５ｎｍとしている。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２６９】
図１３は、図１５（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたときのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁層の厚さは、図１３（Ａ）では１５ｎｍとしており、図１３（Ｂ）では１０ｎｍとしており、図１３（Ｃ）は５ｎｍとしている。
【０２７０】
図１４は、図１５（Ｂ）に示すトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。ゲート絶縁層の厚さは、図１４（Ａ）では１５ｎｍとしており、図１４（Ｂ）では１０ｎｍとしており、図１４（Ｃ）は５ｎｍとしている。
【０２７１】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２７２】
なお、移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度、図１４では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２７３】
以上説明したように、酸化物半導体をチャネルに用いるトランジスタは非常に高い移動度とすることができる。
【０２７４】
なお、ここで、酸化物半導体をチャネルに用いるトランジスタとして説明したトランジスタは一例であり、酸化物半導体をチャネルに用いるトランジスタはこれに限定されず、様々な形態とすることができる。
【０２７５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２７６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２７７】
例えば、図１６（Ａ）乃至図１６（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２７８】
図１６（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１６（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２７９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図１６（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２８０】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２８１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２８２】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスとなってしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧がマイナスとなってしまう傾向は解消される。つまり、加熱しない場合と比べてしきい値電圧が高くなり、このような傾向は図１６（Ａ）と図１６（Ｂ）の対比からも確認することができる。
【０２８３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２８４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０２８５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０２８６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０２８７】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるような電圧をゲート電極に印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０２８８】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０２８９】
試料１のプラスＢＴ試験の結果を図１７（Ａ）に、マイナスＢＴ試験の結果を図１７（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１８（Ａ）に、マイナスＢＴ試験の結果を図１８（Ｂ）に示す。
【０２９０】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０２９１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２９２】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２９３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折において明確な回折ピークを観測することができる。
【０２９４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ測定を行った。ＸＲＤ測定には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２９５】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２９６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２９７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２９８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２９９】
図２１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３００】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３０１】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３０２】
図２２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３０３】
具体的には、図２２に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３０４】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３０５】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料を用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３０６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極とソース電極及びドレイン電極とチャネル長方向に重畳する幅をＬｏｖと呼ぶ。
【０３０７】
図１９に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２０（Ａ）に基板温度としきい値電圧の関係を、図２０（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３０８】
図２０（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９．Ｖ〜−０．２３Ｖであった。
【０３０９】
また、図２０（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３１０】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。
【０３１１】
本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０３１２】
（実施の形態３）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。
【０３１３】
図２４に、本実施の形態のＣＰＵの構成を示す。図２４に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図２４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３１４】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０３１５】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０３１６】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。
【０３１７】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する半導体記憶装置が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する半導体記憶装置において、データの退避及び復帰の必要がなく、電源電圧の供給を停止することができる。
【０３１８】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０３１９】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【符号の説明】
【０３２０】
１００    レジスタ回路
１０１    フリップフロップ回路
１０３    選択回路
１０５    不揮発性記憶回路
２００    レジスタ回路
２０２    スイッチ
２０３    スイッチ
２０４    トランジスタ
２０５    容量素子
２５１    インバータ回路
２５２    スイッチ回路
２５３    インバータ回路
２５４    クロックドインバータ回路
２５５    クロックドインバータ回路
２５６    スイッチ回路
２５７    クロックドインバータ回路
２５８    クロックドインバータ回路
３０１    絶縁層
３０２    絶縁物
３０３ａ    半導体領域
３０３ｂ    半導体領域
３０３ｃ    半導体領域
３０４    ゲート絶縁層
３０５    ゲート電極
３０６ａ    側壁絶縁物
３０６ｂ    側壁絶縁物
３０７    絶縁層
３０８ａ    ソース電極
３０８ｂ    ドレイン電極
６００    絶縁層
６０１    ゲート電極
６０２    ゲート絶縁層
６０３    酸化物半導体層
６０６    絶縁層
６０４ａ    不純物領域
６０４ｂ    不純物領域
６０５ａ    ソース電極
６０５ｂ    ドレイン電極
６１２ａ    絶縁物
６１２ｂ    絶縁物
６１６ａ    側壁絶縁物
６１６ｂ    側壁絶縁物
９９００    基板
９９０１    ＡＬＵ
９９０２    ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ
９９０３    Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ
９９０４    Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ
９９０５    Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０７    Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ
９９０８    Ｂｕｓ  Ｉ／Ｆ
９９０９    ＲＯＭ
９９２０    ＲＯＭ  Ｉ／Ｆ
【図１】
0005912841.tif 000009
【図２】
0005912841.tif 000010
【図３】
0005912841.tif 000011
【図４】
0005912841.tif 000012
【図５】
0005912841.tif 000013
【図６】
0005912841.tif 000014
【図７】
0005912841.tif 000015
【図１１】
0005912841.tif 000016
【図１２】
0005912841.tif 000017
【図１３】
0005912841.tif 000018
【図１４】
0005912841.tif 000019
【図１５】
0005912841.tif 000020
【図１６】
0005912841.tif 000021
【図１７】
0005912841.tif 000022
【図１８】
0005912841.tif 000023
【図１９】
0005912841.tif 000024
【図２０】
0005912841.tif 000025
【図２１】
0005912841.tif 000026
【図２２】
0005912841.tif 000027
【図２３】
0005912841.tif 000028
【図２４】
0005912841.tif 000029
【図８】
0005912841.tif 000030
【図９】
0005912841.tif 000031
【図１０】
0005912841.tif 000032