(57)【特許請求の範囲】
【請求項１】
トランジスタを製造する方法であって、
基板上に遷移層を形成し、
前記遷移層上にＧａＮバッファ層を形成し、
前記ＧａＮバッファ層上にバリア層を形成し、
前記バリア層上にゲート層を形成し、
前記ゲート層上に誘電体層を形成し、
前記ゲート層の一部を露出させるよう、前記ゲート層まで前記誘電体層を貫通する開口を形成し、
ｐ型不純物を含んだイオン注入プロセスを実行して、注入されたゲートを前記ゲート層に形成し、該イオン注入プロセスは、前記ゲート層に対して垂直でない角度で実行され、
前記誘電体層を貫通する前記開口を用いて、前記注入されたゲート上にゲートメタル材料を形成して、前記注入されたゲートとセルフアラインされたゲートメタルをマスク使用なしで画成し、且つ
ドレイン及びソースのオーミックコンタクト領域を形成する、
ことを有する方法。
【請求項２】
前記イオン注入プロセス後の活性化プロセスを更に有する請求項１に記載の方法。
【請求項３】
前記活性化プロセスは急速熱アニールプロセスを有する、請求項２に記載の方法。
【請求項４】
前記イオン注入プロセスは、Ｍｇ、Ｆｅ、Ｖ、Ｃｒ及びＣからなる群から選択されたイオンを注入する、請求項１に記載の方法。
【請求項５】
前記ゲートメタルは、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｄ、Ｗ、ＷＳｉ２、Ｎｉ及びＡｕのうちの１つを有する、請求項１に記載の方法。
【請求項６】
前記バリア層はＡｌＧａＮを有する、請求項１に記載の方法。
【請求項７】
前記ゲートメタルの側面に絶縁材料が形成されている、請求項１に記載の方法。
【請求項８】
前記ゲートメタルはＴｉＮである、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの分野に関する。特に、本発明は、エンハンスメントモード窒化ガリウムトランジスタを含むトランジスタの形成に関する。
【背景技術】
【０００２】
半導体デバイスは、半導体材料の導電特性を使用している。そのような半導体材料は、例えば、シリコン（Ｓｉ）若しくはシリコン含有材料、ゲルマニウム、又は窒化ガリウム（ＧａＮ）を含む材料、を含み得る。
【０００３】
特に、窒化ガリウム（ガリウムナイトライド；ＧａＮ）半導体デバイスは、大電流を担持し且つ高電圧に対応することができることにより、パワー半導体デバイスにとってますます望ましいものとなっている。これらのデバイスの開発は、概して、大電力／高周波用途に狙いを定めてきた。このような用途のために製造されるデバイスは、高電子移動度を示す一般的なデバイス構造に基づいており、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、又は変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）のように様々に呼ばれている。これらの種類のデバイスは典型的に、例えば０．１−１００ＧＨｚといった高周波数で動作しながら、例えば１００ボルトといった高電圧に耐えることができる。
【０００４】
ＧａＮ  ＨＥＭＴデバイスの一例は、少なくとも２つの窒化物層を備えた窒化物半導体を含んでいる。半導体上あるいはバッファ層上に形成された異なる複数の材料により、これらの層は異なるバンドギャップを有するようにされる。隣接する窒化物層内の異なる材料はまた、分極を生じさせ、これが、２つの層のジャンクション（接合）付近の、具体的には、狭い方のバンドギャップを有する層内の、導電性の２次元電子ガス（２ＤＥＧ）領域に寄与する。
【０００５】
ＧａＮ半導体デバイスにおいて、分極を生じさせる窒化物層は典型的に、電荷がデバイス中を流れることを可能にする２ＤＥＧを含むＧａＮの層に隣接してＡｌＧａＮのバリア層を含む。このバリア層は、ドープされることもあるし、ドープされないこともある。ゼロゲートバイアスでゲート下に２ＤＥＧ領域が延在することにより、大抵の窒化物デバイスはノーマリーオンデバイスすなわちデプレッションモードデバイスである。ゲートの下でゼロの印加ゲートバイアスで２ＤＥＧ領域が空乏化すなわち除去される場合には、デバイスはエンハンスメントモードデバイスとなることができる。エンハンスメントモードデバイスは、ノーマリーオフであり、それにより安全性が付加されるため、望ましいものである。エンハンスメントモードデバイスは、電流を導通するために、ゲートに正バイアスが印加されることを必要とする。ＧａＮ半導体デバイスの例は、本願と同一出願人による特許文献１及び２に見出すことができる。
【０００６】
図１は、セルフアラインゲート構造を有するエンハンスメントモードＧａＮトランジスタデバイス１００の一例の断面図を示している。本願と同一出願人による先出の特許文献２は、このようなデバイスを形成するためのプロセスを開示している。図１において、デバイス１００は、サファイア、ＳｉＣ又はシリコンの何れかとし得る基板１０１と、遷移層１０２と、アンドープのＧａＮ材料１０３と、アンドープのＡｌＧａＮバリア材料１０４と、ドレインオーミックコンタクトメタル１１０と、ソースオーミックコンタクトメタル１１１と、ドープされたエピタキシャルゲート１１３へと形成されたドープされたｐ型ＡｌＧａＮ又はｐ型ＧａＮの層と、ドープトエピタキシャルゲート１１３上に形成されたゲートメタル１１２とを含んでいる。例えば窒化シリコンなどの誘電体材料の層１０５が、該誘電体材料の一部１１４がゲート１１３を覆うように、バリア材料１０４を覆っている。
【０００７】
デバイス１００のゲート構造の形成中、頂部のｐ型ＡｌＧａＮ又はＧａＮの層が、例えばマグネシウム（Ｍｇ）などのドーパントを用いてイオン注入、拡散、あるいは成長され、その後、このドープされたＧａＮの頂部に例えば窒化チタン（ＴｉＮ）からなる金属層が堆積される。フォトリソグラフィを用いてゲートの所望の境界を画成することができ、そして、該所望の境界に従ってこの金属層がエッチングされる。エッチングされた金属ゲート材料は、ゲートメタル１１２及びドープトエピタキシャルゲート１１３を含むセルフアラインゲート構造を作り出すためのエッチングマスクとして使用されることができ、ドープトエピタキシャルゲート１１３は、ゲートメタル１１２によって画成される側壁１２０を含むことになる。
【０００８】
図１に示した構造の１つの望ましくない特徴は、ゲートに使用される部分の外側のＭｇドープされたエピタキシャルＧａＮ材料を除去するときに、下に位置するバリア層を阻害することを避けるために、非常にセンシティブなエッチングが必要とされることである。従来トランジスタにおける別の１つの望ましくない特徴は、ドープトエピタキシャルゲート１１３の側壁１２０を下方に電流が流れ得ることである。また、ドープトエピタキシャルゲート１１３の厚さを薄くすることによって更に望ましいデバイス相互コンダクタンスを生み出すことができるが、そうすることはまた、ゲート側壁１２０に沿ったリーク電流を増大させてしまい得る。これは、特にシリコントランジスタと比較して、効率を低下させて電力損失を増大させ得る。さらに、ＳｉＮ材料１０５と側壁１２０との間の界面は断裂しやすい傾向があり得る。これは、デバイスを破壊することなくゲートに印加することができる最大電圧を制限してしまう。
【０００９】
従って、ＧａＮ及びその他のトランジスタデバイスの改善されたゲート構造、並びにそのようなゲート構造を形成するための方法を達成することが望まれる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２０１０／０２５８９１２号明細書
【特許文献２】米国特許出願公開第２０１０／０２５８８４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下に記載の実施形態は、ゲートリーク電流が低減されるゲート構造を提供することによって、上述の問題及びその他の問題を解決する。
【課題を解決するための手段】
【００１２】
記載されるゲート構造は、ゲート材料のうちのイオン注入された部分を含み、該部分は各側面で、イオン注入されていないゲート材料によって囲まれる。このゲート構造は、例えば、ＡｌＧａＮバリア層の上にＧａＮ材料の層を設け、このＧａＮ層の一部にイオン注入して、横方向でＧａＮ層によって囲まれたゲート構造を作り出すことによって形成され得る。
【図面の簡単な説明】
【００１３】
【図１】既知のエンハンスメントモードＧａＮトランジスタデバイスを例示する断面図である。
【図２】本発明の第１実施形態に従って形成されるトランジスタデバイスを例示する断面図である。
【図３】ここに記載される実施形態に係るトランジスタデバイスの、その形成の第１の時点における断面図である。
【図４】ここに記載される実施形態に係るトランジスタデバイスの、その形成の第２の時点における断面図である。
【図５】ここに記載される実施形態に係るトランジスタデバイスの、その形成の第３の時点における断面図である。
【図６】ここに記載される他の一実施形態に係るトランジスタデバイスを例示する断面図である。
【図７】ここに記載される実施形態に係るトランジスタデバイスの、その形成の第４の時点における断面図である。
【図８】ここに記載される他の一実施形態に係るトランジスタデバイスを例示する断面図である。
【発明を実施するための形態】
【００１４】
以下の詳細な説明においては、特定の実施形態を参照する。これらの実施形態は、当業者がこれらの実施形態を実施することができるよう、十分に詳細に説明される。理解されるように、その他の実施形態も用いられることができ、また、様々な構造的、論理的及び電気的な変更が為され得る。
【００１５】
ここに記載される実施形態はＧａＮ半導体デバイスを含んでいるが、理解されるように、本発明はＧａＮ半導体デバイスに限定されるものではない。例えば、記載の実施形態は、例えば数例だけ挙げればＳｉ若しくはＳｉＣの半導体デバイス又はＧｅ材料の半導体デバイスなど、異なる導電材料を使用する半導体デバイス及びその他のデバイスにも適用可能であり得る。記載の概念はまた、シリコン・オン・オキサイド（ＳＯＩ）デバイスにも等しく適用可能である。さらに、記載の概念は、エンハンスメントモードデバイス及びデプレッションモードデバイスの双方に等しく適用可能である。
【００１６】
また、明瞭化の目的で、ここに包含される概念は単一のトランジスタデバイスを参照して説明される。しかしながら、理解されるように、ここに記載される概念は、例えば単一ウェハ上に複数のデバイスを含んだ構造（すなわち、集積回路）など、複数のデバイスを含む構造にも等しく適用可能である。
【００１７】
図２は、本発明の第１実施形態に従って形成されるトランジスタデバイス２００の断面図を示している。デバイス２００は、基板２０１、遷移層２０２、バッファ層２０３、及びバリア層２０４を含んでいる。基板２０１は例えば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、サファイア、又はその他の材料からなり得る。遷移層２０２は、１つ又は複数の遷移層とすることができ、窒化アルミニウム（ＡｌＮ）及び／又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなり得る。遷移層２０２は約０．１μｍから約１．０μｍの厚さとし得る。バッファ層２０３は、アンドープのＧａＮ材料からなるとすることができ、典型的に約０．５μｍから約３μｍの厚さである。バリア層２０４は、Ｇａに対するＡｌの比が約０．１から約１までで厚さが約０．０１μｍから約０．０３μｍまでのＡｌＧａＮからなり得る。
【００１８】
デバイス２００はまた、バリア層２０４の上（すなわち、頂部上）に形成されたゲート層２３０を含んでいる。ゲート層２３０は、ＧａＮ又はその他の適切なゲート材料からなり得る。ゲート層２３０内の所望の位置に、側面２２０にて画成されたゲート２１３が形成されている。理解されるように、ゲート２１３はゲート層２３０の一部から形成されるので、ゲート２１３は、従来設計のゲートとは異なり、実際には“側壁（サイドウォール）”を有しない。ゲート２１３は、ゲート層２３０（例えば、ＧａＮ）の一部であって、その材料が例えばマグネシウム（Ｍｇ）、鉄（Ｆｅ）、バナジウム（Ｖ）、クロム（Ｃｒ）又は炭素（Ｃ）などのイオンで適切に注入された部分からなり得る。ゲート２１３は好ましくはｐ型材料である。
【００１９】
ゲートメタル２１２がゲート２１３上（すなわち、頂部上）にある。ゲートメタル２１２は例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ２）、ニッケル（Ｎｉ）、及び／又は金（Ａｕ）からなり得る。
【００２０】
デバイス２００はまた、ゲート材料２３０上に形成された例えば窒化シリコンなどの誘電体材料２０５を含んでおり、誘電体材料２０５の少なくとも一部２１４がゲート２１３及びゲートメタル２１２を覆っている。デバイス２００はまた、ドレイン２１０及びソース２１１の領域上にオーミックコンタクトメタルを含んでいる。オーミックコンタクトメタルは、Ｔｉ及び／又はＡｌからなるとすることができ、また、例えばＮｉ及びＡｕなどのキャッピングメタルを含んでいてもよい。
【００２１】
ゲート２１３は実際には横方向の側壁を有しないので、ゲート２１３の側壁でのリーク電流が従来設計に対して低減される。また、ゲート２１３は、ゲートが周囲のＳｉＮから分離し得る従来設計においてより、隣接材料２３０から断裂あるいは分離する可能性が低い。また、更に後述するように、デバイス２００は、従来設計で使用される高度にセンシティブなゲートエッチングを必要とすることなく、且つデバイスの製造に更なるマスク工程を追加したり最終製品に実質的な嵩を追加したりすることなく、形成されることができる。
【００２２】
図３−７は、デバイス形成中の複数の時点での、例えばデバイス２００（図２）又はその他記載の実施形態などのトランジスタデバイスの断面図を示している。
【００２３】
図３に示すように、基板２０１、遷移層２０２、バッファ層２０３及びバリア層２０４が設けられる。これらの層は説明目的で示されたものであり、理解されるように、ここに記載の概念は、例えばＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ及びその他など、他の化合物半導体から形成されるデバイスにも適用され得る。また、記載の概念は、技術的に知られるように、単結晶トランジスタ又はその他のエピタキシャルトランジスタに適用され得る。
【００２４】
ゲート層２３０がバリア層２０４の上（すなわち、頂部上）に形成される。ゲート層２３０はＧａＮ又はその他の適切なゲート材料からなり得る。ゲート層２３０は、例えば約１００Åから約３００Åの範囲内など、ゲート２１３（図２）の所望の厚さに等しい厚さに形成され得る。
【００２５】
そして、図４に示すように、例えば窒化シリコンなどの誘電体材料２０５がゲート材料２３０上に堆積される。誘電体材料２０５内に、ゲート２１３（図２）の所望の表面領域まで、開口２４０が形成され、ゲート材料２３０の一部が露出される。
【００２６】
そして、図５に示すように、デバイスが、イオン注入にさらされ、必要に応じて活性化にかけられる。注入は、所望のゲートドーピングをもたらすｐ型不純物（Ｍｇ、Ｆｅ、Ｖ、Ｃｒ若しくはＣイオン、又はその他の種類のイオンを含む）のイオンビームによる注入を含み得る。活性化は、注入された不純物を活性化するためにデバイスをアニール（例えば、急速熱アニールすなわち“ＲＴＡ”など）にかけることを含み得る。必要に応じて、活性化のために、例えば窒化シリコン層などの更なる誘電体保護層を形成し、その後、除去することができる。他の例では、この活性化工程はプロセスの別の時点で行われてもよい。
【００２７】
イオン注入の結果として、ゲート材料２３０の露出部分内に、注入されたゲート２１３ａが形成される。図５に示すように、イオン注入は、形成済みの層２０１−２０５の表面に対して実質的に垂直な角度で実行され得る。そうすることは、実質的に鉛直の側面２２０ａを有するゲート２１３ａを生じさせる。
【００２８】
図６に示す他の一実施形態において、イオン注入は、形成済みの層２０１−２０５の表面に対して実質的に垂直ではない角度で実行されてもよい。そうすることは、誘電体層２０５内の開口２４０（図４）を超えて延在する側面２２０ｂを有するゲート２１３ｂを生じさせる。故に、注入されたゲートの外形がゲートメタル２１２（図２）の外側まで延在され、ゲートメタルのコーナー部からゲート材料２３０の非注入領域内へのリークを更に低減することができる。
【００２９】
図７に示すように、（図５に示したゲート２１３ａ又は図６に示したゲート２１３ｂの構成を有し得る）ゲート２１３の注入の後、ゲート２１３上にゲートメタル２１２が形成され得る。ゲートメタルの層は、デバイス２００（図２）の表面の一部にわたって、あるいは表面全体にわたって、あるいはウェハ全体にわたって堆積され得る。
【００３０】
ゲート２１３を画成するために使用されたのと同じ層である誘電体層２０５内の開口２４０（図４）が、ゲートメタル２１２を画成するために使用される。故に、ゲートメタル２１２は活性なゲート領域にセルフアラインされることになり、追加の製造工程及び／又はコストが節減されるとともに、誘電体層とソースコンタクト２１１及び／又はドレインコンタクト２１０（図２）との間の望ましくない重な合いが抑制される。そのような重なり合いが望ましくないのは、それが、デバイス動作を低速化するとともにデバイスの総電力損失を増大させ得る不所望のキャパシタンスを生じさせ得るからである。
【００３１】
ゲートメタル２１２の形成後、技術的に広く知られたプロセス及び技術により、トランジスタデバイス２００（図２）が完成され得る。例えば、少なくともゲートメタル２１２が位置するデバイス部分の上に、ＳｉＮなどの追加量の誘電体材料２１４が形成され、デバイスのアイソレーションがもたらされ得る。また、ドレインオーミックコンタクト２１０及びソースオーミックコンタクト２１１を形成するよう、オーミックコンタクトメタルが堆積され得る。ソースオーミックコンタクト２１１は、図２に示されるようにゲート２１３の上方にも設けられて、ドレインオーミックコンタクト２１０に近い側のゲート２１３のコーナー部の電界を低減するフィールドプレートとして作用し得る。
【００３２】
図３−７に従って形成されるデバイスは、低減されたゲートリーク電流及びより高いゲート絶縁破壊電圧という望ましい特性を有するとともに、所望のゲート表面領域の周囲のゲート材料を除去するために従来プロセスで使用されるセンシティブなゲートエッチングを必要としない。ゲートメタルのセルフアラインでの堆積は、製造プロセスにマスク工程を追加しないとともに、実質的なサイズをトランジスタに追加することもない。
【００３３】
図８は、他の一実施形態に係るトランジスタデバイスの形成を示す断面図である。図８に示すように、基板２０１、遷移層２０２、バッファ層２０３、バリア層２０４、ゲート層２３０、誘電体材料２０５、及びゲート２１３が、図３−６にて上述したようにして形成される。ゲート２１３の形成後、例えばＳｉＮなどの絶縁材料の層がデバイスの表面に形成され（例えば、コンフォーマル堆積による）、次いで除去され得る（例えば、エッチングによる）。このマスクレスのセルフアライン堆積・除去プロセスにより、絶縁材料２０５内の開口２４０（図４）の側壁に沿って絶縁材料の薄層２４１が残される。このプロセスによって形成される残存部２４１は一般的にスペーサと呼ばれている。その後、ゲートメタル２１２が、ゲート２１３の外縁より内側に形成され得る。この構成はリーク電流を更に低減する。
【００３４】
以上の説明及び図面は単に、ここに記載された特徴及び利点を達成する特定の実施形態の例示と見なされるべきものである。具体的なプロセス条件には変更及び代用が為され得る。従って、本発明の実施形態は、以上の説明及び図面によって限定されるものとして見なされるものではない。
（１）  基板と、
前記基板上に形成された遷移材料と、
前記遷移材料上に形成されたバッファ材料と、
前記バッファ材料上に形成されたバリア材料と、
前記バリア材料上に形成されたゲート材料と、
前記ゲート材料内に形成されたゲートであり、Ｍｇ、Ｆｅ、Ｖ、Ｃｒ及びＣからなる群からのイオンによってドープされたゲートと、
前記ゲート上に形成されたゲートメタルと、
ソース及びドレインのコンタクトと、
を有するトランジスタ。
（２）  前記ゲートメタルは、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｄ、Ｗ、ＷＳｉ２、Ｎｉ及びＡｕのうちの１つを有する、（１）に記載のトランジスタ。
（３）  前記バリア材料はＡｌＧａＮを有する、（１）に記載のトランジスタ。
（４）  前記ゲート材料と前記ゲートメタルとの上の誘電体材料を更に有する（１）に記載のトランジスタ。
（５）  前記ゲートの側面は前記ゲート材料の表面に対して約９０°の角度を有する、（１）に記載のトランジスタ。
（６）  前記ゲートの側面は前記ゲート材料の表面に対して垂直でない、（１）に記載のトランジスタ。
（７）  前記ゲートメタルの側面に絶縁材料が形成されている、（１）に記載のトランジスタ。
（８）  前記ゲートメタルはＴｉＮである、（１）に記載のトランジスタ。
（９）  トランジスタを製造する方法であって、
基板上に遷移層を形成し、
前記遷移層上にＧａＮバッファ層を形成し、
前記ＧａＮバッファ層上に形成されたバリア層を形成し、
前記バリア層上にゲート層を形成し、
前記ゲート層上に誘電体層を形成し、
前記ゲート層の一部を露出させるよう、前記ゲート層まで前記誘電体層を貫通する開口を形成し、
ｐ型不純物を含んだイオン注入プロセスを実行して、注入されたゲートを前記ゲート層に形成し、
前記注入されたゲート上にゲートメタル材料を形成し、且つ
ドレイン及びソースのオーミックコンタクト領域を形成する、
ことを有する方法。
（１０）  前記イオン注入プロセス後の活性化プロセスを更に有する（９）に記載の方法。
（１１）  前記活性化プロセスは急速熱アニールプロセスを有する、（１０）に記載の方法。
（１２）  前記イオン注入プロセスは、Ｍｇ、Ｆｅ、Ｖ、Ｃｒ及びＣからなる群から選択されたイオンを注入する、（９）に記載の方法。
（１３）  前記ゲートメタルは、ＴｉＮ、Ｔａ、ＴａＮ、Ｐｄ、Ｗ、ＷＳｉ２、Ｎｉ及びＡｕのうちの１つを有する、（９）に記載の方法。
（１４）  前記バリア層はＡｌＧａＮを有する、（９）に記載の方法。
（１５）  前記ゲートの側面は前記ゲート層に対して約９０°の角度を有する、請求項（９）に記載の方法。
（１６）  前記ゲートの側面は前記ゲート層に対して垂直でない、（９）に記載の方法。
（１７）  前記ゲートメタルの側面に絶縁材料が形成されている、（９）に記載の方法。
（１８）  前記ゲートメタルはＴｉＮである、（９）に記載の方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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