(57)【特許請求の範囲】
【請求項１】
第１辺と第１辺に対向する第２辺とを有する基板と、
前記基板の前記第１辺側の表面および裏面に配置される複数の外部端子と、
第１のメモリコントローラと、
高速メモリと、
不揮発性メモリと、
を有し、
前記第１のコントローラと前記高速メモリとは、前記基板に対してそれぞれ反対側に配置され、
前記不揮発性メモリは、前記第１のメモリコントローラまたは前記高速メモリよりも前記第２辺に近い位置に配置され、
前記第１のメモリコントローラの真裏に前記高速メモリが配置されるメモリモジュール。
【請求項２】
請求項１のメモリモジュールにおいて、
前記第１のメモリコントローラと前記高速メモリとのそれぞれの裏面に複数の端子を有し、前記第１のメモリコントローラの裏面と前記高速メモリの裏面とを合わせると同じ位置に前記複数の端子が配置されており、同じ位置の端子は同じ機能の端子となっているものがある。
【請求項３】
請求項２のメモリモジュールにおいて、
前記第１のメモリコントローラの端子ピッチは前記高速メモリの端子ピッチの半分になっている。
【請求項４】
請求項３のメモリモジュールにおいて、
前記複数の端子のそれぞれはボールである。
【請求項５】
請求項４のメモリモジュールにおいて、
前記不揮発性メモリは、前記基板の両面に配置されている。
【請求項６】
第１辺と第１辺に対向する第２辺とを有する基板と、
前記基板の前記第１辺側の表面および裏面に配置される複数の外部端子と、
第１のメモリコントローラと、
高速メモリと、
不揮発性メモリと、
を有し、
前記第１のコントローラと前記高速メモリとは、前記基板に対してそれぞれ反対側に配置され、
前記不揮発性メモリは、前記第１のメモリコントローラまたは前記高速メモリよりも前記第２辺に近い位置に配置され、
前記第１のメモリコントローラと前記高速メモリと前記不揮発性メモリとは、それぞれ複数有し、前記第１のメモリコントローラの個数と前記高速メモリの個数とは同じであるメモリモジュール。
【請求項７】
請求項６のメモリモジュールにおいて、
前記高速メモリおよび前記第１のコントローラの個数はそれぞれ９個である。
【請求項８】
請求項７のメモリモジュールは、さらに
第２のメモリコントローラを有し、
前記第１のコントローラの５個が前記第１の辺に沿って配置される第１群と、前記第１のコントローラの４個が前記第１の辺に沿って配置される第２群とを有し、
前記第２のメモリコントローラは前記第１群と前記第２群との間に配置される。
【請求項９】
請求項８のメモリモジュールにおいて、
前記不揮発性メモリは、前記基板の両面に配置されている。
【請求項１０】
第１面と第１面とは反対の面である第２面とを有する基板と、
前記基板の一端に配置され、前記基板の前記第１面および第２面に配置される外部接続端子と、
前記基板の前記第１面に配置される複数の第１のメモリコントローラと、
前記基板の前記第２面に配置される複数の高速メモリと、
複数の不揮発性メモリと、
を有し、
前記複数の不揮発性メモリは、前記端子に対し前記複数の第１のメモリコントローラまたは前記複数の高速メモリよりも遠い位置に配置されるメモリモジュール。
【請求項１１】
請求項１０のメモリモジュールにおいて、
前記複数の第１のメモリコントローラの真裏に前記複数の高速メモリが配置される。
【請求項１２】
請求項１１のメモリモジュールにおいて、
前記第１のメモリコントローラと前記高速メモリとのそれぞれの裏面に複数の端子を有し、前記第１のメモリコントローラの裏面と前記高速メモリの裏面とを合わせると同じ位置に前記複数の端子が配置されており、同じ位置の端子は同じ機能の端子となっているものがある。
【請求項１３】
請求項１２のメモリモジュールにおいて、
前記第１のメモリコントローラの端子ピッチは前記高速メモリの端子ピッチの半分になっている。
【請求項１４】
請求項１３のメモリモジュールにおいて、
前記不揮発性メモリは、前記基板の両面に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、メモリモジュールに関し、例えば、不揮発性メモリと揮発性メモリを混載したメモリモジュールに適用可能である。
【背景技術】
【０００２】
サーバ等の分野では、ビッグデータ時代に向け、データベース（ＤＢ）のように大容量データを高速にアクセスするニーズが増加している。ＤＲＡＭ（Dynamic Random Access Memory）で構成される主記憶装置の大容量化トレンドは、３次元メモリ実装技術（ＴＳＶ）の遅れもあり、上記ニーズに追随できていない。また、ＤＲＡＭと補助記憶装置であるＳＡＳ（Serial Attached SCSI）接続のＳＳＤ（Solid State Drive）またはＨＤＤ（Hard Disk Drive）とのスループット（レイテンシ）には10６程度の差がある。【０００３】
そこで、ＤＲＡＭとＳＡＳ接続のＳＳＤ（ＳＡＳ−ＳＳＤ）との間の応答速度を有するＰＣＩ（Peripheral Component Interconnect Express）接続のＳＳＤ（ＰＣＩ−ＳＳＤ）が製品化され、その市場が増加すると予想されている。【０００４】
本発明がなされた後に先行技術調査を行った結果、関連するものとして特許文献１を抽出した。特許文献１には、フラッシュメモリとＤＲＡＭを別々のＤＩＭＭ（Dual Inline Memory Module）に搭載し、それらを各モジュールに搭載されたシリアル伝送用のバッファ素子を介してシリアル伝送系のデイジーチェーン様式で接続したＦＢＤＩＭＭ（Fully Buffered DIMM）が開示されている。メモリコントローラは、ＦＢＤＩＭＭ信号伝送プロトコルに従って、シリアル化された制御信号、アドレス信号および書き込みデータ信号をＤＩＭＭに送信し、シリアル化された読み出しデータ信号をＤＩＭＭから受信する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１０−５２４０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＰＣＩ−ＳＳＤのスループットはＳＡＳ−ＳＳＤのスループットより向上したとはいえ、ＤＲＡＭとＰＣＩ−ＳＳＤとのスループットには10３の差がある。ビッグデータを扱うサーバ等の情報処理装置の演算能力は、データの読み込みスループットがネックである。より性能を向上するには、最もスループット帯域が大きいＣＰＵメモリバスに、安価な大容量メモリを搭載することを検討した。その結果、本発明者らは以下の問題があることを見出した。【０００７】
すなわち、高速メモリであるＤＲＡＭとＤＲＡＭよりは低速であるが大容量メモリであるフラッシュメモリをＤＩＭＭに搭載する場合、ＣＰＵメモリバススループットを最大化するためには搭載部品の配置が問題である。
【課題を解決するための手段】
【０００８】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。【０００９】
すなわち、メモリモジュールは、第１辺と第１辺に対向する第２辺とを有する基板と、前記基板の前記第１辺側の表面および裏面に配置される複数の外部端子と、第１のメモリコントローラと、高速メモリと、不揮発性メモリと、を有し、前記第１のコントローラと前記高速メモリとは、前記基板に対してそれぞれ反対側に配置され、前記不揮発性メモリは、前記第１のメモリコントローラまたは前記高速メモリよりも前記第２辺に近い位置に配置され、前記第１のメモリコントローラの真裏に前記高速メモリが配置される。
【発明の効果】
【００１０】
上記メモリモジュールによれば、ＣＰＵメモリバススループットを向上することができる。
【図面の簡単な説明】
【００１１】
【図１】実施例に係るサーバの構成を示す図である。
【図２】実施例に係るメモリモジュールのブロック図である。
【図３Ａ】ＳＤＲＡＭメモリモジュールの構成を示す図である。
【図３Ｂ】ＳＤＲＡＭメモリモジュールの表面の端子配置を示す図である。
【図３Ｃ】ＳＤＲＡＭメモリモジュールの裏面の端子配置を示す図である。
【図３Ｄ】ＳＤＲＡＭメモリモジュールの端子の機能等を示す図である。
【図４Ａ】実施例に係る混載メモリモジュールの詳細ブロック図である。
【図４Ｂ】実施例に係るアドレス用メモリコントローラのブロック図である。
【図４Ｃ】実施例に係るデータ用メモリコントローラのブロック図である。
【図４Ｄ】実施例に係るデータ用メモリコントローラの入出力バッファ部のブロック図である。
【図４Ｅ】実施例に係る混載メモリモジュールの一部を示すブロック図である。
【図５】実施例に係る混載メモリモジュールのアドレス空間を示す図である。
【図６】実施例に係る混載メモリモジュールの部品配置を示す図である。
【図７】実施例に係る混載メモリモジュールに搭載するメモリコントローラのボール配置を示す図である。
【図８Ａ】ＳＤＲＡＭの端子配置を示す図である。
【図８Ｂ】ＳＤＲＡＭの端子の機能等を示す図である。
【図９】実施例に係る混載メモリモジュールの信号伝送経路を示す図である。
【図１０】変形例１に係る混載メモリモジュールの部品配置を示す図である。
【図１１】変形例２に係る混載メモリモジュールの部品配置を示す図である。
【図１２】変形例３に係る混載メモリモジュールの部品配置を示す図である。
【図１３】本開示に先立って検討したメモリモジュールおよびメモリの寸法を示す図である。
【図１４】実施の形態に係るメモリモジュールの構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して実施の形態、実施例および変形例を説明する。なお、実施の形態、実施例および変形例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１３】
本開示において、ＤＲＡＭとは、主記憶装置に使用されるメモリで、ＳＤＲＡＭ（Synchronous DRAM）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ、ＤＤＲ４−ＳＤＲＡＭ等のクロック同期型ＤＲＡＭ（以下、ＳＤＲＡＭと総称する。）を含むものである。ＤＩＭＭとは、複数個のパッケージされたメモリを有するメモリモジュールであって、主記憶装置（１次記憶装置）に用いられるもので、機能・大きさ・ピン配置等がＪＤＥＣ規格に準拠したものをいう。メモリバスとは、ＣＰＵと主記憶装置を接続するバスで、データバス幅は、例えば６４ビットと比較的広いものをいう。なお、メモリバスにはＣＰＵと主記憶装置以外の装置は接続されていない。Ｉ／Ｏバスとは、ＣＰＵと入出力装置や補助記憶装置（２次記憶装置）を接続するバスで、データバス幅は、例えば８ビットと比較的狭いものをいう。ＣＰＵとは、演算装置（ＣＰＵコア）とキャッシュメモリと外部メモリを制御するメモリコントローラ等を含むものである。
１．本開示に先立って検討した技術
高速メモリであるＳＤＲＡＭとＳＤＲＡＭよりは低速であるが大容量化が可能な不揮発性メモリであるフラッシュメモリをＤＩＭＭに搭載することを、発明者らは検討した。標準の１Ｕサーバに搭載するＤＩＭＭには大きさの制約がある。図１３（ａ）に示すように、ＤＩＭＭの大きさは、幅１３３．３５ｍｍ、高さ３１．２５ｍｍである。図１３（ｂ）に示すように、６４ＧＢのＮＡＮＤ型フラッシュメモリの大きさは１４ｍｍ×１８ｍｍである。図１３（ｃ）に示すように、ＳＤＲＡＭの大きさは１３×９．３ｍｍである。少なくとも９個のフラッシュメモリと９個のＳＤＲＡＭとそれらを制御するメモリコントローラとの全てをＤＩＭＭに搭載する必要がある（このＤＩＭＭを混載メモリＤＩＭＭという。）。また、混載メモリＤＩＭＭのバススループットは、従来のＳＤＲＡＭのＤＩＭＭと同程度にすることが必要である。
【００１４】
すなわち、ＳＤＲＡＭのインタフェース（Ｉ／Ｆ）のスループットを最大に活用するためには、低速なフラッシュメモリのＩ／Ｆをインターリリーブにより帯域を確保する必要がある。したがって、フラッシュメモリを多数搭載する必要がある。また、ＳＤＲＡＭのＩ／Ｆの高速性を保つために、ＤＩＭＭのソケット端子とメモリコントローラとの間の配線長、メモリコントローラとＳＤＲＡＭとの間の配線長を極力短くする必要がある。
【００１５】
ＲＤＩＭＭ（Registered DIMM）、ＦＢＤＩＭＭ(Fully Buffered DIMM)、ＬＲＤＩＭＭ（Load Reduced DIMM）のように、メモリモジュールの中央に１つのバッファＩＣや制御ＩＣを配置する方式では、ＩＣから離れた位置に配置されるＳＤＲＡＭとＩＣとの間のデータ線等の配線長が長くなってしまう。また、ＩＣと多数のフラッシュメモリとの間の多くの配線をＤＩＭＭ基板上引き回す必要があり配線レイアウトが困難である。
２．実施の形態
図１４は実施の形態に係るメモリモジュールの構成を示す図である。メモリモジュール６０は、基板６１と、ソケット端子６２と、複数の高速メモリ６３と、高速メモリよりも記憶容量が大きい大容量メモリである複数の不揮発性メモリ６４と、複数のコントローラ６５とを有する。基板６１の第１面のソケット端子６２側にコントローラ６５を、基板６１の第２面に高速メモリ６３を搭載する。不揮発性メモリ６４は、ソケット端子６２から遠方に搭載する。言い換えると、不揮発性メモリ６４は、コントローラ６５に対して、ソケット端子６２とは反対側に搭載する。また、不揮発性メモリ６４は、高速メモリ６３に対して、ソケット端子６２とは反対側に搭載する。
【００１６】
上記の構成により、高速伝送が必要なコントローラ６５と高速メモリ６３との間を短い距離で接続し、高速伝送が必要なソケット端子６２とコントローラ６５との間を短い距離で接続することが可能となる。
【実施例】
【００１７】
本実施例においては、情報処理装置の一例としてサーバについて説明するが、サーバ以外の情報処理装置、例えばＰＣ（Personal Computer）にも適用できる。また、メモリモジュールの一例としてＥＣＣ付のメモリモジュールについて説明するが、ＥＣＣが付いていないメモリモジュールにも適用できる。また、高速メモリとしてＳＤＲＡＭ（ＤＲＡＭ）を例にとって説明するが、例えば、高速メモリは、ＭＲＡＭ(Magnetic Random Access Memory)、ＳＴＴ(Spin Transfer Torque)-ＲＡＭ、相変化メモリ等であってもよい。なお、ＳＤＲＡＭは、電源が遮断したときはデータが保持できない揮発性の半導体メモリの１例でもある。不揮発性メモリとしてフラッシュメモリを例にとって説明するが、それに限定されるものではなく、電源が遮断してもデータを保持することができ、高速メモリよりも大容量なデータを格納できる半導体メモリであればよい。
＜全体構成＞
図１は実施例に係るサーバの構成を示す図である。サーバ１０は、２つのＣＰＵ１１、１２と、複数のメモリモジュール１３と、ＩＯＨ（Input Output Hub）１４と、ＰＣＩ−ＳＳＤ１５と、ＳＡＳ（Serial Attached SCSI）ブリッジ１６と、ＳＡＳ−ＳＳＤ／ＨＤＤ１７とを有する。ＣＰＵ１１、１２は、２つのＱＰＩバス（QuickPath Interconnect）１９Ｑを介してお互いに接続されている。ＣＰＵ１１，１２はそれぞれ４チャネルのメモリバス１９Ｍと接続されている。１チャネルのメモリバス１９Ｍのデータ幅は８Ｂ（バイト）で、それにＥＣＣデータが１Ｂ（バイト）付与されている。１チャネルのメモリバス１９Ｍは、それぞれ３個のメモリモジュール１３が接続可能とされている。ＣＰＵ１１，１２はそれぞれＩＯＨ１５とＱＰＩバス１９Ｑを介して接続されている。ＩＯＨ１５はＰＣＩeバス１９Ｐを介してＰＣＩ−ＳＳＤ１５と接続されている。また、ＩＯＨ１５はＰＣＩeバス１９Ｐを介しＳＡＳブリッジ１６と接続されている。ＳＡＳブリッジ１６はＳＡＳバス１９Ｓを介してＳＡＳ−ＳＳＤ／ＨＤＤ１７と接続されている。なお、ＣＰＵ１２およびそれに接続されるメモリモジュールはなくてもよい。【００１８】
メモリモジュール１３は、ＳＤＲＡＭが搭載されたメモリモジュール（ＳＤＲＡＭメモリモジュール）１３Ｄと、フラシュメモリとＳＤＲＡＭが搭載されたメモリモジュール（混載メモリモジュール）１３ＦＤとがある。例えば、ＣＰＵ１１、１２のそれぞれのメモリバス１９Ｍに１１個のメモリモジュール１３Ｄと１個のメモリモジュール１３ＦＤが接続されている。メモリモジュール１３ＦＤをメモリバス１９Ｍに接続するときは、ＣＰＵ１１，１２に一番近い箇所が好ましい。また、複数のメモリモジュール１３ＦＤをメモリバス１９Ｍに接続するときは、同じチャネルのメモリバス１９Ｍに接続しないで、お互いに異なるチャネルのメモリバス１９Ｍに接続するのが好ましい。なお、メモリモジュール１３Ｄおよびメモリモジュール１３ＦＤは、いずれもＣＰＵ１１，１２によってＳＤＲＡＭのメモリインタフェースでアクセスされる。【００１９】
図２は実施例に係るサーバの一部の構成を示す図である。図２（ａ）はＣＰＵとメモリモジュールが実装された基板の側面図である。ＣＰＵ１１は、基板（マザーボード）２６上に取り付けてあるソケット２７に実装されている。メモリモジュール１３Ｄ，１３ＦＤは、基板２６上に取り付けてあるソケット２８に実装されている。ＣＰＵ１２とメモリモジュール１３Ｄ，１３ＦＤも同様に実装されている。以下、ＣＰＵ１１について説明するが、ＣＰＵ１２側も同様であるので説明は省略する。【００２０】
図２（ｂ）はＣＰＵと混載メモリモジュールのブロック図である。ＣＰＵ１１には、メモリモジュール１３Ｄ，１３ＦＤを制御するメモリコントローラ２４が内蔵されており、ハイパーバイザ２５によってメモリコントローラ２４は制御されている。なお、ＣＰＵ１１には、図示していないキャッシュメモリが内蔵されており、メモリコントローラ２４によって、メモリモジュール１３Ｄ，１３ＦＤから読み出されたデータはキャッシュメモリに格納される。混載メモリモジュール１３ＦＤは、メモリコントローラ（ＭＣ）２１とＳＤＲＡＭ２２とフラッシュメモリ（ＦＬＡＳＨ）２３とを有する。ＳＤＲＡＭ２２の容量は例えば８ＧＢで、フラッシュメモリ２３の容量は１ＴＢである。メモリコントローラ２１は、メモリバス１９ＭとＳＤＲＡＭ２２およびフラッシュメモリ２３とのインタフェースを行う。
＜動作概略＞
混載メモリモジュール１３ＦＤのフラッシュメモリ２３からデータを読み出す場合は、まず、メモリコントローラ２１がフラッシュメモリ２３からデータを読み出してＳＤＲＡＭ２２に書き込み、その後メモリコントローラ２１がＳＤＲＡＭ２２からデータを読み出す。【００２１】
混載メモリモジュール１３ＦＤのフラッシュメモリ２３にデータを書き込む場合は、まず、メモリコントローラ２１がＳＤＲＡＭ２２にデータを書き込み、その後メモリコントローラ２１がＳＤＲＡＭ２２からデータを読み出してフラッシュメモリ２３に書き込む。【００２２】
フラッシュメモリ２３からデータを読出してＳＤＲＡＭ２２に書込む経路（ｉ）を、メモリバス１９Ｍを介さず、ＳＤＲＡＭ２２からデータを読出す経路（ｉｉ）のみメモリバス１９Ｍを介することで、データスループットをメモリバスの限界まで最大化することができる。
＜ＳＤＲＡＭメモリモジュールの構成＞
図３ＡはＳＤＲＡＭメモリモジュールの構成を示す図である。図３Ａ（ａ）は表面、図３Ａ（ｂ）は裏面を示す図面である。図３ＢはＳＤＲＡＭメモリモジュールの表面の端子配置を示す図である。図３ＣはＳＤＲＡＭメモリモジュールの裏面の端子配置を示す図である。図３ＤはＳＤＲＡＭメモリモジュールの端子機能等を示す図である。【００２３】
ＳＤＲＡＭメモリモジュール１３Ｄは、ＪＥＤＥＣ標準に準拠した、ＤＤＲ３−ＳＤＲＡＭで構成される２４０ピンのＲＤＩＭＭ（Registered DIMM）を使用している。ＲＤＩＭＭは、アドレス信号と制御信号を、ＤＩＭＭ基板上のレジスタード・バッファ (Registered buffer) と呼ばれるＩＣ（Integrated Circuit）で一旦受けて整形増幅してから、各ＳＤＲＡＭに分配するＤＩＭＭである。図３Ａに示すように、ＳＤＲＡＭメモリモジュール１３Ｄの基板４１の表面にＳＤＲＡＭ２４が１８個、レジスタード・バッファＩＣ４３Ｆが１個、ＳＰＤ（Serial Presence Detect）４４が１個搭載されている。また、基板４１の裏面にＳＤＲＡＭ２４が１８個、レジスタード・バッファＩＣ４３Ｒが１個搭載されている。そのうち、表面の２個のＳＤＲＡＭ２４および裏面の２個のＳＤＲＡＭ２４は、ＥＣＣデータ用である。すなわち、ＳＤＲＡＭメモリモジュール１３Ｄは、ＥＣＣ付の３２ＧＢのＲＤＩＭＭである。データは４Ｇｂ×６４、ＥＣＣは４Ｇｂ×８である。ＳＤＲＡＭ２４は、８Ｇｂ（１Ｇｂ×８）のＤＤＲ３−ＳＤＲＡＭであり、４Ｇｂ（１Ｇｂ×８）のＤＤＲ３−ＳＤＲＡＭのチップ２枚をＢＧＡパッケージに実装して構成されている。メモリモジュール１３Ｄは、データ信号もバッファされるＬＲＤＩＭＭ（Load-Reduced DIMM）であってもよい。この場合、ＬＲＤＩＭＭの端子配置および端子機能は、ＲＤＩＭＭの端子配置および端子機能と同じである。【００２４】
図３Ｂおよび図３Ｃに示すように、端子４２Ｆ、４２Ｒにはそれぞれ１２０個の端子がある。それぞれの端子の機能等は図３Ｄに示されるとおりである。ここで、図３Ｄにおいて、大文字の記号の後の小文字の「ｘ」は、同一の機能の端子が複数あることを示しており、図３Ｂおよび図３Ｃでは、「ｘ」には数字が記載されている。また、「＃」はアクティブローの信号であることを示している。
＜混載メモリモジュールの構成＞
（全体構成）
図４Ａは実施例に係る混載メモリモジュールの全体構成を示す図である。図４Ｂはアドレス用メモリコントローラのブロック図である。図４Ｃはデータ用メモリコントローラのブロック図である。図４Ｄはフラシュメモリ入出力バッファ回路を示す図である。図４Ｅは実施例に係るメモリモジュールの一部を示すブロック図である。【００２５】
図４Ａに示すように混載メモリモジュール１３ＦＤは、アドレス用メモリコントローラ（ＭＣＡ）２１Ａとデータ用メモリコントローラ（ＭＣＤ）２１ＤとＳＤＲＡＭ２２Ｓとフラッシュメモリ２３Ｆとを有する。アドレス用メモリコントローラ２１Ａとデータ用メモリコントローラ２１Ｄとでメモリコントローラ２１を構成している。搭載するＳＤＲＡＭ２２Ｓの個数分のデータ用メモリコントローラ２１Ｄが混載メモリモジュール１３ＦＤに実装され、アドレス用メモリコントローラ２１Ａは混載メモリモジュール１３ＦＤに１つ実装される。ＳＤＲＡＭ２２Ｓの個数の２倍の個数のフラッシュメモリ２３Ｆがメモリモジュール１３ＦＤに実装される。【００２６】
より具体的には、混載メモリモジュール１３ＦＤには、６４ＧＢの容量のフラッシュメモリ２３Ｆが１８個と１ＧＢの容量のＳＤＲＡＭ２２Ｓが９個実装される。フラシュメモリ２３Ｆの容量はＳＤＲＡＭ２２Ｓの容量の６４倍であり、１０倍以上１００倍未満である。フラッシュメモリ２３Ｆの２個およびＳＤＲＡＭ２２Ｓの１個はＥＣＣ用のデータを格納するためのものである。これにより、８ＧＢのＳＤＲＡＭ２２と１ＴＢのフラッシュメモリ２３を構成している。また、メモリモジュール１３ＦＤには、データ用メモリコントローラ２１Ｄが９個、アドレス用メモリコントローラ２１Ａが１個実装される。データ用メモリコントローラ２１Ｄとアドレス用メモリコントローラ２１Ａのそれぞれは、半導体チップで形成され、ＢＧＡ型パッケージに実装されている。６４ＧＢの容量のフラッシュメモリ２３Ｆは８ＧＢのＮＡＮＤ型フラッシュメモリチップ（ＮＡＮＤ  Ｆｌａｓｈ）が８枚積層されて１つのＢＧＡ型パッケージに実装されている。フラッシュメモリ２３ＦはＤＤＲ２相当のインタフェース（ＯＮＦＩ（Open NAND Flash Interface）またはToggle DDR）で４００Ｍｂｐｓのスループットである。図４Ａおよび図４Ｅに示すように、１個のデータ用メモリコントローラ２１Ｄは、１個のＳＤＲＡＭ２２Ｓと２個のフラッシュメモリ２３Ｆを制御している。ＳＤＲＡＭ２２Ｓとしては、１ＧＢの１つまたは複数のＤＤＲ３−ＳＤＲＡＭチップが１つのＢＧＡ型パッケージに実装されている。ＳＤＲＡＭ２２Ｓのインタフェースは１６００Ｍｂｐｓのスループットである。ＳＤＲＡＭ２２Ｓは、ＤＤＲ３−ＳＤＲＡＭチップの替わりにＤＤＲ４−ＳＤＲＡＭチップを用いてもよい。なお、フラッシュメモリ２３Ｆの読み出し時間は、ＳＤＲＡＭ２２Ｓの読み出し時間よりも大きい。フラッシュメモリ２３Ｆの読み出し時間は１０μｓのオーダーである。一方、ＳＤＲＡＭ２２Ｓの読み出し時間は１０ｎｓのオーダーである。ここで、読み出し時間とは、読み出し要求（リードコマンドを発行して）から最初のデータが読み出されまでの時間である。【００２７】
また、混載メモリモジュール１３ＦＤは、ＳＰＤ（Serial Presence Detect）３１とＤＣ−ＤＣコンバータ３３とを有する。ＳＰＤ３１およびＳＰＤ４４は、ＥＥＰＲＯＭで構成されており、メモリモジュール自身に関する情報（例えば、メモリチップの種類や構成、メモリ容量、ＥＣＣ（誤り訂正符号）やパリティの有無などの情報）が格納されている。メモリモジュールを取り付けて電源を入れると、自動的にＳＰＤ３１、４４内の情報を読み出して、メモリモジュールを利用するための設定が行われる。ＤＣ−ＤＣコンバータ３２はＳＰＤ３１用の電源電圧（ＶＤＤＳＰＤ＝３.３Ｖ）からフラッシュメモリ２３Ｆ用の電源線圧（ＶＤＤＦｌａｓｈ＝１.８Ｖ）を生成する。ただし、メモリモジュールのリザーブピン（ＮＣピン）をＶＤＤＦｌａｓｈの電源端子にアサインできるときはＤＣ−ＤＣコンバータ３３は不要となる。【００２８】
また、混載メモリモジュール１３ＦＤは、メモリバス１９Ｍと接続するためのソケット端子を有する。ソケット端子は、ＳＤＲＡＭメモリモジュール１３Ｄの端子４２Ｆ、４２Ｒと同じ端子数、同じ端子配置、同じ機能である（図３Ｂ、３Ｃ、３Ｄ参照）。図４Ａにおいて○印がソケット端子を表している。ソケット端子には、クロック信号（Ｃｌｏｃｋ）、アドレス信号（ＡＤＤＲ）、制御信号（ＣＴＲＬ）、データ信号（ＤＱ、ＣＢ）、データ制御信号（ＤＱＳ、ＤＱＳ＃、ＤＭ）、電源（ＶＤＤ、ＶＳＳ、ＶＤＤＱ，ＶＲＥＦＤＱ、ＶＲＥＦＣＡ、ＶＤＤＳＰＤ、ＶＤＤＦｌａｓｈ）、ＳＰＤ信号等が印加される。クロック信号（Ｃｌｏｃｋ）には、ＳＤＲＡＭ２２Ｓ用のクロック信号（ＣＫ、ＣＫ＃）が含まれている。アドレス信号（ＡＤＤＲ）には、ＳＤＲＡＭ２２Ｓ用のアドレス信号（Ａ１５―Ａ０）およびバンクアドレス信号（ＢＡ２−ＢＡ０）が含まれている。制御信号（ＣＴＲＬ）には、コマンド信号（ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）および制御信号（ＣＫＥ、Ｓ＃）が含まれている。ここで、ＲＡＳ＃はロウアドレスストローブ信号、ＣＡＳ＃はカラムアドレスストローブ信号、ＷＥ＃はライトイネーブル信号である。ソケット端子からのＳＤＲＡＭ２２Ｓおよびフラッシュメモリ２３Ｆのアクセスに必要な信号は、一旦アドレス用メモリコントローラ２１Ａまたはデータ用メモリコントローラ２１Ｄに入力される。
（アドレス用メモリコントローラ）
図４Ｂに示すように、アドレス用メモリコントローラ２１Ａには、ＰＬＬ３Ｂ１とバッファレジスタＡＢＦとセレクタＡＳＬＴとを有する。信号線ＩＬＳ１上のクロック信号（Ｃｌｏｃｋ）が入力バッファ回路ＩＢ１を経由してＰＬＬ（Phase Loop Lock）回路３Ｂ１に入力される。ＰＬＬ回路３Ｂ１は、出力バッファ回路ＯＢ１を経由してフラッシュメモリ２３Ｆ用のクロック信号（ＣＫＦ）を信号線ＯＳＬ１に出力し、出力バッファ回路ＯＢ２を経由してデータ用メモリコントローラ２１Ｄ用のクロック信号（ＣＫＭＤ）を信号線ＯＳＬ２に出力し、出力バッファ回路ＯＢ３を経由してＳＤＲＡＭ２２Ｓ用のクロック信号（ＣＫ、ＣＫ＃）を信号線ＯＤＬ３に出力する。クロック信号（Ｃｌｏｃｋ）とクロック信号（ＣＫ，ＣＫ＃）とクロック信号（ＣＫＭＤ）とは同じ周波数の信号である。クロック信号（ＣＫＦ，ＣＫＦ＃）は、クロック信号（Ｃｌｏｃｋ）、クロック信号（ＣＫ，ＣＫ＃）およびクロック信号（ＣＫＭＤ）の１／４の周波数の信号である。１／４の周波数のクロック信号は、ＰＬＬ３Ｂ１内の分周器によって生成される。【００２９】
信号線ＩＳＬ２上のアドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）は入力バッファ回路ＩＢ２を経由して、セレクタＡＳＬＴに入力され、出力バッファ回路ＯＢ４を経由して、ＳＤＲＡＭ２２用のアドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）を信号線ＯＳＬ４に出力する。また、アドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）の一部の信号は出力バッファ回路ＯＢ５を経由して、後述する制御レジスタＦＭＣＲの制御信号（ＦＣＲＣ）を信号線ＯＳＬ５に出力する。信号線ＩＳＬ３上のフラッシュメモリ制御レジスタＦＭＣＲから出力されたアドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）が入力バッファ回路ＩＢ３を経由して、バッファレジスタＡＢＦに格納される。フラッシュメモリ２３ＦのデータをＳＤＲＡＭ２２Ｓに書き込む場合やＳＤＲＡＭ２２Ｓのデータをフラッシュメモリ２３Ｆに書き込む場合に使用される。バッファレジスタＡＢＦに格納されたアドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）は、セレクタＡＳＬＴに入力され、出力バッファ回路ＯＢ４を経由して、信号線ＯＳＬ４に出力される。【００３０】
電源線ＰＬ上の電源（ＶＤＤ、ＶＤＤＱ、ＶＲＥＦＤＱ、ＶＳＳ）が入力される。なお、図４Ｂにおいて、信号線と入力バッファ回路または出力バッファ回路との間の○印はアドレス用メモリコントローラ２１Ａの外部端子を表している。外部端子はこれに接続される信号線と同じ個数を有している。
（データ用メモリコントローラ）
図４Ｃに示すように、データ用メモリコントローラ２１Ｄは、セレクタＤＳＬＴ１，ＤＳＬＴ２，ＤＳＬＴ３と制御レジスタＦＭＣＲとを有する。ＳＤＲＡＭ２２Ｓへのデータ系の信号（ＤＱ（７−０）／ＣＢ（７−０）、ＤＱＳ、ＤＱＳ＃、ＤＭ）は信号線ＩＯＳＬ１、入力バッファ回路ＩＯＩＢ１、セレクタＤＳＬＴ１、出力バッファ回路ＩＯＯＢ２を経由して、信号線ＩＯＳＬ２に出力される。信号線ＩＯＳＬ２はＳＤＲＡＭ２２Ｓに接続されている。ＳＤＲＡＭ２２Ｓからのデータ系の信号は信号線ＩＯＳＬ２、入力バッファ回路ＩＯＩＢ２、信号線ＯＤＳＬ、セレクタＤＳＬＴ３、出力バッファＩＯＯＢ１を経由して、信号線ＩＯＳＬ１に出力される。【００３１】
フラッシュメモリ２３Ｆに必要な情報は信号線ＩＯＳＬ１のうちＤＱ（７−０）信号を伝達する信号線から入力されて、制御レジスタＦＭＣＲのバッファレジスタＤＢＦに格納される。フラッシュメモリ２３Ｓに必要な情報には、フラッシュメモリのオペレーションコードＦＭＯＰＣ、フラッシュメモリのアドレスＦＭＡＤＤＲ、ＳＤＲＡＭ２２Ｓにアクセスするためのアドレス信号（ＡＤＤＲ）および制御信号（ＣＴＲＬ）が含まれる。制御レジスタＦＭＣＲはＳＤＲＡＭのメモリインタフェースでアクセスされる。【００３２】
入出力バッファ部（ＩＯＢ）３Ｃ１，３Ｃ２，３Ｃ３，３Ｃ４のそれぞれは、フラッシュメモリ２３Ｆと信号線ＩＯＳＬ３，ＩＯＳＬ４，ＩＯＳＬ５，ＩＯＳＬ６と接続される。信号線ＩＯＳＬ３，ＩＯＳＬ４，ＩＯＳＬ５，ＩＯＳＬ６それぞれは、８本のアドレス／データが４組と、データストローブが２本と、データマスクが１本の計３５本ある。図４Ｄに示すように、ＩＯＢ３Ｃ３，３Ｃ４，３Ｃ５，３Ｃ６のそれぞれは、出力バッファレジスタＯＤＢＣｉ、ＯＤＢＤｉと入力バッファレジスタＩＤＢＦｉとセレクタＦＤＳＬＴｉと出力バッファ回路ＩＯＯＢｉと入力バッファ回路ＩＯＩＢｉを有する。ここで、ｉ＝３〜６であれる。出力バッファレジスタＯＤＢＣｉ、ＯＤＢＤｉはそれぞれ信号線ＯＣＳＬ，ＯＤＳＬと接続されている。信号線ＯＣＳＬはデータバッファレジスタＤＢＦに接続されている。信号線ＯＤＳＬは入力バッファ回路ＩＯＩＢ２に接続されている。【００３３】
ＤＩＭＭでは中央付近にアドレス信号（ＡＤＤＲ）、制御信号（ＣＴＲＬ）およびクロック信号（Ｃｌｏｃｋ）のソケット端子があるので、図４Ｅに示すように、アドレス用メモリコントローラ２１Ａは、メモリモジュール１３ＦＤの中央付近に配置するのがよい。１個のデータ用メモリコントローラ２１Ｄと１個のＳＤＲＡＭ２２Ｓと２個のフラッシュメモリ２３Ｆを破線で囲った部分ＤＳＦは、図４Ｅでは、アドレス用メモリコントローラ２１Ａの上下に１つずつしか示していないが、例えば、上に５つ、下に４つ配置される。
（動作）
混載メモリモジュール１３ＦＤは、いわゆるＳＤＲＡＭインタフェースによって動作する。アドレス用メモリコントローラ２１Ａは、外部から入力されたアドレス信号（ＡＤＤＲ）の値によって、データ用メモリコントローラ２１Ｄに設けられた制御レジスタＦＭＣＲか、ＳＤＲＡＭ２２Ｓかを選択する。いずれのアクセスもＳＤＲＡＭインタフェース方式によって行われる。制御レジスタＦＭＣＲにアクセスしオペレーションコード（ＦＭＯＰＣ）およびアドレス（ＦＭＡＤＤＲ）を書き込むことで、フラッシュメモリ２３ＦのデータをＳＤＲＡＭ２２Ｓにロードしたり、ＳＤＲＡＭ２２Ｓ内のデータをフラッシュメモリ２３Ｆにストアしたりすることができる。
（１）混載メモリモジュールからの読み出し
（ａ）フラッシュメモリからの読み出し
メモリコントローラ２４は、アドレス信号（ＡＤＤＲ）に制御レジスタＦＭＣＲにアクセスするためのアドレスを入力する。また、制御信号（ＣＫＥ、ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）にライト命令を入力する。さらに、データ信号（ＤＱ７−ＤＱ０）に、ＦＭＯＰＣとしてロード命令コードと、フラッシュメモリ２３Ｆからロードを開始するアドレスと、ＳＤＲＡＭ２２Ｓに書き込むためのライトアドレスとを入力する。そうすると、アドレス用メモリコントローラ２１Ａが制御信号（ＦＣＲＣ）を信号線ＯＳＬ５、入力バッファ回路ＩＢ５を経由して、制御レジスタＦＭＣＲに入力する。そうすると、制御レジスタＦＭＣＲにはロード命令コードとロード開始アドレスとＳＤＲＡＭライトアドレスが書き込まれる。【００３４】
その後、図示していない制御回路によって、ロード命令コードとロード開始アドレスとが読み出されて、信号線ＯＣＳＬを経由して、入出力バッファ部（ＩＯＢ）の出力バッファレジスタＯＤＢＣｉに伝達される。図示していない制御回路によって発生されたフラッシュメモリ２３Ｆの制御信号（ＡＬ，ＣＬ，Ｅ＃、Ｒ，Ｗ，ＲＰ＃、ＤＱＳ）と共にロード命令コードとロード開始アドレスとがフラッシュメモリ２３Ｆに送られてデータが読み出される。読み出されたデータは入出力バッファ部（ＩＯＢ）の入力バッファレジスタＩＤＢＦｉに格納される。
（ｂ）入力バッファレジスタからＳＤＲＡＭへの書き込み
バッファレジスタＤＢＦに格納されているＳＤＲＡＭライトアドレスおよび図示していない制御回路で発生された制御信号（ＣＴＲＬ）が出力バッファ回路ＯＢ６を経由して、信号線ＩＳＬ３に出力され、前述のとおりアドレス用メモリコントローラ２１Ａを経由してＳＤＲＡＭ２２Ｓに送られる。また、入力バッファレジスタＩＤＢＦｉに格納されているデータがセレクタＤＳＬＴ２，セレクタＤＳＬＴ１および出力バッファ回路ＩＯＯＢ２を経由して信号線ＩＯＳＬ２に出力される。これによって、ＳＤＲＡＭ２２Ｓにフラッシュメモリ２３Ｆから読み出されたデータが書き込まれる。
（ｃ）ＳＤＲＡＭからの読み出し
ＳＤＲＡＭ２２Ｓに格納された、フラッシュメモリ２３Ｆからのデータにアクセスする場合は、メモリコントローラ２４がアドレス信号（ＡＤＤＲ）にＳＤＲＡＭ２２Ｓをアクセスするためのアドレス（ＳＤＲＡＭライトアドレスと同じアドレス）を、制御信号（ＣＫＥ、ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）にリード命令を入力する。そうすると、アドレス用メモリコントローラ２１Ａは、ＳＤＲＡＭ２２Ｓへアクセスし、データを読み出す。ＳＤＲＡＭ２２Ｓから読み出されたデータは信号線ＩＯＳＬ２、入力バッファ回路ＩＯＩＢ１、セレクタＤＳＬＴ３、出力バッファ回路ＩＯＯＢ１を経由して信号線ＩＯＳＬ１に送られる。
（２）混載メモリモジュールへの書き込み
（ａ）ＳＤＲＡＭへの書き込み
メモリコントローラ２４は、アドレス信号（ＡＤＤＲ）にＳＤＲＡＭ２２Ｓをアクセスするためのアドレスを入力する。また、制御信号（ＣＫＥ、ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）にライト命令を入力する。さらに、データ信号（ＤＱ７−ＤＱ０）に書き込むデータを入力する。そうすると、アドレス用メモリコントローラ２１Ａは、ＳＤＲＡＭ２２Ｓへアクセスし、データ用メモリコントローラ２１Ｄに入力されたデータを入力バッファ回路ＩＯＩＢ１、セレクタＤＳＬＴ１、出力バッファ回路ＩＯＯＢ１を経由してＳＤＲＡＭ２２Ｓに書き込む。
（ｂ）ＳＤＲＡＭからの読み出し
メモリコントローラ２４は、アドレス信号（ＡＤＤＲ）に制御レジスタＦＭＣＲにアクセスするためのアドレスを入力する。また、制御信号（ＣＫＥ、ＣＳ＃、ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）にライト命令を入力する。さらに、データ信号（ＤＱ７−ＤＱ０）に、ＦＭＯＰＣとして消去命令および消去アドレスと、ストア命令コードおよびフラッシュメモリ２３Ｆへストアを開始するアドレスと、ＳＤＲＡＭ２２Ｓから読み出すためのリードアドレスとを入力する。そうすると、アドレス用メモリコントローラ２１Ａが制御信号（ＦＣＲＣ）を信号線ＯＳＬ５、入力バッファ回路ＩＢ５を経由して、制御レジスタＦＭＣＲに入力する。そうすると、制御レジスタＦＭＣＲには、消去命令および消去アドレスと、ストア命令コードおよびストア開始アドレスと、ＳＤＲＡＭリードアドレスが書き込まれる。【００３５】
その後、バッファレジスタＤＢＦに格納されているＳＤＲＡＭリードアドレスおよび図示していない制御回路で発生された制御信号（ＣＴＲＬ）が出力バッファ回路ＯＢ６を経由して、信号線ＩＳＬ３に出力され、前述のとおりアドレス用メモリコントローラ２１Ａを経由してＳＤＲＡＭ２２Ｓに送られる。そうすると、ＳＤＲＡＭ２２Ｓからデータが読み出され、信号線ＩＯＳＬ２、入力バッファ回路ＩＯＩＢ１を経由して、入出力バッファ部（ＩＯＢ）の出力バッファレジスタＯＤＢＤｉに格納される。
（ｃ）出力バッファレジスタからフラッシュメモリへの書き込み
その後、図示していない制御回路によって、消去命令コードと消去アドレスとが読み出されて、信号線ＯＣＳＬを経由して、入出力バッファ部（ＩＯＢ）の出力バッファレジスタＯＤＢＣｉに伝達される。図示していない制御回路によって発生されたフラッシュメモリ２３Ｆの制御信号（ＡＬ，ＣＬ，Ｅ＃、Ｒ，Ｗ，ＲＰ＃、ＤＱＳ）と共に消去命令コードと消去アドレスとがフラッシュメモリ２３Ｆに送られて消去される。【００３６】
その後、図示していない制御回路によって、ストア命令コードとストア開始アドレスとが読み出されて、信号線ＯＣＳＬを経由して、入出力バッファ部（ＩＯＢ）の出力バッファレジスタＯＤＢＣｉに伝達される。図示していない制御回路によって発生されたフラッシュメモリ２３Ｆの制御信号（ＡＬ，ＣＬ，Ｅ＃、Ｒ，Ｗ，ＲＰ＃、ＤＱＳ）と共にストア命令コードとストア開始アドレスと出力バッファレジスタＯＤＢＤｉに格納されているデータがフラッシュメモリ２３Ｆに送られてデータが書き込まれる。
＜ＣＰＵによる制御＞
図５は、サーバ１０のアドレス空間を示した図である。アプリケーションプロセスアドレス、オペレーティングシステム（ＯＳ）ページテーブル（Page Table）、仮想機械（ＶＭ）の物理アドレス、物理アドレスのアドレス空間が図５に示されている。ハイパーバイザはハードウェア上で直接動作し、すべてのＯＳはそのハイパーバイザ上で動作する。アプリケーションはＯＳ上で動作する。ハイパーバイザによってＶＭが実現される。アプリケーションが確保するバッファキャッシュのアドレスは、ＯＳにより任意のアドレスに割り当てられる。【００３７】
混載メモリモジュール１３ＦＤ内のフラッシュメモリはＩ／Ｏ空間にある。したがって、Ｉ／Ｏ空間にあるフラッシュメモリから読み出すデータのアドレスをメモリアドレス空間の物理アドレス上に割り当てる必要がある。そこで、ハイパーバイザによる変換によって、アプリケーションが確保するバッファキャッシュのアドレスを、混載メモリモジュール（ＤＩＭＭ）内部のＳＤＲＡＭに割り付ける。これによって、混載メモリモジュール内部のデータ伝送のみとなり、メモリバスへの余分なデータ伝送を防止することができる。【００３８】
メモリコントローラ２４は、上記の制御の他にＳＤＲＡＭ２２Ｓのモードレジスタに設定することによるＳＤＲＡＭ２２Ｓの初期化を行う。さらに、以下の制御も行う。【００３９】
フラッシュメモリ２３Ｆは、書き換えを繰り返すことによって、信頼性が低下し、書き換え時に書いたデータが、読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。メモリコントローラ２４は混載メモリモジュール１３ＦＤからデータを読み出す時，読み出しデータのエラーを検出・訂正を行う。ＥＣＣデータを格納している２個のフラッシュメモリ２３Ｆおよび１個のＳＤＲＡＭ２２Ｓからのデータに基づいて、メモリコントローラ２４内のエラー訂正回路でエラーの検出・訂正を行う。【００４０】
フラッシュメモリ２３Ｆへのデータの書き換え時には、メモリコントローラ２４は正しく書き込まれたかをチェックし、正しく書き込まれなかった場合は、現在のアドレスとは異なるアドレスに書き込みを行う。いわゆる、代替え処理（ウエアレベリング）を行う。不良アドレスと、不良アドレスに対して、どのアドレスに代替え処理を行ったというアドレス管理も行う。【００４１】
ＣＰＵ１１が混載メモリモジュール３ＦＤ内のメモリ管理を行っているので、メモリコントローラ２１での遅延を最小限にすることができる。
＜メモリモジュールの部品配置＞
図６は実施例に係るメモリモジュールの部品配置を示す図である。図６（ａ）はメモリモジュールの表面を、図６（ｂ）はメモリモジュールの裏面を示している。図６（ｃ）はフラッシュメモリの外形寸法、図６（ｄ）はＳＤＲＡＭの外形寸法を示している。混載メモリモジュール１３ＦＤの一構成例であるＤＩＭＭ５０は、基板５１と基板５１の両面にあるソケット端子５２と１個のアドレス用メモリコントローラ（ＭＣＡ）２１Ａと１８個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄと１８個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓと１８個のフラシュメモリ（Ｆｌａｓｈ）２３Ｆと１個のＳＰＤ３１とを有する。メモリモジュール１３ＦＤがソケット２８に挿入されたとき、ＣＰＵ１１に近い側（面している側）を表面、遠い側（反対側）を裏面とする（以下、同じ）。ただし、表面と裏面が逆であってよい。なお、基板５１の大きさは、幅１３３．３５ｍｍ、高さ３１．２５ｍｍである。【００４２】
アドレス用メモリコントローラ２１Ａは縦長に、データ用メモリコントローラ２１Ｄは横長に、ＳＤＲＡＭ２２Ｓは横長に、フラッシュメモリ２３Ｆは縦長に配置されている。なお、図６（ｃ）（ｄ）に示すとおり、フラッシュメモリ２３Ｆの外形寸法は１４ｍｍ×１８ｍｍ、ＳＤＲＡＭ２２Ｓの外形寸法は１３ｍｍ×９．３ｍｍである。なお、ＳＤＲＡＭの外形寸法は、半導体メーカ（半導体チップのサイズ等）によって異なっており、１２ｍｍ×１０．５ｍｍ、１０．５ｍｍ×９．０ｍｍ、１１×９．９ｍｍ、１０．６×９．０ｍｍのものがある。ただし、ボールが配置される位置は同じである。データ用メモリコントローラ２１Ｄの外形寸法はＳＤＲＡＭ２２Ｓと同じである。【００４３】
ソケット端子５２に近い側の基板５１の表面にデータ用メモリコントローラ２１Ｄを、裏面にＳＤＲＡＭ２２Ｓを配置している。フラシュメモリ２３Ｆは、データ用メモリコントローラ２１ＤおよびＳＤＲＡＭ２２Ｓよりもソケット端子５２から遠方に配置している。言い換えると、データ用メモリコントローラ２１Ｄは、基板５１の表面であって、ソケット端子５２とフラッシュメモリ２３Ｆとの間に配置されている。また、ＳＤＲＡＭ２２Ｓは、基板５１の裏面であって、ソケット端子５２とフラッシュメモリ２３Ｆとの間に配置されている。アドレス用メモリコントローラ２１Ａはデータ用メモリコントローラ２１Ｄの間に配置される。【００４４】
図６（ａ）に示すように、アドレス用メモリコントローラ２１Ａの右側には４個のデータ用メモリコントローラ２１Ｄが、左側には５個のデータ用メモリコントローラ２１Ｄが配置されている。図６（ｂ）に示すように、アドレス用メモリコントローラ２１Ａが配置されている箇所の裏面側を基準として、右側には５個のＳＤＲＡＭ２２Ｓが、左側には４個のＳＤＲＡＭ２２Ｓが配置されている。また、ＳＰＤ３１は基板５２の裏面の右側端付近に配置されている。【００４５】
好ましくは、データ用メモリコントローラ２１ＤとＳＤＲＡＭ２２Ｓの実装位置は表裏で重ねるのがよい。【００４６】
上記の構成により、データ用メモリコントローラ２１ＤとＳＤＲＡＭ２２Ｓとの間を短い距離で接続し、ソケット端子５２とデータ用メモリコントローラ２１Ｄとの間を短い距離で接続することが可能となる。【００４７】
図７は実施例に係るメモリコントローラのパッケージのボール配置を示す図である。図７は下面（裏面）図である。前述したように、データ用メモリコントローラ２１ＤおよびＳＤＲＡＭ２２ＳはＢＧＡ型パッケージに実装されている。ＢＧＡ型パッケージの外部端子（バンプ電極）は半田ボール（ボール）で形成されている。データ用メモリコントローラ２１ＤのボールピッチはＳＤＲＡＭ２２Ｓのボールピッチの１／２である。図７において中が白色の丸（白丸）で表されたボール６１−１、６１−２は、ＳＤＲＡＭ２２Ｓのボールと同じ位置に配置されている。また、中が黒色の丸（黒丸）で表されたボール６２−１、６２−２は、フラシュメモリ２３Ｆの外部端子と接続するためのものであり、白丸のボールの間に配置されている。中がハッチングされている丸（灰丸）で表されたボール６３−１，６３−２はソケット端子５２と接続するためのものであり、白丸のボールの間に配置されている。なお、データ用メモリコントローラ２１Ｄの白丸で表されたボールは、必ずしもＳＤＲＡＭ２２Ｓのボールと接続されず、フラシュメモリ２３Ｆの外部端子またはソケット端子５２と接続されるものもある。図７において、上側にフラシュメモリ２３Ｆの外部端子と接続するボールを、下側にソケット端子５２と接続するボールを配置している。【００４８】
図８ＡはＳＤＲＡＭのパッケージのボール配置を示す図である。図８Ａは上面（表面）図である。図８Ａにおいては、ボールは紙面の裏側に位置している。白丸破線で表されたボールの下に付された記号は、ＳＤＲＡＭ２２Ｓの端子に入出力される信号名等の略号（記号）であり、ボールは７８個ある。図８ＢはＳＤＲＡＭの端子の機能等を示す図である。「接続ＣＮＴ」と記された欄は、ＳＤＲＡＭ２２Ｓの端子がアドレス用メモリコントローラ（ＭＣＡ）２１Ａとデータ用メモリコントローラ（ＭＣＤ）２１Ｄのいずれが接続されるかを示している。【００４９】
図８Ａにおいて、横に６個、縦に１３個のボールが配置されている。左の３列と右の３列の間には、ＳＤＲＡＭ２２Ｓのボールのピッチで３列のボールが配置されていない。空いている３列を含めてＳＤＲＡＭ２２Ｓのボールの間にもボールを配置すると、図７において、縦に１７個、横に２５個、合計４２５個のボールを配置することができる。ＳＤＲＡＭ２２Ｓのボールは７８個であるので、３４７個のボールをフラシュメモリ２３Ｆの外部端子およびソケット端子５２の接続に割り当てることができる。ただし、ＳＤＲＡＭ２２Ｓの７８個のボールすべてが、データ用メモリコントローラ２１Ｄと接続する必要がないので、３４７個よりも多くのボールをフラシュメモリ２３Ｆの外部端子およびソケット端子５２の接続に割り当てることができる。例えば、図７に示すように、ソケット端子５２用に４９個、フラシュメモリ２３Ｆの外部端子用に２９８個、割り当てることができる。ただし、端子数によっては、すべて割り当てる必要がなく、例えば、図７において中央付近の端子を配置しなくしてもよい。【００５０】
データ用メモリコントローラ２１Ｄのボールがある面とＳＤＲＡＭ２２Ｓのボールがある面とを合わせると同じ位置にボールが配置されており、同じ位置のボールは接続されるべき信号端子となっているものがある。それらはデータ信号（ＤＱ[７：０]）およびデータ制御信号（ＤＱＳ、ＤＱＳ＃（／ＤＱＳ）、ＤＭ）である。データ用メモリコントローラ２１ＤとＳＤＲＡＭ２２Ｓの実装位置は表裏で重ねると、短い距離で接続することが可能である。【００５１】
図９は実施例に係る混載メモリモジュールの信号伝送経路を示す図である。図９は混載メモリモジュール１３ＦＤの側面図である。図９において両方向矢印は信号経路を表している。信号経路７１はソケット端子５２とデータ用メモリコントローラ２１Ｄとの間の信号経路である。信号経路７２はデータ用メモリコントローラ２１ＤとＳＤＲＡＭ２２Ｓとの間の信号経路である。信号経路７１、７２はそれぞれ短い距離となっている。【００５２】
また、信号経路７３はデータ用メモリコントローラ２１Ｄとフラシュメモリ２３Ｆとの間の信号経路である。信号経路７３は、信号経路７１、７２に比べて高速伝送が必要でないが信号線が多数必要である。したがって、１０層程度の多層配線で構成されている基板５１内をある程度引き回すことが可能である。
＜変形例１＞
図１０は変形例１に係る混載メモリモジュールの部品配置を示す図である。図１０（ａ）はメモリモジュールの表面を、図１０（ｂ）は混載メモリモジュールの裏面を示している。変形例１に係るＤＩＭＭ５０Ａは、データ用メモリコントローラ（ＭＣＤ）２１ＤとＳＤＲＡＭ（ＤＲＡＭ）２２Ｓとを交互に基板５１の表と裏に配置している。アドレス用メモリコントローラ（ＭＣＡ）２１Ａとフラッシュメモリ（Ｆｌａｓｈ）２３ＦとＳＰＤ３１とソケット端子５２の配置は、実施例に係るメモリモジュール５０の配置と同じである。データ用メモリコントローラ（ＭＣＤ）２１Ｄとフラッシュメモリ（Ｆｌａｓｈ）２３Ｆとの間の配線が多いので、データ用メモリコントローラ（ＭＣＤ）２１ＤとＳＤＲＡＭ（ＤＲＡＭ）２２Ｓとを交互にすることによって配線余裕を生むことができる。【００５３】
なお、図１０では、基板の表面に５個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄと４個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓが配置されているが、基板の表面に４個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄと５個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓが配置されるようにしてもよい。
＜変形例２＞
図１１は変形例２に係る混載メモリモジュールの部品配置を示す図である。図１１（ａ）は混載メモリモジュールの表面を、図１１（ｂ）は混載メモリモジュールの裏面を示している。変形例２に係るＤＩＭＭ５０Ｂは、アドレス用メモリコントローラ（ＭＣＡ）２１Ａの左側に５個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄを、アドレス用メモリコントローラ（ＭＣＡ）２１Ａの右側に４個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓを配置している。５個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄのそれぞれの裏側にはＳＤＲＡＭ（ＤＲＡＭ）２２Ｓが、４個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓのそれぞれの裏側にデータ用メモリコントローラ（ＭＣＤ）２１Ｄが配置されている。アドレス用メモリコントローラ（ＭＣＡ）２１Ａとフラッシュメモリ（Ｆｌａｓｈ）２３ＦとＳＰＤ３１とソケット端子５２の配置は、実施例に係るメモリモジュール５０の配置と同じである。データ用メモリコントローラ（ＭＣＤ）２１Ｄのアドレス端子が右側または左側に偏在しても、データ用メモリコントローラ（ＭＣＤ）２１Ｄの端子位置を変更したものを用意することなく、データ用メモリコントローラ（ＭＣＤ）２１Ｄとアドレス用メモリコントローラ（ＭＣＡ）２１Ａとの間を容易に配線することができる。【００５４】
なお、図１１では、基板の表面に５個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄと４個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓが配置されているが、基板の表面に４個のデータ用メモリコントローラ（ＭＣＤ）２１Ｄと５個のＳＤＲＡＭ（ＤＲＡＭ）２２Ｓが配置されるようにしてもよい。
＜変形例３＞
図１２は変形例３に係る混載メモリモジュールの部品配置を示す図である。図１２（ａ）は混載メモリモジュールの表面を、図１２（ｂ）は混載メモリモジュールの裏面を示している。変形例３に係るＤＩＭＭ５０Ｃは実施例に係る混載メモリモジュール５０に対してフラッシュメモリ２３Ｆの搭載個数（フラッシュメモリの記憶容量）を半分にしている。フラッシュメモリの搭載個数を半分にすることによりＳＤＲＡＭ２２Ｓの搭載個数（ＳＤＲＡＭの記憶容量）を増やすことができる。また、フラシュメモリ２３Ｆを基板５１の裏側にのみ配置したときは、フラシュメモリ２３Ｆに対して、高熱の発生源であるＣＰＵからの熱を軽減することができる。【００５５】
以上、本発明者によってなされた発明を実施の形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施の形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００５６】
６０…メモリモジュール
６１…基板
６２…ソケット端子
６３…高速メモリ
６４…不揮発性メモリ
６５…コントローラ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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