(57)【特許請求の範囲】
【請求項１】
ゲート端子にパルス幅変調信号が入力され、ソース端子が電気的に接地される第一の電界効果トランジスタと、
一方の端子が前記第一の電界効果トランジスタのドレイン端子と接続され、他方の端子が電源電圧と接続される第一の抵抗と、
カソード端子が電気的に接地される第一のダイオードと、
一方の端子が前記第一の電界効果トランジスタのドレイン端子と接続され、他方の端子が前記第一のダイオードのアノード端子と接続される第二の抵抗と、
一方の端子が前記第一の電界効果トランジスタのドレイン端子と接続され、他方の端子が前記第一のダイオードのアノード端子と接続される第一のコンデンサと、
ドレイン端子に被検出電流が入力され、ゲート端子に前記パルス幅変調信号が入力される第二の電界効果トランジスタと、
一方の端子が前記第二の電界効果トランジスタのソース端子と接続され、他方の端子が電気的に接地される第三の抵抗と、
アノード端子が前記第二の電界効果トランジスタのソース端子と接続される第二のダイオードと、
一方の端子が前記第一のダイオードのアノード端子と接続され、他方の端子が前記第二のダイオードのカソード端子と接続される第二のコンデンサと、
アノード端子が前記第二のダイオードのカソード端子と接続される第三のダイオードと、
一方の端子が前記第三のダイオードのカソード端子と接続され、他方の端子が電気的に接地される第三のコンデンサと、
を備え、
前記第三のダイオードのカソード端子と前記第三のコンデンサの一方の端子との接続点が検出用の出力端子とされ、
前記電源電圧を前記第一の抵抗、前記第二の抵抗及び前記第一のダイオードで分圧した分圧比は、前記パルス幅変調信号がローレベルのときの前記第一のコンデンサの両端電圧が、前記第二のダイオードの順方向効果電圧ＶＦより高くなる分圧比であって、
前記第二のコンデンサの前記第一のダイオードのアノード端子と接続される端子の電位が前記パルス幅変調信号に応じて負電位に変化することを特徴とする電流検出回路。
【請求項２】
前記請求項１に記載の電流検出回路と、
前記電流検出回路を用いて制御される被制御回路部と
を備えることを特徴とするプロジェクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス電流に対する電流の検出を行なう電流検出回路及びそれを備えるプロジェクタ装置に関する。
【背景技術】
【０００２】
電気回路中の任意のラインを流れる電流値を測定する手段として、当該ラインに抵抗を挿入し、その抵抗の両端に生じる電圧の大きさに変換して測定する電圧降下法が広く一般に採用されている。
【０００３】
上記電圧降下法を例えばマイクロコンピュータなどで実施し、Ａ／Ｄ変換により電圧値を読取って処理を行なう場合を考える。この場合、電流経路が高速に開閉されるラインの電流、例えばスイッチングレギュレータのスイッチングトランジスタに流れる電流等を測定するためには、測定値を処理する間、一時的に測定すべき変換した電圧値を記憶する必要がある。
【０００４】
図３はそのような回路の一例を示す。同図で、入力端子ＩＮがＮチャネルのＦＥＴＱ１のドレインに接続され、同ＦＥＴＱ１のゲートにオン／オフスイッチング制御のためのＰＷＭ(パルス幅変調)信号が与えられる。同ＦＥＴＱ１のソースが、点ｃを介して、電圧降下法で電流を電圧に変換するための電流検出抵抗ＲＳの一端に接続され、同抵抗ＲＳの他端が接地される。
【０００５】
上記電流検出抵抗ＲＳを含んで、過電流の検出対象となる電流ラインを図中に矢印ＣＬ１で示す。上記ＦＥＴＱ１のソース及び上記抵抗ＲＳの一端に電流検出抵抗Ｒの一端が接続され、同抵抗Ｒの他端が、点ｅを介して、一端を接地したコンデンサＣ３の他端に接続されると共に、検出用の出力端子ＯＵＴとされる。上記図３の回路では、抵抗ＲとコンデンサＣ３とで積分回路を構成し、その積分出力を出力端子ＯＵＴより取り出すものとしている。
【０００６】
上記のような回路構成では、抵抗Ｒ及びコンデンサＣ３の値により適切な積分定数を設定することで、簡単な回路構成ながら安定した電圧出力を得ることができる。しかしながら、測定できる電圧値は電流ラインＣＬ１に流れる電流の大きさだけではなく、ＦＥＴＱ１のオン／オフのデューティの影響も受けて大きく変化するため、使用できる条件が制限される。
【０００７】
デューティの影響を受けずに電流値の大きさを測定する手段として、図４に示すような回路が考えられる。この図４では、上記図３の回路構成における抵抗ＲをダイオードＤ１に置換することにより、積分回路に代えてピークホールド回路として機能するようにしている。
【０００８】
上記図４の回路構成でも、各定数を最適化すれば、簡単な回路構成ながら電流検出抵抗ＲＳに発生する電圧のピーク値をある程度正確に出力させることができる。
【０００９】
しかしながら上記図４の構成では、ダイオードＤ１が回路に直列に接続されているため、点ｃでの電圧がダイオードＤ１の動作電圧ＶＦを超える電圧となるように高めに設定する必要がある。このように発生電圧を大きくすると、電流検出抵抗ＲＳに発生する電力損失も大きくなるため、結果として発生電圧と電力損失が許容できる範囲内でしか、この図４のような回路構成を採用することができない。
【００１０】
さらに同様の技術として、電流を検出するピークホールド回路を電流制御に用いるようにしたものや（例えば、特許文献１）、過電流検出抵抗の出力を加工した後のピークホールド回路として過電流検出回路に採用したもの（例えば、特許文献２）などが考えられている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−１０３７４１号公報
【特許文献２】特開平０５−２１１７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記各特許文献に記載された技術も上記図３、図４で示した回路と同様に、回路構成は簡易なものとしながら、挿入する回路形態が特殊であったり、電流検出抵抗に発生する電圧値を通常より高く設定しているなど、それぞれに使用環境が限定されるため、設計上の自由度が低いという不具合がある。
【００１３】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、できる限り簡易な構成として回路規模を小さくしながら、使用環境に対する設計上の自由度が高い電流検出回路及びそれを備えるプロジェクタ装置を提供することにある。
【課題を解決するための手段】
【００１４】
本願発明は、ゲート端子にパルス幅変調信号が入力され、ソース端子が電気的に接地される第一の電界効果トランジスタと、一方の端子が前記第一の電界効果トランジスタのドレイン端子と接続され、他方の端子が電源電圧と接続される第一の抵抗と、カソード端子が電気的に接地される第一のダイオードと、一方の端子が前記第一の電界効果トランジスタのドレイン端子と接続され、他方の端子が前記第一のダイオードのアノード端子と接続される第二の抵抗と、一方の端子が前記第一の電界効果トランジスタのドレイン端子と接続され、他方の端子が前記第一のダイオードのアノード端子と接続される第一のコンデンサと、ドレイン端子に被検出電流が入力され、ゲート端子に前記パルス幅変調信号が入力される第二の電界効果トランジスタと、一方の端子が前記第二の電界効果トランジスタのソース端子と接続され、他方の端子が電気的に接地される第三の抵抗と、アノード端子が前記第二の電界効果トランジスタのソース端子と接続される第二のダイオードと、一方の端子が前記第一のダイオードのアノード端子と接続され、他方の端子が前記第二のダイオードのカソード端子と接続される第二のコンデンサと、アノード端子が前記第二のダイオードのカソード端子と接続される第三のダイオードと、一方の端子が前記第三のダイオードのカソード端子と接続され、他方の端子が電気的に接地される第三のコンデンサと、を備え、前記第三のダイオードのカソード端子と前記第三のコンデンサの一方の端子との接続点が検出用の出力端子とされ、前記電源電圧を前記第一の抵抗、前記第二の抵抗及び前記第一のダイオードで分圧した分圧比は、前記パルス幅変調信号がローレベルのときの前記第一のコンデンサの両端電圧が、前記第二のダイオードの順方向効果電圧ＶＦより高くなる分圧比であって、前記第二のコンデンサの前記第一のダイオードのアノード端子と接続される端子の電位が前記パルス幅変調信号に応じて負電位に変化することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、できる限り簡易な構成として回路規模を小さくしながら、使用環境に対する設計上の自由度を高めることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る電流検出回路の構成を示す図。
【図２】同実施形態に係る図１の回路の各部位における動作信号波形を示すタイミングチャート。
【図３】一般的な電流検出の回路構成を示す図。
【図４】一般的な電流のピークホールド回路の構成を示す図。
【発明を実施するための形態】
【００２１】
以下、本発明の一実施形態について、スイッチングレギュレータのスイッチングトランジスタに流れる様なパルス状電流を測定する方法を一例として、図面を元に詳細に説明する。
【００２２】
図１は、本実施形態に係る電流検出回路１０の構成を示す。同図で、入力端子ＩＮがＮチャネルのＦＥＴＱ１のドレインに接続され、同ＦＥＴＱ１のゲートにオン／オフ制御のためのＰＷＭ（パルス幅変調）信号が与えられる。同ＦＥＴＱ１のソースが、点ｃを介して、電圧降下法で電流を電圧に変換するための電流検出抵抗ＲＳの一端に接続され、同抵抗ＲＳの他端が接地される。
【００２３】
上記点ｃがダイオードＤ１のアノードと接続され、同ダイオードＤ１のカソードが、点ｄを介して、ダイオードＤ２のアノード及び第２の補助コンデンサであるコンデンサＣ２の一端にそれぞれ接続される。コンデンサＣ２の他端は、点ｂを介して第１の補助コンデンサであるコンデンサＣ１の一端、抵抗Ｒ１の一端、及びダイオードＤ３のアノードに接続される。
【００２４】
コンデンサＣ１の他端及び抵抗Ｒ１の他端が点ａとなり、同点ａに抵抗Ｒ２の一端及びＮチャネルのＦＥＴＱ２のドレインに接続される。抵抗Ｒ２の他端に電源電圧ＶＣＣが印加される。
【００２５】
ダイオードＤ３のカソードと、ＦＥＴＱ２のソースとがそれぞれ接地される。ＦＥＴＱ２のゲートには、上記ＦＥＴＱ１と同様にＰＷＭ信号が与えられる。
【００２６】
上記ダイオードＤ２のカソードは、点ｅを介して、他端が接地されたコンデンサＣ３の一端と接続されると共に、検出用の出力端子ＯＵＴとされる。  
上記ＦＥＴＱ２と抵抗Ｒ１，Ｒ２、ダイオードＤ３、及び第１，２の補助コンデンサＣ１，Ｃ２で負電位発生回路ＭＰ１を構成する。
【００２７】
次に上記実施形態の動作を説明する。  
図２は、上記図１の回路中の各部位における信号波形を示すタイミングチャートである。
【００２８】
図２（Ａ）に示すようにＦＥＴＱ１，Ｑ２の各ゲートに与えられるＰＷＭ信号が“Ｌ（ロー）”レベルのとき、ＦＥＴＱ１，Ｑ２は共にオフとなり、第１の補助コンデンサであるコンデンサＣ１の両端電圧は、電源電圧ＶＣＣを抵抗Ｒ２，Ｒ１、及びダイオードＤ３で分圧した結果生じる電圧、すなわち抵抗Ｒ１の両端電圧となる。この分圧比は、コンデンサＣ１の両端電圧が、ダイオードＤ１の順方向降下電圧ＶＦより高くなるように予め選定しておく。
【００２９】
次にＰＷＭ信号が“Ｈ（ハイ）”レベルとなり、ＦＥＴＱ１がオンすると、電流検出抵抗ＲＳの電圧降下により、図２（Ｄ）に示すように点ｃでは測定電流ラインＣＬ２の電流に応じた電圧が発生する。
【００３０】
ＦＥＴＱ１と同時にＦＥＴＱ２もオンすることにより、図２（Ｂ）に示すように点ａはＧＮＤ電位となる。そのため、図２（Ｃ）に示すように点ｂでは上記コンデンサＣ１に保持された電圧値分だけＧＮＤより低い負の電位となる。
【００３１】
この掃引動作により、電流検出抵抗ＲＳの両端に発生する電位差がダイオードＤ１の順方向降下電圧ＶＦ以下であっても、図２（Ｄ），（Ｃ）にも示すように、点ｃと点ｂとの間の電位差は上記電圧ＶＦ以上となる。そのため、ダイオードＤ１を介して第２の補助コンデンサであるコンデンサＣ２を充電することができる。
【００３２】
コンデンサＣ１の両端電圧をＶ１、電流検出抵抗ＲＳの両端電圧をＶＲＳ、コンデンサＣ２の両端電圧をＶ２とすると、コンデンサＣ２に充電される電圧Ｖ２は、  
Ｖ２＝ＶＲＳ＋Ｖ１−ＶＦ                  …(1)   
なる式で表すことができる。
【００３３】
次にＰＷＭ信号が“Ｌ”レベルとなると、ＦＥＴＱ１，Ｑ２はオフとなり、点ｂでの電位は前回オフであった位置にまで戻る。そのため、図２（Ｅ）に示すように点ｄでの電位は、ＰＷＭ信号が“Ｌ”レベル時の点ｂでの電位に、ＰＷＭ信号が“Ｈ”レベル時にコンデンサＣ２に充電された電圧が加算された値となる。
【００３４】
いずれのダイオードＤ1〜Ｄ３も順方向降下電圧ＶＦが等しいとした場合、ＰＷＭ信号が“Ｌ”レベルの時のＧＮＤ電位に対する点ｂでの電位をＶＦとすると、ＧＮＤ電位に対する点ｄでの電位は、  
Ｖ２＋ＶＦ＝ＶＲＳ＋Ｖ１−ＶＦ＋ＶＦ  
＝ＶＲＳ＋Ｖ１                  …(2)   
となる。
【００３５】
この電圧がＰＷＭ信号が“Ｌ”レベルの時にダイオードＤ２を通して出力端子ＯＵＴに接続されたコンデンサＣ３を充電する。このとき、図２（Ｆ）に示す点ｅでの電位をＶＥとすると、ＧＮＤ電位に対して  
ＶＥ＝ＶＲＳ＋Ｖ１−ＶＦ                  …(3)   
となる。
【００３６】
この結果から、コンデンサＣ１の両端電圧Ｖ１、及び各ダイオードの順方向降下電圧ＶＦは既知であるため、電流検出抵抗ＲＳの両端に発生した電流に比例した測定電圧を容易に分離して検出することが可能となる。
【００３７】
以上詳記した如く本実施形態によれば、できる限り簡易な構成として回路規模を小さくしながら、電流ラインＣＬ１に流れる電流の大きさやＰＷＭ信号のデューティ比などの使用環境に対する設計上の自由度を高めることが可能となる。
【００３８】
上記実施形態で説明した回路は、例えばＬＤ（レーザダイオード）やＬＥＤ（発光ダイオード）など、緻密な電流値制御が必要となる半導体光源素子を光源部に用いるプロジェクタ装置に好適である。
【００３９】
なお、上記負電位発生回路ＭＰ１の具体的な回路構成に関し、本発明は上記図１に示した構成に限定するものではない。
【００４０】
その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組み合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件による適宜の組み合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００４１】
１０…電流検出回路、Ｑ１，Ｑ２…（Ｎチャネル）ＦＥＴ、Ｃ１…（第１の補助用）コンデンサ、Ｃ２…（第２の補助用）コンデンサ、ＭＰ１…負電位発生回路。
【図１】
0005942331.tif 000002
【図２】
0005942331.tif 000003
【図３】
0005942331.tif 000004
【図４】
0005942331.tif 000005