(57)【特許請求の範囲】
【請求項１】
光電変換素子と、保持容量素子と、第１のトランジスタと、第２のトランジスタとを有し、
前記光電変換素子は、ゲートがリセット線に接続され、ソース及びドレインの一方が前記リセット線に接続され、
前記保持容量素子は、第１の電極が前記光電変換素子のソース及びドレインの他方に接続され、第２の電極が共通電位線に接続され、
前記第１のトランジスタは、ゲートが前記光電変換素子のソース及びドレインの他方に接続され、ソース及びドレインの一方が電源電位線に接続され、
前記第２のトランジスタは、ゲートがセレクト線に接続され、ソース及びドレインの一方が前記第１のトランジスタのソース及びドレインの他方に接続され、ソース及びドレインの他方が読み出し線に接続され、
前記光電変換素子は、
第１のゲート電極と、
前記第１のゲート電極を覆って設けられた第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられた結晶性半導体層と、
前記結晶性半導体層上の一部に接して離間して設けられた非晶質半導体層と、
前記非晶質半導体層上に設けられた不純物半導体層と、
少なくとも前記不純物半導体層に接して設けられたソース電極及びドレイン電極と、
少なくとも前記非晶質半導体層が設けられていない部分の前記結晶性半導体層を覆って設けられた第２のゲート絶縁層と、
前記第２のゲート絶縁層上に設けられた第２のゲート電極と、
を有し、
前記結晶性半導体層の前記非晶質半導体層が設けられていない部分に受光部が設けられ、
前記第１のゲート電極は遮光性材料により前記結晶性半導体層及び前記非晶質半導体層のすべてと重畳して設けられ、
前記第２のゲート電極は透光性材料により前記受光部と重畳して設けられ、
前記第１のゲート電極は、前記ソース電極またはドレイン電極に電気的に接続されていることを特徴とする光電変換回路。
【請求項２】
請求項１において、
前記リセット線にハイの電位が入力されることで確定する前記第１のトランジスタのソース又はドレインの他方の電位を、前記読み出し線を介して読み出すことにより、前記光電変換素子への光照射の有無を判定することを特徴とする光電変換回路。
【請求項３】
請求項１又は請求項２に記載の光電変換回路と、
画素とを有し、
前記画素は、画素トランジスタと液晶素子とを有し、
前記画素トランジスタのソース又はドレインの一方は、ソース線に接続され、
前記画素トランジスタのソース又はドレインの他方は、前記液晶素子に接続され、
前記ソース線と前記電源電位線とは異なることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子に関する。更には、該光電変換素子を含む光電変換回路、そして、該光電変換回路を搭載した表示装置に関する。
【背景技術】
【０００２】
近年、半導体装置は人間の生活に欠かせないものとなっている。このような半導体装置に含まれる薄膜トランジスタなどの半導体素子は、基板上に半導体膜を形成し、該半導体膜をフォトリソグラフィ法などにより所望の形状に加工することで作製される。このような作製方法は、例えば、液晶表示装置（例えば、液晶テレビ）にも適用されている。
【０００３】
従来の液晶テレビの薄膜トランジスタには、半導体膜として非晶質シリコン膜が用いられることが多い。これは、非晶質シリコン膜により形成された薄膜トランジスタが、比較的作りやすい構造とされているからである。しかし、昨今の動画事情（例えば、３Ｄ映画鑑賞や３Ｄスポーツ観戦など）から、非晶質シリコン膜よりも高速に応答する薄膜トランジスタの開発が進められており、その一例として、微結晶シリコン膜を用いた薄膜トランジスタが挙げられる（例えば、特許文献１）。
【０００４】
一方で、光学方式のタッチパネルの開発が進められている。しかし、現状のタッチパネルでは、受光素子を表示パネルの基板とは異なる基板上に作製して実装することが一般的であり、部材コストが高く、歩留まりが良好でないという問題がある。
【０００５】
そのため、微結晶シリコン膜を用いた薄膜トランジスタによって画素を構成し、該薄膜トランジスタと同一工程で作製される光電変換素子を実現する試みがなされている（例えば、特許文献２及び特許文献３）。なお、光電変換素子にバックゲートを設けてデュアルゲート構造とすることも開示されている（例えば、特許文献４）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２１７４２４号公報
【特許文献２】特開２００９−０８６５６５号公報
【特許文献３】特開２００９−０９３０５０号公報
【特許文献４】特開２００１−０３６０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
受光部に結晶性半導体膜を採用した薄膜トランジスタでは、受光部とは逆側の結晶性半導体層を遮光する必要がある。意図しない外光や迷光により、受光部で光電流が生じることを防止するためである。これは、結晶性半導体層では非晶質半導体層よりもキャリア移動度が高く、結晶性半導体層の端部に光が照射されて吸収した電子を効率良く電流に変換することが可能なため、非晶質半導体層をチャネル形成領域に用いた薄膜トランジスタよりも徹底して遮光する必要があるからである。そのため、該受光部となる結晶性半導体膜と重畳する部分に遮光層が設けられるとよい。しかし、該遮光層がＴｉ層のような仕事関数が大きい金属層である場合には、該遮光層の電位により、結晶性半導体層を通過する電流が生じる。そのため、光が照射されていないときの電流が大きくなってしまい、Ｓ／Ｎ比が減少する。
【０００８】
本発明の一態様は、受光部と重畳する薄膜が結晶性半導体層を用いた光電変換素子であっても、Ｓ／Ｎ比を高く維持して誤動作なく動作させることが可能な光電変換素子を提供することを課題とする。
【０００９】
また、従来の結晶性半導体膜を用いた光電変換素子では、画素トランジスタと同じタイミングで光電変換素子のデータの読み出しが行われ、且つ光電変換素子のデータの読み出し時以外には読み出し線の電位（出力電位）が高電位に保持されているため、光照射された光電変換素子の読み出し期間が非常に短い。薄膜トランジスタと同程度の厚さ（約１０ｎｍ〜３００ｎｍ）で設けられた光電変換素子では、読み出し期間が短いと、読み出しが困難である。
【００１０】
なお、「画素トランジスタ」とは、表示装置にマトリクス状に設けられ、画素のスイッチングに用いられる薄膜トランジスタをいう。画素トランジスタのソース及びドレインの一方は一の配線に電気的に接続され、ソース及びドレインの他方は画素電極に電気的に接続されている。
【００１１】
本発明の一態様は、光照射された光電変換素子の読み出し期間を十分なものとすることが可能な光電変換回路と、該光電変換回路を有する表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、少なくとも結晶性半導体層を受光部に用いて、該結晶性半導体層の受光側には該結晶性半導体層と絶縁層を介して設けられた透光性制御電極を有し、該透光性制御電極と反対側には遮光性材料により設けられた金属層を有し、該金属層は、前記結晶性半導体層と全面が重畳していることを特徴とする光電変換素子、該光電変換素子を用いた光電変換回路、または該光電変換素子若しくは該光電変換回路を用いた表示装置である。
【００１３】
本発明の一態様は、第１のゲート電極と、前記第１のゲート電極を覆って設けられた第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられた結晶性半導体層と、前記結晶性半導体層上の一部に接して離間して設けられた非晶質半導体層と、前記非晶質半導体層上に設けられた不純物半導体層と、少なくとも前記不純物半導体層に接して設けられたソース電極及びドレイン電極と、少なくとも前記非晶質半導体層が設けられていない部分の結晶性半導体層を覆って設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有し、前記結晶性半導体層の前記非晶質半導体層が設けられていない部分に受光部が設けられ、前記第１のゲート電極は遮光性材料により前記結晶性半導体層及び前記非晶質半導体層のすべてと重畳して設けられ、前記第２のゲート電極は透光性材料により受光部と重畳して設けられ、前記第１のゲート電極は、前記ソース電極またはドレイン電極に電気的に接続されていることを特徴とする光電変換素子である。
【００１４】
本発明の一態様は、第１のゲート電極と、前記第１のゲート電極を覆って設けられた第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられた結晶性半導体層と、前記結晶性半導体層上に接して設けられた非晶質半導体層と、前記非晶質半導体層上の一部に離間して設けられた不純物半導体層と、少なくとも前記不純物半導体層に接して設けられたソース電極及びドレイン電極と、少なくとも前記非晶質半導体層が設けられていない部分の結晶性半導体層を覆って設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層上に設けられた第２のゲート電極と、を有し、前記結晶性半導体層及び前記非晶質半導体層の前記不純物半導体層が設けられていない部分に受光部が設けられ、前記第１のゲート電極は遮光性材料により前記結晶性半導体層及び前記非晶質半導体層のすべてと重畳して設けられ、前記第２のゲート電極は透光性材料により受光部と重畳して設けられ、前記第１のゲート電極は、前記ソース電極またはドレイン電極に電気的に接続されていることを特徴とする光電変換素子である。
【００１５】
本発明の一態様は、ゲートがリセット線に電気的に接続され、ソース及びドレインの一方が該ゲートに電気的に接続された、前記構成の本発明の一態様である光電変換素子と、前記光電変換素子のソース及びドレインの他方が第１の電極に電気的に接続され、共通電位線が第２の電極に電気的に接続された保持容量素子と、ゲートが前記光電変換素子のソース及びドレインの前記他方に電気的に接続され、ソース及びドレインの一方が電源電位線に電気的に接続された第１の薄膜トランジスタと、ゲートがセレクト線に電気的に接続され、ソース及びドレインの一方が前記第１の薄膜トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が読み出し線に電気的に接続された第２の薄膜トランジスタと、を有することを特徴とする光電変換回路である。
【００１６】
なお、前記構成の光電変換回路は、表示装置に搭載させることができる。
【００１７】
なお、本明細書において、「膜」とは、ＣＶＤ法（プラズマＣＶＤ法などを含む。）またはスパッタリング法などにより、被形成面の全面に形成されたものをいう。一方で、「層」とは、「膜」が加工されたもの、または被形成面の全面に形成された状態で加工を要しないものをいう。ただし、「膜」と「層」を特に区別することなく用いてもよいものとする。
【発明の効果】
【００１８】
本発明の一態様によれば、受光部と重畳する薄膜の結晶性半導体層を用いた光電変換素子であっても、Ｓ／Ｎ比を高く維持して誤動作なく動作させることが可能な光電変換素子とすることができる。
【００１９】
本発明の一態様によれば、光照射された光電変換素子の読み出し期間を十分なものとすることが可能な光電変換回路と、該光電変換回路を有する表示装置を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様である光電変換素子を説明する図。
【図２】図１にて説明した光電変換素子の作製方法、及び同一の基板上に設けられる薄膜トランジスタの作製方法を説明する第１の図。
【図３】図１にて説明した光電変換素子の作製方法を説明する第２の図。
【図４】図１にて説明した光電変換素子と同一の基板上に設けられる薄膜トランジスタの作製方法を説明する第３の図。
【図５】図１にて説明した光電変換素子を有する光電変換回路を説明する図。
【図６】図５に示す光電変換回路の動作を説明するタイミングチャート。
【図７】図５の光電変換回路の適用例としての表示装置を説明する図。
【図８】実施例１のサンプル１及びサンプル２の受光時の電流値の測定結果を説明する図。
【図９】実施例１のサンプル３の受光時の電流値の測定結果を説明する図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、上面図において、絶縁膜及び絶縁層は図示しないことがある。
【００２２】
（実施の形態１）
本実施の形態では、本発明の一態様である光電変換素子とその作製方法について図面を参照して説明する。
【００２３】
図１は、本発明の一態様である光電変換素子を示す。図１に示す光電変換素子は、基板１００上に設けられた第１の導電層１０２と、第１の導電層１０２を覆って設けられた第１の絶縁層１０４と、第１の絶縁層１０４上に設けられた結晶性半導体層１０６（例えば、微結晶半導体層）と、結晶性半導体層１０６上に離間して設けられた非晶質半導体を含む層１０８と、非晶質半導体を含む層１０８上に設けられた不純物半導体層１１０と、不純物半導体層１１０上に設けられた第２の導電層１１２と、少なくとも結晶性半導体層１０６と第２の導電層１１２を覆って設けられた第２の絶縁層１１４と、第２の絶縁層１１４上に設けられた第３の導電層１１６と、を有する。
【００２４】
なお、第１の絶縁層１０４及び第２の絶縁層１１４は、第１の開口部１２８を有する。第２の絶縁層１１４は、第２の開口部１３０を有する。第１の開口部１２８は、第１の導電層１０２により形成される配線１２４と重畳して設けられ、第１の開口部１２８では、第１の導電層１０２と第３の導電層１１６が接して設けられている。第２の開口部１３０は、第２の導電層１１２により形成されるソース電極及びドレイン電極の一方と重畳して設けられ、第２の開口部１３０では、第２の導電層１１２と第３の導電層１１６が接して設けられている。
【００２５】
なお、第２のゲート電極の電位を第１のゲート電極の電位と独立なものとする場合には、第１の導電層１０２と第３の導電層１１６が電気的に接続されていなくてもよい。
【００２６】
第１の導電層１０２は遮光性材料により形成され、少なくとも第１のゲート電極を構成する。第１のゲート電極は、結晶性半導体層１０６及び非晶質半導体を含む層１０８の全面と重畳して設けられている。
【００２７】
第３の導電層１１６は透光性材料により形成され、少なくとも第２のゲート電極を構成する。第２のゲート電極は、透光性材料により受光部１２０と重畳して設けられている。
【００２８】
また、第１のゲート電極は、第１の開口部１２８において第３の導電層１１６と接して設けられ、第２の導電層１１２により形成されるソース電極及びドレイン電極の一方は、第２の開口部１３０において第３の導電層１１６と接して設けられており、第１のゲート電極と第２の導電層１１２により形成されるソース電極及びドレイン電極の一方は電気的に接続されている。
【００２９】
図１に示す光電変換素子は、表示装置の画素が設けられる基板上に、画素トランジスタと同一の工程で形成することができる。なぜなら、図１に示す光電変換素子は、表示装置の画素トランジスタを変形させたものだからである。図１の光電変換素子と、表示装置の画素トランジスタの作製方法について以下に説明する。
【００３０】
まず、基板１００上に第１の導電層１０２を形成し、第１の導電層１０２を覆って第１の絶縁層１０４を形成する（図２（Ａ））。
【００３１】
基板１００は、絶縁性基板である。基板１００として、例えば、ガラス基板または石英基板などの透光性基板を用いることができる。ここでは、ガラス基板を用いる。基板１００がマザーガラスである場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいが、これに限定されるものではない。
【００３２】
第１の導電層１０２は、遮光性導電膜（例えば金属膜、または一導電型の不純物元素が添加された半導体膜など）を形成し、該遮光性導電膜上にレジストマスクを形成し、該レジストマスクを用いてエッチングを行うことで形成すればよい。または、インクジェット法などを用いて形成してもよい。なお、第１の導電層１０２となる遮光性導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とする。なお、第１の導電層１０２は、少なくとも第１のゲート電極を構成する。
【００３３】
第１の絶縁層１０４は、絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）により形成すればよい。なお、第１の絶縁層１０４は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、第１の絶縁層１０４は、少なくとも第１のゲート絶縁層を構成する。
【００３４】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。
【００３５】
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
【００３６】
ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が前記範囲内に含まれるものとする。
【００３７】
次に、第１の絶縁層１０４上に結晶性半導体層１０６となる結晶性半導体膜１４０と、非晶質半導体を含む層１０８となる非晶質半導体を含む膜１４２と、不純物半導体層１１０となる不純物半導体膜１４４と、を形成する（図２（Ｂ））。
【００３８】
結晶性半導体膜１４０は、結晶性半導体により形成するとよい。結晶性半導体としては、例えば、微結晶半導体が挙げられる。ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長している半導体である。このため、柱状または針状の結晶粒の界面には、粒界が形成されることもある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を有する。また、結晶粒は双晶を有していてもよい。
【００３９】
微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、Ｈｅ、Ａｒ、Ｋｒ、またはＮｅなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
【００４０】
また、結晶性半導体膜１４０に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を、１×１０１８ｃｍ−３未満とすると、結晶性半導体膜１４０の結晶性を高めることができる。
【００４１】
非晶質半導体を含む膜１４２は、バッファ層として機能する。非晶質半導体を含む膜１４２は、好ましくは、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体膜と比較して、一定光電流法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体膜である。すなわち、このような半導体膜は、従来の非晶質半導体膜と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体膜である。なお、本明細書において、このような半導体膜または半導体層を「非晶質半導体を含む膜」または「非晶質半導体を含む層」と記載することとする。
【００４２】
非晶質半導体を含む膜１４２は、「非晶質半導体を含む膜」、ハロゲンを含有する「非晶質半導体を含む膜」、または窒素を含有する「非晶質半導体を含む膜」、最も好ましくはＮＨ基若しくはＮＨ２基を含有する「非晶質半導体を含む膜」とするとよい。ただし、これらに限定されない。
【００４３】
結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体領域を有する。具体的には、結晶性半導体膜１４０から錐形状に伸びた微結晶半導体領域と、非晶質半導体を含む膜１４２と同様の「非晶質半導体を含む膜」と、で構成される。
【００４４】
非晶質半導体を含む膜１４２がバッファ層を形成することにより薄膜トランジスタのオフ電流を低減することができる。また、結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面領域には、錐形状の微結晶半導体領域を有するため、縦方向（膜厚方向）の抵抗、すなわち、非晶質半導体を含む膜１４２と、不純物半導体膜１４４により構成されるソース領域またはドレイン領域と、の間の抵抗を低くすることができ、薄膜トランジスタのオン電流を高めることができる。すなわち、従来の非晶質半導体を適用した場合と比較すると、オフ電流を十分に低減させつつ、オン電流の低下をも抑制することができ、薄膜トランジスタのスイッチング特性を高くすることができる。
【００４５】
前記微結晶半導体領域は、第１の絶縁層１０４から非晶質半導体を含む膜１４２に向かって先端が細くなる錐形状の結晶粒により大部分が構成されているとよい。または、第１の絶縁層１０４から非晶質半導体を含む膜１４２に向かって幅が広がる結晶粒により大部分が構成されていてもよい。
【００４６】
結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面領域において、微結晶半導体領域が第１の絶縁層１０４から非晶質半導体を含む膜１４２に向かって先端が細くなる錐形状の結晶粒である場合には、結晶性半導体膜１４０側のほうが、非晶質半導体を含む膜１４２側と比較して、微結晶半導体領域の占める割合が高い。微結晶半導体領域は、結晶性半導体膜１４０の表面から厚さ方向に成長するが、原料ガスにおいてシランに対する水素の流量が小さく（すなわち、希釈率が低く）、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒が錐形状になり、堆積されて形成される半導体は、大部分が非晶質半導体となる。
【００４７】
なお、結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面領域は、窒素、特にＮＨ基若しくはＮＨ２基を含有することが好ましい。これは、微結晶半導体領域に含まれる結晶の界面、及び微結晶半導体領域と非晶質半導体領域の界面において、窒素、特にＮＨ基若しくはＮＨ２基がシリコン原子のダングリングボンドと結合すると、欠陥を低減させ、キャリアが流れやすくなるためである。このため、窒素、好ましくはＮＨ基若しくはＮＨ２基を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドが窒素、好ましくはＮＨ基若しくはＮＨ２基で架橋されやすくなるため、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面領域のキャリア移動度が向上する。そのため、薄膜トランジスタの電界効果移動度が向上する。
【００４８】
なお、結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面領域の酸素濃度を低減させると、微結晶半導体領域と非晶質半導体領域の界面または結晶粒間の界面における欠陥を低減させ、キャリアの移動を阻害する結合を低減させることができる。
【００４９】
ここで、第１の絶縁層１０４と結晶性半導体膜１４０の界面から結晶性半導体膜１４０と非晶質半導体を含む膜１４２の界面（すなわち、結晶性半導体膜１４０の錐形状に伸びた微結晶半導体領域の先端）までの距離を３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を効果的に抑制することができる。
【００５０】
不純物半導体膜１４４は、一導電型を付与する不純物元素を添加した半導体により形成する。薄膜トランジスタがｎ型である場合には、一導電型を付与する不純物元素として、例えば、ＰまたはＡｓを添加したシリコンが挙げられる。薄膜トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えば、Ｂを添加することも可能である。ただし、薄膜トランジスタはｎ型とすることが好ましい。そのため、ここでは、例えば、Ｐを添加したシリコンを用いる。なお、不純物半導体膜１４４は非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。
【００５１】
不純物半導体膜１４４を非晶質半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１倍以上１０倍未満、好ましくは１倍以上５倍以下とすればよい。不純物半導体膜１４４を結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。
【００５２】
次に、不純物半導体膜１４４上にレジストマスクを形成し、該レジストマスクを用いて結晶性半導体膜１４０と、非晶質半導体を含む膜１４２と、不純物半導体膜１４４と、をエッチングすることで、薄膜積層体１４６を形成し、第１の絶縁層１０４及び薄膜積層体１４６上に導電膜１４８を形成する（図２（Ｃ））。
【００５３】
導電膜１４８は、第１の導電層１０２と同様に導電性材料（例えば金属、または一導電型の不純物元素が添加された半導体など）により形成すればよい。ただし、導電膜１４８は遮光性導電膜に限定されない。なお、導電膜１４８は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造として形成する。
【００５４】
次に、導電膜１４８上にレジストマスクを形成し、該レジストマスクを用いて導電膜１４８をエッチングすることで、第２の導電層１１２を形成する。更には、当該工程で、薄膜積層体１４６の上部をもエッチングして結晶性半導体層１０６、非晶質半導体を含む層１０８、及び不純物半導体層１１０を形成してもよい。または、該レジストマスクを除去した後に、第２の導電層１１２をマスクとして用いてエッチングを行うことで結晶性半導体層１０６、非晶質半導体を含む層１０８、及び不純物半導体層１１０を形成してもよい。
【００５５】
その後、これらを覆って保護絶縁膜を形成する。なお、第２の導電層１１２は、少なくとも薄膜トランジスタのソース電極及びドレイン電極を構成する。
【００５６】
なお、これ以降の説明では、光電変換素子の作製方法と薄膜トランジスタの作製方法をそれぞれ異なる図を用いて説明する。すなわち、図３は、光電変換素子の作製方法を示し、図４は、薄膜トランジスタの作製方法を示す。
【００５７】
次に、保護絶縁膜に複数の開口部（例えば、画素開口部１５２）を形成することで、第２の絶縁層１１４を形成する（図３（Ａ）及び図４（Ａ））。複数の開口部は、保護絶縁膜上にレジストマスクを形成し、当該レジストマスクを介してエッチングを行うことにより形成する。複数の開口部は、工程の簡略化のため、一のエッチング工程により形成することが好ましい。
【００５８】
次に、第１の開口部１２８、第２の開口部１３０及び画素開口部１５２が設けられた第２の絶縁層１１４上に第３の導電層１１６となる透光性導電膜１５０を形成する（図１、図３（Ｂ）及び図４（Ｂ））。第３の導電層１１６は、少なくとも、画素トランジスタに電気的に接続される画素電極と、光電変換素子の受光部と重畳して設けられる第２のゲート電極を構成する。従って、第３の導電層１１６となる透光性導電膜１５０は、透光性を有する材料により形成する。
【００５９】
透光性導電膜１５０は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した透光性導電膜１５０は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００６０】
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはアニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体などがあげられる。
【００６１】
透光性導電膜１５０は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物、グラフェンなどを用いて形成することができる。
【００６２】
透光性導電膜１５０は、例示した前記材料により形成した膜をフォトリソグラフィ法により加工して形成すればよい。
【００６３】
次に、透光性導電膜１５０上にレジストマスクを形成し、該レジストマスクを用いて透光性導電膜１５０をエッチングすることで、第３の導電層１１６を形成する（図３（Ｃ）及び図４（Ｃ））。
【００６４】
以上説明したように、基板１００上に光電変換素子（図３（Ｃ））と画素トランジスタ（図４（Ｃ））を作製することができる。
【００６５】
なお、図示していないが、第２の絶縁層１１４と第３の導電層１１６との間に、スピンコーティング法などにより形成した有機樹脂により形成される絶縁層を有していてもよい。
【００６６】
なお、図１では、非晶質半導体を含む層１０８は受光部１２０に設けられていないが、本発明の一態様である光電変換素子はこれに限定されず、受光部１２０において非晶質半導体を含む層１０８は設けられていてもよい。すなわち、バッファ層は離間して設けられていなくてもよい。
【００６７】
図７には、図１では非晶質半導体を含む層１０８により形成されていたバッファ層が、離間されていない形態を示す。図７では、離間されていない非晶質半導体を含む層１０９が結晶性半導体層１０６の全面に接して設けられ、不純物半導体層１１０は、非晶質半導体を含む層１０９上に接して、離間して設けられている。
【００６８】
なお、第１の導電層１０２により形成される第１のゲート電極と、第３の導電層１１６により形成される第２のゲート電極は、必ずしも双方がゲート電極として機能しなくてもよい。従って、第１のゲート電極の電位と第２のゲート電極の電位のいずれかがフローティングであってもよい。特に、第１のゲート電極の電位がフローティングである場合には、第１のゲート電極は遮光層としてのみ機能することになる。
【００６９】
本実施の形態の光電変換素子では、受光側とは反対側の結晶性半導体層１０６及び非晶質半導体を含む層１０８の全面が遮光されるため、迷光による光電流の発生が抑えられる。また、第３の導電層１１６により形成される第２のゲート電極により結晶性半導体層１０６の電界を制御することができるため、結晶性半導体層１０６及び非晶質半導体を含む層１０８の全面が第１のゲート電極と重畳している場合であっても、第１のゲート電極の電位に関わらず、結晶性半導体層１０６における意図しない電流の発生を防止することができる。従って、本実施の形態の光電変換素子は、誤動作なくＳ／Ｎ比を高く維持して動作させることが可能である。
【００７０】
更には、本実施の形態の光電変換素子は、本実施の形態にて説明したように表示装置に搭載される画素トランジスタと同一の基板上に同一の工程により作製することができる。
【００７１】
（実施の形態２）
本実施の形態では、本発明の一態様である光電変換回路について説明する。本実施の形態の光電変換回路は、実施の形態１の光電変換素子を用いたものである。なお、本実施の形態では、表示装置の一例として液晶表示装置を用いたが、これに限定されない。
【００７２】
図５（Ａ）は、液晶表示装置の画素構成の一例を示す。
【００７３】
図５（Ａ）に示す液晶表示装置では、素子基板２００上に表示部２０２が設けられ、表示部２０２には画素回路２０４がマトリクス状に配列されている。画素回路２０４は画素トランジスタを含み、該画素トランジスタはゲート線２０８及びソース線２１０と電気的に接続されている。ゲート線２０８は、ゲート線駆動回路２１２に電気的に接続されている。ソース線２１０は、ソース線駆動回路２１３に電気的に接続されている。また、表示部２０２には、一定数の画素毎に光電変換回路２０６が設けられており、光電変換回路２０６は、光電変換素子を含む。
【００７４】
画素回路２０４に含まれる画素トランジスタとしては、例えば実施の形態１で説明した画素トランジスタを用いればよい。
【００７５】
光電変換回路２０６に含まれる光電変換素子としては、例えば実施の形態１で説明した光電変換素子を用いればよい。
【００７６】
光電変換回路２０６は、リセット電位を入力するリセット線２１４、走査するためのセレクト電位を入力するセレクト線２１６、及び光電変換により生じた電気信号を出力する読み出し線２１８に電気的に接続されている。
【００７７】
リセット線２１４は光電変換素子用リセット回路２２０に電気的に接続され、セレクト線２１６は光電変換素子用走査回路２２２に電気的に接続され、読み出し線２１８は光電変換素子用読み出し回路２２４に電気的に接続されている。
【００７８】
図５（Ａ）に示す液晶表示装置において、指またはペンなどの指示物が光電変換回路２０６上に存在すると、該光電変換回路内の光電変換素子の受光部の光電流値が変化し、光電変換素子において電気信号が生成される。該電気信号は、読み出し線２１８を介して光電変換素子用読み出し回路２２４に伝送される。なお、光電変換回路２０６に設けられた光電変換素子から伝送される電気信号の強度は微弱であることが一般的であるため、光電変換素子用読み出し回路２２４には、増幅回路などが設けられていることが好ましい。
【００７９】
なお、一般に、指またはペンなどの指示物は画素回路２０４よりも大きいため、光電変換回路２０６は、画素回路２０４と同じ数だけ有する必要はなく、画素回路２０４の数よりも少なくすることができる。従って、４画素（２行×２列）につき１の光電変換回路が設けられていてもよく、９画素（３行×３列）につき１の光電変換回路が設けられていてもよい。設けられる光電変換回路の数は、指示物の大きさなどに応じて適宜決定すればよい。なお、本実施の形態では、光電変換回路２０６が格子状に配置されているが、光電変換回路２０６の配置は、これに限定されない。
【００８０】
図５（Ｂ）は、図５（Ａ）における点線領域２２５内の回路図を示す。点線領域２２５内には、画素回路と光電変換回路が設けられている。
【００８１】
図５（Ｂ）において、ゲート線２０８及びソース線２１０と電気的に接続された画素トランジスタ２２６のソース及びドレインの一方はソース線２１０に電気的に接続されており、画素トランジスタ２２６のソース及びドレインの他方は液晶素子２２８の第１の電極に電気的に接続されており、液晶素子２２８の第２の電極は、共通電位の対向電極（図示しない）に電気的に接続されている。画素トランジスタ２２６のソース及びドレインの他方は保持容量素子２３２の第１の電極に電気的に接続されており、保持容量素子２３２の第２の電極は、共通電位線２３０と電気的に接続されている。
【００８２】
光電変換回路２０６は、光電変換素子２３４と、薄膜トランジスタ２３６と、薄膜トランジスタ２３８と、保持容量素子２４０と、を含む。
【００８３】
光電変換素子２３４のゲートはリセット線２１４と電気的に接続され、ソース及びドレインの一方は該ゲートに電気的に接続され、ソース及びドレインの他方は、薄膜トランジスタ２３６のゲート及び保持容量素子２４０の第１の電極に電気的に接続されている。保持容量素子２４０の第２の電極は共通電位線２４２に電気的に接続されている。薄膜トランジスタ２３６のソース及びドレインの一方は電源電位線２４４に電気的に接続され、該ソース及びドレインの他方は薄膜トランジスタ２３８のソース及びドレインの一方に電気的に接続されている。薄膜トランジスタ２３８のゲートはセレクト線２１６に電気的に接続され、ソース及びドレインの他方は読み出し線２１８に電気的に接続されている。
【００８４】
なお、薄膜トランジスタ２３６及び薄膜トランジスタ２３８のトランジスタ構造は特に限定されない。また、薄膜トランジスタ２３６及び薄膜トランジスタ２３８のチャネル形成領域に用いられる半導体層を形成する材料についても特に限定されないが、画素トランジスタ２２６及び光電変換素子２３４と同一の基板上に同一の工程により形成することができる構造及び材料とすることが好ましい。
【００８５】
なお、共通電位線２３０が共通電位線２４２を兼ねる構成とすると共通電位線の本数を削減することができ、開口率を向上させることができるため好ましい。
【００８６】
ここで、本実施の形態の光電変換回路２０６の動作について説明する。本実施の形態の光電変換回路では、指示物をレーザ光とすることも可能である。そのため、ここでは、レーザ光を指示物として用いる形態を説明する。
【００８７】
なお、以下の説明では、画素トランジスタ２２６、光電変換素子２３４、薄膜トランジスタ２３６及び薄膜トランジスタ２３８がｎ型トランジスタである場合について説明するが、これに限定されるものではない。
【００８８】
図６は、光電変換回路２０６の動作を説明するタイミングチャートを示す。
【００８９】
まず、リセット線２１４がＨｉｇｈ電位になると、保持容量素子２４０の第１の電極と電気的に接続された部分は、光電変換素子２３４を介してリセット線２１４に電気的に接続され、当該部分の電位が高電位となり、この電位と薄膜トランジスタ２３６のソースの電位との電位差（薄膜トランジスタ２３６のゲート電圧）が薄膜トランジスタ２３６の閾値電圧以上になると、薄膜トランジスタ２３６がオンする。薄膜トランジスタ２３６がオンすることで、薄膜トランジスタ２３６と薄膜トランジスタ２３８の間の配線が、電源電位線２４４に電気的に接続され、薄膜トランジスタ２３６と薄膜トランジスタ２３８の間の配線には電荷が蓄積され、薄膜トランジスタ２３６と薄膜トランジスタ２３８の間の配線の電位が高電位となる。この期間を充電期間と呼ぶ。充電期間はある一定の周期で設定されていればよい。
【００９０】
前記充電期間経過後、セレクト線２１６をＨｉｇｈ電位とすると、薄膜トランジスタ２３８がオンする。薄膜トランジスタ２３８がオンすると、光電変換素子２３４の受光部への光照射が無い場合は、薄膜トランジスタ２３６と薄膜トランジスタ２３８の間の配線に蓄積された電荷により読み出し線２１８の電位が高くなる。したがって、このときの読み出し線２１８の電位により光電変換素子２３４への光照射の有無を判定することができる。なお、このとき、薄膜トランジスタ２３６と薄膜トランジスタ２３８の間の配線に蓄積されている電荷は有限であるため、読み出し線２１８の電位は一定ではなく、読み出し期間中に徐々に低下する。
【００９１】
一方で、光電変換素子２３４の受光部にレーザ光が照射されて光電流が生じた場合には、逆飽和電流が発生し、光電変換素子２３４から保持容量素子２４０の第１の電極と電気的に接続された部分へは電荷の供給が十分になされないため、保持容量素子２４０の第１の電極と電気的に接続された薄膜トランジスタ２３６のゲートはＨｉｇｈ電位とならず、薄膜トランジスタ２３６はオンしない。そのため、薄膜トランジスタ２３６と薄膜トランジスタ２３８の間の配線に電荷は蓄積されず、読み出し線２１８の電位は変わらない。
【００９２】
このように、光電変換素子２３４の受光部が受光した場合に読み出し線２１８の電位が変わらず、光電変換素子２３４の受光部が受光しなかった場合に読み出し線２１８の電位が高くなる。従って、あるタイミングにおける読み出し線２１８の電位を光電変換素子用読み出し回路２２４で判定することで、光電変換素子２３４の受光部が受光したか否かを判定することができる。
【００９３】
なお、ここで、光電変換素子用読み出し回路２２４は、読み出し線２１８の電位が所定の閾値以上であるか否かにより光照射の有無のみを判定してもよいし、読み出し線２１８の電位により光照射の度合いを判定してもよい。
【００９４】
本実施の形態の光電変換回路では、ゲート線２０８とセレクト線２１６が異なる独立した配線として設けられているため、ゲート線２０８の信号のタイミングとセレクト線２１６のタイミングを異なるものとすることができる。従って、クロストークや電圧降下を抑制することができる。更には、複数の画素毎に一の光電変換回路が設けられているときに、読み出し期間を長く設定することが可能である。
【００９５】
なお、本実施の形態の光電変換素子２３４としては、図１に示したものを用いている。そのため、第２のゲート電極により半導体層の電界を制御することができ、半導体層の全面が第１のゲート電極と重畳している場合であっても、第１のゲート電極の電位に関わらず、結晶性半導体層１０６における意図しない電流の発生を防止することができる。従って、光電変換素子２３４として、図１の光電変換素子を用いることで、本実施の形態の光電変換回路を誤動作なくＳ／Ｎ比を高く維持して動作させることが可能である。
【００９６】
なお、セレクト線２１６が一定の周期で隣り合う光電変換回路２０６を順次選択していくことで、レーザ光の連続的な変化をも検出することができる。
【００９７】
なお、図５（Ｂ）では、一の光電変換回路に一の光電変換素子が設けられた形態を示したが、これに限定されず、一の光電変換回路に複数の光電変換素子が設けられていてもよい。
【００９８】
なお、保持容量素子２４０は、必要でなければ設けられていなくてもよい。光電変換素子２３４が有する容量値が十分なものであり、読み出し線２１８の電位がＨｉｇｈ電位であるかＬｏｗ電位であるか判定することが可能であれば、保持容量素子２４０を設けられていなくてもよい。
【実施例１】
【００９９】
本実施例では、図１に示すように、本発明の一態様である光電変換素子において、第１のゲート電極と第２のゲート電極の双方が設けられていることにより、受光部を形成する半導体層の意図しない電流を抑制することができることを実験データに基づいて説明する。
【０１００】
本実施例では、３種類のサンプルを作製した。サンプル１は、光電変換素子に第１のゲート電極と第２のゲート電極の双方が設けられているデュアルゲート型とした。サンプル２は、光電変換素子に第２のゲート電極のみが設けられているトップゲート型とした。サンプル３は、光電変換素子に第１のゲート電極のみが設けられているボトムゲート型とした。
【０１０１】
サンプル１〜３の光電変換素子（図５（Ｂ）に示す光電変換素子２３４）の作製方法について、図２及び図３を参照して以下に説明する。
【０１０２】
まず、基板１００上に下地絶縁膜（図示しない。）を形成した。その後、サンプル１とサンプル３の下地絶縁膜上に第１の導電層１０２を形成した。
【０１０３】
基板１００としては、ガラス基板（コーニング製ＥＡＧＬＥ  ＸＧ）を用いた。
【０１０４】
下地絶縁膜は、プラズマＣＶＤ法により形成した酸化窒化シリコン膜である。
【０１０５】
第１の導電層１０２は、厚さ１００ｎｍのＡｌ層を、厚さ５０ｎｍのＴｉ層により挟持した３層構造とした。Ａｌ層及びＴｉ層は、アルゴンガスを用いたスパッタリング法によりＡｌ膜及びＴｉ膜を積層して形成し、該積層膜上にレジストマスクを形成し、三塩化ホウ素ガスと塩素ガスの混合ガスを用いてエッチングし、その後四フッ化炭素ガスを用いてエッチングすることにより形成した。該エッチングは、ＩＣＰ装置を用いて行った。エッチング後、該レジストマスクは除去した。
【０１０６】
次に、サンプル１とサンプル３の第１の導電層１０２を覆って第１の絶縁層１０４を形成した（図２（Ａ））。
【０１０７】
第１の絶縁層１０４は、厚さ３００ｎｍの窒化シリコン膜とした。該窒化シリコン膜は、シランガスの流量を１５ｓｃｃｍ、水素ガスの流量を２００ｓｃｃｍ、窒素ガスの流量を１８０ｓｃｃｍ、アンモニアガスの流量を５００ｓｃｃｍとし、処理室内の圧力を１００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を２００Ｗとして、平行平板型のプラズマ処理装置を用いたプラズマＣＶＤ法により形成した。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を３０ｍｍとした。
【０１０８】
その後、結晶性半導体膜１４０の被形成面（サンプル１とサンプル３では第１の絶縁層１０４、サンプル２では下地絶縁膜）に一酸化二窒素によりプラズマ処理を施した。該プラズマ処理は、一酸化二窒素ガスの流量を４００ｓｃｃｍとし、処理室内の圧力を６０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を３００Ｗとして、平行平板型のプラズマ処理装置を用いて３分間のプラズマ放電を行った。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を３０ｍｍとした。
【０１０９】
なお、以下の工程から透光性導電膜１５０を形成する工程までは、サンプル１〜３のすべてに対して行った。
【０１１０】
次に、結晶性半導体膜１４０、非晶質半導体を含む膜１４２及び不純物半導体膜１４４を形成した（図２（Ｂ））。まず、結晶性半導体膜１４０は、２段階の工程（第１の形成工程及び第２の形成工程）により形成した。
【０１１１】
結晶性半導体膜１４０の第１の形成工程は、平均厚さ５ｎｍ程度となるように種結晶を形成する工程である。結晶性半導体膜１４０の第１の形成工程は、シランガスの流量を６ｓｃｃｍ、水素ガスの流量を７５０ｓｃｃｍ、アルゴンガスの流量を７５０ｓｃｃｍとし、処理室内の圧力を５３２Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を２５０Ｗとして、平行平板型のプラズマ処理装置を用いたプラズマＣＶＤ法により行った。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を１５ｍｍとした。
【０１１２】
結晶性半導体膜１４０の第２の形成工程は、厚さ６５ｎｍ程度となるように前記種結晶を成長させる工程である。結晶性半導体膜１４０の第２の形成工程は、シランガスの流量を１．８ｓｃｃｍ、水素ガスの流量を７５０ｓｃｃｍ、アルゴンガスの流量を７５０ｓｃｃｍとし、処理室内の圧力を５０００Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を１２５Ｗとして、平行平板型のプラズマ処理装置を用いたプラズマＣＶＤ法により行った。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を７ｍｍとした。
【０１１３】
次に、結晶性半導体膜１４０上に厚さ８０ｎｍの非晶質半導体を含む膜１４２を形成した。非晶質半導体を含む膜１４２は、シランガスの流量を２０ｓｃｃｍ、１０００ｐｐｍアンモニアガス（水素ガス希釈）の流量を５０ｓｃｃｍ、水素ガスの流量を７００ｓｃｃｍ、アルゴンガスの流量を７５０ｓｃｃｍとし、処理室内の圧力を３５０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとして、平行平板型のプラズマ処理装置を用いたプラズマＣＶＤ法により形成した。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を２５ｍｍとした。
【０１１４】
なお、結晶性半導体膜１４０から錐形状に伸びた微結晶半導体領域は、結晶性半導体膜１４０上に非晶質半導体を含む膜１４２を堆積させることで形成した。
【０１１５】
次に、非晶質半導体を含む膜１４２上に厚さ５０ｎｍの不純物半導体膜１４４を形成した。不純物半導体膜１４４は、シランガスの流量を８０ｓｃｃｍ、５％ホスフィンガス（シランガス希釈）の流量を５０ｓｃｃｍ、水素ガスの流量を７５０ｓｃｃｍとし、処理室内の圧力を１２５０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとして、平行平板型のプラズマ処理装置を用いて形成した。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を１５ｍｍとした。
【０１１６】
次に、不純物半導体膜１４４上にレジストマスクを形成し、該レジストマスクを用いて、結晶性半導体膜１４０、非晶質半導体を含む膜１４２及び不純物半導体膜１４４をエッチングして薄膜積層体１４６を形成し、第１の絶縁層１０４及び薄膜積層体１４６上に導電膜１４８を形成した（図２（Ｃ））。
【０１１７】
ここで、薄膜積層体１４６を形成するためのエッチングは、三塩化ホウ素ガスと、四フッ化炭素ガスと、酸素ガスとの混合ガスを用いて行った。該エッチングは、ＩＣＰ装置を用いて行った。
【０１１８】
その後、酸素プラズマ処理を行い、薄膜積層体１４６の側壁に酸化膜を形成し、前記レジストマスクを除去した。該酸素プラズマ処理は、酸素ガスの流量を１００ｓｃｃｍとし、処理室内の圧力を０．６７Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を６０Ｗとして、ソースパワーを２０００Ｗ、バイアスパワーを３５０Ｗとして平行平板型のプラズマ処理装置を用いて行った。なお、ここでは、基板１００を−１０℃とし、上部電極と下部電極の間隔を１５ｍｍとした。該プラズマ処理は、ＩＣＰ装置を用いて行った。
【０１１９】
導電膜１４８は、厚さ２００ｎｍのＡｌ膜を厚さ５０ｎｍのＴｉ膜により挟持するようにアルゴンガスを用いたスパッタリング法により積層膜を形成した。
【０１２０】
次に、導電膜１４８上にレジストマスクを形成し、三塩化ホウ素ガスを用いてエッチングすることにより、薄膜積層体１４６の表面から１５０ｎｍまでエッチングし、第２の導電層１１２、不純物半導体層１１０、非晶質半導体を含む層１０８、結晶性半導体層１０６を形成した（図２（Ｄ））。該エッチングは、ＩＣＰ装置を用いて行った。エッチング後、該レジストマスクは除去した。
【０１２１】
次に、結晶性半導体層１０６の表面に水プラズマ処理を行った。該プラズマ処理は、水蒸気の流量を３００ｓｃｃｍとし、処理室内の圧力を６６．５Ｐａ、パワーを１８００Ｗとして行った。
【０１２２】
次に、第２の絶縁層１１４となる絶縁膜を形成した。該絶縁膜は、厚さ３００ｎｍの窒化シリコン膜とした。該窒化シリコン膜は、シランガスの流量を２０ｓｃｃｍ、アンモニアガスの流量を２２０ｓｃｃｍ、窒素ガスの流量を４５０ｓｃｃｍ、水素ガスの流量を４５０ｓｃｃｍとし、処理室内の圧力を１６０Ｐａ、ＲＦ電源周波数を１３．５６ＭＨｚ、ＲＦ電源の電力を２００Ｗとして、平行平板型のプラズマ処理装置を用いたプラズマＣＶＤ法により形成した。なお、ここでは、上部電極を２５０℃、下部電極を２９０℃とし、上部電極と下部電極の間隔を２１ｍｍとした。
【０１２３】
次に、第２の絶縁層１１４となる絶縁膜上にレジストマスクを形成し、三フッ化メタンガスとヘリウムガスの混合ガスを用いてエッチングすることにより、所望の箇所の第２の導電層１１２に達する開口部、及び所望の箇所の第１の導電層１０２に達する開口部を形成することで、第２の絶縁層１１４を形成した（図３（Ａ））。該エッチングは、ＩＣＰ装置を用いて行った。エッチング後、該レジストマスクは除去した。
【０１２４】
次に、第２の絶縁層１１４上に透光性導電膜１５０を形成し（図３（Ｂ））、透光性導電膜１５０上にレジストマスクを形成して該レジストマスクを用いて透光性導電膜１５０をエッチングすることで、第３の導電層１１６を形成した（図３（Ｃ））。
【０１２５】
透光性導電膜１５０は、アルゴンガスを用いたスパッタリング法により、厚さ５０ｎｍのインジウム錫酸化物膜を形成した。該エッチングは、ウエットエッチングにより行った。
【０１２６】
なお、当該工程でサンプル１及びサンプル２には第２のゲート電極を形成した。
【０１２７】
以上のように作製した光電変換素子に光照射して、光電変換素子のゲートとドレインを同電位とし、ソースとドレインの間の電流値（リーク電流値）を測定した。
【０１２８】
図８（Ａ）は、サンプル１（デュアルゲート構造）についての測定結果を示す。図８（Ｂ）は、サンプル２（トップゲート構造）についての測定結果を示す。図９は、サンプル３（ボトムゲート構造）についての測定結果を示す。
【０１２９】
前記測定結果の比較から、サンプル３と比較して、サンプル１及びサンプル２では、光電変換素子のチャネル形成領域においてリーク電流値が小さく、且つ電流を速やかに通過させることができる。従って、早期の読み出しが可能で、Ｓ／Ｎ比を高く維持して動作させることができる。
【０１３０】
また、サンプル１では、第２のゲート電極により結晶性半導体層１０６の電界を制御することができるため、半導体層の全面が第１のゲート電極と重畳している場合であっても、第１のゲート電極の電位に関わらず、半導体層における意図しない電流の発生を防止することができる。
【符号の説明】
【０１３１】
１００    基板
１０２    第１の導電層
１０４    第１の絶縁層
１０６    結晶性半導体層
１０８    非晶質半導体を含む層
１０９    非晶質半導体を含む層
１１０    不純物半導体層
１１２    第２の導電層
１１４    第２の絶縁層
１１６    第３の導電層
１２０    受光部
１２４    配線
１２８    第１の開口部
１３０    第２の開口部
１４０    結晶性半導体膜
１４２    非晶質半導体を含む膜
１４４    不純物半導体膜
１４６    薄膜積層体
１４８    導電膜
１５０    透光性導電膜
１５２    画素開口部
２００    素子基板
２０２    表示部
２０４    画素回路
２０６    光電変換回路
２０８    ゲート線
２１０    ソース線
２１２    ゲート線駆動回路
２１３    ソース線駆動回路
２１４    リセット線
２１６    セレクト線
２１８    読み出し線
２２０    光電変換素子用リセット回路
２２２    光電変換素子用走査回路
２２４    光電変換素子用読み出し回路
２２５    点線領域
２２６    画素トランジスタ
２２８    液晶素子
２３０    共通電位線
２３２    保持容量素子
２３４    光電変換素子
２３６    薄膜トランジスタ
２３８    薄膜トランジスタ
２４０    保持容量素子
２４２    共通電位線
２４４    電源電位線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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