(57)【特許請求の範囲】
【請求項１】
フローティングゲートを含み半導体基板上に積層された層構造のメモリーセルが、前記フローティングゲートのゲート幅方向および前記ゲート幅方向と直交する方向にアレイ状に配置された不揮発性記憶装置であって、
第１のメモリーセルと、前記第１のメモリーセルに対して前記ゲート幅方向に隣接して配置された第２のメモリーセルと、前記第１のメモリーセルに対して前記ゲート幅方向と直交する方向に隣接して配置された第３のメモリーセルと、前記第１のメモリーセルと前記第２のメモリーセルとの間に配置された信号線であって、前記フローティングゲートと同じ層で構成された信号線とを有する不揮発性記憶装置。
【請求項２】
フローティングゲートを含み半導体基板上に積層された層構造のメモリーセルが、前記フローティングゲートのゲート幅方向および前記ゲート幅方向と直交する方向にアレイ状に配置された不揮発性記憶装置であって、
第１のメモリーセルと、前記第１のメモリーセルに対して前記ゲート幅方向に隣接して配置された第２のメモリーセルと、前記第１のメモリーセルに対して前記ゲート幅方向と直交する方向に隣接して配置された第３のメモリーセルと、を有し、前記第１のメモリーセルの拡散領域と前記第３のメモリーセルの拡散領域とが分離され、
前記第１のメモリーセルと前記第２のメモリーセルとの間に、前記フローティングゲートと同じ層で構成された信号線を有する不揮発性記憶装置。
【請求項３】
フローティングゲートを含み半導体基板上に積層された層構造のメモリーセルが、第１の方向および前記第１の方向と直交する第２の方向にアレイ状に配置された不揮発性記憶装置であって、
第１のメモリーセルと、前記第１のメモリーセルに対して前記第１の方向に隣接して配置された第２のメモリーセルと、前記第１のメモリーセルに対して前記第２の方向に隣接して配置された第３のメモリーセルと、を有し、
前記第１のメモリーセルの拡散領域と前記第３のメモリーセルの拡散領域とが分離され、
前記第１のメモリーセルと前記第３のメモリーセルの間に、前記フローティングゲートと同じ層で構成された信号線を配置した不揮発性記憶装置。
【請求項４】
請求項３に記載の不揮発性記憶装置において、
前記第１のメモリーセルと前記第２のメモリーセルの間に、前記フローティングゲートと同じ層で構成された信号線を配置した不揮発性記憶装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の不揮発性記憶装置において、
前記信号線はアレイ状に配置された前記メモリーセルの選択を行うワード線と電気的に接続されている不揮発性記憶装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の不揮発性記憶装置において、
前記メモリーセルは、前記フローティングゲートを含むＦＡＭＯＳトランジスタと、前記メモリーセルの選択を行うワード線によって選択される選択トランジスタと、が直列に接続されている不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及び不揮発性記憶装置の検査方法等に関する。
【背景技術】
【０００２】
従来から、高集積化に適した不揮発性記憶装置のメモリーセルの製造方法が提案されている。例えば特許文献１および特許文献２の発明は、端部におけるマスク合わせの余裕を不要にすることで、メモリーセルについて寸法を小さくする製造方法を提案している。メモリーセルが小さくなることで、高集積化された不揮発性記憶装置を製造できる。
【０００３】
また、製造工程を簡略化して歩留まりを高める方法が提案されている。特許文献３の発明は、ＦＡＭＯＳ（Floating gate Avalanche-injection MOS）を一層ポリシリコン構造で形成することにより、製造工程を短縮して歩留まりを高めることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５９−１３０４７６号公報
【特許文献２】特開昭５９−１３０４７７号公報
【特許文献３】特開平２−２８３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、フラッシュメモリーのような大容量の不揮発性記憶装置を利用することができる。一方で、製品によりばらつきが生じ得るアナログ回路のキャリブレーション用途等で、小容量で安価なＯＴＰ（One Time Programmable）メモリーへの需要がある。
【０００６】
ＯＴＰメモリーは１回だけ書き込みが可能な不揮発性メモリーである。例えば、ＦＡＭＯＳは、不揮発性メモリーの一種であって、紫外線により書き込み情報の消去が可能である。しかし、紫外線照射用窓のない一般に用いられるＩＣパッケージで覆われた後は、小容量のＯＴＰメモリーとして使用可能である。
【０００７】
ここで、安価で信頼性の高いＯＴＰメモリーを実現するためには、例えば短絡等の加工不良が発生しにくい設計で歩留まりを高めることが必要である。また、短絡等を検出する効率的なテストによって、テスト時間を短縮することも安価なＯＴＰメモリーの実現に必要である。
【０００８】
ここで、特許文献１〜３に記載されているメモリーセルは、フローティングゲートの分離を、そのフローティングゲートの層の加工で行うだけである。そのため、加工不良が生じると隣接するフローティングゲート間で短絡が発生する可能性がある。特に、特許文献１〜２の発明は、フローティングゲート間の距離を縮めるものであり、微細化の進展に伴って隣接するフローティングゲート間で短絡を発生しやすくする。
【０００９】
このとき、短絡を生じさせる残存物（例えば、エッチング残り）が非常に高抵抗である場合には、一方のフローティングゲートの電荷が、他方のフローティングゲートへ移動するのに長時間かかることもあり得る。そのため、このような短絡を検出するために、出荷検査時に特殊なテストパターンと長いテスト時間を要する。
【００１０】
本発明はこのような問題点に鑑みてなされたものである。本発明のいくつかの態様によれば、隣接するフローティングゲート間の短絡が発生しにくく、特殊なテストパターンを使用せずとも、隣接するフローティングゲート間の短絡の検出が容易にできる不揮発性記憶装置及び不揮発性記憶装置の検査方法を提供することができる。
【課題を解決するための手段】
【００１１】
（１）本発明は、フローティングゲートを含み半導体基板上に積層された層構造のメモリーセルが、第１の方向および前記第１の方向と直交する第２の方向にアレイ状に配置された不揮発性記憶装置であって、前記第１の方向に隣接して配置された第１のメモリーセルおよび第２のメモリーセルと、前記第１のメモリーセルと前記第２のメモリーセルとの間に配置された信号線であって、前記フローティングゲートと同じ層で構成された信号線とを有する。
【００１２】
（２）本発明は、フローティングゲートを含み半導体基板上に積層された層構造のメモリーセルが、第１の方向および前記第１の方向と直交する第２の方向にアレイ状に配置された不揮発性記憶装置であって、前記第１のメモリーセルと前記第２の方向に隣接して配置された第３のメモリーセルを有し、前記第１のメモリーセルの拡散領域と前記第３のメモリーセルの拡散領域とが分離されている。
【００１３】
（３）この不揮発性記憶装置において、前記第２の方向に隣接する前記第１のメモリーセルと前記第３のメモリーセルの間に、前記フローティングゲートと同じ層で構成された信号線を配置してもよい。
【００１４】
これらの発明の不揮発性記憶装置では、フローティングゲートを含むメモリーセルが、第１の方向および第１の方向と直交する第２の方向にアレイ状に配置されている。一般に、メモリーセルは行アドレスと列アドレスで選択されるが、第１の方向は行方向であってもよいし、列方向であってもよい。第１の方向が行方向であれば第２の方向は列方向であり、第１の方向が列方向であれば第２の方向は行方向である。
【００１５】
そして、これらの発明の不揮発性記憶装置は、例えばＦＡＭＯＳであってもよいが、他の種類の不揮発性記憶装置であってもよい。これらの発明の不揮発性記憶装置は積層構造をとる。フローティングゲートも１つの層（例えば、ポリシリコン層）で構成されるが、フローティングゲートには配線がなく、周囲は酸化層（例えばＳｉＯ２層）によって完全に絶縁されている。
【００１６】
これらの発明の不揮発性記憶装置は、メモリーセルのレイアウト構造として、第１の方向に隣接するメモリーセルの間に、フローティングゲートと同じ層の電圧制御可能な信号線を配置している。したがって、例えば加工不良等によって、第１の方向に隣接するフローティングゲートが短絡しても、これらの間に配置された同層の信号線とも短絡することになるので容易に検出できる。
【００１７】
なお、この信号線は電圧制御可能であるため、フローティングゲートに電荷が注入されているメモリーセルについても、電荷が注入されていないメモリーセルについても、短絡の検出が可能である。このとき、隣接するメモリーセルに特殊なテストパターン（例えば、チェッカーフラグパターン）を要求するものでもない。
【００１８】
ここで、第２の方向については、隣接するメモリーセルが拡散領域において分離されていてもよい。一般に、不揮発性記憶装置では面積を小さくするために隣接するメモリーセルで拡散領域を共用することが多い。しかし、製造工程でフローティングゲートの層を積層して、不要な部分（フローティングゲートとなる部分の間）を除去するときに、下方の拡散領域の端に沿って除去されない残存物が存在することがある。隣接するメモリーセルで拡散領域を共用すると、この残存物によって短絡が生じやすい。
【００１９】
そのため、第２の方向に隣接するメモリーセルを拡散領域において分離することで、隣接するフローティングゲート間の短絡を発生しにくくすることができる。
【００２０】
また、第２の方向に隣接するメモリーセルの間にも、フローティングゲートと同じ層の電圧制御可能な信号線を配置してもよい。このとき、仮に第２の方向に隣接するフローティングゲートが短絡しても、これらの間に配置された同層の信号線とも短絡することになるので容易に検出できる。
【００２１】
よって、これらの発明の不揮発性記憶装置では、隣接するフローティングゲート間の短絡が発生しにくく、特殊なテストパターンを使用せずとも、隣接するフローティングゲート間の短絡の検出が容易にできる。
【００２２】
なお、隣接するメモリーセルの間に配置される電圧制御可能な信号線は、これらのメモリーセルのフローティングゲート間に配置されていればよい。つまり、フローティングゲート間で短絡が発生したときに、この信号線と電気的に接続されればよい。例えば、この信号線でメモリーセルを囲う必要はないし、この信号線がメモリーセルの幅と同じ長さである必要もない。
【００２３】
（４）この不揮発性記憶装置において、前記信号線はアレイ状に配置された前記メモリーセルの選択を行うワード線と電気的に接続されていてもよい。
【００２４】
（５）この不揮発性記憶装置において、前記メモリーセルは、前記フローティングゲートを含むＦＡＭＯＳトランジスタと、前記ワード線によって選択される選択トランジスタと、が直列に接続されていてもよい。
【００２５】
これらの発明の不揮発性記憶装置において、メモリーセルの間に配置される電圧制御可能な信号線は、アレイ状に配置されたメモリーセルの選択を行うワード線と電気的に接続されている。そのため、隣接するメモリーセルの間に配置される信号線の電圧制御をワード線の制御と共用できるので、別途制御回路を設ける必要がない。そのため、回路を単純化でき、回路規模を小さくすることができる。
【００２６】
このとき、不揮発性記憶装置はＦＡＭＯＳであってもよい。前記の通り、ＦＡＭＯＳはＯＴＰメモリーとして使用可能であるが、隣接するメモリーセルのフローティングゲート間の短絡を特殊なテストパターンを使用せずとも容易に検出できるので、コストを低減し、信頼性を向上させることができる。
【００２７】
（６）本発明は、前記のいずれかの不揮発性記憶装置の検査方法であって、前記メモリーセルのうち検査対象となる全てのメモリーセルについて前記フローティングゲートに電荷を注入するステップと、前記検査対象となるメモリーセルのそれぞれについて読み出しを行い、読み出した値が期待値と異なるメモリーセルのフローティングゲートは前記信号線と短絡していると判断するステップと、を含む。
【００２８】
本発明は、前記のいずれかの不揮発性記憶装置の検査方法である。まず、メモリーセルの全てについてフローティングゲートに電荷を注入するステップを含む。このとき、隣接するメモリーセルで扱いを変える必要はない。そのため、特殊なテストパターンが不要であり、テストの効率が良い。
【００２９】
そして、読み出した値が期待値と異なるメモリーセルのフローティングゲートは、フローティングゲート間に配置された電圧制御可能な信号線と短絡していると判断するステップを含む。ここで、導通する（すなわち、電流が流れる）状態を０、導通しない（すなわち電流が流れない）状態を１とすると、このときの期待値は全てのメモリーセルについて０である。そして、読み出した値が１であるメモリーセルは短絡していると判断する。
【００３０】
よって、特殊なテストパターンを使用せずとも、隣接するフローティングゲート間の短絡の検出が容易にできる不揮発性記憶装置の検査方法を実現できる。
【図面の簡単な説明】
【００３１】
【図１】本実施形態の不揮発性記憶装置のメモリーセルの回路図。
【図２】本実施形態の不揮発性記憶装置のメモリーセルのレイアウト図。
【図３】図３（Ａ）〜図３（Ｂ）は、メモリーセルのレイアウト図と断面図。
【図４】図４（Ａ）〜図４（Ｂ）は、メモリーセルのレイアウト図と別の断面図。
【図５】比較例の不揮発性記憶装置のメモリーセルのレイアウト図。
【図６】比較例の不揮発性記憶装置の検査方法のフローチャート。
【図７】本実施形態の不揮発性記憶装置のフローチャート。
【図８】変形例の不揮発性記憶装置のメモリーセルのレイアウト図。
【発明を実施するための形態】
【００３２】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３３】
１．不揮発性記憶装置の回路図
図１は、本実施形態の不揮発性記憶装置の回路図である。本実施形態の不揮発性記憶装置１は、半導体基板上に積層されて製造されるＦＡＭＯＳ（Floating gate Avalanche-injection MOS）の記憶装置である。不揮発性記憶装置１は、メモリーセルＭＣをＸ方向（本発明の第１の方向に対応）、およびＹ方向（本発明の第２の方向に対応）にアレイ状に配置している。なお、図１は不揮発性記憶装置１の一部を示したものであり、不揮発性記憶装置１は図示した以外のメモリーセルＭＣを含んでいてもよいし、図示したメモリーセルＭＣの一部を削ってもよい。
【００３４】
メモリーセルは、ワード線ＷＬとビット線ＢＬとによって選択されて、書き込みおよび読み出しが行われる。ワード線ＷＬとビット線ＢＬとは、制御部（不図示）によって電圧制御可能である。ワード線ＷＬとビット線ＢＬとは直交しているが、ワード線ＷＬはＸ方向に平行に、ビット線ＢＬはＹ方向に平行に配線されている。行と列とで表現すると、Ｙ方向が行方向であり、Ｘ方向が列方向である。
【００３５】
メモリーセルＭＣは、フローティングゲートＦＧを含むＦＡＭＯＳトランジスタＦＴｒとワード線ＷＬによって選択される選択トランジスタＣＴｒが直列に接続された構造となっている。フローティングゲートＦＧに電荷が注入された状態では、読み出しされたときに電流が流れるので、このことを検出してメモリーの値が「０」であるとする。また、フローティングゲートＦＧに電荷が注入されていない状態では、読み出しされたときに電流が流れないので、このことを検出してメモリーの値が「１」であるとする。例えば、書き込み（すなわち、フローティングゲートＦＧへの電荷の注入）をしていない、初期のメモリーセルＭＣを読み出すときの期待値は「１」である。
【００３６】
図１のように、メモリーセルＭＣにおいて、ＦＡＭＯＳトランジスタＦＴｒ、選択トランジスタＣＴｒはＰ型トランジスタであり、電源線ＰＬと接続されている。なお、Ｐ型トランジスタでなくＮ型トランジスタで構成することもできる。また、ソース線ＳＬは、ＦＡＭＯＳトランジスタＦＴｒのソースと接続される。
【００３７】
ここで、メモリーセルＭＣはアレイ状に配置されているが、レイアウトにおいて面積を小さくするために隣接するメモリーセルＭＣを反転配置する。例えば、メモリーセルＭＣ２とメモリーセルＭＣ３とは、Ｘ方向にもＹ方向にも対称的にレイアウトされる。なお、図１のメモリーセルＭＣ１、メモリーセルＭＣ２、メモリーセルＭＣ３は、それぞれ、本発明の第１のメモリーセル、第２のメモリーセル、第３のメモリーセルに対応する。
【００３８】
２．不揮発性記憶装置のレイアウト図
図２は、本実施形態の不揮発性記憶装置のレイアウト図である。図２は、図１のメモリーセルＭＣ１〜ＭＣ３を含む一部の回路に対応するものである。また、説明の都合上、金属配線層より下の層だけを示しているが、金属配線層においては図１の回路図の通りに電気的な接続がなされているものとする。また、図１と同じ要素には同じ符号を付しており説明を省略する。
【００３９】
図２において、斜線で示された部分は同一の層であり、本実施形態ではポリシリコン層であるとする。図２のように、フローティングゲートＦＧ、ワード線ＷＬは同じポリシリコン層にある。
【００４０】
拡散領域ＤＬはソース／ドレイン拡散領域であり、図２のようにＦＡＭＯＳトランジスタＦＴｒ、選択トランジスタＣＴｒを構成する。コンタクトＣＴは図２のように配置されている。そのうち、コンタクトＣＴＢと表したものはビット線ＢＬ（図１参照）と電気的に接続され、コンタクトＣＴＳと表したものはソース線ＳＬ（図１参照）と電気的に接続される。
【００４１】
図２のメモリーセルＭＣ１〜ＭＣ３は、図１の同じ符号が付されたメモリーセルに対応する。そして、メモリーセルＭＣ２とメモリーセルＭＣ３とは、Ｘ方向にもＹ方向にも対称的にレイアウトされている。
【００４２】
２．１．拡散領域の分離
ここで、本実施形態の不揮発性記憶装置１のレイアウトの特徴を示すために、比較例のレイアウトと比較する。図５は、比較例の不揮発性記憶装置のレイアウト図である。比較例の不揮発性記憶装置１００は、従来の手法でレイアウトがされている。なお、図１〜図２と同じ要素には同じ符号が付されており、異なる部分のみ説明する。
【００４３】
図５の不揮発性記憶装置１００のレイアウトでは、Ｙ方向に隣接するメモリーセルの間の拡散領域ＤＬは分離されていない。逆に言えば、本実施形態の不揮発性記憶装置１のレイアウトでは、Ｙ方向に隣接するメモリーセルの間の拡散領域ＤＬは分離されており、隙間３０が存在する（図２参照）。
【００４４】
比較例の不揮発性記憶装置１００では、Ｙ方向に隣接するメモリーセルで共有される拡散領域ＤＬの端５０に沿って、ポリシリコンの残存物（例えば、エッチング残り）が生じることがあった。これは、下層の拡散領域ＤＬの存在によって、その端部に沿って段差が生じるためである。すると、拡散領域ＤＬの端５０に沿ったポリシリコンの残存物が、フローティングゲートＦＧ同士を短絡させる可能性があった。
【００４５】
本実施形態の不揮発性記憶装置１のレイアウト（図２参照）では、Ｙ方向に隣接するメモリーセルの間の拡散領域ＤＬは分離されており隙間３０が存在する。隙間３０がフローティングゲートＦＧの間に存在するために、比較例の不揮発性記憶装置１００に比べて、短絡が生じにくい。
【００４６】
この特徴について断面図を用いて説明する。図３（Ａ）は図２に対応するレイアウト図であり、一部を省略して図３（Ｂ）の断面図との対応を示したものである。また図３（Ｂ）は図３（Ａ）のＹ０−Ｙ０断面図である。
【００４７】
図３（Ｂ）の断面図は、Ｙ方向に隣接したメモリーセルを示している。この図において、ワード線ＷＬ、フローティングゲートＦＧ、拡散領域ＤＬ、コンタクトＣＴＳ、ソース線ＳＬは図１〜図２と同じであり説明を省略する。なお、ソース線ＳＬは図２に含まれていないが、わかりやすさのために図３（Ｂ）では図示している。
【００４８】
図３（Ｂ）には、他に、素子分離領域６０、サイドウォール絶縁膜６２、ゲート絶縁膜７２、Ｎ型ウェル８０が示されている。素子分離領域６０、サイドウォール絶縁膜６２、ゲート絶縁膜７２は、絶縁膜７０と同様に絶縁のために設けられている。また、メモリーセルＭＣを構成するＦＡＭＯＳトランジスタＦＴｒ、選択トランジスタＣＴｒはＰ型トランジスタであるため、Ｎ型ウェル８０の上に積層されている。
【００４９】
フローティングゲートＦＧは、ワード線ＷＬと同じくポリシリコン層にある。ここで、図３（Ｂ）の２つのフローティングゲートＦＧの間の拡散領域ＤＬは、隙間３０（図２参照）に対応する素子分離領域６０で分離されている。そのため、拡散領域ＤＬの端に沿ってポリシリコンの残存物が生じるとしても、これらの２つのフローティングゲートＦＧを短絡することはない。よって、比較例の不揮発性記憶装置１００に比べて、短絡が生じにくい。
【００５０】
２．２．信号線の配置
また、図５の不揮発性記憶装置１００のレイアウトでは、Ｘ方向に隣接するメモリーセルの間にポリシリコン層の信号線は存在しない（領域４０参照）。逆に言えば、本実施形態の不揮発性記憶装置１のレイアウトでは、Ｘ方向に隣接するメモリーセルの間にポリシリコン層の信号線２０が存在する（図２参照）。そして、信号線２０はワード線ＷＬと電気的に接続されており、制御部（不図示）によって電圧制御可能である。
【００５１】
比較例の不揮発性記憶装置１００では、Ｘ方向に隣接するメモリーセルＭＣのフローティングゲートＦＧで短絡が生じた場合に検出が困難であった。例えば、短絡を生じさせる残存物（例えば、エッチング残り）が非常に高抵抗である場合、一方のフローティングゲートＦＧの電荷が、他方へ移動するのに長時間かかることもあり得る。そのため、このような短絡を検出するために、出荷検査時にチェッカーパターンのような特殊なテストパターンを用いて、高温ベークのような工程を含めて加速度試験を実行する必要があった。
【００５２】
本実施形態の不揮発性記憶装置１のレイアウト（図２参照）では、Ｘ方向に隣接するメモリーセルの間に電圧制御可能なポリシリコン層の信号線２０が存在する。そのため、フローティングゲートＦＧ同士で短絡した場合には、必ず信号線２０とも短絡するので検出が容易にできる。
【００５３】
例えば、フローティングゲートＦＧには一律に電荷を注入しておき、短絡があった場合には電荷が流れ出るように信号線２０の電位を制御することで、短絡の検出が可能である。つまり、フローティングゲートＦＧ同士の短絡が高抵抗の場合における加速度試験を省くことができ、更に低抵抗の場合においても特殊なテストパターンの追加が必要なくなる。また、信号線２０は電気的にワード線ＷＬと接続されているので、別途制御回路を設ける必要がなく、回路規模を小さくすることができる。
【００５４】
この特徴について断面図を用いて説明する。図４（Ａ）は図２に対応するレイアウト図であり、一部を省略して図４（Ｂ）の断面図との対応を示したものである。また図４（Ｂ）は図４（Ａ）のＸ０−Ｘ０断面図である。
【００５５】
図４（Ｂ）の断面図は、Ｘ方向に信号線２０に挟まれたメモリーセルを示している。この図において、信号線２０、フローティングゲートＦＧは図１〜図２と同じであり説明を省略する。また、素子分離領域６０、サイドウォール絶縁膜６２、絶縁膜７０、ゲート絶縁膜７２、Ｎ型ウェル８０は、図３と同じであり説明を省略する。信号線２０は、ワード線ＷＬと電気的に接続されているため、以下ではワード線ＷＬとして説明する。
【００５６】
フローティングゲートＦＧは、ワード線ＷＬと同じくポリシリコン層にある。ここで、図４（Ｂ）のフローティングゲートＦＧから、他のフローティングゲートＦＧ（不図示）までポリシリコンの残存物が生じる場合には、図４（Ｂ）のいずれかのワード線ＷＬとも接触する。つまり、ワード線ＷＬとも短絡することになる。そのため、フローティングゲートＦＧに一律に電荷を注入しておき、短絡があった場合には電荷が流れ出るようにワード線ＷＬの電位を制御することで、容易に短絡の検出が可能になる。
【００５７】
３．検査方法
本実施形態の不揮発性記憶装置の検査方法について説明する。ここで、最初に比較例の不揮発性記憶装置の検査方法について図６を用いて説明した後に、本実施形態の不揮発性記憶装置の検査方法について図７を用いて説明する。
【００５８】
比較例の不揮発性記憶装置は、隣接するメモリーセルのフローティングゲート同士が短絡していないかを検査するために、隣接するメモリーセルの値を互い違いに変えたチェッカーパターンを必要とする。チェッカーパターンは、通常のテストパターンの他に用意しなければならない特殊なパターンである。チェッカーパターンでは、ある１つのメモリーセルの値が１であれば、Ｘ方向およびＹ方向に隣接するメモリーセルの値は０である。つまり、互い違いにフローティングゲートに電荷を注入することになる。
【００５９】
図６のように、比較例の不揮発性記憶装置の検査では、まず初期データの読み出しが全てのメモリーセルに対して行われ、期待値と照合される（Ｓ１０）。このとき、フローティングゲートＦＧへの電荷の注入がされていないため、全てのメモリーセルの期待値は「１」である。
【００６０】
その後、全てのメモリーセルに対して一律に書き込み（フローティングゲートＦＧへの電荷の注入）が行われる（Ｓ１２）。そして、保持能力を確認するために、高温ベーク（Ｓ１４）が行われる。高温ベークは例えば２４時間高温の状態にすることで、フローティングゲートＦＧに電荷が保持されるかを見る加速度試験である。その後、メモリーセル毎に読み出され、期待値「０」との照合が行われる（Ｓ１６）。ここでは、全てのメモリーセルの期待値が「０」である。そして、テストパターンを消去するために、紫外線が照射される（Ｓ１８）。
【００６１】
次に、チェッカーパターンを用いての短絡の検査が行われる。チェッカーパターンが書き込まれ（Ｓ２２）、電荷の移動を加速するための高温ベークも行われる（Ｓ２４）。そして、メモリーセル毎に読み出され、期待値との照合が行われる（Ｓ２６）。最後に、テストパターン（ここではチェッカーパターン）を消去するために、紫外線が照射される（Ｓ２８）。
【００６２】
そして、異常がなければ、不揮発性記憶装置は出荷されて、例えばＯＴＰメモリーとして使用される。このとき、高温ベークで例えば２４時間かかるとすると、検査は２日以上必要になる。比較例の不揮発性記憶装置では、特殊なテストパターン（チェッカーパターン）を必要とし、検査に時間がかかることで、テストコストが増大して安価なＯＴＰメモリーとして使用されることが困難になる可能性がある。
【００６３】
一方、本実施形態の不揮発性記憶装置の検査方法では、図７に示すように、比較例の不揮発性記憶装置の検査におけるステップＳ２２〜Ｓ２８が不要である。なお、図６と同じステップについては同じ符号を付しており、重複する説明は省略する。
【００６４】
本実施形態の不揮発性記憶装置の検査方法では、フローティングゲートＦＧに一律に電荷を注入（Ｓ１２）した後で、例えばステップＳ１４においてワード線ＷＬの電位を制御し、短絡があった場合には電荷が流れ出るようにする。すると、データ読み出しと期待値の照合（Ｓ１６）において、短絡があるメモリーセルについては期待値が一致しなくなるため、容易に短絡の検出が可能になる。つまり、特殊なパターンを用いることなく、期待値の異なるメモリーセルについては短絡があると判断することができる。
【００６５】
このとき、ステップＳ２２〜Ｓ２８は不要であり、比較例と比べて検査の時間を約半分にできるのでテストコストを低減させることが可能である。また、短絡が発生しにくいように、拡散領域ＤＬを分離する設計も行っているので、信頼性を高め、歩留まりを向上させて更にテストコストを低減させられる。
【００６６】
以上のように、本実施形態の不揮発性記憶装置は、隣接するフローティングゲート間の短絡が発生しにくく、その検査において、特殊なテストパターンを使用せずとも、隣接するフローティングゲート間の短絡の検出が容易にできる。
【００６７】
４．変形例
本実施形態の不揮発性記憶装置の変形例について図８を用いて説明する。図８は、変形例の不揮発性記憶装置のメモリーセルのレイアウト図である。図１〜図７と同じ要素には同じ符号を付しており、異なる部分のみについて説明する。
【００６８】
図８は、図２のレイアウト図と対応するものであり、Ｙ方向（図２参照）に隣接するメモリーセル間にも、ポリシリコン層の信号線２０が存在する。したがって、Ｙ方向に隣接するメモリーセルについても、フローティングゲートＦＧ同士で短絡が生じた場合に、その検出を容易にする。
【００６９】
Ｙ方向に隣接するメモリーセルのフローティングゲートＦＧの短絡は、拡散領域ＤＬの隙間３０によって発生しにくい。しかし、更に、ポリシリコン層の信号線２０を配置することで、Ｘ方向と同様に、万一短絡が生じた場合にその検出を容易にできる。
【００７０】
５．その他
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００７１】
１  不揮発性記憶装置、２０  信号線、３０  隙間、４０  領域、５０  端、６０  素子分離領域、６２  サイドウォール絶縁膜、７０  絶縁膜、７２  ゲート絶縁膜、８０  Ｎ型ウェル、１００  不揮発性記憶装置、ＢＬ  ビット線、ＣＴ，ＣＴＢ，ＣＴＳ  コンタクト、ＣＴｒ  選択トランジスタ、ＤＬ  拡散領域、ＦＴｒ  ＦＡＭＯＳトランジスタ、ＦＧ  フローティングゲート、ＭＣ，ＭＣ１，ＭＣ２，ＭＣ３  メモリーセル、ＰＬ  電源線、ＳＬ  ソース線、ＷＬ  ワード線
【図１】
0006051574.tif 000002
【図２】
0006051574.tif 000003
【図３】
0006051574.tif 000004
【図４】
0006051574.tif 000005
【図５】
0006051574.tif 000006
【図６】
0006051574.tif 000007
【図７】
0006051574.tif 000008
【図８】
0006051574.tif 000009