(57)【特許請求の範囲】
【請求項１】
伝送回線を伝播する直列の電気パルスを直列／並列変換する直列／並列変換器の変換チャネルであって、
ドレイン端子には正電圧の直流電圧が供給され、ゲート端子には前記電気パルスの高低に応じて前記電気パルスに同期したターンオン・ゲートパルスが入力される充電用トランジスタと、
ドレイン端子が、前記充電用トランジスタのソース端子に接続されており、ゲート端子にはゲート用直流電圧が供給され、ソース端子には前記電気パルスに同期した負極性の制御パルスが印加され、前記充電用トランジスタよりも流す電流が小さくなるように設定されている放電用トランジスタと、
一端が、前記充電用トランジスタのソース端子及び前記放電用トランジスタのドレイン端子に接続され、他端が接地されたプッシュプル用キャパシタと、
を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項２】
伝送回線を伝播する直列の電気パルスを直列／並列変換する直列／並列変換器の変換チャネルであって、
この変換チャネルは、放電／保持スキーム部と、選択的プッシュ／プルスキーム部と、パルス入力機能部とを有し、
前記放電／保持スキーム部は、
前記伝送回線にドレイン端子またはソース端子の一方が接続され、前記電気パルスに同期したマスター電気パルスがゲート端子に入力される放電保持用トランジスタと、
前記放電保持用トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された放電保持用キャパシタと、
前記放電保持用トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に保持用直流電圧が供給されるレジスタとを備え、
前記選択的プッシュ／プルスキーム部は、
ドレイン端子には正電圧の直流電圧が供給され、ゲート端子には前記電気パルスの高低に応じて前記電気パルスに同期したターンオン・ゲートパルスが入力される充電用トランジスタと、
ドレイン端子が、前記充電用トランジスタのソース端子に接続されており、ゲート端子にはゲート用直流電圧が供給され、ソース端子には前記電気パルスに同期した負極性の制御パルスが印加され、前記充電用トランジスタよりも流す電流が小さくなるように設定されている放電用トランジスタと、
一端が、前記充電用トランジスタのソース端子及び前記放電用トランジスタのドレイン端子に接続され、他端が接地されたプッシュプル用キャパシタとを備え、
前記パルス入力機能部は、前記放電保持用キャパシタの電位を反転させたパルスを前記ターンオン・ゲートパルスとして前記充電用トランジスタのゲート端子に入力すると共に、前記マスター電気パルスを基にした前記制御パルスを前記放電用トランジスタのソース端子に入力する、
ことを特徴とする直列／並列変換器の変換チャネル。
【請求項３】
請求項２において、
前記パルス入力機能部は、
前記放電保持用キャパシタの電位を反転して、反転したパルスを前記ターンオン・ゲートパルスとする第１のインバータと、
前記マスター電気パルスを反転して、反転したパルスを前記制御パルスとする第２のインバータと、
を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項４】
請求項２において、
前記パルス入力機能部は、
前記放電保持用キャパシタの電位を反転して、反転したパルスを前記ターンオン・ゲートパルスとする第１のインバータと、
前記マスター電気パルスのレベル調整をして、前記制御パルスとするレベル調整回路と、
を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項５】
請求項２から請求項４のいずれか一項において、
前記マスター電気パルスを発生するトリガ回路を有することを特徴とする直列／並列変換器の変換チャネル。
【請求項６】
請求項５において、
前記トリガ回路は、前記直列の電気パルスに同期した光トリガパルスが入力されると電気トリガパルスを生成するMSM-PDを有しており、
前記MSM-PDから出力される電気トリガパルスを、前記マスター電気パルスとしていることを特徴とする直列／並列変換器の変換チャネル。
【請求項７】
請求項２から請求項５のいずれか一項の変換チャネルが、並列状態で複数、前記伝送回線に接続されていることを特徴とする直列／並列変換器。
【請求項８】
第１の伝送回線に接続された、請求項２から請求項５のいずれか一項の変換チャネルと、
第２の伝送回線に接続された、請求項２から請求項５のいずれか一項の変換チャネルと、
を有し、
前記トリガ回路は、前記第１の伝送回線に接続された前記変換チャネルと、前記第２の伝送回線に接続された前記変換チャネルに共通して前記マスターゲートパルスを送る、
ことを特徴とする直列／並列変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択的プッシュ／プルスキームに基づくNRZ(Non Return to Zero)型の出力波形の変換信号を出力する直列／並列変換器に関するものである。
【背景技術】
【０００２】
高速電気パルスの直列／並列変換は、該当する電圧レベルを所定時間保持して電気信号に変換することにより行われる。これにより、高速電気パルスと、低速で動作する電気回路、たとえば変換を行わないとこのような高速電気パルスを直接処理することができなかった回路とのインターフェース接続が可能になる。
【０００３】
低速回路による信号処理の実行はエネルギー効率の点では非常に優れ、直列／並列変換はエネルギー効率の高い動作を推進するための重要な要素となる。さらに、高速電気パルスのパルス幅が非常に狭い場合、これを直接処理するための確実な手段を見つけることは非常に困難であるため、直列／並列変換が不可欠となる。
【０００４】
この点において、本願発明者はたとえば25Gbps以上の高速バーストモードの光パケットのビットと、エネルギー効率の高い低速CMOS回路とのインターフェース接続に特に関心を持っている。このような処理はパケットバッファリングと呼ばれ、光パケット交換（OPS: Optical Packet Switching）を可能にするための基礎となる。
パケットバッファリングは他の理由によっても強く求められ、衝突する光パケット間の競合解決に使用されるほか、パケット再生性、サービス品質（QoS: Quality of Service）のプロビジョニング、パケットマルチキャスティングなどの上位のネットワーキング機能を提供するためにも使用される。
さらに、パケットバッファリングは、特定のOPSドメインに属していて特定の変調形式と送信規則を使用するパケットと、OPS／イーサネット（登録商標）変換などの送信規則および形式を採用するその他の通信ドメインとのインターフェース接続のためにも不可欠である。
【０００５】
一般的なアプローチでは、光パケットはバーストモードの動作をサポートする、つまり光パケットが到着するとすぐに動作を開始できる超高速の光検知器によって電気信号（電気パルス）に変換される。光検知器から出力された電気パルスは、受信した高速信号の送信用に十分な帯域幅が使用できるように、通常は伝送回線を介して直列／並列変換器に結合される。
【０００６】
直列／並列変換器の基本的構成を図１６に示す。同図に示すように、光検知器からの出力（電気パルス）は、N個の直列／並列変換チャネルCH01〜CHNを備えた伝送回線TLに沿って伝播される。 各変換チャネルCH01〜CHNは伝送回線TLに沿って伝播されるN個の連続ビット（電気パルス）を変換するために時間的に連続して使用され、N+1ビットごとに各変換チャネルCH01〜CHNを反復して使用することにより、光パケットに含まれるすべてのビットを変換することができる。各変換チャネルCH01〜CHNからの出力は、対象となる後続の低速回路にインターフェース接続される。
【０００７】
（NRZ型の出力波形を使用した直列／並列変換を実行するための効率的な方式の需要）
高速電気パルスの直列／並列変換を実行するためのいくつかの方式がすでに提案されている。しかし、従前の技術では、変換されたビットから生じる波形は非ゼロ復帰（NRZ: Non Return to Zero）型のパターンを直接取らない。
NRZ型の波形を持つ出力の場合、直列／並列変換が完了し、次の変換が行われるまでの間は直列／並列変換の結果として同じ電圧レベルが維持される。長時間にわたって同じ信号のレベルを維持することは周波数成分の低減を意味するという重要な技術的意義がある。そして、このようなNRZ型の波形は、速度または周波数成分が最小限に抑えられた信号であるため、変換されたビットとそれに続く低速回路を直接結合するための最適なパターンである。
【０００８】
NRZ型の波形を持つ出力（変換信号）を生成する１つの手法は、ゼロ復帰（RZ: Return to Zero）型の出力信号を出力する直列／並列変換器の出力にコンパレータを設置することであり、コンパレータのしきい値を変更することにより、発生するパルスの時間を調節することができる。
しかし、実際には直列／並列変換器は単一の変換チャネルだけではなく、多数の変換チャネルで構成される。そのため、たとえば1Gbps程度の比較的高速で動作すべきオフチップコンパレータを各変換チャネルにそれぞれ設置すると、モジュール全体のエネルギー消費量が明らかに増加する。
それに対して、各変換チャネルにオンチップコンパレータを統合することにより、個別の１組のバイアスソースを使用して各変換チャネルのしきい値は独立して提供すべきである。しかし、これは、多数の変換チャネルを考慮する場合はほとんど実行不可能である。
【０００９】
（直列／並列変換を実行するための従来のサンプル・ホールドスキーム）
サンプル・ホールド（S&H）スキームは、高速電気パルスの直列／並列変換を実行するためにしばしば用いられている。S&Hスキームの基本構成を図１７に示す。伝送回線TL1に沿って伝播され、変換のための特定の電気パルスを考慮した高速電気パルスの流れの場合、その特定の電気パルスの電圧レベルに従って変化するキャパシタC1で電荷を得ることが基本的な概念となる。これは、当該電気パルスの存在下、キャパシタC1と伝送回線TL1を接続するノーマリーオフのトランジスタT1を短時間オンにすることにより行われる。
【００１０】
高速電気パルスの電圧レベルが高い場合、伝送回線TL1に接続されたトランジスタ端子は、ドレイン端子dとして機能し、キャパシタC1に接続されたトランジスタ端子はソース端子sとして機能し、電流はドレイン端子からソース端子に向かって流れ、キャパシタC1に充電される。
それに対して高速電気パルスの電圧レベルが低い場合、伝送回線TL1に接続されたトランジスタ端子はソース端子sとして機能し、キャパシタC1に接続されたトランジスタ端子はドレイン端子dとして機能し、キャパシタC1に存在する電荷は伝送回線TL1に放電される。
【００１１】
サンプリングされる高レベルと低レベルの電気パルスの区別は、キャパシタC1での電荷の純粋な差を大きくすることでより有効になる。しかし、問題はこの処理方式で生成される電荷がもともと制限されていることである。
【００１２】
充電処理にかかる等価な回路を図１８に示す。同図において、RTL1は伝送回路TL1の特性インピーダンス、RT1はトランジスタT1の抵抗、VTL1は伝送回線の電圧である。
電気パルスの一部は伝送回線TL1の特性インピーダンスRTL1に分散され、したがってキャパシタC1で生成された電荷量が制限される。さらに、伝送回線TL1とキャパシタC1を接続するトランジスタT1は当該パルスの一部の時間しか開かれず、先行電気パルスまたは後続電気パルスによる干渉を受けないため、電荷流入時間はパルスの時間の減少に伴って短くなる。つまり、回線速度が速い動作の場合はS&Hスキームによって生成される電荷が減少する。
【００１３】
（直列／並列変換を実行するための変更後の放電または保持スキーム）
このスキーム（図１９参照）の目的は、キャパシタC1での高速電気パルスの高レベルと低レベルの電圧間の電荷の純粋な差異がより効率的に区別できるように、これらの差異を増強することである。
【００１４】
この新しいスキームでは、高速電気パルスの変換を開始する前にキャパシタC1の電荷がフルの状態になることが保証され、基本的な概念は、キャパシタC1から伝送回線TL1に電荷を放電するか、または電荷を放電することなくキャパシタC1に電荷が保持されるようにすることである。
以下ではこのスキームを放電または保持（D-or-H）スキームと呼び、使用する回路を図１９に示す。
【００１５】
図１９は、D-or-Hスキームに係る直列／並列変換器の１つの変換チャネルを示す。この例では、トランジスタT1の一方の端子が、伝送回線TL1に取り付けられ、キャパシタC1の一方の端子とレジスタR1の一方の端子が、トランジスタT1の他方の端子に取り付けられている。キャパシタC1の他方の端子は接地され、レジスタR1の他方の端子にはDC電圧Vchrgが供給される。
キャパシタC1の静電容量とレジスタR1の抵抗値により規定される時間定数（R1・C1）の選択は、ビット変換の完了後、次のビット変換が行われる前の十分な時間の間にキャパシタC1に電荷が完全に再充電されることが保証されるように、キャパシタC1の静電容量とレジスタR1の抵抗値を設定している。
【００１６】
通常、トランジスタT1はDC低電圧が供給されるゲート端子gを有することによりオフにされ、当該高速電気パルスの到着時に、すでにゲート端子gに存在するDC電圧に短時間のゲートパルスが付加される。ここでは、伝送回線TL1に接続されたトランジスタ端子はソース端子sとして機能し、RC回路に接続された他方の端子はドレイン端子dとして機能する。そして、ゲート端子とソース端子間の電圧の差VgsによりトランジスタT1をオンにするかどうかが決定される。
【００１７】
伝送回線TL1を伝播する高速電気パルスのレベルが低い場合、トランジスタT1がオンになり、キャパシタC1の電荷が伝送回線TL1に放電されるように、ゲートパルスの電圧を伝送回線TL1の電圧より十分に高くすべきである。
それに対して、伝送回線TL1を伝播する高速電気パルスのレベルが高い場合、ゲートパルスはトランジスタT1をオンにするのに十分ではないので、キャパシタC1の電荷は変化しない。つまり、電荷が保持されるため、このスキームは放電または保持スキームとして適格である。
【００１８】
放電処理にかかる等価な回路を図２０に示す。レジスタR1の抵抗値は伝送回線TL1の特性インピーダンス(1／2)RTL1より十分高くなるよう選択される。伝送回線TL1を伝播する電気パルスが低レベルであるときには、トランジスタT1がオンになるとキャパシタC1での放電が開始され、同時にレジスタR1から充電電流もキャパシタC1に供給される。しかし、レジスタR1の抵抗が高くなるように選択されるため、レジスタR1を通して流れる充電電流は低く抑えられる。つまり、キャパシタC1での明確な電圧の低下が発生するまで、非常に低い値となる。したがって、レジスタR1の抵抗値を適切に選択し、同時にトランジスタT1を強制的にオンにすることにより、キャパシタC1での放電を十分に行うことができる。レジスタR1の抵抗値の上限は、時間定数R1・C1に関してこの値を十分に低く抑えることにより、次のビット変換が行われる前にキャパシタC1の電荷が回復するよう設定している。
【００１９】
S&Hスキームと比較して、D-or-HスキームではキャパシタC1での電荷の純粋な差異を効果的に高めることができる。これは、キャパシタC1が効率的に低抵抗に放電されているか、または変更なしで保持されているためである。さらに、DC電圧の値Vchrgを適切に増加させることにより、低電圧レベルの電気パルスに対して発生する可能性のある変動にかかわらず、トランジスタT1のドレイン・ソース端子間の電圧の差Vdsを十分に大きくすることができる。そのため、伝送回線TL1での低電圧レベルの電気パルスについて、またトランジスタT1の短時間のオンの時間内で、十分な電流の流れが常に保証される。このような特徴により、高い回線速度でも効率的な直列／並列変換動作が可能となる。
【００２０】
（NRZ型の波形を使用した直列／並列変換を実行するためのプッシュ／プルスキーム）
このスキームの目的は、対応する電圧レベルとNRZ型の波形を使用して、高速電気パルスから電気信号（変換信号）への直列／並列変換を実行することである。直列／並列変換の実行時、変換されるビット（電気パルス）のレベルに基づいて、回路出力電圧（変換信号の電圧）は高レベルまたは低レベルとなり、時間で等しく分割されるビット（電気パルス）の流れの変換を考慮して、この分離時間中の次のビット変換まで変更されない特定のビットに対応する出力を保持することにより、NRZ型の波形が生成される。
【００２１】
プッシュ／プル動作メカニズムはNRZ型の波形を持つ出力を生成するための直接的な手法となる。図２１（ａ），（ｂ）に示すように、このメカニズムはキャパシタC2での電荷の有無に基づいている。ここで、変換されたビット（電気パルス）のレベルに基づいて電荷がキャパシタC2でプッシュまたはプルされる。つまり、キャパシタC2の充電または放電が行われる。キャパシタC2の状態変更はすばやく行う必要があり、次の変換が行われるまで、対応する電圧レベルは変化せずに維持される。そのため、キャパシタC2で生成される電圧レベルはNRZ型の出力波形を得るために直接使用することができる。
【００２２】
図２１は、プッシュ／プルスキームに係る従来の直列／並列変換器の１つの変換チャネルを示す。この例では、トランジスタT2のソース端子sにトランジスタT3のドレイン端子dが接続され、キャパシタC2の一端は、トランジスタT2のソース端子s及びトランジスタT3のドレイン端子dに接続され、キャパシタC2の他端は接地されている。
なお図２１において、（ａ）は入力ビット（電気パルス）の電圧レベルが高くプッシュ動作が行われる時の状態を、（ｂ）は入力ビット（電気パルス）の電圧レベルが低くプル動作が時の状態を示す。
【００２３】
図２１に示すように、トランジスタT2はキャパシタC2の充電のために使用され、トランジスタT2のドレイン端子dにVpushという高いDC電圧レベルが供給され、ソース端子sがキャパシタC2に取り付けられる。
それに対して、トランジスタT3はキャパシタC2の放電のために使用され、トランジスタT3のドレイン端子dはキャパシタC2に取り付けられ、ソース端子sにはVpullという低いDC電圧レベルが供給される。
2つのトランジスタT2,T3はそのゲート端子gに低いDC電圧レベルを供給することによりノーマリーオフの状態に設定され、これによりキャパシタC2で生成される電圧レベルがビット変換後も変化なしで維持されることが保証される。
【００２４】
キャパシタC2の対象の電圧レベルをVon（高出力レベル）とVoff（低出力レベル）とする。そして、キャパシタC2の充電時にトランジスタT2から十分な電流の供給を可能にするには、Vpushの値がVonを上回っている必要があり、キャパシタC2の放電時にトランジスタT3から十分な電流の供給を可能にするには、Vpullの値がVoffを下回っている必要がある。
【００２５】
図２１（ａ）に示すように、キャパシタC2の充電のために、既存のDC低電圧が印加されたトランジスタT2のゲート端子gに高いゲートパルスgp2が印加され、トランジスタT3のゲート端子gはトランジスタT3をオフにしておくために低いDC電圧レベルが維持される。
トランジスタT2のオンまたはオフを制御する電圧差（ゲート・ソース間電圧）Vgsは、ゲートgのパルス電圧とキャパシタC2の電圧の差である。そのため、キャパシタC2の電圧が増加するにつれて、トランジスタT2は徐々にオフポイントに近づく。したがって、トランジスタT2のゲート端子gに印加されるゲートパルスgp2のピーク電圧値は、トランジスタT2のしきい値電圧よりも、値Vonだけ上回る必要がある。そうしないと、キャパシタC2が値Vonに達する前にトランジスタT2がオフになる。
【００２６】
それに対して、図２１（ｂ）に示すように、キャパシタC2の放電のために、トランジスタT2のゲート端子gを低い電圧レベルに抑えながらトランジスタT3のゲート端子gに高いゲートパルスgp3が印加される。
キャパシタC2の放電時は、トランジスタT2はオンポイントに近づく。そのため、キャパシタC2の電圧が値Voffまで低下した後でもトランジスタT2をノーマリーオフの状態に維持するには、トランジスタT2のゲート端子gに印加されるDC電圧レベルは（Voff + トランジスタのしきい値電圧）の値を下回っている必要がある。
【００２７】
変換されたビットのレベルをより確実に区別するためには、キャパシタC2の対象の電圧レベルであるVon（高出力レベル）とVoff（低出力レベル）の差を大きくする必要がある。このため、トランジスタT2のゲート端子gに印加されるゲートパルスgp2に対して大きな電圧範囲、つまり大きな振幅の要件が課される。
【００２８】
それに対して、トランジスタT3のゲート端子gに印加されるゲートパルスgp3の振幅はそれほど大きくなくてもよい。これは、トランジスタT3のゲート端子gとソース端子sはキャパシタC2に直接接続されておらず、トランジスタT3のオン／オフの切り替えがより自由に行えるためである。
【００２９】
しかし、実際の実装形態によってはこのゲートパルスの振幅を小さくする必要がある場合もある。このような高速回路を実装するために使用されるトランジスタは通常は高速動作を可能にするためのゲート絶縁層を持たないため、通常、このようなトランジスタのゲート端子に印加されるゲートパルスの一部は他の端子に供給されてしまう。
そのため、振幅の大きいゲートパルスがトランジスタT3のゲート端子gに印加される場合、キャパシタC2の電圧は放電によって低下するが、発生する電圧に余分な供給パルスが付加される。したがって、トランジスタT3のゲート端子gに印加されるゲートパルスgp3の振幅は、トランジスタT3をオンにするのに十分高くあるべきである。
【先行技術文献】
【非特許文献】
【００３０】
【非特許文献１】Salah Ibrahim, Hiroshi Ishikawa, Tatsushi Nakahara, and Ryo Takahashi, "A novel optoelectronic serial-to-parallel converter for 25-Gbps burst-mode optical packets" OPTICS EXPRESS, 2014, Vol.22, No.1, p157-165
【発明の概要】
【発明が解決しようとする課題】
【００３１】
（プッシュ／プルスキームの直接実現に伴う困難）
前述したプッシュ／プルスキームにおいては、トランジスタT2およびトランジスタT3のゲート端子gを駆動するのに必要なゲートパルスgp2,gp3には補足的な電圧レベルが必要である。つまり、トランジスタT2のゲート端子gに印加されるゲートパルスgp2が大きい場合、トランジスタT3のゲート端子gに印加されるゲートパルスgp3がない状態、または少なくとも十分に小さい状態にする必要があり、またその逆も同様である。
また、キャパシタC2の電圧は変換されたビット（電気パルス）の電圧レベルに基づいて変化するため、トランジスタT2およびトランジスタT3のゲートパルスgp2,gp3は当該ビットによって決まる。
【００３２】
この必要なゲートパルスを生成するための直接的な手法を図２２に示す。
パルス生成ユニットU1は十分な振幅と適切なパルス幅を持つゲートパルスgpを生成する。このパルスは2つの部分に分割され、一方はゲート駆動ユニットU2に供給され、もう一方はゲート駆動ユニットU3に供給される。
ビット選択ユニットU4は、伝送回線TL1を伝播するビット（電気パルス）が、高レベルであるか低レベルであるかを判定し、判定結果を応答生成ユニットU5に送る。応答生成ユニットU5は、伝送されるビット（電気パルス）が高レベルであるか低レベルであるかに応じて、ゲート駆動ユニットU2,U3を次のシナリオのように動作させる。
【００３３】
伝送回線TL1での当該ビット（電気パルス）の電圧レベルに基づいて、次の2つの動作シナリオのいずれかの状態となる。
高レベルのビット（電気パルス）の場合、ゲート駆動ユニットU2ではゲートパルスgpの通過を許可する必要がある。このパルスはトランジスタT2を短時間だけオンにしてキャパシタC2が高い状態に設定されるようにする。同時に、ゲート駆動ユニットU3はゲートパルスgpの通過をブロックしてトランジスタT3のオフ状態を維持する必要がある。
低レベルのビットの場合、ゲート駆動ユニットU2はゲートパルスgpの通過をブロックしてトランジスタT2のオフ状態を維持する必要がある。同時に、ゲート駆動ユニットU3はゲートパルスgpの通過を許可してトランジスタT3をオンにし、キャパシタC2が低い状態に設定されるようにする必要がある。
【００３４】
しかし、このスキームのための直接回路の実装には以下のような困難が伴う。
a.  別のパルスソースの必要性：パルス生成ユニットU1で生成されるゲートパルスgpのほか、追加の電気パルスも必要となる。以下、このパルスのことを選択パルスと呼び、伝送回線TL1での別のビット伝播からの変換用のビットを選択する必要がある。パルス幅と電圧レベルの要件から見たゲートパルスgpと選択パルスの差のため、同じユニットで両方のタイプのパルスを生成することは困難となる。
【００３５】
b.  1つの回路で補助信号を生成することに伴う困難：サンプル・ホールドスキーム、あるいは放電または保持スキームなど、ビット選択用に採用されるスキームは所定のビットレベルでのみ発生する電圧を変化させ、それ以外のレベルは変化させないようにすることができる。たとえば、サンプル・ホールドスキームの場合、図１７に示すキャパシタC1の電圧レベルは変換されたビットが高い場合のみ変化し、変換されたビットが低い場合は変化のない状態が維持される。出力電圧の変化は1つのビットレベルのみに応じて発生するという条件のため、電気パルスはそのレベルでのみ生成させることができる。そのため、2つの相補的なパルスを生成する必要がある場合、それを行う1つの方法は、反対の反応を示す2つの選択ユニットを用意することである。
【００３６】
これらの理由のため、プッシュ／プルスキームの変換チャネルを、伝送回線に直接実装するには多数の回路を必要とする複雑な作業となる。
【００３７】
本発明は、上記従来技術に鑑み、プッシュ／プルスキームの変換チャネルを伝送回線に容易に接続することを可能としつつ、以下の目的を達成することができる直列／並列変換器を提供するものである。
(1) バーストモードの高速電気パルス用の直列／並列変換を実行するための効率的な手法を実現すること。
(2) 直列／並列変換によって生じる信号がNRZ型のパターンを取るようにすること。
(3) 負荷抵抗により低速回路を直接駆動することができる直列／並列変換回路を実現すること。
【課題を解決するための手段】
【００３８】
上記課題を解決する本発明の直列／並列変換器の変換チャネルは、
伝送回線を伝播する直列の電気パルスを直列／並列変換する直列／並列変換器の変換チャネルであって、
ドレイン端子には正電圧の直流電圧が供給され、ゲート端子には前記電気パルスの高低に応じて前記電気パルスに同期したターンオン・ゲートパルスが入力される充電用トランジスタと、
ドレイン端子が、前記充電用トランジスタのソース端子に接続されており、ゲート端子にはゲート用直流電圧が供給され、ソース端子には前記電気パルスに同期した負極性の制御パルスが印加され、前記充電用トランジスタよりも流す電流が小さくなるように設定されている放電用トランジスタと、
一端が、前記充電用トランジスタのソース端子及び前記放電用トランジスタのドレイン端子に接続され、他端が接地されたプッシュプル用キャパシタと、を有することを特徴とする。
【００３９】
また本発明の直列／並列変換器の変換チャネルは、
伝送回線を伝播する直列の電気パルスを直列／並列変換する直列／並列変換器の変換チャネルであって、
この変換チャネルは、放電／保持スキーム部と、選択的プッシュ／プルスキーム部と、パルス入力機能部とを有し、
前記放電／保持スキーム部は、
前記伝送回線にドレイン端子またはソース端子の一方が接続され、前記電気パルスに同期したマスター電気パルスがゲート端子に入力される放電保持用トランジスタと、
前記放電保持用トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子が接地された放電保持用キャパシタと、
前記放電保持用トランジスタのドレイン端子またはソース端子の他方に一方の端子が接続され、他方の端子に保持用直流電圧が供給されるレジスタとを備え、
前記選択的プッシュ／プルスキーム部は、
ドレイン端子には正電圧の直流電圧が供給され、ゲート端子には前記電気パルスの高低に応じて前記電気パルスに同期したターンオン・ゲートパルスが入力される充電用トランジスタと、
ドレイン端子が、前記充電用トランジスタのソース端子に接続されており、ゲート端子にはゲート用直流電圧が供給され、ソース端子には前記電気パルスに同期した負極性の制御パルスが印加され、前記充電用トランジスタよりも流す電流が小さくなるように設定されている放電用トランジスタと、
一端が、前記充電用トランジスタのソース端子及び前記放電用トランジスタのドレイン端子に接続され、他端が接地されたプッシュプル用キャパシタとを備え、
前記パルス入力機能部は、前記放電保持用キャパシタの電位を反転させたパルスを前記ターンオン・ゲートパルスとして前記充電用トランジスタのゲート端子に入力すると共に、前記マスター電気パルスを基にした前記制御パルスを前記放電用トランジスタのソース端子に入力する、ことを特徴とする。
【００４０】
また本発明の直列／並列変換器の変換チャネルは、
前記パルス入力機能部は、
前記放電保持用キャパシタの電位を反転して、反転したパルスを前記ターンオン・ゲートパルスとする第１のインバータと、
前記マスター電気パルスを反転して、反転したパルスを前記制御パルスとする第２のインバータと、を有することを特徴とする。
【００４１】
また本発明の直列／並列変換器の変換チャネルは、
前記パルス入力機能部は、
前記放電保持用キャパシタの電位を反転して、反転したパルスを前記ターンオン・ゲートパルスとする第１のインバータと、
前記マスター電気パルスのレベル調整をして、前記制御パルスとするレベル調整回路と、を有することを特徴とする。
【００４２】
また本発明の直列／並列変換器の変換チャネルは、
前記マスター電気パルスを発生するトリガ回路を有することを特徴とする。
【００４３】
また本発明の直列／並列変換器の変換チャネルは、
前記トリガ回路は、前記直列の電気パルスに同期した光トリガパルスが入力されると電気トリガパルスを生成するMSM-PDを有しており、
前記MSM-PDから出力される電気トリガパルスを、前記マスター電気パルスとしていることを特徴とする。
【００４４】
また本発明の直列／並列変換器は、
前記の変換チャネルが、並列状態で複数、前記伝送回線に接続されていることを特徴とする。
【００４５】
また本発明の直列／並列変換器は、
第１の伝送回線に接続された、前記のいずれか一つの変換チャネルと、
第２の伝送回線に接続された、前記のいずれか一つの変換チャネルと、
を有し、
前記トリガ回路は、前記第１の伝送回線に接続された前記変換チャネルと、前記第２の伝送回線に接続された前記変換チャネルに共通して前記マスターゲートパルスを送る、ことを特徴とする。
【発明の効果】
【００４６】
本発明によれば、伝送回線を伝播する高速な電気パルスを直列／並列変換して、NRZ型の出力波形となっている変換信号を得ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１に係る直列／並列変換器の変換チャネルを示す構成図。
【図２】本発明の実施例１に係る改良した直列／並列変換器の変換チャネルを示す構成図。
【図３】本発明の実施例２に係る直列／並列変換器の変換チャネルを示す構成図。
【図４】実施例２の変換チャネルの動作状態を示す動作状態図。
【図５Ａ】実施例３において、放電保持用トランジスタに印加されるゲートパルスを示す波形図。
【図５Ｂ】実施例３において、第２のインバータの出力を示す波形図。
【図５Ｃ】実施例３において、放電保持用キャパシタの電圧を示す波形図。
【図５Ｄ】実施例３において、第１のインバータの出力を示す波形図。
【図５Ｅ】実施例３において、プッシュプル用キャパシタで形成されるパルスを示す波形図。
【図６】DB-MSMPDトリガ回路を示す構成図。
【図７】本発明の実施例３に係る直列／並列変換器の変換チャネルを示す構成図。
【図８】本発明の実施例３に係る直列／並列変換器の別の変換チャネルを示す構成図。
【図９】本発明の実施例４に係る直列／並列変換器の変換チャネルを示す構成図。
【図１０】フィールドプログラマブルゲートアレイをモデル化して示す構成図。
【図１１】フィールドプログラマブルゲートアレイを接続した直列／並列変換器の変換チャネルを示す構成図。
【図１２Ａ】実施例４における変換済みビット（変換信号）を示す波形図。
【図１２Ｂ】実施例４における変換済みビット（変換信号）を示す波形図。
【図１２Ｃ】実施例４における変換済みビット（変換信号）を示す波形図。
【図１３】本発明の実施例５に係る直列／並列変換器の変換チャネルを示す構成図。
【図１４】本発明の実施例６に係る直列／並列変換器を示す構成図。
【図１５】本発明の実施例６に係る別の直列／並列変換器を示す構成図。
【図１６】直列／並列変換器の基本構成を示す構成図。
【図１７】サンプル・ホールドスキームの基本構成を示す構成図。
【図１８】サンプル・ホールドスキームの等価回路を示す回路図。
【図１９】放電または保持スキームの基本構成を示す構成図。
【図２０】放電または保持スキームの等価回路を示す構成図。
【図２１】プッシュ／プルスキームの基本構成を示す構成図。
【図２２】プッシュ／プルスキームとゲートパルス発生回路を示す構成図。
【発明を実施するための形態】
【００４８】
以下、本発明に係る直列／並列変換器及び、直列／並列変換器に用いる変換チャネルを、実施例に基づき詳細に説明する。
【００４９】
［実施例１］
（代替アプローチとしての選択的プッシュ／プルスキーム）
このアプローチ（実施例１：図１参照）の目的は、図２１を基に説明したプッシュ／プルスキームを直接実現することに関連する実装の複雑さに対処することにある。新しいアプローチ（実施例１）では、従来のプッシュ／プルスキームと同様に、キャパシタC2の充電と放電のために、それぞれトランジスタT2とトランジスタT3が使用される。
【００５０】
つまり、図１（ａ），（ｂ）に示すように、実施例１に係る直列／並列変換器の１つの変換チャネルでは、トランジスタ（充電用トランジスタ）T2のソース端子sにトランジスタ（放電用トランジスタ）T3のドレイン端子dが接続され、キャパシタ（プッシュプル用キャパシタ）C2の一端は、トランジスタT2のソース端子s及びトランジスタT3のドレイン端子dに接続され、キャパシタC2の他端は接地されている。
トランジスタT2のドレイン端子dにはVpushという正電圧の高レベルのDC電圧が供給され、トランジスタT3のソース端子sにはVpullという低いDC電圧レベルが供給される。
キャパシタC2の対象の電圧レベルをVon（高出力レベル）とVoff（低出力レベル）とすると、Vpushの値がVonを上回っており、Vpullの値がVoffを下回っている。
なお図１において、（ａ）は入力ビット（電気パルス）の電圧レベルが高くプッシュ動作が行われる時の状態を、（ｂ）は入力ビット（電気パルス）の電圧レベルが低くプル動作が時の状態を示す。
【００５１】
ただし、図２１に示すプッシュ／プルスキームに対する主な相違点は、補助的なゲートパルスに基づく動作を回避し、生成を容易にし得る別のゲートパルスを使用するための代替方法を採用することである。このアプローチに従って、変換されたビットレベルによって制御されるトランジスタT2用のゲートパルスgpon2を有しながら、トランジスタT3用の情報なしのゲートパルス、つまり変換されたビットによって制御されないゲートパルスgpon3を有することを本願発明者らは提案する。
【００５２】
新しいアプローチの動作メカニズムを図１に示す。
ビット変換が行われるたびに、変換されるビット（電気パルス）の電圧レベルに関係なく、トランジスタT3のゲート端子gに、キャパシタC2の放電を行うターンオン・ゲートパルスgpon3が供給される。
それに対して、高レベルのビット変換の場合のみ、同時にトランジスタT3がオンになっている間でも、トランジスタT2のゲート端子gに、キャパシタC2の充電を行うことができるターンオン・ゲートパルスgpon2が供給される。
【００５３】
そのため、図１（ｂ）に示すように、ビット変換のレベルが低い場合は、ターンオン・ゲートパルスgpon2が発生しないためにトランジスタT2がオフ状態のままとなるのに対し、ターンオン・ゲートパルスgpon3によりトランジスタT3はオンになり、キャパシタC2が放電される。
【００５４】
それに対して、図１（ａ）に示すように、ビット変換のレベルが高い場合は、ターンオン・ゲートパルスgpon2，gpon3が発生して、トランジスタT2とトランジスタT3の両方が同時にオンになる。2つのトランジスタT2,T3を同じキャパシタC2に接続された2つの競合する電流源と考え、トランジスタT2を流れる電流がトランジスタT3を流れる電流を十分に超えるように調節することにより、電流の差を利用してキャパシタC2の充電が行われる。そのため、ビット変換のレベルが高い場合に、トランジスタT2のゲート端子ｇにターンオン・ゲートパルスgpon2を選択的に入力することにより、キャパシタC2に充電するという意図が満たされる。以下では、この新しいスキームを選択的プッシュ／プルスキームと呼ぶ。
【００５５】
トランジスタT2の電流とトランジスタT3の電流が同時にオンになっている場合に、トランジスタT2の電流をトランジスタT3の電流より大きくする条件は、いくつかの方法で満たすことができる。
【００５６】
各トランジスタT2,T3のバイアス条件を調節するのが一般的な方法で、そのほか、トランジスタT3に比べてトランジスタT2の長さを長くするなど、使用するトランジスタのサイズを変えることにより、設計の柔軟性を高めることができる。
【００５７】
それに対して、動作の効率をさらに高めるため、前述のように、トランジスタT3を通してキャパシタC2に到達することができるフィードスルー信号を削減することによって放電プロセスの結果を向上させる必要もある。
【００５８】
この目的を達成するため、図２に示すように、トランジスタT3のゲート端子gにゲート用DC電圧（Vgate）を供給し続けながらトランジスタT3のソース端子sに負極性のパルスである制御パルスcpを印加することにより、トランジスタT3のオンおよびオフの切り替えを行うことを本発明者らは提案する。
なお、トランジスタ（充電用トランジスタ）T2とトランジスタ（放電用トランジスタ）T3が同時にオンになっている場合に、トランジスタT2の電流がトランジスタT3の電流より大きくなるように、逆に言えばトランジスタT3の電流がトランジスタT2の電流より小さくなるように、トランジスタT2,T3を設定している。
【００５９】
トランジスタT2のドレイン端子dにはVpushという正電圧の高レベルのDC電圧が供給される。キャパシタ（プッシュプル用キャパシタ）C2の対象の電圧レベルをVon（高出力レベル）とVoff（低出力レベル）とすると、Vpushの値がVonを上回っている。
【００６０】
図２（ａ）に示すように、ビット変換のレベルが高い場合は、トランジスタT2は、ゲート端子gにターンオン・ゲートパルスgpon2が入力されてオンになり、トランジスタT3は、ゲート端子gにDC電圧（Vgate）が供給されつつソース端子sに制御パルスcpが印加されることによりオンになり、トランジスタT3に流れる電流がトランジスタT2に流れる電流よりも小さいため、キャパシタC2が充電される。
また図２（ｂ）に示すように、ビット変換のレベルが低い場合は、トランジスタT2は、ゲート端子gにターンオン・ゲートパルスgpon2は入力されずにオフになり、トランジスタT3は、ゲート端子gにDC電圧（Vgate）が供給されつつソース端子sに制御パルスcpが印加されることによりオンになり、キャパシタC2が放電される。
変換動作をしないときには、トランジスタT2は、ゲート端子gにターンオン・ゲートパルスgpon2は入力されずにオフになり、トランジスタT3は、ゲート端子gにDC電圧（Vgate）は供給されるが、ソース端子sに制御パルスcpが印加されないのでオフになる。
【００６１】
［実施例２］
（選択的プッシュ／プルスキームに基づくNRZ型の出力波形を使用した直列／並列変換）
図３に、放電または保持スキームと選択的プッシュ／プルスキームの組み合わせに基づく、NRZ型の出力波形を使用した効率的な直列／並列変換を行う、直列／並列変換器の１つの変換チャネルを示す。
【００６２】
この変換チャネルは、放電／保持スキーム部Iと、選択的プッシュ／プルスキーム部IIと、インバータ（パルス入力機能部）Inv1,InV2を有している。
【００６３】
放電／保持スキーム部Iの構成は、図１９に示すものと同じであり、トランジスタ（放電保持用トランジスタ）T1の一方の端子が、伝送回線TL1に取り付けられ、キャパシタ（放電保持用キャパシタ）C1の一方の端子とレジスタR1の一方の端子が、トランジスタT1の他方の端子に取り付けられている。キャパシタC1の他方の端子は接地され、レジスタR1の他方の端子には保持用DC電圧Vchrgが供給される。
【００６４】
トランジスタT1のゲート端子gに、伝送回線TL1を伝播する電気パルスと同期したマスター電気パルス（ゲートパルス）mpが入力されたときにおいて、伝送回線TL1を伝播する高速電気パルスのレベルが低い場合には、トランジスタT1がオンになり、キャパシタC1の電荷が伝送回線TL1に放電される。
それに対して、トランジスタT1のゲート端子gにマスター電気パルス（ゲートパルス）mpが入力されたときにおいて、伝送回線TL1を伝播する高速電気パルスのレベルが高い場合には、トランジスタT1がオフ状態になり、キャパシタC1の電荷は変化しない。つまり、電荷が保持される。
【００６５】
選択的プッシュ／プルスキーム部IIは、図２に示すものと同じであり、トランジスタT2のソース端子sにトランジスタT3のドレイン端子dが接続され、キャパシタC2の一端は、トランジスタT2のソース端子s及びトランジスタT3のドレイン端子dに接続され、キャパシタC2の他端は接地されている。
トランジスタT2のドレイン端子dにはVpushという高いDC電圧レベルが供給され、トランジスタT2のゲート端子gにはターンオン・ゲートパルスgpon2が選択的に入力される。キャパシタC2の対象の電圧レベルをVon（高出力レベル）とVoff（低出力レベル）とすると、Vpushの値がVonを上回っている。
トランジスタT3のゲート端子gにDC電圧（Vgate）を常時供給し続けながら、トランジスタT3のソース端子sに負極性のパルスである制御パルスcpが選択的に印加される。
なお、トランジスタT2とトランジスタT3が同時にオンになっている場合に、トランジスタT2の電流がトランジスタT3の電流より大きくなるようにトランジスタT2,T3を設定している。
【００６６】
インバータ（パルス入力機能部）Inv1は、放電／保持スキーム部IのコンデンサC1の電圧を反転した信号を、選択的プッシュ／プルスキーム部IIのトランジスタT2のゲート端子gに送る。
したがって、伝送回線TL1を伝播する高速電気パルスのレベルが低いため、コンデンサC1が放電されその電位が低下したときに、ターンオン・ゲートパルスgpon2がトランジスタT2のゲート端子gに入力される。また、伝送回線TL1を伝播する高速電気パルスのレベルが高いため、コンデンサC1の電荷が保持され電位が高いときに、トランジスタT2のゲート端子gに低電圧が印加される。
【００６７】
当該ビット（電気パルス）が伝送回線TL1に到達すると、十分な振幅と狭いパルス幅を持つマスター電気パルスmpが、トランジスタT1のゲート端子に供給され、同時にインバータInv2の入力に供給される。マスター電気パルスmpは、伝送回線TL1を伝播するビット（電気パルス）と同期している。
【００６８】
またマスター電気パルスmpはインバータ（パルス入力機能部）Inv2により反転され、この反転パルスが制御パルスcpとなりトランジスタT3のソース端子sに入力される。
【００６９】
このマスター電気パルスmpが、トランジスタT1をノーマリーオフ状態に維持する低いDC電圧レベルに付加される。
通常、この低いDC電圧レベルによりインバータInv2の出力で高い電圧レベルが発生する。トランジスタT3のゲート端子に供給されるDC電圧VgateとインバータInv2からの通常は高い出力レベルを調節することにより、トランジスタT3をノーマリーオフ状態に維持するようこのトランジスタの電圧差Vgsが設定される。
【００７０】
それに対して、伝送回線TL1での当該ビットの電圧レベルに関係なく、マスター電気パルスmpをインバータInv2にて反転した制御パルスｃｐが、トランジスタT3のソース端子sに入力される。これによりトランジスタT3にて電圧降下が発生する。この電圧降下は、トランジスタT3をオンにできるだけの強度が必要である。
【００７１】
変換されたビットの電圧レベルに基づいて、以下のいずれかのシナリオが実行される。
変換されたビットのレベルが高い場合、マスター電気パルスmpはトランジスタT1をオンにするには十分ではない。これは、トランジスタT1のゲート−ソース端子間の電圧の差VgsがトランジスタT1をオンにするのに必要なしきい値の電圧未満であるためである。
キャパシタC1の電荷は変化せず、インバータInv1の入力で同じ高い電圧レベルが維持される。インバータInv1の反転出力は、それに対応してトランジスタT2のオフ状態が維持される低い電圧レベルを維持する。
それに対して、マスター電気パルスmpをインバータInv2にて反転した負極性の制御パルスｃｐが、トランジスタT3のソース端子sに入力されて、トランジスタT3をオンにし、キャパシタC2が放電される。
【００７２】
反対に、変換されたビットのレベルが低い場合、トランジスタT1のゲート−ソース端子間の電圧の差VgsはトランジスタT1をオンにするのに十分である。キャパシタC1は伝送回線TL1に放電され、インバータInv1の入力で電圧レベルが降下する。そうすると、インバータInv1は、ターンオン・ゲートパルスgpon2を出力してトランジスタT2をオンにする。このようにインバータInv1では、入力電圧の降下が振幅の大きい出力電圧パルス（ターンオン・ゲートパルスgpon2）に反転されるように設計する必要がある。そのため、インバータInv2とは異なり、インバータInv1は電気ゲインの高いインバータ増幅器として設計する必要がある。
それに対して、インバータInv2で通常生成される反転パルス（制御パルスcp）により、トランジスタT3はオンになり、トランジスタT2とトランジスタT3の電流の差によりキャパシタC2の充電に使用される。
【００７３】
どちらの動作シナリオでも、パルスgpon2,cpが短時間存在し、このパルスが消失するとトランジスタT2およびトランジスタT3はノーマリーオフの状態を維持する。
【００７４】
そのため、変換されたビット（伝送回線TL1を伝播する電気パルス）の電圧レベルに基づいて、以下の点を強調することができる。
(1)  キャパシタC2の状態は変換されたビットのレベルのみに従って変化する。つまりキャパシタC2で結果的に発生する電圧レベルの高さは変換されたビットの電圧レベルのみに基づいて変化する。
なお図２の例では、変換されたビット（電気パルス）の電圧レベルが高いときにコンデンサC2が充電され、変換されたビット（電気パルス）の電圧レベルが低いときにコンデンサC2が放電されるが、図３の例では、逆に、変換されたビット（電気パルス）の電圧レベルが高いときにコンデンサC2が放電され、変換されたビット（電気パルス）の電圧レベルが低いときにコンデンサC2が充電される。
(2)  変換されたビットに従ってキャパシタC2の状態が変化した後は、次の変換が行われるまで変化のない状態が維持されるため、キャパシタC2の電圧レベルを使用して非ゼロ復帰（NRZ）波形を生成することができる。
【００７５】
図３に示す回路を実現したものを図４に示す。2つのインバータInv1およびインバータInv2は、それぞれ、高速トランジスタTinv1,Tinv2のドレイン端子に接続されたレジスタRinv1,Rinv2のみで構成されている。インバータInv1,Inv2の入力ポートおよび出力ポートはそれぞれトランジスタTinv1,Tinv2のゲート端子およびドレイン端子となっている。それぞれの使用目的を達成するため、インバータInv1およびインバータInv2はそれぞれ高い電気ゲインと低い電気ゲインが得られるよう設計されている。
【００７６】
図３または図４に示す変換チャネルを、伝送回線TL1に複数接続して直列／並列変換器が組み立てられる。この直列／並列変換器での測定データを図５Ａ〜図５Ｅに示す。一連の電気パルスは伝送回線TL1に沿って伝播され、図５Ａに示すパルス（マスター電気パルスmp）をトランジスタT1のゲート端子に印加することにより変換される。変換回路によって確認されるパターンは[ 011011011011011…]という形態を取る。
図５Ａに示す、振幅の一部削減の対象となるパルスのコピーは、トランジスタT1のゲート端子に供給されるDCレベルよりわずかに低いDC入力レベルにより、インバータInv2に入力される。
インバータInv2の出力の対応する反転パルス（制御パルスCP）を図５Ｂに示す。
図５Ｃに示すように、キャパシタC1の電圧は、変換されたパルスが低レベルの場合は降下し、変換されたパルスが高レベルの場合は維持される。
インバータInv1の出力で形成される振幅の大きい対応する電気パルス（ターンオン・ゲートパルスgpon2）を図５Ｄに示す。キャパシタC2での電圧のNRZ型波形を図５Ｅに示す。以下で示すように、この信号に基づいてより均一なNRZ型の信号を生成することができる。
【００７７】
なお、測定結果は1:16の比率での25-Gbpsの信号への直列／並列変換を実行することに対応している。また、測定で発生する可能性のあるリップルは測定プローブによるアーチファクトである。更に、測定信号の立ち上がり／立下り時間は測定プローブによって遅くなる。
【００７８】
［実施例３］
（放電に基づくMSM-PDトリガ回路によって提供される正確なタイムトリガ）
特定のビット変換が行えるように、図３，図４に示す、トランジスタT1のゲート端子ｇおよびインバータInv2の入力端子に印加する必要のあるゲートパルス（マスター電気パルスmp）に関して、以下の要件を満たす必要がある。
1.  ゲートパルス（マスター電気パルスmp）は当該ビット（伝送回線TL1を伝播する電気パルス）に対して時間的に正確に同期する必要がある。
2.  トランジスタT1のゲート端子に印加されるゲートパルスについては、適切なビット選択を行うために、狭いパルス幅の十分な振幅を維持することが必須要件である。
3.  インバータInv2の入力ポートに印加されるゲートパルスについては、狭いパルス幅を維持することは重要ではない。しかし、振幅が十分に小さいパルス、またはDC電圧が十分に低いパルスを確保することが好ましい。これにより、インバータInv2によって反転された振幅の小さいパルス（制御パルスCP）を生成することが容易になる。
【００７９】
時間の同期の最初の要件に関しては、光トリガを電気トリガに変換する光電子回路を使用することでタイミングの制御性が大幅に向上する。これは、電気パルスが長時間の遅延により消失しやすいことがあるのに対して、光パルスの遅延は非常に正確に制御され得るためである。
【００８０】
さまざまな手法のなかで、本願発明者らは特に、金属-半導体-金属（MSM: Metal Semiconductor Metal）光検知器を利用して光トリガを電気トリガに変換する回路を検討する。ここでは、光トリガパルスが印加されるたびに狭い電気パルスを生成するため、放電に基づく（DB）MSD-PDトリガ回路が構成される。このような回路では短時間での反復処理が可能であるため、1ナノ秒以下に時間が分割された場合でもトリガされるたびにこの回路により適切な電気パルスが供給できる（非特許文献１参照）。
【００８１】
図６に示すDB-MSMPDトリガ回路１１は、DC入力電圧Vinputが入力されるレジスタRinとキャパシタCinにより構成されたRC回路と、RC回路に一方の端子が接続されたMSM-PD（Metal Semiconductor Metal Photo Detector）１１aと、MSM-PD１１aの他方の端子に接続された2個の並列レジスタRbiasにより構成されている。
2個の並列レジスタRbiasの一方はアース接続され、もう一方はバイアス電圧Vbiasに接続される。また、このバイアス電圧を低く抑えることにより、制御されたトランジスタがノーマリーオフモードに設定される。
【００８２】
DB-MSMPDトリガ回路１１のMSM-PD１１ａに十分なエネルギーを持つ光トリガパルスPを印加することにより、MSM-PD１１ａで十分なキャリアが生成され、これが低抵抗として機能してキャパシタCinに電荷を蓄積し、抵抗Rbiasですばやく放電することができる。また、時間定数RinCinとして時間定数RbiasCinより長い値を選択することにより、キャパシタCinは短時間で使い尽くされ、再充電に比較的長い時間を要するため、狭い電気パルスを生成することができ、DB-MSMPDトリガ回路１１で設計パラメータの組み合わせを変えることで異なる条件の電気パルスを発生させることになる。
【００８３】
これらのパラメータを最適化することにより、十分な振幅と適度に狭いパルス幅で電気パルスを繰り返し生成することができ、回路の最適化のためにキャパシタCinを完全に再充電する必要はなく、非特許文献１に示すようにすでに640psという短い時間が実証されている。
【００８４】
トランジスタT1とインバータInv2をMDM-PD１１ａの出力に直接接続することにより、1つのDB-MSMPDトリガ回路１１によってこれらを同時に駆動することができる。この場合、MSM-PD１１ａによって生成されるパルスは、精密なビット選択に必要な大きい振幅と狭いパルス幅の要件を満たすよう設計する必要がある。
【００８５】
同時に、インバータInv2は入力パルスの振幅が大きい場合でも振幅の小さい出力パルスが生成されるよう設計する必要がある。これは、インバータInv2のトランジスタTinv2のソース端子に低抵抗と適度に高いDCバイアス電圧を与えることによってなされ得る。しかし、低抵抗の使用は、それに伴って消費電力を増加させるため、好ましくなく、インバータInv1へのパルス入力の振幅を低下させることが望ましい。また、その入力パルスのDCバイアスレベルを低下させることは、設計の柔軟性を高めるのに有益である。
【００８６】
図７に示す修正後の回路を使用することにより、両方の効果を得ることができる。低DCバイアス電圧Vbiasに接続された抵抗Rbiasは2つの部分、即ち、抵抗Rxと抵抗（Rbias-Rx）とに分割され、その間のノードはインバータInv2を駆動するためのパルスを提供するのに使用される。結果的にトランジスタT1のゲート端子で発生するパルスはすでに図５Ａに示しており、インバータInv2の入力で発生するパルスは、振幅が抑制された、DCバイアス電圧の低いコピーである。
つまり、DB-MSMPDトリガ回路１１のMDM-PD１１ａを用いることにより、トランジスタT1のゲート端子gに入力されるマスター電気パルスmp1と、インバータInv2に入力されるマスター電気パルスmp2を発生することができる。
なお図７において、C3はキャパシタである。
【００８７】
トランジスタT1およびトランジスタT3のゲートとして機能する1つのDB-MSMPDトリガ回路１１の別の使用法を図８に示す。この場合、MSM-PD１１ａに光トリガパルスＰが印加されると、一方で生成されたプラスのゲートパルスであるマスター電気パルスmp1はトランジスタT1を駆動するのに使用され、MSM-PD１１ａのもう一方で生成されるマイナスのゲートパルスであるマスター電気パルスmp0は部分的に再形成されてトランジスタT3の制御に使用される。
MSM-PD１１ａからのマイナスのマスター電気パルスmp0はキャパシタCcoupleを使用してバッファ回路Buff1にAC結合され、バッファ回路Buff1は動作の要件を満たすためにマイナスのパルスの形状とDCバイアス状態を調節するのに使用される。
なおバッファ回路Buff1には、抵抗Rtrigを介して直流電圧Vtrig＿biasが入力されており、これらによりレベル調整回路が形成されている。
【００８８】
［実施例４］
（回路出力の増幅と均一化）
直列／並列変換を実行した結果として発生する出力は、当該ビットは変換が行われる前ははるかに高速であることにより特徴づけられるため、当該ビットの処理が直接できない低速回路に供給されることが企図されている。そのため、直列／並列変換が正常に処理された後に、発生した出力を後続の低速回路に供給する必要がある。後続の回路への変換結果の供給は、図９の増幅・均一化回路２０に示すように、電圧レベルの増幅と調整の処理に分割することができる。つまりより一般的には、後続の低速回路（低速デバイス３０）に適合する形で出力信号を提供できるように、必要な信号の変更を行うことと言い換えることができる。
【００８９】
ここでは一般的に、低速回路（低速デバイス）として、フィールドプログラマブルゲートアレイ（FPGA: Field Programable Gate Array）である特別なCMOS回路を特に想定している。このような低速回路は負荷抵抗としてモデル化できる。この負荷抵抗には、図１０（ａ）に示すように端子「a」および「b」としてラベル付けされている2つの端子が装備される。
【００９０】
そして、端子「a」および「b」の極性に基づいて、CMOS回路により高電圧または低電圧を検出できる。たとえば、「a」の電圧が、特定の電圧許容範囲を有する「b」の電圧を上回る場合、高い信号が検出され、反対に、「b」の電圧が、特定の電圧許容範囲を有する「a」の電圧を上回る場合、低い信号が検出される。一般的に、このような2端子シグナリングはLVDSシグナリングと呼ばれる。同じ効果は、一方の端子の電圧のみを変更し、他方の端子の電圧を固定したままにすることでも得られる。
【００９１】
図１０（ｂ）に示すように、「b」の電圧を固定した状態で、変換されたビットのレベルに応じて「a」の電圧を駆動するために直列／並列変換回路５０の出力が使用される。高電圧レベルの変換済みビットの場合、必要な許容範囲により、「a」の電圧が「b」の電圧を上回る。逆に、低電圧レベルの変換済みビットの場合、必要な許容範囲により、「a」の電圧が「b」の電圧を下回る。
【００９２】
これに対応して実現される回路を図１１に示す。
図１１に示す増幅・均一化回路２１は、トランジスタT211,T212と、抵抗R211,R212により構成されている。抵抗R211の一端には入力用の高電圧Vinv2g＿highが入力され、トランジスタT211の他端には入力用の低電圧Vinv2＿lowが入力され、トランジスタT212の一端には出力用の高電圧Vout＿highが入力され、抵抗R212の他端には出力用の低電圧Vout＿lowが入力される。
増幅・均一化回路２１は、キャパシタC2の電圧を、低速デバイス３１の特性に適合するように、増幅し均一化して変換信号として、低速デバイス３１に送る。
【００９３】
図１１の増幅・均一化回路２１と類似の回路が作製されており、さまざまな組み合わせの変換済みビット（変換信号）に対して測定した回路出力を図１２Ａ〜図１２Ｃに示す。図１２Ａ〜図１２Ｃに示す回路出力は、図５Ｅに示すキャパシタC2の電圧レベルに相当し、最終的な回路出力はより均一となることが確認できる。
【００９４】
［実施例５］
（同じ光トリガによって駆動されるいくつかの変換チャネル）
図１３に示す実施例５では、伝送回線TL1には変換チャネルCH11が接続され、伝送回線TL2には変換チャネルCH21が接続されている。DB-MSMPDトリガ回路１１のMSMPD１１ａ（図７参照）には光トリガパルスPが入力される。DB-MSMPDトリガ回路１１に光トリガパルスＰが入力されたときには、出力されたマスター電気パルスmp1が、変換チャネルCH11のトランジスタT1のゲートに入力されると共に、変換チャネルCH21のトランジスタT1のゲートに入力される。また同時に出力されたマスター電気パルスmp２が、反転増幅器A1により増幅されて制御パルスcpとなり、この制御パルスcpが、変換チャネルCH11のトランジスタT3のソース端子に入力されると共に、変換チャネルCH21のトランジスタT3のソース端子に入力される。
【００９５】
つまり実施例５では、2つの異なる変換チャネルCH11,CH21が同じトリガ回路１１を共有しており、1つの光トリガパルスPを共有のMSM-PD１１ａに印加することにより、この2つの変換チャネルCH11,CH21を使用して別個の伝送回線TL1,TL2で伝播される2つの同期化されたビットを変換することができる。
【００９６】
［実施例６］
（フル直列／並列変換器の構成）
直列／並列変換器の構成の一例（実施例６）は図１４に示すとおりである。図１４の例では、図１１に示す構成の変換チャネルが、変換チャネルC11,C12・・・C1Nとして採用されており、各変換チャネルC11,C12・・・C1Nには光トリガパルスP1,P2・・・PNが入力される。
複数の変換チャネルC11,C12・・・C1Nは、並列状態となって順次、伝送回線TL1に接続されている。
【００９７】
伝送回線TL1には直列の電気パルスが伝播している。光トリガパルスP1,P2・・・PN相互間には、伝送回線TL1を伝播する電気パルス（シリアル電気パルス）のビット間隔に相当する時間差が順次設定されている。したがって、第１番目の電気パルスが変換チャネルC11に到着したときに光トリガパルスP1が変換チャネルC11のMSMPDに入力されて、変換チャネルC11から変換信号が出力され、第２番目の電気パルスが変換チャネルC12に到着したときに光トリガパルスP2が変換チャネルC12のMSMPDに入力されて、変換チャネルC12から変換信号が出力され、第N番目の電気パルスが変換チャネルC1Nに到着したときに光トリガパルスPNが変換チャネルC1NのMSMPDに入力されて、変換チャネルC1Nから変換信号が出力される。
このようにして、各変換チャネルC11,C12・・・C1Nからの変換信号は、NRZ形式のパラレル（並列）信号となる。
【００９８】
直列／並列変換器の構成の他の一例は図１５に示すとおりである。図１５の例では、図１３に示す構成の変換チャネルが、変換チャネルC111,C121、C112,C122、・・・、C11N,C12Nとして採用されており、対となった変換チャネルC111,C121、C112,C122、・・・、C11N,C12Nには光トリガパルスP1,P2・・・PNが入力される。
【００９９】
図１５に示す例では、伝送回線TL1を伝播する電気パルス（シリアル電気パルス）と、伝送回線TL2を伝播する電気パルス（シリアル電気パルス）と、光トリガパルスP1,P2・・・PNが同期している。
このため、伝送回線TL1を伝播する電気パルスを各変換チャネルC111,C112・・・C11Nにより変換して、NRZ形式のパラレル信号を得ると共に、伝送回線TL2を伝播する電気パルスを各変換チャネルC121,C122・・・C12Nにより変換して、NRZ形式のパラレル信号を得ることができる。
【０１００】
なお図１４，図１５における各変換チャネルを、図７や図８に示す変換チャネルにより構成することも可能である。
【産業上の利用可能性】
【０１０１】
本発明は、伝送回線を伝播する電気パルス（シリアル信号）を、直列／並列変換して変換信号（パラレル信号）を出力する、直列／並列変換器に適用することができる。
【符号の説明】
【０１０２】
１１  DB-MSMPD トリガ回路
１１a   MSMPD
２０，２１  増幅・均一化回路
３０，３１  低速デバイス
５０  直列／並列変換回路
I  放電／保持スキーム部
II  選択的プッシュ／プルスキーム部
cp  制御パルス
mp,mp1,mp2  マスター電気パルス
gpon1,gpon2  ターンオン・ゲートパルス
Inv1,Inv2  インバータ
TL1,TL2  伝送回線
C1,C2,C3  キャパシタ
T1,T2,T3  トランジスタ
R1  レジスタ
P  光トリガパルス
【要約】
【課題】選択的プッシュ／プルスキームに基づき直列／並列変換をしてNRZの変換信号を得る。
【解決手段】充電用トランジスタT2のゲートgにターンオン・ゲートパルスgpon2を入力してオンにし、放電用トランジスタT3のゲートにゲート用直流電圧Vgateを入力しつつソース端子に制御パルスcpを入力してオンにすると、トランジスタT2,T3に流れる電流差によりプッシュプル用キャパシタC2が充電される。トランジスタT3がオン状態であっても、充電用トランジスタT2のゲートgにターンオン・ゲートパルスgpon2が入力されなくなるとオフになり、プッシュプル用キャパシタC2が放電される。
【選択図】図２【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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