(57)【特許請求の範囲】
【請求項１】
シリコンを含む上面を有するウエハ上に少なくとも１つのＭＯＳデバイスを含む集積回路を形成する方法であって、
前記上面上にＳｉＯＮゲート誘電体層を形成することと、
前記ゲート誘電体層上にゲート電極層を堆積することと、
ゲートスタックを形成するように前記ゲート電極層をパターニングすることであって、それにより、ＳｉＯＮ側壁及びゲート電極側壁が露出される、前記パターニングすることと、
前記露出されたＳｉＯＮ側壁の上に付加的シリコン酸化物層を形成することと、
前記付加的シリコン酸化物層を窒化することと、
前記窒化の後にアニールを実行することであって、それにより、Ｎ増大（Ｎ−ｅｎｈａｎｃｅｄ）ＳｉＯＮ側壁を含むアニールされたＮ増大ＳｉＯＮゲート誘電体層を形成することであって、前記アニールされたＮ増大ＳｉＯＮゲート誘電体層にわたる一定の厚みのラインに沿って、前記Ｎ増大ＳｉＯＮ側壁での窒素濃度（原子％）が、前記アニールされたＮ増大ＳｉＯＮゲート誘電体層のバルクにおける窒素濃度（原子％）−２原子％に等しいかそれより大きい、前記アニールを実行することと、
前記ゲートスタックの下のチャネル領域を画定するように前記ゲートスタックの相対する側に互いから間隔を空けて配置される、ソース及びドレイン領域を形成することと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記付加的シリコン酸化物層が、８００〜１１００℃の温度で、０．００１〜１０Ｔｏｒｒの圧力で、１〜６０秒間の熱酸化により形成される、方法。
【請求項３】
請求項１に記載の方法であって、
前記窒化後のアニールが、
５００〜１１００℃の温度で０．００１〜７６０Ｔｏｒｒの圧力で、０．１〜６０秒間、Ｎ２又は希ガス雰囲気において実行される第１のアニールと、
５００〜１１００℃の温度で、０．００１〜１００Ｔｏｒｒの圧力で、０．１〜１２０秒間、純Ｏ２ガスを含む酸素含有ガス内で実行される第２のアニールと、
を含む、方法。
【請求項４】
請求項１に記載の方法であって、
前記窒化後のアニールが、１，０００〜１，１０５℃の温度で０．１〜３．０Ｔｏｒｒの圧力で、５〜３０秒間、１．２〜３．６ｓｌｍのＯ２、１．２／３．６〜３．６／１．２のＯ２／Ｎ２、又は０．４／２．０〜２．０／０．４のＯ２／Ｎ２を含む酸化雰囲気において実行される、方法。
【請求項５】
請求項１に記載の方法であって、
前記付加的シリコン酸化物層が、溶液ベース化学的酸化を用いて形成され、前記窒化後のアニールが、７５０〜９００℃の温度で５〜４０Ｔｏｒｒの圧力で、８〜１５秒間、５〜１０ｓｌｍのＮ２Ｏと０．１〜０．５ｓｌｍのＨ２とを含む酸化雰囲気において実行される、方法。
【請求項６】
請求項１に記載の方法であって、
前記ゲート電極層が、５００〜８００℃の温度で１〜１００Ｔｏｒｒの圧力で、１０〜３００秒間、シリコン含有ガスを用いて堆積されるポリシリコンを含む、方法。
【請求項７】
請求項１に記載の方法であって、
前記付加的シリコン酸化物層を形成することが、第１のチャンバ内で成され、
前記窒化することが、前記ウエハを０．００１Ｔｏｒｒ〜１００Ｔｏｒｒの圧力下で第２のチャンバへ搬送した後、第２のチャンバ内で成され、
前記窒化後のアニールが、前記ウエハを前記第３のチャンバへ搬送した後、第３のチャンバ内で成される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、ＳｉＯＮゲート誘電体を有するＭＯＳトランジスタを含む集積回路（ＩＣ）に関連する。
【背景技術】
【０００２】
閾値電圧（Ｖｔ）シフトとなる恐れのある、ゲート誘電体リークや（ＰＭＯＳ用のＰ＋ポリシリコンゲートのための）ゲート電極からの下にある半導体表面へのボロン（Ｂ）浸透を低減するために、従来のシリコン酸化物（例えば、ＳｉＯ２）ゲート誘電体をＭＯＳトランジスタのためのシリコンオキシナイトライド（ＳｉＯＮ）層で置き換えることは知られている。ＳｉＯＮゲート誘電体層を形成するための従来の一つの方法は、シリコン酸化物「ベース」誘電体を形成するため表面を含むシリコンの熱酸化、その後続く、窒素（Ｎ）をシリコン酸化物誘電体にわたって取り込むためのプラズマ窒化、及びその後の、約１，１００℃の温度でのＯ２／Ｎ２内での熱的窒化後アニールを含む。
【０００３】
ＳｉＯＮ誘電体内の窒素濃度が一層高くなると、その誘電率が一層高くなり、これにより、所定の等価酸化膜膜厚（ＥＯＴ）に対し一層厚い誘電体フィルムの利用が可能となる。ＳｉＯＮ層の厚みはＥＯＴとして表わされ得、ＥＯＴは、高ｋ誘電体層を有するＭＯＳトランジスタの性能を、二酸化シリコンゲート誘電体層を有するＭＯＳトランジスタの性能と比較するために用いられるパラメータである。ＥＯＴは、二酸化シリコン（ＳｉＯ２のｋは約３．９である）に比べ一層高い誘電率ｋを有するゲート誘電体で得られるものと同じゲート静電容量を得るために必要とされる二酸化シリコンゲート誘電体の厚みと定義される。例えば、１０ｎｍの厚みの３９のｋ値を有する高ｋ誘電体を用いることで、１ｎｍのＥＯＴが得られる。
【０００４】
ゲート誘電体内の窒素濃度が増加し続けているため、このプロセスは、ゲート誘電体端部に沿って顕著な、低減されたＧＯＩ（ｇａｔｅ  ｏｘｉｄｅ  ｉｎｔｅｇｒｉｔｙ）及び／又は増大した初期故障率（ＥＦＴ）をこうむり易くなってきている。ウエハファブエンジニアリングの分野内では、同様の寸法（面積）のポリシリコンブロック構造が、全ユニット面積当たりポリシリコン端部面積の一層高い比率を備えた構造であるポリシリコンフィンガーに比べ低減されたレートで故障する場合、これは、高められたポリシリコンフィンガー欠陥と呼ばれる。この問題に対処するための大抵の労力は、シリコン酸化物ベース誘電体品質を改善すること、又は（例えば、エッチング条件を変更することにより）ゲートエッチングデプリーション（ｄｅｐｌｅｔｉｏｎ）効果を低減することに向けられてきている。
【発明の概要】
【０００５】
開示される実施例は、従来のゲートファーストプロセスフローは、ゲート（例えば、ポリシリコン）エッチングが実行されると、ＳｉＯＮゲート誘電体の側壁を本質的に露出させ、この露出が、露出時間の関数とした側壁での著しい窒素ロスにつながる、という発明者らの認識に基づいている。更に、発明者らは、露出されたＳｉＯＮ側壁をキャッピング層で即座にキャッピングすることは実用的ではないことも認識している。というのも、このようなキャッピング層は、ゲートエッチングに続いてウエハ表面が洗浄される後まで適所に置くことができず、そのためＳｉＯＮ側壁に沿った著しい窒素ロスを避けるには遅すぎるためである。
【０００６】
開示される実施例は、ゲートエッチングに続く露出されたＳｉＯＮ側壁に沿った窒素ロスを最小化することを必要としない。その代わりに、開示される実施例は、ゲートエッチングに続く、露出されたＳｉＯＮ側壁で失われた窒素を置換する（及び幾つかの実施例においては、置換を上回るのに充分な窒素を提供する）ための付加的酸化及び窒化により、窒素を付加する処理を含む。典型的な実施例において、露出されたＳｉＯＮ側壁上に付加的シリコン酸化物層が形成され、その後、付加的シリコン酸化物層が窒化される。
【０００７】
付加的シリコン酸化物層は、ゲートエッチング後洗浄等により提供されるものエ等、溶液ベース化学的酸化によって、又はゲートエッチング後洗浄に続き得る堆積又は熱成長によって形成され得る。付加的シリコン酸化物層の窒化は、ＤＰＮ（decoupled-plasma
nitridation）等のプラズマ窒化プロセスを含み得る。窒化後アニール（ＰＮＡ）が窒化に続いて、Ｎ増大（Ｎ−ｅｎｈａｎｃｅｄ）ＳｉＯＮ側壁を含むアニーリングされたＮ増大ＳｉＯＮゲート誘電体層を形成する。ＰＮＡは、酸素を含み得、２０Åまでの付加的なＳｉＯＮを形成する条件を含み得る。ＰＮＡは、付加された窒素を安定化させ、プラズマ窒化から生じ得るＳｉＯＮ側壁に沿ってＳｉＯＮゲート層内に誘導される欠陥を修復することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の一実施例に従って、Ｎ増大ＳｉＯＮ側壁を有するＮ増大ＳｉＯＮゲート誘電体を含むＭＯＳトランジスタを含むＩＣを形成するための一例の方法におけるステップを示すフローチャートである。
【０００９】
【図２】図２は、Ｎデプリーションされた（Ｎ−ｄｅｐｌｅｔｅｄ）ＳｉＯＮ側壁を有する従来の「従来技術」ＳｉＯＮゲート誘電体層と比較し、開示される実施例に従ったＮ増大ＳｉＯＮ側壁を有する例示のＮ増大ＳｉＯＮゲート誘電体層にわたる一定の厚みのラインに沿ったゲート電極の下の一方の側壁から他方の側壁への横方向の位置の関数とした、窒素濃度プロファイルのグラフ表示である。
【００１０】
【図３】図３は、表面を含む頂部シリコンを有する基板を含むＩＣの一部の簡略化した断面図であり、開示される実施例に従った、Ｎ増大ＳｉＯＮ側壁を有するＮ増大ＳｉＯＮゲート誘電体層を含む少なくとも１つのＭＯＳデバイスを含んで示す。
【００１１】
【図４】図４は、開示される実施例に従った例示のＳｉＯＮゲート誘電体層の（ＳｉＯＮ側壁から離れた）バルク領域にわたる厚み寸法における窒素濃度プロファイルのグラフ表示である。
【発明を実施するための形態】
【００１２】
図１は、本発明の一実施例に従って、Ｎ増大ＳｉＯＮ側壁を有するＮ増大ＳｉＯＮゲート誘電体を含むＭＯＳトランジスタを含むＩＣを形成するための一例の方法１００におけるステップを示すフローチャートである。ステップ１０１が、ウエハの露出された頂部シリコン表面を熱的又は化学的に酸化すること等により、０．５〜４．０ｎｍの厚みのベースシリコン酸化物層を形成することを含む。ステップ１０６〜１０８が、１０〜２０Å程度の厚みのＳｉＯＮを形成するように構成される場合、ステップ１０１の間形成されるベースシリコン酸化物層は、一般的に５〜１５Åの厚みであり、典型的には６〜１０Åの厚みである。
【００１３】
本明細書において用いられるように及び別に指定がない限り、「シリコン」という用語は、これらに限定されないが、単結晶、多結晶、及び非晶質シリコン、及びシリコンの或る化合物（合金）を含むシリコンの全てのフォームを指し、そのシリコンは、これらに限定されないが、シリコン・ゲルマニウム（ＳｉＧｅ）及びシリコンカーバイド（ＳｉＣ）を含む。一実施例において、シリコン酸化物層の厚みは１．０〜３．０ｎｍである。例えば、ベースシリコン酸化物層は、８００〜１１００℃の温度範囲で、０．００１〜１００Ｔｏｒｒの圧力で、１〜６０秒間、Ｏ２、Ｏ２＋Ｈ２、Ｎ２Ｏ、Ｎ２Ｏ＋Ｈ２、Ｈ２Ｏ等の雰囲気における酸化により成長され得る。低減された圧力（即ち、大気圧より低い圧力）酸化は、酸化レートを低減させ、その結果のベースシリコン酸化物層の厚みを制限する。
【００１４】
ステップ１０２が、ＳｉＯＮを形成するためにベースシリコン酸化物層を窒化させることを含む。当業者であれば、窒素をシリコン酸化物層に導入するために異なるプラズマ方法を用いることができることを理解するであろう。例えば、基板が従来のＣＶＤ装置内でプラズマ雰囲気に晒される、プラズマ化学気相成長（ＰＥＣＶＤ）方法を用いることができる。窒化は、例えば、５００〜１０００℃の温度で、０．００１〜１００Ｔｏｒｒの圧力で、１〜６０秒間、ＮＨ３又はＮＨ３含有雰囲気ガス内で実行され得る。また、窒素を誘電性材料に導入するために平行板プラズマ蒸着システムも用いられ得る。ＤＰＮが用いられてもよい。ＤＰＮはプラズマ形成のために誘導性結合を用いる。ＤＰＮにおいて、無線周波数（ＲＦ）電力がＲＦ磁場を介してプラズマに搬送され、ＲＦ磁場はイオン化電界を生成する。プラズマ環境は、Ｎ２、Ｎ２＋Ｈｅ、Ｎ２＋希ガス、又はＮＨ３を含み得る。
【００１５】
本明細書において用いられるように、「ＳｉＯＮ」とは、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む誘電性材料を指し、この窒素は、厚み寸法に沿って均一な窒素濃度を有するＳｉＯＮ層に対する６〜３５ａｔ％の窒素濃度、及び厚み寸法に沿って不均一な窒素濃度を有するＳｉＯＮ層に対する８〜３５ａｔ％窒素の最大窒素濃度を含む。Ｓｉ濃度は３４〜４０ａｔ％の範囲であり得、Ｏ濃度は２６〜６０ａｔ％の範囲であり得る。
【００１６】
一実施例において、ステップ１０２において実行される窒化は、その厚みにわたって窒素濃度プロファイルの基本的な形状を設定するために用いられて、シリコンインタフェースから離れたＳｉＯＮゲート層内の最大窒素濃度が充分に高く、例えば、少なくとも１０ａｔ％であるようにする。ＳｉＯＮ層内のシリコンインタフェースから離れた充分に高い窒素濃度は、漏れ電流（Ｊｇ）低減及び（Ｂドープされたポリシリコンゲートに対し）Ｂブロックを提供するが、シリコンインタフェースの窒化及びその結果の移動度／デルタＶｔ劣化を避けるのに充分浅い。
【００１７】
ステップ１０３が第１のＰＮＡを含む。第１のＰＮＡはマルチステップＰＮＡを含み得る。マルチステップＰＮＡは、弱く結合された窒素を取り除くこと、及び、後続の熱処理の間拡散しにくくなるようにＳｉＯＮゲート層内の残存する窒素を安定化させることができる、非酸化雰囲気における第１のアニール１０３（ａ）を含み得る。一実施例において、第１のアニール１０３（ａ）は、５００〜１１００℃の温度で、０．００１〜７６０Ｔｏｒｒの圧力で、０．１〜６０秒間、Ｎ２又は希ガス雰囲気において実行される。
【００１８】
マルチステップＰＮＡのため、第１のアニール１０３（ａ）の後、酸化雰囲気における第２のアニール１０３（ｂ）が続く。第２の（酸化）アニール１０３（ｂ）は、シリコンインタフェースでのＳｉＯＮゲート層が、ＳｉＯＮゲート層のＥＯＴの劣化を避けるための付加的な酸化を受けることなく、ＳｉＯＮゲート層内の残存する欠陥を回復させることができる。第２のアニール１０３（ｂ）は更に、ＳｉＯＮゲート層（ゲート電極インタフェース近辺）の頂部での窒素濃度を低減させることもでき、発明者らは、このことが、Ｐ＋ポリシリコンゲートのためのＢＮ形成から生じ得るポリシリコン・デプリーションの増加を避けるためＮ含有量を低減させるためにポリシリコンゲートにとって有益となり得ることを見出した。第２のアニール１０３（ｂ）は一般に１又は２ÅのＳｉＯＮを成長させる。一実施例において、第２のアニール１０３（ｂ）は、５００〜１１００℃で、０．００１〜１００Ｔｏｒｒの圧力で、０．１〜１２０秒間、純Ｏ２ガスを含む酸素含有ガス内で実行される。別の実施例において、ＰＮＡの第１のアニール１０３（ａ）及び第２のアニール１０３（ｂ）は、共通チャンバ（例えば、単一ウエハ高速熱アニール装置（ＲＴＡ））内で実行される。
【００１９】
ステップ１０４が、ＳｉＯＮゲート層上にゲート電極層を堆積することを含む。一実施例において、ゲート電極層はポリシリコンを含み得る。ポリシリコンは、５００〜８００℃の温度で、１〜１００Ｔｏｒｒの圧力で、１０〜３００秒間、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ２Ｃｌ６、又はＳｉＨ２Ｃｌ２等のガスを含むシリコンを用いて堆積され得る。他の実施例において、ゲート電極層は、置換ゲートプロセスの場合、Ｗ／ＴｉＮ、Ｍｏ、Ｔａ、ＴａＮ、ＴｉＮ、又はＴａＳｉｘＮｙ等の金属ゲートを提供するための金属を含み得る。
【００２０】
一実施例において、低減された圧力は、ステップ１０２及びステップ１０４の間、３００Ｔｏｒｒを下回るレベル、例えば、１００Ｔｏｒｒを下回るレベル、に維持される。本発明者らは、低減された圧力においてこのようなステップを行うことが、いずれもＥＯＴ及びＶｔ制御の点でＭＯＳデバイスのためのデバイス性能を劣化させ得る、ＳｉＯＮゲート層の雰囲気酸素との反応に起因する制御されないＮロスを防ぐこと、及びＳｉＯＮ層の偶発性炭素からの汚染も防ぐことを見出している。低減された圧力を維持することにより、ＳｉＯＮゲート層を本質的に炭素フリー（例えば＜０．２アトミック％Ｃ）とすることができる。例えば、一実施例において、シリコン酸化物層を形成すること（ステップ１０１）が第１のチャンバ内で成され、このウエハが、低減された圧力下で第２のチャンバへ搬送され、窒化（ステップ１０２）が第２のチャンバ内で成される。このウエハは、第１のアニール１０３（ａ）が成される第３のチャンバへ低減された圧力下で搬送される。このウエハは、第２のアニール１０３（ｂ）が成される第４のチャンバへ低減された圧力下で搬送される。このウエハは、ステップ１０４で、ゲート電極層が堆積される第５のチャンバへ低減された圧力下で搬送される。
【００２１】
ステップ１０５が、ゲート電極を提供し、そのため、ゲートスタック、及び任意選択でゲート電極ライン及び他のゲート電極層特徴（例えば、キャパシタプレート）、を画定するようにゲート電極層を画定するためゲートマスキングパターンを用いるゲートエッチングを含む。任意のハードマスク層（例えば、ＳｉＯＮキャップを備えたシリコンナイトライド）をステップ１０４とステップ１０５の間に付加することができる。ゲートエッチング中のＳｉＯＮゲート層選択性への限定されたゲート電極層を、ステップ１０５のゲートエッチング中のノミナルオーバーエッチングと組み合わせると、露出されたＳｉＯＮ側壁の形成となり、これは、ＳｉＯＮ側壁が雰囲気に露出される間窒素ロスにつながると本発明者らは認識している。
【００２２】
ステップ１０６が、付加的シリコン酸化物形成を含む。一実施例において、ゲート電極が、ゲート誘電体層の露出された側壁に沿って数Åの厚みを増加させ得るＳｉＯＮ側壁とのインタフェースでポリシリコンを含む場合、付加的シリコン酸化物層を形成することは、露出されたゲート電極側壁を酸化させることが可能な溶液ベース化学的酸化を含む。溶液ベース化学的酸化によって形成されるシリコン酸化物は、典型的に低密度であり、典型的に６〜１２Åの厚みであり、これは、アニール時に非酸化雰囲気において２Åより薄く濃縮し得る。溶液ベース化学的酸化の特定のケースにおいて、ウエット化学反応は、ＳＣ１（即ち、ＮＨ４ＯＨ、Ｈ２Ｏ２、及び脱イオン水（ＤＮＩ）混合物）等の溶液の使用を含み得る。典型的なＳＣ１条件は、２５〜７０℃の温度で、１〜１０分間、ＮＨ４ＯＨ：Ｈ２Ｏ２：ＤＩＷが１：１：５〜１：２：１００、例えば、１：１：２０〜１：１：５０等、を含む。代替として、硫酸／過酸化水素（Ｈ２ＳＯ４、Ｈ２Ｏ２）を用いることができ、典型的に、８５〜１８０℃の温度範囲で、１〜１５分間、２：１〜２０：１の比で用いることができる。更に別の実施例において、１〜２分、２５〜８０℃、１：１：５〜１：２：５００のＨＣＩ／Ｈ２Ｏ２／ＤＩＷを含むＳＣ２条件を用いることができる。
【００２３】
別の実施例において、シリコン酸化物層を形成することは、ＬＰＣＶＤ等の堆積を含む。堆積の場合、付加的酸化物は、露出されたＳｉＯＮ側壁の頂部上に堆積される。別の実施例において、付加的シリコン酸化物層は、例えば、８００〜１１００℃の温度、０．００１〜１０Ｔｏｒｒの圧力で、１〜６０秒間等の、熱酸化により成長される。ゲート電極がポリシリコンを含む場合、熱酸化は、表面を含む頂部シリコンからだけでなく、露出されたゲート電極側壁からも進行し得る。溶液ベース化学的酸化と同様、熱酸化は、ＳｉＯＮゲート層の露出された側壁に沿って数Åの厚みを増加させ得る。
【００２４】
ステップ１０７が、付加的酸化物層を窒化させてＳｉＯＮを形成することを含む。ステップ１０７は一般に、ステップ１０２に関連して上述した種々のプラズマプロセスのうち任意のものを用いることができ、一実施例においてＤＰＮを含む。
【００２５】
ステップ１０８が、Ｎ増大ＳｉＯＮ側壁を含むアニーリングされたＮ増大ＳｉＯＮゲート誘電体層を形成する第２のＰＮＡを含み、アニーリングされたＮ増大ＳｉＯＮゲート層にわたる一定の厚みのラインに沿って、Ｎ増大ＳｉＯＮ側壁での窒素濃度は、アニーリングされたＮ増大ＳｉＯＮゲート層の（側壁から離れた）バルクにおける窒素濃度より−２アトミック％に等しいかそれより大きい。第２のＰＮＡ後のアニーリングされたＮ増大ＳｉＯＮゲート層の厚みは、一般的に１２〜３０Åである。例示の３つのＰＮＡ変形を下記で説明し、これらは本明細書においてタイプＡ、タイプＢ及びタイプＣのＰＮＡと称する。
【００２６】
タイプ「Ａ」のＰＮＡは、ステップ１０３に関連して上述したマルチステップＰＮＡに基づき得、第１のアニールが、５００〜１１００℃の温度で、０．００１〜７６０Ｔｏｒｒの圧力で、０．１〜６０秒間、Ｎ２又は希ガス雰囲気において実行され、第２のアニールが、５００〜１１００℃で、０．００１〜１００Ｔｏｒｒの圧力で、０．１〜１２０秒間、純Ｏ２ガスを含む酸素含有ガス内で実行される。タイプＡのＰＮＡは典型的に０．５〜２．０ÅのＳｉＯＮを成長させるが、６〜８Å程度まで成長させることが可能である。
【００２７】
タイプ「Ｂ」のＰＮＡは、５〜３０秒の時間、１，０００〜１，１０５℃の温度、０．１〜３．０Ｔｏｒｒの圧力、１２０〜３６０ｒｐｍの回転速度範囲、１．２〜３．６ｓｌｍのＯ２、１．２／３．６〜３．６／１．２のＯ２／Ｎ２、又は０．４／２．０〜２．０／０．４のＯ２／Ｎ２を含む酸化雰囲気内、を含む。タイプＢのＰＮＡは、典型的に７〜９ÅのＳｉＯＮを成長させるが、４〜１９Å成長させることが可能である。１つの特定の実施例において、タイプＢのＰＮＡは、１５秒の時間、１１００℃の温度、０．４８Ｔｏｒｒの圧力、２４０ｒｐｍの回転速度、及び２．４ｓｌｍのＯ２を含む酸化雰囲気を含む。
【００２８】
タイプ「Ｃ」のＰＮＡは一般に、溶液ベース化学的酸化実施例を含むステップ１０６が伴うが、他の酸化を含むこともできる。タイプＣのＰＮＡは、８〜１５秒の時間、７５０〜９００℃の温度、５〜４０Ｔｏｒｒの圧力、及び５〜１０ｓｌｍのＮ２Ｏ及び０．１〜０．５ｓｌｍのＨ２のＮ２Ｏ及びＨ２を含む酸化雰囲気を含む。１つの特定の実施例においてタイプＣのＰＮＡは、８ｓｌｍのＮ２Ｏ／０．２ｓｌｍのＨ２を含む。タイプＣのＰＮＡは、典型的に０．５〜２．０ÅのＳｉＯＮを成長させるが、６〜８Åを成長させることもできる。
【００２９】
ステップ１０９が、ゲートスタックの下に位置するチャネル領域を画定するようにゲートスタックの対向する側に互いから間隔を空けて配置されるソース及びドレイン領域を形成することを含み、ステップ１１０が、ＩＣファブ処理の終了を含む。従来技術で知られているようなスペーサプロセスが、ステップ１０８とステップ１０９の間に付加されてもよい。従来の処理が全般的にステップ１０９及びステップ１１０のために用いられる。
【００３０】
図２は、ＮデプリーションされたＳｉＯＮ側壁を有する従来の「従来技術」ＳｉＯＮゲート誘電体層と比較し、Ｎ増大ＳｉＯＮ側壁を有する一例のＮ増大ＳｉＯＮゲート誘電体層にわたる一定の厚み（例えば、一方の側壁から他方の側壁まで５０ｎｍの横の距離に沿って、ゲート電極インタフェースから６Å）のラインに沿ったゲート電極の下の一方の側壁から他方の側壁までの横方向の位置の関数とした、窒素濃度プロファイルのグラフ表示である。「従来技術」ＳｉＯＮゲート誘電体層２１５は、左及び右のＳｉＯＮ側壁から離れていると本明細書において定義されるそのバルク領域において１７ａｔ％の窒素濃度を、及びその左及び右両方のＳｉＯＮ側壁で８ａｔ％より少ない窒素濃度を有するように示されている。上述のように、ＳｉＯＮゲート誘電体層２１５は、ゲートエッチングが実行されるとＳｉＯＮゲート誘電体の側壁の雰囲気中への露出に起因して、側壁から離れたそのバルクにおける窒素濃度に比べ、その側壁で窒素デプリーションを有する。
【００３１】
これに対し、窒素濃度プロファイル２２０及び２２５は、従来のＳｉＯＮゲート誘電体層２１５に、ステップ１０６（付加的シリコン酸化物形成）、ステップ１０７（ＳｉＯＮを形成するための付加的シリコン酸化物の窒化）、及びステップ１０８（Ｎ増大ＳｉＯＮ側壁を含むアニーリングされたＮ増大ＳｉＯＮゲート誘電体層を形成するための第２のＰＮＡ）を含む付加的な処理を実行することから生じる、Ｎ増大ＳｉＯＮ側壁を有するＮ増大ＳｉＯＮゲート誘電体層を示す。ステップ１０６〜１０８は、Ｎ増大ＳｉＯＮゲート層の（左及び右のＳｉＯＮ側壁から離れた）バルクにおける窒素濃度より−２アトミック％に等しいかそれより大きい、Ｎ増大ＳｉＯＮ側壁での窒素濃度を有するＮ増大ＳｉＯＮゲート層を提供する。例えば、窒素濃度プロファイル２２０は、左及び右のＳｉＯＮ側壁から離れたそのバルクにおいて１７ａｔ％の窒素濃度、及びその左及び右両方のＳｉＯＮ側壁で１６〜１７ａｔ％の窒素濃度を有するように示されている。窒素濃度プロファイル２２５は、左及び右のＳｉＯＮ側壁から離れたそのバルクにおいて１７ａｔ％の窒素濃度、及びその左及び右両方のＳｉＯＮ側壁で約１８ａｔ％の、左及び右のＳｉＯＮ側壁から離れた窒素濃度よりも高い窒素濃度のＳｉＯＮ側壁を有するように示されている。
【００３２】
図３は、表面３０７を含む頂部シリコンを有する基板３０５を含むＩＣ３００の一部の簡略化した断面図であり、開示される実施例に従って、増大されたＮ増大ＳｉＯＮ側壁３２０ａを有するＮ増大ＳｉＯＮゲート誘電体層３２０を含む、少なくとも１つのＭＯＳデバイス３１０を含んで示される。図３に示す頂部シリコンインタフェース３０８が、Ｎ増大ＳｉＯＮゲート層３２０と表面３０７を含む頂部シリコンとの間のインタフェースを表し、ゲート電極インタフェース３２６が、Ｎ増大ＳｉＯＮゲート層３２０とゲート電極３３０との間のインタフェースを表す。
【００３３】
ゲート電極３３０は、ポリシリコン電極として示し、そのため、その側壁３３０ａに沿ったＮ増大は、上述の窒化プロセスの間（ステップ１０７及び１０８）の窒化に起因して１０ａｔ％に等しいかそれより大きい。アニーリングされたＮ増大ＳｉＯＮゲート層３２０にわたる一定の厚みのラインに沿って、Ｎ増大ＳｉＯＮ側壁３２０ａでの窒素濃度は、図２に提供した表示２２０及び２２５で図示するように、アニーリングされたＮ増大ＳｉＯＮゲート層のバルクにおける窒素濃度より−２アトミック％に等しいかそれより大きい。
【００３４】
上述のように、基板３０５は、バルクシリコン基板、ＳｉＧｅ基板、ストレインドシリコン基板、ＳＯＩ基板、又は他の単結晶基板のうち任意の一つを含み得る。ＭＯＳデバイス３１０は、非常に簡略化した形式で示し、図示するように、チャネル領域３１３を画定するように間隔が空けられたソース領域３１１及びドレイン領域３１２を含む。ＬＤＤ等の特徴、スペーサ、及び付加的な注入（例えばハロー注入）は、発明の詳細が不明瞭になることを避けるため図示していない。一実施例において、ゲート電極３３０は、ＰＭＯＳデバイスのためＰ＋（例えばＢ）ドープされる及びＮＭＯＳデバイスのためＮ＋ドープされる等のポリシリコンを含む。他の実施例において、置換金属ゲートプロセスが用いられる場合等、ゲート電極３３０がＷ／ＴｉＮ、Ｍｏ、Ｔａ、ＴａＮ、ＴｉＮ、又はＴａＳｉｘＮｙ等の金属ゲートを含み得るように、ゲート電極３３０は金属ゲートを含む。
【００３５】
図３には図示していないが、ＩＣ３００は一般的に、バイポーラトランジスタ、ダイオード、キャパシタ、及びレジスタを含む他のトランジスタを全般的に含む回路要素だけでなく、これらの種々の回路要素を相互接続する信号線及び他の導体を含む、他のアクティブ回路要素を含む。
【００３６】
図４は、開示される実施例に従った一例のＳｉＯＮゲート誘電体層のための（ＳｉＯＮ側壁から離れた）バルク領域にわたる厚み寸法における窒素濃度プロファイルのグラフ表示である。例えば、上述の方法１００が、図４に示す濃度プロファイルを提供することができる。平均窒素濃度は、≧１０ａｔ％など、≧８ａｔ％であり、最大窒素濃度が最小で１５ａｔ％であり、半導体インタフェースとして示す、Ｎ増大ＳｉＯＮゲート層と表面を含む頂部シリコンとの間のインタフェース３０８での窒素濃度が２ａｔ％に等しいかそれより小さくなることが分かる。
【００３７】
本発明の実施例は、種々のデバイス及び関連する製品を形成するために種々のプロセスフローに統合することができる。半導体基板は、半導体基板の中に及び／又は半導体基板上の層内に、種々の要素を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、アクティブ要素、及びソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性ライン、導電性ビア等を含むパッシブ要素を含み得る。また、本発明の実施例は、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳプロセスを含む種々のプロセスにおいて用いることができる。
【００３８】
当業者であれば、他の多くの実施例及び変形が、本願の特許請求の範囲に包含されることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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