(57)【特許請求の範囲】
【請求項１】
酸化物半導体層上に、第１の導電膜を形成し、
前記第１の導電膜上にレジストを形成しフォトマスクを用いた露光を行った後、前記第１の導電膜を選択的にエッチングして、前記酸化物半導体層上に、第１の導電層と第２の導電層とを間隔をあけて形成し、
前記第１の導電層上と、前記第１の導電層と前記第２の導電層との間且つ前記酸化物半導体層上と、前記第２の導電層上、とに第２の導電膜を形成し、
前記第２の導電膜上にレジストを形成し電子ビームを用いた露光を行った後、前記第２の導電膜を選択的にエッチングして、前記第１の導電層上から前記第１の導電層と前記第２の導電層との間まで延びて配置される第３の導電層と、前記第２の導電層上から前記第１の導電層と前記第２の導電層との間まで延びて配置される第４の導電層と、を間隔をあけて形成することを特徴とする半導体装置の作製方法。
【請求項２】
酸化物半導体層上に、第１の導電膜を形成し、
前記第１の導電膜上にレジストを形成しフォトマスクを用いた露光を行った後、前記第１の導電膜を選択的にエッチングして、前記酸化物半導体層上に、第１の導電層と第２の導電層とを間隔をあけて形成し、
前記第１の導電層上と、前記第１の導電層と前記第２の導電層との間且つ前記酸化物半導体層上と、前記第２の導電層上と、に第２の導電膜を形成し、
前記第２の導電膜上にレジストを形成し電子ビームを用いた露光を行った後、前記第２の導電膜を選択的にエッチングして、前記第１の導電層上から前記第１の導電層と前記第２の導電層との間まで延びて配置される第３の導電層と、前記第２の導電層上から前記第１の導電層と前記第２の導電層との間まで延びて配置される第４の導電層と、を間隔をあけて形成する半導体装置の作製方法であって、
トランジスタのチャネル長は、前記第３の導電層と前記第４の導電層の間隔となることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成される素子が含まれ、その一例としてワイドギャップ半導体を適用したものが開示される。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
半導体記憶装置としてシリコン基板を用いたダイナミックＲＡＭ（ＤＲＡＭ）は良く知られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部を構成するメモリセルは書き込み及び読み出し用のトランジスタとキャパシタによって構成されている。
【０００４】
ＤＲＡＭは、揮発性記憶装置の一例であり、揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００５】
また、不揮発性記憶装置の例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している。
【０００６】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００７】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【０００８】
ＤＲＡＭなどに代表される揮発性記憶装置は、シリコン基板を用い、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることが問題視されていた。もっとも、パンチスルー電流を防ぐにはシリコン基板に高濃度の不純物をドーピングすれば良いが、そうするとソースと基板間又はドレインと基板間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
【０００９】
特許文献１にメモリとして、酸化物半導体層を用いたトランジスタを利用する技術が開示されている。
【００１０】
また、非特許文献１にアモルファス構造のＩＧＺＯを用いたトランジスタのチャネル長が５０ｎｍであることが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−１７１７０２号公報
【非特許文献】
【００１２】
【非特許文献１】Ｉｈｕｎ  Ｓｏｎｇ  ｅｔ  ａｌ．、「Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｇａｌｌｉｕｍ−Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔａｃｋｉｎｇ  Ｍｅｍｏｒｙ」  ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．２９  Ｎｏ．６，Ｊｕｎｅ  ２００８、ｐ．５４９−５５２
【発明の概要】
【発明が解決しようとする課題】
【００１３】
酸化物半導体層を用い、チャネル長が５０ｎｍ未満のトランジスタを含む半導体装置、及びその作製方法を提供することを課題の一つとする。
【００１４】
また、チャネル長が短くなると寄生チャネルのリークが問題となる。そこで寄生チャネルのリークを低減するトランジスタ構成を提供することを課題の一つとする。
【００１５】
また、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することも課題の一つとする。
【課題を解決するための手段】
【００１６】
単結晶シリコンなどの半導体材料を含む基板に設けられたチャネル形成領域を有する第１のトランジスタ上に、酸化物半導体層をチャネル形成領域とする第２のトランジスタを設ける。第２のトランジスタは、酸化物半導体層上に接して形成する導電膜を選択的にエッチングしてソース電極層及びドレイン電極層を形成する。
【００１７】
第２のトランジスタのソース電極層とドレイン電極層の間隔は、第２のトランジスタのチャネル長Ｌとなる。チャネル長Ｌを５０ｎｍ未満とするため、電子ビームを用いてレジストを露光し、現像したマスクを導電膜のエッチングマスクとして用いる。
【００１８】
本明細書で開示する発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層および第２の導電層を形成し、第１の導電層および第２の導電層上に導電膜を形成し、導電膜上にレジストを形成し、電子ビームを用いた露光（電子ビーム露光ともいう）を行った後、導電膜を選択的にエッチングして第１の導電層上に第３の導電層と、第２の導電層上に第４の導電層を形成し、第３の導電層と第４の導電層の間隔は、第１の導電層と第２の導電層の間隔よりも狭く、第１の導電層および第３の導電層はソース電極であり、第２の導電層および第４の導電層はドレイン電極である半導体装置の作製方法である。
【００１９】
上記作製方法により得られる半導体装置も特徴を有しており、その構成は、半導体基板上にゲート電極層と、ゲート電極層上にゲート電極層と重なる酸化物半導体層と、酸化物半導体層上に第１の導電層と、第１の導電層上に接する第３の導電層と、酸化物半導体層上に第２の導電層と、第２の導電層上に接する第４の導電層と、第３の導電層および第４の導電層上に接し、且つ、酸化物半導体層と一部接する絶縁層とを有し、第３の導電層と第４の導電層の間隔は、第１の導電層と第２の導電層の間隔よりも狭く、第１の導電層および第３の導電層はソース電極であり、第２の導電層および第４の導電層はドレイン電極であることを特徴とする半導体装置である。
【００２０】
なお、上記半導体装置において、酸化物半導体層上に導電膜を積層し、第１の導電層上に接して第３の導電層を設け、第２の導電層上に接して第４の導電層を設けてもよく、第５の導電層は、第３の導電層上に形成し、第６の導電層は、第４の導電層上に形成してもよい。本明細書で開示する発明の他の構成は、半導体基板上にゲート電極層と、ゲート電極層上にゲート電極層と重なる酸化物半導体層と、酸化物半導体層上に第１の導電層と、第１の導電層上に接する第３の導電層と、第３の導電層上に接する第５の導電層と、酸化物半導体層上に第２の導電層と、第２の導電層上に接する第４の導電層と、第４の導電層上に接する第６の導電層と、前記第５の導電層および前記第６の導電層上に接し、且つ、酸化物半導体層と一部接する絶縁層とを有し、第５の導電層と第６の導電層の間隔は、第１の導電層と第２の導電層の間隔よりも狭く、第１の導電層、第３の導電層、および第５の導電層はソース電極であり、第２の導電層、第４の導電層、および第６の導電層はドレイン電極であることを特徴とする半導体装置である。
【００２１】
上記半導体装置の作製方法は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層および第２の導電層を形成し、第１の導電層および第２の導電層上に導電膜を形成し、導電膜上にレジストを形成し、電子ビーム露光を行った後、導電膜を選択的にエッチングして第１の導電層上に第５の導電層と、第２の導電層上に第６の導電層を形成し、第５の導電層と第６の導電層の間隔は、第１の導電層と第２の導電層の間隔よりも狭く、第１の導電層および第５の導電層はソース電極であり、第２の導電層および第６の導電層はドレイン電極である。なお、上記構成において、第１の導電層と第５の導電層の間に第３の導電層を設け、第２の導電層と第６の導電層の間に第４の導電層を設ける。
【００２２】
上記各作製方法において、第３の導電層と第４の導電層の間隔は、電子ビーム露光によって決定され、第１の導電層と第２の導電層の間隔は、フォトマスクを用いた露光によって決定されることを特徴とする半導体装置の作製方法である。
【００２３】
また、上記作製方法の構成とは工程順序を変えて、電子ビーム露光を用いたマスクを用いて第１の導電層と第２の導電層の形成を行った後、フォトマスクを用いた露光によって第３の導電層及び第４の導電層を形成してもよく、本明細書で開示する他の発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に導電膜を形成し、導電膜上にポジ型のレジストを形成し、電子ビーム露光を行った後、導電膜を選択的にエッチングして第１の導電層及び第２の導電層を形成し、第１の導電層上に一部接する第３の導電層と、第２の導電層上に一部接する第４の導電層を形成し、第１の導電層と第２の導電層の間隔は、第３の導電層と第４の導電層の間隔よりも狭く、第１の導電層及び第３の導電層はソース電極であり、第２の導電層及び第４の導電層はドレイン電極であることを特徴とする半導体装置の作製方法である。上記作製工程において、酸化物半導体層のチャネル長方向の幅は、ゲート電極層のチャネル長方向の幅よりも広い。これにより、例えば酸化物半導体層よりも下の絶縁層から酸素を酸化物半導体層に供給しやすくできる。
【００２４】
上記作製方法において、第１の導電層と第２の導電層の間隔は、電子ビーム露光によって決定され、第３の導電層と第４の導電層の間隔は、フォトマスクを用いた露光によって決定されることを特徴とする半導体装置の作製方法である。上記構成において、半導体装置のチャネル長は、第１の導電層と第２の導電層の間隔であることを特徴とする半導体装置の作製方法である。
【００２５】
また、酸化物半導体層は、フォトリソ技術などによって島状などの所望の形状（例えば、パターン形状）とする場合、酸化物半導体層の端面がエッチングガスや、大気成分や、水分などに曝されて端面が低抵抗化する恐れがある。そのため、チャネル長が５０ｎｍ未満であるチャネル形成領域が酸化物半導体層の端面近傍に形成されるようなレイアウトであると、リークが増大する恐れがある。そこで、ソース電極層とドレイン電極層の間に、チャネル長Ｌが５０ｎｍ未満であるチャネル形成領域と、チャネル長Ｌよりも広い間隔Ｌ’を有する領域とを設けるレイアウトとする。このようなレイアウトとすることで、寄生チャネルのリークを低減することができる。なお、チャネル形成領域は、第２のトランジスタのソース電極層とドレイン電極層の間隔のうち最短距離の領域となる。
【００２６】
本明細書で開示する他の発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に導電膜を形成し、導電膜上にポジ型のレジストを形成し、電子ビーム露光を行った後、導電膜のエッチングを行い、幅の異なる開口を形成し、酸化物半導体層上において間隔の異なる第１の導電層及び第２の導電層を形成し、第１の導電層上に一部接する第３の導電層と、第２の導電層上に一部接する第４の導電層を形成し、第１の導電層と第２の導電層の間隔は、第３の導電層と第４の導電層の間隔よりも狭く、第１の導電層及び第３の導電層はソース電極であり、第２の導電層及び第４の導電層はドレイン電極であることを特徴とする半導体装置の作製方法である。
【００２７】
また、上記構成において、酸化物半導体層上において間隔の異なる第１の導電層及び第２の導電層は、電子ビーム露光によって間隔が決定されるが、間隔の広い方はフォトマスクを用いてもよく、その他の発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に導電膜を形成し、導電膜上にポジ型のレジストを形成し、電子ビーム露光を行った後、第１のエッチングを行い、さらに導電膜を第１のマスクを用いて第２のエッチングを行い、第２のマスクを用いて第３のエッチングを行って第１の導電層及び第２の導電層を形成し、第１の導電層上に一部接する第３の導電層と、第２の導電層上に一部接する第４の導電層を形成し、第１の導電層と第２の導電層の間隔は、第３の導電層と第４の導電層の間隔よりも狭く、第１の導電層及び第３の導電層はソース電極であり、第２の導電層及び第４の導電層はドレイン電極であることを特徴とする半導体装置の作製方法である。
【００２８】
上記構成において、第１の導電層と第２の導電層の最短の間隔である第１の間隔は、電子ビーム露光によって決定され、第１の導電層と第２の導電層の第２の間隔は、フォトマスクを用いた露光によって決定されることを特徴の一つとしている。また、上記構成において、酸化物半導体層と重なる第１の導電層及び酸化物半導体層と重なる第２の導電層は、第１の間隔と、該第１の間隔よりも広い第２の間隔を有し、第１の間隔は、トランジスタのチャネル長と同じであることを特徴の一つとしている。
【００２９】
また、上記各構成において、ゲート絶縁層は、平坦化処理されていることを特徴とする半導体装置の作製方法である。ゲート絶縁層を平坦とすることで、ゲート絶縁層上方に形成するレジストに対して電子ビーム露光する際に精密に露光を行うことができる。
【００３０】
また、上記酸化物半導体層は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【００３１】
また、酸化物半導体層は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
【００３２】
酸化物半導体層は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層を包みこむように過剰酸素を含む絶縁層（ＳｉＯｘなど）を接して設ける。
【００３３】
過剰酸素を含む絶縁層は、ＰＣＶＤ法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加する。
【００３４】
過剰酸素を含む絶縁層の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するチャネル長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、且つ、過剰酸素を含む絶縁層の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
【００３５】
さらに酸化物半導体層を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）を設けると好ましい。
【００３６】
過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体層を包み込むことで、酸化物半導体層において化学量論的組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体層がＩＧＺＯの場合、化学量論的組成の一例はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるが、酸素が多い過飽和の状態のＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
【発明の効果】
【００３７】
本発明により、酸化物半導体層を用い、チャネル長が５０ｎｍ未満のトランジスタを含む半導体装置を実現できる。また、寄生チャネルのリークを低減するトランジスタ構成を実現できる。
【００３８】
また、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無いメモリを有する半導体装置を実現できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一態様を示す断面図及び上面図。
【図２】本発明の一態様を示す等価回路図。
【図３】本発明の一態様の半導体装置の上面図及び断面図。
【図４】本発明の一態様の半導体装置の作製方法を説明する図。
【図５】本発明の一態様の半導体装置の作製方法を説明する図。
【図６】本発明の一態様の半導体装置の作製方法を説明する図。
【図７】本発明の一態様の半導体装置の作製方法を説明する図。
【図８】半導体装置の一態様を示す断面図及び回路図。
【図９】半導体装置の一態様を示す斜視図。
【図１０】半導体装置の一態様を示す断面図。
【図１１】本発明の一態様の電子機器を示す図。
【図１２】本発明の一態様の半導体装置の作製方法を説明する図。
【図１３】本発明の一態様の半導体装置の断面図及び上面図。
【図１４】本発明の一態様の半導体装置の上面図。
【図１５】本発明の一態様の半導体装置の上面図及び断面図。
【図１６】本発明の一態様の半導体装置の作製方法を説明する図。
【図１７】本発明の一態様の半導体装置の作製方法を説明する図。
【図１８】本発明の一態様を示す断面図及び上面図。
【図１９】本発明の一態様の半導体装置の上面図及び断面図。
【図２０】本発明の一態様の半導体装置の作製方法を説明する図。
【図２１】本発明の一態様の半導体装置の作製方法を説明する図。
【図２２】本発明の一態様の半導体装置の作製方法を説明する図。
【図２３】本発明の一態様の半導体装置の作製方法を説明する図。
【図２４】本発明の一態様の半導体装置の作製方法を説明する図。
【図２５】半導体装置の一態様を示す断面図及び回路図。
【図２６】半導体装置の一態様を示す断面図。
【発明を実施するための形態】
【００４０】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００４１】
（実施の形態１）
本実施の形態では、半導体装置の一態様を図１を用いて説明する。図１（Ｂ）は、トランジスタ４２０の上面図であり、図１（Ａ）は、図１（Ｂ）のＸ−Ｙにおける断面図である。
【００４２】
図１（Ａ）及び図１（Ｂ）に示すトランジスタ４２０は、基板４００上に下地絶縁層４３６と、下地絶縁層４３６上にゲート電極層４０１と、ゲート電極層４０１上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介してゲート電極層４０１上に設けられた酸化物半導体層４０３と、ドレイン電極層及びソース電極層と、酸化物半導体層４０３上に設けられた絶縁層４０６、絶縁層４０７と、を含んで構成される。なお、酸化物半導体層４０３のうちドレイン電極層あるいはソース電極層が接する部分およびその近傍は、他の部分より抵抗が低くなることがあり、そのような抵抗の低い領域を、それぞれドレイン領域、ソース領域と称することがある。
【００４３】
ドレイン電極層は第１のバリア層４０５ｃ及び第１の低抵抗材料層４０５ａの積層からなり、ソース電極層は、第２のバリア層４０５ｄ及び第２の低抵抗材料層４０５ｂの積層からなる。
【００４４】
また、下地絶縁層４３６中には、配線層４７４ａ及び配線層４７４ｂが埋め込まれており、配線層４７４ａとドレイン電極層（第１のバリア層４０５ｃ及び第１の低抵抗材料層４０５ａ）とによって容量４３０が形成されている。
【００４５】
第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂと重畳する領域は、重畳しない領域と比較して膜厚が大きい。
【００４６】
下地絶縁層４３６としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができる。
【００４７】
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いものを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００４８】
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【００４９】
また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【００５０】
また、ゲート電極層４０１として、窒素を含む金属酸化物膜、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００５１】
ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
【００５２】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
【００５３】
また、ゲート絶縁層４０２は、過剰酸素を含む絶縁層で構成される。ゲート絶縁層４０２が酸素を過剰に含むことで、酸化物半導体層４０３に酸素を供給することができる。
【００５４】
ドレイン電極層は、第１のバリア層４０５ｃと、第１のバリア層４０５ｃ上の第１の低抵抗材料層４０５ａとで構成されている。第１の低抵抗材料層４０５ａはアルミニウムなどを用いて形成し、第１のバリア層４０５ｃは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。第１のバリア層４０５ｃは、第１の低抵抗材料層４０５ａが酸化物半導体層４０３と接触して酸化されることをブロックしている。
【００５５】
ソース電極層は、第２のバリア層４０５ｄと、第２のバリア層４０５ｄ上の第２の低抵抗材料層４０５ｂ、とで構成されている。第２の低抵抗材料層４０５ｂはアルミニウムなどを用いて形成し、第２のバリア層４０５ｄは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。第２のバリア層４０５ｄは、第２の低抵抗材料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。
【００５６】
トランジスタ４２０のチャネル長Ｌは、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔で決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔、即ちチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。なお、チャネル長Ｌを決定する領域以外は、フォトマスクを用いたエッチングによって第１のバリア層４０５ｃと第２のバリア層４０５ｄを形成すればよい。なお、第１のバリア層４０５ｃと第２のバリア層４０５ｄの膜厚は、５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以下である。
【００５７】
ここで、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの間隔を電子ビームを用いたレジストをマスクとしてエッチングによって作製する方法について、図１２を用いて説明する。なお、より詳細なトランジスタの作製方法については、実施の形態２で述べる。
【００５８】
酸化物半導体層４０３上に、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄとなる導電膜４０４及び第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導電膜４０５を成膜する（図１２（Ａ）参照）。
【００５９】
続いて、導電膜４０５上にフォトリソグラフィ工程により第１のレジストマスクを形成し、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する（図１２（Ｂ）参照）。
【００６０】
このとき、導電膜４０５と一緒に導電膜４０４もエッチングされ、膜厚が減少する場合がある。したがって、エッチング条件を導電膜４０４に対する導電膜４０５のエッチング選択比が高いエッチング条件とすることが好ましい。導電膜４０４に対する導電膜４０５のエッチング選択比が高いと、導電膜４０５のエッチングを行った際に、導電膜４０４も一緒にエッチングされ、膜厚が薄くなる現象を低減することができる。
【００６１】
続いて、導電膜４０４上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、第２のレジストマスクを形成する。第２のレジストマスクは、トランジスタ４２０のチャネル領域となる部分以外に重畳して形成する。第２のレジストマスクを用いて導電膜４０４をエッチングし、第１のバリア層４０５ｃおよび第２のバリア層４０５ｄを形成する（図１２（Ｃ）参照）。図１２（Ｃ）は、図１（Ａ）と第１のバリア層４０５ｃ、及び第２のバリア層４０５ｄのパターン形状が異なっている。
【００６２】
レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりもポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍとすることができる。
【００６３】
このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０―１２〜１×１０―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
【００６４】
上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
【００６５】
なお、ここでは、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄを形成する方法について示したが、第１の低抵抗材料層、第２の低抵抗材料層、第１のバリア層及び第２のバリア層を作製する順番はこれに限定されない。
【００６６】
電子ビームを用いた露光によってレジストマスクを形成し、導電膜４０４をエッチングしてチャネル形成領域を露出させた後は、レジストマスクを除去し、露出している酸化物半導体層の表面にプラズマ処理（Ｎ２ＯガスやＯ２ガス）や、洗浄（水またはシュウ酸または希フッ酸（１００倍希釈））を行うことが好ましい。シュウ酸や希フッ酸などに曝す、或いはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【００６７】
なお、基板４００には半導体素子が設けられているが、ここでは簡略化のため省略している。また、基板４００上には、配線層４７４ａ、４７４ｂと、配線層４７４ａ、４７４ｂを覆う下地絶縁層４３６が設けられており、その一部が図２に示すメモリ構成の一つとなっている。図２にトランジスタ４２０と基板４００に設けられているトランジスタ４３１との接続を示す等価回路の一例を示す。
【００６８】
また、図２に示す容量４３０は、トランジスタ４２０のドレイン電極層（第１のバリア層４０５ｃと第１の低抵抗材料層４０５ａ）と、配線層４７４ａとを一対の電極とし、下地絶縁層４３６及びゲート絶縁層４０２を誘電体とする容量である。図１（Ａ）およびその一部断面図を示す図１（Ｂ）に示すように、第１の低抵抗材料層４０５ａと配線層４７４ａとが重なって容量を形成している。なお、図１２（Ｃ）に示す断面図においては、第１の低抵抗材料層４０５ａと配線層４７４ａとが重なっていないが、他の場所で第１の低抵抗材料層４０５ａと配線層４７４ａとが重なるようなレイアウトとする。
【００６９】
図２に示すメモリ構成は、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無いというメリットを有している。なお、図２に示すメモリ構成については、実施の形態４、実施の形態５において詳細を述べる。
【００７０】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００７５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００７６】
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００７７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００７８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００７９】
酸化物半導体層４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００８０】
好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００８１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００８２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００８３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００８４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【００８５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００８６】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００８７】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００８８】
なお、Ｒａとは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００８９】
【数１】
0006022913.tif 000002
【００９０】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００９１】
酸化物半導体層４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【００９２】
また、絶縁層４０６は、過剰酸素を含む絶縁層とすることが好ましく、ＰＥＣＶＤ法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を適宜添加すればよい。
【００９３】
また、絶縁層４０７は、酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）である。酸化アルミニウム膜（ＡｌＯｘ）は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
【００９４】
本実施の形態に示すトランジスタは、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔によってチャネル長が決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
【００９５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９６】
（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置とは別の一態様の半導体装置と、該半導体装置の作製方法について説明する。
【００９７】
図３に本実施の形態の半導体装置を示す。図３（Ａ）は本実施の形態の半導体装置が有するトランジスタの上面図を示し、図３（Ｂ）は図３（Ａ）に示すＡ−Ｂ（チャネル長方向）における断面図であり、図３（Ｃ）は、図３（Ａ）に示すＣ−Ｄにおける断面図である。なお、図３（Ａ）において、図面の明瞭化のため、図３（Ｂ）、（Ｃ）に示した一部の構成を省略して示している。
【００９８】
なお、本実施の形態では実施の形態１と同様の部分については、図面において同一の符号を付し、詳細な説明は省略する。
【００９９】
図３に示すトランジスタ４４０は、基板４００上のゲート電極層４０１と、ゲート電極層４０１の側面と接し、ゲート電極層４０１が埋め込まれた絶縁層４３２と、絶縁層４３２及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半導体層４０３と、酸化物半導体層４０３上の積層からなるソース電極層及び積層からなるドレイン電極層と、酸化物半導体層４０３、ソース電極層及びドレイン電極層上の絶縁層４０６と、を有する。
【０１００】
ドレイン電極層は第１のバリア層４７５ａと、第１のバリア層４７５ａと接する第１の低抵抗材料層４０５ａとからなる。ソース電極層は第２のバリア層４７５ｂと、第２のバリア層４７５ｂと接する第２の低抵抗材料層４０５ｂとからなる。第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、それぞれ第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。なお、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂは酸化物半導体層４０３の側面とそれぞれ接しているが、酸化物半導体層４０３の膜厚は十分に薄いため、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化されることを防止できる。
【０１０１】
また、酸化物半導体層のチャネル長方向（図３のＡ−Ｂ方向）の幅は、ゲート電極層のチャネル長方向の幅よりも広い。これにより、酸化物半導体層４０３よりも下の絶縁層（例えば、絶縁層４３２）から酸素を酸化物半導体層に供給しやすくできる。
【０１０２】
第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行うことで、精細なパターンを実現することができる。
【０１０３】
トランジスタ４４０のチャネル長は、第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔であるため、チャネル長を精密に決定することができる微細なトランジスタとすることができる。
【０１０４】
図４乃至図７にトランジスタ４４０を有する半導体装置の作製方法の一例を示す。
【０１０５】
なお、図４（Ａ３）はトランジスタの作製工程を説明するための上面図であり、図４（Ａ１）は図４（Ａ３）に示すＡ−Ｂにおける断面図であり、図４（Ａ２）は図４（Ａ３）に示すＣ−Ｄにおける断面図である。なお、以下の説明においては、図４（Ａ）とは図４（Ａ１）乃至図４（Ａ３）のことを指す。また図４（Ｂ）乃至図７（Ｃ）についても同様である。
【０１０６】
まず、基板４００上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１を形成する。導電膜のエッチングは、ドライエッチングでもウェットエッチングでも、両方を用いてもよい。
【０１０７】
なお、基板４００には、実施の形態１に示す半導体装置と同様に、半導体素子、配線層、配線層を覆う下地絶縁層４３６等が設けられているが簡略化のためここでは省略する。基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを用いることができる。また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを適用することもできる。
【０１０８】
また基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ４４０を直接作製してもよいし、他の作製基板にトランジスタ４４０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ４４０との間に剥離層を設けるとよい。
【０１０９】
基板４００（又は基板４００及び下地膜、配線等）に熱処理を行ってもよい。例えば、高温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置により、６５０℃、１分〜５分間、熱処理を行えばよい。なお、ＧＲＴＡにおける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
【０１１０】
また、ゲート電極層４０１形成後に、基板４００、及びゲート電極層４０１に熱処理を行ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、熱処理を行えばよい。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。
【０１１１】
次いで、ゲート電極層４０１、基板４００を覆うように絶縁層４３２となる絶縁膜を形成する。絶縁膜の形成方法としては、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。
【０１１２】
絶縁膜としては、下地絶縁層と同様の材料、方法を用いて作製することができる。
【０１１３】
次いで、絶縁膜に研磨処理（例えば、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）や、エッチング処理を行うことでゲート電極層４０１の上面を絶縁膜から露出させ、ゲート電極層４０１の上面と高さが一致する絶縁層４３２を形成する（図４（Ａ）参照）。研磨処理またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。
【０１１４】
絶縁層４３２を設けることによって、ゲート電極層４０１上に設けられるゲート絶縁層４０２の被覆性を向上させることができる。また、後の工程で設ける、電子ビームによる露光が行われるレジストマスクの被形成面の凹凸を平坦にすることができ、該レジストマスクを薄く形成することができる。
【０１１５】
なお、本実施の形態ではゲート電極層４０１を形成した後に、絶縁層４３２を形成する方法を示したが、ゲート電極層４０１及び絶縁層４３２の作製方法はこれに限らない。例えば、絶縁層４３２を基板４００上に設けた後、エッチング工程等を用いて絶縁層４３２に開口を形成し、該開口に導電性の材料を充填することで、ゲート電極層４０１を形成してもよい。
【０１１６】
次いで、ゲート電極層４０１及び絶縁層４３２上にゲート絶縁層４０２を形成する（図４（Ｂ）参照）。
【０１１７】
ゲート絶縁層４０２の膜厚は、１ｎｍ以上３００ｎｍ以下とし、成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布法なども用いることができる。
【０１１８】
本実施の形態では、ゲート絶縁層４０２として、プラズマＣＶＤ法により膜厚２００ｎｍの酸化窒化シリコン膜を形成する。ゲート絶縁層４０２の成膜条件は、例えば、ＳｉＨ４とＮ２Ｏのガス流量比をＳｉＨ４：Ｎ２Ｏ＝４ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ、ＲＦ電源電力（電源出力）５０Ｗ、基板温度３５０℃とすればよい。
【０１１９】
ゲート絶縁層４０２に熱処理による脱水化又は脱水素化処理を行ってもよい。
【０１２０】
熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理の温度は、ゲート絶縁層４０２の成膜温度より高い方が、脱水化または脱水素化の効果が高いため好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁層４０２に対して真空下４５０℃において１時間の熱処理を行う。
【０１２１】
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１２２】
例えば、熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１２３】
熱処理は、減圧（真空）下、窒素雰囲気下、又は希ガス雰囲気下で行えばよい。また、上記窒素、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２４】
熱処理によって、ゲート絶縁層４０２の脱水化または脱水素化を行うことができ、トランジスタの特性変動を引き起こす水素、又は水などの不純物が排除されたゲート絶縁層４０２を形成することができる。
【０１２５】
脱水化又は脱水素化処理を行う熱処理において、ゲート絶縁層４０２表面は水素又は水等の放出を妨害するような状態（例えば、水素又は水等を通過させない（ブロックする）膜などを設ける等）とせず、ゲート絶縁層４０２は表面を露出した状態とすることが好ましい。
【０１２６】
また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
【０１２７】
ゲート絶縁層４０２において酸化物半導体層４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。
【０１２８】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１２９】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層４０２表面の凹凸状態に合わせて適宜設定すればよい。
【０１３０】
次に、ゲート絶縁層４０２上に膜状の酸化物半導体膜４４１を形成する。なお、本実施の形態では、酸化物半導体膜４４１は膜状の酸化物半導体膜であり、完成したトランジスタ４４０に含まれる酸化物半導体層４０３は島状の酸化物半導体層である。
【０１３１】
なお、酸化物半導体膜４４１は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０１３２】
なお、本実施の形態において、酸化物半導体膜４４１として、ＡＣ電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件は、酸素及びアルゴン雰囲気下（酸素流量比率５０％）、圧力０．６Ｐａ、電源電力５ｋＷ、基板温度１７０℃とする。この成膜条件での成膜速度は、１６ｎｍ／ｍｉｎである。
【０１３３】
酸化物半導体膜４４１を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１３４】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜４４１を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素（水素原子）、水（Ｈ２Ｏ）など水素（水素原子）を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４４１に含まれる不純物の濃度を低減できる。
【０１３５】
また、ゲート絶縁層４０２を大気に解放せずにゲート絶縁層４０２と酸化物半導体膜４４１を連続的に形成することが好ましい。ゲート絶縁層４０２を大気に曝露せずにゲート絶縁層４０２と酸化物半導体膜４４１を連続して形成すると、ゲート絶縁層４０２表面に水素や水分などの不純物が吸着することを防止することができる。
【０１３６】
続いて、酸化物半導体膜４４１及びゲート絶縁層４０２に酸素ドープ処理を行い、酸素を過剰に含む酸化物半導体膜４４１及びゲート絶縁層４０２を形成する（図４（Ｃ）参照）。ゲート絶縁層４０２に酸素ドープ処理を行うことにより、酸素４５１を酸化物半導体膜４４１及びゲート絶縁層４０２に供給して、酸化物半導体膜４４１及びゲート絶縁層４０２中、又は酸化物半導体膜４４１及びゲート絶縁層４０２中及び該界面近傍に酸素を含有させる。
【０１３７】
ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）４５１は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキャン）させ行ってもよい。
【０１３８】
例えば、ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）４５１は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、レジストマスクに対してアッシングを行うための装置などを用いて酸素４５１を発生させ、酸化物半導体膜４４１及びゲート絶縁層４０２を処理することができる。
【０１３９】
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、希ガスを用いてもよい。
【０１４０】
酸素４５１のドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１４１】
酸化物半導体膜４４１と接するゲート絶縁層４０２が、酸素の供給源となる酸素を多く（過剰に）含むので、該ゲート絶縁層４０２から酸化物半導体膜４４１へ酸素を供給することができる。
【０１４２】
ゲート絶縁層４０２から酸化物半導体膜４４１へ酸素を供給する方法としては、酸化物半導体膜４４１とゲート絶縁層４０２とを接した状態で熱処理を行う。熱処理によってゲート絶縁層４０２から酸化物半導体膜４４１への酸素の供給を効果的に行うことができる。
【０１４３】
なお、ゲート絶縁層４０２から酸化物半導体膜４４１への酸素の供給のための熱処理を、酸化物半導体膜４４１が島状に加工される前に行うことで、ゲート絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【０１４４】
酸化物半導体膜４４１へ酸素を供給することにより、酸化物半導体膜４４１中の酸素欠損を補填することができる。
【０１４５】
続いて、酸化物半導体膜４４１上に導電膜４７５を形成する（図５（Ａ）参照）。
【０１４６】
導電膜４７５はソース電極層またはドレイン電極層の一層となる第１のバリア層４７５ａ及び第２のバリア層４７５ｂとなる層である。
【０１４７】
導電膜４７５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１４８】
続いて、導電膜４７５上にポジ型のレジストを形成し、該レジストに対して電子ビームを用いた露光を行いレジストマスク４５３を形成する（図５（Ｂ）参照）。レジストマスク４５３は、トランジスタ４４０のチャネル領域となる部分以外に重畳して形成する。図５（Ｂ）より明らかなように、レジストマスク４５３は、スリット（あるいはスリット状の溝）を有する。なお、図５（Ｂ）では、スリット部が完全に除去されているが、スリット部にレジストが残存していてもよく、他の部分より薄ければよい。一般に電子ビーム露光は時間がかかるため、生産性を高めるためには、電子ビームを照射する部分（レジストマスク４５３に形成される溝）は可能な限り単純な形状であることが望ましく、例えば、直線状、円状、環状とするとよい。また、電子ビームを照射する部分（レジストマスク４５３に形成される溝）の面積は可能な限り小さいことが望ましく、レジストマスク全体の５％以下、より好ましくはレジストマスク全体の１％以下となるようにするとよい。また、電子ビームを照射する部分の面積はレジストマスク全体の０．０１％以上となるようにするとよい。
【０１４９】
電子ビームを用いた露光によってレジストマスクを形成する方法については、実施の形態１に詳細を述べたため、ここでは省略する。なお、実施の形態１では、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に、電子ビームを用いた露光によってレジストマスクを形成し、該マスクを用いたエッチングによって第１のバリア層４７５ａ及び第２のバリア層４７５ｂを形成する方法について説明したが、実施の形態２では、先に第１のバリア層４７５ａ及び第２のバリア層４７５ｂに対するエッチングを行う方法について説明する。
【０１５０】
また、電子ビームを用いた露光では、できるだけレジストマスク４５３は薄い方が好ましい。レジストマスク４５３を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極層４０１及び絶縁層４３２に平坦化処理を行うことにより、ゲート電極層４０１と絶縁層４３２による凹凸が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光が容易になる。
【０１５１】
次に、レジストマスク４５３をマスクとして導電膜４７５を選択的にエッチングし、チャネルが形成される領域に開口部を形成する（図５（Ｃ）参照）。ここで、導電膜４７５が除去された領域は、トランジスタ４４０のチャネル形成領域となる。電子ビームによる露光によってチャネル長を決定することができるため、チャネル長の小さい、例えばチャネル長が５０ｎｍ未満のトランジスタを作製することができる。
【０１５２】
このとき、エッチング条件を、レジストマスク４５３に対する導電膜４７５のエッチング選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとしてＣｌ２及びＨＢｒの混合ガスを用い、Ｃｌ２の流量よりもＨＢｒの流量を高くすることが好ましい。例えば、Ｃｌ２：ＨＢｒ＝２０：８０の流量比であることが好ましい。また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣＰ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下とすることにより、レジストマスク４５３と導電膜４７５とのエッチング選択比を高くすることができる。
【０１５３】
続いて、酸化物半導体膜４４１及び導電膜４７５上にフォトリソグラフィ工程によりレジストマスク４５５を設ける（図６（Ａ）参照）。
【０１５４】
なお、レジストマスク４５５はインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５５】
続いて、レジストマスク４５５を用いて導電膜４７５及び酸化物半導体膜４４１に順にエッチングを行い、島状の第１のバリア層４７５ａ、島状の第２のバリア層４７５ｂ及び島状の酸化物半導体層４０３、を形成する（図６（Ｂ）参照）。
【０１５６】
導電膜４７５のエッチングには、塩素を含むガス、例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）などを含むガスを用いることができる。また、フッ素を含むガス、例えば、四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）などを含むガスを用いることができる。また、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１５７】
エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１５８】
本実施の形態では、導電膜４７５としてチタン膜を用いる。導電膜のエッチングは、ドライエッチング法により、膜をエッチングして、第１のバリア層４７５ａ、第２のバリア層４７５ｂを形成する。
【０１５９】
なお、導電膜４７５のエッチング工程の際に、酸化物半導体膜４４１がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体膜４４１を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体膜４４１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体膜となることもある。
【０１６０】
なお、図において第１のバリア層４７５ａ及び第２のバリア層４７５ｂが第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂよりも薄いがこれに限定されない。第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、電子ビーム露光により作製したレジストマスクを用いて形成されるため、薄い方が製造工程上好ましい。また、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを厚くすることにより、ソース電極およびドレイン電極の抵抗を小さくできる。
【０１６１】
また、第１のバリア層４７５ａ及び第２のバリア層４７５ｂの間隔は、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂの間隔よりも狭い。特に第１のバリア層４７５ａ及び第２のバリア層４７５ｂが第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂよりも抵抗が高いため、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂの間隔を短くすることにより、ソース電極、酸化物半導体層４０３、及びドレイン電極間の抵抗を小さくできる。
【０１６２】
続いて、酸化物半導体膜４４１をエッチングし、島状の酸化物半導体層４０３を形成する。なお、酸化物半導体膜４４１のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜４４１のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。
【０１６３】
次いで、レジストマスク４５５を除去した後、酸化物半導体層４０３、第１のバリア層４７５ａ及び第２のバリア層４７５ｂ上に導電膜４５２を形成する（図６（Ｃ）参照）。
【０１６４】
導電膜４５２は、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導電膜である。
【０１６５】
フォトリソグラフィ工程により導電膜４５２上にレジストマスク４５６を形成し（図７（Ａ）参照）、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する。第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後、レジストマスクを除去する（図７（Ｂ）参照）。
【０１６６】
第１のバリア層４７５ａ及び第１の低抵抗材料層４０５ａはトランジスタ４４０のソース電極層として機能する。第２のバリア層４７５ｂ及び第２の低抵抗材料層４０５ｂはトランジスタ４４０のドレイン電極層として機能する。
【０１６７】
導電膜４５２のエッチングは、導電膜４７５と同様の条件を用いて行うことができる。
【０１６８】
以上の工程で、本実施の形態のトランジスタ４４０が作製される。
【０１６９】
本実施の形態では、積層からなるソース電極層、積層からなるドレイン電極層及び酸化物半導体層４０３上に、絶縁層４０６を形成する（図７（Ｃ）参照）。
【０１７０】
絶縁層４０６としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。
【０１７１】
なお、絶縁層４０６に酸素ドーピング処理を行ってもよい。絶縁層４０６に酸素ドーピング処理を行うことで、酸化物半導体層４０３に酸素を供給することができる。絶縁層４０６への酸素ドーピングは、上記ゲート絶縁層４０２及び酸化物半導体層４０３への酸素ドーピング処理と同様の処理を行うことができる。
【０１７２】
なお、導電膜４５２を設けるよりも先に絶縁層４０６を設け、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが絶縁層４０６に設けた開口を介して、第１のバリア層４７５ａ及び第２のバリア層４７５ｂとそれぞれ電気的に接続する構成としてもよい。
【０１７３】
また、さらに絶縁層４０６上に緻密性の高い無機絶縁膜を設けてもよい。例えば、絶縁層４０６上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。
【０１７４】
トランジスタ４４０上に設けられる絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１７５】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
【０１７６】
また、トランジスタ４４０起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１７７】
例えば、平坦化絶縁膜として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。
【０１７８】
平坦化絶縁膜を形成後、熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間熱処理を行う。
【０１７９】
このように、トランジスタ４４０形成後、熱処理を行ってもよい。また、熱処理は複数回行ってもよい。
【０１８０】
本実施の形態に示すトランジスタは、第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔によってチャネル長が決定され、第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
【０１８１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１８２】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なる本発明の一態様の半導体装置の構成について説明する。
【０１８３】
図１３に本実施の形態の半導体装置を示す。図１３（Ａ）は本実施の形態の半導体装置が有するトランジスタの上面図を示し、図１３（Ｂ）は図１３（Ａ）に示すＥ−Ｆ（チャネル長方向）における断面図であり、図１３（Ｃ）は、図１３（Ａ）に示すＧ−Ｈにおける断面図である。なお、図１３（Ａ）において、図面の明瞭化のため、図１３（Ｂ）、（Ｃ）に示した一部の構成を省略して示している。
【０１８４】
なお、本実施の形態では実施の形態１及び実施の形態２と同様の部分については、図面において同一の符号を付し、詳細な説明は省略する。
【０１８５】
図１３に示すトランジスタ４６０は、基板４００上のゲート電極層４０１と、ゲート電極層４０１の側面と接し、ゲート電極層４０１が埋め込まれた絶縁層４３２と、絶縁層４３２及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半導体層５０３と、酸化物半導体層５０３上の積層からなるソース電極層及び積層からなるドレイン電極層と、酸化物半導体層５０３、ソース電極層及びドレイン電極層上の絶縁層４０６と、絶縁層４０６に設けられた開口を介してソース電極層及びドレイン電極層とそれぞれ電気的に接続する配線層５８５ａ及び配線層５８５ｂと、を有する。
【０１８６】
積層からなるドレイン電極層は第１のバリア層５７５ａと、第１のバリア層５７５ａと接する第１の低抵抗材料層５０５ａとからなる。積層からなるソース電極層は第２のバリア層５７５ｂと、第２のバリア層５７５ｂと接する第２の低抵抗材料層５０５ｂとからなる。第１のバリア層５７５ａ及び第２のバリア層５７５ｂは、それぞれ第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂが酸化物半導体層５０３と接触して酸化されることをブロックしている。なお、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂは酸化物半導体層５０３の側面とそれぞれ接しているが、酸化物半導体層５０３の膜厚は十分に薄いため、第１のバリア層５７５ａ及び第２のバリア層５７５ｂによって、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂが酸化されることはブロックされている。配線層５８５ａ及び配線層５８５ｂは、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂとそれぞれ電気的に接続する。
【０１８７】
第２のバリア層５７５ｂは第１のバリア層５７５ａを囲んで形成されている。また、第２の低抵抗材料層５０５ｂは第１の低抵抗材料層５０５ａを囲んで形成されている。トランジスタ４６０のチャネル形成領域は、第１のバリア層５７５ａ及び第２のバリア層５７５ｂに挟まれる領域である。
【０１８８】
第１のバリア層５７５ａと第２のバリア層５７５ｂとの間隔（図中のＬ）は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行うことで、精細なパターンを実現することができる。したがって、トランジスタ４６０は、チャネル長Ｌを精密に決定することができる微細なトランジスタとすることができる。本実施の形態の半導体装置は、図１３（Ａ）に示すように、チャネル形成領域の外周が円形の場合だけでなく、矩形の場合にも適用することができる。
【０１８９】
なお、図１３では、配線層５８５ａ及び配線層５８５ｂが形成されている開口の大きさ（図中のＬ１）は第１のバリア層５７５ａと第２のバリア層５７５ｂとの間隔（図中のＬ）の数倍程度の大きさであるように示されているが、実際には、Ｌ１はＬの数十倍以上の大きさとなる。第１のバリア層５７５ａ及び第２のバリア層５７５ｂの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定されるため、フォトリソグラフィ工程によって形成したレジストマスクを用いたエッチングよりも、はるかにチャネル形成領域を微細に形成することができる。
【０１９０】
一般的に、酸化物半導体層の端部は、当該酸化物半導体層の形成工程（エッチング工程）時に不純物元素（例えば、塩素、弗素、ホウ素、水素など）が混入しやすく、また、酸化物半導体層から酸素が脱離しやすい箇所である。したがって、酸化物半導体層の端部は低抵抗化されやすく、寄生チャネルが形成されやすい。
【０１９１】
酸化物半導体層の端部に寄生チャネルが形成されるのは、当該端部と電気的に接続されるトランジスタのソース電極層及びドレイン電極層が存在するからである。本実施の形態で示すトランジスタ４６０は、ソース電極層となる第２のバリア層５７５ｂと第２の低抵抗材料層５０５ｂによって、ドレイン電極層となる第１のバリア層５７５ａと第１の低抵抗材料層５０５ａが囲まれており、ドレイン電極層が酸化物半導体層５０３の端部と電気的に接続されていない。したがって、当該端部に寄生チャネルが形成されにくいトランジスタとすることができる。
【０１９２】
続いて、トランジスタ４６０の作製方法について説明する。なお、実施の形態１及び実施の形態２と同様の点については説明を省略する。
【０１９３】
トランジスタ４６０が有する、ゲート電極層４０１、ゲート絶縁層４０２、絶縁層４３２、酸化物半導体層５０３は実施の形態１及び実施の形態２に示す方法と同様の材料、方法を用いて形成することができる。なお、図１３において、基板４００上には、半導体素子が形成されているが、簡略化のため省略している。
【０１９４】
酸化物半導体層５０３上には、第１のバリア層５７５ａ及び第２のバリア層５７５ｂとなる導電膜が設けられる。該導電膜は実施の形態１及び実施の形態２と同様の材料及び方法を用いて形成することができる。
【０１９５】
第１のバリア層５７５ａ及び第２のバリア層５７５ｂとなる導電膜上にレジストを形成し、電子ビームによる露光を用いてレジストをパターニングして、マスクを形成する。レジストによるマスクは酸化物半導体層のチャネル形成領域となる部分以外に重畳して形成する。すなわち、レジストによるマスクはリング状の溝を有する。該レジストマスクを用いてエッチングを行い、第１のバリア層５７５ａ及び第２のバリア層５７５ｂを形成する。
【０１９６】
トランジスタ４６０のチャネル長は、トランジスタ内のどこでも均等であることが好ましい。本実施の形態のトランジスタのチャネル形成領域の形状には、曲線が含まれているため、電子ビームによる露光によって該曲線をなめらかに、また、線幅を均等に形成することが好ましい。
【０１９７】
電子ビームによる露光によって、線幅が均等でなめらかな曲線を作製するには、例えば、基板を載せたステージを回転させることによって曲線の露光を行う方法等がある。また、直線状に移動するステージを用いても、電子ビームによる描画のための図形を複数に分割し、そのサイズや向きを最適化する方法や、パターンの露光量が一定になるように、図形を均等な幅でずらして重ね描きする多重描画法等を適用し、トランジスタのチャネル長が均等になるようにレジストマスクをパターニングすることができる。上記の方法等を用いて、レジストマスクの線幅を均一に形成し、トランジスタ４６０のチャネル長を均等にすることが好ましい。
【０１９８】
上記のように作製することで、本実施の形態の半導体装置は、チャネル形成領域が矩形だけでなく、円形の場合についても適用することができる。
【０１９９】
第１のバリア層５７５ａ及び第２のバリア層５７５ｂ上に、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂとなる導電膜を形成し、フォトリソグラフィを用いたエッチングによって、該導電膜をエッチングし、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂを形成する。
【０２００】
なお、第１の低抵抗材料層及び第２の低抵抗材料層を形成するエッチングは、実施の形態１に示すように、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂのエッチングを先に行ってから、第１のバリア層５７５ａ及び第２のバリア層５７５ｂのエッチングを行ってもよい。また、実施の形態２に示すように、酸化物半導体層５０３及び第１のバリア層５７５ａ及び第２のバリア層５７５ｂを形成した後に、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂのエッチングを行ってもよい。
【０２０１】
次に、第１のバリア層５７５ａ、第２のバリア層５７５ｂ、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂ上に絶縁層４０６を形成する。絶縁層４０６は、実施の形態１及び実施の形態２と同様の方法、材料を用いて形成することができる。
【０２０２】
続いて、絶縁層４０６をエッチングし、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂに達する開口を形成する。絶縁層４０６のエッチングには、実施の形態１及び実施の形態２に示したエッチングと同様の方法を適用することができる。
【０２０３】
続いて、該開口及び絶縁層４０６上に、導電膜を形成し、該導電膜をエッチングすることで、配線層５８５ａ及び配線層５８５ｂを形成することができる。配線層５８５ａ及び配線層５８５ｂはそれぞれ、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂと電気的に接続している。
【０２０４】
本実施の形態に示したトランジスタ４６０は、第１のバリア層５７５ａと第２のバリア層５７５ｂとの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行い、精細なパターンを実現することができる。
【０２０５】
さらに、トランジスタ４６０は、低抵抗化されやすい酸化物半導体層の端部において、ソース電極層またはドレイン電極層の一方のみが接続しているため、寄生チャネルが形成されにくく、電気特性に優れるトランジスタを提供することができる。
【０２０６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２０７】
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０２０８】
図８は、半導体装置の構成の一例である。図８（Ａ）に、半導体装置の断面図を、図８（Ｂ）に半導体装置の回路図をそれぞれ示す。なお、図８（Ｂ）は図２と同じような回路構成を示している。
【０２０９】
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２を有するものである。トランジスタ３２０２としては、実施の形態１で示すトランジスタ４２０の構造を適用する例である。
【０２１０】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２１１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１又は実施の形態２に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２１２】
図８（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０２１３】
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けられており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。
【０２１４】
単結晶半導体基板を用いたトランジスタ３２００は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理として、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。
【０２１５】
図８（Ａ）に示すトランジスタ３２０２は、酸化物半導体をチャネル形成領域に用いたボトムゲート型トランジスタである。ここで、トランジスタ３２０２に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ３２０２を得ることができる。
【０２１６】
トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２１７】
トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、ゲート絶縁層に設けられた開口を介して、電極３２０８と電気的に接続され、電極３２０８を介してトランジスタ３２００のゲート電極層と電気的に接続されている。電極３２０８は、トランジスタ３２０２のゲート電極層と同様の工程で作製することができる。
【０２１８】
また、トランジスタ３２０２上には、絶縁層３２２２が単層又は積層で設けられている。そして、絶縁層３２２２を介してトランジスタ３２０２のソース電極層又はドレイン電極層の一方と重畳する領域には、導電層３２１０ａが設けられており、トランジスタ３２０２のソース電極層又はドレイン電極層の一方と、絶縁層３２２２と導電層３２１０ａとによって、容量素子３２０４が構成される。すなわち、トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、容量素子３２０４の一方の電極として機能し、導電層３２１０ａは、容量素子３２０４の他方の電極として機能する。なお、容量が不要の場合には、容量素子３２０４を設けない構成とすることもできる。また、容量素子３２０４は、別途、トランジスタ３２０２の上方に設けてもよい。
【０２１９】
容量素子３２０４上には絶縁層３２２４が設けられている。そして、絶縁層３２２４上にはトランジスタ３２０２と、他のトランジスタを接続するための配線３２１６が設けられている。配線３２１６は、絶縁層３２２４に形成された開口に設けられた電極３２１４、導電層３２１０ａと同じ層に設けられた導電層３２１０ｂ、及び、絶縁層３２２２に形成された開口に設けられた電極３２１２を介して、トランジスタ３２０２のソース電極層又はドレイン電極層の他方と電気的に接続される。
【０２２０】
図８（Ａ）及び図８（Ｂ）において、トランジスタ３２００と、トランジスタ３２０２とは、少なくとも一部が重畳するように設けられており、トランジスタ３２００のソース領域またはドレイン領域と、トランジスタ３２０２に含まれる酸化物半導体層の一部が重畳するように設けられているのが好ましい。また、トランジスタ３２０２及び容量素子３２０４が、トランジスタ３２００の少なくとも一部と重畳するように設けられている。例えば、容量素子３２０４の導電層３２１０ａは、トランジスタ３２００のゲート電極層と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２２１】
次に、図８（Ａ）に対応する回路構成の一例を図８（Ｂ）に示す。
【０２２２】
図８（Ｂ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ３２００のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ３２００のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層とは、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トランジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子３２０４の電極の他方は電気的に接続されている。
【０２２３】
図８（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２２４】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
【０２２５】
トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
【０２２６】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２２７】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２２８】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２２９】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２３０】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２３１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３２】
（実施の形態５）
本実施の形態では、実施の形態４とは異なる記憶装置の構造の一形態について説明する。
【０２３３】
図９は、記憶装置の斜視図である。図９に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセルアレイ３４００ｎ（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイを動作させるために必要な論理回路３００４を有する。
【０２３４】
図１０に、図９に示した記憶装置の部分拡大図を示す。図１０では、論理回路３００４、メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモリセルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した図８（Ｂ）や図２に示す回路構成と同様の構成とすることもできる。
【０２３５】
なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
【０２３６】
トランジスタ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのゲート電極層と同じ層に形成されたは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
【０２３７】
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
【０２３８】
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
【０２３９】
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
【０２４０】
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
【０２４１】
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができる。
【０２４２】
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
【０２４３】
例えば、図１０に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって、トランジスタ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、トランジスタ３１７１ａのソースまたはドレインと、電極３５０２ｂとによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
【０２４４】
図１０では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂも介さず、他の電極を用いて行われてもよい。
【０２４５】
また、図１０では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０２４６】
また、図１０では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０２４７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４８】
（実施の形態６）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。
【０２４９】
図１１に電子機器の具体例を示す。図１１（Ａ）及び図１１（Ｂ）は、２つ折り可能なタブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
【０２５０】
実施の形態１及び実施の形態２のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、実施の形態４または実施の形態５に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
【０２５１】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０２５２】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０２５３】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０２５４】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０２５５】
また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０２５６】
図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２５７】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２５８】
また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０２５９】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０２６０】
また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１１（Ｃ）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０２６１】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０２６２】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
【０２６３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２６４】
（実施の形態７）
本実施の形態では、実施の形態１と上面図が一部異なる例を示す。なお、断面構造は、実施の形態１と同一であるため、ここでは詳細な説明は省略することとする。
【０２６５】
図１４に図１（Ｂ）と一部異なる上面図を示す。なお、図１４中の線Ｘ−Ｙで切断した断面図は図１（Ａ）と同一であり、同じ符号を用いて説明する。
【０２６６】
トランジスタ４２０のチャネル長Ｌは、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔で決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔、即ちチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。即ち、第１のバリア層４０５ｃと第２のバリア層４０５ｄのマスクに幅の異なる開口を形成し、例えば、２０ｎｍの幅の箇所と３０ｎｍの幅の箇所と有する開口を設け、チャネル長Ｌが２０ｎｍであり、それよりも広い間隔Ｌ’が３０ｎｍであるトランジスタを実現できる。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。なお、チャネル長Ｌを決定する領域以外は、フォトマスクを用いたエッチングによって第１のバリア層４０５ｃと第２のバリア層４０５ｄを形成することもできる。なお、第１のバリア層４０５ｃと第２のバリア層４０５ｄの膜厚は、５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以下である。
【０２６７】
ここで、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの間隔を決定するレジストの露光に電子ビームを用いる方法について説明する。
【０２６８】
まず、第１のフォトリソグラフィ工程によりゲート電極層４０１を形成し、ゲート絶縁層４０２と酸化物半導体膜を形成する。そして、酸化物半導体膜上に第２のフォトリソグラフィ工程によりレジストマスクを設け、エッチングを行い、酸化物半導体層４０３を形成する。そして、島状の酸化物半導体層４０３上に、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄとなる第１の導電膜を成膜し、第１の導電膜上に第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる第２の導電膜を成膜する。
【０２６９】
次いで、第２の導電膜上に、第３のフォトリソグラフィ工程によりレジストマスクを設け、第２の導電膜のエッチングを行い、第１の導電膜をエッチングストッパーとして残存させて第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する。
【０２７０】
次いで、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂの側面を覆って、第４のフォトリソグラフィ工程によりレジストマスクを形成し、エッチングを行って第１の導電膜の一部を除去する。この時、酸化物半導体層４０３と重なる第１の導電膜を残しておく。
【０２７１】
次いで、レジストマスクを除去した後、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂの側面を覆って、第１の導電膜上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、レジストマスクを形成する。レジストマスクは、トランジスタ４２０のチャネル形成領域となる部分以外に重畳して形成する。
【０２７２】
レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりもポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍとすることができる。
【０２７３】
このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０―１２〜１×１０―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
【０２７４】
上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
【０２７５】
第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に電子ビームを用いた露光によってレジストマスクを形成し、酸化物半導体層４０３のチャネル形成領域を覆っている第１の導電膜をエッチングして第１のバリア層４０５ｃ及び第２のバリア層４０５ｄを形成する方法は、酸化物半導体層４０３のチャネル形成領域が露出して複数の処理に曝されることを最小限に抑え、不純物の混入を防ぐことができるというメリットを有する。
【０２７６】
なお、ここでは、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄを形成する方法について示したが、第１の低抵抗材料層、第２の低抵抗材料層、第１のバリア層及び第２のバリア層を作製する順番はこれに限定されない。例えば、先に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄを形成した後、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成するエッチングを行ってもよい。
【０２７７】
電子ビームを用いた露光によってレジストマスクを形成し、第１の導電膜をエッチングしてチャネル形成領域を露出させた後は、レジストマスクを除去し、露出している酸化物半導体層の表面にプラズマ処理（Ｎ２ＯガスやＯ２ガス）や、洗浄（水またはシュウ酸または希フッ酸（１００倍希釈））を行うことが好ましい。シュウ酸や希フッ酸などに曝す、或いはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０２７８】
本実施の形態に示すトランジスタは、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔によってチャネル長Ｌが決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
【０２７９】
また、寄生チャネルリークの低減は、第１のバリア層４０５ｃと第２のバリア層４０５ｄの電子ビーム露光を適宜設定し、チャネル形成領域のチャネル幅Ｗを狭くすることで実現できる。具体的には、図１４に示すように、ソース電極層とドレイン電極層の間に、チャネル長Ｌが５０ｎｍ未満であるチャネル形成領域と、チャネル長Ｌよりも広い間隔Ｌ’を有する領域とを設けるレイアウトとしている。また、酸化物半導体層の端面からチャネル形成領域の形成位置を遠ざけることによってもソース電極層とドレイン電極層間のリークを低減している。
【０２８０】
また、図１４に示す酸化物半導体層の上面形状は矩形とし、酸化物半導体層の端面ができるだけ第１のバリア層４０５ｃ及び第２のバリア層４０５ｄで覆われるような構成としている。即ち、矩形の四辺のうち、二辺を第１のバリア層４０５ｃ及び第２のバリア層４０５ｄで覆う構成である。このような構成とすることで酸化物半導体層の端面からの不純物の侵入をブロックしている。
【０２８１】
また、図１４に示す酸化物半導体層の上面形状は矩形に限定されず、多角形、円形、楕円形などとしてもよい。
【０２８２】
（実施の形態８）
本実施の形態では、実施の形態２に示した半導体装置とは別の一態様の半導体装置と、該半導体装置の作製方法について説明する。
【０２８３】
図１５に本実施の形態の半導体装置を示す。図１５（Ａ）は本実施の形態の半導体装置が有するトランジスタの上面図を示し、図１５（Ｂ）は図１５（Ａ）に示すＡ−Ｂ（チャネル長方向）における断面図であり、図１５（Ｃ）は、図１５（Ａ）に示すＣ−Ｄにおける断面図である。なお、図１５（Ａ）において、図面の明瞭化のため、図１５（Ｂ）、（Ｃ）に示した一部の構成を省略して示している。
【０２８４】
なお、本実施の形態では実施の形態１及び実施の形態２と同様の部分については、図面において同一の符号を付し、詳細な説明は省略する。
【０２８５】
図１５に示すトランジスタ４４０は、基板４００上のゲート電極層４０１と、ゲート電極層４０１の側面と接し、ゲート電極層４０１が埋め込まれた絶縁層４３２と、絶縁層４３２及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半導体層４０３と、酸化物半導体層４０３上の積層からなるソース電極層及び積層からなるドレイン電極層と、酸化物半導体層４０３、ソース電極層及びドレイン電極層上の絶縁層４０６と、を有する。
【０２８６】
積層からなるドレイン電極層は第１のバリア層４７５ａと、第１のバリア層４７５ａと接する第１の低抵抗材料層４０５ａとからなる。積層からなるソース電極層は第２のバリア層４７５ｂと、第２のバリア層４７５ｂと接する第２の低抵抗材料層４０５ｂとからなる。第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、それぞれ第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。なお、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂは酸化物半導体層４０３の側面とそれぞれ接しているが、酸化物半導体層４０３の膜厚は十分に薄いため、第１のバリア層４７５ａ及び第２のバリア層４７５ｂによって、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化されることはブロックされている。
【０２８７】
また、酸化物半導体層４０３のチャネル長方向（図１５のＡ−Ｂ方向）の幅は、ゲート電極層のチャネル長方向の幅よりも広い。これにより、例えば酸化物半導体層４０３よりも下の絶縁層から酸素を酸化物半導体層に供給しやすくできる。
【０２８８】
第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行うことで、精細なパターンを実現することができる。
【０２８９】
トランジスタ４４０のチャネル長Ｌは、第１のバリア層４７５ａと第２のバリア層４７５ｂの最短間隔であるため、チャネル長を精密に決定することができる微細なトランジスタとすることができる。
【０２９０】
図１６及び図１７にトランジスタ４４０を有する半導体装置の作製方法の一例を示す。なお、図１６（Ａ３）はトランジスタの作製工程を説明するための上面図であり、図１６（Ａ１）は図１６（Ａ３）に示すＡ−Ｂにおける断面図であり、図１６（Ａ２）は図１６（Ａ３）に示すＣ−Ｄにおける断面図である。また、図１７（Ａ３）はトランジスタの作製工程を説明するための上面図であり、図１７（Ａ１）は図１７（Ａ３）に示すＡ−Ｂにおける断面図であり、図１７（Ａ２）は図１７（Ａ３）に示すＣ−Ｄにおける断面図である。なお、以下の説明においては、図１７（Ａ）とは図１７（Ａ１）乃至図１７（Ａ３）のことを指す。また図１７（Ｂ）及び図１７（Ｃ）についても同様である。
【０２９１】
なお、トランジスタ４４０の作製工程においては、図４、図５、図６（Ａ）、図６（Ｂ）も参照できる。ただし、図６（Ｂ）までは実施の形態２と同一であるため、ここでは詳細な説明は省略する。
【０２９２】
実施の形態２に従って、図６（Ｂ）の状態を得た後、フォトリソグラフィ工程により第１のバリア層４７５ａ及び第２のバリア層４７５ｂ上にレジストマスク４５７を形成し、第１のバリア層４７５ａの一部及び第２のバリア層４７５ｂの一部を除去して酸化物半導体層４０３の端部を露出させる（図１６参照）。
【０２９３】
次いで、レジストマスク４５７を除去した後、酸化物半導体層４０３、第１のバリア層４７５ａ及び第２のバリア層４７５ｂ上に導電膜４５２を形成する。
【０２９４】
導電膜４５２は、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導電膜である。
【０２９５】
フォトリソグラフィ工程により導電膜４５２上にレジストマスク４５６を形成し（図１７（Ａ）参照）、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する。第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後、レジストマスクを除去する（図１７（Ｂ）参照）。
【０２９６】
第１のバリア層４７５ａ及び第１の低抵抗材料層４０５ａはトランジスタ４４０のドレイン電極層として機能する。第２のバリア層４７５ｂ及び第２の低抵抗材料層４０５ｂはトランジスタ４４０のソース電極層として機能する。第１のバリア層４７５ａおよび第２のバリア層４７５ｂは、電子ビーム露光により作製したレジストマスクを用いて形成されるため、膜厚は薄い方が製造工程上好ましい。
【０２９７】
また、第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂの膜厚を厚くすることにより、ソース電極およびドレイン電極の抵抗を小さくできる。なお、図１７（Ｃ）に示すように本実施の形態では、第１のバリア層４７５ａおよび第２のバリア層４７５ｂの膜厚が、第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂの膜厚よりも薄い。
【０２９８】
導電膜４５２のエッチングは、導電膜４７５と同様の条件を用いて行うことができる。
【０２９９】
以上の工程で、本実施の形態のトランジスタ４４０が作製される。トランジスタ４４０において、第１のバリア層４７５ａおよび第２のバリア層４７５ｂの間隔は、第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂの間隔よりも狭い。特に第１のバリア層４７５ａおよび第２のバリア層４７５ｂが第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂよりも抵抗が高いため、第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂの間隔を短くすることにより、ソース電極層、酸化物半導体層４０３、及びドレイン電極層間の抵抗を小さくできる。
【０３００】
本実施の形態では、積層からなるソース電極層、積層からなるドレイン電極層及び酸化物半導体層４０３上に、絶縁層４０６を形成する（図１７（Ｃ）参照）。
【０３０１】
絶縁層４０６としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層又は積層を用いることができる。
【０３０２】
また、さらに絶縁層４０６上に緻密性の高い無機絶縁膜を設けてもよい。例えば、絶縁層４０６上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。
【０３０３】
トランジスタ４４０上に設けられる絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０３０４】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。
【０３０５】
また、トランジスタ４４０起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０３０６】
例えば、平坦化絶縁膜として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。
【０３０７】
平坦化絶縁膜を形成後、熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間熱処理を行う。
【０３０８】
このように、トランジスタ４４０形成後、熱処理を行ってもよい。また、熱処理は複数回行ってもよい。
【０３０９】
本実施の形態に示すトランジスタ４４０は、第１のバリア層４７５ａと第２のバリア層４７５ｂの最短間隔によってチャネル長Ｌが決定され、第１のバリア層４７５ａと第２のバリア層４７５ｂの最短間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製することができる。
【０３１０】
また、第１のバリア層４７５ａと第２のバリア層４７５ｂの最短間隔よりも広い間隔は、フォトマスクを用いて決定される。第１のバリア層４７５ａと第２のバリア層４７５ｂの最短間隔よりも広い間隔が設けられているため、トランジスタ４４０のリークを低減できる。
【０３１１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０３１２】
（実施の形態９）
本実施の形態は、実施の形態１と一部異なる例を示す。ゲート電極を積層構造とし、酸化物半導体層４０３上に第４のバリア層４７５ａ、及び第６のバリア層４７５ｂを設けるトランジスタ４２２を図１８に示す。図１８（Ｂ）は、トランジスタ４２２の平面図であり、図１８（Ａ）は、図１８（Ｂ）のＸ−Ｙにおける断面図である。
【０３１３】
図１８（Ａ）および図１８（Ｂ）に示すトランジスタ４２２は、基板４００上に下地絶縁層４３６と、下地絶縁層４３６上に積層からなるゲート電極層４０１と、ゲート電極層４０１上に設けられた積層からなるゲート絶縁層４０２と、ゲート絶縁層４０２を介してゲート電極層４０１上に設けられた酸化物半導体層４０３と、積層からなるドレイン電極層および積層からなるソース電極層と、酸化物半導体層４０３上に設けられた絶縁層４０６、絶縁層４０７と、を含んで構成される。
【０３１４】
積層からなるゲート電極層４０１は、第１のバリア層４０１ａと、第１の低抵抗材料層４０１ｂ、第２のバリア層４０１ｃとで構成されており、銅などからなる第１の低抵抗材料層４０１ｂの拡散を第１のバリア層４０１ａおよび第２のバリア層４０１ｃでブロックしている。第１のバリア層４０１ａおよび第２のバリア層４０１ｃは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。なお、これに限定されず、少なくとも１層以上の導電層によりゲート電極層４０１を構成すればよい。
【０３１５】
また、積層からなるゲート絶縁層４０２は、第１の低抵抗材料層４０１ｂの拡散をブロックする第１のゲート絶縁層４０２ａと、過剰酸素を含む第２のゲート絶縁層４０２ｂの積層で構成される。
【０３１６】
また、積層からなるドレイン電極層は、第３のバリア層４０５ｃと、第２の低抵抗材料層４０５ａ、第４のバリア層４７５ａとで構成されており、銅などからなる第２の低抵抗材料層４０５ａの拡散を第３のバリア層４０５ｃおよび第４のバリア層４７５ａでブロックしている。また、第３のバリア層４０５ｃおよび第４のバリア層４７５ａは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。なお、これに限定されず、少なくとも１層以上の導電層によりドレイン電極層を構成すればよい。また、第３のバリア層４０５ｃで酸化物半導体層４０３の側面の一部を覆うことが好ましい。これにより、酸化物半導体層４０３を保護できる。また、第４のバリア層４７５ａで、第３のバリア層４０５ｃと第２の低抵抗材料層４０５ａの側面を覆ってもよい。
【０３１７】
積層からなるソース電極層は、第５のバリア層４０５ｄと、第３の低抵抗材料層４０５ｂ、第６のバリア層４７５ｂとで構成されており、銅などからなる第３の低抵抗材料層４０５ｂの拡散を第５のバリア層４０５ｄおよび第６のバリア層４７５ｂでブロックしている。また、第５のバリア層４０５ｄおよび第６のバリア層４７５ｂは、チタンやタングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。なお、これに限定されず、少なくとも１層以上の導電層によりソース電極層を構成すればよい。また、第５のバリア層４０５ｄで酸化物半導体層４０３の側面の一部を覆うことが好ましい。これにより、酸化物半導体層４０３を保護できる。また、第６のバリア層４７５ｂで、第５のバリア層４０５ｄと第３の低抵抗材料層４０５ｂの側面を覆ってもよい。
【０３１８】
トランジスタ４２２のチャネル長Ｌは、第４のバリア層４７５ａと第６のバリア層４７５ｂの間隔で決定され、第４のバリア層４７５ａと第６のバリア層４７５ｂの間隔は電子ビームを用いた露光（電子ビーム露光ともいう）によって得られるレジストをマスクとしてエッチングすることにより決定される。電子ビームを用いて精密に露光、現像を行うことで精細なパターンを実現し、第４のバリア層４７５ａと第６のバリア層４７５ｂの間隔、即ちチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。なお、チャネル長Ｌを決定する領域以外は、フォトマスクを用いたエッチングによって第４のバリア層４７５ａと第６のバリア層４７５ｂを形成すればよい。なお、第４のバリア層４７５ａと第６のバリア層４７５ｂの厚さは、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下である。また、複数のエッチングにより、酸化物半導体層４０３のチャネル形成領域は、第１の厚さである第１の領域と、第１の厚さよりも薄い第２の厚さである第２の領域を有していてもよい。
【０３１９】
なお、基板４００には半導体素子が設けられているが、ここでは簡略化のため省略している。また、基板４００上には、配線層４７４ａ、４７４ｂと、配線層４７４ａ、４７４ｂを覆う下地絶縁層４３６が設けられており、その一部をメモリ構成の一つとすることができる。
【０３２０】
また、絶縁層４０６は、過剰酸素を含む絶縁層とすることが好ましく、ＰＣＶＤ法や他のスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を適宜添加すればよい。
【０３２１】
また、絶縁層４０７は、酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯｘなど）である。酸化アルミニウム膜（ＡｌＯｘ）は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。従って、酸化アルミニウム膜は、作製工程中および作製後において、水素、水分などの不純物の酸化物半導体膜への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜からの放出を防止する保護膜として機能する。
【０３２２】
（実施の形態１０）
本実施の形態では、半導体装置および半導体装置の作製方法の他の形態について、図１９乃至図２４を用いて説明する。なお、図１８に示す符号と同じ符号の構成要素については、実施の形態９の説明を適宜援用できる。
【０３２３】
本実施の形態の半導体装置のトランジスタは、実施の形態９と同様にチャネル長が５０ｎｍ未満であるトランジスタである。例えば、電子ビームを用いた露光を用いてレジストマスクを形成し、該レジストマスクをエッチングマスクとして用いてソース電極およびドレイン電極を形成することにより、ソース電極とドレイン電極の間隔が短いトランジスタを作製できる。
【０３２４】
まず、本実施の形態の半導体装置の構造例について図１９を用いて説明する。図１９（Ａ）は平面模式図であり、図１９（Ｂ）は図１９（Ａ）における線分Ａ−Ａ’（トランジスタ４４２のチャネル長Ｌ方向）の断面模式図であり、図１９（Ｃ）は図１９（Ａ）における線分Ｂ−Ｂ’（トランジスタ４４２のチャネル幅方向）の断面模式図である。なお、図１９では、実際の寸法と異なる構成要素を含む。
【０３２５】
図１９に示すトランジスタ４４２は、ボトムゲート構造のトランジスタである。図１９に示すトランジスタ４４２を含む半導体装置は、基板４００表面に形成された下地絶縁層４３６上に、絶縁層４３２に埋め込まれるようにして設けられたゲート電極層４０１と、ゲート電極層４０１上にゲート絶縁層４０２と、ゲート絶縁層４０２の上に酸化物半導体層４０３と、酸化物半導体層４０３の上に導電層４０５Ａおよび導電層４０５Ｂと、導電層４０５Ａの上に接する導電層４７５Ａと、導電層４０５Ｂの上に接する導電層４７５Ｂと、導電層４０５Ａ、４０５Ｂ、４７５Ａ、４７５Ｂの上に絶縁層４０６と、を有する。
【０３２６】
さらに、各構成要素について以下に説明する。
【０３２７】
ゲート電極層４０１としては、例えばモリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン層に代表される半導体層、ニッケルシリサイドなどのシリサイド層を用いてもよい。また、ゲート電極層４０１を単層構造としてもよいし、積層構造としてもよい。
【０３２８】
また、ゲート電極層４０１としては、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料の層を適用することもできる。また、ゲート電極層４０１を上記導電性材料の層と、上記金属材料の層の積層構造とすることもできる。
【０３２９】
また、図１８に示すトランジスタ４２２のように、第１のバリア層４０１ａ、第１の低抵抗材料層４０１ｂ、および第２のバリア層４０１ｃの積層によりゲート電極層４０１を構成してもよい。
【０３３０】
下地絶縁層４３６およびゲート絶縁層４０２としては、例えば酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、窒化シリコン層、酸化窒化シリコン層、酸化窒化アルミニウム層、または窒化酸化シリコン層を用いることができる。
【０３３１】
また、下地絶縁層４３６およびゲート絶縁層４０２として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料の層を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２を、単層構造としても良いし、積層構造としても良い。
【０３３２】
なお、下地絶縁層４３６およびゲート電極層４０１には、平坦化処理が行われることが好ましい。
【０３３３】
酸化物半導体層４０３に用いる酸化物半導体は、シリコンよりもバンドギャップの広い、ワイドギャップ半導体である。
【０３３４】
また、酸化物半導体層４０３の厚さは、例えば１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とする。
【０３３５】
また、酸化物半導体層４０３のチャネル長Ｌ方向の幅は、ゲート電極層４０１のチャネル長Ｌ方向の幅よりも広い。これにより、例えば酸化物半導体層４０３よりも下の絶縁層から酸素を酸化物半導体層に供給しやすくできる。
【０３３６】
また、酸化物半導体層４０３のチャネル形成領域は、第１の厚さである第１の領域と、第１の厚さよりも薄い第２の厚さである第２の領域を有していてもよい。
【０３３７】
導電層４０５Ａと導電層４７５Ａは、トランジスタ４４２のドレイン電極層であり、導電層４０５Ｂと導電層４７５Ｂは、トランジスタ４４２のソース電極層である。
【０３３８】
導電層４０５Ａおよび導電層４０５Ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層させた構成としても良い。また、ソース電極層、およびドレイン電極層に用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０３３９】
導電層４７５Ａおよび導電層４７５Ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層させた構成としても良い。また、ソース電極層、およびドレイン電極層に用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０３４０】
また、図１８に示すトランジスタ４２２のように、第３のバリア層４０５ｃと第２の低抵抗材料層４０５ａの積層により導電層４０５Ａを構成し、第４のバリア層４７５ａにより導電層４７５Ａを構成してもよい。また、図１８に示すトランジスタ４２２のように、第５のバリア層４０５ｄと第３の低抵抗材料層４０５ｂの積層により導電層４０５Ｂを構成し、第６のバリア層４７５ｂにより導電層４７５Ｂを構成してもよい。
【０３４１】
なお、導電層４７５Ａおよび導電層４７５Ｂが導電層４０５Ａおよび導電層４０５Ｂよりも薄いがこれに限定されない。導電層４７５Ａおよび導電層４７５Ｂは、電子ビーム露光により作製したレジストマスクを用いて形成されるため、薄い方が製造工程上好ましい。また、導電層４０５Ａおよび導電層４０５Ｂを厚くすることにより、ソース電極およびドレイン電極の抵抗を小さくできる。
【０３４２】
また、導電層４７５Ａおよび導電層４７５Ｂの間隔は、導電層４０５Ａおよび導電層４０５Ｂの間隔よりも狭い。特に導電層４７５Ａおよび導電層４７５Ｂが導電層４０５Ａおよび導電層４０５Ｂよりも抵抗が高い場合、導電層４７５Ａおよび導電層４７５Ｂの間隔を短くすることにより、ソース電極、酸化物半導体層４０３、及びドレイン電極間の抵抗を小さくできる。
【０３４３】
また、図１８に示すトランジスタ４２２のように、導電層４７５Ａが導電層４０５Ａの上面および側面を覆い、導電層４７５Ｂが導電層４０５Ｂの上面および側面を覆う構造にしてもよい。これにより、例えば導電層４７５Ａ及び４７５Ｂにより、導電層４０５Ａ及び４０５Ｂを保護できる。
【０３４４】
このとき、トランジスタのチャネル長Ｌは、導電層４７５Ａと導電層４７５Ｂの間隔である。チャネル長Ｌは、例えば５０ｎｍ未満と短い。例えば、電子ビームを用いた露光により形成されたレジストマスクをエッチングマスクとして用いて導電層４７５Ａと導電層４７５Ｂの間隔を短くすることにより、チャネル長Ｌを短くできる。
【０３４５】
絶縁層４０６としては、例えば酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、酸化ハフニウム層、または酸化ガリウム層、窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、窒化酸化アルミニウム層などの無機絶縁層の単層または積層を用いることができる。
【０３４６】
また、さらに絶縁層４０６上に緻密性の高い無機絶縁層を設けてもよい。例えば、絶縁層４０６上にスパッタリング法により図１に示す半導体装置と同様に、絶縁層４０７となる酸化アルミニウム層を形成する。酸化アルミニウム層を高密度（層密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４２の電気特性を安定にすることができる。
【０３４７】
トランジスタ４４２上に設けられる絶縁層として用いることができる酸化アルミニウム層は、水素、水分などの不純物、および酸素の両方に対して層を通過させない遮断効果（ブロック効果）が高い。
【０３４８】
従って、酸化アルミニウム層は、作製工程中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護層として機能する。
【０３４９】
また、トランジスタ４４２起因の表面凹凸を低減するために平坦化絶縁層を絶縁層４０６の一つの層として形成してもよい。平坦化絶縁層としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等の層を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。
【０３５０】
次に、本実施の形態の半導体装置の作製方法例として、図１９に示す半導体装置の作製方法について図２０乃至図２４を用いて説明する。図２０乃至図２４は、図１９に示す半導体装置の作製方法を説明するための図である。図２０乃至図２４のそれぞれでは、図１９に対応して線分Ａ−Ａ’の断面模式図、線分Ｂ−Ｂ’の断面模式図、および平面模式図を示す。なお、図２０乃至図２４では、実際の寸法と異なる構成要素を含む。
【０３５１】
まず、基板４００を準備し、基板４００の上に下地絶縁層４３６を形成し、下地絶縁層４３６の上にゲート電極層４０１を形成する（図２０（Ａ１）乃至（Ａ３）参照）。
【０３５２】
例えば、スパッタリング法を用いてゲート電極層４０１として適用可能な材料の導電膜を成膜し、該導電膜の一部を選択的にエッチングし、ゲート電極層４０１を形成する。なお、エッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。また、このときゲート電極層４０１を、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、ゲート電極層４０１表面の不純物を除去してもよい。
【０３５３】
また、ゲート電極層４０１形成後に、基板４００、およびゲート電極層４０１に熱処理を行ってもよい。
【０３５４】
次に、下地絶縁層４３６およびゲート電極層４０１の上に絶縁層４３２を形成し、平坦化処理を行い、ゲート電極層４０１を露出させ、下地絶縁層４３６およびゲート電極層４０１を平坦にする（図２０（Ｂ１）乃至（Ｂ３）参照）。
【０３５５】
例えば、ＰＣＶＤ法を用いて下地絶縁層４３６に適用可能な材料の膜を成膜して下地絶縁層４３６を形成できる。また、スパッタリング法を用いて下地絶縁層４３６を形成してもよい。
【０３５６】
また、平坦化処理としては、例えばＣＭＰ処理などが挙げられる。
【０３５７】
次に、ゲート電極層４０１上にゲート絶縁層４０２を形成し、ゲート絶縁層４０２上に酸化物半導体層４０３を形成する。
【０３５８】
例えば、ＰＣＶＤ法を用いてゲート絶縁層４０２に適用可能な材料の膜を成膜してゲート絶縁層４０２を形成できる。
【０３５９】
なお、酸化物半導体層４０３を形成する前に熱処理を行い、ゲート絶縁層４０２の脱水化または脱水素化を行ってもよい。例えば３５０℃以上４５０℃以下の熱処理を行ってもよい。
【０３６０】
また、脱水化または脱水素化されたゲート絶縁層４０２に酸素ドープ処理を行い、酸素をゲート絶縁層４０２に供給して、ゲート絶縁層４０２中、またはゲート絶縁層４０２中および該界面近傍に酸素を過剰に含有させてもよい。脱水化または脱水素化した後にゲート絶縁層４０２に酸素を供給することにより、酸素の放出を抑制でき、ゲート絶縁層４０２の酸素濃度を高くできる。
【０３６１】
さらに、酸化物半導体層４０３を、例えば成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で酸化物半導体膜を成膜することにより形成することができる。上記酸化物半導体膜は、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０３６２】
また、酸化物半導体膜を成膜する際に用いるスパッタリングガスは水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０３６３】
また、減圧状態に保持された成膜室内に基板４００を保持する。そして、成膜室内の残留水分を除去しつつ水素および水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素（水素原子）、水（Ｈ２Ｏ）など水素（水素原子）を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０３６４】
また、ゲート絶縁層４０２を大気に解放せずにゲート絶縁層４０２と酸化物半導体膜を連続的に形成してもよい。ゲート絶縁層４０２を大気に曝露せずにゲート絶縁層４０２と酸化物半導体膜を連続して形成すると、ゲート絶縁層４０２表面に水素や水分などの不純物が吸着することを防止することができる。
【０３６５】
また、酸化物半導体層４０３と接するゲート絶縁層４０２が酸素を多く含む場合、ゲート絶縁層４０２から酸化物半導体層４０３へ酸素を供給することができる。
【０３６６】
さらに、酸化物半導体層４０３とゲート絶縁層４０２とを接した状態で熱処理を行ってもよい。熱処理によってゲート絶縁層４０２から酸化物半導体層４０３への酸素の供給を効果的に行うことができる。
【０３６７】
なお、ゲート絶縁層４０２から酸化物半導体層４０３への酸素の供給のための熱処理を、酸化物半導体膜が島状に加工される前に行うと、ゲート絶縁層４０２に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【０３６８】
例えば、３５０℃以上基板の歪み点未満の温度、好ましくは、３５０℃以上４５０℃以下で熱処理を行う。さらに、その後の工程において熱処理を行ってもよい。このとき、上記熱処理を行う熱処理装置としては、例えば電気炉、または抵抗発熱体などの発熱体からの熱伝導または熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。
【０３６９】
また、上記熱処理を行った後、その加熱温度を維持しながらまたはその加熱温度から降温する過程で該熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガスまたはＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エアの導入は、上記熱処理時に行ってもよい。
【０３７０】
さらに、酸素ドーピングを行い、酸化物半導体層４０３に酸素４５１をドープする（図２０（Ｃ１）乃至（Ｃ３）参照）。
【０３７１】
例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて酸素４５１（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）および／または酸素クラスタイオン）をドープできる。また、イオン注入法としてガスクラスタイオンビームを用いてもよい。
【０３７２】
酸化物半導体層４０３へ酸素を供給することにより、酸化物半導体層４０３中の酸素欠損を補填することができる。
【０３７３】
次に、酸化物半導体層４０３をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３を形成する（図２１（Ａ１）乃至（Ａ３）参照）。
【０３７４】
また、島状の酸化物半導体層４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０３７５】
なお、酸化物半導体層４０３の形成は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層４０３のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰエッチング法によるドライエッチングによってエッチング加工してもよい。
【０３７６】
次いで、ゲート電極層４０１、ゲート絶縁層４０２、および酸化物半導体層４０３上に、導電膜４５２を形成する（図２１（Ｂ１）乃至（Ｂ３）参照）。
【０３７７】
例えば、スパッタリング法などを用いて導電層４０５Ａおよび導電層４０５Ｂに適用可能な材料の膜を成膜することにより導電膜４５２を形成する。
【０３７８】
次に、導電膜４５２の一部の上にフォトリソグラフィ法を用いてレジストマスク４５３を形成する（図２１（Ｃ１）乃至（Ｃ３）参照）。
【０３７９】
次に、レジストマスク４５３をマスクとして導電膜４５２を選択的にエッチングし、導電層４０５Ａおよび導電層４０５Ｂを形成する（図２２（Ａ−１）乃至（Ａ−３）参照）。このとき、導電層４０５Ａと導電層４０５Ｂの間隔は、上記レジストマスク４５３形成の際に用いたフォトマスクによって決定される。なお、このとき、酸化物半導体層４０３がエッチングされないことが好ましいが、酸化物半導体層４０３の一部がエッチングされ、第１の厚さである第１の領域が形成されてもよい。また、このとき酸化物半導体層４０３表面に不純物が付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層４０３表面の不純物を除去することが好ましい。
【０３８０】
次に、導電層４０５Ａおよび導電層４０５Ｂを覆う導電膜４５４を形成する（図２２（Ｂ−１）乃至（Ｂ−３）参照）。
【０３８１】
例えば、スパッタリング法などを用いて導電層４７５Ａおよび導電層４７５Ｂに適用可能な材料の膜を成膜することにより導電膜４５４を形成する。
【０３８２】
次に、導電膜４５４上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、レジストマスク４５５を形成する（図２２（Ｃ−１）乃至（Ｃ−３）参照）。図２２（Ｃ−１）乃至（Ｃ−３）より明らかなように、レジストマスク４５５は、スリット（あるいはスリット状の溝）を有する。なお、実施の形態３のように、レジストマスク４５５はリング状の溝を有してもよい。
【０３８３】
レジスト材料としては、例えばシロキサン系レジスト又はポリスチレン系レジストなどを用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりもポジ型レジストを用いることが好ましい。また、レジスト材料の厚さは、例えば作製するパターンの幅と１：１〜１：２の関係になることが好ましい。例えば、パターンの幅が３０ｎｍの場合には、レジストの厚さを３０ｎｍとすることができる。
【０３８４】
また、電子ビームを用いた露光では、レジストマスク４５５はレジストマスク４５３よりも薄い方が好ましい。レジストマスク４５５を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極層４０１および下地絶縁層４３６に平坦化処理を行うことにより、ゲート電極層４０１と絶縁層４３２による凹凸が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光を精密に行うことができる。
【０３８５】
このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば加速電圧は、５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０−１２〜１×１０−１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
【０３８６】
上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下、さらに好ましくは８ｎｍ以下にすることができる。
【０３８７】
次に、レジストマスク４５５をマスクとして導電膜４５４を選択的にエッチングし、チャネルが形成される領域に開口部を形成する（図２３（Ａ−１）乃至（Ａ−３）参照）。なお、このとき、酸化物半導体層４０３がエッチングされないことが好ましいが、酸化物半導体層４０３の一部がエッチングされ、第１の厚さよりも薄い第２の厚さである第２の領域が形成されてもよい。また、このとき酸化物半導体層４０３表面に不純物が付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体層４０３表面の不純物を除去することが好ましい。
【０３８８】
また、エッチング条件を、薄いレジストマスク４５５と導電膜４５４とのエッチング選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとしてＣｌ２およびＨＢｒの混合ガスを用い、Ｃｌ２の流量よりもＨＢｒの流量を高くすることが好ましい。例えば、Ｃｌ２：ＨＢｒ＝２０：８０の流量比であることが好ましい。また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣＰ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下にすることにより、レジストマスク４５５と導電膜４５４とのエッチング選択比を高くできる。
【０３８９】
次に、フォトリソグラフィ法を用いて導電膜４５４上にレジストマスク４５６を形成する（図２３（Ｂ１）乃至（Ｂ３）参照）。このとき、レジストマスク４５６により酸化物半導体層４０３が露出されないことが好ましい。また、チャネル幅方向において導電膜４５４の上までレジストマスク４５６を形成してもよい。
【０３９０】
次に、レジストマスク４５６をマスクとして導電膜４５４を選択的にエッチングし、導電層４７５Ａおよび導電層４７５Ｂを形成する（図２４（Ａ１）乃至（Ａ３）参照）。このとき、導電層４７５Ａと導電層４７５Ｂの間隔は、上記レジストマスク４５５形成の際に用いた電子ビームを用いた露光によって決定される。
【０３９１】
例えば、ドライエッチングにより導電膜４５４をエッチングできる。
【０３９２】
次に、酸化物半導体層４０３、導電層４０５Ａおよび４０５Ｂ、並びに導電層４７５Ａおよび４７５Ｂ上に絶縁層４０６を形成する（図２４（Ｂ１）乃至（Ｂ３）参照）。
【０３９３】
例えば、ＰＣＶＤ法を用いて絶縁層４０６に適用可能な材料の膜を成膜することにより、絶縁層４０６を形成できる。なお、スパッタリング法を用いて絶縁層４０６を形成してもよい。
【０３９４】
なお、絶縁層４０６に酸素ドーピングを行ってもよい。例えば、上記ゲート絶縁層４０２又は酸化物半導体層４０３への酸素ドーピングと同様の処理を行うことができる。
【０３９５】
さらに、絶縁層４０６を形成した後に熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間熱処理を行う。
【０３９６】
以上により、トランジスタ４４２が作製できる。このとき、作製されるトランジスタ４４２のチャネル長Ｌは、５０ｎｍ未満と短い。
【０３９７】
また、脱水化または脱水素化し、酸素を供給し、高純度化させた酸化物半導体層をトランジスタ４４２に用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にできる。このとき、チャネル長５０ｎｍで、チャネル幅１μｍあたりのトランジスタのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下であることが好ましい。トランジスタのオフ電流は、低ければ低いほどよいが、トランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０３９８】
また、トランジスタ４４２作製後、熱処理を行ってもよい。このとき、熱処理を複数回行ってもよい。
【０３９９】
以上が本実施の形態の半導体装置の作製方法である。
【０４００】
図１９乃至図２４を用いて説明したように、本実施の形態の半導体装置の一例では、ソース電極またはドレイン電極として機能する導電層を複数の導電層の積層とし、上層の導電層を電子ビームを用いた露光を用いて形成したレジストマスクを用いて選択的にエッチングすることにより、形成される導電層の間隔を短くでき、チャネル長方向の幅を短くできる。
【０４０１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０４０２】
（実施の形態１１）
本実施の形態では、実施の形態９及び実施の形態１０に示したトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。図２５（Ａ）に、半導体装置の断面図を、図２５（Ｂ）に半導体装置の回路図をそれぞれ示す。
【０４０３】
なお、実施の形態４とはトランジスタの構造が異なる以外は同一であるため、詳細な説明は省略することとする。図２５に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２を有するものである。トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、ゲート絶縁層に設けられた開口を介して、電極３２０８と電気的に接続され、電極３２０８はトランジスタ３２００のゲート電極層と電気的に接続されている。電極３２０８は、導電層３２０８ａ、導電層３２０８ｂ及び導電層３２０８ｃを含み、各導電層は、トランジスタ３２０２のゲート電極層と同一の工程で作製することができる。トランジスタ３２０２としては、実施の形態９で示すトランジスタ４２２の構造を適用する例である。
【０４０４】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０４０５】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０４０６】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０４０７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０４０８】
（実施の形態１２）
本実施の形態では、実施の形態１１とは異なる記憶装置の構造の一形態について説明する。図９は、記憶装置の斜視図であり、実施の形態５で説明したのでここでは詳細な説明は、省略する。図９に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイを複数層有し、下部にメモリセルアレイを動作させるために必要な論理回路３００４を有する。
【０４０９】
図２６に、図９に示した記憶装置の部分拡大図を示す。図２６では、論理回路３００４、メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモリセルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した回路構成と同様の構成とすることもできる。
【０４１０】
なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。トランジスタ３１７１ａのゲート電極層と同じ層を用いて形成された、導電層３５０１ａ１、３５０１ａ２、３５０１ａ３からなる電極は、電極３５０２ａによって、電極３００３ａと電気的に接続されている。また、配線３１００ａは、電極３５０３ａによって、トランジスタ３１７１ａのゲート電極層と同じ層を用いて形成された、導電層３５０１ｂ１、３５０１ｂ２、３５０１ｂ３からなる電極と電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソース電極層またはドレイン電極層と電気的に接続することができる。また、導電層３５０１ｂ１、３５０１ｂ２、３５０１ｂ３からなる電極は、トランジスタ３１７１ａのソース電極層またはドレイン電極層と、電極３５０２ｂとによって、電極３００３ｂと電気的に接続することができる。メモリセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ｂのゲート電極層と同じ層に形成された、導電層３５０１ｃ１、３５０１ｃ２、３５０１ｃ３からなる電極は、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、実施の形態９及び実施の形態１０において説明した構成と同様であるため、説明は省略する。
【０４１１】
また、図２６では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０４１２】
また、図２６では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０４１３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０４１４】
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    酸化物半導体層
４０４    導電膜
４０５    導電膜
４０５Ａ    導電層
４０５Ｂ    導電層
４０５ａ    低抵抗材料層
４０５ｂ    低抵抗材料層
４０５ｃ    第１のバリア層
４０５ｄ    第２のバリア層
４０６    絶縁層
４０７    絶縁層
４２０    トランジスタ
４２２    トランジスタ
４３０    容量
４３１    トランジスタ
４３２    絶縁層
４３６    下地絶縁層
４４０    トランジスタ
４４１    酸化物半導体膜
４４２    トランジスタ
４５１    酸素
４５２    導電膜
４５３    レジストマスク
４５５    レジストマスク
４５６    レジストマスク
４５７    レジストマスク
４６０    トランジスタ
４７４ａ    配線層
４７４ｂ    配線層
４７５    導電膜
４７５Ａ    導電層
４７５Ｂ    導電層
４７５ａ    バリア層
４７５ｂ    バリア層
５０３    酸化物半導体層
５０５ａ    低抵抗材料層
５０５ｂ    低抵抗材料層
５７５ａ    バリア層
５７５ｂ    バリア層
５８５ａ    配線層
５８５ｂ    配線層
３０００    基板
３００１    トランジスタ
３００３ａ    電極
３００３ｂ    電極
３００３ｃ    電極
３００４    論理回路
３１００ａ    配線
３１００ｂ    配線
３１００ｃ    配線
３１００ｄ    配線
３１０６    素子分離絶縁層
３１４０ａ    絶縁膜
３１４０ｂ    絶縁膜
３１４１ａ    絶縁膜
３１４１ｂ    絶縁膜
３１４２ａ    絶縁膜
３１４２ｂ    絶縁膜
３１７０ａ    メモリセル
３１７０ｂ    メモリセル
３１７１ａ    トランジスタ
３１７１ｂ    トランジスタ
３２００    トランジスタ
３２０２    トランジスタ
３２０４    容量素子
３２０８    電極
３２０８ａ    導電層
３２０８ｂ    導電層
３２０８ｃ    導電層
３２１０ａ    導電層
３２１０ｂ    導電層
３２１２    電極
３２１６    配線
３２２０    絶縁層
３２２２    絶縁層
３２２４    絶縁層
３３０３    電極
３４００ａ    メモリセルアレイ
３４００ｂ    メモリセルアレイ
３４００ｎ    メモリセルアレイ
３５０１ａ１    導電層
３５０１ａ２    導電層
３５０１ａ３    導電層
３５０１ｂ１    導電層
３５０１ｂ２    導電層
３５０１ｂ３    導電層
３５０１ｃ１    導電層
３５０１ｃ２    導電層
３５０１ｃ３    導電層
３５０１ａ    電極
３５０１ｂ    電極
３５０１ｃ    電極
３５０２ａ    電極
３５０２ｂ    電極
３５０２ｃ    電極
３５０３ａ    電極
３５０３ｂ    電極
３５０５    電極
９０３３    留め具
９０３４    表示モード切り替えスイッチ
９０３５    電源スイッチ
９０３６    省電力モード切り替えスイッチ
９０３８    操作スイッチ
９６３０    筐体
９６３１    表示部
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３７    コンバータ
９６３８    操作キー
９６３９    ボタン
【図１】
0006022913.tif 000003
【図２】
0006022913.tif 000004
【図３】
0006022913.tif 000005
【図４】
0006022913.tif 000006
【図５】
0006022913.tif 000007
【図６】
0006022913.tif 000008
【図７】
0006022913.tif 000009
【図８】
0006022913.tif 000010
【図９】
0006022913.tif 000011
【図１０】
0006022913.tif 000012
【図１１】
0006022913.tif 000013
【図１２】
0006022913.tif 000014
【図１３】
0006022913.tif 000015
【図１４】
0006022913.tif 000016
【図１５】
0006022913.tif 000017
【図１６】
0006022913.tif 000018
【図１７】
0006022913.tif 000019
【図１８】
0006022913.tif 000020
【図１９】
0006022913.tif 000021
【図２０】
0006022913.tif 000022
【図２１】
0006022913.tif 000023
【図２２】
0006022913.tif 000024
【図２３】
0006022913.tif 000025
【図２４】
0006022913.tif 000026
【図２５】
0006022913.tif 000027
【図２６】
0006022913.tif 000028