(57)【特許請求の範囲】
【請求項１】
コネクタ端子を有する電子機器に用いられるシールド構成体であって、
回路基板と、
前記回路基板に搭載され、前記回路基板の上に搭載された回路素子を静電ノイズから保護するシールドプレートと、を備え、
前記シールドプレートは前記回路基板上に設けた複数のフレームグラウンドパターンと電気的に接続され、複数のフレームグラウンドパターンの少なくとも一つは、前記コネクタ端子と電気的に接続されている構成であり、前記フレームグラウンドパターンは、前記回路素子のグラウンド電位から絶縁され、
前記シールドプレートは、前記フレームグラウンドパターンを電気的に接続するように前記回路素子と反対側の主面上に形成された第１の導体層と、前記回路素子側の主面上に形成された第２の導体層とを備え、
前記第２の導体層は、前記第１の導体層よりも高周波損失の高い導体で形成され、
前記回路基板は、
前記回路素子のグランド電位を提供し、シールドプレートから電気的に絶縁され、前記回路基板における前記回路素子側の第１の主面に配されたシグナルグラウンドパターンと、
前記回路基板における前記回路素子と反対側の第２の主面に配された導電パターンと、をさらに備え、
前記フレームグラウンドパターンは、前記回路基板における前記シグナルグラウンドパターン及び前記導電パターンの外側で前記第１の主面及び前記第２の主面のいずれかに配され、
前記シールドプレートは、
前記第１の導体層が、前記複数のフレームグラウンドパターンを電気的に接続するように、前記シールドプレートにおける少なくとも前記回路素子と反対側の主面に第１の導体で形成され、
前記第２の導体層は、前記シールドプレートにおける少なくとも前記回路素子側の主面に、第２の導体でメッキ処理又は蒸着により形成される、
ことを特徴とするシールド構成体。
【請求項２】
前記第１の導体層は、前記シールドプレートにおける厚み方向で見た場合に前記回路素子と反対側の主面から前記回路素子側の主面近傍まで形成され、前記シールドプレートにおける前記回路素子側の主面近傍で前記第２の導体層に接触している
ことを特徴とする請求項１に記載のシールド構成体。
【請求項３】
前記第１の導体層の厚みをｔ１とし、前記第２の導体層の厚みをｔ２とし、前記第１の導体の導電率をσ１とし、前記第２の導体の導電率をσ２とし、前記第１の導体の透磁率をμ１とし、前記第２の導体の透磁率をμ２とし、前記シールドプレートを流れる静電ノイズの周波数をｆとするとき、
ｔ１＞１／√（σ１πμ１ｆ）、かつ、ｔ２≧１／√（σ２πμ２ｆ）
が成り立つ
ことを特徴とする請求項２に記載のシールド構成体。
【請求項４】
前記シールドプレートは、前記第１の導体層と前記第２の導体層との間に樹脂層をさらに有し、
前記第１の導体層は、前記樹脂層における前記回路素子と反対側の主面に前記第１の導体でメッキ処理又は蒸着により形成され、
前記第２の導体層は、前記樹脂層における前記回路素子側の主面に前記第２の導体でメッキ処理又は蒸着により形成されている
ことを特徴とする請求項１に記載のシールド構成体。
【請求項５】
前記第２の導体層は、前記回路素子に対応した領域に選択的に形成されている
ことを特徴とする請求項１から４のいずれか１項に記載のシールド構成体。
【請求項６】
前記第２の導体層は、前記シールドプレートの前記回路素子側の主面から前記回路素子と反対側の主面における端部まで延在している
ことを特徴とする請求項１から５のいずれか１項に記載のシールド構成体。
【請求項７】
前記複数のフレームグラウンドパターンは、前記第１の主面に配され、
前記シールドプレートは、前記回路素子を離間して覆い、
前記第２の導体層は、前記シールドプレートにおける前記回路素子に対向する主面に形成されている
ことを特徴とする請求項１に記載のシールド構成体。
【請求項８】
前記シールドプレートの内側で前記回路素子を離間して覆うように、前記回路基板に搭載されたシールドケースをさらに備えた
ことを特徴とする請求項７に記載のシールド構成体。
【請求項９】
前記回路基板は、複数の前記シグナルグラウンドパターンを有し、
前記シールドケースは、
前記複数のシグナルグラウンドパターンを電気的に接続するように、前記シールドケースにおける前記回路素子側の主面に第３の導体で形成された第３の導体層と、
前記シールドケースにおける前記回路素子と反対側の主面に、前記第３の導体よりも高周波損失の高い第４の導体でメッキ処理により形成された第４の導体層と、
を有する
ことを特徴とする請求項８に記載のシールド構成体。
【請求項１０】
電子機器に用いられるシールド構成体であって、
回路基板と、
前記回路基板に搭載された回路素子と、
前記回路素子を静電ノイズから保護するように前記回路基板に搭載されたシールドプレートと、
を備え、
前記回路基板は、
シールドプレートから電気的に絶縁され、前記回路基板における前記回路素子側の第１の主面に配されたシグナルグラウンドパターンと、
前記回路基板における前記回路素子と反対側の第２の主面に配された導電パターンと、
前記シールドプレートに電気的に接続され、前記回路基板における前記シグナルグラウンドパターン及び前記導電パターンの外側で前記第１の主面及び前記第２の主面のいずれかに配された複数のフレームグラウンドパターンと、
を有し、
前記シールドプレートは、
前記複数のフレームグラウンドパターンを電気的に接続するように、前記シールドプレートにおける少なくとも前記回路素子と反対側の主面に第１の導体で形成された第１の導体層と、
前記シールドプレートにおける少なくとも前記回路素子側の主面に、前記第１の導体よりも高周波損失の高い第２の導体でメッキ処理又は蒸着により形成された第２の導体層と、
を有し、
前記複数のフレームグラウンドパターンは、前記第２の主面に配され、
前記回路素子は、前記回路基板の前記第１の主面で前記シグナルグラウンドパターンに接続されるとともに、前記回路基板の前記第２の主面で前記導電パターンに接続され、
前記シールドプレートは、前記導電パターンを離間して覆い、
前記第２の導体層は、前記シールドプレートにおける前記導電パターンに対向する主面に形成されている
ことを特徴とするシールド構成体。
【請求項１１】
前記第１の主面に垂直な方向から透視した場合に前記シールドプレートの内側に含まれるとともに、前記回路素子を離間して覆うように、前記回路基板に搭載されたシールドケースをさらに備えた
ことを特徴とする請求項１０に記載のシールド構成体。
【請求項１２】
前記回路基板は、複数の前記シグナルグラウンドパターンを有し、
前記シールドケースは、
前記複数のシグナルグラウンドパターンを電気的に接続するように、前記シールドケースにおける前記回路素子側の主面に第３の導体で形成された第３の導体層と、
前記シールドケースにおける前記回路素子と反対側の主面に、前記第３の導体よりも高周波損失の高い第４の導体でメッキ処理により形成された第４の導体層と、
を有する
ことを特徴とする請求項１１に記載のシールド構成体。
【請求項１３】
請求項１から１２のいずれか１項に記載のシールド構成体を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールド構成体及び電子機器に関する。
【背景技術】
【０００２】
特許文献１には、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）コネクタ及びＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）が搭載されたプリント基板をそのフレームグラウンドパターンを介して電子写真プリンタに固定する基板保持板金において、プリント基板の上面から見た場合にＣＰＵと略同一となる位置に板金開口部を設けることが記載されている。これにより、特許文献１によれば、ＵＳＢコネクタに静電気が印加されフレームグラウンドパターン及び基板保持板金を通って電子写真プリンタへ放電されたとき、板金開口部によりＣＰＵと基板保持板金との静電結合がなくなり、ＣＰＵの静電気による誤動作が起こらないとされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５８３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術は、基板保持板金におけるノイズの影響が懸念される回路素子に対向する部分に板金開口部を設けるため、そのような回路素子が多数実装される場合、板金開口部の寸法が非常に大きくなってしまう。板金開口部の寸法が非常に大きくなると、基板保持板金における静電気ノイズを流す放電経路の断面積が少なくなり、放電経路の抵抗が大きくなってしまうので、基板保持板金（シールドプレート）のノイズ電流を流す機能が損なわれる傾向にある。
【０００５】
本発明は、上記に鑑みてなされたものであって、シールドプレートに開口部を設けることなく回路素子を静電ノイズから効率的に保護できるシールド構成体及び電子機器を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかるシールド構成体は、電子機器に用いられるシールド構成体であって、回路基板と、前記回路基板に搭載された回路素子と、前記回路素子を静電ノイズから保護するように前記回路基板に搭載されたシールドプレートとを備え、前記回路基板は、シールドプレートから電気的に絶縁され、前記回路基板における前記回路素子側の第１の主面に配されたシグナルグラウンドパターンと、前記回路基板における前記回路素子と反対側の第２の主面に配された導電パターンと、前記シールドプレートに電気的に接続され、前記回路基板における前記シグナルグラウンドパターン及び前記導電パターンの外側で前記第１の主面及び前記第２の主面のいずれかに配された複数のフレームグラウンドパターンとを有し、前記シールドプレートは、前記複数のフレームグラウンドパターンを電気的に接続するように、前記シールドプレートにおける少なくとも前記回路素子と反対側の主面に第１の導体で形成された第１の導体層と、前記シールドプレートにおける少なくとも前記回路素子側の主面に、前記第１の導体よりも高周波損失の高い第２の導体でメッキ処理又は蒸着により形成された第２の導体層とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、シールドプレートにおける回路素子と反対側の主面に静電ノイズ電流を流すことを確保しながら、回路素子側の主面に静電ノイズ電流が流れることを抑制できるので、静電ノイズ電流を効率的にフレームグラウンドに導きながら、静電ノイズ電流の電荷が回路素子と静電結合することを抑制でき、回路素子の誤動作を抑制できる。すなわち、シールドプレートに開口部を設けることなく回路素子を静電ノイズから効率的に保護できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態１にかかる電子機器の構成を示す図である。
【図２】図２は、実施の形態１におけるシールド構成体の構成を示す図である。
【図３】図３は、実施の形態１におけるシールド構成体の構成を示す図である。
【図４】図４は、実施の形態１におけるシールド構成体の構成を示す図である。
【図５】図５は、実施の形態１の変形例におけるシールド構成体の構成を示す図である。
【図６】図６は、実施の形態１の他の変形例にかかる電子機器の構成を示す図である。
【図７】図７は、実施の形態２におけるシールド構成体の構成を示す図である。
【図８】図８は、実施の形態３におけるシールド構成体の構成を示す図である。
【図９】図９は、実施の形態３の変形例におけるシールド構成体の構成を示す図である。
【図１０】図１０は、実施の形態４におけるシールド構成体の構成を示す図である。
【図１１】図１１は、実施の形態４の変形例におけるシールド構成体の構成を示す図である。
【図１２】図１２は、実施の形態５におけるシールド構成体の構成を示す図である。
【図１３】図１３は、実施の形態５におけるシールド構成体の構成を示す図である。
【図１４】図１４は、実施の形態５の変形例におけるシールド構成体の構成を示す図である。
【発明を実施するための形態】
【０００９】
以下に、本発明にかかる電子機器の実施の形態を図面に基づいて詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。
【００１０】
実施の形態１．
実施の形態１にかかる電子機器１について図１を用いて説明する。図１は、電子機器１の構成を示す図である。
【００１１】
電子機器１は、例えば、ＦＡ（Ｆａｃｔｏｒｙ  Ａｕｔｏｍａｔｉｏｎ）などに用いられる電子機器であり、電源ノイズなどが信号線に混入するのを防止するため、シグナルグラウンドＳＧとフレームグラウンドＦＧとが互いに電気的に絶縁されている（図３参照）。すなわち、電子機器１は、例えば、図１に示すように、筐体１０及びシールド構成体１００を有する。筐体１０は、シールド構成体１００を覆っている。これにより、筐体１０は、例えば、外部の機械的な衝撃等からシールド構成体１００を保護することができる。筐体１０は、例えば、プラスチックなどの絶縁体で形成されている。
【００１２】
シールド構成体１００は、コネクタ端子ＣＮ１、ＣＮ２、電源端子ＰＴ、及び接地端子ＧＴを含む。これに対応して、筐体１０は、開口部１３、１４、１５、及び凹部１１を有している。開口部１３は、コネクタ端子ＣＮ１に対して外部からコネクタを接続可能なように、コネクタ端子ＣＮ１の被接続部を露出している。開口部１４は、コネクタ端子ＣＮ２に対して外部からコネクタを接続可能なように、コネクタ端子ＣＮ２の被接続部を露出している。開口部１５は、電源端子ＰＴに対して外部から電源供給コネクタを接続可能なように、電源端子ＰＴの被接続部を露出している。
【００１３】
凹部１１は、筐体１０の主面１０ａに対してシールド構成体１００の接地端子ＧＴに近づくように凹んでいる。凹部１１に配置される接続部材２１は、シールド構成体１００の接地端子ＧＴと電気的に接続されている。接続部材２１は、例えば、ネジであり、例えば、金属（例えば、ステンレス）などの導体で形成されている。すなわち、シールド構成体１００の接地端子ＧＴは、接続部材２１を介してフレームグラウンドＦＧに電気的に接続されている（図３参照）。
【００１４】
ここで、電子機器１では、例えば、コネクタ端子ＣＮ１やコネクタ端子ＣＮ２に外部からコネクタが接続される際に、人体等で発生した静電気ＳＥ（図３参照）が静電ノイズとしてシールド構成体１００に混入し、静電ノイズに応じた静電ノイズ電流ＳＥＣがシールド構成体１００内に流れることがある。そこで、シールド構成体１００には、混入した静電ノイズ電流ＳＥＣを効率的に接地端子ＧＴに導きフレームグラウンドＦＧに逃がすことが望まれる。
【００１５】
次に、シールド構成体１００における混入した静電ノイズ電流ＳＥＣを効率的に接地端子ＧＴに導くための具体的な構成について、図２及び図３を用いて説明する。図２は、シールド構成体１００の構成を示す分解斜視図である。図３は、シールド構成体１００の構成を示す断面図である。
【００１６】
シールド構成体１００は、回路基板１１０、複数の回路素子１２０−１〜１２０−３、及びシールドプレート１３０を備える。
【００１７】
回路基板１１０には、複数の回路素子１２０−１〜１２０−３やシールドプレート１３０が搭載される。回路基板１１０は、例えば、基板部１１４、シグナルグラウンドパターン１１２、導電パターン１１３−１、１１３−２、及び複数のフレームグラウンドパターン１１１−１〜１１１−５を有する。
【００１８】
基板部１１４は、複数の回路素子１２０−１〜１２０−３やシールドプレート１３０が搭載されるべき基板となる部分であり、例えば略平板状の部材である。基板部１１４は、例えば、絶縁体で形成されている。基板部１１４は、第１の主面１１４ａ及び第２の主面１１４ｂを有する。第１の主面１１４ａは、基板部１１４における回路素子１２０側の主面である。第２の主面１１４ｂは、基板部１１４における回路素子１２０と反対側の主面である。また、基板部１１４は、貫通孔１１４ｃ、１１４ｄを有する。
【００１９】
シグナルグラウンドパターン１１２は、第１の主面１１４ａに配されている。シグナルグラウンドパターン１１２は、シールドプレート１３０から電気的に絶縁され、フレームグラウンドＦＧから電気的に絶縁されている。シグナルグラウンドパターン１１２は、シグナルグラウンドＳＧに電気的に接続されている。シグナルグラウンドパターン１１２は、例えば、金属（例えば、銅）などの導体で形成されている。
【００２０】
シグナルグラウンドＳＧとフレームグラウンドＦＧとは、互いに電気的に絶縁されている。例えば、シグナルグラウンドＳＧは、回路基板１１０内で回路素子１２０−１〜１２０−３に基準となるグラウンド電位を供給するものであり、例えば、回路基板１１０内で閉じたものである。フレームグラウンドＦＧは、例えば、回路基板１１０外からグラウンド電位を供給するものである。シグナルグラウンドパターン１１２は、例えば、回路素子１２０−１の端子ピン１２１−２に電気的に接続されている。
【００２１】
導電パターン１１３は、第２の主面１１４ｂに配されている。導電パターン１１４は、第１の主面１１４ａに配されている。ビアＶＰは、基板部１１４を貫通しながら導電パターン１１３と導電パターン１１４とを電気的に接続している。導電パターン１１３は、例えば、回路素子１２０−１が外部との間で信号を授受するためのパターンであり、例えば、ビアＶＰ及び導電パターン１１４を介して回路素子１２０−１の端子ピン１２１−１に電気的に接続されている。導電パターン１１３、導電パターン１１４、及びビアＶＰは、それぞれ、例えば、金属（例えば、銅）などの導体で形成されている。
【００２２】
複数のフレームグラウンドパターン１１１−１〜１１１−５は、第１の主面１１４ａに垂直な方向から透視した場合に、シグナルグラウンドパターン１１２及び導電パターン１１３−１、１１３−２の外側に配されている。複数のフレームグラウンドパターン１１１−１〜１１１−５は、第１の主面１１４ａに配されている。複数のフレームグラウンドパターン１１１−１〜１１１−５は、第１の主面１１４ａ内で、回路素子１２０−１〜１２０−３及びシグナルグラウンドパターン１１２の外側に位置している。
【００２３】
フレームグラウンドパターン１１１−１は、上記の接地端子ＧＴとして機能し、シールドプレート１３０に電気的に接続され、フレームグラウンドＦＧに電気的に接続されている。複数のフレームグラウンドパターン１１１−１〜１１１−５のうちの他のフレームグラウンドパターン１１１−２〜１１１−５は、シールドプレート１３０を介してフレームグラウンドパターン１１１−１に電気的に接続され、シールドプレート１３０及びフレームグラウンドパターン１１１−１を介してフレームグラウンドＦＧに電気的に接続されている。また、複数のフレームグラウンドパターン１１１−１〜１１１−５のうちの一部のフレームグラウンドパターン１１１−２〜１１１−４は、コネクタ端子ＣＮ１、ＣＮ２の一部に電気的に接続されている。フレームグラウンドパターン１１１−１〜１１１−５は、例えば、金属（例えば、銅）などの導体で形成されている。
【００２４】
複数の回路素子１２０−１〜１２０−３は、回路基板１１０に搭載されている。すなわち、各回路素子１２０−１〜１２０−３は、主として、回路基板１１０の第１の主面１１４ａに配されている。各回路素子１２０−１〜１２０−３は、第１の主面１１４ａ内で、複数のフレームグラウンドパターン１１１−１〜１１１−５の内側に位置している。
【００２５】
また、各回路素子１２０−１〜１２０−３は、第１の主面１１４ａ内で、シグナルグラウンドパターン１１２及び導電パターン１１３−１、１１３−２と対応した領域に位置している。これにより、例えば、回路素子１２０−１の端子ピン１２１−２は、シグナルグラウンドパターン１１２に電気的に接続されている。あるいは、例えば、回路素子１２０−１の端子ピン１２１−１、１２１−２は、それぞれ、基板部１１４の貫通孔１１４ｃ、１１４ｄを介して導電パターン１１３−１、１１３−２に接続されている。
【００２６】
各回路素子１２０−１〜１２０−３は、例えば、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であってもよい。また、各回路素子１２０−１〜１２０−３は、例えば、所定の情報を記録するためのメモリを含んでもよく、あるいは、例えば、所定の信号処理を行うためのロジック回路を含んでもよい。
【００２７】
ここで、電子機器１（図１参照）では、上記のように、例えば、コネクタ端子ＣＮ１やコネクタ端子ＣＮ２に外部からコネクタが接続される際に、人体等で発生した静電気ＳＥ（図３参照）が静電ノイズとしてシールド構成体１００に混入し、静電ノイズに応じた静電ノイズ電流ＳＥＣがシールド構成体１００内に流れることがある。
【００２８】
そこで、シールド構成体１００において、シールドプレート１３０は、回路素子１２０−１〜１２０−３を静電ノイズから保護するように回路基板１１０に搭載されている。すなわち、シールドプレート１３０は、回路素子１２０−１〜１２０−３に静電ノイズ電流ＳＥＣが流れないように、回路素子１２０−１〜１２０−３をバイパスした静電ノイズ電流ＳＥＣの電流経路を形成し、静電ノイズ電流ＳＥＣを接地端子ＧＴ（フレームグラウンドパターン１１１−１）へ導く。具体的には、シールドプレート１３０は、例えば、第１の導体層１３１及び第２の導体層１３２を有する。
【００２９】
第１の導体層１３１は、シールドプレート１３０における少なくとも回路素子１２０と反対側の主面１３０ｂに形成されている。すなわち、第１の導体層１３１は、シールドプレート１３０における厚み方向で見た場合に、回路素子１２０と反対側の主面１３０ｂから回路素子１２０側の主面１３０ａ近傍まで形成され、シールドプレート１３０における回路素子１２０側の主面１３０ａ近傍で第２の導体層１３２に接触している。第１の導体層１３１は、第１の導体で形成されている。第１の導体は、例えば、金属（例えば、鉄）を主成分とする導体であり、例えば、ステンレスである。
【００３０】
第１の導体層１３１は、例えば、第１の導体の板材から板金加工により形成されている。すなわち、第１の導体層１３１は、本体部１３１ｂ、複数の脚部１３１ｃ−１〜１３１ｃ−５、及び複数の足部１３１ａ−１〜１３１ａ−５を有する。
【００３１】
本体部１３１ｂは、第１の主面１１４ａに沿って（例えば、第１の主面１１４ａに略平行に）延びている。本体部１３１ｂは、例えば、基板部１１４に対応した大きさ及び形状を有している。本体部１３１ｂには、複数の脚部１３１ｃ−１〜１３１ｃ−５が機械的及び電気的に接続されている。
【００３２】
複数の脚部１３１ｃ−１〜１３１ｃ−５及び複数の足部１３１ａ−１〜１３１ａ−５は、複数のフレームグラウンドパターン１１１−１〜１１１−５に対応している。各脚部１３１ｃ−１〜１３１ｃ−５は、本体部１３１ｂから対応するフレームグラウンドパターン１１１−１〜１１１−５に向かって延びている。すなわち、各脚部１３１ｃ−１〜１３１ｃ−５は、本体部１３１ｂから対応するフレームグラウンドパターン１１１−１〜１１１−５側へ折り曲げて形成されたものである。
【００３３】
足部１３１ａ−１〜１３１ａ−５は、対応する脚部１３１ｃ−１〜１３１ｃ−５に機械的及び電気的に接続されており、対応する接続部材２１−１〜２１−５を介して対応するフレームグラウンドパターン１１１−１〜１１１−５に電気的に接続されている。すなわち、各足部１３１ａ−１〜１３１ａ−５は、対応する脚部１３１ｃ−１〜１３１ｃ−５から第１の主面１１４ａに沿うように折り曲げて形成されたものである。
【００３４】
これにより、第１の導体層１３１は、複数のフレームグラウンドパターン１１１−１〜１１１−５を電気的に接続する。
【００３５】
第２の導体層１３２は、シールドプレート１３０における少なくとも回路素子１２０側の主面１３０ａに形成されている。第２の導体層１３２は、第２の導体で形成されている。第２の導体は、第１の導体よりも高周波損失の高い導体である。第２の導体は、例えば、第１の導体よりも抵抗率及び透磁率がいずれも大きな導体である。第２の導体は、例えば、鉄−ニッケル合金を主成分とする導体であり、例えば、パーマロイである。あるいは、第２の導体は、ニッケル−コバルト合金を主成分とする導体である。
【００３６】
第２の導体層１３２は、例えば、シールドプレート１３０における回路素子１２０側の主面１３０ａに第２の導体でメッキ処理又は蒸着により形成されている。例えば、上記の板金加工を行う前の第１の導体の板材における回路素子１２０側となるべき主面１３１ｂ１に第２の導体でメッキ処理又は蒸着を行う。その後、第１の導体の板材から本体部１３１ｂ、複数の脚部１３１ｃ−１〜１３１ｃ−５、及び複数の足部１３１ａ−１〜１３１ａ−５に対応した形状を切り出し、上記の折り曲げ加工を行う。
【００３７】
これにより、本体部１３２ｂ及び複数の脚部１３２ｃ−１〜１３２ｃ−５を有し、足部を有しない第２の導体層１３２が形成される。すなわち、第１の導体の板材に第２の導体のメッキ処理又は蒸着を施してから板金加工を行うことで、第１の導体層１３１の複数の脚部１３１ｃ−１〜１３１ｃ−５及び複数の足部１３１ａ−１〜１３１ａ−５の形成と第２の導体層１３２の複数の脚部１３２ｃ−１〜１３２ｃ−５の形成とを同時に行うことができる。
【００３８】
次に、第１の導体層１３１及び第２の導体層１３２のそれぞれの厚みについて図４を用いて説明する。
【００３９】
第１の導体層１３１の厚みｔ１は、シールドプレート１３０を流れる静電ノイズ電流ＳＥＣの予め実験的に取得された周波数に対応した表皮深さδ１から設定する。具体的には、第１の導体層１３１は、第１の導体で形成されている。第１の導体の導電率をσ１とし、第１の導体の透磁率をμ１とし、シールドプレート１３０を流れる静電ノイズ電流ＳＥＣの周波数をｆとするとき、第１の導体層１３１の厚みｔ１は、次の数式１を満たす。
ｔ１＞δ１＝１／√（σ１πμ１ｆ）・・・数式１
数式１を第１の導体の比透磁率をμｒ１を用いて書き直すと、数式２のようになる。
ｔ１＞δ１＝１／√（４π２×１０−７×μｒ１×σ１×ｆ）・・・数式２
なお、第１の導体層１３１の厚みｔ１は、上記の数式１、２を満たす範囲で十分に大きな値であることが好ましい。
【００４０】
また、第２の導体層１３２の厚みｔ２は、シールドプレート１３０を流れる静電ノイズ電流ＳＥＣの予め実験的に取得された周波数に対応した表皮深さδ２から設定する。具体的には、第２の導体層１３２は、第２の導体で形成されている。第２の導体の導電率をσ２とし、第２の導体の透磁率をμ２とし、シールドプレート１３０を流れる静電ノイズ電流ＳＥＣの周波数をｆとするとき、第２の導体層１３２の厚みｔ２は、次の数式３を満たす。
ｔ２≧δ２＝１／√（σ２πμ２ｆ）・・・数式３
数式３を第２の導体の比透磁率をμｒ２を用いて書き直すと、数式４のようになる。
ｔ２≧δ２＝１／√（４π２×１０−７×μｒ２×σ２×ｆ）・・・数式４
なお、第２の導体層１３２の厚みｔ２は、上記の数式３、４を満たす範囲でできるだけ小さな値であることが好ましい。
【００４１】
ここで、仮に、シールドプレート１３０が第２の導体層１３２を有しない場合を考える。この場合、シールドプレート１３０を流れるべき静電ノイズ電流ＳＥＣが高周波電流であるので、表皮効果により、第１の導体層１３１における回路素子１２０側の主面１３１ｂ１近傍と回路素子１２０の反対側の主面１３１ｂ２近傍との両方に静電ノイズ電流ＳＥＣが流れることになる。これにより、回路素子１２０側の主面１３１ｂ１近傍を流れる静電ノイズ電流ＳＥＣの電荷が回路素子１２０と容易に静電結合し、回路素子１２０が誤動作する可能性がある。
【００４２】
それに対して、実施の形態１では、シールドプレート１３０が第１の導体層１３１及び第２の導体層１３２を有する。すなわち、第１の導体層１３１は、複数のフレームグラウンドパターン１１１−１〜１１１−５を電気的に接続するように、シールドプレート１３０における少なくとも回路素子１２０と反対側の主面１３０ｂに第１の導体で形成されている。第２の導体層１３２は、シールドプレート１３０における少なくとも回路素子１２０側の主面１３０ａに、第１の導体よりも高周波損失の高い第２の導体でメッキ処理又は蒸着により形成されている。これにより、シールドプレート１３０における回路素子１２０と反対側の主面１３０ｂに静電ノイズ電流ＳＥＣを流すことを確保しながら、回路素子１２０側の主面１３０ａに静電ノイズ電流ＳＥＣが流れることを抑制できるので、静電ノイズ電流ＳＥＣを効率的に接地端子ＧＴに導きながら、静電ノイズ電流ＳＥＣの電荷が回路素子１２０と静電結合することを抑制でき、回路素子１２０の誤動作を抑制できる。すなわち、回路素子１２０を静電ノイズから効率的に保護できる。
【００４３】
あるいは、仮に、シールドプレート１３０が第２の導体層１３２を有せず、かつ、シールドプレート１３０が回路素子１２０に対向する部分に開口部を有する場合について考える。この場合、第１の導体層１３１における静電ノイズ電流ＳＥＣを流す放電経路の面積（又は表面積）が少なくなり、放電経路の抵抗が大きくなってしまうので、シールドプレート１３０の静電ノイズ電流ＳＥＣを流す機能が損なわれる傾向にある。この傾向は、実装される回路素子１２０の数が大きくなるほど顕著になる。
【００４４】
それに対して、実施の形態１では、シールドプレート１３０が第２の導体層１３２を有し、第１の導体層１３１及び第２の導体層１３２のいずれも開口を有していない。これにより、第１の導体層１３１における静電ノイズ電流ＳＥＣを流す放電経路の面積（又は表面積）を大きく確保でき、回路素子１２０側の主面１３０ａに静電ノイズ電流ＳＥＣが流れることを抑制できるので、シールドプレート１３０に開口部を設けることなく回路素子１２０を静電ノイズから効率的に保護できる。
【００４５】
また、実施の形態１では、第２の導体層１３２がシールドプレート１３０の回路素子１２０側の主面１３０ａにメッキ処理又は蒸着により形成されている。すなわち、第１の導体層１３１が、シールドプレート１３０における厚み方向で見た場合に回路素子１２０と反対側の主面１３０ｂから回路素子１２０側の主面１３０ａ近傍まで形成され、シールドプレート１３０における回路素子１２０側の主面１３０ａ近傍で第２の導体層１３２に接触している。第２の導体層１３２がシールドプレート１３０の回路素子１２０側の主面１３０ａにメッキ処理又は蒸着により第１の導体層１３１に被着している。これにより、第２の導体層１３２が別部材で設けられる場合に比べて、筐体１０が大型化することを抑制でき、シールド構成体１００の製造コストを低減できる。
【００４６】
また、実施の形態１では、第１の導体層１３１の厚みｔ１が上記の数式１を満たし、かつ、第２の導体層１３２の厚みｔ２が上記の数式３を満たす。第１の導体層１３１の厚みｔ１が上記の数式１を満たすことにより、第１の導体層１３１における回路素子１２０側の主面１３１ｂ１近傍を流れる静電ノイズ電流ＳＥＣが第２の導体層１３２に干渉することを抑制できる。また、第２の導体層１３２の厚みｔ２が上記の数式２を満たすことにより、第２の導体層１３２の厚みｔ２を薄くしながら、回路素子１２０側の主面１３０ａに静電ノイズ電流ＳＥＣが流れることを抑制できる。すなわち、上記の数式１及び３がともに成り立つことにより、必要な機能を確保しながら、メッキ処理又は蒸着する第２の導体層１３２の厚みｔ２を薄くすることができるので、メッキ処理又は蒸着にかかるコストを低減できる。
【００４７】
なお、図５に示すように、電子機器１ｉのシールド構成体１００ｉにおいて、複数のフレームグラウンドパターン１１１ｉ−１、１１１ｉ−２が、回路基板１１０ｉの基板部１１４ｉの第１の主面１１４ａではなく第２の主面１１４ｂに配されていてもよい。この場合、シールドプレート１３０ｉは、回路素子１２０−１に電気的に接続された導電パターン１１３を離間して覆うことになるので、静電ノイズ電流ＳＥＣの電荷が導電パターン１１３と静電結合し回路素子１２０の誤動作を引き起こすことが懸念される。この場合でも、シールドプレート１３０ｉにおいて、第２の導体層１３２ｉは、シールドプレート１３０ｉにおける導電パターン１１３に対向する主面１３０ａｉに形成されている。これにより、シールドプレート１３０ｉにおける回路素子１２０と反対側の主面１３０ｂに静電ノイズ電流ＳＥＣを流すことを確保しながら、回路素子１２０側の主面１３０ａｉに静電ノイズ電流ＳＥＣが流れることを抑制できるので、静電ノイズ電流ＳＥＣを効率的に接地端子ＧＴに導きながら、静電ノイズ電流ＳＥＣの電荷が導電パターン１１３と静電結合することを抑制でき、回路素子１２０の誤動作を抑制できる。
【００４８】
あるいは、図６に示すように、電子機器１ｊは、シールド構成体１００及び筐体１０ｊを１つの通信ユニットとして複数の通信ユニットを含むとともに、導体フレーム３０ｊ、システム接続バックボード基板４０ｊ、及び制御ユニット５０ｊを含むものであってもよい。この場合、複数の通信ユニットのそれぞれにおけるシールド構成体１００の接地端子ＧＴは、接続部材２１ｊ及び導体フレーム３０ｊを介してフレームグラウンドＦＧに電気的に接続されていてもよい。導体フレーム３０ｊは、例えば、金属（例えば、ステンレス）などの導体で形成されている。接続部材２１ｊは、例えば、バネ金具であり、例えば、金属（例えば、ステンレス）などの導体で形成されている。このとき、各通信ユニットの筐体１０ｊには、接続部材２１ｊを導体フレーム３０ｊに接続可能なように、接続部材２１ｊを露出する開口部１６ｊをさらに有していてもよい。また、各通信ユニットの電源端子ＰＴには、システム接続バックボード基板４０ｊ上に設けられたシステムコネクタ４１ｊが接続されてもよい。
【００４９】
実施の形態２．
次に、実施の形態２にかかる電子機器１ｋについて説明する。以下では、実施の形態１と異なる部分を中心に説明する。
【００５０】
実施の形態１では、第２の導体層１３２を第１の導体層１３１に直接被着させているが、実施の形態２では、樹脂層２３３を介して第２の導体層２３２を第１の導体層２３１に被着させる。
【００５１】
具体的には、電子機器１ｋのシールド構成体２００において、シールドプレート２３０は、図７に示すように、第１の導体層２３１と第２の導体層２３２との間に樹脂層２３３をさらに有する。
【００５２】
樹脂層２３３は、例えば、射出成型等の樹脂成型により樹脂で一体に形成されている。すなわち、樹脂層２３３は、本体部２３３ｂ、複数の脚部２３３ｃ−１、２３３ｃ−２、及び複数の足部２３３ａ−１、２３３ａ−２を有する。
【００５３】
本体部２３３ｂは、回路基板１１０（図３参照）の基板部１１４の第１の主面１１４ａに沿って（例えば、第１の主面１１４ａに略平行に）延びている。本体部２３３ｂは、例えば、基板部１１４に対応した大きさ及び形状を有している。本体部２３３ｂには、複数の脚部２３３ｃ−１、２３３ｃ−２が機械的に接続されている。
【００５４】
複数の脚部２３３ｃ−１、２３３ｃ−２及び複数の足部２３３ａ−１、２３３ａ−２は、複数のフレームグラウンドパターン１１１−１、１１１−２（図３参照）に対応している。各脚部２３３ｃ−１、２３３ｃ−２は、本体部２３３ｂから対応するフレームグラウンドパターン１１１−１、１１１−２に向かって延びている。
【００５５】
足部２３３ａ−１、２３３ａ−２は、対応する脚部２３３ｃ−１、２３３ｃ−２に機械的に接続されており、対応する接続部材２１−１、２１−２（図２参照）を介して対応するフレームグラウンドパターン１１１−１、１１１−２に機械的に接続されている。
【００５６】
第１の導体層２３１は、樹脂層２３３における回路素子１２０と反対側の主面２３３ｂ２に第１の導体でメッキ処理又は蒸着により形成されている。すなわち、第１の導体層２３１は、本体部２３１ｂ、複数の脚部２３１ｃ−１、２３１ｃ−２、及び複数の足部２３１ａ−１、２３１ａ−２を有する。
【００５７】
本体部２３１ｂは、樹脂層２３３の本体部２３３ｂを覆っている。各脚部２３１ｃ−１、２３１ｃ−２は、対応する樹脂層２３３の脚部２３３ｃ−１、２３３ｃ−２を覆っている。
【００５８】
足部２３１ａ−１、２３１ａ−２は、対応する樹脂層２３３の足部２３３ａ−１、２３３ａ−２を覆っている。具体的には、足部２３１ａ−１は、第１の部分２３１ａ１−１、第２の部分２３１ａ２−１、及び第３の部分２３１ａ３−１を有する。第１の部分２３１ａ１−１は、樹脂層２３３の足部２３３ａ−１の上面２３３ａ１を覆う。第２の部分２３１ａ２−１は、樹脂層２３３の足部２３３ａ−１の下面２３３ａ２を覆う。第３の部分２３１ａ３−１は、樹脂層２３３の足部２３３ａ−１の側面２３３ａ３を覆う。同様に、足部２３１ａ−２は、第１の部分２３１ａ１−２、第２の部分２３１ａ２−２、及び第３の部分２３１ａ３−２を有する。
【００５９】
第３の部分２３１ａ３−１、２３１ａ３−２は、対応する接続部材２１−１、２１−２（図２参照）を介して対応するフレームグラウンドパターン１１１−１、１１１−２（図３参照）に電気的に接続されている。第３の部分２３１ａ３−１、２３１ａ３−２は、例えば、対応するフレームグラウンドパターン１１１−１、１１１−２に面接触している。これにより、第１の導体層２３１は、複数のフレームグラウンドパターン１１１−１、１１１−２を電気的に接続する。
【００６０】
第２の導体層２３２は、樹脂層２３３における回路素子１２０側の主面２３３ｂ１に第２の導体でメッキ処理又は蒸着により形成されている。すなわち、第２の導体層２３２は、本体部２３２ｂ、及び複数の脚部２３２ｃ−１、２３２ｃ−２を有する。
【００６１】
本体部２３２ｂは、樹脂層２３３の本体部２３３ｂを覆っている。各脚部２３２ｃ−１、２３２ｃ−２は、対応する樹脂層２３３の脚部２３３ｃ−１、２３３ｃ−２を覆っている。
【００６２】
以上のように、実施の形態２においても、第１の導体層２３１は、複数のフレームグラウンドパターン１１１−１、１１１−２を電気的に接続するように、シールドプレート２３０における少なくとも回路素子１２０と反対側の主面２３０ｂに第１の導体で形成されている。第２の導体層２３２は、シールドプレート２３０における少なくとも回路素子１２０側の主面２３０ａに、第１の導体よりも高周波損失の高い第２の導体でメッキ処理又は蒸着により形成されている。したがって、実施の形態２によっても、シールドプレート２３０における回路素子１２０と反対側の主面２３０ｂに静電ノイズ電流ＳＥＣを流すことを確保しながら、回路素子１２０側の主面２３０ａに静電ノイズ電流ＳＥＣが流れることを抑制できるので、静電ノイズ電流ＳＥＣを効率的に接地端子ＧＴに導きながら、静電ノイズ電流ＳＥＣの電荷が回路素子１２０と静電結合することを抑制でき、回路素子１２０の誤動作を抑制できる。すなわち、回路素子１２０を静電ノイズから効率的に保護できる。
【００６３】
また、実施の形態２では、樹脂層２３３の材料として例えば導電性の樹脂を選択した場合でも、上記の効果を実現できる。すなわち、樹脂層２３３の材料として絶縁性の樹脂だけでなく導電性の樹脂を選択することができるので、樹脂層２３３の材料の設計自由度を向上できる。
【００６４】
実施の形態３．
次に、実施の形態３にかかる電子機器１ｐについて説明する。以下では、実施の形態１と異なる部分を中心に説明する。
【００６５】
実施の形態１では、第１の導体層１３１の回路素子１２０側の主面１３１ｂ１における全面に第２の導体層１３２を被着させているが、実施の形態３では、第１の導体層１３１の回路素子１２０側の主面１３１ｂ１における一部の領域に第２の導体層３３２を被着させる。
【００６６】
具体的には、電子機器１ｐのシールド構成体３００のシールドプレート３３０において、例えば、複数の第２の導体層３３２−１〜３３２−３は、図８に示すように、第１の導体層１３１の回路素子１２０側の主面１３１ｂ１における複数の回路素子１２０−１〜１２０−３に対応した領域に選択的にメッキ処理又は蒸着により形成されている。
【００６７】
例えば、第２の導体層３３２−１は、第１の導体層１３１の回路素子１２０側の主面１３１ｂ１における回路素子１２０−１に対向する領域に選択的にメッキ処理又は蒸着により形成されている。第２の導体層３３２−１は、回路素子１２０−１に対応した形状及び大きさを有している。第２の導体層３３２−１は、例えば、第１の主面１１４ａから透視した場合に回路素子１２０−１を含むように配されてもよい。なお、他の第２の導体層３３２−２、３３２−３についても、第２の導体層３３２−１と同様である。
【００６８】
このように、実施の形態３では、第２の導体層３３２−１〜３３２−３が、シールドプレート３３０における回路素子１２０側の主面３３０ａにおける回路素子１２０−１〜１２０−３に対応した領域に選択的にメッキ処理又は蒸着により形成されている。これにより、回路素子１２０側の主面３３０ａ近傍を流れる静電ノイズ電流ＳＥＣが、回路素子１２０側の主面３３０ａにおける回路素子１２０に対応した領域を避けて流れるようにすることができる。すなわち、第１の導体層１３１における静電ノイズ電流ＳＥＣを流す放電経路の断面積をさらに大きく確保でき、回路素子１２０側の主面３３０ａにおける回路素子１２０に対応した領域に静電ノイズ電流ＳＥＣが流れることを抑制できるので、シールドプレート３３０に開口部を設けることなく回路素子１２０を静電ノイズからさらに効率的に保護できる。
【００６９】
なお、実施の形態２と実施の形態３とを組み合わせてもよい。例えば、図９に示すように、電子機器１ｐｉのシールド構成体３００ｉのシールドプレート３３０ｉは、図７に示すシールドプレート２００に対して、第２の導体層２３２を図９に示す第２の導体層３３２ｉ−１で置き換えたものであってもよい。第２の導体層３３２ｉ−１は、樹脂層２３３の回路素子１２０側の主面２３３ｂ１における回路素子１２０−１に対応した領域に選択的にメッキ処理又は蒸着により形成されている。この場合も、シールドプレート３３０ｉにおける回路素子１２０側の主面３３０ａｉ近傍を流れる静電ノイズ電流ＳＥＣが、回路素子１２０側の主面３３０ａｉにおける回路素子１２０に対応した領域を避けて流れるようにすることができる。
【００７０】
実施の形態４．
次に、実施の形態４にかかる電子機器１ｑについて説明する。以下では、実施の形態１と異なる部分を中心に説明する。
【００７１】
実施の形態１では、第２の導体層１３２が第１の導体層１３１の回路素子１２０と反対側の主面１３１ｂ２を覆っていないが、実施の形態４では、第２の導体層４３２を、第１の導体層１３１の回路素子１２０と反対側の主面１３１ｂ２における端部まで延在させる。
【００７２】
具体的には、図１０に示すように、電子機器１ｑのシールド構成体４００のシールドプレート４３０において、第２の導体層４３２は、シールドプレート４３０の回路素子１２０側の主面（図３参照）から回路素子１２０と反対側の主面１３１ｂ２における複数の端部１３１ｂ２２−１〜１３１ｂ２２−５まで延在している。例えば、第２の導体層４３２は、複数の端部１３１ｂ２２−１〜１３１ｂ２２−５に対応した複数の部分４３２ｄ−１〜４３２ｄ−５を有する。
【００７３】
例えば、部分４３２ｄ−１は、シールドプレート４３０の回路素子１２０と反対側の主面１３１ｂ２における端部１３１ｂ２２−１を覆っている。端部１３１ｂ２２−１は、主面１３１ｂ２の一端辺１３１ｓ−１に対応した領域のうち足部１３１ａ−１、１３１ａ−２及び脚部１３１ｃ−１、１３１ｃ−２近傍の領域１３１ｂ２１−１、１３１ｂ２１−２の間の領域である。
【００７４】
例えば、部分４３２ｄ−２は、シールドプレート４３０の回路素子１２０と反対側の主面１３１ｂ２における端部１３１ｂ２２−２を覆っている。端部１３１ｂ２２−２は、主面１３１ｂ２の一端辺１３１ｓ−２に対応した領域のうち足部１３１ａ−２、１３１ａ−３及び脚部１３１ｃ−２、１３１ｃ−３近傍の領域１３１ｂ２１−２、１３１ｂ２１−３の間の領域である。
【００７５】
例えば、部分４３２ｄ−３は、シールドプレート４３０の回路素子１２０と反対側の主面１３１ｂ２における端部１３１ｂ２２−３を覆っている。端部１３１ｂ２２−３は、主面１３１ｂ２の一端辺１３１ｓ−２に対応した領域のうち足部１３１ａ−３、１３１ａ−４及び脚部１３１ｃ−３、１３１ｃ−４近傍の領域１３１ｂ２１−３、１３１ｂ２１−４の間の領域である。
【００７６】
例えば、部分４３２ｄ−４は、シールドプレート４３０の回路素子１２０と反対側の主面１３１ｂ２における端部１３１ｂ２２−４を覆っている。端部１３１ｂ２２−４は、主面１３１ｂ２の一端辺１３１ｓ−３に対応した領域のうち足部１３１ａ−４、１３１ａ−５及び脚部１３１ｃ−４、１３１ｃ−５近傍の領域１３１ｂ２１−４、１３１ｂ２１−５の間の領域である。
【００７７】
例えば、部分４３２ｄ−５は、シールドプレート４３０の回路素子１２０と反対側の主面１３１ｂ２における端部１３１ｂ２２−５を覆っている。端部１３１ｂ２２−５は、主面１３１ｂ２の一端辺１３１ｓ−４に対応した領域のうち足部１３１ａ−５、１３１ａ−１及び脚部１３１ｃ−５、１３１ｃ−１近傍の領域１３１ｂ２１−５、１３１ｂ２１−１の間の領域である。
【００７８】
このように、実施の形態４では、シールドプレート４３０における回路素子１２０と反対側の主面１３１ｂ２における静電ノイズ電流ＳＥＣの放電経路を確保しながら、シールドプレート４３０の端部に静電ノイズ電流ＳＥＣによる電界が集中することを抑制でき、静電ノイズがシールドプレート４３０の端部から漏洩することを抑制できる。
【００７９】
なお、図１１に示すように、電子機器１ｑｉのシールド構成体４００ｉのシールドプレート４３０ｉにおいて、第２の導体層４３２ｉは、シールドプレート４３０ｉの回路素子１２０と反対側の主面１３１ｂ２における端部のうち回路素子１２０−１〜１２０−３に対応した領域を選択的に覆っていてもよい。
【００８０】
例えば、部分４３２ｄ−１１は、端部１３１ｂ２２−１（図１０参照）のうち回路素子１２０−１、１２０−３に対応した領域を覆い、部分４３２ｄ−１２は、端部１３１ｂ２２−１のうち回路素子１２０−２に対応した領域を覆う。
【００８１】
例えば、部分４３２ｄ−２１は、端部１３１ｂ２２−２（図１０参照）のうち回路素子１２０−１に対応した領域を覆う。
【００８２】
例えば、部分４３２ｄ−３１は、端部１３１ｂ２２−３（図１０参照）のうち回路素子１２０−２、１２０−３に対応した領域を覆う。
【００８３】
例えば、部分４３２ｄ−４１は、端部１３１ｂ２２−４（図１０参照）のうち回路素子１２０−１、１２０−３に対応した領域を覆い、部分４３２ｄ−４２は、端部１３１ｂ２２−４のうち回路素子１２０−２に対応した領域を覆う。
【００８４】
例えば、部分４３２ｄ−５１は、端部１３１ｂ２２−５（図１０参照）のうち回路素子１２０−１に対応した領域を覆い、部分４３２ｄ−５２は、端部１３１ｂ２２−５のうち回路素子１２０−２、１２０−３に対応した領域を覆う。
【００８５】
この場合も、シールドプレート４３０ｉにおける回路素子１２０と反対側の主面１３１ｂ２における静電ノイズ電流ＳＥＣの放電経路を確保しながら、シールドプレート４３０ｉの端部に静電ノイズ電流ＳＥＣによる電界が集中することを抑制でき、静電ノイズがシールドプレート４３０ｉの端部から漏洩することを抑制できる。
【００８６】
実施の形態５．
次に、実施の形態５にかかる電子機器１ｔについて説明する。以下では、実施の形態１と異なる部分を中心に説明する。
【００８７】
実施の形態１では、シールドプレート１３０と回路素子１２０との間に特に何も設けていないが、回路素子１２０の動作周波数が高い場合など回路素子１２０から発生する電磁波ノイズの外部への放射が問題となる場合もある。そこで、実施の形態５では、回路素子１２０をシールドケース５４０で覆う。
【００８８】
具体的には、図１２に示すように、電子機器１ｔのシールド構成体５００は、例えば、複数のシールドケース５４０をさらに備える。シールドケース５４０は、シールドプレート１３０の内側で、回路素子１２０を離間して覆うように、回路基板１１０に搭載されている。
【００８９】
回路基板１１０は、複数のシグナルグラウンドパターン１１２−１〜１１２−４を有する。複数のシグナルグラウンドパターン１１２−１〜１１２−４は、それぞれ、筐体１０から電気的に絶縁され、フレームグラウンドＦＧから電気的に絶縁されている。複数のシグナルグラウンドパターン１１２−１〜１１２−４は、それぞれ、シグナルグラウンドＳＧに電気的に接続されている。
【００９０】
シールドケース５４０は、図１３に示すように、第３の導体層５４３及び第４の導体層５４４を有する。
【００９１】
第３の導体層５４３は、シールドケース５４０における回路素子１２０側の主面５４０ａに形成されている。すなわち、第３の導体層５４３は、シールドケース５４０における厚み方向で見た場合に、回路素子１２０側の主面５４０ａから回路素子１２０と反対側の主面５４０ｂ近傍まで形成され、シールドケース５４０における回路素子１２０と反対側の主面５４０ｂ近傍で第４の導体層５４４に接触している。第３の導体層５４３は、第３の導体で形成されている。第３の導体は、例えば、金属（例えば、鉄）を主成分とする導体であり、例えば、ステンレスである。なお、第３の導体は、上記の第１の導体と同じであってもよい。
【００９２】
第３の導体層５４３は、例えば、第３の導体の板材から板金加工により形成されている。すなわち、第３の導体層５４３は、本体部５４３ｂ、複数の折り曲げ部５４３ｃ−１〜５４３ｃ−４、及び複数の足部５４３ａ−１〜５４３ａ−４を有する。
【００９３】
本体部５４３ｂは、回路基板１１０の第１の主面１１４ａに沿って（例えば、第１の主面１１４ａに略平行に）延びている。本体部５４３ｂには、複数の折り曲げ部５４３ｃ−１〜５４３ｃ−４が機械的及び電気的に接続されている。
【００９４】
複数の折り曲げ部５４３ｃ−１〜５４３ｃ−４及び複数の足部５４３ａ−１〜５４３ａ−４は、複数のシグナルグラウンドパターン１１２−１〜１１２−４に対応している。各折り曲げ部５４３ｃ−１〜５４３ｃ−４は、本体部５４３ｂから対応するシグナルグラウンドパターン１１２−１〜１１２−４に向かって延びている。すなわち、各折り曲げ部５４３ｃ−１〜５４３ｃ−４は、本体部５４３ｂから対応するシグナルグラウンドパターン１１２−１〜１１２−４側へ折り曲げて形成されたものである。
【００９５】
足部５４３ａ−１〜５４３ａ−４は、対応する折り曲げ部５４３ｃ−１〜５４３ｃ−４に機械的及び電気的に接続されており、図示しない接続部材を介して対応するシグナルグラウンドパターン１１２−１〜１１２−４に電気的に接続されている。すなわち、各足部５４３ａ−１〜５４３ａ−４は、折り曲げ部５４３ｃ−１、５４３ｃ−４から第１の主面１１４ａに沿うように折り曲げて形成されたものである。
【００９６】
これにより、第３の導体層５４３は、複数のシグナルグラウンドパターン１１２−１〜１１２−４を電気的に接続する。
【００９７】
第４の導体層５４４は、シールドケース５４０における回路素子１２０と反対側の主面５４０ｂに形成されている。第４の導体層５４４は、第４の導体で形成されている。第４の導体は、第３の導体よりも高周波損失の高い導体である。第４の導体は、例えば、第３の導体よりも抵抗率及び透磁率がいずれも大きな導体である。第４の導体は、例えば、鉄−ニッケル合金を主成分とする導体であり、例えば、パーマロイである。あるいは、第４の導体は、ニッケル−コバルト合金を主成分とする導体である。なお、第４の導体は、上記の第２の導体と同じであってもよい。
【００９８】
第４の導体層５４４は、例えば、シールドケース５４０における回路素子１２０と反対側の主面５４０ｂに第４の導体でメッキ処理又は蒸着により形成されている。例えば、上記の板金加工を行う前の第３の導体の板材における回路素子１２０と反対側となるべき主面５４３ｂ２に第４の導体でメッキ処理又は蒸着を行う。その後、第３の導体の板材から本体部５４３ｂ、複数の折り曲げ部５４３ｃ−１〜５４３ｃ−４、及び複数の足部５４３ａ−１〜５４３ａ−４に対応した形状を切り出し、上記の折り曲げ加工を行う。
【００９９】
これにより、本体部５４４ｂ、複数の折り曲げ部５４４ｃ−１〜５４４ｃ−４、及び複数の足部５４４ａ−１〜５４４ａ−４を有する第４の導体層５４４が形成される。すなわち、第３の導体の板材に第４の導体のメッキ処理又は蒸着を施してから板金加工を行うことで、第３の導体層５４３の複数の折り曲げ部５４３ｃ−１〜５４３ｃ−４及び複数の足部５４３ａ−１〜５４３ａ−４の形成と第４の導体層５４４の複数の折り曲げ部５４４ｃ−１〜５４４ｃ−４及び複数の足部５４４ａ−１〜５４４ａ−４の形成とを同時に行うことができる。
【０１００】
このように、実施の形態５では、回路素子１２０から発生する電磁波ノイズの外部への放射が問題となる場合に、シールドケース５４０が、シールドプレート１３０の内側で回路素子１２０を離間して覆う。これにより、回路素子１２０から発生する電磁波ノイズの外部へ漏洩を抑制できる。
【０１０１】
また、実施の形態５では、シールドプレート１３０におけるシールドケース５４０に対向する主面１３０ａに、第１の導体よりも高周波損失の高い第２の導体でメッキ処理又は蒸着により第２の導体層１３２が形成されている。また、シールドケース５４０におけるシールドプレート１３０に対向する主面５４０ｂに、第３の導体よりも高周波損失の高い第４の導体でメッキ処理又は蒸着により第４の導体層５４４が形成されている。これにより、シールドプレート１３０を流れる静電ノイズ電流ＳＥＣとシールドケース５４０を流れる電磁波ノイズに対応した電流との間の干渉が抑制できる。すなわち、シールドプレート１３０とシールドケース５４０との距離を近づけながら、シールドプレート１３０とシールドケース５４０との間のノイズの干渉を抑えることが容易であるので、製品の大型化を抑制できる。
【０１０２】
また、実施の形態５では、シールドケース５４０が第３の導体層５４３及び第４の導体層５４４を有する。すなわち、第３の導体層５４３は、複数のシグナルグラウンドパターン１１２−１〜１１２−４を電気的に接続するように、シールドケース５４０における回路素子１２０側の主面５４０ａに第３の導体で形成されている。第４の導体層５４４は、シールドケース５４０における回路素子１２０と反対側の主面５４０ｂに、第３の導体よりも高周波損失の高い第４の導体でメッキ処理又は蒸着により形成されている。これにより、シールドケース５４０における回路素子１２０側の主面５４０ａに電磁波ノイズに対応した電流を流すことを確保しながら、回路素子１２０と反対側の主面５４０ｂに電磁波ノイズに対応した電流が流れることを抑制できるので、電磁波ノイズの外部への漏洩を効率的に抑制できる。
【０１０３】
なお、実施の形態５では、説明の簡略化のため、回路基板１１０上に１つの回路素子１２０が搭載されている場合について例示的に説明しているが、回路素子１２０が複数搭載されている場合についても、各回路素子１２０に対応させてシールドケース５４０を複数設けてもよい。
【０１０４】
あるいは、図１４に示すように、電子機器１ｔｉのシールド構成体５００ｉにおいて、複数のフレームグラウンドパターン１１１ｉ−１、１１１ｉ−２が、回路基板１１０ｉの基板部１１４ｉの第１の主面１１４ａではなく第２の主面１１４ｂに配されていてもよい。この場合、図５に示す構成に対して、図１４に示すように、さらに実施の形態５と同様のシールドケース５４０を追加してもよい。
【０１０５】
この場合も、シールドケース５４０が第３の導体層５４３及び第４の導体層５４４を有する。すなわち、第３の導体層５４３は、複数のシグナルグラウンドパターン１１２−１〜１１２−４（図１２参照）を電気的に接続するように、シールドケース５４０における回路素子１２０側の主面５４０ａに第３の導体で形成されている。第４の導体層５４４は、シールドケース５４０における回路素子１２０と反対側の主面５４０ｂに、第３の導体よりも高周波損失の高い第４の導体でメッキ処理又は蒸着により形成されている。これにより、シールドケース５４０における回路素子１２０側の主面５４０ａに電磁波ノイズに対応した電流を流すことを確保しながら、回路素子１２０と反対側の主面５４０ｂに電磁波ノイズに対応した電流が流れることを抑制できるので、電磁波ノイズの外部への漏洩を効率的に抑制できる。
【産業上の利用可能性】
【０１０６】
以上のように、本発明にかかるシールド構成体及び電子機器は、コネクタを有する電子機器に有用である。
【符号の説明】
【０１０７】
１  電子機器
１ｉ  電子機器
１ｊ  電子機器
１ｋ  電子機器
１ｐ  電子機器
１ｐｉ  電子機器
１ｑ  電子機器
１ｑｉ  電子機器
１ｔ  電子機器
１ｔｉ  電子機器
１０  筐体
１０ｊ  筐体
３０ｊ  導体フレーム
１００  シールド構成体
１００ｉ  シールド構成体
１１０  回路基板
１１０ｉ  回路基板
１１１−１〜１１１−５  フレームグラウンドパターン
１１１ｉ−１、１１１ｉ−２  フレームグラウンドパターン
１１２  シグナルグラウンドパターン
１１３−１、１１３−２  導電パターン
１１４  導電パターン
１２０−１〜１２０−３  回路素子
１３０  シールドプレート
１３０ｉ  シールドプレート
１３１  第１の導体層
１３２  第２の導体層
１３２ｉ  第２の導体層
２００  シールド構成体
２３０  シールドプレート
２３１  第１の導体層
２３２  第２の導体層
２３３  樹脂層
３００  シールド構成体
３００ｉ  シールド構成体
３３０  シールドプレート
３３０ｉ  シールドプレート
３３２−１〜３３２−３  第２の導体層
４００  シールド構成体
４００ｉ  シールド構成体
４３０  シールドプレート
４３０ｉ  シールドプレート
４３２  第２の導体層
４３２ｉ  第２の導体層
５００  シールド構成体
５００ｉ  シールド構成体
５４０  シールドケース
ＶＰ  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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