(57)【特許請求の範囲】
【請求項１】
各々が複数のサブタイルに分割される複数のメモリタイルを各々が含む複数の同時プログラム可能なバンクと、
前記複数のメモリタイルのためのマルチレベル列選択部及びマルチレベル行選択部とを備え、
前記マルチレベル列選択部は列デコーダであり、前記列デコーダが偶数列デコーダ及び奇数列デコーダに分離され、前記メモリタイル上に互いに対向して配置され、
共通ソース線ドライバが、前記メモリタイル上に互いに対向して配置された偶数ドライバ及び奇数ドライバに分離される
メモリデバイス。
【請求項２】
各メモリタイルは、４つのサブタイルに分割される
請求項１に記載のメモリデバイス。
【請求項３】
前記マルチレベル列選択部は、第１の列選択部及び第２の列選択部を含む２レベル列選択部である
請求項２に記載のメモリデバイス。
【請求項４】
前記第１の列選択部は、前記複数のメモリタイルから１つのメモリタイルを選択するグローバル列選択部である
請求項３に記載のメモリデバイス。
【請求項５】
前記第２の列選択部は、前記メモリタイル内の１又はそれ以上のビット線を選択するローカル列選択部である
請求項４に記載のメモリデバイス。
【請求項６】
前記マルチレベル行選択部は、第１の行選択部、第２の行選択部及び第３の行選択部を含む３レベル行選択部である
請求項５に記載のメモリデバイス。
【請求項７】
前記第１の行選択部は、メモリタイル内の行の総数に対して１６行毎に１行を選択する
請求項６に記載のメモリデバイス。
【請求項８】
前記第２の行選択部は、１６行毎に選択された行から８行毎に１行を選択する
請求項７に記載のメモリデバイス。
【請求項９】
前記第３の行選択部は、前記メモリタイルに対して８行毎の行から１行を選択する
請求項８に記載のメモリデバイス。
【請求項１０】
全ての２つのタイルが共通ワード線を共有する
請求項１に記載のメモリデバイス。
【請求項１１】
冗長メモリタイルの組をさらに含む
請求項１に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
〔関連出願との相互参照〕
本出願は、２０１３年９月６日に出願された米国仮特許出願第６１／８７４，４０６号の利益を主張するものであり、この仮特許出願はその全体が本明細書に組み入れられる。
【０００２】
本開示のいくつかの実施形態は、メモリデバイスに関する。具体的には、本開示のいくつかの実施形態は、共有されるリードライト回路を有するタイルを含むメモリデバイスに関する。
【背景技術】
【０００３】
モバイル装置では、ハードディスクのバッファメモリ、ＢＩＯＳメモリなどとして、導電ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）及びその他の抵抗ＲＡＭデバイスなどの低電力メモリデバイスを使用することが好ましい。一般に、メモリデバイスは複数のタイルを含み、各タイルはメモリセルアレイを含む。タイル内の特定のビットへの書き込み又は特定のビットからの読み込みには、列選択ドライバ及びワード線選択ドライバが使用される。各タイルは、専用の列選択ドライバ及びワード線選択ドライバを有し、一般にタイル間で列選択ドライバが共有されることはない。この結果、タイル数及び各タイルに関連する回路数が増すことにより、大容量メモリデバイスではチップサイズが大きくなり、アレイ効率が低下してしまう。しかしながら、低電力モバイル装置でメモリデバイスを使用してアレイ効率を高められるように、電力消費量及びチップサイズを抑えることが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、当業では、共有されるリードライト回路を有するタイルを含むメモリデバイスが必要とされている。
【課題を解決するための手段】
【０００５】
特許請求の範囲にさらに完全に示すような、共有されるリードライト回路を有するサブタイルを含むメモリデバイスを提供するための装置及び／又は方法を提供する。
【０００６】
全体を通じて同じ参照番号が同じ部分を示す添付図面と共に以下の本開示の詳細な説明を検討することにより、本開示のこれらの及びその他の特徴及び利点を理解することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の例示的な実施形態によるメモリデバイスのブロック図である。
【図２】本発明の例示的な実施形態によるメモリデバイス内のタイルのブロック図である。
【図３】共有される行デコーダ及び制御回路の例示的な説明図としてメモリデバイス内の４つのタイルを示す図である。
【図４】メモリデバイスのタイルをグローバル列選択部、並びにセンス増幅器、プログラム負荷及び接地回路に結合する回路図である。
【図５】本発明の例示的な実施形態による、左側タイルと右側タイルの間で共有される回路を示す図である。
【発明を実施するための形態】
【０００８】
本発明の例示的な実施形態によれば、メモリデバイスが、複数のメモリタイル（又はページ）を含む。各タイルは、メモリセルアレイを含む。各タイルは、複数のサブタイルにさらに分割される。この実施形態では、メモリデバイス内の複数のサブタイル間でリードライト回路が共有される。各タイル内のサブタイルは、これらのサブタイル間でリードライト回路を多重化している。リードライト回路は、マルチレベル列選択ドライバ及びワード線選択ドライバを含む。この列選択部は３つのレベルを有し、「レベル１選択」デコーダが４つのサブタイル間で共通する。
【０００９】
図１は、本発明の例示的な実施形態によるメモリデバイス１００のブロック図である。
【００１０】
メモリデバイス１００は、複数のメモリバンク１０１−１〜１０１−８を含む。本発明の１つの実施形態によれば、各バンクを同時に有効にすることができ、すなわち各バンク１０１−１〜１０１−８にわたってセット／リセットパルス又は読み出しパルスを同時に印加することができる。各メモリバンクは複数のタイルを含む。例えばタイル１０２などの各タイルは、タイル１０２内の選択されたメモリセルの値を読み出すためのそれぞれのセンス増幅器１０６に関連付けられる。例示的な実施形態によれば、各メモリタイルは複数のサブタイルに分割され、例えば、タイル１０２はサブタイル１０４に分割される。例示的な実施形態によれば、メモリデバイス１００内には全部で「ｎ」個のタイルが存在し、例えばメモリサイズが約１６ギガビット（Ｇｂ）のメモリデバイス１００では、「ｎ」は１０２４に等しい。サブタイル１０４の各々は、約１６メガビット（Ｍｂ）のメモリを有する。例示的な実施形態では、各タイル１０２が、２０４８本のワード線×８１９２本のビット線を有する。各バンク１０１−１〜１０１−８には２５６個のグローバル列選択部が存在し、これらのグローバル列選択部の各々は、３２本のローカルビット線に結合される。
【００１１】
例示的な実施形態によれば、各タイル１０２が４つのサブタイルに分割される。１つの例では、サブタイル１０４の各々が、タイル内の２０４８×２０４８のメモリセルアレイにアクセスするために２０４８本のワード線×２０４８本のビット線を有するが、当業者であれば、これは例示的な構成にすぎないと認識するであろう。例示的な実施形態では、各メモリセルが埋め込みアクセスデバイス（ＢＲＡＤ）であるが、当業者であれば、あらゆるタイプのメモリセルを使用できると認識するであろう。さらに、当業者であれば、図は各タイル、サブタイル、バンクなどの物理的構成を示すものではなく、各メモリバンク、タイル、サブタイルなどの関係を示すブロック表現にすぎないと認識するであろう。
【００１２】
ワード線は１つのタイル内の４つのサブタイル１０４に共通するが、共通ソース線（ＣＳＬ）プレート及びビット線は各サブタイルに共通しない。図２に示すように、サブタイル１０４の各々は、関連するＣＳＬプレートを有する。各サブタイル１０４は、エラーチェック及び訂正（ＥＣＣ）６４ビット線１１０（すなわち、２つのＩＯ）を含む。この実施形態では、冗長性のために各サブタイル１０４内に３２個の追加列が存在する。２つの隣接するタイル内にそれぞれ存在する２つの行を選択するようにメモリアドレスを復号する行プレデコーダ１１２が、２つのタイル毎に共有される。
【００１３】
図２は、本発明の例示的な実施形態によるメモリデバイス１００内のタイル１０２のブロック図である。タイル１０２は、サブタイル２００1...4、行デコーダ２０４、偶数列デコーダ２０６、偶奇数列デコーダ２０８、偶数列共通ソース線（ＣＳＬ）ドライバ２１０1...4、及び奇数列ＣＳＬドライバ２１２1...4を含む。
【００１４】
行デコーダ２０４は、図３に示すように２つのタイルにわたって共通する。図２には、単純化のために１つのタイルしか示していない。従って、行デコーダ２０４は、タイル１０２内の１つのサブタイル、及びタイル１０２に隣接する別のタイル内の１つのサブタイルを選択する。
【００１５】
偶数列デコーダ２０６は、タイル１０２の頂部に隣接して位置し、奇数列デコーダ２０８は、タイル１０２の底部に隣接して位置する。列デコーダ２０６は、タイル１０２上の特定のビット線をアクティブにするようにメモリアドレスを復号する。当業者であれば、タイル１０２は平面であり、また「頂部」及び「底部」という用語は相対的なものであって、タイル１０２の平面に対して垂直に上から下にタイルを見た時のタイル１０２の頂部及び底部を示すものであると認識するであろう。
【００１６】
例示的な実施形態によれば、ＣＳＬドライバ２１０及び２１２は、各サブタイルの上方の対応するＣＳＬプレート２１４1...4に結合されたインバータである。ＣＳＬドライバ２１０及び２１２は、各個々のＣＳＬプレート２１４１．．．４を、例えば設定動作（ＶＳＥＴ）、接地などを行うのに必要な電圧などの特定の電圧に駆動する。
【００１７】
初めに、サブタイル２００1...4上であらゆる動作を行う前に、ＣＳＬプレート２１４1...4をサブタイル２００1...4に結合することにより、偶数列デコーダ２０６及び奇数列デコーダ２０８をＣＳＬの電位に駆動する。従って、例えば奇数列デコーダ２０８を高電圧又は低電圧のいずれかに設定した場合、偶数列はすでにＣＳＬ電位に上昇しているので、隣接する偶数列内のセルの抵抗は変化しない。行復号は、１６ビットのワード線ピッチにより３つのレベルで行われる。列復号は、１６ビットのビット線ピッチにより２つのレベルで行われる。
【００１８】
いくつかの実施形態によれば、行デコーダからサブタイル２００４へのワード線方向は横に５３２．６μｍであり、ＣＳＬドライバ２１０からＣＳＬドライバ２１２への包括的なビット線方向は１９３．２μｍである。サブタイル２００１〜４は、全てのサブタイルにわたり４８８．６μｍと測定され、各サブタイルのビット線方向の幅は１６６．５μｍである。列デコーダ２０６及び２０８のビット線方向の幅は９．６６μｍである。ＣＳＬドライバ２１０及び２１２のビット線方向の幅は１．２μｍである。行デコーダ２０４のワード線方向の幅は４０μｍである。サブタイル２００と、列デコーダ２０６、列デコーダ２０８及び行デコーダ２０４の各々との間には２μｍの間隙が存在する。各サブタイルは、隣接するサブタイル間に３．４５６μｍの間隙を有する。この実施形態では、タイル効率が、（１６６．５＊４４５．１９）／（１９３．２３＊５３２．６）、すなわち７２．０２５％として決定される。当業者であれば、本発明がこれに限定されるものではないと認識するであろう。
【００１９】
図３は、本発明の例示的な実施形態によるメモリデバイス１００内の複数のタイルのブロック図である。
【００２０】
図３には、共有される行デコーダ２０４及び制御回路３００1...4（一般に制御回路３００）の例示的な説明図としてメモリデバイス１０４内の４つのタイルを示している。各制御回路３００は、列デコーダ２０６、２０８及び行デコーダ２０４を駆動するためのローカル列ドライバなどの、特定のタイルを復号するための回路を含む。
【００２１】
図４は、メモリデバイス１００のタイル１０２をグローバル列選択部４００、並びにセンス増幅器、プログラム負荷及び接地回路（すなわち、制御回路３００）に結合する回路図である。
【００２２】
グローバル列選択部４００は、例えば１６個の他のタイルにもさらに結合され、これらのタイルの１つは冗長タイルである。単純化のために、タイル１０２しか示していない。図４には、第１及び第２の列選択レベルを含む多層列選択を示している。グローバル列選択部４００は、一群の１７個のタイルから１つのタイルを選択する。グローバル列選択部４００は１つのタイルを選択し、この選択したタイルから１つのサブタイルをさらに選択する。グローバル列選択部４００は、レベル２列選択部と呼ぶことができる。次に、タイル１０２にわたる列を選択するために、ローカル列選択部４１１（奇数ビット線の場合）又は４１２（偶数ビット線の場合）を選択する。ローカル列選択部は、レベル１列選択部と呼ぶことができる。
【００２３】
トランジスタ４０２及び４１０は、メモリデバイス１００内の全てのタイルにわたる偶数ビット線を選択する。トランジスタ４０４及び４０８は、メモリデバイス１００内の全てのタイルにわたる奇数ビット線を選択する。ローカル列選択部４１１及び４１２は、トランジスタ４２０、４２２、４２４及び４２６を介してＣＳＬにも結合し、ビット線をまたぐ隣接メモリセルが邪魔されない状態を保つために、隣接するビット線がＳＥＴ電圧に上昇した時にビット線をＣＳＬ電位に上昇させる。
【００２４】
図５に、本発明の例示的な実施形態による、左側タイル５１０と右側タイル５１２の間で共有される回路を示す。図５は、第１、第２及び第３の行選択レベルを含む多層行選択の表現である。
【００２５】
図示のタイル５１０及び５１２は、行選択回路、トランジスタ５０２、５０４、５０６及び５０８を共有する。この実施形態では、左側タイル５１０及び右側タイル５１２が、タイルにわたる３２本のワード線などの３２本のデータ行を含む。左側タイル５１０と右側タイル５１２の間では、行デコーダが共有される。トランジスタ５０４は、１６行毎に１行を選択する。その後、トランジスタ５０２は、トランジスタ５０２により選択された行から８行毎に１行を選択する。例えば、２０４８行が存在する場合、トランジスタ５０４は１２８行を選択する。その後、トランジスタ５０２が１６行を選択する。これらの行のうちの１つを選択しなければならないため、行に結合されたインバータからの値の１つを高くし、トランジスタ５０８を低くして、ワード線が１つの特定の行にアクセスできるようにする。
【００２６】
いくつかの実施形態を参照しながら本開示について説明したが、当業者であれば、本開示の範囲から逸脱することなく様々な変更及び同等物との置換を行うことができると理解するであろう。また、本開示の範囲から逸脱することなく、本開示の教示に合わせて特定の状況又は材料に適合するように、数多くの修正を行うこともできる。従って、本開示は、開示した特定の実施形態に限定されるものではなく、添付の特許請求の範囲内にある全ての実施形態を含むことが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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