(57)【特許請求の範囲】
【請求項１】
ゲート電圧がゲートに入力されるＦＥＴと、
駆動電圧が入力される駆動電圧入力ライン、前記ゲート電圧を出力する出力ライン、および前記駆動電圧入力ラインと前記出力ライン端の間の導通／遮断を切替えるスイッチ素子が設けられており、前記スイッチ素子を導通状態として前記駆動電圧に応じたＨレベルの前記ゲート電圧を出力するオン動作、および、前記スイッチ素子を遮断状態としてＬレベルの前記ゲート電圧を出力するオフ動作を行うドライバと、
前記ＦＥＴのソース‐ドレイン間を流れる過電流を検出する過電流検出部と、
前記駆動電圧入力ラインに接続されている放電ラインと、
前記放電ラインの導通／遮断を切替える放電スイッチと、を備え、
前記過電流が検出されたとき、
前記スイッチ素子を導通状態としたまま前記放電スイッチを導通状態とし、前記スイッチ素子および前記放電ラインを介した前記出力ラインからの放電により、前記ゲート電圧をＨレベルから徐々に小さくすることを特徴とする電気回路。
【請求項２】
前記ＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の電気回路。
【請求項３】
前記ＦＥＴのオン／オフを制御する制御信号を生成し、前記ドライバ部へ出力する制御回路を備え、
前記ドライバ部は、
前記制御信号に基づいて、前記オン動作および前記オフ動作を切替えて行うことを特徴とする請求項２に記載の電気回路。
【請求項４】
前記ドライバ部は、前記スイッチ素子を有するインバータ回路を備え、
前記駆動電圧入力ラインは、前記インバータ回路の正側電源ラインであることを特徴とする請求項３に記載の電気回路。
【請求項５】
前記放電ラインは、
前記インバータ回路の正側電源ラインと負側電源ラインの間を短絡させることを特徴とする請求項４に記載の電気回路。
【請求項６】
前記スイッチ素子に対応したボディダイオードを備え、
前記ボディダイオードおよび前記放電ラインを介して、前記出力ラインが放電可能とされることを特徴とする請求項１から請求項５の何れかに記載の電気回路。
【請求項７】
一端が前記出力ラインに接続され他端が接地される放電抵抗を有し、
前記放電抵抗を介して、前記出力ラインが放電可能とされることを特徴とする請求項１から請求項６の何れかに記載の電気回路。
【請求項８】
前記駆動電圧入力ラインにコンデンサが接続される請求項１から請求項７の何れかに記載の電気回路であって、
前記過電流が検出されたとき、前記駆動電圧入力ラインと前記コンデンサの間を遮断することを特徴とする電気回路。
【請求項９】
請求項１から請求項８の何れかに記載の電気回路を備え、
前記ＦＥＴのスイッチング動作により生成した出力電圧を、外部へ供給することを特徴とするスイッチングレギュレータ。
【請求項１０】
請求項１から請求項８に記載の電気回路を備えたことを特徴とする電気機器。
【請求項１１】
請求項９に記載のスイッチングレギュレータを備え、
前記スイッチングレギュレータの出力を用いて駆動することを特徴とする電気機器。
【請求項１２】
テレビジョン受像機であることを特徴とする請求項１１に記載の電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴを有する電気回路、スイッチングレギュレータ、および電気機器に関する。
【背景技術】
【０００２】
従来、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）を有する電気回路が広く利用されている。このようなＦＥＴを有する電気回路としては、例えば電源用の回路のように、何らかの原因によってＦＥＴに過剰な電流（過電流）が流れる可能性のあるものが存在する。過電流は電気回路の損傷等の不具合を招くことから、このような電気回路には、過電流保護機能が設けられることがある。
【０００３】
図１０は、上述した過電流保護機能が設けられた電気回路の一例を概略的に示している。当該電気回路１００は、ＦＥＴ１０１、ドライバ１０２、および過電流保護回路１０３を有している。ドライバ１０２は、ＦＥＴ１０１を制御するためのゲート電圧ＶGを、ＦＥＴ１０１のゲートへ出力する。
【０００４】
ＦＥＴ１０１は、Ｈ（High）レベルのゲート電圧ＶGが入力されているときは、オン（ソース−ドレイン間が導通した状態）となる。このときＦＥＴ１０１のソース−ドレイン間には、入力電圧ＶIN等に応じた電流Ｉｓが流れる。一方、ＦＥＴ１０１は、Ｌ（Low）レベルのゲート電圧ＶGが入力されているときは、オフ（ソース−ドレイン間が遮断された状態）となる。
【０００５】
過電流保護回路１０３は、ＦＥＴ１０１に流れる電流Ｉｓを監視し、電流Ｉｓの過電流を検出したときに、ゲート電圧ＶGが直ちにＬレベルとなるようにする。ゲート電圧ＶGがＬレベルとなることによりＦＥＴ１０１はオフとなり、過電流は抑制される。このような過電流保護動作が行われることにより、電気回路１００は過電流から保護される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−２１６７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した電気回路１００について、過電流保護動作がなされるときのゲート電圧ＶG、電流Ｉｓ、およびＦＥＴ１０１に加わる電圧Ｖｓのタイミングチャートを図１１に示す。本図に示すように、電流Ｉｓが所定の過電流レベルに達するとゲート電圧ＶGは直ちにＬレベルとされ、その結果、ＦＥＴ１０１は急峻にオフとなり過電流は解消される。
【０００８】
しかしＦＥＴ１０１が急峻にオフとされるとき、電気回路１００が有するインダクタ成分により、図１１に示すように電圧Ｖｓのスパイク（スパイク電圧）が発生する。このインダクタ成分としては、例えば、電気回路１００がＩＣチップの形態である場合に用いられる基板（ＰＣＢ基板等）や、ＩＣチップとリード電極の接続に用いられるボンディングワイヤ（例えば図１０に示す、ボンディングワイヤＷ）等が挙げられる。
【０００９】
このようなスパイク電圧は、ＦＥＴ１０１の耐圧破壊等を招くおそれがあるため、極力抑えられることが望まれる。なお製品の小型化や低廉化等を考慮すれば、スパイク電圧を抑えるための構成は出来るだけ簡易であることが望ましい。
【００１０】
本発明は上述した問題に鑑み、簡易な構成によりスパイク電圧の発生を抑えつつ、ＦＥＴに流れる過電流を抑制することが可能となる電気回路の提供を目的とする。また本発明は、当該電気回路を備えるスイッチングレギュレータおよび電気機器の提供を目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため本発明に係る電気回路は、ゲート電圧がゲートに入力されるＦＥＴと、駆動電圧が入力される駆動電圧入力ライン、前記ゲート電圧を出力する出力ライン、および前記駆動電圧入力ラインと前記出力ラインの間の導通／遮断を切替えるスイッチ素子が設けられており、前記スイッチ素子を導通状態として前記駆動電圧に応じたＨレベルの前記ゲート電圧を出力するオン動作、および、前記スイッチ素子を遮断状態としてＬレベルの前記ゲート電圧を出力するオフ動作を行うドライバと、前記ＦＥＴのソース‐ドレイン間を流れる過電流を検出する過電流検出部と、前記駆動電圧入力ラインに接続されている放電ラインと、前記放電ラインの導通／遮断を切替える放電スイッチと、を備え、前記過電流が検出されたとき、前記スイッチ素子を導通状態としたまま前記放電スイッチを導通状態とし、前記スイッチ素子および前記放電ラインを介した前記出力ラインからの放電により、前記ゲート電圧をＨレベルから徐々に小さくする構成とする。
【００１２】
本構成によれば、簡易な構成によりスパイク電圧の発生を抑えつつ、ＦＥＴに流れる過電流を抑制することが可能となる。
【００１３】
また上記構成としてより具体的には、前記ＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴである構成としてもよい。また上記構成において、前記ＦＥＴのオン／オフを制御する制御信号を生成し、前記ドライバ部へ出力する制御回路を備え、前記ドライバ部は、前記制御信号に基づいて、前記オン動作および前記オフ動作を切替えて行う構成としてもよい。
【００１４】
また上記構成において、前記ドライバ部は、前記スイッチ素子を有するインバータ回路を備え、前記駆動電圧入力ラインは、前記インバータ回路の正側電源ラインである構成としてもよい。
【００１５】
また上記構成において、前記放電ラインは、前記インバータ回路の正側電源ラインと負側電源ラインの間を短絡させる構成としてもよい。
【００１６】
また上記構成において、前記スイッチ素子に対応したボディダイオードを備え、前記ボディダイオードおよび前記放電ラインを介して、前記出力ラインが放電可能とされる構成としてもよい。また上記構成において、一端が前記出力ラインに接続され他端が接地される放電抵抗を有し、前記放電抵抗を介して、前記出力ラインが放電可能とされる構成としてもよい。
【００１７】
また前記駆動電圧入力ラインにコンデンサが接続される上記構成の電気回路において、前記過電流が検出されたとき、前記駆動電圧入力ラインと前記コンデンサの間を遮断する構成としてもよい。
【００１８】
また本発明に係るスイッチングレギュレータは、上記構成の電気回路を備え、前記ＦＥＴのスイッチング動作により生成した出力電圧を、外部へ供給する構成とする。
【００１９】
また本発明に係る電気機器は、上記構成の電気回路を備えた構成とする。また本発明に係る電気機器は、上記構成のスイッチングレギュレータを備え、前記スイッチングレギュレータの出力を用いて駆動する構成とする。また当該電気機器は、例えばテレビジョン受像機であってもよい。
【発明の効果】
【００２０】
本発明に係る電気回路によれば、簡易な構成によりスパイク電圧の発生を抑えつつ、ＦＥＴに流れる過電流を抑制することが可能となる。また本発明に係るスイッチングレギュレータおよび電気機器によれば、本発明に係る電気回路の利点を享受することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係るスイッチングレギュレータの構成図である。
【図２】当該スイッチングレギュレータのアプリケーション回路図である。
【図３】第１実施形態に係るドライバおよびその周辺の構成図である。
【図４】第１実施形態に係る各種信号等のタイミングチャートである。
【図５】当該スイッチングレギュレータを適用したテレビの構成図である。
【図６Ａ】当該スイッチングレギュレータを搭載したテレビの正面図
【図６Ｂ】当該スイッチングレギュレータを搭載したテレビの側面図
【図６Ｃ】当該スイッチングレギュレータを搭載したテレビの背面図
【図７】第２実施形態に係るドライバおよびその周辺の構成図である。
【図８】第３実施形態に係るドライバおよびその周辺の構成図である。
【図９】第４実施形態に係るドライバおよびその周辺の構成図である。
【図１０】従来のＦＥＴを有する回路例の構成図である。
【図１１】当該回路例に係る各種電圧等のタイミングチャートである。
【発明を実施するための形態】
【００２２】
本発明の実施形態について、第１から第４の各実施形態を例に挙げて以下に説明する。
【００２３】
１．第１実施形態
［スイッチングレギュレータの構成と動作］
まず第１実施形態について説明する。図１は、本実施形態に係るスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）１のブロック図であり、図２は、スイッチングレギュレータ１のアプリケーション回路図である。
【００２４】
本図に示すように当該スイッチングレギュレータ１は、スイッチング電源ＩＣ１０、インダクタＬ１、各コンデンサ（Ｃ１〜Ｃ５）、各抵抗（Ｒ１〜Ｒ５）、および出力端子Ｔoutなどを有している。
【００２５】
スイッチングレギュレータ１は、外部から所定の入力電圧ＶIN（例えば１２Ｖの定電圧）が入力され、出力端子Ｔoutから出力電圧Ｖoを出力するものとなっている。なおスイッチングレギュレータ１は、オンタイム固定のＰＷＭ制御方式により後述する各ＦＥＴ（４８、４９）をスイッチングさせ、出力電圧Ｖoを生成するようになっている。
【００２６】
スイッチング電源ＩＣ１０は、各要素を集積化したＩＣチップを有する半導体集積回路装置である。スイッチング電源ＩＣ１０は、例えばボンディングワイヤを用いて当該ＩＣチップのパッドに接続されたリード電極である、各端子（Ｔ1〜Ｔ8）を有している。各端子（Ｔ1〜Ｔ8）は、外部（例えばＰＣＢ基板のプリント配線）への接続に用いられるものであり、はんだ等によって外部へ接続される。
【００２７】
端子Ｔ1は、抵抗Ｒ１とコンデンサＣ１を順に介して、端子Ｔ3に接続されている。また端子Ｔ3は、インダクタＬ１を介して出力端子Ｔoutに接続されているとともに、抵抗Ｒ２を介してコンデンサＣ３の一端に接続されている。コンデンサＣ３の他端は、インダクタＬ１と出力端子Ｔoutの間に接続されているとともに、抵抗Ｒ３および抵抗Ｒ４を介して接地されている。
【００２８】
抵抗Ｒ３および抵抗Ｒ４の間は、抵抗Ｒ２とコンデンサＣ３の間に接続されているとともに、端子Ｔ7に接続されている。これにより、出力電圧Ｖoに応じた電圧（抵抗Ｒ３と抵抗Ｒ４により分圧された電圧）である電圧ＶFBが、端子Ｔ7を介して、スイッチング電源ＩＣ１０内にフィードバックされる。またコンデンサＣ４は、一端がインダクタＬ１と出力端子Ｔoutの間に接続されており、他端が接地されている。
【００２９】
端子Ｔ2は、入力電圧ＶINの入力端、およびコンデンサＣ２の一端に接続されている。コンデンサＣ２の他端は接地されている。端子Ｔ4は、いわゆる接地端子であり、スイッチング電源ＩＣ１０内の接地電位を外部の接地電位（基準電位）に合わせる役割を果たす。
【００３０】
また端子Ｔ5は、コンデンサＣ５を介して接地点に接続されており、端子Ｔ6は、抵抗Ｒ５を介して接地点に接続されている。端子Ｔ8は、入力電圧ＶINの入力端などに接続される。
【００３１】
次に、スイッチング電源ＩＣ１０の内部構成について説明する。図１に示すようにスイッチング電源ＩＣ１０は、ＶＲＥＦ電圧生成回路２１、ＶＲＥＧ電圧生成回路２２、ＶＤＲＶ電圧生成回路２３、各分圧抵抗（２４、２５）、バイアス電流生成回路２６、低電圧誤動作防止回路２７、サーマルシャットダウン回路２８、コンパレータ３１、保護用回路３２、オンタイム設定回路３３、過電流保護回路３４、遅延制御回路３５、ソフトスタート回路３６、制御回路３７、ダイオード４１、ブートスイッチ４２、放電スイッチ４４、レベルシフト回路４５、各ドライバ（４６、４７）、各ＦＥＴ（４８、４９）、および放電抵抗５０などを有している。
【００３２】
ＶＲＥＦ電圧生成回路２１は、入力電圧ＶINを用いて電圧ＶREFを生成する。電圧ＶREFは、スイッチング電源ＩＣ１０内で用いられる基準電圧の一つである。ＶＲＥＧ電圧生成回路２２は、入力電圧ＶINを用いて電圧ＶREGを生成する。電圧ＶREGは、スイッチング電源ＩＣ１０の内部動作に用いられる。
【００３３】
ＶＤＲＶ電圧生成回路２３は、入力電圧ＶINを用いて電圧ＶDRVを生成する。電圧ＶDRVはドライバ駆動用電圧であり、各ドライバ（４６、４７）を適切に駆動させることが可能となるように、予め所定の大きさに設定されている。
【００３４】
ＶＲＥＦ電圧生成回路２１により生成された電圧ＶREFは、バイアス電流生成回路２６、低電圧誤動作防止回路２７、およびサーマルシャットダウン回路２８に出力される。また電圧ＶREFは、各分圧抵抗（２４、２５）によって分圧され、コンパレータ３１の非反転入力端子に入力される基準電圧ＶTGとなる。なおこの基準電圧ＶTGは、オンタイム固定のＰＷＭ制御が可能となるよう生成されるものであり、例えば所定のリップル成分を有した電圧波形となるように調整されていても良い。
【００３５】
バイアス電流生成回路２６は、電圧ＶREFの供給を受けて動作し、コンパレータ３１の入力バイアス電流を生成する。低電圧誤動作防止回路２７は、電圧ＶREFの供給を受けて動作し、入力電圧ＶINの異常な低下を検出したときに、スイッチング電源ＩＣ１０をシャットダウンする。
【００３６】
サーマルシャットダウン回路２８は、電圧ＶREFの供給を受けて動作し、監視対象温度（スイッチング電源ＩＣ１０のジャンクション温度）が所定の閾値（例えば、１７５℃）に達したときに、スイッチング電源ＩＣ１０をシャットダウンする。
【００３７】
コンパレータ３１は、非反転入力端子に電圧ＶTGが、反転入力端子に電圧ＶFBがそれぞれ入力され、各入力端子の電圧値の比較結果を出力する。なおスイッチングレギュレータ１の起動時には、コンパレータ３１の非反転入力端子に入力される電圧として、ソフトスタート回路３６の出力電圧が優先される。コンパレータ３４の出力側は、制御回路３７のＳ端子（セット端）に接続されている。
【００３８】
保護用回路３２は、電圧ＶFBの状態に基づいて、過電圧保護（ＯＶＰ）或いはショート回路保護（ＳＣＰ）がなされるように、遅延制御回路３５へ必要な信号を送出する。
【００３９】
オンタイム設定回路３３は、オンタイム設定信号を生成して、制御回路３７のＲ端子（リセット端）に出力する。オンタイム設定信号は、通常はＬレベルであるが、後述する制御信号ＳHがＬレベルに立ち下がってから所定のオンタイムが経過した後に、Ｈレベルのトリガパルスが現れるように生成される。
【００４０】
過電流保護回路３４は、各ＦＥＴ（４８、４９）を流れる電流についての過電流（所定の過電流レベルを超える電流）を検出する機能を有し、当該過電流の検出の有無を表す信号を出力する。なお以下の説明では、ＦＥＴ４８のソース−ドレイン間を流れる電流（後述する電流Ｉｓ）についての過電流の検出の有無を表す信号を、過電流検出信号ＳOCPとする。
【００４１】
過電流検出信号ＳOCPは、過電流が検出されたことを表すオンの状態と、過電流が検出されていないことを表すオフの状態の何れかとなる。過電流検出信号ＳOCPは、遅延制御回路３５、制御回路３７、ブートスイッチ４２、および放電スイッチ４４などに出力され、過電流が検出されたときに過電流保護動作が行われるようになっている。過電流保護動作のより具体的な内容については、改めて説明する。
【００４２】
遅延制御回路３５は、保護用回路３２や過電流保護回路３４から得られる信号に基づいて、ソフトスタート回路３６の動作に関する遅延時間を制御する。ソフトスタート回路３６は、出力電圧ＶOのオーバーシュートや突入電流の発生等を防ぐため、ソフトスタート機能を発揮する回路である。ソフトスタート回路３６は、スイッチングレギュレータ１の起動時にコンパレータ３１へ適切な電圧を供給し、出力電圧ＶOが緩やかに立ち上がるようにする。
【００４３】
制御回路３７は、基本動作としてＲＳフリップフロップと同等の動作を行う。すなわち制御回路３７は、制御信号ＳHおよび制御信号ＳLを出力するものであり、Ｓ端子（セット端）の入力の立上りに合わせて制御信号ＳHをＨレベルにセットし、Ｒ端子（リセット端）の入力の立上りに合わせて制御信号ＳHをＬレベルにリセットする。制御信号ＳLは、制御信号ＳHの論理を反転させた信号として出力される。
【００４４】
制御信号ＳHは、ＦＥＴ４８のオン／オフの制御に用いる信号であり、制御信号ＳLは、ＦＥＴ４９のオン／オフの制御に用いる信号である。制御信号ＳHは、Ｌレベルがオンの状態（ＦＥＴ４８をオンさせる状態）を表し、Ｈレベルがオフの状態（ＦＥＴ４８をオフさせる状態）を表す。なお制御回路３７は、過電流検出信号ＳOCPを受けたとき（つまり過電流動作時）には、制御信号ＳHをオンの状態に固定する。
【００４５】
レベルシフト回路４５は、制御信号ＳHの電圧レベルを引き上げてドライバ４６に供給する。ドライバ４６は、ＣＭＯＳ［Complementary Metal Oxide Semiconductor］構造のインバータ回路（図３を参照）を有しており、制御信号ＳHに基づいてＦＥＴ４８に対するゲート信号を生成し、ＦＥＴ４８のゲートへ出力する。
【００４６】
ダイオード４１は、アノードがＶＤＲＶ電圧生成回路２３の出力側（電圧ＶDRVが出力される）に接続されており、カソードがブートスイッチ４２の一端および端子Ｔ1に接続されている。そしてブートスイッチ４２の他端は、ドライバ４６の上側電源入力端（後述する駆動電圧入力ラインＬ-in）、およびレベルシフト回路４５の上側電源入力端に接続されている。
【００４７】
ブートスイッチ４２は、両端間の開閉（導通／遮断）が切替可能であり、過電流検出信号ＳOCPを受けたときに開き、それ以外のときには閉じるように構成されている。また、ドライバ４６の下側電源入力端およびレベルシフト回路４５の下側電源入力端は、端子Ｔ3に接続されている。
【００４８】
放電スイッチ４４は所定のオン抵抗を有するＦＥＴであり、ソースおよびドレインの一方がドライバ４６の上側電源入力端（ブートスイッチ４２とドライバ４６の間）に接続され、他方がドライバ４６の下側電源入力端に接続されている。放電スイッチ４４は、過電流検出信号ＳOCPを受けたときにはオンとなり、それ以外のときにはオフとなる。
【００４９】
ドライバ４７は、制御信号ＳLに基づいてＦＥＴ４９に対するゲート信号を生成し、ＦＥＴ４９のゲートへ出力する。なおドライバ４７は、上側電源入力端に電圧ＶDRVが入力されるようになっており、下側電源入力端は接地されている。
【００５０】
ＦＥＴ４８はＮチャネル型ＭＯＳＦＥＴであり、ドレインが端子Ｔ2に接続されており、ソースおよびバックゲートが端子Ｔ3に接続されている。ＦＥＴ４９はＮチャネル型ＭＯＳＦＥＴであり、ドレインが端子Ｔ3に接続されており、ソースおよびバックゲートが接地されている。また放電抵抗５０は、ＦＥＴ４８のゲートと接地点の間に接続されている。放電抵抗５０の大きさは、放電によって通常時のＦＥＴ４８の制御が阻害されないように（通常時のゲート電圧ＶHGの論理に影響を及ぼすことがないように）、十分に大きく（例えば100ｋΩ程度に）設定されている。
【００５１】
スイッチングレギュレータ１は上述した通りの構成となっており、各ＦＥＴ（４８、４９）のスイッチング動作を利用して所望値の出力電圧Ｖoを生成し、外部へ供給するように動作する。より具体的には、スイッチングレギュレータ１は、フィードバックされる電圧ＶFB等に基づいて、各ＦＥＴ（４８、４９）のオン／オフを切替える。そしてこの切替に応じて、インダクタＬ１による磁気エネルギーの蓄積や放出等が行われるようにし、所望値の出力電圧Ｖoを生成する。なお本実施形態では、スイッチング動作の制御方式としてオンタイム固定のＰＷＭ制御方式が採用されているが、その他の制御方式が採用されても構わない。
【００５２】
またスイッチングレギュレータ１においては、ＦＥＴ４８のオン／オフ駆動を可能とするためのブートストラップ動作が行われる。より具体的には、ＦＥＴ４８がオフとされ端子Ｔ3の電圧ＶswがＬレベル（０Ｖ）になっているときには、ＶＤＲＶ電圧生成回路２３からの電流によりコンデンサＣ１が充電される。このとき端子Ｔ1の電圧Ｖbstの値は、電圧ＶDRVからダイオード４１の順方向降下電圧Ｖｆを差し引いた値（ＶDRV−Ｖｆ）となる。
【００５３】
一方、コンデンサＣ１が充電されている状態でＦＥＴ４８がオンとされ、電圧ＶswがＬレベル（０Ｖ）からＨレベル（ＶIN）に立ち上げられると、電圧Ｖbstの値は、電圧ＶswのＨレベル（ＶIN）よりも更にコンデンサＣ１の充電電圧分（ＶDRV−Ｖｆ）だけ高い値（ＶIN＋（ＶDRV−Ｖｆ））に引き上げられる。このような電圧Ｖbstが、レベルシフト回路４５やドライバ４６の駆動電圧として供給されることにより、ＦＥＴ４８のオン／オフ駆動が可能となっている。
【００５４】
次に、ドライバ４６およびその周辺の構成について、図３を参照しながらより詳細に説明する。
【００５５】
図３に示すようにドライバ４６は、スイッチ素子（Ｐチャネル型ＭＯＳＦＥＴ）４６ａ、スイッチ素子（Ｎチャネル型ＭＯＳＦＥＴ）４６ｂ、およびスイッチ素子４６ａに対応したボディダイオード４６ｃを有している。ボディダイオード４６ｃは、アノードがスイッチ素子４６ａのドレインに接続され、カソードがスイッチ素子４６ａのソースに接続されている。
【００５６】
各スイッチ素子（４６ａ、４６ｂ）はドレイン同士が接続されている。当該ドレイン同士の接続点はドライバ４６の出力ラインＬ-outに繋がっており、出力ラインＬ-outからＦＥＴ４８に対するゲート電圧ＶHGが出力される。
【００５７】
またスイッチ素子４６ａのソースは、ドライバ４６の駆動電圧入力ラインＬ-inに繋がっており、駆動電圧入力ラインＬ-inはブートスイッチ４２に接続されている。またスイッチ素子４６ｂのソースは端子Ｔ3に接続されている。また各スイッチ素子（４６ａ、４６ｂ）のゲートには、レベルシフト回路４５から制御信号ＳHが入力される。
【００５８】
このようにドライバ４６は、各スイッチ素子（４６ａ、４６ｂ）により形成されたインバータ回路を有しており、駆動電圧入力ラインＬ-inが、当該インバータ回路の正側電源ラインとなっている。駆動電圧入力ラインＬ-inには、電圧ＶDRV等に応じた駆動電圧Ｖｄが入力される。また当該インバータ回路の負側電源ラインは、端子Ｔ3に接続されている。
【００５９】
またドライバ４６の駆動電圧入力ラインＬ-inは、放電スイッチ４４を有する放電ラインＬ−disを介して、端子Ｔ3に接続されている。放電ラインＬ−disは、ドライバ４６が有するインバータ回路の正側電源ライン（駆動電圧入力ラインＬ-in）と負側電源ラインの間を短絡させ、正側電源ライン側から負側電源ライン側への放電を可能とする役割を果たす。放電スイッチ４４は、放電ラインＬ−disの導通／遮断を切替える役割を果たす。
【００６０】
制御信号ＳHがオン（Ｌレベル）になると、スイッチ素子４６ａがオン（導通状態）となり、スイッチ素子４６ｂがオフ（遮断状態）となる。これにより、ゲート電圧ＶHGのレベルは駆動電圧Ｖｄに応じたＨレベルとなり、Ｈレベルのゲート電圧ＶHGが出力される。すなわちドライバ４６は、制御信号ＳHがオンになったときに、このようなオン動作を行うこととなる。
【００６１】
一方、制御信号ＳHがオフ（Ｈレベル）になると、スイッチ素子４６ａがオフとなり、スイッチ素子４６ｂがオンとなる。これにより、ゲート電圧ＶHGのレベルはＬレベルとなり、Ｌレベルのゲート電圧ＶHGが出力される。すなわちドライバ４６は、制御信号ＳHがオフになったときに、このようなオフ動作を行うこととなる。ドライバ４６は、制御信号ＳHに基づいてオン動作とオフ動作を切替えて行い、スイッチング動作が行われるようにＦＥＴ４８を駆動させる。
【００６２】
［過電流保護動作］
スイッチングレギュレータ１は、通常時には上記動作を行う一方、過電流が検出されたときには過電流保護動作を行う。過電流保護動作は、各ＦＥＴ（４８、４９）をオフにして過電流を抑制し、過電流に起因する不具合を防止する動作である。
【００６３】
なおスイッチングレギュレータ１は、過電流保護動作の際にゲート電圧ＶHGが徐々に（緩やかに）小さくなるようにし、スパイク電圧（図１１を参照）の発生が抑えられるよう配慮されている。過電流保護動作の詳細について、ＦＥＴ４８に過電流が流れるケースを例に挙げ、図３および図４を参照しながら説明する。
【００６４】
なお図４は、ＦＥＴ４８を流れる電流Ｉsが所定の過電流レベルに達して、過電流保護動作が行われる際の各信号等のタイミングチャートを表している。より具体的には、図４は上から順に、（Ａ）過電流検出信号ＳOCP、（Ｂ）制御信号ＳH、（Ｃ）ゲート電圧ＶHG、（Ｄ）ＦＥＴ４８のソース−ドレイン間を流れる電流Ｉs、および（Ｅ）ＦＥＴ４８のドレイン電圧Ｖsの各タイミングチャートを表している。
【００６５】
制御信号ＳHがオン（Ｌレベル）になると、ゲート電圧ＶHGがＨレベルに移行してＦＥＴ４８のソース−ドレイン間が導通し、電流Ｉsが上昇する。そして電流Ｉsが過電流レベルに達すると（図４に示すタイミングＴa）、過電流保護回路３４によって過電流が検出され、過電流検出信号ＳOCPがオンとなる。
【００６６】
過電流検出信号ＳOCPがオンになると、ブートスイッチ４２が開くとともに、放電スイッチ４４がオンとなる。なおこのとき、制御回路３７は制御信号ＳHをオンの状態に固定するため、制御信号ＳHはオンの状態を維持する。ブートスイッチ４２が開くことにより、駆動電圧入力ラインＬ-inとコンデンサＣ１の間は遮断される。また放電スイッチ４４がオンとなることにより、放電ラインＬ−disが導通する。
【００６７】
放電ラインＬ−disが導通した状態では、図３に示すＬｎ１〜Ｌｎ３の各放電経路を介して、出力ラインＬ-outからの放電が可能となる。なお放電経路Ｌｎ１はスイッチ素子４６ａと放電ラインＬ−disを含む経路であり、放電経路Ｌｎ２はボディダイオード４６ｃと放電ラインＬ−disを含む放電経路であり、放電経路Ｌｎ３は放電抵抗５０を含む放電経路である。
【００６８】
なお各放電経路を用いた放電の速さは、主に、各放電経路に影響を及ぼす抵抗（放電スイッチ４４のオン抵抗や、放電抵抗５０など）および容量（ＦＥＴ４８のゲート容量や、ボディダイオード４６ｃが有する容量など）によって定まる時定数τに依拠する。
【００６９】
時定数τは、電圧Ｖsのスパイク電圧が抑えられる程度にゲート電圧ＶHGがＨレベルから徐々に小さくなるようにするため、出力ラインＬ-outからの放電が徐々に行われるように予め適切に設定されている。なお当該放電が行われる際、ブートスイッチ４２は開いているため、コンデンサＣ１の容量が時定数τへ影響を与えることは回避される。
【００７０】
当該放電の開始直後は、各放電経路のうち放電経路Ｌｎ１による放電が支配的となる。そして当該放電がある程度進行し、出力ラインＬ-outの電圧が所定電圧値（以下、便宜的に「オフ電圧値Ｖｔ」と称する）以下になると（図４に示すタイミングＴb）、それ以降は、制御信号ＳHがオンの状態に維持されていてもスイッチ素子４６ａはオフとなり、放電経路Ｌｎ１は遮断される。
【００７１】
放電経路Ｌｎ１が遮断された後、出力ラインＬ-outからの放電は、放電経路Ｌｎ２と放電経路Ｌｎ３を介して継続される。また、出力ラインＬ-outの電圧がボディダイオード４６ｃの電圧Ｖｆ以下となった後は、放電経路Ｌｎ２による放電は行われず、放電経路Ｌｎ３を介して放電が継続される。
【００７２】
このようにして出力ラインＬ-outからの放電が行われると、ゲート電圧ＶHGは徐々に小さくなり、最終的にはＬレベルにほぼ等しくなる。ＦＥＴ４８は、ゲート電圧HGが徐々に小さくなる過程において所定電圧を下回ると、オフすることになる。
【００７３】
上述した出力ラインＬ-outからの放電により、図４に示すようにゲート電圧ＶHGが徐々に小さくなるため、電圧Ｖsは徐々に小さくなる。そのため本実施形態によれば、電圧Ｖsのスパイク電圧は抑えられるようになっている。これにより、ＦＥＴ４８の耐圧破壊は未然に防がれる。
【００７４】
また当該放電は、スイッチ素子４６ａを導通状態としておき、主に放電経路Ｌｎ１を用いて行うことが可能となっている。そのため本実施形態によれば、主要な放電経路を出力ラインＬ-outに直接設けること等は必要無く、比較的簡易な構成により当該放電が可能となっている。
【００７５】
また上記説明ではＦＥＴ４８に過電流が流れる場合の動作について言及したが、ＦＥＴ４９に過電流が流れる場合についてもこれに準じた動作が行われるようにし、スパイク電圧の発生を抑えながら過電流が抑えられるようにしても良い。なおこの場合、ＦＥＴ４９を駆動するドライバ４７の駆動電圧入力ラインにコンデンサＣ１等は接続されていないため、放電時にこれらを切り離す動作（先述した、ブートスイッチ４２を開く動作に相当）は不要である。
【００７６】
［各種電気機器への適用］
スイッチングレギュレータ１は、主に電源用装置として各種電気機器へ適用することが可能である。その一例として、スイッチングレギュレータ１を搭載したテレビ（テレビジョン受像機）を挙げ、その構成について以下に説明する。
【００７７】
図５は、当該テレビＸの構成例を示すブロック図である。また図６Ａ〜図６Ｃは、それぞれ、テレビＸの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。
【００７８】
チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャンネルの放送信号を選局する。デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【００７９】
表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、液晶表示パネルやプラズマ表示パネルなどを用いることができる。スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。
【００８０】
操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【００８１】
制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ［central processing unit］などを用いることができる。電源部Ｘ８は、スイッチングレギュレータ１を有し、スイッチンレギュレータ１の出力電圧Ｖo（出力電力）を上記各部Ｘ１〜Ｘ７に供給するよう構成されている。上述した構成のテレビＸによれば、スイッチングレギュレータ１の出力を用いて駆動させることが可能である。
【００８２】
２．第２実施形態
次に、第２実施形態について説明する。なお第２実施形態は、ブートスイッチ４２の設置を省略した点を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００８３】
図７は、第２実施形態における、ドライバ４６およびその周辺の構成を示したものである。第１実施形態では、出力ラインＬ-outからの放電が行われる際に、コンデンサＣ１が時定数τに影響を及ぼすことを回避するため、ブートスイッチ４２を開くようにしていた。これにより、例えば、コンデンサＣ１の容量が大き過ぎることにより、時定数τの適切な設定が困難であるという不具合は解消される。
【００８４】
しかし、コンデンサＣ１の容量等によっては、当該容量をも含めて時定数τを適切に設定することが可能な場合がある。この場合、当該容量をも含めて時定数τを適切に設定しておき、図７に示すようにブートスイッチ４２の設置を省略するようにしても良い。
【００８５】
３．第３実施形態
次に、第３実施形態について説明する。なお第３実施形態は、放電ラインＬ−disに抵抗を挿入した点を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００８６】
図８は、第３実施形態における、ドライバ４６およびその周辺の構成を示したものである。本図に示すように、放電ラインＬ−disには抵抗４３が設けられている。なお本実施形態では、抵抗４３は放電スイッチ４４の上流側に設けられているが、下流側に設けられるようにしても構わない。
【００８７】
抵抗４３は、時定数τの調節に利用され得る。例えば、放電スイッチ４４のオン抵抗が小さ過ぎる場合、或いは、放電スイッチ４４としてオン抵抗を有さない素子が採用されるような場合に、時定数τを所望値とするにあたっての不足分の抵抗を補うように、抵抗４３が設けられる。このように抵抗４３を用いることにより、時定数τを適切に設定することが容易となる。
【００８８】
４．第４実施形態
次に、第４実施形態について説明する。なお第４実施形態は、ボディダイオード４６ｃおよび放電抵抗５０の設置を省略した点を除き、基本的に第１実施形態と同様である。以下の説明では、第１実施形態と異なる部分の説明に重点をおき、共通する部分については説明を省略することがある。
【００８９】
図９は、第４実施形態における、ドライバ４６およびその周辺の構成を示したものである。既に説明した通り、放電が進行して出力ラインＬ-outの電圧がオフ電圧値Ｖt以下となると、スイッチ素子４６ａがオフとなり放電経路Ｌｎ１は遮断されるが、第１実施形態では、放電経路Ｌｎ２や放電経路Ｌｎ３を用いて放電が継続されるようにしていた。これにより、出力ラインＬ-outの電圧レベルが十分に下がるまで放電が行われ、ＦＥＴ４８を確実にオフさせることが可能である。
【００９０】
但しオフ電圧値Ｖtが、ＦＥＴ４８がオフとなるゲート電圧ＶHGの電圧値よりも低い場合、放電経路Ｌｎ１が遮断される前に、ＦＥＴ４８をオフさせることが可能である。そのためこのような場合には、放電経路Ｌｎ２および放電経路Ｌｎ３を省略することが可能であり、図９に示すように、ボディダイオード４６ｃおよび放電抵抗５０の設置が省略されるようにしても良い。
【００９１】
この場合、過電流保護動作時の出力ラインＬ-outからの放電は、放電経路Ｌｎ１のみを用いて行われることとなる。なお、ボディダイオード４６ｃおよび放電抵抗５０の両方の設置が省略される代わりに、何れか一方のみの設置が省略されるようにしても構わない。
【００９２】
５．その他
以上に説明した通り、スイッチングレギュレータ１が有する電気回路は、ゲート電圧ＶHGがゲートに入力されるＦＥＴ４８、および、ドライバ４６を備えている。なおドライバ４６は、駆動電圧Ｖdが入力される駆動電圧入力ラインＬ-in、ゲート電圧ＶHGを出力する出力ラインＬ-out、および駆動電圧入力ラインＬ-inと出力ラインＬ-outの間の導通／遮断を切替えるスイッチ素子４６ａが設けられており、スイッチ素子４６ａを導通状態として駆動電圧Ｖdに応じたＨレベルのゲート電圧ＶHGを出力するオン動作、および、スイッチ素子４６ａを遮断状態としてＬレベルのゲート電圧ＶHGを出力するオフ動作を行う。
【００９３】
また当該電気回路は、ＦＥＴ４８のソース‐ドレイン間を流れる過電流を検出する過電流保護回路３４（過電流検出部）、および、駆動電圧入力ラインＬ-inに接続されている放電ラインＬ−disと、放電ラインＬ−disの導通／遮断を切替える放電スイッチ４４を備えている。
【００９４】
そして更に当該電気回路は、過電流が検出されたとき、スイッチ素子４６ａを導通状態としたまま放電スイッチ４４を導通状態とし、スイッチ素子４６ａおよび放電ラインＬ−disを介した出力ラインＬ-outからの放電により、ゲート電圧ＶHGをＨレベルから徐々に小さくするようになっている。そのため当該電気回路によれば、簡易な構成によりスパイク電圧の発生を抑えつつ、ＦＥＴに流れる過電流を抑制することが可能となっている。
【００９５】
またこのようなＦＥＴを有する電気回路は、スイッチングレギュレータに限られず、ＦＥＴが用いられる電気機器に広く適用することが可能であり、特に、ＦＥＴに過電流が流れる虞のある電気機器に対して好適である。
【００９６】
なお本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９７】
本発明は、ＦＥＴを備える各種回路に利用することができる。
【符号の説明】
【００９８】
１    スイッチングレギュレータ
１０    スイッチング電源ＩＣ
２１    ＶＲＥＦ電圧生成回路
２２    ＶＲＥＧ電圧生成回路
２３    ＶＤＲＶ電圧生成回路
２４、２５    分圧抵抗
２６    バイアス電流生成回路
２７    低電圧誤動作防止回路
２８    サーマルシャットダウン回路
３１    コンパレータ
３２    保護用回路
３３    オンタイム設定回路
３４    過電流保護回路
３５    遅延制御回路
３６    ソフトスタート回路
３７    制御回路
４１    ダイオード
４２    ブートスイッチ
４４    放電スイッチ
４５    レベルシフト回路
４６、４７    ドライバ
４６ａ、４６ｂ    スイッチ素子
４６ｃ            ボディダイオード
４８、４９        ＦＥＴ
５０              放電抵抗
Ｃ１〜Ｃ５        コンデンサ
Ｌ１              インダクタ
Ｌ-dis            放電ライン
Ｌ-in            ドライバ４６の駆動電圧入力ライン
Ｌ-out            ドライバ４６の出力ライン
Ｌｎ１〜Ｌｎ３    放電経路
Ｒ１〜Ｒ５        抵抗
Ｔout      スイッチングレギュレータ１の出力端子
Ｘ      テレビ
Ｘ０    アンテナ
Ｘ１    チューナ部
Ｘ２    デコーダ部
Ｘ３    表示部
Ｘ４    スピーカ部
Ｘ５    操作部
Ｘ６    インタフェイス部
Ｘ７    制御部
Ｘ８    電源部
【図１】
0005870712.tif 000002
【図２】
0005870712.tif 000003
【図３】
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【図４】
0005870712.tif 000005
【図５】
0005870712.tif 000006
【図６Ａ】
0005870712.tif 000007
【図６Ｂ】
0005870712.tif 000008
【図６Ｃ】
0005870712.tif 000009
【図７】
0005870712.tif 000010
【図８】
0005870712.tif 000011
【図９】
0005870712.tif 000012
【図１０】
0005870712.tif 000013
【図１１】
0005870712.tif 000014