(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、  前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、
前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、
前記第１の柱状半導体層上部を取り囲む第５のゲート絶縁膜と、
前記第５のゲート絶縁膜を取り囲む側壁状の第１のコンタクト電極と、ここで、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とが電気的に接続されており、前記第１のコンタクト電極は所定の値の仕事関数を有する金属からなる、
を有することを特徴とする半導体装置。
【請求項２】
前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜と、  前記第３のゲート絶縁膜の周囲に形成された第２の制御ゲートと、
前記第２の柱状半導体層の周囲に形成され、前記第３のゲート絶縁膜より上の位置に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された第２の選択ゲートと、
前記第２の柱状半導体層上部を取り囲む第６のゲート絶縁膜と、
前記第６のゲート絶縁膜を取り囲む第２のコンタクト電極と、
前記第２の柱状半導体層上部と前記第２のコンタクト電極上部に接続されたソース配線と、
を有し、
前記第２のコンタクト電極は前記ソース配線方向に対し垂直な方向に側壁状に形成されるのであって、
前記ソース配線方向に隣接する前記第２のコンタクト電極は、前記第２のコンタクト電極の層で前記ソース配線方向に繋がっていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のゲート絶縁膜は、電荷蓄積層として窒化膜を含むことを特徴とする請求項１または４に記載の半導体装置。
【請求項６】
前記第１の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第１の制御ゲートの周囲と底部に形成された前記第１のゲート絶縁膜
をさらに有することを特徴とする請求項１または４に記載の半導体装置。
【請求項９】
前記第２の制御ゲートの周囲と底部に形成された前記第３のゲート絶縁膜
をさらに有することを特徴とする請求項４に記載の半導体装置。
【請求項１０】
前記第１の選択ゲートの前記第１の柱状半導体層側の面に対して反対側の周囲と底部に形成された前記第２のゲート絶縁膜
を有することを特徴とする請求項１または４に記載の半導体装置。
【請求項１１】
前記第２の選択ゲートの前記第２の柱状半導体層側の面に対して反対側の周囲と底部に形成された前記第４のゲート絶縁膜
を有することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の製造方法に関する。
【０００２】
近年、メモリの集積度を高めるために、メモリセルを三次元的に配置した半導体記憶装置が提案されている（例えば、特許文献１、特許文献２を参照）。
【０００３】
ポリシリコン膜と酸化珪素膜を交互に形成し、メモリトランジスタの柱状の半導体を形成するためのメモリプラグホールを形成し、メモリプラグホールにアモルファスシリコン膜を堆積し、柱状のアモルファスシリコン層を形成している。その後、フォトエッチング工程により、選択ゲートトランジスタの層を分離している（例えば、特許文献１を参照）。
【０００４】
また、選択ゲートトランジスタの層及びワード線が分離されていることが示されている（例えば、特許文献２を参照）。
【０００５】
ポリシリコン膜と酸化珪素膜を交互に形成し、メモリトランジスタの柱状の半導体を形成するためのメモリプラグホールを形成し、メモリプラグホールにアモルファスシリコン膜を堆積し、柱状のアモルファスシリコン層を形成し、その後、フォトエッチング工程により、選択ゲートトランジスタの層を分離し、選択ゲートが柱状のアモルファスシリコン層を取り囲む構造にするためには、選択ゲートトランジスタの層の分離のためのフォトレジストは、柱状アモルファスシリコン層を覆う必要があり、マスク合わせ余裕が必要となり、一本の柱状のアモルファスシリコン層当たりの面積が増大する。
【０００６】
また、アモルファスシリコンもしくは多結晶シリコンが柱状シリコン層に用いられると、結晶粒界により、電荷の移動度が低下し、読み出し速度が低下する。
【０００７】
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
【０００８】
シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
【０００９】
従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献３を参照）。
【００１０】
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献４を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２０１３−４６９０号公報
【特許文献３】特開２００４−３５６３１４号公報
【特許文献４】特開平１１−２９７９８４号公報
【非特許文献】
【００１２】
【非特許文献１】IEDM2007 K.Mistry et.al, pp 247-250
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１の制御ゲートと、前記第１の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第１の柱状半導体層の周囲に形成され、前記第１のゲート絶縁膜より上の位置に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第１の選択ゲートと、前記第１の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第１の柱状半導体層上部を取り囲む第５のゲート絶縁膜と、前記第５のゲート絶縁膜を取り囲む第１のコンタクト電極と、前記第１のコンタクト電極上部と前記第１の柱状半導体層上部とが接続されているのであって、を有することを特徴とする。
【００１５】
また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
【００１６】
また、前記第１のコンタクト電極は金属からなり、前記第１のコンタクト電極の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
【００１７】
また、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第２の制御ゲートと、前記第２の制御ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第２の柱状半導体層の周囲に形成され、前記第３のゲート絶縁膜より上の位置に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第２の選択ゲートと、前記第２の選択ゲートは前記フィン状半導体層に直交する方向に延在するのであって、前記第２の柱状半導体層上部を取り囲む第６のゲート絶縁膜と、前記第６のゲート絶縁膜を取り囲む第２のコンタクト電極と、前記第２の柱状半導体層上部と前記第２のコンタクト電極上部に接続された前記フィン状半導体層に直交する方向に延在するソース配線と、を有することを特徴とする。
【００１８】
また、前記第１のゲート絶縁膜は、電荷蓄積層として窒化膜を含むことを特徴とする。
【００１９】
また、前記第１の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする。
【００２０】
また、前記第２の制御ゲートは、前記基板に垂直方向に２つ以上配置されることを特徴とする。
【００２１】
また、前記第１の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、前記第１の制御ゲートの周囲と底部に形成された前記第１のゲート絶縁膜と、を有することを特徴とする。
【００２２】
また、前記第２の柱状半導体層の前記フィン状半導体層に直交する方向の幅は前記フィン状半導体層の前記フィン状半導体層に直交する方向の幅と同じであって、前記第２の制御ゲートの周囲と底部に形成された前記第３のゲート絶縁膜と、を有することを特徴とする。
【００２３】
また、前記フィン状半導体層上部の前記第１の柱状半導体層と前記第２の柱状半導体層との間に形成された第１の拡散層を有することを特徴とする。
【００２４】
また、前記第１の選択ゲートの周囲と底部に形成された前記第２のゲート絶縁膜と、
を有することを特徴とする。
【００２５】
また、前記第２の選択ゲートの周囲と底部に形成された前記第４のゲート絶縁膜と、
を有することを特徴とする。
【００２６】
また、本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程と、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程と、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程と、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程と、前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程と、を有することを特徴とする。
【００２７】
また、前記第６工程が二回以上繰り返されることを特徴とする。
【００２８】
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、選択ゲートと、柱状半導体層との合わせずれをなくすことができ、基板上に形成されたフィン状半導体層上に柱状半導体層が形成される半導体装置の構造及び製造方法を提供することができる。
【００３０】
制御ゲート端部及び選択ゲート端部は別途加工をする必要があるが、２個のマスクで、自己整合で、フィン状半導体層、柱状半導体層、制御ゲート、選択ゲートを形成することができる。
【００３１】
選択ゲートと、柱状半導体層との合わせずれをなくすことができる。さらに、制御ゲートと、柱状半導体層との合わせずれをなくすことができる。従って、柱状半導体層当たりの面積を縮小することができる。
【００３２】
また、基板上に形成されたフィン状半導体層上に柱状半導体層が形成されるため、柱状半導体層は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。  
【００３３】
また、ポリシリコンで第１のダミーゲートと第２のダミーゲートと第３のダミーゲートと第４のダミーゲートとを作成し、その後、層間絶縁膜を堆積後、化学機械研磨により第１のダミーゲートと第２のダミーゲートと第３のダミーゲートと第４のダミーゲートとを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、金属を制御ゲートと選択ゲートに用いたＳＧＴ型フラッシュメモリを容易に形成できる。
【００３４】
また、制御ゲートの周囲と底部に形成されたゲート絶縁膜により、制御ゲートは、柱状半導体層とフィン状半導体層とから絶縁をすることができる。
【００３５】
また、選択ゲートの周囲と底部に形成されたゲート絶縁膜により、選択ゲートは、柱状半導体層と制御ゲートとから絶縁をすることができる。
【００３６】
また、フィン状半導体層の周囲に形成された第１の絶縁膜により素子分離がなされるため、第１の柱状半導体層とフィン状半導体層と第２の柱状半導体層とで、メモリストリングスを形成することができる。
【００３７】
メタルゲートラストプロセスをＳＧＴに適用しようとすると、柱状半導体層上部がポリシリコンゲートに覆われるため、柱状半導体層上部に拡散層を形成することが難しい。従って、ポリシリコンゲート形成前に柱状半導体層上部に拡散層を形成することとなる。一方、本発明では、柱状半導体層上部に拡散層を形成せず、柱状半導体層上部を金属と半導体との仕事関数差によってｎ型半導体層もしくはｐ型半導体層として機能させることができる。従って、柱状半導体層上部に拡散層を形成する工程を削減することができる。
【図面の簡単な説明】
【００３８】
【図１】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００３９】
本発明の一実施形態に係る半導体装置の構造を図１に示す。
【００４０】
図１(ｂ)(ｃ)には、この半導体装置の構造が、シリコン基板１０１上に形成されたフィン状シリコン層１０４と、前記フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６とを有することを示している。
【００４１】
図１(ｂ)を参照すると、前記フィン状シリコン層１０４上に形成された第１の柱状シリコン層１１３と、前記第１の柱状シリコン層１１３の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２７ａと、前記第１のゲート絶縁膜１２７ａの周囲に形成された第１の制御ゲート１２８ａと、前記第１のゲート絶縁膜１２７ａより上の位置に形成された第２のゲート絶縁膜１３１ａと、前記第２のゲート絶縁膜１３１ａの周囲に形成された第１の選択ゲート１３２ａと、前記第１の柱状シリコン層１１３上部を取り囲む第５のゲート絶縁膜１３３ａと、前記第５のゲート絶縁膜１３３ａを取り囲む第１のコンタクト電極１３４ｃと、を有する。ここで、前記第１の制御ゲート１２８ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１の柱状シリコン層１１３の周囲に形成され、前記第１の選択ゲート１３２ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１のコンタクト電極１３４ｃ上部と前記第１の柱状シリコン層１１３上部とが第３のコンタクト電極１３８ａにより接続されている。
【００４２】
前記第１のコンタクト電極１３４ｃは金属からなり、前記第１のコンタクト電極１３４ｃの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。
【００４３】
前記第１のコンタクト電極１３４ｃは金属からなり、前記第１のコンタクト電極１３４ｃの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。
【００４４】
柱状シリコン層上部に拡散層を形成せず、柱状シリコン層上部を金属と半導体との仕事関数差によってｎ型シリコン層もしくはｐ型シリコン層として機能させることができる。従って、柱状シリコン層上部に拡散層を形成する工程を削減することができる。
【００４５】
また、第１のゲート絶縁膜１２７ａと第１の制御ゲート１２８ａより上の位置に、前記第１の柱状シリコン層１１３の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２９ａと、前記第１のゲート絶縁膜１２９ａの周囲に形成された第１の制御ゲート１３０ａと、を有する。ここで、前記第１の制御ゲート１３０ａは前記フィン状シリコン層１０４に直交する方向に延在し、前記第１の制御ゲート１２８ａ、１３０ａは、前記基板に垂直方向に２つ以上配置されている。
【００４６】
図１(ｃ)に示すように、前記フィン状シリコン層１０４上に形成された第２の柱状シリコン層１１４と、前記第２の柱状シリコン層１１４の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２７ｂと、前記第３のゲート絶縁膜１２７ｂの周囲に形成された第２の制御ゲート１２８ｂと、前記第２の柱状シリコン層１１４の周囲に形成され、前記第３のゲート絶縁膜１２７ｂより上の位置に形成された第４のゲート絶縁膜１３１ｂと、前記第４のゲート絶縁膜１３１ｂの周囲に形成された第２の選択ゲート１３２ｂと、前記第２の柱状シリコン層１１４上部を取り囲む第６のゲート絶縁膜１３３ｂと、前記第６のゲート絶縁膜１３３ｂを取り囲む第２のコンタクト電極１３４ｂと、前記第２の柱状シリコン層１１４上部と前記第２のコンタクト電極１３４ｂ上部に接続された前記フィン状シリコン層１０４に直交する方向に延在するソース配線１３５ｂと、を有する。ここで、前記第２の制御ゲート１２８ｂは前記フィン状シリコン層１０４に直交する方向に延在し、前記第２の選択ゲート１３２ｂは前記フィン状シリコン層１０４に直交する方向に延在する。
【００４７】
また、第３のコンタクト電極１３８ａに接続されたフィン状シリコン層１０４に平行な方向に延在する第１のビット線１３５ａを有する。
【００４８】
また、第１のビット線１３５ａに接続された、第１のビット線１３５ａに平行な方向に延在する第２のビット線１４０ａを有する。
【００４９】
また、第３のゲート絶縁膜１２７ｂと第２の制御ゲート１２８ｂより上の位置に、前記第２の柱状シリコン層１１４の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２９ｂと、前記第３のゲート絶縁膜１２９ｂの周囲に形成された第２の制御ゲート１３０ｂと、を有する。前記第２の制御ゲート１３０ｂは前記フィン状シリコン層１０４に直交する方向に延在する。前記第２の制御ゲート１２８ｂ、１３０ｂは、前記基板に垂直方向に２つ以上配置されている。
【００５０】
前記フィン状シリコン層１０４上部の前記第１の柱状シリコン層１１３と前記第２の柱状シリコン層１１４との間に形成された第１の拡散層１２４を有する。
【００５１】
基板上に形成されたフィン状シリコン層１０４上に第１と第２の柱状シリコン層１１３、１１４が形成されるため、第１と第２の柱状シリコン層１１３、１１４は、単結晶であり、電荷の移動度が粒界により低下することを回避することができ、粒界により読み出し速度が低下することを回避することができる。  
【００５２】
また、フィン状シリコン層１０４の周囲に形成された第１の絶縁膜１０６により素子分離がなされるため、第１の柱状シリコン層１１３とフィン状シリコン層１０４と第２の柱状シリコン層１１４とで、メモリストリングスを形成することができる。
【００５３】
また、第１のゲート絶縁膜１２７ａ、第３のゲート絶縁膜１２７ｂは、電荷蓄積層として窒化膜を含むことが好ましい。酸化膜、窒化膜、酸化膜の積層構造としてもよい。
【００５４】
また、第１と第２の制御ゲート１２８ａ、１２８ｂの周囲と底部に形成された第１と第３のゲート絶縁膜１２７ａ、１２７ｂにより、第１の制御ゲート１２８ａ、１２８ｂは、第１と第２の柱状シリコン層１１３、１１４とフィン状シリコン層１０４とから絶縁をすることができる。
【００５５】
また、第１と第２の選択ゲート１３２ａ、１３２ｂの周囲と底部に形成された第２と第４のゲート絶縁膜１３１ａ、１３１ｂにより、第１と第２の選択ゲート１３２ａ、１３２ｂは、第１と第２の柱状半導体層１１３、１１４と第１と第２の制御ゲート１３０ａ、１３０ｂとから絶縁をすることができる。
【００５６】
後述の本発明の半導体装置の製造方法により、前記第１の柱状シリコン層１１３の前記フィン状シリコン層１０４に直交する方向の幅は前記フィン状シリコン層１０４の前記フィン状シリコン層１０４に直交する方向の幅と同じであって、前記第２の柱状シリコン層１１４の前記フィン状シリコン層１０４に直交する方向の幅は前記フィン状シリコン層１０４の前記フィン状シリコン層に直交する方向の幅１０４と同じとなる。
【００５７】
図１(ａ)に示すように、シリコン基板１０１上に形成されたフィン状シリコン層１０５と、前記フィン状シリコン層１０５の周囲に形成された第１の絶縁膜１０６とを有する。
【００５８】
図１(ａ)に示すように、前記フィン状シリコン層１０５上に形成された第１の柱状シリコン層１１５と、前記第１の柱状シリコン層１１５の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２７ａと、前記第１のゲート絶縁膜１２７ａの周囲に形成された第１の制御ゲート１２８ａと、前記第１の柱状シリコン層１１５の周囲に形成され、前記第１のゲート絶縁膜１２７ａより上の位置に形成された第２のゲート絶縁膜１３１ａと、前記第２のゲート絶縁膜１３１ａの周囲に形成された第１の選択ゲート１３２ａと、前記第１の柱状シリコン層１１５上部を取り囲む第５のゲート絶縁膜１３３ａと、前記第５のゲート絶縁膜１３３ａを取り囲む第１のコンタクト電極１３４ｄと、を有する。前記第１の制御ゲート１２８ａは前記フィン状シリコン層１０５に直交する方向に延在する。前記第１の選択ゲート１３２ａは前記フィン状シリコン層１０５に直交する方向に延在する。前記第１のコンタクト電極１３４ｄ上部と前記第１の柱状シリコン層１１５上部とが第３のコンタクト電極１３８ｂにより接続されている。
【００５９】
また、第１のゲート絶縁膜１２７ａと第１の制御ゲート１２８ａより上の位置に、前記第１の柱状シリコン層１１５の周囲に形成された電荷蓄積層を含む第１のゲート絶縁膜１２９ａと、前記第１のゲート絶縁膜１２９ａの周囲に形成された第１の制御ゲート１３０ａと、を有する。前記第１の制御ゲート１２８ａ、１３０ａは、前記基板に垂直方向に２つ以上配置されている。前記第１の制御ゲート１３０ａは前記フィン状シリコン層１０５に直交する方向に延在する。
【００６０】
図１(ｃ)に示すように、には、前記フィン状シリコン層１０５上に形成された第２の柱状シリコン層１１６と、前記第２の柱状シリコン層１１６の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２７ｂと、前記第３のゲート絶縁膜１２７ｂの周囲に形成された第２の制御ゲート１２８ｂと、前記第２の柱状シリコン層１１６の周囲に形成され、前記第３のゲート絶縁膜１２７ｂより上の位置に形成された第４のゲート絶縁膜１３１ｂと、前記第４のゲート絶縁膜１３１ｂの周囲に形成された第２の選択ゲート１３２ｂと、前記第２の柱状シリコン層１１６上部を取り囲む第６のゲート絶縁膜１３３ｂと、前記第６のゲート絶縁膜１３３ｂを取り囲む第２のコンタクト電極１３４ｂと、前記第２の柱状シリコン層１１６上部と前記第２のコンタクト電極１３４ｂ上部に接続された前記フィン状シリコン層１０５に直交する方向に延在するソース配線１３５ｂと、を有する。前記第２の制御ゲート１２８ｂは前記フィン状シリコン層１０５に直交する方向に延在する。前記第２の選択ゲート１３２ｂは前記フィン状シリコン層１０５に直交する方向に延在する。
【００６１】
また、第１の柱状シリコン層１１５上部に接続されたフィン状シリコン層１０５に平行な方向に延在する第１のビット線１３５ｂを有する。
【００６２】
また、第１のビット線１３５ｂに接続された、第１のビット線１３５ｂに平行な方向に延在する第２のビット線１４０ｂを有する。
【００６３】
また、第３のゲート絶縁膜１２７ｂと第２の制御ゲート１２８ｂより上の位置に、前記第２の柱状シリコン層１１６の周囲に形成された電荷蓄積層を含む第３のゲート絶縁膜１２９ｂと、前記第３のゲート絶縁膜１２９ｂの周囲に形成された第２の制御ゲート１３０ｂと、を有する。前記第２の制御ゲート１２８ｂ、１３０ｂは、前記基板に垂直方向に２つ以上配置されている。前記第２の制御ゲート１３０ｂは前記フィン状シリコン層１０５に直交する方向に延在する。
【００６４】
前記フィン状シリコン層１０５上部の前記第１の柱状シリコン層１１５と前記第２の柱状シリコン層１１６との間に形成された第１の拡散層１２５を有する。
【００６５】
以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２〜図４６を参照して説明する。
【００６６】
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
【００６７】
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
【００６８】
図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【００６９】
図４に示すように、第１のレジスト１０２、１０３を除去する。
【００７０】
図５に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
【００７１】
図６に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。
【００７２】
以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
【００７３】
次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
【００７４】
図７に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
【００７５】
図８に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
【００７６】
図９に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
【００７７】
図１０に示すように、第１と第２の制御ゲート１２８ａ、１２８ｂ、１３０ａ、１３０ｂと第１と第２の選択ゲート１３２ａ、１３２ｂと第１の柱状シリコン層１１３、１１５と第２の柱状半導体層１１４、１１６を形成するための第２のレジスト１１１、１１２を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
【００７８】
図１１に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１３、１１５と前記第１のポリシリコンによる第１のダミーゲート１０９ａと第２の柱状シリコン層１１４、１１６と前記第１のポリシリコンによる第２のダミーゲート１０９ｂを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
【００７９】
図１２に示すように、第２のレジスト１１１、１１２を除去する。
【００８０】
以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、制御ゲートと選択ゲートと第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
【００８１】
次に、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
【００８２】
図１３に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６と前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂの周囲に第４の絶縁膜１１７を形成する。
【００８３】
図１４に示すように、第４の絶縁膜１１７の周囲に第２のポリシリコン１２３を堆積する。
【００８４】
図１５に示すように、第２のポリシリコン１２３をエッチングすることにより、前記第１のダミーゲート１０９ａと前記第１の柱状シリコン層１１３、１１５と前記第２のダミーゲート１０９ｂと前記第２の柱状シリコン層１１４、１１６の側壁に残存させ、第３のダミーゲート１２３ａと第４のダミーゲート１２３ｂを形成する。このとき、第４の絶縁膜１１７は分離され、第４の絶縁膜１１７ａ、１１７ｂとなってもよい。
【００８５】
以上により、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
【００８６】
次に、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程を示す。
【００８７】
図１６に示すように、不純物を導入し、前記フィン状半導体層１０４、１０５上部に第１の拡散層１２４、１２５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
【００８８】
図１７に示すように、前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの周囲に、第５の絶縁膜２２５を形成する。第５の絶縁膜２２５は、窒化膜が好ましい。この後、第５の絶縁膜２２５をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、第１の拡散層１２４、１２５上に金属と半導体の化合物層を形成してもよい。
【００８９】
以上により、前記フィン状半導体層上部に第１の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成する第４工程が示された。
【００９０】
次に、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程を示す。
【００９１】
図１８に示すように、層間絶縁膜１２６を堆積する。コンタクトストッパ膜を用いてもよい。
【００９２】
図１９に示すように、化学機械研磨し、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの上部を露出する。
【００９３】
図２０に示すように、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとを除去する。
【００９４】
図２１に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１７ａ、１１７ｂを除去する。
【００９５】
以上により、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去する第５工程が示された。
【００９６】
次に、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程を示す。
【００９７】
図２２に示すように、第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる電荷蓄積層を含む絶縁膜１２７を前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜２２５の内側に形成する。電荷蓄積層を含む絶縁膜１２７は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。
【００９８】
図２３に示すように、ゲート導電膜１２８を堆積する。ゲート導電膜１２８は、金属であることが好ましい。
【００９９】
図２４に示すように、ゲート導電膜１２８のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１の制御ゲート１２８ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２の制御ゲート１２８ｂを形成する。
【０１００】
図２５に示すように、露出した第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる電荷蓄積層を含む絶縁膜１２７を除去する。絶縁膜１２７は分離され、第１のゲート絶縁膜１２７ａと第３のゲート絶縁膜１２７ｂとなる。
【０１０１】
以上により、前記第５工程の後、第１のゲート絶縁膜と第３のゲート絶縁膜となる電荷蓄積層を含む絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、ゲート導電膜を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の制御ゲートを形成し、前記第２の柱状半導体層の周囲に第２の制御ゲートを形成し、露出した前記第１のゲート絶縁膜と前記第３の絶縁膜となる前記電荷蓄積層を含む絶縁膜を除去する第６工程が示された。
【０１０２】
次に、第６工程を繰り返し、第１の制御ゲートが、基板に垂直方向に２つ以上形成され、第２の制御ゲートが、基板に垂直方向に２つ以上形成される工程を示す。
【０１０３】
図２６に示すように、第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる電荷蓄積層を含む絶縁膜１２９を、第１の制御ゲート１２８ａ、第２の制御ゲート１２８ｂの上と、前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜２２５の内側に形成する。電荷蓄積層を含む絶縁膜１２９は、窒化膜を含むことが好ましい。また、酸化膜、窒化膜、酸化膜の積層構造としてもよい。
【０１０４】
図２７に示すように、ゲート導電膜１３０を堆積する。ゲート導電膜１３０は、金属であることが好ましい。
【０１０５】
図２８に示すように、ゲート導電膜１３０のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１の制御ゲート１３０ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２の制御ゲート１３０ｂを形成する。
【０１０６】
図２９に示すように、露出した第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる電荷蓄積層を含む絶縁膜１２９を除去する。絶縁膜１２９は分離され、第１のゲート絶縁膜１２９ａと第３のゲート絶縁膜１２９ｂとなる。
【０１０７】
以上により、第６工程を繰り返し、第１の制御ゲートが、基板に垂直方向に２つ以上形成され、第２の制御ゲートが、基板に垂直方向に２つ以上形成される工程が示された。第１と第２の制御ゲートを基板に垂直方向に４つ形成するには、第６工程を４回繰り返せばよい。
【０１０８】
次に、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程を示す。
【０１０９】
図３０に示すように、第１の柱状シリコン層１１３、１１５周囲と第１の制御ゲート１３０ａ上と、第２の柱状シリコン層１１４、１１６周囲と第２の制御ゲート１３０ｂ上に第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる絶縁膜１３１を堆積する。
【０１１０】
図３１に示すように、ゲート導電膜１３２を堆積する。ゲート導電膜１３２は、金属であることが好ましい。
【０１１１】
図３２に示すように、エッチバックを行い、第１の柱状シリコン層１１３、１１５の周囲に第１の選択ゲート１３２ａを形成し、第２の柱状シリコン層１１４、１１６の周囲に第２の選択ゲート１３２ｂを形成する。
【０１１２】
図３３に示すように、露出した第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる絶縁膜１３１を除去する。絶縁膜１３１は分離され、第２のゲート絶縁膜１３１ａと第４のゲート絶縁膜１３１ｂとなる。
【０１１３】
以上により、前記第６工程の後、前記第１の柱状半導体層周囲と前記第１の制御ゲート上と、前記第２の柱状半導体層周囲と前記第２の制御ゲート上に第２のゲート絶縁膜と第４のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１の選択ゲートを形成し、前記第２の柱状半導体層の周囲に第２の選択ゲートを形成する第７工程が示された。
【０１１４】
次に、前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程を示す。
【０１１５】
図３４に示すように、第１の柱状シリコン層１１３、１１５周囲と第１の選択ゲート１３２ａ上と、第２の柱状シリコン層１１４、１１６周囲と第２の選択ゲート１３２ｂ上に第５のゲート絶縁膜１３３ａと第６のゲート絶縁膜１３３ｂとなる絶縁膜１３３を堆積する。
【０１１６】
図３５に示すように、ゲート導電膜１３４を堆積する。コンタクト導電膜１３４は、金属であることが好ましい。ゲート導電膜１３４の金属の仕事関数は、ｎ型拡散層として機能させるときは、４．０ｅＶから４．２ｅＶの間であることが好ましい。また、ゲート導電膜１３４の金属の仕事関数は、ｐ型拡散層として機能させるときは、５．０ｅＶから５．２ｅＶの間であることが好ましい。
【０１１７】
図３６に示すように、エッチバックを行い、第１の柱状シリコン層１１３、１１５の上部周囲に第１のコンタクト電極１３４ａを形成し、第２の柱状シリコン層１１４、１１６の上部周囲に第２のコンタクト電極１３４ｂを形成する。
【０１１８】
図３７に示すように、露出した絶縁膜１３３をエッチングし、第１の柱状シリコン層１１３、１１５と第２の柱状シリコン層１１４、１１６の上部を露出する。このとき、絶縁膜１３３は分離され、第５のゲート絶縁膜１３３ａと第６のゲート絶縁膜１３３ｂとなる。
【０１１９】
図３８に示すように、第３のコンタクト電極１３８ａ、１３８ｂ、第１のビット線１３５ａ、１３５ｂ、ソース配線１３５ｂ、となる金属１３５を堆積する。
【０１２０】
図３９に示すように、第３のコンタクト電極１３８ａ、１３８ｂ、第１のビット線１３５ａ、１３５ｂ、を形成するための第３のレジスト１３６、１３７を形成する。
【０１２１】
図４０に示すように、金属１３５と第１のコンタクト電極１３４ａをエッチングし、第３のコンタクト電極１３８ａ、１３８ｂ、第１のビット線１３５ａ、１３５ｂが形成される。第１のコンタクト電極１３４ａは分離され、第１のコンタクト電極１３４ｃ、１３４ｄとなる。
【０１２２】
図４１に示すように、第３のレジスト１３６、１３７を除去する。
【０１２３】
図４２に示すように、第２の層間絶縁膜１３９を堆積し、エッチバックをし、第１のビット線１３５ａ、１３５ｂ上部を露出する。
【０１２４】
図４３に示すように、金属１４０を堆積する。
【０１２５】
図４４に示すように、第２のビット線１４０ａ、１４０ｂのための第４のレジスト１４１、１４２を形成する。
【０１２６】
図４５に示すように、金属１４０をエッチングし、第２のビット線１４０ａ、１４０ｂを形成する。
【０１２７】
図４６に示すように、第４のレジスト１４１、１４２を除去する。
【０１２８】
以上により、前記第７工程の後、前記第１の柱状半導体層周囲と前記第１の選択ゲート上と、前記第２の柱状半導体層周囲と前記第２の選択ゲート上に第５のゲート絶縁膜と第６のゲート絶縁膜となる絶縁膜を堆積し、ゲート導電体を堆積し、エッチバックを行い、前記第１の柱状半導体層の上部周囲に第１のコンタクト電極を形成し、前記第２の柱状半導体層の上部周囲に第２のコンタクト電極を形成する第８工程が示された。
【０１２９】
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
【０１３０】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【０１３１】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【０１３２】
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のレジスト
１０４．フィン状シリコン層
１０５．フィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第２のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第２の柱状シリコン層
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第４の絶縁膜
１１７ａ．第４の絶縁膜
１１７ｂ．第４の絶縁膜
１２３．第２のポリシリコン
１２３ａ．第３のダミーゲート
１２３ｂ．第４のダミーゲート
１２４．第１の拡散層
１２５．第１の拡散層
１２６．層間絶縁膜
１２７．絶縁膜
１２７ａ．第１のゲート絶縁膜
１２７ｂ．第３のゲート絶縁膜
１２８．ゲート導電膜
１２８ａ．第１の制御ゲート
１２８ｂ．第２の制御ゲート
１２９．絶縁膜
１２９ａ．第１のゲート絶縁膜
１２９ｂ．第３のゲート絶縁膜
１３０．ゲート導電膜
１３０ａ．第１の制御ゲート
１３０ｂ．第２の制御ゲート
１３１．絶縁膜
１３１ａ．第２のゲート絶縁膜
１３１ｂ．第４のゲート絶縁膜
１３２．ゲート導電膜
１３２ａ．第１の選択ゲート
１３２ｂ．第２の選択ゲート
１３３．絶縁膜
１３３ａ．第５のゲート絶縁膜
１３３ｂ．第６のゲート絶縁膜
１３４．ゲート導電膜
１３４ａ．第１のコンタクト電極
１３４ｂ．第２のコンタクト電極
１３４ｃ．第１のコンタクト電極
１３４ｄ．第１のコンタクト電極
１３５．金属
１３５ａ．第１のビット線
１３５ｂ．第１のビット線
１３６．第３のレジスト
１３７．第３のレジスト
１３８ａ．第３のコンタクト電極
１３８ｂ．第３のコンタクト電極
１３９．第２の層間絶縁膜
１４０．金属
１４１．第４のレジスト
１４２．第４のレジスト
１４０ａ．第２のビット線
１４０ｂ．第２のビット線
２２５．第５の絶縁膜
【図１】
0005928962.tif 000002
【図２】
0005928962.tif 000003
【図３】
0005928962.tif 000004
【図４】
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【図５】
0005928962.tif 000006
【図６】
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【図７】
0005928962.tif 000008
【図８】
0005928962.tif 000009
【図９】
0005928962.tif 000010
【図１０】
0005928962.tif 000011
【図１１】
0005928962.tif 000012
【図１２】
0005928962.tif 000013
【図１３】
0005928962.tif 000014
【図１４】
0005928962.tif 000015
【図１５】
0005928962.tif 000016
【図１６】
0005928962.tif 000017
【図１７】
0005928962.tif 000018
【図１８】
0005928962.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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