(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、光電変換素子と、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する第１の半導体層と、ソース又はドレインの一方としての機能を有する第２の導電層と、を含み、
前記第２のトランジスタは、ゲートとしての機能を有する第３の導電層と、ゲート絶縁層としての機能を有する前記絶縁層と、チャネル形成層としての機能を有する第２の半導体層と、ソース又はドレインの一方としての機能を有する前記第２の導電層とを有し、
前記第１の導電層は、第１の側面を有し、
前記第３の導電層は、第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第１の導電層は、前記第２の導電層と重なる領域を有し、
前記第３の導電層は、前記第２の導電層と重なる領域を有し、
前記第１のトランジスタのソース又はドレインの他方は、前記光電変換素子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする光検出回路。
【請求項２】
第１のトランジスタと、第２のトランジスタと、容量素子と、光電変換素子と、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する半導体層と、ソース又はドレインの一方としての機能を有する第２の導電層と、を含み、
前記容量素子は、第１の電極としての機能を有する第３の導電層と、誘電体層としての機能を有する前記絶縁層と、第２の電極としての機能を有する前記第２の導電層とを有し、
前記第１の導電層は、第１の側面を有し、
前記第３の導電層は、第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第１の導電層は、前記第２の導電層と重なる領域を有し、
前記第３の導電層は、前記第２の導電層と重なる領域を有し、
前記第２の導電層は、前記第３の導電層の全てとは重ならず、
前記第１のトランジスタのソース又はドレインの他方は、前記光電変換素子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記容量素子の前記第２の電極は、前記第２のトランジスタのゲートと電気的に接続されることを特徴とする光検出回路。
【請求項３】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、光電変換素子と、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する第１の酸化物半導体層と、ソース又はドレインの一方としての機能を有する第２の導電層と、を含み、
前記第２のトランジスタは、ゲートとしての機能を有する第３の導電層と、ゲート絶縁層としての機能を有する前記絶縁層と、チャネル形成層としての機能を有する第２の酸化物半導体層と、ソース又はドレインの一方としての機能を有する前記第２の導電層とを有し、
前記第１の導電層は、第１の側面を有し、
前記第３の導電層は、第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第１の導電層は、前記第２の導電層と重なる領域を有し、
前記第３の導電層は、前記第２の導電層と重なる領域を有し、
前記第１のトランジスタのソース又はドレインの他方は、前記光電変換素子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続されることを特徴とする光検出回路。
【請求項４】
第１のトランジスタと、第２のトランジスタと、容量素子と、光電変換素子と、を備え、
前記第１のトランジスタは、ゲートとしての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、チャネル形成層としての機能を有する酸化物半導体層と、ソース又はドレインの一方としての機能を有する第２の導電層と、を含み、
前記容量素子は、第１の電極としての機能を有する第３の導電層と、誘電体層としての機能を有する前記絶縁層と、第２の電極としての機能を有する前記第２の導電層とを有し、
前記第１の導電層は、第１の側面を有し、
前記第３の導電層は、第２の側面を有し、
前記第１の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第２の側面は、前記絶縁層を介して、前記第２の導電層と重畳する領域を有し、
前記第１の導電層は、前記第２の導電層と重なる領域を有し、
前記第３の導電層は、前記第２の導電層と重なる領域を有し、
前記第２の導電層は、前記第３の導電層の全てとは重ならず、
前記第１のトランジスタのソース又はドレインの他方は、前記光電変換素子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方及び前記容量素子の前記第２の電極は、前記第２のトランジスタのゲートと電気的に接続されることを特徴とする光検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、光検出回路に関する。また、本発明の一態様は、入力装置に関する。また、本発明の一態様は、入出力装置に関する。
【背景技術】
【０００２】
近年、入射する光の照度に応じた値のデータを生成することが可能な光検出回路（光センサともいう）を用いて情報を入力する入力装置、又は該光検出回路を用いて情報を入力し、且つ入力した情報に応じて情報を出力する入出力装置などの技術開発が進められている。
【０００３】
入力装置としては、例えばイメージセンサが挙げられる。イメージセンサとしては、例えばＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどが挙げられる。（例えば特許文献１）
【０００４】
入出力装置としては、例えば画素部に複数の表示回路及び複数の光検出回路を具備し、光検出回路に入射する光を検出することにより、画素部に重畳する被検出物の座標を検出する機能（座標検出機能ともいう）及び被検出物の画像データを生成する機能（読み取り機能ともいう）を有する入出力装置が挙げられる（例えば特許文献２）。例えば、座標検出機能により、上記入出力装置にタッチパネルとしての機能を付加させることもできる。また、読み取り機能により、入出力装置にスキャナーとしての機能を付加させることができ、該読み取り機能により生成した画像データに基づく画像を、複数の表示回路により表示させることもできる。
【０００５】
上記入力装置又は上記入出力装置における光検出回路は、光電変換素子、電荷蓄積制御トランジスタ、及び増幅トランジスタを備える。このとき、電荷蓄積制御トランジスタがオン状態になることにより、光電変換素子に入射する光の照度に応じて増幅トランジスタのゲートの電圧が変化し、その後電荷蓄積制御トランジスタがオフ状態になり、変化した増幅トランジスタのゲートの電圧をデータとして保持し、保持された増幅トランジスタのゲートの電圧に応じて増幅トランジスタのソース及びドレインに流れる電流に応じた値の電圧を出力データとして出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１０４１８６号公報
【特許文献２】特開２００８−２３３２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の光検出回路では、寄生容量に応じて光データの値が変化してしまうといった問題があった。
【０００８】
例えば、特許文献１に示す入力装置又は特許文献２に示す入出力装置では、光検出回路の増幅トランジスタのゲートが浮遊状態になる期間が存在する。このとき、電荷蓄積制御トランジスタのゲートとソース及びドレインとの間に寄生容量が存在すると、電荷蓄積制御トランジスタのゲートの電圧に応じて光データの値が変動してしまう。特に、従来の光検出回路では、増幅トランジスタを用いて光電変換素子に流れる電流を増幅し、電圧変換して光データとして出力するため、寄生容量の値が小さい場合であっても、該寄生容量の影響は大きい。
【０００９】
また、光検出回路の作製時に、該光検出回路を構成する各層のパターンの位置が設計時における所望の位置からずれる場合がある。例えば、光検出回路を構成する各層のパターンの形成に用いられるレジストマスクを作製する際の露光を複数回に分けて行うと、該光検出回路を構成する各層のパターンの位置が設計時における所望の位置からずれる場合がある。このとき、複数の光検出回路を同時に作製すると、各光検出回路における電荷蓄積制御トランジスタのゲートとソース及びドレインとの間の寄生容量の値にばらつきが生じる場合があり、例えば同じ照度の光が入射する場合であっても、光が入射する光検出回路によって異なる値の光データとなってしまう可能性がある。
【００１０】
本発明の一態様では、光検出回路における寄生容量の影響を抑制することを課題の一つとする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、光検出回路における増幅トランジスタのゲートに付加される容量の和が一定の範囲内になるように、該容量を構成する複数の導電層の重畳面積を調整することにより、寄生容量の影響の抑制を図る。
【００１２】
本発明の一態様は、第１の電流端子及び第２の電流端子を有し、入射する光の照度に応じて第１の電流端子及び第２の電流端子の間に光電流が流れる光電変換素子と、ソース及びドレインの一方が光電変換素子の第２の電流端子に電気的に接続される第１の電界効果トランジスタと、ゲートが第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、を備え、第１の電界効果トランジスタのゲートとしての機能を有する第１の導電層と、第１の導電層の上に設けられ、第１の電界効果トランジスタのゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して第１の導電層に重畳し、第１の電界効果トランジスタのチャネル形成層としての機能を有する半導体層と、半導体層に電気的に接続され、第１の電界効果トランジスタのソース及びドレインの一方としての機能を有する第２の導電層と、半導体層に電気的に接続され、対向する一対の側面が絶縁層を介して第１の導電層を含む１つ以上の導電層に重畳し、第１の電界効果トランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、を含む光検出回路である。
【００１３】
このとき、第３の導電層における一対の側面の少なくとも一方に重畳する導電層としては、例えば信号線又は配線としての機能を有する導電層、第１の電界効果トランジスタ及び第２の電界効果トランジスタ以外のトランジスタが存在する場合には、該トランジスタのゲートとしての機能を有する電極としての機能を有する導電層、又は容量素子が存在する場合には、該容量素子の電極などが挙げられる。
【００１４】
また、本発明の一態様は、上記構成の光検出回路を画素部に備える入力装置である。
【００１５】
また、本発明の一態様は、上記構成の光検出回路及び表示回路を画素部に備える入出力装置である。
【発明の効果】
【００１６】
本発明の一態様により、光検出回路における光データへの寄生容量の影響を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】光検出回路の例を説明するための図。
【図２】光検出回路の例を説明するための図。
【図３】光検出回路の例を説明するための図。
【図４】半導体装置の構成例を示す図。
【図５】半導体装置における表示回路の例を説明するための図。
【図６】半導体装置における素子基板の構造例を示す図。
【図７】半導体装置における素子基板の構造例を示す図。
【図８】半導体装置における素子基板の構造例を示す図。
【図９】半導体装置における素子基板の構造例を示す図。
【図１０】半導体装置における素子基板の構造例を示す図。
【図１１】半導体装置の構造例を示す図。
【図１２】電子機器の例を示す模式図。
【図１３】酸化物材料の構造を説明する図。
【図１４】酸化物材料の構造を説明する図。
【図１５】酸化物材料の構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算に用いたトランジスタの断面構造を説明する図。
【図２１】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２２】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２３】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２４】Ｉｄ及び電界効果移動度のＶｇ依存性を示す図。
【図２５】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図。
【図２６】試料Ａ及び試料ＢのＸＲＤスペクトルを示す図。
【図２７】トランジスタのオフ電流と測定時の基板温度との関係を示す図。
【図２８】トランジスタの構成を示す図。
【図２９】トランジスタの構成を示す図。
【発明を実施するための形態】
【００１８】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１９】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００２０】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００２１】
（実施の形態１）
本実施の形態では、光検出回路の例について説明する。
【００２２】
本実施の形態における光検出回路の例について図１を用いて説明する。
【００２３】
まず、本実施の形態における光検出回路の構成例について、図１（Ａ）を用いて説明する。
【００２４】
図１（Ａ）に示す光検出回路は、光電変換素子１１１と、トランジスタ１１２ａと、トランジスタ１１２ｂと、トランジスタ１１３と、トランジスタ１１４と、を備える。
【００２５】
トランジスタ１１２ａ、トランジスタ１１２ｂ、トランジスタ１１３、及びトランジスタ１１４のそれぞれは、電界効果トランジスタである。
【００２６】
光電変換素子１１１は、第１の電流端子及び第２の電流端子を有し、入射する光の照度に応じて第１の電流端子及び第２の電流端子の間に電流（光電流ともいう）が流れる。
【００２７】
光電変換素子１１１の第１の電流端子には、パルス信号である光検出リセット信号（信号ＰＲＳＴともいう）が入力される。また、本実施の形態における光検出回路の構成を、光検出リセット信号の代わりに電圧Ｖａが光電変換素子１１１の第１の電流端子に入力される構成にしてもよい。このとき、電界効果トランジスタである光検出リセットトランジスタを設け、光検出リセットトランジスタのソース及びドレインの一方に電圧Ｖａを入力し、光検出リセットトランジスタのソース及びドレインの他方をトランジスタ１１３のゲートに接続させ、光検出リセットトランジスタのゲートに光検出リセット信号を入力する構成にしてもよい。
【００２８】
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２９】
光電変換素子１１１としては、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。フォトダイオードの場合、フォトダイオードのアノード及びカソードの一方が光電変換素子の第１の電流端子に相当し、フォトダイオードのアノード及びカソードの他方が光電変換素子の第２の電流端子に相当し、フォトトランジスタの場合、フォトトランジスタのソース及びドレインの一方が光電変換素子の第１の電流端子に相当し、フォトトランジスタのソース及びドレインの他方が光電変換素子の第２の電流端子に相当する。
【００３０】
トランジスタ１１２ａのソース及びドレインの一方は、光電変換素子１１１の第２の電流端子に接続され、トランジスタ１１２ａのゲートには、パルス信号である電荷蓄積制御信号（信号ＴＸともいう）が入力される。
【００３１】
トランジスタ１１２ａは、光電変換素子１１１の第１の電流端子及び第２の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、該機能を有する電荷蓄積制御トランジスタとしての機能を有する。
【００３２】
トランジスタ１１２ｂのソース及びドレインの一方は、光電変換素子１１１の第２の電流端子に接続され、トランジスタ１１２ｂのゲートには、電荷蓄積制御信号が入力される。
【００３３】
トランジスタ１１２ｂは、光電変換素子１１１の第１の電流端子及び第２の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、該機能を有する電荷蓄積制御トランジスタとしての機能を有する。
【００３４】
トランジスタ１１３のゲートは、トランジスタ１１２ａのソース及びドレインの他方及びトランジスタ１１２ｂのソース及びドレインの他方に電気的に接続される。
【００３５】
トランジスタ１１３は、光電変換素子１１１の光電流を増幅する機能を有し、該機能を有する増幅トランジスタとしての機能を有する。
【００３６】
トランジスタ１１４のソース及びドレインの一方は、トランジスタ１１３のソース及びドレインの一方に接続され、トランジスタ１１４のゲートには、パルス信号である出力選択信号（信号ＯＳＥＬともいう）が入力される。
【００３７】
トランジスタ１１４は、トランジスタ１１３のソース及びドレインの間に流れる電流に応じた値の電圧を光データとして出力するか否かを選択する機能を有し、該機能を有する出力選択トランジスタとしての機能を有する。なお、必ずしもトランジスタ１１４を設けなくてもよいが、トランジスタ１１４を設けることにより、光検出回路から光データを出力するタイミングを設定しやすくなる。
【００３８】
なお、トランジスタ１１３のソース及びドレインの他方、並びにトランジスタ１１４のソース及びドレインの他方のうちの一方には、電圧Ｖｂが入力される。
【００３９】
なお、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂの他方は、低電源電圧Ｖｓｓである。電圧Ｖａの値及び電圧Ｖｂの値の差の絶対値は、少なくとも増幅トランジスタの閾値電圧の絶対値より大きいことが好ましい。また、電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。
【００４０】
さらに、トランジスタ１１２ａのゲート並びにソース及びドレインの他方の間には寄生容量１１７ａが存在する。また、トランジスタ１１２ｂのゲート並びにソース及びドレインの他方の間には寄生容量１１７ｂが存在する。
【００４１】
以上が図１（Ａ）に示す光検出回路の構成例である。
【００４２】
次に、図１（Ａ）に示す光検出回路の駆動方法例について、図１（Ｂ）を用いて説明する。図１（Ｂ）は、図１（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートである。
【００４３】
図１（Ａ）に示す光検出回路の駆動方法例では、まず期間Ｔ１１において信号ＰＲＳＴのパルス（ｐｌｓともいう）を入力し、また、期間Ｔ１１から期間Ｔ１２にかけて信号ＴＸのパルスを入力してトランジスタ１１２ａ及びトランジスタ１１２ｂをオン状態（状態ＯＮともいう）にする。なお、期間Ｔ１１において、信号ＰＲＳＴのパルスの入力開始のタイミングは、信号ＴＸのパルスの入力開始のタイミングより早くてもよい。
【００４４】
このとき、期間Ｔ１１において、光電変換素子１１１が順方向に電流が流れる状態になり、トランジスタ１１３のゲートの電圧は、リセット状態になる。
【００４５】
次に、期間Ｔ１２において、光電変換素子１１１が順方向とは逆方向に電圧が印加された状態になる。また、トランジスタ１１２ａ及びトランジスタ１１２ｂがオン状態のままになる。
【００４６】
このとき、光電変換素子１１１に入射した光の照度に応じて、光電変換素子１１１の第１の電流端子及び第２の電流端子の間に光電流が流れる。さらに、光電流に応じてトランジスタ１１３のゲートの電圧の値が変化する。このとき、トランジスタ１１３のゲートの電圧に応じてトランジスタ１１３のソース及びドレインの間のチャネル抵抗の値が変化する。
【００４７】
さらに、信号ＴＸのパルスの入力が終わると、トランジスタ１１２ａ及びトランジスタ１１２ｂがオフ状態（状態ＯＦＦ）になる。
【００４８】
次に、期間Ｔ１３において、トランジスタ１１２ａ及びトランジスタ１１２ｂがオフ状態のままになる。
【００４９】
このとき、トランジスタ１１３のゲートの電圧は、期間Ｔ１２における光電変換素子１１１の光電流に応じた値に保持される。なお、期間Ｔ１３を必ずしも設けなくてもよいが、期間Ｔ１３を設けることにより、光検出回路において、データ信号を出力するタイミングを適宜設定することができ、例えば複数の光検出回路において、それぞれデータ信号を出力するタイミングを適宜設定することができる。
【００５０】
さらに、期間Ｔ１４において、信号ＯＳＥＬのパルスを入力し、トランジスタ１１４をオン状態にする。
【００５１】
このとき、光電変換素子１１１が順方向とは逆方向に電圧が印加された状態のままであり、トランジスタ１１４がオン状態になる。
【００５２】
さらに、このとき、トランジスタ１１３のソース及びドレイン、並びにトランジスタ１１４のソース及びドレインを介して電流が流れ、図１（Ａ）に示す光検出回路は、トランジスタ１１３のソース及びドレインの他方、並びにトランジスタ１１４のソース及びドレインの他方のうちの他方から光データをデータ信号として出力する。
【００５３】
以上が図１（Ａ）に示す光検出回路の駆動方法例である。
【００５４】
次に、図１（Ａ）に示す光検出回路の一部の構造例について図１（Ｃ）及び図１（Ｄ）を用いて説明する。図１（Ｃ）及び図１（Ｄ）は、本実施の形態における光検出回路の一部の構造例を示す模式図であり、図１（Ｃ）は、上面模式図であり、図１（Ｄ）は、図１（Ｃ）に示す線分Ａ１−Ｂ１の断面模式図である。
【００５５】
図１（Ｃ）及び図１（Ｄ）に示す光検出回路の一部は、導電層１２１と、絶縁層１２２と、半導体層１２３ａと、半導体層１２３ｂと、導電層１２４ａと、導電層１２４ｂと、導電層１２４ｃと、を含む。
【００５６】
導電層１２１は、例えば基板１２０の一平面に設けられる。
【００５７】
導電層１２１は、トランジスタ１１２ａ及びトランジスタ１１２ｂのゲートとしての機能を有する。
【００５８】
絶縁層１２２は、導電層１２１の上に設けられる。
【００５９】
絶縁層１２２は、トランジスタ１１２ａ及びトランジスタ１１２ｂのゲート絶縁層としての機能を有する。また、絶縁層１２２は、トランジスタ１１３及びトランジスタ１１４のゲート絶縁層としての機能を有する。
【００６０】
半導体層１２３ａは、絶縁層１２２を介して導電層１２１に重畳する。
【００６１】
半導体層１２３ａは、トランジスタ１１２ａのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。
【００６２】
半導体層１２３ｂは、絶縁層１２２を介して導電層１２１に重畳する。
【００６３】
半導体層１２３ｂは、トランジスタ１１２ｂのチャネル形成層としての機能を有する。
【００６４】
導電層１２４ａは、半導体層１２３ａに電気的に接続される。
【００６５】
導電層１２４ａは、トランジスタ１１２ａのソース及びドレインの一方としての機能を有する。
【００６６】
導電層１２４ｂは、半導体層１２３ｂに電気的に接続される。
【００６７】
導電層１２４ｂは、トランジスタ１１２ｂのソース及びドレインの一方としての機能を有する。
【００６８】
導電層１２４ｃは、半導体層１２３ａ及び半導体層１２３ｂに電気的に接続される。また、導電層１２４ｃは、対向する一対の側面を有し、導電層１２４ｃにおける一対の側面は、絶縁層１２２を介して導電層１２１に重畳する。
【００６９】
なお、図１（Ｃ）及び図１（Ｄ）では、導電層１２４ｃに導電層１２１の側面を重畳させることにより、導電層１２１及び導電層１２４ｃの重畳部の面積をできるだけ少なくし、導電層１２１及び導電層１２４ｃにより生じる寄生容量をできるだけ少なくしているが、これに限定されず、導電層１２４ｃに導電層１２１の側面が重畳しない構造にすることもできる。
【００７０】
導電層１２４ｃは、トランジスタ１１２ａのソース及びドレインの他方、並びにトランジスタ１１２ｂのソース及びドレインの他方としての機能を有する。
【００７１】
なお、半導体層１２３ａ及び半導体層１２３ｂを設ける代わりに、絶縁層１２２の上に設けられ、絶縁層１２２を介して導電層１２１に重畳する一つの半導体層を設け、導電層１２４ａ乃至導電層１２４ｃが該一つの半導体層に電気的に接続される構造にしてもよい。
【００７２】
図１（Ｃ）及び図１（Ｄ）に示す光検出回路では、導電層１２４ｃにおける一対の側面が絶縁層１２２を介して導電層１２１と重畳している。導電層１２４ｃ及び導電層１２１の重畳部が図１（Ａ）に示す寄生容量１１７ａ及び寄生容量１１７ｂとなる。このとき、導電層１２４ｃ及び導電層１２１の重畳部において、寄生容量１１７ａに相当する領域を領域ＡＲＡ１１とし、寄生容量１１７ｂに相当する領域を領域ＡＲＡ１２とすると、トランジスタ１１３のゲートに付加される容量は、領域ＡＲＡ１１の容量と領域ＡＲＡ１２の容量との和になる。すなわち、トランジスタ１１３のゲートに付加される容量は、領域ＡＲＡ１１の面積と領域ＡＲＡ１２の面積との和によって決まる。
【００７３】
また、光検出回路の一部において、作製時に導電層１２４ａ乃至導電層１２４ｃの位置が設計時の位置からｙ方向にずれた場合の模式図を図１（Ｅ）及び図１（Ｆ）に示す。このとき、領域ＡＲＡ１１の面積は小さくなるが、その分領域ＡＲＡ１２の面積は大きくなり、領域ＡＲＡ１１の面積と領域ＡＲＡ１２の面積との和は、図１（Ｃ）及び図１（Ｄ）に示す光検出回路と実質的に同じである。なお、導電層１２１の位置がずれた場合も同様である。このことから、図１に示す光検出回路では、寄生容量１１７ａと寄生容量１１７ｂとの値の和を、各層の位置のずれに因らず実質的に一定にすることができる。
【００７４】
さらに、各構成要素について、以下に説明する。
【００７５】
導電層１２１としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用いることができる。また、導電層１２１としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）などの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、導電層１２１に適用可能な材料の層の積層により、導電層１２１を構成することもできる。例えば、スパッタリング法などを用いて導電層１２１に適用可能な材料の導電膜を形成し、該導電膜の一部を除去することにより導電層１２１を形成することができる。
【００７６】
絶縁層１２２としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層１２２に適用可能な材料の層の積層により絶縁層１２２を構成することもできる。例えば、スパッタリング法又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて絶縁層１２２に適用可能な材料の膜を形成することにより、絶縁層１２２を形成することができる。
【００７７】
半導体層１２３ａ及び半導体層１２３ｂとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を用いることができる。
【００７８】
また、半導体層１２３ａ及び半導体層１２３ｂとしては、例えば元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層、又は酸化物半導体層を用いることができる。
【００７９】
酸化物半導体層を用いる場合、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００８０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。
【００８６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００８７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００８８】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００８９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００９０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００９１】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式で定義される。
【００９２】
【数１】
0005925475.tif 000002
【００９３】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）で評価可能である。なお、測定面とは、全測定データの示す面であり、３つのパラメータ（Ｘ，Ｙ，Ｚ）から成り立っており、Ｚ＝Ｆ（Ｘ，Ｙ）で表される。なお、Ｘの（及びＹ）の範囲は０乃至ＸＭＡＸ（及びＹＭＡＸ）であり、Ｚの範囲はＺＭＩＮ乃至ＺＭＡＸである。
【００９４】
例えば、スパッタリング法などを用いて半導体層１２３ａ及び半導体層１２３ｂに適用可能な材料の半導体膜を形成し、該半導体膜の一部を除去することにより半導体層１２３ａ及び半導体層１２３ｂを形成することができる。なお、例えば半導体層１２３ａ及び半導体層１２３ｂに適用可能な材料の半導体膜を形成した後に、４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理を行ってよい。
【００９５】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができる。酸化物半導体としてＩＴＺＯを用いる場合、ターゲットの組成比が、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、又は２０：４５：３５などとなる酸化物ターゲットを用いることができる。
【００９６】
また、上記酸化物半導体層としては、ｃ軸配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸においては金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。
【００９７】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【００９８】
ＣＡＡＣを含む酸化物は、単結晶ではなく、全てが非晶質でもない。また、ＣＡＡＣを含む酸化物は、結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００９９】
ＣＡＡＣを含む酸化物に酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１００】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１０１】
このようなＣＡＡＣの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１０２】
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０１０３】
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
【０１０４】
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示す小グループは電荷が０である。
【０１０５】
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
【０１０６】
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
【０１０７】
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
【０１０８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１０９】
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１１０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１１１】
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１１２】
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１１３】
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１１４】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１１５】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１１６】
また、この他にも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０１１７】
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１１８】
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１１９】
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１２０】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１２１】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループもとりうる。
【０１２２】
ＣＡＡＣを含む酸化物半導体層は、例えば、基板温度を１００℃以上５００℃以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することにより形成することができる。また、酸化物半導体層は複数の酸化物半導体層の積層であってもよい。ＣＡＡＣを含む酸化物半導体層を用いることにより、例えば光によるトランジスタの電気特性の変化を抑制することができる。
【０１２３】
導電層１２４ａ乃至導電層１２４ｃとしては、例えば導電層１２１に適用可能な材料の層を用いることができる。また、導電層１２４ａ乃至導電層１２４ｃに適用可能な材料の層の積層により導電層１２４ａ乃至導電層１２４ｃを構成することもできる。
【０１２４】
例えば、スパッタリング法などを用いて導電層１２４ａ乃至導電層１２４ｃに適用可能な材料の導電膜を絶縁層１２２の上に形成し、該導電膜の一部を除去することにより、導電層１２４ａ乃至導電層１２４ｃを同一工程で形成することができる。
【０１２５】
図１に示すように、本実施の形態における光検出回路の一例は、光電変換素子、２つの電荷蓄積制御トランジスタ、及び増幅トランジスタを少なくとも有する構成である。
【０１２６】
さらに、本実施の形態における光検出回路の一例は、２つの電荷蓄積制御トランジスタのソース及びドレインの一方が光電変換素子の第２の電流端子に電気的に接続され、２つの電荷蓄積制御トランジスタのソース及びドレインの他方が増幅トランジスタのゲートに電気的に接続され、２つの電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する導電層の対向する一対の側面が絶縁層を介して２つの電荷蓄積制御トランジスタのゲートとしての機能を有する導電層に重畳する構造である。
【０１２７】
上記構造にすることにより、増幅トランジスタのゲートに付加される電荷蓄積トランジスタのゲート並びにソース及びドレインの間の寄生容量の値を、作製時における各層のずれに因らず実質的に一定にすることができるため、寄生容量による光データへの影響を抑制することができる。
【０１２８】
（実施の形態２）
本実施の形態では、上記実施の形態１とは一部が異なる構成の光検出回路の例について説明する。なお、上記実施の形態１に示す光検出回路と同様の部分については、上記実施の形態１に示す光検出回路の説明を適宜援用することができる。
【０１２９】
本実施の形態における光検出回路の例について図２を用いて説明する。
【０１３０】
まず、本実施の形態における光検出回路の構成例について、図２（Ａ）を用いて説明する。
【０１３１】
図２（Ａ）に示す光検出回路は、光電変換素子１５１と、トランジスタ１５２と、トランジスタ１５３と、トランジスタ１５４と、トランジスタ１５５と、を備える。
【０１３２】
トランジスタ１５２、トランジスタ１５３、トランジスタ１５４、及びトランジスタ１５５のそれぞれは、電界効果トランジスタである。
【０１３３】
光電変換素子１５１は、第１の電流端子及び第２の電流端子を有し、入射する光の照度に応じて第１の電流端子及び第２の電流端子の間に光電流が流れる。
【０１３４】
光電変換素子１５１の第１の電流端子には、単位電圧である電圧Ｖａが入力される。
【０１３５】
光電変換素子１５１としては、図１（Ａ）に示す光電変換素子１１１と同様に、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。
【０１３６】
トランジスタ１５２のソース及びドレインの一方は、光電変換素子１５１の第２の電流端子に接続され、トランジスタ１５２のゲートには、図１（Ａ）に示すトランジスタ１１２ａ及びトランジスタ１１２ｂと同様に、電荷蓄積制御信号（信号ＴＸ）が入力される。トランジスタ１５２は、光電変換素子１５１の第１の電流端子及び第２の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、電荷蓄積制御トランジスタとしての機能を有する。
【０１３７】
トランジスタ１５３のゲートは、トランジスタ１５２のソース及びドレインの他方に電気的に接続される。
【０１３８】
トランジスタ１５４のソース及びドレインの一方は、トランジスタ１５３のソース及びドレインの一方に接続され、トランジスタ１５４のゲートには、図１（Ａ）に示すトランジスタ１１４と同様に、出力選択信号（信号ＯＳＥＬ）が入力される。
【０１３９】
なお、トランジスタ１５３のソース及びドレインの他方、並びにトランジスタ１５４のソース及びドレインの他方のうちの一方には、電圧Ｖｂが入力される。
【０１４０】
トランジスタ１５５のソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１５５のソース及びドレインの他方は、トランジスタ１５３のゲートに接続され、トランジスタ１５５のゲートには、光検出リセット信号（信号ＰＲＳＴ）が入力される。トランジスタ１５５は、トランジスタ１５３のゲートをリセット状態にするか否かを選択する機能を有し、該機能を有する光検出リセットトランジスタとしての機能を有する。
【０１４１】
さらに、トランジスタ１５２のゲート並びにソース及びドレインの他方の間には寄生容量１５７ａが存在する。また、トランジスタ１５５のゲート並びにソース及びドレインの他方の間には寄生容量１５７ｂが存在する。
【０１４２】
以上が図２（Ａ）に示す光検出回路の構成例である。
【０１４３】
次に、図２（Ａ）に示す光検出回路の駆動方法例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートである。
【０１４４】
図２（Ａ）に示す光検出回路の駆動方法例では、まず期間Ｔ２１において信号ＰＲＳＴのパルスを入力してトランジスタ１５５をオン状態にし、また、期間Ｔ２１から期間Ｔ２２にかけて信号ＴＸのパルスを入力してトランジスタ１５２をオン状態にする。なお、期間Ｔ２１において、信号ＰＲＳＴのパルスの入力開始のタイミングは、信号ＴＸのパルスの入力開始のタイミングより早くてもよい。
【０１４５】
このとき、期間Ｔ２１において、トランジスタ１５３のゲートの電圧は、電圧Ｖａと同等の値にリセットされる。
【０１４６】
さらに、信号ＰＲＳＴのパルスの入力が終わると、トランジスタ１５５がオフ状態になる。
【０１４７】
次に、期間Ｔ２２において、光電変換素子１５１が順方向とは逆方向に電圧が印加された状態になる。また、トランジスタ１５２がオン状態のままになる。
【０１４８】
このとき、光電変換素子１５１に入射した光の照度に応じて、光電変換素子１５１の第１の電流端子及び第２の電流端子の間に光電流が流れる。さらに、光電流に応じてトランジスタ１５３のゲートの電圧の値が変化する。このとき、トランジスタ１５３のゲートの電圧に応じてトランジスタ１５３のソース及びドレインの間のチャネル抵抗の値が変化する。
【０１４９】
さらに、信号ＴＸのパルスの入力が終わると、トランジスタ１５２がオフ状態になる。
【０１５０】
次に、期間Ｔ２３において、トランジスタ１５２がオフ状態のままになる。
【０１５１】
このとき、トランジスタ１５３のゲートの電圧は、期間Ｔ２２における光電変換素子１５１の光電流に応じた値に保持される。なお、期間Ｔ２３を必ずしも設けなくてもよいが、期間Ｔ２３を設けることにより、光検出回路において、データ信号を出力するタイミングを適宜設定することができ、例えば複数の光検出回路において、それぞれデータ信号を出力するタイミングを適宜設定することができる。
【０１５２】
さらに、期間Ｔ２４において、信号ＯＳＥＬのパルスを入力し、トランジスタ１５４をオン状態にする。
【０１５３】
このとき、光電変換素子１５１が順方向とは逆方向に電圧が印加された状態のままであり、トランジスタ１５４がオン状態になる。
【０１５４】
さらに、このとき、トランジスタ１５３のソース及びドレイン、並びにトランジスタ１５４のソース及びドレインを介して電流が流れ、図２（Ａ）に示す光検出回路は、トランジスタ１５３のソース及びドレインの他方、並びにトランジスタ１５４のソース及びドレインの他方のうちの他方から光データをデータ信号として出力する。以上が図２（Ａ）に示す光検出回路の駆動方法例である。
【０１５５】
さらに、図２（Ａ）に示す光検出回路の一部の構造例について図２（Ｃ）及び図２（Ｄ）を用いて説明する。図２（Ｃ）及び図２（Ｄ）は、本実施の形態における光検出回路の一部の構造例を示す模式図であり、図２（Ｃ）は、上面模式図であり、図２（Ｄ）は、図２（Ｃ）に示す線分Ａ２−Ｂ２の断面模式図である。
【０１５６】
図２（Ｃ）及び図２（Ｄ）に示す光検出回路の一部は、導電層１７１ａと、導電層１７１ｂと、絶縁層１７２と、半導体層１７３ａと、半導体層１７３ｂと、導電層１７４ａと、導電層１７４ｂと、導電層１７４ｃと、を含む。
【０１５７】
導電層１７１ａ及び導電層１７１ｂは、例えば基板１７０の一平面に設けられる。
【０１５８】
導電層１７１ａは、トランジスタ１５２のゲートとしての機能を有する。
【０１５９】
導電層１７１ｂは、トランジスタ１５５のゲートとしての機能を有する。
【０１６０】
絶縁層１７２は、導電層１７１ａ及び導電層１７１ｂの上に設けられる。
【０１６１】
絶縁層１７２は、トランジスタ１５２及びトランジスタ１５５のゲート絶縁層としての機能を有する。また、絶縁層１７２は、トランジスタ１５３及びトランジスタ１５４のゲート絶縁層としての機能を有する。
【０１６２】
半導体層１７３ａは、絶縁層１７２を介して導電層１７１ａに重畳する。
【０１６３】
半導体層１７３ａは、トランジスタ１５２のチャネル形成層としての機能を有する。
【０１６４】
半導体層１７３ｂは、絶縁層１７２を介して導電層１７１ｂに重畳する。
【０１６５】
半導体層１７３ｂは、トランジスタ１５５のチャネル形成層としての機能を有する。
【０１６６】
導電層１７４ａは、半導体層１７３ａに電気的に接続される。
【０１６７】
導電層１７４ａは、トランジスタ１５２のソース及びドレインの一方としての機能を有する。
【０１６８】
導電層１７４ｂは、半導体層１７３ｂに電気的に接続される。
【０１６９】
導電層１７４ｂは、トランジスタ１５５のソース及びドレインの一方としての機能を有する。
【０１７０】
導電層１７４ｃは、半導体層１７３ａ及び半導体層１７３ｂに電気的に接続される。また、導電層１７４ｃは、対向する一対の側面を有する。導電層１７４ｃにおける一対の側面の一方は、絶縁層１７２を介して導電層１７１ａに重畳し、導電層１７４ｃにおける一対の側面の他方は、絶縁層１７２を介して導電層１７１ｂに重畳する。なお、対向する一対の側面には、例えば互いに平行の関係である一対の側面が含まれるが、必ずしも平行に限定されない。また、対向する一対の側面には、垂直に対向する一対の側面だけではなく、垂直以外の角度で対向する一対の側面も含まれる。
【０１７１】
導電層１７４ｃは、トランジスタ１５２のソース及びドレインの他方、並びにトランジスタ１５５のソース及びドレインの他方としての機能を有する。
【０１７２】
図２（Ｃ）及び図２（Ｄ）に示す光検出回路では、導電層１７４ｃにおける、対向する一対の側面の一方が絶縁層１７２を介して導電層１７１ａに重畳し、導電層１７４ｃにおける一対の側面の他方が絶縁層１７２を介して導電層１７１ｂに重畳する。導電層１７４ｃ及び導電層１７１ａの重畳部が図２（Ａ）に示す寄生容量１５７ａとなり、導電層１７４ｃ及び導電層１７１ｂの重畳部が図２（Ａ）に示す寄生容量１５７ｂとなる。このとき、導電層１７４ｃ及び導電層１７１ａの重畳部を領域ＡＲＡ２１とし、導電層１７４ｃ及び導電層１７１ｂの重畳部を領域ＡＲＡ２２とすると、トランジスタ１５３のゲートに付加される容量は、領域ＡＲＡ２１の容量と領域ＡＲＡ２２の容量との和になる。すなわち、トランジスタ１５３のゲートに付加される容量は、領域ＡＲＡ２１の面積と領域ＡＲＡ２２の面積との和によって決まる。
【０１７３】
また、光検出回路の一部において、作製時に導電層１７４ａ乃至導電層１７４ｃの位置が設計時の位置からｙ方向にずれた場合の模式図を図２（Ｅ）及び図２（Ｆ）に示す。このとき、領域ＡＲＡ２１の面積は小さくなるが、その分領域ＡＲＡ２２の面積は大きくなり、領域ＡＲＡ２１の面積と領域ＡＲＡ２２の面積との和は、図２（Ｃ）及び図２（Ｄ）に示す光検出回路と実質的に同じである。なお、導電層１７１ａ及び導電層１７１ｂの位置がずれた場合も同様である。このことから、図２に示す光検出回路では、寄生容量１５７ａと寄生容量１５７ｂとの値の和を、各層の位置のずれに因らず実質的に一定にすることができる。
【０１７４】
さらに、各構成要素について以下に説明する。
【０１７５】
導電層１７１ａ及び導電層１７１ｂとしては、図１に示す導電層１２１に適用可能な材料の層を用いることができる。また、導電層１７１ａ及び導電層１７１ｂに適用可能な材料の層の積層により導電層１７１ａ及び導電層１７１ｂを構成することもできる。
【０１７６】
例えば、スパッタリング法などにより導電層１７１ａ及び導電層１７１ｂに適用可能な材料の導電膜を基板１７０の上に設け、該導電膜の一部を除去することにより、導電層１７１ａ及び導電層１７１ｂを同一工程により形成することができる。
【０１７７】
絶縁層１７２としては、例えば図１に示す絶縁層１２２に適用可能な材料の層を用いることができる。また、絶縁層１７２に適用可能な材料の層の積層により絶縁層１７２を構成することもできる。
【０１７８】
半導体層１７３ａ及び半導体層１７３ｂとしては、例えば図１に示す半導体層１２３ａ及び半導体層１２３ｂに適用可能な材料の層を用いることができる。
【０１７９】
導電層１７４ａ乃至導電層１７４ｃとしては、例えば導電層１７１ａ及び導電層１７１ｂに適用可能な材料の層を用いることができる。また、導電層１７４ａ乃至導電層１７４ｃに適用可能な材料の層の積層により導電層１７４ａ乃至導電層１７４ｃを構成することもできる。
【０１８０】
図２に示すように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、光検出リセットトランジスタ、及び増幅トランジスタを少なくとも有する構成である。
【０１８１】
さらに、本実施の形態における光検出回路の一例では、電荷蓄積制御トランジスタのソース及びドレインの一方が光電変換素子の第２の電流端子に電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方が増幅トランジスタのゲートに電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方、並びに光検出リセットトランジスタのソース及びドレインの他方としての機能を有する導電層における対向する一対の側面の一方が絶縁層を介して電荷蓄積制御トランジスタのゲートとしての機能を有する導電層に重畳し、該一対の側面の他方が絶縁層を介して光検出リセットトランジスタのゲートとしての機能を有する導電層に重畳する構造である。
【０１８２】
上記構造にすることにより、増幅トランジスタのゲートに付加される電荷蓄積トランジスタのゲート並びにソース及びドレインの間の寄生容量と光検出リセットトランジスタのゲート並びにソース及びドレインの間の寄生容量との値の和を、作製時における各層のずれに因らず実質的に一定にすることができるため、寄生容量による光データへの影響を抑制することができる。
【０１８３】
（実施の形態３）
本実施の形態では、上記実施の形態１及び実施の形態２とは一部が異なる構成の光検出回路の例について説明する。なお、上記実施の形態１又は実施の形態２に示す光検出回路と同様の部分については、上記実施の形態１又は実施の形態２に示す光検出回路の説明を適宜援用することができる。
【０１８４】
本実施の形態における光検出回路の例について図３を用いて説明する。
【０１８５】
まず、本実施の形態における光検出回路の構成例について、図３（Ａ）を用いて説明する。
【０１８６】
図３（Ａ）に示す光検出回路は、光電変換素子２１１と、トランジスタ２１２と、トランジスタ２１３と、トランジスタ２１４と、容量素子２１５と、を備える。
【０１８７】
トランジスタ２１２、トランジスタ２１３、及びトランジスタ２１４のそれぞれは、電界効果トランジスタである。
【０１８８】
光電変換素子２１１は、第１の電流端子及び第２の電流端子を有し、入射する光の照度に応じて第１の電流端子及び第２の電流端子の間に光電流が流れる。
【０１８９】
光電変換素子２１１の第１の電流端子には、図１（Ａ）に示す光電変換素子１１１と同様に、光検出リセット信号（信号ＰＲＳＴ）が入力される。また、本実施の形態における光検出回路の構成を、光検出リセット信号の代わりに電圧Ｖａが光電変換素子２１１の第１の電流端子に入力される構成にしてもよい。このとき、電界効果トランジスタである光検出リセットトランジスタを設け、光検出リセットトランジスタのソース及びドレインの一方に電圧Ｖａを入力し、光検出リセットトランジスタのソース及びドレインの他方をトランジスタ２１３のゲートに接続させ、光検出リセットトランジスタのゲートに光検出リセット信号を入力する構成にしてもよい。
【０１９０】
光電変換素子２１１としては、図１（Ａ）に示す光電変換素子１１１と同様に、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。
【０１９１】
トランジスタ２１２のソース及びドレインの一方は、光電変換素子２１１の第２の電流端子に接続され、トランジスタ２１２のゲートには、図１（Ａ）に示すトランジスタ１１２ａ及びトランジスタ１１２ｂと同様に、電荷蓄積制御信号（信号ＴＸ）が入力される。トランジスタ２１２は、光電変換素子２１１の第１の電流端子及び第２の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、電荷蓄積制御トランジスタとしての機能を有する。
【０１９２】
トランジスタ２１３のゲートは、トランジスタ２１２のソース及びドレインの他方に電気的に接続される。
【０１９３】
トランジスタ２１４のソース及びドレインの一方は、トランジスタ２１３のソース及びドレインの一方に接続され、トランジスタ２１４のゲートには、図１（Ａ）に示すトランジスタ１１４と同様に、出力選択信号が入力される。
【０１９４】
なお、トランジスタ２１３のソース及びドレインの他方、並びにトランジスタ２１４のソース及びドレインの他方のうちの一方には、電圧Ｖｂが入力される。
【０１９５】
容量素子２１５は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層を含む。なお、第１の容量電極を第１の電極ともいい、第２の容量電極を第２の電極ともいう。
【０１９６】
容量素子２１５の第１の容量電極には、電圧Ｖｃ又は信号が入力され、容量素子２１５の第２の容量電極は、トランジスタ２１３のゲートに接続される。
【０１９７】
容量素子２１５は、保持容量としての機能を有する。なお、容量素子２１５の容量の値は、光検出回路の仕様に応じて適宜設定することができる。
【０１９８】
さらに、トランジスタ２１２のゲート並びにソース及びドレインの他方の間には寄生容量２１７が存在する。
【０１９９】
次に、図３（Ａ）に示す光検出回路の駆動方法例について、図３（Ｂ）を用いて説明する。図３（Ｂ）は、図３（Ａ）に示す光検出回路の駆動方法例を説明するためのタイミングチャートである。
【０２００】
図３（Ａ）に示す光検出回路の駆動方法例では、まず期間Ｔ３１において信号ＰＲＳＴのパルスを入力し、また、期間Ｔ３１から期間Ｔ３２にかけて信号ＴＸのパルスを入力してトランジスタ２１２をオン状態にする。なお、期間Ｔ３１において、信号ＰＲＳＴのパルスの入力開始のタイミングは、信号ＴＸのパルスの入力開始のタイミングより早くてもよい。
【０２０１】
このとき、期間Ｔ３１において、光電変換素子２１１が順方向に電流が流れる状態になり、トランジスタ２１３のゲートは、リセット状態になる。
【０２０２】
次に、期間Ｔ３２において、光電変換素子２１１が順方向とは逆方向に電圧が印加された状態になる。また、トランジスタ２１２がオン状態のままになる。
【０２０３】
このとき、光電変換素子２１１に入射した光の照度に応じて、光電変換素子２１１の第１の電流端子及び第２の電流端子の間に光電流が流れる。さらに、光電流に応じてトランジスタ２１３のゲートの電圧の値及び容量素子２１５の第２の容量電極の電圧の値が変化する。このとき、トランジスタ２１３のゲートの電圧に応じてトランジスタ２１３のソース及びドレインの間のチャネル抵抗の値が変化する。
【０２０４】
さらに、信号ＴＸのパルスの入力が終わると、トランジスタ２１２がオフ状態になる。
【０２０５】
次に、期間Ｔ３３において、トランジスタ２１２がオフ状態のままになる。
【０２０６】
このとき、トランジスタ２１３のゲートの電圧及び容量素子２１５の第２の容量電極の電圧は、期間Ｔ３２における光電変換素子２１１の光電流に応じた値に保持される。なお、期間Ｔ３３を必ずしも設けなくてもよいが、期間Ｔ３３を設けることにより、光検出回路において、データ信号を出力するタイミングを適宜設定することができ、例えば複数の光検出回路において、それぞれデータ信号を出力するタイミングを適宜設定することができる。
【０２０７】
さらに、期間Ｔ３４において、信号ＯＳＥＬのパルスを入力し、トランジスタ２１４をオン状態にする。
【０２０８】
このとき、光電変換素子２１１が順方向とは逆方向に電圧が印加された状態のままであり、トランジスタ２１４がオン状態になる。
【０２０９】
さらに、このとき、トランジスタ２１３のソース及びドレイン、並びにトランジスタ２１４のソース及びドレインを介して電流が流れ、図３（Ａ）に示す光検出回路は、トランジスタ２１３のソース及びドレインの他方、並びにトランジスタ２１４のソース及びドレインの他方のうちの他方から光データをデータ信号として出力する。以上が図３（Ａ）に示す光検出回路の駆動方法例である。
【０２１０】
さらに、図３（Ａ）に示す光検出回路の一部の構造例について図３（Ｃ）及び図３（Ｄ）を用いて説明する。図３（Ｃ）及び図３（Ｄ）は、本実施の形態における光検出回路の一部の構造例を示す模式図であり、図３（Ｃ）は、上面模式図であり、図３（Ｄ）は、図３（Ｃ）に示す線分Ａ３−Ｂ３の断面模式図である。
【０２１１】
図３（Ｃ）及び図３（Ｄ）に示す光検出回路の一部は、導電層２２１ａと、導電層２２１ｂと、絶縁層２２２と、半導体層２２３と、導電層２２４ａと、導電層２２４ｂと、を含む。
【０２１２】
導電層２２１ａ及び導電層２２１ｂは、例えば基板２２０の一平面に設けられる。
【０２１３】
導電層２２１ａは、トランジスタ２１２のゲートとしての機能を有する。
【０２１４】
導電層２２１ｂは、容量素子２１５の第１の容量電極としての機能を有する。
【０２１５】
絶縁層２２２は、導電層２２１ａ及び導電層２２１ｂの上に設けられる。
【０２１６】
絶縁層２２２は、トランジスタ２１２のゲート絶縁層、及び容量素子２１５の誘電体層としての機能を有する。また、絶縁層２２２は、トランジスタ２１３及びトランジスタ２１４のゲート絶縁層としての機能を有する。
【０２１７】
半導体層２２３は、絶縁層２２２を介して導電層２２１ａに重畳する。
【０２１８】
半導体層２２３は、トランジスタ２１２のチャネル形成層としての機能を有する。
【０２１９】
導電層２２４ａは、半導体層２２３に電気的に接続される。
【０２２０】
導電層２２４ａは、トランジスタ２１２のソース及びドレインの一方としての機能を有する。
【０２２１】
導電層２２４ｂは、半導体層２２３に電気的に接続される。また、導電層２２４ｂは、対向する一対の側面を有する。導電層２２４ｂにおける対向する一対の側面の一方は、絶縁層２２２を介して導電層２２１ａに重畳し、導電層２２４ｂにおける対向する一対の側面の他方は、絶縁層２２２を介して導電層２２１ｂに重畳する。
【０２２２】
導電層２２４ｂは、トランジスタ２１２のソース及びドレインの他方、並びに容量素子２１５の第２の容量電極としての機能を有する。
【０２２３】
図３（Ｃ）及び図３（Ｄ）に示す光検出回路では、導電層２２４ｂにおける対向する一対の側面の一方が絶縁層２２２を介して導電層２２１ａに重畳し、導電層２２４ｂにおける対向する一対の側面の他方が絶縁層２２２を介して導電層２２１ｂと重畳している。導電層２２４ｂ及び導電層２２１ａの重畳部が図３（Ａ）に示す寄生容量２１７となり、導電層２２４ｂ及び導電層２２１ｂの重畳部が図３（Ａ）に示す容量素子２１５となる。このとき、導電層２２４ｂ及び導電層２２１ａの重畳部を領域ＡＲＡ３１とし、導電層２２４ｂ及び導電層２２１ｂの重畳部を領域ＡＲＡ３２とすると、トランジスタ２１３のゲートに付加される容量は、領域ＡＲＡ３１の容量と領域ＡＲＡ３２の容量との和になる。すなわち、トランジスタ２１３のゲートに付加される容量は、領域ＡＲＡ３１の面積と領域ＡＲＡ３２の面積との和によって決まる。
【０２２４】
また、光検出回路の一部において、作製時に導電層２２４ａ及び導電層２２４ｂの位置が設計時の位置からｙ方向にずれた場合の模式図を図３（Ｅ）及び図３（Ｆ）に示す。このとき、領域ＡＲＡ３１の面積は小さくなるが、その分領域ＡＲＡ３２の面積は大きくなり、領域ＡＲＡ３１の面積と領域ＡＲＡ３２との面積の和は、図３（Ｃ）及び図３（Ｄ）に示す光検出回路と実質的に同じである。なお、導電層２２１ａ及び導電層２２１ｂの位置がずれた場合も同様である。このことから、図３に示す光検出回路では、容量素子２１５の容量と寄生容量２１７との値の和を、各層の位置のずれに因らず実質的に一定にすることができる。
【０２２５】
さらに、各構成要素について、以下に説明する。
【０２２６】
導電層２２１ａ及び導電層２２１ｂとしては、図１に示す導電層１２１に適用可能な材料の層を用いることができる。また、導電層２２１ａ及び導電層２２１ｂに適用可能な材料の層の積層により導電層２２１ａ及び導電層２２１ｂを構成することもできる。
【０２２７】
例えば、スパッタリング法などにより導電層２２１ａ及び導電層２２１ｂに適用可能な材料の導電膜を基板２２０の上に設け、該導電膜の一部を除去することにより、導電層２２１ａ及び導電層２２１ｂを同一工程により形成することができる。
【０２２８】
絶縁層２２２としては、例えば図１に示す絶縁層１２２に適用可能な材料の層を用いることができる。また、絶縁層２２２に適用可能な材料の層の積層により絶縁層２２２を構成することもできる。
【０２２９】
半導体層２２３としては、例えば図１に示す半導体層１２３ａ及び半導体層１２３ｂに適用可能な材料の層を用いることができる。
【０２３０】
導電層２２４ａ及び導電層２２４ｂとしては、例えば導電層２２１ａ及び導電層２２１ｂに適用可能な材料の層を用いることができる。また、導電層２２４ａ及び導電層２２４ｂに適用可能な材料の層の積層により導電層２２４ａ及び導電層２２４ｂを構成することもできる。
【０２３１】
図３に示すように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び保持容量としての機能を有する容量素子を少なくとも有する構成である。
【０２３２】
保持容量としての機能を有する容量素子を設けることにより、寄生容量による光データへの影響をさらに抑制することができる。例えば電荷蓄積制御トランジスタのゲートの電圧の変化に応じた増幅トランジスタのゲートの電圧の変動を抑制することができる。
【０２３３】
さらに、本実施の形態における光検出回路の一例は、電荷蓄積制御トランジスタのソース及びドレインの一方が光電変換素子の第２の電流端子に電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方が増幅トランジスタのゲートに電気的に接続され、容量素子の第２の電極が増幅トランジスタのゲートに電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方、並びに容量素子の第２の電極としての機能を有する導電層における対向する一対の側面の一方が絶縁層を介して電荷蓄積制御トランジスタのゲートとしての機能を有する導電層に重畳し、該一対の側面の他方が絶縁層を介して容量素子の第１の電極としての機能を有する導電層に重畳する構造である。
【０２３４】
上記構造にすることにより、増幅トランジスタのゲートに付加される電荷蓄積トランジスタのゲート並びにソース及びドレインの間の寄生容量と保持容量との和を、作製時における各層のずれに因らず実質的に一定にすることができるため、寄生容量による光データへの影響を抑制することができる。
【０２３５】
（実施の形態４）
本実施の形態では、上記実施の形態に示す光検出回路を画素部に備えた半導体装置の例について説明する。
【０２３６】
まず、本実施の形態における半導体装置の構成例について、図４を用いて説明する。図４は、本実施の形態における半導体装置の構成例を示すブロック図である。
【０２３７】
図４（Ａ）に示す半導体装置は、光により情報の入力が可能な入力装置である。
【０２３８】
図４（Ａ）に示す半導体装置は、光検出制御部ＰＳＣＴＬ＿ａと、画素部ＰＩＸ＿ａと、を含む。
【０２３９】
また、図４（Ａ）に示す半導体装置は、光検出駆動回路（ＰＳＤＲＶともいう）３０１＿ａと、読み出し回路（ＲＥＡＤともいう）３０２＿ａと、複数の光検出回路（ＰＳともいう）３０５ｐ＿ａと、を具備する。
【０２４０】
光検出駆動回路３０１＿ａは、光検出制御部ＰＳＣＴＬ＿ａに設けられる。
【０２４１】
複数の光検出回路３０５ｐ＿ａは、画素部ＰＩＸ＿ａに設けられる。なお、図４（Ａ）に示す半導体装置では、１個以上の光検出回路３０５ｐ＿ａにより１つの画素が構成される。
【０２４２】
読み出し回路３０２＿ａは、光検出制御部ＰＳＣＴＬ＿ａに設けられる。
【０２４３】
なお、必ずしも光検出制御部ＰＳＣＴＬ＿ａを図４（Ａ）に示す半導体装置（入力装置）に含めなくてもよい。
【０２４４】
また、図４（Ｂ）に示す半導体装置は、光により情報の入力が可能であり、且つ画像を表示することにより情報の出力が可能な入出力装置である。
【０２４５】
図４（Ｂ）に示す半導体装置は、光検出制御部ＰＳＣＴＬ＿ｂと、表示制御部ＤＩＳＰＣＴＬと、画素部ＰＩＸ＿ｂと、を含む。
【０２４６】
なお、必ずしも光検出制御部ＰＳＣＴＬ＿ｂ及び表示制御部ＤＩＳＰＣＴＬを図４（Ｂ）に示す半導体装置（入出力装置）に含めなくてもよい。
【０２４７】
また、図４（Ｂ）に示す半導体装置は、光検出駆動回路３０１＿ｂと、読み出し回路３０２＿ｂと、表示駆動回路３０３と、表示データ信号出力回路３０４と、複数の光検出回路３０５ｐ＿ｂと、複数の表示回路３０５ｄと、を具備する。
【０２４８】
光検出駆動回路３０１＿ｂは、光検出制御部ＰＳＣＴＬ＿ｂに設けられる。
【０２４９】
読み出し回路３０２＿ｂは、光検出制御部ＰＳＣＴＬ＿ｂに設けられる。
【０２５０】
表示駆動回路３０３は、表示制御部ＤＩＳＰＣＴＬに設けられる。
【０２５１】
表示データ信号出力回路３０４は、表示制御部ＤＩＳＰＣＴＬに設けられる。
【０２５２】
複数の光検出回路３０５ｐ＿ｂ及び複数の表示回路３０５ｄは、画素部ＰＩＸ＿ｂに設けられる。なお、図４（Ｂ）に示す半導体装置では、１個以上の表示回路３０５ｄにより１つの画素が構成される。また、１個以上の表示回路３０５ｄ及び１個以上の光検出回路３０５ｐ＿ｂにより１つの画素を構成してもよい。
【０２５３】
さらに、図４（Ａ）及び図４（Ｂ）に示す半導体装置の各構成要素について説明する。
【０２５４】
光検出駆動回路３０１＿ａ及び光検出駆動回路３０１＿ｂは、光検出動作を制御するための回路であり、光検出駆動回路３０１＿ａは、光検出回路３０５ｐ＿ａの光検出動作を制御し、光検出駆動回路３０１＿ｂは、光検出回路３０５ｐ＿ｂの光検出動作を制御する。
【０２５５】
光検出駆動回路３０１＿ａ及び光検出駆動回路３０１＿ｂは、パルス信号である光検出リセット信号及びパルス信号である出力選択信号を少なくとも出力する。
【０２５６】
光検出駆動回路３０１＿ａ及び光検出駆動回路３０１＿ｂは、例えば少なくとも２つのシフトレジスタを備える。このとき、光検出駆動回路３０１＿ａ及び光検出駆動回路３０１＿ｂは、２つのシフトレジスタの一方からパルス信号を出力させることにより、光検出リセット信号を出力し、２つのシフトレジスタの他方からパルス信号を出力させることにより、出力選択信号を出力することができる。
【０２５７】
読み出し回路３０２＿ａ及び読み出し回路３０２＿ｂは、光データを読み出す機能を有する。読み出し回路３０２＿ａは、光検出回路３０５ｐ＿ａから光データを読み出し、読み出し回路３０２＿ｂは、光検出回路３０５ｐ＿ｂから光データを読み出す。
【０２５８】
読み出し回路３０２＿ａ及び読み出し回路３０２＿ｂは、例えば選択回路を用いて構成される。例えば、選択回路は、トランジスタを備え、該トランジスタに従って光データが光データ信号として入力されることにより、光データを読み出すことができる。
【０２５９】
表示駆動回路３０３は、表示回路３０５ｄの表示動作を制御する回路である。
【０２６０】
表示駆動回路３０３は、例えばシフトレジスタを備える。このとき、表示駆動回路３０３は、シフトレジスタから複数のパルス信号を出力させることにより、表示回路３０５ｄを制御するための信号（例えば表示選択信号（信号ＤＳＥＬともいう））を出力することができる。また、表示駆動回路３０３を複数のシフトレジスタを備える構成にすることもできる。このとき、表示駆動回路３０３は、上記複数のシフトレジスタのそれぞれから複数のパルス信号を出力させ、表示回路３０５ｄを制御するための複数の信号を出力することもできる。
【０２６１】
表示データ信号出力回路３０４は、表示制御部ＤＩＳＰＣＴＬに設けられる。表示データ信号出力回路３０４には、画像信号が入力される。表示データ信号出力回路３０４は、入力された画像信号を元に電圧信号である表示データ信号（信号ＤＤともいう）を生成し、生成した表示データ信号を出力する機能を有する。
【０２６２】
表示データ信号出力回路３０４は、例えば複数のトランジスタを備える。
【０２６３】
表示データ信号出力回路３０４は、上記トランジスタがオン状態のときに入力される信号のデータを表示データ信号として出力することができる。上記トランジスタは、電流制御端子にパルス信号である制御信号を入力することにより制御することができる。なお、表示回路３０５ｄの数が複数である場合には、複数のトランジスタを選択的にオン状態又はオフ状態にすることにより、画像信号のデータを複数の表示データ信号として出力してもよい。
【０２６４】
光検出回路３０５ｐ＿ａ及び光検出回路３０５ｐ＿ｂは、入射する光の照度に応じた値の電圧である光データを生成する。
【０２６５】
光検出回路３０５ｐ＿ａ及び光検出回路３０５ｐ＿ｂとしては、上記実施の形態１又は実施の形態２に示す光検出回路を用いることができる。
【０２６６】
なお、複数の光検出回路３０５ｐ＿ａ及び光検出回路３０５ｐ＿ｂとして、赤色を呈する光を受光する光検出回路、緑色を呈する光を受光する光検出回路、及び青色を呈する光を受光する光検出回路を設け、それぞれの光検出回路により光データを生成し、生成した異なる色を呈する光データを合成してフルカラーの画像信号のデータを生成することもできる。また、上記光検出回路に加え、シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を受光する光検出回路を設けてもよい。シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を受光する光検出回路を設けることにより、生成される画像信号に基づく画像において、再現可能な色の種類を増やすことができる。例えば、光検出回路に、特定の色を呈する光を透過する着色層を設け、該着色層を介して光検出回路に光を入射させることにより、特定の色を呈する光の照度に応じた値の電圧である光データを生成することができる。
【０２６７】
複数の表示回路３０５ｄのそれぞれには、表示データ信号が入力される。複数の表示回路３０５ｄは、入力された表示データ信号に応じた表示状態になる。
【０２６８】
表示回路３０５ｄとしては、例えば液晶素子を用いた表示回路又はエレクトロルミネセンス（ＥＬともいう）素子を用いた表示回路などを用いることができる。
【０２６９】
なお、赤色を呈する光を射出する表示回路、緑色を呈する光を射出する表示回路、及び青色を呈する光を射出する表示回路を設け、それぞれの表示回路により光を射出し、フルカラーの画像を画素部において表示することもできる。また、上記表示回路に加え、シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を射出する表示回路を設けてもよい。シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を射出する表示回路を設けることにより、表示画像において再現可能な色の種類を増やすことができるため、表示画像の品質を向上させることができる。例えば、表示回路に、発光素子及び発光素子が発光することにより射出する光のうち、特定の色を呈する光を透過する着色層を設け、発光素子から該着色層を介して光を射出させることにより、特定の色を呈する光を射出することができる。上記構成にすることにより、互いに異なる色を呈する光を射出する複数の発光素子を形成せずにフルカラー画像を表示することができるため、作製工程を容易にし、歩留まりを向上させることができ、また発光素子の品質を向上させ、発光素子の信頼性を向上させることができる。
【０２７０】
次に、図４（Ａ）及び図４（Ｂ）に示す半導体装置の駆動方法例について説明する。
【０２７１】
まず、図４（Ａ）に示す半導体装置の駆動方法例について説明する。
【０２７２】
図４（Ａ）に示す半導体装置では、光検出回路３０５ｐ＿ａにおいて、入射する光の照度に応じた電圧である光データを生成し、該光データを光データ信号として順次出力する。
【０２７３】
さらに、読み出し回路３０２＿ａにより光検出回路３０５ｐ＿ａから出力された光データを読み出す。読み出された光データは、例えば被検出物の画像データ生成など、所定の処理に用いられる。
【０２７４】
次に、図４（Ｂ）に示す半導体装置の駆動方法例について、説明する。
【０２７５】
図４（Ｂ）に示す半導体装置では、表示駆動回路３０３により表示回路３０５ｄを行毎に選択し、選択した各行の表示回路３０５ｄに表示データ信号を順次入力する。
【０２７６】
表示データ信号が入力された表示回路３０５ｄは、入力された表示データ信号のデータに応じた表示状態になり、画素部ＰＩＸ＿ｂは、画像を表示する。
【０２７７】
また、図４（Ｂ）に示す半導体装置では、光検出回路３０５ｐ＿ｂにおいて、入射する光の照度に応じた電圧である光データを生成し、該光データを光データ信号として順次出力する。
【０２７８】
例えば、画素部ＰＩＸ＿ｂに被検出物がある場合、表示回路３０５ｄから射出された光が被検出物により反射し、該反射光が光検出回路３０５ｐ＿ｂに入射し、光検出回路３０５ｐ＿ｂにおいて、入射する光の照度に応じた電圧である光データを生成し、該光データを光データ信号として出力する。
【０２７９】
さらに、読み出し回路３０２＿ｂにより光検出回路３０５ｐ＿ｂから出力された光データを読み出す。読み出された光データは、例えば被検出物の座標検出又は画像データ生成など、所定の処理に用いられる。
【０２８０】
以上が図４（Ａ）及び図４（Ｂ）に示す半導体装置の駆動方法例である。
【０２８１】
さらに、図４（Ｂ）に示す半導体装置における表示回路の例について、図５を用いて説明する。
【０２８２】
図５（Ａ）に示す表示回路は、トランジスタ３６１ａと、容量素子３６２ａと、液晶素子３６３と、を備える。
【０２８３】
なお、図５（Ａ）に示す表示回路において、トランジスタ３６１ａは、電界効果トランジスタである。
【０２８４】
また、液晶素子は、少なくとも第１の表示電極、第２の表示電極、並びに第１の表示電極及び第２の表示電極に重畳する液晶層を含む。液晶層は、第１の表示電極及び第２の表示電極の間に印加される電圧に応じて光の透過率が変化する。
【０２８５】
トランジスタ３６１ａのソース及びドレインの一方には、信号ＤＤが入力され、トランジスタ３６１ａのゲートには、信号ＤＳＥＬが入力される。
【０２８６】
容量素子３６２ａの第１の容量電極は、トランジスタ３６１ａのソース及びドレインの他方に電気的に接続され、容量素子３６２ａの第２の容量電極には、電圧Ｖｃが入力される。
【０２８７】
液晶素子３６３の第１の表示電極は、トランジスタ３６１ａのソース及びドレインの他方に電気的に接続され、液晶素子３６３の第２の表示電極には、電圧Ｖｃが入力される。電圧Ｖｃの値は、適宜設定することができる。
【０２８８】
また、図５（Ｂ）に示す表示回路は、トランジスタ３６１ｂと、容量素子３６２ｂと、トランジスタ３６４と、発光素子（ＬＥＥともいう）３６５と、を備える。
【０２８９】
なお、図５（Ｂ）に示す表示回路において、トランジスタ３６１ｂ及びトランジスタ３６４は、電界効果トランジスタである。
【０２９０】
また、発光素子は、第１の電流端子と、第２の電流端子と、第１の電流端子及び第２の電流端子に重畳する電界発光層と、を含む。発光素子は、第１の電流端子及び第２の電流端子の間に印加される電圧に応じて第１の電流端子及び第２の電流端子の間に電流が流れることにより発光する。
【０２９１】
トランジスタ３６１ｂのソース及びドレインの一方には、信号ＤＤが入力され、トランジスタ３６１ｂのゲートには、信号ＤＳＥＬが入力される。
【０２９２】
容量素子３６２ｂの第１の容量電極には、電圧Ｖｂが入力され、容量素子３６２ｂの第２の容量電極は、トランジスタ３６４のゲートに電気的に接続される。
【０２９３】
トランジスタ３６４のソース及びドレインの一方には、電圧Ｖｂが入力され、トランジスタ３６４のゲートは、トランジスタ３６１ｂのソース及びドレインの他方に電気的に接続される。
【０２９４】
発光素子３６５の第１の電流端子は、トランジスタ３６４のソース及びドレインの他方に電気的に接続され、発光素子３６５の第２の電流端子には、電圧Ｖｂが入力される。
【０２９５】
さらに、図５（Ａ）及び図５（Ｂ）に示す表示回路の各構成要素について説明する。
【０２９６】
トランジスタ３６１ａ及びトランジスタ３６１ｂは、表示選択トランジスタとしての機能を有する。
【０２９７】
容量素子３６２ａ及び容量素子３６２ｂは、第１の容量電極及び第２の容量電極の間に信号ＤＤに応じた値の電圧が印加される保持容量としての機能を有する。
【０２９８】
液晶素子３６３における液晶層としては、例えば第１の表示電極及び第２の表示電極に印加される電圧が０Ｖのときに光を透過する液晶層を用いることができ、例えば電気制御複屈折型液晶（ＥＣＢ型液晶ともいう）、二色性色素を添加した液晶（ＧＨ液晶ともいう）、高分子分散型液晶、又はディスコチック液晶を含む液晶層などを用いることができる。また、液晶層としては、ブルー相を発現する液晶層を用いてもよい。ブルー相を発現する液晶層は、例えばブルー相を示す液晶とカイラル剤とを含む液晶組成物により構成される。ブルー相を発現する液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を発現する液晶を用いることにより、動作速度を向上させることができる。
【０２９９】
トランジスタ３６４は、駆動トランジスタである。
【０３００】
なお、トランジスタ３６１ａ、トランジスタ３６１ｂ、及びトランジスタ３６４としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層、又は酸化物半導体層を含むトランジスタを用いることができる。
【０３０１】
発光素子３６５としては、例えばＥＬ素子、発光ダイオード、又は発光トランジスタなどを用いることができる。例えばＥＬ素子の場合、ＥＬ素子のアノード及びカソードの一方が発光素子の第１の電流端子に相当し、ＥＬ素子のアノード及びカソードの他方が発光素子の第２の電流端子に相当する。
【０３０２】
次に、図５（Ａ）及び図５（Ｂ）に示す表示回路の駆動方法例について説明する。
【０３０３】
まず、図５（Ａ）に示す表示回路の駆動方法例について、図５（Ｃ）を用いて説明する。図５（Ｃ）は、図５（Ａ）に示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号ＤＤ、信号ＤＳＥＬ、及びトランジスタ３６１ａのそれぞれの状態を示す。
【０３０４】
図５（Ａ）に示す表示回路の駆動方法例では、期間Ｔ１１において、信号ＤＳＥＬのパルスを入力し、トランジスタ３６１ａをオン状態にする。
【０３０５】
トランジスタ３６１ａがオン状態のとき、表示回路に信号ＤＤが入力され、液晶素子３６３の第１の表示電極及び容量素子３６２ａの第１の容量電極の電圧が信号ＤＤの電圧（ここでは電圧Ｄ１１）と同等の値になる。
【０３０６】
このとき、液晶素子３６３は、信号ＤＤに応じた光の透過率になることにより、信号ＤＤのデータに応じた表示状態になる。
【０３０７】
さらに、信号ＤＳＥＬのパルスの入力が終わるとトランジスタ３６１ａがオフ状態になる。以上が図５（Ａ）に示す表示回路の駆動方法例である。
【０３０８】
次に、図５（Ｂ）に示す表示回路の駆動方法例について、図５（Ｄ）を用いて説明する。図５（Ｄ）は、図５（Ｂ）に示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号ＤＤ、信号ＤＳＥＬ、及びトランジスタ３６１ｂのそれぞれの状態を示す。
【０３０９】
図５（Ｂ）に示す表示回路の駆動方法例では、期間Ｔ２１において、信号ＤＳＥＬのパルスを入力し、トランジスタ３６１ｂをオン状態にする。
【０３１０】
トランジスタ３６１ｂがオン状態のとき、表示回路に信号ＤＤが入力され、トランジスタ３６４のゲートの電圧及び容量素子３６２ｂの第２の容量電極の電圧が信号ＤＤの電圧（ここでは一例として電圧Ｄ２１）と同等の値になる。
【０３１１】
このとき、トランジスタ３６４のゲートの電圧に応じてトランジスタ３６４のソース及びドレインの間に電流が流れ、さらに、発光素子３６５の第１の電流端子及び第２の電流端子の間に電流が流れ、発光素子３６５が発光する。このとき、発光素子３６５の第１の電流端子の電圧は、信号ＤＤの電圧（ここでは電圧Ｄ２１）に応じた値になり、発光素子３６５の発光輝度は、信号ＤＤに応じて設定された第１の電流端子の電圧、及び電圧Ｖｂに応じた値になる。
【０３１２】
さらに、信号ＤＳＥＬのパルスの入力が終わるとトランジスタ３６１ｂがオフ状態になる。以上が図５（Ｂ）に示す表示回路の駆動方法例である。
【０３１３】
図５（Ａ）及び図５（Ｂ）を用いて説明したように、本実施の形態の半導体装置における表示回路の一例は、表示選択トランジスタ及び表示素子を備える構成である。該構成にすることにより、表示回路を表示データ信号に応じた表示状態にすることができる。
【０３１４】
以上が図４（Ｂ）に示す半導体装置における表示回路の例である。
【０３１５】
さらに、図４（Ｂ）に示す半導体装置における表示回路、並びに図４（Ａ）及び図４（Ｂ）に示す半導体装置における光検出回路の構造例について説明する。なお、ここでは、図４（Ｂ）に示す半導体装置の一例として、図５（Ａ）に示す表示回路を備える半導体装置の例について説明する。
【０３１６】
図４（Ａ）に示す半導体装置は、トランジスタなどの半導体素子が設けられた基板（素子基板）を含む。
【０３１７】
また、図４（Ｂ）に示す半導体装置は、トランジスタなどの半導体素子が設けられた第１の基板（素子基板）と、第２の基板と、第１の基板及び第２の基板の間に設けられた液晶層と、を含む。
【０３１８】
さらに、本実施の形態の半導体装置における素子基板の構造例について、図６乃至図１０を用いて説明する。図６乃至図１０は、本実施の形態の半導体装置における素子基板の構造例を示す図であり、図６（Ａ）は、平面模式図であり、図６（Ｂ）は、図６（Ａ）における線分Ａ−Ｂの断面模式図であり、図７（Ａ）は、平面模式図であり、図７（Ｂ）は、図７（Ａ）における線分Ｃ−Ｄの断面模式図であり、図８（Ａ）は、平面模式図であり、図８（Ｂ）は、図８（Ａ）における線分Ｅ−Ｆの断面模式図であり、図９（Ａ）は、平面模式図であり、図９（Ｂ）は、図９（Ａ）における線分Ｇ−Ｈの断面模式図であり、図１０（Ａ）は、平面模式図であり、図１０（Ｂ）は、図１０（Ａ）における線分Ｉ−Ｊの断面模式図である。
【０３１９】
図４（Ａ）に示す半導体装置における素子基板は、図６に示すように、基板５００と、導電層５０１ａ乃至導電層５０１ｆと、絶縁層５０２と、半導体層５０３ａ乃至半導体層５０３ｃと、導電層５０４ａ乃至導電層５０４ｈと、絶縁層５０５と、半導体層５０６と、半導体層５０７と、半導体層５０８と、絶縁層５０９と、導電層５１０ａと、を含む。
【０３２０】
導電層５０１ａ乃至導電層５０１ｆのそれぞれは、基板５００の一平面に設けられる。
【０３２１】
導電層５０１ａは、光検出リセット信号が入力される信号線としての機能を有する。
【０３２２】
導電層５０１ｂは、光検出回路における電荷蓄積制御トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０３２３】
導電層５０１ｃは、電荷蓄積制御信号が入力される信号線としての機能を有する。
【０３２４】
導電層５０１ｄは、光検出回路における増幅トランジスタのゲートとしての機能を有する。
【０３２５】
導電層５０１ｅは、光検出回路における出力選択トランジスタのゲートとしての機能を有する。
【０３２６】
導電層５０１ｆは、実施の形態３に示す光検出回路における保持容量の第１の容量電極、及び電圧Ｖａ又は電圧Ｖｂが入力される配線としての機能を有する。
【０３２７】
絶縁層５０２は、導電層５０１ａ乃至導電層５０１ｆを介して基板５００の一平面に設けられる。
【０３２８】
絶縁層５０２は、光検出回路における電荷蓄積制御トランジスタのゲート絶縁層、光検出回路における増幅トランジスタのゲート絶縁層、光検出回路における出力選択トランジスタのゲート絶縁層、及び実施の形態３に示す光検出回路における保持容量の誘電体層としての機能を有する。
【０３２９】
半導体層５０３ａは、絶縁層５０２を介して導電層５０１ｂに重畳する。半導体層５０３ａは、光検出回路における電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。
【０３３０】
半導体層５０３ｂは、絶縁層５０２を介して導電層５０１ｄに重畳する。半導体層５０３ｂは、光検出回路における増幅トランジスタのチャネル形成層としての機能を有する。
【０３３１】
半導体層５０３ｃは、絶縁層５０２を介して導電層５０１ｅに重畳する。半導体層５０３ｃは、光検出回路における出力選択トランジスタのチャネル形成層としての機能を有する。
【０３３２】
導電層５０４ａは、絶縁層５０２を貫通する開口部において導電層５０１ａに電気的に接続される。導電層５０４ａは、光検出回路における光電変換素子の第１の電流端子としての機能を有する。
【０３３３】
導電層５０４ｂは、半導体層５０３ａに電気的に接続される。導電層５０４ｂは、光検出回路における電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
【０３３４】
導電層５０４ｃは、絶縁層５０２を貫通する開口部において導電層５０１ｂ及び導電層５０１ｃに電気的に接続される。導電層５０４ｃは、電荷蓄積制御信号が入力される信号線としての機能を有する。
【０３３５】
導電層５０４ｄは、半導体層５０３ａに電気的に接続され、且つ絶縁層５０２を貫通する開口部において導電層５０１ｄに電気的に接続される。また、導電層５０４ｄにおける対向する一対の側面の一方は、絶縁層５０２を介して導電層５０１ｂに重畳し、導電層５０４ｄにおける対向する一対の側面の他方は、絶縁層５０２を介して導電層５０１ｆに重畳する。導電層５０１ｆ、絶縁層５０２、及び導電層５０４ｄにより、実施の形態３に示す光検出回路における保持容量が構成される。導電層５０４ｄは、光検出回路における電荷蓄積制御トランジスタのソース及びドレインの他方、並びに実施の形態３に示す光検出回路における保持容量の第２の容量電極としての機能を有する。
【０３３６】
導電層５０４ｅは、半導体層５０３ｂ及び半導体層５０３ｃに電気的に接続される。導電層５０４ｅは、光検出回路における出力選択トランジスタのソース及びドレインの一方、並びに光検出回路における増幅トランジスタのソース及びドレインの一方としての機能を有する。
【０３３７】
導電層５０４ｆは、半導体層５０３ｃに電気的に接続される。導電層５０４ｆは、光検出回路における出力選択トランジスタのソース及びドレインの他方としての機能を有する。
【０３３８】
導電層５０４ｇは、半導体層５０３ｂに電気的に接続され、絶縁層５０２を貫通する開口部において導電層５０１ｆに電気的に接続される。導電層５０４ｇは、光検出回路における増幅トランジスタのソース及びドレインの他方としての機能を有する。
【０３３９】
導電層５０４ｈは、絶縁層５０２を貫通する開口部において導電層５０１ｆに電気的に接続される。導電層５０４ｈは、電圧Ｖａ又は電圧Ｖｂが入力される配線としての機能を有する。
【０３４０】
絶縁層５０５は、導電層５０４ａ乃至導電層５０４ｈを介して半導体層５０３ａ乃至半導体層５０３ｃに接する。
【０３４１】
半導体層５０６は、絶縁層５０５を貫通して設けられた開口部において導電層５０４ａに電気的に接続される。
【０３４２】
半導体層５０７は、半導体層５０６に接する。
【０３４３】
半導体層５０８は、半導体層５０７に接する。
【０３４４】
絶縁層５０９は、絶縁層５０５、半導体層５０６、半導体層５０７、及び半導体層５０８に重畳する。絶縁層５０９は、平坦化絶縁層としての機能を有する。
【０３４５】
導電層５１０ａは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｂに電気的に接続され、絶縁層５０５及び絶縁層５０９を貫通する開口部において半導体層５０８に電気的に接続される。
【０３４６】
また、図６に示す素子基板の変形例について、図７乃至図９を用いて説明する。
【０３４７】
図７（Ａ）及び図７（Ｂ）に示す素子基板は、図６（Ａ）及び図６（Ｂ）に示す導電層５０４ｄにおける対向する一対の側面の他方が、絶縁層５０２を介して導電層５０１ｆではなく導電層５０１ａに重畳する構造である。図７（Ａ）及び図７（Ｂ）に示す素子基板では、導電層５０１ａ、絶縁層５０２、及び導電層５０４ｄにより、実施の形態３に示す光検出回路における保持容量が構成される。なお、その他の構造は、図６（Ａ）及び図６（Ｂ）に示す素子基板の構成と同じであるため、その他の説明については、図６（Ａ）及び図６（Ｂ）に示す素子基板の説明を適宜援用する。
【０３４８】
また、図８（Ａ）及び図８（Ｂ）に示す素子基板は、図６（Ａ）及び図６（Ｂ）に示す半導体層５０３ａの代わりに半導体層５０３ａ１及び半導体層５０３ａ２が設けられた構造である。このとき、半導体層５０３ａ１及び半導体層５０３ａ２は、絶縁層５０２を介して導電層５０１ｂに重畳し、導電層５０１ｂは、半導体層５０３ａの代わりに半導体層５０３ａ１及び半導体層５０３ａ２に電気的に接続され、導電層５０４ｄは、半導体層５０３ａの代わりに半導体層５０３ａ１及び半導体層５０３ａ２に電気的に接続される。導電層５０４ｄにおける対向する一対の側面は、絶縁層５０２を介して導電層５０１ｂに重畳する。上記構造にすることにより、上記実施の形態１に示す光検出回路を構成することができる。なお、その他の構造は、図６（Ａ）及び図６（Ｂ）に示す素子基板の構成と同じであるため、その他の説明については、図６（Ａ）及び図６（Ｂ）に示す素子基板の説明を適宜援用する。
【０３４９】
また、図９（Ａ）及び図９（Ｂ）に示す素子基板は、図６（Ａ）及び図６（Ｂ）に示す構成に加え、導電層５０１ｇ乃至導電層５０１ｉ、半導体層５０３ｄ、及び導電層５０４ｉ乃至導電層５０４ｋを含む構造である。
【０３５０】
導電層５０１ｇ乃至導電層５０１ｉは、導電層５０１ａ乃至導電層５０１ｆと同様に基板５００の一平面に設けられる。
【０３５１】
導電層５０１ｇは、実施の形態２に示す光検出回路における光検出リセットトランジスタのゲートとしての機能を有する。
【０３５２】
導電層５０１ｈは、実施の形態２に示す光検出回路における光検出リセット信号が入力される信号線としての機能を有する。
【０３５３】
導電層５０１ｉは、電圧Ｖａを供給する配線としての機能を有する。
【０３５４】
また、絶縁層５０２は、導電層５０１ｇ乃至導電層５０１ｉの上にも設けられる。このとき、絶縁層５０２は、上記実施の形態２に示す光検出回路における光検出リセットトランジスタのゲート絶縁層としての機能を有する。
【０３５５】
半導体層５０３ｄは、絶縁層５０２を介して導電層５０１ｇに重畳する。
【０３５６】
半導体層５０３ｄは、上記実施の形態２に示す光検出回路における光検出リセットトランジスタのチャネル形成層としての機能を有する。
【０３５７】
導電層５０４ｉは、絶縁層５０２を貫通して設けられた開口部を介して導電層５０１ｇ及び導電層５０１ｈに電気的に接続される。
【０３５８】
導電層５０４ｉは、光検出リセット信号が供給される信号線としての機能を有する。
【０３５９】
導電層５０４ｊは、半導体層５０３ｄに電気的に接続され、絶縁層５０２を貫通して設けられた開口部を介して導電層５０１ｉに電気的に接続される。
【０３６０】
導電層５０４ｊは、実施の形態２に示す光検出回路における光検出リセットトランジスタのソース及びドレインの一方としての機能を有する。
【０３６１】
導電層５０４ｋは、絶縁層５０２を貫通して設けられた開口部を介して導電層５０１ｉに電気的に接続される。
【０３６２】
導電層５０４ｋは、電圧Ｖａが供給される配線としての機能を有する。
【０３６３】
また、図９（Ａ）及び図９（Ｂ）において、導電層５０４ｄは、半導体層５０３ａに加えて半導体層５０３ｄに電気的に接続される。このとき、導電層５０４ｄは、光検出回路における電荷蓄積制御トランジスタのソース及びドレインの他方、並びに上記実施の形態２に示す光検出回路における光検出リセットトランジスタのソース及びドレインの他方としての機能を有する。
【０３６４】
また、導電層５０４ｄにおける対向する一対の側面の一方は、絶縁層５０２を介して導電層５０１ｂに重畳し、該一対の側面の他方は、絶縁層５０２を介して導電層５０１ｇに重畳する。上記構造にすることにより、上記実施の形態２に示す光検出回路を構成することができる。なお、その他の構造は図６（Ａ）及び図６（Ｂ）に示す素子基板の構成と同じであるため、その他の説明については、図６（Ａ）及び図６（Ｂ）に示す素子基板の説明を適宜援用する。
【０３６５】
また、図４（Ｂ）に示す半導体装置における素子基板は、図６乃至図９のいずれか一つの構成に加え、図１０（Ａ）及び図１０（Ｂ）に示すように、導電層５０１ｊと、導電層５０１ｋと、半導体層５０３ｅと、導電層５０４ｌ乃至導電層５０４ｎと、導電層５１０ｂと、を含む。
【０３６６】
導電層５０１ｊ及び導電層５０１ｋは、導電層５０１ａ乃至導電層５０１ｉと同様に基板５００の一平面に設けられる。
【０３６７】
導電層５０１ｊは、表示回路における表示選択トランジスタのゲートとしての機能を有する。
【０３６８】
導電層５０１ｋは、表示回路における保持容量の第１の容量電極としての機能を有する。
【０３６９】
なお、絶縁層５０２は、導電層５０１ｊ及び導電層５０１ｋの上にも設けられる。
【０３７０】
半導体層５０３ｅは、絶縁層５０２を介して導電層５０１ｊに重畳する。半導体層５０３ｅは、表示回路における表示選択トランジスタのチャネル形成層としての機能を有する。
【０３７１】
導電層５０４ｌは、半導体層５０３ｅに電気的に接続される。導電層５０４ｌは、表示回路における表示選択トランジスタのソース及びドレインの一方としての機能を有する。
【０３７２】
導電層５０４ｍは、半導体層５０３ｅに電気的に接続され、絶縁層５０２を貫通する開口部において導電層５０１ｋに電気的に接続される。導電層５０４ｍは、表示回路における表示選択トランジスタのソース及びドレインの他方としての機能を有する。
【０３７３】
導電層５０４ｎは、絶縁層５０２を介して導電層５０１ｋに重畳する。導電層５０４ｎは、表示回路における保持容量の第２の容量電極としての機能を有する。
【０３７４】
なお、図１０（Ａ）及び図１０（Ｂ）に示す半導体装置において、絶縁層５０５は、半導体層５０３ｅにも接して設けられる。
【０３７５】
導電層５１０ｂは、絶縁層５０５及び絶縁層５０９を貫通する開口部において導電層５０４ｍに電気的に接続される。また、導電層５１０ｂを、導電層５０１ｊに重畳させることにより、光漏れを防止することができる。導電層５１０ｂは、表示回路における表示素子の画素電極としての機能を有する。なお、画素電極としての機能を有する層を画素電極ともいう。
【０３７６】
さらに、図４（Ｂ）に示す半導体装置の構造例について、図１１を用いて説明する。図１１は、本実施の形態における半導体装置の構造例を示す断面模式図である。
【０３７７】
図４（Ｂ）に示す半導体装置は、図６乃至図９のいずれか一つに示す構造及び図１０に示す構造を含む素子基板に加え、図１１に示すように、基板５１２と、絶縁層５１６と、導電層５１７と、液晶層５１８と、を含む。
【０３７８】
絶縁層５１６は、基板５１２の一平面に設けられる。
【０３７９】
導電層５１７は、基板５１２の一平面に設けられる。導電層５１７は、表示回路における共通電極としての機能を有する。なお、光検出回路において、必ずしも導電層５１７が設けられなくてもよい。
【０３８０】
液晶層５１８は、導電層５１０ｂ及び導電層５１７の間に設けられる。
【０３８１】
なお、導電層５１０ｂ、液晶層５１８、及び導電層５１７は、表示回路における表示素子としての機能を有する。
【０３８２】
また、基板５１２の一平面に着色層を設けてもよい。
【０３８３】
さらに、図６乃至図１１に示す半導体装置の各構成要素について説明する。
【０３８４】
基板５００及び基板５１２としては、例えば透光性を有する基板を用いることができ、透光性を有する基板としては、例えばガラス基板又はプラスチック基板を用いることができる。
【０３８５】
導電層５０１ａ乃至導電層５０１ｋとしては、例えば図１に示す導電層１２１に適用可能な材料の層を用いることができる。また、導電層５０１ａ乃至導電層５０１ｋに適用可能な材料の層の積層により導電層５０１ａ乃至導電層５０１ｋを構成することもできる。
【０３８６】
絶縁層５０２としては、例えば図１に示す絶縁層１２２に適用可能な材料の層を用いることができる。また、絶縁層５０２に適用可能な材料の層の積層により絶縁層５０２を構成することもできる。
【０３８７】
半導体層５０３ａ乃至半導体層５０３ｅとしては、例えば図１に示す半導体層１２３ａ及び半導体層１２３ｂに適用可能な材料の層を用いることができる。
【０３８８】
なお、加熱処理を行い、半導体層５０３ａ乃至半導体層５０３ｅを形成する場合、加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０３８９】
また、半導体層５０３ａ乃至半導体層５０３ｅを形成する場合、素子基板を減圧状態にし、素子基板を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に加熱してもよい。素子基板を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。
【０３９０】
また、酸化物半導体層により、半導体層５０３ａ乃至半導体層５０３ｅを形成する場合、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を抑制することができる。また、上記酸化物半導体層を用いてトランジスタのチャネル形成層を構成することにより、トランジスタにおけるチャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、チャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅１μｍあたりのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０３９１】
導電層５０４ａ乃至導電層５０４ｎとしては、導電層５０１ａ乃至導電層５０１ｋに適用可能な材料の層を用いることができる。また、導電層５０４ａ乃至導電層５０４ｎに適用可能な材料の層を積層して導電層５０４ａ乃至導電層５０４ｎを構成してもよい。
【０３９２】
絶縁層５０５としては、絶縁層５０２に適用可能な材料の層を用いることができる。また、絶縁層５０５に適用可能な層を積層して絶縁層５０５を構成してもよい。
【０３９３】
半導体層５０６は、一導電型（Ｐ型及びＮ型の一方）の半導体層である。半導体層５０６としては、例えばシリコンを含有する半導体層を用いることができる。
【０３９４】
半導体層５０７は、半導体層５０６より抵抗の高い半導体層である。半導体層５０７としては、例えばシリコンを含有する半導体層を用いることができる。
【０３９５】
半導体層５０８は、半導体層５０６とは異なる導電型（Ｐ型及びＮ型の他方）の半導体層である。半導体層５０８としては、例えばシリコンを含有する半導体層を用いることができる。
【０３９６】
絶縁層５０９及び絶縁層５１６としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また絶縁層５０９としては、低誘電率材料（ｌｏｗ−ｋ材料ともいう）の層を用いることもできる。
【０３９７】
導電層５１０ａ、導電層５１０ｂ、及び導電層５１７としては、例えば透光性を有する導電材料の層を用いることができ、透光性を有する導電材料としては、例えばインジウム錫酸化物、酸化インジウムに酸化亜鉛を混合した金属酸化物、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、又は酸化チタンを含むインジウム錫酸化物などを用いることができる。
【０３９８】
また、導電層５１０ａ、導電層５１０ｂ、及び導電層５１７は、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することもできる。導電性組成物を用いて形成した導電層は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は、０．１Ω・ｃｍ以下であることが好ましい。
【０３９９】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。π電子共役系導電性高分子としては、例えばポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又は、アニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体などが挙げられる。
【０４００】
遮光層５１３としては、例えば金属材料の層を用いることができる。
【０４０１】
液晶層５１８としては、例えばＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いることができる。なお、液晶層５１８として、導電層５１０ｂ及び導電層５１７に印加される電圧が０Ｖのときに光を透過する液晶を用いることが好ましい。
【０４０２】
図６乃至図１１を用いて説明したように、本実施の形態における半導体装置の構造例は、基板上に光検出回路を備える構造である。
【０４０３】
さらに、本実施の形態における半導体装置の構造例は、光検出回路と同一基板上に表示回路を備える構造である。
【０４０４】
上記構造にすることにより、例えば入出力装置では、表示回路及び光検出回路を同一基板上に設けることができるため、製造コストを低減することができる。
【０４０５】
また、本実施の形態における半導体装置の構造例は、光検出回路において、電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する第１の導電層と、絶縁層と、絶縁層を介して第１の導電層に重畳する他の導電層（例えば電圧が供給される配線又は信号線としての機能を有する導電層）により保持容量が構成される構造である。上記構造にすることにより、別途導電層を設けることなく、上記実施の形態２の光検出回路における保持容量を形成することができるため、光検出回路の面積の増大を抑制することができる。
【０４０６】
（実施の形態５）
本実施の形態では、上記実施の形態に示す光検出回路に用いることができるトランジスタの電界効果移動度について説明する。
【０４０７】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁層との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥が無いと仮定した場合の電界効果移動度を理論的に導き出せる。
【０４０８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定すると、以下のように表現できる。
【０４０９】
【数２】
0005925475.tif 000003
【０４１０】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下のように表される。
【０４１１】
【数３】
0005925475.tif 000004
【０４１２】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下のようになる。
【０４１３】
【数４】
0005925475.tif 000005
【０４１４】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０４１５】
【数５】
0005925475.tif 000006
【０４１６】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０４１７】
このようにして求めた欠陥密度などをもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０４１８】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、以下のように表される。
【０４１９】
【数６】
0005925475.tif 000007
【０４２０】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０４２１】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０４２２】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０４２３】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０４２４】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａ及び半導体領域１１０３ｃを有する。半導体領域１１０３ａ及び半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０４２５】
図２０（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
【０４２６】
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁層１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａ及び側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａ及び半導体領域１１０３ｃに接して、ソース１１０８ａ及びドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０４２７】
図２０（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁層１１０４と側壁絶縁物１１０６ａ及び側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａ及びドレイン１１０８ｂを有する点で図２０（Ａ）に示すトランジスタと同じである。
【０４２８】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａ及び側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２０（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａ及び側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａ及び半導体領域１１０３ｃであるが、図２０（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
【０４２９】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１７は、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０４３０】
図１７（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０４３１】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０４３２】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０４３３】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０４３４】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０４３５】
また、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０４３６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０４３７】
例えば、図２１は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０４３８】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０４３９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０４４０】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０４４１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０４４２】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することができる。
【０４４３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０４４４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０４４５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０４４６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０４４７】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０４４８】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０４４９】
試料１のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２３（Ａ）に、マイナスＢＴ試験の結果を図２３（Ｂ）に示す。
【０４５０】
試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。試料１及び試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０４５１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０４５２】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度を１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。
【０４５３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０４５４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０４５５】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０４５６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０４５７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０４５８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０４５９】
図２６に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０４６０】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０４６１】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０４６２】
具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０４６３】
また、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０４６４】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０４６５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０４６６】
図２４に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０４６７】
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０４６８】
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０４６９】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０４７０】
（実施の形態６）
本実施の形態では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図２８、２９を用いて説明する。
【０４７１】
図２８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図２８（Ａ）にトランジスタの上面図を示す。また、図２８（Ｂ）に図２８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０４７２】
図２８（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた下地絶縁膜２１０２と、下地絶縁膜２１０２の周辺に設けられた保護絶縁膜２１０４と、下地絶縁膜２１０２及び保護絶縁膜２１０４上に設けられた高抵抗領域２１０６ａ及び低抵抗領域２１０６ｂを有する酸化物半導体膜２１０６と、酸化物半導体膜２１０６上に設けられたゲート絶縁層２１０８と、ゲート絶縁層２１０８を介して酸化物半導体膜２１０６と重畳して設けられたゲート電極２１１０と、ゲート電極２１１０の側面と接して設けられた側壁絶縁膜２１１２と、少なくとも低抵抗領域２１０６ｂと接して設けられた一対の電極２１１４と、少なくとも酸化物半導体膜２１０６、ゲート電極２１１０及び一対の電極２１１４を覆って設けられた層間絶縁膜２１１６と、層間絶縁膜２１１６に設けられた開口部を介して少なくとも一対の電極２１１４の一方と接続して設けられた配線２１１８と、を有する。
【０４７３】
なお、図示しないが、層間絶縁膜２１１６及び配線２１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜２１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０４７４】
また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について以下に示す。
【０４７５】
図２９は、本実施の形態で作製したトランジスタの構造を示す上面図及び断面図である。図２９（Ａ）はトランジスタの上面図である。また、図２９（Ｂ）は図２９（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０４７６】
図２９（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた下地絶縁膜３６０２と、下地絶縁膜３６０２上に設けられた酸化物半導体膜３６０６と、酸化物半導体膜３６０６と接する一対の電極３６１４と、酸化物半導体膜３６０６及び一対の電極３６１４上に設けられたゲート絶縁層３６０８と、ゲート絶縁層３６０８を介して酸化物半導体膜３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁層３６０８及びゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６及び配線３６１８を覆って設けられた保護膜３６２０と、を有する。
【０４７７】
基板３６００としてはガラス基板を、下地絶縁膜３６０２としては酸化シリコン膜を、酸化物半導体膜３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁層３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。
【０４７８】
なお、図２９（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。
【０４７９】
（実施の形態７）
本実施の形態では、上記実施の形態における半導体装置の一つである入出力装置を備えた電子機器の例について説明する。
【０４８０】
本実施の形態の電子機器の構成例について、図１２（Ａ）乃至図１２（Ｄ）を用いて説明する。図１２（Ａ）乃至図１２（Ｄ）は、本実施の形態の電子機器の構成例を説明するための模式図である。
【０４８１】
図１２（Ａ）に示す電子機器は、携帯型情報端末の例である。図１２（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた入出力部１００２ａと、を具備する。
【０４８２】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図１２（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０４８３】
図１２（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。なお、筐体１００１ａの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。
【０４８４】
図１２（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０４８５】
図１２（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１２（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた入出力部１００２ｂと、筐体１００４と、筐体１００４に設けられた入出力部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０４８６】
また、図１２（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０４８７】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図１２（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０４８８】
また、入出力部１００２ｂ及び入出力部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、入出力部１００５を必ずしも設ける必要はなく、入出力部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０４８９】
図１２（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備える。また、筐体１００１ｂ又は筐体１００４の中に、特定の機能を有する集積回路を１つ又は複数設けてもよい。また、図１２（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０４９０】
図１２（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０４９１】
図１２（Ｃ）に示す電子機器は、設置型情報端末の例である。図１２（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた入出力部１００２ｃと、を具備する。
【０４９２】
なお、入出力部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０４９３】
また、図１２（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備える。なお、筐体１００１ｃの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図１２（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０４９４】
さらに、図１２（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０４９５】
図１２（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０４９６】
図１２（Ｄ）は、設置型情報端末の例である。図１２（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた入出力部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０４９７】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図１２（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０４９８】
また、図１２（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、メインメモリと、外部機器とＣＰＵ及びメインメモリとの信号の送受信を行うインターフェースと、を備えてもよい。また、筐体１００１ｄの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図１２（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０４９９】
図１２（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、入出力モニタ、又はテレビジョン装置としての機能を有する。
【０５００】
上記実施の形態４の半導体装置の一つである入出力装置は、例えば電子機器の入出力部として用いられ、例えば図１２（Ａ）乃至図１２（Ｄ）に示す入出力部１００２ａ乃至入出力部１００２ｄとして用いられる。また、図１２（Ｂ）に示す入出力部１００５として上記実施の形態４の半導体装置の一つである入出力装置を用いてもよい。
【０５０１】
図１２を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態４の半導体装置の一つである入出力装置が用いられた入出力部を具備する構成である。上記構成にすることにより、例えば指又はペンを用いて電子機器の操作又は電子機器への情報の入力を行うことができる。
【０５０２】
また、本実施の形態の電子機器の一例では、筐体に、入射する照度に応じて電源電圧を生成する光電変換部、及び入出力装置を操作する操作部のいずれか一つ又は複数を設けてもよい。例えば光電変換部を設けることにより、外部電源が不要となるため、外部電源が無い場所であっても、該電子機器を長時間使用することができる。
【符号の説明】
【０５０３】
１１１    光電変換素子
１１２ａ    トランジスタ
１１２ｂ    トランジスタ
１１３    トランジスタ
１１４    トランジスタ
１１７ａ    寄生容量
１１７ｂ    寄生容量
１２０    基板
１２１    導電層
１２２    絶縁層
１２３ａ    半導体層
１２３ｂ    半導体層
１２４ａ    導電層
１２４ｂ    導電層
１２４ｃ    導電層
１５１    光電変換素子
１５２    トランジスタ
１５３    トランジスタ
１５４    トランジスタ
１５５    トランジスタ
１５７ａ    寄生容量
１５７ｂ    寄生容量
１７０    基板
１７１ａ    導電層
１７１ｂ    導電層
１７２    絶縁層
１７３ａ    半導体層
１７３ｂ    半導体層
１７４ａ    導電層
１７４ｂ    導電層
１７４ｃ    導電層
２１１    光電変換素子
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
２１５    容量素子
２１７    寄生容量
２２０    基板
２２１ａ    導電層
２２１ｂ    導電層
２２２    絶縁層
２２３    半導体層
２２４ａ    導電層
２２４ｂ    導電層
３０１    光検出駆動回路
３０２    読み出し回路
３０３    表示駆動回路
３０４    表示データ信号出力回路
３０５ｄ    表示回路
３０５ｐ    光検出回路
３６１ａ    トランジスタ
３６１ｂ    トランジスタ
３６２ａ    容量素子
３６２ｂ    容量素子
３６３    液晶素子
３６４    トランジスタ
３６５    発光素子
５００    基板
５０１ａ    導電層
５０１ｂ    導電層
５０１ｃ    導電層
５０１ｄ    導電層
５０１ｅ    導電層
５０１ｆ    導電層
５０１ｇ    導電層
５０１ｈ    導電層
５０１ｉ    導電層
５０１ｊ    導電層
５０１ｋ    導電層
５０２    絶縁層
５０３ａ    半導体層
５０３ａ１    半導体層
５０３ａ２    半導体層
５０３ｂ    半導体層
５０３ｃ    半導体層
５０３ｄ    半導体層
５０３ｅ    半導体層
５０４ａ    導電層
５０４ｂ    導電層
５０４ｃ    導電層
５０４ｄ    導電層
５０４ｅ    導電層
５０４ｆ    導電層
５０４ｇ    導電層
５０４ｈ    導電層
５０４ｉ    導電層
５０４ｊ    導電層
５０４ｋ    導電層
５０４ｌ    導電層
５０４ｍ    導電層
５０４ｎ    導電層
５０５    絶縁層
５０６    半導体層
５０７    半導体層
５０８    半導体層
５０９    絶縁層
５１０ａ    導電層
５１０ｂ    導電層
５１２    基板
５１３    遮光層
５１６    絶縁層
５１７    導電層
５１８    液晶層
１００１ａ    筐体
１００１ｂ    筐体
１００１ｃ    筐体
１００１ｄ    筐体
１００２ａ    入出力部
１００２ｂ    入出力部
１００２ｃ    入出力部
１００２ｄ    入出力部
１００３ａ    側面
１００３ｂ    側面
１００３ｃ    側面
１００３ｄ    側面
１００４    筐体
１００５    入出力部
１００６    軸部
１００７    側面
１００８    甲板部
１１０１    下地絶縁膜
１１０２    埋め込み絶縁物
１１０３ａ    半導体領域
１１０３ｂ    半導体領域
１１０３ｃ    半導体領域
１１０４    ゲート絶縁層
１１０５    ゲート
１１０６ａ    側壁絶縁物
１１０６ｂ    側壁絶縁物
１１０７    絶縁物
１１０８ａ    ソース
１１０８ｂ    ドレイン
２１００    基板
２１０２    下地絶縁膜
２１０４    保護絶縁膜
２１０６ａ    高抵抗領域
２１０６ｂ    低抵抗領域
２１０６    酸化物半導体膜
２１０８    ゲート絶縁層
２１１０    ゲート電極
２１１２    側壁絶縁膜
２１１４    一対の電極
２１１６    層間絶縁膜
２１１８    配線
３６００    基板
３６０２    下地絶縁膜
３６０６    酸化物半導体膜
３６１４    一対の電極
３６０８    ゲート絶縁層
３６１０    ゲート電極
３６１６    層間絶縁膜
３６１８    配線
３６２０    保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005925475.tif 000012
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0005925475.tif 000018
【図１２】
0005925475.tif 000019
【図１３】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図１４】
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【図１５】
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