(57)【特許請求の範囲】
【請求項１】
チャージポンプ回路と、前記チャージポンプ回路によって得られた高電圧を所望の昇圧電圧ＶＰＰに制限させるリミッタ回路と、昇圧電圧ＶＰＰをＶＣＣに立ち下げるディスチャージ回路と、を有する昇圧回路であって、
前記リミッタ回路と前記ディスチャージ回路の間にスロープ制御回路を更に備え、
前記スロープ制御回路は、
ＰＭＯＳトランジスタ、デプレッション型ＮＭＯＳトランジスタ、容量、電流制御回路、ＮＭＯＳトランジスタ、インバータ回路、およびテスト信号入力端子を有し、
前記ＰＭＯＳトランジスタは、ソースが前記リミッタ回路、前記デプレッション型ＮＭＯＳトランジスタのドレイン、および前記容量の一方の端子に接続され、ドレインが前記ディスチャージ回路に接続され、ゲートが前記デプレッション型ＮＭＯＳトランジスタのソース、前記容量の他方の端子および、前記電流制御回路の一方の端子に接続され、
前記ＮＭＯＳトランジスタは、ソースが接地され、ドレインが前記電流制御回路の他方の端子に接続され、ゲートが前記テスト信号入力端子に接続され、
前記テスト信号入力端子は更に、前記インバータ回路を介して前記デプレッション型ＮＭＯＳトランジスタのゲートに接続され、
前記スロープ制御回路は、負荷容量が軽い場合は昇圧電圧ＶＰＰに到達する時間を長くし、負荷容量が重い場合は昇圧電圧ＶＰＰに到達する時間を短くすること、を特徴とする昇圧回路。
【請求項２】
前記電流制御回路は、抵抗素子で構成されることを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記電流制御回路は、第２のデプレッション型ＮＭＯＳトランジスタで構成され、
前記第２のデプレッション型ＮＭＯＳトランジスタは、ドレインが前記ＰＭＯＳトランジスタのゲートに接続され、ソースが前記ＮＭＯＳトランジスタのドレインに接続され、ゲートと基板が接地されていることを特徴とする請求項１記載の昇圧回路。
【請求項４】
前記容量は、ゲートを一方の端子とし、ソースとドレインを他方の端子とした第３のデプレッション型ＮＭＯＳトランジスタで構成されていることを特徴とする、請求項１ないし３のいずれかに記載された昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷容量に応じて適切な昇圧動作を行う昇圧回路に関する。
【背景技術】
【０００２】
電気的にデータを消去・書き込み・読み出しできるＥＥＰＲＯＭ等の不揮発性メモリでは、消去・書き込み動作時において、選択されたメモリセルに電源電圧ＶＣＣ以上の高電圧を印加する必要があり、入力電圧を昇圧するチャージポンプ回路を用いて所望の高電圧を発生させている。
【０００３】
一般にＥＥＰＲＯＭは、ｂｙｔｅ単位でメモリセルを選択して消去・書き込み動作を行ったり、メモリセルを一括に選択して消去・書き込み動作を行ったりする場合がある。このように選択されたメモリセルの数に応じて負荷容量が異なると、電源電圧ＶＣＣから所望の昇圧電圧ＶＰＰに到達するまでの時間（昇圧電圧到達時間ｔＶＰＰ）が変動する。ｂｙｔｅ単位でメモリセルを選択するような場合では、負荷容量が軽くなり、昇圧電圧到達時間ｔＶＰＰが速くなってしまう。反対に、メモリセルを一括に選択するような場合では、負荷容量が重くなり、昇圧電圧到達時間ｔＶＰＰが遅くなってしまう。そのため、昇圧電圧到達時間ｔＶＰＰが速すぎる場合、メモリセルに高電圧を急激に印加してしまうので、メモリセルの劣化を促進する可能性がある。反対に、昇圧電圧到達時間ｔＶＰＰが遅すぎる場合、十分な時間メモリセルに高電圧を印加できなくなってしまうので、データを完全に書き込みできなくなる可能性がある。
【０００４】
このような問題を解決するために、次のような技術が提案されている。（例えば、特許文献１参照）。特許文献１の昇圧回路では、昇圧電圧到達時間ｔＶＰＰをリアルタイムでモニタし、ＲＯＭにあらかじめ記録されている時間と比較して、昇圧電圧到達時間ｔＶＰＰが速いときは、クロックの振幅を小さくしてチャージポンプ回路の昇圧能力を小さくして、昇圧電圧到達時間ｔＶＰＰが速くならないように調整している。これにより、負荷容量が軽いときに昇圧電圧到達時間ｔＶＰＰが速くなってしまうことを回避して、負荷容量に応じて適切な昇圧電圧到達時間ｔＶＰＰで昇圧動作を実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１１７７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の昇圧回路では、昇圧電圧到達時間ｔＶＰＰを比較するためのＲＯＭやコンパレータが必要となり回路規模が増えることになり、ＥＥＰＲＯＭ全体のチップ面積が増大してしまうという欠点がある。
本発明は、上記課題に鑑みてなされ、チップ面積を極力増大させずに負荷容量に応じて適切な昇圧電圧到達時間ｔＶＰＰで昇圧動作を実現できる昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の昇圧回路は、チャージポンプ回路と、チャージポンプ回路によって得られた高電圧を所望の昇圧電圧ＶＰＰに制限させるリミッタ回路と、昇圧電圧ＶＰＰをＶＣＣに立ち下げるディスチャージ回路と、を有し、リミッタ回路とディスチャージ回路の間にスロープ制御回路を更に備え、スロープ制御回路は、負荷容量が軽い場合は昇圧電圧ＶＰＰに到達する時間を長くし、負荷容量が重い場合は昇圧電圧ＶＰＰに到達する時間を短くするように構成した。
【発明の効果】
【０００８】
本発明の昇圧回路によれば、単純な回路構成のスロープ制御回路を備えることにより、チップ面積の増加を極力抑えて、負荷容量に応じて適切な昇圧電圧到達時間ｔＶＰＰで昇圧動作が実現できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の昇圧回路を示す概略図である。
【図２】本実施形態の昇圧回路においてスロープ制御回路を示す回路図である。
【図３】本実施形態の昇圧回路で負荷容量が軽い場合の各ノードの状態遷移図である。
【図４】本実施形態の昇圧回路で負荷容量が重い場合の各ノードの状態遷移図である。
【図５】本実施形態の昇圧回路においてスロープ制御回路の他の例を示す回路図である。
【図６】本実施形態の昇圧回路においてスロープ制御回路の他の例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図面を参照して説明する。
図１は、本実施形態の昇圧回路を示す概略図である。
図１に示す本実施形態の昇圧回路１００は、電源電圧ＶＣＣを書き込みに必要な高電圧ＶＰＰまで昇圧させるチャージポンプ回路１０と、チャージポンプ回路１０に入力するクロックを発生させるリングオシレータ回路２０およびクロックバッファ回路３０と、チャージポンプ回路１０によって得られた高電圧を所望の昇圧電圧ＶＰＰに制限させるリミッタ回路４０と、書き込み終了時に昇圧電圧ＶＰＰを速やかに電源電圧ＶＣＣに立ち下げるディスチャージ回路６０と、リミッタ回路４０とディスチャージ回路６０の間に負荷容量Ｃｌｏａｄに応じて電源電圧ＶＣＣから所望の昇圧電圧ＶＰＰに到達するまでの時間（昇圧電圧到達時間ｔＶＰＰ）を制御するスロープ制御回路５０と、を備えている。
【００１１】
図２は、本実施形態の昇圧回路においてスロープ制御回路を示す回路図である。
図２に示すスロープ制御回路５０は、テスト信号ＴＥＳＴＥＮと、インバータＩＮＶ０１と、ＰＭＯＳトランジスタＰＭ０１と、容量Ｃ０１と、デプレッション型ＮＭＯＳトランジスタＮＤ０１と、電流制御回路７０と、ＮＭＯＳトランジスタＮＭ０１と、で構成される。
【００１２】
ＰＭＯＳトランジスタＰＭ０１は、ソースと基板がリミッタ回路４０の出力ＣＰＯＵＴ２に接続され、ドレインがディスチャージ回路６０の入力ＣＰＯＵＴ３に接続され、ゲートがノードＮ０１に接続される。また、ＰＭＯＳトランジスタＰＭ０１のゲートとソースの間に容量Ｃ０１とデプレッション型ＮＭＯＳトランジスタＮＤ０１が並列に接続される。デプレッション型ＮＭＯＳトランジスタＮＤ０１は、ドレインがＰＭＯＳトランジスタＰＭ０１のソースに接続され、ソースがＰＭＯＳトランジスタＰＭ０１のゲートに接続され、基板電位が接地電位ＶＳＳに接続され、ゲートがテスト信号ＴＥＳＴＥＮからインバータＩＮＶ０１を介した反転信号ＴＥＳＴＥＮＸに接続される。さらに、ＰＭＯＳトランジスタのゲートのノードＮ０１に電流制御回路７０が接続され、電流制御回路７０の他端のノードＮ０２にＮＭＯＳトランジスタＮＭ０１が接続され、ＮＭＯＳトランジスタＮＭ０１はドレインが電流制御回路７０のノードＮ０２に接続され、ソースと基板電位が接地電位ＶＳＳに接続され、ゲートがテスト信号ＴＥＳＴＥＮに接続される。
【００１３】
スロープ制御回路５０の動作概要を、負荷容量Ｃｌｏａｄが軽い場合とメモリセルを一括に選択するような負荷容量Ｃｌｏａｄが重い場合についてそれぞれ説明する。
図３は、本実施形態の昇圧回路で負荷容量が軽い場合の各ノードの状態遷移図である。時間ｔ１までが書き込み前、時間ｔ１から時間ｔ５までが書き込み時、時間ｔ５以降が書き込み終了時である。
【００１４】
書き込み前（時間０〜ｔ１）では、テスト信号ＴＥＳＴＥＮは接地電位ＶＳＳが入力され、テスト信号の反転信号ＴＥＳＴＥＮＸは電源電圧ＶＣＣが入力されるので、デプレッション型ＮＭＯＳトランジスタＮＤ０１はＯＮし、ＮＭＯＳトランジスタＮＭ０１はＯＦＦする。また、チャージポンプ回路１０の出力電位ＣＰＯＵＴ１、リミッタ回路４０の出力電位ＣＰＯＵＴ２、スロープ制御回路５０の出力電位ＣＰＯＵＴ３、昇圧回路の出力電位ＶＰＰＩは電源電圧ＶＣＣである。したがって、デプレッション型ＮＭＯＳトランジスタＮＤ０１はＯＮしていることから、Ｎ０１電位もリミッタ回路４０の出力電位ＣＰＯＵＴ２と同じく電源電圧ＶＣＣとなる。すなわち、書き込み前のＰＭＯＳトランジスタＰＭ０１のゲート―ソース間の電位差および容量Ｃ０１の電位差は０Ｖとなり、ＰＭＯＳトランジスタＰＭ０１はＯＦＦしている。
【００１５】
次に、書き込み開始時（時間ｔ１〜ｔ２）では、テスト信号ＴＥＳＴＥＮは電源電圧ＶＣＣが入力され、テスト信号の反転信号ＴＥＳＴＥＮＸは接地電位ＶＳＳが入力されるので、デプレッション型ＮＭＯＳトランジスタＮＤ０１はＯＦＦし、ＮＭＯＳトランジスタＮＭ０１はＯＮする。そして、チャージポンプ回路１０によって、チャージポンプ回路１０の出力電位ＣＰＯＵＴ１、リミッタ回路４０の出力電位ＣＰＯＵＴ２は、電源電圧ＶＣＣから昇圧電圧ＶＰＰまで昇圧される。このとき、Ｎ０１電位は、容量Ｃ０１のカップリング動作により、リミッタ回路４０の出力電位ＣＰＯＵＴ２に追随して電源電圧ＶＣＣから昇圧電圧ＶＰＰまで昇圧される。したがって、書き込み開始時のＰＭＯＳトランジスタＰＭ０１のゲート―ソース間電圧Ｖｇｓは０Ｖとなり、ＰＭＯＳトランジスタＰＭ０１はＯＮしないので、スロープ制御回路５０の出力電位ＣＰＯＵＴ３は電源電圧ＶＣＣのままとなる。すなわち、書き込み開始時の昇圧回路の出力電位ＶＰＰＩは電源電圧ＶＣＣのままとなる。
【００１６】
そして、リミッタ回路４０の出力電位ＣＰＯＵＴ２が昇圧電圧ＶＰＰまで昇圧されると、容量Ｃ０１のカップリング動作が終了する（時間ｔ２）。このとき、ＮＭＯＳトランジスタＮＭ０１はＯＮしているので、電流制御回路７０により、Ｎ０１電位は昇圧電圧ＶＰＰから接地電位ＶＳＳまでゆっくりと降下する。したがって、ＰＭＯＳトランジスタＰＭ０１のゲート―ソース間電圧Ｖｇｓは０Ｖからマイナスへと徐々に大きくなっていく。そして、ＰＭＯＳトランジスタＰＭ０１のゲート―ソース間電圧Ｖｇｓがある値以上になると（時間ｔ３）、そこではじめてＰＭＯＳトランジスタＰＭ０１がＯＮする。ＰＭＯＳトランジスタＰＭ０１がＯＮした後（時間ｔ３〜ｔ４）、ＰＭＯＳトランジスタＰＭ０１のゲート―ソース間電圧Ｖｇｓがさらに大きくなるので、ＰＭＯＳトランジスタＰＭ０１のＯＮ抵抗も徐々に小さくなり、スロープ制御回路５０の出力電位ＣＰＯＵＴ３はゆっくり電源電圧ＶＣＣから昇圧電圧ＶＰＰに昇圧される。すなわち、書き込み時の昇圧回路の出力電位ＶＰＰＩもゆっくり電源電圧ＶＣＣから昇圧電圧ＶＰＰに昇圧される。したがって、負荷容量Ｃｌｏａｄが軽い場合、昇圧電圧到達時間ｔＶＰＰは、従来の回路構成では（ｔ２−ｔ１）時間であったのに対して、スロープ制御回路５０を備えることにより（ｔ４−ｔ１）時間と長くなり、メモリセルに高電圧を急激に印加せず、メモリセルの劣化を促進せず、適切な昇圧電圧到達時間ｔＶＰＰで昇圧動作が可能となる。
【００１７】
最後に書き込み終了時（時間ｔ５〜）、書き込み時と同様に、テスト信号ＴＥＳＴＥＮは電源電圧ＶＣＣが入力され、テスト信号の反転信号ＴＥＳＴＥＮＸは接地電位ＶＳＳが入力されるので、デプレッション型ＮＭＯＳトランジスタＮＤ０１はＯＦＦし、ＮＭＯＳトランジスタＮＭ０１はＯＮする。よって、Ｎ０１電位は接地電位ＶＳＳのままである。そして、ディスチャージ回路６０により、チャージポンプ回路１０の出力電位ＣＰＯＵＴ１、リミッタ回路４０の出力電位ＣＰＯＵＴ２、スロープ制御回路５０の出力電位ＣＰＯＵＴ３、昇圧回路の出力電位ＶＰＰＩは、速やかに昇圧電圧ＶＰＰから電源電圧ＶＣＣに立ち下げる。
【００１８】
次に、メモリセルを一括に選択するような負荷容量Ｃｌｏａｄが重い場合について説明する。
図４は、本実施形態の昇圧回路で負荷容量が重い場合の各ノードの状態遷移図である。
【００１９】
負荷容量Ｃｌｏａｄが重い場合、書き込み前、書き込み時、書き込み終了時と全ての状態で、テスト信号ＴＥＳＴＥＮは電源電圧ＶＣＣが入力され、テスト信号の反転信号ＴＥＳＴＥＮＸは接地電位ＶＳＳが入力されるので、デプレッション型ＮＭＯＳトランジスタＮＤ０１はＯＦＦし、ＮＭＯＳトランジスタＮＭ０１はＯＮする。したがって、全ての状態において、Ｎ０１電位は０Ｖとなるので、ＰＭＯＳトランジスタＰＭ０１はＯＮしている。すなわち、メモリセルを一括に選択するような負荷容量Ｃｌｏａｄが重い場合、スロープ制御回路５０の有無に関係なく昇圧電圧到達時間ｔＶＰＰはほとんど変化せず、素子サイズを最適値に設計することにより、十分な時間メモリセルに高電圧を印加でき、データを完全に書き込み、適切な昇圧電圧到達時間ｔＶＰＰで昇圧動作が可能となる。
【００２０】
以下、本実施形態の昇圧回路においてスロープ制御回路の他の例について説明する。
図５では、図２に示した実施例での容量Ｃ０１をデプレッション型ＮＭＯＳトランジスタＭＣ０１に置き換えたものである。デプレッション型ＮＭＯＳトランジスタＭＣ０１は、ゲートがＰＭＯＳトランジスタＰＭ０１のソースに接続され、ソースとドレインがＰＭＯＳトランジスタＰＭ０１のゲートに接続され、基板電位が接地電位ＶＳＳに接続される。デプレッション型ＮＭＯＳトランジスタＭＣ０１は、ソースとドレインを共通にしているため電流が流れず、ゲート下に高濃度の不純物をドーピングしているので、ゲート―ソース間電圧Ｖｇｓが０Ｖでもゲート下には既にチャネルが形成されている。したがって、デプレッション型ＮＭＯＳトランジスタＭＣ０１は、ゲートとチャネル間の酸化膜容量として使用でき、容量値はゲート面積によって決まる。また、図２で示していた電流制御回路７０は、抵抗Ｒ０１によって構成されている。
【００２１】
図６は、図５に示した実施例の抵抗Ｒ０１をデプレッション型ＮＭＯＳトランジスタＭＲ０１に置き換えたものである。デプレッション型ＮＭＯＳトランジスタＭＲ０１は、ドレインがＰＭＯＳトランジスタＰＭ０１のゲートに接続され、ソースがＮＭＯＳトランジスタＮＭ０１のドレインに接続され、ゲートと基板電位が接地電位ＶＳＳに接続される。デプレッション型ＮＭＯＳトランジスタＭＲ０１は、ゲート下に高濃度の不純物をドーピングしているので、ゲート―ソース間電圧Ｖｇｓが０Ｖでもゲート下には既にチャネルが形成されている。したがって、デプレッション型ＮＭＯＳトランジスタＭＲ０１は、ゲートが接地電位ＶＳＳに接続されていても、ドレイン―ソース間電圧Ｖｄｓがある値以上あれば電流が流れることになり、電流制御回路として使用できる。スロープ制御回路５０は、負荷容量Ｃｌｏａｄが軽い場合、書き込み開始時に容量のカップリング動作を十分に行ってから、電流制御回路７０により、ＰＭＯＳトランジスタＰＭ０１のゲート電位Ｎ０１を接地電位ＶＳＳにゆっくりと降下させてＰＭＯＳトランジスタＰＭ０１を徐々にＯＮさせることにより昇圧電圧到達時間ｔＶＰＰを遅くしている。したがって、十分に容量のカップリング動作させるために、容量Ｃ０１の容量値を大きくする必要がある。また、電流制限してＰＭＯＳトランジスタＰＭ０１のゲート電位Ｎ０１を接地電位ＶＳＳにゆっくりと降下させるために、抵抗Ｒ０１の抵抗値を大きくしたり、デプレッション型ＮＭＯＳトランジスタＭＲ０１のＬ長を大きくしたりする必要がある。そのため、プロセスにもよるが、デプレッション型ＮＭＯＳトランジスタが、通常の容量素子や抵抗素子を用いる場合に比べて、素子のサイズを小さくできる場合があり、よりチップ面積を小さくできる。
【００２２】
以上説明したように、本実施形態の昇圧回路１００は、リミッタ回路４０とディスチャージ回路６０の間にスロープ制御回路５０を備えることにより、負荷容量Ｃｌｏａｄが軽い場合、昇圧電圧到達時間ｔＶＰＰを遅くして、メモリセルを一括に選択するような負荷容量Ｃｌｏａｄが重い場合、スロープ制御回路の有無に関係なく昇圧電圧到達時間ｔＶＰＰはほとんど変化せず、適切な昇圧電圧到達時間ｔＶＰＰで昇圧動作が可能となる。
以上、本発明の実施例について説明したが、本発明はこれらの実施例に限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様での実施が可能である。
【符号の説明】
【００２３】
１００  昇圧回路
１０  チャージポンプ回路
２０  リングオシレータ回路
３０  クロックバッファ回路
４０  リミッタ回路
５０  スロープ制御回路
６０  ディスチャージ回路
７０  電流制御回路
ＶＣＣ  電源電圧
ＶＳＳ  接地電位
ＶＰＰ  昇圧電圧
ＯＳＣＣＬＫ  リングオシレータ回路の出力信号
ＣＬＫ、ＣＬＫＸ  クロックバッファ回路の出力信号
ＣＰＯＵＴ１  チャージポンプ回路の出力電位
ＣＰＯＵＴ２  リミッタ回路の出力電位
ＣＰＯＵＴ３  スロープ制御回路の出力電位
ＶＰＰＩ  昇圧回路の出力電位
Ｃｌｏａｄ  出力負荷容量
Ｒｌｏａｄ  出力負荷抵抗
ＴＥＳＴＥＮ  テスト信号
ＰＭ０１  ＰＭＯＳトランジスタ
ＮＤ０１、ＭＣ０１、ＭＲ０１  デプレッション型ＮＭＯＳトランジスタ
ＮＭ０１  ＮＭＯＳトランジスタ
Ｃ０１  容量
Ｒ０１  抵抗
ＩＮＶ０１  インバータ
【図１】
0005950636.tif 000002
【図２】
0005950636.tif 000003
【図３】
0005950636.tif 000004
【図４】
0005950636.tif 000005
【図５】
0005950636.tif 000006
【図６】
0005950636.tif 000007