(57)【特許請求の範囲】
【請求項１】
時系列に入力される入力データに対応する電流がそれぞれ時系列に異なるタイミングで印加される第１ノード、第２ノードおよび第３ノードと、
複数の第１キャパシタと、前記複数の第１キャパシタの各々の一端を前記第１ノードおよび前記第２ノードのいずれか一方に接続する複数の第１スイッチと、前記複数の第１キャパシタの各々の他端が接続された第１出力ノードと、を備える第１キャパシタ回路と、
複数の第２キャパシタと、前記複数の第２キャパシタの各々の一端を前記第２ノードおよび第３ノードのいずれか一方に接続する複数の第２スイッチと、前記複数の第２キャパシタの各々の他端が接続された第２出力ノードと、を備える第２キャパシタ回路と、
一端が前記第２ノードに接続される第３キャパシタと、前記第３キャパシタの他端を前記第１出力ノードおよび前記第２出力ノードのいずれか一方に接続する第３スイッチと、を備える第３キャパシタ回路と、
を具備することを特徴とする補間回路。
【請求項２】
前記複数の第１スイッチは、補間係数に基づき前記複数の第１キャパシタの各々の一端を前記第１ノードおよび前記第２ノードのいずれか一方に接続し、
前記複数の第２スイッチは、前記補間係数に基づき前記複数の第２キャパシタの各々の一端を前記第２ノードおよび前記第３ノードのいずれか一方に接続することを特徴とする請求項１記載の補間回路。
【請求項３】
前記第３スイッチは、前記補間係数に基づき前記第３キャパシタの他端を前記第１出力ノードおよび前記第２出力ノードのいずれか一方に接続することを特徴とする請求項２記載の補間回路。
【請求項４】
前記第３キャパシタは、前記複数の第１キャパシタのそれぞれより容量値が大きく、および前記複数の第２のキャパシタのそれぞれより容量値が大きいことを特徴とする請求項１から３のいずれか一項記載の補間回路。
【請求項５】
請求項１から４のいずれか一項記載の補間回路と、
前記補間回路の出力に基づき、前記補間係数を算出する算出回路と、
を具備することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補間回路および受信回路に関し、例えば、時系列に入力されるデータのうち複数のデータから補間係数を用い補間データを生成する補間回路および受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、これらの装置内外における信号の送受信のデータレートが高くなりつつある。このような送受信装置の受信回路においては、入力データの位相に同期してサンプリングする同期型と入力データの位相とは同期させないでサンプリングする非同期型がある。非同期型受信回路においては、サンプリングされたデータから補間により受信データを生成する。等価回路をスイッチドキャパシタ回路を用い実現することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−２４７０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非同期型受信回路において、入力データから受信データを生成する補間回路にスイッチドキャパシタ回路を用いることが考えられる。しかしながら、スイッチドキャパシタ回路を用いると回路が大きくなってしまう。
【０００５】
本補間回路および受信回路は、回路規模を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
時系列に入力される入力データに対応する電流がそれぞれ時系列に異なるタイミングで印加される第１ノード、第２ノードおよび第３ノードと、複数の第１キャパシタと、前記複数の第１キャパシタの各々の一端を前記第１ノードおよび前記第２ノードのいずれか一方に接続する複数の第１スイッチと、前記複数の第１キャパシタの各々の他端が接続された第１出力ノードと、を備える第１キャパシタ回路と、複数の第２キャパシタと、前記複数の第２キャパシタの各々の一端を前記第２ノードおよび第３ノードのいずれか一方に接続する複数の第２スイッチと、前記複数の第２キャパシタの各々の他端が接続された第２出力ノードと、を備える第２キャパシタ回路と、一端が前記第２ノードに接続される第３キャパシタと、前記第３キャパシタの他端を前記第１出力ノードおよび前記第２出力ノードのいずれか一方に接続する第３スイッチと、を備える第３キャパシタ回路と、を具備することを特徴とする補間回路を用いる。
【０００７】
上記補間回路と、前記補間回路の出力に基づき、前記補間係数を算出する算出回路と、を具備することを特徴とする受信回路を用いる。
【発明の効果】
【０００８】
本補間回路および受信回路によれば、回路規模を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、比較例および実施例１に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。
【図２】図２は、サンプル回路の回路図である。
【図３】図３（ａ）から図３（ｄ）はサンプル回路の状態を示す図である。
【図４】図４は、サンプル回路のタイミングチャートである。
【図５】図５は、サンプル回路の回路図である。
【図６】図６は、図５のサンプル回路の動作を示すタイミングチャートである。
【図７】図７は、複数の補間データを生成するための補間回路の回路図である。
【図８】図８は、図７に示した補間回路のキャパシタ回路４０ｎの動作を示すタイミングチャートである。
【図９】図９は、補間回路の回路図である。
【図１０】図１０は、スイッチＳＷ１からＳＷＮのタイミングチャートである。
【図１１】図１１（ａ）および図１１（ｂ）は、論理回路の回路図である。
【図１２】図１２は、実施例１に係る補間回路の回路図である。
【図１３】図１３（ａ）から図１３（ｄ）は、論理回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１１】
まず、非同期型受信回路について説明する。図１（ａ）は、比較例および実施例１に係る受信回路のブロック図、図１（ｂ）は、サンプリング方法を説明する図である。図１（ａ）に示すように、比較例１に係る受信回路１００は、補間回路１０、算出回路２０および比較器２１を備えている。補間回路１０は、入力データＳｉｎから補間係数ｋを用い補間データを生成する。比較器２１は、補間データを参照値と比較することにより、受信データを生成する。算出回路２０は、受信データから位相情報を検出し、位相コード（Interpolation
Code）を補間係数ｋとして算出する。位相情報は、例えば送信されたデータとサンプリングクロックとの位相差に関する情報である。算出回路２０としては、例えばＣＤＲ（Clock
Data Recovery）回路を用いることができる。
【００１２】
図１（ｂ）は、時間に対する信号を示している。比較例および以下の実施例においては、１ユニットインターバルにおいて２個のデータがサンプリングされる２ｘ方式を例に説明するが、他の方式にも適用できることは言うまでもない。Ｓｎは時系列に入力された入力データに対応する。補間回路１０は、２つの入力データＳｎ−１およびＳｎから１つの補間データＤｎを生成する。補間係数ｋを０≦ｋ≦１としたとき、補間データＤｎは、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎにより生成できる。これにより、入力データの位相と合った補間データを生成することができる。このように、補間係数ｋは、入力データを重み付けする係数である。
【００１３】
次に、非同期型受信回路の補間回路に用いられるサンプル回路について説明する。まず、簡単のため補間動作を行なわないサンプル回路について説明する。図２は、サンプル回路の回路図である。図２に示すように、サンプル回路２２は、ｇｍ回路２４、スイッチ３１、３３および３５、並びに可変容量３６を備えている。入力Ｖｉｎと出力Ｖｏｕｔとの間にｇｍ回路２４、スイッチ３１および可変容量３６が直列に電気的に接続されている。ｇｍ回路２４には入力信号Ｖｉｎが入力し、入力信号を電圧電流変換する。スイッチ３１は、ｇｍ回路２４の出力端子と可変容量３６の一端との間に電気的に接続されている。スイッチ３３は、可変容量３６の一端と電源Ｖｄｄとの間に電気的に接続されている。スイッチ３５は、可変容量３６の他端とグランドとの間に電気的に接続されている。可変容量３６の他端が出力ノード３０となる。出力ノード３０から出力信号Ｖｏｕｔが出力する。スイッチ３１、３３および３５はそれぞれクロックＣＫＳ、ＣＫＲおよびＣＫＨがハイのときオンし、ローのときオフする。
【００１４】
図３（ａ）から図３（ｄ）はサンプル回路の状態を示す図である。図３（ａ）から図３（ｄ）は、それぞれ、リセット状態、サンプル状態、フロート状態およびホールド状態を示す図である。図４は、サンプル回路のタイミングチャートである。図４において、データの１クロックが１ユニットインターバルに対応する。
【００１５】
図３（ａ）および図４に示すように、時間ｔ１からｔ２の間は、クロックＣＫＳがロー、クロックＣＫＨおよびＣＨＲがハイである。スイッチ３１がオフ、スイッチ３３および３５がオンする。可変容量３６は、電源Ｖｄｄとグランドとの電位差により充電される。これにより、サンプル回路２２はリセット状態となる。
【００１６】
図３（ｂ）および図４に示すように、時間ｔ２からｔ６の間は、クロックＣＫＳおよびＣＫＲがハイ、クロックＣＫＨがローである。スイッチ３１および３５がオンし、スイッチ３３がオフする。可変容量３６は、ｇｍ回路２４から出力される電流により充電される。これにより、サンプル回路２２はサンプル状態となる。
【００１７】
図３（ｃ）および図４に示すように、時間ｔ６からｔ７の間は、クロックＣＫＳ、ＣＫＨおよびＣＫＲがローである。スイッチ３１、３３および３５がオフする。可変容量３６に蓄積された電荷は維持される。これにより、サンプル回路２２はフロート状態となる。
【００１８】
図３（ｄ）および図４に示すように、時間ｔ７からｔ１の間は、クロックＣＫＨがハイ、クロックＣＫＳおよびＣＫＲがローである。スイッチ３３がオンし、スイッチ３１および３５がオフする。可変容量３６に蓄積された電荷に対応する電圧が出力ノード３０に生成される。これにより、サンプル回路２２はホールド状態となる。
【００１９】
次に、補間動作を行なうサンプル回路について説明する。図５は、サンプル回路の回路図である。図５に示すように、サンプル回路２３は、図２のサンプル回路２２に比べ、入力ノード３９と出力ノード３０との間に、サンプル回路２２ａとサンプル回路２２ｂとが並列に電気的に接続されている。サンプル回路２２ａの構成は図２のサンプル回路２２と同じである。サンプル回路２２ｂにおいては、入力ノード３９と出力ノード３０との間に、ｇｍ回路２４、スイッチ３２および可変容量３８が直列に電気的に接続されている。可変容量３８とスイッチ３２との間のノードと電源Ｖｄｄとの間にスイッチ３４が電気的に接続されている。出力ノード３０からは補間データＤｎが出力する。スイッチ３１、３２、３３、３４および３５は、それぞれクロックＣＫＳｎ−１、ＣＫＳｎ、ＣＫＨｎ、ＣＫＨｎおよびＣＫＲｎがハイのときオンし、ローのときオフする。その他の構成は、図２と同じであり説明を省略する。
【００２０】
図６は、図５のサンプル回路の動作を示すタイミングチャートである。図６に示すように、時間ｔ１からｔ２の間において、クロックＳＫＨｎおよびＳＫＲｎがハイ、クロックＳＫＳｎ−１およびＳＫＳｎがローである。スイッチ３３、３４および３５がオンし、スイッチ３１および３２がオフする。これにより、サンプル回路２２ａおよび２２ｂはともにリセット状態である。
【００２１】
時間ｔ２において、クロックＣＫＳｎ−１がハイになり、クロックＣＫＨｎがローになる。スイッチ３１がオンになり、スイッチ３３および３４がオフになる。これにより、サンプル回路２２ａはサンプル状態となる。時間ｔ３において、クロックＣＫＳｎがハイになりことにより、スイッチ３２がオンになる。これにより、サンプル回路２２ａおよび２２ｂはともにサンプル状態となる。
【００２２】
時間ｔ４において、クロックＣＫＳｎ−１がローになることにより、スイッチ３１がオフになる。これにより、サンプル回路２２ａはフロート状態、サンプル回路２２ｂはサンプル状態を維持する。時間ｔ５において、クロックＳＫＳｎおよびＣＫＲｎがローになる。スイッチ３２および３５がオフとなる。これにより、全てのスイッチ３１から３５がオフになる。サンプル回路２２ａおよび２２ｂはともにフロート状態となる。
【００２３】
時間ｔ６において、クロックＣＫＨｎがハイとなることにより、スイッチ３３および３４がオンする。これにより、可変容量３６および３８の電荷が合成され、出力ノードに補間データＤｎが生成される。時間ｔ１において、クロックＣＫＲｎがオンすることにより、スイッチ３５がオンする。これにより、サンプル回路２２ａおよび２２ｂはともにリセット状態となる。
【００２４】
以上のように、サンプル回路２２ａにおいて時間ｔ２からｔ４の間の入力信号に対応する電荷が可変容量３６に蓄積され、サンプル回路２２ｂにおいて時間ｔ３からｔ５の間の入力信号に対応する電荷が可変容量３８に蓄積される。時間ｔ６から時間ｔ１において、出力ノード３０には、可変容量３６および可変容量３８に蓄積された電荷を合成した電圧に対応する補間データが生成される。ここで、時間ｔ２からｔ４を入力データＳｎ−１に対応する時間、時間ｔ３からｔ５を入力データＳｎに対応する時間とする。可変容量３６と３８との容量値を１−ｋ：ｋの比とする。これにより、補間データＤｎとして、Ｄｎ＝（１−ｋ）×Ｓｎ−１＋ｋ×Ｓｎが生成される。
【００２５】
図７は、複数の補間データを生成するための補間回路の回路図である。補間回路１２は、ｇｍ回路２４ａおよび２４ｂと複数のキャパシタ回路４０を備えている。各キャパシタ回路４０は、図６のサンプル回路２３と同様の回路であり、説明を省略する。キャパシタ回路４０ｎのスイッチ３１は、スイッチＳＷｎ−１を介しｇｍ回路２４ａの出力ノードに接続されている。キャパシタ回路４０ｎのスイッチ３２は、スイッチＳＷｎを介し、ｇｍ回路２４ｂの出力ノードに接続されている。キャパシタ回路４０ｎのスイッチ３１、３２、３３、３４および３５は、それぞれクロックＣＫＳｎ−１、ＣＫＳｎ、ＣＫＨｎ、ＣＫＨｎおよびＣＫＲｎがハイのときオンし、ローのときオフする。スイッチＳＷｎは、クロックＣＫｎがハイのときオンし、ローのときオフする。
【００２６】
図８は、図７に示した補間回路のキャパシタ回路４０ｎの動作を示すタイミングチャートである。図８に示すように、時間ｔ１からｔ７の間において、クロックＣＫｎ、ＣＫＨｎおよびＣＫＲｎがハイであり、クロックＣＫｎ−１、ＣＫＳｎ−１およびＣＫＳｎがローである。スイッチＳＷｎ、３３、３４および３５がオンし、スイッチＳＷｎ−１、３１および３２がオフする。これにより、キャパシタ回路４０ｎのサンプル回路２２ａおよび２２ｂはともにリセット状態である。時間ｔ７において、クロックＣＫｎがローとなり、クロックＣＫＳｎがハイとなる。スイッチＳＷｎがオフし、スイッチ３１がオンする。しかしながら、スイッチＳＷｎ−１はオフであり、かつスイッチ３３および３４がオンのため、サンプル回路２２ａおよび２２ｂはともにリセット状態である。
【００２７】
時間ｔ２において、クロックＣＫｎ−１およびＣＫｎがハイとなり、クロックＣＫＨｎがローとなる。スイッチＳＷｎ−１および３２がオンし、スイッチ３３、３４がオフする。これにより、サンプル回路２２ａはサンプル状態となる。時間ｔ３において、クロックＣＫｎがハイとなることにより、スイッチＳＷｎがオンする。これにより、サンプル回路２２ａおよび２２ｂはともにサンプル状態となる。
【００２８】
時間ｔ４において、クロックＣＫｎ−１がローとなることにより、スイッチＳＷｎ−１がオフする。これにより、サンプル回路２２ａはフロート状態となる。サンプル回路２２ｂはサンプル状態を維持する。時間ｔ５において、クロックＣＫｎ、ＣＫＳｎ−１およびＣＫＲｎがローとなる。スイッチＳＷｎ３１および３５がオフとなる。これにより、サンプル回路２２ａおよび２２ｂはともにフロート状態となる。
【００２９】
時間ｔ６において、クロックＣＫｎ−１およびＣＫＨｎがハイとなり、クロックＣＫＳｎがローとなる。スイッチ３３および３４がオンし、スイッチ３２がオフする。これにより、可変容量３６および３８の電荷が合成され、出力ノードに補間データＤｎが生成される。
【００３０】
以上のように、図７に示した補間回路１２においては、スイッチＳＷｎ−１とキャパシタ回路４０ｎのスイッチ３１とがともにオンする期間（時間ｔ２からｔ４）の入力信号に対応する電荷が可変容量３６に蓄積される。スイッチＳＷｎとキャパシタ回路４０ｎのスイッチ３２とがともにオンする期間（時間ｔ３からｔ５）の入力信号に対応する電荷が可変容量３８に蓄積される。。時間ｔ６から時間ｔ１において、キャパシタ回路４０ｎの出力ノード３０には、可変容量３６および可変容量３８に蓄積された電荷を合成した電圧に対応する補間データＤｎが生成される。
【００３１】
図７においては、スイッチＳＷｎ（ｎは１からＮの自然数）に接続されるキャパシタ回路４０ｎの可変容量３８とキャパシタ回路４０ｎ＋１の可変容量３６の容量値の和は、ｎによらず一定であることが好ましい。スイッチＳＷｎに接続される容量値が異なると、同じ電流が流れても出力ノード３０に生成される電圧が異なってしまう。このため、補間データが不正確となってしまう。
【００３２】
そこで、スイッチＳＷｎに接続される可変容量３６および３８の容量値の和がｎによらず一定となる補間回路について説明する。
【００３３】
図９は、補間回路の回路図である。図９を参照し、補間回路１２は、ｇｍ回路２４と複数のキャパシタ回路４０とを備えている。ｇｍ回路２４は、ｇｍ回路２４ａおよび２４ｂを含む。補間回路１２は、複数（例えばＮ個）のキャパシタ回路４０を備えている。キャパシタ回路４０は、複数（例えばＮｃ個）のスライス４５を備えている。各スライス４５は、スイッチ３３、４１および４２、キャパシタ４３を備えている。スイッチ４１はスイッチＳＷｎ−１（ｎは１からＮの自然数）とキャパシタ４３の一端との間に接続されている。スイッチ４２はスイッチＳＷｎとキャパシタ４３の一端との間に接続されている。キャパシタ４３の他端は出力ノード３０に接続されている。スイッチ３３は、図６のスイッチ３３と同じであり、キャパシタ４３の一端と電源Ｖｃｃとの間に接続されている。なお、スイッチ３３が各スライス４５に設けられているのは、全てのキャパシタ４３を充電することを可能とするためである。
【００３４】
Ｎｃ個のスライス４５は並列に接続されている。Ｎｃ個のスライス４５のキャパシタ４３の容量値は同じである。スイッチ４１と４２は、互いに相補的にオンオフする。すなわち、スイッチ４１がオンのときスイッチ４２はオフであり、スイッチ４１がオフときスイッチ４２はオンである。これにより、スイッチ４１がオンしたスライス４５のキャパシタ４３は並列にスイッチＳＷｎ−１に接続され、これらのスライス４５のキャパシタ４３は可変容量３６に対応する。スイッチ４２がオンしたスライス４５のキャパシタ４３は並列にスイッチＳＷｎに接続され、これらのスライス４５のキャパシタ４３は可変容量３８に対応する。よって、可変容量３６と可変容量３８との容量値の和は同じとなる。以下、ｋｎを０からＮｃとし、ｋ＝０のときｋｎ＝０、ｋ＝１のときｋｎ＝Ｎｃとする。すなわち、ｋｎ＝ｋ×Ｎｃである。Ｎｃ個のスライス４５のうち、（Ｎｃ−ｋｎ）個のスライス４５のスイッチ４１をオンし、ｋｎ個のスイッチ４２をオンする。これにより、出力ノード３０には、（Ｎｃ−ｋｎ）／Ｎｃ×Ｓｎ−１＋ｋｎ／Ｎｃ×Ｓｎに比例する補間データＤｎが出力される。図９においては、可変容量３６に含まれるスライス４５を実線で示し、可変容量３８に含まれるスライス４５を破線で示している。以降の図も同じである。
【００３５】
図１０は、スイッチＳＷ１からＳＷＮのタイミングチャートである。図１０のように、スイッチＳＷ１からＳＷＮが時系列（例えば時間に対応し順次入力される）のデータＳ１からＳＮに対応するタイミングでオンする。これにより、補間データＤ１からＤＮを時系列（例えばデータＳ１からＳＮと同じ時間順）に対応し生成することができる。
【００３６】
図１１（ａ）および図１１（ｂ）は、論理回路の回路図である。図１１（ａ）に示すように、論理回路２５ａは、Ｎｃ個（図１１（ａ）の例では３２個）のＡＮＤ回路２６ａを備えている。ＡＮＤ回路２６ａのそれぞれは、キャパシタ回路４０ｎのそれぞれのスライス４５のスイッチ４１に接続されている。ＡＮＤ回路２６ａには、クロックＣＫＳｎ−１と制御コードｋｎとが入力する。制御コードｋｎは、各スライス４５のスイッチ４１をオンするかオフするかを示すコードである。制御コードｋｎが１（ハイ）であり（ｋｎ（１）と図示）、かつクロックＣＫＳｎ−１がハイの場合、対応するスイッチ４１がオンする。制御コードｋｎが０（ロー）の場合（ｋｎ（０）と図示）、クロックＣＫＳｎ−１がハイであっても対応するスイッチ４１はオフである。このように、制御コードｋｎは、キャパシタ４３をノードＮｎ−１とノードＮｎとのいずれかに接続するかの信号である。クロックＣＫＳｎ−１は、スイッチ４１および４２をオンするタイミングに対応する信号である。キャパシタ回路４０ｎ−１および４０ｎは、補間コードｋｎとクロックＣＫＳｎ−１が入力するＡＮＤ回路２６ａを各スライス４５のキャパシタ４３に対応し備えている。ＡＮＤ回路２６ａの出力によりスイッチ４１および４２が動作する。図１１（ａ）の例では、３２個のＡＮＤ回路２６ａのうち１０個の制御コードが１（図１１（ａ）中の実線、以下同様）であり、２２個の制御コードが０（図１１（ａ）中の点線、以下同様）である。すなわち、３２個のスライス４５のうち１０個のスライス４５においてスイッチ４１がオンし、２２個のスライスにおいてスイッチ４１がオフする。
【００３７】
図１１（ｂ）に示すように、論理回路２５ｂは、Ｎｃ個（図１１（ｂ）の例では３２個）のＡＮＤ回路２６ｂを備えている。ＡＮＤ回路２６ｂのそれぞれは、キャパシタ回路４０ｎのそれぞれのスライス４５のスイッチ４２に接続されている。ＡＮＤ回路２６ｂには、クロックＣＫＳｎと制御コードが入力する。図１１（ｂ）の例では、３２個のＡＮＤ回路２６ｂのうち２２個の制御コードｋｎが１であり、１０個の制御コードｋｎが０である。すなわち、３２個のスライス４５のうち２２個のスライス４５においてスイッチ４２がオンし、１０個のスライスにおいてスイッチ４２がオフする。
【００３８】
これにより、図９のキャパシタ回路４０ｎのスライス４５のキャパシタ４３のうち１０個がスイッチＳＷｎ−１に接続し、２２個がスイッチＳＷｎに接続する。
【００３９】
図９の補間回路によれば、入力信号から補間データを生成できる。しかしながら、各キャパシタ回路４０には、補間の精度に対応する数のスライス４５が用いられる。また、各キャパシタ回路４０にＡＮＤ回路２６がスライス４５の数の２倍用いられる。これにより、回路面積が増大し、論理数が増加するため消費電力も増大する。以下に、回路規模を抑制可能な実施例について説明する。
【００４０】
図１２は、実施例１に係る補間回路の回路図である。スイッチＳＷｎ−２、ＳＷｎ−１およびスイッチＳＷｎに接続されたノードＮｎ−２、Ｎｎ−１およびＮｎ（それぞれ第１ノード、第２ノードおよび第３ノード）が接続されている。ノードＮｎ−２からＮｎには、時系列に入力される入力データＳｎ−２からＳｎに対応する電流が印加される。キャパシタ回路４０ｎ−１（第１キャパシタ回路）は、複数のキャパシタ４３（第１キャパシタ）、スイッチ４１、４２、３３および３５、並びに出力ノード３０を備えている。スイッチ４１および４２（第１スイッチ）は、複数のキャパシタ４３のうち一部の一端をノードＮｎ−２に、複数のキャパシタ４３のうち残りの一端をノードＮｎ−１に選択的に接続する。出力ノード３０（第１出力ノード）には、複数のキャパシタ４３の各々の他端が接続されている。スイッチ３３は、キャパシタ４３の一端と電源Ｖｄｄとの間に接続されている、スイッチ３５は出力ノード３０とグランドとの間に接続されている。
【００４１】
キャパシタ回路４０ｎ（第２キャパシタ回路）は、複数のキャパシタ４３（第２キャパシタ）、スイッチ４１および４２（第２スイッチ）、並びに出力ノード（第２出力ノード）３０を備える。スイッチ４１および４２は、キャパシタ４３の一部の一端をノードＮｎ−１に、複数のキャパシタ４３のうち残りの一端をノードＮｎに選択的に接続する。出力ノード（第２出力ノード）３０には、複数のキャパシタ４３の各々の他端が接続される。
【００４２】
キャパシタ回路５０ｎ（第３キャパシタ回路）は、キャパシタ４３（第３キャパシタ）と、スイッチ５２、５４、５６および５８とを備えている。スイッチ５２は、キャパシタ４３の一端をノードＮｎ−１に接続する。スイッチ５６および５８は、キャパシタ４３の他端をキャパシタ回路４０ｎ−１の出力ノード３０およびキャパシタ回路４０ｎの出力ノード３０のいずれか一方に接続する。スイッチ５４は、電源Ｖｄｄキャパシタ４３の一端とを接続する。スイッチ５４は、スイッチ５３と同様に、キャパシタ４３のリセットに用いられる。
【００４３】
キャパシタ回路４０ｎ−１および４０ｎのスライス４５は、例えば１６個である。キャパシタ回路５０ｎのキャパシタ４３の容量値は、キャパシタ回路４０ｎ−１および４０ｎの各キャパシタ４３の１６倍とする。
【００４４】
図１３（ａ）から図１３（ｄ）は、論理回路の回路図である。図１３（ａ）に示すように、論理回路２５ａは、Ｎｃ／２個（図１３（ａ）の例では１６個）のＡＮＤ回路２６ａを備えている。ＡＮＤ回路２６ａのそれぞれは、キャパシタ回路４０ｎ−２のそれぞれのスライス４５のスイッチ４１に接続されている。ＡＮＤ回路２６ａには、クロックＣＫＳｎ−２と制御コードｋｎとが入力する。制御コードｋｎが１であり、かつクロックＣＫＳｎ−２がハイの場合、対応するスイッチ４１がオンする。制御コードｋｎが０の場合、クロックＣＫＳｎ−ｎがハイであっても対応するスイッチ４１はオフである。図１３（ａ）の例では、１６個のＡＮＤ回路２６ａのうち１０個の制御コードが１であり、６個の制御コードが０である。すなわち、１６個のスライス４５のうち１０個のスライス４５においてスイッチ４１がオンし、６個のスライスにおいてスイッチ４１がオフする。
【００４５】
図１３（ｂ）に示すように、論理回路２５ｂは、Ｎｃ個（図１３（ｂ）の例では１６個）のＡＮＤ回路２６ｂを備えている。ＡＮＤ回路２６ｂのそれぞれは、キャパシタ回路４０ｎ−１のそれぞれのスライス４５のスイッチ４２に接続されている。ＡＮＤ回路２６ｂには、クロックＣＫＳｎ−１と制御コードｋｎが入力する。図１３（ｂ）の例では、１６個のＡＮＤ回路２６ｂのうち６個の制御コードが１であり、１０個の制御コードが０である。
【００４６】
図１３（ｃ）に示すように、論理回路２５ｃは、Ｎｃ個（図１３（ｃ）の例では１６個）のＡＮＤ回路２６ｃを備えている。ＡＮＤ回路２６ｃのそれぞれは、キャパシタ回路４０ｎのそれぞれのスライス４５のスイッチ４１に接続されている。図１３（ｄ）に示すように、論理回路２５ｄは、Ｎｃ個（図１３（ｄ）の例では１６個）のＡＮＤ回路２６ｄを備えている。ＡＮＤ回路２６ｄのそれぞれは、キャパシタ回路４０ｎのそれぞれのスライス４５のスイッチ４２に接続されている。キャパシタ回路４０ｎのスイッチ４１および４２のオンおよびオフはキャパシタ回路４０ｎ−１と同様であり説明を省略する。
【００４７】
キャパシタ回路５０ｎのスイッチ５２は、クロックＣＫｎ−１がハイのときオンし、ローのときオフする。少なくともクロックＣＫｎ−１がハイのとき、スイッチ５６をオンし、スイッチ５８をオフする。これにより、キャパシタ回路５０のキャパシタ４３は、ノードＮｎ−１とキャパシタ回路４０ｎ−１の出力ノード３０との間に接続される。
【００４８】
キャパシタ回路５０ｎ−１および５０ｎ＋１も同様に、スイッチ５６がオンし、スイッチ５８がオフする。これにより、ノードＮｎ−１とキャパシタ回路４０ｎの出力ノード３０との間に接続されるキャパシタ４３は、キャパシタ回路４０ｎの１０個である。一方、ノードＮｎとキャパシタ回路４０ｎの出力ノード３０との間に接続されるキャパシタ４３は、キャパシタ回路４０ｎの６個とキャパシタ回路５０ｎのキャパシタ４３であり、キャパシタ回路４０ｎのキャパシタ４３の２２個分に相当する。これにより、図１１において説明したのと同様に、スライス４５を３２個とした場合と同様の分解能で、補間を行なうことができる。かつ、ＡＮＤ回路２６ａから２６ｄを図１１の半分とすることができる。よって、補間回路の回路規模を抑制できる。
【００４９】
なお、図１２から図１３（ｄ）においては、ノードＮｎに接続するキャパシタの容量値をノードＮｎ−１より大きくする例を説明した。ノードＮｎ−１に接続する容量値をノードＮｎより大きくする場合、少なくともクロックＣＫｎ−１がハイのとき、スイッチ５６をオフし、スイッチ５８をオンすればよい。このように、スイッチ５６およびスイッチ５８は、補間係数に基づきオンまたはオフする。スイッチ５６および５８は、補間係数が変更される程度の低い頻度でスイッチングすればよい。よって、スイッチ４１および４２に比べスイッチングの頻度を小さくできる。よって、スイッチングによる消費電力を削減できる。
【００５０】
実施例１によれば、キャパシタ回路４０ｎ−１のスイッチ４１および４２は、キャパシタ４３の各々の一端をノードＮｎ−２およびノードＮｎ−１のいずれか一方に相補的に接続する。キャパシタ回路４０ｎのスイッチ４１および４２は、キャパシタ４３の各々の一端をノードＮｎ−１およびノードＮｎのいずれか一方に相補的に接続する。キャパシタ回路５０ｎのスイッチ５６および５８は、キャパシタ４３の他端をキャパシタ回路４０ｎ−１の出力ノード３０とキャパシタ回路４０ｎの出力ノード３０とのいずれか一方に接続する。キャパシタ回路４０がＡＮＤ回路を備えている場合、図１１（ａ）および図１１（ｂ）に比べ、図１３（ａ）から図１３（ｃ）のように、ＡＮＤ回路数を抑制することができる。これにより、ＡＮＤ回路およびその配線等を少なくし補間回路の回路規模を抑制できる。
【００５１】
また、キャパシタ回路４０ｎにおいて、スイッチ４１および４２は、補間係数に基づき複数のキャパシタ４３の各々の一端をノードＮｎ−１およびノードＮｎのいずれか一方に接続する。スイッチ５６および５８は、補間係数に基づきキャパシタ回路５０ｎのキャパシタ４３の他端をキャパシタ回路４０ｎ−１または４０ｎの出力ノード３０に接続する。これにより、補間係数に基づき補間データを出力ノード３０から出力できる。
【００５２】
さらに、キャパシタ回路５０ｎのキャパシタ４３は、キャパシタ回路４０ｎ−１および４０ｎの各スライス４５のキャパシタ４３のそれぞれより容量値が大きい。これにより、ＡＮＤ回路の数を削減できる。なお、実施例１においては、キャパシタ回路５０ｎのキャパシタ４３の容量値が、キャパシタ回路４０ｎ−１および４０ｎの各スライス４５のキャパシタ４３の容量値の１６倍の例を説明したが、これには限られない。
【００５３】
さらに、キャパシタ回路４０ｎ−１および４０ｎの各スライス４５のキャパシタ４３の各容量値は同じであることが好ましい。これにより、各ノードＮｎからみた容量値を同じにできる。よって、生成される補間データの精度を高くできる。
【００５４】
キャパシタ回路５０のキャパシタ４３が１個の場合を例に説明したが、キャパシタ回路は、キャパシタ４３を複数備えていてもよい。
【００５５】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５６】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）時系列に入力される入力データに対応する電流がそれぞれ時系列に印加される第１ノード、第２ノードおよび第３ノードと、複数の第１キャパシタと、前記複数の第１キャパシタの各々の一端を前記第１ノードおよび前記第２ノードのいずれか一方に接続する第１スイッチと、前記複数の第１キャパシタの各々の他端が接続された第１出力ノードと、を備える第１キャパシタ回路と、複数の第２キャパシタと、前記複数の第２キャパシタの各々の一端を前記第２ノードおよび第３ノードのいずれか一方に接続する第２スイッチと、前記複数の第２キャパシタの各々の他端が接続された第２出力ノードと、を備える第２キャパシタ回路と、一端が前記第２ノードに接続される第３キャパシタと、前記第３キャパシタの他端を前記第１出力ノードおよび前記第２出力ノードのいずれか一方に接続する第３スイッチと、を備える第３キャパシタ回路と、を具備することを特徴とする補間回路。
（付記２）前記第１スイッチは、補間係数に基づき前記複数の第１キャパシタの各々の一端を前記第１ノードおよび前記第２ノードのいずれか一方に接続し、前記第２スイッチは、前記補間係数に基づき前記複数の第２キャパシタの各々の一端を前記第２ノードおよび前記第３ノードのいずれか一方に接続することを特徴とする付記１記載の補間回路。
（付記３）前記第３スイッチは、前記補間係数に基づき前記第３キャパシタの他端を前記第１出力ノードおよび前記第２出力ノードのいずれか一方に接続することを特徴とする付記２記載の補間回路。
（付記４）前記第３キャパシタは、前記複数の第１キャパシタおよび前記第２のキャパシタのそれぞれより容量値が大きいことを特徴とする付記１から３のいずれか一項記載の補間回路。
（付記５）前記複数の第１キャパシタおよび前記複数の第２キャパシタはそれぞれ同じ容量値を備えることを特徴とする付記１から４のいずれか一項記載の補間回路。
（付記６）前記第１キャパシタ回路は、各第１キャパシタに対応し、前記補間係数の基づき各第１キャパシタを前記第１ノードと前記第２ノードとのいずれかに接続するかの信号と、前記第１スイッチをオンするタイミングに対応する信号と、が入力するＡＮＤ回路を備え、前記第２キャパシタ回路は、各第２キャパシタに対応し、前記補間係数の基づき各第２キャパシタを前記第２ノードと前記第３ノードとのいずれかに接続するかの信号と、前記第１スイッチをオンするタイミングに対応する信号と、が入力するＡＮＤ回路を備えることを特徴とする付記１から５のいずれか一項記載の補間回路。
（付記７）付記１から６のずれか一項記載の補間回路と、前記補間回路の出力に基づき、前記補間係数を算出する算出回路と、を具備することを特徴とする受信回路。
【符号の説明】
【００５７】
１０      補間回路
２０      算出回路
２２      比較器
２４      ＡＮＤ回路
３６      可変容量
３８      可変容量
４０、５０  キャパシタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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