(57)【特許請求の範囲】
【請求項１】
マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットと、
前記複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子と、を含み、
前記複数の不揮発性メモリ素子それぞれに保存された前記複数の部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少なく、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号から、前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。
【請求項２】
前記複数の部分信号それぞれは、１ビット信号であり、
前記複数の不揮発性メモリ素子それぞれは、前記１ビット信号を保存するＳＬＣ（single level cell）不揮発性メモリ素子であることを特徴とする請求項１に記載の多値論理装置。
【請求項３】
書き込み信号によって、前記複数の部分信号を前記複数の不揮発性メモリ素子それぞれに保存するように構成された書き込みユニットをさらに含むことを特徴とする請求項１に記載の多値論理装置。
【請求項４】
前記複数の部分信号に基づいて、前記複数の不揮発性メモリ素子の抵抗を変化させるための前記書き込み信号を生成し、前記書き込み信号を、前記書き込みユニットに伝達するように構成された制御部をさらに含むことを特徴とする請求項３に記載の多値論理装置。
【請求項５】
前記書き込みユニットは、前記複数の不揮発性メモリ素子と連結された複数の電圧印加ユニットを含み、
前記複数の電圧印加ユニットは、前記複数の不揮発性メモリ素子それぞれの抵抗を変化させるように構成されたことを特徴とする請求項３に記載の多値論理装置。
【請求項６】
前記複数の電圧印加ユニットそれぞれは、
前記複数の不揮発性メモリ素子それぞれの抵抗を、第１状態に変化させるように構成された第１状態電圧印加ユニットと、
前記複数の不揮発性メモリ素子それぞれの前記抵抗を、第２状態に変化させるように構成された第２状態電圧印加ユニットを含むことを特徴とする請求項５に記載の多値論理装置。
【請求項７】
読み取り信号によって、前記マルチレベル信号を出力するように構成された読み取りユニットをさらに含むことを特徴とする請求項１に記載の多値論理装置。
【請求項８】
前記読み取りユニットは、
前記複数の不揮発性メモリ素子とそれぞれ連結された複数の電流生成ユニットを含み、
前記複数の電流生成ユニットそれぞれは、前記複数の不揮発性メモリ素子に保存された前記複数の部分信号それぞれに基づいて、前記マルチレベル信号の部分を出力するように構成されたことを特徴とする請求項７に記載の多値論理装置。
【請求項９】
前記複数の電流生成ユニットそれぞれは、前記読み取りユニットの出力端と、前記複数の不揮発性メモリ素子それぞれとの間に連結されたことを特徴とする請求項８に記載の多値論理装置。
【請求項１０】
前記複数の電流生成ユニットそれぞれは、前記複数の不揮発性メモリ素子それぞれに流れる電流に基づいて、前記マルチレベル信号の前記部分を出力するように構成された電流ミラー回路を含むことを特徴とする請求項９に記載の多値論理装置。
【請求項１１】
前記複数の不揮発性メモリ素子は、アレイ状に配列されたことを特徴とする請求項１に記載の多値論理装置。
【請求項１２】
前記変換ユニットは、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記複数の部分信号を生成するように構成されたデコーダと、を含むことを特徴とする請求項１に記載の多値論理装置。
【請求項１３】
前記複数の部分信号は、二進信号であり、
前記デコーダは、前記複数の区間信号を基に、前記二進信号を生成するように構成された二進デコーダを含むことを特徴とする請求項１２に記載の多値論理装置。
【請求項１４】
マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットと、
前記複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子と、を含み、
前記複数の不揮発性メモリ素子それぞれに保存された前記複数の部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少なく、
前記変換ユニットは、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記複数の部分信号を生成するように構成されたデコーダと、を含み、
前記複数の区間信号から、前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。
【請求項１５】
前記レベル回復ユニットは、クロック信号によって活性化され、前記マルチレベル信号を出力するように構成されたことを特徴とする請求項１４に記載の多値論理装置。
【請求項１６】
前記レベル回復ユニットは、前記区間信号によって流れる電流に基づいて、前記マルチレベル信号を出力するように構成された電流ミラー回路を含むことを特徴とする請求項１４に記載の多値論理装置。
【請求項１７】
マルチレベル信号の第１部分と対応する第１部分信号を保存する第１不揮発性メモリ素子と、
前記マルチレベル信号の第２部分と対応する第２部分信号を保存する第２不揮発性メモリ素子と、を含み、
前記第１部分信号及び前記第２部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少なく、
前記マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットは、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記第１部分信号と前記第２部分信号を生成するように構成されたデコーダと、を含み、
前記複数の区間信号から、前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。
【請求項１８】
前記第１部分信号及び第２部分信号それぞれは、１ビット信号であり、
前記第１不揮発性メモリ素子及び第２不揮発性メモリ素子それぞれは、前記１ビット信号を保存するＳＬＣ（single level cell）不揮発性メモリ素子であることを特徴とする請求項１７に記載の多値論理装置。
【請求項１９】
前記マルチレベル信号を、前記第１部分信号及び前記第２部分信号に変換するように構成された変換ユニットと、
書き込み信号によって、前記第１部分信号及び前記第２部分信号を、前記第１不揮発性メモリ素子及び前記第２不揮発性メモリ素子にそれぞれ保存するように構成された書き込みユニットと、をさらに含むことを特徴とする請求項１７に記載の多値論理装置。
【請求項２０】
前記書き込みユニットは、
前記第１部分信号を前記第１不揮発性メモリ素子に保存するように構成された第１電圧印加ユニットと、
前記第２部分信号を前記第２不揮発性メモリ素子に保存するように構成された第２電圧印加ユニットと、を含むことを特徴とする請求項１９に記載の多値論理装置。
【請求項２１】
前記第１電圧印加ユニットは、
前記第１不揮発性メモリ素子の抵抗をセット抵抗に変化させるように構成された第１セット電圧印加ユニットと、
前記第１不揮発性メモリ素子の前記抵抗をリセット抵抗に変化させるように構成された第１リセット電圧印加ユニットと、を含み、
前記第２電圧印加ユニットは、
前記第２不揮発性メモリ素子の抵抗をセット抵抗に変化させるように構成された第２セット電圧印加ユニットと、
前記第２不揮発性メモリ素子の前記抵抗をリセット抵抗に変化させるように構成された第２リセット電圧印加ユニットと、を含むことを特徴とする請求項２０に記載の多値論理装置。
【請求項２２】
前記第１部分信号がロー状態である場合、前記第１リセット電圧印加ユニットが活性化され、前記第１不揮発性メモリ素子の抵抗がリセット抵抗に変化し、
前記第１部分信号がハイ状態である場合、前記第１セット電圧印加ユニットが活性化され、前記第１不揮発性メモリ素子の抵抗がセット抵抗に変化し、
前記第２部分信号がロー状態である場合、前記第２リセット電圧印加ユニットが活性化され、前記第２不揮発性メモリ素子の抵抗がリセット抵抗に変化し、
前記第２部分信号がハイ状態である場合、前記第２セット電圧印加ユニットが活性化され、前記第２不揮発性メモリ素子の抵抗がセット抵抗に変化することを特徴とする請求項２１に記載の多値論理装置。
【請求項２３】
読み取り信号によって、前記マルチレベル信号を出力するように構成された読み取りユニットをさらに含むことを特徴とする請求項１７に記載の多値論理装置。
【請求項２４】
前記読み取りユニットは、
前記第１不揮発性メモリ素子に保存された前記第１部分信号に基づいて、前記マルチレベル信号の前記第１部分を出力するように構成された第１電流生成ユニットと、
前記第２不揮発性メモリ素子に保存された前記第２部分信号に基づいて、前記マルチレベル信号の前記第２部分を出力するように構成された第２電流生成ユニットと、を含むことを特徴とする請求項２３に記載の多値論理装置。
【請求項２５】
前記第１電流生成ユニットは、前記読み取りユニットの出力端と、前記第１不揮発性メモリ素子との間に連結され、
前記第２電流生成ユニットは、前記読み取りユニットの前記出力端と、前記第２不揮発性メモリ素子との間に連結されたことを特徴とする請求項２４に記載の多値論理装置。
【請求項２６】
前記第１電流生成ユニットは、前記第１不揮発性メモリ素子に流れる電流に基づいて、前記マルチレベル信号の前記第１部分を出力するように構成された第１電流ミラー回路を含み、
前記第２電流生成ユニットは、前記第２不揮発性メモリ素子に流れる電流に基づいて、前記マルチレベル信号の前記第２部分を出力するように構成された第２電流ミラー回路を含むことを特徴とする請求項２５に記載の多値論理装置。
【請求項２７】
第１マルチレベル信号の第１部分と対応する第１部分信号を保存する第１不揮発性メモリ素子と、
前記第１マルチレベル信号の第２部分と対応する第２部分信号を保存する第２不揮発性メモリ素子と、
第２マルチレベル信号の第３部分と対応する第３部分信号を保存する第３不揮発性メモリ素子と、
前記第２マルチレベル信号の第４部分と対応する第４部分信号を保存する第４不揮発性メモリ素子と、を含み、
前記第１部分信号及び前記第２部分信号それぞれのビット数は、前記第１マルチレベル信号のビット数より少なく、
前記第３部分信号及び前記第４部分信号それぞれのビット数は、前記第２マルチレベル信号のビット数より少なく、
前記第１マルチレベル信号および前記第２マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットは、
前記第１マルチレベル信号および前記第２マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記第１部分信号、前記第２部分信号、前記第３部分信号、前記第４部分信号を生成するように構成されたデコーダと、を含み、
前記複数の区間信号から、前記第１マルチレベル信号および前記第２マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。
【請求項２８】
前記第１不揮発性メモリ素子ないし前記第４不揮発性メモリ素子は、アレイ状に配列されたことを特徴とする請求項２７に記載の多値論理装置。
【請求項２９】
書き込み信号及び選択信号によって、前記第１部分信号ないし前記第４部分信号を、前記第１不揮発性メモリ素子ないし前記第４不揮発性メモリ素子にそれぞれ保存するように構成された書き込みユニットをさらに含むことを特徴とする請求項２７に記載の多値論理装置。
【請求項３０】
前記書き込みユニットは、
前記選択信号が第１状態である場合、前記第１部分信号及び前記第２部分信号を、前記第１不揮発性メモリ素子及び前記第２不揮発性メモリ素子にそれぞれ保存し、
前記選択信号が第２状態である場合、前記第３部分信号及び前記第４部分信号を、前記第３不揮発性メモリ素子及び前記第４不揮発性メモリ素子にそれぞれ保存することを特徴とする請求項２９に記載の多値論理装置。
【請求項３１】
読み取り信号によって、前記第１マルチレベル信号及び前記第２マルチレベル信号のうち、選択信号によって選択された一つを出力するように構成された読み取りユニットをさらに含むことを特徴とする請求項２７に記載の多値論理装置。
【請求項３２】
前記読み取りユニットは、
前記第１不揮発性メモリ素子に保存された前記第１部分信号、または前記第３不揮発性メモリ素子に保存された前記第３部分信号に基づいて、前記第１マルチレベル信号の前記第１部分、または前記第２マルチレベル信号の前記第３部分を出力するように構成された第１電流生成ユニットと、
前記第２不揮発性メモリ素子に保存された前記第２部分信号、または前記第４不揮発性メモリ素子に保存された前記第４部分信号に基づいて、前記第１マルチレベル信号の前記第２部分、または前記第２マルチレベル信号の前記第４部分を出力するように構成された第２電流生成ユニットと、を含むことを特徴とする請求項３１に記載の多値論理装置。
【請求項３３】
前記選択信号が第１状態である場合、
前記第１電流生成ユニットは、前記第１不揮発性メモリ素子に保存された前記第１部分信号に基づいて、前記第１マルチレベル信号の前記第１部分を出力し、
前記第２電流生成ユニットは、前記第２不揮発性メモリ素子に保存された前記第２部分信号に基づいて、前記第１マルチレベル信号の前記第２部分を出力し、
前記選択信号が第２状態である場合、
前記第１電流生成ユニットは、前記第３不揮発性メモリ素子に保存された前記第３部分信号に基づいて、前記第２マルチレベル信号の前記第３部分を出力し、
前記第２電流生成ユニットは、前記第４不揮発性メモリ素子に保存された前記第４部分信号に基づいて、前記第２マルチレベル信号の前記第４部分を出力することを特徴とする請求項３２に記載の多値論理装置。
【請求項３４】
前記複数のメモリ素子内に、前記複数の部分信号を保存するように構成された書き込みユニットと、
前記マルチレベル信号を出力するために、前記複数の部分信号を組み合わせるように構成された読み取りユニットと、
前記複数の部分信号に基づいて、前記書き込みユニット及び前記読み取りユニットを制御するように構成された制御ユニットと、をさらに含むことを特徴とする請求項１に記載の多値論理装置。
【請求項３５】
前記書き込みユニットは、前記複数の部分信号に基づいて、前記複数のメモリ素子の抵抗を変化させるように構成されたことを特徴とする請求項３４に記載の多値論理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値論理装置に係り、さらに詳細には、不揮発性メモリ素子を含む多値論理装置に関する。
【背景技術】
【０００２】
多値論理装置を構成するためには、マルチレベル信号を処理するために多数のフリップフロップとラッチとを具備することが要求され、これにより、論理回路のサイズ及び電力消耗が増加するという問題点が発生する。さらに、マルチレベルデータを保存するために、メモリ素子を利用する場合、前記メモリ素子の信頼性が問題になり、３ビットを超える多くのレベルを有するメモリ素子を具現することが技術的に困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、具現が容易であって、信頼性が改善された多値論理装置を提供することである。
【課題を解決するための手段】
【０００４】
本発明の一様態による多値論理装置が提供される。前記多値論理装置は、書き込み信号によってマルチレベル信号を保存し、読み取り信号によって前記マルチレベル信号を出力する多値論理装置であって、前記マルチレベル信号を複数の部分信号に変換するように構成された変換ユニット、及び前記複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子を含み、前記不揮発性メモリ素子それぞれに保存された前記複数の部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少ない。
【０００５】
本発明の一実施形態によれば、前記複数の部分信号それぞれは、１ビット信号であり、前記複数の不揮発性メモリ素子それぞれは、前記１ビット信号を保存するＳＬＣ（single level cell）不揮発性メモリ素子であってもよい。
【０００６】
本発明の他の実施形態によれば、前記多値論理装置は、前記書き込み信号によって、前記部分信号を前記複数の不揮発性メモリ素子に保存するように構成された書き込みユニットをさらに含んでもよい。
【０００７】
本発明の他の実施形態によれば、前記多値論理装置は、前記複数の部分信号に基づいて、前記複数の不揮発性メモリ素子の抵抗を変化させるための前記書き込み信号を生成し、前記書き込み信号を、前記書き込みユニットに伝達するように構成された制御部をさらに含んでもよい。
【０００８】
本発明の他の実施形態によれば、前記書き込みユニットは、前記複数の不揮発性メモリ素子と連結された複数の電圧印加ユニットを含み、前記複数の電圧印加ユニットは、前記複数の不揮発性メモリ素子それぞれの抵抗を変化させるように構成されてもよい。
【０００９】
本発明の他の実施形態によれば、前記複数の電圧印加ユニットそれぞれは、前記複数の不揮発性メモリ素子それぞれの抵抗を、第１状態に変化させるように構成された第１状態電圧印加ユニット、及び前記複数の不揮発性メモリ素子それぞれの前記抵抗を、第２状態に変化させるように構成された第２状態電圧印加ユニットを含んでもよい。
【００１０】
本発明の他の実施形態によれば、前記多値論理装置は、前記読み取り信号によって、前記マルチレベル信号を出力するように構成された読み取りユニットをさらに含んでもよい。
【００１１】
本発明の他の実施形態によれば、前記読み取りユニットは、前記複数の不揮発性メモリ素子とそれぞれ連結された複数の電流生成ユニットを含み、前記複数の電流生成ユニットそれぞれは、前記複数の不揮発性メモリ素子に保存された前記複数の部分信号それぞれに基づいて、前記マルチレベル信号の部分を出力するように構成されてもよい。
【００１２】
本発明の他の実施形態によれば、前記複数の電流生成ユニットそれぞれは、前記読み取りユニットの出力端と、前記複数の不揮発性メモリ素子それぞれとの間に連結されてもよい。
【００１３】
本発明の他の実施形態によれば、前記複数の電流生成ユニットそれぞれは、前記複数の不揮発性メモリ素子それぞれに流れる電流に基づいて、前記マルチレベル信号の前記部分を出力するように構成された電流ミラー回路を含んでもよい。
【００１４】
本発明の他の実施形態によれば、前記複数の不揮発性メモリ素子は、アレイ状に配列されてもよい。
【００１５】
本発明の他の実施形態によれば、前記変換ユニットは、前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニット、及び前記複数の区間信号を基に、前記複数の部分信号を生成するように構成されたデコーダを含んでもよい。
【００１６】
本発明の他の実施形態によれば、前記複数の部分信号は、二進信号（binary signals）であり、前記デコーダは、前記複数の区間信号を基に、前記二進信号を生成するように構成された二進デコーダを含んでもよい。
【００１７】
本発明の他の実施形態によれば、前記多値ユニットは、複数の区間信号から前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニット（level restore unit）をさらに含んでもよい。この場合、レベル回復ユニットは、クロック信号によって活性化され、前記マルチレベル信号を出力するように構成される。
【００１８】
本発明の他の実施形態によれば、前記レベル回復ユニットは、前記区間信号によって流れる電流に基づいて、前記マルチレベル信号を出力するように構成された電流ミラー回路を含んでもよい。
【００１９】
本発明の他の様態による多値論理装置が提供される。前記多値論理装置は、書き込み信号によってマルチレベル信号を保存し、読み取り信号によって、前記マルチレベル信号を出力する多値論理装置であって、前記マルチレベル信号の第１部分と対応する第１部分信号を保存する第１不揮発性メモリ素子、及び前記マルチレベル信号の第２部分と対応する第２部分信号を保存する第２不揮発性メモリ素子を含み、前記第１部分信号及び前記第２部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少ない。
【００２０】
本発明の他の実施形態によれば、前記第１部分信号及び第２部分信号それぞれは、１ビット信号であり、前記第１不揮発性メモリ素子及び第２不揮発性メモリ素子それぞれは、前記１ビット信号を保存するＳＬＣ（single level cell）不揮発性メモリ素子であってもよい。
【００２１】
本発明の他の実施形態によれば、前記多値論理装置は、前記マルチレベル信号を前記第１部分信号及び前記第２部分信号に変換するように構成された変換ユニット、及び前記書き込み信号によって、前記第１部分信号及び前記第２部分信号を、前記第１不揮発性メモリ素子及び前記第２不揮発性メモリ素子にそれぞれ保存するように構成された書き込みユニットをさらに含んでもよい。
【００２２】
本発明の他の実施形態によれば、前記書き込みユニットは、前記第１部分信号を前記第１不揮発性メモリ素子に保存するように構成された第１電圧印加ユニット、及び前記第２部分信号を前記第２不揮発性メモリ素子に保存するように構成された第２電圧印加ユニットを含んでもよい。
【００２３】
本発明の他の実施形態によれば、前記第１電圧印加ユニットは、前記第１不揮発性メモリ素子の抵抗をセット抵抗に変化させるように構成された第１セット電圧印加ユニット、及び前記第１不揮発性メモリ素子の前記抵抗をリセット抵抗に変化させるように構成された第１リセット電圧印加ユニットを含み、前記第２電圧印加ユニットは、前記第２不揮発性メモリ素子の抵抗をセット抵抗に変化させるように構成された第２セット電圧印加ユニット、及び前記第２不揮発性メモリ素子の前記抵抗をリセット抵抗に変化させるように構成された第２リセット電圧印加ユニットを含んでもよい。
【００２４】
本発明の他の実施形態によれば、前記第１部分信号がロー状態である場合、前記第１リセット電圧印加ユニットが活性化され、前記第１不揮発性メモリ素子の抵抗がリセット抵抗に変化し、前記第１部分信号がハイ状態である場合、前記第１セット電圧印加ユニットが活性化され、前記第１不揮発性メモリ素子の抵抗がセット抵抗に変化し、前記第２部分信号がロー状態である場合、前記第２リセット電圧印加ユニットが活性化され、前記第２不揮発性メモリ素子の抵抗がリセット抵抗に変化し、前記第２部分信号がハイ状態である場合、前記第２セット電圧印加ユニットが活性化され、前記第２不揮発性メモリ素子の抵抗がセット抵抗に変化しうる。
【００２５】
本発明の他の実施形態によれば、前記多値ユニットは、前記読み取り信号によって、前記マルチレベル信号を出力するように構成された読み取りユニットをさらに含んでもよい。
【００２６】
本発明の他の実施形態によれば、前記読み取りユニットは、前記第１不揮発性メモリ素子に保存された前記第１部分信号に基づいて、前記マルチレベル信号の前記第１部分を出力するように構成された第１電流生成ユニット、及び前記第２不揮発性メモリ素子に保存された前記第２部分信号に基づいて、前記マルチレベル信号の前記第２部分を出力するように構成された第２電流生成ユニットを含んでもよい。
【００２７】
本発明の他の実施形態によれば、前記第１電流生成ユニットは、前記読み取りユニットの出力端と、前記第１不揮発性メモリ素子との間に連結され、前記第２電流生成ユニットは、前記読み取りユニットの前記出力端と、前記第２不揮発性メモリ素子との間に連結されてもよい。
【００２８】
本発明の他の実施形態によれば、前記第１電流生成ユニットは、前記第１不揮発性メモリ素子に流れる電流に基づいて、前記マルチレベル信号の前記第１部分を出力するように構成された第１電流ミラー回路を含み、前記第２電流生成ユニットは、前記第２不揮発性メモリ素子に流れる電流に基づいて、前記マルチレベル信号の前記第２部分を出力するように構成された第２電流ミラー回路を含んでもよい。
【００２９】
本発明の他の様態による多値論理装置が提供される。前記多値論理装置は、書き込み信号によって、第１マルチレベル信号及び第２マルチレベル信号を保存し、選択信号によって、前記第１マルチレベル信号及び前記第２マルチレベル信号のうち一つを選択し、読み取り信号によって選択されたマルチレベル信号を出力する多値論理装置であって、前記第１マルチレベル信号の第１部分と対応する第１部分信号を保存する第１不揮発性メモリ素子、前記第１マルチレベル信号の第２部分と対応する第２部分信号を保存する第２不揮発性メモリ素子、前記第２マルチレベル信号の第３部分と対応する第３部分信号を保存する第３不揮発性メモリ素子、前記第２マルチレベル信号の第４部分と対応する第４部分信号を保存する第４不揮発性メモリ素子を含み、前記第１部分信号及び前記第２部分信号それぞれのビット数は、前記第１マルチレベル信号のビット数より少なく、前記第３部分信号及び前記第４部分信号それぞれのビット数は、前記第２マルチレベル信号のビット数より少ない。
【００３０】
本発明の一実施形態によれば、前記第１不揮発性メモリ素子ないし前記第４不揮発性メモリ素子は、アレイ状に配列されてもよい。
【００３１】
本発明の他の実施形態によれば、前記多値論理装置は、前記書き込み信号及び前記選択信号によって、前記第１部分信号ないし前記第４部分信号を前記第１不揮発性メモリ素子ないし前記第４不揮発性メモリ素子にそれぞれ保存するように構成された書き込みユニットをさらに含んでもよい。
【００３２】
本発明の他の実施形態によれば、前記書き込みユニットは、前記選択信号が第１状態である場合、前記第１部分信号及び前記第２部分信号を、前記第１不揮発性メモリ素子及び前記第２不揮発性メモリ素子にそれぞれ保存し、前記選択信号が第２状態である場合、前記第３部分信号及び前記第４部分信号を、前記第３不揮発性メモリ素子及び前記第４不揮発性メモリ素子にそれぞれ保存することができる。
【００３３】
本発明の他の実施形態によれば、前記多値論理装置は、前記読み取り信号によって、前記第１マルチレベル信号及び前記第２マルチレベル信号のうち、前記選択信号によって選択された一つを出力するように構成された読み取りユニットをさらに含んでもよい。
【００３４】
本発明の他の実施形態によれば、前記読み取りユニットは、前記第１不揮発性メモリ素子に保存された前記第１部分信号、または前記第３不揮発性メモリ素子に保存された前記第３部分信号に基づいて、前記第１マルチレベル信号の前記第１部分、または前記第２マルチレベル信号の前記第３部分を出力するように構成された第１電流生成ユニット、及び前記第２不揮発性メモリ素子に保存された前記第２部分信号、または前記第４不揮発性メモリ素子に保存された前記第４部分信号に基づいて、前記第１マルチレベル信号の前記第２部分、または前記第２マルチレベル信号の前記第４部分を出力するように構成された第２電流生成ユニットを含んでもよい。
【００３５】
本発明の他の実施形態によれば、前記選択信号が第１状態である場合、前記第１電流生成ユニットは、前記第１不揮発性メモリ素子に保存された前記第１部分信号に基づいて、前記第１マルチレベル信号の前記第１部分を出力し、前記第２電流生成ユニットは、前記第２不揮発性メモリ素子に保存された前記第２部分信号に基づいて、前記第１マルチレベル信号の前記第２部分を出力し、前記選択信号が第２状態である場合、前記第１電流生成ユニットは、前記第３不揮発性メモリ素子に保存された前記第３部分信号に基づいて、前記第２マルチレベル信号の前記第３部分を出力し、前記第２電流生成ユニットは、前記第４不揮発性メモリ素子に保存された前記第４部分信号に基づいて、前記第２マルチレベル信号の前記第４部分を出力することができる。
【００３６】
本発明の他の実施形態によれば、多値論理装置は、前記複数のメモリ素子内に、前記複数の部分信号を保存するように構成された書き込みユニット、前記マルチレベル信号を出力するために、前記複数の部分信号を組み合わせるように構成された読み取りユニット、及び前記複数の部分信号に基づいて、前記書き込みユニット及び前記読み取りユニットを制御するように構成された制御ユニットをさらに含んでもよい。
【００３７】
本発明の他の実施形態によれば、前記書き込みユニットは、前記複数の部分信号に基づいて、前記複数のメモリ素子の抵抗を変化させるように構成されてもよい。
【発明の効果】
【００３８】
本発明の技術的思想による多値論理装置は、マルチレベル信号のビット数より少ないビット数を有する部分信号を不揮発性メモリ素子に保存させることができる。従って、少ないビット数のマルチレベルセル不揮発性メモリ素子を活用し、多値論理装置を具現することができ、結果として、多値論理装置の具現が容易になり、信頼性が改善される。
【００３９】
また、本発明の技術的思想による多値論理装置は、レベル回復ユニットから出力されたマルチレベル信号を内部用途(internal use)として活用することができる。さらに、レベル回復ユニットによって出力された第１出力信号は、クロック信号の動作によって、他のロジックブロックに伝えられ、多値論理装置の同期動作(synchronous operation)が行われる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による多値論理装置を概略的に示すブロック図である。
【図２】図１の多値論理装置の制御部及び書き込み／読み取りユニットを具体的に示したブロック図である。
【図３】本発明の技術的思想による実施形態による多値論理装置を概略的に示したブロック図である。
【図４】本発明の技術的思想による実施形態による多値論理装置を概略的に示したブロック図である。
【図５】図４の多値論理装置の書き込み／読み取りユニットの一部構成を具体的に図示した回路図である。
【図６】図５の回路図で、第１電圧印加ユニットユニットが活性化されるところを示す図面である。
【図７】図５の回路図で、第１電圧印加ユニットユニットが活性化されるところを示す図面である。
【図８】図５の回路図で、第１電流生成ユニットが活性化されるところを示す図面である。
【図９】本発明の実施形態による多値論理装置に入力される入力信号と、レベル回復ユニットによって出力される第１出力信号とを示したグラフである。
【図１０】発明の実施形態による多値論理装置に保存された第２部分信号及び第１部分信号を示したグラフである。
【図１１】図４の多値論理装置に入力される入力信号（上部図面）と、クロック信号（中央図面）とによって、レベル回復ユニットから出力される第１出力信号（下部図面）を示したグラフである。
【図１２】図４の多値論理装置に入力される入力信号（上部図面）と、書き込み信号及び読み取り信号（中央図面）とによって読み取りユニットから出力される第２出力信号（下部図面）を示したグラフである。
【図１３】本発明の技術的思想による実施形態による多値論理装置を概略的に示したブロック図である。
【図１４】本発明の技術的思想による他の実施形態による多値論理装置の回路図である。
【発明を実施するための形態】
【００４１】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のために、その大きさが誇張されもする。
【００４２】
以下で説明する本発明の実施形態で利用される用語は、当該技術分野で一般的に知られた意味を有することができる。例えば、少なくとも一つは、最小限一つ、すなわち、一つまたはそれ以上の数を意味し、一つまたは複数とも同じ意味で使われてもよい。
【００４３】
本明細書で言及される多値論理装置（multi-valued logic device）は、３以上のレベルを有する信号（以下、「マルチレベル信号」とする）を処理することができる装置として定義される。すなわち、本発明の技術的思想による多値論理装置は、２値論理装置が処理することができる２個のレベル（例えば、ハイレベルまたはローレベル）の信号より多くのレベルを有する信号のマルチレベル信号を処理することができる装置として定義される。
【００４４】
また、本明細書で、不揮発性メモリ素子が信号を保存するという意味は、不揮発性メモリ素子に流れる電流信号が保存されるということを意味すると理解されねばならない。例えば、不揮発性メモリ素子に印加される電圧によって、不揮発性メモリ素子の抵抗は、高抵抗または低抵抗に変化する。その場合、不揮発性メモリ素子に所定電圧を印加することによって、不揮発性メモリ素子に流れる電流は、低電流または高電流に変化するのである。
【００４５】
不揮発性メモリ素子がハイ状態の信号を保存するためには、不揮発性メモリ素子の抵抗が、低抵抗状態に変化せねばならない。低抵抗状態の不揮発性メモリ素子に、所定電圧が印加されれば、不揮発性素子に流れる電流は、高電流になるので、前記ハイ状態の信号と対応しうる。同様に、不揮発性メモリ素子が、ロー状態の信号を保存するためには、不揮発性メモリ素子の抵抗が、高抵抗状態に変化せねばならない。高抵抗状態の不揮発性メモリ素子に、所定電圧が印加されれば、不揮発性素子に流れる電流は、低電流になるので、前記ロー状態の信号と対応しうる。
【００４６】
図１は、本発明の一実施形態による多値論理装置１００ａを概略的に示すブロック図である。
【００４７】
図１を参照すれば、多値論理装置１００ａは、書き込み信号Ｗによって、マルチレベル信号を保存し、読み取り信号／Ｗによって、保存されたマルチレベル信号を出力する装置であって、変換ユニット１１０、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２、書き込み／読み取りユニット１２０、制御部１３０、レベル回復ユニット１４０及びラッチ１５０を含んでもよい。
【００４８】
変換ユニット１１０は、入力されたマルチレベル信号を、複数の部分信号Ｓ０，Ｓ１に変換するように構成される。部分信号Ｓ０，Ｓ１は、マルチレベル信号の部分と対応し、従って、前記部分信号Ｓ０，Ｓ１は、マルチレベル信号の一部情報を含んでもよい。前記部分信号Ｓ０，Ｓ１それぞれは、所定ビット数の二進（binary）信号であって、特に、前記部分信号Ｓ０，Ｓ１それぞれのビット数は、マルチレベル信号のビット数より少ない。
【００４９】
例えば、多値論理装置１００ａが４個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）を処理するように設計された場合、マルチレベル信号のビット数は、２ビットである。この場合、部分信号は、２個の１ビット二進信号によって構成される。他の例として、多値論理装置１００ａが１６個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，…，１４０ｕＡ，１５０ｕＡの１６個の電流値を有するマルチレベル信号）を処理するように設計された場合、マルチレベル信号のビット数は、４ビットである。この場合、部分信号は、４個の１ビット二進信号、または２個の２ビット二進信号２個から構成される。従って、部分信号Ｓ０，Ｓ１それぞれのビット数は、マルチレベル信号のビット数より少ない。
【００５０】
複数の不揮発性メモリ素子ＮＶ１，ＮＶ２は、複数の部分信号Ｓ０，Ｓ１を保存することができる。この場合、不揮発性メモリ素子ＮＶ１，ＮＶ２それぞれは、マルチレベル信号のビット数より少ないビット数の信号を保存することができる。すなわち、多値論理装置が処理するマルチレベル信号のビット数をｍとし、不揮発性メモリ素子に保存されることができる信号の最大ビット数をｎとすれば、ｎ＜ｍである。すなわち、不揮発性メモリ素子は、ｎビットのＭＬＣ（multi level cell）不揮発性メモリ素子（ここで、１＜ｎ＜ｍ）であるか、あるいは、１ビットのＳＬＣ（single level cell）不揮発性メモリ素子であってもよい。図面に図示していないにしても、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２は、アレイ状に配列され、前記アレイ状に配列された不揮発性メモリ素子の構成については、図１３でさらに具体的に説明する。
【００５１】
本発明の技術的思想による多値論理装置１００ａは、マルチレベル信号のビット数より少ないビット数を有する部分信号を、不揮発性メモリ素子に保存するように、多値論理装置を構成するところにその特徴があるということに留意する。（例えば、３ビット以上の）マルチレベル信号を保存するために、不揮発性メモリ素子を利用する場合、要求されるマルチレベル信号と対応する（例えば、３ビット以上の）マルチレベルセル（multi level cell）の不揮発性メモリ素子を具現することが技術的に困難である。さらに、かような不揮発性メモリ素子を利用して多値論理装置を具現するとしても、不揮発性メモリ素子の信頼性が問題になり、安定した動作を達成し難い。
【００５２】
しかし、本発明の技術的思想による多値論理装置１００ａは、マルチレベル信号のビット数より少ないビット数を有する部分信号を、不揮発性メモリ素子に保存するように、多値論理装置を構成する。すなわち、前記多値論理装置１００ａは、要求される（例えば、３ビット以上の）マルチレベル信号のビット数に比べて相対的に少ないビット数（例えば、２ビット以下）の部分信号を不揮発性メモリ素子に保存することができる。従って、少ないビット数のマルチレベルセル不揮発性メモリ素子を活用したり、さらにシングルレベルセルの不揮発性メモリ素子を活用し、多値論理装置を具現することができて具現の容易性が改善され、信頼性の問題も改善される。
【００５３】
書き込み／読み取りユニット１２０は、マルチレベル信号を、部分信号Ｓ０，Ｓ１の形態で不揮発性メモリ素子ＮＶ１，ＮＶ２に保存し、不揮発性メモリ素子ＮＶ１，ＮＶ２に保存された部分信号Ｓ０，Ｓ１を読み取り、マルチレベル信号を出力することができる。このために、書き込み／読み取りユニット１２０は、書き込み信号Ｗによって動作する書き込みユニット１２３、及び読み取り信号／Ｗによって動作する読み取りユニット１２５を含んでもよい。
【００５４】
書き込みユニット１２３は、書き込み信号Ｗによって、部分信号Ｓ０，Ｓ１を複数の不揮発性メモリ素子ＮＶ１，ＮＶ２に保存するように構成される。かような部分信号Ｓ０，Ｓ１が、マルチレベル信号が変換ユニット１１０によって変換されたものであり、マルチレベル信号のビット数より少ないビット数を有するということは、前述の通りである。書き込みユニット１２３は、複数の電圧印加ユニット（図示せず）を含み、複数の電圧印加ユニット（図示せず）は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２とそれぞれ連結されてもよい。前記複数の電圧印加ユニットについては、図２でさらに具体的に説明する。
【００５５】
読み取りユニット１２５は、読み取り信号／Ｗによって、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２に保存された部分信号Ｓ０，Ｓ１を読み取り、読み取られた部分信号Ｓ０，Ｓ１を基に、マルチレベル信号を出力することができる。部分信号Ｓ０，Ｓ１は、マルチレベル信号の部分と対応するために、読み取られた部分信号Ｓ０，Ｓ１は、マルチレベル信号の一部情報と対応し、従って、読み取られた部分信号Ｓ０，Ｓ１を基に、マルチレベル信号が復元される。読み取りユニット１２５は、複数の電流生成ユニット（図示せず）を含み、複数の電流生成ユニット（図示せず）は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２とそれぞれ連結されてもよい。前記複数の電流生成ユニットについては、図２でさらに具体的に説明する。
【００５６】
制御部１３０は、書き込み／読み取りユニット１２０を制御することができる。さらに具体的には、制御部１３０は、マルチレベル信号に係わる情報が、不揮発性メモリ素子に保存されるように、部分信号Ｓ０，Ｓ１を基に書き込み信号Ｗを生成し、書き込みユニット１２３に伝達することができる。また、制御部１３０は、マルチレベル信号が出力されるように読み取り信号／Ｗを生成し、読み取りユニット１２５に伝達することができる。制御部１３０が生成する書き込み信号Ｗ及び読み取り信号／Ｗについては、図２でさらに具体的に説明する。
【００５７】
選択的には、変換ユニット１１０は、比較ユニット１１３及びデコーダ１１５を含んでもよい。比較ユニット１１３は、マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成され、デコーダ１１５は、かような複数の区間信号を基に、複数の部分信号Ｓ０，Ｓ１を生成するように構成される。
【００５８】
例えば、多値論理装置１００ａが４個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）を処理するように設計された場合、マルチレベル信号のレベル別区間は、４個に分類されてもよい。さらに具体的には、前記例で、前記レベル別区間は、０ないし５ｕＡの第１区間、５ｕＡないし１５ｕＡの第２区間、１５ｕＡないし２５ｕＡの第３区間、及び２５ｕＡ超過の第４区間に分類される。
【００５９】
この場合、比較ユニット１１３は、前記４個のレベル別区間（前記第１区間ないし前記第４区間）の境界と対応する３個の区間信号を生成するように構成される。すなわち、前記３個の区間信号は、レベル別区間の境界（前記第１区間と前記第２区間との境界、前記第２区間と前記第３区間との境界、及び前記第３区間と前記第４区間との境界）を示すことができる。
【００６０】
かような区間信号は、グレイコード（gray code）で表現され、比較ユニット１１３は、マルチレベル信号のｐ個のレベル別区間の境界と対応する（ｐ−１）個の区間信号を生成することができる。マルチレベル信号のビット数がｎである場合、前記マルチレベル信号は、２ｎ個のレベル別区間を有することができる。この場合、比較ユニット１１３は、マルチレベル信号の２ｎ個のレベル別区間の境界と対応する（２ｎ−１）個の区間信号を生成することができる。
【００６１】
デコーダ１１５は、区間信号を基に部分信号Ｓ０，Ｓ１を生成することができ、前述のように生成された部分信号Ｓ０，Ｓ１は、不揮発性メモリ素子ＮＶ１，ＮＶ２に保存されてもよい。かような部分信号Ｓ０，Ｓ１は、例えば、二進信号であって、その場合、デコーダ１１５は、複数の区間信号を基に、前記二進信号を生成するように構成された二進デコーダであってもよい。さらに、区間信号がグレイコードで表現された場合、前記二進デコーダは、前記グレイコードを基に、二進信号を生成することができる。グレイコードを区間信号として入力され、二進信号を部分信号として出力する二進デコーダの例については、図４でさらに具体的に説明する。
【００６２】
レベル回復ユニット１４０は、前記複数の区間信号からマルチレベル信号を復元して出力するように構成される。レベル回復ユニット１４０から出力されたマルチレベル信号は、内部用途（internal use）に活用される。すなわち、レベル回復ユニット１４０によって復元されたマルチレベル信号は、多値論理装置１００ａ内の他のロジックブロック（図示せず）に伝えられる。複数の区間信号からマルチレベル信号を復元するために、レベル回復ユニット１４０は、電流ミラー回路（図示せず）を含んでもよい。前記電流ミラー回路については、図４でさらに具体的に説明する。
【００６３】
ラッチ１５０は、区間信号を保存することができ、クロック信号に応答し、区間信号をレベル回復ユニット１４０に伝達することができる。さらに具体的には、比較ユニット１１３によって生成された区間信号は、ラッチ１５０に保存され、ラッチ１５０は、クロック信号に応答し、区間信号をレベル回復ユニット１４０に伝達することができる。従って、レベル回復ユニット１４０は、クロック信号によって活性化され、前記マルチレベル信号を出力することができる。
【００６４】
図２は、図１の多値論理装置の制御部１３０及び書き込み／読み取りユニット１２０を具体的に示したブロック図である。
【００６５】
図１及び図２を参照すれば、書き込みユニット１２３は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２と連結された複数の電圧印加ユニットＷ１，Ｗ２を含んでもよい。複数の電圧印加ユニットＷ１，Ｗ２は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２が、部分信号Ｓ０，Ｓ１を保存するように、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２に、電圧（例えば、セット電圧またはリセット電圧）を印加することができる。前記電圧によって、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２それぞれの抵抗が変化しうる。
【００６６】
読み取りユニット１２５は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２と連結された複数の電流生成ユニットＲ１，Ｒ２を含んでもよい。複数の電流生成ユニットＲ１，Ｒ２は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２に保存された部分信号Ｓ０，Ｓ１それぞれに基づいて、マルチレベル信号の部分を出力するように構成される。前記部分は、マルチレベル信号の一部を構成するので、前記部分が出力され、それらが加えられることにより、マルチレベル信号が出力される。従って、複数の電流生成ユニットＲ１，Ｒ２それぞれは、読み取りユニット１２５の出力端と、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２それぞれとの間に連結されてもよい。部分信号Ｓ０，Ｓ１からマルチレベル信号の部分を復元するために、電流生成ユニットＲ１，Ｒ２それぞれは、電流ミラー回路（図示せず）を含んでもよい。前記電流ミラー回路については、図８でさらに具体的に説明する。
【００６７】
例えば、多値論理装置１００ａ（図１）が４個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）を処理するように設計された場合、変換ユニット１１０（図１）は、表１に示されたように、前記２ビットのマルチレベル信号から、２個の１ビット部分信号（例えば、第１部分信号Ｓ０及び第２部分信号Ｓ１）を生成し、制御部１３０に伝達することができる。
【００６８】
【表１】
0006027855.tif 000002
【００６９】
制御部１３０は、第１部分信号Ｓ０及び第２部分信号Ｓ１を基にして、複数の電圧印加ユニットＷ１，Ｗ２を制御するための書き込み信号Ｗを生成し、前記書き込み信号Ｗを書き込みユニット１２３に伝達することができる。
【００７０】
書き込みユニット１２３内の複数の電圧印加ユニットＷ１，Ｗ２のうち第１電圧印加ユニットＷ１は、第１不揮発性メモリ素子ＮＶ１が、第１部分信号Ｓ０を保存するように、第１不揮発性メモリ素子ＮＶ１に第１電圧を印加することができる。また、複数の電圧印加ユニットＷ１，Ｗ２のうち第２電圧印加ユニットＷ２は、第２不揮発性メモリ素子ＮＶ２が、第２部分信号Ｓ１を保存するように、第２不揮発性メモリ素子ＮＶ２に、第２電圧を印加することができる。第１電圧印加ユニットＷ１及び第２電圧印加ユニットＷ２それぞれは、第１（リセット）状態電圧印加ユニット（図示せず）及び第２（セット）状態電圧印加ユニット（図示せず）を含み、それら構成要素についての説明は、図６及び図７でさらに具体的に説明する。
【００７１】
第１部分信号Ｓ０及び第２部分信号Ｓ１に基づいて、マルチレベル信号を出力するために、制御部１３０は、読み取り信号／Ｗを生成し、読み取りユニット１２５に伝達することができる。
【００７２】
読み取りユニット１２５内の複数の電流生成ユニットＲ１，Ｒ２のうち第１電流生成ユニットＲ１は、第１不揮発性メモリ素子ＮＶ１に保存された第１部分信号Ｓ０に基づいて、マルチレベル信号の第１部分を出力するように構成される。また、複数の電流生成ユニットＲ１，Ｒ２のうち第２電流生成ユニットＲ２は、第２不揮発性メモリ素子ＮＶ２に保存された第２部分信号Ｓ１に基づいて、マルチレベル信号の第２部分を出力するように構成される。マルチレベル信号の第１部分が出力されるように、第１電流生成ユニットＲ１は、第１電流ミラー回路（図示せず）を含み、マルチレベル信号の第２部分が出力されるように、第２電流生成ユニットＲ２は、第２電流ミラー回路（図示せず）を含んでもよい。
【００７３】
図３は、本発明の技術的思想による実施形態による多値論理装置１００ｂを概略的に示したブロック図である。この実施形態による多値論理装置１００ｂは、図１及び図２の実施形態による多値論理装置の変形例である。以下、実施形態間に重複する説明は省略する。
【００７４】
図３を参照すれば、図１及び図２で説明したように、多値論理装置１００ｂは、変換ユニット１１０、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２、書き込み／読み取りユニット１２０、制御部１３０、レベル回復ユニット１４０及びラッチ１５０を含んでもよい。それら構成要素については、図１及び図２で具体的に説明しておいたので、以下では省略する。
【００７５】
多値論理装置１００ｂは、動作信号によって、マルチレベル信号である入力信号ＩＩＮを保存し、保存された入力信号ＩＩＮを、第１出力信号ＩＯＵＴ１及び第２出力信号ＩＯＵＴ２として出力する機能を遂行することができる。さらに具体的には、制御部１３０は、前記マルチレベル信号を保存するために、前記動作信号及びデコーダ１１５から受信した部分信号を基にして、書き込み信号Ｗを生成することができ、前記書き込み信号Ｗによって、ｍビットのマルチレベル信号が、ｎビット（ここで、ｎ＜ｍ）の部分信号の形態で、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２に保存されてもよい。
【００７６】
制御部１３０は、前記マルチレベル信号を出力するために、前記動作信号を基にして、読み取り信号／Ｗを生成することができ、前記読み取り信号／Ｗによって、不揮発性メモリ素子ＮＶ１，ＮＶ２に保存された部分信号Ｓ０，Ｓ１が読み取られる。読み取られた部分信号Ｓ０，Ｓ１に基づいて、マルチレベル信号の部分が出力され、結果的に、マルチレベル信号が出力される。
【００７７】
デコーダ１１５から出力された部分信号は、内部用途に活用される。すなわち、デコーダ１１５によって出力された部分信号は、多値論理装置１００ｂ内の他のロジックブロック（図示せず）に伝えられる。
【００７８】
図４は、本発明の技術的思想による実施形態による多値論理装置１００ｃを概略的に示したブロック図である。この実施形態による多値論理装置１００ｃは、図１ないし図３の実施形態による多値論理装置の変形例である。以下、実施形態間に重複する説明は省略する。
【００７９】
図４を参照すれば、多値論理装置１００ｃは、変換ユニット１１０、第１不揮発性メモリ素子ＮＶ１、第２不揮発性メモリ素子ＮＶ２、書き込み／読み取りユニット１２０、制御部１３０、レベル回復ユニット１４０及びラッチ１５０を含み、それらの個別的な動作については、前述の通りである。
【００８０】
以下、図４を参照しつつ、ｉ）マルチレベル信号が入力され、不揮発性メモリ素子に保存される過程、ｉｉ）マルチレベル信号が入力された後、レベル回復ユニットによって出力される過程、及びｉｉｉ）不揮発性メモリ素子に保存された部分信号から、マルチレベル信号が出力される過程について説明する。
【００８１】
＜マルチレベル信号が入力されて不揮発性メモリ素子に保存される過程＞
【００８２】
多値論理装置１００ｃが、４個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）を処理するように設計された場合、変換ユニット１１０内の比較ユニット１１３は、表２に示されたように、前記４個（すなわち、２ビット）のマルチレベル信号から、複数の区間信号Ｍ１，Ｍ２，Ｍ３を生成することができる。選択的には、比較ユニット１１３は、ラッチ１５０内のクロック信号ＣＫに応答し、前記区間信号Ｍ１，Ｍ２，Ｍ３を生成することができる。
【００８３】
【表２】
0006027855.tif 000003
【００８４】
トランジスタＮＴＲ０のゲート電圧は、マルチレベル信号の電流量に比例する。従って、マルチレベル信号が、０ｕＡないし５ｕＡ（ただし、ＩＢ＝１０ｕＡ）である場合、トランジスタＮＴＲ１，ＮＴＲ２，ＮＴＲ３は、ターンオフされ、従って、比較ユニット１１３は、ハイ状態の区間信号Ｍ１，Ｍ２，Ｍ３を出力するのである。
【００８５】
マルチレベル信号が５ｕＡないし１５ｕＡ（ただし、ＩＢ＝１０ｕＡ）である場合、最も低い容量（ｘ３）を有するトランジスタＮＴＲ１のみターンオンされ、さらに大きい容量ら（ｘ５，ｘ１５）を有する残りのトランジスタＮＴＲ２，ＮＴＲ３は、ターンオフされるのである。従って、比較ユニット１１３は、ロー状態の第１区間信号Ｍ１を出力し、ハイ状態の第２区間信号Ｍ２及び第３区間信号Ｍ３を出力するのである。
【００８６】
マルチレベル信号が１５ｕＡないし２５ｕＡ（ただし、ＩＢ＝１０ｕＡ）である場合、低い容量（ｘ３，ｘ５）を有するトランジスタＮＴＲ１及びトランジスタＮＴＲ２がターンオンされ、最も大きい容量（ｘ１５）を有するトランジスタＮＴＲ３は、ターンオフされるのである。従って、比較ユニット１１３は、ロー状態の第１区間信号Ｍ１及び第２区間信号Ｍ２を出力し、ハイ状態の第３区間信号Ｍ３を出力するのである。
【００８７】
マルチレベル信号が２５ｕＡ（ただし、ＩＢ＝１０ｕＡ）を超える場合、トランジスタＮＴＲ１，ＮＴＲ２，ＮＴＲ３がターンオンされるのである。従って、比較ユニット１１３は、ロー状態の区間信号Ｍ１，Ｍ２，Ｍ３を出力するのである。
【００８８】
比較ユニット１１３によって生成された区間信号Ｍ１，Ｍ２，Ｍ３は、ラッチ１５０内第１インバータグループＩＧ１を介して反転され、前記反転された信号は、デコーダ１１５に伝達される。デコーダ１１５は、区間信号Ｍ１，Ｍ２，Ｍ３を基に、部分信号Ｓ０，Ｓ１を生成することができる。例えば、表２に示された区間信号Ｍ１，Ｍ２，Ｍ３は、次の数式１，２による論理演算を介して、第１部分信号Ｓ０及び第２部分信号Ｓ１として表現される。
【００８９】
【数１】
0006027855.tif 000004
【００９０】
【数２】
0006027855.tif 000005
【００９１】
前記数式１，２による論理演算の結果、次の表３に示されたように、第１部分信号Ｓ０及び第２部分信号Ｓ１が得られる。
【００９２】
【表３】
0006027855.tif 000006
【００９３】
表３で得られた第１部分信号Ｓ０及び第２部分信号Ｓ１は、表１で示された結果と一致するということに留意する。
【００９４】
その後、制御部１３０は、第１部分信号Ｓ０及び第２部分信号Ｓ１を受信し、第１部分信号Ｓ０及び第２部分信号Ｓ１を、それぞれ第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２に保存させることができる。制御部１３０は、書き込み信号Ｗを受信し、次の数式３，４，５による論理演算を介して、第１部分信号Ｓ０または第２部分信号Ｓ１から、第１電圧印加ユニットＷ１及び第２電圧印加ユニットＷ２を制御するための信号Ａ，Ｂ，Ｃ，Ｄを生成することができる。
【００９５】
【数３】
0006027855.tif 000007
【００９６】
【数４】
0006027855.tif 000008
【００９７】
【数５】
0006027855.tif 000009
【００９８】
前記数式３，４，５による制御部１３０の動作結果、次の表４に示されたように、制御信号Ａ，Ｂ，Ｃ，Ｄが得られる。制御信号Ａ，Ｂ，Ｃ，Ｄは、電圧印加ユニットＷ１，Ｗ２に伝達され、電圧印加ユニットＷ１，Ｗ２は、書き込み信号Ｗ及び制御信号Ａ，Ｂ，Ｃ，Ｄを基に、不揮発性メモリ素子ＮＶ１，ＮＶ２の抵抗を変化させることができる。不揮発性メモリ素子ＮＶ１，ＮＶ２の抵抗を変化させた結果、不揮発性メモリ素子ＮＶ１，ＮＶ２に流れる電流が変化するが、前記電流は、部分信号Ｓ０，Ｓ１と対応しうる。結局、部分信号Ｓ０，Ｓ１不揮発性メモリ素子に保存される結果となる。
【００９９】
【表４】
0006027855.tif 000010
【０１００】
例えば、表３に示されたように、デコーダ１１５から第１部分信号Ｓ０及び第２部分信号Ｓ１が得られた場合、制御部１３０は、第１電圧印加ユニットＷ１を制御するための書き込み信号Ｗ及び第１制御信号Ａ１，Ｂ１，Ｃ１，Ｄ１、並びに第２電圧印加ユニットＷ２を制御するための書き込み信号Ｗ及び第２制御信号Ａ２，Ｂ２，Ｃ２，Ｄ２を生成することができる。第１電圧印加ユニットＷ１及び第２電圧印加ユニットＷ２は、次の表５のように、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２の抵抗を変化させることができる。
【０１０１】
【表５】
0006027855.tif 000011
【０１０２】
第１不揮発性メモリ素子ＮＶ１の抵抗が変化した結果、第１不揮発性メモリ素子ＮＶ１に流れる電流は、第１部分信号Ｓ０と同じになって、第２不揮発性メモリ素子ＮＶ２の抵抗が変化した結果、第２不揮発性メモリ素子ＮＶ２に流れる電流は、第２部分信号Ｓ１と同じになるということに留意する。以上、２ビットのマルチレベル信号が、１ビットの第１部分信号Ｓ０及び第２部分信号Ｓ１に変換され、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２に保存される過程について説明した。
【０１０３】
本実施形態が、２ビットのマルチレベル信号が１ビットの部分信号Ｓ０，Ｓ１に変換され、不揮発性メモリ素子ＮＶ１，ＮＶ２に保存されるということを仮定して説明したにしても、本発明は、これに制限されるものではないということに留意する。本発明が、２ビット以上のマルチレベル信号を処理することができることは言うまでもなく、部分信号は、１ビットに限定されるものではない。すなわち、不揮発性メモリ素子に保存された部分信号のビット数が、マルチレベル信号のビット数より少ないならば、かような特徴は、本発明の技術的思想範疇内に含まれるということを理解せねばならない。
【０１０４】
＜マルチレベル信号が入力された後、レベル回復ユニットによって出力される過程＞
【０１０５】
比較ユニット１１３によって生成された区間信号Ｍ１，Ｍ２，Ｍ３は、ラッチ１５０内の第１インバータグループＩＧ１を介して反転され、前記反転された信号は、ラッチ１５０内の第２インバータグループＩＧ２を介して再反転され、レベル回復ユニット１４０に伝達される。レベル回復ユニット１４０に伝達された信号は、区間信号Ｍ１，Ｍ２，Ｍ３が２回反転された信号であるから、区間信号と類似したレベルを有することができる。従って、電流ミラー回路ＭＲ０は、区間信号（または、区間信号と類似したレベルを有する信号）によって、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３に流れる電流に基づいて、第１出力信号ＩＯＵＴ１（すなわち、マルチレベル信号）を出力することができる。
【０１０６】
例えば、第１区間信号Ｍ１、第２区間信号Ｍ２及び第３区間信号Ｍ３がそれぞれ１，１，１である場合、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３がターンオフされるのである。従って、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３に流れる電流は、０ｕＡである。トランジスタＮＴＲ４のゲート電圧Ｖｏは、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３の電流量に比例するが、前記電流量の和が０ｕＡであるから、トランジスタＮＴＲ４及びトランジスタＮＴＲ５のゲート電圧Ｖｏは、非常に低い電圧である。従って、トランジスタＮＴＲ５に流れる電流は、０ｕＡになり、０ｕＡの第１出力信号ＩＯＵＴ１が出力される。
【０１０７】
第１区間信号Ｍ１、第２区間信号Ｍ２及び第３区間信号Ｍ３がそれぞれ０，１，１である場合、トランジスタＰＴＲ２，ＰＴＲ３は、ターンオフされ、トランジスタＰＴＲ１は、ターンオンされるのである。従って、トランジスタＰＴＲ２，ＰＴＲ３に流れる電流は、０ｕＡであり、トランジスタＰＴＲ１に流れる電流は、１０ｕＡ（ただし、ＩＢ＝１０ｕＡ）である。トランジスタＮＴＲ４のゲート電圧Ｖｏは、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３の電流量に比例するが、前記電流量の和は１０ｕＡであるから、トランジスタＮＴＲ４及びトランジスタＮＴＲ５のゲート電圧Ｖｏは、低い電圧である。従って、トランジスタＮＴＲ５に流れる電流は、１０ｕＡになって１０ｕＡの第１出力信号ＩＯＵＴ１が出力される。
【０１０８】
第１区間信号Ｍ１、第２区間信号Ｍ２及び第３区間信号Ｍ３が、それぞれ０，０，１である場合、トランジスタＰＴＲ３は、ターンオフされ、トランジスタＰＴＲ１，ＰＴＲ２は、ターンオンされるのである。従って、トランジスタＰＴＲ３に流れる電流は、０ｕＡであり、トランジスタＰＴＲ１，ＰＴＲ２に流れる電流は、１０ｕＡ（ただし、ＩＢ＝１０ｕＡ）である。トランジスタＮＴＲ４のゲート電圧Ｖｏは、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３の電流量に比例するが、前記電流量の和は、２０ｕＡであるから、トランジスタＮＴＲ４及びトランジスタＮＴＲ５のゲート電圧Ｖｏは、高い電圧である。従って、トランジスタＮＴＲ５に流れる電流は、２０ｕＡになり、２０ｕＡの第１出力信号ＩＯＵＴ１が出力される。
【０１０９】
第１区間信号Ｍ１、第２区間信号Ｍ２及び第３区間信号Ｍ３が、それぞれ０，０，０である場合、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３がターンオンされるのである。従って、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３に流れる電流は、１０ｕＡ（ただし、ＩＢ＝１０ｕＡ）である。トランジスタＮＴＲ４のゲート電圧Ｖｏは、トランジスタＰＴＲ１，ＰＴＲ２，ＰＴＲ３の電流量に比例するが、前記電流量の和は、３０ｕＡであるから、トランジスタＮＴＲ４及びトランジスタＮＴＲ５のゲート電圧Ｖｏは、非常に高い電圧である。従って、トランジスタＮＴＲ５に流れる電流は、３０ｕＡになり、３０ｕＡの第１出力信号ＩＯＵＴ１が出力される。
【０１１０】
従って、レベル回復ユニット１４０は、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの電流値を有する入力信号ＩＩＮ（すなわち、マルチレベル信号）と対応する、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの第１出力信号ＩＯＵＴ１を出力することができる。選択的には、比較ユニット１１３は、ラッチ１５０のクロック信号ＣＫに活性化されて入力信号ＩＩＮを、第１区間信号Ｍ１ないし第３区間信号Ｍ３に変化させることができ、レベル回復ユニット１４０は、クロックバー信号によって活性化され、第１出力信号ＩＯＵＴ１を出力することができる。以上、２ビットのマルチレベル信号が、第１区間信号Ｍ１、第２区間信号Ｍ２及び第３区間信号Ｍ３に変換され、レベル回復ユニット１４０によって出力される過程について説明した。
【０１１１】
本実施形態が、２ビットのマルチレベル信号が、グレイコードである区間信号Ｍ１，Ｍ２，Ｍ３に変換され、レベル回復ユニット１４０内の電流ミラー回路ＭＲ０によって、マルチレベル信号が出力されたにしても、本発明は、かような構成に制限されるものではなく、他の構成を介しても具現されるのである。
【０１１２】
＜不揮発性メモリ素子に保存された部分信号を利用してマルチレベル信号が出力される過程＞
【０１１３】
制御部１３０は、読み取り動作信号／Ｗに応答し、第１電流生成ユニットＲ１及び第２電流生成ユニットＲ２を制御するための制御信号Ａ，Ｂ，Ｃ，Ｄを生成することができる。／Ｗ＝１であり、Ｗ＝０であるので、前述の数式３，４，５による制御部１３０の動作結果、次の表６に示されたように、制御信号Ａ，Ｂ，Ｃ，Ｄが得られる。
【０１１４】
【表６】
0006027855.tif 000012
【０１１５】
第１電流生成ユニットＲ１及び第２電流生成ユニットＲ２は、制御部１３０から、前記読み取り信号／Ｗ及び制御信号Ａ，Ｂ，Ｃ，Ｄを受信し、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２に保存された第１部分信号Ｓ０及び第２部分信号Ｓ１を読み取り、従って、マルチレベル信号が出力される。
【０１１６】
第１電流生成ユニットＲ１は、読み取りユニット１２５の出力端と、第１不揮発性メモリ素子ＮＶ１との間に連結されてもよい。その場合、第１電流生成ユニットＲ１は、第１不揮発性メモリ素子ＮＶ１に保存された第１部分信号Ｓ０を読み取り、従って、マルチレベル信号の第１部分Ｉ１が出力される。さらに具体的には、第１不揮発性メモリ素子ＮＶ１の抵抗値によって、第１不揮発性メモリ素子ＮＶ１に流れる電流が、第１電流ミラー回路ＭＲ１に伝えられ、前記伝えられた電流は、マルチレベル信号の第１部分Ｉ１として出力される。
【０１１７】
同様に、第２電流生成ユニットＲ２は、読み取りユニット１２５の出力端と、第２不揮発性メモリとの間に連結されてもよい。その場合、第２電流生成ユニットＲ２は、第２不揮発性メモリ素子ＮＶ２に保存された第２部分信号Ｓ１を読み取り、従って、マルチレベル信号の第２部分Ｉ２が出力される。さらに具体的には、第２不揮発性メモリ素子ＮＶ２の抵抗値によって、第２不揮発性メモリ素子ＮＶ２に流れる電流が、第２電流ミラー回路ＭＲ２に伝えられ、前記伝えられた電流は、マルチレベル信号の第２部分Ｉ２として出力される。
【０１１８】
前記第１電流生成ユニットＲ１及び第２電流生成ユニットＲ２によって出力された前記第１部分及び第２部分は、加えられてマルチレベル信号の第２出力信号ＩＯＵＴ２として出力される。
【０１１９】
例えば、第２部分信号Ｓ１が「０」であり、第１部分信号Ｓ０が「０」である場合、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２は、いずれも高抵抗である。従って、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２に流れる電流は、いずれもロー値を有することができる。前記ロー値の電流は、第１電流ミラー回路ＭＲ１及び第２電流ミラー回路ＭＲ２に伝えられ、第１出力トランジスタＯＴＲ１及び第２出力トランジスタＯＴＲ２によって、０ｕＡの電流値を有する第２出力信号ＩＯＵＴ２が出力される。
【０１２０】
第２部分信号Ｓ１が「０」であり、第１部分信号Ｓ０が「１」である場合、第１不揮発性メモリ素子ＮＶ１は、低抵抗であり、第２不揮発性メモリ素子ＮＶ２は、高抵抗である。従って、第１不揮発性メモリ素子ＮＶ１に流れる電流は、ハイ値を有し、第２不揮発性メモリ素子ＮＶ２に流れる電流は、ロー値を有することができる。前記ハイ値の電流は、第１電流ミラー回路ＭＲ１に伝えられ、前記ロー値の電流は、第２電流ミラー回路ＭＲ２に伝えられる。従って、第１出力トランジスタＯＴＲ１は、１０ｕＡの電流値を有する第１部分を出力することができ、第２出力トランジスタＯＴＲ２は、０ｕＡの電流値を有する第２部分を出力することができる。結局、読み取り素子の出力端には、１０ｕＡの電流値を有する第２出力信号ＩＯＵＴ２が出力される。
【０１２１】
第２部分信号Ｓ１が「１」であり、第１部分信号Ｓ０が「０」である場合、第１不揮発性メモリ素子ＮＶ１は、高抵抗であり、第２不揮発性メモリ素子ＮＶ２は、低抵抗である。従って、第１不揮発性メモリ素子ＮＶ１に流れる電流は、ロー値を有し、第２不揮発性メモリ素子ＮＶ２に流れる電流は、ハイ値を有することができる。前記ロー値の電流は、第１電流ミラー回路ＭＲ１に伝えられ、前記ハイ値の電流は、第２電流ミラー回路ＭＲ２に伝えられる。従って、第１出力トランジスタＯＴＲ１は、０ｕＡの電流値を有する第１部分を出力することができ、第２出力トランジスタＯＴＲ２（第２出力トランジスタＯＴＲ２の容量が、第１出力トランジスタＯＴＲ１の容量の２倍であるということに留意する）は、２０ｕＡの電流値を有する第２部分を出力することができる。結局、読み取り素子の出力端には、２０ｕＡの電流値を有する第２出力信号ＩＯＵＴ２が出力される。
【０１２２】
第２部分信号Ｓ１が「１」であり、第１部分信号Ｓ０が「１」である場合、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２は、いずれも低抵抗である。従って、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２に流れる電流は、いずれもハイ値を有することができる。前記ハイ値の電流は、第１電流ミラー回路ＭＲ１及び第２電流ミラー回路ＭＲ２に伝えられるのである。従って、第１出力トランジスタＯＴＲ１は、１０ｕＡの電流値を有する第１部分を出力することができ、第２出力トランジスタＯＴＲ２（第２出力トランジスタＯＴＲ２の容量が、第１出力トランジスタＯＴＲ１の容量の２倍であるということに留意する）は、２０ｕＡの電流値を有する第２部分を出力することができる。結局、読み取り素子の出力端には、３０ｕＡの電流値を有する第２出力信号ＩＯＵＴ２が出力される。
【０１２３】
以上、第１不揮発性メモリ素子ＮＶ１に保存された第１部分信号Ｓ０、及び第２不揮発性メモリ素子ＮＶ２に保存された第２部分信号Ｓ１が、読み取りユニット１２５によって読み取られ、マルチレベル信号である第２出力信号ＩＯＵＴ２が出力される過程について説明した。たとえ本実施形態が１ビットの部分信号を基にして、２ビットのマルチレベル信号が出力されるシナリオを仮定して説明したとしても、前述のように、本発明の技術的思想が、前記実施形態に制限されるものではないということに留意せねばならない。
【０１２４】
図５は、図４の多値論理装置１００ｃの書き込み／読み取りユニット１２０の一部構成を具体的に図示した回路図である。具体的には、図５は、第１不揮発性メモリ素子ＮＶ１、第１電圧印加ユニットＷ１及び第１電流生成ユニットＲ１を具体的に図示した回路図である。
【０１２５】
図５を参照すれば、第１電圧印加ユニットＷ１は、第１状態電圧印加ユニットＲＷ、及び第２状態電圧印加ユニットＳＷを含んでもよい。
【０１２６】
第１状態電圧印加ユニットＲＷは、第１不揮発性メモリ素子ＮＶ１の抵抗を、第１状態（例えば、リセット状態または高抵抗状態）に変化させるように構成される。第２状態電圧印加ユニットＳＷは、第１不揮発性メモリ素子ＮＶ１の抵抗を、第２状態（例えば、セット状態または低抵抗状態）に変化させるように構成される。
【０１２７】
前述の２ビットのマルチレベル信号が、１ビットの部分信号Ｓ０，Ｓ１に変換され、不揮発性メモリ素子ＮＶ１，ＮＶ２に保存されるということを仮定した実施形態で、第１電圧印加ユニットＷ１は、第１部分信号Ｓ０を、第１不揮発性メモリ素子ＮＶ１に保存するように動作することができる。具体的には、第１不揮発性メモリ素子ＮＶ１に保存される第１部分信号Ｓ０がロー状態である場合、前記第１状態電圧印加ユニット（リセット電圧印加ユニット）ＲＷが活性化され、前記第１不揮発性メモリ素子ＮＶ１の抵抗がリセット抵抗（すなわち高抵抗）に変化しうる。前記第１部分信号Ｓ０がハイ状態である場合、前記第２状態電圧印加ユニット（セット電圧印加ユニット）ＳＷが活性化され、前記第１不揮発性メモリ素子ＮＶ１の抵抗がセット抵抗に変化しうる。
【０１２８】
たとえ図５には図示されていないにしても、第２不揮発性メモリ素子ＮＶ２（図４）と連結された第２電圧印加ユニットＷ２（図４）もまた、第１電圧印加ユニットＷ１と同様に、第１状態電圧印加ユニット（リセット状態電圧印加ユニット）、及び第２状態電圧印加ユニット（セット状態電圧印加ユニット）を含んでもよいということが分かる。
【０１２９】
図６及び図７は、図５の回路図で、第１電圧印加ユニットユニットＷ１が活性化される様子を示し、図８は、図５の回路図で、第１電流生成ユニットＲ１が活性化される様子を示している。
【０１３０】
図６を参照すれば、第１部分信号Ｓ０が「０」である場合、制御部１３０は、Ｗ＝１の書き込み信号Ｗを生成し、前記数式３，４，５による論理演算を行い、Ａ１＝１、Ｂ１＝１、Ｃ１＝０、Ｄ１＝０の第１制御信号Ａ１，Ｂ１，Ｃ１，Ｄ１を生成することができる（表４参照）。Ａ１＝１、Ｄ１＝０であるので、トランジスタＳＴＲ１，ＳＴＲ２で構成された第２状態電圧印加ユニットＳＷは、ターンオフされ、Ｂ１＝１、Ｃ１＝０であるので、トランジスタＲＴＲ１，ＲＴＲ２で構成された第１状態電圧印加ユニットＲＷは、ターンオンされる。従って、電圧ＶＤＤＨが第１方向に印加され、第１不揮発性メモリ素子ＮＶ１がリセット状態（すなわち、高抵抗状態）にプログラムされる。
【０１３１】
図７を参照すれば、第１部分信号Ｓ０が「１」である場合、制御部１３０は、Ｗ＝１の書き込み信号Ｗを生成し、前記数式３，４，５による論理演算を行い、Ａ１＝０、Ｂ１＝０、Ｃ１＝１、Ｄ１＝１の第１制御信号Ａ１，Ｂ１，Ｃ１，Ｄ１を生成することができる（表４参照）。Ｃ１＝１、Ｂ１＝０であるので、トランジスタＲＴＲ１，ＲＴＲ２で構成された第１状態電圧印加ユニットＲＷは、ターンオフされ、Ａ１＝０、Ｄ１＝１であるので、トランジスタＳＴＲ１，ＳＴＲ２で構成された第２状態電圧印加ユニットＳＷは、ターンオンされる。従って、電圧ＶＤＤＨが、前記第１方向と反対の方向に印加され、第１不揮発性メモリ素子ＮＶ１がセット状態（すなわち、低抵抗状態）にプログラムされる。
【０１３２】
図８を参照すれば、制御部１３０は、読み取り動作を遂行するために、／Ｗ＝０の読み取り信号／Ｗを生成し、Ａ１＝１、Ｂ１＝０、Ｃ１＝１、Ｄ１＝１の第１制御信号Ａ１，Ｂ１，Ｃ１，Ｄ１を生成することができる（表６参照）。Ａ１＝１、Ｂ１＝０、Ｃ１＝１であるので、トランジスタＳＴＲ１，ＲＴＲ１，ＲＴＲ２は、ターンオフされ、Ｄ１＝１であるので、トランジスタＳＴＲ２は、ターンオンされる。また、読み取り信号／Ｗによって、駆動トランジスタＸＴＲ１がターンオンされ、第１電流ミラー回路ＭＲ１が動作する。
【０１３３】
トランジスタＳＴＲ２がターンオンされるので、トランジスタＳＴＲ２と連結されたグラウンドと電圧ＶＤＤとの間に連結されたバイアス抵抗ＲＢＩＡＳと、第１不揮発性メモリ素子ＮＶ１との間に電流が流れる。前記電流は、第１電流ミラー回路ＭＲ１によって増幅（または減幅）され、マルチレベル信号の第１部分Ｉ１として出力される。前記第１部分Ｉ１は、次の数式６のように定義される。
【０１３４】
【数６】
0006027855.tif 000013
【０１３５】
ここで、Ｍは、電流ミラー回路ＭＲ０の電流ミラー比率（current mirror ratio）であり、ＶＧＳは、トランジスタのスレショルド電圧である。第１部分Ｉ１を計算するにあたり、第１不揮発性メモリ素子ＮＶ１の抵抗値を除外した残りの値は、いずれも定数（constant）であるために、第１部分Ｉ１は、第１不揮発性メモリ素子ＮＶ１の抵抗値によって変化しうる。
【０１３６】
例えば、第１不揮発性メモリ素子ＮＶ１が高抵抗である場合、第１部分Ｉ１は、ロー値（すなわち、「０」）を有するのである。一方、第１不揮発性メモリ素子ＮＶ１が低抵抗である場合、第１部分Ｉ１は、ハイ値（すなわち、「１」）を有するのである。
【０１３７】
たとえ図５及び図８には図示されていないにしても、第２不揮発性メモリ素子ＮＶ２と連結された第２電流生成ユニットＲ２もまた、第１電流生成ユニットＲ１と同様に、制御部１３０から読み取り信号／Ｗ及び第２制御信号Ａ２，Ｂ２，Ｃ２，Ｄ２（図４）を印加され、第２不揮発性メモリ素子ＮＶ２（図４）に保存された第２部分信号Ｓ１（図４）を読み取り、それにより、マルチレベル信号の第２部分Ｉ２（図４）が出力されてもよいということが分かるのである。
【０１３８】
図９は、本発明の実施形態による多値論理装置に入力される入力信号ＩＩＮと、レベル回復ユニット１４０（例えば、図３）によって出力される第１出力信号ＩＯＵＴ１とを示したグラフである。図１０は、発明の実施形態による多値論理装置に保存された第２部分信号Ｓ１及び第１部分信号Ｓ０を示したグラフである。
【０１３９】
図３及び図９を参照すれば、レベル回復ユニット１４０は、マルチレベル信号である入力信号ＩＩＮを入力され、入力信号ＩＩＮと対応するマルチレベル信号である第１出力信号ＩＯＵＴ１を出力することができる。また、図１０を参照すれば、多値論理装置は、マルチレベル信号である入力信号ＩＩＮを入力され、前書き込み力信号ＩＩＮから複数の部分信号Ｓ０，Ｓ１を生成し、部分信号Ｓ０，Ｓ１を複数の不揮発性メモリ素子ＮＶ１，ＮＶ２に保存することができる。
【０１４０】
例えば、多値論理装置が４個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）を処理するように設計された実施形態で、入力信号ＩＩＮが０ｕＡである場合、レベル回復ユニット１４０は、０ｕＡの第１出力信号ＩＯＵＴ１を出力することができる。また、第２不揮発性メモリ素子ＮＶ２には、「０」値を有する第２部分信号Ｓ１が高抵抗の形態で保存され、第１不揮発性メモリ素子ＮＶ１には、「０」値を有する第１部分信号Ｓ０が、高抵抗の形態で保存されてもよい。
【０１４１】
入力信号ＩＩＮが１０ｕＡである場合、レベル回復ユニット１４０は、１０ｕＡの第１出力信号ＩＯＵＴ１を出力することができる。また、第２不揮発性メモリ素子ＮＶ２には、「０」値を有する第２部分信号Ｓ１が高抵抗の形態で保存され、第１不揮発性メモリ素子ＮＶ１には、「１」値を有する第１部分信号Ｓ０が、低抵抗の形態で保存されてもよい。
【０１４２】
入力信号ＩＩＮが２０ｕＡである場合、レベル回復ユニット１４０は、２０ｕＡの第１出力信号ＩＯＵＴ１を出力することができる。また、第２不揮発性メモリ素子ＮＶ２には、「１」値を有する第２部分信号Ｓ１が低抵抗の形態で保存され、第１不揮発性メモリ素子ＮＶ１には、「０」値を有する第１部分信号Ｓ０が、高抵抗の形態で保存されてもよい。
【０１４３】
入力信号ＩＩＮが３０ｕＡである場合、レベル回復ユニット１４０は、３０ｕＡの第１出力信号ＩＯＵＴ１を出力することができる。また、第２不揮発性メモリ素子ＮＶ２には、「１」値を有する第２部分信号Ｓ１が低抵抗の形態で保存され、第１不揮発性メモリ素子ＮＶ１には、「１」値を有する第１部分信号Ｓ０が、低抵抗の形態で保存されてもよい。
【０１４４】
図９及び図１０に示されたように、本発明の技術的思想による多値論理装置は、マルチレベル信号のビット数（例えば、２ビット）より少ないビット数（例えば、１ビット）を有する部分信号を、不揮発性メモリ素子に保存することができる。従って、少ないビット数のマルチレベルセルの不揮発性メモリ素子を活用したり、さらには、シングルレベルセルの不揮発性メモリ素子を活用し、多値論理装置を具現することができ、結果的に、具現の容易性が改善され、信頼性の問題が改善されるのである。
【０１４５】
図１１は、図４の多値論理装置に入力される入力信号ＩＩＮ（上部図面）と、クロック信号ＣＫ（中央図面）によって、レベル回復ユニット１４０から出力される第１出力信号ＩＯＵＴ１（下部図面）と、を示したグラフである。
【０１４６】
図４及び図１１を参照すれば、入力信号ＩＩＮが増大することによって、レベル回復ユニット１４０は、クロック信号ＣＫの立ち下がりエッジで、入力信号ＩＩＮと対応する値の第１出力信号ＩＯＵＴ１を出力することができる。
【０１４７】
入力信号ＩＩＮが０ｕＡである場合、クロック信号ＣＫの最初の立ち上がりエッジによって、前書き込み力信号ＩＩＮが比較ユニット１１３に伝えられ、比較ユニット１１３によって生成された区間信号Ｍ１，Ｍ２，Ｍ３は、ラッチ１５０に保存される。その後、クロック信号ＣＫの最初の立ち下がりエッジによって、レベル回復ユニット１４０が駆動され、レベル回復ユニット１４０から、０ｕＡ値を有する第１出力信号ＩＯＵＴ１が出力される。
【０１４８】
同様に、入力信号ＩＩＮが、１０ｕＡ、２０ｕＡ、３０ｕＡである場合、クロック信号ＣＫの立ち上がりエッジによって、前書き込み力信号ＩＩＮが比較ユニット１１３に伝えられ、比較ユニット１１３によって生成された区間信号Ｍ１，Ｍ２，Ｍ３が、ラッチ１５０に保存される。その後、クロック信号ＣＫの立ち下がりエッジによって、レベル回復ユニット１４０が駆動され、レベル回復ユニット１４０から、１０ｕＡ，２０ｕＡ，３０ｕＡ値を有する第１出力信号ＩＯＵＴ１が出力される。
【０１４９】
図１１に示されたように、本発明の技術的思想による多値論理装置は、レベル回復ユニット１４０から出力された第１出力信号ＩＯＵＴ１（すなわち、マルチレベル信号）を内部用途に活用することができる。さらに、レベル回復ユニット１４０によって出力された第１出力信号ＩＯＵＴ１は、クロック信号ＣＫの動作によって、他のロジックブロック（図示せず）に伝えられ、多値論理装置の同期動作（synchronous operation）が遂行される。
【０１５０】
図１２は、図４の多値論理装置に入力される入力信号ＩＩＮ（上部図面）と、書き込み信号Ｗ及び読み取り信号／Ｗ（中央図面）によって、読み取りユニット１２５から出力される第２出力信号ＩＯＵＴ２（下部図面）を示したグラフである。
【０１５１】
図４及び図１２を参照すれば、読み取り信号／Ｗは、書き込み信号Ｗが反転された信号であってもよい。従って、Ｗ＝１である場合、書き込み動作が遂行され、／Ｗ＝１である場合、読み取り動作が遂行される。
【０１５２】
入力信号ＩＩＮが０ｕＡである場合、書き込み信号Ｗが最初のハイレベル（すなわち、Ｗ＝１）である間、第２電圧印加ユニットＷ２によって、第２不揮発性メモリ素子ＮＶ２に「０」値を有する第２部分信号Ｓ１が、高抵抗の形態で保存されてもよい。また、第１電圧印加ユニットＷ１によって、第１不揮発性メモリ素子ＮＶ１には、「０」値を有する第１部分信号Ｓ０が高抵抗の形態で保存されてもよい。その後、書き込み信号Ｗが最初のローレベルである間、読み取り信号が活性化され（すなわち、／Ｗ＝１）、第２電流生成ユニットＲ２及び第１電流生成ユニットＲ１によって、第２不揮発性メモリ素子（すなわち、高抵抗）及び第１不揮発性メモリ素子（すなわち、高抵抗）に保存された第２部分信号（すなわち、「０」）並びに第１部分信号（すなわち、「０」）が読み取られ、従って、読み取りユニットの出力端には、０ｕＡの第２出力信号ＩＯＵＴ２が出力される。
【０１５３】
入力信号ＩＩＮが１０ｕＡである場合、書き込み信号Ｗが、２番目のハイレベル（すなわち、Ｗ＝１）である間、第２電圧印加ユニットＷ２によって、第２不揮発性メモリ素子ＮＶ２に「０」値を有する第２部分信号Ｓ１が高抵抗の形態で保存されてもよい。また、第１電圧印加ユニットＷ１によって、第１不揮発性メモリ素子ＮＶ１には、「１」値を有する第１部分信号Ｓ０が低抵抗の形態で保存されてもよい。その後、書き込み信号Ｗが２番目のローレベルである間、読み取り信号が活性化され（すなわち、／Ｗ＝１）、第２電流生成ユニットＲ２及び第１電流生成ユニットＲ１によって、第２不揮発性メモリ素子（すなわち、高抵抗）及び第１不揮発性メモリ素子（すなわち、低抵抗）に保存された第２部分信号（すなわち、「０」）並びに第１部分信号（すなわち、「１」）が読み取られ、従って、読み取りユニットの出力端には、１０ｕＡの第２出力信号ＩＯＵＴ２が出力される。
【０１５４】
入力信号ＩＩＮが２０ｕＡである場合、書き込み信号Ｗが３番目のハイレベル（すなわち、Ｗ＝１）である間、第２電圧印加ユニットＷ２によって、第２不揮発性メモリ素子ＮＶ２に「１」値を有する第２部分信号Ｓ１が低抵抗の形態で保存される。また、第１電圧印加ユニットＷ１によって、第１不揮発性メモリ素子ＮＶ１には、「０」値を有する第１部分信号Ｓ０が高抵抗の形態で保存される。その後、書き込み信号Ｗが３番目のローレベルである間、読み取り信号が活性化され（すなわち、／Ｗ＝１）、第２電流生成ユニットＲ２及び第１電流生成ユニットＲ１によって、第２不揮発性メモリ素子（すなわち、低抵抗）及び第１不揮発性メモリ素子（すなわち、高抵抗）に保存された第２部分信号（すなわち、「１」）並びに第１部分信号（すなわち、「０」）が読み取られ、従って、読み取りユニットの出力端には２０ｕＡの第２出力信号ＩＯＵＴ２が出力される。
【０１５５】
入力信号ＩＩＮが３０ｕＡである場合、書き込み信号Ｗが４番目のハイレベル（すなわち、Ｗ＝１）である間、第２電圧印加ユニットＷ２によって、第２不揮発性メモリ素子ＮＶ２に「１」値を有する第２部分信号Ｓ１が低抵抗の形態で保存される。また、第１電圧印加ユニットＷ１によって、第１不揮発性メモリ素子ＮＶ１には、「１」値を有する第１部分信号Ｓ０が低抵抗の形態で保存される。その後、書き込み信号Ｗが最初のローレベルである間、読み取り信号が活性化され（すなわち、／Ｗ＝１）、第２電流生成ユニットＲ２及び第１電流生成ユニットＲ１によって、第２不揮発性メモリ素子（すなわち、低抵抗）及び第１不揮発性メモリ素子（すなわち、低抵抗）に保存された第２部分信号（すなわち、「１」）並びに第１部分信号（すなわち、「１」）が読み取られ、従って、読み取りユニットの出力端には３０ｕＡの第２出力信号ＩＯＵＴ２が出力される。
【０１５６】
図１２に図示されたように、本発明の技術的思想による多値論理装置は、少ないビット数のマルチレベルセル不揮発性メモリ素子を活用してマルチレベル信号を保存し、所望のタイミングでさらにマルチレベル信号の形態で出力することができる。
【０１５７】
図１３は、本発明の技術的思想による実施形態による多値論理装置を概略的に示したブロック図である。この実施形態による多値論理装置は、図３の実施形態による多値論理装置の変形例である。以下、実施形態間に重複する説明は省略する。
【０１５８】
図１３を参照すれば、多値論理装置は、複数の不揮発性メモリ素子ＮＶ１，ＮＶ２，ＮＶ３，ＮＶ４が、アレイ状に配列された不揮発性メモリアレイＭＡをさらに含んでもよい。
【０１５９】
不揮発性メモリアレイＭＡは、複数の不揮発性メモリ素子グループＭＧ１，ＭＧ２を含んでもよい。それぞれの不揮発性メモリ素子グループＭＧ１またはＭＧ２は、それぞれ第１マルチレベル信号と対応する部分信号Ｓ０，Ｓ１、及び第２マルチレベル信号と対応する部分信号Ｓ２，Ｓ３を保存することができる。不揮発性メモリアレイＭＡ内の複数の不揮発性メモリ素子グループＭＧ１，ＭＧ２は、選択信号（例えば、アドレス信号）によって選択される。
【０１６０】
例えば、４個のレベルを有するマルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）のうち、１０ｕＡの電流値を有する第１マルチレベル信号を保存するために、第１不揮発性メモリ素子ＮＶ１と、第２不揮発性メモリ素子ＮＶ２とが利用される。その場合、選択信号によって、第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２で構成された第１不揮発性メモリ素子グループＭＧ１が選択される。書き込み動作が遂行され、第２不揮発性メモリ素子ＮＶ２は、高抵抗状態（すなわち、「０」値を有する第２部分信号Ｓ１を保存）になり、第１不揮発性メモリ素子ＮＶ１は、低抵抗状態（すなわち、「１」値を有する第１部分信号Ｓ０を保存）になる。
【０１６１】
また、前記マルチレベル信号（すなわち、０ｕＡ，１０ｕＡ，２０ｕＡ，３０ｕＡの４個の電流値を有するマルチレベル信号）のうち、３０ｕＡの電流値を有する第２マルチレベル信号を保存するために、第３不揮発性メモリ素子ＮＶ３と、第４不揮発性メモリ素子ＮＶ４とが利用される。その場合、選択信号によって、第３不揮発性メモリ素子ＮＶ３及び第４不揮発性メモリ素子ＮＶ４で構成された第２不揮発性メモリ素子グループＭＧ２が選択される。書き込み動作が遂行され、第４不揮発性メモリ素子ＮＶ４は、低抵抗状態（すなわち、「１」値を有する第４部分信号（Ｓ３）を保存）になり、第３不揮発性メモリ素子ＮＶ３は、高抵抗状態（すなわち、「０」値を有する第３部分信号（Ｓ２）を保存）になる。
【０１６２】
図１４は、本発明の技術的思想による他の実施形態による多値論理装置の回路図である。この実施形態による多値論理装置は、図１３の実施形態による多値論理装置の変形例である。以下、実施形態間に重複する説明は省略する。
【０１６３】
図１４を参照すれば、多値論理装置は、書き込み信号によって、第１マルチレベル信号及び第２マルチレベル信号を保存し、選択信号によって、前記第１マルチレベル信号及び前記第２マルチレベル信号のうち一つを選択し、読み取り信号によって選択されたマルチレベル信号を出力することができる。このために、多値論理装置は、複数の不揮発性メモリ素子（すなわち、第１不揮発性メモリ素子ないし第４不揮発性メモリ素子ＮＶ１，ＮＶ２，ＮＶ３，ＮＶ４）、書き込みユニット１２３及び読み取りユニット１２５を含んでもよい。前記構成要素についての説明は、以前の実施形態で詳細に説明したので、以下、実施形態間の重複する説明は省略する。
【０１６４】
書き込みユニット１２３は、書き込み信号及び選択信号によって、前記第１部分信号ないし前記第４部分信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を、前記第１不揮発性メモリ素子ないし前記第４不揮発性メモリ素子ＮＶ１，ＮＶ２，ＮＶ３，ＮＶ４にそれぞれ保存するように構成される。
【０１６５】
例えば、第１マルチレベル信号（例えば、０ｕＡの電流値を有する信号）を保存するために、第１選択信号ラインＳＥＬ１が活性化され、第１電圧印加ユニットＷ１及び第２電圧印加ユニットＷ２が動作される。
【０１６６】
その場合、第１不揮発性メモリ素子グループＭＧ１内の第１不揮発性メモリ素子ＮＶ１は、第１マルチレベル信号の第１部分と対応する第１部分信号Ｓ０（例えば、「０」）を保存し、第２不揮発性メモリ素子ＮＶ２は、前記第１マルチレベル信号の第２部分と対応する第２部分信号Ｓ１（例えば、「０」）を保存することができる。
【０１６７】
また、第２マルチレベル信号（例えば、４０ｕＡの電流値を有する信号）を保存するために、第２選択信号ラインＳＥＬ２が活性化され、第３電圧印加ユニットＷ３及び第４電圧印加ユニットＷ４が動作される。
【０１６８】
その場合、第２不揮発性メモリ素子グループＭＧ２内の第３不揮発性メモリ素子ＮＶ３は、第２マルチレベル信号の第３部分と対応する第３部分信号Ｓ２（例えば、「１」）を保存することができ、第４不揮発性メモリ素子ＮＶ４は、前記第２マルチレベル信号の第４部分と対応する第４部分信号Ｓ３（例えば、「１」）を保存することができる。
【０１６９】
前述のように、第１部分信号Ｓ０及び第２部分信号Ｓ１それぞれのビット数は、第１マルチレベル信号のビット数より少なく、同様に、第３部分信号Ｓ２及び第４部分信号Ｓ３それぞれのビット数は、第２マルチレベル信号のビット数より少ない。従って、多値論理装置の具現の容易性が改善され、信頼性の問題も改善される。
【０１７０】
第１選択信号ラインＳＥＬ１及び第２選択信号ラインＳＥＬ２は、互いに連結されもし、その場合、選択信号のレベルによって、第１選択信号ラインＳＥＬ１または第２選択信号ラインＳＥＬ２が活性化される。すなわち、選択信号が第１状態である場合、第１選択信号ラインＳＥＬ１が活性化され、選択信号が第２状態である場合、第２選択信号ラインＳＥＬ２が活性化される。
【０１７１】
読み取りユニット１２５は、読み取り信号によって、前記第１マルチレベル信号及び前記第２マルチレベル信号のうち、前記選択信号によって選択された一つを出力するように構成される。
【０１７２】
読み取りユニット１２５内の第１電流生成ユニットＲ１は、第１不揮発性メモリ素子ＮＶ１に保存された第１部分信号Ｓ０、または第３不揮発性メモリ素子ＮＶ３に保存された第３部分信号Ｓ２に基づいて、第１マルチレベル信号の前記第１部分、または前記第２マルチレベル信号の前記第３部分を出力するように構成される。また、読み取りユニット１２５内の第２電流生成ユニットＲ２は、第２不揮発性メモリ素子ＮＶ２に保存された第２部分信号Ｓ、または第４不揮発性メモリ素子ＮＶ４に保存された第４部分信号Ｓ３に基づいて、第１マルチレベル信号の前記第２部分、または第２マルチレベル信号の第４部分を出力するように構成される。
【０１７３】
例えば、第１マルチレベル信号（例えば、０ｕＡの電流値を有する信号）を出力するために、第１選択信号ラインＳＥＬ１が活性化される。その場合、第１不揮発性メモリ素子グループＭＧ１の第１不揮発性メモリ素子ＮＶ１及び第２不揮発性メモリ素子ＮＶ２が読み取られる。
【０１７４】
その場合、第１電流生成ユニットＲ１は、第１不揮発性メモリ素子ＮＶ１に保存された前記第１部分信号Ｓ０（すなわち、「０」）に基づいて、前記第１マルチレベル信号の前記第１部分（すなわち、０ｕＡ）を出力し、第２電流生成ユニットＲ２は、前記第２不揮発性メモリ素子ＮＶ２に保存された前記第２部分信号Ｓ１（すなわち、「０」）に基づいて、前記第１マルチレベル信号の前記第２部分（すなわち、０ｕＡ）を出力することができる。
【０１７５】
一方、第２マルチレベル信号（例えば、３０ｕＡの電流値を有する信号）を出力するために、第２選択信号ラインＳＥＬ２が活性化される。その場合、第２不揮発性メモリ素子グループＭＧ２の第３不揮発性メモリ素子ＮＶ３及び第４不揮発性メモリ素子ＮＶ４が読み取られる。
【０１７６】
その場合、第１電流生成ユニットＲ１は、第３不揮発性メモリ素子ＮＶ３に保存された前記第１部分信号Ｓ０（すなわち、「１」）に基づいて、前記第２マルチレベル信号の前記第１部分（すなわち、１０ｕＡ）を出力し、第２電流生成ユニットＲ２は、前記第４不揮発性メモリ素子ＮＶ４に保存された前記第４部分信号Ｓ３（すなわち、「１」）に基づいて、前記第２マルチレベル信号の前記第２部分（すなわち、２０ｕＡ）を出力することができる。
【０１７７】
本発明で活用される不揮発性メモリ素子は、ＰＲＡＭ（登録商標）（phase change random access memory）、ＲＲＡＭ（登録商標）（resistive random-access memory）のような抵抗型メモリセルでもあり、ＮＦＧＭ（nano floating gate memory）、ＰｏＲＡＭ（polymer random access memory）、ＭＲＡＭ（magnetoresistive random-access memory）、ＦｅＲＡＭ（ferroelectric random access memory）またはフラッシュ（flash）メモリセルであってもよい。さらに、本発明が不揮発性メモリ素子を活用して多値論理装置を構成するように説明したが、本発明は、それに制限されるものではない。すなわち、多値論理装置に利用される不揮発性メモリ素子の代わりに、ＤＲＡＭ（dynamic random access memory）またはＳＲＡＭ（static random access memory）のような揮発性メモリセルも活用されもする。
【０１７８】
本発明を明確に理解させるために添付した図面の各部位の形状は、例示的なものであると理解せねばならない。図示された形状以外の多様な形状に変形可能であるということに注意せねばならない。図面に記載された同じ番号は、同じ要素を指す。
【０１７９】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であるならば明白である。
【産業上の利用可能性】
【０１８０】
本発明の不揮発性メモリ素子を含む多値論理装置は、例えば、電子装置の効率性改善関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１８１】
１００ａ，１００ｂ，１００ｃ    多値論理装置
１１０    変換ユニット
１１３    比較ユニット
１１５    デコーダ
１２０    書き込み／読み取りユニット
１２３    書き込みユニット
１２５    読み取りユニット
１３０    制御部
１４０    レベル回復ユニット
１５０    ラッチ
【図１】
0006027855.tif 000014
【図２】
0006027855.tif 000015
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006027855.tif 000021
【図９】
0006027855.tif 000022
【図１０】
0006027855.tif 000023
【図１１】
0006027855.tif 000024
【図１２】
0006027855.tif 000025
【図１３】
0006027855.tif 000026
【図１４】
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