(57)【特許請求の範囲】
【請求項１】
可変抵抗素子を含む半導体装置の動作方法であり、
前記可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子に印加する第１ステップと、
前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第２ステップと、
感知された前記第１電流が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第３ステップと、
感知された前記第１電流が、前記検証範囲内に含まれる場合、感知された前記第１電流の分布を基にして、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を決定する第４ステップと、
前記第２電圧を、前記可変抵抗素子に印加する第５ステップと、
前記第２電圧が印加された前記可変抵抗素子に、前記第１電圧を印加する第６ステップと、を含む半導体装置の動作方法。
【請求項２】
前記第２抵抗値は、前記第１抵抗値より大きいことを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項３】
前記第１抵抗値は、セット（set）抵抗であり、前記第２抵抗値は、リセット（reset）抵抗であることを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項４】
前記第２ステップは、前記第１電圧が印加された前記可変抵抗素子に流れる前記第１電流を感知する前に、大きさが前記第１電圧より小さい読み取り電圧を印加するステップを含むことを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項５】
前記第３ステップは、感知された前記第１電流が、前記検証範囲内に含まれない場合、感知された前記第１電流が、前記検証範囲より大きければ、前記第１ステップないし前記第３ステップを再遂行するステップを含むことを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項６】
前記第３ステップは、感知された前記第１電流が、前記検証範囲内に含まれない場合、感知された前記第１電流が前記検証範囲より小さければ、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を印加するステップと、前記第１ステップないし前記第３ステップと、を順に遂行するステップを含むことを特徴とする請求項５に記載の半導体装置の動作方法。
【請求項７】
前記第４ステップは、前記第１電流の分布を、前記第１電流の平均レベルと比較するステップを含むことを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項８】
前記第４ステップは、
前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より大きければ、前記第２電圧を変更するステップと、
前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より小さければ、前記第２電圧を維持するステップと、をさらに含むことを特徴とする請求項７に記載の半導体装置の動作方法。
【請求項９】
前記第４ステップは、
前記第１電流の前記感知レベルが、前記第１電流の前記平均レベルより小さい場合、前記第２電圧を前記第２電圧より大きい第３電圧に変更するステップと、
前記第１電流の前記感知レベルが、前記第１電流の前記平均レベルより大きい場合、前記第２電圧を前記第２電圧より小さい第４電圧に変更するステップとのうち少なくとも１つを含むことを特徴とする請求項８に記載の半導体装置の動作方法。
【請求項１０】
前記第２電圧を変更するステップは、前記第２電圧の大きさ及びパルス幅のうち少なくとも一つを変更するステップを含むことを特徴とする請求項８に記載の半導体装置の動作方法。
【請求項１１】
前記第４ステップは、
前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より大きければ、前記第２電圧を変更するステップと、
前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より小さければ、データ保存完了信号を制御部に伝達するステップとのうち少なくとも１つを含むことを特徴とする請求項７に記載の半導体装置の動作方法。
【請求項１２】
前記第４ステップは、感知された前記第１電流の分布が大きいほど、前記第２電圧の変化量が大きくなるように、前記第２電圧を決定するステップを含むことを特徴とする請求項１に記載の半導体装置の動作方法。
【請求項１３】
前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第７ステップをさらに含む請求項１に記載の半導体装置の動作方法。
【請求項１４】
可変抵抗素子を含む半導体装置の動作方法であって、
前記可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子に印加するステップと、
前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知するステップと、
感知された前記第１電流の分布を基にして、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を決定するステップと、
決定された前記第２電圧を、前記可変抵抗素子に印加するステップと、
前記第２電圧が印加された前記可変抵抗素子に、前記第１電圧を再び印加するステップと、を含む半導体装置の動作方法。
【請求項１５】
感知された前記第１電流が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定するステップをさらに含む請求項１４に記載の半導体装置の動作方法。
【請求項１６】
可変抵抗素子を含む半導体装置の動作方法であって、
前記可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子に印加する第１ステップと、
前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第２ステップと、
前記第１電流がマルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第３ステップと、
第４ステップと、を含み、
前記第４ステップは、
感知された前記第１電流が前記検証範囲より大きい場合、前記第１ステップないし前記第３ステップを反復するステップを含み、
感知された前記第１電流が前記検証範囲より小さい場合、前記可変抵抗素子の前記抵抗値を前記第１抵抗値に変更するステップと、前記第１ステップないし前記第３ステップを反復するステップとを含み、
感知された前記第１電流が前記検証範囲内に含まれる場合、感知された前記第１電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を決定するステップと、前記可変抵抗素子に前記第２電圧を印加するステップと、前記第２電圧が印加された前記可変抵抗素子に、前記第１電圧を印加するステップとを含むことを特徴とする半導体装置の動作方法。
【請求項１７】
前記第２抵抗値は、前記第１抵抗値より大きいことを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項１８】
前記第１抵抗値は、セット抵抗であり、前記第２抵抗値は、リセット抵抗であることを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項１９】
前記可変抵抗素子は、ペロブスカイト（perovskite）系物質及び遷移金属酸化物のうち一つを含む可変抵抗物質層を含むことを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項２０】
前記第２ステップは、前記第１電圧が印加された前記可変抵抗素子に流れる前記第１電流を感知する前に、読み取り電圧を前記可変抵抗素子に印加するステップを含み、
前記読み取り電圧は、前記第１電圧の大きさよりも小さい大きさを有することを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項２１】
前記可変抵抗素子は、下部電極、上部電極、及び前記下部電極と前記上部電極との間の可変抵抗物質層を含むことを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項２２】
前記第１電圧は、前記可変抵抗素子を高抵抗状態に変化させるリセット電圧であり、
前記第２電圧は、前記可変抵抗素子を低抵抗状態に変化させるセット電圧であることを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項２３】
前記第１電圧が印加された前記可変抵抗素子に流れる前記第１電流を感知する第７ステップをさらに含むことを特徴とする請求項１６に記載の半導体装置の動作方法。
【請求項２４】
第１電極及び第２電極と、
前記第１電極と前記第２電極との間の可変抵抗物質層と、
前記可変抵抗物質層に連結されて動作する制御回路と、を含み、
前記制御回路は、
可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子の前記第１電極と前記第２電極との間に印加する第１ステップと、
前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第２ステップと、
前記第１電流がマルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第３ステップと、
第４ステップと、を遂行するように構成され、
前記第４ステップは、
感知された前記第１電流が前記検証範囲内に含まれない場合、前記第１ステップないし前記第３ステップを反復するステップを含み、
感知された前記第１電流が前記検証範囲内に含まれる場合、感知された前記第１電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するのに使われる第２電圧を決定するステップと、前記可変抵抗素子の前記第１電極と前記第２電極との間に前記第２電圧を印加するステップと、前記第２電圧が印加された前記可変抵抗素子に、前記第１電圧を印加するステップとを含むことを特徴とする半導体装置。
【請求項２５】
請求項２４に記載の半導体装置と、
前記半導体装置と連結されて動作するコントローラと、を含むメモリカード。
【請求項２６】
請求項２４に記載の半導体装置と、
プロセッサと、
前記半導体装置を前記プロセッサに連結するように動作するバスと、を含む電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の動作方法に係り、さらに詳細には、可変抵抗素子を含む半導体装置の動作方法に関する。
【背景技術】
【０００２】
メモリ装置の高容量化及び低電力化の要求によって、不揮発性であると同時に、リフレッシュが不要な次世代メモリ装置に係わる研究が進められている。かような次世代メモリ装置は、ＤＲＡＭ（dynamic random-access memory）の高集積性、フラッシュメモリの不揮発性、ＳＲＡＭ（static random access memory）の高速性などを備えることが要求されている。現在脚光を浴びている次世代メモリ装置としては、ＰＲＡＭ（phase-change random-access memory）、ＮＦＧＭ（nano floating gate memory）、ＰｏＲＡＭ（polymer ＲＡＭ）、ＭＲＡＭ（magnetic ＲＡＭ）、ＦｅＲＡＭ（ferroelectric ＲＡＭ）、ＲｅＲＡＭ（resistive ＲＡＭ）などが、前述の要求事項に相応する次世代メモリ装置として挙げられている。そのうちＲｅＲＡＭは、非導体物質に十分に高い電圧を加えれば、電流が流れる通路が生成されて抵抗が低くなるという現象を利用したものである。そのとき、いったん通路が生成されれば、非導体物質に適当な電圧を加え、この通路は消すことも、再生成することも可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、可変抵抗素子のオフ電流の分布を改善することによって、可変抵抗素子を含む半導体装置の信頼性を向上させる半導体装置の動作方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一様態による半導体装置の動作方法が提供される。前記動作方法は、可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子に印加する第１ステップと、前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第２ステップと、感知された前記第１電流が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第３ステップと、感知された前記第１電流が前記検証範囲内に含まれる場合、感知された前記第１電流の分布を基にして、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗に変更するための第２電圧を決定する第４ステップと、前記第２電圧を、前記可変抵抗素子に印加する第５ステップと、前記第２電圧が印加された前記可変抵抗素子に前記第１電圧を印加する第６ステップと、を含むことができる。
【０００５】
前記動作方法の一例によれば、前記第２抵抗値は、前記第１抵抗値より大きくてもよい。また、前記第１抵抗値は、セット（set）抵抗であり、前記第２抵抗値は、リセット（reset）抵抗であってもよい。
【０００６】
前記動作方法の他の例によれば、前記第１電圧が印加された前記可変抵抗素子に流れる前記第１電流を感知する前に、前記第２ステップは、大きさが前記第１電圧より小さい読み取り電圧を印加してもよい。
【０００７】
前記動作方法の他の例によれば、前記第３ステップは、感知された前記第１電流が、前記検証範囲内に含まれない場合、感知された前記第１電流が、前記検証範囲より大きければ、前記第１ステップないし前記第３ステップを再遂行するステップを含むことができる。
【０００８】
前記動作方法の他の例によれば、前記第３ステップは、感知された前記第１電流が、前記検証範囲内に含まれない場合、感知された前記第１電流が前記検証範囲より小さければ、前記可変抵抗素子の前記抵抗を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を印加するステップと、前記第１ステップないし前記第３ステップと、を順に遂行するステップを含むことができる。
【０００９】
前記動作方法の他の例によれば、前記第４ステップは、前記第１電流の分布を前記第１電流の平均レベルと比較するステップを含んでもよい。
【００１０】
前記動作方法の他の例によれば、前記第４ステップは、前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より大きければ、前記第２電圧を変更するステップと、前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より小さければ、前記第２電圧を維持するステップと、をさらに含んでもよい。
【００１１】
前記動作方法の他の例によれば、前記第４ステップは、前記第１電流の前記感知レベルが、前記第１電流の前記平均レベルより小さい場合、前記第２電圧を前記第２電圧より大きい第３電圧に変更するステップと、前記第１電流の前記感知レベルが、前記第１電流の前記平均レベルより大きい場合、前記第２電圧を前記第２電圧より小さい第４電圧に変更するステップとのうち少なくとも１つを含むことができる。
【００１２】
前記動作方法の他の例によれば、前記第２電圧を変更するステップは、前記第２電圧の大きさ及びパルス幅のうち少なくとも一つを変更するステップを含んでもよい。
【００１３】
前記動作方法の他の例によれば、前記第４ステップは、前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より大きければ、前記第２電圧を変更するステップと、前記第１電流の感知レベルと、前記第１電流の平均レベルとの差が分布範囲より小さければ、データ保存完了信号を制御部に伝達するステップとのうち少なくとも１つを含んでもよい。
【００１４】
前記動作方法の他の例によれば、前記第４ステップは、感知された前記第１電流の分布が大きいほど、前記第２電圧の変化量が大きくなるように、前記第２電圧を決定するステップを含んでもよい。
【００１５】
前記動作方法の他の例によれば、前記動作方法は、前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第７ステップをさらに含んでもよい。
【００１６】
本発明の他の様態による半導体メモリ装置の動作方法が提供される。前記動作方法は、可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子に印加するステップと、前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知するステップと、感知された前記第１電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を決定するステップと、決定された前記第２電圧を、前記可変抵抗素子に印加するステップと、前記第２電圧が印加された前記可変抵抗素子に、前記第１電圧をさらに印加するステップと、を含んでもよい。
【００１７】
前記動作方法の一例によれば、前記動作方法は、感知された前記第１電流が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定するステップをさらに含んでもよい。
【００１８】
本発明の他の様態による半導体装置の動作方法が提供される。前記動作方法は、可変抵抗素子を含む半導体装置の動作方法であって、前記可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子に印加する第１ステップと、前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第２ステップと、前記第１電流がマルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第３ステップと、第４ステップと、を含み、前記第４ステップは、感知された前記第１電流が前記検証範囲より大きい場合、前記第１ステップないし前記第３ステップを反復するステップを含み、感知された前記第１電流が前記検証範囲より小さい場合、前記可変抵抗素子の前記抵抗値を前記第１抵抗値に変更するステップと、前記第１ステップないし前記第３ステップを反復するステップを含み、感知された前記第１電流が前記検証範囲内に含まれる場合、感知された前記第１電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するための第２電圧を決定するステップと、前記可変抵抗素子に前記第２電圧を印加するステップと、前記第２電圧が印加された前記可変抵抗素子に前記第１電圧を印加するステップを含むことができる。
【００１９】
前記半導体装置の一例によれば、前記第２抵抗値は、前記第１抵抗値より大きくてもよい。また、前記第１抵抗値は、セット抵抗であり、前記第２抵抗値は、リセット抵抗であってもよい。
【００２０】
前記半導体装置の他の例によれば、前記可変抵抗素子は、ペロブスカイト（perovskite）系物質及び遷移金属酸化物のうち一つを含む可変抵抗物質層を含んでもよい。
【００２１】
前記半導体装置の他の例によれば、前記第２ステップは、前記第１電圧が印加された前記可変抵抗素子に流れる前記第１電流を感知する前に、読み取り電圧を前記可変抵抗素子に印加するステップを含み、前記読み取り電圧は、前記第１電圧よりも小さい大きさを有してもよい。
【００２２】
前記半導体装置の他の例によれば、前記可変抵抗素子は、下部電極、上部電極、及び前記下部電極と前記上部電極との間の可変抵抗物質層を含んでもよい。
【００２３】
前記半導体装置の他の例によれば、前記第１電圧は、前記可変抵抗素子を高抵抗状態に変化させるリセット電圧であり、前記第２電圧は、前記可変抵抗素子を低抵抗状態に変化させるセット電圧であってもよい。
【００２４】
前記半導体装置の他の例によれば、前記半導体装置の動作方法は、前記第１電圧が印加された前記可変抵抗素子に流れる前記第１電流を感知する第７ステップをさらに含んでもよい。
【００２５】
本発明の一様態による半導体装置が提供される。前記半導体装置は、第１電極及び第２電極；前記第１電極と前記第２電極との間の可変抵抗物質層；及び前記可変抵抗物質層に連結されて動作する制御回路；を含み、前記制御回路は、前記可変抵抗素子の抵抗値を、第１抵抗値から、前記第１抵抗値と異なる第２抵抗値に変更するための第１電圧を、前記可変抵抗素子の前記第１電極と前記第２電極との間に印加する第１ステップと、前記第１電圧が印加された前記可変抵抗素子に流れる第１電流を感知する第２ステップと、前記第１電流がマルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを決定する第３ステップと、第４ステップと、を遂行するように構成され、前記第４ステップは、感知された前記第１電流が前記検証範囲内に含まれない場合、前記第１ステップないし前記第３ステップを反復するステップを含み、感知された前記第１電流が前記検証範囲内に含まれる場合、感知された前記第１電流の分布を基に、前記可変抵抗素子の前記抵抗値を、前記第２抵抗値から前記第１抵抗値に変更するのに使われる第２電圧を決定するステップと、前記可変抵抗素子の前記第１電極と前記第２電極との間に前記第２電圧を印加するステップ、及び前記第２電圧が印加された前記可変抵抗素子に、前記第１電圧を印加するステップを遂行することができる。
【００２６】
本発明の一様態によるメモリカード及び電子システムが提供される。前記メモリカードは、前述の半導体装置と、前記半導体装置と連結されて動作するコントローラと、を含んでもよい。また、前記電子システムは、前述の半導体装置と、プロセッサと、前記半導体装置を前記プロセッサに連結するように動作するバスと、を含んでもよい。
【発明の効果】
【００２７】
本発明の技術的思想によれば、半導体装置に含まれた可変抵抗素子のリセット電流の分布、すなわち、可変抵抗素子のオフ抵抗の分布を基にして、可変抵抗素子のセット電流を決定することによって、可変抵抗素子のオフ電流の分布を改善することができ、これにより、可変抵抗素子を含む半導体装置の信頼性を向上させることができる。
【００２８】
また、本発明の技術的思想によれば、半導体装置に含まれた可変抵抗素子が「オフ」状態から「オン」状態に転換される時に生じうるオーバーシュートまたはアンダーシュートを減少させることによって、半導体装置の耐久性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による可変抵抗素子を概略的に示す断面図である。
【図２】本発明の他の実施形態による可変抵抗素子を概略的に示す断面図である。
【図３】可変抵抗素子の抵抗分布を概略的に示すグラフである。
【図４】可変抵抗素子に印加される動作電圧の一例を示すグラフである。
【図５】図４に例示された動作電圧が印加される場合での可変抵抗素子の動作を概略的に示す図面である。
【図６】図４に例示された動作電圧が印加される場合での可変抵抗素子に流れる電流を示すグラフである。
【図７】本発明の一実施形態によって、可変抵抗素子に印加される動作電圧を示すグラフである。
【図８】本発明の一実施形態によって、図７に例示された動作電圧が印加される場合、可変抵抗素子の動作を概略的に示す図面である。
【図９】図７に例示された動作電圧が印加される場合、可変抵抗素子に流れる電流を示すグラフである。
【図１０】図９のグラフによる可変抵抗素子の抵抗分布を概略的に示すグラフである。
【図１１】本発明の一実施形態による可変抵抗素子を含む半導体装置の動作方法を概略的に示すフローチャートである。
【図１２】図１１に含まれたセット電圧を決定するステップの一例を詳細に示すフローチャートである。
【図１３】図１１に含まれたセット電圧を決定するステップの他の例を詳細に示すフローチャートである。
【図１４】本発明の他の実施形態による可変抵抗素子を含む半導体装置の動作方法を概略的に示したブロック図である。
【図１５】図１４の半導体装置の動作方法を介して、可変抵抗素子にデータが保存される過程を示した図面である。
【図１６】本発明の技術的思想によるさらに他の実施形態による半導体装置の動作方法を概略的に示したフローチャートである。
【図１７】本発明の技術的思想によるさらに他の実施形態による半導体装置の動作方法を概略的に示したフローチャートである。
【図１８】本発明の一実施形態による可変抵抗素子を含む半導体装置の一例を示す回路図である。
【図１９】本発明の一実施形態による可変抵抗素子を含む半導体装置の他の例を示す回路図である。
【図２０】図１９の半導体装置の一例を示す断面図である。
【図２１】本発明の一実施形態によるメモリカードを示す概略図である。
【図２２】本発明の一実施形態による電子システムを概略的に示すブロック図である。
【図２３】本発明の例示的な実施形態による半導体装置の概略的なブロック図である。
【発明を実施するための形態】
【００３０】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に理解させるためだけに提供されるものである。図面で構成要素は、説明の便宜のためにサイズが拡大されている。
【００３１】
以下で説明する本発明の実施形態で利用される用語は、当該技術分野で一般的に知られた意味を有することができる。例えば、少なくとも一つは、最小限一つ、すなわち、一つまたはそれ以上の数を意味し、一つまたは複数とも同じ意味に使われる。
【００３２】
図１は、本発明の一実施形態による可変抵抗素子を概略的に示す断面図である。
【００３３】
図１を参照すれば、可変抵抗素子１０は、下部電極１１、可変抵抗物質層１２及び上部電極１３を含み、可変抵抗物質層１２は、下部電極１１と上部電極１３との間に形成される。他の実施形態で、可変抵抗素子１０は、下部電極１１上、または可変抵抗物質層１２上に、バッファ層（図示せず）をさらに含むこともできる。
【００３４】
下部電極１１及び上部電極１３は、導電性物質を含んでもよいが、例えば、耐酸化性金属膜（oxidation resistant metal layer）またはポリシリコン膜を含んでもよい。例えば、耐酸化性金属膜は、白金（Ｐｔ）、イリジウム（Ｉｒ）、イリジウム酸化物（ＩｒＯ）、チタン窒化物（ＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）及びルテニウム酸化物（ＲｕＯ）のうち少なくとも一つを含む。耐酸化性金属膜は、バッファ層（図示せず）を形成した後に形成される。本実施形態で、下部電極１１及び上部電極１３は、可変抵抗物質層１２の上下にそれぞれ配置されるが、下部電極１１及び上部電極１３の配置は、その用語に限定されるものではない。他の実施形態で、下部電極１１及び上部電極１３は、可変抵抗物質層１２の左右にそれぞれ配置されてもよい。
【００３５】
可変抵抗物質層１２は、ペロブスカイト（perovskite）系酸化物または遷移金属酸化物を含んでもよい。例えば、ペロブスカイト系酸化物には、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＺｒＯ３／ＳｒＴｉＯ３、ＣｒＴｉＯ３またはＰｂ（Ｚｒ，Ｔｉ）Ｏ３／Ｚｎ１−ｘＣｄｘＳなどがあって、遷移金属には、ニッケル、ニオブ、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、マンガン、亜鉛またはクロムなどがある。このとき、可変抵抗物質層１２は、下部電極１１と上部電極１３との間の電圧によって抵抗が変化しうる。
【００３６】
図２は、本発明の他の実施形態による可変抵抗素子を概略的に示す断面図である。
【００３７】
図２を参照すれば、可変抵抗素子１０’は、下部電極１１、可変抵抗物質層１２’及び上部電極１３を含み、可変抵抗物質層１２’は、下部電極１１と上部電極１３との間に形成される。本実施形態で、可変抵抗物質層１２’は、基底薄膜１２ａ及び酸素交換層１２ｂを含んでもよい。例えば、基底薄膜１２ａは、ＴａＯｘを含み、酸素交換層１２ｂは、Ｔａ２Ｏ５を含んでもよい。本実施形態による可変抵抗素子１０’は、図１に図示された可変抵抗素子１０の変形実施形態であるから、図１で説明した内容は、本実施形態にも適用される。
【００３８】
図３は、可変抵抗素子の抵抗分布を概略的に示すグラフである。
【００３９】
図３を参照すれば、横軸は、可変抵抗素子の抵抗を示し、縦軸は、可変抵抗素子の個数を示す。ここで、可変抵抗素子は、図１に図示された可変抵抗素子１０、または図２に図示された可変抵抗素子１０’を含んでもよいが、以下では、説明の便宜上、可変抵抗素子は、図１に図示された可変抵抗素子１０を含む場合を例として説明する。
【００４０】
可変抵抗素子１０は、可変抵抗物質層１２の抵抗状態によって、データ「０」またはデータ「１」を記憶するシングルビット（single bit）不揮発性メモリ素子のような半導体装置に利用される。また、可変抵抗素子１０は、可変抵抗物質層１２の抵抗状態によって、データ「００」、「０１」、「１０」またはデータ「１１」を記憶するマルチビット（multi bit）不揮発性メモリ素子のような半導体装置に利用されもする。
【００４１】
本実施形態では、データ「１」は、低抵抗状態である場合に対応し、データ「０」は、高抵抗状態である場合に対応すると決める。可変抵抗素子１０にデータ「１」を書き込む動作は、セット（set）動作ということができ、データ「０」を書き込む動作は、リセット（reset）動作ということができる。しかし、本発明は、これに限定されるものではなく、他の実施形態で、データ「１」が高抵抗状態に対応し、データ「０」が低抵抗状態に対応すると決めてもよい。
【００４２】
可変抵抗素子１０にデータ「１」が書き込まれた場合、可変抵抗素子１０は、「オン（ＯＮ）」状態であり、可変抵抗素子１０にデータ「０」が書き込まれた場合、可変抵抗素子１０は、「オフ（ＯＦＦ）」状態に対応する。このとき、可変抵抗素子１０（または可変抵抗素子１０を含む半導体装置）の信頼性を向上させるためには、可変抵抗素子１０の「オン」状態と「オフ」状態との間に十分なセンシングマージン（ＳＭ：sensing margin）が確保されねばならない。
【００４３】
可変抵抗素子１０が「オフ」状態である場合、言い換えれば、可変抵抗素子１０が高抵抗状態である場合、可変抵抗素子１０の抵抗は、オフ抵抗ＲＯＦＦであるということができるが、オフ抵抗ＲＯＦＦは、第１抵抗から第３抵抗Ｒ１，Ｒ２，Ｒ３に区分することができる。ここで、第１抵抗Ｒ１は、オフ抵抗ＲＯＦＦの平均値に対応し、第２抵抗Ｒ２は、オフ抵抗ＲＯＦＦの平均値より小さい抵抗値に対応し、第３抵抗Ｒ３は、オフ抵抗ＲＯＦＦの平均値より大きい抵抗値に対応する。このように、可変抵抗素子１０のオフ抵抗ＲＯＦＦは、所定の分布を有することができる。
【００４４】
可変抵抗素子１０が「オフ」状態から「オン」状態に転換される場合、可変抵抗物質層１２で、下部電極１１と上部電極１３との間には、伝導経路（conductive path）が形成される。このとき、可変抵抗素子１０が「オン」状態である場合に形成された伝導経路の特性、例えば、フィラメント成分の大きさ、個数または長さによって、可変抵抗素子１０が「オン」状態から「オフ」状態に転換されるときに必要なエネルギーは、変わることがある。
【００４５】
さらに詳細には、可変抵抗素子１０が「オン」状態である場合、形成された伝導経路の大きさが相対的に小さい場合には、可変抵抗素子１０を「オフ」状態に転換するために必要なエネルギーが相対的に小さくなる。一方、可変抵抗素子１０が「オフ」状態である場合、形成された伝導経路の大きさが相対的に大きい場合には、可変抵抗素子１０を「オフ」状態に転換するために必要なエネルギーが相対的に大きくなる。
【００４６】
図４は、可変抵抗素子に印加される動作電圧の一例を示すグラフである。
【００４７】
図４を参照すれば、横軸は、時間を秒単位で示し、縦軸は、可変抵抗素子に印加される電圧をＶ(ボルト)単位で示す。ここで、可変抵抗素子は、図１に図示された可変抵抗素子１０、または図２に図示された可変抵抗素子１０’を含んでもよいが、以下では、説明の便宜上、可変抵抗素子は、図１に図示された可変抵抗素子１０を含む場合を例として説明する。このとき、可変抵抗素子１０に印加される電圧は、上部電極１３と下部電極１１とに印加される電圧の差であり、具体的に、下部電極１１の電圧を基準とするとき、上部電極１３の電圧である。
【００４８】
まず、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴが印加され、リセット電圧ＶＲＥＳＥＴが印加された可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴを感知するために、読み取り電圧ＶＲＥＡＤが印加される。このとき、読み取り電圧ＶＲＥＡＤは、リセット電圧ＶＲＥＳＥＴより小さい大きさ（magnitude）を有してもよい。このように、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴと読み取り電圧ＶＲＥＡＤとが連続的に印加されることをリセットサイクル（reset cycle）という。可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴが印加されれば、可変抵抗素子１０は、低抵抗状態から高抵抗状態に転換され、言い換えれば、「オン」状態から「オフ」状態に転換され、これにより、可変抵抗素子１０には、電流がほぼ流れない。
【００４９】
次に、可変抵抗素子１０にセット電圧ＶＳＥＴが印加され、セット電圧ＶＳＥＴが印加された可変抵抗素子１０に流れるセット電流ＩＳＥＴを感知するために、読み取り電圧ＶＲＥＡＤが印加される。このように、可変抵抗素子１０に、セット電圧ＶＳＥＴと読み取り電圧ＶＲＥＡＤとが連続的に印加されることをセットサイクル（set cycle）という。可変抵抗素子１０に、セット電圧ＶＳＥＴが印加されれば、可変抵抗素子１０は、高抵抗状態から低抵抗状態に転換され、言い換えれば、「オフ」状態から「オン」状態に転換され、これにより、可変抵抗素子１０には電流が流れる。このとき、可変抵抗素子１０に印加されるセット電圧ＶＳＥＴは、一定の値を有することができ、具体的には、一定の大きさまたは一定のパルス幅を有してもよい。
【００５０】
次に、可変抵抗素子１０に再びリセット電圧ＶＲＥＳＥＴが印加され、リセット電圧ＶＲＥＳＥＴが印加された可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴを感知するために、読み取り電圧ＶＲＥＡＤが印加される。このとき、可変抵抗素子１０に印加されるリセット電圧ＶＲＥＳＥＴは、一定の値を有することができ、具体的には、一定の大きさまたは一定のパルス幅を有してもよい。
【００５１】
本実施形態で、セット電圧ＶＳＥＴとリセット電圧ＶＲＥＳＥＴは、互いに反対である極性を有することができ、このように、セット電圧ＶＳＥＴとリセット電圧ＶＲＥＳＥＴとの極性が互いに反対になる可変抵抗素子１０を、バイポーラ（bipolar）可変抵抗素子であるという。図４のグラフで、可変抵抗素子１０のセット電圧ＶＳＥＴは負の値を有し、リセット電圧ＶＲＥＳＥＴは、正の値を有する。しかし、本発明は、これに限定されるものではなく、他の実施形態で、可変抵抗素子１０の可変抵抗物質層１２に含まれた物質の種類によって、セット電圧ＶＳＥＴは正の値を有し、リセット電圧ＶＲＥＳＥＴは、負の値を有することもある。
【００５２】
図５は、図４に例示された動作電圧が印加される場合、可変抵抗素子の動作を概略的に示する。
【００５３】
図５を参照すれば、可変抵抗素子１０が「オフ」状態である場合、可変抵抗素子１０は、オフ抵抗ＲＯＦＦを有することができ、オフ抵抗ＲＯＦＦは、図３に図示されたように、第１抵抗ないし第３抵抗Ｒ１，Ｒ２，Ｒ３に区分される。可変抵抗素子１０が第１抵抗Ｒ１を有する場合、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、平均レベルＩＲＥＳＥＴ＿Ｍを有してもよい。可変抵抗素子１０が第２抵抗Ｒ２を有する場合、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、第１レベルＩＲＥＳＥＴ＿１を有してもよいが、このとき、第１レベルＩＲＥＳＥＴ＿１は、平均レベルＩＲＥＳＥＴ＿Ｍより一定レベルσさらに高いレベル（すなわち、ＩＲＥＳＥＴ＿Ｍ＋σ）であってもよい。可変抵抗素子１０が第３抵抗Ｒ３を有する場合、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、第２レベルＩＲＥＳＥＴ＿２を有してもよいが、このとき、第２レベルＩＲＥＳＥＴ＿２は、平均レベルＩＲＥＳＥＴ＿Ｍより一定レベルσより低いレベル（すなわち、ＩＲＥＳＥＴ＿Ｍ−σ）であってもよい。
【００５４】
次に、可変抵抗素子１０を「オフ」状態から「オン」状態に転換させるためには、可変抵抗素子１０に、セット電圧ＶＳＥＴを印加しなければならないが、図４に図示されたように、可変抵抗素子１０のオフ抵抗ＲＯＦＦに関係なく、セット電圧ＶＳＥＴは、一定の値を有してもよい。このように、オフ抵抗ＲＯＦＦが互いに異なる場合であり、可変抵抗素子１０に一定のセット電圧ＶＳＥＴを印加する場合、可変抵抗素子１０が「オン」状態である場合、形成される伝導経路等の特性は、互いに異なることがある。
【００５５】
具体的には、オフ抵抗ＲＯＦＦが第２抵抗Ｒ２である場合には、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、平均レベルＩＲＥＳＥＴ＿Ｍより高い第１レベルＩＲＥＳＥＴ＿１を有するが、このとき、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１または第３抵抗Ｒ３である場合と同じセット電圧ＶＳＥＴを印加する場合、可変抵抗素子１０の立場では、オフ抵抗ＲＯＦＦが、第１抵抗Ｒ１または第３抵抗Ｒ３である場合に比べ、エネルギー過剰が発生すると考えられる。これにより、オフ抵抗ＲＯＦＦが第２抵抗Ｒ２である場合、可変抵抗素子１０に印加されるエネルギーは、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１である場合、可変抵抗素子１０に印加されるエネルギーに比べ、オーバーシュート（overshoot）が生じうる。
【００５６】
一方、オフ抵抗ＲＯＦＦが第３抵抗Ｒ３である場合には、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、平均レベルＩＲＥＳＥＴ＿Ｍより低い第２レベルＩＲＥＳＥＴ＿２を有するが、このとき、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１または第２抵抗Ｒ２である場合と同じセット電圧ＶＳＥＴを印加する場合、可変抵抗素子１０の立場では、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１または第２抵抗Ｒ２である場合に比べ、エネルギー不足が発生するものと見われる。これにより、オフ抵抗ＲＯＦＦが第３抵抗Ｒ３である場合、可変抵抗素子１０に印加されるエネルギーは、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１である場合、可変抵抗素子１０に印加されるエネルギーに比べ、アンダーシュート（undershoot）が生じうる。
【００５７】
次に、可変抵抗素子１０を、「オン」状態から「オフ」状態にさらに転換するためには、可変抵抗素子１０に、リセット電圧ＶＲＥＳＥＴを印加しなければならないが、図４に図示されたように、可変抵抗素子１０のオフ電圧ＲＯＦＦに関係なく、リセット電圧ＶＲＥＳＥＴは、一定の値を有している。このように、同じリセット電圧ＶＲＥＳＥＴを印加する場合、リセット電圧ＶＲＥＳＥＴが印加された後、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、図５で図示されたように、以前のステップの「オフ」状態と同様に、一定レベルσほどの抵抗分布が生じうる。
【００５８】
このように、可変抵抗素子１０のオフ抵抗ＲＯＦＦの分布を考慮せずに、一定のセット電圧ＶＳＥＴを印加する場合、可変抵抗素子１０には、互いに異なる特性を有する伝導経路が生成される。従って、可変抵抗素子１０を再び「オフ」状態に転換する場合、可変抵抗素子１０に、一定のリセット電圧ＶＲＥＳＥＴを印加すれば、リセット電流ＩＲＥＳＥＴは、以前のステップのリセット電流ＩＲＥＳＥＴと同様に、一定レベルσほどの分布を有することになり、これにより、オフ抵抗ＲＯＦＦも、以前のステップのオフ抵抗ＲＯＦＦと同様に、一定レベルσほどの分布を有することになる。
【００５９】
図６は、図４に例示された動作電圧が印加される場合、可変抵抗素子に流れる電流を示すグラフである。
【００６０】
図６を参照すれば、横軸は、セットサイクルまたはリセットサイクルの回数を示し、縦軸は、電流をＡ(アンペア)単位で示す。ここで、可変抵抗素子１０に含まれた可変抵抗物質層１２は、例えば、ＴａＯｘを含み、リセット電圧ＶＲＥＳＥＴは、約４．５Ｖであり、セット電圧ＶＳＥＴは、約−３．５Ｖであり、リセット電圧ＶＲＥＳＥＴとセット電圧ＶＳＥＴとのパルス幅は、約１μｓである。
【００６１】
このとき、セットサイクル後に可変抵抗素子１０に流れる電流、すなわち、可変抵抗素子１０に、セット電圧ＶＳＥＴを印加した後、読み取り電圧ＶＲＥＡＤを印加することによって感知した電流を、セット電流ＩＳＥＴという。また、リセットサイクル後に可変抵抗素子１０に流れる電流、すなわち、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴを印加した後、読み取り電圧ＶＲＥＡＤを印加することによって感知した電流を、リセット電流ＩＲＥＳＥＴという。
【００６２】
図６で、セット電流ＩＳＥＴは、約１０−５Ａほどの電流レベルを維持するが、このとき、セット電流ＩＳＥＴは、セットサイクルの回数に関係なく、一定の電流レベルを維持することが分かる。一方、リセット電流ＩＲＥＳＥＴは、相対的に大きい分布を有し、具体的には、約１０−８Ａから約１０−６Ａ程度の電流レベルを有する。このとき、リセット電流ＩＲＥＳＥＴは、リセットサイクルの回数に関係なく、非線形的な分布を示すことが分かる。
【００６３】
このように、可変抵抗素子１０のセット電流ＩＳＥＴは、分布が大きくない一方、リセット電流ＩＲＥＳＥＴは、分布が相対的に大きい。これにより、可変抵抗素子１０の「オン」状態と「オフ」状態との間に、センシングマージンが十分に確保されない場合、可変抵抗素子１０は、メモリ素子として利用することが難しくなる。
【００６４】
図７は、本発明の一実施形態によって、可変抵抗素子に印加される動作電圧を示すグラフである。
【００６５】
図７を参照すれば、横軸は、時間を秒単位で示し、縦軸は、可変抵抗素子に印加される電圧をＶ(ボルト)単位で示す。ここで、可変抵抗素子は、図１に図示された可変抵抗素子１０、または図２に図示された可変抵抗素子１０’を含んでもよいが、以下では、説明の便宜上可変抵抗素子は、図１に図示された可変抵抗素子１０を含む場合を例として説明する。このとき、可変抵抗素子１０に印加される電圧は、上部電極１３と下部電極１１とに印加される電圧の差であり、具体的には、下部電極１１の電圧を基準とするとき、上部電極１３の電圧である。
【００６６】
まず、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴが印加され、リセット電圧ＶＲＥＳＥＴが印加された可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴを感知するために、読み取り電圧ＶＲＥＡＤが印加される。このとき、読み取り電圧ＶＲＥＡＤは、リセット電圧ＶＲＥＳＥＴより小さい大きさを有してもよい。可変抵抗素子１０に、リセット電圧ＶＲＥＳＥＴが印加されれば、可変抵抗素子１０は、低抵抗状態から高抵抗状態に転換され、言い換えれば、「オン」状態から「オフ」状態に転換され、これにより、可変抵抗素子１０には、電流がほぼ流れない。
【００６７】
次に、可変抵抗素子１０にセット電圧ＶＳＥＴが印加され、セット電圧ＶＳＥＴが印加された可変抵抗素子１０に流れるセット電流ＩＳＥＴを感知するために、読み取り電圧ＶＲＥＡＤが印加される。このとき、読み取り電圧ＶＲＥＡＤは、セット電圧ＶＳＥＴより小さい大きさを有する。可変抵抗素子１０にセット電圧ＶＳＥＴが印加されれば、可変抵抗素子１０は、高抵抗状態から低抵抗状態に転換され、言い換えれば、「オフ」状態から「オン」状態に転換され、これにより、可変抵抗素子１０には電流が流れる。
【００６８】
本実施形態で、可変抵抗素子１０に印加されるセット電圧ＶＳＥＴは、可変的な値を有するように決定され、具体的には、以前のステップの「オフ」状態で、可変抵抗素子１０に流れるリセット電流ＩＳＥＴの分布、言い換えれば、可変抵抗素子１０のオフ抵抗ＲＯＦＦの分布によって、可変的な大きさまたはパルス幅を有するように決定される。
【００６９】
具体的には、以前のステップのオフ抵抗ＲＯＦＦが大きいほど、リセット電流ＩＲＥＳＥＴは、小さい値を有するので、可変抵抗素子１０が、「オフ」状態から「オン」状態に転換されるために必要なエネルギーは、相対的に大きくてもよい。従って、この場合、セット電圧ＶＳＥＴは、相対的に大きい値を有するように決定され、言い換えれば、セット電圧ＶＳＥＴは、相対的に大きい大きさまたはパルス幅を有するように決定される。
【００７０】
一方、以前のステップのオフ抵抗ＲＯＦＦが小さいほど、リセット電流ＩＲＥＳＥＴは、大きい値を有することができるので、可変抵抗素子１０が、「オフ」状態から「オン」状態に転換されるために必要なエネルギーは相対的に小さくなる。従って、この場合、セット電圧ＶＳＥＴは、相対的に小さい値を有するように決定され、言い換えれば、セット電圧ＶＳＥＴは、相対的に小さい大きさまたはパルス幅を有するように決定される。
【００７１】
次に、可変抵抗素子１０に再びリセット電圧ＶＲＥＳＥＴが印加され、リセット電圧ＶＲＥＳＥＴが印加された可変抵抗素子１０に流れる電流を感知するために、読み取り電圧ＶＲＥＡＤが印加される。このとき、可変抵抗素子１０に印加されるリセット電圧ＶＲＥＳＥＴは、一定の値を有することができ、具体的には、一定の大きさまたは一定のパルス幅を有する。
【００７２】
図８は、本発明の一実施形態によって、図７に例示された動作電圧が印加される場合、可変抵抗素子の動作を概略的に示す。
【００７３】
図８を参照すれば、可変抵抗素子１０が「オフ」状態である場合、可変抵抗素子１０は、オフ抵抗ＲＯＦＦを有することができ、オフ抵抗ＲＯＦＦは、図３に図示されたように、第１抵抗ないし第３抵抗Ｒ１，Ｒ２，Ｒ３に区分される。可変抵抗素子１０が第１抵抗Ｒ１を有する場合、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、平均レベルＩＲＥＳＥＴ＿Ｍを有する。可変抵抗素子１０が第２抵抗Ｒ２を有する場合、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、第１レベルＩＲＥＳＥＴ＿１を有してもよいが、第１レベルＩＲＥＳＥＴ＿１は、平均レベルＩＲＥＳＥＴ＿Ｍより一定レベルσさらに高いレベル（すなわち、ＩＲＥＳＥＴ＿Ｍ＋σ）である。可変抵抗素子１０が第３抵抗Ｒ３を有する場合、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、第２レベルＩＲＥＳＥＴ＿２を有してもよいが、第２レベルＩＲＥＳＥＴ＿２は、平均レベルＩＲＥＳＥＴ＿Ｍより一定レベルσさらに低いレベル（すなわち、ＩＲＥＳＥＴ＿Ｍ−σ）である。
【００７４】
次に、可変抵抗素子１０を「オフ」状態から「オン」状態に転換させるためには、可変抵抗素子１０にセット電圧ＶＳＥＴを印加しなければならないが、図７に図示されたように、可変抵抗素子１０のオフ抵抗ＲＯＦＦの分布によってセット電圧ＶＳＥＴは、可変的に決定される。このように、オフ抵抗ＲＯＦＦの分布によって、可変的なセット電圧ＶＳＥＴを印加する場合、可変抵抗素子１０が「オン」状態に転換される場合、可変抵抗素子１０のエネルギーレベルは、相対的に均一である。
【００７５】
具体的には、オフ抵抗ＲＯＦＦが第２抵抗Ｒ２である場合には、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、平均レベルＩＲＥＳＥＴ＿Ｍより高い第１レベルＩＲＥＳＥＴ＿１を有するので、このとき、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１である場合に印加されるセット電圧ＶＳＥＴに比べ、一定レベル△Ｖほど小さいセット電圧（ＶＳＥＴ−△Ｖ）を可変抵抗素子１０に印加することができる。これにより、可変抵抗素子１０が「オン」状態に転換される場合、可変抵抗素子１０で、エネルギー過剰が発生することを減らすことができる。これにより、オフ抵抗ＲＯＦＦが第２抵抗Ｒ２である場合、可変抵抗素子１０が「オン」状態に転換される場合、可変抵抗素子１０のエネルギーで発生するオーバーシュートは、図５に図示されたオーバーシュートに比べて減少する。
【００７６】
一方、オフ抵抗ＲＯＦＦが第３抵抗Ｒ３である場合には、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、平均レベルＩＲＥＳＥＴ＿Ｍより低い第２レベルＩＲＥＳＥＴ＿２を有するが、このとき、オフ抵抗ＲＯＦＦが第１抵抗Ｒ１である場合に印加されるセット電圧ＶＳＥＴに比べ、一定レベル△Ｖほど大きいセット電圧（ＶＳＥＴ＋△Ｖ）を可変抵抗素子１０に印加することができる。これにより、可変抵抗素子１０が「オン」状態に転換される場合、可変抵抗素子１０で、エネルギー不足が発生することを減らすことができる。これにより、オフ抵抗ＲＯＦＦが第３抵抗Ｒ３である場合、可変抵抗素子１０が「オン」状態に転換される場合、可変抵抗素子１０のエネルギーで発生するアンダーシュートは、図５に図示されたアンダーシュートに比べて減少する。
【００７７】
可変抵抗素子１０が「オン」状態に転換されて伝導経路を形成するために必要なエネルギーは、次の数式１のように表示することができる。
Ｐ＝ＩＶ＝Ｖ２／Ｒ
ここで、Ｉは、セット電流ＩＳＥＴであり、Ｖは、セット電圧ＶＳＥＴであり、Ｒは、オフ抵抗ＲＯＦＦである。従って、Ｒの分布、すなわち、オフ抵抗ＲＯＦＦの分布によって、セット電圧ＶＳＥＴを変更させたり維持させることによって、オフ抵抗ＲＯＦＦの分布を、セット電圧ＶＳＥＴから相殺させることができる。従って、オフ抵抗ＲＯＦＦの分布が大きいほど、セット電圧ＶＳＥＴの変化量も大きくなければならない。これにより、可変抵抗素子１０が「オン」状態に転換されて伝導経路を形成するために必要なエネルギーを、相対的に均一に維持することができる。
【００７８】
次に、可変抵抗素子１０を「オン」状態から「オフ」状態にさらに転換するためには、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴを印加しなければならないが、図７に図示されたように、可変抵抗素子１０のオフ電圧ＲＯＦＦに関係なく、リセット電圧ＶＲＥＳＥＴは、一定の値を有する。このとき、リセット電圧ＶＲＥＳＥＴが印加された後、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、図８に図示されたように、以前のステップの「オフ」状態に比べて低減したレベルσ’ほどの分布が生じうる。
【００７９】
このように、本実施形態によれば、以前のステップのオフ抵抗ＲＯＦＦの分布によって、セット電圧ＶＳＥＴを可変的に決定し、決定されたセット電圧を可変抵抗素子１０に印加する。これにより、次のステップで同じリセット電圧ＶＲＥＳＥＴが印加しても、可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴは、図８で図示されたように、以前のステップの「オフ」状態に比べて、分布が相当に減少する。
【００８０】
図９は、図７に例示された動作電圧が印加される場合、可変抵抗素子に流れる電流を示すグラフである。
【００８１】
図９を参照すれば、横軸は、セットサイクルまたはリセットサイクルの回数を示し、縦軸は、電流をＡ単位で示す。ここで、可変抵抗素子１０に含まれた可変抵抗物質層１２は、例えば、ＴａＯｘを含み、リセット電圧ＶＲＥＳＥＴは、約４．５Ｖであり、リセット電圧のパルス幅は、約１μｓであってもよい。本実施形態で、セット電圧ＶＳＥＴの大きさまたはパルス幅は、オフ抵抗ＲＯＦＦの分布によって可変的に決定される。
【００８２】
このとき、セットサイクル後に可変抵抗素子１０に流れる電流、すなわち、可変抵抗素子１０にセット電圧ＶＳＥＴを印加した後、読み取り電圧ＶＲＥＡＤを印加することによって感知した電流を、セット電流ＩＳＥＴという。また、リセットサイクル後に可変抵抗素子１０に流れる電流、すなわち、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴを印加した後、読み取り電圧ＶＲＥＡＤを印加することによって感知した電流をリセット電流ＩＲＥＳＥＴという。
【００８３】
図９で、セット電流ＩＳＥＴは、約１０−５Ａほどの電流レベルを維持するが、このとき、セット電流ＩＳＥＴは、セットサイクルの回数に関係なく、一定の電流レベルを維持することが分かる。一方、リセット電流ＩＲＥＳＥＴは、約１０−８Ａから約１０−７Ａ程度の電流レベルを有するが、このとき、リセット電流ＩＲＥＳＥＴの分布は、図６に図示されたリセット電流の分布に比べて大きく減少したことが分かる。
【００８４】
図１０は、図９のグラフによる可変抵抗素子の抵抗分布を概略的に示すグラフである。
【００８５】
図１０を参照すれば、横軸は、可変抵抗素子の抵抗を示し、縦軸は、可変抵抗素子の個数を示す。ここで、参照符号「Ａ」は、従来技術による場合、すなわち、図４及び図５による場合のオフ抵抗ＲＯＦＦの分布を示し、参照符号「Ｂ」は、本発明の一実施形態による場合、すなわち、図７及び図８による場合のオフ抵抗ＲＯＦＦの分布を示す。
【００８６】
図１０に図示されたように、本発明の一実施形態によって、オフ抵抗ＲＯＦＦの分布によって可変的に決定されるセット電圧ＶＳＥＴを、可変抵抗素子１０に印加することによって、可変抵抗素子１０が「オン」状態である場合、可変抵抗素子１０のエネルギーを相対的に均一にさせることできるので、可変抵抗素子１０が、次のステップで「オフ」状態である場合、オフ抵抗ＲＯＦＦの分布を相当に減少させることができる。
【００８７】
図１１は、本発明の一実施形態による可変抵抗素子を含む半導体装置の動作方法を概略的に示すフローチャートである。
【００８８】
図１１を参照すれば、本実施形態による半導体装置の動作方法は、例えば、図１に図示された可変抵抗素子１０、または図２に図示された可変抵抗素子１０’を含む半導体装置の動作方法である。以下では、図１に図示された可変抵抗素子１０を例に挙げ、本実施形態による半導体装置の動作方法について説明する。図１ないし図１０を参照して説明した内容は、本実施形態にも適用される。
【００８９】
Ｓ１１０ステップで、可変抵抗素子１０にリセット電圧ＶＲＥＳＥＴを印加する。これにより、可変抵抗素子１０の抵抗は、低抵抗から高抵抗に変更され、言い換えれば、可変抵抗素子１０は、「オン」状態から「オフ」状態に転換される。例えば、リセット電圧ＶＲＥＳＥＴは、約４．５Ｖである。
【００９０】
Ｓ１２０ステップで、リセット電圧ＶＲＥＳＥＴを印加された可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴを感知する。具体的には、大きさがリセット電圧ＶＲＥＳＥＴより小さい読み取り電圧ＶＲＥＡＤを印加し、リセット電圧ＶＲＥＳＥＴが印加された可変抵抗素子１０に流れるリセット電流ＩＲＥＳＥＴを感知することができる。
【００９１】
Ｓ１３０ステップで、感知されたリセット電流ＩＲＥＳＥＴの分布を基にして、セット電圧ＶＳＥＴを決定する。具体的には、感知されたリセット電流ＩＲＥＳＥＴの分布、すなわち、可変抵抗素子１０のオフ抵抗ＲＯＦＦの分布を基にして、セット電圧ＶＳＥＴの大きさまたはパルス幅を決定することができる。これについての説明は、以下の図１２及び図１３を参照して説明する。
【００９２】
Ｓ１４０ステップで、可変抵抗素子１０に、決定されたセット電圧ＶＳＥＴを印加する。これにより、可変抵抗素子１０の抵抗は、高抵抗から低抵抗に変更され、言い換えれば、可変抵抗素子１０は、「オフ」状態から「オン」状態に転換される。
【００９３】
また、半導体装置の動作方法は、セット電圧ＶＳＥＴが印加された可変抵抗素子１０に流れるセット電流ＩＳＥＴを感知するステップをさらに含んでもよい。具体的には、大きさがセット電圧ＶＳＥＴより小さい読み取り電圧ＶＲＥＡＤを印加し、セット電圧ＶＳＥＴが印加された可変抵抗素子１０に流れるセット電流ＩＳＥＴを感知することができる。さらに、半導体装置の動作方法は、Ｓ１４０ステップを遂行した後に、さらにＳ１１０ステップを遂行することができる。
【００９４】
図１２は、図１１に含まれたセット電圧を決定するステップの一例を詳細に示すフローチャートである。
【００９５】
図１２を参照すれば、Ｓ１３１１ステップで、リセット電流の感知レベルＩＲＥＳＥＴと、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとの差が、第１範囲（すなわち、分布範囲）より小さいか否かを判断する。判断結果、リセット電流の感知レベルＩＲＥＳＥＴと、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとの差が、第１範囲より小さい場合には、Ｓ１３１５ステップを遂行する。一方、判断結果、リセット電流の感知レベルＩＲＥＳＥＴとリセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとの差が、第１範囲より大きい場合には、Ｓ１３１２ステップを遂行する。ここで、第１範囲は、あらかじめ決定される。具体的には、半導体装置の信頼性をさらに向上させようとする場合に、第１範囲はさらに狭く決定される。
【００９６】
Ｓ１３１２ステップで、リセット電流の感知レベルＩＲＥＳＥＴが、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより小さいか否かを判断する。判断結果、リセット電流の感知レベルＩＲＥＳＥＴ、がリセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより小さい場合には、Ｓ１３１３ステップを遂行する。一方、判断結果、リセット電流の感知レベルＩＲＥＳＥＴが、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより大きい場合には、Ｓ１３１４ステップを遂行する。
【００９７】
Ｓ１３１３ステップで、セット電圧ＶＳＥＴが上昇するようにセット電圧ＶＳＥＴを変更する。具体的には、リセット電流の感知レベルＩＲＥＳＥＴがリセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより小さければ、可変抵抗素子１０を「オフ」状態から「オン」状態に転換させるために必要なエネルギーレベルは、相対的に大きい。
【００９８】
Ｓ１３１４ステップで、セット電圧ＶＳＥＴが低下するように、セット電圧ＶＳＥＴを変更する。具体的には、リセット電流の感知レベルＩＲＥＳＥＴがリセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより大きければ、可変抵抗素子１０を「オフ」状態から「オン」状態に転換させるために必要なエネルギーレベルは、相対的に小さい。
【００９９】
従って、Ｓ１３１３ステップ及びＳ１３１４ステップで、前述のように、リセット電流の分布によって、セット電圧ＶＳＥＴが上昇または低下するように、セット電圧ＶＳＥＴを変更させることによって、可変抵抗素子１０が「オン」状態である場合、可変抵抗素子１０のエネルギーレベルは、相対的に均一である。
【０１００】
Ｓ１３１５ステップで、セット電圧ＶＳＥＴを維持させる。具体的には、リセット電流の感知レベルＩＲＥＳＥＴとリセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとの差が、第１範囲より小さい場合には、セット電圧を変更する必要性が大きくないので、セット電圧ＶＳＥＴを維持させると決定することができる。
【０１０１】
図１３は、図１１に含まれたセット電圧を決定するステップの他の例を詳細に示すフローチャートである。
【０１０２】
図１３を参照すれば、Ｓ１３２１ステップで、リセット電流の感知レベルＩＲＥＳＥＴと、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとが実質的に同一であるか否かを判断する。判断結果、リセット電流の感知レベルＩＲＥＳＥＴと、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとが実質的に同じである場合には、Ｓ１３２５ステップを遂行する。一方、判断結果、リセット電流の感知レベルＩＲＥＳＥＴと、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍとが実質的に同一ではない場合には、Ｓ１３２２ステップを遂行する。
【０１０３】
Ｓ１３２２ステップで、リセット電流の感知レベルＩＲＥＳＥＴが、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより小さいか否かを判断する。判断結果、リセット電流の感知レベルＩＲＥＳＥＴがリセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより小さい場合、Ｓ１３２３ステップを遂行する。一方、判断結果、リセット電流の感知レベルＩＲＥＳＥＴが、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより大きい場合、Ｓ１３２４ステップを遂行する。
【０１０４】
Ｓ１３２３ステップで、セット電圧ＶＳＥＴが上昇するように、セット電圧ＶＳＥＴを変更する。具体的には、リセット電流の感知レベルＩＲＥＳＥＴが、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより小さければ、可変抵抗素子１０を「オフ」状態から「オン」状態に転換させるために必要なエネルギーレベルは、相対的に大きい。
【０１０５】
Ｓ１３２４ステップで、セット電圧ＶＳＥＴが低下するように、セット電圧ＶＳＥＴを変更する。具体的には、リセット電流の感知レベルＩＲＥＳＥＴが、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍより大きければ、可変抵抗素子１０を「オフ」状態から「オン」状態に転換させるために必要なエネルギーレベルは、相対的に小さい。
【０１０６】
従って、Ｓ１３２３ステップ及びＳ１３２４ステップで、前述のように、リセット電流の分布によって、セット電圧ＶＳＥＴが上昇または低下するように、セット電圧ＶＳＥＴを変更させることによって、可変抵抗素子１０が「オン」状態である場合、可変抵抗素子１０のエネルギーレベルは、相対的に均一である。
【０１０７】
Ｓ１３２５ステップで、セット電圧ＶＳＥＴを維持させる。具体的には、リセット電流の感知レベルＩＲＥＳＥＴと、リセット電流の平均レベルＩＲＥＳＥＴ＿Ｍが実質的に同じである場合には、セット電圧を変更する必要性が大きくないので、セット電圧ＶＳＥＴを維持させると決定することができる。
【０１０８】
図１４は、本発明の他の実施形態による可変抵抗素子を含む半導体装置の動作方法を概略的に示したブロック図である。この実施形態による半導体装置の動作方法は、図１１の実施形態による半導体装置の動作方法の変形例である。以下、実施形態間の重複する説明は省略する。
【０１０９】
図１４を参照すれば、第１電圧（例えば、リセット電圧ＶＲＥＳＥＴ）を印加する第１ステップ（Ｓ１１０）、第１電流（例えば、リセット電流ＩＲＥＳＥＴ）を印加する第２ステップ（Ｓ１２０）が順に遂行される。可変抵抗素子にマルチレベルのデータを保存しようとする場合、感知されたリセット電流ＩＲＥＳＥＴが、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを判断する第３ステップ（Ｓ１２５）が遂行される。
【０１１０】
その後、第２電圧（例えば、セット電圧ＶＳＥＴ）を決定する第４ステップ（Ｓ１３０）、及び決定された前記第２電圧を可変抵抗素子に印加する第５ステップ（Ｓ１４０）が順に遂行される。前述のように、前記第４ステップ（Ｓ１３０）の間、決定された第２電圧（例えば、セット電圧ＶＳＥＴ）は、感知されたリセット電流ＩＲＥＳＥＴの分布、すなわち、可変抵抗素子のオフ抵抗ＲＯＦＦの分布を基にして、決定されたものである。また、第５ステップ（Ｓ１４０）の間、印加されたセット電圧ＶＳＥＴは、前記分布を考慮して、その大きさまたはパルス幅が調節された調節電圧（modulated voltage）である。従って、第４ステップ（Ｓ１３０）で考慮された前記分布は、第３ステップ（Ｓ１２５）で考慮された検証範囲とは、互いに異なるということに留意する。
【０１１１】
第５ステップ（Ｓ１４０）で調節されたセット電圧（modulated ＶＳＥＴ）が印加された後、可変抵抗素子にリセット電圧ＶＲＥＳＥＴが印加される第６ステップ（Ｓ１５０）が遂行される。前記第５ステップ（Ｓ１４０）を介して、可変抵抗素子のエネルギーが相対的に均一になる。従って、前記第６ステップ（Ｓ１５０）によって、可変抵抗素子が「オフ」状態に変化した場合、オフ抵抗ＲＯＦＦの分布が相当に低減される。
【０１１２】
選択的に、可変抵抗素子に流れるリセット電流ＩＲＥＳＥＴを感知する第７ステップ（Ｓ１６０）がさらに遂行される。前記第７ステップ（Ｓ１６０）によって感知されたリセット電流ＩＲＥＳＥＴは、可変抵抗素子に正確な（マルチレベル）データが保存されたか否かということや、可変抵抗素子に保存されたデータの分布特性が良好であるか否かなどを判断するのに使われる。
【０１１３】
図１５は、図１４の半導体装置の動作方法を介して、可変抵抗素子にデータが保存される過程を示したものである。
【０１１４】
図１４及び図１５を参照すれば、第１ステップ（Ｓ１１０）が遂行され、可変抵抗素子が「オフ」状態に変化し、第２ステップ（Ｓ１２０）が遂行されて可変抵抗素子のリセット電流ＩＲＥＳＥＴが感知される。感知されたリセット電流（１）が、約１．５ｘ１０−６Ａであり、一定範囲２σ内に存在しない。その場合、第４ステップ（Ｓ１３０）の間、セット電圧ＶＳＥＴが３Ｖから３．１Ｖに調節され、第５ステップ（Ｓ１４０）の間、調節されたセット電圧（２）が前記可変抵抗素子に印加される。その後、第６ステップ（Ｓ１５０）が遂行され、その後、第７ステップ（Ｓ１６０）によって、可変抵抗素子のリセット電流ＩＲＥＳＥＴが感知された結果、感知されたリセット電流（３）が、約５ｘ１０−６Ａであり、一定範囲２σ内に存在することになる。
【０１１５】
第７ステップ（Ｓ１６０）の遂行結果、リセット電流ＩＲＥＳＥＴが一定範囲２σ内に存在しない場合、第５ステップないし第７ステップ（Ｓ１４０，Ｓ１５０，Ｓ１６０）が反復される。例えば、第１ステップ（Ｓ１１０）が遂行され、可変抵抗素子が「オフ」状態に変化し、第２ステップ（Ｓ１２０）が遂行され、可変抵抗素子のリセット電流ＩＲＥＳＥＴが感知される。感知されたリセット電流（４）が、約２ｘ１０−６Ａであり、一定範囲２σ内に存在しない。その場合、第４ステップ（Ｓ１３０）の間、セット電圧ＶＳＥＴが３Ｖから３．０８Ｖに調節され、第５ステップ（Ｓ１４０）の間、調節されたセット電圧（５）が前記可変抵抗素子に印加される。その後、第６ステップ（Ｓ１５０）が遂行され、その後第７ステップ（Ｓ１６０）によって、可変抵抗素子のリセット電流ＩＲＥＳＥＴが感知された結果、感知されたリセット電流（６）が、約２．５ｘ１０−６Ａであり、一定範囲２σ内に存在しない。その場合、第５ステップ（Ｓ１４０）及び第６ステップ（Ｓ１５０）が再遂行され、調節されたセット電圧（７）である３．０７Ｖが、可変抵抗素子にさらに印加される。その後、第７ステップ（Ｓ１６０）によって、可変抵抗素子のリセット電流ＩＲＥＳＥＴが感知された結果、感知されたリセット電流（８）が、約５ｘ１０−６Ａであり、一定範囲２σ内に存在することになる。
【０１１６】
このように、第５ステップ（Ｓ１４０）及び第６ステップ（Ｓ１５０）が遂行された結果、可変抵抗素子のオフ電流の分布が改善され、従って、可変抵抗素子を含む半導体装置の信頼性が向上するのである。
【０１１７】
図１６は、本発明の技術的思想によるさらに他の実施形態による半導体装置の動作方法を概略的に示したブロック図である。この実施形態による半導体装置の動作方法は、図１１及び図１２の実施形態による半導体装置の動作方法の変形例である。以下、実施形態間の重複する説明は省略する。
【０１１８】
図１６を参照すれば、図１１で説明したように、第１ステップ（Ｓ１１０）が遂行され、可変抵抗素子が「オフ」状態に変化し、第２ステップ（Ｓ１２０）が遂行され、可変抵抗素子のリセット電流ＩＲＥＳＥＴが感知される。選択的に、第１ステップ（Ｓ１１０）の遂行前に、可変抵抗素子にセット電圧が印加される第５ステップ（Ｓ１４０）が遂行されもする。
【０１１９】
第２ステップ（Ｓ１２０）後、感知された第１電流（すなわち、リセット電流ＩＲＥＳＥＴ）が、マルチレベルデータのレベルと対応する検証範囲内に含まれるか否かを判断する第３ステップ（Ｓ１２５）が遂行される。前記第３ステップ（Ｓ１２５）で、感知された前記第１電流が、前記検証範囲内に含まれない場合、感知された前記第１電流が、前記検証範囲より大きければ、前記第１ステップないし前記第３ステップ（Ｓ１１０，Ｓ１２０，Ｓ１２５）が再遂行される。すなわち、第１電流が大きい状態であるので、マルチレベルデータのレベルに達することできない場合であるから、可変抵抗素子に流れる第１電流が低減するように、可変抵抗素子に第２電圧（すなわち、リセット電圧ＶＲＥＳＥＴ）を再印加し、前記可変抵抗を高抵抗状態（すなわち、第２抵抗）に変化させる。
【０１２０】
また、前記第３ステップ（Ｓ１２５）で、感知された前記第１電流（すなわち、リセット電流ＩＲＥＳＥＴ）が前記検証範囲内に含まれない場合、感知された前記第１電流が、前記検証範囲より小さければ、可変抵抗素子が、マルチレベルデータのレベルを超えた場合であるから、さらに可変抵抗素子を高抵抗状態（すなわち、第２抵抗）から低抵抗状態（すなわち、第１抵抗）に変化させねばならない。従って、前記可変抵抗素子の前記抵抗を、前記第２抵抗（高抵抗から前記第１抵抗に変更するための第２電圧（すなわち、セット電圧ＶＳＥＴ））を印加する第５ステップ（Ｓ１４０）を遂行し、その後、可変抵抗素子の抵抗が高抵抗状態になるように、前記第１ステップないし前記第３ステップ（Ｓ１１０，Ｓ１２０，Ｓ１２５）が順に遂行される。
【０１２１】
第３ステップ（Ｓ１２５）が遂行された結果、感知された第１電流（すなわち、リセット電流ＩＲＥＳＥＴ）が前記検証範囲内に含まれ、可変抵抗素子の抵抗が、マルチレベルデータと対応する抵抗になった場合、前記感知された第１電流の分布を基に、次のループに印加される第２電圧（例えば、セット電圧ＶＳＥＴ）を決定する第４ステップ（Ｓ１３０）が遂行される。かような第４ステップ（Ｓ１３０）は、第１電流（すなわち、可変抵抗素子のリセット電流ＩＲＥＳＥＴ）の分布を、前記第１電流の平均レベルと比較するステップであり、具体的なステップは、図１２で説明した通りである。
【０１２２】
図１２で説明したように、第４ステップ（Ｓ１３０）は、前記第１電流の感知レベルと、前記第１電流の平均レベルとの差を判断するステップ（Ｓ１３１１）を含んでもよい。前記ステップ（Ｓ１３１１）の間、感知されたリセット電流の感知レベルＩＲＥＳＥＴと、平均レベルＩＲＥＳＥＴ＿Ｍとの差が、分布範囲内であるか否かを判断する。その後、前記差が第２範囲より大きければ、前記第２電圧を変更するステップ（Ｓ１３１３またはＳ１３１４）を遂行することができ、前記差が第２範囲より小さければ、前記第２電圧を維持するステップ（Ｓ１３１５）を遂行することができる。
【０１２３】
特に、第２電圧を変更するステップ（Ｓ１３１３またはＳ１３１４）で、前記感知レベルが、前記第１電流の前記平均レベルより小さい場合、前記第２電圧を前記第２電圧より大きい第３電圧に変更し（Ｓ１３１３）、前記感知レベルが、前記第１電流の前記平均レベルより大きい場合、前記第２電圧を、前記第２電圧より小さい第４電圧に変更する（Ｓ１３１４）。
【０１２４】
第４ステップ（Ｓ１３０）後、データを再プログラムするために、可変抵抗素子に第２電圧（すなわち、セット電圧ＶＳＥＴ）を印加する第５ステップ（Ｓ１４０）、及び可変抵抗素子に第１電圧（すなわち、リセット電圧ＶＲＥＳＥＴ）を印加する第６ステップ（Ｓ１５０）が遂行される。また、図１４で説明したように、第６ステップ（Ｓ１５０）が遂行された後、可変抵抗素子に流れる第１電流（すなわち、リセット電流ＩＲＥＳＥＴ）を感知する第７ステップ（Ｓ１６０）が遂行されもする。すなわち、可変抵抗素子に保存されたデータの信頼性を向上させるために、第１ステップないし第７ステップが反復され、従って、エンデュランス・ループ（endurance loop）が形成される。
【０１２５】
図１７は、本発明の技術的思想によるさらに他の実施形態による半導体装置の動作方法を概略的に示したブロック図である。この実施形態による半導体装置の動作方法は、図１６の実施形態による半導体装置の動作方法の変形例でがある。以下、実施形態間の重複する説明は省略する。
【０１２６】
図１７を参照すれば、第４ステップ（Ｓ１３０）は、前記第１電流の感知レベルと、前記第１電流の平均レベルとの差を判断するステップ（Ｓ１３１１）を含んでもよい。前記ステップ（Ｓ１３１１）の間、感知されたリセット電流の感知レベルＩＲＥＳＥＴと、平均レベルＩＲＥＳＥＴ＿Ｍとの差が、分布範囲内であるか否かが判断される。その後、前記差が分布範囲より大きければ、前記第２電圧を変更するステップ（Ｓ１３１３またはＳ１３１４）を遂行し、前記差が第２範囲より小さければ、エンデュランス・ループが終了される。その場合、データ保存完了信号が制御部（図示せず）に伝達され、従って、前記制御部は、読み取り信号に応答して保存されたデータを出力することができる。
【０１２７】
図１８は、本発明の一実施形態による可変抵抗素子を含む半導体装置を示す回路図である。
【０１２８】
図１８を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であって、不揮発性メモリ装置の単位セルＭＣ１は、可変抵抗素子Ｒ及びダイオードＤを含んでもよい。ここで、可変抵抗素子Ｒは、図１に図示された可変抵抗素子１０、または図２に図示された可変抵抗素子１０’と実質的に同一に具現される。可変抵抗素子Ｒの一端は、ビットラインＢＬに連結され、他端は、ダイオードＤに連結される。ダイオードＤは、双方向に動作可能であり、ワードラインＷＬに印加される電圧によって、単位セルＭＣ１に対する選択動作を遂行することができる。
【０１２９】
半導体装置がシングルビット不揮発性メモリ素子である場合、可変抵抗素子Ｒにリセット電圧が印加されれば、可変抵抗素子Ｒは、低抵抗から高抵抗に変化し、データ「０」が書き込まれ、セット電圧が印加されれば、可変抵抗素子Ｒは、高抵抗から低抵抗に変化し、データ「１」が書き込まれる。このとき、セット電圧は、可変抵抗素子Ｒが高抵抗状態である場合、可変抵抗素子Ｒに流れるリセット電流の分布、言い換えれば、可変抵抗素子Ｒのオフ抵抗の分布を基にして決定される。
【０１３０】
図１９は、本発明の他の実施形態による可変抵抗素子を含む半導体装置を示す回路図である。
【０１３１】
図１９を参照すれば、半導体装置は、例えば、不揮発性メモリ装置であって、不揮発性メモリ装置の単位セルＭＣ２は、可変抵抗素子Ｒ及びアクセス・トランジスタＴを含んでもよい。ここで、可変抵抗素子Ｒは、図１に図示された可変抵抗素子１０、または図２に図示された可変抵抗素子１０’と実質的に同一に具現される。可変抵抗素子Ｒの一端は、ビットラインＢＬに連結され、他端は、アクセス・トランジスタＴに連結される。アクセス・トランジスタＴは、ワードラインＷＬに連結されるゲート、可変抵抗素子Ｒの他端に連結されるドレイン、及びソースラインＳＬに連結されるソースを有する。このとき、アクセス・トランジスタＴは、ワードラインＷＬに印加される電圧により、オン／オフになり、単位セルＭＣ２に対する選択動作を遂行することができる。
【０１３２】
半導体装置がシングルビット不揮発性メモリ素子である場合、可変抵抗素子Ｒにリセット電圧が印加されれば、可変抵抗素子Ｒは、低抵抗から高抵抗に変化し、データ「０」が書き込まれ、セット電圧が印加されれば、可変抵抗素子Ｒは、高抵抗から低抵抗に変化し、データ「１」が書き込まれる。このとき、セット電圧は、可変抵抗素子Ｒが高抵抗状態である場合、可変抵抗素子Ｒに流れるリセット電流の分布、言い換えれば、可変抵抗素子Ｒのオフ抵抗分布を基にして決定される。
【０１３３】
図２０は、図１９の半導体装置の一例を示す断面図である。
【０１３４】
図２０を参照すれば、半導体基板１００の所定領域に、素子分離膜１０５が提供されて活性領域を限定する。活性領域内に、互いに離隔されたドレイン領域１１０及びソース領域１１５が提供される。ドレイン領域１１０及びソース領域１１５間の活性領域上には、ゲート絶縁膜１２０が配置され、ゲート絶縁膜１２０上には、ゲート電極１２５が配置される。このとき、ゲート電極１２５は、延びてワードラインの役割を行ったり、あるいはワードラインと連結されもする。かようなゲート電極１２５、ドレイン領域１１０及びソース領域１１５は、アクセス・トランジスタＴを構成する。
【０１３５】
アクセス・トランジスタＴ上には、第１層間絶縁膜１３０が形成され、第１層間絶縁膜１３０内には、第１コンタクトプラグＣＰ１及び第２コンタクトプラグＣＰ２が形成される。ソース領域１１５は、第１コンタクトプラグＣＰ１によって、ソースライン（ＳＬ）１３５に連結され、ドレイン領域１１０は、第２コンタクトプラグＣＰ２によって、下部電極１４０に連結される。
【０１３６】
第１層間絶縁膜１３０上には、第２層間絶縁膜１６０が形成され、第２層間絶縁膜１６０内の一部領域には、下部電極１４０、可変抵抗物質層１４５及び上部電極１５０が順次に形成される。上部電極１５０は、第３コンタクトプラグＣＰ３を介して、ビットライン１７０と連結される。かような下部電極１４０、可変抵抗物質層１４５及び上部電極１５０は、可変抵抗素子Ｒを構成し、可変抵抗素子Ｒは、図１の可変抵抗素子１０に対応する。
【０１３７】
以上では、本発明の実施形態による可変抵抗素子が、シングルビット不揮発性メモリ素子のような半導体装置に含まれる場合について前述した。しかし、本発明の実施形態による可変抵抗素子は、マルチビット不揮発性メモリ素子のような半導体装置に含まれる場合にも適用される。
【０１３８】
また、本発明の実施形態による可変抵抗素子は、論理ゲートに含まれてロジック回路にも適用され、このとき、ロジック回路の面積を狭め、集積度を向上させることができる。具体的には、本発明の一実施形態による可変抵抗素子は、メモリスタ（memristor）に適用される。従って、メモリスタの動作方法は、図７ないし図１３に図示された半導体装置の動作と実質的に類似して具現される。ここで、メモリスタは、電流の方向や量などを記憶し、記憶された電流の方向や量などによって抵抗が変化する特性を有する素子を示す。
【０１３９】
図２１は、本発明の一実施形態によるメモリカードを示す概略図である。
【０１４０】
図２１を参照すれば、メモリカード２００は、制御器２１０とメモリ２２０とを含むが、制御器２１０とメモリ２２０は、電気的な信号を交換するように配置される。例えば、制御器２１０で命令を送れば、メモリ２２０は、データを伝送する。メモリ２２０は、前述の本発明の実施形態のうちいずれか一つによる可変抵抗素子を含む不揮発性メモリ装置を含んでもよい。
【０１４１】
かようなメモリカード２００は、多種のカード、例えば、メモリスティック・カード（memory stick card）、スマートメディア・カード（ＳＭ：smart media card）、セキュアデジタル・カード（ＳＤ：secure digital）、ミニセキュアデジタル・カード（ｍｉｎｉ ＳＤ：mini secure digital card）またはマルチメディア・カード（ＭＭＣ：multi media card）のようなメモリ装置に利用されてもよい。
【０１４２】
図２２は、本発明の一実施形態による電子システムを概略的に示すブロック図である。
【０１４３】
図２２を参照すれば、電子システム３００は、プロセッサ３１０、メモリ３２０、入出力装置３３０及びインターフェース３４０を含んでもよい。電子システム３００は、モバイルシステム、または情報を伝送したり伝送されるシステムであってもよい。前記モバイルシステムは、ＰＤＡ（personal digital assistant）、携帯用コンピュータ（portable computer）、ウェブタブレット（web tablet）、無線ホン（wireless phone）、モバイルホン（mobile phone）、デジタルミュージックプレーヤ（digital music player）またはメモリカード（memory card）であってもよい。
【０１４４】
プロセッサ３１０は、プログラムを実行し、電子システム３００を制御する役割を行うことができる。ここで、プロセッサ３１０は、例えば、マイクロプロセッサ（microprocessor）、デジタル信号処理器（digital signal processor）、マイクロコントローラ（microcontroller）、またはそれらと類似した装置であってもよい。
【０１４５】
入出力装置３３０は、電子システム３００のデータを入力または出力するのに利用される。電子システム３００は、入出力装置３３０を利用し、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。ここで、入出力装置３３０は、例えば、キーパッド（keypad）、キーボード（keyboard）または表示装置（display）であってもよい。
【０１４６】
メモリ３２０は、プロセッサ３１０の動作のためのコード及び／またはデータを保存し、かつ／あるいはプロセッサ３１０で処理されたデータを保存することができる。ここで、メモリ３２０は、前述の本発明の実施形態のうちいずれか一つによる可変抵抗素子を含む不揮発性メモリ装置を含んでもよい。
【０１４７】
インターフェース３４０は、電子システム３００と外部の他の装置とのデータ伝送通路であってもよい。プロセッサ３１０、メモリ３２０、入出力装置３３０及びインターフェース３４０は、バス３５０を介して互いに通信される。
【０１４８】
例えば、電子システム３００は、モバイルホン、ＭＰ３プレーヤ、ナビゲーション（navigation）、携帯用マルチメディア再生機（ＰＭＰ：portable multimedia player、ＰＭＰ）、ＳＳＤ（solid state drive）または家電製品（household appliances）に利用される。
【０１４９】
図２３は、例示的な実施形態による半導体装置５０の概略的なブロック図である。図２３に図示されているように、半導体装置５０は、メモリアレイ２０、制御回路３０及び出力回路４０を含んでもよい。メモリアレイ２０は、図１８ないし図２０に図示されたような複数のユニットセルＭＣ１，ＭＣ２を含んでもよいが、本例示的な実施形態は、これに制限されるものではない。制御回路３０は、メモリアレイ２０に連結されて動作し、ユニットセルＭＣ１，ＭＣ２の可変抵抗素子Ｒから、リセット電流ＩＲＥＳＥＴ及び／またはセット電流ＩＳＥＴを感知するように構成されてもよい。制御回路３０は、ユニットセルＭＣ１，ＭＣ２の可変抵抗素子Ｒから感知された電流、例えば、リセット電流ＩＲＥＳＥＴ及び／またはセット電流ＩＳＥＴを指す信号を受信するように構成される。制御回路３０は、ユニットセルＭＣ１，ＭＣ２の可変抵抗素子Ｒに、リセット電圧ＶＲＥＳＥＴ及び／またはセット電圧ＶＳＥＴを印加するように構成され、前記動作は、例えば、ユニットセルＭＣ１，ＭＣ２の可変抵抗素子Ｒの上部電極及び下部電極の間に電圧を印加することによって遂行される。感知されたリセット電流ＩＲＥＳＥＴに基づいて、制御回路３０は、セット電圧ＶＳＥＴを決定し、ユニットセルＭＣ１，ＭＣ２の可変抵抗素子Ｒに、前記セット電圧ＶＳＥＴを印加する。制御回路３０は、図１１ないし図１４、及び図１６ないし図１７で説明した方法によって、前記セット電圧を決定できるが、例示的な実施形態は、それらに制限されるものではない。出力回路４０は、メモリアレイ２０及び制御回路３０と連結されて動作する。例えば、出力回路４０は、制御回路３０の制御下に、メモリアレイ２０から読み取られたデータを出力するように構成される。
【０１５０】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者に明白なものであろう。
【符号の説明】
【０１５１】
１０，１０’，Ｒ  可変抵抗素子
１１，１４０    下部電極
１２，１４５    可変抵抗物質層
１２ａ          基底薄膜
１２ｂ          酸素交換層
１３，１５０    上部電極
３０            制御回路
４０            出力回路
５０            半導体装置
１００          半導体基板
１０５          素子分離膜
１１０          ドレイン領域
１１５          ソース領域
１２０          ゲート絶縁膜
１２５          ゲート電極
１３０          第１層間絶縁膜
１３５，ＣＬ    ソースライン
１６０          第２層間絶縁膜
１７０，Ｂ      ビットライン
２００          メモリカード
２１０          制御器
２２０，３２０  メモリ
３００          電子システム
３１０          プロセッサ
３３０          入出力装置
３４０          インターフェース
３５０          バス
ＣＰ１          第１コンタクトプラグ
ＣＰ２          第２コンタクトプラグ
Ｄ              ダイオード
ＭＣ１，ＭＣ２  単位メモリ
Ｔ              アクセス・トランジスタ
ＷＬ            ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図６】
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【図９】
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【図１５】
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