(57)【特許請求の範囲】
【請求項１】
絶縁ゲート・バイポーラ・トランジスタ構造体のドリフト領域（１１２）を含む半導体基板と、
前記ドリフト領域（１１２）に接続された、前記絶縁ゲート・バイポーラ・トランジスタ構造体の第１のナノワイヤ構造体（１２０）と、
前記第１のナノワイヤ構造体（１２０）の少なくとも一部分に沿って延在する、前記絶縁ゲート・バイポーラ・トランジスタ構造体の第１のゲート構造体（１３０）と
を備える、絶縁ゲート・バイポーラ・トランジスタ・デバイス（１００）。
【請求項２】
前記第１のゲート構造体（１３０）が、前記第１のゲート構造体（１３０）にゲート電圧を供給するように構成されたゲート電圧源に接続され、または接続可能である、請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項３】
前記ゲート電圧源が、第１の電圧を前記第１のゲート構造体（１３０）に供給して、オン状態での前記絶縁ゲート・バイポーラ・トランジスタ構造体を駆動し、第２の電圧を前記第１のゲート構造体（１３０）に供給して、前記絶縁ゲート・バイポーラ・トランジスタ構造体をオフ状態に駆動するように構成される、請求項２に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項４】
前記絶縁ゲート・バイポーラ・トランジスタ構造体の少なくとも前記ドリフト領域（１１２）が、第１の平均ドーピング濃度での第１の導電性タイプを有し、かつ前記第１のナノワイヤ構造体（１２０）の少なくとも一部分が、第２の平均ドーピング濃度での前記第１の導電性タイプを有し、前記第２の平均ドーピング濃度が、前記第１の平均ドーピング濃度の２倍よりも高い、請求項１から３のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項５】
前記第１のナノワイヤ構造体（１２０）の少なくとも一部分が、前記ドリフト領域（１１２）と、前記第１の導電性タイプを有する前記第１のナノワイヤ構造体（１２０）の前記一部分との間に配置された、第３の平均ドーピング濃度を有する第２の導電性タイプを有し、前記第２の平均ドーピング濃度が、前記第３の平均ドーピング濃度よりも高い、請求項４に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項６】
前記ドリフト領域（１１２）に接続された、前記絶縁ゲート・バイポーラ・トランジスタ構造体の第２のナノワイヤ構造体（２２０）と、
前記第２のナノワイヤ構造体（２２０）の少なくとも一部分に沿って延在する、前記絶縁ゲート・バイポーラ・トランジスタ構造体の第２のゲート構造体（２３０）と
をさらに備える、請求項１から５のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項７】
前記絶縁ゲート・バイポーラ・トランジスタ構造体の少なくとも前記ドリフト領域（１１２）が、第１の導電性タイプを有し、かつ前記第２のナノワイヤ構造体（２２０）の少なくとも一部分が、第２の導電性タイプを有する、請求項６に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項８】
前記第１のゲート構造体（１３０）および前記第２のゲート構造体（２３０）が、前記第１のゲート構造体（１３０）に第１のゲート電圧を供給し、前記第２のゲート構造体（２３０）に第２のゲート電圧を供給するように構成された、少なくとも１つのゲート電圧源モジュールに接続され、または接続可能である、請求項６または７に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項９】
前記第１のゲート構造体（１３０）および前記第２のゲート構造体（２３０）が短絡される、請求項６から８のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１０】
前記第１のナノワイヤ構造体（１２０）と前記第２のナノワイヤ構造体（２２０）との間の距離が、３０ｎｍ〜５０μｍの間である、請求項６から９のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１１】
前記第１のナノワイヤ構造体（１２０）および前記第２のナノワイヤ構造体（２２０）が、エミッタ金属構造体を介して短絡される、請求項６から１０のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１２】
前記絶縁ゲート・バイポーラ・トランジスタ構造体が、前記半導体基板の第１の領域内に第１のタイプのナノワイヤ構造体の複数の基本セルを備え、前記半導体基板の第２の領域内に異なる第２のタイプのナノワイヤ構造体の複数の基本セルを備える、請求項６から１１のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１３】
前記第１のナノワイヤ構造体が、前記半導体基板の半導体材料とは異なる半導体材料を含む、請求項１から１２のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１４】
前記第１のナノワイヤ構造体（１２０）が、前記第１のゲート構造体（１３０）の領域内に２００ｎｍ未満の最小寸法を有する、請求項１から１３のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１５】
前記第１のナノワイヤ構造体（１２０）が、前記第１のゲート構造体（１３０）の領域内に３０ｎｍ〜５μｍの間の長さを有する、請求項１から１４のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１６】
０．５ｎｍ〜２０ｎｍの間の有効な電気的厚さを有するゲート絶縁層（１３２）によって、前記第１のゲート構造体（１３０）が前記第１のナノワイヤ構造体（１２０）から絶縁される、請求項１から１５のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１７】
第１の電荷キャリア・タイプの電荷キャリアによってもたらされる、前記第１のナノワイヤ構造体（１２０）を通る電流の電流強度が、前記絶縁ゲート・バイポーラ・トランジスタ構造体のオン状態での第２の電荷キャリア・タイプの電荷キャリアによってもたらされる、前記第１のナノワイヤ構造体（１２０）を通る電流の少なくとも１０倍の大きさである、請求項１から１６のいずれか一項に記載の絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【請求項１８】
半導体基板（８１０）と、
前記半導体基板（８１０）に接続された電界効果構造体の第１のナノワイヤ構造体（８２０）と、
前記第１のナノワイヤ構造体（８２０）の少なくとも一部分に沿って延在する前記電界効果構造体の第１のゲート構造体（８３０）と、
前記半導体基板（８１０）に接続された前記電界効果構造体の第２のナノワイヤ構造体（８４０）と、
前記第２のナノワイヤ構造体（８４０）の少なくとも一部分に沿って延在する前記電界効果構造体の第２のゲート構造体（８５０）と
を備え、
前記第１のナノワイヤ構造体（８２０）に接続された前記半導体基板（８１０）の少なくとも一部分が、第１の導電性タイプを有し、かつ前記第１のナノワイヤ構造体（８２０）の少なくとも一部分が、前記第１の導電性タイプを有し、
前記第２のナノワイヤ構造体（８４０）に接続された前記半導体基板（８１０）の少なくとも一部分が、第１の導電性タイプを有し、かつ前記第２のナノワイヤ構造体（８４０）の少なくとも一部分が、第２の導電性タイプを有する、半導体デバイス（８００）。
【請求項１９】
前記第１のナノワイヤ構造体（８２０）および前記第２のナノワイヤ構造体（８４０）が、金属構造体を介して短絡される、請求項１８に記載の半導体デバイス。
【請求項２０】
絶縁ゲート・バイポーラ・トランジスタ構造体のドリフト領域を含む半導体基板と、
前記ドリフト領域に接続され、前記ドリフト領域からエミッタ金属構造体に向けて延在する、前記絶縁ゲート・バイポーラ・トランジスタ構造体の半導体構造体であって、少なくとも１つの方向において寸法が２００ｎｍ未満である半導体構造体と、
第１のナノワイヤ構造体の少なくとも一部分に沿って延在する、前記絶縁ゲート・バイポーラ・トランジスタ構造体の第１のゲート構造体と
を備える、絶縁ゲート・バイポーラ・トランジスタ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
各実施形態は、半導体デバイスのオン抵抗を低減するための方策に関し、詳細には、絶縁ゲート・バイポーラ・トランジスタ・デバイス、半導体デバイス、および絶縁ゲート・バイポーラ・トランジスタ・デバイスまたは半導体デバイスを形成するための方法に関する。
【背景技術】
【０００２】
パワー半導体デバイス内部での電力損失は、主に、その半導体デバイスのオン抵抗に起因する。たとえば、絶縁ゲート・バイポーラ・トランジスタのコレクタとエミッタの間のオン抵抗または電圧降下をわずかでも低減すると、デバイスの電力損失を著しく低減することができる。電力損失が低減すると、デバイスの加熱を減少させることができ、また半導体デバイスの耐久性またはライフサイクルを延ばすことができる。さらに、ラッチアップによる破壊の危険を減らすことができる。たとえば、耐久性もしくはライフサイクルが延び、かつ／または電力損失が減少した半導体デバイスを実現することが望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
耐久性もしくはライフサイクルが延び、かつ／または電力損失が減少した半導体デバイスを実現することが求められている。
【課題を解決するための手段】
【０００４】
このような要求は、特許請求の範囲の主題によって満たすことができる。
【０００５】
実施形態によっては、半導体基板、第１のナノワイヤ構造体、および第１のゲート構造体を備える、絶縁ゲート・バイポーラ・トランジスタ・デバイスに関する。この半導体基板は、絶縁ゲート・バイポーラ・トランジスタ構造体のドリフト領域を含み、絶縁ゲート・バイポーラ・トランジスタ構造体の第１のナノワイヤ構造体が、このドリフト領域に接続されている。さらに、絶縁ゲート・バイポーラ・トランジスタ構造体の第１のゲート構造体は、第１のナノワイヤ構造体の少なくとも一部分に沿って延在する。
【０００６】
実施形態によっては、電界効果構造体の半導体基板、第１のナノワイヤ構造体、第１のゲート構造体、第２のナノワイヤ構造体、および第２のゲート構造体を備える半導体デバイスに関する。電界効果構造体の第１のナノワイヤ構造体は、半導体基板に接続され、電界効果構造体の第１のゲート構造体は、第１のナノワイヤ構造体の少なくとも一部分に沿って延在する。さらに、電界効果構造体の第２のナノワイヤ構造体は、半導体基板に接続され、電界効果構造体の第２のゲート構造体は、第２のナノワイヤ構造体の少なくとも一部分に沿って延在する。第１のナノワイヤ構造体に接続された半導体基板の少なくとも一部分は、第１の導電性タイプを有し、第１のナノワイヤ構造体の少なくとも一部分は、この第１の導電性タイプを有する。さらに、第２のナノワイヤ構造体に接続された半導体基板の少なくとも一部分は、第１の導電性タイプを有し、第２のナノワイヤ構造体の少なくとも一部分は、第２の導電性タイプを有する。
【０００７】
さらなる実施形態は、絶縁ゲート・バイポーラ・トランジスタ・デバイスを形成するための方法に関する。この方法は、半導体基板のドリフト領域に接続された、絶縁ゲート・バイポーラ・トランジスタ構造体の第１のナノワイヤ構造体を形成するステップと、第１のナノワイヤ構造体の少なくとも一部分を囲繞する、絶縁ゲート・バイポーラ・トランジスタ構造体の第１のゲート構造体を形成するステップとを含む。
【０００８】
各装置および／または各方法のいくつかの実施形態を、ほんの一例として、添付図を参照しながら以下に説明する。
【図面の簡単な説明】
【０００９】
【図１】絶縁ゲート・バイポーラ・トランジスタ・デバイスの概略断面図を示す。
【図２】絶縁ゲート・バイポーラ・トランジスタ・デバイスの別の概略断面図を示す。
【図３】２つのナノワイヤ構造体の３次元の概略図を示す。
【図４】２つのゲート構造体に囲繞された、２つのナノワイヤ構造体の３次元の概略図を示す。
【図５】絶縁ゲート・バイポーラ・トランジスタ・デバイスのドリフト領域を通して見た、電圧降下、電子密度、および正孔密度を表す図を示す。
【図６】絶縁ゲート・バイポーラ・トランジスタ・デバイスがオフになっているときの、時間経過に伴うゲート電圧、コレクタ電圧、およびコレクタ電流を表す図を示す。
【図７ａ】水平のナノワイヤ構造体を有する絶縁ゲート・バイポーラ・トランジスタ・デバイスの概略上面図を示す。
【図７ｂ】図７ａに示すデバイスのゲート・フィンガに沿った切断部の概略断面図を示す。
【図７ｃ】図７ａに示すデバイスのｎワイヤに沿った概略断面図を示す。
【図８】半導体デバイスの概略断面図を示す。
【図９】絶縁ゲート・バイポーラ・トランジスタ・デバイスを形成するための方法のフローチャートを示す。
【発明を実施するための形態】
【００１０】
次に、いくつかの例示的な実施形態が示してある添付図面を参照しながら、様々な例示的な実施形態をより詳細に説明する。各図において、線、層、および／または領域の厚さは、説明を明確にするために誇張されていることがある。
【００１１】
したがって、例示的な実施形態は、様々な修正形態および代替形態が実現可能であるが、それらの実施形態は、各図において一例として示してあり、本明細書において詳細に説明する。しかし、開示された特定の形態に例示的な実施形態を限定する意図はなく、それどころか、例示的な実施形態は、本開示の範囲にある全ての修正形態、均等物、および代替形態を包含することを理解されたい。各図の説明を通して、同様の番号は、同様または類似の要素を指す。
【００１２】
ある要素が別の要素に「接続」または「結合」しているとみなされるとき、この要素は、その他の要素に直接接続もしくは結合することができ、または介在要素が存在してもよいことが理解されよう。対照的に、ある要素が別の要素に「直接接続」または「直接結合」しているとみなされるとき、介在要素は存在しない。各要素間の関係を記述するのに使用される他の用語（たとえば、「〜の間」と「直接〜の間」、「隣接する」と「直接隣接する」など）は、同様に解釈すべきである。
【００１３】
本明細書において使用される専門用語は、具体的な実施形態を説明するためだけのものであり、例示的な実施形態を限定するものではない。本明細書では、単数形「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈から明らかにそうでないと分かる場合を除き、複数形をも含むものである。用語「備える」、「備えている」、「含む」、および／または「含んでいる」は、本明細書において使用されるとき、明記された特徴、整数、ステップ、動作、要素、および／または構成部品の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成部品および／またはそれらのグループの存在または追加を排除しないことがさらに理解されよう。
【００１４】
特に定義のない限り、本明細書において使用されている全ての用語（技術用語および科学用語を含む）は、例示的な実施形態が属する技術分野の当業者によって一般的に理解されているのと同じ意味を有する。たとえば、一般的に使用される辞書に定義されている用語などの各用語は、関連技術との関連で、その意味と一致する意味を有するものと解釈すべきであり、本明細書で明示的にそう定義しない限り、理想的または過度に形式的な判断で解釈されるものではないことがさらに理解されよう。
【００１５】
図１には、一実施形態による、絶縁ゲート・バイポーラ・トランジスタ・デバイス１００、または絶縁ゲート・バイポーラ・トランジスタ・デバイスの一部分の概略断面図が示してある。絶縁ゲート・バイポーラ・トランジスタ・デバイス１００は、絶縁ゲート・バイポーラ・トランジスタ構造体のドリフト領域１１２を含む半導体基板を備える。さらに、絶縁ゲート・バイポーラ・トランジスタ・デバイス１００は、（第１の）ナノワイヤ構造体１２０、および（第１の）ゲート構造体１３０を備える。絶縁ゲート・バイポーラ・トランジスタ構造体の（第１の）ナノワイヤ構造体１２０は、ドリフト領域１１２に接続されている。さらに、絶縁ゲート・バイポーラ・トランジスタ構造体の（第１の）ゲート構造体１３０は、（第１の）ナノワイヤ構造体１２０の少なくとも一部分に沿って延在する。
【００１６】
ナノワイヤ構造体に対応するゲート構造体を実装することにより、ナノワイヤを通る実質的なユニポーラ電流をゲート構造体が制御することによって、絶縁ゲート・バイポーラ・トランジスタ構造体を制御することができる。たとえば、ｎチャネル絶縁ゲート・バイポーラ・トランジスタ構造体では、この絶縁ゲート・バイポーラ・トランジスタ構造体のオン状態において、実質的に電子のみがナノワイヤ構造体を通過することができる。ナノワイヤ構造体を実質的なユニポーラ電流が流れることにより、絶縁ゲート・バイポーラ・トランジスタ構造体のオン抵抗を著しく低減することができる。さらに、不要なラッチアップの発生を著しく減らすことができる。このようにして、電力損失を低減することができ、かつ／または絶縁ゲート・バイポーラ・トランジスタ・デバイスの耐久性もしくはライフサイクルを延ばすことができる。
【００１７】
絶縁ゲート・バイポーラ・トランジスタ構造体のドリフト領域１１２は、この絶縁ゲート・バイポーラ・トランジスタ構造体のエミッタ部分とコレクタ部分を分離する、絶縁ゲート・バイポーラ・トランジスタ構造体の一部分である。たとえば、絶縁ゲート・バイポーラ・トランジスタ構造体のエミッタ部分は、第１のナノワイヤ構造体１２０および第１のゲート構造体１３０によって実装してもよい。さらに、半導体基板は、ドリフト領域１１２の導電タイプ（たとえばｐまたはｎ）とは異なる導電タイプ（たとえばｎまたはｐ）を有する、（たとえば、半導体基板の裏側に配置されている）コレクタ領域１１４を含む。
【００１８】
たとえば、ドリフト領域１１２は、半導体基板の表側に配置された、半導体基板の一領域（たとえば、ｎチャネルＩＧＢＴでのｎドーピングを含む）でもよく、コレクタ領域は、半導体基板の裏側に配置された層（たとえば、ｎチャネルＩＧＢＴでのｐドーピングを含む）によって実装してもよい。
【００１９】
半導体基板の主表面すなわち表側面は、半導体表面上の金属層、絶縁層、および／またはパッシベーション層に向かう、半導体基板の半導体表面でもよい。（たとえば、半導体基板を他から分離する結果として生じる）半導体基板の基本的に垂直な縁部と比較して、半導体基板の主表面は、横方向に延在する基本的に水平な面でもよい。半導体基板の主表面は、基本的に平坦な面でよい（たとえば、製造プロセスまたはトレンチによる半導体構造体の凹凸を無視する）。すなわち、半導体基板の主表面は、半導体材料と、半導体基板の絶縁層、金属層またはパッシベーション層との間の界面でもよい。
【００２０】
場合によっては、ドリフト領域１１２とコレクタ領域１１４の間に、フィールド・ストップ領域を配置してもよい。フィールド・ストップ領域は、ドリフト領域１１２（たとえばｎ−）よりも高いドーピング濃度（たとえばｎ＋）を有し得る。
【００２１】
第１のナノワイヤ構造体１２０は、その寸法が少なくとも１方向で１μｍ未満の半導体構造体でもよい。第１のナノワイヤ構造体１２０は、半導体基板のドリフト領域１１２から、絶縁ゲート・バイポーラ・トランジスタ構造体の金属接点または金属層（たとえば、エミッタ金属構造体）まで延在してもよい。すなわち、第１のナノワイヤ構造体は、半導体基板の主表面から垂直に、金属層または金属接点に向けて延在してもよい。たとえば、絶縁ゲート・バイポーラ・トランジスタ構造体のオン状態においては、電流（たとえばエミッタ電流）が、金属接点からドリフト領域１１２に流れてもよく、またはその逆に流れてもよい。第１のナノワイヤ構造体１２０は、実質的に円形、三角形、正方形または長方形の断面（たとえば、ナノワイヤ構造体を通る電流方向に垂直な断面）を有してもよい。第１のナノワイヤ構造体１２０が、ある方向において、別の垂直方向（たとえば、１μｍ未満の方向でもよい）よりも著しく大きい（たとえば、１０倍の大きさを超え、５０倍の大きさを超え、または１００倍の大きさを超える）延長部分を有する、実質的に長方形の断面を有してもよい場合、フィンタイプのナノワイヤ構造体も実現可能でよい。
【００２２】
たとえば、第１のナノワイヤ構造体１２０は、第１のゲート構造体１３０の領域（たとえば、ゲート構造体がそれに沿って延在するナノワイヤ構造体の一部分）内に、最小寸法（たとえば、実質的に円形の構造体の直径、または長方形の構造体の短い方の寸法）を有してもよく、それは、２００ｎｍ未満（または、１００ｎｍ未満、５０ｎｍ未満、もしくは２０ｎｍ未満、たとえば、１５ｎｍ、３０ｎｍ、２０ｎｍ、もしくは１０ｎｍ）でもよい。さらに、第１のナノワイヤ構造体１２０は、第１のゲート構造体１３０の領域（たとえば、ゲート構造体がそれに沿って延在するナノワイヤ構造体の一部分）内に、（たとえば、ナノワイヤ構造体を通る電流方向に平行な）長さを有してもよく、それは、３０ｎｍ〜５０μｍの間（または３０ｎｍ〜５μｍの間、もしくは５０ｎｍ〜１μｍの間、もしくは１００ｎｍ〜５００ｎｍの間、たとえば、１５ｎｍ、１００ｎｍ、２００ｎｍ、５００ｎｍ、もしくは１μｍ）でもよい。第１のナノワイヤ構造体１２０は、ボトムアップ手法（たとえば、気体／液体／固体技法）でエピタキシャル成長によって、または、たとえばリソグラフィおよびエッチングによって形成してもよい。
【００２３】
第１のナノワイヤ構造体１２０は、（たとえば、半導体基板の主表面に垂直に延在する垂直なナノワイヤ構造体向けに）半導体基板のドリフト領域１１２から直接開始してもよく、または、（たとえば、図７ａ〜ｃに示す水平なナノワイヤ構造体向けに）ドリフト領域１１２に電気的に接続してもよい。
【００２４】
絶縁ゲート・バイポーラ・トランジスタ構造体は、絶縁ゲート・バイポーラ・トランジスタの機能を実現する構造体でもよい。絶縁ゲート・バイポーラ・トランジスタ構造体は、裏側のコレクタ領域１１４および／またはドリフト領域１１２を、たとえば他の絶縁ゲート・バイポーラ・トランジスタ構造体と共用してもよい。さらに、絶縁ゲート・バイポーラ・トランジスタ構造体は、対応する第１のゲート構造体を有する１つまたは複数の第１のナノワイヤ構造体を備えてもよい。たとえば、絶縁ゲート・バイポーラ・トランジスタ構造体は、この絶縁ゲート・バイポーラ・トランジスタ構造体をオフにしている間にドリフト領域から正孔を放電させる構造体を備えてもよい。
【００２５】
絶縁ゲート・バイポーラ・トランジスタ・デバイス１００は、たとえば、前述の構造体を形成することができる任意の半導体処理技術によって実装してもよい。すなわち、絶縁ゲート・バイポーラ・トランジスタ・デバイス１００の半導体基板は、たとえば、シリコン・ベースの半導体基板、炭化ケイ素ベースの半導体基板、ヒ化ガリウム・ベースの半導体基板、または窒化ガリウム・ベースの半導体基板でもよい。半導体基板は、ＳＯＩ（シリコン・オン・インシュレータ）基板、ＳＯＮ（シリコン・オン・ナッシング）基板でもよく、または、たとえばエピタキシャル層によって実装してもよい。
【００２６】
第１のゲート構造体１３０（たとえば、多結晶シリコンまたは金属）は、ゲート絶縁層１３２によって、第１のナノワイヤ構造体１２０から電気的に絶縁してもよい。第１のゲート構造体１３０は、第１のナノワイヤ構造体１２０の少なくとも一部分に沿って延在する。第１のゲート構造体１３０に印加される電圧ＶＧは、ナノワイヤ構造体１２０内の導電チャネルに影響を及ぼし、その結果、電界効果構造体が形成される。第１のゲート構造体１３０は、１つの側面のみにおいて、または２つの側面（たとえば、フィンタイプのナノワイヤ構造体の両側）において、第１のナノワイヤ構造体１２０に沿って延在してもよく、（たとえば、図４に示すように）第１のナノワイヤ構造体１２０の一部分を（完全に）囲繞してもよい。
【００２７】
第１のナノワイヤ構造体１２０の少なくとも１つの方向での寸法が小さいことにより、第１のゲート構造体１３０に印加される電圧は、ナノワイヤ構造体内の電荷キャリアに大きな影響を及ぼすことがある。このようにして、有効な電気的厚さの薄い、小さいナノワイヤ構造体および／もしくはゲート絶縁体を形成することにより、かつ／または、たとえば対応する電圧を第１のゲート構造体１３０に印加することによって、実質的に完全なボリューム・インバージョンを実現可能にすることもできる。
【００２８】
たとえば、ゲート絶縁層１３２は、たとえば０．５ｎｍ〜１００ｎｍの間（または２０ｎｍ）の有効な電気的厚さ（たとえば、酸化ケイ素層、または相対的に厚いが、対応する厚さを有する二酸化ケイ素層と同じ影響を及ぼすｈｉｇｈ−ｋ誘電体の厚さ）を有してもよい。
【００２９】
第１のナノワイヤ構造体１２０は、ドリフト領域１１２に接続され（たとえば、導電性材料を用いて直接または電気的に接続され）、（たとえば、外部の電圧源に接続可能なパッドを用いて）エミッタ電圧ＶＥに接続されても、または接続可能でもよい。同様に、コレクタ領域１１４は、（たとえば、外部の電圧源もしくはアースに接続されたパッドもしくは裏側の電極を用いて）コレクタ電圧ＶＣに接続されてもよく、または接続可能でもよい。さらに、第１のゲート構造体１３０は、ゲート電圧源ＶＧ（たとえば、内部の配線を介した内部電圧源、またはデバイスのパッドを介した外部電圧源）に接続され、または接続可能であり、この電圧源は、たとえば第１のゲート構造体１３０にゲート電圧を供給するように構成されている。たとえば、内部または外部のゲート電圧源は、第１の電圧（たとえば、結果として第１の所望のゲート／エミッタ電圧になる）を第１のゲート構造体１３０に供給して、オン状態（たとえば、最大電流または公称電流の状態）での絶縁ゲート・バイポーラ・トランジスタ構造体を駆動してもよく、第２の電圧を第１のゲート構造体１３０に供給して、オフ状態での絶縁ゲート・バイポーラ・トランジスタ構造体を駆動してもよい。
【００３０】
第１のナノワイヤ構造体１２０内のドーピング濃度および導電性タイプは、第１のゲート構造体１３０に印加されるカットオフ電圧に影響を及ぼして、絶縁ゲート・バイポーラ・トランジスタ構造体を、オン状態からオフ状態に、またはオフ状態からオン状態になるよう駆動することができる。
【００３１】
たとえば、第１のナノワイヤ構造体１２０は、このナノワイヤ構造体全体を通して、導電性タイプがドリフト領域１１２と同じでもよい。この場合、たとえばゲート／エミッタ電圧ＶＧＥが０に等しい場合には、第１のナノワイヤ構造体１２０は自己導電性構造体でもよい。ｎチャネルＩＧＢＴ構造体においては、負のゲート／エミッタ電圧を印加して、絶縁ゲート・バイポーラ・トランジスタ構造体をオフ状態になるよう駆動してもよい。
【００３２】
第１のナノワイヤ構造体１２０は、ドリフト領域１１２と同様のドーピング濃度を有してもよく、または著しく高いドーピング濃度を有してもよい。すなわち、絶縁ゲート・バイポーラ・トランジスタ構造体の少なくともドリフト領域１１２は、第１の平均ドーピング濃度（たとえば、１×１０１２〜１×１０１５）での第１の導電性タイプ（たとえば、ｎチャネルＩＧＢＴでのｎドーピング）を有してもよく、第１のナノワイヤ構造体１２０の少なくとも一部分は、第２の平均ドーピング濃度（たとえば、１×１０１７〜１×１０２１）での第１の導電性タイプを有してもよい。平均ドーピング濃度は、対象となる領域にわたって平均化された、体積当たりのドーパントの数でもよい。たとえば、第２の平均ドーピング濃度は、第１の平均ドーピング濃度の２倍よりも高くてよい（または、１０倍もしくは１００倍よりも高くてよい）。このようにして、第１のナノワイヤ構造体１２０の少なくとも一部分の内部の高いドーピング濃度により、少数電荷キャリア（たとえば、ｎチャネルＩＧＢＴでの正孔）の電流を低減することができる。
【００３３】
場合によっては、第２の導電性タイプ（たとえば、ｎチャネルＩＧＢＴでのｐドーピング）を有する追加領域を、第１のナノワイヤ構造体１２０の一部分（第１のゲート構造体がそれに沿って延在する第１のナノワイヤ構造体の一部分）の内部に形成して、第１のゲート構造体１３０によって制御することができる。すなわち、第１のナノワイヤ構造体１２０の少なくとも一部分は、ドリフト領域１１２と、第１の導電性タイプを有する第１のナノワイヤ構造体１２０の一部分との間に配置された、第３の平均ドーピング濃度を有する第２の導電性タイプを含んでもよい（たとえば、図２に示す）。このようにして、絶縁ゲート・バイポーラ・トランジスタ構造体のカットオフ電圧または閾値電圧が影響を受け、その結果、たとえばゲート／エミッタ電圧が０に等しい場合、絶縁ゲート・バイポーラ・トランジスタ構造体はオフ状態になってもよい。
【００３４】
たとえば、第２の平均ドーピング濃度は、第３の平均ドーピング濃度（たとえば、１０１２〜１０１４）の２倍よりも高い（または、１０倍もしくは１００倍よりも高い）。
【００３５】
たとえば、第１のナノワイヤ構造体１２０を通る電流の電流強度が、第１の電荷キャリア・タイプ（たとえば、ｎチャネルＩＧＢＴ構造体での電子）の荷電キャリアによってもたらすことができるよう、また、絶縁ゲート・バイポーラ・トランジスタ構造体のオン状態での第２の電荷キャリア・タイプ（たとえば、ｎチャネルＩＧＢＴ構造体での正孔）の電荷キャリアによってもたらされる、第１のナノワイヤ構造体１２０を通る電流の少なくとも１０倍（または、１００倍、もしくは５００倍、もしくは１０００倍）の大きさにできるよう、第１のナノワイヤ構造体１２０のドーパント分布および／または寸法決めを選択することができる。このような電気接続は、たとえば単極性と考えてもよい。このようにして、絶縁ゲート・バイポーラ・トランジスタ構造体のオン抵抗を著しく低減することができる。
【００３６】
電荷キャリア閉込めの低減を加速するため、またはオフ時のドリフト領域１１２内部の電子正孔プラズマを激減させるため、ドリフト領域１１２に関連して第２のナノワイヤ構造体を形成してもよい。絶縁ゲート・バイポーラ・トランジスタ構造体の第２のナノワイヤ構造体２２０は、あるサイズを有してもよく、かつ／または、たとえば第１のナノワイヤ構造体１２０に関連して述べた実現可能な方法に従って形成してもよい。
【００３７】
さらに、第２のナノワイヤ構造体の少なくとも一部分に沿って延在する、第２のゲート構造体を実装してもよい（たとえば、図２に示す）。第２のナノワイヤ構造体を通る電流は、第２のゲート構造体に印加される電圧によって制御可能でもよく、これは、たとえば、第１のゲート構造体１３０によって、第１のナノワイヤ構造体１２０を通る電流を制御するのと似ている。
【００３８】
たとえば、絶縁ゲート・バイポーラ・トランジスタ構造体の少なくともドリフト領域１１２が、第１の導電性タイプを有する場合、第２のナノワイヤ構造体の少なくとも一部分は、第２の導電性タイプを有する。このようにして、ドリフト領域１１２と、第２の導電性タイプを有する第２のナノワイヤ構造体２２０の一部分との間に、ｐｎ接合を形成してもよい。このようにして、第１のナノワイヤ構造体を通って流れる電荷キャリアとはキャリア・タイプが逆の電荷キャリア（たとえば、ｎチャネルＩＧＢＴにおいて、第１のナノワイヤ構造体を流れる電子、および第２のナノワイヤ構造体を流れる正孔）用のユニポーラ電流経路を設けてもよい。
【００３９】
ドリフト領域１１２、およびナノワイヤ構造体１２０の少なくとも一部分は、第１の導電性タイプ（たとえば、ｎまたはｐ）を有してもよく、第２のナノワイヤ構造体の少なくとも一部分は、第２の導電性タイプ（たとえば、ｐまたはｎ）を有してもよい。第１の導電性タイプは、（たとえば、アルミニウム・イオンもしくはホウ素イオンに起因する）ｐドーピング、または（たとえば、窒素イオン、リン・イオン、もしくはヒ素イオンを組み込むことに起因する）ｎドーピングを示してもよい。したがって、第２の導電性タイプは、逆のｎドーピングまたはｐドーピングを示す。すなわち、第１の導電性タイプがｐドーピングを示し、第２の導電性タイプがｎドーピングを示すことがあり、またはその逆もある。
【００４０】
たとえば、絶縁ゲート・バイポーラ・トランジスタ構造体のオン状態において、実質的にＩＧＢＴ構造体を通る電流全体が、１つまたは複数の第１のナノワイヤ構造体１２０を流れることがあり（たとえば、９０％を超え、９５％を超え、または９９％を超える）、１つまたは複数の第２のゲート構造体２３０に適切な電圧を印加することによって、１つまたは複数の第２のナノワイヤ構造体が非導電状態に維持される場合がある。電源オフになっている間、１つまたは複数の第１のナノワイヤ構造体１２０を通る電流の流れは、１つまたは複数の第１のゲート構造体１３０に印加される適切な電圧によって遮断することができ、逆の電荷キャリア・タイプ（たとえば、ｎチャネルＩＧＢＴでの正孔）の電流は、たとえば第２のゲート構造体２３０に適切な電圧を印加することによって、１つまたは複数の第２のナノワイヤ構造体を通って流れることができるようになる。このようにして、電源オフ時のドリフト領域１１２内部の電子正孔プラズマの低減または激減を加速することができる。このようにして、ＩＧＢＴ構造体のスイッチオフの柔軟性およびエネルギー損失を改善することができる。したがって、デバイスの耐久性および／またはライフサイクルを延ばすことができる。
【００４１】
少なくとも２つのナノワイヤ構造体を備える、絶縁ゲート・バイポーラ・トランジスタ・デバイス２００の一実施形態が図２に示してある。絶縁ゲート・バイポーラ・トランジスタ・デバイス２００（ナノワイヤＩＧＢＴ）の実施形態は、図１に示す実施形態と同様であるが、前述の通り、少なくとも追加の第２のナノワイヤ構造体２２０および第２のゲート構造体２３０を備える。
【００４２】
たとえば、第１のゲート構造体１３０および第２のゲート構造体２３０は、第１のゲート構造体１３０に第１のゲート電圧を供給し、第２のゲート構造体２３０に第２のゲート電圧を供給するように構成された、少なくとも１つのゲート電圧源モジュール（たとえば、共通の内部もしくは外部の両方の電源、または別々の内部もしくは外部のそれぞれの電源）に接続してもよく、または接続可能でもよい。第１のゲート電圧および第２のゲート電圧は同じでもよい。たとえば、第１のゲート構造体１３０および第２のゲート構造体２３０は短絡していてもよい。あるいは、第１のゲート電圧および第２のゲート電圧は、互いに無関係に選択可能とすることができる。このようにして、第２のナノワイヤ構造体２２０を通るチャネルは、第１のナノワイヤ構造体１２０を通るチャネルとは無関係に制御可能とすることができる。
【００４３】
たとえば、第１のナノワイヤ構造体１２０と第２のナノワイヤ構造体２２０との間の距離は、３０ｎｍ〜５０μｍの間（または、５０ｎｍ〜１μｍの間）でもよい。場合によっては、複数の第１のナノワイヤ構造体、および／または複数の第２のナノワイヤ構造体がともに、１つまたは複数の絶縁ゲート・バイポーラ・トランジスタ構造体を実装してもよい。１つの絶縁ゲート・バイポーラ・トランジスタ構造体を実装するのに使用される、複数の第１のナノワイヤ構造体および／または複数の第２のナノワイヤ構造体は、たとえば、絶縁ゲート・バイポーラ・トランジスタ・デバイスの所望の最大電流に応じて選択してもよい。
【００４４】
絶縁ゲート・バイポーラ・トランジスタ構造体は、ナノワイヤ構造体の、１つまたは複数の等しいもしくは異なる基本セルを備えてもよい。ナノワイヤ構造体の基本セルは、指定された形状、ドーピング分布、ドーピング濃度、および／もしくは（ゲート構造体とナノワイヤ構造体の間の）酸化物の厚さを有する、指定された数（たとえば、１、２、３、４またはそれを超える）の第１のナノワイヤ構造体、ならびに指定された形状、ドーピング分布、ドーピング濃度、および／もしくは（ゲート構造体とナノワイヤ構造体の間の）酸化物の厚さを有する、指定された数（たとえば、１、２、３、４またはそれを超える）の第２のナノワイヤ構造体を備えてもよく、これらは、互いに指定された距離だけ離れている。様々な基本セルが、様々な数の第１のナノワイヤ構造体、様々な数の第２のナノワイヤ構造体、ナノワイヤ構造体間の様々な距離、ならびに／または様々な形状、ドーピング分布、ドーピング濃度、および／もしくは酸化物の厚さのナノワイヤ構造体を含んでもよい。絶縁ゲート・バイポーラ・トランジスタ構造体は、ナノワイヤ構造体の等しい基本セルのみを備えてもよく、またはナノワイヤ構造体の異なる基本セルを備えてもよい。たとえば、絶縁ゲート・バイポーラ・トランジスタ構造体は、半導体基板の第１の領域内に（たとえば、絶縁ゲート・バイポーラ・トランジスタ・デバイスのセル領域内に）第１の基本セル・タイプを含んでもよく、半導体基板の第２の領域内に、異なる第２の基本セル・タイプを含んでもよい。たとえば、第１の基本セル・タイプは、ナノワイヤ構造体密度（たとえば、領域当たりのナノワイヤ構造体）が、第２の基本セル・タイプよりも高くてもよい。たとえば、このような基本セルは、図８に示す半導体デバイスの電界効果構造によって実装してもよい。
【００４５】
たとえば、第１のナノワイヤ構造体１２０および第２のナノワイヤ構造体２２０は、エミッタ金属構造体（たとえば、アルミニウムまたは銅）を介して短絡してもよい。エミッタ金属構造体は、たとえば、絶縁ゲート・バイポーラ・トランジスタ・デバイスの積層の金属層の一部分によって実装してもよい。エミッタ金属構造体と接触しているナノワイヤ構造体の各端部は、高濃度ドープ領域（たとえば１０１８／ｃｍ３超）でもよい。このようにして、ナノワイヤ構造体とエミッタ金属構造体の間に、オーム接点を形成することができる。あるいは、エミッタ金属構造体と接触しているナノワイヤ構造体の端部は、ドープ領域の濃度が相対的に低くてもよい（たとえば１０１８／ｃｍ３未満）。このようにして、ナノワイヤ構造体とエミッタ金属構造体の間に、ショットキー接点を形成することができる。ショットキー接点はさらに、それぞれのナノワイヤ構造体を通る少数電荷キャリアの電流を低減することができる。ショットキー接点をさらに改善するため、それぞれの接点タイプに対してｎタイプ接点またはｐタイプ接点に好都合な様々な金属を使用することができる（たとえば、ｐタイプでのＡｌ、ｎタイプでのＥｒ）。
【００４６】
図２に示す一例では、ドリフト領域１１２、第１のナノワイヤ構造体１２０、および第２のナノワイヤ構造体２２０は、前述の通り平均ドーピング濃度を有する。第１のナノワイヤ構造体１２０は、ドリフト領域１１２と接触している第１の部分を含み、この第１の部分は、ドリフト領域１１２と同じ第１の導電性タイプ、および実質的に同じ第１の平均ドーピング濃度（たとえば、１×１０１２〜１×１０１４）を有し、ドリフト領域１１２から第１のナノワイヤ構造体１２０の第２の部分まで延在する。第１のナノワイヤ構造体１２０の第２の部分２１８は、第２の導電性タイプを有し、その結果、第１のナノワイヤ構造体１２０の第１の部分に向けて第１のｐｎ接合２１６が形成され、第１の導電性タイプを有する第１のナノワイヤ構造体１２０の第３の部分に向けて第２のｐｎ接合２１４が形成される。第１のナノワイヤ構造体１２０の第２の部分は、第３のドーピング濃度（たとえば、１×１０１７〜１×１０２１）を有し、第１のナノワイヤ構造体１２０の第３の部分は、第２のドーピング濃度（たとえば、１×１０１７〜１×１０２１）を有する。第１のナノワイヤ構造体１２０の第２の部分は、第１のナノワイヤ構造体１２０の領域内に配置され、それに沿って第１のゲート構造体１３０が延在する。第２のナノワイヤ構造体２２０は、第２の導電性タイプを有し、ドリフト領域１１２に向かうｐｎ接合２２２を形成する。たとえば、ｐｎ接合２２２は、第２のゲート構造体２３０がそれに沿って延在する第２のナノワイヤ構造体２２０の領域の外側に配置される。あるいは、ｐｎ接合２２２は、ワイヤの内側（ゲート構造体がそれに沿って延在するナノワイヤの一部分の内部、または、ゲート構造体がそれに沿って延在するナノワイヤの一部分の上方もしくは下方）に配置することができる。たとえば、ドリフト領域１１２およびゲート構造体は、絶縁層２４０（たとえば酸化ケイ素）によって他の導電性構造体から絶縁される。
【００４７】
図２に示す例は、提案した考え方に関して説明した１つもしくは複数の態様、または、前述した、もしくは後述する１つもしくは複数の実施形態（たとえば図１）に対応する、１つまたは複数の任意選択の追加の特徴を含んでもよい。
【００４８】
図２には、たとえば、提案したナノワイヤ構造体の２Ｄ切断面の一例が示してある。ｎワイヤが左にあり、ｐワイヤが右にある。両方のワイヤが、ゲート絶縁体およびゲートによって囲繞されている。
【００４９】
提案した３Ｄ構造（図２、図３、および図４参照）は、容易にシリコンのオン状態限界に達することができ、かつ／または、たとえばキャパシタンスを低減させ、ラッチアップの頑強性を改善することができる。一態様は、バルク・ドリフト領域を有する２つのシリコン・ナノワイヤ・アレイＭＯＳＦＥＴの組合せである。ナノワイヤ・アレイのうちの一方がｐＭＯＳＦＥＴの役割を果たし、もう一方がｎＭＯＳＦＥＴの役割を果たす。各ナノワイヤ・アレイは、あるキャリア・タイプ、すなわち電子か正孔のいずれかにおける電流に実質的に適応するだけでよい。シミュレーションでのナノワイヤの長さ（たとえば図３および図４）は１００ｎｍであり、直径は１０ｎｍであり、囲繞している酸化物の厚さは５ｎｍである。各ナノワイヤ間の距離は、たとえば１５０ｎｍの範囲である。この例では、ゲートは、多結晶シリコンのゲート・オール・アラウンド構成にあり、多結晶シリコンの厚さは５０ｎｍである。１つのｎワイヤおよび１つのｐワイヤを含む基本セルのサイズは、たとえば１μｍ×１μｍになることもある。
【００５０】
正孔での伝導は、オン状態でほぼ完全に抑圧することができ、その結果、たとえば良好な、または最適なプラズマ分布を実現することができる。たとえば、同様の、または全く同じ垂直構造の場合（図５参照）、ＶＣＥ（ｓａｔ）は、基準トレンチＩＧＢＴでの約１．７Ｖから、ナノワイヤＩＧＢＴでの約０．９Ｖまで降下することがある。ワイヤ内では電圧降下が１ｍＶ未満になり得、ドリフト領域では電圧降下が０．２Ｖになり得、ｐｎ接合では０．７Ｖの電圧降下が支配的になり得る。
【００５１】
たとえば、単一のゲート構成では、ターンオフ時には、ｎワイヤ内のｎチャネルがオフになり、同時にｐワイヤ内のｐチャネルがオンになる。したがって、ｐワイヤを通る正孔電流によってプラズマの除去が可能になり、薄いゲート誘電体に起因する良好な静電特性により、たとえば、事実上ラッチアップが起こり得ない。ナノワイヤＩＧＢＴでは、ラッチアップは、ｐｎ接合に依存するのではなく、ゲートによって制御されるワイヤの電位に依存することがある。この電位は、このような小さいナノワイヤにおいて非常に良好に制御することができるが、それというのも、このナノワイヤがボリューム・インバージョンの効果を利用できるからである。量子化効果によって、電子または正孔における最小の電位がそれぞれ、絶縁体界面からワイヤの中心に向けて移動し、したがって、たとえば移動度への有害な表面効果を最小限に抑えることができる。ｎワイヤでのｐ領域のワイヤ電位は、ゲートによって非常に良好に固定することができるため、たとえば、ｎワイヤ内を流れる正孔電流が仮に大きくても、接合部を順方向バイアスすることができない。さらに、ボリューム・インバージョンにより、印加されたゲート電圧に応じて、各ワイヤは実質的に純粋なユニポーラ・デバイスの役割を確実に果たすことができる。
【００５２】
たとえば、ワイヤ先端でのユニポーラ・エミッタ接点によって、別々のｎワイヤおよびｐワイヤの考え方は、さらに直径が大きくなっても効果がある。ナノワイヤの直径が非常に小さく、たとえば＜２０ｎｍの場合、ワイヤおよび接点の抵抗値は増大することがある。所望の値にまで抵抗率が小さくなるまで、追加のｎワイヤおよびｐワイヤを単位セルに加えることよって、これを補償することができる。
【００５３】
酸化物の厚さを薄くすると、ストライプ形状ではキャパシタンスが大きくなるが、ナノワイヤを使用することで、キャパシタンス全体を劇的に減らすことができる。これによって、確実にスイッチングが高速になり、スイッチング損失が低くなる。シミュレーションでは、長さが１００ｎｍのワイヤで、直径が１０ｎｍ、かつ囲繞しているゲート酸化物の厚さが５ｎｍの場合に（たとえば、２Ｄシミュレーションでは図６参照）、ｔｄ（ｏｆｆ）＜５００ｎｓ（スイッチング時間）を実現することができる。プラズマ・スイープ・アウト時間は、他のＩＧＢＴのスイープ・アウト時間と類似していてもよく、それというのも、このスイープ・アウト時間は、たとえばナノワイヤを使用することによって影響を受けることのないドリフト領域内のプラズマ前面の力学によって支配される可能性があるからである。これは、ターンオフ損失が基準トレンチＩＧＢＴに匹敵することを意味することがある。シミュレーションでは、トレンチＩＧＢＴは、ターンオフ損失が２２ｍＪになることがあり、提案されたナノワイヤＩＧＢＴでは、たとえば損失が２５ｍＪを示すことがある。したがって、Ｅｏｆｆ／Ｖｃｅｓａｔのトレードオフをかなり改善することができる。
【００５４】
ｎワイヤおよびｐワイヤにおいて別々のゲート・ドライバを使用することによって、さらに改善することができる。たとえば、ｎの経路が閉じる数十ｎｓ前に正孔の経路が開く可能性がある場合、プラズマの実際のスイープ・アウトの前に、このプラズマが非飽和し始める。これにより、スイッチング損失および時間をさらに削減することができる。
【００５５】
図３には、実現可能な基本セル（シリコンのみ）の３Ｄでの概略の一例が示してある。各ナノワイヤが、接近して配置されている。
【００５６】
図４には、ゲート・オール・アラウンド配置でのナノワイヤへの、３Ｄズームの一例が示してある。
【００５７】
図５には、提案したナノワイヤＩＧＢＴにおける、オン状態でのポテンシャル分布およびプラズマ密度の一例が示してある。電子密度５２０および正孔密度５３０は、半導体基板の表面（ドリフト領域とナノワイヤ構造体の間の０μｍでの界面）および（１１０μｍでの）ｐエミッタから低下する。図示したｅ擬フェルミポテンシャルは、ドリフト領域にわたる電圧降下を示す。この電圧降下は、（ドリフト領域とｐエミッタの間の）ｐｎ接合に左右される。
【００５８】
図６には、ストリップ形状のトランジスタの２Ｄシミュレーションでのスイッチング挙動の一例が示してある。ここで、２Ｄでのキャパシタンスが大きいと、ｔｄ（ｏｆｆ）が長くなる。３Ｄでは、たとえば、３Ｄワイヤ・トランジスタにおいて、ｔｄ（ｏｆｆ）が５００ｎｓ未満まで短縮される。
【００５９】
図７には、概略上面図（絶縁体なし）、および一実施形態による絶縁ゲート・バイポーラ・トランジスタ・デバイスの２つの概略断面図（ゲート・フィンガに沿った切断図と、ｎワイヤに沿った切断図）が示してある。図７に示した絶縁ゲート・バイポーラ・トランジスタ・デバイスの実装形態は、図２に示した実装形態と同様である。しかし、ナノワイヤ構造体は、垂直ではなく、水平に（半導体基板の表面にほぼ平行に）配置される。
【００６０】
第１のナノワイヤ構造体７２０は、ドリフト領域１１２に接続された第１のバイア７１０から、エミッタ金属７５０に接続された第１のエミッタ構造体７３０まで延在する。ゲート構造体７４０によって囲繞された第１のナノワイヤ構造体７２０の一部分が、ドリフト領域１１２の表面とほぼ平行に延在する。さらに、第１のナノワイヤ構造体７２０は、図２に示す第１のナノワイヤ構造体の垂直ドーピング分布に対応する、水平方向でのドーピング分布を有する。第１のエミッタ構造体７３０は、たとえば高濃度ｎドープ・シリコン（たとえば１０１８／ｃｍ３超）を含んでもよく、またはそれから構成してもよい。
【００６１】
第２のナノワイヤ構造体７２２は、ドリフト領域１１２に接続された第２のバイア７１２から、エミッタ金属７５０に接続された第２のエミッタ構造体７３２まで延在する。ゲート構造体７４０によって囲繞された第２のナノワイヤ構造体７２２の一部分が、ドリフト領域１１２の表面とほぼ平行に延在する。さらに、第２のナノワイヤ構造体７２２は、図２に示すデバイスに関して説明した第２のナノワイヤ構造体の垂直ドーピング分布に対応する、水平方向でのドーピング分布を有する。第２のエミッタ構造体７３２は、たとえば高濃度ｐドープ・シリコン（たとえば１０１８／ｃｍ３超）を含んでもよく、またはそれから構成してもよい。
【００６２】
第１のナノワイヤ構造体７２０および第２のナノワイヤ構造体７２２は、ドリフト領域に至るバイアとエミッタ構造体との間の、共通のゲート構造体７４０によって囲繞されるか、または埋め込まれる。あるいは、第１のナノワイヤ構造体７２０および第２のナノワイヤ構造体７２２は、独立したゲート構造体よって囲繞されても、または埋め込まれてもよい。
【００６３】
図７には、たとえば、単一ゲート構成での水平ナノワイヤ対の概略図が示してある。
【００６４】
図７に示す例は、提案した考え方に関して説明した１つもしくは複数の態様、または、前述した、もしくは後述する１つもしくは複数の実施形態（たとえば、図１もしくは図２）に対応する、１つまたは複数の任意選択の追加の特徴を含んでもよい。
【００６５】
実施形態によっては、優れた性能を有するデュアル・ナノワイヤ・タイプのＩＧＢＴに関する。開示された考え方は、たとえば、次世代のＩＧＢＴにとって重要になり得るいくつかの特徴、すなわちオン状態での損失の劇的な低減、すなわち動的損失（Ｅｏｆｆ）を増大させることのないＶＣＥ（ｓａｔ）の低減、および／または寄生ラッチアップに対する著しく改善された頑強性に取り組む。
【００６６】
ＩＧＢＴ構造体は、たとえば、μｍスケールの平面／トレンチ・セル、または＞１００ｎｍの幅広トレンチ・メサ・セルを使用する。たとえば、寸法とは無関係のこのようなセルは、最適なＶＣＥ（ｓａｔ）を実現することができないが、それというのも、トレンチ底部での電子正孔プラズマ濃度が、メサを通って抜け出る正孔によって制限されるからである。正孔の経路が上部セルに設けることができるため、電子および正孔の経路は、メサ内で互いに密接に保持され、共通のｎ／ｐ上部エミッタ接点を通って、両方ともデバイスを抜け出す。しかし、電流経路がすぐ側に隣接すると、潜在的にラッチアップに至る可能性がある。
【００６７】
たとえば、提案した考え方に基づいて、ＩＧＢＴ内でのエミッタ側のプラズマ濃度におけるシリコン限界に到達可能になる可能性がある。この限界に達することができる場合、ＶＣＥ（ｓａｔ）が最適になり得る。やはりストライプ・セル構造体を使用することによって、オン状態でエミッタ正孔電流を消失される限界に達することができる。ストライプ・セル構造体は、たとえば、提案した考え方によるデバイスと比較して、酸化物が薄くてチャネル幅が広いため、酸化物のキャパシタンスが相対的に大きいことがある。
【００６８】
たとえば、２つの小径ナノワイヤＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）を使用することが提案され、これは、オフのときに、正孔電流から電子を分離するためのユニポーラ伝達を特徴とする。このことにより、オン状態での正孔電流を阻止することを可能にでき、これによって、オン状態での損失に優れ、ドリフト領域を非飽和にするための抵抗性経路を低くすることができる。さらに、通常のラッチアップが発生しやすいｐｎ接合を、ナノワイヤ内のゲート制御されたポテンシャル障壁で置き換えることによって、ラッチアップを防止することができる。
【００６９】
シミュレーションで提示された実施形態（たとえば、図３および図４）では、１μｍ×１μｍの大きさの基本セル・サイズを使用し、各セルは、たとえば２つのナノワイヤを備える。しかし、十分大きい電流を実現するのに必要ならば、さらにｎワイヤおよびｐワイヤを加えることができる。所与のチップ・サイズにおいて、セル・サイズが、チップ当たりのワイヤの数、したがってチャネル幅を決定してもよい。したがって、用途の必要性に従って、ユニット・セル・サイズを調整することができる。これらのナノワイヤの一方が、ｎＭＯＳＦＥＴの役割を果たし、もう一方がｐＭＯＳＦＥＴの役割を果たしてもよい。一方のワイヤにｎタイプ接点を実装し、もう一方のワイヤにｐタイプ接点を実装することによって、この動作を実現することができる。ワイヤの典型的な長さは５０ｎｍ〜１μｍの間でもよく、直径は５ｎｍ〜１００ｎｍの間でもよく、ボリューム・インバージョン効果は、シリコンでは３０ｎｍ未満で開始する。２つのナノワイヤ間の距離は、５０ｎｍ〜１μｍの間の範囲でもよい。ワイヤの結晶は、バルク・シリコンとエピタキシャルな関係にあり、ドリフト領域を表してもよい。１２００Ｖのデバイスでは、ドリフト領域の厚さは約１２０μｍでもよく、ベースとなるドーピングは約５ｅ１３／ｃｍ３でもよい。ワイヤは両方とも、高品質のゲート絶縁体およびゲート材料で囲繞してもよい。ゲート絶縁体は、０．５ｎｍ〜２０ｎｍの間の有効な電気的厚さを有してもよい。２つのゲートは、互いに接続することができ、または別々に接触することもできる。
【００７０】
以下に、また既にこれまでに、構造体の各部分について、いくつかの製造方法および変形形態を説明している。
【００７１】
たとえば、ナノワイヤは、垂直または水平に配置することができる（たとえば、図１または図７参照）。垂直に配置する場合、たとえば気体／液体／固体技法によるボトムアップ手法で、ナノワイヤをエピタキシャルに成長させることができる。規則的なワイヤ配置を実現するため、たとえば多孔質アルミナを使用して「テンプレーテッド成長」技法を使用することで、各ワイヤを成長させてもよい。別の手法は、リソグラフィおよびエッチングによってワイヤを作製することである。遠紫外線リソグラフィ、ナノインプリント・リソグラフィ、または直接ビーム・リソグラフィ（たとえばｅビーム）によって、必要な小さい寸法を実現することができる。エッチングは、たとえば、特別なＲＩＥ（ＩＣＰ）（反応性イオン・エッチング誘導結合プラズマ）プロセスなど、異方性が高くてもよい。エッチング後、たとえば水素アニーリングを使用することによって、ワイヤの表面を平滑化することができる。別の選択肢は、比較的粗いリソグラフィから開始し、酸化およびエッチングを使用して、シリコンの直径を低減させることでもよい。トップダウンの場合、ｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの形状は、たとえば円形ナノワイヤに限定されない。さらに、たとえば総合キャパシタンスが過度に増大しない限り、比較的長い「フィン」タイプの構造体も選択肢である。
【００７２】
たとえば、ワイヤ・エッチングの前後いずれかで、構造化されたマスクを用いて非常に低いエネルギーでイオン注入またはプラズマ・ドーピングをおこなうことによって、２つの異なるワイヤ・タイプのドーピングを実行することができる。ボトムアップ成長での別の選択肢は、成長中のインサイチュ・ドーピングである。しかし、２つの連続した成長プロセスが必要になることがあり、第２の成長プロセス中に、たとえば酸化物層によるさらなる成長から、ワイヤの第１のセットが保護される。
【００７３】
ワイヤを水平に配置する場合、トップダウン・プロセスを実行してもよいが、それというのも、比較的容易にワイヤの位置を制御できるからである。しかし、ボトムアップ・プロセスも実現可能である。開始基板は、貫通ＢＯＸバイア（埋込み酸化物）またはシリコン・オン・ナッシング構造体を有するＳＯＩ（シリコン・オン・インシュレータ）とすることもできる。各ワイヤは、リソグラフィおよび異方性エッチングによって構造化される。各ワイヤは、ワイヤのコレクタ側での９０°の角度が、ドリフト領域の上部に位置するようにして配置してもよく、ＳＯＩまたはＳＯＮのいずれかによって、ワイヤのゲート部分をドリフト領域から隔離してもよい。水平での実施形態では、比較的大きいパッドとしてエミッタ接点を実装してもよく、これをワイヤに接続し、大面積の良好な接点を実現することができる。やはり、エミッタ接点は、たとえば前述の通りドープするか、またはショットキー接点を利用することができる。
【００７４】
オン状態のワイヤ（ｎチャネルＩＧＢＴではｎワイヤであり、逆の場合も同様である）は、たとえば、閾値電圧を所望の値にシフトするため、ボディ・ドーピングを有することがある。これは主に、ボトムアップ・ワイヤまたは水平のトップダウン・ワイヤで実現可能でもよい。垂直のトップダウン・ワイヤでは、接点領域において何らかの遮蔽を有する、角度つきのインプラント・ドーピングまたはプラズマ・ドーピングを実行することもできる。
【００７５】
ｎタイプおよびｐタイプのナノワイヤは、電子および正孔それぞれについて最適な移動度を有する様々な材料を含んでもよく、またそれらから作製してもよい。たとえば、ｐワイヤは、ＳｉＧｅもしくはＧｅ、または正孔移動度が高い他の材料、およびＩｎＡｓもしくは同様のＨＥＭＴ（高電子移動度トランジスタ）材料のｎワイヤを含んでもよく、またそれらから作製してもよい。
【００７６】
たとえば、第１のナノワイヤ構造体ならびに／または第２のナノワイヤ構造体は、半導体基板の半導体材料（たとえばシリコン）とは異なる、半導体材料（たとえば、シリコンゲルマニウムＳｉＧｅ、ｐタイプのナノワイヤ構造体用のゲルマニウムＧｅ、および／もしくはヒ化インジウムＩｎＡｓ）を含んでもよく、またはそれらから構成してもよい。
【００７７】
ゲート絶縁体は、たとえば、熱成長酸化物、またはコンフォーマル堆積されたｈｉｇｈ−ｋ材料もしくはｌｏｗ−ｋ材料とすることができる。この堆積は、たとえばＬＰＣＶＤ（減圧化学蒸気堆積）またはＡＬＤ（原子層堆積）によって実行することもできる。
【００７８】
ゲートは、たとえば、適切な仕事関数を有する多結晶シリコンまたは金属のいずれかとすることができる。両方の構成において、ゲートは、たとえばＬＰＣＶＤまたは金属ＡＬＤ（たとえば、原子蒸気堆積ＡＶＤ）によってコンフォーマル堆積しなければならない。必要ならば、ゲートは、たとえば堆積の後にリソグラフィおよびエッチングによって構造化することができる。たとえば、２つのワイヤに異なるゲート電圧を供給しなければならない場合、こうした電圧を供給できる配線方式は、たとえば構造化されたゲートによって実装してもよい。
【００７９】
図８には、一実施形態による半導体デバイス８００の概略断面図が示してある。半導体デバイス８００は、半導体基板８１０、この半導体基板８１０に接続された電界効果構造体の第１のナノワイヤ構造体８２０、および第１のナノワイヤ構造体８２０の少なくとも一部分に沿って延在する電界効果構造体の第１のゲート構造体８３０を備える。さらに、半導体デバイス８００は、半導体基板８１０に接続された電界効果構造体の第２のナノワイヤ構造体８４０、および第２のナノワイヤ構造体８４０の少なくとも一部分に沿って延在する電界効果構造体の第２のゲート構造体８５０を備える。第１のナノワイヤ構造体８２０に接続された半導体基板８１０の少なくとも一部分は、第１の導電性タイプを有し、第１のナノワイヤ構造体８２０の少なくとも一部分は、この第１の導電性タイプを有する。さらに、第２のナノワイヤ構造体８４０に接続された半導体基板８１０の少なくとも一部分は、第１の導電性タイプを有し、第２のナノワイヤ構造体８４０の少なくとも一部分は、第２の導電性タイプを有する。
【００８０】
ナノワイヤ構造体を、対応するゲート構造体を用いて実装することにより、ナノワイヤを通る実質的なユニポーラ電流を介して半導体デバイスを制御することができる。ナノワイヤ構造体を実質的なユニポーラ電流が流れることにより、半導体デバイスのオン抵抗を著しく低減することができる。さらに、不要なラッチアップの発生を著しく減らすことができる。このようにして、電力損失を低減することができ、かつ／または半導体デバイスの耐久性もしくはライフサイクルを延ばすことができる。
【００８１】
電界効果構造体は、制御電極またはゲート電極に印加される電位によって、構造体を通る電流を制御できる構造体でもよい（たとえば、電界効果トランジスタ、絶縁ゲート・バイポーラ・トランジスタ、もしくは可変抵抗器）。
【００８２】
前述した、もしくは後述する実施形態に関して、さらなる詳細および態様を説明する（たとえば、第１のナノワイヤ構造体、第１のゲート構造体、第２のナノワイヤ構造体、第２のゲート構造体、半導体基板、導電タイプについて）。図８に示す実施形態は、提案した考え方に関して説明した１つもしくは複数の態様、または、前述した、もしくは後述する１つもしくは複数の実施形態（たとえば、図１もしくは図２）に対応する、１つまたは複数の任意選択の追加の特徴を含んでもよい。
【００８３】
たとえば、第１のナノワイヤ構造体８２０および第２のナノワイヤ構造体８４０は、金属構造体を介して短絡してもよい。すなわち、半導体基板８１０に接続された各端部と逆側の第１のナノワイヤ構造体８２０および第２のナノワイヤ構造体８４０を、同じ金属構造体（たとえばエミッタ金属）に接続してもよい。
【００８４】
実施形態によっては、パワー半導体デバイスに関する。すなわち、これまでに述べた考え方、または前述の１つもしくは複数の実施形態による半導体デバイスは、ブロッキング電圧が２５Ｖを超えてもよい（たとえば、１００Ｖ〜１００００Ｖの間、もしくは５００Ｖ超、１０００Ｖ超、もしくは４０００Ｖ超でもよい）。
【００８５】
図９には、一実施形態による絶縁ゲート・バイポーラ・トランジスタ・デバイスを形成するための方法９００のフローチャートが示してある。この方法は、半導体基板のドリフト領域に接続された、絶縁ゲート・バイポーラ・トランジスタ構造体の第１のナノワイヤ構造体を形成するステップ９１０と、第１のナノワイヤ構造体の少なくとも一部分を囲繞する、絶縁ゲート・バイポーラ・トランジスタ構造体の第１のゲート構造体を形成するステップ９２０とを含む。
【００８６】
ナノワイヤ構造体に対応するゲート構造体を実装することにより、ナノワイヤを通る実質的なユニポーラ電流をゲート構造体が制御することによって、絶縁ゲート・バイポーラ・トランジスタ構造体を制御することができる。たとえば、ｎチャネル絶縁ゲート・バイポーラ・トランジスタ構造体では、この絶縁ゲート・バイポーラ・トランジスタ構造体のオン状態において、実質的に電子のみがナノワイヤ構造体を通過することができる。ナノワイヤ構造体を実質的なユニポーラ電流が流れることにより、絶縁ゲート・バイポーラ・トランジスタ構造体のオン抵抗を著しく低減することができる。さらに、不要なラッチアップの発生を著しく減らすことができる。このようにして、電力損失を低減することができ、かつ／または絶縁ゲート・バイポーラ・トランジスタ・デバイスの耐久性もしくはライフサイクルを延ばすことができる。
【００８７】
前述した、もしくは後述する実施形態に関して、さらなる詳細および態様を説明する（たとえば、第１のナノワイヤ構造体、第１のゲート構造体、半導体基板、ドリフト領域について）。図９に示す実施形態は、提案した考え方に関して説明した１つもしくは複数の態様、または、前述した、もしくは後述する１つもしくは複数の実施形態（たとえば、図１〜図８）に対応する、１つまたは複数の任意選択の追加の作用を含んでもよい。
【００８８】
たとえば、この方法はさらに、ドリフト領域に接続された、絶縁ゲート・バイポーラ・トランジスタ構造体の第２のナノワイヤ構造体を形成するステップと、第２のナノワイヤ構造体の少なくとも一部分を囲繞する、絶縁ゲート・バイポーラ・トランジスタ構造体の第２のゲート構造体を形成するステップとを含んでもよい。
【００８９】
場合によっては、この方法はさらに、第１のナノワイヤ構造体を形成するために使用される半導体材料の少なくとも一部分に、第１の導電性タイプのドーパントを注入するステップと、第２のナノワイヤ構造体を形成するために使用される半導体材料の少なくとも一部分に、第２の導電性タイプのドーパントを注入するステップとを含んでもよい。
【００９０】
各実施形態はさらに、コンピュータまたはプロセッサ上でコンピュータ・プログラムが実行されるとき、上記方法のうちの１つを実行するためのプログラム・コードを有するコンピュータ・プログラムを実現してもよい。前述の様々な方法のステップをプログラム記憶式コンピュータによって実行してもよいことが、当業者には容易に理解されよう。本明細書において、いくつかの実施形態はまた、機械またはコンピュータ読取り可能な、たとえばデジタル・データ記憶媒体などのプログラム記憶装置を対象とするものであり、機械実行可能またはコンピュータ実行可能な命令のプログラムを符号化するものであり、この命令は、先に述べた方法の各作業のうちのいくつかまたは全てを実行する。プログラム記憶装置は、たとえば、デジタル・メモリ、磁気ディスクや磁気テープなどの磁気記憶媒体、ハード・ドライブ、または光学読取りが可能なデジタル・データ記憶媒体でもよい。各実施形態はまた、上記の方法の各作業を実行するようにプログラムされたコンピュータ、または、上記の方法の各作業を実行するようにプログラムされた（フィールド）プログラマブル・ロジック・アレイ（（Ｆ）ＰＬＡ）もしくは（フィールド）プログラマブル・ゲート・アレイ（（Ｆ）ＰＧＡ）を対象とするものである。
【００９１】
説明および図面は、本開示の原理を単に例示するに過ぎない。したがって、本明細書では明瞭に説明したりまたは図示したりしないが、本開示の原理を実施し、本開示の趣旨および範囲内に含まれる様々な構成を、当業者であれば考案できることが理解されよう。さらに、本明細書に記載した全ての例は、主に、本開示の原理、および技術の進歩に対して本発明者が貢献する概念を読者が理解する一助となるための教示目的となることのみが明確に意図されており、具体的に記載したこうした例および条件に限定されることなく解釈されるべきである。さらに、本開示の原理、態様および実施形態、ならびにその具体的な例を説明する、本明細書における全ての記述は、その均等物を含むものである。
【００９２】
（ある種の機能を実行する）「〜ための手段」で示される機能ブロックは、ある機能をそれぞれ実行するように構成された回路を含む機能ブロックとして理解されたい。したがって、「何らかのもののための手段」は、「何らかのものに対して構成された、またはそれに適している手段」と同様に理解してもよい。したがって、ある種の機能を実行するように構成された手段は、こうした手段がこの機能を（所与の時点で）必ず実行することを意味するものではない。
【００９３】
「手段」、「センサ信号を供給するための手段」、「送信信号を生成するための手段」などと表示された任意の機能ブロックを含め、各図に示した様々な要素の機能は、「信号発生器」、「信号処理ユニット」、「プロセッサ」、「制御装置」などの専用ハードウェア、ならびに適切なソフトウェアと共同して実行できるハードウェアを使用することによって実現してもよい。さらに、本明細書に「手段」と記載された任意の実態は、「１つまたは複数のモジュール」、「１つまたは複数の装置」、「１つまたは複数のユニット」などに対応してもよく、またはそれらとして実装してもよい。プロセッサによって実現されるとき、各機能は、単一の専用プロセッサ、単一の共用プロセッサ、またはそのうちのいくつかが共用されてもよい複数の個々のプロセッサによって実現されてもよい。さらに、用語「プロセッサ」または「制御装置」を明示的に使用することは、もっぱらソフトウェアを実行することができるハードウェアを指すものと解釈すべきではなく、それだけには限らないが、デジタル信号プロセッサ（ＤＳＰ）ハードウェア、ネットワーク・プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、ソフトウェアを記憶するための読取り専用メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、および不揮発性記憶装置を暗示的に含んでもよい。通常および／または特注の他のハードウェアも含んでよい。
【００９４】
本明細書における任意のブロック図は、本開示の原理を実施する例示的な回路の概念図を表すことを当業者は理解すべきである。同様に、任意のフローチャート、流れ図、状態遷移図、擬似コードなどは、実質上コンピュータ読取り可能な媒体で表すことができ、したがって、コンピュータまたはプロセッサが明瞭に示してあろうとなかろうと、そうしたコンピュータまたはプロセッサによって実行することができる様々なプロセスを表すことが理解されよう。
【００９５】
さらに、添付の特許請求の範囲は、これにより詳細な説明に援用され、特許請求の範囲において、各請求項は別々の実施形態として独立していてもよい。各請求項は別々の実施形態として独立しているものの、特許請求の範囲において従属請求項が１つまたは複数の他の請求項との特定の組合せに言及してもよいが、他の実施形態も、この従属請求項と他の各従属請求項または独立請求項の主題との組合せを含んでよいことに留意されたい。特定の組合せが意図されないことを明示しない限り、このような組合せが本明細書において提案される。さらに、ある請求項が他の任意の独立請求項に直接依存しない場合でも、この独立請求項に対してその請求項の特徴をも含むことが意図される。
【００９６】
本明細書および特許請求の範囲に開示された方法は、これらの方法のそれぞれの各作業を実行するための手段を有する装置によって実施してもよいことにさらに留意されたい。
【００９７】
さらに、本明細書または特許請求の範囲に開示された複数の動作または機能は、特定の順序にあるものと解釈しなくてもよいことを理解されたい。したがって、複数の動作または機能の開示は、こうした動作または機能が技術的な理由で交換可能にならないのでなければ、これらを特定の順序に限定するものではない。さらに、実施形態によっては、ある単一の動作が複数の副動作を含んでもよく、またはそれらに分解されてもよい。明示的に排除されない限り、こうした副動作は、この単一の動作の開示に含まれてもよく、またその一部でもよい。
【符号の説明】
【００９８】
１００  絶縁ゲート・バイポーラ・トランジスタ・デバイス
１１２  ドリフト領域
１１４  コレクタ領域
１２０  第１のナノワイヤ構造体
１３０  第１のゲート構造体
１３２  ゲート絶縁層
２００  絶縁ゲート・バイポーラ・トランジスタ・デバイス
２１４  第２のｐｎ接合
２１６  第１のｐｎ接合
２１８  第２の部分
２２０  第２のナノワイヤ構造体
２２２  ｐｎ接合
２３０  第２のゲート構造体
２４０  絶縁層
５２０  電子密度
５３０  正孔密度
７１０  第１のバイア
７１２  第２のバイア
７２０  第１のナノワイヤ構造体
７２２  第２のナノワイヤ構造体
７３０  第１のエミッタ構造体
７３２  第２のエミッタ構造体
７４０  ゲート構造体
７５０  エミッタ金属
８００  半導体デバイス
８１０  半導体基板
８２０  第１のナノワイヤ構造体
８３０  第１のゲート構造体
８４０  第２のナノワイヤ構造体
８５０  第２のゲート構造体
９１０  第１のナノワイヤ構造体を形成するステップ
９２０  第１のゲート構造体を形成するステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006027192.tif 000009
【図９】
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