(57)【特許請求の範囲】
【請求項１】
バンドギャップリフェレンスを用いて負基準電圧を発生する負基準電圧発生回路と、
チャージポンプで構成され、所定の負電源電圧を発生して負側電源電圧として上記負基準電圧発生回路に供給する負電圧発生回路とを備える負基準電圧発生システムであって、
上記負基準電圧発生回路は、
非反転入力端子、反転入力端子及び出力端子を有し、正側電源電圧と負側電源電圧で駆動される差動増幅器であって、上記出力端子から第１の抵抗を介して上記非反転入力端子に接続され、上記出力端子から第２の抵抗を介して上記反転入力端子に接続された差動増幅器と、
上記差動増幅器の非反転入力端子に接続されたカソードと、接地されたアノードとを有する第１のダイオードと、
所定の接続点に接続されたカソードと接地されたアノードとをそれぞれ有しかつ互いに並列接続された複数の第２のダイオードと、
上記接続点と上記差動増幅器の反転入力端子端子との間に接続された第３の抵抗とを備え、
上記第１のダイオード及び上記複数の第２のダイオードはそれぞれ、
半導体基板に形成されたＰウェルの中央部に形成されたＮ＋不純物領域で構成されたカソードと、
上記半導体基板において上記カソードを取り囲む位置に形成されたＰ＋不純物領域で構成されたアノードとを有することを特徴とする負基準電圧発生システム。
【請求項２】
上記負電圧発生回路から出力される負電源電圧に基づいて、所定の基準電圧を用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする請求項１記載の負基準電圧発生システム。
【請求項３】
上記負電圧発生回路から出力される負電源電圧に基づいて、上記負基準電圧発生回路から出力される負基準電圧を基準電圧として用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする請求項１記載の負基準電圧発生システム。
【請求項４】
バンドギャップリフェレンスを用いて負基準電圧を発生する負基準電圧発生回路と、
チャージポンプで構成され、所定の負電源電圧を発生して負側電源電圧として上記負基準電圧発生回路に供給する負電圧発生回路とを備える負基準電圧発生システムの製造方法であって、
上記負基準電圧発生回路は、
非反転入力端子、反転入力端子及び出力端子を有し、正側電源電圧と負側電源電圧で駆動される差動増幅器であって、上記出力端子から第１の抵抗を介して上記非反転入力端子に接続され、上記出力端子から第２の抵抗を介して上記反転入力端子に接続された差動増幅器と、
上記差動増幅器の非反転入力端子に接続されたカソードと、接地されたアノードとを有する第１のダイオードと、
所定の接続点に接続されたカソードと接地されたアノードとをそれぞれ有しかつ互いに並列接続された複数の第２のダイオードと、
上記接続点と上記差動増幅器の反転入力端子端子との間に接続された第３の抵抗とを備え、
上記負基準電圧発生システムの製造方法は、
半導体基板にＰ型不純物を注入してＰウェルを形成し、当該Ｐウェルの中央部にＮ＋不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にＰ＋不純物領域を形成してアノードを形成することで、上記第１のダイオード及び上記複数の第２のダイオードを構成するステップを含むことを特徴とする負基準電圧発生システムの製造方法。
【請求項５】
上記負電圧発生回路から出力される負電源電圧に基づいて、所定の基準電圧を用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする請求項４記載の負基準電圧発生システムの製造方法。
【請求項６】
上記負電圧発生回路から出力される負電源電圧に基づいて、上記負基準電圧発生回路から出力される負基準電圧を基準電圧として用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする請求項４記載の負基準電圧発生システムの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＯＲ型フラッシュメモリに用いられ、負の基準電圧を発生する負基準電圧発生回路と、それを用いた負基準電圧発生システムに関する。
【背景技術】
【０００２】
図７Ａ及び図７Ｂはそれぞれ、従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１８Ｖあるいは１０Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。図７Ａ及び図７Ｂにおいて、１００は半導体基板、１０１はコントロールゲート、１０２はソース、１０３はドレイン、１０４はフローティングゲートである。
【０００３】
例えば、ＮＯＲ型フラッシュメモリはランダムアクセスで高速パフォーマンスを必要としており、図７Ａ及び図７Ｂに示すように、プログラム／消去動作のために、正の高電圧の代わりに、１０Ｖなどの正の中間電圧及び−８Ｖなどの負の中間電圧が用いられる。これら正の中間電圧及び負の中間電圧を用いることにより、周辺回路のためのＭＯＳトランジスタは高電圧トランジスタよりもより高いパフォーマンスを示す。これは、薄いゲート酸化膜及び短いゲート長を用いることができるためである。
【０００４】
正の電圧を発生するために、バンドギャップリファレンス（ＢＧＲ）電圧発生回路が一般によく用いられており、例えばＮＡＮＤ型フラッシュメモリの周辺回路において用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国出願公開第２０１２／０２１８０３２号明細書
【特許文献２】特開２００９−０１６９２９号公報
【特許文献３】特開２００９−０７４９７３号公報
【特許文献４】米国出願公開第２００８／００１８３１８明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、負電圧を発生するためには、上記のような負電圧を発生するＢＧＲ電圧発生回路ではなく、図８及び図９のように上記の正電圧のＢＧＲ電圧発生回路を用いて負電圧基準を発生しているのが一般的である。
【０００７】
図８は特許文献１において開示されている、従来例２に係る負電圧発生器２の構成を示す回路図である。図８において、負電圧発生器２は、抵抗Ｒ２１，Ｒ２２と、差動増幅器２０と、チャージポンプ２１とを備えて構成される。ここで、Ｖｄｄは正の電源電圧であり、Ｖｓｓは接地電圧であり、抵抗Ｒ２１に印加される正の電源電圧Ｖｐｐは正基準電圧ＰＶｒｅｆに従ってレギュレートされる。図８の負電圧発生器２によって発生される負電圧Ｖｎｅｇは次式で表される。
【０００８】
Ｖｎｅｇ＝−Ｒ２２／Ｒ２１×Ｖｐｐ＋（１＋Ｒ２２／Ｒ２１）×ＰＶｒｅｆ      （１）
【０００９】
図９は特許文献２及び３において開示されている、従来例３に係る負電圧発生回路の構成を示す回路図である。図９において、負電圧発生回路は、差動増幅器３１，３２と、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｐ３１，Ｐ３２と、抵抗Ｒ３１，Ｒ３２と、チャージポンプ３３とを備えて構成される。ここで、Ｖｄｄは正の電源電圧であり、Ｖｓｓは接地電圧である。また、ＰＭＯＳトランジスタＰ３１，Ｐ３２はカレントミラー回路を構成し、それぞれ抵抗Ｒ３１，Ｒ３２に対して同一の基準電流Ｉｒｅｆを流す。図９の負電圧発生回路によって発生される負電圧Ｖｎｅｇは次式で表される。
【００１０】
Ｖｎｅｇ＝−Ｉｒｅｆ×Ｒ３２＋ＰＶｒｅｆ      （２）
Ｉｒｅｆ＝ＰＶｒｅｆ／Ｒ３１      （３）
【００１１】
しかし、もし負基準電圧ＮＶｒｅｆを用いることができれば、より正確な負電圧Ｖｎｅｇを発生することができ、回路構成も簡単になると考えられる。負電圧Ｖｎｅｇ＝−１０Ｖを発生するために、もし負基準電圧ＮＶｒｅｆ＝−１．０Ｖ±０．１Ｖであるならば、負電圧Ｖｎｅｇは−１０Ｖ±１Ｖと誤差１０倍で制御されるので、当該負電圧発生回路はＢＧＲ電圧発生回路と同様の正確さ±０．０１Ｖを必要とする。
【００１２】
図１０はこの概念を用いた負電圧発生回路の構成例を示す回路図であり、正の基準電圧を用いた正の昇圧電圧発生回路の構成と同じである。図１０の負電圧発生回路は、抵抗Ｒ４１，Ｒ４２と、差動増幅器４１と、チャージポンプ４２とを備えて構成される。図１０において、分圧回路を構成する抵抗Ｒ４１，Ｒ４２は２つのキャパシタの直列回路で置き換えることができる。ここで、図１０の負電圧発生回路によって発生される負電圧は次式で表される。
【００１３】
Ｖｎｅｇ＝（Ｒ４２／Ｒ４１＋１）×ＮＶｒｅｆ      （４）
【００１４】
問題はこの負基準電圧ＮＶｒｅｆを精度良く発生する回路の実現であり、図１１は従来例４に係る負基準電圧発生回路の構成を示す回路図である。図１１の負基準電圧発生回路は、正基準電圧ＰＶｒｅｆに基づいて基準電流Ｉｒｅｆを発生する電流源５０と、抵抗Ｒ５１，Ｒ５２と、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）Ｎ５１，Ｎ５２とを備えて構成される。図１１の負基準電圧発生回路により発生される負基準電圧ＮＶｒｅｆは次式で表される。
【００１５】
ＮＶｒｅｆ＝−Ｉｒｅｆ×Ｒ５２      （５）
【００１６】
図１２は従来例５に係る負基準電圧発生回路の構成を示す回路図である。図１２の負基準電圧発生回路は、抵抗Ｒ６１，Ｒ６２と、差動増幅器６０とを備えて構成される。図１２の負基準電圧発生回路により発生される負基準電圧ＮＶｒｅｆは次式で表される。
【００１７】
ＮＶｒｅｆ＝−ＰＶｒｅｆ×Ｒ６２／Ｒ６１      （６）
【００１８】
以上の従来例に係る制御回路では、負基準電圧は正基準電圧ＰＶｒｅｆから得られ、正基準電圧ＰＶｒｅｆの精度に加えていくらかの誤差が加わるという問題点があった。当該従来例に係る制御回路は以下の２つのタイプに分類される。
【００１９】
（タイプ１（図１１））正基準電圧ＰＶｒｅｆから基準電流Ｉｒｅｆを発生して、基準電流Ｉｒｅｆに基づいて負基準電圧ＮＶｒｅｆをＩｒｅｆ・Ｒとして発生する（例えば特許文献４参照）。この場合、カレントミラーを使用するので、動作条件が全く同じではないので、さらに誤差が加わり、さらに余分な差動増幅器のオフセットが加わることになる。
【００２０】
（タイプ２（図１２））正基準電圧ＰＶｒｅｆと、負基準電圧ＮＶｒｅｆとの比較する回路であって、アンテナ電源からの正基準電圧ＰＶｒｅｆを用いて反転した負基準電圧ＮＶｒｅｆを発生する。この場合は、正基準電圧ＰＶｒｅｆを電源として使うので、その発生での誤差及び電流を引くことによる電圧降下の誤差が加わる。
【００２１】
図１３は比較例１に係るＢＧＲ型正基準電圧発生回路の構成を示す回路図である。図１３において、比較例１に係るＢＧＲ型正基準電圧発生回路は、
（１）オペアンプである差動増幅器１と、
（２）差動増幅器１の出力端子と非反転入力端子との間に接続される帰還抵抗Ｒｃと、
（３）差動増幅器１の出力端子と反転入力端子との間に接続される帰還抵抗Ｒｃと、
（４）差動増幅器１の非反転入力端子に接続されたアノードと、接地されたカソードとを有するダイオードＤｃと、
（５）差動増幅器１の反転入力端子に抵抗Ｒｂを介して接続されたアノードと、接地されたカソードとをそれぞれ有し、互いに並列に接続された複数ｍ個のダイオードＤ１〜Ｄｍとを備えて構成される。
【００２２】
以上のように構成された、比較例１に係るＢＧＲ型正基準電圧発生回路は差動増幅器１の出力端子から正基準電圧Ｖｂｇｒを発生して出力する。
【００２３】
図１４Ａは比較例２に係るＢＧＲ型正基準電圧発生回路の構成を示す回路図であり、図１４Ｂは図１４ＡのＢＧＲ型正基準電圧発生回路の各ＰＮＰ型トランジスタの構造を示す縦断面図である。図１４Ａにおいて、比較例２に係るＢＧＲ型正基準電圧発生回路は、図１３のＢＧＲ型正基準電圧発生回路に比較して、以下の点が異なる。
（１）ダイオードＤｃに代えて、ダイオード接続されたＰＮＰ型トランジスタＱｃを備えたこと。
（２）ダイオードＤ１〜Ｄｍの並列回路に代えて、互いに並列に接続され、各単独でダイオード接続された複数ｍ個のＰＮＰ型トランジスタＱ１〜Ｑｍを備えた。
【００２４】
図１４Ｂにおいて、Ｐ型半導体基板１０においてリンなどのＮ型不純物を注入してＮウェル１１を形成し、エミッタＥ、ベースＢ、及びコレクタＣを有するＰＮＰ型トランジスタを形成する。
【００２５】
以上のように構成された、比較例２に係るＢＧＲ型正基準電圧発生回路は、比較例１と同様に、差動増幅器１の出力端子から正基準電圧Ｖｂｇｒを発生して出力する。
【００２６】
しかしながら、比較例１及び２に係るＢＧＲ型正基準電圧発生回路では、負基準電圧を発生することはできないという問題点があった。
【００２７】
本発明の目的は以上の問題点を解決し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供することにある。
【課題を解決するための手段】
【００２８】
本発明に係る負基準電圧発生回路は、バンドギャップリフェレンスを用いて負基準電圧を発生する負基準電圧発生回路において、
非反転入力端子、反転入力端子及び出力端子を有し、正側電源電圧と負側電源電圧で駆動される差動増幅器であって、上記出力端子から第１の抵抗を介して上記非反転入力端子に接続され、上記出力端子から第２の抵抗を介して上記反転入力端子に接続された差動増幅器と、
上記差動増幅器の非反転入力端子に接続されたカソードと、接地されたアノードとを有する第１のダイオードと、
所定の接続点に接続されたカソードと接地されたアノードとをそれぞれ有しかつ互いに並列接続された複数の第２のダイオードと、
上記接続点と上記差動増幅器の反転入力端子との間に接続された第３の抵抗とを備えたことを特徴とする。
【００２９】
上記負基準電圧発生回路において、半導体基板にＰ型不純物を注入してＰウェルを形成し、当該Ｐウェルの中央部にＮ＋不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にＰ＋不純物領域を形成してアノードを形成することで、上記第１のダイオード及び上記複数の第２のダイオードを構成したことを特徴とする。
【００３０】
ここで、上記第１のダイオード及び上記複数の第２のダイオードの外側に位置する上記半導体基板にＰ＋不純物領域を形成することで基板タップを構成したことを特徴とする。
【００３１】
上記負基準電圧発生回路において、半導体基板にＮ型不純物を注入してＮウェルを形成し、当該Ｎウェルにおいて、Ｐ型不純物を注入してＰウェルを形成し、当該Ｐウェルの中央部にＮ＋不純物領域を形成してカソードを形成し、当該カソードを取り囲む位置にＰ＋不純物領域を形成してアノードを形成することで、上記第１のダイオード及び上記複数の第２のダイオードを構成したことを特徴とする。
【００３２】
ここで、上記ＮウェルにＮ＋不純物領域を形成することで第１の基板タップを構成し、上記半導体基板にＰ＋不純物領域を形成ることで第２の基板タップを構成したことを特徴とする。
【００３３】
上記負基準電圧発生回路において、上記第１のダイオード及び上記複数の第２のダイオードは、トリプルウェル構造を有するＮＰＮ型トランジスタのベース−エミッタ間のダイオードで構成されたことを特徴とする。
【００３４】
ここで、半導体基板にＮ型不純物を注入してＮウェルを形成し、当該Ｎウェルにおいて、Ｐ型不純物を注入してＰウェルを形成し、当該Ｐウェルの中央部にＮ＋不純物領域を形成してエミッタを形成し、当該エミッタを取り囲む位置にＰ＋不純物領域を形成してベースを形成することで、上記第１のダイオード及び上記複数の第２のダイオードを構成し、さらに、上記ベースを取り囲む位置にＮ＋不純物領域を形成してコレクタを形成することで上記ＮＰＮ型トランジスタを構成したことを特徴とする。
【００３５】
また、上記ＮウェルにＮ＋不純物領域を形成することで第１の基板タップを構成し、上記半導体基板にＰ＋不純物領域を形成ることで第２の基板タップを構成したことを特徴とする。
【００３６】
上記負基準電圧発生回路において、上記差動増幅器の正側電源端子には、所定の正電源電圧Ｖｄｄ又は接地電圧が印加され、
上記差動増幅器の負側電源端子には、所定の負電源電圧Ｖｎｎが印加されることを特徴とする。
【００３７】
また、上記負基準電圧発生回路において、上記差動増幅器は、Ｐ型半導体基板に形成されたＮウェル上にＰウェルを形成し、当該Ｐウェルに、電極用複数の不純物領域を形成して構成されたトリプルウェル構造を有する複数のＮＭＯＳトランジスタを含むことを特徴とする。
【００３８】
ここで、上記Ｎウェルには、所定の正電源電圧Ｖｄｄ又は接地電圧が印加されてバイアスされることを特徴とする。
【００３９】
第２の発明に係る負基準電圧発生システムは、
上記負基準電圧発生回路と、
チャージポンプで構成され、所定の負電源電圧を発生して負側電源電圧として上記負基準電圧発生回路に供給する負電圧発生回路とを備えたことを特徴とする。
【００４０】
上記負基準電圧発生システムにおいて、上記負電圧発生回路から出力される負電源電圧に基づいて、所定の基準電圧を用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする。
【００４１】
また、上記負基準電圧発生システムにおいて、上記負電圧発生回路から出力される負電源電圧に基づいて、上記負基準電圧発生回路から出力される負基準電圧を基準電圧として用いて、上記負電源電圧の変動が小さくなるように上記負電源電圧を制御する制御回路をさらに備えたことを特徴とする。
【発明の効果】
【００４２】
従って、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。
【図面の簡単な説明】
【００４３】
【図１Ａ】実施形態１に係るＢＧＲ型負基準電圧発生回路の構成を示す回路図である。
【図１Ｂ】図１ＡのＢＧＲ型負基準電圧発生回路のダイオードＤ１〜Ｄｍ，Ｄｃの構造例を示す縦断面図である。
【図１Ｃ】図１ＡのＢＧＲ型負基準電圧発生回路のダイオードＤ１〜Ｄｍ，Ｄｃをトリプルウェル構造で作製する場合の例を示す縦断面図である。
【図２Ａ】実施形態２に係るＢＧＲ型負基準電圧発生回路の構成を示す回路図である。
【図２Ｂ】図２ＡのＢＧＲ型負基準電圧発生回路のＮＰＮ型トランジスタＱ１〜Ｑｍ，Ｑｃのトリプルウェル構造を示す縦断面図である。
【図３Ａ】実施形態３に係る、負電圧で動作する差動増幅器１の構成例を示す回路図である。
【図３Ｂ】図３Ａの差動増幅器１の各ＭＯＳトランジスタの構造を示す縦断面図である。
【図４】実施形態４に係る負基準電圧発生システムの構成例を示すブロック図である。
【図５】実施形態５に係る負基準電圧発生システムの構成例を示すブロック図である。
【図６】実施形態６に係る負基準電圧発生システムの構成例を示すブロック図である。
【図７Ａ】従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１８Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。
【図７Ｂ】従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１０Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。
【図８】従来例２に係る負電圧発生回路の構成を示す回路図である。
【図９】従来例３に係る負電圧発生回路の構成を示す回路図である。
【図１０】負基準電圧を用いた負電圧発生回路の構成例を示す回路図である。
【図１１】従来例４に係る負基準電圧発生回路の構成を示す回路図である。
【図１２】従来例５に係る負基準電圧発生回路の構成を示す回路図である。
【図１３】比較例１に係るＢＧＲ型正基準電圧発生回路の構成を示す回路図である。
【図１４Ａ】比較例２に係るＢＧＲ型正基準電圧発生回路の構成を示す回路図である。
【図１４Ｂ】図１４ＡのＢＧＲ型正基準電圧発生回路の各ＰＮＰ型トランジスタの構造を示す縦断面図である。
【発明を実施するための形態】
【００４４】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００４５】
図１Ａは実施形態１に係るＢＧＲ型負基準電圧発生回路の構成を示す回路図である。図１Ａにおいて、実施形態１に係るＢＧＲ型負基準電圧発生回路は、
（１）正電源電圧Ｖｄｄと負電源電圧Ｖｎｎとがそれぞれ正側電源端子、負側電源端子を介して供給されたオペアンプである差動増幅器１と、
（２）差動増幅器１の出力端子と非反転入力端子との間に接続される帰還抵抗Ｒｃと、
（３）差動増幅器１の出力端子と反転入力端子との間に接続される帰還抵抗Ｒｃと、
（４）差動増幅器１の非反転入力端子に接続されたカソードと、接地されたアノードとを有するダイオードＤｃと、
（５）差動増幅器１の反転入力端子に抵抗Ｒｂを介して接続されたカソードと、接地されたアノードとをそれぞれ有し、互いに並列に接続された複数ｍ個のダイオードＤ１〜Ｄｍとを備えて構成される。
【００４６】
ここで、抵抗Ｒｃ，Ｒｃ，Ｒｂは例えばポリシリコン抵抗などの抵抗で構成される。
【００４７】
以上のように構成された、実施形態１に係るＢＧＲ型負基準電圧発生回路は差動増幅器１の出力端子から負基準電圧Ｖｂｇｒを発生して出力する。当該ＢＧＲ型負基準電圧発生回路は、一般的な図１３のＢＧＲ型正基準電圧発生回路に基づいて形成されるが、負電源電圧Ｖｎｎを必要とする。従って、負基準電圧を発生する負電圧チャージポンプ回路とともに設ける必要がある。
【００４８】
図１Ｂは図１ＡのＢＧＲ型負基準電圧発生回路のダイオードＤ１〜Ｄｍ，Ｄｃの構造例を示す縦断面図である。図１３の正基準電圧のＢＧＲ型負基準電圧発生回路はＰウェルではなくてＮウェルとなるので、必ず図１４のようなＰＮＰ型トランジスタのベース・エミッタ間の寄生ダイオードを使用する形になるが、本例においては単純なダイオード構成で作製できる。図１Ｂにおいて、Ｐ型半導体基板１０に例えばボロンなどのＰ型不純物を注入してＰウェル１１を形成する。Ｐウェル１１は必ずしも必要ではないが、アノードＡ、カソードＫ間の抵抗を減少できる。また、一般にアノードＡ及び基板タップＧＮＤはカソードＫを取り囲むように形成される。
【００４９】
なお、図１ＢのＰウェル１２にＮ＋不純物を注入することでＮ＋不純物領域１３を形成してカソードＫを構成し、Ｐ＋不純物を注入することでＰ＋不純物領域１４を形成してアノードＡを構成する。また、Ｐ型半導体基板１０にＰ＋不純物を注入することでＰ＋不純物領域１６を形成して基板タップＧＮＤを構成する。さらに、各端子間はＳＴＩ（Shallow Trench Isolation）構造の絶縁領域１７にて分離される。
【００５０】
図１Ｃは図１ＡのＢＧＲ型負基準電圧発生回路のダイオードＤ１〜Ｄｍ，Ｄｃをトリプルウェル構造で作製する場合の例を示す縦断面図である。Ｐ型半導体基板１０に例えばリンなどのＮ型不純物を注入してＮウェル１１を形成し、その上に例えばボロンなどのＰ型不純物を注入してＰウェル１２を形成することでトリプルウェル構造を形成し、Ｐウェル１２において、Ｎ＋不純物を注入することでＮ＋不純物領域１３を形成しかつ電極を接続してカソードＫとし、Ｐウェル１２において、Ｐ＋不純物を注入することでＰ＋不純物領域１４を形成しかつ電極を接続してアノードＡとする。また、Ｎウェル１１において、Ｎ＋不純物を注入することでＮ＋不純物領域１５を形成しかつ当該不純物領域１５に接続される電極を基板タップＧＮＤに接続する。さらに、Ｐ型半導体基板１０において、Ｐ＋不純物を注入することでＰ＋不純物領域１６を形成しかつ当該不純物領域１６に接続された電極を基板タップＧＮＤに接続する。ここで、Ｐ＋不純物領域１４はＮ＋不純物領域１３に接してかつ取り囲むように形成する。すなわち、カソードＫをアノードＡで取り囲むように形成する。これは、Ｎ＋不純物領域１３をエミッタ、Ｐウェル１２をベース、そしてＮウェル１１をコレクタとする寄生ＮＰＮ型トランジスタの効果を最小にするためである。
【００５１】
図１ＡのＢＧＲ型負基準電圧発生回路において、抵抗Ｒｂに流れる帰還電流をＩｆとし、各ダイオードＤ１〜Ｄｍのカソード電圧をＶｄとすると、差動増幅器１から出力される負基準電圧Ｖｂｇｒは次式で表される。
【００５２】
Ｖｂｇｒ＝Ｉｆ×（Ｒｃ＋Ｒｂ）＋Ｖｄ      （７）
【００５３】
ここで、ダイオード電流Ｉｆ及びカソード電圧Ｖｄは次式で表される。
【００５４】
Ｉｆ＝ｋＴ／ｑ×（１／Ｒｂ）×ｌｎ（ｍ）
Ｖｄ＝ｋＴ／ｑ×ｌｎ（Ｉｆ／Ｉｓ／ｍ）
【００５５】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷、Ｉｓはダイオードの逆飽和電流である。
【００５６】
このとき、次式を満たせば、温度依存性は除去できる。
【００５７】
【数１】
0006017593.tif 000002
【００５８】
以上説明したように、実施形態１によれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供することができる。
【００５９】
実施形態２．
図２Ａは実施形態２に係るＢＧＲ型負基準電圧発生回路の構成を示す回路図である。実施形態２に係るＢＧＲ型負基準電圧発生回路は、実施形態１に係るＢＧＲ型負基準電圧発生回路に比較して以下の点が異なる。
（１）ダイオードＤｃに代えて、ダイオード接続されたＮＰＮ型トランジスタＱｃを備えた。
（１）ダイオードＤ１〜Ｄｍに代えて、それぞれダイオード接続されたＮＰＮ型トランジスタＱ１〜Ｑｍを備えた。
【００６０】
図２Ｂは図２ＡのＢＧＲ型負基準電圧発生回路のＮＰＮ型トランジスタＱ１〜Ｑｍ，Ｑｃのトリプルウェル構造を示す縦断面図である。各ＮＰＮ型トランジスタＱ１〜Ｑｍ，Ｑｃは、例えば図２Ｂに示すような構造を有する。図２Ｂにおいて、Ｐ型半導体基板１０において例えばリンなどのＮ型不純物を注入することでＮウェル１１を形成し、その上に、例えばボロンなどのＰ型不純物を注入することでＰウェル１２を形成する。さらに、Ｐウェル１２において、Ｎ＋不純物を注入することでＮ＋不純物領域１３を形成しかつ電極を接続してエミッタとし、Ｐウェル１２において、Ｐ＋不純物を注入することでＰ＋不純物領域１４を形成しかつ電極を接続してベースとする。また、Ｎウェル１１において、Ｎ＋不純物を注入することでＮ＋不純物領域１５を形成しかつ電極を接続してコレクタとする。さらに、Ｐ型半導体基板１０においてＰ＋不純物を注入することでＰ＋不純物領域１６を形成しかつ電極を形成して接地接続用基板タップとする。以上により、各ＮＰＮ型トランジスタＱ１〜Ｑｍ，Ｑｃを形成することができる。
【００６１】
以上のように構成されたＢＧＲ型負基準電圧発生回路においては、図２Ｂから明らかなように各ＮＰＮ型トランジスタＱ１〜Ｑｍ，Ｑｃのベース−コレクタ−基板間において同様に寄生ＰＮＰ型トランジスタが形成されるため、当該寄生トランジスタに電流が流れる可能性があるので注意が必要である。本実施形態ではベースＢ、コレクタＣ及び基板Ｐ−ｓｕｂはすべて０Ｖ（ＧＮＤ）なので心配はないが、エミッタＥの周囲をベースＢ、コレクタＣ及び基板タップで取り囲むように形成するのが好ましい。なお、一般にこれら各端子間はＳＴＩ（Shallow Trench Isolation）構造の絶縁領域１７にて分離される。
【００６２】
以上説明したように、実施形態２によれば、実施形態１と同様に動作し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供することができる。
【００６３】
実施形態３．
図３Ａは実施形態３に係る、負電圧で動作する差動増幅器１の構成例を示す回路図である。図３Ａにおいて、差動増幅器１はオペアンプであって、ＭＯＳトランジスタＭ１〜Ｍ８と、バイアス抵抗Ｒｂｉａｓと、位相補償キャパシタＣｃと、入力端子Ｔ１，Ｔ２と、出力端子Ｔ３とを備えて構成される。差動増幅器１の正電源電圧端子は接地電圧Ｖｓｓに設定され（図１Ａや図２Ａのように正電源電圧Ｖｄｄであってもよい）、差動増幅器１は、非反転入力端子Ｔ１及び反転入力端子Ｔ２に入力される差動入力電圧を差動増幅して出力端子Ｔ３から出力する。ここで、Ｖｓｓは接地電圧であり、Ｖｎｎは所定の負電圧である。
【００６４】
実施形態１及び２において用いる差動増幅器１は負電源電圧Ｖｎｎで動作させる必要があり、初期の負電源電圧Ｖｎｎ及びＢＧＲ出力電圧は接地レベル（Ｖｓｓレベル）である。このとき、負電源電圧Ｖｎｎは例えばチャージポンプから供給されるから、動作起動時に発生するノイズによりラッチアップなどの現象を回避させることが重要となる。
【００６５】
図３Ｂは図３Ａの差動増幅器１の各ＭＯＳトランジスタのトリプルウェル構造を示す縦断面図である。図３Ｂにおいて、右側のＭＯＳトランジスタはＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ５〜Ｍ７であり、左側のＭＯＳトランジスタはＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ８であり、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ５〜Ｍ７の深いＮウェル１１と、ＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ８のＮウェル１１ｄとを正電源電圧Ｖｄｄにバイアスする。これにより、負電源電圧Ｖｎｎが例えばチャージポンプから供給されるときに、動作起動時に発生するノイズによりラッチアップなどの現象を防止することができる。
【００６６】
実施形態４．
図４は実施形態４に係る負基準電圧発生システムの構成例を示すブロック図である。実施形態１又は２に係るＢＧＲ型負基準電圧発生回路は、負電源電圧Ｖｎｎを必要とするので、正電源電圧Ｖｄｄから発生させる必要がある。図４において、実施形態４に係る負基準電圧発生システムは、負電圧発生回路７１と、例えば実施形態１又は２に係るＢＧＲ型負基準電圧発生回路７２とを備えて構成される。ここで、負電圧発生回路７１は出力電圧コントローラを備えず、正電源電圧Ｖｄｄで駆動された一段のチャージポンプ又はスイッチドキャパシタコンバータにより−Ｖｄｄ付近の負電圧を発生することができる。
【００６７】
実施形態５．
図５は実施形態５に係る負基準電圧発生システムの構成例を示すブロック図である。実施形態５に係る負基準電圧発生システムは、負電圧発生回路７１と例えば実施形態１又は２に係るＢＧＲ型負基準電圧発生回路７２とに加えて、抵抗Ｒ１，Ｒ２にてなる抵抗分圧回路７３と、例えばオペアンプにてなる差動増幅器７４とをさらに備えたことを特徴とする。ここで、抵抗Ｒ２の他端には電源電圧Ｖｄｆの電圧源が接続され、差動増幅器７４の反転入力端子には基準電圧Ｖｒｅｆの基準電圧源が接続され、各電圧Ｖｄｆ，Ｖｒｅｆは以下の電圧を使用できる。
【００６８】
（１）Ｖｄｆ＝正電源電圧Ｖｄｄ、もしくは、
例えば図１３又は図１４Ａの正基準電圧発生回路により発生された正基準電圧ＰＶｒｅｆ
（２）Ｖｒｅｆ＝例えば図１３又は図１４Ａの正基準電圧発生回路により発生された正基準電圧ＰＶｒｅｆ、もしくは、０Ｖ（Ｖｓｓ）
【００６９】
なお、差動増幅器７４の電源電圧は、正電源電圧Ｖｄｄ及び接地電圧Ｖｓｓを用いる。
【００７０】
図５において、負電圧検出回路７１からの負電源電圧Ｖｎｎと、電圧Ｖｄｆとの間の電圧を、抵抗分圧回路７３にて分圧され、分圧された電圧は差動増幅器７４の非反転入力端子に印加される。差動増幅器７４の反転入力端子には基準電圧Ｖｒｅｆが印加され、差動増幅器７４は入力される２つの電圧差を示す電圧を負電圧発生回路７１に出力する。負電圧発生回路７１は入力される上記電圧差に応じて負電源電圧Ｖｎｎを発生して出力する。以上のように構成することで、差動増幅器７４は負電圧発生回路７１に対してフィードバック制御することで、負電源電圧Ｖｎｎの変動を抑圧することができる。
【００７１】
実施形態６．
図６は実施形態６に係る負基準電圧発生システムの構成例を示すブロック図である。実施形態６に係る負基準電圧発生システムは、実施形態５に係る負基準電圧発生システムに比較して、以下の点が異なる。
（１）差動増幅器７４の反転入力端子に印加される基準電圧Ｖｒｅｆに代えて、ＢＧＲ型負基準電圧発生回路７２から出力される負基準電圧Ｖｂｇｒを用いる。
（２）差動増幅器７４の電源電圧Ｖｐ／Ｖｎは、電圧Ｖｄｄ／Ｖｓｓ、電圧Ｖｓｓ／Ｖｎｎ、もしくは電圧Ｖｄｄ／Ｖｎｎを用いることができる。
【００７２】
以上のように構成することで、負基準電圧Ｖｂｇｒを差動増幅器７４の基準電圧として用い、差動増幅器７４は負電圧発生回路７１に対してフィードバック制御することで、負電源電圧Ｖｎｎの変動を抑圧することができる。
【００７３】
実施形態の効果．
以上説明したように、本実施形態に係る負基準電圧発生回路及びそれを用いた負基準電圧発生システムによれば、従来技術に比較して、温度変化に対してきわめて正確で高精度の負基準電圧を発生することができ、しかも回路構成が簡単であるという特有の効果を有する。
【産業上の利用可能性】
【００７４】
以上詳述したように、本発明に係る負基準電圧発生回路及び負基準電圧発生システムによれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。本発明に係る負基準電圧発生回路及び負基準電圧発生システムは、例えばＮＯＲ型フラッシュメモリなどの不揮発性記憶装置、もしくは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に適用することができる。
【符号の説明】
【００７５】
１…差動増幅器、
１０…Ｐ型半導体基板、
１１…Ｎウェル、
１１ｄ…深いＮウェル、
１２…Ｐウェル、
１３，１３ａ，１３ｂ，１４，１５，１６…不純物領域、
１７…絶縁領域、
７１…負電圧発生回路、
７２…ＢＧＲ回路、
７３…抵抗分圧回路、
７４…演算増幅器、
Ｄ１〜Ｄｍ，Ｄｃ…ダイオード、
Ｍ１〜Ｍ８…ＭＯＳトランジスタ、
Ｑ１〜Ｑｍ，Ｑｃ…ＮＰＮ型トランジスタ、
Ｒ１，Ｒ２，Ｒｂ，Ｒｃ，Ｒｂｉａｓ…抵抗、
Ｔ１，Ｔ２…入力端子、
Ｔ３…出力端子。
【図１Ａ】
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【図１Ｂ】
0006017593.tif 000004
【図１Ｃ】
0006017593.tif 000005
【図２Ａ】
0006017593.tif 000006
【図２Ｂ】
0006017593.tif 000007
【図３Ａ】
0006017593.tif 000008
【図３Ｂ】
0006017593.tif 000009
【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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