(57)【特許請求の範囲】
【請求項１】
ガード電位（４）を電気的に基準とし、そして容量電極（１０）に接続可能な、第一電子システム（１）と；
グラウンド電位（５）を電気的に基準とし、そして、接続手段（６）によって前記第一電子システム（１）に接続された第二電子システム（２）と；
これらの電位（４，５）間にＡＣ電圧差を課すように、前記ガード電位（４）及びグラウンド電位（５）にそれぞれ接続された励起手段（３，７）と；
を含む容量測定デバイスであって、
前記容量測定デバイスが、グラウンドを基準とする集積回路（２０）をさらに含み、前記集積回路（２０）が、
ガード電位（４）を基準とし、前記第一電子システム（１）が実施される第一設置領域（３８）；及び
グラウンド電位（５）を基準とし、前記第二電子システム（２）が実施される第二設置領域（３９）；
を含むことを特徴とする、前記容量測定デバイス。
【請求項２】
ガード電位（４）に電気的に接続された遮蔽表面（５０，７１）をさらに含むことを特徴とし、前記遮蔽表面（５０，７１）が、第一設置領域（３８）の表面を少なくとも部分的に及び少なくとも片側に沿って覆うように配置される、請求項１に記載のデバイス。
【請求項３】
ガード電位（４）に電気的に接続された遮蔽表面（５０，７１）をさらに含むことを特徴とし、前記遮蔽表面（５０，７１）が、第一及び第二設置領域（３８，３９）の表面を少なくとも部分的に及び少なくとも片側に沿って覆うように配置される、請求項１又は２に記載のデバイス。
【請求項４】
前記集積回路（２０）が、同じパッケージ（２０）内に統合された第一及び第二設置領域（３８，３９）をそれぞれ含む異なった２つのチップ（２１，２２）を含むことを特徴とする、請求項１〜３のいずれか１項に記載のデバイス。
【請求項５】
前記集積回路（２０）が、同じ基板上の第一及び第二設置領域（３８，３９）を含む１つのチップ（４０）を含むことを特徴とする、請求項１〜４のいずれか１項に記載のデバイス。
【請求項６】
前記集積回路（２０）が、次の技術、すなわち、ＣＭＯＳ、シリコンオンインシュレータ（ＳＯＩ）のうちの少なくとも１つを実施することによって製造される少なくとも１つのチップ（２１，２２，４０）を含むことを特徴とする、請求項１〜５のいずれか１項に記載のデバイス。
【請求項７】
前記チップ（４０）を、マルチプルウェルＣＭＯＳ技術の実施により製造することを特徴とする、請求項５に記載のデバイス。
【請求項８】
前記チップ（４０）を、トリプルウェルＣＭＯＳ技術の実施により製造すること、及び、
ガード電位（４）に接続されたＰドープ基板（５０）と；
第一Ｎドープウェル（６０）と；
第一ウェル（６０）に含まれる２つのＮ及びＰドープウェル（６１，６２）と；
を含むことを特徴とし、
前記２つのＮ及びＰドープウェル（６１，６２）が、第一及び第二設置領域（３８，３９）のうちの１つにそれぞれ該当する、請求項７に記載のデバイス。
【請求項９】
前記集積回路（２０）を、以下の技術の少なくとも１つ、すなわち：
パッケージ内で並置されたチップ１又はそれ以上の組み立て；
チップの３Ｄスタッキング（チップ・レベル・パッケージング）；又は
チップの直接接続（フリップチップ）；
の実施によって製造することを特徴とする、請求項１〜８のいずれか１項に記載のデバイス。
【請求項１０】
前記集積回路が、さらに、
（ｉ）第一電子システム（１）と容量電極（１０）及び／又はガード電位（４）の要素との接続を可能にする第一接続要素（２３）、
（ｉｉ）一方で、第二電子システム（２）と外部処理電子機器との接続を可能とし、そして、もう一方で、前記第二電子システム（２）の供給を可能とする第二接続要素（２４）を含むことを特徴とし、前記第一及び第二接続要素（２３，２４）が、ガード電位（４）に接続する接続要素の少なくとも１つによって分離している、請求項１〜９のいずれか１項に記載のデバイス。
【請求項１１】
前記集積回路が、ガード電位（４）を基準とする電源（Ｖｆ）の少なくとも１つを生じさせる手段（８、９）を、さらに含むことを特徴とする、請求項１〜１０のいずれか１項に記載のデバイス。
【請求項１２】
前記集積回路が、さらに：
グラウンド電位（５）を基準とし、励起手段（７）を介してその回路が閉じている前記ＡＣ供給電圧源（８）；及び
整流及びフィルタリング手段（９）であって、ＡＣ供給電圧源（８）の端子の電圧を整流することによって、ガード電位（４）を基準とする供給電圧（Ｖｆ）を、アウトレット（１６）において発生させるように、それらの入力で、前記ＡＣ供給電圧源（８）及びガード電位（４）にそれぞれ接続されている前記整流及びフィルタリング手段（９）；
を含むことを特徴とする、請求項１１に記載のデバイス。
【請求項１３】
前記励起手段が、さらに、
ガード電位（４）を基準とするオシレーター（３）によって通電し、そしてグラウンド電位（５）を基準とするボルテージフォロワ−バッファ（７）と； 
グラウンド電位（５）を基準とするオシレーターと；
のコンポーネントセットを含むことを特徴とする、請求項１〜１２のいずれか１項に記載のデバイス。
【請求項１４】
前記接続手段（６）が、コンデンサーを直列で含むことを特徴とする、請求項１〜１３のいずれか１項に記載のデバイス。
【請求項１５】
第一電子システム（１）が、キャパシタンスを測定するために、容量電極（１０）を連続的にポーリングすることを可能とするスキャン手段（１７）を含むことを特徴とする、
請求項１〜１４のいずれか１項に記載のデバイス。
【請求項１６】
マスタースレーブモードにおける操作を可能とする、マスターモードに設定されたデバイスの励起手段（３、７）の出力をスレーブモードに設定されたデバイスに伝達する伝達手段を更に含むことを特徴とし、それによって、
前記マスターモードに設定されたデバイスの前記励起手段（３，７）が、前記スレーブモードに設定されたデバイスのガード電位（４）及びグラウンド電位（５）間の類似ＡＣ電圧差を課し；及び
前記スレーブモードに設定されたデバイスの励起手段（３，７）が、少なくとも部分的に不活化される、請求項１〜１５のいずれか１項に記載のデバイス。
【請求項１７】
複数の容量電極（１０）、及び請求項１〜１６のいずれか１項に記載の容量測定デバイスの少なくとも１つを含む、オブジェクトの位置の検出及び／又は測定用のシステム。
【請求項１８】
ディスプレースクリーン上に配置される透明電極（１０）を含むことを特徴とする、請求項１７に記載のシステム。
【請求項１９】
以下の機器：
接触及び／又は非接触のヒューマン・マシン・インターフェース；
３Ｄ測定システム；
衝突防止システム；
近接検知部；
のいずれか１つについての、請求項１〜１６のいずれか１項に記載のデバイスの少なくとも１つの使用。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、集積回路の形態で生産可能である、浮動ブリッジ（a pont flottant）を含む容量測定用の電子デバイスに関する。
【０００２】
本発明の分野はとりわけ、限定的でなく、測定及び検出用の電子デバイスに関する。
【従来技術の状態】
【０００３】
電話、スマートフォン、タブレット、コンピューターなどのポータブルシステムの接触又は非接触インターフェースは、しばしば容量測定技術に基づいている。
【０００４】
これらの技術によれば、スクリーン又はデバイスは、必要に応じて透明である電極が設けられている。指などの物体がこれらの電極に近づくと、電気的接地を表すこれらの物体と電極との間に静電容量型の電気的結合が形成され、この容量結合の測定は、このようにして、オブジェクトの位置が示されることを可能にする。
【０００５】
インターフェ−スの表面から比較的長い距離に位置しなければならず、さらに、検出しなければならないオブジェクトのための非接触インターフェースの進歩には、非常に高い感度を有する容量性検出システムの開発が必要である。
【０００６】
容量性「浮動ブリッジ」測定技術は、非常に高精度の計測アプリケーション用に最初に開発され、特にこの種の用途によく適合することが分かる。
【０００７】
この技術は、Roziereによって文献FR2,756,048に記載された例である。それにより、電極とその環境との間の、従来の容量測定方法により多く現れる全ての寄生容量を、なくすことができる。未知であり、そして変動する定義により、これらの寄生容量は、対象物と電極間で測定される静電容量に重畳される程度に、従来の方法による感度及び測定精度を著しく制限する。
【０００８】
この目的のために、検出電極と最も高感度な測定機器の第一ステージとを含む電子機器の一部は、浮動するように作成される。それらの基準電位、又はガード電位が、例えば、グラウンドとガードとを接続するオシレーターを使用して、システムの一般的なグラウンドに対して振動するように作られている。このように、高感度なステージ（etages）の電子機器のいかなる部分も接地されておらず、接地により寄生容量を引き起こすことはない。
【０００９】
例えば、電話やタブレットなどの携帯機器に静電容量測定技術を実施することができるようにするためには、小さな全体寸法及び低消費電力の集積回路の形態で関連する電子部品を製造できることが不可欠である。
【００１０】
別々の部品を有するプリント又はハイブリッド回路の形態で、FR2,756,048に開示されているような測定システムを製造することが知られている。一方、FR2,756,048に記載された実施態様は、単一の集積回路の形態で生産することができない。
【００１１】
一つの問題は、電子機器が、異なる基準電位、及び互いに対する振動を有する、２つの異なる部分を含んでいるという事実に由来する。これは以下の制約：
２つの部分が、相互干渉を引き起こすべきではなく、そして、特に接地された要素は、浮動している要素を妨害してはならない；
浮動部分と接地された部分との間のシグナルの転送が、統合することができないチョークコイルや光カプラ（optocoupleurs）などのデカップリングコンポーネントを必要とする；
浮動部分の電気供給が、接地電源から生成又は転送されなければならず、再び、統合されることが困難であるデカップリングコンポーネント（チョークコイル、ＤＣ／ＤＣコンバータ）を必要とする；
を発生させる。
【００１２】
Roziereによる文献FR2,893,711が知られており、この文献には、集積回路に基づく浮動ブリッジによる容量測定用のデバイスが開示されている。しかしながら、この場合には、デバイスは、浮動モードで、又は換言すれば、ガード電位で供給される集積回路の全体である。従って、測定集積回路の外部にある、グラウンドを基準とする電子機器とインタ−フェ−スを形成するために、外部コンポーネントを追加する必要がある。また、それが固定されたプリント回路の少なくとも一部は、ガード電位を基準としなければならない。
【００１３】
より一般的には、容量性電子機器は、寄生容量を最小化又は排除するのに役立つガードを使用して実施されたときには、浮遊容量を発生させることができる電子機器の残りの部分からガード領域を分離する必要がある。すべての場合において、この制約は、統合の困難をもたらす。
【００１４】
本発明の目的は、従来の電子回路に容易に挿入することができるように、グラウンドを基準として、単一の集積回路の形態で製造することができる、ガードを含む容量測定用の電子デバイスを提案することである。
【発明の開示】
【００１５】
この目的は、
ガード電位を電気的に基準とし、そして容量電極に接続可能な、第一電子システムと；
グラウンド電位を電気的に基準とし、そして、接続手段によって前記第一電子システムに接続された第二電子システムと；
これらの電位間にＡＣ電圧差を課すように、前記ガード電位及びグラウンド電位にそれぞれ接続された励起手段と；
を含む容量測定デバイスであって、
前記容量測定デバイスが、グラウンドを基準とする集積回路をさらに含み、前記集積回路が、
ガード電位を基準とし、さらに、前記第一電子システムが実施される第一設置領域；及び
グラウンド電位を基準とし、前記第二電子システムが実施される第二設置領域；
を含むことを特徴とする、前記容量測定デバイスにより達成される。
【００１６】
用語「接続された（relie）」は、もちろん、電気結合を介して直接的に、又は付加的な電気的若しくは電子部品を介して、相互に接続されたコンポーネントの意味で解釈することができる。
【００１７】
ガード及びグラウンド電位の定義は、もちろん非限定的であり、グラウンド電位はまた、アースなどの別の基準に対して浮動又は可変することができるであろう。
【００１８】
グラウンド電位は、例えば、本発明に係るデバイスが接続される電子機器の基準電位、及び／又は、集積回路に供給する電圧源の基準電位に相当することができる。
【００１９】
本発明の有利な態様によれば、本発明に係るデバイスのガード電位を基準とする部分は、それ自体が基準とされ、さらに、グラウンド電位を基準とする電圧源によって供給される集積回路に、本質的に包含されることができる。従って、一般に、電子システムへの統合が大幅に容易になり、ガード電位を基準とする電子部品の存在に関連する制約が、最小化される。
【００２０】
本発明に係るデバイスはさらに、
ガード電位に電気的に接続され、そして、少なくとも部分的に、及び少なくとも片側に沿って、第一設置領域の表面を覆うように配置された遮蔽表面（une surface de blindage）と；
ガード電位に電気的に接続され、そして、少なくとも部分的に、及び少なくとも片側に沿って、第一及び第二設置領域の表面を覆うように配置された遮蔽表面と；
を含むことができる。
【００２１】
遮蔽表面は、集積回路のパッケージ内にあることができる。これは、集積回路のパッケージに含まれている電子機能を実施するコンポーネントの基板（チップ）のレベルで製造することができる。また、集積回路のパッケージの外部にあってもよく、そして、このパッケージがはんだ付けされ、その上にプリント回路のレベルで製造することができる。
【００２２】
この遮蔽表面は、集積回路の適切な機能のために重要な要素である。実際には、ガード電位を基準とする第一電子システム、又はその少なくとも最も高感度な部分は、（容量電極が検出しなければならない標的電位である）グラウンド電位を基準とする要素を形成することができる寄生容量のような撹乱から、保護されなければならない。このため、従来技術のデバイスにおいては、ガード電位を基準とする部分は、グラウンドを基準とするコンポーネントから分離する、別個のコンポーネントの形態で、常に製造される。
【００２３】
逆に、ガード電位を基準とするシールドにより集積回路を遮蔽するという事実が、ガードを基準とする第一電子システムを環境の撹乱から効果的に保護すること、及び、非常に高感度なデジタルコンポーネントを実質的に含まない、グラウンド電位を基準とする第二電子システムを攪乱しないということは、本発明の範囲内であると認識されてきた。
【００２４】
実施態様によれば、集積回路は、
同じパッケージ内に統合された第一及び第二設置領域をそれぞれ含む、異なった２つのチップ、又は、
同じ基板上に第一及び第二設置領域を含む１つのチップ
を含むことができる。
【００２５】
集積回路は、以下の技術、すなわち、ＣＭＯＳ、シリコンオンインシュレータ（ＳＯＩ）のうちの少なくとも１つを実施することによって製造された、少なくとも１つのチップを含むことができる。
【００２６】
ＳＯＩ（シリコンオンインシュレータ）技術により、酸化シリコンの電気絶縁層を使用して、例えば異なる基準電位で、回路の部品間の電気的絶縁を生ずることができる。
【００２７】
ＣＭＯＳ技術の範囲内で、（ＰＮ接合を遮断する効果を有する）逆方向に偏光する、Ｐドープ基板部分とＮドープ基板部分との間に作成された空乏層を用いてのみ、電気的遮蔽を得ることができる。このように、この技術を用いた本発明の実施は一般的であり、比較的適度なコストがかかり、特定の制約を提起し、そして分離の制約に適合する浮動及び非浮動電気的電位の分布（distribution）を可能とする構造を見つける必要がある。
【００２８】
チップは、マルチプルウェルＣＭＯＳ技術を実施することにより製造することができる。
【００２９】
チップは、特に、
ガード電位に接続されたＰドープ基板と；
第一Ｎドープウェルと；
第一ウェルに含まれる２つのＮ及びＰドープウェルであり、前記２つのＮ及びＰドープウェルが第一及び第二設置領域のうちの１つにそれぞれ該当する；
とを含む、トリプルウェルＣＭＯＳ技術を実施することにより製造することができる。
【００３０】
集積回路は、以下の技術のうち、少なくとも１つ：
パッケージ内で並置されたチップ１又はそれ以上の組み立て；
チップの３Ｄスタッキング（チップ・レベル・パッケージング（chip level packaging））；又は
チップの直接接続（フリップチップ（flip chip））；
を実施することによって製造することができる。
【００３１】
チップの３Ｄスタッキングは、例えば、前記チップが重畳又は積層された「チップ・レベル・パッケージング」と呼ばれる技術に該当する。そして、例えば、シリコンビアを通じたＴＳＶなどの接続を通じて、それらに接続することができる。
【００３２】
直接接続技術である「フリップチップ」において、チップ又はチップのセットを、プリント回路上に直接配置し、又は、例えば、接触のマトリクス（matrices de plots）を用いて、直接はんだ付けすることができる。
【００３３】
集積回路は、
（ｉ）第一電子システムと容量電極及び／又はガード電位の要素との接続を可能にする、第一接続要素と、
（ｉｉ）一方で、第二電子システムと外部処理電子機器（electroniq ue de traitement externe）との接続を可能とし、そして、もう一方で、前記第二電子システムの供給を可能とする第二接続要素と
をさらに含むことができ、前記第一及び第二接続要素は、ガード電位に接続する接続要素の少なくとも１つによって分離している。
【００３４】
ガード電位を基準とする部分の高感度要素とグラウンド電位を基準とする要素間の容量結合を避けるように、一般的には、集積回路への内部接続、及びこの集積回路と外部との間の外部接続を配列しなければならない。このため、ガード電位への接続は、適切にインターカレーション（intercaler judicieusement）することができ、そして、配列及び接続のジオメトリー（geometrie）は、最適化することができる。
【００３５】
一部分が、ガード電位及びグラウンド電位のそれぞれを基準とする事実は、本発明の利点である単独の集積回路に、本質的に組み込まれる。そして、それにより、その後の使用環境から独立して、集積回路の設計の間の結合の最適化が可能となる。
【００３６】
集積回路はガード電位を基準とする電源の少なくとも１つを生じさせる手段を、さらに含むことができる。
【００３７】
従って、集積回路の外部のガード電位を基準に電源を生じさせる必要はなく、さらに、電子機器のガード電位の一部を、本質的に、集積回路に限定することができる。
【００３８】
グラウンド電位部分とガード電位部分との間でのＤＣ電源の伝達は、空間要求に関して非常に不利である、インダクタンスなどの低周波で操作する際の接続手段を必要とするという特定の問題を提示する。
【００３９】
実施態様によれば、集積回路は：
グラウンド電位を基準とし、励起手段を介してその回路が閉じているＡＣ供給電圧源；並びに
ＡＣ供給電圧源の端子の電圧を整流（redressement）することによって、ガード電位を基準とする電圧源をアウトレットにおいて発生させるように、それらの入力で、前記ＡＣ供給電圧源及びガード電位にそれぞれ接続されている、整流及びフィルタリング手段；
を、さらに含むことができる。
【００４０】
このように、グラウンド電位を基準とするＡＣ供給電圧源が、従って、電力が利用可能な側で使用される。
【００４１】
ＡＣ供給電圧源の電子回路が、励起手段を介して閉じられるか、又は換言すれば、このＡＣ供給電圧源の電流は、これらの励起手段を通じて流れる。
【００４２】
供給電圧そして、これによる、基準電位を基準とする電力を発生させるためのＡＣ供給電圧源の回路は、このように、追加の接続手段及び２つの基準電位を短絡させずに、ガード電位とグラウンド電位との間で閉じることができる。
【００４３】
この構成は励起手段として可能であり、構成がどのようなものであっても、完全な電圧発生器（generateur de tension parfait）として十分に機能し、また、テブナン発電機と呼ばれる。この発電機は、グラウンド及びガード電位間のＡＣ電圧の違いを課し、その違いにより、供給電流用のための非常に低いインピーダンスを提示しながら、相互に関して浮動し続けることを可能とする。この結果は、励起手段の存在なしでは得られないであろう。
【００４４】
整流及びフィルタリング手段を、コンデンサー及び受動スイッチ手段（ダイオードなど）又は能動スイッチ手段（スイッチ又はトランジスタに基づいたスイッチなど）などを統合することができるコンポーネントのみを含むように、設計することができる。
【００４５】
それらを、例えば、ダイオードや倍電圧シェンケル整流器（redresseur doubleur de tension de Schenkel）の簡単な整流原理に基づいて、任意の共通フォームで生産することができる。
【００４６】
実施態様によると、本発明に係るデバイスの励起手段は、以下：
−ガード電位を基準とするオシレーターによって通電し、そしてグラウンド電位を基準とする電圧フォロワ−バッファ、
−グラウンド電位を基準とするオシレーター、
のコンポーネントセットの１つをさらに含むことができる。
【００４７】
両方の場合において、励起手段への電力は、グラウンド電位を基準とする電源によって提供される。バッファを実施することにより、容量測定の間、第一電子システムにおける励起及び／又は同期のための少ない消費量及び同等の有用性を有する、ガード電位を基準とするオシレーターを使用することが可能となる。
【００４８】
実施態様によれば、接続手段はコンデンサーを直列で含むことができる。
【００４９】
実際には、異なる基準電位における部品間のデジタル又はアナログ信号を転送するためには、集積回路の形で実施するのに非常に適している技術によれば、デカップリング手段を提供する必要がある。例えばFR2,893,711に記載されているような先行技術のデバイスでは、使用は、しばしばインダクタンスからなり、これでは統合することができない。
【００５０】
実施態様によると、第一電子システムは、キャパシタンスを測定するために、容量電極を連続的にポーリング（d'interroger sequentiellement）することを可能とする、スキャン手段を含むことができる。
【００５１】
多くの電極を、このように、単独のデータ取得システムを用いて測定することができる。
【００５２】
本発明に係るデバイスは、マスタースレーブモードにおける操作を可能とする類似デバイスによる伝達手段をさらに含むことができ、それによって、
マスターモードに設定されたデバイスの励起手段が、スレーブモードに設定されたデバイスのガード電位とグラウンド電位間の類似ＡＣ電圧差を課し；及び
スレーブモードに設定されたデバイスの励起手段が、少なくとも部分的に不活化される。
【００５３】
このように、マスタースレーブモードで設定された（又は同期された）数種の同一又は類似の集積回路により、単一の集積回路で目的を達することができたものよりも多くの電極に対処することができる。さらに、電極は全て、測定品質のために不可欠な同一のガード電位を基準とする。
【００５４】
別の態様によれば、オブジェクトの位置の検出及び／又は測定システムは、複数の容量電極を含む形で、そして、本発明に係る容量測定デバイスの少なくとも１つで提案される。
【００５５】
数種の容量測定デバイスが実施された場合、それらはマスタースレーブモードで構成される。
【００５６】
デバイスは、ディスプレースクリーン上に配置された透明電極を含むことができる。
【００５７】
本発明に係るデバイスは、容量測定機器の全てのタイプにおいて実施されるか、又は使用されることができる。
【００５８】
さらに別の態様によれば、本発明に係るデバイスの少なくとも１つの使用は、以下の機器：
接触及び/又は非接触のヒューマン・マシン・インターフェース；
３Ｄ測定システム；
衝突防止システム；
近接検知部（detecteur de proximite）；
のうちの任意の１つで提案される。
【００５９】
本発明に係るデバイスは、従って、例えば、コンパクトな静電容量測定システムを製造するために、又は医療撮像システムにおける患者の位置の容量性検出のためのアンテナを駆動するために、使用することができる。
【図面及び実施態様の説明】
【００６０】
本発明のその他の利点及び特徴は、非限定的な実施態様の詳細な説明、及び下記の図面：
図１は、本発明に係る静電容量測定デバイスの、一般的な電気回路図を示す。
図２は、同じパッケージに別々のチップ２つを含む集積回路の形態における、容量測定デバイスの実施態様を示す。
図３は、同じパッケージに別々のチップ２つを含む集積回路の形態で製造される、容量測定デバイスの内部構成を示す。
図４は、単一のチップを含む集積回路の形態における、容量測定デバイスの実施態様を示す。
図５は、単一のチップを含む集積回路の形態で製造される、容量測定デバイスの内部構成を示す。
図６は、ＣＭＯＳ技術における本発明に係るデバイスの実施態様例を示す。
図７は、ＣＭＯＳ技術における本発明に係るデバイスの実施態様例における、電子の電位レベルの分布を示す。
図８は、集積回路の態様で製造された、本発明に係るデバイスの設置を示す。
を検討することで明らかになるであろう。
【００６１】
図１を参照して、最初に、本発明に係る静電容量測定デバイスの、一般的な電気回路図を説明する。
【００６２】
本発明に係る静電容量測定デバイスは、文献FR2,756,048に記載されるように浮動ブリッジ構成に基づくものである。図１は、文献FR2,756,048に記載された異なる測定構成が、本発明の範囲内で適用可能であるということが理解される模式図に他ならない。
【００６３】
このような静電容量測定システムにより、グラウンド電位５に接続された電位において、測定電極１０とターゲット１１との間の静電容量情報の項目少なくとも１つを測定することができる。
【００６４】
電子機器は、グラウンド電位５に対して振動し、ガード電位４を基準とする第一電子取得システム１と、グラウンド電位５を基準とする第二電子処理（または転送）システム２とを備える。もちろん、電子システムの設計は、任意の限定の影響を与えることなく、開示を明確にするために選択される。電子取得システム１は、特に、デジタルを含めた信号処理手段を備えることができる。電子処理システム２は、電子機器の残りの部分とインターフェースする機能に制限されることができる。
【００６５】
デバイスは、ガード電位４、そしてグラウンド電位５にそれぞれ接続される、励起手段３、７をさらに含む。これらの励起手段は、これらの電位４、５間に、ＡＣ電圧差をかける機能を実行し、このようにして、もう一方に対する基準電位のうちの１つである、「浮動」を引き起こす
【００６６】
FR2,756,048において、これらの励起手段は、本質的に、ガード電位４を基準とするオシレーター３を含み、そして、グラウンド電位５に接続されたアウトレットを含む。
【００６７】
励起電圧を発生させるという観点から、オシレーター３は、等しくガード電位４又はグラウンド電位５を基準とすることができる。しかし、特に電極１０上に励起信号を生成するために使用される限り、好ましくは、それはまたガード電位４を基準とする必要がある。
【００６８】
基準電位４、５間のＡＣ電位差を維持するために、FR2,756,048で実施されたオシレーター３は、無視できない量の電力を消費しなければならない。前述したように、今では、電力は、グラウンド電位５を基準とする側をより簡単に利用できる。
【００６９】
このため、本発明に係るデバイスにおいて、励起手段は、異なって位置している。これらはガード電位４を基準とするオシレーター３を含む。このオシレーターは、電子取得システム１における励起又はクロック信号として使用することができるＡＣ信号を発生させる。この信号は、用途に応じて任意の種類（例えば、正弦波、矩形波、又は三角波）とすることができる。
【００７０】
本発明に係るデバイスは、グラウンド電位５を基準とするバッファ７を含む。このバッファ７は、演算増幅器の形態で配置された、トランジスタに基づいて生産された増幅器又はボルテージフォロワ（ユニティゲインを有する（a gain unitaire））を含む。オシレーター３の出力は、バッファ７の入力に接続されている。バッファ７の出力は、ガード電位４に接続されている。
【００７１】
バッファ７は、励起信号Ｖｏを出力で提供する。その内部電気基準（又はその電源のそれ）は、グラウンド電位５であるので、それは、信号Ｖｏ又は換言すると、グラウンド電位５とガード電位４との間のＡＣ電圧差Ｖｏの生成を提供する電圧源として作用する。
【００７２】
このように操作することによって、ガード電位４を基準とするオシレーター３の利点が得られるが、ガード電位４への通電に必要な電力のほとんどは、基準とされるバッファ７によって供給され、従って、グラウンド電位５の一部によって供給されるので、その消費電力は最小化される。
【００７３】
ターゲット又は検出オブジェクト１１が接続されるグラウンド電位５と、測定電極１０又は他の高感度な部分との間の寄生容量の出現を回避するように、電子取得システム１は、完全に、ガード電位４を基準とする。同様に、ガード電極１２は、測定電極１０を保護する。後者と同電位であることで、それらはまた、寄生容量の出現を回避する。
【００７４】
測定電極１０は、その静電容量を測定することを可能とする電荷増幅器１３（amplificateur de charge）に接続されている。図１は、FR2,756,048に記載されたものを含む全ての形態で生産されることができる、電荷増幅器１３の概略図を示している。電荷増幅器１３は、零位法による容量や逆静電容量を測定するために、特に、その振幅を調節することができるオシレーター信号３を用いて、クローズドループシステムの形態で製造することができる。
【００７５】
用途に応じて、電子取得システム１は、例えば、測定電極１０とターゲット１１との間の距離を表す信号を提供するために、信号１４を処理するステップを含むことができる。
【００７６】
このシステムは、一般的には、全てのジオメトリーの複数の電極１０の「読み取り」のために設計される。従って、電極１０と電荷増幅器１３との間に挿入されたスキャナ１７を含み、そして、これらの電極の容量を順次測定することを可能とする。このスキャナ１７は、ガード電位４を基準とするアナログスイッチの一連の形態をとることができ、そして、電子制御ユニットによって制御することができる。
【００７７】
本発明に係るデバイスは、特に、携帯電話（スマートフォン）、タブレット、又はコンピュータのようなデバイスのための接触又は非接触型インターフェースを生産することを可能とする。電極１０は透明電極であることができ、例えば、ディスプレイスクリーン又はタッチパッド上に設置されるＩＴＯ（スズドープ酸化インジウム）で作成することができる。次いで、それらは、指などのアプローチ及び／又はコマンドオブジェクト１１の接触を検出するために使用される。
【００７８】
本発明に係るデバイスはまた、電気的にグラウンド電位５を基準とする電子処理システム２を含む。この電子処理システム２はまた、本発明に係るデバイスと電子機器の残りの部分（もちろん電極１０は除いて）との間のインターフェース機能を確実にする。これにより、全体的にグラウンド電位５を基準とし、さらにグラウンド電位５を基準とする電源によって供給される集積回路の形で、本発明に係るデバイスを実質的に製造することを可能とする。
【００７９】
電子処理システム２は、デジタル又はアナログ信号を送信することを可能とする接続手段６によって、電子取得システム１に接続されている。少なくとも周波数範囲内において、グラウンド及びガード電位間の遮断を確保するため、これらの接続手段６は、デカップリング手段で提供される電気的接続を含む。容易に統合し、さらに、少なくとも高周波数（例えば、デジタル）での信号の転送を可能にすることができるように、コンデンサは、本発明の範囲内、好ましくは、デカップリング手段として使用される。
【００８０】
本発明に係るデバイスは、単一のデバイスで実現可能であるより多くの電極１０を制御するために、本発明又は他の互換デバイスに係る他のデバイスと同期させることができる。
【００８１】
これを行うために、デバイスは、マスタースレーブモードに応じて、例えば、内部の論理関数を用いて：
全てのデバイスのガード電位４に接続する；
スレーブモードに設定されたデバイスのバッファ７、及びオシレーター３を不活化する；
マスターモードに設定されたデバイスのバッファ７の出力、及びオシレーター３の出力をスレーブモードに設定されたデバイスに伝達する；
ように、それぞれ設定されている。
【００８２】
変形例によれば、異なるデバイスのバッファ７のゲインが十分に均質である場合、以下：
スレーブモードに設定されたデバイスのオシレーター３を不活化する；
マスターモードに設定されたデバイスのオシレーター３の出力を、スレーブモードに設定されたデバイスに伝達し、そして、それぞれのスレーブデバイス用のバッファ７を使用する；
の設定を使用することができる。
【００８３】
グラウンド電位５を全体的に基準とする集積回路の形態で、本発明に係るデバイスを本質的に生産する目的で、このデバイスにおいて、ガード電位４を基準とする電源を生じさせることもまた必要である。さらに、これらの電源を簡単に統合できるコンポーネントを生じさせなければならない。
【００８４】
図１に示す実施態様では、本発明に係るデバイスは、従って、ガード電位４を基準とする電源Ｖｆ少なくとも１つを含み、前記Ｖｆは、グラウンド電位５を基準とするＡＣ供給電圧源８、さらに、整流及びフィルタリング手段９を含む。
【００８５】
整流及びフィルタリング手段９は、ＡＣ供給電圧源８に、及びガード電位４に、それらの入力でそれぞれ接続されている。なんら限定的ではない図１における実施例によれば、これらは、ＡＣ供給電圧源８に接続された整流ダイオード、及びガード電位４を基準とする電源Ｖｆの出力１６と並列接続のフィルタリングコンデンサ−を含む。このフィルタリングコンデンサ−はまた、コンポーネントの入力インピーダンスのために、等価的なコンデンサーとすることができる。
【００８６】
動作させるための回路図の場合は、電流はＡＣ供給電圧源８へのリターンパスを有する必要がある。本発明に係るデバイスにおいては、このリターンパスはバッファ７の出力を通じて提供される。
【００８７】
実際には、オシレーター３によって制御されるバッファ７は、オシレーター３の励起信号周波数においてこれらの基準電位を短絡させることなく、ガード電位４とグラウンド電位５との間の接続を介して、電源回路用のリターンパスを可能にする。予め説明したように、低インピーダンスを有する一方でガード電位４とグラウンド電位５との間の励起信号を課すオシレーター３により制御されるバッファ７のテブナン発電機動作により、この効果が得られる。
【００８８】
電源Ｖｆは、特に、例えば、電荷増幅器１３及びオシレーター３に供給するために使用することができる。
【００８９】
図２を参照して、第１の実施態様によれば、本発明に係るデバイスは、それ自体が同じパッケージに統合された２つの別個のチップ２１、２２を含む集積回路２０を含む。
【００９０】
集積回路２０は、一般性を失うことなく、プリント回路上にはんだ付けすることができるピン２３、２４とともに、ＳＭＴ（表面実装技術）タイプである。
【００９１】
ガード電位４を基準とする電子取得システム１は、第一設置領域、又は第一チップ２１の取得領域３８の形態で実施され、そして、グラウンド電位５を基準とする電子処理システム２は、第二設置領域、又は第二チップ２２の処理領域３９の形態で実施される。
【００９２】
この実施態様の利点は、単一の基準電位のみを含むチップ２１、２２の生産を大幅に単純化することである。
【００９３】
チップ２１、２２は、標準的な「ボンディング（bonding）」技術による内部接続線２５によって接続されている。
【００９４】
ガード電位４を基準とするチップ２１は、集積回路２０のピン２３の第一のセットによって、測定電極１０に、及びガードを基準とする他の要素に接続されている。
【００９５】
グラウンド電位５を基準とするチップ２２は、集積回路２０のピン２４の第二のセットによって、電子機器の他の要素に接続されている。
【００９６】
ピン２３、２４及び内部接続線２５は、ガード電位４を基準とする高感度の部分への接続、そして、特に、電極１０との接続は、ガード４を基準とする接続によってのみ囲まれるように、配列されている。
【００９７】
図３は、ＣＭＯＳ技術で生産されるＡＳＩＣ（特定用途向け集積回路）の形態における別々のチップ２１、２２の実施態様の設置例を示す。
【００９８】
チップ２１は、特に、２つの電源プレーン３０、３２を含み、その電源プレーン３０は、ガード電位４を基準とするか、又はガード電位４に接続され、さらに、その中の取得領域３８において、電子取得システム１が実施される。
【００９９】
チップ２２は、特に、２つの電源プレーン３１、３３を含み、その電源プレーン３１は、グラウンド電位５を基準とするか又はグラウンド電位４に接続され、さらに、その中の処理領域３９において、電子処理システム２が実施される。
【０１００】
チップ２１、２２間の接続２９は、取得領域３８への電源の送達(les transferts d'alimentation)３５、並びに取得領域３８と処理領域３９の間のデータ転送３６を含む。
【０１０１】
変形した態様によれば、電子処理システム２を含むチップ２２は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）論理回路を生じることができる。
【０１０２】
図４を参照すると、第二の実施態様によれば、本発明に係るデバイスは、単一のチップ４０を備える集積回路２０を含む。
【０１０３】
集積回路２０は、一般性を失うことなく、プリント回路上にはんだ付けされることができるピン２３、２４とともに、ＳＭＴ（表面実装技術）タイプである。
【０１０４】
ピン２３、２４は、ガード電位４を基準とする高感度の部品への接続、そして、特に、電極１０への接続は、ガード４を基準とする接続によってのみ囲まれるように、配列されている。
【０１０５】
図５は、ＣＭＯＳ技術で生産される集積回路又はＡＳＩＣ（特定用途向け集積回路）の形態におけるチップ４０の実施態様の設置例を示す図である。
【０１０６】
取得領域３８は、ガード電位４を基準とし、そして、処理領域３９は、グラウンド電位５を基準とし、同じチップ４０で生産される。
【０１０７】
チップ４０の基板５０は、ガード電位に接続されている。この構成では、取得領域３８及び処理領域３９の全てをカバーし、そして、寄生容量に対する感受性の有意な減少を可能とするガードプレーン(plan de garde)を生成する利点を有する。
【０１０８】
取得領域３８は、ガード電位４を基準とする、又はガード電位４に接続された電源プレーン３０、３２、に囲まれている。
【０１０９】
処理領域３９は、グラウンド電位５を基準とする、又はグラウンド電位５に接続された電源プレーン３１、３３に囲まれている。
【０１１０】
取得領域３８への電源の送達３５、並びに取得領域３８及び処理領域３９との間のデータ転送３６は、チップ４０上で生ずる。
【０１１１】
図６を参照すると、チップ４０は、３ウェル技術(technique a trois caissons)によるＣＭＯＳ技術を用いて生産される。それは：
ガード電位４で接続されている基板５０に相当する第一Ｐドープウェル５０、
第二Nドープウェル６０、
第二ウェル６０に含まれ、そして取得領域３８及び処理領域３９のコンポ―ネント６３、６４を含む、第三Ｐドープウェル６１及び第三Ｎドープウェル６２、
を含む。
【０１１２】
アセンブリの適切な動作に必要な電気的絶縁は、それらをブロックするために、ＰＮ接合の逆偏光の下で得ることができる。これを行うために、基準電圧４、５と異なる部分のＡＣ供給電圧源との間の特定の関係を重んじなければならない。
【０１１３】
図７は考慮すべき電圧レベルを示す。
【０１１４】
以下：
ｇｎｄグラウンド基準電位５；ｖｄｄグラウンド５を基準とした電源の電圧レベル；ｇｎｄｆガード基準電位４；及びｖｄｄｆガード電位４を基準とした電源の電圧レベル
が定義されている。
【０１１５】
図７によれば、以下
（ｉ）ｖｄｄ  ≧  ｇｎｄ
（ｉｉ）ｖｄｄ  ≧  ｇｎｄｆ（何時でも、ｇｎｄｆはｖｄｄに対して振動する電位である。）
（ｉｉｉ）ｖｄｄｆ  ≧  ｇｎｄｆ（ｖｄｄｆ−ｇｎｄｆ＝Ｖｆであるとき、供給電圧はガード電位４を基準とする。）
が定義されている。
【０１１６】
これらの条件に基づいて、ウェルの電位が以下：
電位ｇｎｄｆ、すなわちガード電位４のＰドープ基板５０；
電位ｇｎｄのウェル６２のトランジスタ６４を有する、電位ｖｄｄｇの第二Ｎドープウェル６０及び第三Ｎドープウェル６２。前記トランジスタ６４は、デフォルトによって遮断される接合を有することを可能とする；
電位ｖｄｄｆのウェル６１のトランジスタ６３を有する、電位ｇｎｄｆの第三Ｐドープウェル６１。前記トランジスタ６３は、デフォルトによって遮断される接合を有することを可能とする；
の通りに区分される。
【０１１７】
この構成において、ガード電位４を基準とする取得領域３８は、ウェル６１内で実施され、そしてグラウンド電位５を基準とする処理領域３９は、ウェル６２内で実施される。
【０１１８】
電位は、実質的に同等である以下の方法：
電位ｇｎｄｆ、すなわちガード電位４においてのＰドープ基板５０；
電位ｇｎｄｆのウェル６２のトランジスタ６４を有する、電位ｖｄｄｆの第二Ｎドープウェル６０及び第三Ｎドープウェル６２。前記トランジスタ６４は、デフォルトによって遮断される接合を有することを可能とする；
電位ｖｄｄのウェル６１のトランジスタ６３を有する、電位ｇｎｄの第三Ｐドープウェル６１。前記トランジスタ６３は、デフォルトによって遮断される接合を有することを可能とする；
において区分することができる。
【０１１９】
この構成において、ガード電位４を基準とする取得領域３８は、ウェル６２内で実施され、そしてグラウンド電位５を基準とする処理領域３９は、ウェル６１内で実施される。
【０１２０】
図８を参照すると、有利には、集積回路がはんだ付けされる、例えばプリント回路７０に対向する面上に配置されるガード電位４の遮蔽面７１により、本発明に係るデバイスを、完成させることができる。
【０１２１】
変形した実施態様では、
集積回路２０は、例えば、接続側に配置されたピン２３、２４と接続する側を有するパッケージ、又は、パッケージの下でマトリクス内に配置されたピンと接続するマトリックスを有するパッケージを含むことができ；
チップ２１、２２、又は４０をワイヤー又ははんだボール（「ボールバウンディッド（ball bounded）」）により接続することができ；
集積回路２０は「フリップチップ」技術により生産することができ、これにより、中間パッケージなしで、チップをプリント回路に直接接続することができ；
チップ２０、２１を３Ｄ組み立て技術（チップレベルパッケージング）により組み立てることができる。
【０１２２】
もちろん、本発明は、記載されている実施例に限定されるものではなく、そして、多数の調整は、本発明の範囲を超えることなく、これらの実施例に加えることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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