(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表層に設けられた第２導電型の半導体領域と、
前記半導体基板の表面において開口し、前記半導体領域を貫通して設けられた複数のトレンチと、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記トレンチの内部に埋め込まれたゲート電極と、
前記第２導電型の半導体領域内において個々の前記トレンチの開口部の周りに設けられた第１導電型の拡散層と、
個々の前記トレンチの内部に埋め込まれた前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜が形成された前記半導体基板上に形成された上部電極とを備えた半導体装置であって、
前記第２導電型の半導体領域上には、互いに隣接する前記トレンチ上に形成された前記層間絶縁膜の間に、ダミー層が設けられ、
前記ダミー層の下方には前記トレンチ及び前記ゲート電極が形成されていない半導体装置。
【請求項２】
前記第２導電型の半導体領域内において互いに隣接する前記トレンチの間に設けられた第２導電型の拡散層をさらに備えた請求項１に記載の半導体装置。
【請求項３】
前記ダミー層は、前記ゲート電極と同層からなる請求項１又は２に記載の半導体装置。
【請求項４】
前記ダミー層は、前記層間絶縁膜と同層からなる請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
自動車等には、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、及びＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表されるパワー半導体装置が用いられている。かかるパワー半導体装置においては、トレンチゲート構造にすることによりセル密度が向上し、低オン抵抗化を図ることができる。
【０００３】
図５を参照して、従来一般的なトレンチゲート型のパワー半導体装置の構成について説明する。図５は要部模式断面図である。
【０００４】
従来のトレンチゲート型のパワー半導体装置１００は、
第１導電型（Ｎ）の半導体基板１１１と、
半導体基板１１１の表層に設けられた第２導電型（Ｐ）の半導体領域（ボディ領域）１２１と、
半導体基板１１１の表面において開口し、第２導電型の半導体領域（ボディ領域）１２１を貫通して設けられた複数のトレンチ１３１と、
トレンチ１３１の内壁に設けられたゲート絶縁膜１３２と、
トレンチ１３１の内部に埋め込まれたゲート電極１３３と、
第２導電型の半導体領域（ボディ領域）１２１内において個々のトレンチ１３１の開口部の周りに設けられた第１導電型（Ｎ＋）の拡散層（エミッタ層）１２２と、
第２導電型の半導体領域（ボディ領域）１２１内において互いに隣接するトレンチ１３１の間に設けられた第２導電型（Ｐ＋）の拡散層（コンタクト層）１２３と、
個々のトレンチ１３１の内部に埋め込まれたゲート電極１３３を覆う層間絶縁膜１４１と、
層間絶縁膜１４１が形成された半導体基板１１１上に形成されたバリアメタル層１５１及び上部電極１６１とを備えている。
【０００５】
半導体基板１１１は、裏層に、第２導電型の半導体領域（ボディ領域）１２１側から見て、第１導電型（Ｎ＋）のバッファ層と第２導電型（Ｐ＋）のコレクタ層とを順次備えている（図示略）。
半導体基板１１１の裏面には、下部電極（ドレイン電極）が形成されている（図示略）。
【０００６】
層間絶縁膜１４１は例えば、ＢＰＳＧ膜（上層）１４１ｂ／ＮＳＧ膜（下層）１４１ａの積層膜からなる。
バリアメタル層１５１は例えば、ＴｉＮ膜（上層）／Ｔｉ膜（下層）の積層膜からなる。なお、この積層膜において、下層のＴｉ膜は半導体基板のＳｉと反応するため、実際にはＴｉＳｉ膜となる。
【０００７】
パワー半導体装置１００では、半導体基板１１１の全面に層間絶縁膜１４１を成膜した後、層間絶縁膜１４１において平面視で互いに隣接するトレンチ１３１間にコンタクトを空けるパターニングが行われる。その後、基板１１１の全面にバリアメタル層１５１と上部電極（ソース電極）１６１とが順次成膜される。
【０００８】
上記工程では、第２導電型の半導体領域１２１（ボディ領域）上において、トレンチ１３１の形成領域には層間絶縁膜１４１があるが、トレンチ１３１の非形成領域には層間絶縁膜１４１がなく、バリアメタル層１５１及び上部電極（ソース電極）１６１の下地が表面凹凸を有する。
例えば、層間絶縁膜１４１をなすＢＰＳＧ膜（上層）１４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）１４１ａの厚みは４００ｎｍである。この場合、バリアメタル層１５１及び上部電極（ソース電極）１６１の下地の表面凹凸差は１μｍ程度と無視できないレベルである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2005-209807号公報
【特許文献２】特開2009-004819号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記従来のパワー半導体装置においては、上部電極（ソース電極）にワイヤあるいはリボン等を超音波接合する場合、上記表面凹凸に起因する接合時の応力によって、半導体装置の層間絶縁膜及びその近傍部分がダメージを受ける恐れがある。
上記パワー半導体装置においては、超音波接合の振動方向と層間絶縁膜による凹凸方向とが直交又はそれに近い状態となる。このような場合、超音波接合時において、凹凸部分にかかる応力が大きくなり、バリアメタル層と層間絶縁膜との間に剥離が生じたり、半導体装置に微小なクラックが生じるなどの恐れがある。
【００１１】
特許文献１には、層間絶縁膜をトレンチ内に完全に埋め込む構造が提案されている（請求項１、図１）。特許文献２には、上部電極（ソース電極）の厚みを３．５〜１０μｍと厚くした構造が提案されている（請求項１、図１）。
しかしながら、特許文献１に記載の構造は、工程が複雑となり、高コストである。特許文献２に記載の構造は、上部電極（ソース電極）の成膜時間が長くなり、高コストである。
【００１２】
本発明は上記事情に鑑みてなされたものであり、低コストに、上部電極にワイヤあるいはリボン等を超音波接合する際などにかかる応力を緩和することが可能なトレンチゲート型のパワー半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の表層に設けられた第２導電型の半導体領域と、
前記半導体基板の表面において開口し、前記半導体領域を貫通して設けられた複数のトレンチと、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記トレンチの内部に埋め込まれたゲート電極と、
前記第２導電型の半導体領域内において個々の前記トレンチの開口部の周りに設けられた第１導電型の拡散層と、
個々の前記トレンチの内部に埋め込まれた前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜が形成された前記半導体基板上に形成された上部電極とを備えた半導体装置であって、
前記第２導電型の半導体領域上には、互いに隣接する前記トレンチ上に形成された前記層間絶縁膜の間に、ダミー層が設けられたものである。
【発明の効果】
【００１４】
本発明によれば、低コストに、上部電極にワイヤあるいはリボン等を超音波接合する際などにかかる応力を緩和することが可能なトレンチゲート型のパワー半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る第１実施形態のパワー半導体装置の要部模式断面図である。
【図２Ａ】図１のパワー半導体装置の製造工程図である。
【図２Ｂ】図１のパワー半導体装置の製造工程図である。
【図２Ｃ】図１のパワー半導体装置の製造工程図である。
【図２Ｄ】図１のパワー半導体装置の製造工程図である。
【図２Ｅ】図１のパワー半導体装置の製造工程図である。
【図３】本発明に係る第２実施形態のパワー半導体装置の要部模式断面図である。
【図４Ａ】図３のパワー半導体装置の製造工程図である。
【図４Ｂ】図３のパワー半導体装置の製造工程図である。
【図４Ｃ】図３のパワー半導体装置の製造工程図である。
【図５】従来のパワー半導体装置の要部模式断面図である。
【発明を実施するための形態】
【００１６】
「第１実施形態」
図面を参照して、本発明に係る第１実施形態のパワー半導体装置の構成について説明する。
図１は、本実施形態のパワー半導体装置の要部模式断面図である。図２Ａ〜図２Ｅは本実施形態のパワー半導体装置の製造工程図である。
【００１７】
本実施形態のパワー半導体装置１は、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、及びＩＧＢＴ（Insulated Gate Bipolar Transistor）等に適用可能である。
【００１８】
本実施形態のパワー半導体装置１は、
第１導電型（Ｎ）の半導体基板１１と、
半導体基板１１の表層に設けられた第２導電型（Ｐ）の半導体領域（ボディ領域）２１と、
半導体基板１１の表面において開口し、第２導電型の半導体領域（ボディ領域）２１を貫通して設けられた複数のトレンチ３１と、
トレンチ３１の内壁に設けられたゲート絶縁膜３２と、
トレンチ３１の内部に埋め込まれたゲート電極３３と、
第２導電型の半導体領域（ボディ領域）２１内において個々のトレンチ３１の開口部の周りに設けられた第１導電型（Ｎ＋）の拡散層（エミッタ層）２２と、
第２導電型の半導体領域（ボディ領域）２１内において互いに隣接するトレンチ３１の間に設けられた第２導電型（Ｐ＋）の拡散層（コンタクト層）２３と、
個々のトレンチ３１の内部に埋め込まれたゲート電極３３を覆う層間絶縁膜４１と、
層間絶縁膜４１が形成された半導体基板１１上に形成されたバリアメタル層５１及び上部電極（ソース電極）６１とを備えている。
【００１９】
半導体基板１１は、裏層に、第２導電型の半導体領域（ボディ領域）２１側から見て、第１導電型（Ｎ＋）のバッファ層と第２導電型（Ｐ＋）のコレクタ層とを順次備えている（図示略）。
半導体基板１１の裏面には、下部電極（ドレイン電極）が形成されている（図示略）。
【００２０】
第１導電型（Ｎ）の半導体基板１１としては通常、シリコン基板が用いられる。
ゲート絶縁膜３２は例えば、シリコン酸化膜からなる。その厚みは例えば１００ｎｍ程度である。
ゲート電極３３は例えば、ポリシリコンからなる。
層間絶縁膜４１は例えば、ＢＰＳＧ（Boron?Doped Phospho Silicate Glass）膜（上層）４１ｂ／ＮＳＧ（None-doped Silicate Glass）膜（下層）４１ａの積層膜からなる。例えば、ＢＰＳＧ膜（上層）４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）４１ａの厚みは４００ｎｍ程度が好ましい。
【００２１】
バリアメタル層５１は例えば、ＴｉＮ膜（上層）／Ｔｉ膜（下層）の積層膜からなる。例えば、ＴｉＮ膜（上層）の厚みは１５０ｎｍ程度、Ｔｉ膜（下層）の厚みは３０ｎｍ程度が好ましい。なお、この積層膜において、下層のＴｉ膜は半導体基板のＳｉと反応するため、実際にはＴｉＳｉ膜となる。
【００２２】
上部電極（ソース電極）６１は例えば、Ａｌ電極からなる。例えば、上部電極（ソース電極）６１の厚みは５μｍ程度が好ましい。
下部電極（ドレイン電極）８１は例えば、半導体基板１１の裏面から見て、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜、及びＡｕ膜が順次積層された積層膜からなる。
【００２３】
本実施形態において、第２導電型の半導体領域（ボディ領域）２１上には、互いに隣接するトレンチ３１上に形成された層間絶縁膜４１の間に、ダミー層７１が設けられている。
本実施形態では、ダミー層７１はゲート電極３３と同層により構成されている。ダミー層７１は例えば、ポリシリコン膜により構成されている。
【００２４】
本実施形態では、第２導電型の半導体領域（ボディ領域）２１内において、互いに隣接するトレンチ３１の間に、平面視でダミー層７１を挟んで、第２導電型（Ｐ＋）の拡散層（コンタクト層）２３が分離形成されている。
換言すれば、第２導電型の半導体領域（ボディ領域）２１内において、平面視でダミー層７１とトレンチ３１上に形成された層間絶縁膜４１との間に、第２導電型（Ｐ＋）の拡散層（コンタクト層）２３が形成されている。
【００２５】
本実施形態では、第２導電型の半導体領域（ボディ領域）２１内において互いに隣接するトレンチ３１の間に設けられた第２導電型の拡散層（コンタクト層）２３を、平面視でダミー層７１を挟んで分離形成しているが、図５に示した従来技術と同様に、第２導電型の拡散層（コンタクト層）２３を非分離としても構わない。
【００２６】
本実施形態においては、第２導電型の半導体領域（ボディ領域）２１上に、互いに隣接するトレンチ３１上に形成された層間絶縁膜４１の間に、オン抵抗等の素子特性（素子の電気特性）に影響を与えないダミー層７１を設けている。
【００２７】
例えば、層間絶縁膜４１をなすＢＰＳＧ膜（上層）４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）４１ａの厚みは４００ｎｍである。したがって、ダミー層を設けない従来構成では、バリアメタル層及び上部電極（ソース電極）の下地の表面凹凸差は例えば１μｍ程度と無視できないレベルである。
ダミー層を設けない従来構成では、超音波接合の振動方向と層間絶縁膜による凹凸方向とが直交又はそれに近い状態となる。このような場合、超音波接合時において、凹凸部分にかかる応力が大きくなり、バリアメタル層と層間絶縁膜との間に剥離が生じたり、半導体装置に微小なクラックが生じるなどの恐れがある。
【００２８】
本実施形態では、互いに隣接するトレンチ３１上に形成された層間絶縁膜４１の間にダミー層７１を設けることで、上部電極（ソース電極）６１にワイヤあるいはリボン等を超音波接合する際などにかかる応力が分散され、半導体装置１にかかる応力を緩和することができる。
【００２９】
ダミー層７１の厚みが過小あるいは過大では上記効果の発現が不充分となる恐れがある。
ダミー層７１の厚みは例えば、層間絶縁膜４１の厚みの０．２〜１．５倍程度が好ましく、０．５〜１．０倍程度が特に好ましい。
例えば、層間絶縁膜４１をなすＢＰＳＧ膜（上層）４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）４１ａの厚みは４００ｎｍである場合、ダミー層７１の厚みは２００〜１０００ｎｍ程度が好ましい。
【００３０】
本実施形態では、ダミー層７１の幅（横寸法）７１Ｗは、オン抵抗等の素子特性（素子の電気特性）に影響を与えないサイズに設計される。
例えば、ダミー層７１の幅７１Ｗは、トレンチ３１のピッチ３１Ｐの１／４程度、あるいはそれ以下が好ましい。
【００３１】
サイズ例を以下に示すが、適宜設計変更可能であることは言うまでもない。
トレンチ３１のピッチ３１Ｐ：８μｍ、
トレンチ３１の深さ３１Ｄ：５μｍ、
ダミー層７１の幅７１Ｗ：２μｍ、
ダミー層７１と層間絶縁膜４１との離間距離７２Ｗ：２μｍ。
【００３２】
トレンチ３１のピッチ３１Ｐ、トレンチ３１の深さ３１Ｄ、ダミー層７１の幅７１Ｗ、及び、ダミー層７１と層間絶縁膜４１との離間距離７２Ｗについては、図２Ｄを参照されたい。
【００３３】
本実施形態では、ゲート電極材料によりダミー層７１を形成しているので、工程の複雑化、工程数の増加、あるいは工程時間の増加を招くことがなく、低コストである。
【００３４】
図２Ａ〜図２Ｄを参照して、パワー半導体装置１の製造方法の一例について説明する。
【００３５】
図２Ａに示すように、第１導電型（Ｎ）の半導体基板１１の表層に第２導電型（Ｐ）の半導体領域（ボディ領域）２１を形成する。
次に、第２導電型の半導体領域（ボディ領域）２１内に第１導電型（Ｎ＋）の拡散層（エミッタ層）２２を形成する。
次に、半導体基板１１の表面において開口し、第１導電型（Ｎ＋）の拡散層（エミッタ層）２２及び第２導電型の半導体領域（ボディ領域）２１を貫通する複数のトレンチ３１を形成する。
次、酸化処理によって、トレンチ３１の内壁を含み、基板１１の全面にゲート絶縁膜３２を形成する。
次に、基板１１の全面にポリシリコン等のゲート電極材料膜３０を成膜する。
【００３６】
次に図２Ｂに示すように、ドライエッチング等によりゲート電極材料膜３０をパターニングして、トレンチ３１の内部にゲート電極３３を形成する。この工程においては、平面視で互いに隣接するトレンチ３１間にゲート電極材料膜３０を部分的に残して、ダミー層７１を形成する。
【００３７】
次に図２Ｃに示すように、基板１１の全面に、ＡＰ−ＣＶＤ法等により層間絶縁膜４１を成膜する。層間絶縁膜４１としては例えば、ＢＰＳＧ膜（上層）４１ｂ／ＮＳＧ膜（下層）４１ａの積層膜を成膜する。
【００３８】
次に図２Ｄに示すように、ゲート絶縁膜３２及び層間絶縁膜４１において平面視で互いに隣接するダミー層７１とトレンチ３１との間にコンタクトを空けるパターニングを実施する。
【００３９】
次に図２Ｅに示すように、第２導電型の半導体領域（ボディ領域）２１内において、平面視でダミー層７１とトレンチ３１上に形成された層間絶縁膜４１との間に、第２導電型（Ｐ＋）の拡散層（コンタクト層）２３を形成する。
【００４０】
次に、基板１１の全面にバリアメタル層５１と上部電極（ソース電極）６１とを順次成膜する。バリアメタル層５１としては例えば、ＴｉＮ膜（上層）／Ｔｉ膜（下層）の積層膜を成膜する。なお、この積層膜において、下層のＴｉ膜は半導体基板のＳｉと反応するため、実際にはＴｉＳｉ膜となる。
上部電極（ソース電極）６１としては例えば、Ａｌ電極を成膜する。
【００４１】
次に、半導体基板１１の裏層に、第１導電型（Ｎ＋）のバッファ層と第２導電型（Ｐ＋）のコレクタ層とを形成する（図示略）。
最後に、半導体基板１１の裏面に、下部電極（ドレイン電極）を形成する（図示略）。下部電極（ドレイン電極）としては例えば、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜、及びＡｕ膜の積層膜を成膜する。
【００４２】
以上のようにして、パワー半導体装置１が製造される。
本実施形態の方法では、ゲート電極材料によりダミー層７１を形成しているので、工程の複雑化、工程数の増加、あるいは工程時間の増加を招くことがなく、低コストである。
【００４３】
以上説明したように、本実施形態によれば、低コストに、上部電極（ソース電極）６１にワイヤあるいはリボン等を超音波接合する際などにかかる応力を緩和することが可能なトレンチゲート型のパワー半導体装置１を提供することができる。
【００４４】
なお、本実施形態のパワー半導体装置１の構成及びその製造方法は一例であり、適宜設計変更可能である。
【００４５】
「第２実施形態」
図面を参照して、本発明に係る第２実施形態のパワー半導体装置の構成について説明する。
図３は、本実施形態のパワー半導体装置の要部模式断面図である。図４Ａ〜図４Ｃは本実施形態のパワー半導体装置の製造工程図である。第１実施形態と同じ構成要素については、同じ参照符号を付して、説明を省略する。
【００４６】
本実施形態のパワー半導体装置２の基本構成は第１実施形態と同様である。
本実施形態のパワー半導体装置２は、第１実施形態のパワー半導体装置１のゲート電極材料からなるダミー層７１の代わりに、層間絶縁膜４１と同層により形成されたダミー層７３を備えたものである。
すなわち、本実施形態のパワー半導体装置２において、第２導電型の半導体領域（ボディ領域）２１上には、互いに隣接するトレンチ３１上に形成された層間絶縁膜４１の間に、層間絶縁膜４１と同層により形成されたダミー層７３が設けられている。
【００４７】
層間絶縁膜４１は例えば、ＢＰＳＧ膜（上層）４１ｂ／ＮＳＧ膜（下層）４１ａの積層膜からなる。例えば、ＢＰＳＧ膜（上層）４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）４１ａの厚みは４００ｎｍ程度が好ましい。
【００４８】
本実施形態では、ダミー層７３は層間絶縁膜４１と同層により構成されている。したがって、ダミー層７３は例えば、ＢＰＳＧ膜（上層）４１ｂ／ＮＳＧ膜（下層）４１ａの積層膜により構成されている。上記したように、例えば、ＢＰＳＧ膜（上層）４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）４１ａの厚みは４００ｎｍ程度が好ましい。
【００４９】
本実施形態においても、第１実施形態と同様、第２導電型の半導体領域（ボディ領域）２１内において、互いに隣接するトレンチ３１の間に、ダミー層７３を挟んで、第２導電型（Ｐ＋）の拡散層（コンタクト層）２３が分離形成されている。
換言すれば、第２導電型の半導体領域（ボディ領域）２１内において、平面視でダミー層７３とトレンチ３１上に形成された層間絶縁膜４１との間に、第２導電型（Ｐ＋）の拡散層（コンタクト層）２３が形成されている。
【００５０】
本実施形態においても、第２導電型の半導体領域（ボディ領域）２１内において互いに隣接するトレンチ３１の間に設けられた第２導電型の拡散層（コンタクト層）２３を、平面視でダミー層７３を挟んで分離形成しているが、図５に示した従来技術と同様に、第２導電型の拡散層（コンタクト層）２３を非分離としても構わない。
【００５１】
本実施形態においては、第２導電型の半導体領域（ボディ領域）２１上に、互いに隣接するトレンチ３１上に形成された層間絶縁膜４１の間に、オン抵抗等の素子特性（素子の電気特性）に影響を与えないダミー層７３を設けている。
【００５２】
例えば、層間絶縁膜４１をなすＢＰＳＧ膜（上層）４１ｂの厚みは６００ｎｍ程度、ＮＳＧ膜（下層）４１ａの厚みは４００ｎｍである。したがって、ダミー層を設けない従来構成では、バリアメタル層及び上部電極（ソース電極）の下地の表面凹凸差は例えば１μｍ程度と無視できないレベルである。
ダミー層を設けない従来構成では、超音波接合の振動方向と層間絶縁膜による凹凸方向とが直交又はそれに近い状態となる。このような場合、超音波接合時において、凹凸部分にかかる応力が大きくなり、バリアメタル層と層間絶縁膜との間に剥離が生じたり、半導体装置に微小なクラックが生じるなどの恐れがある。
【００５３】
本実施形態では、互いに隣接するトレンチ３１上に形成された層間絶縁膜４１の間にダミー層７３を設けることで、上部電極（ソース電極）６１にワイヤあるいはリボン等を超音波接合する際などにかかる応力が分散され、半導体装置２にかかる応力を緩和することができる。
【００５４】
本実施形態では、ダミー層７３は層間絶縁膜４１と同層により構成されているので、ダミー層７３の厚みは必然的に層間絶縁膜４１と同等となる。したがって、層間絶縁膜４１と同等の厚みを有するダミー層７３によって、層間絶縁膜４１のパターンに起因する応力集中が効果的に分散される。
【００５５】
本実施形態では、ダミー層７３の幅（横寸法）７３Ｗは、オン抵抗等の素子特性（素子の電気特性）に影響を与えないサイズに設計される。
例えば、ダミー層７３の幅７３Ｗは、トレンチ３１のピッチ３１Ｐの１／４程度、あるいはそれ以下が好ましい。
【００５６】
サイズ例を以下に示すが、適宜設計変更可能であることは言うまでもない。
トレンチ３１のピッチ３１Ｐ：８μｍ、
トレンチ３１の深さ３１Ｄ：５μｍ、
ダミー層７３の幅７３Ｗ：２μｍ、
ダミー層７３と層間絶縁膜４１との離間距離７４Ｗ：２μｍ。
【００５７】
トレンチ３１のピッチ３１Ｐ、トレンチ３１の深さ３１Ｄ、ダミー層７３の幅７３Ｗ、及び、ダミー層７３と層間絶縁膜４１との離間距離７４Ｗについては、図４Ｂを参照されたい。
【００５８】
本実施形態では、層間絶縁膜４１によりダミー層７３を形成しているので、工程の複雑化、工程数の増加、あるいは工程時間の増加を招くことがなく、低コストである。
【００５９】
図４Ａ〜図４Ｃを参照して、パワー半導体装置２の製造方法について説明する。
【００６０】
図４Ａに示すように、公知方法にしたがって、第１導電型（Ｎ）の半導体基板１１の表層に第２導電型（Ｐ）の半導体領域（ボディ領域）２１を形成する。
次に、第２導電型の半導体領域（ボディ領域）２１内に第１導電型（Ｎ＋）の拡散層（エミッタ層）２２を形成する。
次に、半導体基板１１の表面において開口し、第１導電型（Ｎ＋）の拡散層（エミッタ層）２２及び第２導電型の半導体領域（ボディ領域）２１を貫通する複数のトレンチ３１を形成する。
次、酸化処理によって、トレンチ３１の内壁を含み、基板１１の全面にゲート絶縁膜３２を形成する。
次に、基板１１の全面にゲート電極材料を成膜した後、ドライエッチング等によりパターニングして、トレンチ３１の内部にゲート電極３３を形成する。
次に、基板１１の全面に、ＡＰ−ＣＶＤ法等により層間絶縁膜４１を成膜する。層間絶縁膜４１としては例えば、ＢＰＳＧ膜（上層）４１ｂ／ＮＳＧ膜（下層）４１ａの積層膜を成膜する。
【００６１】
次に図４Ｂに示すように、ゲート絶縁膜３２及び層間絶縁膜４１において平面視で互いに隣接するダミー層７３とトレンチ３１との間にコンタクトを空けるパターニングを実施する。この工程においては、平面視で互いに隣接するトレンチ３１間にゲート絶縁膜３２及び層間絶縁膜４１を部分的に残して、ダミー層７３を形成する。
次に、第２導電型の半導体領域（ボディ領域）２１内において、平面視でダミー層７３とトレンチ３１上に形成された層間絶縁膜４１との間に、第２導電型（Ｐ＋）の拡散層（コンタクト層）２３を形成する。
【００６２】
次に図４Ｃに示すように、基板１１の全面にバリアメタル層５１と上部電極（ソース電極）６１とを順次成膜する。バリアメタル層５１としては例えば、ＴｉＮ膜（上層）／Ｔｉ膜（下層）の積層膜を成膜する。なお、この積層膜において、下層のＴｉ膜は半導体基板のＳｉと反応するため、実際にはＴｉＳｉ膜となる。
上部電極（ソース電極）６１としては例えば、Ａｌ電極を成膜する。
【００６３】
次に、半導体基板１１の裏層に、第１導電型（Ｎ＋）のバッファ層と第２導電型（Ｐ＋）のコレクタ層とを形成する（図示略）。
最後に、半導体基板１１の裏面に、下部電極（ドレイン電極）を形成する（図示略）。下部電極（ドレイン電極）としては例えば、ＡｌＳｉ膜、Ｔｉ膜、Ｎｉ膜、及びＡｕ膜の積層膜を成膜する。
【００６４】
以上のようにして、パワー半導体装置２が製造される。
本実施形態の方法では、層間絶縁膜４１によりダミー層７３を形成しているので、工程の複雑化、工程数の増加、あるいは工程時間の増加を招くことがなく、低コストである。
【００６５】
以上説明したように、本実施形態によっても、低コストに、上部電極（ソース電極）６１にワイヤあるいはリボン等を超音波接合する際などにかかる応力を緩和することが可能なトレンチゲート型のパワー半導体装置２を提供することができる。
【００６６】
なお、本実施形態のパワー半導体装置２の構成及びその製造方法は一例であり、適宜設計変更可能である。
【産業上の利用可能性】
【００６７】
本発明の半導体装置は、パワーＭＯＳＦＥＴ、及びＩＧＢＴ等のパワー半導体装置に好ましく適用できる。
【符号の説明】
【００６８】
１、２  パワー半導体装置
１１  第１導電型の半導体基板
２１  第２導電型の半導体領域（ボディ領域）
２２  第１導電型の拡散層（エミッタ層）
２３  第２導電型の拡散層（コンタクト層）
３０  ゲート電極材料膜
３１  トレンチ
３２  ゲート絶縁膜
３３  ゲート電極
４１  層間絶縁膜
５１  バリアメタル層
６１  上部電極（ソース電極）
７１、７３  ダミー層
【図１】
0005884557.tif 000002
【図２Ａ】
0005884557.tif 000003
【図２Ｂ】
0005884557.tif 000004
【図２Ｃ】
0005884557.tif 000005
【図２Ｄ】
0005884557.tif 000006
【図２Ｅ】
0005884557.tif 000007
【図３】
0005884557.tif 000008
【図４Ａ】
0005884557.tif 000009
【図４Ｂ】
0005884557.tif 000010
【図４Ｃ】
0005884557.tif 000011
【図５】
0005884557.tif 000012