(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の内部に形成されたｐ型の基板内部領域と、
前記主表面に形成され、かつ前記基板内部領域とｐｎ接合を構成するｎ型のエミッタ領域と、
前記基板内部領域上の前記主表面に形成されたｎ型のコレクタ領域と、
前記基板内部領域上の前記主表面に形成され、かつ前記エミッタ領域と前記コレクタ領域との間に配置された他の素子形成領域と、
前記基板内部領域上の前記主表面に形成され、かつ前記エミッタ領域と前記コレクタ領域との間に配置されたアクティブバリア構造とを備え、
前記アクティブバリア構造は、
前記基板内部領域に接続されたｎ型の第１領域と、
前記第１領域とオーミック接続されたｐ型の第２領域とを含み、
前記第１領域と前記第２領域との間に前記他の素子形成領域が挟まれており、さらに
前記他の素子形成領域と前記第１領域との間および前記他の素子形成領域と前記第２領域との間の少なくともいずれかに形成された分離領域を備える、半導体装置。
【請求項２】
前記他の素子形成領域は、受動素子、能動素子、および前記主表面から前記基板内部領域に達するように延びるｐ型の基板端子用領域よりなる群から選択される１つ以上を含む、請求項１に記載の半導体装置。
【請求項３】
前記分離領域は、前記主表面から前記基板内部領域に達するように延びる溝と、前記溝の内部に埋め込まれた絶縁膜とを含む、請求項１に記載の半導体装置。
【請求項４】
前記分離領域は前記第１領域および前記第２領域の少なくともいずれかとｐｎ接合を形成する不純物領域を含む、請求項１に記載の半導体装置。
【請求項５】
前記第１領域は平面視において前記エミッタ領域を取り囲み、前記第２領域は平面視において前記コレクタ領域を取り囲む、請求項１に記載の半導体装置。
【請求項６】
前記アクティブバリア構造は、前記他の素子形成領域と前記第２領域との間の前記主表面に形成されたｎ型の第３領域をさらに含む、請求項１に記載の半導体装置。
【請求項７】
前記第３領域は平面視において前記コレクタ領域を取り囲む、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にアクティブバリア構造を有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
自動車、モータ駆動、オーディオアンプなどに使用される製品において、配線などのＬ（自己インダクタンス）負荷により逆起電力が生じ、出力トランジスタのドレイン（ｎ型領域）が負電位になる場合がある。この場合、その負電位によって電子がドレインからｐ型基板に注入され、そのｐ型基板を介して出力トランジスタの形成領域から他の素子の形成領域へ移動することにより、その他の素子が誤動作する問題がある。
【０００３】
このようにｐ型基板に注入された電子が周辺の素子に影響を与えることを抑制するために、たとえば特開２００９−１７７０８７号公報（特許文献１）および特開２０１１−２４３７７４号公報（特許文献２）に記載される半導体装置が考えられる。これらの公報に開示される半導体装置は、出力トランジスタの形成領域と他の素子の形成領域との間にアクティブバリア領域が設けられている。このアクティブバリア領域は、フローティング電位を有するｐ型領域とｎ型領域とが導電層によりオーミック接続された構成を有する。ｎ型領域がｐ型基板に注入された電子を取り込むことにより、アクティブバリア領域のｐ型領域が他の素子の形成領域への電子の移動を妨げ、ｐ型基板に注入された電子が周辺の素子に影響を与えることが抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７７０８７号公報
【特許文献２】特開２０１１−２４３７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１においては、出力トランジスタ形成領域と他の素子の形成領域との間にはアクティブバリア領域のみが形成されており、さらにその他の素子が形成される場合の有効な手段が提供されていない。また特許文献２においては、アクティブバリア領域のｎ型領域が出力トランジスタの形成領域（出力用素子形成領域）から離れている。このような場合、ｐ型領域が他の素子の形成領域への電子の移動を抑制する作用が弱くなり、ｐ型基板に注入された電子が周辺の素子に到達して誤動作を生じやすくなる可能性がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態に係る半導体装置は、半導体基板と、ｐ型の基板内部領域と、ｎ型のエミッタ領域と、コレクタ領域と、他の素子形成領域と、アクティブバリア構造とを備える。ｎ型のエミッタ領域は、基板内部領域とｐｎ接合を構成する。他の素子形成領域およびアクティブバリア構造は、エミッタ領域とコレクタ領域との間に配置されている。アクティブバリア構造は、ｎ型の第１領域と、ｐ型の第２領域とを含む。第１領域と第２領域との間に他の素子形成領域が挟まれている。他の素子形成領域と第１領域との間および他の素子形成領域と第２領域との間の少なくともいずれかに形成された分離領域を備える。
【発明の効果】
【０００８】
一実施の形態によれば、アクティブバリア構造は、これを構成する第１領域と第２領域との間にある他の素子形成領域の影響を受けずに、基板内部領域の電子がコレクタ領域に到達することを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態に係る半導体装置の概略平面図である。
【図２】実施の形態１の半導体装置に関して、図１に示す各形成領域のうち一をエミッタ領域、エミッタ領域と異なる他の一をコレクタ領域と考えた場合の各形成領域の構成を詳細に示す概略断面図である。
【図３】エミッタ領域の構成の一例を詳細に示す概略断面図である。
【図４】コレクタ領域の構成の一例を詳細に示す概略断面図である。
【図５】一実施の形態に係る半導体装置の他素子領域にＭＩＳトランジスタが形成された態様を示す概略断面図である。
【図６】一実施の形態に係る半導体装置の他素子領域にダイオードが形成された態様を示す概略断面図である。
【図７】一実施の形態に係る半導体装置の他素子領域にｎ型拡散抵抗が形成された態様を示す概略断面図である。
【図８】関連技術の第１例に係る半導体装置の概略平面図である。
【図９】関連技術の第２例に係る半導体装置の概略平面図である。
【図１０】図８の半導体装置のエミッタに印加される電圧と、Ｉc／Ｉeとの関係を示すグラフである。
【図１１】図９の半導体装置のエミッタに印加される電圧と、Ｉc／Ｉeとの関係を示すグラフである。
【図１２】図２および図８の半導体装置のエミッタに印加される電圧と、Ｉc／Ｉeとの関係を示すグラフである。
【図１３】関連技術の第１例に係る半導体装置の、アクティブバリアのｐ型不純物領域のポテンシャルバリアの大きさを示すシミュレーション結果である。
【図１４】一実施の形態に係る半導体装置の、アクティブバリアのｐ型不純物領域のポテンシャルバリアの大きさを示すシミュレーション結果である。
【図１５】実施の形態２に関する半導体装置の概略平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う部分における概略断面図である。
【図１７】実施の形態３に関する半導体装置の概略平面図である。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う部分における概略断面図である。
【図１９】関連技術の第３例に係る半導体装置の概略平面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿う部分における概略断面図である。
【図２１】関連技術の第４例に係る半導体装置の概略平面図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う部分における概略断面図である。
【図２３】実施の形態４に関する半導体装置の概略平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う部分における概略断面図である。
【図２５】実施の形態５に関する半導体装置の概略平面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う部分における概略断面図である。
【図２７】実施の形態６に関する半導体装置の概略平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う部分における概略断面図である。
【図２９】実施の形態７の第１例に関する半導体装置の概略平面図である。
【図３０】実施の形態７の第２例に関する半導体装置の概略平面図である。
【図３１】実施の形態７の第３例に関する半導体装置の概略平面図である。
【図３２】実施の形態７の第４例に関する半導体装置の概略平面図である。
【図３３】一実施の形態の要点を抽出した概略断面図である。
【発明を実施するための形態】
【００１０】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず半導体基板ＳＵＢの主表面における各素子形成領域の配置について図１を用いて説明する。
【００１１】
図１を参照して、本実施の形態の半導体装置ＤＥＶは、主表面を有する半導体基板ＳＵＢに、ドライバの形成領域と、プリドライバの形成領域と、アナログ回路の形成領域と、ロジック回路の形成領域と、入出力回路Ｉ／Ｏの形成領域と、電源回路の形成領域とを有している。これらの形成領域のそれぞれは、たとえばトレンチ分離構造よりなる素子分離構造により半導体基板ＳＵＢの主表面において互いに分離されている。
【００１２】
図２を参照して、半導体装置ＤＥＶは半導体基板ＳＵＢの主表面に形成されている。半導体基板ＳＵＢの内部には、ｐ型不純物領域ＰＳＲ（ｐ型の基板内部領域）が形成されている。半導体基板ＳＵＢのｐ型不純物領域ＰＳＲ上の主表面ＭＳには、エミッタ領域と、コレクタ領域と、アクティブバリア領域と、他素子領域とが形成されている。
【００１３】
図３は図２中の点線で囲まれた領域「ＩＩＩ」における構成を詳細に示したものである。図２および図３を参照して、半導体基板ＳＵＢの主表面にはエミッタ領域が形成されており、エミッタ領域にはｎ型不純物領域ＮＲを有するエミッタＥＭＴが形成されている。エミッタＥＭＴにはエピタキシャル層ＥＰと、高耐圧のＭＩＳ（Metal Insulator Semiconductor）トランジスタとが含まれている。なお図２においては、図示の簡略化のため、エミッタＥＭＴの具体的な構成は省略されており、その具体的構成は図３に示されている。
【００１４】
図３を参照して、ｐ型不純物領域ＰＳＲとｐｎ接合を構成するように、ｎ型のエピタキシャル層ＥＰ（ＮＲ）と、ｎ-拡散領域ＮＮＲと、ｎ型拡散領域Ｎ１とを有するｎ型の領域が形成されている。
【００１５】
ｎ型のエピタキシャル層ＥＰ上においてｎ-拡散領域ＮＮＲと隣接するようにｐ-拡散領域ＰＰＲが形成されており、ｐ-拡散領域ＰＰＲ内の半導体基板ＳＵＢの主表面には、ｎ型拡散領域Ｎ１とｐ型拡散領域Ｐ１とが互いに隣り合って形成されている。
【００１６】
エミッタＥＭＴのＭＩＳトランジスタの各々は、ソース領域ＳＯとしてのｎ型拡散領域Ｎ１（接地端子ＧＮＤと接続）と、ドレイン領域ＤＲとしてのｎ型拡散領域Ｎ１（出力端子と接続）と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。
ソース領域ＳＯはｐ-拡散領域ＰＰＲの内部に形成されており、ドレイン領域ＤＲはｎ-拡散領域ＮＮＲの内部に形成されている。またソース領域ＳＯはｐ型拡散領域Ｐ１と隣り合うように形成されている。ゲート電極ＧＥは、ソース領域ＳＯとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの主表面上に、ゲート絶縁膜ＧＩを介在して形成されている。
【００１７】
また半導体基板ＳＵＢの主表面上には層間絶縁膜ＦＩが形成されており、半導体基板ＳＵＢの内部においてＭＩＳトランジスタの周囲はトレンチ分離構造ＴＩと呼ばれる素子分離構造に囲まれている。トレンチ分離構造ＴＩは、トレンチＴＲと呼ばれる溝の内部にたとえばシリコン酸化膜などの埋め込み絶縁層ＥＩが埋め込まれた構成を有する。トレンチ分離構造ＴＩは、ＭＩＳトランジスタの形成領域を他と電気的に分離する。なお図２においては層間絶縁膜ＦＩの図示は省略されている。
【００１８】
ＭＩＳトランジスタのソース領域ＳＯにはＧＮＤ電位が印加可能に構成されており、ＭＩＳトランジスタのドレイン領域ＤＲは、出力端子（たとえば半導体チップのボンディングパッド）に電気的に接続されている。この出力端子は、外部装置の誘導性負荷と電気的に接続される場合がある。
【００１９】
再び図２を参照して、ｐ型不純物領域ＰＳＲ上の半導体基板ＳＵＢの主表面ＭＳにはコレクタ領域が形成されており、コレクタ領域にはｎ型不純物領域を有するコレクタＣＴＲが形成されている。図２および図４を参照して、コレクタＣＴＲとしてはたとえば図１のロジック回路などの制御回路が形成されており、たとえば複数のＭＩＳトランジスタを含んでいる。なお図２においては、図示の簡略化のため、コレクタＣＴＲの具体的な構成は省略されており、その具体的構成は図４に示されている。図４は図２中の点線で囲まれた領域「ＩＶ」における構成を詳細に示したものである。
【００２０】
エミッタＣＴＲとしてのＭＩＳトランジスタはソース領域ＳＯと、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＯとドレイン領域ＤＲとは半導体基板ＳＵＢの主表面に互いに距離を隔てて配置されている。ゲート電極ＧＥは、ソース領域ＳＯとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。ＭＩＳトランジスタは、ｐ型不純物領域ＰＳＲの上に形成されるｎ型エピタキシャル層ＥＰ（ＮＲ）の内部に形成される。ゲート電極ＧＥには制御用電圧ＣＶが印加される。
【００２１】
以上に述べたエミッタ領域およびコレクタ領域に関して、図１〜図２を参照して、たとえば図１のドライバの形成領域は、出力トランジスタが形成されており、これは図２のエミッタ領域に相当する。たとえば図１のロジック回路の形成領域、Ｉ／Ｏ回路の形成領域は、図２のコレクタ領域に相当する。また、その場合、ドライバの形成領域とロジック回路との間に形成されたアナログ回路の形成領域は、図２の他素子領域に相当する。ただし図１における各形成領域の配置はあくまで一例であるため、エミッタ領域およびコレクタ領域として、さまざまな組み合わせが存在し得る。またエミッタ領域とコレクタ領域との双方を、隣り合うドライバ形成領域と考えてもよい。
【００２２】
ｐ型不純物領域ＰＳＲ上の半導体基板ＳＵＢの主表面ＭＳには、エミッタ領域とコレクタ領域との間に他素子領域（他の素子形成領域）が形成されている。
【００２３】
アクティブバリア領域には、ｎ型不純物領域ＮＲ１（第１領域）とｐ型不純物領域ＰＲ２（第２領域）とを有するアクティブバリアＡＢＲ（アクティブバリア構造）が形成されており、ｎ型不純物領域ＮＲ１およびｐ型不純物領域ＰＲ２はｐ型不純物領域ＰＳＲ上の半導体基板ＳＵＢの主表面ＭＳに形成されている。アクティブバリアＡＢＲは、ｐ型不純物領域ＰＳＲ上の主表面ＭＳにおいて、エミッタ領域ＥＭＴとコレクタ領域ＣＴＲとの間に配置されている。ｎ型不純物領域ＮＲ１およびｐ型不純物領域ＰＲ２はｐ型不純物領域ＰＳＲに接続されている。
【００２４】
ｎ型不純物領域ＮＲ１は、他素子領域とエミッタ領域ＥＭＴとの間に配置されており、ｐ型不純物領域ＰＲ２は、他素子領域とコレクタ領域ＣＴＲとの間に配置されている。つまり他素子領域は、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との間に挟まれるように形成されている。言い換えればアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とは他素子領域を介在して互いに分離されている。
【００２５】
アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とは接続配線によりオーミック接続されており、かつフローティング電位となっている。
【００２６】
以上よりアクティブバリア領域としては、アクティブバリアＡＢＲのうちｎ型不純物領域ＮＲ１が配置されるアクティブバリア領域１と、アクティブバリアＡＢＲのうちｐ型不純物領域ＰＲ２が配置されるアクティブバリア領域２との２つの領域に分離されている。そのためｎ型不純物領域ＮＲ１は図２の主表面ＭＳに沿う方向（左右方向）に関して他素子領域よりもエミッタ領域に近い側に、ｐ型不純物領域ＰＲ２は図２の主表面ＭＳに沿う方向（左右方向）に関して他素子領域よりもコレクタ領域に近い側に、それぞれ配置されている。
【００２７】
さらに図２を参照して、上記の各領域のほかにさらに基板端子領域が形成されている。基板端子領域には、半導体基板ＳＵＢの主表面からｐ型不純物領域ＰＳＲに達するようにｐ型不純物領域ＰＲを含む領域（タップ部ＡＴＤ）が形成されている。このｐ型不純物領域ＰＲには、接地端子が接続されており、これにより半導体基板ＳＵＢのｐ型不純物領域ＰＳＲに接地電位が印加可能とされている。したがって図２においては、主表面ＭＳに沿って、基板端子領域、エミッタ領域、アクティブバリア領域１、他素子領域、アクティブバリア領域２、コレクタ領域が、この順に並んでいる。
【００２８】
図５を参照して、他素子領域に形成される素子の第１例として、ｎチャネル型ＭＩＳトランジスタが挙げられる。このｎチャネル型ＭＩＳトランジスタはｎ型のエピタキシャル層ＥＰの内部に形成されており、ソース領域ＳＯと、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＯは半導体基板ＳＵＢの主表面ＭＳに形成されたｐ型拡散領域Ｐ１と、ｐ型拡散領域Ｐ１内の主表面ＭＳに形成されたｎ型拡散領域Ｎ１とを有している。ドレイン領域ＤＲはｎ型のエピタキシャル層ＥＰ（ＮＲ）と、その内部の主表面ＭＳに形成されたｎ型拡散領域Ｎ１とにより形成される。図５における左側のソース領域ＳＯ、ゲート電極ＧＥと右側のソース領域ＳＯ、ゲート電極ＧＥとは同一のドレイン領域ＤＲを共有している。
【００２９】
図６を参照して、他素子領域に形成される素子の第２例として、ダイオードが挙げられる。このダイオードはｎ型のエピタキシャル層ＥＰの内部に形成されており、アノードＡＮと、カソードＣＤとを主に有している。アノードＡＮは半導体基板ＳＵＢの主表面ＭＳに形成されたｐ型拡散領域Ｐ１により、カソードＣＤはｎ型拡散領域Ｎ１により、それぞれ形成される。図６における左側のアノードＡＮと右側のアノードＡＮとは同一のカソードＣＤを共有している。
【００３０】
図７を参照して、他素子領域に形成される素子の第３例として、ｎ型拡散抵抗が挙げられる。このｎ型拡散抵抗はｐ型不純物領域ＰＲと、その内部の半導体基板ＳＵＢの主表面ＭＳに形成されたｎ型拡散領域Ｎ１とにより形成され、端子１と端子２とを有している。
【００３１】
なお図５、図６、図７においては上記のトランジスタやダイオードなどの左右側にｐ型不純物領域ＰＲが形成されている。このｐ型不純物領域ＰＲには主表面ＭＳからｐ型不純物領域ＰＳＲに達するように延びるｐ型の基板端子用領域が形成される場合と形成されない場合とがある。このｐ型の基板端子用領域は図２の他素子領域におけるｐ型不純物領域ＰＲと同様のものである。ここではｐ型不純物領域ＰＲと上記のトランジスタやダイオードなどが形成される領域とを併せて他素子領域という。
【００３２】
以上の図５、図６および図７に示すように、他素子領域には抵抗などの受動素子、トランジスタやダイオードなどの能動素子、ｐ型不純物領域ＰＲ（半導体基板ＳＵＢの主表面からｐ型不純物領域ＰＳＲに達するように延びるｐ型の基板端子用領域）よりなる群から選択される１つ以上が形成されている。このような素子を有する他素子領域がｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との間に挟まれることにより、他素子領域を配置するレイアウトの自由度を高めることができる。
【００３３】
図５、図６、図７ともに、他素子領域はトレンチ分離構造ＴＩで周囲を囲まれることにより、主表面ＭＳにおいて他素子領域と隣り合うアクティブバリア領域１，２と電気的に分離されている。このように他素子領域とアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１（アクティブバリア領域１）との間、および他素子領域とアクティブバリアＡＢＲのｐ型不純物領域ＰＲ（アクティブバリア領域２）との間の少なくともいずれかにトレンチ分離構造ＴＩ（分離領域）を有している。
【００３４】
他素子領域とアクティブバリア領域１，２との間に形成される分離領域としては、たとえば上記のトレンチ分離構造ＴＩのような、主表面ＭＳからｐ型不純物領域ＰＳＲに達するように延びるトレンチＴＲ（溝）と、トレンチＴＲの内部に埋め込まれたシリコン酸化膜などの絶縁膜とを含むことが好ましい。このようにすれば、他素子領域とアクティブバリア領域１，２との電気的な分離を確実にすることができる。
【００３５】
特に、他素子領域がｐ型の基板端子用領域を含み、かつこれと隣り合う領域がｐ型不純物領域である場合には、他素子領域と隣のｐ型不純物領域とを電気的に絶縁するために、両領域の間にトレンチ分離構造ＴＩのような絶縁分離領域が配置されることが好ましい。このため図２において、他素子領域とアクティブバリア領域２のｐ型不純物領域ＰＲ２との間にはトレンチ分離構造ＴＩが挟まれている。ただし他素子領域がｐ型の基板端子用領域を含み、かつこれと隣り合う領域がｎ型不純物領域である場合には、両領域の間に上記のような絶縁分離領域は配置されなくてもよい。これは後述するように、ｐ型領域とｎ型領域とが接合する部分において、ｐｎ接合による分離領域を形成するためである。したがって図２において、他素子領域とアクティブバリア領域１のｎ型不純物領域ＮＲ１との間にはトレンチ分離構造ＴＩが挟まれていない。
【００３６】
次に、一実施の形態の関連技術としての図８〜図９を参照しながら、本実施の形態の作用効果について説明する。まず、アクティブバリア構造の動作原理について説明する。
【００３７】
図３を参照して、エミッタＥＭＴにおけるＭＩＳトランジスタがスイッチングを行なった場合、出力端子に接続される図示されない負荷が誘導性であれば、逆起電力が生じることがある。この場合、ＭＩＳトランジスタのドレイン領域ＮＲに負電位が印加される。このため、ＭＩＳトランジスタ形成領域のｎ型領域Ｎ１、ＮＮＲ、ＥＰとｐ型領域ＰＳＲとのｐｎ接合に順バイアスが印加され、ｎ型領域Ｎ１、ＮＮＲ、ＥＰからｐ型不純物領域ＰＳＲに電子が注入される。
【００３８】
図３を参照して、ｐ型不純物領域ＰＳＲにおけるｐ型不純物の濃度が低いため、ｐ型不純物領域ＰＳＲの内部においては、進入した電子はホールと再結合を起こしにくい。したがって、ｐ型不純物領域ＰＳＲの内部で拡散された電子の多くは、基板端子領域のタップ部ＡＴＤに印加された接地電圧により、基板端子領域の方へ引き寄せられる。これはエミッタＥＭＴのｎ型領域に印加された電圧が負電位となっているため、この負電位よりもタップ部ＡＴＤの接地電圧の方が高くなるためである。電子は高い電位側へ移動しようとするため、エミッタ領域のｐ型不純物領域ＰＳＲへ入った電子の多くは、接地電圧の印加された基板端子領域の方へ移動する。
【００３９】
しかしｐ型不純物領域ＰＳＲの内部で拡散された電子の一部は、アクティブバリア領域側へ移動する。アクティブバリア領域１へ移動した電子はアクティブバリアを構成するｎ型不純物領域ＮＲ１に自然に取り込まれる。
【００４０】
ここで、アクティブバリア領域のｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とはオーミック接続されているため、ｎ型不純物領域ＮＲ１に取り込まれた電子の一部は、配線で短絡したｐ型不純物領域ＰＲ２から供給されるホールと再結合する。するとホールを供給したｐ型領域は電位が低下する。アクティブバリア領域のｐ型不純物領域ＰＲ２の電位が低下すると、ｐ型不純物領域ＰＳＲに注入された電子は電位の低下したｐ型不純物領域ＰＲ２よりもコレクタＣＴＲ側（下流側）に進みにくくなる。これにより、アクティブバリア領域からコレクタＣＴＲに電子が到達しにくくなる。したがって、コレクタ領域に形成されるロジック回路などのＭＩＳトランジスタに当該電子が進入して、ＭＩＳトランジスタが誤動作する不具合の発生を抑制することができる。
【００４１】
ここでアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１は、ｐ型不純物領域ＰＲ２よりもエミッタ領域に近い側に配置されている。このため、ｎ型不純物領域ＮＲ１がｐ型不純物領域ＰＲ２側への電子の進入を抑制する効果を高めることができる。
【００４２】
次に図８〜図９を参照して、一実施の形態の関連技術としての半導体装置について説明する。
【００４３】
図８を参照して、関連技術の第１例に係る半導体装置は、図２に示す一実施の形態の半導体装置と比較して、アクティブバリア領域の構成において異なっている。すなわちアクティブバリア領域を構成するｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とが互いに接するように隣り合っており、アクティブバリア領域の全体が他素子領域よりもエミッタ領域に近い側に配置されている。
【００４４】
アクティブバリアＡＢＲのｐ型不純物領域ＰＲ２と他素子領域のｐ型不純物領域ＰＲとの間には、両者を主表面において互いに電気的に分離するためのトレンチ分離構造ＴＩが形成されている。その他の点においては図２と基本的に同様であるため、図８において同一の構成要素に対しては同一の参照符号を付し、その説明を繰り返さない。
【００４５】
図９を参照して、関連技術の第２例に係る半導体装置は、図２に示す一実施の形態の半導体装置と比較して、アクティブバリア領域の構成において異なっている。すなわちアクティブバリア領域を構成するｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とが互いに接するように隣り合っており、アクティブバリア領域の全体が他素子領域よりもコレクタ領域に近い側に配置されている。その他の点においては図２と基本的に同様であるため、図９において同一の構成要素に対しては同一の参照符号を付し、その説明を繰り返さない。
【００４６】
次に図１０〜図１２を参照しながら、一実施の形態の半導体装置の作用効果について説明する。
【００４７】
図１０、図１１のグラフの横軸はそれぞれ図８（関連技術の第１例）、図９（関連技術の第２例）に示す半導体装置のエミッタＥＭＴに印加される（負の）電位を示し、縦軸のＩc／Ｉeはエミッタ電流の大きさに対するコレクタ電流の大きさの比を示している。すなわち縦軸が示す値が小さいほど、コレクタへの電子の流入を抑制する効果が高く、アクティブバリアＡＢＲの効果が大きいことを意味している。また各グラフ中の「ＧＮＤ電位」はアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とを接続する配線の電位を０Ｖに固定した場合のデータを示しており、「フローティング電位」はアクティブバリアＡＢＲの同電位をフローティング電位とした場合のデータを示している。なおアクティブバリアＡＢＲの電位が０Ｖの場合は、アクティブバリアとしての効果は得られないが、「フローティング電位」とした場合のアクティブバリアの効果との比較の為に、記載している。
【００４８】
また図１２のグラフの横軸、縦軸についてはそれぞれ図１０および図１１のグラフの横軸、縦軸と同様であり、上記の「フローティング電位」のデータを示している。なお図１０〜図１２のいずれのデータにおいても、コレクタＣＴＲおよびタップ部ＡＴＤの電位は０Ｖに固定されている。
【００４９】
図１０を参照して、図８のようにアクティブバリアＡＢＲの全体が他素子領域よりもエミッタ領域に近い側に配置された場合、アクティブバリアＡＢＲに接地電位が固定された場合のグラフＧＧ１と、アクティブバリアＡＢＲがフローティング電位である場合のグラフＧＦ１との、縦軸の示す値の差が比較的小さい。その結果グラフＧＦ１において、横軸の値にかかわらず縦軸の値が０．０１以上と比較的大きくなっている。これはアクティブバリアＡＢＲのｐ型不純物領域ＰＲがコレクタＣＴＲから離れているため、コレクタＣＴＲへの電子の流入を抑制する効果が弱くなるためと考えられる。
【００５０】
図１１を参照して、図９のようにアクティブバリアＡＢＲの全体が他素子領域よりもコレクタ領域に近い側に配置された場合、図１０と比較してアクティブバリアＡＢＲに接地電位が固定された場合のグラフＧＧ２と、アクティブバリアＡＢＲがフローティング電位である場合のグラフＧＦ２との、縦軸の示す値の差が大きくなっている。その結果グラフＧＦ２において、横軸の値が大きくなったときに縦軸の値が０．００２程度まで下がっている。このことは図９の構成においては図８の構成に比べてアクティブバリアＡＢＲが有効に作用していることを意味する。
【００５１】
図１２を参照して、図２の一実施の形態の半導体装置のアクティブバリアＡＢＲをフローティング電位とした場合のグラフＧＦ３と、図１０のグラフＧＦ１とを比較することにより、一実施の形態の半導体装置は各関連技術の半導体装置に比べてアクティブバリアＡＢＲの作用効果が非常に大きいことが分かる。縦軸の値は最小で約２×１０-5程度にまで低下している。
【００５２】
たとえば図８に示す関連技術の第１例のように、アクティブバリアＡＢＲの全体をエミッタＥＭＴの近くに配置すれば、ｎ型不純物領域ＮＲ１が電子を取り込む効果は高められるが、コレクタＣＴＲから離れているために、ｐ型不純物領域ＰＲ２の電子に対するポテンシャルバリアとしての効果が弱くなる。一方、たとえば図９に示す関連技術の第２例のように、アクティブバリアＡＢＲの全体をエミッタＥＭＴの近くに配置すれば、ｐ型不純物領域ＰＲ２の電子に対するポテンシャルバリアとしての効果は高められるが、エミッタＥＭＴから離れているために、ｎ型不純物領域ＮＲ１が電子を取り込む効果が弱くなる。電子を取り込む効果が弱くなるため、ｐ型不純物領域ＰＲ２のポテンシャルバリアの電位低下が不十分になる。このように他素子領域の存在がアクティブバリアＡＢＲとエミッタＥＭＴまたはコレクタＣＴＲとを引き離すことにより、アクティブバリアの効果が弱くなることがある。
【００５３】
これらに対して図２に示す一実施の形態においては、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との間に他素子領域を配置し、ｎ型不純物領域ＮＲ１をエミッタＥＭＴの近くに、ｐ型不純物領域ＰＲ２をコレクタＣＴＲの近くに、それぞれ配置している。このようにすれば、他素子領域が存在する場合であってもそのことに起因してアクティブバリアＡＢＲの効果が弱められることなく、アクティブバリアＡＢＲの効果をより高めることができる。これはｎ型不純物領域ＮＲ１がエミッタＥＭＴに近いために電子を取り込む効果が高められ、かつｐ型不純物領域ＰＲ２がコレクタＣＴＲに近いためにポテンシャルの電位を低下し、電子のコレクタＣＴＲ側への移動を抑制する効果を高めることができるためである。
【００５４】
図１３および図１４を参照して、一実施の形態においては、関連技術と比較して、アクティブバリアＡＢＲのｐ型不純物領域ＰＲ２が形成するポテンシャルバリア（電位が低く電子の侵入を抑える領域）が大きく広がっていることが分かる。これは、図１３の構成の場合は、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１がｐ型不純物領域ＰＲ２に隣り合うように接しており、両者の距離が非常に近いため、ポテンシャルバリアによりｎ型不純物領域ＮＲ１への電子の流入が抑制され、その結果ｐ型不純物領域ＰＲ２のポテンシャルの低下が抑制されているためと考えられる。
【００５５】
（実施の形態２）
図１５および図１６を参照して、本実施の形態は、図２の実施の形態１と比較して、基板端子領域およびタップ部ＡＴＤの位置において異なっている。具体的には、基板端子領域およびタップ部ＡＴＤが、エミッタ領域とアクティブバリア領域１との間に配置されており、実施の形態１と比較して、エミッタ領域と基板端子領域との配置が逆転している。
【００５６】
なおアクティブバリア領域のｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とが配置される領域は、少なくとも図１５の左右方向に関してエミッタ領域（コレクタ領域）と対向する領域の全体を含むことが好ましい。すなわち図１５のｎ型不純物領域ＮＲ１の図の上下方向の長さＬ１は、エミッタ領域ＥＭＴの図の上下方向の長さＬ２以上であることが好ましく、図１５のｐ型不純物領域ＰＲ２の図の上下方向の長さＬ３は、コレクタ領域ＣＴＲの図の上下方向の長さＬ４以上であることが好ましい。
【００５７】
本実施の形態の構成は、実施の形態１の構成と比較して以上の点において異なっており、他の点においては実施の形態１の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。このことは以下の各実施の形態の説明においても同様である。
【００５８】
本実施の形態の半導体装置においても、実施の形態１と同様に、エミッタＥＭＴへの負電位の印加によりｐ型不純物領域ＰＳＲの内部に進入した電子は基板端子領域の方へ引き寄せられ、その一部が自然にアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１に取り込まれる。その結果、アクティブバリアＡＢＲのｐ型不純物領域ＰＲ２の電位が低下することにより、アクティブバリア領域２よりもコレクタ領域側へ、ｐ型不純物領域ＰＳＲ内の電子が移動することが妨げられる効果を有する。
【００５９】
（実施の形態３）
図１７および図１８を参照して、本実施の形態は、図１５の実施の形態２と比較して、アクティブバリアＡＢＲの構成において異なっている。具体的には、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１は平面視においてエミッタ領域を取り囲んでおり、アクティブバリアＡＢＲのｐ型不純物領域ＰＲ２は平面視においてコレクタ領域を取り囲んでいる。アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１はエミッタ領域を取り囲むことにより、エミッタ領域とコレクタ領域との間の領域にも配置されている。同様にアクティブバリアＡＢＲのｐ型不純物領域ＰＲ２はコレクタ領域を取り囲むことにより、エミッタ領域とコレクタ領域との間の領域にも配置されている。
【００６０】
なお以下の各実施の形態を示す各図においては、基板端子領域およびタップ部ＡＴＤは実施の形態１に示す位置および実施の形態２に示す位置を含む任意の位置に配置可能であるため、その図示を省略している。
【００６１】
本実施の形態のように、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１がエミッタＥＮＴを取り囲むことにより、エミッタＥＭＴの近傍におけるｎ型不純物領域ＮＲ１の平面視における面積が大きくなる。このため、たとえばｎ型不純物領域ＮＲ１がエミッタＥＭＴとコレクタＣＴＲとの間の領域のみに配置される場合に比べて、エミッタＥＭＴからｐ型不純物領域ＰＳＲの内部に拡散された電子がより高い割合でアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１に取り込まれる。
【００６２】
また本実施の形態のように、アクティブバリアＡＢＲのｐ型不純物領域ＰＲ２がコレクタＣＴＲを取り囲むことにより、コレクタＣＴＲの近傍におけるｐ型不純物領域ＰＲ２の平面視における面積が大きくなる。このため、たとえばｐ型不純物領域ＰＲ２がエミッタＥＭＴとコレクタＣＴＲとの間の領域のみに配置される場合に比べて、ｐ型不純物領域ＰＲ２がｐ型不純物領域ＰＳＲ内部の電子のコレクタＣＴＲへの進入を抑制する効果が高められる。
【００６３】
参考として、図１９〜図２０には、関連技術の第３例として、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とが互いに接するように隣り合い、かつｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との双方がエミッタＥＭＴを取り囲むように形成される半導体装置の平面図および断面図を示している。また図２１〜図２２には、関連技術の第４例として、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とが互いに接するように隣り合い、かつｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との双方がコレクタＣＴＲを取り囲むように形成される半導体装置の平面図および断面図を示している。
【００６４】
（実施の形態４）
図２３および図２４を参照して、本実施の形態は、図１７および図１８の実施の形態３と比較して、アクティブバリアＡＢＲのｐ型不純物領域ＰＲ２を取り囲むトレンチ分離構造ＴＩの代わりにｎ型不純物領域ＮＲが形成されている点において異なっている。このｎ型不純物領域ＮＲは、ｐ型不純物領域ＰＲ２と互いに接するように隣り合っており、ｎ型不純物領域ＮＲとｐ型不純物領域ＰＲ２とはｐｎ接合を形成している。このｐｎ接合は空乏層を形成することにより、分離領域ＳＥＰとして機能する。
【００６５】
このように本実施の形態においては、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＮＲ２との少なくともいずれかとｐｎ接合ＳＥＰを形成するためのｎ型またはｐ型の不純物領域が形成されている。
【００６６】
なお図２の実施の形態１のトレンチ分離構造ＴＩの代わりに、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との少なくともいずれかに互いに接しｐｎ接合を構成するｎ（ｐ）型不純物領域を形成してもよい。
【００６７】
以上のように分離領域としては、溝の内部に絶縁膜が形成されたトレンチ分離構造であってもよいが、ｐ（ｎ）型不純物領域と互いに接することによりｐｎ接合を構成するｎ（ｐ）型不純物領域であってもよい。この場合においても、トレンチ分離構造ＴＩを用いた場合と同様に、他素子領域とアクティブバリア領域１，２との電気的な分離を確実にすることができる。
【００６８】
（実施の形態５）
図２５および図２６を参照して、本実施の形態においては、図１７および図１８の実施の形態３と比較して、コレクタＣＴＲとｐ型不純物領域ＰＲ２との間にトレンチ分離構造ＴＩが形成されていない点において異なっている。すなわちコレクタＣＴＲのｎ型不純物領域ＮＲ２とアクティブバリアＡＢＲのｐ型不純物領域ＰＲ２とが互いに接することによりｐｎ接合を形成している。
【００６９】
コレクタＣＴＲのｎ型不純物領域ＮＲ２とアクティブバリアＡＢＲのｐ型不純物領域ＰＲ２とが互いに接することによりｐｎ接合（分離領域ＳＥＰ）を形成するため、両不純物領域の間にはトレンチ分離構造ＴＩが介在しなくてもよい。
【００７０】
（実施の形態６）
図２７および図２８を参照して、本実施の形態においては、図２３および図２４の実施の形態４と比較して、ｐ型不純物領域ＰＲ２を取り囲むｎ型不純物領域がアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１およびｐ型不純物領域ＰＲ２とをオーミック接続する接続配線により併せてオーミック接続されている点において異なっている。
【００７１】
すなわちｐ型不純物領域ＰＲ２を取り囲むｎ型不純物領域はアクティブバリアＡＢＲを構成するｎ型不純物領域ＮＲ３（第３領域）であり、アクティブバリア領域３に形成されている。ｎ型不純物領域ＮＲ３は、少なくとも主表面ＭＳにおける他素子領域とｐ型不純物領域ＰＲ２との間に形成されているが、特に図２７および図２８に示すように、ｎ型不純物領域ＮＲ３は、平面視においてコレクタ領域を取り囲むように形成されることが好ましい。
【００７２】
言い換えれば本実施の形態においては、アクティブバリアＡＢＲのｎ型不純物領域ＮＲ１，ＮＲ３およびｐ型不純物領域ＰＲ２が、エミッタ領域とコレクタ領域との間に挟まれている。ｎ型不純物領域ＮＲ１は図２８の主表面ＭＳに沿う方向（左右方向）に関して他素子領域よりもエミッタ領域に近い側に、ｐ型不純物領域ＰＲ２およびｎ型不純物領域ＮＲ３は図２８の主表面ＭＳに沿う方向（左右方向）に関して他素子領域よりもコレクタ領域に近い側に、それぞれ配置されている。
【００７３】
本実施の形態のようにアクティブバリアＡＢＲが２つのｎ型不純物領域ＮＲ１，ＮＲ３を有することにより、１つのｎ型不純物領域ＮＲ１のみを有する場合に比べて、ｐ型不純物領域ＰＳＲの内部で拡散された電子をより多く取り込むことができ、その結果ｐ型不純物領域ＰＲ２の電位が低下しコレクタＣＴＲへの電子の進入を抑制する効果がより高められる。
【００７４】
また本実施の形態のようにアクティブバリアＡＢＲのｎ型不純物領域ＮＲ３がコレクタＣＴＲを取り囲むことにより、コレクタＣＴＲの近傍におけるｎ型不純物領域ＮＲ３の平面視における面積が大きくなる。このため、たとえばｎ型不純物領域ＮＲ３がエミッタＥＭＴとコレクタＣＴＲとの間の領域のみに配置される場合に比べて、エミッタＥＭＴからｐ型不純物領域ＰＳＲの内部に拡散された電子がより高い割合でアクティブバリアＡＢＲのｎ型不純物領域ＮＲ３に取り込まれる。
【００７５】
（実施の形態７）
上記に述べた各実施の形態のほかに、各実施の形態の変形例として以下の各態様が考えられる。いずれの場合も上記の本実施の形態の基本的な作用効果、すなわちアクティブバリアＡＢＲのｎ型不純物領域が電子を取り込み、かつｐ型不純物領域の電位が低下して電子の進入を妨げることにより、エミッタＥＭＴからｐ型不純物領域ＰＳＲ内部に拡散した電子のコレクタＣＴＲへの進入を抑制する効果を奏する。
【００７６】
図２９を参照して、たとえばアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１はエミッタ領域を取り囲むが、ｐ型不純物領域ＰＲ２はエミッタ領域とコレクタ領域との間の領域のみに配置されてもよい。このときのｐ型不純物領域ＰＲ２が配置される領域は、少なくとも図の左右方向に関してコレクタ領域と対向する領域の全体を含むことが好ましい。すなわち図２９のｐ型不純物領域ＰＲ２の図の上下方向の長さは、コレクタ領域ＣＴＲの図の上下方向の長さ以上であることが好ましい。
【００７７】
図３０を参照して、たとえばアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１はエミッタ領域とコレクタ領域との間の領域のみに配置されるが、ｐ型不純物領域ＰＲ２はコレクタ領域を取り囲むように配置されてもよい。
【００７８】
図３１を参照して、アクティブバリアＡＢＲがエミッタ領域を取り囲む１つのｎ型不純物領域ＮＲ１と、２つのコレクタ領域のそれぞれを取り囲む２つのｐ型不純物領域ＰＲ２とを互いにオーミック接続した構成であってもよい。また図３２を参照して、アクティブバリアＡＢＲが２つのエミッタ領域のそれぞれを取り囲む２つのｎ型不純物領域ＮＲ１と、コレクタ領域を取り囲む１つのｐ型不純物領域ＰＲ２とを互いにオーミック接続した構成であってもよい。また図示されないが、さらに別の例として、アクティブバリアＡＢＲが２つのエミッタ領域のそれぞれを取り囲む２つのｎ型不純物領域ＮＲ１と、２つのコレクタ領域のそれぞれを取り囲む２つのｐ型不純物領域ＰＲ２とを互いにオーミック接続した構成であってもよい。
【００７９】
図３１、図３２のいずれにおいても、アクティブバリアＡＢＲの各領域はエミッタＥＭＴ、コレクタＣＴＲを取り囲んでいるが、実施の形態１などのようにエミッタＥＭＴ、コレクタＣＴＲを取り囲まない構成であってもよい。すなわち本実施の形態と、実施の形態１〜６で説明した各構成上の特徴とを適宜組み合わせてもよい。
【００８０】
また図２９〜図３２のいずれにおいても、アクティブバリアＡＢＲが上記のｎ型不純物領域ＮＲ３をさらに有してもよい。
【００８１】
最後に、一実施の形態の要点について説明する。
図３３を参照して、一実施の形態の半導体装置は、主表面ＭＳを有する半導体基板ＳＵＢに形成されている。半導体基板ＳＵＢの内部にはｐ型不純物領域ＰＳＲが形成されている。主表面ＭＳにはエミッタ領域と、コレクタ領域と、他素子領域と、アクティブバリア領域１，２とが形成されている。エミッタ領域にはｎ型のエミッタＥＭＴが、コレクタ領域にはｎ型のコレクタＣＴＲが形成されている。アクティブバリアＡＢＲはエミッタＥＭＴとコレクタＣＴＲとの間に形成され、ｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２とを有している。他素子領域はアクティブバリアＡＢＲのｎ型不純物領域ＮＲ１とｐ型不純物領域ＰＲ２との間に挟まれている。他素子領域とｎ型不純物領域ＮＲ１との間、および他素子領域とｐ型不純物領域ＰＲ２との間の少なくともいずれかに分離領域（トレンチ分離構造ＴＩまたはｐｎ接合分離）を有している。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８３】
ＡＢＲ  アクティブバリア、ＡＴＤ  タップ部、ＣＴＲ  コレクタ、ＤＥＶ  半導体装置、ＥＭＴ  エミッタ、ＦＩ  層間絶縁膜、ＭＳ  主表面、Ｎ１  ｎ型拡散領域、ＮＮＲ  ｎ-拡散領域、ＮＲ，ＮＲ１，ＮＲ３  ｎ型不純物領域、Ｐ１  ｐ型拡散領域、ＰＰＲ  ｐ-拡散領域、ＰＲ，ＰＲ２  ｐ型不純物領域、ＰＳＲ  ｐ型不純物領域、ＳＥＰ  分離領域、ＳＵＢ  半導体基板、ＴＩ  トレンチ分離構造、ＴＲ  トレンチ。
【図１】
0005955645.tif 000002
【図２】
0005955645.tif 000003
【図３】
0005955645.tif 000004
【図４】
0005955645.tif 000005
【図５】
0005955645.tif 000006
【図６】
0005955645.tif 000007
【図７】
0005955645.tif 000008
【図８】
0005955645.tif 000009
【図９】
0005955645.tif 000010
【図１０】
0005955645.tif 000011
【図１１】
0005955645.tif 000012
【図１２】
0005955645.tif 000013
【図１３】
0005955645.tif 000014
【図１４】
0005955645.tif 000015
【図１５】
0005955645.tif 000016
【図１６】
0005955645.tif 000017
【図１７】
0005955645.tif 000018
【図１８】
0005955645.tif 000019
【図１９】
0005955645.tif 000020
【図２０】
0005955645.tif 000021
【図２１】
0005955645.tif 000022
【図２２】
0005955645.tif 000023
【図２３】
0005955645.tif 000024
【図２４】
0005955645.tif 000025
【図２５】
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【図２６】
0005955645.tif 000027
【図２７】
0005955645.tif 000028
【図２８】
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【図２９】
0005955645.tif 000030
【図３０】
0005955645.tif 000031
【図３１】
0005955645.tif 000032
【図３２】
0005955645.tif 000033
【図３３】
0005955645.tif 000034