(57)【特許請求の範囲】
【請求項１】
少なくとも第１のダイスタックおよび第２のダイスタックを含む複数のダイスタックであって、前記第１のダイスタックがインターフェイスダイ上の第１の位置に配置され、前記第２のダイスタックが前記インターフェイスダイ上の第２の位置に配置される、複数のダイスタックと、
前記インターフェイスダイと前記第１のダイスタックとの間および前記インターフェイスダイと前記第２のダイスタックとの間を電気的に連結する複数の導電経路と、
を備える装置であって、
前記インターフェイスダイと前記第１のダイスタックとの間の電気的通信および前記インターフェイスダイと前記第２のダイスタックとの間の電気的通信を同時に行うことにより、前記装置が、前記第１のダイスタックにおける各ダイと前記第２のダイスタックにおける対応するダイとをそれぞれ一つのダイとしてスタックすることによって前記第１及び第２のダイスタックを纏めて一つのダイスタックとした場合における帯域を維持するようにした、装置。
【請求項２】
前記複数の導電経路の第１のサブセットを介して前記第１のダイスタックと通信し、前記複数の導電経路の第２のサブセットを介して前記第２のダイスタックと通信するように、前記インターフェイスダイが構成されている、請求項１に記載の装置。
【請求項３】
前記第１のダイスタックおよび前記第２のダイスタックの各ダイが、複数のメモリパーティションを含む、請求項１に記載の装置。
【請求項４】
前記インターフェイスダイが複数の制御回路を備え、前記複数の制御回路の各々が前記複数の導電経路に含まれている１つまたは複数の通信経路を介して、前記複数のメモリパーティションの少なくとも一部の垂直配列と通信するように構成されている、請求項３に記載の装置。
【請求項５】
前記通信経路のうちの少なくとも一部が貫通シリコンビアを備える、請求項４に記載の装置。
【請求項６】
前記導電経路の第１のセットの少なくとも一部の導電経路がインターリーブされて、電気的にコンポーネントに連結され、前記第１のダイスタックのダイへのコマンドおよび／またはアドレス信号の通信を可能にし、前記導電経路の第２のセットの少なくとも一部の導電経路がインターリーブされて、電気的にコンポーネントに連結され、前記第２のダイスタックのダイへのコマンドおよび／またはアドレス信号の通信を可能にする、請求項２に記載の装置。
【請求項７】
複数のスタックに配列されたダイであって、各スタックが共通のインターフェイスダイと通信するように配置され、各スタックが少なくとも第１のダイおよび第２のダイを含む、ダイと、
複数の導電経路であって、前記複数の導電経路に含まれる第１の導電経路が、前記第２のダイを通過して、前記第１のダイの第１の回路コンポーネントを前記インターフェイスダイに連結し、前記複数の導電経路に含まれる第２の導電経路が、前記第１のダイを通過して、前記第２のダイの第１の回路コンポーネントを前記インターフェイスダイに連結する複数の導電経路と、を備える装置であって、
前記インターフェイスダイと前記各スタックとの間の電気的通信を同時に行うことにより、前記装置が、一つのダイスタックにおける各ダイと他のダイスタックにおける対応するダイとをそれぞれ一つのダイとしてスタックすることによって前記各ダイスタックを纏めて一つのダイスタックとした場合における帯域を維持するようにした、装置。
【請求項８】
前記複数の導電経路に含まれ、前記第１のダイおよび前記第２のダイを前記インターフェイスダイに連結する第３の導電経路をさらに備える、請求項７に記載の装置。
【請求項９】
前記第３の導電経路が、前記インターフェイスダイのコマンド回路および／またはアドレス割当て回路を前記第１のダイのコマンド回路および／またはアドレス回路および前記第２のダイのコマンド回路および／またはアドレス回路に連結する、請求項８に記載の装置。
【請求項１０】
前記複数の導電経路に含まれ、前記第２のダイを通過して、前記インターフェイスダイのコマンド回路および／またはアドレス割当て回路を前記第１のダイのコマンド回路および／またはアドレス回路に連結する第３の導電経路と、
前記複数の導電経路に含まれ、前記第１のダイを通過して、前記インターフェイスダイの前記コマンド回路および／またはアドレス割当て回路を前記第２のダイのコマンド回路および／またはアドレス回路に連結する第４の導電経路と、
をさらに備える、請求項７に記載の装置。
【請求項１１】
前記第１の導電経路および前記第２の導電経路が、前記複数のスタックの各々のうちの前記第１のダイと前記第２のダイとの間でインターリーブされる、請求項７に記載の装置。
【請求項１２】
前記第１の導電経路および前記第２の導電経路が、前記複数のスタックの各々のうちの前記第１のダイと前記第２のダイとの間でインターリーブされ、前記第３の導電経路はインターリーブされない、請求項８に記載の装置。
【請求項１３】
前記第３の導電経路および前記第４の導電経路が、前記複数のスタックの各々のうちの前記第１のダイと前記第２のダイとの間でインターリーブされる、請求項１０に記載の装置。
【請求項１４】
前記第３および第４の導電経路によって、前記複数のスタックの各々のうちの前記第１および第２のダイへのコマンドおよび／またはアドレスの同時信号送信が可能になる、請求項１３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
優先出願
本特許出願は、参照により本明細書に組み込まれる２０１０年３月３０日出願の米国出願第１２／７５０，４４８号からの優先権利益を主張するものである。
【背景技術】
【０００２】
コンピュータならびに、例えば、テレビ、デジタルカメラ、および携帯電話などの他の電子製品は、しばしば、データおよび他の情報を記憶するためにメモリデバイスを使用する。限られた空間で提供されるメモリの量を増加するために、一部のメモリデバイスは、複数の半導体ダイをスタック内に配列（例えば、垂直配列）していることもある。
【図面の簡単な説明】
【０００３】
【図１】実施例に従う、スタック内に物理的に配列されるダイを含むダイスタックを含む装置のブロック図を示す。
【図２】実施例に従う、ダイスタックを１つ含む装置の断面図の概略図を示す。
【図３】実施例に従う、インターフェイスダイ上の第１の位置内に第１のダイスタックを、インターフェイスダイ上の第２の位置に第２のスタックを有する、実施例装置の断面図を示す。
【図４】実施例に従う、１つのインターフェイスダイを共有する４つのダイスタックを含む装置の平面図を示す。
【図５】実施例において、ダイスタック内に導電経路の同時パーティションインターリービングを組み込んだ装置の断面図を示す。
【図６Ａ】導電経路の同時パーティションインターリーブを用いた、図５のダイスタックにおける２つの隣接するダイの平面図を示す。
【図６Ｂ】導電経路の同時パーティションインターリーブを用いた、図５のダイスタックにおける２つの隣接するダイの平面図を示す。
【図７Ａ】単一の共通するインターフェイスダイに配置された、同時パーティションインターリーブを用いた導電経路をどちらも含む、第１のダイスタックおよび第２のダイスタックのパラレルダイスタッキングを組み込んだ装置の断面図を示す。
【図７Ｂ】単一の共通するインターフェイスダイに配置された、同時パーティションインターリーブを用いた導電経路をどちらも含む、第１のダイスタックおよび第２のダイスタックのパラレルダイスタッキングを組み込んだ装置の断面図を示す。
【図８】共通のインターフェイスダイ上にダイスタックを配置する方法を示すフローチャートである。
【図９】本発明の実施形態に従う、スタックにダイを配列する方法を示すフローチャートである。
【図１０】実施例に従う、図１から図７に示されている装置を用いるシステムならびに図８および９の方法に含まれる１つまたは複数のアクティビティに従う動作を示す図である。
【発明を実施するための形態】
【０００４】
多くの実施形態において、ダイはインターフェイスダイ上の１つのスタックに配列されてもよく、一部の実施形態においては、複数のダイスタックは共通（例えば、共用の）インターフェイスダイ上に配列されてもよい。例えば、メモリダイの１つのスタックをインターフェイスダイに接続し、他のコンポーネントによって入出力機能を提供してもよい。メモリダイ基板を通した電気接続は、メモリダイ基板の１つの表面からもう１つの表面へなどのように、基板を貫通する導電性ビアにより提供されもよい。シリコン技術を使うときは、これらのビアはシリコン貫通ビア（ＴＳＶ）と呼ばれることもある。 
【０００５】
多くの実施形態において、ダイスタック内の各メモリダイは複数のパーティションに分割されてもよく、いくつかのパーティション（例えば、スタック内にほぼ垂直に配置されたパーティション）は、１つまたは複数の導電性経路、例えば、ＴＳＶなどにより、インターフェイスダイの制御回路および互い同士に接続されてもよい。スタック内の複数のダイにまたがって垂直に配列されたパーティションは、対応する制御回路および電気接続とともに、以下に記述する「ボールト（vault）」を構成してもよい。ボールトのパーティションは、他の接続の中でも特にアドレスおよびコマンド制御接続（例えば、ＴＳＶ）ならびに入出力データピンを共有してもよく、各パーティションは、データの競合を防止するために、異なるチップ選択回線を有してもよい。
【０００６】
一般に、各ダイの面積の減少は、製造時の歩留りの改善につながる。ダイスタック内でより小さいダイを使用することは、専用インターフェイスダイでダイスタックごとに冗長回路を併用することを含んでもよい。同一またはほぼ同一のメモリを使う単一のインターフェイスダイ上の単一スタックと同一の帯域を達成するために、より小型のダイを使う多重ダイスタック（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのパラレルスタッキング）を単一の共通するインターフェイスダイ上に配置してもよい。
【０００７】
一部の実施形態において、ボールトの複数のパーティションと同時に通信するには、各ダイにおいておよびインターフェイスダイの対応する制御回路において、より多くの数の接続および専用回路が必要になる。各パーティションのすべてのダイにおける専用回路は、帯域を維持するためにダイサイズの増加を利用してもよい。ダイサイズを減少させると、帯域が減少する場合があり、単一のインターフェイスダイに配置されたより大型のダイスタックと同じ帯域を作り出すには、結果としてもたらされた小型のダイスタックの各々に専用の追加インターフェイスダイを利用する必要が生じるかもしれない。導電経路をインターリーブして、スタック内の１つおきのダイの論理回路に（例えば、パーティションインターリーブを通じて）接続することにより、ダイスペースを削減してもよく、多くの実施形態において帯域を維持することができる。
【０００８】
本発明の様々な実施形態を、付随する図を参照して記述していく。多くの実施形態において、ダイスタックに配置された装置が記述される。実施例において、デバイスはハイブリッドバッファ付きダイナミックランダムアクセスメモリ（ＨＢＤＲＡＭ）、ＤＲＡＭ、ダブルデータレート３同期ダイナミックランダムアクセスメモリ（ＤＤＲ３−ＳＤＲＡＭ）などのスタック型メモリデバイスを含むことができる。多くの実施形態において、インターリーブ接続（例えば、ＴＳＶ）はダイサイズの減少を許容する。ボールトのパーティションに沿う入出力論理回路に導電経路を交互接続することにより、ダイ上の追加回路に必要とされる専用回路およびダイスペースの減少することができる。さらに、同時パーティションのインターリーブは、帯域性能を維持しながら、各ＨＢＤＲＡＭ  ＤＲＡＭ層上のユニークなパーティションの数の減少を生み出す場合がある。
【０００９】
一部の実施形態では、ダイ１つおきに接続をインターリーブすることで、アーキテクチャがインターフェイスダイとメモリダイスタックとの間の帯域の倍増を実現してもよい。他の実施形態においては、製造時の歩留りを増加させるためのダイサイズの小型化と単一インターフェイスダイ上へのインターリーブ式ＴＳＶを使う多重スタックのパラレル配置（例えば、パラレルＤＲＡＭスタッキング）を組み合わせることによって、デバイスの帯域を向上してもよい。一部の他の実施形態では、同時パーティションインターリーブおよびパラレル ＤＲＡＭスタッキングを組み合わせてもよく、これによりダイスタックの性能とともに、ダイの歩留りが向上し、帯域を維持する。
【００１０】
図１は、実施例に従う、スタック１０２内に物理的に配列された（例えば、スタック型メモリデバイスを形成する）ダイ１２０、１２１、１２２および１２３を含むダイスタック１０２を含む装置１００のブロック図を示す。本発明の実施形態に従って、スタック１０２は、ダイ１２０から１２３が１つまたは複数の導電経路１０６によって、相互におよびインターフェイスダイ１１０に連結されて通信するメモリデバイスを形成してもよい。スタック１０２において、導電経路１０６はビア１０４およびジョイント１０８を含んでもよい。図示されているように、導電経路１０６は各ダイを通って少なくとも部分的に延在してもよく、一部の導電経路１０６はスタック１０２の全長に渡って延在してもよい。導電経路１０６は、他の情報の中でも、データ、アドレス、制御、ＩＤ情報などの情報を通信（例えば、転送）してもよい。
【００１１】
１つまたは複数のジョイント１１２は、インターフェイスダイ１１０をパッケージ基板１１４に接続してもよい。実施形態において、装置１００は、外部デバイス、例えばプロセッサおよびメモリコントローラにインターフェイスダイ、例えばダイ１１０を介して、通信可能に連結されてもよく、装置１００は電子デバイス、例えば、コンピュータ、テレビ、デジタルカメラ、携帯電話などに含まれてもよい。図１は、特定の個数の経路を有する導電経路１０６および特定の個数のダイ１２０から１２３を有するスタック１０２を例として示す。スタック１０２内の導電経路１０６およびダイ１２０から１２３の個数は異なってもよい。
【００１２】
図１に示すように、ダイ１２０、１２１、１２２および１２３の各々は、対応する論理回路１４０、１４１、１４２および１４３をそれぞれ含み、インターフェイスダイ１１０は制御回路１３０を含む。論理回路１４０から１４３および制御回路１３０は、ダイ１２０、１２１、１２２および１２３との相互の通信を制御するために、論理回路および他のコンポーネントを含む。ある実施形態では、インターフェイスダイ１１０の制御回路１３０は、個々のダイの有無を検出してもよく、スタック１０２の初期化時に、ＩＤ情報を割り当てるように構成してもよい。制御回路１３０は、制御回路１３０がＩＤ情報によりダイ１２０から１２３の各々を参照できるようにするためなどの目的で、スタック１０２の初期化後も、割り当てたＩＤ情報を保持するように動作してもよい。一部の実施形態では、論理回路１４０から１４３は、ＩＤ情報に代わってまたはＩＤ情報に追加して他の情報（例えばデータ）を保持してもよい。他の実施形態では、２つ以上の論理回路１４０~１４３が各ダイにて導電経路に接続されてもよい。
【００１３】
わかり易くするために、図１では、論理回路１４０、１４１、１４２および１４３の論理素子および回路素子を省略してある。これらの素子は、各ダイの様々な機能を容易にするために構成された機能を有するトランジスター、選択素子および他の回路素子を含んでもよいことに留意すべきである。
【００１４】
図２は、実施例に従うダイ２２０から２２３から成るスタック２０２を含む装置２００の断面図の概略図である。ダイ２２０から２２３の各々は、複数のメモリパーティション２０４を含んでもよく、インターフェイスダイ２１０は、通信経路２０８を介して、制御回路のそれぞれの上にスタックされた対応するメモリパーティション２０４による通信および制御を可能にするために、制御回路２１２を含んでもよい。パーティション２０４、対応する制御回路２１２および通信経路２０８はまとまって、メモリボールト２０６を構成する。１つまたは複数のメモリボールト２０６が装置２００に含まれてもよい。
【００１５】
装置２００はメモリセル、デコード回路、制御回路およびその他のコンポーネントなどの回路コンポーネントを有するメモリデバイスを形成してもよい。各メモリパーティション２０４は複数のメモリセルを含んでもよい。装置２００は、メモリパーティション２０４およびボールト制御回路２１２に加えて、回路を含んでもよく、これらの追加コンポーネントは、本明細書に記述した実施形態を曖昧にすることがないように、図２では省略してある。インターフェイスダイ２１０は、装置２００と別のデバイス、例えば、インターフェイスダイ２１０経由でスタック２０２と通信するプロセッサまたはメモリコントローラなどとの間の適切なデータ転送速度での情報転送に対応するために、追加の回路、例えば、バッファおよび入出力ドライバを含んでもよい。装置２００はまた、集積回路（ＩＣ）チップの一部を形成してもよい。例えば、ダイ２２０から２２３がそのＩＣチップの一部として製造されている場合などのようにである。
【００１６】
一部の実施例において、通信経路２０８はボールト内のメモリパーティション間でインターリーブしてもよい。例えば、ボールト内の第１の通信経路は、そのメモリボールト内のすべての奇数パーティションの回路（例えば、入出力回路）に接続され、偶数ボールトは、回路に接続しないで通過してもよい。第２の通信経路は、同一ボールト内の偶数パーティション上の回路（例えば、入出力回路）に接続して、奇数パーティションは、回路に接続しないで通過してもよい。接続をインターリーブすることで、ボールト制御回路はボールト内の複数のパーティションと同時に通信（例えば、アクセスおよびデータ送信）してもよく、これにより帯域が向上する。
【００１７】
図３は、実施例に従うインターフェイスダイ３１０上の第１の位置にある第１のダイスタック３０２およびインターフェイスダイ３１０上の第２の位置にある第２のスタック３２５を有する例示の装置３００の断面図を示している。装置３００は、図１の装置１００の単一ダイスタック１０２とは異なり、単一のインターフェイスダイ３１０を共有する２つのダイスタック３０２および３２５を含む。各ダイスタック３０２および３２５は、装置１００のダイスタックに類似の構成にしてもよく、そこでスタック３０２および３２５の各ダイは、スタック１０２内のダイの約半分のサイズの面積を有するため、図１のインターフェイスダイ１１０とほぼ同じ面積を有するインターフェイスダイ上に２つのダイスタックを許容する。第１のダイスタック３０２は、垂直に配列され、第１の位置で導電経路３０６によりインターフェイスダイ３１０に接続されるダイ３２０、３２１、３２２および３２３を含む。第２のダイスタック３２５は、同じく垂直に配列され、導電経路３０６を使って第２の位置でインターフェイスダイ３１０に接続されるダイ３３０、３３１、３３２および３３３を含む。上述したように、図１と同様、導電経路３０６は、ＴＳＶ３０４およびジョイント３０８の組合せを含んでもよい。導電経路３０６はビア３０４およびジョイント３０８の組合せを含んでもよく、導電経路３０６の少なくとも一部は、ダイスタック３０２を完全に通過または部分的に通過してもよい。 
【００１８】
上で言及したように、図１のダイスタック１０２と比較すると、ダイスタック３０２および３２５内の１つまたは複数のダイの面積は、ダイスタック１０２のダイの面積の約半分であってもよい。各ダイスタック３０２および３２５の帯域は、個別にダイのサイズに比例して減少されてもよい。例えば、ダイスタック３０２および３２５の面積がそれぞれ図１のダイスタック１０２の面積の半分である場合、ボールトの個数が半分になったために、各ダイの帯域も半減されてもよい。装置３０２内のダイの小型化により、製造時のダイの歩留りの増加がもたらされる場合がある。第１のダイスタック３０２および第２のダイスタック３２５の両方を同時にサポートしている図３のインターフェイスダイ３１０があれば、装置３００の全帯域がパラレル動作によって一部の実施形態では維持される場合がある。一部の実施形態では、第１のダイスタック３０２と第２のダイスタックはサイズが異なっていてもよい。１つの実施形態では、第１のダイスタック３０２は、ダイスタック３２５よりも大きなメモリ容量の能力を有してもよく、その逆であってもよい。図４に関する議論で明白になるように、３つ以上のダイスタックがインターフェイスダイを共有してもよい。
【００１９】
図３に示したパラレルスタッキングは、ダイスタック内のパーティションの数を減少する場合がある。実施例において、単一のインターフェイスダイ上にパラレルスタックを配置することで、完全帯域を実現される場合がある。例えば、２ギガバイトの８パーティションＤＲＡＭから成る２つのスタックまたは１ギガバイトの４パーティションＤＲＡＭから成る４つのスタックを単一のインターフェイスダイ上に配置することで、ＤＲＡＭダイサイズの小型化により、製造時の歩留りを増加しながら、４ギガバイトで１６パーティションを備えたＤＲＡＭの単一スタックと実質的に同じ帯域を達成する場合がある。
【００２０】
図４は、実施例に従う、１つのインターフェイスダイ４０４を共有する４個のダイスタック４０６、４０７、４０８、４０９を含む装置４００の平面図を示す。ダイスタック４０６、４０７、４０８および４０９の各々は、１ギガバイト分のＤＲＡＭベースのメモリスタックを構成してもよい。１つのインターフェイスダイ４０４上の４つのダイスタック４０６、４０７、４０８および４０９により、インターフェイスダイ４０４は、４個のダイスタック４０６から４０９すべてと同時通信することで、デバイスの完全帯域をサポートしてもよい。この実施形態では、装置４００は、１つの４ギガバイトスタックと同じメモリ容量を持してもよく、インターフェイスダイ４０４での４個のスタック全部のパラレル動作によって、４ギガバイトのスタック１個と同一または類似の帯域を維持する。一部の実施形態では、ほぼ同じ表面積を有する共有インターフェイスダイ４０４上に、より多くまたはより少ないダイスタックを配列してもよい。例えば、２ギガバイトスタック２個をインターフェイスダイ４０４と類似の面積を有する１つのインターフェイスダイ上に配置し、ほぼ同じ量のメモリに図４に示したものと概して同じ量の帯域を提供してもよい。
【００２１】
図５は、実施例におけるダイスタック５０２内の導電経路のパーティションインターリーブを組み込んだ装置５００の断面図を示す。この例では、ダイスタック５０２は、１つの非インターリーブ式導電経路５０４および２対のインターリーブ式導電経路（第１の対は５０５と５０６、第２の対は５０７と５０８）をともなう、４個のダイ５２０、５２１、５２２および５２３を含む。実施例において、非インターリーブ式導電経路５０４は、５２０から５２４の各ダイのコマンドおよび／またはアドレス回路およびインターフェイスダイ５１０のコマンドおよび／またはアドレス回路に接続されてもよい。前記の例と同様、導電経路５０４、５０５、５０６、５０７および５０８は、ＴＳＶおよびジョイント５０９を含んでもよく、導電経路５０４から５０８は、ダイスタック５０２を完全または部分的に通過してもよい。
【００２２】
この例では、導電経路５０５、５０６、５０７および５０８の両方の対をスタック５０２内のダイの入出力回路に接続してもよい。例えば、インターリーブ式導電経路の第１の対５０５および５０６の図５で示したように、導電経路５０５は、スタック５０２内の第１のダイ５２０の入出力回路５３０と接続してもよく、ダイ５２０内のどの回路とも接続せずに、第２のダイ５２１を通過してもよい。導電経路５０５は第３のダイ５２２の入出力回路５３２に接続し、スタック５０２内の最後のダイ５２３は再び通過してもよい。
【００２３】
同様に、導電経路５０６は、スタック５０２内の第２のダイ５２１の入出力回路５３１と接続してもよく、どの回路とも接続せずに第１のダイ５２０を通過してもよい。導電経路５０６は、第４のダイ５２３の入出力回路５３３に接続し、スタック５０２内の第３のダイ５２２を再び通過してもよい。矢印は、ＤＲＡＭ内で利用可能な、従来の金属およびビア層を使用して実現されてもよい各ダイ５２０から５２３で交差する通信経路を示している。導電経路はインターリーブ式であってもよく、各々がスタック内で１つおきのダイの回路に接続する。インターリーブ式導電経路の第１の対５０５および５０６と同様、インターリーブ式経路の第２の対５０７および５０８も、１つおきのダイ上の入出力回路５４０、５４１、５４２および５４３と実質的に同一の接続を有する。
【００２４】
ダイスタック５０２内で導電経路をインターリーブすることで、インターフェイスダイ５１０は、上または下に位置するダイとは関係なく、各ダイ（または各ダイのパーティション）にアクセスしてもよく、インターフェイスダイ５１０は、ダイ５２０から５２３に同時にアクセスし、それにより帯域を増加してもよい。例えば、装置５００は、ダイ５２０および５２１の入出力回路５４０および５４１の両方にインターフェイスダイ５１０から同時にアクセスしてもよく、データキューイングの可能性を減らし、恐らくは帯域の増加をもたらす場合がある。同様に、一部の実施形態では、各ダイ５２０から５２３のコマンド回路および／またはアドレス回路は、インターフェイスダイとダイ５２０から５２３との間でコマンドおよび／またはアドレス信号を通信するために、 インターリーブ式導電経路５０５から５０８に接続および利用してもよく、これは、恐らく帯域を増加し、かつ信号のキューイングを減少する場合がある。
【００２５】
スタック５０２内の１つおきのダイは別々のボールトの一部であってもよい。例えば、 それぞれの入出力回路および導電経路５０５および５０７とともに第１および第３のダイ５２０および５２２は、第１のボールトの一部であってもよく、一方で、それぞれの入出力回路および導電経路５０６および５０８とともに、第２および第４のダイ５２１および５２３は、第２のボールトの一部であってもよい。この例では、この構成によって、インターフェイスダイ５１０は第１および第２のボールトに同時にアクセスし、ボールト内のパーティションに同時にデータを送ることが可能になる。ある実施形態では、入出力回路がインターリーブ式導電経路を介してインターフェイスダイに接続し、ダイのコマンドおよび／またはアドレス回路がインターリーブ式導電経路を介してインターフェイスダイに接続していることで、各ボールトが個別に制御されてもよい。上述した構成は、第１および第２のボールトの同時動作を提供してもよく、これらのボールト間の信号および情報（例えばデータ）は、第１および第２のボールトが一定して同時に動作できない場合があるように、ずれ（例えば、時間的にオフセットされる）てもよいことが理解される。
【００２６】
図６Ａおよび図６Ｂは、それぞれ導電経路５０５および５０６の同時パーティションインターリーブを備えた、図５に図示したスタックの２つの隣接するダイ５２３および５２２の平面図６００を示している。ある実施例では、図６Ａに図示されているように、第１のダイ５２３（例えば、上のダイ）は、回路５３３に接続されてもよいＴＳＶ５０５を含む。導電経路５０６は第１のダイ５２３の通過ＴＳＶであってもよく、第１のダイ５２３上の回路には接続せず、図６Ｂに図示されているように、隣接するダイ５２２上の回路５３２に接続してもよい。ある実施形態では、各ダイ５２３および５２２の面積は、通過ＴＳＶを有しないスタックのダイよりわずかに大きくてもよい。
【００２７】
上述したように、追加された通過ＴＳＶは、ボールト内の複数パーティションとの同時通信（例えば、信号送信）を可能にする。隣接するダイは、第１のダイの通過ＴＳＶが、ダイの回転および／またはダイの反転によって、次のダイの非通過ＴＳＶと整列するように、配置されてもよい。ＴＳＶの導電経路の円周寸法は、ダイ５２３および５２２上の回路５３３および５３２によって決定されてもよい。各ダイスタックに通過ＴＳＶを追加することは、各ダイの面積を通過ＴＳＶを有しないダイの面積よりもわずかに大きくする場合がある。
【００２８】
図７は、単一の共通インターフェイスダイ７１０上に配置された、パーティションインターリーブを有する導電経路をどちらも含む、第１のダイスタック７０２および第２のダイスタック７５２のパラレルダイスタッキングを組み込んだ装置７００の断面図を示している。上記の例と同様、インターフェイスダイ７１０は、２つのダイスタック７０２、７５２と並列的に通信（例えば、アクセスおよびアドレス指定）するための回路を含んでもよい。さらに、インターフェイスダイ７１０は、ダイスタックのボールト内の複数のパーティションに同時にアクセスするための回路（例えば、制御回路）を含んでもよい。
【００２９】
ある例では、第１のダイスタック７０２は、ダイ７２０、７２１、７２２および７２３を含み、第２のダイスタック７５２は、ダイ７７０、７７１、７７２および７７３を含む。図７に示されているように、各ダイスタック７０２および７５２は、インターリーブ式導電経路を２対以上含んでもよい。各導電経路は、インターフェイスダイ７１０において制御回路に接続されてもよく、ボールト内の１つおきのダイ上のパーティションに制御およびデータを提供してもよい。 
【００３０】
第１および第２のダイスタック７０２および７５２はそれぞれ、インターリーブ式導電経路を１対以上含んでもよい（わかり易くするために、図では２対だけが示されている）。ダイスタック７０２は、第２の導電経路７０６とインターリーブしている第１の導電経路７０５を備えるインターリーブ式導電経路の第１の対、ならびに第３の導電経路７０７および第４の導電経路７０８を備えるインターリーブ式導電経路の第２の対を含む。第１および第３の導電経路７０５および７０７は、偶数ダイ７２１および７２３上の入出力回路と接続し、奇数ダイ７２０および７２２は通過してもよい。導電経路７０５は、入出力回路７３３および７３１と接続してもよく、一方で、導電経路７０７は入出力回路７４１および７４３と接続してもよい。第２および第４の導電経路７０６および７０８は、偶数ダイ７２１および７２３を通過してもよく、奇数ダイ７２０および７２２の回路と接続してもよい。導電経路７０６は、入出力回路７３０および７３２と接続してもよく、一方で、導電経路７０８は、入出力回路７４０および７４２と接続してもよい。
【００３１】
第１のスタック７０２と同様、第２のスタック７５２は２対のインターリーブ式導電経路を含むように図示されている。導電経路の第３の対は、第６の導電経路７７６とインターリーブしている第５の導電経路７７５を含み、導電経路の第４の対は、第８の導電経路７７８とインターリーブしている第７の導電経路７７７を含む。
【００３２】
第５および第７の導電経路７７５および７７７は、偶数ダイ７７１および７７３上の入出力回路と接続し、奇数ダイ７７０および７７２を通過してもよい。第５の導電経路７７５は、入出力回路７８１および７８３と接続してもよく、一方で、第７の導電経路７７７は、入出力回路７９１および７９３と接続してもよい。第６および第８の導電経路７７６および７７８は、偶数ダイ７７１および７７３を通過してもよく、奇数ダイ７７０および７７２の回路と接続してもよい。導電経路７７６は、入出力回路７８０および７８２と接続してもよく、一方で、導電経路７７８は、入出力回路７９０および７９２と接続してもよい。
【００３３】
上述したように、図１、３および５の導電経路を参照すると、第１のダイスタック７０２の導電経路７０４、７０５、７０６、７０７および７０８は、ジョイント７０９およびＴＳＶ７１２を含み、そのうちの少なくとも一部は、ダイスタック７０２を完全に通過して延在し、その一部は回路に接続する。同様に、第２のダイスタック７５２の導電経路７７４、７７５、７７６、７７７および７７８は、ジョイント７８９およびＴＳＶ７８２を含み、そのうちの少なくとも一部はインターフェイスダイ７１０までダイスタック７５２を完全に通過する。
【００３４】
より多くまたはより少ないダイスタックがインターフェイスダイ７１０の上に配置され、インターフェイスダイ７１０を共用してもよい。１つの例では、同時パーティションインターリーブとパラレルスタッキングを組み合わせたとき、４つのスタックが、１ギガバイトの２つのパーティションＤＲＡＭスタックから成る単一のインターフェイスダイ７１０を共用してもよく、毎秒約１２８ギガビットの帯域を実現する場合がある。
【００３５】
図８は、共通のインターフェイスダイ上にダイスタックを配置する方法８００を示すフローチャートである。方法８００は、図１から図４を参照して、上に記述した装置１００、２００、３００および４００と類似または同一の装置およびデバイスで使用されてもよい。したがって、方法８００で使用される装置およびデバイスのコンポーネントは、中でも図１から図４をそれぞれ参照しながら、上で記述した装置１００、２００、３００および４００のコンポーネントを含んでもよい。
【００３６】
方法８００のブロック８０２は、インターフェイスダイ上の第１の位置に第１のダイスタックを配置するように動作する。判断ブロック８０４で、方法８００は第１のダイスタッが適切な位置にあるかどうかを判断する。適切な位置にあれば、ブロック８０６で、方法８００インターフェイスダイ上の第２の位置に第２のダイスタックを配置するように動作する。第１のダイスタックが適切な位置にない場合は、方法８００は、第１のダイスタックを配置するように、判断ブロック８０４から、ブロック８０２に戻る。一部の実施形態では、方法８００は、インターフェイスダイ上に３つ以上のダイスタックを配置してもよい。例えば、方法８００は４つのダイスタックを含んでもよく、一方他の実施形態では、共通のインターフェイスダイ上にもっと少ない数またはもっと多い数のダイスタックを配置してもよい。一部の実施形態では、スタックは、各ダイスタックとインターフェイスダイとの間の同時通信を可能にするインターリーブされた導電経路を含んでもよく、一部の実施形態では、インターリーブされた導電経路によって、同一のスタックの、または異なる複数のスタックにまたがって、メモリボールト内の１つまたは複数のメモリパーティションとの同時通信を可能にする場合がある。方法８００は、上記の図１から図８を参照しながら記述したように、共通のインターフェイスダイ上にダイスタックを配置する活動と類似または同一の他の活動を含んでもよい。
【００３７】
図９は、本発明の実施形態に従う、スタック内にダイを配置する方法９００を示すフローチャートである。方法９００は、図５、６および７を参照しながら、上述した装置５００、６００および７００に類似または同一の装置およびデバイスで使用されてもよい。したがって、方法９００で使用する装置およびデバイスのコンポーネントは、中でも図５から図７をそれぞれ参照しながら記述した装置５００、６００および７００のコンポーネントを含んでもよい。
【００３８】
ブロック９０２において、方法９００は、インターフェイスダイ上に第１のダイを配置するために動作する。第１のダイは、複数の導電経路および回路を含んでもよく、一方で、インターフェイスダイは、１つまたは複数の制御回路を含んでもよい。ブロック９０４では、方法９００は、第１のダイの第１の導電経路が第２のダイの第２の導電経路と整列し、第１のダイの第２の導電経路が第２のダイの第１の導電経路と整列するように、第１のダイ上に第２のダイを配置するように動作する。一部の実施形態においては、導電経路をダイスタック内の１つおきのダイ上の回路に連結してもよい。方法９００は、図５から図７を参照しながら、上述したように、制御情報およびＩＤを通信（例えば、転送）する活動と類似または同一の他の活動を含んでもよい。一部の実施形態では、方法９００は、共通（例えば、単一、共用の）インターフェイスダイ上に複数のダイスタックを追加で配置してもよい。ブロック９０６および９０８を囲む破線によって示されているように、方法９００は、所望される場合はインターフェイスダイ上に第２のダイスタックを配置してもよい。ブロック９０６では、方法９００は、インターフェイスダイ上に第３のダイを配置する。ブロック９０８では、方法９００は、第３のダイの第３の導電経路が第４のダイの第４の導電経路と整列し、第３のダイの第４の導電経路が第４のダイの第３の導電経路と整列するように、第３のダイ上に第４のダイを配置してもよい。これらのダイスタックは、方法８００のステップからもたらされるダイスタックと類似していてもよい。
【００３９】
図１０は、実施例に従い、図１から図７に図示された、装置１００、２００、３００、４００、５００、６００および７００を活用するシステム１０００、および図８および図９の方法８００および９００に含まれる１つまたは複数のアクティビティに従う動作を示している。システム１０００は、次の要素、すなわち、プロセッサ１０１０、メモリデバイス１０２５、イメージセンサデバイス１０２０、メモリコントローラ１０３０、グラフィックコントローラ１０４０、入出力（Ｉ／Ｏ）コントローラ１０５０、ディスプレイ１０５２、キーボード１０５４、ポインティングデバイス１０５６、周辺デバイス１０５０、および／またはシステムトオランシーバー１０５９のうちのいずれか１つまたは複数を含んでもよい。システム１０００は、システム１０００のコンポーネント間で情報を転送し、これらのコンポーネントのうちの少なくとも一部に電力を供給するためのバス１０６０も含んでもよい。システム１０００は、システム１０００のコンポーネントの一部が接続されてもよい１つまたは複数の回路基板１００２、およびシステム１０００との間で情報を無線で送受信するためのアンテナ１０７０を備えてもよい。システムトランシーバー１０５９は、システム１０００のコンポーネントの１つまたは複数（例えば、プロセッサ１０１０およびメモリデバイス１０２５のうちの少なくとも１つ）からアンテナ１０７０に情報を転送するために動作してもよい。システムトランシーバー１０５９も、アンテナ１０７０で受信した情報をプロセッサ１０１０の少なくとも１つおよびメモリデバイス１０２５の少なくとも１つに転送するために動作してもよい。アンテナ１０７０で受信した情報は、システム１０００の外部のソースによってシステム１０００に転送されてもよい。
【００４０】
プロセッサ１０１０は、汎用プロセッサまたは特定用途向け集積回路（ＡＳＩＣ）を含んでもよい。プロセッサ１０１０は、シングルコアプロセッサまたはマルチプルコアプロセッサを含んでもよい。プロセッサ１０１０は、情報を処理するために、１つまたは複数のプログラミングコマンドを実行してもよい。情報には、イメージセンサデバイス１０２０またはメモリデバイス１０２５により提供されるものなどのような、システム１０００の他のコンポーネントにより提供されるデジタル出力情報を含むことができる。
【００４１】
メモリデバイス１０２５は、揮発性メモリデバイス、不揮発性メモリデバイスまたは両方の組合せを含んでもよい。例えば、メモリデバイス１０２５は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、フェースチェンズメモリデバイスまたはこれらのメモリデバイスの組合せを含んでもよい。メモリデバイス１０２５は、図１から図７を参照しながら、上で記述した装置１００、２００、３００、４００、５００、６００および７００のうちの任意の１つ以上などのような、本明細書に記述した様々な実施形態の１つまたは複数を含んでもよい。
【００４２】
イメージセンサデバイス１０２０は、相補型金属酸化膜半導体（ＣＭＯＳ）ピクセルアレイを有するＣＭＯＳイメージセンサまたは電荷結合素子（ＣＣＤ）ピクセルアレイを有するＣＣＤイメージセンサを含んでもよい。
【００４３】
ディスプレイ１０５２は、アナログディスプレイまたはデジタルディスプレイを含んでもよい。ディスプレイ１０５２は、他のコンポーネントから情報を受信してもよい。例えば、ディスプレイ１０５２は、イメージセンサデバイス１０２０、メモリデバイス１０２５、グラフィックコントローラ１０４０、およびプロセッサ１０１０のうちの１つまたは複数によって処理される情報を受信し、テキストまたはイメージなどの情報を表示してもよい。
【００４４】
装置（例えば、装置１００、２００、３００、４００、５００、６００および７００）およびシステム（例えば、システム１０００）の図は、様々な実施形態の構造の全般的な理解を提供することを意図したものであり、本明細書に記述される構造を利用する可能性のある装置およびシステムのコンポーネントおよび特徴のすべての完全な記述を提供することは意図していない。
【００４５】
上記のコンポーネントのうちのいずれも、ソフトウェアを介したシミュレーションを含む、数多くの方式において実装することができる。このため、上述の装置（例えば、装置１００、２００、３００、４００、５００、６００および７００）およびシステム（例えば、システム１０００）はすべて、本明細書で「（複数の）モジュール」（または「１つのモジール」として特徴づけられてもよい。このようなモジュールとしては、ハードウェア回路、シングルおよび／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュールおよびオブジェクトおよび／またはファームウェア、ならびにこれらの組合せを、所望により、装置（例えば、１００、２００、３００、４００、５００、６００および７００）およびシステム（例えば、システム１０００）のアーキテクチャにより、かつ様々な実施形態の特定の実装のために適宜含んでもよい。例えば、このようなモジュールは、ソフトウェア電気信号シミュレーションパッケージ、電力使用および配電シミュレーションパッケージ、キャパシタンス−インダクタンスシミュレーションパッケージ、出力／放熱シミュレーションパッケージ、信号送受信シミュレーションパッケージ、および／または様々な潜在的実施形態を動作またはシミュレートするために使われるソフトウェアおよびハードウェアの組合せなどの、システム動作シミュレーションパッケージに含まれてもよい。
【００４６】
様々な実施形態の装置およびシステムは、高速コンピュータで使用される電気回路、通信および信号処理回路、シングルまたはマルチプロセッサモジュール、単一または複数の埋込み型プロセッサ、マルチコアプロセッサ、データスイッチ、およびマルチレイヤ、マルチチップのモジュールを含む用途に応じたモジュールを含んでもよく、それらの中に含まれてもよい。このような装置およびシステムは、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレイヤー、オーディオプレイヤー（例えば、ＭＰ３（モーション・ピクチャー・エキスパーツ・グループ、音響層３）プレイヤー）、車両、医療機器（例えば、心臓監視装置、血圧監視装置など）、セットトップボックスおよびその他など、システム１０００に類似または同一の、多種多様な電子システム内のサブコンポーネントとしてさらに含まれてもよい。
【００４７】
本明細書に記述される１つまたは複数の実施形態は、ダイをスタックに配置した装置および方法を含む。ダイは少なくとも第１のダイおよび第２のダイを含んでもよい。スタックは、ダイに連結された導電経路を含んでもよい。導電経路は、１つまたは複数のメモリパーティションに同時にアクセスできるように構成されてもよい。追加の装置および方法を含む他の実施形態は、図１から図９を参照しながら、上述されている。
【００４８】
実施形態は、３つ以上のインターリーブ式導電経路を含んでもよい。例えば、ダイスタックは、インターリーブ式導電経路の４方向構成を含んでもよく、各導電経路は、インターフェイスダイの回路をスタック内の４つごとに１つのダイの回路に接続し、他のダイを通過してもよい。１つの例では、ダイスタックは、インターフェイスダイおよび４つのダイを含んでもよい。第１の導電経路は、インターフェイスダイの回路をスタック内の第１のダイの回路に接続し、残りのダイを通過してもよく、 第２の導電経路はインターフェイスダイの回路を、スタック内の第２のダイの回路に接続し、残りのダイを通過してもよく、第３の導電経路は、インターフェイスダイの回路をスタック内の第３のダイの回路に接続し、残りのダイを通過してもよく、第４の導電経路は、スタック内の第４のダイの回路に接続し、残りのダイを通過してもよい。１つの例では、４方向インターリーブ式構成は、４つのインターリーブされたボールトを作り出してもよい。
【００４９】
４方向インターリーブ式導電経路構成の一部の実施形態では、導電経路の各々は、スタック内の１つおきのダイ（例えば、偶数ダイすべて）に接続し、他のダイ（例えば、奇数ダイすべて）を通過してもよい。４つのダイを含むインターフェイスダイを備えたダイスタックの１つの例では、４方向インターリービング式導電経路を備えたダイスタックの１つの例では、第１および第３の導電経路は、インターフェイスダイの回路をスタック内の第１および第３のダイの回路と接続してもよく、一方で第２および第４のダイを通過してもよく、第２および第４の導電経路は、インターフェイスダイの回路を第２および第４の回路と接続してもよく、一方で第１および第３のダイを通過してもよい。様々な他の実施形態において、３つの導電経路をインターリーブしてもよく、それにより、第１の導電経路はインターフェイスダイの回路を第１のダイの回路に接続してもよく、スタック内の他のダイは通過してもよく、第２の導電経路は、インターフェイスダイの回路をスタック内の第２のダイに接続し、スタック内の他のダイを通過してもよく、第３の導電経路は、インターフェイスダイの回路をスタック内の第３のダイに接続し、スタック内の他のダイを通過してもよい。様々な他の構成では、より多くのまたはより少ないスタック内のダイと、ダイの様々な回路をインターフェイスダイの回路に接続し、他のダイを通過して、スタック内のダイをとの同時通信を可能にするより多くのまたはより少ないインターリーブ式導電経路の組み合わせを含んでもよい。
【００５０】
このように、ダイのスタック内の接続経路の選択的構造化は、有用である場合があり、恐らく、ダイの１つまたは複数のスタック、またはＩＣチップなど、特定の構造におけるダイの数の有効なアカウンティングを可能にし、スタック内の素子の動作速度を増加し、所与の数のデバイスにより占有される空間の量を減らし、または不動産の所与の部分を占有するメモリの量を増加するために役立つ場合がある。生産コストの低減は、所定レベルの性能の達成につながる場合がある。
【００５１】
上記の記述および図面は、当業者が本発明の実施形態を実践できるように、本発明のいくつかの実施形態を示すものである。他の実施形態は、構造的、論理的、電気的、プロセス、および他の変更を組み入れることができる。図面において、同様な特徴または同様な数字は、いくつかの図を通して実質的に同様な特徴を説明する。実施例は、可能な変形の本質を具現するに過ぎない。いくつかの実施形態の部分および特徴は、他の実施形態のそれらに含まれても、または代用されてもよい。上記の説明を解釈および理解した後、当業者には多数の他の実施形態が明らかであろう。したがって、本発明の様々な実施形態は、添付の特許請求の範囲により、かかる特許請求の範囲が享受する全範囲の均等物とともに、決定される。
【００５２】
要約は、読者が、技術開示の性質および趣旨を迅速に解明することを可能にする要約を要求する、連邦規則集第３７編第１．７２（ｂ）項に準じて提供される。本要約は、請求項を解釈または制限するために使用されるものではないことを理解の上、提出される。
【図１】
0005978202.tif 000002
【図２】
0005978202.tif 000003
【図３】
0005978202.tif 000004
【図４】
0005978202.tif 000005
【図５】
0005978202.tif 000006
【図６Ａ】
0005978202.tif 000007
【図６Ｂ】
0005978202.tif 000008
【図７Ａ】
0005978202.tif 000009
【図７Ｂ】
0005978202.tif 000010
【図８】
0005978202.tif 000011
【図９】
0005978202.tif 000012
【図１０】
0005978202.tif 000013