(57)【特許請求の範囲】
【請求項１】
カーボンナノチューブと、
前記カーボンナノチューブの上方に形成されたグラフェンと
を含み、
前記カーボンナノチューブと前記グラフェンとが、触媒金属を介して電気的に接続されており、
前記カーボンナノチューブと前記グラフェンとの間の前記触媒金属は、前記カーボンナノチューブ上のみに形成されていることを特徴とする電子デバイス。
【請求項２】
前記カーボンナノチューブは、前記触媒金属と接合される先端部位が開端されていることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
機能素子と、
前記機能素子と電気的に接続される接続部と、
前記接続部と電気的に接続される配線と
を含み、
前記接続部は、前記カーボンナノチューブが配されてなり、
前記配線は、前記グラフェンを有してなることを特徴とする請求項１又は２に記載の電子デバイス。
【請求項４】
カーボンナノチューブを形成する工程と、
前記カーボンナノチューブ上に触媒金属を形成する工程と、
前記触媒金属を細線状に加工する工程と、
前記触媒金属上にグラフェンを形成する工程と、
熱処理により、前記触媒金属を前記カーボンナノチューブ上のみに凝集させる工程と
を含み、
前記カーボンナノチューブと前記グラフェンとが、前記触媒金属を介して電気的に接続されることを特徴とする電子デバイスの製造方法。
【請求項５】
前記カーボンナノチューブの先端部位を開端する工程を更に含み、
開端した前記先端部位上に前記触媒金属を形成することを特徴とする請求項４に記載の電子デバイスの製造方法。
【請求項６】
前記カーボンナノチューブの形成工程及び前記触媒金属の形成工程を、所定の真空状態で一貫したin-situで行うことを特徴とする請求項５に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子デバイス、例えば半導体デバイスにおいて、配線と接続されるビアの更なる微細化の要請に伴い、従来のビア材料である銅における信頼性の低下が懸念されている。そこで、銅に代わり得るビア材料として、いわゆるカーボンナノチューブ（ＣＮＴ）が注目されている。ＣＮＴは、基本的には一様な平面のグラファイトを丸めて円筒状にした構造をしており、閉口状態の場合、両端はフラーレンの半球のような構造で閉じられており５員環を必ず６個ずつ持つ。半導体デバイスでは、ビア径が１０ｎｍ程度まで微細化が進行すると、ビア材料として銅からナノカーボン材料に置き換わることが予想される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】K. S. Novoselov, et al., "Electronic Field Effect in Atomically Thin Carbon Films", Science, 306, 2004, 666
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビアをＣＮＴで形成する場合、ビアと接続される配線は金属材料で形成される。ところがこの場合、ビアと金属配線との接合部位で電気抵抗が大きく上昇するという問題がある。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、バリスティック伝導を発現するナノカーボン材料であるＣＮＴ及びグラフェンを用いた電気抵抗の極めて低いビア・配線等の微細構造を有する信頼性の高い電子デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の電子デバイスは、カーボンナノチューブと、前記カーボンナノチューブの上方に形成されたグラフェンとを含み、前記カーボンナノチューブと前記グラフェンとが、触媒金属を介して電気的に接続されており、前記カーボンナノチューブと前記グラフェンとの間の前記触媒金属は、前記カーボンナノチューブ上のみに形成されている。
【０００７】
本発明の電子デバイスの製造方法は、カーボンナノチューブを形成する工程と、前記カーボンナノチューブ上に触媒金属を形成する工程と、前記触媒金属を細線状に加工する工程と、前記触媒金属上にグラフェンを形成する工程と、熱処理により、前記触媒金属を前記カーボンナノチューブ上のみに凝集させる工程とを含み、前記カーボンナノチューブと前記グラフェンとが、前記触媒金属を介して電気的に接続される。
【発明の効果】
【０００８】
本発明によれば、バリスティック伝導を発現するナノカーボン材料であるＣＮＴ及びグラフェンを用いた電気抵抗の極めて低いビア・配線等の微細構造を有する信頼性の高い電子デバイスが実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】真空一貫プロセスを行うための真空プロセスシステムを示す模式図である。
【図６】第２の実施形態による放熱機構を有するＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第２の実施形態による放熱機構を有するＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態による放熱機構を有するＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】第３の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１１】
（第１の実施形態）
本実施形態では、電子デバイスとして、半導体デバイスであるＭＯＳトランジスタの構成を、その製造方法と共に開示する。なお、半導体デバイスとして、本実施形態のＭＯＳトランジスタ以外でも各種のメモリ素子、キャパシタ素子等を機能素子として有するものが適用できる。
図１〜図４は、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００１２】
先ず、図１（ａ）に示すように、シリコン基板１０上に機能素子としてトランジスタ素子２０を形成する。
詳細には、シリコン基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル１２を形成する。
【００１３】
次に、素子活性領域に熱酸化等によりゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により多結晶シリコン膜及び膜厚例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００１４】
次に、キャップ膜１５をマスクとして素子活性領域にウェル１２と逆導電型の不純物をイオン注入し、いわゆるエクステンション領域１６を形成する。
【００１５】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００１６】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域にエクステンション領域１６と同じ導電型の不純物をイオン注入し、エクステンション領域１６と重畳されるソース／ドレイン領域１８を形成する。以上により、トランジスタ素子２０が形成される。
【００１７】
続いて、図１（ｂ）に示すように、層間絶縁膜２１を形成する。
詳細には、トランジスタ素子２０を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜２１を形成する。層間絶縁膜２１は、ＣＭＰによりその表面を研磨する。
【００１８】
続いて、図１（ｃ）に示すように、層間絶縁膜２１にコンタクト孔２１ａを形成する。
詳細には、先ず、層間絶縁膜２１上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、ソース／ドレイン領域１８に位置整合する部分に開口を有するレジストマスクが形成される。
次に、上記のレジストマスクを用い、ソース／ドレイン領域１８をエッチングストッパーとして、ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜２１をドライエッチングする。これにより、層間絶縁膜２１にコンタクト孔２１ａが形成される。コンタクト孔２１ａは、その開口径が１０ｎｍ〜３０ｎｍ程度、ここでは１０ｎｍ程度に形成される。
【００１９】
本実施形態では、後述する触媒微粒子の形成、カーボンナノチューブ（ＣＮＴ）の形成、及び触媒金属の形成の各工程を、真空一貫プロセスとして、in-situで行う。図５は、真空一貫プロセスを行うための真空プロセスシステムを示す模式図である。この真空プロセスシステムは、中央部に設けられた搬送室１０１と、基板の出し入れを行うロードロック室１０２と、ＣＮＴ成長を行うＣＶＤ室１０３と、触媒形成を行う蒸着室１０４と、ＣＮＴの逆スパッタを行うスパッタ室１０５とを備えており、基板を外気に晒すことなく、各工程をin-situで行うことができる。
【００２０】
続いて、図２（ａ）に示すように、触媒微粒子２３を形成する。なお、図２（ａ）〜図３（ｅ）では、１つのコンタクト孔２１ａ及びその近傍部分のみを拡大して図示する。
詳細には、真空プロセスシステムにおいて、シリコン基板１０を蒸着室１０４に搬送して設置する。真空蒸着法により、図１（ｃ）で形成したレジストマスクであるレジストマスク２２が形成された状態で、コンタクト孔２１ａ内を含む全面に、触媒材料を例えば１．０ｎｍ程度の薄い厚みに堆積する。このとき、触媒材料は微粒子状となる。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ等から選ばれた１種又は２種以上との混合材料を用いる。例えばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、コンタクト孔２１ａの底面上を含むレジストマスク２２の全面に、触媒微粒子２３が形成される。コンタクト孔２１ａは、１０ｎｍ〜３０ｎｍ程度の極めて微細な開口径に形成されているため、コンタクト孔２１ａの底面には、１個乃至は数個の触媒微粒子２３が形成される。
レジストマスク２２は、その上に存する触媒微粒子２３と共に、アッシング処理又は所定薬液を用いたウェットエッチングにより除去する。
【００２１】
なお、触媒微粒子２３は、層間絶縁膜２１を形成する前にシリコン基板１０上に形成し、その後、層間絶縁膜２２及びコンタクト孔２１ａを形成するようにしても良い。
【００２２】
続いて、図２（ｂ）に示すように、触媒微粒子２３を用いてＣＮＴ２４を形成する。
詳細には、真空プロセスシステムにおいて、シリコン基板１０をＣＶＤ室１０３に搬送して設置する。例えば熱ＣＶＤ法により、成長温度（ＣＶＤ室１０３内の環境温度）を４００℃〜４５０℃の低温範囲内の値、ここでは４５０℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、ＣＮＴの成長処理を実行する。これにより、コンタクト孔２１ａの底面に存する触媒微粒子２３から起立するようにＣＮＴ２４が形成される。
【００２３】
続いて、図２（ｃ）に示すように、ＣＮＴ２４の先端部位を開端する。
詳細には、真空プロセスシステムにおいて、シリコン基板１０をスパッタ室１０５に搬送して設置する。スパッタ室１０５を酸素雰囲気として、ＣＮＴ２４の先端部位をＡｒ等の所定の元素でスパッタ（逆スパッタ）する。これにより、ＣＮＴ２４の先端部位を燃焼させて開端する。この逆スパッタでは、ＣＮＴはその先端部位から燃焼が開始される。そのため、当該逆スパッタにより、ＣＮＴ２４の長さを調節することができる。ここでは例えば、ＣＮＴ２４の先端部位がコンタクト孔２１ａの開口位置よりも若干低くなるように調節する。図２（ｃ）では、逆スパッタにより開端されたＣＮＴ２４の先端部位２４ａの様子を例示する。この開端により、ＣＮＴ２４が後述する触媒金属と接合された際に、ＣＮＴ２４の開端された先端部位２４ａに触媒金属が若干浸透するようになる。これにより、ＣＮＴ２４と触媒金属とが確実に接合され、両者の間で所期の電気伝導パスが形成される。なお、ＣＮＴ２４の先端部位の開端は、逆スパッタ法の代わりに、例えばＣＭＰで行うようにしても良い。
以上により、コンタクト孔２１ａ内で、触媒微粒子２３から起立する、先端部位が開端されたＣＮＴ２４が形成されてなる、コンタクトプラグ２５が形成される。
【００２４】
続いて、図２（ｄ）に示すように、コンタクトプラグ２５上を含む層間絶縁膜２１上に触媒金属２６を形成する。
詳細には、真空プロセスシステムにおいて、シリコン基板１０を蒸着室１０４に搬送して設置する。真空蒸着法により、コンタクトプラグ２５上を含む層間絶縁膜２１の全面に、Ｃｏ，Ｎｉ，Ｆｅ、又はこれらの合金等のグラフェン成長の触媒となる触媒金属２６を膜状に堆積する。ここでは例えばＣｏを１０ｎｍ〜２０ｎｍ程度の厚みに堆積する。コンタクトプラグ２５は、ＣＮＴ２４の開端された先端部位２４ａで触媒金属２６と接合される。
【００２５】
続いて、触媒金属２６を配線形状に加工する。
詳細には、触媒金属２６をリソグラフィー及びドライエッチングにより、所期の配線形状（細線パターン）に加工する。
【００２６】
続いて、図２（ｅ）に示すように、細線パターンとされた触媒金属２６を用いてグラフェン２７を形成する。
詳細には、真空プロセスシステムにおいて、シリコン基板１０をＣＶＤ室１０３に搬送して設置する。本実施形態では、グラフェンの成長に例えば熱ＣＶＤ法を用いる。ＣＶＤ室１０３内に原料ガスを導入する。原料ガスとしては、エチレン（Ｃ2Ｈ4）、Ｈ2、Ａｒの混合ガスを用いる。Ｃ2Ｈ4ガスの流量を０．６５ｓｃｃｍ程度、Ｈ2ガスの流量を１００ｓｃｃｍ程度、Ａｒガスの流量を１０００ｓｃｃｍ程度とする。全圧を１ｋＰａ程度とした場合に、Ｃ2Ｈ4ガスの分圧を０．０５Ｐａ〜１０Ｐａ程度、より好ましくは０．０８Ｐａ〜２Ｐａ程度、ここでは０．６Ｐａ程度とする。ここで、Ｃ2Ｈ4ガスの分圧を０．０５Ｐａよりも小さくすると、グラフェンの成長が不足する懸念がある。Ｃ2Ｈ4ガスの分圧を１０Ｐａよりも大きくすると、グラフェンが成長過多となってグラフェンのグレインサイズが小さくなる懸念がある。Ｃ2Ｈ4ガスの分圧を０．０５Ｐａ〜１０Ｐａ程度の範囲内に設定することにより、所望の大きなグレインサイズ（２μｍ〜３μｍ程度、或いはそれ以上）のグラフェンが形成可能となる。成長温度（ＣＶＤ室１０３内の環境温度）は、４５０℃〜６００℃の低温範囲内の値、ここでは６００℃程度に設定する。
【００２７】
上記の成長条件で、４分間程度、グラフェンを堆積する。なお、好適な合成時間は、Ｃ2Ｈ4ガスの分圧によって変化し、一般的に分圧が低いほど長い合成時間が必要になる。通常、１分間〜１２０分間の範囲となる。例えば、Ｃ2Ｈ4ガスの分圧が０．０８Ｐａのときには、６０分間程度の合成時間で良質な単層（単原子層）のグラフェンが得られることが判っている。以上により、シリコン基板１０において、触媒金属２６上に、例えば２０ｎｍ程度の厚みで、触媒金属２６の細線パターンに倣った所期の配線形状のグラフェン２７が形成される。グラフェン２７は、成長条件を適宜制御する（例えば成長時間を長く設定する等）ことにより、２層乃至３層、或いはそれ以上の層数に形成される。
【００２８】
続いて、図３（ａ）に示すように、シリコン基板１０を熱処理して、触媒金属２６を凝集させる。
詳細には、例えば４５０℃〜８００℃程度の範囲内の温度で１０分間〜１分間の範囲内の時間（４５０℃程度で１０分間程度、８００℃程度で１分間程度とする）、シリコン基板１を熱処理する。ここでは、８００℃程度で１分間程度の熱処理を行う。
【００２９】
触媒金属２６は、グラフェン２７下で所期の細線パターンとされており、コンタクトプラグ２５上で他の部位よりもＣｏの量が大きく（厚く）形成されている。そのため、上記の熱処理により、Ｃｏの堆積状態に応じて移動し、凝集する。この場合、コンタクトプラグ２５上以外のＣｏがコンタクトプラグ２５上の部分に向かって移動し、触媒金属２６の厚い部分に取り込まれて凝集することになる。その結果、触媒金属２６はコンタクトプラグ２５上の部分のみに凝集し、層間絶縁膜２１上の部分には残存しない状態となる。このとき、層間絶縁膜２１の上方に存するグラフェン２７は、分子間力により層間絶縁膜２１と接触すると考えられる。これにより、細線状のグラフェン２７からなる配線２８が形成される。
【００３０】
以上により、コンタクトプラグ２５のＣＮＴ２４と、グラフェン２７からなる配線２８とが、コンタクトプラグ２５上のみに存する触媒金属２６を介して、電気的に接続されてなる、配線構造３０が形成される。配線構造３０では、コンタクトプラグ２５と配線２８とが触媒金属２６で電気的に接続されており、確実な電気的導通を得ることができる。更に、触媒金属２６は、コンタクトプラグ２５と配線２８との電気的接続を得る最小限のものとして、コンタクトプラグ２５上にのみ形成されており、触媒金属に起因する電気抵抗の上昇が最小限に抑えられている。本実施形態では、電気抵抗が極めて低く、バリスティック伝導を発現して微細な高電流密度を得ることのできる配線構造３０が実現する。
【００３１】
続いて、図３（ｂ）に示すように、層間絶縁膜３１を形成する。
詳細には、配線２８を覆うように、層間絶縁膜２１上に絶縁物、例えばシリコン酸化物を堆積し、層間絶縁膜３１を形成する。
【００３２】
続いて、図３（ｃ）に示すように、層間絶縁膜３１にビア孔３１ａを形成する。
詳細には、先ず、層間絶縁膜３１上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、配線２８に位置整合する部分に開口３２ａを有するレジストマスク３２が形成される。
次に、レジストマスク３２を用い、配線２８をエッチングストッパーとして、配線２８の表面の一部が露出するまで層間絶縁膜３１をドライエッチングする。これにより、層間絶縁膜３１にビア孔３１ａが形成される。ビア孔３１ａは、その開口径が１０ｎｍ〜３０ｎｍ程度、ここでは１０ｎｍ程度に形成される。
【００３３】
続いて、図３（ｄ）に示すように、触媒微粒子３３を形成する。
詳細には、図２（ａ）の場合と同様に、真空プロセスシステムにおいて、シリコン基板１０を蒸着室１０４に搬送して設置する。真空蒸着法により、レジストマスク３２が形成された状態で、ビア孔３１ａ内を含む全面に、触媒材料を例えば１０ｎｍ程度の厚みに堆積する。このとき、触媒材料は微粒子状となる。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2等から選ばれた１種又は２種以上との混合材料を用いる。これにより、ビア孔３１ａの底面上を含むレジストマスク３２の全面に、触媒微粒子３３が形成される。ビア孔３１ａは、１０ｎｍ〜３０ｎｍ程度の極めて微細な開口径に形成されているため、ビア孔３１ａの底面には、１個乃至は数個の媒微粒子３３が形成される。
レジストマスク３２は、その上に存する触媒微粒子３３と共に、アッシング処理又は所定薬液を用いたウェットエッチングにより除去する。
【００３４】
なお、触媒微粒子３３は、層間絶縁膜３１を形成する前にシリコン基板１０上に形成し、その後、層間絶縁膜３２及びビア孔３１ａを形成するようにしても良い。
【００３５】
続いて、図３（ｅ）に示すように、配線構造４０を形成する。
詳細には、真空プロセスシステムにおいて、シリコン基板１０をＣＶＤ室１０３に搬送して設置する。図２（ｂ）の場合と同様に、熱ＣＶＤ法により、ビア孔３１ａの底面に存する触媒微粒子３３から起立するようにＣＮＴ３４が形成される。
真空プロセスシステムにおいて、シリコン基板１０をスパッタ室１０５に搬送して設置する。図２（ｃ）の場合と同様に、逆スパッタにより、ＣＮＴ３４の先端部位を燃焼させて開端する。ビア孔３１ａ内で、触媒微粒子３３から起立する、先端部位が開端されたＣＮＴ３４が形成されてなる、ビアプラグ３５が形成される。
真空プロセスシステムにおいて、シリコン基板１０を蒸着室１０４に搬送して設置する。図２（ｄ）の場合と同様に、真空蒸着法により、ビアプラグ３５上を含む層間絶縁膜３１上に触媒金属３６を形成する。触媒金属３６を配線形状（細線パターン）に加工する。
真空プロセスシステムにおいて、シリコン基板１０をＣＶＤ室１０３に搬送して設置する。図２（ｅ）の場合と同様に、熱ＣＶＤ法により、触媒金属３６上にグラフェンを形成する。
図３（ａ）の場合と同様に、シリコン基板１０を熱処理して、触媒金属３６を凝集させる。
【００３６】
以上により、ビアプラグ３５のＣＮＴ３４と、グラフェンからなる配線３７とが、コンタクトプラグ３５上のみに存する触媒金属３６を介して、電気的に接続されてなる、配線構造４０が形成される。配線構造４０では、ビアプラグ３５と配線３７とが触媒金属３６で電気的に接続されており、確実な電気的導通を得ることができる。更に、触媒金属３６は、ビアプラグ３５と配線３７との電気的接続を得る最小限のものとして、ビアプラグ３５上にのみ形成されており、触媒金属に起因する電気抵抗の上昇が最小限に抑えられている。本実施形態では、電気抵抗が極めて低く、バリスティック伝導を発現して微細な高電流密度を得ることのできる配線構造４０が実現する。
【００３７】
続いて、図３（ｂ）〜図３（ｅ）と同様の諸工程を更に１回乃至複数回行い、多層の配線構造を形成する。当該工程を更に１回行い、配線構造４０を２層形成した場合を、図４に例示する。
しかる後、上層の保護膜、電極パッド等の形成を経て、本実施形態によるＭＯＳトランジスタが形成される。
【００３８】
以上説明したように、本実施形態によれば、バリスティック伝導を発現するナノカーボン材料であるＣＮＴ及びグラフェンを用いた電気抵抗の極めて低いビア・配線等の微細構造を有する信頼性の高いＭＯＳトランジスタが実現する。
【００３９】
（第２の実施形態）
本実施形態では、電子デバイスとして、放熱機構を有するＭＯＳトランジスタの構成を、その製造方法と共に開示する。なお、半導体デバイスとして、本実施形態のＭＯＳトランジスタ以外でも各種のメモリ素子、キャパシタ素子等を機能素子として有するものが適用できる。
図６〜図８は、第２の実施形態による放熱機構を有するＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。なお、第１の実施形態によるＭＯＳトランジスタと同様の構成部材等については、同符号を付して詳しい説明を省略する。
【００４０】
先ず、シリコン基板１０上に機能素子としてトランジスタ素子２０と、その上方の配線構造１１０とを形成する。シリコン基板１０としては、例えば７００μｍ程度の厚みのものを用いる。
詳細には、図１（ａ）と同様にトランジスタ素子２０を形成した後、層間絶縁膜の形成、層間絶縁膜にコンタクト孔又はビア孔の形成、コンタクト孔又はビア孔をＣｕ等の導電材料で充填してコンタクトプラグ又はビアプラグの形成、Ｃｕ等の導電材料で配線の形成等を経て、例えば図６（ａ）のような配線構造１１０が形成される。
【００４１】
続いて、図６（ｂ）に示すように、シリコン基板１０の裏面に、複数の開口１０ａを形成する。
詳細には、先ず、シリコン基板１０の裏面にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、複数の開口４１ａを有するレジストマスク４１が形成される。
次に、レジストマスク４１を用い、所定深さまでシリコン基板１０の裏面をドライエッチングする。これにより、シリコン基板１０の裏面に複数の開口１０ａが形成される。開口１０ａは、例えばその径が１００μｍ程度、深さが５００μｍ程度とする。
【００４２】
続いて、図６（ｃ）に示すように、触媒微粒子４２を形成する。
詳細には、図５の真空プロセスシステムにおいて、シリコン基板１０を蒸着室１０４に搬送して設置する。真空蒸着法により、レジストマスク４２が形成された状態で、開口４１内を含む全面に、触媒材料を例えば１０ｎｍ程度の厚みに堆積する。このとき、触媒材料は微粒子状となる。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ等から選ばれた１種又は２種以上との混合材料を用いる。例えばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、開口１０ａの底面上を含むレジストマスク４１の全面に、触媒微粒子４２が形成される。
レジストマスク４１は、その上に存する触媒微粒子４２と共に、アッシング処理又は所定薬液を用いたウェットエッチングにより除去する。
【００４３】
続いて、図７（ａ）に示すように、熱ＣＶＤ法により、触媒微粒子４２を用いてＣＮＴ４３を形成する。
詳細には、図５の真空プロセスシステムにおいて、シリコン基板１０をＣＶＤ室１０３に搬送して設置する。熱ＣＶＤ法により、成長温度（ＣＶＤ室１０３内の環境温度）を４００℃〜４５０℃の低温範囲内の値、ここでは４５０℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、ＣＮＴの成長処理を実行する。これにより、開口１０ａの底面に存する触媒微粒子４２から起立するようにＣＮＴ４３が形成される。
【００４４】
続いて、図７（ｂ）に示すように、ＣＮＴ４３上を含むシリコン基板１０の裏面に触媒金属４４を形成する。
詳細には、図５の真空プロセスシステムにおいて、シリコン基板１０を蒸着室１０４に搬送して設置する。真空蒸着法により、コンタクトプラグ２５上を含む層間絶縁膜２１の全面に、Ｃｏ，Ｎｉ，Ｆｅ、又はこれらの合金等のグラフェン成長の触媒となる触媒金属２６を堆積する。ここでは例えばＣｏを１０ｎｍ〜１００ｎｍ程度の厚みに堆積する。
【００４５】
なお、触媒金属４４を形成する前に、第１の実施形態で説明した逆スパッタ法により、ＣＮＴ４３の先端部位を開端するようにしても良い。先端部位の開端により、ＣＮＴ４３と触媒金属４４とが確実に接合され、両者の間における熱伝導が向上する。また、逆スパッタ法により、ＣＮＴ４３の長さを調節することもできる。
【００４６】
続いて、図７（ｃ）に示すように、触媒金属４４を用いてグラフェン４５を形成する。
詳細には、図５の真空プロセスシステムにおいて、シリコン基板１０をＣＶＤ室１０３に搬送して設置する。本実施形態では、グラフェンの成長に例えば熱ＣＶＤ法を用い、４５０℃〜６００℃の低温範囲内の値、ここでは６００℃程度に設定し、その他、第１の実施形態と同様の条件で、グラフェンを成長する。これにより、触媒金属４４上にグラフェン４５が形成される。
【００４７】
続いて、図８に示すように、グラフェン４５と接触するように、シリコン基板１０の裏面に放熱板４６を配する。
放熱板４６は、熱良導姓の金属、例えばＣｕからなり、効率良く放熱できるようにフィン４６ａが形成されてなるものである。
以上により、本実施形態による、放熱機構を有するＭＯＳトランジスタが形成される。
【００４８】
本実施形態では、シリコン基板１０の裏面に、複数の開口１０ａを埋め込むＣＮＴ４３と、当該裏面を覆うグラフェン４５とが触媒金属４４を介して熱的に接続されている。トランジスタ素子２０等で発生した熱は、ＣＮＴ４３を通ってグラフェン４５に伝達される。グラフェン４５では、ＣＮＴ４３からシリコン基板１０の裏面の垂直方向に伝達された熱が、裏面の水平方向に亘って効率良く伝達する。そして、グラフェン４５と接触する放熱板４６から放熱される。このように、ＣＮＴ４３による垂直方向に伝達する熱を、グラフェン４５により極めて効率良く水平方向に伝達させることができ、ＭＯＳトランジスタにおける優れた放熱が実現する。
【００４９】
（第３の実施形態）
本実施形態では、第１の実施形態と第２の実施形態とを、共に採用したＭＯＳトランジスタを例示する。
即ち、図９に示すように、シリコン基板１０の表面側には、第１の実施形態による図１〜図４によりトランジスタ素子２０及び配線構造３０，４０を形成し、裏面側には、第２の実施形態による図６〜図８により放熱機構を形成する。なお、図９では、図示の都合上、コンタクト孔２１及びビア孔３１ａと開口１０ａ、触媒微粒子２３，３３と触媒微粒子４２、ＣＮＴ２４，３４とＣＮＴ４３等において、サイズは実際とは大きく異なる。
【００５０】
本実施形態によれば、第１の実施形態によるＭＯＳトランジスタの諸効果と、第２の実施形態によるＭＯＳトランジスタの諸効果とを、共に奏することができ、極めて信頼性の高いＭＯＳトランジスタが実現する。
【００５１】
以下、電子デバイス及びその製造方法の諸態様を付記としてまとめて記載する。
【００５２】
（付記１）カーボンナノチューブと、
前記カーボンナノチューブの上方に形成されたグラフェンと
を含み、
前記カーボンナノチューブと前記グラフェンとが、触媒金属を介して電気的に接続されていることを特徴とする電子デバイス。
【００５３】
（付記２）前記カーボンナノチューブは、前記触媒金属と接合される先端部位が開端されていることを特徴とする付記１に記載の電子デバイス。
【００５４】
（付記３）前記カーボンナノチューブと前記グラフェンとの間の前記触媒金属は、前記カーボンナノチューブ上のみに形成されていることを特徴とする付記１又は２に記載の電子デバイス。
【００５５】
（付記４）機能素子と、
前記機能素子と電気的に接続される接続部と、
前記接続部と電気的に接続される配線と
を含み、
前記接続部は、前記カーボンナノチューブが配されてなり、
前記配線は、前記グラフェンを有してなることを特徴とする付記１〜３のいずれか１項に記載の電子デバイス。
【００５６】
（付記５）基板と、
前記基板に設けられた放熱構造と
を含み、
前記放熱構造は、前記触媒金属を介して電気的に接続された前記カーボンナノチューブと前記グラフェンとを有することを特徴とする付記１又は２に記載の電子デバイス。
【００５７】
（付記６）前記グラフェンと熱的に接触する放熱板を更に含むことを特徴とする付記５に記載の電子デバイス。
【００５８】
（付記７）カーボンナノチューブを形成する工程と、
前記カーボンナノチューブ上に触媒金属を形成する工程と、
前記触媒金属上にグラフェンを形成する工程と
を含み、
前記カーボンナノチューブと前記グラフェンとが、前記触媒金属を介して電気的に接続されることを特徴とする電子デバイスの製造方法。
【００５９】
（付記８）前記カーボンナノチューブの先端部位を開端する工程を更に含み、
開端した前記先端部位上に前記触媒金属を形成することを特徴とする付記７に記載の電子デバイスの製造方法。
【００６０】
（付記９）前記グラフェン及び前記触媒金属を細線状に加工する工程と、
熱処理により、前記触媒金属を前記カーボンナノチューブ上のみに凝集させる工程と
を更に含むことを特徴とする付記７又は８に記載の電子デバイスの製造方法。
【００６１】
（付記１０）前記各工程を、所定の真空状態で一貫したin-situで行うことを特徴とする付記７〜９のいずれか１項に記載の電子デバイスの製造方法。
【符号の説明】
【００６２】
１０  シリコン基板
１１  素子分離構造
１３  ゲート絶縁膜
１４  ゲート電極
１５  キャップ膜
１６  エクステンション領域
１７  サイドウォール絶縁膜
１８  ソース／ドレイン領域
２０  トランジスタ素子
２１，３１  層間絶縁膜
２１ａ  コンタクト孔
２２，３２，４１  レジストマスク
２２ａ，３２ａ，４１ａ  開口
２３，３３，４２  触媒微粒子
２４，３４，４３  ＣＮＴ
２４ａ  開端された先端部位
２５  コンタクトプラグ
２６，３６，４４  触媒金属
２７，４５  グラフェン
２８，３７  配線
３０，４０，１１０  配線構造
３１ａ  ビア孔
３５  ビアプラグ
４６  放熱板
４６ａ  フィン
１０１  搬送室
１０２  ロードロック室
１０３  ＣＶＤ室
１０４  蒸着室
１０５  スパッタ室
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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