(57)【特許請求の範囲】
【請求項１】
メモリ回路を有し、
前記メモリ回路は、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルと、を有し、
前記第１のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第２のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第１のメモリセルは、前記第１のワード線と前記第１のビット線とが交差することで規定される領域に設けられ、
前記第２のメモリセルは、前記第２のワード線と前記第２のビット線とが交差することで規定される領域に設けられ、
前記第１のメモリセルは、第１のトランジスタを有し、
前記第２のメモリセルは、半導体素子を有さず、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第１のトランジスタのドレインは、前記第１のビット線と電気的に接続され、
前記第１のトランジスタのソースは、基準電位線と電気的に接続されており、
前記第１のビット線は、第１のプリチャージ回路と電気的に接続され、
前記第１のプリチャージ回路は、第２のトランジスタを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２のビット線は、第２のプリチャージ回路と電気的に接続され、
前記第２のプリチャージ回路は、第３のトランジスタを有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１乃至第３のトランジスタ以外の前記第１のワード線、前記第２のワード線、前記第１のビット線または前記第２のビット線に接続されるトランジスタは、シリコンを用いて形成したトランジスタであり、
前記第１乃至第３のトランジスタの各々の前記チャネル形成領域の前記酸化物半導体はキャリア濃度が１×１０１２／ｃｍ３未満であることを特徴とする半導体装置。
【請求項２】
メモリ回路と、中央処理装置と、を有し、
前記メモリ回路は、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルと、を有し、
前記第１のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第２のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第１のメモリセルは、前記第１のワード線と前記第１のビット線とが交差することで規定される領域に設けられ、
前記第２のメモリセルは、前記第２のワード線と前記第２のビット線とが交差することで規定される領域に設けられ、
前記第１のメモリセルは、第１のトランジスタを有し、
前記第２のメモリセルは、半導体素子を有さず、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第１のトランジスタのドレインは、前記第１のビット線と電気的に接続され、
前記第１のトランジスタのソースは、基準電位線と電気的に接続されており、
前記第１のビット線は、第１のプリチャージ回路と電気的に接続され、
前記第１のプリチャージ回路は、第２のトランジスタを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２のビット線は、第２のプリチャージ回路と電気的に接続され、
前記第２のプリチャージ回路は、第３のトランジスタを有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１乃至第３のトランジスタ以外の前記第１のワード線、前記第２のワード線、前記第１のビット線または前記第２のビット線に接続されるトランジスタ、及び、前記中央処理装置を構成するトランジスタは、シリコンを用いて形成したトランジスタであり、
前記第１乃至第３のトランジスタの各々の前記チャネル形成領域の前記酸化物半導体はキャリア濃度が１×１０１２／ｃｍ３未満であることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記第１のメモリセルは、データを構成するハイまたはローのうち、数が少ない方を記憶し、
前記第２のメモリセルは、前記データを構成するハイまたはローのうち、数が多い方を記憶することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第２のワード線に対応して設けられた全てのメモリセルは、半導体素子を有さないことを特徴とする半導体装置。
【請求項５】
メモリ回路を有する半導体装置の作製方法であって、
前記メモリ回路は、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルと、を有し、
前記第１のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第２のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第１のメモリセルは、前記第１のワード線と前記第１のビット線とが交差することで規定される領域に設けられ、
前記第２のメモリセルは、前記第２のワード線と前記第２のビット線とが交差することで規定される領域に設けられ、
前記第１のメモリセルは、第１のトランジスタを有し、
前記第２のメモリセルは、半導体素子を有さず、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第１のトランジスタのドレインは、前記第１のビット線と電気的に接続され、
前記第１のトランジスタのソースは、基準電位線と電気的に接続されており、
前記第１のビット線は、第１のプリチャージ回路と電気的に接続され、
前記第１のプリチャージ回路は、第２のトランジスタを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２のビット線は、第２のプリチャージ回路と電気的に接続され、
前記第２のプリチャージ回路は、第３のトランジスタを有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１乃至第３のトランジスタ以外の前記第１のワード線、前記第２のワード線、前記第１のビット線または前記第２のビット線に接続されるトランジスタは、シリコンを用いて形成したトランジスタであり、
前記第１乃至第３のトランジスタの各々の前記チャネル形成領域の前記酸化物半導体を、スパッタ法で成膜した後、窒素雰囲気下、４００℃以上７５０℃以下の温度で加熱し、さらに、酸素雰囲気下、２００℃以上４００℃以下の温度で加熱することで、キャリア濃度が１×１０１２／ｃｍ３未満となるように形成することを特徴とする半導体装置の作製方法。
【請求項６】
メモリ回路と、中央処理装置とを有する半導体装置の作製方法であって、
前記メモリ回路は、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルと、を有し、
前記第１のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第２のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
前記第１のメモリセルは、前記第１のワード線と前記第１のビット線とが交差することで規定される領域に設けられ、
前記第２のメモリセルは、前記第２のワード線と前記第２のビット線とが交差することで規定される領域に設けられ、
前記第１のメモリセルは、第１のトランジスタを有し、
前記第２のメモリセルは、半導体素子を有さず、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートは、前記第１のワード線と電気的に接続され、
前記第１のトランジスタのドレインは、前記第１のビット線と電気的に接続され、
前記第１のトランジスタのソースは、基準電位線と電気的に接続されており、
前記第１のビット線は、第１のプリチャージ回路と電気的に接続され、
前記第１のプリチャージ回路は、第２のトランジスタを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２のビット線は、第２のプリチャージ回路と電気的に接続され、
前記第２のプリチャージ回路は、第３のトランジスタを有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１乃至第３のトランジスタ以外の前記第１のワード線、前記第２のワード線、前記第１のビット線または前記第２のビット線に接続されるトランジスタ、及び、前記中央処理装置を構成するトランジスタは、シリコンを用いて形成したトランジスタであり、
前記第１乃至第３のトランジスタの各々の前記チャネル形成領域の前記酸化物半導体を、スパッタ法で成膜した後、窒素雰囲気下、４００℃以上７５０℃以下の温度で加熱し、さらに、酸素雰囲気下、２００℃以上４００℃以下の温度で加熱することで、キャリア濃度が１×１０１２／ｃｍ３未満となるように形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、メモリ回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、家電やコンピュータなど、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）を搭載した製品が世の中に普及し、我々の生活において必要不可欠なものとなっている。一般的に、このような製品には、ＣＰＵの他、特定の機能を有する専用回路、メモリ回路などの集積回路部品が搭載されている。例えば、ＣＰＵとメモリ回路が搭載されている場合、メモリ回路はＣＰＵのプログラム格納領域、または作業領域として用いられる。
【０００３】
例えば、ＣＰＵとメモリ回路とを搭載した製品として、非特許文献１に記載されている様な無線通信を行う半導体装置が知られている。このような半導体装置は、無線チップ、無線ＩＣなどと呼ばれている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｈｉｒｏｋｉ  Ｄｅｍｂｏ他、「ＲＦＣＰＵｓ  ｏｎ  Ｇｌａｓｓ  ａｎｄ  Ｐｌａｓｔｉｃ  Ｓｕｂｓｔｒａｔｅｓ  ｆａｂｒｉｃａｔｅｄ  ｂｙ  ＴＦＴ  Ｔｒａｎｓｆｅｒ  Ｔｅｃｈｎｏｌｏｇｙ」ＩＥＥＥ、ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ  ＯＦ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ、２００５年１２月５日、ｐｐ．１０６７−１０６９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＰＵの動作速度向上のためにはメモリ回路の高速動作が必要となる。従って、メモリ回路の消費電力は回路部の消費電力の大部分を占めることになる。
【０００６】
しかしながら、一般にＣＰＵとメモリ回路は汎用部品として別々に設計されるため、個々に消費電力の低減はなされるものの、ＣＰＵとメモリ回路を統合したシステム全体としての消費電力の低減は何ら考慮されていない問題があった。
【０００７】
また、上記回路を構成する従来のトランジスタはオフ電流が高いため、例えばメモリ回路などではトランジスタのリーク電流がビット線のノイズとなる問題を起こしていた。
【０００８】
従って、本明細書で開示する本発明の一態様は、上記課題を解決する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書で開示する本発明の一態様は、メモリ回路に用いるトランジスタに酸化物半導体を用いたトランジスタを使用し、メモリ回路に記憶させるデータに応じてメモリセルの構成を決定することで、半導体装置の消費電力を低減することのできる半導体装置に関する。
【００１０】
本明細書で開示する本発明の一態様は、メモリ回路と、中央処理装置と、を有し、メモリ回路は、複数のワード線と、ワード線と交差するように配置された複数のビット線と、ワード線及びビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、トランジスタのゲートは、ワード線に電気的に接続され、トランジスタのドレインは、ビット線に電気的に接続され、トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置である。
【００１１】
また、本明細書で開示する本発明の他の一態様は、メモリ回路と、専用回路と、を有し、メモリ回路は、複数のワード線と、ワード線と交差するように配置された複数のビット線と、ワード線及びビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、トランジスタのゲートは、ワード線に電気的に接続され、トランジスタのドレインは、ビット線に電気的に接続され、トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置である。
【００１２】
また、本明細書で開示する本発明の他の一態様は、メモリ回路と、中央処理装置と、専用回路と、を有し、メモリ回路は、複数のワード線と、ワード線と交差するように配置された複数のビット線と、ワード線及びビット線が交差することで規定される領域に設けられた複数のメモリセルと、を有し、複数のメモリセルは、半導体素子を有するメモリセルと、半導体素子を有さないメモリセルと、で構成され、半導体素子は、チャネル形成領域に酸化物半導体を用いたトランジスタであり、トランジスタのゲートは、ワード線に電気的に接続され、トランジスタのドレインは、ビット線に電気的に接続され、トランジスタのソースは、基準電位線に電気的に接続されていることを特徴とする半導体装置である。
【００１３】
ここで、半導体素子を有するメモリセルとは、メモリセルを構成するワード線及びビット線のそれぞれに半導体素子が電気的に接続されているメモリセルを指す。また、半導体素子を有さないメモリセルの構成には、半導体素子が形成されていない場合と、半導体素子が形成されていてもワード線とビット線の両方またはどちらか一方と電気的に接続されていない場合とがある。後者の場合は、半導体素子が駆動しないため、実質的に半導体素子を有さないメモリセルと言うことができる。
【００１４】
上記酸化物半導体を用いたトランジスタは、高純度化された極めてキャリアの少ない酸化物半導体で形成することが好ましい。該酸化物半導体を具備するトランジスタは、チャネル幅１μｍあたりのオフ電流密度を室温下において１０ａＡ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ（１×１０−１８Ａ／μｍ）以下、さらには１０ｚＡ（１×１０−２０Ａ／μｍ）以下にすることが可能である。従って、本発明の一態様であるメモリ回路において、ビット線のノイズを防止し、信号を安定に出力することができる。
【００１５】
ビット線のそれぞれには、チャネル形成領域に酸化物半導体を用いたトランジスタで構成されたプリチャージ回路が接続されている。該トランジスタも上記同様にオフ電流が極めて低いため、ビット線の電位を安定に保持することができる。
【００１６】
半導体素子を有するメモリセルと、半導体素子を有さないメモリセルは、ハイまたはローのいずれか一方のデータを記憶し、半導体素子を有するメモリセルは、データを構成するハイおよびローのうち、少ない方を記憶し、半導体素子を有さないメモリセルは、データを構成するハイおよびローのうち、多い方を記憶する。
【発明の効果】
【００１７】
本発明の一態様を用いた半導体装置は、メモリ回路に用いるトランジスタに酸化物半導体を用いたトランジスタを使用することでビット線のノイズを防止することができる。また、半導体素子を有さないメモリセルを含むことにより、消費電力を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】メモリ回路を説明する図。
【図２】メモリ回路の動作を説明するタイミングチャート。
【図３】メモリ回路とＣＰＵを有する半導体装置の構成例を示すブロック図。
【図４】メモリ回路を説明する図。
【図５】メモリ回路の動作を説明するタイミングチャート。
【図６】メモリ回路を説明する図。
【図７】メモリ回路を説明する図。
【図８】メモリ回路とＣＰＵを有する半導体装置の構成例を示すブロック図。
【図９】無線チップの構成例を示すブロック図。
【図１０】トランジスタの構造を説明する断面図。
【図１１】トランジスタの作製工程を説明する断面図。
【図１２】無線チップの用途を説明する図。
【図１３】ラッチ回路を説明する図。
【発明を実施するための形態】
【００１９】
以下に本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し、また実施の形態および実施例を適宜組み合わせることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態では、メモリ回路とＣＰＵを有する半導体装置について説明する。図３は、メモリ回路とＣＰＵを有する半導体装置の構成例を示すブロック図である。
【００２１】
図３に示す半導体装置は、ＣＰＵ１５１、メインメモリ１５２、入出力インタフェース１５３、アドレスバス１５６、データバス１５７及びコントローラバス１５８を有する。
【００２２】
メインメモリ１５２は、ＲＯＭ１５４及びＲＡＭ１５５を含む。ＲＯＭ１５４は、ＣＰＵ１５１が実行するプログラムを記憶するプログラムメモリとして用いられる。ＲＡＭ１５５は、ＣＰＵ１５１がプログラムを実行するときの作業メモリとして用いられる。
【００２３】
ＣＰＵ１５１とメインメモリ１５２は、アドレスバス１５６で接続されている。更に、ＣＰＵ１５１、メインメモリ１５２及び入出力インタフェース１５３は、データバス１５７及びコントローラバス１５８を介して互いに接続されている。
【００２４】
ＣＰＵ１５１は機器の動作を制御する。ＣＰＵ１５１がプログラムを実行するために必要な情報はメインメモリ１５２内のＲＯＭ１５４に格納されている。
【００２５】
ＲＯＭ１５４は、データの読み出し専用のメモリ回路である。ＲＯＭ１５４には固有のデータが製造段階で格納される。
【００２６】
ＣＰＵ１５１が処理する命令および処理に必要なプログラムデータはＲＯＭ１５４に記憶されているため、ＣＰＵ１５１の処理動作とメインメモリ１５２からのデータの読み出し動作は繰り返し行われる。ＲＯＭ１５４は、ＣＰＵ１５１の動作に必要なデータを読み出す際に電力を消費する。
【００２７】
ＲＡＭ１５５はデータの書き込みや書き換えが可能なメモリ回路である。ＲＡＭ１５５は、主にＣＰＵ１５１における処理結果を保存するために用いられる。また、外部からの信号入力及び外部への信号出力は、入出力インタフェース１５３を介して行われる。
【００２８】
メインメモリ１５２に記憶されるデータなど、図３に示す半導体装置で使用されるデータは２進法である。すなわち、データは「１」および「０」で記述されている。以下、データを構成する「１」と「０」を信号の電位の高低に対応して、"ｈｉｇｈ（ハイ）"と"ｌｏｗ（ロー）"で記す。
【００２９】
アドレスバス１５６は、ＣＰＵ１５１が必要とする命令やデータの格納されているアドレスをメインメモリ１５２に伝えるための配線（経路）である。データバス１５７は、メインメモリ１５２に対するデータの読み出し及び書き込み、並びに入出力インタフェース１５３を介して外部装置とのデータの取得や提供を行うための配線（経路）である。コントローラバス１５８は、メインメモリ１５２や入出力インタフェース１５３に制御情報を与えるための配線（経路）である。
【００３０】
次に、ＲＯＭ１５４の構成について図１、図４を用いて説明する。図１はＲＯＭ１５４に格納されているデータにおいて"ｈｉｇｈ"が多い場合の構成例を示す回路図である。図４はＲＯＭ１５４に格納されているデータにおいて"ｌｏｗ"が多い場合の構成例を示す回路図である。
【００３１】
ＲＯＭ１５４の構成を決定するために、ＣＰＵ１５１が必要とするプログラムなど、ＲＯＭ１５４に格納するデータの解析を行い、"ｈｉｇｈ"または"ｌｏｗ"のいずれが多いかを調べる。その結果によりＲＯＭ１５４の構成を決定することで、半導体装置全体の消費電力を低減することができる。最初に"ｈｉｇｈ"が多い場合のＲＯＭ１５４の回路構成例について図１を用いて説明する。
【００３２】
図１に示すように、ＲＯＭ１５４は、第１のワード線１０１、第２のワード線１０２、第１のビット線１０３、第２のビット線１０４、第１のメモリセル１０６、第２のメモリセル１０７、第３のメモリセル１０８及び第４のメモリセル１０９を有する。
【００３３】
また、これらのメモリセルからデータを読み出すために、本実施の形態のメモリ回路は、第１のプリチャージ回路１１０、第２のプリチャージ回路１１１、第１のバッファ１２４、第２のバッファ１２５、第１のメモリ出力線１２６及び第２のメモリ出力線１２７を含んで構成されている。
【００３４】
第１のプリチャージ回路１１０、第２のプリチャージ回路１１１は、それぞれに接続される第１のビット線１０３、第２のビット線１０４をプリチャージすることができる。
【００３５】
図１のメモリ回路（ＲＯＭ１５４）の構成例は、ワード線およびビット線の本数を２本とし、４個のメモリセルを２行２列に配列した例を示している。ワード線及びビット線の本数や、メモリセルの配置及び数は、図１の構成例に限定されるものではない。ワード線及びビット線のそれぞれは、２本以上設けることができ、これらの配線の数に応じてメモリセルの配列および数が決定される。この点は、他の図面に示したメモリ回路の構成例についても同様である。
【００３６】
図１に示すように、ワード線とビット線は直交する様に配置され、それぞれが交差することで規定される４つの領域（図１で点線で囲んだ領域）のそれぞれに第１のメモリセル１０６、第２のメモリセル１０７、第３のメモリセル１０８、第４のメモリセル１０９が設けられている。
【００３７】
第１のメモリセル１０６は、ビット線及びワード線に接続されている半導体素子を含むセルであり、第１のワード線１０１と第１のビット線１０３が交差することで規定される領域に配置される。
【００３８】
第２のメモリセル１０７は、空セルであり、第１のワード線１０１と第２のビット線１０４が交差することで規定される領域に配置される。ここで、空セルとは、ダイオード、トランジスタ、メモリ素子などの半導体素子を含まないセルであり、すなわち、メモリセル内が空であるものをいう。
【００３９】
第３のメモリセル１０８も、空セルであり、第２のワード線１０２と第１のビット線１０３が交差することで規定される領域に配置される。
【００４０】
第４のメモリセル１０９も、空セルであり、第２のワード線１０２と第２のビット線１０４が交差することで規定される領域に配置される。
【００４１】
第１のメモリセル１０６に含まれる半導体素子としては、トランジスタ、ダイオード、メモリ素子（メモリトランジスタ）などを用いることができる。本実施の形態では、半導体素子としてトランジスタを使用する。
【００４２】
トランジスタ１１４は、第１のビット線のノイズとなる不必要な電荷のリークを防ぐため、低いオフ電流特性を有することが好ましい。そのため、トランジスタ１１４には、シリコン半導体を用いて形成したトランジスタを使用することもできるが、酸化物半導体を用いて形成した極めて低いオフ電流特性を示すトランジスタを使用することがより好ましい。また、第１のプリチャージ回路１１０及び第２のプリチャージ回路１１１に用いられる第１のプリチャージ用トランジスタ１１８及び第２のプリチャージ用トランジスタ１１９についても同様である。
【００４３】
例えば、酸化物半導体には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００４４】
本実施の形態においては、図１のメモリセルに形成されるトランジスタ１１４は、チャネル形成領域が酸化物半導体で形成されたｎ型トランジスタとする。なお、後述するプリチャージ回路に用いるトランジスタ以外のビット線に接続されるトランジスタ、ワード線に接続されるトランジスタ、及びメモリ回路に接続されるＣＰＵや専用回路を構成するトランジスタは、酸化物半導体に限らず、シリコンなどを用いて形成したトランジスタであっても良い。
【００４５】
第１のメモリセル１０６において、トランジスタ１１４のゲート電極は第１のワード線１０１に接続され、ドレイン電極は第１のビット線１０３に接続され、ソース電極は電位が固定されるように基準電位線に接続する。例えば、図１の構成例では、ソース電極と接続される基準電位線は、接地電位としている。
【００４６】
本明細書では、半導体素子を含むメモリセルの構造の１つとして、半導体素子の一方の電極が基準電位線に接続されているセルを「接地セル」と呼ぶことにする。よって、第１のメモリセル１０６は接地セルである。
【００４７】
また、第１のビット線１０３には、第１のプリチャージ回路１１０が接続され、第１のビット線１０３の出力端には、第１のバッファ１２４の入力端子が接続されている。また、第２のビット線１０４にも、第１のビット線１０３と同様に第２のプリチャージ回路１１１が接続され、第２のビット線１０４の出力端には、第２のバッファ１２５の入力端子が接続されている。
【００４８】
ここで、トランジスタ１１４にシリコン半導体などで形成した従来のトランジスタを用いた場合、そのオフ電流が高いため、本来ビット線に電位を供給しないメモリ素子からの出力がビット線に出力され、ビット線の電位の保持が困難となる。従って、読み出しデータの誤認識が生じる。また、低電圧での駆動が困難となる。
【００４９】
しかしながら、本発明の一態様では、前述した様に酸化物半導体を用いて形成した極めて低いオフ電流特性を示すトランジスタを使用するため、オフ電流によるビット線の電位の変化を考慮する必要がなく、読み出し精度が高まり、低電圧動作も可能である。また、電位の保持能力が高いため、ビット線にラッチ回路などの順序回路や容量素子を設けない構成とすることもできる。
【００５０】
もちろん、順序回路や容量素子を設けても良く、例えば、図１３（Ａ）、（Ｂ）に示す様なラッチ回路をプリチャージ回路とメモリセルの間でビット線に接続すれば良い。ここで、図１３（Ａ）のラッチ回路は、インバータ１１２０とインバータ１１２１からなり、図の様な構成でビット線１１０３に接続される。また、図１３（Ｂ）は、インバータ１１３０とｐ型トランジスタ１１３１からなり、図の様な構成でビット線１１０３に接続される。
【００５１】
第１のプリチャージ回路１１０及び第２のプリチャージ回路１１１は同じ構成であり、それぞれ、トランジスタを有している。第１のプリチャージ回路１１０は第１のプリチャージ用トランジスタ１１８を有し、第２のプリチャージ回路１１１は第２のプリチャージ用トランジスタ１１９を有する。
【００５２】
第１のプリチャージ用トランジスタ１１８及び第２のプリチャージ用トランジスタ１１９のそれぞれは、ゲート電極が共通のプリチャージ線１０５に接続され、ドレイン電極は共通の電源線１３０に接続されている。また、第１のプリチャージ用トランジスタ１１８のソース電極は第１のビット線１０３に接続され、第２のプリチャージ用トランジスタ１１９のソース電極は第２のビット線１０４に接続されている。電源線１３０の電位は一定の電位に固定されている。
【００５３】
ここで、第１のプリチャージ用トランジスタ１１８及び第２のプリチャージ用トランジスタ１１９には、トランジスタ１１４と同じ様に酸化物半導体を用いたｎ型トランジスタを使用する。該プリチャージ用トランジスタのオフ電流を極めて低く抑えることで電源線１３０から第１のビット線１０３または第２のビット線１０４への不必要な電荷の流入を抑えることができる。
【００５４】
そして、第１のバッファ１２４の出力端子には、第１のメモリ出力線１２６が接続され、第２のバッファ１２５の出力端子には、第２のメモリ出力線１２７が接続されている。
【００５５】
次に、図２のタイミングチャートを用いて、図１に示すメモリ回路からデータを読み出す動作を説明する。なお、図１のメモリ回路は、２本のビット線及び２本のワード線で構成される回路例である。そのため、図２のタイミングチャートが示すように、１回のデータの読み出し動作に要する期間は、第１のプリチャージ信号期間２０８、第１のワード信号期間２０９、第１のデータ保持期間２１０、第２のプリチャージ信号期間２１１、第２のワード信号期間２１２及び第２のデータ保持期間２１３で構成される。
【００５６】
図２では、第１のワード線の電位２０１、第２のワード線の電位２０２、第１のビット線の電位２０３、第２のビット線の電位２０４、プリチャージ線の電位２０５、第１のメモリ出力線の電位２０６、第２のメモリ出力線の電位２０７を上から順に記している。
【００５７】
まず、第１のプリチャージ信号期間２０８でプリチャージ線の電位２０５を"ｈｉｇｈ"とすると、第１のプリチャージ用トランジスタ１１８のゲート電極の電位、及び第２のプリチャージ用トランジスタ１１９のゲート電極の電位が"ｈｉｇｈ"となる。
【００５８】
そして、第１のビット線１０３には、第１のプリチャージ用トランジスタ１１８を介して、そのドレイン電極に接続された電源線１３０から電位が供給され、第２のビット線１０４にも、第２のプリチャージ用トランジスタ１１９を介して、そのドレイン電極に接続された電源線１３０から電位が供給される。
【００５９】
その結果、第１のビット線の電位２０３が"ｈｉｇｈ"となり、第２のビット線の電位２０４が"ｈｉｇｈ"となる。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【００６０】
続いて、第１のワード信号期間２０９で、プリチャージ線の電位２０５を"ｌｏｗ"にし、第１のワード線の電位２０１を"ｈｉｇｈ"にすると、第１のメモリセル１０６のトランジスタ１１４のゲート電極に"ｈｉｇｈ"が印加される。
【００６１】
このとき、トランジスタ１１４のソース電極の電位が接地電位にあるため、ゲート電極に"ｈｉｇｈ"が印加されると、第１のビット線の電位２０３は"ｌｏｗ"になる。この状態においても、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【００６２】
一方、第２のメモリセル１０７が空セルのため、第２のビット線の電位２０４は変化せず、"ｈｉｇｈ"の状態が保持される。つまり、第１のビット線の電位２０３は、"ｌｏｗ"となり、第２のビット線の電位２０４は、"ｈｉｇｈ"となる。
【００６３】
ここで、第１のビット線の電位２０３は、第１のバッファ１２４を介して第１のメモリ出力線１２６に"ｌｏｗ"の信号として出力される。また、第２のビット線の電位２０４は、第２のバッファ１２５を介して、第２のメモリ出力線１２７に"ｈｉｇｈ"の信号として出力される。つまり、第１のワード線１０１に対応する第１のメモリセル１０６、第２のメモリセル１０７のそれぞれから、"ｌｏｗ"、"ｈｉｇｈ"が読み出せたことになる。
【００６４】
そして、第１のデータ保持期間２１０においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、第１のビット線の電位２０３及び第２のビット線の電位２０４は、ほぼ変化することなく保持される。従って、第１のメモリ出力線の電位２０６は"ｌｏｗ"の状態を保持し続け、第２のメモリ出力線の電位２０７は"ｈｉｇｈ"の状態を保持し続ける。
【００６５】
次に、第２のプリチャージ信号期間２１１で、プリチャージ線の電位２０５を"ｈｉｇｈ"とすると、第１のプリチャージ用トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用トランジスタ１１９のゲート電極の電位が"ｈｉｇｈ"となる。
【００６６】
そして、第１のビット線１０３には、第１のプリチャージ用トランジスタ１１８を介して、そのドレイン電極に接続された電源線１３０から電位が供給され、第２のビット線１０４にも、第２のプリチャージ用トランジスタ１１９を介して、そのドレイン電極に接続された電源線１３０から電位が供給される。
【００６７】
その結果、第１のビット線の電位２０３は"ｈｉｇｈ"となり、第２のビット線の電位２０４も"ｈｉｇｈ"の状態を保持する。
【００６８】
続いて、第２のワード信号期間２１２で、プリチャージ線の電位２０５を"ｌｏｗ"にし、第２のワード線の電位２０２を"ｈｉｇｈ"にする。
【００６９】
第２のワード線１０２にはメモリセルが電気的に接続されていないため、第１のビット線の電位２０３及び第２のビット線の電位２０４は変化せず、両方とも"ｈｉｇｈ"の状態が保持される。
【００７０】
その後、第１のビット線の電位２０３は、第１のバッファ１２４を介して、第１のメモリ出力線１２６に"ｈｉｇｈ"の信号として出力される。また、第２のビット線の電位２０４は、第２のバッファ１２５を介して、第２のメモリ出力線１２７に"ｈｉｇｈ"の信号として出力される。つまり、第３のメモリセル１０８、第４のメモリセル１０９のそれぞれから、"ｈｉｇｈ"、"ｈｉｇｈ"のデータが読み出せたことになる。
【００７１】
そして、第２のデータ保持期間２１３においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、第１のビット線の電位２０３及び第２のビット線の電位２０４は、ほぼ変化することなく保持される。従って、第１のメモリ出力線の電位２０６及び第２のメモリ出力線の電位２０７は"ｈｉｇｈ"の状態を保持し続ける。
【００７２】
以上のように、第１のメモリセル１０６、第２のメモリセル１０７、第３のメモリセル１０８、第４のメモリセル１０９のそれぞれから、"ｌｏｗ"、"ｈｉｇｈ"、"ｈｉｇｈ"、"ｈｉｇｈ"のデータが得られる。
【００７３】
"ｈｉｇｈ"のデータを記憶している第２のメモリセル１０７、第３のメモリセル１０８、及び第４のメモリセル１０９では、ワード線に半導体素子が接続されていないため、読み出しの動作のとき、メモリセルのトランジスタを駆動する必要がない。よって、半導体装置の電力消費を削減することができる。
【００７４】
特に、全く半導体素子が接続されない第２のワード線１０２では、ワード線を駆動する電力は非常に少ない。この様に、メモリ回路に格納させるデータが、"ｈｉｇｈ"を多く含む場合は、図１に示すメモリ回路の構成例のように"ｈｉｇｈ"を格納するメモリセルに空セルを用いる構成にするとよい。
【００７５】
次に、図４を用いて、ＲＯＭ１５４に格納されるデータが"ｌｏｗ"の方を多く含む場合のメモリ回路の構成例について説明する。
【００７６】
図４において、図１と同じ符号は同じ構成要素を示す。図４に示すメモリ回路の構成は、図１の第１のバッファ１２４、第２のバッファ１２５のそれぞれを、第１のインバータ１４４、第２のインバータ１４５に変更した点で異なり、他は図１の回路と同様である。
【００７７】
次に、図５のタイミングチャートを用いて、図４に示すメモリ回路からデータを読み出す動作を説明する。なお、図４のメモリ回路は、２本のビット線及び２本のワード線で構成される回路例である。そのため、図５のタイミングチャートが示すように、１回のデータの読み出し動作に要する期間は、第１のプリチャージ信号期間５０８、第１のワード信号期間５０９、第１のデータ保持期間５１０、第２のプリチャージ信号期間５１１、第２のワード信号期間５１２及び第２のデータ保持期間５１３で構成される。
【００７８】
図５では、第１のワード線の電位５０１、第２のワード線の電位５０２、第１のビット線の電位５０３、第２のビット線の電位５０４、プリチャージ線の電位５０５、第１のメモリ出力線の電位５０６、第２のメモリ出力線の電位５０７を上から順に記している。
【００７９】
まず、第１のプリチャージ信号期間５０８で、プリチャージ線の電位５０５を"ｈｉｇｈ"とする。このとき、第１のプリチャージ用トランジスタ１１８のゲート電極の電位、及び第２のプリチャージ用トランジスタ１１９のゲート電極の電位が"ｈｉｇｈ"となる。
【００８０】
そして、第１のビット線１０３には、第１のプリチャージ用トランジスタ１１８を介して、そのドレイン電極に接続された電源線１３０から電位が供給され、第２のビット線１０４にも、第２のプリチャージ用トランジスタ１１９を介して、そのドレイン電極に接続された電源線１３０から電位が供給される。
【００８１】
その結果、第１のビット線の電位５０３が"ｈｉｇｈ"となり、第２のビット線の電位５０４が"ｈｉｇｈ"となる。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【００８２】
続いて、第１のワード信号期間５０９で、プリチャージ線の電位５０５を"ｌｏｗ"にし、第１のワード線の電位５０１を"ｈｉｇｈ"にすると、第１のメモリセル１０６のトランジスタ１１４のゲート電極に"ｈｉｇｈ"が印加される。
【００８３】
このとき、トランジスタ１１４のソース電極の電位が接地電位にあるため、ゲート電極に"ｈｉｇｈ"が印加されると、第１のビット線の電位５０３は"ｌｏｗ"になる。この状態においても、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【００８４】
一方、第２のメモリセル１０７が空セルのため、第２のビット線の電位５０４は変化せず、"ｈｉｇｈ"の状態が保持される。つまり、第１のビット線の電位５０３は"ｌｏｗ"となり、第２のビット線の電位２０４は、"ｈｉｇｈ"となる。
【００８５】
ここで、第１のビット線の電位５０３、第２のビット線の電位５０４のそれぞれは、第１のインバータ１４４、第２のインバータ１４５に入力され、反転される。よって、第１のメモリ出力線１２６からは"ｈｉｇｈ"の信号が出力され、第２のメモリ出力線１２７からは"ｌｏｗ"の信号が出力される。つまり、第１のメモリセル１０６、第２のメモリセル１０７のそれぞれから、"ｈｉｇｈ"、"ｌｏｗ"のデータが読み出せたことになる。
【００８６】
そして、第１のデータ保持期間５１０においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、第１のビット線の電位５０３及び第２のビット線の電位５０４は、ほぼ変化することなく保持される。従って、第１のメモリ出力線の電位５０６は"ｈｉｇｈ"の状態を保持し続け、第２のメモリ出力線の電位５０７は、"ｌｏｗ"の状態を保持し続ける。
【００８７】
次に、第２のプリチャージ信号期間５１１で、プリチャージ線の電位５０５を"ｈｉｇｈ"とすると、第１のプリチャージ用トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用トランジスタ１１９のゲート電極の電位が"ｈｉｇｈ"となる。
【００８８】
そして、第１のビット線１０３には、第１のプリチャージ用トランジスタ１１８を介して、そのドレイン電極に接続された電源線１３０から電位が供給され、第２のビット線１０４にも、第２のプリチャージ用トランジスタ１１９を介して、そのドレイン電極に接続された電源線１３０から電位が供給される。
【００８９】
その結果、第１のビット線の電位５０３は"ｈｉｇｈ"になり、第２のビット線の電位５０４は"ｈｉｇｈ"の状態を保持する。
【００９０】
続いて、第２のワード信号期間５１２で、プリチャージ線の電位５０５を"ｌｏｗ"にし、第２のワード線の電位５０２を"ｈｉｇｈ"にする。
【００９１】
第２のワード線１０２にはメモリセルが電気的に接続されていないため、第１のビット線の電位５０３及び第２のビット線の電位５０４は変化せず、両方とも"ｈｉｇｈ"の状態が保持される。
【００９２】
第１のビット線の電位５０３、第２のビット線の電位５０４のそれぞれは、第１のインバータ１４４、第２のインバータ１４５に入力され、反転される。よって、第１のメモリ出力線１２６からは、"ｌｏｗ"の信号が出力され、第２のメモリ出力線１２７からは、"ｌｏｗ"の信号が出力される。つまり、第３のメモリセル１０８、第４のメモリセル１０９から"ｌｏｗ"、"ｌｏｗ"のデータが読み出せたことになる。
【００９３】
そして、第２のデータ保持期間５１３においても、各ビット線に接続されるトランジスタのオフ電流が極めて低いため、順序回路や容量素子を設けなくても第１のビット線の電位５０３及び第２のビット線の電位５０４は、ほぼ変化することなく保持される。従って、第１のメモリ出力線の電位５０６は、"ｌｏｗ"の状態を保持し続け、第２のメモリ出力線の電位５０７は、"ｌｏｗ"の状態を保持し続ける。
【００９４】
以上のように、第１のメモリセル１０６、第２のメモリセル１０７、第３のメモリセル１０８及び第４のメモリセル１０９のそれぞれから、"ｈｉｇｈ"、"ｌｏｗ"、"ｌｏｗ"、"ｌｏｗ"のデータが得られる。
【００９５】
"ｌｏｗ"のデータを記憶している第２のメモリセル１０７、第３のメモリセル１０８、及び第４のメモリセル１０９では、ワード線に半導体素子が接続されていないため、読み出しの動作のときにメモリセルのトランジスタを駆動する必要がない。よって、半導体装置全体で電力消費を削減することができる。
【００９６】
特に、全く半導体素子が接続されない第２のワード線１０２では、ワード線を駆動する電力は非常に少ない。この様に、メモリ回路に格納させるデータが、"ｌｏｗ"を多く含む場合は、図４に示すメモリ回路の構成例のように"ｌｏｗ"を格納するメモリセルに空セルを用いる構成にするとよい。
【００９７】
この様に、ＲＯＭ１５４に格納されたデータ（例えば、ＣＰＵ１５１のプログラムデータなど）に合わせて、"ｈｉｇｈ"、または"ｌｏｗ"のデータのうち、多い方のデータを記憶するメモリセルを空セルにすることで、消費電力を非常に効果的に低減することができる。更に、消費電力が低減できるため発熱も低減することができる。すなわち、メモリ回路を本実施の形態に示した構成とすることで、消費電力及び発熱の少ない半導体装置を提供することができる。
【００９８】
本実施の形態の図１、図４に示すメモリ回路は、製造段階で各メモリセルに記憶するデータが決定しているメモリ回路（例えば、マスクＲＯＭなど）に対しては特に好適である。
【００９９】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【０１００】
（実施の形態２）
実施の形態１で説明したように、半導体装置の構成上、密接な関係にあるＣＰＵとプログラムを記憶するメモリ回路（プログラムメモリ）において、ＣＰＵが必要とするプログラムのデータ解析を行うことで、メモリ回路を最も消費電力を低減した構成とすることが可能である。
【０１０１】
また、プログラムのデータ解析を行わない場合でもＣＰＵのＮＯＰ命令のデータに合わせてメモリ回路の構成を変えることで、消費電力の削減を効果的に行うことができる。本実施の形態はその様な例について説明する。
【０１０２】
本実施の形態では、メモリ回路において、ＮＯＰ命令を格納する複数のメモリセルを空セルで構成する。例えば、ＮＯＰ命令が"ｈｉｇｈ"データ（または「１」）のみで構成されている場合は、図１のようなメモリ回路（ＲＯＭ１５４）をプログラムメモリに用いることができる。
【０１０３】
図１のメモリ回路の構成例において、メモリ回路の第２行（第２のワード線１０２）に配置された第３のメモリセル１０８及び第４のメモリセル１０９にＮＯＰ命令のデータを記憶する。第２行のメモリセルは全て空セルで構成されており、第３のメモリセル１０８、第４のメモリセル１０９のそれぞれから"ｈｉｇｈ"、"ｈｉｇｈ"の信号を読み出すことができる。
【０１０４】
すなわち、「１」のみで記述されるＮＯＰ命令が得られる。このようにメモリ回路を構成することで、ＮＯＰ命令の読み出しに要する消費電力を削減できる。また消費電力の削減により、発熱も抑えることができる。
【０１０５】
また、ＮＯＰ命令が"ｌｏｗ"データのみ（「０」のみ）で構成されている場合、図４のようなメモリ回路を用いることができる。
【０１０６】
図４の構成例でも、ＮＯＰ命令のデータは第２行のメモリセルに格納することで、第３のメモリセル１０８、第４のメモリセル１０９から"ｌｏｗ"、"ｌｏｗ"の信号を読み出すことができる。すなわち、「０」のみで記述されるＮＯＰ命令が得られる。
【０１０７】
以上のようにＮＯＰ命令を格納する複数のメモリセルを空セルとすることで、ＣＰＵのＮＯＰ命令の読み出しに必要な消費電力を低減することが可能となる。特に、少なくとも１つのワード線に対応して形成されるメモリセルを全て空セルとすることで、消費電力を効果的に低減することができる。
【０１０８】
なお、図１、図４の構成例では、１本のワード線（第２のワード線１０２）に対応して形成されるメモリセル（第３のメモリセル１０８及び第４のメモリセル１０９）にＮＯＰ命令を格納するようにしたが、ＮＯＰ命令を格納するセルは、複数本のワード線に対応して形成されるメモリセルとすることもできる。
【０１０９】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【０１１０】
（実施の形態３）
本実施の形態では、空セルの代わりに、空セルと同様の機能を有するメモリセルを設けたメモリ回路の例を説明する。
【０１１１】
本実施の形態では、空セルと同様の機能を具備させるために、メモリセルにトランジスタなどの半導体素子を設け、半導体素子はワード線との電気的に接続されていない構造を用いる。この様に、ワード線と電気的に接続されていない半導体素子を有するメモリセルを「オープンセル」と呼ぶこととする。
【０１１２】
以下、本実施形態におけるメモリ回路の構成例について、図６を用いて説明する。本実施の形態では、メモリ回路に格納されるデータが"ｈｉｇｈ"の方を多く含む場合の構成例を示す。図６のメモリ回路は図１のメモリ回路と同じデータ配列を持ち、また図６において、図１と同じ符号は同じ構成要素を示している。
【０１１３】
図６のメモリ回路（ＲＯＭ１５４）は、図１のメモリ回路とは、第２のメモリセル６０７、第３のメモリセル６０８、第４のメモリセル６０９の構造が異なり、他の構成は、図１のメモリ回路と同様である。図６のメモリ回路の各メモリセルには、トランジスタが形成されている。
【０１１４】
第１のメモリセル６０６は、図１の第１のメモリセル１０６と同様の接地セルであり、トランジスタ６１６は、ソース電極が基準電位線に接続され、ドレイン電極が第１のビット線１０３に接続され、ゲート電極が第１のワード線１０１に接続されている。
【０１１５】
トランジスタ６１６は、第１のビット線のノイズとなる不必要な電荷のリークを防ぐため、低いオフ電流特性を有することが好ましい。そのため、トランジスタ６１６には、シリコン半導体を用いて形成したトランジスタを使用することもできるが、極めて低いオフ電流特性を示す酸化物半導体を用いたトランジスタを使用することがより好ましい。また、第１のプリチャージ回路１１０及び第２のプリチャージ回路１１１に用いられる第１のプリチャージ用トランジスタ１１８及び第２のプリチャージ用トランジスタ１１９についても同様である。
【０１１６】
例えば、酸化物半導体には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０１１７】
本実施の形態においては、図６のメモリセルに形成されるトランジスタ６１６、プリチャージ回路に用いられる第１のプリチャージ用トランジスタ１１８及び第２のプリチャージ用トランジスタ１１９は、チャネル形成領域が酸化物半導体で形成されたｎ型トランジスタとする。なお、プリチャージ回路に用いるトランジスタ以外のビット線に接続されるトランジスタ、ワード線に接続されるトランジスタ、及びメモリ回路に接続されるＣＰＵや専用回路を構成するトランジスタは、酸化物半導体に限らず、シリコンなどを用いて形成したトランジスタであっても良い。
【０１１８】
一方、第２のメモリセル６０７、第３のメモリセル６０８および第４のメモリセル６０９はオープンセルである。
【０１１９】
第２のメモリセル６０７において、トランジスタ６１６は、ソース電極が基準電位線に接続され、ドレイン電極が第２のビット線１０４に接続されているが、ゲート電極は第１のワード線１０１に電気的に接続されていない。
【０１２０】
第３のメモリセル６０８において、トランジスタ６１８は、ソース電極が基準電位線に接続され、ドレイン電極が第１のビット線１０３に接続されているが、ゲート電極は第２のワード線１０２に電気的に接続されていない。
【０１２１】
第４のメモリセル６０９において、トランジスタ６１９は、ソース電極が基準電位線に接続され、ドレイン電極が第２のビット線１０４に接続されているが、ゲート電極は第２のワード線１０２に電気的に接続されていない。
【０１２２】
なお、本実施の形態の「オープンセル」の「オープン」とは、ワード線とトランジスタのゲート電極が断線した状態を意味している。第２のメモリセル６０７、第３のメモリセル６０８及び第４のメモリセル６０９の様なオープンセルを作製するには、例えば、トランジスタのゲート電極とワード線を接続しないように、ワード線を形成すれば良い。
【０１２３】
本実施の形態のメモリ回路（ＲＯＭ１５４）の読み出し動作は、図１のメモリ回路と同様であるため、図２のタイミングチャートを用いて、データの読み出し動作を説明する。
【０１２４】
まず、第１のプリチャージ信号期間２０８で、プリチャージ線の電位２０５を"ｈｉｇｈ"にする。このとき、第１のプリチャージ用トランジスタ１１８のゲート電極の電位が"ｈｉｇｈ"になる。
【０１２５】
第１のビット線１０３には、第１のプリチャージ用トランジスタ１１８を介して、そのドレイン電極に接続された電源線１３０から電位が供給される。また、第２のビット線１０４にも、第２のプリチャージ用トランジスタ１１９を介して、そのドレイン電極に接続された電源線１３０から電位が供給される。よって、第１のビット線の電位２０３及び第２のビット線の電位２０４は"ｈｉｇｈ"になる。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【０１２６】
続いて、第１のワード信号期間２０９で、プリチャージ線の電位２０５を"ｌｏｗ"とし、第１のワード線の電位２０１を"ｈｉｇｈ"にすると、第１のメモリセル６０６において、第１のワード線１０１に接続したトランジスタ６１６のゲート電極に"ｈｉｇｈ"が印加される。この状態においても、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【０１２７】
このとき、トランジスタ６１６のソース電極の電位が接地電位にあるため、ゲート電極に"ｈｉｇｈ"が印加されると、第１のビット線の電位２０３は、"ｌｏｗ"になる。
【０１２８】
一方、第２のメモリセル６０７において、第１のワード線１０１とトランジスタ６１７のゲート電極は結線されていないため、第２のビット線の電位２０４は変化せず、"ｈｉｇｈ"の状態が保持される。
【０１２９】
つまり、第１のワード信号期間２０９で、第１のビット線の電位２０３、第２のビット線の電位２０４のそれぞれは、"ｌｏｗ"、"ｈｉｇｈ"となる。
【０１３０】
ここで、第１のビット線の電位２０３、第２のビット線の電位２０４のそれぞれは、第１のバッファ１２４、第２のバッファ１２５に入力される。第１のバッファ１２４、第２のバッファ１２５のそれぞれは、入力された電位の高低（"ｌｏｗ"と"ｈｉｇｈ"）を変化させずに第１のメモリ出力線１２６、第２のメモリ出力線１２７に電位を出力する。
【０１３１】
よって、第１のメモリ出力線１２６からは、"ｌｏｗ"の信号が出力され、第２のメモリ出力線１２７から"ｈｉｇｈ"の信号が出力される。つまり、第１のメモリセル６０６、第２のメモリセル６０７のそれぞれから、"ｌｏｗ"、"ｈｉｇｈ"のデータが読み出せたことになる。
【０１３２】
第１のデータ保持期間２１０では、ビット線に接続されるトランジスタのオフ電流が低いため、第１のビット線の電位２０３及び第２のビット線の電位２０４が保持される。そのため、第１のメモリ出力線１２６の電位は"ｌｏｗ"の状態を保持し続け、第２のメモリ出力線１２７の電位は"ｈｉｇｈ"の状態を保持し続ける。
【０１３３】
次に、第２のプリチャージ信号期間２１１で、プリチャージ線の電位２０５を"ｈｉｇｈ"にすると、第１のプリチャージ用トランジスタ１１８のゲート電極の電位及び第２のプリチャージ用トランジスタ１１９のゲート電極の電位が"ｈｉｇｈ"となる。
【０１３４】
そして、ドレイン電極に接続された電源線１３０から、第１のプリチャージ用トランジスタ１１８を介して第１のビット線１０３に電荷が供給され、第２のプリチャージ用トランジスタ１１９を介して、そのドレイン電極に接続された電源線１３０から第２のビット線１０４に電荷が供給される。
【０１３５】
その結果、第１のビット線の電位２０３は、"ｈｉｇｈ"になり、第２のビット線の電位２０４は、"ｈｉｇｈ"の状態を保持する。ここで、該ビット線に接続されるトランジスタは、極めてオフ電流が低いため、ビット線の電位は、ほぼ変化することなく保持される。
【０１３６】
続いて、第２のワード信号期間２１２で、プリチャージ線の電位２０５を"ｌｏｗ"にし、第２のワード線の電位２０２を"ｈｉｇｈ"にする。
【０１３７】
第２のワード線１０２にはメモリセルが電気的に接続されていないため、第１のビット線の電位２０３及び第２のビット線の電位２０４は変化せず、両方とも"ｈｉｇｈ"の状態が保持される。
【０１３８】
その後、第１のビット線の電位２０３は、第１のバッファ１２４を介して、第１のメモリ出力線１２６に"ｈｉｇｈ"の信号として出力される。また、第２のビット線の電位２０４は、第２のバッファ１２５を介して、第２のメモリ出力線１２７に"ｈｉｇｈ"の信号として出力される。つまり、第３のメモリセル６０８、第４のメモリセル６０９のそれぞれから"ｈｉｇｈ"、"ｈｉｇｈ"のデータが読み出せたことになる。
【０１３９】
第２のデータ保持期間２１３では、ビット線に接続されるトランジスタのオフ電流が低いため、第１のビット線の電位２０３及び第２のビット線の電位２０４は保持される。そのため、第１のメモリ出力線の電位２０６及び第２のメモリ出力線の電位２０７は、"ｈｉｇｈ"の状態を保持し続ける。
【０１４０】
以上により、第１のメモリセル６０６、第２のメモリセル６０７、第３のメモリセル６０８、第４のメモリセル６０９のそれぞれから、"ｌｏｗ"、"ｈｉｇｈ"、"ｈｉｇｈ"、"ｈｉｇｈ"のデータが得られる。
【０１４１】
本実施形態では、"ｈｉｇｈ"のデータを格納するメモリセルのゲート電極とワード線が接続されていないため、データを読み出すとき無駄な電力消費を削減することができる。
【０１４２】
特に、半導体素子と接続されていない第２のワード線１０２の場合は、ワード線で電力は消費されない。これにより、ワード線の駆動に必要な電力量の一部を削減することができる。
【０１４３】
なお、図６は、データに"ｈｉｇｈ"の方が多い場合に"ｈｉｇｈ"を格納するセルにオープンセルを用いる構成を示している。"ｌｏｗ"の方が多い場合は、"ｌｏｗ"を格納するメモリセルにオープンセルを適用すればよい。メモリセル以外の構成は、図４と同様にすることで、格納するデータに"ｌｏｗ"の方が多い場合に、消費電力を削減したメモリ回路を構成することができる。
【０１４４】
本実施の形態を用いることにより、メモリ回路は、ワード線に接続されている行デコーダで消費する電力を低減することができる。また、ワード線を形成するフォトレジストの露光マスクのみの変更で各メモリセルに記憶するデータが変更できるため、本実施の形態は異なるデータ配列を持つ複数のメモリ回路を作製する場合に特に有効である。
【０１４５】
以上のような構成とすることで、消費電力を低減したメモリ回路を搭載する半導体装置が提供できる。
【０１４６】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【０１４７】
（実施の形態４）
本実施の形態では、データの書き換えができないメモリセルとデータの書き換えができるメモリセルが混在するメモリ回路について説明する。
【０１４８】
図７は、本実施の形態のメモリ回路の構成例を示す回路図である。図１と共通の要素には同じ符号を付している。図７のメモリ回路において、メモリセルに形成される半導体素子はメモリトランジスタである点が特徴である。メモリトランジスタは、例えば、ゲート電極として、制御ゲート電極と浮遊ゲート電極を有する構造のトランジスタや、ゲート絶縁膜に電荷を捕獲できる構造のトランジスタである。
【０１４９】
本実施の形態のメモリ回路は、データの書き換え不可能領域と書き換え可能領域を有する。よって、ＲＯＭ１５４とＲＡＭ１５５を有する図３のメインメモリ１５２として使用することができる。
【０１５０】
予めＣＰＵが必要とするプログラムデータは、書き換え不可能なデータとして書き換え不可能領域に記憶させ、ＣＰＵが演算処理を行うときに出力されるデータは、書き換え可能領域に記憶させる。本実施形態のメモリ回路は、これら２つの動作を１つのメモリ回路で担うことができる。
【０１５１】
図７のメモリ回路では、第１のワード線１０１に対応して形成される全てのメモリセルを書き換えができない固有のデータを格納する構造としている。
【０１５２】
本実施の形態では、第１のメモリセル７０６および第２のメモリセル７０７を空セルとする例を示す。空セルとは、半導体素子（本実施の形態ではメモリ素子）を含まないセルを指す。また、図７のメモリ回路では、空セルに"ｈｉｇｈ"のデータを格納する例を示している。
【０１５３】
一方、第２のワード線１０２に対応して形成される全てのメモリセルの構造は、メモリトランジスタを含む接地セルである。
【０１５４】
第３のメモリセル７０８には、メモリトランジスタ７１８が形成されている。該メモリトランジスタのゲート電極は第２のワード線１０２に接続され、ドレイン電極は第１のビット線１０３に接続され、ソース電極は基準電位線に接続されている。
【０１５５】
第４のメモリセル７０９には、メモリトランジスタ７１９が形成されている。該メモリトランジスタのゲート電極は第２のワード線１０２に接続され、ドレイン電極は第２のビット線１０４に接続され、ソース電極は基準電位線に接続されている。
【０１５６】
なお、メモリトランジスタ７１８、メモリトランジスタ７１９が、ゲート電極として、制御用ゲート電極と浮遊ゲート電極を有する構造のトランジスタである場合は、制御用ゲート電極が第２のワード線１０２に接続される。
【０１５７】
次に、図７のメモリ回路のデータ書込動作について説明する。
【０１５８】
各メモリセルに対して、データの書き込みは行単位（ワード線単位）で行われる。ここでは、例として、メモリトランジスタ７１８、メモリトランジスタ７１９に制御用ゲート電極と浮遊ゲート電極を有するトランジスタを適用し、ホットキャリアのエレクトロンを利用して書き込みを行う例を示す。また、第３のメモリセル７０８には、"ｈｉｇｈ"のデータを書き込み、第４のメモリセル７０９には、"ｌｏｗ"のデータを書き込む動作を説明する。
【０１５９】
第１のワード線１０１に対応するメモリセルにはデータの書き込みは不要であるため、第１のワード線１０１については、書き込み動作を行わない。
【０１６０】
まず、第２のワード線１０２に高電位（接地電位よりも高電位）を与える。
【０１６１】
そして、第１のビット線１０３に高電位（メモリトランジスタをオン状態にする電位）を与える。このとき、第３のメモリセル７０８において、メモリトランジスタ７１８のチャネルに電流が流れ、ドレイン電極付近で高エネルギー電子（ホットキャリア）が発生し、浮遊ゲートに電荷が蓄積される。そのため、浮遊ゲート電極の電荷がメモリトランジスタ７１８のしきい値電圧を正側にシフトし、データ"ｈｉｇｈ"が記憶される。
【０１６２】
一方、第２のビット線１０４の電位を接地電位にすると、第４のメモリセル７０９において、メモリトランジスタ７１９のドレイン電極付近にはホットキャリアは発生せず、浮遊ゲートに電荷が蓄積されない。従って、メモリトランジスタ７１９のしきい値電圧は変化せずに、データ"ｌｏｗ"を記憶する。
【０１６３】
以上のようにメモリトランジスタは、浮遊ゲート電極の電位状態に応じて"ｈｉｇｈ"または"ｌｏｗ"のデータを記憶する。
【０１６４】
また、メモリトランジスタに対して書き込んだデータの消去は、ドレイン電極を開放し、制御ゲート電極を接地させ、ソース電極に高電圧を印加することで行う。ソース電極への高電圧印加で浮遊ゲート内の電子は高エネルギー状態になり、トンネル効果によって浮遊ゲートから電子を引き抜くことができる。なお、全メモリセルのソース電極に高電圧が加わるため、メモリ素子を有する全てのメモリセルの記憶データが消去される。
【０１６５】
次に、データ読み出し動作について説明する。
【０１６６】
まず、プリチャージ線１０５の電位を"ｈｉｇｈ"にすると、第１のプリチャージ用トランジスタ１１８のゲート電極の電位、及び第２のプリチャージ用トランジスタ１１９のゲート電極の電位が"ｈｉｇｈ"になる。
【０１６７】
そして、電源線１３０から第１のプリチャージ用トランジスタ１１８を介して第１のビット線１０３に電位が供給され、電源線１３０から第２のプリチャージ用トランジスタ１１９を介して第２のビット線１０４に電位が供給される。
【０１６８】
その結果、第１のビット線１０３の電位が"ｈｉｇｈ"となり、第２のビット線１０４の電位が"ｈｉｇｈ"となる。
【０１６９】
次に、プリチャージ線１０５の電位を"ｌｏｗ"にし、第２のワード線１０２の電位を"ｈｉｇｈ"にすると、第３のメモリセル７０８において、メモリトランジスタ７１８の制御ゲート電極に"ｈｉｇｈ"が印加される。
【０１７０】
このとき、しきい値電圧が正方向にシフトしたメモリトランジスタ７１８には電流がほとんど流れない。従って、第１のビット線１０３の電位は変化せず、"ｈｉｇｈ"の状態が保持される。
【０１７１】
一方、第４のメモリセル７０９においても、メモリトランジスタ７１９の制御ゲート電極には"ｈｉｇｈ"が印加される。
【０１７２】
このとき、しきい値電圧が変化していないメモリトランジスタ７１９には電流が流れる。従って、第２のビット線１０４の電位は低下し、"ｌｏｗ"となる。
【０１７３】
以上のように、第３のメモリセル７０８、第４のメモリセル７０９に記憶された"ｈｉｇｈ"、"ｌｏｗ"のデータを読み出すことができる。
【０１７４】
また、第１のメモリセル７０６、第２のメモリセル７０７は空セルである。従って、第１のワード線１０１の電位を"ｈｉｇｈ"としても第１のビット線１０３、第２のビット線１０４の電位は変化しないため、第１のメモリセル７０６、第２のメモリセル７０７のそれぞれから"ｈｉｇｈ"のデータを読み出すことができる。
【０１７５】
以上により、第１のメモリセル７０６、第２のメモリセル７０７、第３のメモリセル７０８、第４のメモリセル７０９のそれぞれから、"ｈｉｇｈ"、"ｈｉｇｈ"、"ｈｉｇｈ"、"ｌｏｗ"のデータが得られる。つまり、空セルから"ｈｉｇｈ"データが、メモリトランジスタを有するメモリセルから"ｈｉｇｈ"、"ｌｏｗ"のデータが読み出せることがわかる。
【０１７６】
図７のメモリ回路の構成例では、第１のワード線１０１に対応して形成されるメモリセルを全て空セルとすることで、"ｈｉｇｈ"で記述されるＮＯＰ命令を格納させることができる。
【０１７７】
図７のメモリ回路の構成例では、空セルに"ｈｉｇｈ"を格納する場合を示したが、第１のメモリセル７０６、第２のメモリセル７０７、第３のメモリセル７０８、第４のメモリセル７０９以外の構成を図４のメモリ回路の構成とすることで、空セルに"ｌｏｗ"のデータを格納することができる。
【０１７８】
この場合、第１のメモリ出力線１２６、第２のメモリ出力線１２７の入力側に第１のインバータ１４４、第２のインバータ１４５がそれぞれ接続されている。従って、上記と同じ書き込み構成例ならば、第１のメモリセル７０６、第２のメモリセル７０７、第３のメモリセル７０８、第４のメモリセル７０９"のそれぞれから、"ｌｏｗ"、"ｌｏｗ"、"ｌｏｗ"、"ｈｉｇｈ"のデータを読み出すことができる。
【０１７９】
また、図７の構成例では、１本のワード線に対応して形成されるメモリセルに固有のデータを格納するようにしたが、複数本のワード線に対応するメモリセルに固有のデータを格納するようにすることもできる。
【０１８０】
また、図７の構成例では、固有のデータ（書き換えされないデータ）を格納するメモリセルを空セルのみで構成したが、図１、図４の第１のメモリセル１０６のような、トランジスタを用いた接地セルもあわせて用いることで、"ｌｏｗ"、及び"ｈｉｇｈ"の双方のデータで構成されるデータを、書き換え不可能な固有のデータとして格納することができる。
【０１８１】
本実施の形態により、メモリ回路とＣＰＵとを含む半導体装置全体の消費電力を効果的に低減することが可能である。また消費電力を低減することで、半導体装置の発熱を抑えることができる。
【０１８２】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【０１８３】
（実施の形態５）
本実施の形態では、メモリ回路と専用回路を有する半導体装置の構成例について説明する。
【０１８４】
図８（Ａ）は、メモリ回路と専用回路を有する半導体装置の構成例を示すブロック図である。図８（Ａ）の半導体装置は、メインメモリ８０１、専用回路８０２、入出力インタフェース８０３、アドレスバス８０４、データバス８０５及びコントローラバス８０６を有する。
【０１８５】
メインメモリ８０１と専用回路８０２は、アドレスバス８０４で接続されている。更に、メインメモリ８０１、専用回路８０２及び入出力インタフェース８０３は、データバス８０５及びコントローラバス８０６を介して互いに接続されている。
【０１８６】
専用回路８０２は、例えば、画像処理回路や暗号処理回路などである。また、専用回路８０２は、メインメモリ８０１に格納されたデータを用いて演算処理を行うため、必要となるデータはメインメモリ８０１に記憶される。
【０１８７】
このメインメモリ８０１に、実施の形態１乃至４で説明したメモリ回路を適用することにより、半導体装置全体の消費電力の低減が可能であり、かつ発熱を抑えることができる。なお、実施の形態１乃至３のメモリ回路は、メインメモリ８０１のデータの書き換えが不可能なメモリ回路に適用される。実施の形態４のメモリ回路を適用することで、データの書き換えが不可能領域と書き換え可能領域を有するメインメモリを構成することができる。
【０１８８】
次に、ＣＰＵ、専用回路及びメモリ回路を有する半導体装置の構成例を図８（Ｂ）のブロック図を用いて説明する。
【０１８９】
図８（Ｂ）の半導体装置は、演算回路８１０、メインメモリ８１３、入出力インタフェース８１６、アドレスバス８１７、データバス８１８及びコントローラバス８１９を有する。また、演算回路８１０は、ＣＰＵ８１１及び専用回路８１２を含み、メインメモリ８１３は、ＲＯＭ８１４及びＲＡＭ８１５を含む。
【０１９０】
ＲＯＭ８１４は、ＣＰＵ８１１が実行するプログラムを記憶するプログラムメモリとして用いられ、専用回路８１２が動作するために必要なデータも格納されている。ＲＡＭ８１５は、ＣＰＵ８１１がプログラムを実行するときに用いられるメモリとして用いられる。
【０１９１】
演算回路８１０とメインメモリ８１３は、アドレスバス８１７で接続されている。更に、ＣＰＵ８１１、メインメモリ８１３及び入出力インタフェース８１６は、データバス８１８及びコントローラバス８１９を介して互いに接続されている。
【０１９２】
ＣＰＵ８１１は、機器の動作を制御する。ＣＰＵ８１１がプログラムを実行するために必要な情報は、メインメモリ８１３内のＲＯＭ８１４に格納されている。
【０１９３】
ＲＯＭ８１４は、データの読み出し専用のメモリ回路である。ＲＯＭ８１４に格納されるデータは、固有のものであり、製造段階で格納される。
【０１９４】
ＣＰＵ８１１が処理する命令及び処理に必要なプログラムデータは、ＲＯＭ８１４に記憶されているため、ＣＰＵ８１１の処理動作とメインメモリ８１３からのデータの読み出し動作は繰り返し行われる。ＲＯＭ８１４では、ＣＰＵ８１１が動作に必要なデータを読み出す際に電力を消費する。
【０１９５】
ＲＡＭ８１５は、データの書き込みや書き換えが可能なメモリ回路である。ＲＡＭ８１５は、主にＣＰＵ８１１における処理結果を保存するために用いられる。
【０１９６】
一方、専用回路８１２は固定動作を行うための回路であり、予め決められた命令に対する処理のみを行う。専用回路８１２の処理動作に必要となるプログラムデータは、ＲＯＭ８１４に記憶されており、専用回路８１２はＲＯＭ８１４からプログラムデータを読み出すことで処理を行うことが可能となる。また、外部からの信号入力や外部への信号出力は、入出力インタフェース８１６を介して行われる。
【０１９７】
アドレスバス８１７は、ＣＰＵ８１１が必要とする命令やデータをメインメモリ８１３に伝えるための配線（経路）である。データバス８１８は、メインメモリ８１３に対するデータの読み出し及び書き込み、並びに入出力インタフェース８１６を介して外部装置とのデータの取得や提供を行うための配線（経路）である。コントローラバス８１９は、メインメモリ８１３や入出力インタフェース８１６に制御情報を与えるための配線（経路）である。
【０１９８】
なお、ＲＯＭ８１４には、実施の形態１乃至３のメモリ回路が適用できる。また、ＲＯＭ８１４とＲＡＭ８１５を含むメインメモリ８１３には、実施の形態４のメモリ回路が適用できる。
【０１９９】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【０２００】
（実施の形態６）
本実施の形態では、酸化物半導体を用いて形成するトランジスタの例を示す。
【０２０１】
本明細書に開示する酸化物半導体を用いたトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２０２】
図１０（Ａ）乃至１０（Ｄ）にトランジスタの断面構造の一例を以下に示す。
【０２０３】
図１０（Ａ）乃至１０（Ｄ）に示すトランジスタは、酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、高い移動度と極めて低いオフ電流が得られることであるが、もちろん、他の半導体を用いることもできる。
【０２０４】
図１０（Ａ）に示すトランジスタ３４１０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。
【０２０５】
トランジスタ３４１０は、絶縁表面を有する基板２４００上に、ゲート電極層２４０１、ゲート絶縁層２４０２、酸化物半導体層２４０３、ソース電極層２４０５ａ、及びドレイン電極層２４０５ｂを含む。また、これらを覆う様に絶縁層２４０７及び保護絶縁層２４０９が形成されている。
【０２０６】
図１０（Ｂ）に示すトランジスタ３４２０は、チャネル保護型と呼ばれるボトムゲート構造の一つであり逆スタガ型トランジスタともいう。
【０２０７】
トランジスタ３４２０は、絶縁表面を有する基板２４００上に、ゲート電極層２４０１、ゲート絶縁層２４０２、酸化物半導体層２４０３、酸化物半導体層２４０３のチャネル形成領域を覆うチャネル保護層として機能する絶縁層２４２７、ソース電極層２４０５ａ、及びドレイン電極層２４０５ｂを含む。また、これらを覆う様に保護絶縁層２４０９が形成されている。
【０２０８】
図１０（Ｃ）示すトランジスタ３４３０はボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板２４００上に、ゲート電極層２４０１、ゲート絶縁層２４０２、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂ、及び酸化物半導体層２４０３を含む。また、これらを覆う様に絶縁層２４０７及び保護絶縁層２４０９が形成されている。
【０２０９】
トランジスタ３４３０においては、ゲート絶縁層２４０２は基板２４００及びゲート電極層２４０１上に接して設けられ、ゲート絶縁層２４０２上にソース電極層２４０５ａ、ドレイン電極層２４０５ｂが接して設けられている。そして、ゲート絶縁層２４０２、及びソース電極層２４０５ａ、ドレイン電極層２４０５ｂ上に酸化物半導体層２４０３が設けられている。
【０２１０】
図１０（Ｄ）に示すトランジスタ３４４０は、トップゲート構造のトランジスタの一つである。トランジスタ３４４０は、絶縁表面を有する基板２４００上に、絶縁層２４３７、酸化物半導体層２４０３、ソース電極層２４０５ａ、及びドレイン電極層２４０５ｂ、ゲート絶縁層２４０２、ゲート電極層２４０１を含み、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂにそれぞれ配線層２４３６ａ、配線層２４３６ｂが接して設けられ電気的に接続している。
【０２１１】
本実施の形態では、上述のとおり、トランジスタを構成する半導体層に酸化物半導体層２４０３を用いる。酸化物半導体層２４０３に用いる酸化物半導体材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物や、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などを用いることができる。また、上記酸化物半導体にＳｉを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、少なくともＩｎとＧａとＺｎを含む酸化物のことであり、その組成比に特に制限はない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
【０２１２】
また、酸化物半導体層２４０３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一つ、または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【０２１３】
酸化物半導体層２４０３を用いたトランジスタ３４１０、３４２０、３４３０、３４４０は、オフ状態における電流値（オフ電流値）を低くすることができる。よって、電荷蓄積ノードと接続される場合、電荷の流出を極力防ぐことができる。
【０２１４】
また、酸化物半導体層２４０３を用いたトランジスタ３４１０、３４２０、３４３０、３４４０は、比較的高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置や撮像装置などでは、画素部と同一の基板上に画素を駆動する駆動回路部を作製することができるため、部品点数を削減することができる。
【０２１５】
絶縁表面を有する基板２４００には、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【０２１６】
ボトムゲート構造のトランジスタ３４１０、３４２０、３４３０においては、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。
【０２１７】
ゲート電極層２４０１には、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極層２４０１は単層に限らず異なる膜の積層でも良い。
【０２１８】
ゲート絶縁層２４０２には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマＣＶＤ法やスパッタ法等で形成することができる。また、ゲート絶縁層２４０２は単層に限らず異なる膜の積層でも良い。例えば、第１のゲート絶縁層としてプラズマＣＶＤ法により膜厚５０ｎｍ以上１９５ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上１５０ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、合計の膜厚が２００ｎｍになるようにする。
【０２１９】
ソース電極層２４０５ａ、ドレイン電極層２４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、またはこれらの元素を含む合金等を用いることができる。また、Ａｌ、Ｃｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカー等の発生を防止する元素（Ｓｉ、ＮｄまたはＳｃなど）が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
【０２２０】
また、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂに接続する配線層２４３６ａ、配線層２４３６ｂなどの導電膜も、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂと同様な材料を用いて形成することができる。
【０２２１】
また、ソース電極層２４０５ａ、ドレイン電極層２４０５ｂ（これと同じ層で形成される配線層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０２２２】
絶縁層２４０７、２４２７、２４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。
【０２２３】
保護絶縁層２４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
【０２２４】
また、トランジスタの構造に起因する表面凹凸を低減するために保護絶縁層２４０９上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０２２５】
このように、本実施の形態において示した酸化物半導体層を含むトランジスタを用いることにより、高機能な半導体装置を提供することができる。
【０２２６】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【０２２７】
（実施の形態７）
本実施の形態は、酸化物半導体層を含むトランジスタの作製方法の一例を図面を用いて詳細に説明する。
【０２２８】
図１１（Ａ）乃至１１（Ｅ）にトランジスタ２５１０の作製工程の一例を断面図で示す。トランジスタ２５１０は、図１０（Ａ）に示すトランジスタ３４１０と同様なボトムゲート構造の逆スタガ型トランジスタである。
【０２２９】
本実施の形態の半導体層に用いる酸化物半導体は、ドナーとなる性質を持つ水素を酸化物半導体から極力除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりｉ型（真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体としたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。従って、トランジスタ２５１０が有する酸化物半導体層は、高純度化され電気的にｉ型（真性）化した酸化物半導体層である。
【０２３０】
また、高純度化された酸化物半導体中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
【０２３１】
酸化物半導体中にキャリアが極めて少ないため、トランジスタは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。
【０２３２】
具体的には、上述の酸化物半導体層を具備するトランジスタは、チャネル幅１μｍあたりのオフ電流密度を室温下において１０ａＡ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ（１×１０−１８Ａ／μｍ）以下、さらには１０ｚＡ（１×１０−２０Ａ／μｍ）以下にすることが可能である。
【０２３３】
また、上述の酸化物半導体層を具備するトランジスタ２５１０はオン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。
【０２３４】
以下、図１１（Ａ）乃至１１（Ｅ）を用い、基板２５０５上にトランジスタ２５１０を作製する工程を説明する。
【０２３５】
まず、絶縁表面を有する基板２５０５上に導電膜を形成した後、第１のフォトリソグラフィ工程とエッチング工程でゲート電極層２５１１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２３６】
絶縁表面を有する基板２５０５は、実施の形態６に示した基板２４００と同様な基板を用いることができる。本実施の形態では基板２５０５としてガラス基板を用いる。
【０２３７】
下地膜となる絶縁膜を基板２５０５とゲート電極層２５１１との間に設けてもよい。下地膜は、基板２５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一つ、又は複数の膜による積層構造により形成することができる。
【０２３８】
また、ゲート電極層２５１１には、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ等の金属材料、又はこれらを主成分とする合金材料を用いることができる。また、ゲート電極層２５１１は単層に限らず異なる膜の積層でも良い。
【０２３９】
次いで、ゲート電極層２５１１上にゲート絶縁層２５０７を形成する。ゲート絶縁層２５０７には、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができ、プラズマＣＶＤ法又はスパッタ法等で形成することができる。また、ゲート絶縁層２５０７は単層に限らず異なる膜の積層でも良い。
【０２４０】
本実施の形態の酸化物半導体は、不純物が除去され、ｉ型化又は実質的にｉ型化された酸化物半導体を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。
【０２４１】
例えば、マイクロ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
【０２４２】
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。ここではスパッタ法を用いる例について説明する。
【０２４３】
ゲート絶縁層２５０７、酸化物半導体膜２５３０に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜２５３０の成膜の前処理として、スパッタ装置の予備加熱室でゲート電極層２５１１が形成された基板２５０５、又はゲート絶縁層２５０７までが形成された基板２５０５を予備加熱し、基板２５０５に吸着した水素、水分などの不純物を脱離させ排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層２５１６の成膜前に、ソース電極層２５１５ａ及びドレイン電極層２５１５ｂまで形成した基板２５０５にも同様の処理を行ってもよい。
【０２４４】
次いで、ゲート絶縁層２５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜２５３０を形成する（図１１（Ａ）参照）。
【０２４５】
なお、酸化物半導体膜２５３０をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層２５０７の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。
【０２４６】
酸化物半導体膜２５３０に用いる酸化物半導体は、実施の形態６に示した四元系金属酸化物や、三元系金属酸化物や、二元系金属酸化物や、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などの酸化物半導体を用いることができる。また、上記酸化物半導体にＳｉを含んでもよい。本実施の形態では、酸化物半導体膜２５３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。この段階での断面図が図１１（Ａ）に相当する。また、酸化物半導体膜２５３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタ法により形成することができる。
【０２４７】
酸化物半導体膜２５３０をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物を用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物を用いてもよい。これらのターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０２４８】
酸化物半導体膜２５３０を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２４９】
減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタによる膜の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板２５０５上に酸化物半導体膜２５３０を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０２５０】
成膜条件の一例としては、基板とターゲットとの間の距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０２５１】
次いで、酸化物半導体膜２５３０を第２のフォトリソグラフィ工程とエッチング工程で島状の酸化物半導体層に加工する。ここで、島状の酸化物半導体層を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２５２】
また、ゲート絶縁層２５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜２５３０の加工時に同時に行うことができる。
【０２５３】
なお、ここでの酸化物半導体膜２５３０のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜２５３０のウェットエッチングに用いるエッチング液としては、燐酸、酢酸及び硝酸を混ぜた溶液などを用いることができる。または、ＩＴＯ―０７Ｎ（関東化学社製）を用いてもよい。
【０２５４】
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理は、窒素、またはヘリウム、ネオン、アルゴン等の希ガス雰囲気中で、４００℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行い、脱水化または脱水素化した酸化物半導体層２５３１とする（図１１（Ｂ）参照）。
【０２５５】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０２５６】
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０２５７】
なお、第１の加熱処理においては、加熱処理装置に導入する不活性ガスに、水、水素などが含まれないことが好ましい。または、該不活性ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２５８】
また、第１の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入してもよい。加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度は、６Ｎ以上、好ましくは７Ｎ以上、（即ち、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。酸素ガス又はＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で脱離してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。この工程により、酸化物半導体層を高純度化させ電気的にｉ型（真性）化することができる。
【０２５９】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜２５３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【０２６０】
なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。
【０２６１】
また、ゲート絶縁層２５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜２５３０に第１の加熱処理を行う前でも行った後に行ってもよい。
【０２６２】
また、酸化物半導体を２回に分けて成膜し、２回に分けて加熱処理を行って結晶化した酸化物半導体層を用いても良い。この様な工程を行うことで、下地部材を問わず、膜表面に垂直にｃ軸配向した膜厚の厚い結晶領域を形成することができる。
【０２６３】
例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行う。
【０２６４】
この工程により、第１の酸化物半導体膜が種結晶となり、第２の酸化物半導体膜全体を下部から上部に向かって結晶成長させることができ、結果として膜厚の厚い結晶領域を有する酸化物半導体層が形成される。
【０２６５】
次いで、ゲート絶縁層２５０７、及び酸化物半導体層２５３１上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、実施の形態６に示したソース電極層２４０５ａ、ドレイン電極層２４０５ｂと同様の材料を用いることができる。
【０２６６】
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層２５１５ａ、ドレイン電極層２５１５ｂを形成した後、レジストマスクを除去する（図１１（Ｃ）参照）。
【０２６７】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層２５３１上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
【０２６８】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクは透過した光が複数の強度となるため、部分的に膜厚の異なるレジストマスクを形成することができる。該レジストマスクは、アッシングを行うことで形状を変形させることができるため、フォトリソグラフィ工程を行わずに異なる形状のレジストマスクを形成することができる。従って、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２６９】
なお、導電膜のエッチングの際に、酸化物半導体層２５３１がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層２５３１を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層２５３１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
【０２７０】
本実施の形態では、導電膜としてＴｉを用い、酸化物半導体層２５３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いるため、該導電膜のエッチャントには過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いると良い。
【０２７１】
次いで、酸化物半導体層の一部に接する保護絶縁膜となる絶縁層２５１６を形成する。この絶縁層２５１６を形成する前にＮ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。
【０２７２】
絶縁層２５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層２５１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層２５１６に水素が含まれると、その水素が酸化物半導体層に侵入する現象や、水素が酸化物半導体層中の酸素を引き抜く現象が生じることがある。この場合、酸化物半導体層のバックチャネル側が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されることがある。従って、絶縁層２５１６は、水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
【０２７３】
本実施の形態では、絶縁層２５１６として膜厚２００ｎｍの酸化シリコン膜をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。酸化物半導体層に接して形成する絶縁層２５１６には、水分や、水素イオンや、水酸基などの不純物をほとんど含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いることが好ましい。代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることができる。
【０２７４】
酸化物半導体膜２５３０の成膜時と同様に、絶縁層２５１６を形成する成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層２５１６は、膜中に含まれる不純物の濃度を低減することができる。また、絶縁層２５１６の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０２７５】
絶縁層２５１６を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２７６】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）は絶縁層２５１６と接した状態で昇温される。
【０２７７】
以上の工程を経ることによって、酸化物半導体膜に対して第１の加熱処理を行って水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物と同時に減少してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。従って、酸化物半導体層は高純度化され電気的にｉ型（真性）化する。
【０２７８】
以上の工程でトランジスタ２５１０が形成される（図１１（Ｄ）参照）。
【０２７９】
また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化シリコン層中に拡散させることができる。つまり、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
【０２８０】
絶縁層２５１６上にさらに保護絶縁層２５０６を形成してもよい。例えば、スパッタ法を用いて窒化シリコン膜を形成する。保護絶縁層には、水分などの不純物をほとんど含まず、更にこれらの外部からの侵入を防ぐことのできる無機絶縁膜である窒化シリコン膜、窒化アルミニウム膜などを用いると良い。本実施の形態では、保護絶縁層２５０６に窒化シリコン膜を用いる（図１１（Ｅ）参照）。
【０２８１】
保護絶縁層２５０６に用いる窒化シリコン膜は、絶縁層２５１６まで形成された基板２５０５を１００℃以上４００℃以下の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入し、シリコンのターゲットを用いて成膜する。この場合においても、絶縁層２５１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層２５０６を成膜することが好ましい。
【０２８２】
保護絶縁層の形成後、さらに大気中で１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から加熱温度への昇温と加熱温度から室温までの降温を１サイクルとする処理を複数回繰り返して行ってもよい。
【０２８３】
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタを用いることにより、オフ状態における電流値（オフ電流値）をより低くすることができる。
【０２８４】
また、高純度化された酸化物半導体層を含むトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。従って、例えば表示装置などでは画素部と同一の基板上に駆動回路部を作製することができるため、部品点数を削減することができる。
【０２８５】
なお、本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【実施例１】
【０２８６】
近年、ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置として、無線チップが脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の授受により、データ入出力を行うことができる。
【０２８７】
無線チップの応用分野としては、例えば、流通業界における商品管理が挙げられる。現状では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、光学的な遮蔽物があるとデータを読み取ることができない。
【０２８８】
一方、無線チップでは、無線でデータを読み取るため、光学的な遮蔽物があっても電波が遮蔽されない限り、データを読み取ることができる。従って、商品管理の効率化、低コスト化などを実現できる。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が可能である。
【０２８９】
無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が可能になる。これには、復号化及び暗号化の処理をハードウェア的に処理する方式、ソフトウェア的に処理する方式、ハードウェア及びソフトウェアを併用する方式が知られている。
【０２９０】
ハードウェア的に処理する方式では、復号化や暗号化を行う専用回路で演算回路を構成する。
【０２９１】
ソフトウェア的に処理する方式では、ＣＰＵと大規模メモリとで演算回路を構成し、復号化プログラムや暗号化プログラムをＣＰＵで実行する。
【０２９２】
ハードウェア及びソフトウェアを併用する方式では、専用回路、ＣＰＵ及びメモリ回路で演算回路を構成し、専用回路で復号化や暗号化のための演算処理の一部分を行い、残りの演算処理をソフトウェア的にＣＰＵで処理する。
【０２９３】
これら、いずれの方式も無線チップに大容量のメモリ回路を搭載することが要求される。本発明の一態様を適用することにより、メモリ回路の大容量化に伴う消費電力の上昇を回避することができる。
【０２９４】
本実施例では、ＣＰＵ、専用回路及びメモリ回路を備えた半導体装置の例として、暗号処理機能を有する無線チップについて説明する。図９は、無線チップのブロック図である。
【０２９５】
図９を用いて無線チップのブロック構成を説明する。無線チップ２６０１は、演算回路２６０６とアナログ部２６１５を含んで構成される。
【０２９６】
演算回路２６０６は、ＣＰＵ２６０２、ＲＯＭ２６０３、ＲＡＭ２６０４及びコントローラ２６０５を有する。
【０２９７】
アナログ部２６１５は、アンテナ２６０７、共振回路２６０８、電源回路２６０９、リセット回路２６１０、クロック生成回路２６１１、復調回路２６１２、変調回路２６１３及び電源管理回路２６１４を有する。
【０２９８】
ＲＯＭ２６０３に実施の形態１乃至３で示したメモリ回路を適用することで、無線チップ全体の消費電力を効果的に低減することができる。また、ＲＡＭ２６０４に実施の形態４で示したメモリ回路を適用することで、無線チップ全体の消費電力を効果的に低減することができる。また、消費電力を低減することで、無線チップの発熱を低減することができる。
【０２９９】
コントローラ２６０５は、ＣＰＵインタフェース（ＣＰＵＩＦ）２６１６、制御レジスタ２６１７、コード抽出回路２６１８及び符号化回路２６１９を有する。
【０３００】
なお、図９では、説明の簡単化のため、通信信号を受信信号２６２０と送信信号２６２１に分けて示したが、実際には、両者は一体とされた信号であり、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２によって復調される。また、送信信号２６２１は、変調回路２６１３によって変調された後、アンテナ２６０７から送信される。
【０３０１】
通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力が生じる。誘導起電力は、電源回路２６０９における電気容量により保持されるとともに安定化され、無線チップ２６０１の各回路に電源電圧として供給される。
【０３０２】
リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。
【０３０３】
クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。
【０３０４】
復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を"０"／"１"の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。
【０３０５】
変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が"０"の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。
【０３０６】
電源管理回路２６１４は、電源回路２６０９から演算回路２６０６に供給される電源電圧、または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１を制御する信号を生成する。
【０３０７】
本実施例における無線チップの動作を説明する。
【０３０８】
まず、リーダ／ライタより送信された受信信号２６２０により、無線チップ２６０１が暗号文データを含む受信信号２６２０を受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。
【０３０９】
ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【０３１０】
続いて、演算回路２６０６において、ＣＰＵ２６０２がＲＯＭ２６０３に格納された暗号解読プログラムに従って、ＲＯＭ２６０３に予め格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。
【０３１１】
なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。
【０３１２】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。
【０３１３】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。
【０３１４】
例えば、他の演算方式には、ハードウェア的に処理する方式やハードウェア及びソフトウェアを併用する方式がある。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェアおよびソフトウェアを併用する方式では、専用回路、ＣＰＵ及びメモリ回路で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理ソフトウェア的にＣＰＵで処理すれば良い。
【０３１５】
なお、本実施例は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【実施例２】
【０３１６】
本実施例では、実施例１で説明した無線チップとして機能する半導体装置３０００の使用方法を説明する。
【０３１７】
無線チップの用途は広範に渡る。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１２（Ａ）参照）、包装用容器類（包装紙やボトル等、図１２（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１２（Ｂ）参照）、乗り物類（自転車等、図１２（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１２（Ｅ）、図１２（Ｆ）参照）等の物品に設けて使用することができる。
【０３１８】
本発明の一態様である半導体装置３０００は、記憶素子を有し、プリント基板に実装、または物品の表面への貼付や物品の内部に埋め込むことにより固定される。例えば、本であれば紙に埋め込めば良い。また、有機樹脂からなる容器であれば当該有機樹脂に埋め込めば良い。
【０３１９】
本発明の一態様である半導体装置３０００を紙幣、硬貨、有価証券類、無記名債券類、証書類等に設けることにより、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の一態様である半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。
【０３２０】
なお、本実施例は、他の実施の形態および他の実施例と適宜に組み合わせることができる。
【符号の説明】
【０３２１】
１０１    ワード線
１０２    ワード線
１０３    ビット線
１０４    ビット線
１０５    プリチャージ線
１０６    メモリセル
１０７    メモリセル
１０８    メモリセル
１０９    メモリセル
１１０    プリチャージ回路
１１１    プリチャージ回路
１１４    トランジスタ
１１８    プリチャージ用トランジスタ
１１９    プリチャージ用トランジスタ
１２４    バッファ１２５    バッファ
１２６    メモリ出力線
１２７    メモリ出力線
１３０    電源線
１４４    インバータ
１４５    インバータ
１５１    ＣＰＵ
１５２    メインメモリ
１５３    入出力インタフェース
１５４    ＲＯＭ
１５５    ＲＡＭ
１５６    アドレスバス
１５７    データバス
１５８    コントローラバス
２０１    電位
２０２    電位
２０３    電位
２０４    電位
２０５    電位
２０６    電位
２０７    電位
２０８    プリチャージ信号期間
２０９    ワード信号期間
２１０    データ保持期間
２１１    プリチャージ信号期間
２１２    ワード信号期間
２１３    データ保持期間
５０１    電位
５０２    電位
５０３    電位
５０４    電位
５０５    電位
５０６    電位
５０７    電位
５０８    プリチャージ信号期間
５０９    ワード信号期間
５１０    データ保持期間
５１１    プリチャージ信号期間
５１２    ワード信号期間
５１３    データ保持期間
６０６    メモリセル
６０７    メモリセル
６０８    メモリセル
６０９    メモリセル
６１６    トランジスタ
６１７    トランジスタ
６１８    トランジスタ
６１９    トランジスタ
７０６    メモリセル
７０７    メモリセル
７０８    メモリセル
７０９    メモリセル
７１８    メモリトランジスタ
７１９    メモリトランジスタ
８０１    メインメモリ
８０２    専用回路
８０３    入出力インタフェース
８０４    アドレスバス
８０５    データバス
８０６    コントローラバス
８１０    演算回路
８１１    ＣＰＵ
８１２    専用回路
８１３    メインメモリ
８１４    ＲＯＭ
８１５    ＲＡＭ
８１６    入出力インタフェース
８１７    アドレスバス
８１８    データバス
８１９    コントローラバス
１１０３    ビット線
１１２０    インバータ
１１２１    インバータ
１１３０    インバータ
１１３１    ｐ型トランジスタ
２４００    基板
２４０１    ゲート電極層
２４０２    ゲート絶縁層
２４０３    酸化物半導体層
２４０５ａ    ソース電極層
２４０５ｂ    ドレイン電極層
２４０７    絶縁層
２４０９    保護絶縁層
２４２７    絶縁層
２４３６ａ    配線層
２４３６ｂ    配線層
２４３７    絶縁層
２５０５    基板
２５０６    保護絶縁層
２５０７    ゲート絶縁層
２５１０    トランジスタ
２５１１    ゲート電極層
２５１５ａ    ソース電極層
２５１５ｂ    ドレイン電極層
２５１６    絶縁層
２５３０    酸化物半導体膜
２５３１    酸化物半導体層
２６０１    無線チップ
２６０２    ＣＰＵ
２６０３    ＲＯＭ
２６０４    ＲＡＭ
２６０５    コントローラ
２６０６    演算回路
２６０７    アンテナ
２６０８    共振回路
２６０９    電源回路
２６１０    リセット回路
２６１１    クロック生成回路
２６１２    復調回路
２６１３    変調回路
２６１４    電源管理回路
２６１５    アナログ部
２６１６    ＣＰＵＩＦ
２６１７    制御レジスタ
２６１８    コード抽出回路
２６１９    符号化回路
２６２０    受信信号
２６２１    送信信号
２６２２    受信データ
２６２３    送信データ
２６２４    秘密鍵
３０００    半導体装置
３４１０    トランジスタ
３４２０    トランジスタ
３４３０    トランジスタ
３４４０    トランジスタ
【図１】
0005976155.tif 000002
【図２】
0005976155.tif 000003
【図３】
0005976155.tif 000004
【図４】
0005976155.tif 000005
【図５】
0005976155.tif 000006
【図６】
0005976155.tif 000007
【図７】
0005976155.tif 000008
【図８】
0005976155.tif 000009
【図９】
0005976155.tif 000010
【図１０】
0005976155.tif 000011
【図１１】
0005976155.tif 000012
【図１２】
0005976155.tif 000013
【図１３】
0005976155.tif 000014