(57)【特許請求の範囲】
【請求項１】
共振ゲートとソース電極およびドレイン電極とを備える半導体ＦＥＴであって、前記共振ゲートは、共振ゲートセグメントと直列または並列に接続される、一体式に構築された受動素子を含み、前記共振ゲートセグメントは、前記共振ゲートを１つまたは複数の予め決められた周波数で電磁的に共振させることを特徴とする半導体ＦＥＴ。
【請求項２】
前記受動素子は、セラミック誘電体を含むことを特徴とする請求項１に記載のＦＥＴ。
【請求項３】
前記誘電体は、−４０℃から＋１２０℃までの温度範囲に亘って１％以内で変動する誘電率又は透磁率を有することを特徴とする請求項２に記載のＦＥＴ。
【請求項４】
前記共振ゲートの全体的な入力キャパシタンスを減らす集中キャパシタンスを形成するために、１つまたは複数の共振ゲートセグメントと直列に電気接続される複数の埋込み式容量回路素子をさらに含むことを特徴とする請求項１に記載のＦＥＴ。
【請求項５】
前記共振ゲートは、互いに反応的に結合する隣接して位置決めされたセグメントを有することを特徴とする請求項１に記載のＦＥＴ。
【請求項６】
前記共振ゲートの隣接して位置決めされるセグメント間のリアクティブ結合に影響を与えるように一体式に構築される誘電体をさらに備えることを特徴とする請求項５に記載のＦＥＴ。
【請求項７】
前記共振ゲートは、細長い共振伝送線路を形成することを特徴とする請求項１に記載のＦＥＴ。
【請求項８】
前記共振ゲートのセグメントと共同して前記細長い共振伝送線路を形成するために、前記共振ゲート内に一体式に構築される受動素子および抵抗素子をさらに備え、前記細長い伝送線路は、予め決められた１つまたは複数の周波数において共振することを特徴とする請求項７に記載のＦＥＴ。
【請求項９】
前記抵抗素子は、前記共振伝送線路を終端処理するために位置決めされることを特徴とする請求項８に記載のＦＥＴ。
【請求項１０】
前記共振ゲート内部の１つまたは複数の抵抗素子は、前記共振ゲートの帯域幅を制御するように適合化されることを特徴とする請求項８に記載のＦＥＴ。
【請求項１１】
ゲート電極は、ゲート幅対ゲート長比≧１００を有することを特徴とする請求項１に記載のＦＥＴ。
【請求項１２】
前記ゲート幅対ゲート長比は、千対１、１万対１、１０万対１または１００万対１の何れかより大きいことを特徴とする請求項１に記載のＦＥＴ。
【請求項１３】
前記共振ゲートは、蛇行路を有するように構築されることを特徴とする請求項１に記載のＦＥＴ。
【請求項１４】
前記蛇行路は、前記共振ゲートの隣接するセグメント間の電磁結合を誘導することを特徴とする請求項１３に記載のＦＥＴ。
【請求項１５】
前記蛇行路はフラクタル幾何学に従うことを特徴とする請求項１３に記載のＦＥＴ。
【請求項１６】
前記ＦＥＴと共にモノリシック構造体に集積される電力管理モジュールをさらに備えることを特徴とする請求項１に記載のＦＥＴ。
【請求項１７】
集積される前記ＦＥＴおよび前記電力管理モジュールは、シリコン、シリコンゲルマニウムまたはＩＩＩ−Ｖ族化合物半導体上に形成されることを特徴とする請求項１６に記載のＦＥＴ。
【請求項１８】
前記ＦＥＴは、ＤＤＭＯＳ、超接合もしくはＩＧＢＴ縦型ＦＥＴまたは表面ＦＥＴであることを特徴とする請求項１に記載のＦＥＴ。
【請求項１９】
請求項１に記載のＦＥＴを備えることを特徴とする電力管理モジュール。
【請求項２０】
前記共振ゲートの共振周波数は、前記電力管理モジュールにおいて使用されるスイッチング周波数に一致することを特徴とする請求項１９に記載の電力管理モジュール。
【請求項２１】
請求項１に記載のＦＥＴを備えることを特徴とするシリコンキャリア。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１０年８月２３日に出願された「完全集積型高出力シリコン・チップ・キャリア」と題する米国仮特許出願第６１／３７５，８９４号の優先権を主張するものである。
【０００２】
本発明は、具体的には、デバイスを介する電流負荷を切換するために使用される予め決められた周波数または望ましい周波数帯においてゲートを共振させる、電界効果トランジスタ（「ＦＥＴ」）の細長いゲート内への受動回路素子の集積化に関する。本発明は、概して、完全集積型電力管理モジュールのパワーＦＥＴ内への、または表面を介して電気接続される追加的な半導体ダイ間のデータ転送を管理するために使用される半導体キャリアの一部である回路内への、共振トランジスタゲートの集積化に関する。
【背景技術】
【０００３】
パワーＦＥＴは、ＤＣ−ＤＣ変換器、ＡＣ−ＤＣインバータまたはＡＣ変圧器における電圧および／または電流を調節するために使用される多くの電力管理回路において制限コンポーネントとなっている。ここ数十年、集積回路の「トランジスタのサイズ縮小」と歩調を合わせるべくパワーＦＥＴの出力電流およびスイッチング速度を増強するために、多大な労力が注がれてきた。トランジスタの小型化は、システムスイッチング速度、および集積回路内のトランジスタ密度を高める。密度が高くなれば、単一の半導体チップに格段に多いトランジスタを組み込むことができるようになり、より大きい動作電流が必要とされることになる。同様に、トランジスタサイズの小型化は、システムの動作速度も高める。より高いスイッチング速度におけるより大きい電流という組み合わせを供給できないことは、多くのシステムを「電力不足」のままにする。これは、必要とされる電流を適度により高速で供給できないことにより外部メモリ回路との高信頼データ転送が損なわれるマルチコアマイクロプロセッサにおいて、特に顕著である。この欠陥の結果、プロセッサコアは、典型的には２５％〜３０％の利用率で動作する。プロセッサコアが並列に構成される場合、この問題はより深刻になる。例えば、１６コアのマイクロプロセッサアレイは、十分な電力リフレッシュ循環に起因して４コアのマイクロプロセッサアレイより遅速で機能する。したがって、任意に高い電流が任意に高いスイッチング速度で切換されることを有効化するパワーＦＥＴを開発することにより、電力効率を高めることが望ましい。より高いスイッチング速度および電流レベルはパワーＦＥＴにとって特異的な利点であるが、４００ＭＨｚを超える、または明確な周波数帯に渡るスイッチング速度を有効化する方法が、他の多くのＦＥＴアプリケーションに有効に適用される可能性もある。したがって、ＦＥＴのスイッチング速度および／または電流出力を調整するための一般化された方法も望ましい。
【０００４】
高効率切換モード電力管理デバイスと１つまたは複数のプロセッサセルとのコ・ロケーションもまた、遙かに短い相互接続回路を介する全体的なシステム電力損失を減らす。したがって、電力管理を同一場所に計算ダイに直近して配置することによりプロセッサコアへの給電効率を向上させる方法および装置は、マイクロプロセッサアレイの利用強化および高速計算システムの動作効率向上を可能にしかつこれらにとって望ましい。
【０００５】
パワーＦＥＴのスイッチング速度を高めるための手法の多くは、トランジスタゲートのキャパシタンスを減らすことに注力してきている。これは、概して、ゲート電極を小型化すること、およびトランジスタ接合部内に、より精巧な電子ドープ構成を用いることによって行われる。この先行技術のこれらのエレメントにおける重大な欠点は熱の発生量が増すことにあるが、これは望ましくなく、よって近傍の半導体デバイスのパフォーマンスを保護するために適切に管理されなければならない。より小さいゲート構造体はキャパシタンスを下げるが、高電流を達成するためにトランジスタ接合部を介して流れる電流密度を高めもし、これにより、熱の発生は、計算半導体ダイに近接する電力管理のコ・ロケーションを妨げるレベルまで増大する。より高い電流レベルは、より高いレベルの抵抗損失によって発生する過剰な熱を排出するために、システムに熱管理機構を追加することを必要とする場合が多い。追加的な、またはより精巧な熱管理要件により、全体システムのコストおよび設計の複雑さが増大する。先行技術によるソリューションは、パワーＦＥＴのトランジスタ接合部のＯＮ抵抗を減らす改良されたドープ技術を進歩させる。しかしながら、提案されたソリューションは単独では、ＯＮ抵抗を、電力管理システムがアクティブなシステムデバイスとモノリシックに統合されること、または前記システムデバイスに近接して配置されることを可能にするに足る、または電力管理システムから熱管理デバイスを減らす、または取り除くことを可能にするに足る低レベルまで低減しない。これは、離散的なコンポーネントから組み立てられる電力管理システム特有の問題点である。したがって、パワーＦＥＴのＯＮ抵抗を、電力管理デバイスにおける熱管理システムを減らす、または取り除くレベルにまで桁違いに減らすこともまた望ましい。
【０００６】
多くの電力管理システムは、頻繁な、または予測不可能な機械的衝撃を受ける可動プラットフォーム内で利用される。プリント基板上に表面実装型受動素子（抵抗器、キャパシタ、インダクタ）を１つまたは複数の半導体ダイと電気連通式に電気的に相互接続するためには、はんだ接合が使用される。最新の環境基準を達成するために使用される鉛フリーはんだは、取って代わりつつある鉛ベースはんだの機械的結着性を保有しない。はんだ接合における破面は、可動システムにおける現場故障の主たる原因である。さらに、電力管理デバイスにおけるはんだ接合の破損は、予定外の保全に起因して航空機を地上に留める主たる原因でもある。したがって、半導体ダイ上に全てのコンポーネントをモノリシックに集積することによって電力管理システムからはんだ接合を取り除く方法も有益であり、かつ本発明の望ましい目的である。
【０００７】
１．先行技術の説明
ヨシモチの「高速パワーＭＯＳＦＥＴ」と題する米国特許第７，４５９，７４９号明細書は、パワーＦＥＴのスイッチング速度を高めるために、チャネル内蔵ゲート構造体に低抵抗層を装着する。
【０００８】
ＤｉｓｎｅｙおよびＧｒａｂｏｗｓｋｉの「高速スイッチング速度のための横型パワーＭＯＳＦＥＴ」と題する米国特許第７，１１５，９５８号明細書は、高電圧パワートランジスタ内のゲート信号の伝搬を増進するために、横型電界効果トランジスタのゲート構造体でフィールドプレートを用いることを教示している。
【０００９】
サイトウおよびオオムラの「パワー半導体デバイス」と題する米国特許第６，９６７，３７４号明細書は、「ソフトスイッチング式」動作モードを達成するために、ショットキ・バリア・ダイオードと並列に電気接続されるパワーＭＯＳＦＥＴの使用を介して電力切換エレメントのＯＮ抵抗を低減する方法を教示し、ＭＯＳＦＥＴ超接合ドープ構成の様々な実施形態を開示している。
【００１０】
ＰａｒｋｅｒおよびＴａｎｇｈｅの「高電流高速度動作のための非対称ＭＯＳＦＥＴ配置」と題する米国特許第６，６３０，７１５号明細書は、ドレインおよびゲート電極の上部にソース電極をオーバーレイする金属化層を複数用いて表面ＦＥＴをより高い電流および速度で変調し、かつ具体的には、容量結合を最小限に抑えかつエレクトロマイグレーションに起因する故障モードを軽減する電流の流れを最大化する金属化配置を開示している。
【００１１】
Ｐａｒｋｓの「共振ゲートドライバ」と題する米国特許第６，４７７，０６５号明細書は、１つまたは複数の縦型電界効果トランジスタのゲートを駆動するための共振回路の使用を開示している。
【００１２】
Ｃａｌａｆｕｔの「トレンチ技術を用いるフィールド結合パワーＭＯＳＦＥＴのバスアーキテクチャ」と題する米国特許第６，３９６，１０２号明細書は、ホットキャリアの発生を抑制するために複数のゲートトレンチをパワーＭＯＳＦＥＴのゲート信号バス内に装着することで、ゲート信号バスの電圧処理能力が向上することを開示している。
【００１３】
ＨｓｈｉｅｈおよびＳｏの「単純化されたプロセスにより製造される耐久性が強化された高速ＭＯＳＦＥＴパワーデバイス」と題する米国特許第６，０２５，２３０号明細書は、ゲートキャパシタンスを低減することによって、縦型パワーＦＥＴがより速いスイッチング速度で動作できるようにする製造方法および電子ドープパターンを開示している。
【００１４】
サカモトおよびヨシダの「絶縁ゲート型トランジスタを有する半導体回路デバイス」と題する米国特許第５，９０３，０３４号明細書は、同一の半導体ダイ内に２つのシステムが埋め込まれる場合にパワーＦＥＴを変調する制御回路内の寄生キャパシタンスを低減するための抵抗素子、容量素子およびリアクタンス素子（トランジスタ／ダイオード）の使用を教示している。
【００１５】
Ｍｅｙｅｒ他の「単一の狭ゲート電極を有する帯域間横型共振トンネリングトランジスタの形成方法」と題する米国特許第５，６６５，６１８号明細書は、狭間隙ナノ構造体における共振トンネリングプロセスを利用して、量子ワイヤ上に横型トランジスタを形成する量子効果素子を開示している。
【００１６】
Ｄａｎｓｋｙ他の「高速バイポーラ電界効果トランジスタ（ＢＩ−ＦＥＴ）回路」と題する米国特許第５，２８７，０１６号明細書は、複数のトランジスタおよび相補クロックを用いて、低減された電力損でより速いスイッチング速度を達成する。
【００１７】
ＢａｌｌｇａおよびＳｃｈｌｅｃｔの「パワートランジスタ構造体の高速内蔵反平行ショットキダイオード」と題する米国特許第４，９６７，２４３号明細書は、回復特性を向上させかつデバイスを介して逆電流を導くことによる順電圧過渡オーバーシュートを防止するために、内蔵ショットキダイオードをトランジスタと反平行に接続して組み込む。
【００１８】
Ｎａｔｈａｎｓｏｎ他の「共振部材に加えて定位置電気浮遊型ゲート電極を有する共振ゲートトランジスタ」と題する米国特許第３，５９０，３４３号明細書は、機械的共振によりトランジスタゲート内の電流変調を制御するために、カンチレバー等の振動部材を利用する。
【００１９】
Ａｂｅｌｅ他の「微小共振器」と題する米国特許出願第１２／８５０，１２６号明細書は、トランジスタゲート内への微小機械的共振器の装着を開示している。
【００２０】
ＷｅｉｎｓｔｅｉｎおよびＢｈａｖｅの「共振体トランジスタおよび発振器」と題する米国特許出願第１２／８１１，５５２号明細書は、共振体、または誘電物質で充填される場合もされない場合もある共振空胴を反転および／または蓄積ゲートと結合して、トランジスタ機能を作り出す方法を開示している。
【００２１】
ＤｉｓｎｅｙおよびＨｓｉｎｇの「超接合を有するパワーデバイスと関連の製造方法」と題する米国特許出願第１２／５７６，１５０号明細書は、デバイスのＯＮ抵抗を減らすための「超接合」を含む縦型パワーＦＥＴを形成するための製造方法を開示している。
【００２２】
Ｇａｏ他の「超接合トレンチパワーＭＯＳＦＥＴデバイスの製造」と題する米国特許出願第１２／５４９，１９０号明細書は、デバイスの効率を高めるためにＯＮ抵抗が低減されかつ絶縁破壊電圧が改善された超接合パワーＦＥＴを製造する方法を開示している。
【００２３】
マスダおよびモリの「周波数同調性を有する共振回路」と題する米国特許出願第１２／１２７，７８２号明細書は、１つの半導体チップにキャパシタおよびインダクタを集積して、半導体チップ内にコロケートされる増幅器またはジャイレータ等の１つまたは複数のトランスコンダクタンス素子を変調する信号を制御する共振回路を形成することを開示している。
【００２４】
２．用語の定義
本明細書において、「能動素子」という用語は、動作するための電力を必要としかつ電力利得を生み出すことができる電気回路の一素子としてのその従来の定義を指すものと理解される。
【００２５】
本明細書において、「非晶質物質」という用語は、原子の周期格子を含まない、または中距離（数十ナノメートルを超える距離）から長距離（数百ナノメートルを超える距離）までの結晶秩序を欠く物質を意味するものと理解される。
【００２６】
本明細書において、「バケット」という用語は、集積回路（「ＩＣ」）がその中で動作するように設計される全体的な信号公差範囲に含まれる信号パラメータ（電圧、周波数、他）の具体的なサブセットにおいて所望の機能性能を提供するように調整されるＩＣ上のトランジスタバンクを指すものと理解される。
【００２７】
本明細書において、「化学的複雑性」、「組成の複雑性」、「化学的に複雑な」または「組成的に複雑な」という用語は、金属または超合金、化合物半導体、または周期表からの３つ以上の元素より成るセラミック等の物質を指すものと理解される。
【００２８】
本明細書において、「チップキャリア」という用語は、配線エレメントと、チップキャリア表面に実装される１つまたは複数の集積回路とこれらの集積回路が接続され得るより大きい電気システムとの間で電気信号をルーティングする能動素子とを含む、半導体基板内に埋め込まれる相互接続構造体を指すものと理解される。
【００２９】
本明細書において、「ＤＤＭＯＳＦＥＴ」という用語は、金属酸化物半導体インタフェースを用いて電流を変調する電界効果トランジスタに関連するドーパント二重拡散プロファイルとしてのその従来的な意味を指す。
【００３０】
本明細書において、「不連続組立て」または「不連続式に組み立てられる」という用語は、最終組立ての不連続エレメントを個々に備える複数の既製部品の組立てを介する一実施形態の連続構築を意味するものと理解される。
【００３１】
本明細書において、「エレクトロセラミック」という用語は、印加される電気的または磁気的刺激のフィールド密度を増強するロバストな誘電性を有する複雑なセラミック材料であるとするその従来の定義を意味するものと理解される。
【００３２】
本明細書において、「ｅｍｆ」という用語は、動電力であるとするその従来の定義を意味するものと理解される。
【００３３】
本明細書において、「ＥＭＩ」という用語は、電磁干渉であるとするその従来の定義を意味するものと理解される。
【００３４】
本明細書において、「ＦＥＴ」という用語は、絶縁ゲート電極に印加される電圧が、ソース電極とドレイン電極との間の電流を変調するために使用される絶縁体を介して電界を誘導する、一般的に認められているその電界効果トランジスタという定義を指すものと理解される。
【００３５】
本明細書において、「ＩＧＢＴ」という用語は、絶縁ゲート・バイポーラ・トランジスタとしてのその従来の意味を指す。
【００３６】
本明細書において、「集積回路」という用語は、多数、極めて多数または超多数のトランジスタ素子が中に埋め込まれている半導体チップを意味するものと理解される。
【００３７】
本明細書において、液体化学堆積を示す「ＬＣＤ」という用語は、液体前駆体溶液を用いて任意の組成的または化学的複雑性物質を、原子レベルの化学的均一性およびナノスケールサイズまで制御可能な微細構造を有する非晶質の積層体または独立体として、または結晶性の積層体または独立体として製造するための方法を意味するものと理解される。
【００３８】
本明細書において、「液体前駆体溶液」という用語は、炭化水素分子の溶液であって、溶解された後に炭化水素分子の有機酸塩となる場合もならない場合もある可溶性有機金属化合物をも含む炭化水素分子溶液を意味するものと理解される。
【００３９】
本明細書において、「微細構造」という用語は、材料物質を形成する結晶粒の元素組成および物理的大きさを定義するものと理解される。
【００４０】
本明細書において、「ＭＩＳＦＥＴ」という用語は、金属−絶縁体−半導体電界効果トランジスタを指すその従来の定義を意味するものと理解される。
【００４１】
本明細書において、「不整合材料」という用語は、異なる結晶格子構造または５％以上異なる格子定数および／または１０％以上異なる熱膨張係数を有する２つの物質を定義するものと理解される。
【００４２】
本明細書において、「ＭＯＳＦＥＴ」という用語は、金属−酸化物−シリコン電界効果トランジスタを指すその従来の定義を意味するものと理解される。
【００４３】
本明細書において、「ナノスケール」という用語は、１ナノメートル（ｎｍ）から数百ナノメートル（ｎｍ）までの範囲の長さで測定される物理的大きさを定義するものと理解される。
【００４４】
本明細書において、「パワーＦＥＴ」という用語は、大信号垂直構成型ＭＯＳＦＥＴに対して一般に認められている定義を指すものと理解され、マルチチャネル（ＭＵＣＨＦＥＴ）、Ｖ溝ＭＯＳＦＥＴ、切頂Ｖ溝ＭＯＳＦＥＴ、二重拡散ＤＭＯＳＦＥＴ、超接合、ヘテロ接合ＦＥＴまたはＨＥＴＦＥＴおよび絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）が含まれる。
【００４５】
本明細書において、「横型ＦＥＴ」としても知られる「表面ＦＥＴ」という用語は、装着される電極、および半導体層の表面上および半導体層内部にパターン化される電子ドーパントプロファイルを用いて半導体層表面に渡る電流の流れを変調する、電界効果トランジスタとしてのその従来の定義によって理解される。
【００４６】
本明細書において、「標準動作温度」という用語は、−４０℃から＋１２５℃までの間の温度範囲を意味するものと理解される。
【００４７】
本明細書において、「厳密公差」または「臨界公差」という用語は、標準動作温度に渡る定格設計値からの変動が±１％未満であるキャパシタンス、インダクタンスまたは抵抗等の性能値を意味するものと理解される。
【００４８】
これまでに述べた論考に鑑みて、パワーＦＥＴまたは任意のＦＥＴの性能を、これが任意に高い電流レベルを任意に高いスイッチング速度で変調できるようにすることで向上させること、または任意のスイッチング周波数または周波数帯で効率的な動作を達成することが有益であると思われる。本発明は、電力管理モジュールまたは完全集積型半導体キャリアと電気連通しているグラフィック・プロセッサ・ユニット（ＧＰＵ）またはセントラル・プロセッサ・ユニット（ＣＰＵ）またはメモリユニットを含む、コロケートされた半導体ダイの動作効率を向上させるための、共振トランジスタゲートを製造する方法、および低損失、高電力、高速切換モードの電力管理モジュールまたは半導体キャリアへのそのモノリシックな集積化を教示するものである。
【先行技術文献】
【特許文献】
【００４９】
【特許文献１】米国特許第７，４５９，７４９号明細書
【特許文献２】米国特許第７，１１５，９５８号明細書
【特許文献３】米国特許第６，９６７，３７４号明細書
【特許文献４】米国特許第６，６３０，７１５号明細書
【特許文献５】米国特許第６，４７７，０６５号明細書
【特許文献６】米国特許第６，３９６，１０２号明細書
【特許文献７】米国特許第６，０２５，２３０号明細書
【特許文献８】米国特許第５，９０３，０３４号明細書
【特許文献９】米国特許第５，６６５，６１８号明細書
【特許文献１０】米国特許第５，２８７，０１６号明細書
【特許文献１１】米国特許第４，９６７，２４３号明細書
【特許文献１２】米国特許第３，５９０，３４３号明細書
【特許文献１３】米国特許出願第１２／８５０，１２６号明細書
【特許文献１４】米国特許出願第１２／８１１，５５２号明細書
【特許文献１５】米国特許出願第１２／５７６，１５０号明細書
【特許文献１６】米国特許出願第１２／５４９，１９０号明細書
【特許文献１７】米国特許出願第１２／１２７，７８２号明細書
【発明の概要】
【００５０】
本発明は、概して、パワーＦＥＴまたは他の任意のＦＥＴのスイッチング速度を調整しかつ／または電流出力を増強するための方法、ならびに臨界公差内で動作する受動素子をその表面上に集積している電力管理モジュールまたは半導体チップキャリア内への共振トランジスタゲートのモノリシックな集積化に関し、具体的には、ある特定の周波数もしくは周波数帯で共振する集中ＲＬＣ回路または分散ネットワークを形成するために様々な方法で電気接続される、ゲート構造体内に埋め込まれた受動回路素子、具体的には厳密公差受動回路素子を含む共振トランジスタゲートの構築に関する。
【００５１】
本発明の一実施形態は、共振ゲートとソース電極およびドレイン電極とを備える半導体ＦＥＴを提供し、共振ゲートは、１つまたは複数の予め決められた周波数で電磁的に共振する。共振ゲートは、共振ゲートセグメントと直列または並列に接続される、一体式に構築されるリアクティブ素子を含んでもよい。リアクティブ素子は、セラミック誘電体を含んでもよい。誘電体は、−４０℃から＋１２０℃までの温度範囲に渡って≦±１％で変わる誘電特性を有してもよい。
【００５２】
ＦＥＴは、共振ゲートの全体的な入力キャパシタンスを減らす集中キャパシタンスを形成するために、１つまたは複数の共振ゲートセグメントと直列に電気接続される複数の埋込み式容量回路素子をさらに含んでもよい。共振ゲートは、互いに反応的に結合する隣接して位置決めされたセグメントを有してもよい。ＦＥＴは、共振ゲートの隣接して位置決めされるセグメント間のリアクティブ結合に影響を与えるように一体式に構築される誘電体をさらに備えてもよい。
【００５３】
共振ゲートは、細長い共振伝送線路を形成してもよい。ＦＥＴは、共振ゲートのセグメントと共同して細長い共振伝送線路を形成するために、共振ゲート内に一体式に構築されるリアクティブ素子および抵抗素子をさらに備えてもよく、この細長い伝送線路は、予め決められた１つまたは複数の周波数において共振する。抵抗素子は、共振伝送線路を終端処理するために位置決めされてもよい。共振ゲート内部の１つまたは複数の抵抗素子は、共振ゲートの帯域幅を制御するように適合化されてもよい。
【００５４】
ゲート電極は、ゲート幅対ゲート長比≧１００を有してもよい。ゲート幅対ゲート長比は、千対１、１万対１、１０万対１または１００万対１の何れかより大きくてもよい。
【００５５】
共振ゲートは、蛇行路を有するように構築されてもよい。蛇行路は、共振ゲートの隣接するセグメント間の電磁結合を誘導してもよい。平行する瞬時電流ベクトルアラインメントを有する隣接する共振ゲートセグメント沿いには、誘導性リアクティブ負荷が形成されてもよい。反平行の瞬時電流ベクトルアラインメントを有する隣接する共振ゲートセグメント沿いには、容量性リアクティブ負荷が形成されてもよい。蛇行路は、フラクタル幾何学に従ってもよい。
【００５６】
ＦＥＴは、ＦＥＴと共にモノリシック構造体に集積される電力管理モジュールをさらに備えてもよい。集積されるＦＥＴおよびモノリシックな電力管理モジュールは、シリコン、シリコンゲルマニウムまたはＩＩＩ−Ｖ族化合物半導体上に形成されてもよい。ＦＥＴは、ＤＤＭＯＳ、超接合もしくはＩＧＢＴ縦型ＦＥＴまたは表面ＦＥＴであってもよい。
【００５７】
電力管理モジュールは、先に述べたＦＥＴを備えてもよい。共振ゲートの共振周波数は、電力管理モジュールにおいて使用されるスイッチング周波数に一致してもよい。シリコンキャリアは、先に述べたＦＥＴを備えてもよい。
【図面の簡単な説明】
【００５８】
本発明を、添付の図面を参照して例示的に示し、かつ説明する。
【図１Ａ】図１Ａは、ＲＬＣ回路を形成するために使用される、誘電性受動素子を共振ゲート内に埋め込んでいる共振ゲート表面ＦＥＴにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図１Ｂ】図１Ｂは、ＲＬＣ回路を形成するために使用される、誘電性受動素子を共振ゲート内に埋め込んでいる共振ゲート表面ＦＥＴにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図１Ｃ】図１Ｃは、ＲＬＣ回路を形成するために使用される、誘電性受動素子を共振ゲート内に埋め込んでいる共振ゲート表面ＦＥＴにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図１Ｄ】図１Ｄは、この物理的モデルに描かれているＲＬＣ回路の略図である。
【図２Ａ】図２Ａは、ＲＬＣ回路を形成するための、誘電性受動素子を共振ゲート内に埋め込んでいる共振ゲート表面ＦＥＴにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図２Ｂ】図２Ｂは、ＲＬＣ回路を形成するための、誘電性受動素子を共振ゲート内に埋め込んでいる共振ゲート表面ＦＥＴにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図２Ｃ】図２Ｃは、ＲＬＣ回路を形成するための、誘電性受動素子を共振ゲート内に埋め込んでいる共振ゲート表面ＦＥＴにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図３Ａ】図３Ａは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図３Ｂ】図３Ｂは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図３Ｃ】図３Ｃは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図３Ｄ】図３Ｄは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図３Ｅ】図３Ｅは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図３Ｆ】図３Ｆは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図３Ｇ】図３Ｇは、共振ゲートトランジスタを形成するために使用される回路素子を描いている。
【図４Ａ】図４Ａは、直列に構成される受動素子を用いて形成されるＲＬＣ回路の電気回路略図である。
【図４Ｂ】図４Ｂは、並列に構成される受動素子を用いて形成されるＲＬＣ回路の電気回路略図である。
【図５Ａ】図５Ａは、誘電負荷式蛇行共振ゲートトランジスタにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図５Ｂ】図５Ｂは、誘電負荷式蛇行共振ゲートトランジスタにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図５Ｃ】図５Ｃは、誘電負荷式蛇行共振ゲートトランジスタにより変調されるモノリシック電力管理モジュールの物理的設計を示す。
【図５Ｄ】図５Ｄは、この物理的モデルに描かれているＲＬＣ回路の略図である。
【図５Ｅ】図５Ｅは、この物理的モデルに描かれているＲＬＣ回路の略図である。
【図６】図６は、共振トランジスタゲート内に誘電負荷材料を埋め込むことによって形成される共振ゲートトランジスタにより変調されるモノリシック電力管理モジュールを備える半導体キャリアを示す。
【発明を実施するための形態】
【００５９】
本出願は、２０１１年６月２４日に出願されたｄｅ  Ｒｏｃｈｅｍｏｎｔの「縦型ＦＥＴ電力モジュールを有する半導体キャリア」と題する米国特許出願第１３／１６８，９２２号（ｄｅ  Ｒｏｃｈｅｍｏｎｔ‘９２２号）、および２０１１年６月１７日に出願されたｄｅ  Ｒｏｃｈｅｍｏｎｔの「周波数選択性ダイポールアンテナ」と題する米国特許出願第１３／１６３，６５４号（ｄｅ  Ｒｏｃｈｅｍｏｎｔ‘６５４号）との同時係属出願であり、これらは参照により本明細書に含まれる。本出願は、所望の周波数または所望の周波数範囲においてパワーＦＥＴを共振性にするために、トランジスタゲート構造体内に受動素子および／または高い誘電密度のエレクトロセラミック素子を組み入れることを教示している。一つの対応出願（ｄｅ  Ｒｏｃｈｅｍｏｎｔ‘９２２号）は、高電流レベルを変調するために、蛇行巻線により有効化される共振三次元ゲート構造体を用いて高効率の電力管理システムを半導体キャリア上にモノリシック構造体として完全集積するための手段を教示している。もう一つの対応出願（ｄｅ  Ｒｏｃｈｅｍｏｎｔ‘６５４号）は、導電素子を、容量または誘導負荷の局所化領域を引き起こすように折り畳み、折り畳まれた導体の長さに沿った局所化リアクティブ負荷の組み合わせが分散ネットワークフィルタを形成するようにすることで、導電素子を蛇行巻線として形成するための方法を教示している。前記出願は次いで、こうして形成される２つの鏡像蛇行素子が選択周波数に渡って共振性であるダイポールアンテナとしてどのように機能するかを示している。また、対応出願であるｄｅ  Ｒｏｃｈｅｍｏｎｔ‘６５４号は、局所化リアクティブ負荷の結合強度を高める、またはより精確に調整するために、局所化リアクティブ負荷領域内に厳密公差のエレクトロセラミック材料を挿入することも教示している。現行出願は、２０１０年１１月３日に出願されたｄｅ  Ｒｏｃｈｅｍｏｎｔの「完全集積型シリコンキャリアにおける量子ドット電界効果トランジスタおよびその製造方法」と題する米国仮出願第６１／４０９，８４６号明細書（ｄｅ  Ｒｏｃｈｅｍｏｎｔ‘８４６号）との同時係属出願でもあり、前記出願は参照により本明細書に含まれる。
【００６０】
現行出願は、参照により、２００６年６月３０日に出願されたｄｅ  Ｒｏｃｈｅｍｏｎｔの「電気素子および製造方法」と題する米国特許出願第１１／４７９，１５９号明細書（‘１５９号出願）、２００７年１月６日に出願されたｄｅ  Ｒｏｃｈｅｍｏｎｔの「電力管理モジュール」と題する米国特許出願第１１／６２０，０４２号明細書（‘０４２号出願、２０１０年７月２６日に出願されたｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓの「液体化学堆積プロセス装置および実施形態」と題する米国特許出願第１２／８４３，１１２号明細書（‘１１２号出願）および２０１１年６月２日に出願されたｄｅ  Ｒｏｃｈｅｍｏｎｔの「表面ＦＥＴを有するモノリシックＤＣ／ＤＣ電力管理モジュール」と題する米国特許出願第１３／１５２，２２２号明細書（‘２２２号出願）に含まれる全ての内容を組み入れるものである。‘１５９号出願は、ＬＣＤ法が、厳密公差の受動ネットワークを備えるモノリシック集積回路をどのように製造するかを開示している。‘０４２号出願は、液体化学堆積（「ＬＣＤ」）法が、調整可能なインダクタコイルを備えるモノリシック集積電力管理モジュールをどのように製造するかを開示している。‘１１２号出願は、ＬＣＤ法の適用において使用される好適な装置を開示している。‘２２２号出願は、表面ＦＥＴを含む低損失電力管理回路のモノリシックな集積化を教示している。
【００６１】
本発明は、所望の周波数または周波数帯において共振ゲート信号応答を生成するために、ＬＣＤ製造方法を適用して電界効果トランジスタのゲート構造体内に厳密公差の受動回路素子を集積する。大電流の変調は、典型的には、ゲートキャパシタンスを高める大型のゲート構造体を必要とし、これによりスイッチング速度が下がる。大型のゲート構造体は、より多くのエネルギーをゲートに印加してゲートの下に集まる電荷を押し退けることにより、より高速で切換されることが可能である。しかしながら、大型ゲートの下の大量の電荷の押し退けは、多くの最新のマイクロエレクトロニックアプリケーションにおいて所望のスイッチング速度を達成するためにソースからドレインに送られるエネルギーより多いエネルギーを、ゲート電極に印加することを必要とする。この逆説により、デバイスの効率はマイナスになる。本発明の固有の目的の１つは、任意に大きいゲート構造体を有するＦＥＴにおいて、任意に高い周波数（スイッチング速度）で出力されるＦＥＴ電力を変調することにある。さらなる目的の１つは、ＲＬＣ回路を形成すべくゲート内に抵抗性、容量性および誘導性素子を埋め込むことによって高速／高電流電力管理デバイスを生成し、トランジスタゲートを「ゲート共振」状態下で動作できるようにすることにある。ゲートの共振においては、埋め込まれたインダクタンスがゲートおよび任意の埋め込まれたキャパシタのリアクタンスを中和することから、スイッチング応答はたやすい。後にさらに論じるように、ゲート構造体内に埋め込まれる受動回路素子は、ゲートの表面積および内部キャパシタンスに関わらず、ゲートの共振周波数応答を所望の任意のスイッチング速度またはスイッチング周波数帯に整合させるべく調整するために使用される。この共振周波数応答は、ゲート構造体内で選択ロケーションに位置決めされる埋め込まれた受動回路素子の性能値を精確に調整する厳密公差の高密度誘電体を埋め込むことによって達成される。これにより、共振トランジスタゲートは、デバイス内の導体の抵抗およびパターニングのみを制限要素として、パワーＦＥＴが任意に大きい電流を管理できるようにする。デバイス導電素子の形状および元素化学は、高信頼動作を保証するために、抵抗損失およびエレクトロマイグレーションを最小限に抑えるように選択されるべきである。
【００６２】
ＬＣＤ製造方法は、原子レベルの化学的均一性および化学量論的精度を有する組成的に複雑かつ不整合な材料が半導体基板表面上の選択された部位に集積されることを可能にする。ＬＣＤにより使用されるプロセス温度（≦４００℃）は、半導体基板内に埋め込まれる能動素子のドーパントプロファイルを変えない。また、これらの低い堆積温度は、ＬＣＤ堆積物の微細構造がナノスケールの大きさに制限されることも可能にする。ナノスケールの微細構造制御は、可変温度でも安定したままである機能特性を有するエレクトロセラミック組成物を生成するための必要条件である。組み合わされたこれらの属性は、複雑なエレクトロセラミックが、受動回路の集積化を経済的に実行可能なものにするために必要な性能臨界公差を保持する、より高性能の受動素子へと形成されることを可能にする。ＬＣＤ製造技術は、受動素子の動作性能値が、半導体基板内に埋め込まれる能動回路を妨害することなく、標準動作温度に渡ってその所望の性能の±１％内に保持されるように保証することにより、受動素子のモノリシックな集積化を有効化する。
【００６３】
本発明は主として、半導体表面に受動素子または誘電素子としてエレクトロセラミックを配置することにより製造される共振トランジスタゲート構造体の形成に関する。本発明は、半導体基板内の特定のドーピング構造に依存せず、よって、ある特定のアプリケーションに適用される場合、１つのドーピングプロファイルと他のドーピングプロファイルとの相対性により達成される場合もある限界利得の制限なしに、現在知られている任意かつ全てのＦＥＴ接合ドーピングパターンまたは任意の企図されるパワーＦＥＴドーピング構造に適用されることが可能である。
【００６４】
次に、図１Ａ、図１Ｂ、図１Ｃ、図１Ｄおよび図２Ａ、図２Ｂ、図２Ｃを参照して、本発明の主要な実施形態を例示する。図１Ａ、図１Ｂ、図１Ｃは、‘２２２号出願に記述されている方法に類似する方法を用いて、ｐ型半導体１０の表面上に形成されるトロイダルインダクタまたは変圧器コイル３と、コントローラ回路５と、埋込みダイオード７と、出力キャパシタ９とから成るモノリシック電力管理モジュール１を描いている。この特定の例では、共振ゲート表面ＦＥＴ１１は、ソース電極１３とドレイン電極１５との間の電流の流れを変調する。ソース電極は、変圧器コイル３と電気連通している。ドレイン電極１５は、ｐ型半導体１０の裏側でバイア１６を介して電気接地に接触する。共振ゲート表面ＦＥＴ１１は、モノリシック構造体がその上に形成されるｐ型半導体１０内に埋め込まれるｎ型ソース拡散領域２１とドレイン拡散領域２３との間かつこれらの上に、表面ゲート構造体セグメント１９を形成することによって生成される。ゲート電極２５に印加される電圧は、ｐ型半導体１０におけるゲート絶縁体２９の直下に導電チャネル２７を形成し、これにより電流は、ｎ型ソース拡散領域２１とドレイン拡散領域２３との間を通ることができるようになる。ＬＣＤ法は、表面ゲート構造体セグメント１９間に導入される１つまたは複数の埋込み抵抗素子３１、埋込みキャパシタ素子３３および埋込みインダクタ素子３５を備える受動素子を埋め込むために使用される。埋め込まれる受動素子は、直列接続で描かれているが、所与の設計による必要に応じて、表面ゲート構造体セグメント１９に対して互いに直列および／または並列に形成されてもよい。埋め込まれる受動素子（３１、３３、３５）は、表面ゲート構造体セグメント１９と組み合わせて、ゲートを共振伝送線路に変換するために使用される。ゲート信号周波数応答は、所望の周波数または周波数範囲においてゲート信号を共振させるために、ＲＬＣ集中回路または分散ネットワークのフィルタ技術を用いて受動素子（３１、３３、３５）値の組み合わせを選択することにより調整される。図１Ｂにおける断面Ａ−Ａ’に示されているもの等のソース電極１３とドレイン電極１５との間の電流を変調する表面ゲート構造体セグメント１９は、集中ＲＬＣ回路解析では容量素子として扱われる。図１Ｄは、図１Ｃに示されている共振ゲート表面ＦＥＴ１１の回路略図であり、ゲート構造体セグメント１９Ａ、１９Ｂ、１９Ｃおよび埋め込まれる様々な受動素子（３１、３３、３５）が、直列に電気的相互接続されるとどのように伝送線路４０を形成するかを示している。共振伝送線路４０は、１つまたは複数の共振伝送線路セグメント４２Ａ、４２Ｂ、４２Ｃ、４２Ｄより成ってもよく、これらは直列に電気接続される。後にさらに詳しく論じるように、ゲート構造体セグメント１９Ｃが回路から省略され、かつ回路素子１９Ａ、１９Ｂおよび回路素子３３が単一の集中キャパシタに低減されれば、共振特性は、閉じた方程式を用いてより単純に導出されることが可能である。
【００６５】
共振ゲート表面ＦＥＴ１１は、図１Ｄに示されているような直列に接続される共振伝送線路４０を用いて形成される必要はない。後にさらに詳しく例示するように、共振伝送線路は、埋め込まれる様々な受動素子（３１、３３、３５）を並列に接続することによって形成されることも可能である。このような接続は、埋め込まれる様々な受動素子（３１、３３、３５）のうちの１つの電極をソース電極１３と、または互いに電気接触して配置し、残りの電極をゲート構造体セグメント１９と電気接触させることによって行われてもよい。本明細書において、本発明は、共振伝送線路または共振伝送線路セグメントを形成する埋込み受動素子（３１、３３、３５）を直列または並列に電気接続する構成の全ての可能性を包含すると理解される。
【００６６】
図２Ａ、図２Ｂ、図２Ｃは、ｄｅ  Ｒｏｃｈｅｍｏｎｔ‘９２２号に記述されている方法に類似する方法を用いて、電子的にパターン化された多層半導体５８上に形成されるトロイダルインダクタまたは変圧器コイル５１と、コントローラ回路５３と、埋込みダイオード５５と、出力キャパシタ５７とから成る代替のモノリシック電力管理モジュール５０を描いている。本例では、ソース電極６３の下に位置決めされかつソース電極６３から絶縁される共振ゲート縦型ＦＥＴ５９が、ドレイン電極６１とソース電極６３との間の電流の流れを変調する。ソース電極６３は、変圧器コイル５１と電気連通している。図２Ｂは、図示を明確にするためにソース電極６３を取り外して描いた、共振ゲート縦型ＦＥＴ５９の近接平面図である。共振ゲート縦型ＦＥＴ５９は、縦型ゲート構造体セグメント７２間に受動素子（抵抗器６５、キャパシタ６７、６９および／またはインダクタ７１）を挿入することによって形成される。図２Ｃには、縦型ゲート構造体セグメント７２が、断面図Ｂ−Ｂ’で示されている。共振ゲート縦型ＦＥＴ５９の全素子は、後に論じるように受動素子への接地接触が必要とされない限り、非晶質シリカ封止剤（図示を明確にするために示されていない）によってソース電極６３から電気絶縁される。また、縦型ゲート構造体セグメント７２は、複数の並行するソース電極間に、ソース電極６３がゲート構造体（不図示）にオーバーレイしない構成で配置される場合もある。
【００６７】
概して、縦型ＦＥＴは、ドレイン電極６１と、高ドープ（通常、１０１８ｃｍ−３から＞１０１９ｃｍ−３までの範囲の電荷キャリア密度でドープされた）半導体材料を備えるドレイン層７３と、半導体材料および設計上の考察事項に依存して１０１０ｃｍ−３から＜１０１７ｃｍ−３までの範囲の電荷キャリア密度を有する低ドープ（通常、ｎ型）の真性半導体層７５とから成る。真性半導体層７５は、能動接合部を生成するために、バリア拡散領域７７において反対型（通常、ｐ型）のドーパントで選択的にドープされる。拡散領域７７は、溝型に掘られても、代替設計として、超接合（不図示）を形成するために使用されるピラー形にされてもよい。同様に、ドレイン層７３は、従来の二重拡散接合（ＤＤＭＯＳＦＥＴ）を形成するためのｎ型であっても、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を形成するためのｐ型であってもよい。ソース拡散領域７９（通常、電荷キャリア密度＞１０１７ｃｍ−３を有するｎ＋型）は、ソース電極６３とのオーム接触を確立するために形成される。ゲート電極８１に印加される電圧は、ソース電極６３とドレイン層７３との間の電流の流れ８５を変調するために、バリア拡散領域７７内でゲート構造体セグメント７２のゲート絶縁体８４の直下に導電チャネル８３を形成する。
【００６８】
共振ゲート縦型ＦＥＴ５９において、ＬＣＤ法は、１つまたは複数の抵抗素子６５、キャパシタ素子６７、６９およびインダクタ素子７１を備える受動素子を、縦型ゲート構造体セグメント７２間の選択ロケーションに挿入するために使用される。受動素子および直列または並列に関わらずその電気的相互接続の性能値は、ＲＬＣ集中回路または分散ネットワークフィルタ解析の方法を用いて、ゲートを、所望の周波数または周波数帯で最適化（「共振」）される周波数応答を有する共振伝送線路として動作させるように選択される。図２Ｃにおける断面Ｂ−Ｂ’に示されているもの等のソース電極６３とドレイン層７３との間の電流を変調する縦型ゲート構造体セグメント７２は、集中ＲＬＣ回路／分散ネットワーク解析では容量素子として扱われる。縦型ゲート構造体セグメント７２および挿入される受動素子６５、６７、６９、７１は通常、図示を明確にするために諸図には描かれていない、好ましくは非晶質シリカ絶縁物である絶縁物質で封止される。さらに、受動素子６５、６７、６９、７１は、単純に見せるために等しい円弧角度で位置決めされた直列素子として描かれているが、ほとんどの機能設計は、受動素子６５、６７、６９、７１が直列および／または並列に構成されかつ共振ゲート縦型ＦＥＴ５９により一貫したアーク長単位で離隔されることを必要とする。共振ゲート縦型ＦＥＴ５９の共振特性は、図１Ｄに描かれている方法に類似し、かつ後にさらに詳しく論じる方法を用いて決定されることになる。
【００６９】
次に、図３Ａ−図３Ｇを参照して、共振ゲートＦＥＴ１１、５９を形成する受動素子をさらに分かりやすく示す。共振ゲートトランジスタの各ゲート構造体セグメント１９、７２は、「アクティブな」直列キャパシタとしてモデル化されている。これは図３Ａに描かれており、「アクティブな」直列キャパシタ１００は、「ボトム」電極を備える電気的にパターン化された半導体表面１０４からゲート酸化膜１０６によって分離される導電ゲート電極１０２から成る。「アクティブな」直列キャパシタ１００は、１つまたは複数の受動直列キャパシタ３３、６７に直列に加えられる。図３Ｂには、埋込み直列キャパシタ１１０の適切な構造が描かれている。埋込み直列キャパシタ１１０は、共振ゲートトランジスタ１１、５９の入力キャパシタンスを最小限に抑えかつ他の設計目的に整合するように選択される性能値を有する。埋込み直列キャパシタ１１０は、アクティブな直列キャパシタ１００の導電ゲート電極１０２Ａと電気連通している上部電極１１２を有する。上部電極１１２は、下部電極１１４から厳密公差誘電体１１６によって分離されている。下部電極１１２は、共振ゲートトランジスタ１１、５９の次のアクティブな直列キャパシタ１００の導電ゲート電極１０２Ｂと電気連通し、または設計が正当化する通りに、共振回路を形成する別の受動素子または導電素子に電気連通する。図２Ｂは、共振ゲート縦型ＦＥＴ５９における直列キャパシタ６７を、弧状ゲート電極の外円周部分を内円周セグメントと電気接続するために使用される素子として描いているが、外円周セグメントを共振ゲートトランジスタの内円周セグメントと接続するためには、任意の受動調整素子またはアクティブな直列キャパシタ１００の一部分が使用されてもよい。
【００７０】
所定の設計基準は、埋込み並列キャパシタ１２０（図３Ｃに示されている）が共振ゲートＦＥＴ１１、５９内に加えられることを要求する場合がある。埋込み並列キャパシタ１２０は、アクティブな直列キャパシタ１００のゲート電極１２４と電気連通する信号電極１２２を堆積することによって構築される。共振ゲート縦型ＦＥＴ５９において、接地電極１２５は、同時に電気接地として機能するオーバーレイされるソース電極６３と電気接触状態であるように、封止用誘電体（不図示）を持たない露出部分１２６を有する。接地電極１２５は、共振ゲート表面ＦＥＴ１１においてソース電極に直に接続される。信号電極１２２は、接地電極１２６から厳密公差誘電体１２８によって分離されている。特定の設計が要求する通り、抵抗素子２７、６５またはインダクタ素子３１、７１または他の容量素子６７との並列接続を、類似方法を用いて、共振ゲートトランジスタ１１、５９と共に埋め込まれる。場合により、接地電極１２６は、共振ゲートトランジスタ１１、５９の他の素子と電気連通されてもよい。
【００７１】
代表的な埋込みインダクタ素子３１、７１（図３Ｄおよび図３Ｅに示されている）は、磁心誘電体１３４の周りに巻かれる巻線１３２から成る埋込みコイル１３０を備えてもよい。巻線の反対側の両端は、アクティブな直列キャパシタのゲート電極１３６Ａ、１３６Ｂと電気連通し、または、特定の設計が正当化する通りに並列に接続される場合には他の受動素子または接地電極と電気連通する。あるいは、埋込みインダクタ素子３１、７１は、パターン化半導体１４３上に堆積される曲がった導体セグメント１４２から成る線形または螺旋形の埋込みインダクタ１４０を備えてもよい。線形または螺旋形の埋込みインダクタ１４０は、場合により、磁気誘電体である場合もそうでない場合もある誘電体１４４上に置かれてもよい。線形または螺旋形インダクタの反対側の両端は、アクティブな直列キャパシタの電極１４６Ａ、１４６Ｂとの電気連通、または、特定の設計が正当化する通りに並列に接続される場合には他の受動素子または接地電極との電気連通を保持する。
【００７２】
代表的な埋込み抵抗素子１５０（図３Ｆに示されている）は、概してアクティブな直列キャパシタのゲート電極１５４６Ａ、１５４Ｂと電気連通するか、または、特定の設計が正当化する通りに並列に接続される場合には他の受動素子または接地電極と電気連通する電極１５２Ａ、１５２Ｂから成る。電極１５２Ａ、１５２Ｂは、好ましくは厳密公差の抵抗物質で構成される抵抗誘電素子１５６によって分離される。
【００７３】
後に論じるトランジスタ共振応答の臨界鈍化に関連する理由から、図３Ｇに示されているように、抵抗素子を終端処理用埋込み抵抗器１６０として構成することは、本発明の好適な一実施形態である。終端処理用埋込み抵抗器１６０は、ゲート構造体セグメント１９、７１のゲート電極３７、８７と電気連通する電極１６２と、電極１６２と終端処理用電極１６６との間に挿入される、好ましくは厳密公差エレクトロセラミック抵抗素子である抵抗素子１６４とを備える。共振ゲートトランジスタの全ての素子およびこれから導出される電力管理モジュールの場合がそうであるように、終端処理用抵抗器は、好ましくは非晶質シリカ絶縁物である絶縁体（視覚的明確さのために図示されていない）によって封止されてもよい。したがって、終端処理用電極１６６は、共振ゲート縦型ＦＥＴ５９のオーバーレイされるソース電極６３と電気接触する露出表面１６８も含むべきである。あるいは、露出表面１６８は、共振ゲート表面ＦＥＴ１１デバイス内のソース電極１３と直に電気接触することになる。
【００７４】
さらに、デバイスを作動する間に誘電体内のすぐに拡散する場合もある任意の素子が半導体内に移行することを防止するために、受動素子の誘電体と半導体基板との間にバリア層（不図示）を挿入することが推奨される。
【００７５】
「Ｏｎ」抵抗は、抵抗が高いほど多くの熱が発生し、これが適切に管理されなければ、チャネル領域においてトランジスタ性能を低下させることになるより高い温度が生成されることに起因して、全てのパワーＦＥＴにとって極めて重要な動作パラメータである。標準的な縦型ＦＥＴのＯｎ抵抗（ＲＯＮ）は、チャネル抵抗（ＲＣｈ）とドレイン抵抗（ＲＤｒａｉｎ）との和であり、数学的には、
0005976648.tif 000002
0005976648.tif 000003
を用いて特徴づけられる。
式中、
Ｌｇａｔｅはゲートの長さであり、
Ｗｇａｔｅはゲートの幅であり、
Ｃｇａｔｅはゲートのキャパシタンスであり、
μｅｌｅｃは、真性半導体層６８の電子移動度であり、
ＶＧおよびＶＧＳ（ｓｈ）は各々、ゲート電圧およびゲート−ソース短絡電圧であり、
κは、電極ジオメトリに関連する形態係数であり、
かつ、
ρＤｒａｉｎは、真性半導体層６８および直列に追加されるドレイン層６９の抵抗率である。
ゲートの長さＬｇａｔｅは、断面図で見ると、図２Ｃ（図１Ｂ）に描かれているように、ゲート電極の幅８７（表面ＦＥＴの場合は３７）である。同様に、ゲートの幅Ｗｇａｔｅは、図１Ｂおよび図２Ｃに提供された断面図における平面に対して上下に広がり、共振トランジスタゲート内に含まれる全てのアクティブなゲート構造体セグメント７２（１９）を組み合わせた幅の総合計である。
【００７６】
本発明は、ＲＯＮを重大な２方法で低減する。細長いゲート幅は、インダクタコイルまたはトロイダルコイル３、５１の「ドーナツ穴」の中に周状に巻かれることが可能である。外円周領域内で巻かれる共振ゲート縦型ＦＥＴ５９の各弧状セグメントは、内側の弧状セグメントに電気的に接続されることが可能である。ゲート内の共振作用は、伸張された最も端のゲートがこうして構成されることを可能にし、よって本発明の一態様は、共振ゲート縦型ＦＥＴ５９を形成する少なくとも１つの、好ましくは２つ以上の周方向ループを有することである。ゲート構造体セグメント１９、７２は、当然ながら、半導体基板層内に埋められる、または拡散される周状のパターン化されたドーピングプロファイルを覆って形成される。
【００７７】
本発明のこのモデル表示は、図示による視覚化をより容易にするために、３０μｍのゲート長さ（Ｌｇａｔｅ）および１メートルのゲート幅（Ｗｇａｔｅ）を有するＦＥＴゲート電極を描いている。同様に、１μｍ（以下）のゲート長さ（Ｌｇａｔｅ）および３０メートル（以上）のゲート幅（Ｗｇａｔｅ）を有するＦＥＴゲート電極を備えることも容易に可能である。本発明のある具体的な実施形態は、ゲート幅（Ｗｇａｔｅ）がゲート長さ（Ｌｇａｔｅ）より少なくとも２桁は大きい、好ましくは６桁を超える大きさである、即ち、１０２≦Ｗｇａｔｅ／Ｌｇａｔｅ、好ましくは１０６≦Ｗｇａｔｅ／Ｌｇａｔｅであるゲート電極構造体を確立する。式１ａ、式１ｂを参照すると、本発明において記述されるゲートジオメトリが、比Ｗｇａｔｅ／Ｌｇａｔｅに反比例するそのチャネル抵抗（ＲＣｈ）成分を減らすことによって、「Ｏｎ抵抗」（ＲＯＮ）のかなりの低減を有効化することは極めて明白である。例えば、Ｗｇａｔｅ／Ｌｇａｔｅが１０６であるゲートジオメトリは、Ｗｇａｔｅ／Ｌｇａｔｅ＝１であるゲート電極のチャネル抵抗の百万分の１を有する。ソース電極６３の形態係数κは、真性半導体層７５の厚さのソース電極表面積に対する比率であることから、ドレイン抵抗ＲＤｒａｉｎに対応する低減がある。ソース電極６３の中心にドーナツ穴（不図示）が存在する場合、その総表面積は、外半径によりスパンされる面積から内半径によりスパンされる面積を減算したものとして、または、
Ａ＝π（Ｒｏｕｔ−Ｒｉｎ２）  （式２）
として決定され、ここで、中心に穴がない場合、Ｒｉｎ＝０である。通常、真性半導体層７５の厚さは５μｍ（５×１０−４ｃｍ）以下である。ソース電極が約１ｃｍの外半径を有し、内半径が０．４ｃｍである場合、真性半導体７５の層厚さを５μｍであると仮定すると、ドーナツの総表面積は２．５１ｃｍ２であり、形態係数κ＝２×１０−４となる。層厚さを２μｍまで減らすことができ、かつソース電極がドーナツ穴なしで半径２ｃｍまで広げられる設計では、形態係数はκ＝１．６×１０−５になる。結果的に、システム全体を半導体上に完全に集積することにより、より大きい経済的価値を半導体リアルエステートに追加して有効化されるソース電極６３の大幅に拡張されたサイズは、Ｏｎ抵抗（ＲＯＮ）を劇的に低減する。拡張されるソース電極、およびその下で伸張されるゲート幅はシステム損失を減らし、よって、このより大きいシステムに冷却材ループ等の追加的なシステムコストを組み込む必要性が低減される。この１つの完全集積型回路によって高まる全体効率は、電力管理システムが最終的に適用され得る電気モータ、無線基地局または電源分配回路網等の多様なシステムのコストを下げ、かつ本質的価値を高める。また、これらの概念は、ハンドヘルド式無線機器等の低電力システムにも、デバイスの規模をこれらのシステムの低電力要件に合わせて減らすことにより適用されてもよい。
【００７８】
伸張されるゲート幅の欠点は、ゲートキャパシタンス（Ｃｇａｔｅ）も高まることである。より高いゲートキャパシタンスはチャネル抵抗ＲＣｈを減らすが、より高いゲートキャパシタンスＣｇａｔｅは、ゲートのスイッチング速度も下げる。ゲートスイッチング速度の低下は、より大きいインダクタンス値およびキャパシタンス値が回路に組み込まれる必要があり、大型コンポーネントの組込みが必要となることから、望ましくない。したがって、本発明の追加的な態様は、伸張されたゲート幅Ｃｇａｔｅを保持しながらゲートの入力キャパシタンスＣＩＮｇａｔｅを最小限に抑えるために、厳密公差のＬＣＤ受動素子をそのゲート電極に直列または並列に集積することである。後にさらに詳しく説明するように、ゲートの入力キャパシタンスは、追加的なキャパシタ素子を、それ自体がキャパシタとして機能するゲート電極と共に直列に追加することによって最小化されることが可能である。キャパシタが直列で追加される場合、伝送線路の入力キャパシタンスは、
0005976648.tif 000004
【００７９】
本発明のさらなる態様は、好ましくは厳密公差受動素子である受動素子を、ゲート電極を所望のスイッチング速度ｆｓｗｉｔｃｈで共振する臨界鈍化伝送線路として機能させるような方法で、配列することである。ＬＣＤ製造方法によって有効化される低損失厳密素子公差は、高Ｑ伝送線路構造の構築を可能にする。電力管理制御トポロジーが時間ベースのスイッチングモードを用いる場合は、共振ゲート電極を、狭い通過帯域を有するように調整することが好ましい。しかしながら、制御トポロジーが周波数ベースのスイッチングモードを利用する場合は、共振ゲート電極を、特定の周波数を制御トポロジーに重ね合わせる帯域幅を有するように調整することが好ましい。
【００８０】
先に述べたように、伝送線路および複数の直列キャパシタから成る回路は、より狭い瞬時帯域幅という犠牲の下に低減されたキャパシタンスを有する。したがって、共振ゲートトランジスタ１１、５９内に、ゲート信号がより広い瞬時帯域幅を保有しかつ式３で定義されるようなインダクタ素子３５、７１のインダクタンスおよびゲート構造体セグメント１９、７２と埋込みキャパシタ３３、６７、６９との合計キャパシタンスにより予め決められた所望のスイッチング周波数ｆｓｗｉｔｃｈにおいて共振するインダクタ素子３５、７１を導入することが望ましい。
【００８１】
次に、図４Ａ、図４Ｂを参照して、トランジスタの共振ゲート内に受動素子を埋め込むことによる共振回路の調整を例示する。図４Ａは、受動素子を直列に埋め込むことによって構築される共振ＲＬＣ回路を示している。共振直列ＲＬＣ回路１７０は、電流１７２を、直列接続で構成される抵抗素子１７４（Ｒ）、誘導素子１７６（Ｌ）および容量素子１７８（Ｃ）を介して駆動する電圧源１７１から成る。埋め込まれる受動素子１７４、１７６、１７８の順序はシーケンスが変わってもよく、実際に、式３に従ってゲートの入力キャパシタンスを減らすために、複数のアクティブな直列キャパシタ１００および埋込み直列キャパシタ１１０等の複数の素子を互いに連続して含んでもよい。同様に、受動素子１７４、１７６、１７８は、共振伝送線路セグメント（４２Ａ、４２Ｂ、４２Ｃ、４２Ｄ）を形成する共振直列ＲＬＣ回路１７０を形成するように直列に埋め込まれてもよく、よって複数の共振伝送線路セグメントは、図１Ｃおよび図１Ｄに描かれているように、共振トランジスタゲート１１、５９を形成するように直列に接続される。
【００８２】
また、共振ＲＬＣ回路は、図４Ｂに描かれているように、受動回路素子を並列に埋め込むことによって構築されてもよい。共振並列ＲＬＣ回路１８０は、電流１８２を、並列接続で構成される抵抗素子１８４（Ｒ）、誘導素子１８６（Ｌ）および容量素子１８８（Ｃ）を介して駆動する電圧源１８１から成る。並列回路は、終端処理用抵抗器１９０（Ｒ）も含んでもよい。埋め込まれる受動素子１８４、１８６、１８８の順序はシーケンスが変わってもよく、実際に、ゲートのキャパシタンスを調整するために、複数のアクティブな直列キャパシタ１００および埋込み並列キャパシタ１２０等の複数の素子を互いに連続して含んでもよい。同様に、受動素子１８４、１８６、１８８は、事実上共振伝送線路セグメントを形成する共振直列ＲＬＣ回路１８０を形成するように並列に埋め込まれてもよく、よって複数の共振伝送線路セグメントは、共振トランジスタゲート１１、５９を形成するように直列に接続される。
【００８３】
伝送線路ならびにインダクタおよびキャパシタを含む回路は、直列または並列で共振特性を表示する。結果的に得られる共振伝送線路はスイッチング周波数ｆｓｗｉｔｃｈにおいて共振することが効果的ではあるが、共振は、適切に鈍化されなければ悪影響を引き起こす可能性がある。ＲＬＣ回路の特性解は、その自然共振周波数ω０、および減衰係数ζに関連して、
ｘ＝Ａｅｓｔ    （式４ａ）
として表され、ここで、
0005976648.tif 000005
であり、かつ回路の自然周波数ω０は、
0005976648.tif 000006
によって決定され、ｘは、直列ＲＬＣ回路が考察される場合にはゲート電圧に適用され、並列ＲＬＣ回路の場合にはソース電流に適用される。能動素子および受動素子内に導電電極素子を含む抵抗素子は、回路への鈍化力として作用する。並列ＲＬＣ回路では、減衰係数は、
0005976648.tif 000007
によって与えられ、かつ直列ＲＬＣ回路では、減衰係数は、
0005976648.tif 000008
によって与えられる。
【００８４】
セットリング時間を最小限にするために、共振ゲートトランジスタ１１、５９はスイッチング周波数で臨界的に減衰されるべく調整されることが望ましい場合が多い。ＲＬＣ回路では、ζ＞ω０のときに過剰な鈍化が発生し、典型的には、セットリング時間が長くなって大規模な定常状態エラーが生じる。鈍化不足は、ζ＜ω０のときに発生し、信号を「鳴らし」、かつ所望の期間より長い時間に渡って減衰する発振を有する傾向がある。臨界鈍化は、ζ＝ω０のときに発生する。ゲート電極を形成する能動および受動素子内の導電素子の抵抗は、臨界鈍化の達成には不十分である場合が多い。このような場合には、共振ゲートトランジスタ１１、５９内に抵抗素子３１、６６を導入することが望ましい。
【００８５】
これらの回路における電力を管理するために周波数ベースの制御トポロジーが適用される場合には、ゲート電極の周波数帯域幅を広げることが得策である。帯域幅は、ＬＣＲ回路における減衰係数に比例し、よって単位ヘルツで、
0005976648.tif 000009
によって与えられる。多くの例では、設計目標として、図３Ｇに示されているように、終端抵抗器１６０を用いて共振ゲートトランジスタ１１、５９に余分な抵抗を追加することにより、帯域幅を広げることが望ましい。終端抵抗器１６０は、共振ゲート縦型ＦＥＴ５９内の最も内側の周方向ゲート構造体セグメント７１の終端１６２に付着され、または、共振ゲート表面ＦＥＴ１１を終端処理するために使用される。これは、接地（ソース電極）と電気接触する厳密公差誘電体または導電体であってもよい抵抗素子１６４から成る。共振ゲート縦型ＦＥＴの場合、抵抗素子１６４は終端処理用電極１６６と電気連通し、終端処理用電極１６６は、終端処理用電極１６６がオーバーレイするソース電極６３と電気接触することができるように任意の絶縁物質（不図示）から突き出す部分１６８を有する。
【００８６】
共振ゲートトランジスタは、単純な直列専用および並列専用集中回路から構築される必要はない。これらの単純な回路は、閉解析式に縮約され得ることから、簡易な式を見込んでいる。そこで、数値的方法は、図５Ｃに示されているように、複数の共振伝送線路セグメント内に直列および並列接続で構成される複数の埋込み受動素子を含む、より複雑な構造で共振周波数応答を決定する手段を提供する。さらに、共振ゲートトランジスタ１１、５９の物理的構造がゲート信号の電磁波長に比肩し得る大きさを有するに足る周波数においては、複数のこのようなセグメントの中の個々の共振伝送線路セグメントが、伝送線路遅延の責任を負いかつ全体回路内により良いインピーダンス整合を提供する多様な調整を有することが必要となる場合がある。
【００８７】
次に、図５Ａ〜図５Ｆを参照して、単純化された組立て技術によりコスト低減をもたらすという利点を有する代替共振ゲートトランジスタを例示する。本発明のこの実施形態は、同時係属出願であるｄｅ  Ｒｏｃｈｅｍｏｎｔの‘９２２号および‘６５４号のエレメントを組み込んでいる。図５Ａは、半導体２０２上に形成される、トロイダル・インダクタ・コイル２０４と、埋込みダイオード２０６と、コントローラ回路２０８と、出力キャパシタ２１０とを備えるモノリシック電力管理モジュール２００の斜視図である。モノリシック電力管理モジュール２００は、誘電負荷蛇行共振ゲートトランジスタ２１２を明らかにするために、そのソース電極を取り外して示されている。図５Ａは、この実施形態を縦型パワーＦＥＴに適用して描いているが、後に概説する原理は、これまでに述べたものに類似する方法を用いて共振ゲート表面にも適用されることが可能である。
【００８８】
図５Ｂには、図５Ａの近接平面図が示されている。誘電負荷蛇行共振ゲートトランジスタ２１２は、ゲートフィード２１４を介して供給される信号によって変調され、かつ終端処理用抵抗器１６０を備える場合がある一次終端２１６を有する。蛇行共振ゲートトランジスタ２１２は、所望の周波数または周波数帯において共振を確立するために互いに電磁結合する複数の線形ゲートセグメント２１８および／または弧状ゲートセグメント２２０から成ってもよい。一次ゲートセグメント２２１（ここでは、誘電負荷蛇行共振ゲートトランジスタ２１２の外部を周方向に横切る弧状セグメントとして示されている）は、ゲートフィード２１４を一次終端２１６に直に接続する。一次ゲートセグメント２２１は、一次ゲートセグメントとは異なる経路に沿って蛇行ゲートを広げるために、追加のゲートセグメント２２４Ａ、２２４Ｂ、２２４Ｃ、２２４Ｄを分離する１つまたは複数の主たる分岐点２２２も含んでもよい。追加のゲートセグメント２２４Ａ、２２４Ｂ、２２４Ｃ、２２４Ｄは各々、１つまたは複数の追加の分岐点２２６Ｂ、２２６Ｃを有してもよく、追加の分岐点２２６Ｂ、２２６Ｃは、終端処理用抵抗器１６０を含む場合も含まない場合もある二次終端点２２８Ａを有する追加の蛇行ゲートセグメントを分離する。後述するように、各追加のゲートセグメント２２４Ａ、２２４Ｂ、２２４Ｃ、２２４Ｄ内を横切られる蛇行路内の電磁結合は、トランジスタの共振特性を確立する。これらの経路は、フラクタル幾何学の適用により生成される経路を含む、想像できる任意の経路を形成してもよい。
【００８９】
図５Ｃは、電流ベクトルアラインメントに依存する好適な電磁結合方法の詳細図である。矢印は、分岐された蛇行路に沿って流れる際のゲート信号の瞬時電流ベクトル２３０を表す。誘導性リアクティブ負荷は、瞬時電流ベクトル２３０が追加のゲートセグメント２２４Ａ内の隣接するゲート部分と平行なベクトルアラインメント２３２Ａ、２３２Ｃ、２３２Ｄを有する分岐された蛇行路に沿って発生する。また、隣接する追加のゲートセグメント２２４Ｂ、２２４Ｃを備える部分に沿って、平行なベクトルアラインメント２３２Ｂ、２３２Ｅも確立されてよい。容量性リアクティブ負荷は、瞬時電流ベクトル２３０が追加のゲートセグメント２２４Ａ内の反平行な（反対方向）ベクトルアラインメント２３４Ａ、２３４Ｂを有する分岐された蛇行路に沿って発生する。また、隣接する追加のゲートセグメント２２４Ｂ、２２４Ｃを備える部分に沿って、反平行なベクトルアラインメント（不図示）も確立されてよい。
【００９０】
接地平面がない場合に、平行する２つのワイヤセグメント間の誘導結合により発生するインダクタンスは、
0005976648.tif 000010
によって与えられることが可能である。ここで、ｌは結合の長さであり、ｄはワイヤ間の間隙であり、ｒはワイヤの半径であって、単位は全てメートルであり、μ０は自由空間透磁率であり、μｒは平行するワイヤを分離する物質の透磁率である。
【００９１】
同様に、接地平面がない場合に、平行する２つのワイヤセグメント間の容量結合により発生するキャパシタンスは、
0005976648.tif 000011
によって与えられることが可能である。ここで、ｌは結合の長さであり、ｄはワイヤ間の間隙であり、ｒはワイヤの半径であって、単位は全てメートルであり、ε０は自由空間の誘電率であり、εｒは平行するワイヤを分離する物質の比誘電率である。
【００９２】
式６および式７は、リアクティブ負荷（誘導性または容量性）の強度を、隣接するゲートセグメントの同一直線上にある部分間に位置決めされる物質の結合の長さｌ（電磁結合されたゲートセグメントの物理的分離）および誘電密度（μｒ、εｒ）と線形的に相関する。したがって、誘電負荷蛇行共振ゲートトランジスタ２１２の共振特性を調整するために、ＬＣＤ法を用いて隣接するゲートセグメントの同一直線上にある部分に厳密公差誘電体を挿入することは、本発明の明確な実施形態である。ＬＣＤ法は、μｒ＞１０を有する高透磁率の誘電負荷２３６を、平行な瞬時電流ベクトルアラインメント２３２Ａ、２３２Ｂ、２３２Ｃ、２３２Ｄ、２３２Ｄ（所望される場合）を示す隣接するゲートセグメント間のスペーシング内に挿入し、かつεｒ≧１０を有する高誘電率の誘電負荷２３８を、反平行な瞬時電流ベクトルアラインメント２３４Ａ、２３４Ｂ（所望される場合）を示す隣接するゲートセグメント間のスペーシング内に挿入することによって、ゲートの共振応答を調整するために使用される。
【００９３】
図５Ｄは、図５Ｃに示されている追加のゲートセグメント２２４Ａの蛇行路に沿って導かれる平行および反平行な電流ベクトルアラインメントにより発生する局所化リアクティブ負荷に対応するＲＬＣ回路線図を描いている。図５Ｄは、全ての二次終端点２２８において終端処理用抵抗器１６０が使用されることを想定している。図５Ｅは、分岐された追加のゲートセグメント２２４Ａ、２２４Ｂ、２２４Ｃ、２２４Ｄが全て（図５Ｂに示されているように）並行する電気接続で構成されかつ一次終端２１６が抵抗器で終端処理される場合の、誘電負荷蛇行ゲートトランジスタのＲＬＣ回路線図を描いている。
【００９４】
この技術は、単純な回路配置でかなり複雑な共振ＲＬＣ回路を容易に構築することを可能にする。図５Ｄに示されている回路の複雑さは、ゲートの共振周波数応答を決定するために数値的方法を必要とするが、この技術は、所望の周波数または周波数範囲において動作する共振トランジスタゲートを精確に調整することにおいて、より大きい制御を提供する複雑な回路を構築するための単純化された構築方法を提供する。より高い調整精度は、結合されるゲートセグメント内の誘電負荷を、可変誘電密度を有する異なる物質が挿入される複数のサブセグメント２３８Ａ、２３８Ｂ、２３８Ｃ、２３８Ｄ、２３８Ｅに分配することによって達成される。
【００９５】
誘電負荷の追加は、ＦＥＴの構成を変える。誘電負荷蛇行共振ゲートトランジスタ２１２の誘電的に負荷されていないセグメントは、図１Ｄ、図２Ｃに従って構築されてもよい。誘電負荷の追加は、能動接合部およびオーバーレイするソース電極の配置を押し退ける。図５Ｆは、ＦＥＴとして動作するように構成される誘電負荷蛇行共振ゲートトランジスタ２１２のＣ−Ｃ’断面図を描いている。図５Ｆは、図５Ａ〜図５Ｃに示されていないソース電極２４０を追加している。縦型ＦＥＴとして構成される場合、誘電負荷蛇行共振ゲートトランジスタ２１２は、標準的な縦型ＦＥＴと同じ半導体層状構造を用いる。これは、ドレイン電極２４２と、半導体ドレイン層２４４と、能動接合部を形成するｐドープ領域２４８およびソース電極２４０とのオーム接触を形成するｎ＋ドープ領域２５０を有する真性ｎ型半導体層２４６とから成る。ゲート電極２５２Ａ、２５２Ｂに印加される電圧は、ゲート酸化膜２５６直下の導電チャネル２５４Ａ、２５４Ｂを変調し、これもまた、ゲート電極２５２Ａ、２５２Ｂをソース電極２４０から絶縁する。誘電負荷２５８は、並行するゲート電極２５２Ａ、２５２Ｂ間に挿入される。誘電負荷２５８の目的は、並行するゲート電極２５２Ａ、２５２Ｂ間の電磁結合を強化することにあり、よって、誘電負荷２５８直下の半導体材料は不活性である。必要であれば、誘電負荷２５８の元素成分が半導体層内に拡散することを防止するために、誘電負荷２５８と真性ｎ型半導体層２４６との間にバリア物質（不図示）が挿入されてもよい。
【００９６】
本発明の最後の実施形態は、共振ゲートトランジスタを備えるモノリシック電力管理モジュールを、先に概説した任意の方法を用いて半導体チップキャリア上に集積する。図６は、半導体基板３０４上に搭載される複数の半導体ダイ３０２Ａ、３０２Ｂ、３０２Ｃ、３０２Ｄ、３０２Ａ’、３０２Ｂ’、３０２Ｃ’、３０２Ｄ’を電気的に相互接続するチップキャリア３００を描いている。半導体基板３０４の表面上には、共振ゲートトランジスタ３０６を有するパワーＦＥＴを含む少なくとも１つのモノリシック電力管理モジュールが形成される。追加の能動および受動回路もまた、半導体基板３０４内に埋め込まれても、半導体基板３０４上に形成されてもよい。スイッチング速度は電子移動度によって制約されることから、シリコンの場合、これは、μｅｌｅｃ＝１，３００ｃｍ２−Ｖ−１ｓｅｃ−１である。したがって、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）または他のＩＩＩ−Ｖ族化合物半導体等の半導体、またはアプリケーションが正当化する場合にはモノリシック電力管理モジュール３０６内でシリコン（Ｓｉ）より高い電子移動度を有するＩＩ−ＶＩ族化合物半導体等の半導体を利用することが望ましい。
【００９７】
以上が、開示した実施形態を参照した本発明の例示的な説明である。開示された実施形態に対しては、当業者により、添付の特許請求の範囲に規定された本発明の範囲を逸脱することなく、様々な修正および変更が行われてもよい。
【図１Ａ】
0005976648.tif 000012
【図１Ｂ】
0005976648.tif 000013
【図１Ｃ】
0005976648.tif 000014
【図１Ｄ】
0005976648.tif 000015
【図２Ａ】
0005976648.tif 000016
【図２Ｂ】
0005976648.tif 000017
【図２Ｃ】
0005976648.tif 000018
【図３Ａ】
0005976648.tif 000019
【図３Ｂ】
0005976648.tif 000020
【図３Ｃ】
0005976648.tif 000021
【図３Ｄ】
0005976648.tif 000022
【図３Ｅ】
0005976648.tif 000023
【図３Ｆ】
0005976648.tif 000024
【図３Ｇ】
0005976648.tif 000025
【図４Ａ】
0005976648.tif 000026
【図４Ｂ】
0005976648.tif 000027
【図５Ａ】
0005976648.tif 000028
【図５Ｂ】
0005976648.tif 000029
【図５Ｃ】
0005976648.tif 000030
【図５Ｄ】
0005976648.tif 000031
【図５Ｅ】
0005976648.tif 000032
【図５Ｆ】
0005976648.tif 000033
【図６】
0005976648.tif 000034