(57)【特許請求の範囲】
【請求項１】
ＬＣ共振器であって、
供給電圧を受け取るように構成されるインダクタと、
第１の受動電極と第２の受動電極と制御電極と第１の寄生容量とを有する第１のトランジスタであって、前記第１のトランジスタの前記第１の受動電極が前記インダクタに結合される、前記第１のトランジスタと、
第１の受動電極と第２の受動電極と制御電極と第２の寄生容量とを有する第２のトランジスタであって、前記第２のトランジスタの前記第１の受動電極が前記インダクタに結合され、前記第１のトランジスタの前記第２の受動電極が前記第１の受動電極の前記第２の受動電極に結合され、前記第１及び第２のトランジスタの前記第１及び第２の寄生容量と前記インダクタのインダクタンスとがＬＣタンクを形成する、前記第２のトランジスタと、
を有する、前記ＬＣ共振器と、
前記第１及び第２のトランジスタの前記制御電極に結合されるラッチと、
第１の周波数を有する入力信号を受け取るように構成される入力回路であって、前記ラッチに結合され、前記第１及び第２のトランジスタの各々の前記第２の受動電極に結合される、前記入力回路と、
前記ＬＣ共振器に結合され、制御信号を受け取るように構成される制御回路であって、複数の部分を有し、各部分が、
第１の受動電極と第２の受動電極と制御電極とを有する第３のトランジスタであって、前記第３のトランジスタの前記第１の受動電極が前記ＬＣ共振器に結合され、前記第３のトランジスタの前記制御電極が前記制御信号を受け取るように構成される、前記第３のトランジスタと、
第１の受動電極と第２の受動電極と制御電極とを有する第４のトランジスタであって、前記第４のトランジスタの前記制御電極が前記制御信号を受け取るように構成され、前記第４のトランジスタの前記第１の受動電極が前記第３のトランジスタの前記第１の受動電極に結合される、前記第４のトランジスタと、
を含む、前記制御回路と、
各出力端子が前記共振器に結合される複数の出力端子であって、前記出力端子が、前記第１の周波数の分数である第２の周波数を有する出力信号を提供する、前記複数の出力端子と、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記インダクタがセンタータップを有し、前記センタータップが前記供給電圧を受け取るように構成される、装置。
【請求項３】
請求項１に記載の装置であって、
前記インダクタが、前記供給電圧を受け取るように構成される第１のインダクタと、前記供給電圧を受け取るように構成される第２のインダクタとを更に含む、装置。
【請求項４】
請求項３に記載の装置であって、
前記ラッチが、
第１の受動電極と第２の受動電極と制御電極とを有する第５のトランジスタと、
第１の受動電極と第２の受動電極と制御電極とを有する第６のトランジスタと、
を更に含み、
前記第５のトランジスタの前記第１の受動電極が前記第６のトランジスタの前記制御電極に結合され、前記第５のトランジスタの前記制御電極が前記第６のトランジスタの前記第１の受動電極に結合され、前記第５のトランジスタの前記第２の受動電極が前記第６のトランジスタの前記第２の受動電極に結合される、装置。
【請求項５】
請求項４に記載の装置であって、
前記入力回路が、第１の受動電極と第２の受動電極と制御電極とを有する第７のトランジスタを更に含み、
前記第７のトランジスタの前記第１の受動電極が第５及び第６のトランジスタの前記第２の受動電極に結合され、前記第７のトランジスタの前記制御電極が前記入力信号の少なくとも一部を受け取るように構成される、装置。
【請求項６】
入力回路であって、
第１の周波数を有する差動入力信号の第１の部分をそのゲートで受け取るように構成される第１のＮＭＯＳトランジスタと、
前記差動入力信号の第２の部分をそのゲートで受け取るように構成される第２のＮＭＯＳトランジスタと、
を有する、前記入力回路と、
前記第１のＮＭＯＳトランジスタのドレインに結合されるラッチと、
前記ラッチに結合され、差動出力信号の第１の部分を提供する第１の出力端子であって、前記差動出力信号が前記第１の周波数の分数である第２の周波数を有する、前記第１の出力端子と、
前記ラッチに結合され、前記差動出力信号の第２の部分を提供する第２の出力端子と、
前記第１及び第２の出力端子の各々に結合されるＬＣ共振器であって、
供給電圧を受け取るように構成されるインダクタと、
前記インダクタに結合され、各々が寄生容量を有する複数の共振器ＭＯＳトランジスタであって、前記複数の共振器ＭＯＳトランジスタの前記寄生容量と前記インダクタのインダクタンスとがＬＣタンクを形成する、前記複数のＭＯＳトランジスタと、
を含む、前記ＬＣ共振器と、
第１の部分と第２の部分とを有する制御回路であって、前記制御回路の前記第１及び第２の部分の各々が、
前記第１及び第２の出力端子の少なくとも１つにそのゲートで、前記複数の共振器ＭＯＳトランジスタの少なくとも１つのゲートにそのドレインで結合される第１のコントローラＭＯＳトランジスタであって、制御信号をそのゲートで、前記供給電圧をそのボディで受け取るように構成される、前記第１のコントローラＭＯＳトランジスタと、
前記第１のコントローラＭＯＳトランジスタのドレインにそのドレインが結合され、前記制御信号をそのゲートで受け取るように構成される、第２のコントローラＭＯＳトランジスタと、
を含む、前記制御回路と、
を含む、装置。
【請求項７】
請求項６に記載の装置であって、
前記インダクタが、
供給電圧を受け取るように構成され、前記第１の出力端子に結合される第１のインダクタと、
前記供給電圧を受け取るように構成され、前記第２の出力端子に結合される第２のインダクタと、
を更に含む、装置。
【請求項８】
請求項７に記載の装置であって、
前記ラッチが、
前記第１の出力端子にそのドレインで、前記第２の出力端子にそのゲートで、前記第１のＮＭＯＳトランジスタの前記ドレインにそのソースで結合される第３のＮＭＯＳトランジスタと、
前記第２の出力端子にそのドレインで、前記第１の出力端子にそのゲートで、前記第１のＮＭＯＳトランジスタの前記ドレインにそのソースで結合される第４のＮＭＯＳトランジスイタと、
を更に含む、装置。
【請求項９】
請求項８に記載の装置であって、
前記複数の共振器ＭＯＳトランジスタが、
前記第１の出力端子にそのドレインで、前記第２の出力端子にそのゲートで、前記第２のＮＭＯＳトランジスタの前記ドレインにそのソースで結合される第５のＮＭＯＳトランジスタと、
前記第２の出力端子にそのドレインで、前記第１の出力端子にそのゲートで、前記第２のＮＭＯＳトランジスタの前記ドレインにそのソースで結合される第６のＮＭＯＳトランジスタと、
前記第１の出力端子にそのドレインで、前記第２の出力端子にそのゲートで、前記第２のＮＭＯＳトランジスタの前記ドレインにそのソースで結合される第７のＮＭＯＳトランジスタと、
前記第２の出力端子にそのドレインで、前記第１の出力端子にそのゲートで、前記第２のＮＭＯＳトランジスタの前記ドレインにそのソースで結合される第８のＮＭＯＳトランジスタと、
を更に含む、装置。
【請求項１０】
請求項９に記載の装置であって、
前記制御回路の前記第１の部分からの前記第１及び第２のＭＯＳコントローラトランジスタが、それぞれ、
前記第２の出力端子にそのソースで、前記第７のＮＭＯＳトランジスタの前記ゲートにそのドレインで結合されるＰＭＯＳトランジスタであって、前記制御信号をそのゲートで、前記供給電圧をそのボディで受け取るように構成される、前記ＰＭＯＳトランジスタと、
前記第７のＮＭＯＳトランジスタの前記ゲートにそのドレインで結合される第９のＮＭＯＳトランジスタであって、前記制御信号をそのゲートで受け取るように構成される、前記第９のＮＭＯＳトランジスタと、
を含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記ＰＭＯＳトランジスタが第１のＰＭＯＳトランジスタを更に含み、
前記制御回路の前記第２の部分からの前記第１及び第２のＭＯＳコントローラトランジスタが、それぞれ、
前記第１の出力端子にそのソースで、前記第８のＮＭＯＳトランジスタの前記ゲートにそのドレインで結合される第２のＰＭＯＳトランジスタであって、前記制御信号をそのゲートで、前記供給電圧をそのボディで受け取るように構成される、前記第２のＰＭＯＳトランジスタと、
前記第８のＮＭＯＳトランジスタの前記ゲートにそのドレインで結合される第１０のＮＭＯＳトランジスタであって、前記制御信号をそのゲートで受け取るように構成される、前記第１０のＮＭＯＳトランジスタと、
を含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記第１の周波数が約１２０ＧＨｚである、装置。
【請求項１３】
第１の入力端子と、
第２の入力端子と、
第１の出力端子と、
第２の出力端子と、
制御端子と、
前記第１及び第２の入力端子に結合される入力回路と、
前記入力回路と前記第１の出力端子と前記第２の出力端子とに結合されるラッチと、
共振器であって、
前記第１及び第２の出力端子に結合されるインダクタと、
前記入力回路と前記第１の出力端子と前記第２の出力端子とに結合されるクロスカップルされたトランジスタの第１のペアと、
前記入力回路にそのソースで、前記第１の出力回路にそのドレインで結合される第１のＭＯＳトランジスタと、
前記入力回路にそのソースで、前記第２の出力端子にそのドレインで結合される第２のＭＯＳトランジスタと、
を有する、前記共振器と、
制御回路であって、
前記第２の出力端子と前記第１のＭＯＳトランジスタの前記ゲートとの間に結合され、前記制御端子にそのゲートで結合される第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの前記ゲートに結合され、前記制御端子にそのゲートで結合される第４のＭＯＳトランジスタと、
前記第１の出力端子と前記第２のＭＯＳトランジスタの前記ゲートとの間に結合され、前記制御端子にそのゲートで結合される第５のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの前記ゲートに結合され、前記制御端子にそのゲートで結合される第６のトンラジスタと、
を有する、前記制御回路と、
を含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記クロスカップルされたトランジスタの第１のペアが第１及び第２のＮＭＯＳトランジスタを更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記インダクタが複数のインダクタを更に含む、装置。
【請求項１６】
請求項１４に記載の装置であって、
前記第１、第２、第４及び第６のＭＯＳトランジスタが、第３、第４、第５及び第６のＮＭＯＳトランジスタを更に含み、前記第３及び第５のＭＯＳトランジスタが第１及び第２のＰＭＯＳトランジスタを更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してディバイダに関し、更に特定して言えば、単一段ラッチディバイダに関連する。
【背景技術】
【０００２】
種々の周波数範囲において用いられてきている多数のタイプのディバイダがある。多くの非常に高い周波数範囲（即ち、３０ＧＨｚを上回る）では、ＣＭＯＳ内のディバイダが開発されてきている。しかし、これらの設計の多くは複数段を用いる。ただし、対象の周波数範囲が増大するとき、これらの多段ディバイダ配置は、性能に悪影響を与える恐れがある寄生（parasitics）（即ち、寄生インダクタンス）を導入し得る。そのため、非常に高い周波数（即ち、１２０ＧＨｚ）で動作するように適合される一層コンパクトなディバイダが求められている。
【０００３】
従来の回路の幾つかの例は、下記文献である。
【特許文献１】ＰＣＴ公開番号ＷＯ／２００９／１１５８６５
【特許文献２】米国特許公開番号２００８／０３０３５６１
【非特許文献１】Kim et al,"A 75GHz PLL Front-End Integration in 65nm SOI CMOS Technology," 2007IEEE Symposium on VLSI Circuits Digest of Technical Papers, pp. 174-175
【非特許文献２】Lee et al,"A 40-GHz Frequency Divider in 0.18-μιη CMOS Technology," IEEE J. of Solid State Circuits, Vol. 39, No. 4, April 2004, pp. 594-601.
【非特許文献３】Kim et al,"A 20-GHz Phase-Locked Loop for 40Gb/s Serializing Transmitter in 0.13-μm CMOS," IEEEJ. of Solid State Circuits, Vol. 41, No. 4, April 2006, pp. 899-908
【非特許文献４】The et al,"A 0.18-μm CMOS 3.2-10 GHz Quadrature VCO of IEEE 802.15.4a UWBTransceivers," Asia Pacific Microwave Conference, 2009, December 2009, pp.245-248.
【発明の概要】
【０００４】
本発明の例示の一実施例は或る装置を提供する。この装置は、インダクタ、クロス結合されたトランジスタの複数のセットであって、クロス結合されたトランジスタの各セットからの各トランジスタがインダクタに結合される、クロス結合されたトランジスタの複数のセット、クロス結合されたトランジスタの複数のセットからの各トランジスタに結合され、且つ、共振器に結合される、第１の周波数を有する入力信号を受け取る入力回路、クロス結合されたトランジスタの複数のセットの少なくとも１つから各トランジスタに結合され、且つ、制御信号を受け取る制御回路、及び各出力端子がインダクタに結合される複数の出力端子であって、出力端子が、第１の周波数の分数である第２の周波数を有する出力信号を提供する、複数の出力端子を含む。
【０００５】
例示の一実施例において、インダクタはセンタータップを有し、センタータップは供給電圧を受け取る。
【０００６】
例示の一実施例において、インダクタは、供給電圧を受け取る第１のインダクタと、供給電圧を受け取る第２のインダクタとを更に含む。
【０００７】
例示の一実施例において、クロス結合されたトランジスタの各セットは、第１の受動電極と第２の受動電極と制御電極とを有する第１のトランジスタ、及び第１の受動電極と第２の受動電極と制御電極とを有する第２のトランジスタを更に含む。第１のトランジスタの第１の受動電極が、第２のトランジスタの制御電極に結合され、第１のトランジスタの制御電極が、第２のトランジスタの第１の受動電極に結合され、第１のトランジスタの第２の受動電極が、第２のトランジスタの第２の受動電極に結合される。
【０００８】
例示の一実施例において、入力回路は、第１の受動電極と第２の受動電極と制御電極とを有する第３のトランジスタを更に含む。第３のトランジスタの第１の受動電極が、クロス結合されたトランジスタの複数のセットの少なくとも１つからの第１及び第２のトランジスタの第２の受動電極に結合され、第３のトランジスタの制御電極が入力信号の少なくとも一部を受け取る。
【０００９】
例示の一実施例において、制御回路は複数の部分を更に含み、各部分が、クロス結合されたトランジスタの複数のセットの少なくとも１つからの少なくとも１つのトランジスタに結合され、更に、第１の受動電極と第２の受動電極と制御電極とを有する第４のトランジスタ、及び第１の受動電極と第２の受動電極と制御電極とを有する第５のトランジスタを含む。第４のトランジスタの制御電極が制御信号を受け取り、第５のトランジスタの制御電極が制御信号を受け取り、第５のトランジスタの第１の受動電極が、第４のトランジスタの第１の受動電極に結合される。
【００１０】
例示の一実施例において、或る装置が提供される。この装置は、ＬＣ共振器であって、供給電圧を受け取るインダクタと、第１の受動電極と第２の受動電極と制御電極と第１の寄生容量とを有する第１のトランジスタであって、第１のトランジスタの第１の受動電極がインダクタに結合される、第１のトランジスタと、第１の受動電極と第２の受動電極と制御電極と第２の寄生容量とを有する第２のトランジスタであって、第２のトランジスタの第１の受動電極がインダクタに結合され、第１のトランジスタの第２の受動電極が、第１の受動電極の第２の受動電極に結合され、第１及び第２のトランジスタの第１及び第２の寄生容量とインダクタのインダクタンスとがＬＣタンクを形成する、第２のトランジスタとを有する、ＬＣ共振器、第１及び第２のトランジスタの制御電極に結合されるラッチ、第１の周波数を有する入力信号を受け取り、ラッチに結合され、そして、第１及び第２のトランジスタの各々の第２の受動電極に結合される入力回路、共振器に結合され、制御信号を受け取る制御回路、及び各出力端子が共振器に結合される複数の出力端子であって、出力端子が、第１の周波数の分数である第２の周波数を有する出力信号を提供する、複数の出力端子を含む。
【００１１】
例示の一実施例において、ラッチは、第１の受動電極と第２の受動電極と制御電極とを有する第３のトランジスタ、及び第１の受動電極と第２の受動電極と制御電極とを有する第４のトランジスタを更に含む。第３のトランジスタの第１の受動電極が、第４のトランジスタの制御電極に結合され、第３のトランジスタの制御電極が、第４のトランジスタの第１の受動電極に結合され、第３のトランジスタの第２の受動電極が、第４のトランジスタの第２の受動電極に結合される。
【００１２】
例示の一実施例において、入力回路は、第１の受動電極と第２の受動電極と制御電極とを有する第５のトランジスタを更に含む。第５のトランジスタの第１の受動電極が、第３及び第４のトランジスタの第２の受動電極に結合され、第５のトランジスタの制御電極が入力信号の少なくとも一部を受け取る。
【００１３】
例示の一実施例において、制御回路は、複数の部分を更に含み、各部分が、第１の受動電極と第２の受動電極と制御電極とを有する第６のトランジスタ、及び第１の受動電極と第２の受動電極と制御電極とを有する第７のトランジスタを更に含む。第６のトランジスタの第１の受動電極が共振器に結合され、第６のトランジスタの制御電極が制御信号を受け取り、第７のトランジスタの制御電極が制御信号を受け取り、第７のトランジスタの第１の受動電極が、第６のトランジスタの第１の受動電極に結合される。
【００１４】
例示の一実施例において、或る装置が提供される。この装置は、入力回路であって、そのゲートで、第１の周波数を有する差動入力信号の第１の部分を受け取る第１のＮＭＯＳトランジスタと、そのゲートで差動入力信号の第２の部分を受け取る第２のＮＭＯＳトランジスタとを有する入力回路、第１のＮＭＯＳトランジスタのドレインに結合されるラッチ、ラッチに結合され、且つ、差動出力信号の第１の部分を提供する第１の出力端子であって、差動出力信号が、第１の周波数の分数である第２の周波数を有する、第１の出力端子、ラッチに結合され、且つ、差動出力信号の第２の部分を提供する第２の出力端子、第１及び第２の出力端子の各々に結合されるＬＣ共振器であって、供給電圧を受け取るインダクタと、インダクタに結合され、且つ、各々寄生容量を有する複数のＭＯＳトランジスタであって、複数のＭＯＳトランジスタの寄生容量とインダクタのインダクタンスとがＬＣタンクを形成する、複数のＭＯＳトランジスタとを含む、ＬＣ共振器、及び複数のＭＯＳトランジスタの少なくとも１つに結合され、制御信号を受け取る制御回路を含む。
【００１５】
例示の一実施例において、インダクタは、供給電圧を受け取り、第１の出力端子に結合される第１のインダクタと、供給電圧を受け取り、第２の出力端子に結合される第２のインダクタとを更に含む。
【００１６】
例示の一実施例において、ラッチは、そのドレインで第１の出力端子に、そのゲートで第２の出力端子に、及びそのソースで第１のＮＭＯＳトランジスタのドレインに結合される第３のＮＭＯＳトランジスタと、そのドレインで第２の出力端子に、そのゲートで第１の出力端子に、及びそのソースで第１のＮＭＯＳトランジスタのドレインに結合される第４のＮＭＯＳトランジスタとを更に含む。
【００１７】
例示の一実施例において、複数のＭＯＳトランジスタは、そのドレインで第１の出力端子に、そのゲートで第２の出力端子に、そのソースで第２のＮＭＯＳトランジスタのドレインに、及びそのゲートで第２の出力端子に結合される第５のＮＭＯＳトランジスタと、そのドレインで第２の出力端子に、そのゲートで第１の出力端子に、及びそのソースで第２のＮＭＯＳトランジスタのドレインに、及びそのゲートで第１の出力端子に結合される第６のＮＭＯＳトランジスタと、そのドレインで第１の出力端子に、そのゲートで第２の出力端子に、及びそのソースで第２のＮＭＯＳトランジスタのドレインに結合される第７のＮＭＯＳトランジスタ、及びそのドレインで第２の出力端子に、そのゲートで第１の出力端子に、及びそのソースで第２のＮＭＯＳトランジスタのドレインに結合される第８のＮＭＯＳトランジスタを更に含む。
【００１８】
例示の一実施例において、制御回路は第１の部分及び第２の部分を更に含み、 制御回路の第１の部分が、そのソースで第２の出力端子に、そのドレインで第７のＮＭＯＳトランジスタのゲートに結合され、且つ、そのゲートで制御信号を及びそのボディで供給電圧を受け取るＰＭＯＳトランジスタと、そのドレインで第７のＮＭＯＳトランジスタのゲートに結合され、且つ、そのゲートで制御信号を受け取る第９のＮＭＯＳトランジスタとを含む。
【００１９】
例示の一実施例において、ＰＭＯＳトランジスタは第１のＰＭＯＳトランジスタを更に含み、制御回路の第２の部分が、そのソースで第１の出力端子に、そのドレインで第８のＮＭＯＳトランジスタのゲートに結合され、且つ、そのゲートで制御信号を及びその本体で供給電圧を受け取る第２のＰＭＯＳトランジスタと、そのドレインで第８のＮＭＯＳトランジスタのゲートに結合され、且つ、そのゲートで制御信号を受け取る第１０のＮＭＯＳトランジスタとを更に含む。
【００２０】
例示の一実施例において、第１の周波数が約１２０ＧＨｚである。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の原理の例示の一実施例に従ったラッチディバイダを図示する。
【００２２】
【図２】図２は、図１のラッチディバイダの性能を示す。
【発明を実施するための形態】
【００２３】
図１において、参照符号１００は概して、例示の一実施例に従ったラッチディバイダを示す。ディバイダ１００は、ＬＣ共振器１０２、入力回路１０４、及び制御回路１０８を概して含む。共振器１０２は、出力端子（これらは出力信号ＯＵＴＰ及びＯＵＴＭを提供する）に結合され、供給電圧ＶＤＤを受け取るインダクタＬ１及びＬ２を概して含むが、代替として、インダクタＬ１及びＬ２は、供給電圧ＶＤＤを受け取るセンタータップを有する単一のインダクタで置き換えることもできる。共振器１０２及びラッチ１０４の各々は、それぞれ、一対のクロス結合されたトランジスタＱ１／Ｑ２及びＱ１１／Ｑ１２、（これは例えば、ＮＭＯＳトランジスタであり得る）を含む。入力回路１０８は、各々ラッチ１０４及び共振器１０２の一つに結合される、トランジスタＱ５及びＱ６（これらは例えば、ＮＭＯＳトランジスタであり得る）を概して含む。制御回路１１０は概して、それぞれ、トランジスタＱ７及びＱ８及びトランジスタＱ９及びＱ１０を含む、２つの部分を含む。トランジスタＱ５、Ｑ６、Ｑ８、及びＱ１０は例えば、ＮＭＯＳトランジスタであってもよく、トランジスタＱ７及びＱ９は例えば、ＰＭＯＳトランジスタであってよい。
【００２４】
オペレーションにおいて、差動入力信号ＩＮＰ及びＩＮＭ（これは例えば、約１２０ＧＨｚの周波数を有し得る）が、差動入力信号の周波数の分数（即ち、２分の１）である周波数を有するように、ディバイダ１００により差動出力信号ＯＵＴＰ及びＯＵＴＭに分割され得る。典型的に、ＬＣ共振器１０２は、トランジスタＱ１及びＱ２のゲート及びインダクタＬ１及びＬ２のインダクタンスからの寄生容量をＬＣタンクとして用いる。また、分周範囲を拡張するようにＬＣタンクを調整するため、制御信号ＣＮＴＬは、トランジスタＱ３及びＱ４（これらもトランジスタＱ３及びＱ４の寄生容量に実質的に並列の寄生容量を有する）をオンにするようにアサートされ得る。このＬＣタンクは、電圧制御発振器のようにラッチ１０４に関連して動作する。トランジスタＱ９及びＱ１０のゲート（又は制御電極）は、入力回路１０２がトランスコンダクタンス回路として動作でき、このトランスコンダクタンス回路からの対応する出力信号がラッチ１０４及び共振器１０２の制御を助けるように差動入力信号ＩＮＰ及びＩＮＭを受け取る。
【００２５】
図２は、ディバイダ１００のオペレーションを示す。図示するように、差動入力信号ＩＮＰ及びＩＮＭ（これは正弦波であり、約１２０ＧＨｚの周波数を有する）が提供される。差動出力信号ＯＵＴＰ及びＯＵＴＭ（これは、実質的に正弦波である）は、期間ＴＯＵＴを有し、これは、入力信号ＩＮＰ及びＩＮＭのための期間の約倍であり、ディバイダ１００に対する分周比が約２分の１であることを示す。
【００２６】
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
【図１】
0005976685.tif 000002
【図２】
0005976685.tif 000003