(57)【特許請求の範囲】
【請求項１】
半導体基板上に保護膜を形成する工程と、
前記半導体基板に、前記保護膜を介して不純物をイオン注入する工程と、
前記不純物を活性化して不純物層を形成する工程と、
前記不純物層を形成した後、前記保護膜を除去する工程と、
前記保護膜を除去した後、前記不純物層の表面部の前記半導体基板を除去する工程と、
前記不純物層の前記表面部の前記半導体基板を除去した後、前記半導体基板上に半導体層をエピタキシャル成長する工程と、
前記半導体層の上にゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを形成する工程と、
前記ゲート電極を形成する工程の後、前記半導体層にソース／ドレイン領域を形成する工程とを有し、
前記不純物層の表面部の前記半導体基板を除去する際に、前記不純物をイオン注入する際に前記半導体基板内に押し込まれた前記保護膜の構成元素を除去する
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に第１の保護膜を形成する工程と、
前記半導体基板の第１の領域の前記第１の保護膜を除去する工程と、
前記第１の領域の前記半導体基板に第１の不純物をイオン注入する工程と、
前記第１の不純物をイオン注入する工程の後、残存する前記第１の保護膜を除去する工程と、
残存する前記第１の保護膜を除去する工程の後、前記半導体基板上に第２の保護膜を形成する工程と、
前記半導体基板の第２の領域の前記第２の保護膜を除去する工程と、
前記第２の領域の前記第２の保護膜を除去した後、前記第２の領域の半導体基板に第２の不純物をイオン注入して第２の不純物層を形成する工程と、
残存する前記第２の保護膜を除去する工程と、
残存する前記第２の保護膜を除去した前記半導体基板上に半導体層をエピタキシャル成長する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１の保護膜及び前記第２の保護膜は、前記半導体基板を酸化することにより形成した酸化膜であり、
前記第１の不純物は、砒素又はリンを含み、
前記第２の不純物は、ボロンを含む
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３記載の半導体装置の製造方法において、
前記半導体層をエピタキシャル成長する工程の前に、前記第２の不純物層の表面部の前記半導体基板を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２の不純物層の表面部の前記半導体基板を除去する際に、前記第２の不純物をイオン注入する際に前記半導体基板内に押し込まれた前記第２の保護膜の構成元素を除去する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
【０００３】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６４２６２７９号明細書
【特許文献２】米国特許第６４８２７１４号明細書
【特許文献３】米国特許出願公開第２００９／０１０８３５０号明細書
【非特許文献】
【０００５】
【非特許文献１】A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0.1-μm MOSFET's with Epitaxial and δ-Doped Channels", IEEE Transactions on Electrond Devices, Vol. 46, NO. 8, p. 1718, 1999
【非特許文献２】Woo-Hyeong Lee, "MOS Device Structure Development for ULSI: Low Power/High Speed Operation", Microelectron. Reliab., Vol. 37, No. 9, pp. 1309-1314, 1997
【非特許文献３】A. Hokazono et al., "Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si:C Layers for Continual Bulk-CMOS Scaling", IEDM09-673
【非特許文献４】L. Shao et al., "Boron diffusion in silicon: the anomalies andcontrol by point defect engineering", Materials Science and Engineering R 42, pp. 65-114, 2003
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、提案されている上記半導体装置について本願発明者等が検討を行ったところ、チャネル不純物層上に形成したエピタキシャル層の結晶性が悪化することが判明した。エピタキシャル層の結晶性は、トランジスタの特性、ひいては半導体装置の性能や信頼性に多大な影響を与えるため、改善することが望まれる。
【０００７】
本発明の目的は、高性能・高信頼性の半導体装置を製造するための半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板に不純物をイオン注入する工程と、前記不純物を活性化して不純物層を形成する工程と、前記不純物層の表面部の前記半導体基板を除去する工程と、前記不純物層の前記表面部の前記半導体基板を除去した後、前記半導体基板上に半導体層をエピタキシャル成長する工程とを有する半導体装置の製造方法が提供される。
【０００９】
また、実施形態の他の観点によれば、半導体基板上に保護膜を形成する工程と、前記半導体基板に、前記保護膜を介して不純物をイオン注入する工程と、前記不純物を活性化して不純物層を形成する工程と、前記不純物層を形成した後、前記保護膜を除去する工程と、前記保護膜を除去した後、前記不純物層の表面部の前記半導体基板を除去する工程と、前記不純物層の前記表面部の前記半導体基板を除去した後、前記半導体基板上に半導体層をエピタキシャル成長する工程とを有する半導体装置の製造方法が提供される。
【００１０】
また、実施形態の更に他の観点によれば、半導体基板上に第１の保護膜を形成する工程と、前記第１の保護膜上に、第１の領域を露出し、第２の領域を覆う第１のマスクを形成する工程と、前記第１のマスクを用いて、前記第１の領域の前記第１の保護膜を除去する工程と、前記第１の領域の前記第１の保護膜を除去した後、前記第１のマスクを用いて、前記第１の領域の半導体基板に第１の不純物をイオン注入する工程と、前記第１のマスクを除去する工程と、前記第１のマスクを除去した後、前記第１の不純物を活性化して第１の不純物層を形成する工程と、前記第１の不純物層を形成した後、残存する前記第１の保護膜を除去する工程と、残存する前記第１の保護膜を除去した前記半導体基板上に半導体層をエピタキシャル成長する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置の製造方法によれば、半導体基板表面の、不純物層を形成する際のノックオン原子の量を大幅に低減することができるので、半導体基板表面上に形成するエピタキシャル半導体層の結晶性を向上することができる。これにより、エピタキシャル半導体層に形成する素子の特性、ひいては半導体装置の性能や信頼性を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２】図２は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図３】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０は、エピタキシャル層の表面ラフネスとシリコンエッチング量との関係を示すグラフである。
【図１１】図１１は、シリコン基板中の酸素の深さ方向分布を示すグラフ（その１）である。
【図１２】図１２は、シリコン基板中の酸素の深さ方向分布を示すグラフ（その２）である。
【図１３】図１３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】図１４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】図１５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】図１６は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図１７】図１７は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図１８】図１８は、シリコン基板中の酸素の深さ方向分布を示すグラフ（その３）である。
【図１９】図１９は、シリコン基板中の酸素の深さ方向分布を示すグラフ（その４）である。
【発明を実施するための形態】
【００１３】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。
【００１４】
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１０は、エピタキシャル層の表面ラフネスとシリコンエッチング量との関係を示すグラフである。図１１及び図１２は、シリコン層及びシリコン基板中における酸素の深さ方向分布を示すグラフである。
【００１５】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。
【００１６】
シリコン基板１０には、ＮＭＯＳトランジスタ形成領域１６と、ＰＭＯＳトランジスタ形成領域２４とが設けられている。
【００１７】
ＮＭＯＳトランジスタ形成領域１６のシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層３２が形成されている。シリコン層３２上には、ゲート絶縁膜４２が形成されている。ゲート絶縁膜４２上には、ゲート電極４４が形成されている。ゲート電極４４の両側のシリコン層３２及びシリコン基板１０内には、ソース／ドレイン領域５２が形成されている。これらにより、ＮＭＯＳトランジスタが形成されている。
【００１８】
ＰＭＯＳトランジスタ形成領域２４のシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層３２が形成されている。シリコン層３２上には、ゲート絶縁膜４２が形成されている。ゲート絶縁膜４２上には、ゲート電極４４が形成されている。ゲート電極４４の両側のシリコン層３２及びシリコン基板１０内には、ソース／ドレイン領域５４が形成されている。これらにより、ＰＭＯＳトランジスタが形成されている。
【００１９】
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極４４上及びソース／ドレイン領域５２，５４上には、金属シリサイド膜５６が形成されている。
【００２０】
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されたシリコン基板１０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、トランジスタに接続されたコンタクトプラグ６０が埋め込まれている。コンタクトプラグ６０には、配線６２が接続されている。
【００２１】
このように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、いずれも、例えば図２に示すように、チャネル領域１０６に、急峻な不純物濃度分布を有する高濃度不純物層１０８と、高濃度不純物層１０８上にエピタキシャル成長されたノンドープのシリコン層１１０とを有するものである。このようなトランジスタの構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。
【００２２】
次に、本実施形態による半導体装置の製造方法について図３乃至図１０を用いて説明する。
【００２３】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
【００２４】
本実施形態による半導体装置の製造方法では、素子分離絶縁膜４０の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜４０の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。なお、素子分離絶縁膜４０の形成前にウェルやチャネル不純物層を形成するのは、シリコン酸化膜１４等を除去する際の素子分離絶縁膜４０の膜減りを抑制するためである。
【００２５】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３（ａ））。
【００２６】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００２７】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０のＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図３（ｂ））。
【００２８】
Ｐウェル２０は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、炭素イオン（Ｃ＋）を、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、Ｐ型高濃度不純物層２２を形成する炭素及びボロンよりも先にイオン注入する。Ｐウェル２０は、Ｐ型高濃度不純物層２２よりも先に形成することが望ましい。
【００２９】
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
【００３０】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００３１】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０のＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図４（ａ））。
【００３２】
Ｎウェル２８は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。Ｎウェル２８は、Ｎ型高濃度不純物層３０よりも先に形成することが望ましい。
【００３３】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００３４】
なお、Ｐウェル２０及びＰ型高濃度不純物層２２と、Ｎウェル２８及びＮ型高濃度不純物層２２とは、どちらを先に形成してもよい。
【００３５】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃、１５０秒の熱処理を行う。
【００３６】
この際、Ｐ型高濃度不純物層２２にはボロンとともにゲルマニウム及び炭素を導入しているため、前述のように、ボロンの拡散を抑制することができる。これにより、Ｐ型高濃度不純物層２２の急峻な分布を維持することができる。また、Ｎ型高濃度不純物層３０は、拡散定数の小さい砒素を用いて形成されているため、Ｎ型高濃度不純物層３０の急峻な分布を維持することができる。
【００３７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
【００３８】
次いで、例えばＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を用いたウェットエッチングにより、シリコン基板１０の表面を、３ｎｍ程度エッチングする。具体的には、ＴＭＡＨ（１０％ in Water）、４０℃、１０秒の処理を行い、次いで、再度、弗酸水溶液を用いたウェットエッチングにてＴＭＡＨ処理後の自然酸化膜を除去する。
【００３９】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３０ｎｍのノンドープのシリコン層３２をエピタキシャル成長する（図４（ｂ））。
【００４０】
後述の参考例に示すように、シリコン層３２をエピタキシャル成長するシリコン基板１０の表面には、多量の酸素が存在している。本願発明者等の検討により、この多量の酸素は、イオン注入時にシリコン酸化膜１４からシリコン基板１０方向に押し込まれるノックオン酸素であることが判明した。ＮＭＯＳトランジスタ形成領域１６にイオン注入するゲルマニウムイオンや、ＰＭＯＳトランジスタ形成領域２４にイオン注入する砒素イオンは、原子質量が比較的大きいため、ノックオンの影響が大きいものと考えられる。
【００４１】
シリコン基板１０の表面をエッチングする工程は、イオン注入時に押し込まれたシリコン基板１０表面の酸素を除去するためのものである。シリコン基板１０表面のノックオン酸素を予め除去しておくことにより、結晶性の高いシリコン層３２を成長することができる。
【００４２】
なお、シリコン基板のエッチング量を増やせば、ノックオン酸素の除去はより完全となるが、注入した不純物の一部も除去されてしまうという不具合がある。さらに、本願発明者等は、シリコン基板のエッチング量を増やすに従い、後に形成したエピタキシャル層表面の表面ラフネスが悪化するという不具合が発生することを見出した。また、図１０に示すように、エピタキシャル層表面の表面ラフネスの悪化を防止するためには、シリコンエッチング量は５ｎｍ程度以下とすることが望ましいことを見出した。
【００４３】
次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層３２の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜３４を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
【００４４】
次いで、シリコン酸化膜３４上に、例えばＬＰＣＶＤ法により、例えば膜厚９０ｎｍのシリコン窒化膜３６を堆積する。処理条件は、例えば、温度を７００℃、時間を１５０分間とする。
【００４５】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜３６、シリコン酸化膜３４、シリコン層３２、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝３８を形成する（図５（ａ））。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４６】
次いで、例えばＩＳＳＧ法により、減圧下でシリコン層３２及びシリコン基板１０の表面をウェット酸化し、素子分離溝３８の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。
【００４７】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝３８をシリコン酸化膜によって埋め込む。
【００４８】
次いで、例えばＣＭＰ法により、シリコン窒化膜３６上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝３８に埋め込まれたシリコン酸化膜により、素子分離絶縁膜４０を形成する（図５（ｂ））。
【００４９】
次いで、シリコン窒化膜３６をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜４０を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層３２の表面の高さと素子分離絶縁膜４０の表面の高さとが同程度になるように調整するためのものである。
【００５０】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜３６を除去する（図６（ａ））。
【００５１】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜３４を除去する。
【００５２】
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。
【００５３】
次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜内に窒素を導入する。
【００５４】
こうして、ＮＭＯＳトランジスタ形成領域１６及びＰＭＯＳトランジスタ形成領域２４に、シリコン窒化酸化膜のゲート絶縁膜４２を形成する（図６（ｂ））。
【００５５】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。
【００５６】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極４４を形成する（図７（ａ））。
【００５７】
次いで、フォトリソグラフィ及びイオン注入により、ＮＭＯＳトランジスタ形成領域１６に、ゲート電極４４をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層４６を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入し、Ｎ型不純物層４６を形成する。
【００５８】
次いで、フォトリソグラフィ及びイオン注入により、ＰＭＯＳトランジスタ形成領域２４に、ゲート電極４４をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層４８を形成する（図７（ｂ））。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入し、Ｐ型不純物層４８を形成する。
【００５９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。
【００６０】
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極４４の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ５０を形成する（図８（ａ））。
【００６１】
次いで、フォトリソグラフィ及びイオン注入により、ＮＭＯＳトランジスタ形成領域１６に、ゲート電極４４及びサイドウォールスペーサ５０をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層５２を形成するとともに、ＮＭＯＳトランジスタのゲート電極４４にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２とする。
【００６２】
次いで、フォトリソグラフィ及びイオン注入により、ＰＭＯＳトランジスタ形成領域２４に、ゲート電極４４及びサイドウォールスペーサ５０をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層５４を形成するとともに、ＰＭＯＳトランジスタのゲート電極４４にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２とする。
【００６３】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極４４中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極４４とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。また、ＮＭＯＳトランジスタのチャネル部は炭素がボロンの拡散を抑制することにより、ＰＭＯＳトランジスタのチャネル部は砒素の拡散が遅いことにより、急峻な不純物分布を維持することができる。
【００６４】
こうして、ＮＭＯＳトランジスタ形成領域１６にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域２４に、ＰＭＯＳトランジスタを形成する（図８（ｂ））
次いで、サリサイドプロセスにより、ゲート電極４４上、Ｎ型不純物層５２上、及びＰ型不純物層５４上に、金属シリサイド膜５６、例えばコバルトシリサイド膜を形成する。
【００６５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
【００６６】
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
【００６７】
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜５８を形成する。
【００６８】
次いで、例えばＣＭＰ法により、層間絶縁膜５８の表面を研磨し、平坦化する。
【００６９】
この後、層間絶縁膜５８に埋め込まれたコンタクトプラグ６０、コンタクトプラグ６０に接続された配線６２等を形成し、本実施形態の半導体装置を完成する（図９）。
【００７０】
次に、シリコン基板１０とシリコン層３２との間の界面に存在する酸素について本願発明者等が行った検討結果について、図１１及び図１２を用いて説明する。
【００７１】
本願発明者等は、シリコン基板１０とエピタキシャルシリコン層３２との間の界面に存在する多量の酸素が、イオン注入の際のノックオン酸素ではないかと想定し、以下のフローで評価試料を作製し、界面の酸素濃度を調べた。
【００７２】
まず、シリコン基板の表面に、シリコン酸化膜を形成した。シリコン酸化膜としては、８１０℃、２０秒間の熱酸化により形成した膜厚２ｎｍのシリコン酸化膜、又は、ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ処理、ＨＦ処理、及びＨＣｌ／Ｈ２Ｏ２／Ｈ２Ｏ処理を順次行うことにより形成した膜厚０．５ｎｍの化学酸化膜を用いた。
【００７３】
次いで、シリコン酸化膜を形成したシリコン基板に、ＮＭＯＳトランジスタの製造プロセスを想定してゲルマニウムイオンを、又は、ＰＭＯＳトランジスタの製造プロセスを想定して砒素イオンを、イオン注入した。ゲルマニウムのイオン注入条件は、加速エネルギー６０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２とした。砒素のイオン注入条件は、加速エネルギー６ｋｅＶ、ドーズ量２×１０１３ｃｍ−２とした。
【００７４】
次いで、イオン注入ダメージを回復するための熱処理を行った。熱処理条件は、６００℃、１５０分間とした。
【００７５】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン基板表面のシリコン酸化膜を除去した。
【００７６】
次いで、シリコン基板の表面を、ＴＭＡＨを用いたウェットエッチングにより、３ｎｍ程度エッチングした。比較のため、一部の試料についてはシリコン基板の表面をエッチングしなかった。
【００７７】
次いで、シリコン基板上に、シリコン層をエピタキシャル成長した。
【００７８】
この後、このように形成した試料について、二次イオン質量分析法により、酸素原子の深さ方向分布を測定した。
【００７９】
図１１及び図１２は、シリコン層及びシリコン基板中の酸素の深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図１１はゲルマニウムをイオン注入した試料の測定結果であり、図１２は砒素をイオン注入した試料の測定結果である。各図において、点線は、膜厚２ｎｍのシリコン酸化膜を形成してイオン注入を行った後、シリコン基板の表面をエッチングせずにシリコン層をエピタキシャル成長した試料である。一点鎖線は、化学酸化膜を形成してイオン注入を行った後、シリコン基板の表面をエッチングせずにシリコン層をエピタキシャル成長した試料である。実線は、化学酸化膜を形成してイオン注入を行い、シリコン基板の表面を３ｎｍエッチングした後、シリコン層をエピタキシャル成長した試料である。
【００８０】
図１１及び図１２に示すように、エピタキシャル成長前にシリコン基板の表面をエッチングしていない試料（点線及び一点鎖線）では、シリコン基板中に多量の酸素が存在している。一方、エピタキシャル成長前にシリコン基板の表面をエッチングした試料（実線）では、シリコン基板とシリコン層との間の界面に存在する酸素は大幅に減少している。これらの結果から、シリコン基板とシリコン層との間の界面に存在する酸素は、注入イオンによってシリコン酸化膜からシリコン基板方向に押し込まれるノックオン酸素であることが判明した。
【００８１】
また、エピタキシャル成長前にシリコン基板の表面をエッチングした試料では、エピタキシャル成長前にシリコン基板の表面をエッチングしていない試料と比較して、酸素濃度が１／１０程度に減少することができた。
【００８２】
以上のことから、エピタキシャル成長前にシリコン基板の表面をエッチングすることにより、イオン注入の際のノックオン酸素の影響を抑制し、良質のエピタキシャル層を形成できることが判った。
【００８３】
このように、本実施形態によれば、チャネル領域に高濃度不純物層を形成後、エピタキシャルシリコン層を形成する前に、シリコン基板の表面部を除去するので、高濃度不純物層を形成する際のイオン注入によってシリコン基板内に押し込まれた酸素を取り除くことができる。これにより、結晶性の高いエピタキシャルシリコン層を成長することができる。また、エピタキシャルシリコン層の結晶性を向上することにより、トランジスタの特性、ひいては半導体装置の性能や信頼性を向上することができる。
【００８４】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１３及び図１４を用いて説明する。図１乃至図９に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００８５】
図１３及び図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８６】
本実施形態では、図１に示す第１実施形態による半導体装置の他の製造方法を説明する。
【００８７】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
【００８８】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図１３（ａ））。
【００８９】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００９０】
次いで、フォトレジスト膜２６をマスクとして、例えば弗酸水溶液を用いたウェットエッチングを行い、ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜１４を除去する。
【００９１】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０のＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図１３（ｂ））。
【００９２】
Ｎウェル２８は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、砒素イオン（Ａｓ＋）を、加速エネルギー８０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件で、それぞれイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００９３】
この際、ＰＭＯＳトランジスタ形成領域２４のシリコン基板１０表面には、シリコン酸化膜１４は形成されていない。一時的にせよ大気中でウェーハを保管すると、自然酸化膜の成長などによってシリコン基板１０の表面には酸素が存在することがあるが、シリコン基板１０表面の酸素の量は大幅に減少する。これにより、Ｎウェル２８及びＮ型高濃度不純物層３０を形成する際の注入イオンによるノックオンによってシリコン基板１０内に押し込まれる酸素の量を大幅に低減することができる。
【００９４】
シリコン酸化膜１４を形成せずに、フォトレジスト膜２６を直にシリコン基板１０上に形成することも考えられる。しかしながら、この方法では、イオン注入に伴いシリコン基板１０及びフォトレジスト膜２６の温度が上昇し、フォトレジスト膜２６中の可動イオン等がシリコン基板１０内に拡散してシリコン基板１０を汚染するため、好ましくない。
【００９５】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００９６】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
【００９７】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜６４を形成する（図１４（ａ））。
【００９８】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００９９】
次いで、フォトレジスト膜１８をマスクとして、例えば弗酸水溶液を用いたウェットエッチングを行い、ＮＭＯＳトランジスタ形成領域１６のシリコン酸化膜６４を除去する。
【０１００】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０のＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図１４（ｂ））。
【０１０１】
Ｐウェル２０は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、炭素イオン（Ｃ＋）を、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。
【０１０２】
この際、ＮＭＯＳトランジスタ形成領域１６のシリコン基板１０表面には、シリコン酸化膜６４は形成されていない。一時的にせよ大気中でウェーハを保管すると、自然酸化膜の成長などによってシリコン基板１０の表面には酸素が存在することがあるが、シリコン基板１０表面の酸素の量は大幅に減少する。これにより、Ｐウェル２０及びＰ型高濃度不純物層２２を形成する際の注入イオンによるノックオンによってシリコン基板１０内に押し込まれる酸素の量を大幅に低減することができる。
【０１０３】
シリコン酸化膜６４を形成せずに、フォトレジスト膜１８を直にシリコン基板１０上に形成することも考えられる。しかしながら、この方法では、イオン注入に伴いシリコン基板１０及びフォトレジスト膜１８の温度が上昇し、フォトレジスト膜１８中の可動イオン等がシリコン基板１０内に拡散してシリコン基板１０を汚染するため、好ましくない。
【０１０４】
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
【０１０５】
なお、本実施形態による半導体装置の製造方法では、Ｐウェル２０及びＰ型高濃度不純物層２２よりも先に、Ｎウェル２８及びＮ型高濃度不純物層３０を形成している。これは、酸化に伴う不純物の増速拡散を抑制するためである。
【０１０６】
ボロン及び炭素は、砒素やリンと比較して、酸化に伴う増速拡散が極めて大きい。このため、Ｐウェル２０及びＰ型高濃度不純物層２２を形成した後、Ｎウェル２８及びＮ型高濃度不純物層３０を形成する際の保護膜となるシリコン酸化膜を、シリコン基板１０を酸化することにより形成すると、保護膜の形成過程でボロンや炭素の増速拡散が生じる。シリコン基板表面の格子位置に配された炭素が減少すると、ボロン拡散抑制効果が減じられ、急峻なボロン濃度分布を有するＰ型高濃度不純物層２２を形成できなくなる。
【０１０７】
Ｎウェル２８及びＮ型高濃度不純物層３０よりも後にＰウェル２０及びＰ型高濃度不純物層２２を形成することにより、保護膜としてのシリコン酸化膜を形成する際にボロンや炭素が増速拡散することはない。Ｎウェル２８及びＮ型高濃度不純物層３０を形成する砒素やリンは酸化プロセスに曝されるが、ボロンや炭素に比べて増速拡散は小さい。
【０１０８】
したがって、Ｎウェル２８及びＮ型高濃度不純物層３０よりも後にＰウェル２０及びＰ型高濃度不純物層２２を形成することにより、Ｎ型高濃度不純物層３０及びＰ型高濃度不純物層２２の双方について、急峻な不純物濃度分布を得ることができる。
【０１０９】
上述のように、本実施形態においてＰウェル２０及びＰ型高濃度不純物層２２よりも先にＮウェル２８及びＮ型高濃度不純物層３０を形成しているのは、酸化に伴う不純物の増速拡散を防止するためである。ＣＶＤ法等により堆積した膜をイオン注入用の保護膜として用いる場合には、増速拡散は生じないため、どちらを先に形成してもよい。
【０１１０】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃、１５０秒の熱処理を行う。
【０１１１】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６４を除去する。
【０１１２】
次いで、例えばＴＭＡＨを用いたウェットエッチングにより、シリコン基板１０の表面を、３ｎｍ程度エッチングする。このエッチングは、Ｐ型高濃度不純物層２２及びＮ型高濃度不純物層３０の形成の際にシリコン基板１０内に押し込まれたノックオン酸素を除去するために行うものである。
【０１１３】
本実施形態では、シリコン酸化膜１４，６４を介さずにイオン注入を行うことによりノックオン酸素の量を低減しているため、必ずしもシリコン基板１０をエッチングする必要はない。ただし、ウェーハ保管中の自然酸化膜の形成等を考慮すると、本実施形態の場合においても、シリコン基板１０の表面をエッチングすることが望ましい。
【０１１４】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３０ｎｍのノンドープのシリコン層３２をエピタキシャル成長する（図１５）。
【０１１５】
この後、図５（ａ）乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【０１１６】
このように、本実施形態によれば、チャネル領域に高濃度不純物層を形成する際に、イオン注入領域の保護膜を除去しておくので、高濃度不純物層を形成する際のイオン注入によってシリコン基板内に押し込まれる酸素の量を大幅に低減することができる。これにより、結晶性の高いエピタキシャルシリコン層を成長することができる。また、エピタキシャルシリコン層の結晶性を向上することにより、トランジスタの特性、ひいては半導体装置の性能や信頼性を向上することができる。
【０１１７】
［参考例］
参考例による半導体装置の製造方法について図１６乃至図１９を用いて説明する。図１乃至図１５に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１１８】
図１６及び図１７は、本参考例による半導体装置の製造方法を示す工程断面図である。図１８及び図１９は、シリコン層及びシリコン基板中における酸素の深さ方向分布を示すグラフである。
【０１１９】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外に、マスクアライメント用のマークとして用いる溝１２を形成する。
【０１２０】
次いで、シリコン基板１０の全面に、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図１６（ａ））。
【０１２１】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。
【０１２２】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０のＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図１６（ｂ））。
【０１２３】
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
【０１２４】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。
【０１２５】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０のＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図１７（ａ））。
【０１２６】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【０１２７】
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
【０１２８】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
【０１２９】
次いで、シリコン基板１０上に、ノンドープのシリコン層３２をエピタキシャル成長する。
【０１３０】
次いで、図５（ａ）乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【０１３１】
上述の製造方法により形成した半導体装置について本願発明者等が検討を行ったところ、シリコン基板１０上にエピタキシャル成長したシリコン層３２の結晶性が悪いことが判明した。これについて本願発明者等が検討した結果、シリコン層３２をエピタキシャル成長するシリコン基板１０の表面に存在する多量の酸素が原因していることが判明した。シリコン層３２をエピタキシャル成長するシリコン基板１０の表面に酸素が存在すると、成長したシリコン層３２の結晶性が悪化し、ひいてはトランジスタ特性を劣化する。
【０１３２】
図１８及び図１９は、シリコン層及びシリコン基板中の酸素の深さ方向分布を二次イオン質量分析法により測定した結果を示すグラフである。図１８はＮＭＯＳトランジスタ形成領域１６の測定結果であり、図１９はＰＭＯＳトランジスタ形成領域２４の測定結果である。
【０１３３】
図１８及び図１９に示すように、ＮＭＯＳトランジスタ形成領域１６及びＰＭＯＳトランジスタ形成領域２４の何れにおいても、シリコン層３２とシリコン基板１０との界面近傍に、高濃度の酸素が存在している。
【０１３４】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１３５】
例えば、上記実施形態では、チャネル不純物層上にエピタキシャル層を有するトランジスタの製造方法に適用した例を示したが、半導体基板に不純物層を形成した後にエピタキシャル層を成長する工程を含む種々の半導体装置の製造方法に適用することができる。特に、半導体基板の表面に酸化膜や吸着酸素など、酸素を含む表面層が形成された状態でイオン注入を行う工程を有する半導体装置の製造方法では、上記実施形態と同様の効果を期待できる。
【０１３６】
また、上記実施形態では、イオン注入によってシリコン酸化膜中の酸素がシリコン基板内に押し込まれる現象について示したが、イオン注入に伴うノックオンは、酸素に限って生じるものではない。例えば、シリコン基板上にシリコン窒化膜を形成した状態でイオン注入を行えば、ノックオンによってシリコン窒化膜中の窒素がシリコン基板内に押し込まれる。シリコン基板中に押し込まれたシリコン以外のノックオン原子は、エピタキシャル層の成長に悪影響を与えるものと考えられる。エピタキシャル層の成長前にシリコン基板の表面を除去する工程は、イオン注入の保護膜としてどのような膜を用いる場合にも、有用である。
【０１３７】
また、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。ＳＯＩ基板など、他の半導体基板を適用してもよい。
【０１３８】
また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、ＳｉＧｅ層やＳｉＣ層等の他の半導体層を適用してもよい。
【０１３９】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１４０】
以上の実施形態に関し、更に以下の付記を開示する。
【０１４１】
（付記１）  半導体基板に不純物をイオン注入する工程と、
前記不純物を活性化して不純物層を形成する工程と、
前記不純物層の表面部の前記半導体基板を除去する工程と、
前記不純物層の前記表面部の前記半導体基板を除去した後、前記半導体基板上に半導体層をエピタキシャル成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１４２】
（付記２）  半導体基板上に保護膜を形成する工程と、
前記半導体基板に、前記保護膜を介して不純物をイオン注入する工程と、
前記不純物を活性化して不純物層を形成する工程と、
前記不純物層を形成した後、前記保護膜を除去する工程と、
前記保護膜を除去した後、前記不純物層の表面部の前記半導体基板を除去する工程と、
前記不純物層の前記表面部の前記半導体基板を除去した後、前記半導体基板上に半導体層をエピタキシャル成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１４３】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記不純物層の表面部の前記半導体基板を除去する際に、前記不純物をイオン注入する際に前記半導体基板内に押し込まれた前記保護膜の構成元素を除去する
ことを特徴とする半導体装置の製造方法。
【０１４４】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後に、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１４５】
（付記５）  半導体基板上に第１の保護膜を形成する工程と、
前記第１の保護膜上に、第１の領域を露出し、第２の領域を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記第１の領域の前記第１の保護膜を除去する工程と、
前記第１の領域の前記第１の保護膜を除去した後、前記第１のマスクを用いて、前記第１の領域の半導体基板に第１の不純物をイオン注入する工程と、
前記第１のマスクを除去する工程と、
前記第１のマスクを除去した後、前記第１の不純物を活性化して第１の不純物層を形成する工程と、
前記第１の不純物層を形成した後、残存する前記第１の保護膜を除去する工程と、
残存する前記第１の保護膜を除去した前記半導体基板上に半導体層をエピタキシャル成長する工程と
を有することを特徴とする半導体装置の製造方法。
【０１４６】
（付記６）  付記５記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後に、
前記第１の領域の前記半導体層上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１４７】
（付記７）  付記５記載の半導体装置の製造方法において、
前記第１の保護膜を形成する工程の前に、
前記半導体基板上に第２の保護膜を形成する工程と、
前記第２の保護膜上に、前記第１の領域を覆い、前記第２の領域を露出する第２のマスクを形成する工程と、
前記第２のマスクを用いて、前記第２の領域の前記第２の保護膜を除去する工程と、
前記第２の領域の前記第２の保護膜を除去した後、前記第２のマスクを用いて、前記第２の領域の半導体基板に第２の不純物をイオン注入する工程と、
前記第２のマスクを除去する工程と、
残存する前記第２の保護膜を除去する工程とを有し、
前記第１の不純物層を形成する工程では、前記第２の不純物を活性化して第２の不純物層を更に形成する
ことを特徴とする半導体装置の製造方法。
【０１４８】
（付記８）  付記７記載の半導体装置の製造方法において、
前記半導体層を形成する工程の後に、
前記第１の領域の前記半導体層上に第１のゲート絶縁膜を、前記第２の領域の前記半導体層上に第２のゲート絶縁膜を、それぞれ形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１４９】
（付記９）  付記７又は８記載の半導体装置の製造方法において、
前記第１の保護膜及び前記第２の保護膜は、前記半導体基板を酸化することにより形成した酸化膜であり、
前記第１の不純物は、ボロンを含み、
前記第２の不純物は、砒素又はリンを含む
ことを特徴とする半導体装置の製造方法。
【０１５０】
（付記１０）  付記５乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層をエピタキシャル成長する工程の前に、前記第１の不純物層の表面部の前記半導体基板を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５１】
（付記１１）  付記１０記載の半導体装置の製造方法において、
前記第１の不純物層の表面部の前記半導体基板を除去する際に、前記第１の不純物をイオン注入する際に前記半導体基板内に押し込まれた前記第１の保護膜の構成元素を除去する
ことを特徴とする半導体装置の製造方法
【符号の説明】
【０１５２】
１０…シリコン基板
１２…溝
１４，３４，６４…シリコン酸化膜
１６…低電圧ＮＭＯＳトランジスタ形成領域
１８，２６…フォトレジスト膜
２０…Ｐウェル
２２…Ｐ型高濃度不純物層
２４…低電圧ＰＭＯＳトランジスタ形成領域
２８…Ｎウェル
３０…Ｎ型高濃度不純物層
３２…シリコン層
３６…シリコン窒化膜
３８…素子分離溝
４０…素子分離絶縁膜
４２…ゲート絶縁膜
４４…ゲート電極
５０…サイドウォールスペーサ
５２…Ｎ型不純物層（ソース／ドレイン領域）
５４…Ｐ型不純物層（ソース／ドレイン領域）
５６…金属シリサイド膜
５８…層間絶縁膜
６０…コンタクトプラグ
６２…配線
１００…シリコン基板
１０２…ソース領域
１０４…ドレイン領域
１０６…チャネル領域
１０８…高濃度不純物層
１１０…シリコン層
１１２…ゲート絶縁膜
１１４…ゲート電極
【図１】
0005870478.tif 000002
【図２】
0005870478.tif 000003
【図３】
0005870478.tif 000004
【図４】
0005870478.tif 000005
【図５】
0005870478.tif 000006
【図６】
0005870478.tif 000007
【図７】
0005870478.tif 000008
【図８】
0005870478.tif 000009
【図９】
0005870478.tif 000010
【図１０】
0005870478.tif 000011
【図１１】
0005870478.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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