(57)【特許請求の範囲】
【請求項１】
第1の半導体デバイスが形成された第１チップと、
第２の半導体デバイスが形成された半導体層と、不活性領域とが隣接して配置されたＳｉＣ基板と、を備えた第２チップと、
を有し、
前記半導体層は、前記ＳｉＣ基板上に積層され、前記不活性領域内の前記ＳｉＣ基板上には積層されておらず、
前記第１チップは、前記半導体層に重ならず、前記第２チップの前記不活性領域に実装されてなることを特徴とする半導体装置。
【請求項２】
前記第２チップの前記不活性領域には、前記ＳｉＣ基板を貫通するビアホールが設けられ、前記第１チップの電極が前記ビアホールを介して前記ＳｉＣ基板の裏面に引き出されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１チップは、フリップチップにより前記第２チップに実装されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第1の半導体デバイスはパワーアンプ回路の初段を構成するＧａＡｓ系トランジスタであり、前記第２の半導体デバイスは、前記パワーアンプ回路の最終段を構成する窒化物半導体系またはＳｉＣ系トランジスタであることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１チップは、前記第１チップの下面に形成された電極パッドと前記ＳｉＣ基板の上面に形成された金属層とが接続されることで、前記第２チップにフリップチップ実装されてなることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
高周波信号の増幅器の構成として、複数のトランジスタを直列に接続したパワーアンプが知られている。複数のトランジスタを多段に接続することで、所定の増幅度を得ている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２３２６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、その高出力・高利得特性により、ＧａＮやＡｌＧａＮを構成材料として使用した窒化物半導体系トランジスタが注目されている。しかしながら、窒化物半導体系のトランジスタの線形性は、その用途によっては未だ十分とは言えない。たとえば、窒化物半導体系のトランジスタを用いて多段構成のパワーアンプを構成した場合、利得の線形性が悪いという問題点がある。
【０００５】
利得の線形性を重視した場合、あえて、前段のトランジスタを窒化物半導体系のトランジスタではなく、それよりも線形性が良好な、たとえばＧａＡｓ系のトランジスタで構成することも考えられる。ＧａＡｓ系トランジスタは、窒化物半導体系トランジスタに比べて利得は低いが、パワーアンプの前段トランジスタは後段に比べて大きな利得が要求されないため、これを前段に用いることは現実的な手法として採用しえるものである。
【０００６】
しかしながら、この構成では１チップ化は困難であるため、２つのトランジスタデバイスを実装基板上で接続する必要がある。実装基板を使用する場合、その接続部分あるいは接続配線における高周波特性の劣化により、所期の高周波特性を得ることが困難である。
【０００７】
本発明は、上記課題に鑑みなされたものであり、複数の半導体チップを結合する新規な手法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、第1の半導体デバイスが形成された第１チップと、第２の半導体デバイスを含む半導体層と、不活性領域とが隣接して配置されたＳｉＣ基板を備えた第２チップとを有し、前記第１チップが、前記第２チップの不活性領域に実装されてなることを特徴とする半導体装置である。
【０００９】
上記構成において、前記第２チップの前記不活性領域には、前記ＳｉＣ基板を貫通するビアホールが設けられ、前記第１チップの電極が前記ビアホールを介して前記ＳｉＣ基板の裏面に引き出されてなる構成とすることができる。
【００１０】
上記構成において、前記不活性領域に設けられたビアホールは、前記半導体層にビアホールを形成する工程において同時に形成されたものである構成とすることができる。
【００１１】
上記構成において、前記不活性領域は、前記ＳｉＣ基板上の前記半導体層が除去された領域である構成とすることができる。
【００１２】
上記構成において、前記不活性領域は、前記ＳｉＣ基板上の前記半導体層にアルゴンがイオン注入された領域である構成とすることができる。
【００１３】
上記構成において、前記第１チップは、フリップチップにより前記第２チップに実装されている構成とすることができる。
【００１４】
上記構成において、第1の半導体デバイスはパワーアンプ回路の初段を構成するＧａＡｓ系またはＳｉ系トランジスタであり、前記第２の半導体デバイスは、前記パワーアンプ回路の最終段を構成する窒化物半導体系またはＳｉＣ系トランジスタである構成とすることができる。
【発明の効果】
【００１５】
本発明によれば、複数の半導体チップを結合する新規な手法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】比較例に係る半導体装置の模式図である。
【図２】比較例に係る半導体装置の製造工程を示す図である。
【図３】実施例１に係る半導体装置の模式図である。
【図４】実施例１に係る半導体装置の製造工程を示す図である。
【図５】ＧａＡｓ−ＨＥＭＴの断面模式図である。
【図６】ＧａＮ−ＨＥＭＴの断面模式図である。
【図７】入力電力と利得特性の関係を示すグラフである。
【図８】実施例２に係る半導体装置の製造工程を示す図である。
【図９】実施例３に係る半導体装置の模式図である。
【発明を実施するための形態】
【００１７】
最初に比較例に係る半導体装置について説明する。
【００１８】
図１は、比較例に係る半導体装置の模式図である。図１（ａ）は表面模式図を、図１（ｂ）は断面模式図をそれぞれ示す。図１（ａ）に示すように、半導体チップ８０上にトランジスタ８２及び８４が形成され、互いに直列に接続されてパワーアンプ８６が構成されている。前段のトランジスタ８２は入力端子ｉｎに、後段のトランジスタ８４は出力端子ｏｕｔに、それぞれ接続されている。
【００１９】
図２は、比較例に係る半導体装置の製造工程を示す図である。最初に、図２（ａ）に示すように、ＳｉＣからなる基板９０上に窒化物半導体系のエピタキシャル層（以下、「エピ層」と称する）９２を形成する。本比較例のエピ層９２は、ｉ型ＧａＮチャネル層上にｎ型ＡｌＧａＮ電子供給層が積層された構造を備えている。チャネル層における電子供給層との界面付近には二次元電子ガスが発生し、これを利用することにより、高速動作の可能な（ＨＥＭＴ：High Electron Mobility Transistor））が実現できる。次に、図２（ｂ）に示すように、エピ層９２上に電極及び配線のパターンを含む表面金属層９４を形成する。上記のエピ層９２及び表面金属層９４により、図１に示すトランジスタ８２及び８４が構成される。トランジスタ８２及び８４は、共にＧａＮ系のＨＥＭＴである。次に、図２（ｃ）に示すように、基板９０及びエピ層９２を貫通するビア９６を形成し、基板９０の背面（エピ層９２の反対側）全面に背面金属層９８を形成する。ビア９６は、表面金属層９４の一部から背面金属層９８に達するように形成されたビアホールの内部に、たとえば金（Ａｕ）からなる貫通電極が充填された構成となっている。典型的には、背面金属層９８には、トランジスタ８２，８４のソース電極が接続される。
【００２０】
比較例に係る半導体装置では、図１における前段のトランジスタ８２及び後段のトランジスタ８４が、共に図２における共通のエピ層９２から形成された、ＧａＮ系のＨＥＭＴとなっている。しかし、ＧａＮ系のＨＥＭＴは、利得の線形性が悪いため、ＧａＮ系のＨＥＭＴを直列に接続した図１のパワーアンプ８６は、更に線形性が悪化してしまうという課題があった。
【実施例１】
【００２１】
図３は、実施例１に係る半導体装置の模式図である。入力端子ｉｎ及び出力端子ｏｕｔの間に、前段の第１トランジスタ１０及び後段の第２トランジスタ１２が直列に接続され、パワーアンプ１３が構成されている点は比較例と同様である。しかし、実施例１では、図３（ｂ）に示すように、第１トランジスタ１０が形成された第１チップ１４が、第２トランジスタ１２が形成された第２チップ１６上に搭載され、第１トランジスタ１０及び第２トランジスタ１２がそれぞれ別のチップ上に形成される構成となっている。後述するように、第１トランジスタ１０はＧａＡｓ系ＨＥＭＴであり、第２トランジスタ１２は基板としてＳｉＣを使用したＧａＮ系ＨＥＭＴである。第１チップ１４は、第２チップ１６における不活性領域に配置されている。
【００２２】
第１チップ１４が第２チップ１６上に実装される形態であるので、２つのトランジスタデバイスを実装基板に搭載する場合に比べて、デバイスの接続部分や長大な接続配線などによる高周波特性の劣化が抑制できる。
【００２３】
ここで、第１チップ１４と第２チップ１６上に実装する方法としては、第２チップ１６の第２トランジスタ１２（第２チップ１６の活性領域）上に第１チップ１４を実装することが考えられる。この構造はデバイス面積の縮小に寄与する。しかし、第１チップ１４が、第２チップ１６における第２トランジスタ１２にオーバーラップすることにより、第１トランジスタ１０と第２トランジスタ１２双方の高周波特性を劣化させる原因になる。また第１チップ１４の放熱経路が第２トランジスタ１２の放熱経路とがオーバーラップすることにもなり、双方の放熱特性を劣化させてしまう。
【００２４】
いっぽう、本発明にしたがい、第１チップ１４を第２チップ１６の不活性領域に配置すれば、第１トランジスタ１０と第２トランジスタ１２が離間できるため、高周波特性の劣化を防止でき、放熱経路も分離が図られる。特に、第２チップ１６はＳｉＣ基板を利用している。良く知られているように、ＳｉＣの熱伝導性は高く、第１チップ１４においては、第２チップ１６はヒートシンクとして機能できる。
【００２５】
以上により、２つのチップを高周波特性を劣化することなく、且つ放熱特性も向上させることができる。
【００２６】
図４は、実施例１に係る半導体装置の製造工程を示す図である。最初に、図４（ａ）に示すように、例えば半絶縁性のＳｉＣからなる基板３０上にＧａＮ系のエピ層３２を形成する。半絶縁性のＳｉＣ基板は、第１トランジスタ１０と第２トランジスタ１２との間のリーク電流を抑制する機能が期待できる。本実施例のエピ層３２は、図６に示すように、ＡｌＮ層７０、ｉ型ＧａＮ層７１、ｎ型ＡｌＧａＮ層７２、ｎ型ＧａＮ層７３により構成される。次に、図４（ｂ）に示すように、第２トランジスタ１２を形成するための領域を残し、当該領域以外のエピ層３２を除去する。この除去された領域は、第２チップ１６においては不活性領域となる。エピ層３２を除去する方法としては、例えばＣｌ系のガスを用いたドライエッチングを用いることができる。なお、エピ層３２を除去する代わりに、エピ層３２に対しアルゴン（Ａｒ）をイオン注入することで不活性領域を構成することもできる。
【００２７】
次に、図４（ｃ）に示すように、エピ層３２が除去された基板３０の不活性領域とエピ層３２の表面の両方に、電極及び配線のパターンを含む表面金属層を形成する。エピ層３２の表面に形成された表面金属層３４ａは、第２トランジスタ１２（ＧａＮ系ＨＥＭＴ）を構成するための電極である。ＧａＮ系ＨＥＭＴの場合、ソースおよびドレイン電極はオーミック電極であり、ゲート電極はショットキ電極である。表面金属層３４ａは、これらオーミック電極およびショットキ電極の双方を含むものである。また、エピ層３２が除去された不活性領域に形成された表面金属層３４ｂは、第１チップ１４をフリップチップ接続するための電極パッドとなる。また、表面金属層３１は、入力端子および配線を構成する。また、表面金属層３３は、出力端子および配線を構成する。表面金属層３４は、第１チップ１４と第２チップ１６の間を接続する配線を構成する。
【００２８】
次に、図４（ｄ）に示すように、基板３０及びエピ層３２を貫通するビア３６（ビアホール）を形成し、基板３０の背面一面に背面金属層３８を形成する。ビア３６は、表面金属層３４ａの一部から背面金属層３８に達するように形成する。また、別のビア３６は不活性領域に形成された表面金属層３４ｂに達するように形成される。これにより、表面金属層３４と背面金属層３８とが、ビア３６により互いに電気的に接続される。
【００２９】
このように、第２チップ１６に設けられるビア３６は、第２トランジスタ１２のために設けられるものと、第１チップの実装のために設けられるものとが配置される。これにより、第２チップ１６は第１チップ１４の電極電位を第２チップ１６の基板３０背面にまで引き出す機能を備えることになる。なお、これらビア３６は、同じビアエッチング工程によって同時に形成することができるので、製造工程が増加することはない。
【００３０】
次に、図４（ｅ）に示すように、基板４０の表面に接続用の電極パッド４２が形成された第１チップ１４を、第２チップ１６の表面金属層３４ｂ上にフリップチップ接続する。第１チップ１４の電極パッド４２と第２チップ１６の表面金属層３４ｂとは、半田ボール４４により接続される。第１チップ１４および第２チップ１６に双方に設けられた他の電極パッドも同様に半田ボールで接続される。以上の工程により、実施例１に係る半導体装置が完成する。
【００３１】
図５は、第１チップ１４における第１トランジスタ１０（ＧａＡｓ系ＨＥＭＴ）の断面模式図である。ＧａＡｓからなる基板４０上に、半導体層５０が形成されている。半導体層５０は、基板側からアンドープＡｌＧａＡｓ層５１、ｎ型ＡｌＧａＡｓ層５２、アンドープＡｌＧａＡｓ層５３、アンドープＩｎＧａＡｓ層５４、アンドープＡｌＧａＡｓ層５５、ｎ型ＡｌＧａＡｓ層５６、アンドープＡｌＧａＡｓ層５７、及びｎ型ＧａＡｓ層５８となっている。ｎ型ＧａＡｓ層５８にはリセス４９が形成されている。リセス４９内のアンドープＡｌＧａＡｓ層５７上には、ゲート電極５９が形成されている。ゲート電極５９を挟むｎ型ＧａＡｓ層５８上には、ソース電極６０およびドレイン電極６２がそれぞれ形成されている。
【００３２】
アンドープＡｌＧａＡｓ層５１は、バッファ層として機能する。ｎ型ＡｌＧａＡｓ層５２およびｎ型ＡｌＧａＡｓ層５６は、チャネル層に電子を供給する電子供給層として機能する。アンドープＩｎＧａＡｓ層５４は、チャネル層として機能する。アンドープＡｌＧａＡｓ層５３およびアンドープＡｌＧａＡｓ層５５は、電子供給層とチャネル層間のスペーサ層として機能する。アンドープＡｌＧａＡｓ層５７は、ゲート電極５９と半導体層５０との間にショットキー接合を形成するショットキー層として機能する。ｎ型ＧａＡｓ層５８は、ソース電極６０およびドレイン電極６１と半導体層５０との間にオーミックコンタクトを形成するコンタクト層として機能する。
【００３３】
図６は、第２トランジスタ１２（ＧａＮ系ＨＥＭＴ）の断面模式図である。ＳｉＣからなる基板３０上に、半導体層３２（図４のエピ層３２）が形成されている。半導体層３２は、基板側からＡｌＮ層７０、アンドープのＧａＮ層７１、ＡｌＧａＮ層７２、ＧａＮ層７３となっている。ＧａＮ層７３の表面には、ゲート電極７４、ソース電極７５、及びドレイン電極７６がそれぞれ形成されている。ソース電極７５及びドレイン電極７６の表面には、メッキにより金属層７７及び７８がそれぞれ形成されている。ゲート電極７４並びに金属層（７７、７８）を含むソース電極７５及びドレイン電極７６の表面には、ＳｉＮからなるパッシベーション膜７９が形成されている。
【００３４】
ＡｌＮ層７０は、バッファ層として機能する。アンドープのＧａＮ層７１は、チャネル層として機能する。ＡｌＧａＮ層７２は、チャネル層に電子を供給する電子供給層として機能する。ＧａＮ層７３は、半導体層３２のキャップ層として機能する。
【００３５】
以上のように、パワーアンプ１３の１段目（前段）に配置される第１トランジスタ１０は、ＩｎＧａＡｓ層５４をチャネル層とするＧａＡｓ系ＨＥＭＴである。また、パワーアンプの２段目（最終段）に配置される第２トランジスタ１２は、ＧａＮ層７１をチャネル層とするＧａＮ系ＨＥＭＴである。
【００３６】
図７は、パワーアンプにおける入力電力と利得特性の関係を示す概念的なグラフである。図７（ａ）は比較例に係るパワーアンプ８６の特性を、図７（ｂ）は実施例１に係るパワーアンプ１３の特性をそれぞれ示す。図７（ａ）に示すように、比較例に係るパワーアンプ８６は、利得の線形性が悪いＧａＮ系ＨＥＭＴのみで構成されているため、入力電力が大きくなるにつれ利得が大幅に低下する。これに対し、実施例１に係るパワーアンプ１３は、１段目の第１トランジスタ１０に利得の線形性の良いＧａＡｓ系ＨＥＭＴを用いているため、入力電力の増加に対する利得の低下が抑制されている。
【００３７】
実施例１に係る半導体装置によれば、パワーアンプ１３を構成する直列接続されたトランジスタのうち、１段目の第１トランジスタ１０がＧａＡｓ系ＨＥＭＴ、２段目（最終段）の第２トランジスタ１２がＧａＮ系ＨＥＭＴとなっている。これにより、パワーアンプ１３における利得の線形性の改善を図ることができる。
【００３８】
また、実施例１に係る半導体装置では、土台となる第２チップ１６の基板３０に、ＳｉＣ基板を用いている。ＳｉＣ基板は熱伝導性が良好であるため、本構成により、第１チップ１４及び第２チップ１６からの放熱性を更に向上させることができる。
【実施例２】
【００３９】
実施例２は、第１チップを第２チップ上にフェイスアップ実装した例である。実施例２に係る半導体装置の構成模式図は、実施例１の図３と同一であり、詳細な説明を省略する。
【００４０】
図８は、実施例２に係る半導体装置の製造工程を示す図である。最初に、図８（ａ）〜図８（ｃ）に示すように、基板３０上にエピ層３２を形成し、エピ層３２の一部を除去した上で、表面金属層３４を形成する。表面金属層３４の一部及びエピ層３２により、ＧａＮ系ＨＥＭＴの第２トランジスタ１２が形成される。次に、図８（ｄ）に示すように、基板３０及びエピ層３２を貫通するビア３６を形成し、基板３０の背面一面に背面金属層３８を形成する。ここまでの工程は、実施例１の図４（ａ）〜（ｄ）と共通である。
【００４１】
次に、図８（ｅ）に示すように、第１トランジスタ１０（ＧａＡｓ系ＨＥＭＴ）が形成された第１チップ１４を、第２チップ１６の表面にフェイスアップの形で実装する。このとき、表面金属層３４の一部（符号３４ｃ）が、第１チップ１４の背面と接合され、第１チップ１４の背面電極として機能する。また、第１チップ１４の表面に形成された電極パッド４２は、ビア４５により上記背面電極３４ｃと接続されると共に、第２チップ１６の表面金属層３４の一部（符号３４ｄ）とボンディングワイヤ４８により接続される。
【００４２】
実施例２に係る半導体装置においても、第１チップ１４が第２チップ１６の不活性領域上に実装されていることから、第１トランジスタ１０と第２トランジスタ１２の特性劣化が抑制できる。また、第１チップ１４と第２トランジスタ１２の放熱経路を分離することができる。さらに、第２チップを構成する基板３０がＳｉＣであることから、これが第１チップ１４においてはヒートシンクとして機能できる。
【００４３】
また、実施例１と同様に、パワーアンプ１３を構成する直列接続されたトランジスタのうち、１段目の第１トランジスタ１０がＧａＡｓ系ＨＥＭＴ、２段目（最終段）が第２トランジスタ１２がＧａＮ系ＨＥＭＴとなっている。よって、実施例１と同様に、ＧａＮＨＥＭＴの特性を活かしつつ、利得の線形性の改善を図ることができる。
【実施例３】
【００４４】
実施例３は、パワーアンプを３段構成とした例である。
【００４５】
図９は、実施例３に係る半導体装置の模式図である。図９（ａ）〜（ｃ）では、入力端子ｉｎと出力端子ｏｕｔとの間に、２つの直列３段アンプが並列に接続されることにより、パワーアンプが形成されている。３段アンプはそれぞれ、３つのトランジスタＴ１〜Ｔ３及びＴ４〜Ｔ６が直列に接続されて構成されている。図９（ａ）〜（ｃ）に示すトランジスタのうち、符号１４の直線で囲まれた領域に位置するトランジスタは、ＧａＡｓ系ＨＥＭＴであり、第２チップ１６とは異なる第１チップ１４上に形成されている。実施例３では、実施例１および実施例２と同様に、ＧａＡｓ系ＨＥＭＴが第２チップ１６上の半導体層が除去された領域に形成されている。実施例１とそれ以外のトランジスタは、ＧａＮ系ＨＥＭＴであり、第２チップ１６上に形成されている。
【００４６】
図９（ａ）は、３段のトランジスタのうち、１段目の第１トランジスタＴ１及びＴ４を第１チップ１４に形成した例である。図９（ｂ）は、３段のトランジスタのうち、３段目（最終段）の第２トランジスタＴ３及びＴ６を除く全てのトランジスタＴ１、Ｔ２、Ｔ４、Ｔ５を、同一の第１チップ１４に形成した例である。図９（ｃ）は、図９（ｂ）と同様に１段目の第１トランジスタＴ１及びＴ４と、２段目のトランジスタＴ２及びＴ５を、３段目（最終段）の第２トランジスタＴ３及びＴ６と異なるチップ上に形成した例であるが、１段目と２段目のトランジスタは、それぞれ別のチップ（１４ａ、１４ｂ）上に形成されている。
【００４７】
実施例３に係る半導体装置では、少なくとも１段目の第１トランジスタＴ１及びＴ４が、第２チップ１６とは異なる第１チップ１４上に形成されたＧａＡｓ系ＨＥＭＴとなっている。また、少なくとも最終段の第２トランジスタＴ３及びＴ６が、第２チップ１６上に形成されたＧａＮ系ＨＥＭＴとなっている。本構成によれば、実施例１と同様に、ＧａＮ系ＨＥＭＴの特性を活かしつつ、利得の線形性の改善を図ることができる。
【００４８】
実施例３では、直列接続数が３段、並列接続数が２段のパワーアンプを例に説明を行ったが、パワーアンプを構成するトランジスタの接続数（段数）はこれ以外であってもよい。具体的には、直列接続数は４段以上であってもよく、並列接続数は３段以上であってもよい。また、並列接続された複数のトランジスタの組において、それぞれの組に含まれるトランジスタの直列接続数は異なっていてもよい。上記いずれの場合も、少なくとも１段目の第１トランジスタを第１チップ上に形成されたＧａＡｓ系ＨＥＭＴとし、少なくとも最終段の第２トランジスタを第２チップ上に形成されたＧａＮ系ＨＥＭＴとすることで、ＧａＮ系ＨＥＭＴの特性を活かしつつ、利得の線形性の改善を図ることができる。
【００４９】
実施例１〜３では、パワーアンプの１段目に配置される第１トランジスタとしてＧａＡｓ系トランジスタを用いたが、これ以外の形態のトランジスタを用いることもできる。第１トランジスタは、利得の線形性が高い能動素子であることが好ましく、例えばＳｉ系トランジスタを用いることができる。
【００５０】
また、ＧａＡｓ系トランジスタには、例えばＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、及びＩｎＡｌＧａＡｓ系のうち少なくとも１つの半導体層を用いることができ、この場合のチャネル層はＧａＡｓまたはＩｎＧａＡｓを含む構成とすることができる。Ｓｉ系トランジスタには、例えばＳｉまたはＳｉＧｅ系の半導体層を用いることができ、この場合のチャネル層はＳｉまたはＳｉＧｅを含む構成とすることができる。
【００５１】
実施例１〜３では、パワーアンプの最終段に配置される第２トランジスタとしてＧａＮ系トランジスタを用いたが、基板としてＳｉＣを使用する条件を満たせば、これ以外の半導体層（エピ層）を用いたトランジスタを用いることもできる。窒化物半導体系トランジスタ以外に、基板と同じＳｉＣ系の半導体を利用したトランジスタを用いることもできる。
【００５２】
また、窒化物半導体系トランジスタには、例えばＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、及びＩｎＡｌＧａＮ系のうち少なくとも１つの半導体層を用いることができ、この場合のチャネル層はＧａＮまたはＩｎＧａＮを含む構成とすることができる。
【００５３】
上記の構成において、第１トランジスタの総ゲート幅は、１ｍｍ以上１０ｍｍ以下とすることが好ましく、第２トランジスタの総ゲート幅は、１ｍｍ以上２０ｍｍ以下とすることが好ましい。また、第１トランジスタの動作電圧は、３Ｖ以上１２Ｖ以下とすることが好ましく、第２トランジスタの動作電圧は、１２Ｖ以上７０Ｖ以下とすることが好ましい。
【００５４】
なお、実施例１〜３において、上記の第１トランジスタは、第１チップに形成された半導体デバイス（第１の半導体デバイス）の一例であり、上記の第２トランジスタは、第２チップに形成された半導体デバイス（第２の半導体デバイス）の一例である。すなわち、実施例１〜３で説明した第１チップと第２チップの結合方法は、半導体デバイスとしてトランジスタ以外の素子が形成されたチップにおいても、同様に適用することが可能である。
【００５５】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５６】
１０  第１トランジスタ
１２  第２トランジスタ
１４  第１チップ
１６  第２チップ
３０  基板
３２  エピ層
３４  表面金属層
３６  ビア
３８  背面金属層
４０  基板Ｄモード
４２  電極パッド
４４  半田ボール
４８  ボンディングワイヤ
５４  チャネル層（第１トランジスタ）
７１  チャネル層（第２トランジスタ）
【図１】
0006003238.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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