(57)【特許請求の範囲】
【請求項１】
複数の半導体チップを備えた半導体ウエハのスクライブ領域に複数のプロービングパッド及びテスト回路を形成することと、
上記半導体チップ上に複数の配線層を形成することと、
上記半導体チップ上であって、上記各プロービングパッド及び上記テスト回路に接続される配線層とは異なる層において、上記各配線層に接続される複数のシリコン貫通電極を形成することと、
ウエハテスト後に、上記複数のプロービングパッドと、上記テスト回路を含む上記配線層の一部とをエッチングにより除去することとを含むことを特徴とする半導体ウエハの製造方法。
【請求項２】
上記複数のプロービングパッド及び上記テスト回路に接続される配線層は最上層ではないことを特徴とする請求項１記載の半導体ウエハの製造方法。
【請求項３】
上記複数のシリコン貫通電極を先に形成した後に、ウエハテストを行い、上記複数のプロービングパッドと、上記テスト回路を含む上記配線層の一部とをエッチングにより除去することを特徴とする請求項１又は２記載の半導体ウエハの製造方法。
【請求項４】
上記配線層の一部を除去したときに残存する配線層の露出面をカバーするように保護膜を形成することをさらに含むことを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体ウエハの製造方法。
【請求項５】
請求項１〜４のうちのいずれか１つに記載の半導体ウエハの製造方法において、
上記スクライブ領域の所定のスクライブラインに沿ってダイシングすることにより複数の半導体チップを分離することをさらに含むことを特徴とする半導体チップの製造方法。
【請求項６】
請求項５記載の半導体チップの製造方法において、
上記複数の半導体チップを、厚さ方向で互いに隣接する半導体チップの各シリコン貫通電極を接続するように積層することにより半導体装置を構成することをさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＮＡＮＤ型フラッシュメモリなどの半導体チップとその製造方法と、複数の半導体チップを備える半導体ウエハとその製造方法と、複数の半導体チップが積層された半導体装置とその製造方法に関する。
【背景技術】
【０００２】
現在、シリコン貫通電極（以下、ＴＳＶ（Through Silicon Via）という。）技術が多くの半導体製造会社で開発・実用化されており、ＴＳＶ用パッドを有する大容量のＤＲＡＭ又はＮＡＮＤ型フラッシュメモリである複数の半導体メモリチップを厚さ方向に積層してより大容量のメモリ装置を製造することを実用化している。例えば、ハイブリッド・メモリ・キューブ・コンソーシアムでは、ＴＳＶ技術を用いて製造するハイパフォーマンスで大容量のＤＲＡＭを研究開発している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１０５９９６号公報
【特許文献２】特開２０１３−０６５３９３号公報
【特許文献３】特開２００５−０７２４５７号公報
【特許文献４】特開２００４−３４２７２５号公報
【特許文献５】特開２０１３−０９８５３５号公報
【特許文献６】特開２００５−０２６５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１は従来例に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。図１から明らかなように、半導体ウエハ１上に複数の半導体メモリチップ２では、同様にプロービングテスト及びボンディングのための大きなパッド３が並置されて大きな面積を専有している。また、パッド３には静電荷放電回路（以下、ＥＳＤ回路という。）が付随して形成され、同様に大きな面積を占有している。したがって、これらのパッドおよびＥＳＤ回路を半導体メモリチップ２内から無くすことができればチップサイズを縮小してコストを下げることができる。図１において、ＳＡは各半導体メモリチップ２間のスクライブ領域であり、ＳＬは各半導体メモリチップ２を切断するときのスクライブラインを示す。
【０００５】
例えば特許文献１は、インターフェース回路を有する半導体チップ上にＴＳＶによって複数のＤＲＡＭチップが積層されている。このＤＲＡＭチップは積層専用のため、ボンディングパッドやＥＳＤ回路は不要だが、プロービングテストのためのパッドは備えられている。また、特許文献２は、同様に、複数の半導体メモリチップがボンディングあるいはＴＳＶにより接続・積層され、さらにそれがインターフェース回路を有する半導体チップと接続される半導体装置が開示されているが、ボンディングおよびプロービングテストのためのパッドは備えられている。
【０００６】
また、特許文献３及び４では、複数のプロービングパッドがスクライブ領域に形成され、プロービングを容易に実行することができる。またさらに、特許文献５及び６では、複数のＴＳＶ用パッドがスクライブ領域に形成されている。
【０００７】
しかし、例えば特許文献３及び４のごとく、複数のプロービングパッドをスクライブ領域に形成するときに、当該プロービングパッドなどの大きな幅広の金属は以下のような信頼性悪化の問題点が発生する場合があった。
（１）半導体ウエハをスクライブラインでダイシングしたときに残存する金属によりパッド間で短絡すること、並びに
（２）半導体ウエハをダイシングしたときの部分的なダメージで水分がパッドからチップ内部に伸びる接続金属線に沿って侵入して腐食すること。
【０００８】
本発明の目的は、ＴＳＶで積層し接続した半導体メモリチップのプロービングパッドをスクライブライン上に形成する場合に、半導体ウエハをスクライブラインでダイシングしたときに残存するパッド金属やダメージに基づく半導体チップの信頼性悪化の問題点を解決することができる、半導体チップとその製造方法と、複数の半導体チップを備える半導体ウエハとその製造方法と、複数の半導体チップが積層された半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体ウエハは、複数の半導体チップを備える半導体ウエハにおいて、
上記半導体ウエハのスクライブ領域に形成された複数のプロービングパッドと、
上記半導体チップ上に形成された複数のシリコン貫通電極と、
上記各プロービングパッドをそれぞれ上記各シリコン貫通電極に接続する配線層とを備え、
ウエハテスト後に、上記複数のプロービングパッド及び上記配線層の一部の少なくとも一方をエッチングにより除去して構成されたことを特徴とする。
【００１０】
上記半導体ウエハにおいて、上記複数のシリコン貫通電極を先に形成して、ウエハテスト後に、上記複数のプロービングパッド及び上記配線層の一部の少なくとも一方をエッチングにより除去して構成されたことを特徴とする。
【００１１】
また、上記半導体ウエハにおいて、上記配線層の一部を除去したときに残存する配線層の露出面をカバーするように形成された保護膜をさらに備えたことを特徴とする。
【００１２】
さらに、上記半導体ウエハにおいて、上記複数のプロービングパッドに接続される配線層は最上層ではないことを特徴とする。
【００１３】
またさらに、上記半導体ウエハにおいて、上記各プロービングパッドに接続される配線層と、上記各シリコン貫通電極に接続される配線層とは異なる層であることを特徴とする。
【００１４】
また、上記半導体ウエハにおいて、上記複数のプロービングパッドは、上記半導体チップの一辺又は二辺に沿って形成されたことを特徴とする。
【００１５】
さらに、上記半導体ウエハにおいて、上記複数のプロービングパッドは、複数の半導体チップに上記配線層を介して接続されて共通に用いられることを特徴とする。
【００１６】
またさらに、上記半導体ウエハにおいて、上記複数のプロービングパッドに代えて、上記複数のプロービングパッド及びテスト回路を備えたことを特徴とする。
【００１７】
またさらに、上記半導体ウエハにおいて、上記プロービングパッドはＣｕにて構成されたことを特徴とする。
【００１８】
本発明に係る半導体チップは、上記半導体ウエハにおいて、上記スクライブ領域の所定のスクライブラインに沿ってダイシングすることにより複数の半導体チップを分離して構成されたことを特徴とする。
【００１９】
上記半導体チップにおいて、上記半導体チップは半導体メモリチップであることを特徴とする。
【００２０】
本発明に係る半導体装置は、上記複数の半導体チップを、厚さ方向で互いに隣接する半導体チップの各シリコン貫通電極を接続するように積層することにより半導体装置を構成したことを特徴とする。
【００２１】
本発明に係る半導体ウエハの製造方法は、
複数の半導体チップを備えた半導体ウエハのスクライブ領域に複数のプロービングパッドを形成することと、
上記半導体チップ上に複数の配線層を形成することと、
上記半導体チップ上に上記各配線層に接続される複数のシリコン貫通電極を形成することと、
ウエハテスト後に、上記複数のプロービングパッド及び上記配線層の一部の少なくとも一方をエッチングにより除去することとを含むことを特徴とする。
【００２２】
上記半導体ウエハの製造方法において、上記複数のシリコン貫通電極を先に形成した後に、ウエハテストを行い、上記複数のプロービングパッド及び上記配線層の一部の少なくとも一方をエッチングにより除去することを特徴とする。
【００２３】
また、上記半導体ウエハの製造方法において、上記配線層の一部を除去したときに残存する配線層の露出面をカバーするように保護膜を形成することをさらに含むことを特徴とする。
【００２４】
本発明に係る半導体チップの製造方法は、上記半導体ウエハの製造方法において、
上記スクライブ領域の所定のスクライブラインに沿ってダイシングすることにより複数の半導体チップを分離することをさらに含むことを特徴とする。
【００２５】
本発明に係る半導体装置の製造方法は、上記半導体チップの製造方法において、
上記複数の半導体チップを、厚さ方向で互いに隣接する半導体チップの各シリコン貫通電極を接続するように積層することにより半導体装置を構成することをさらに含むことを特徴とする。
【発明の効果】
【００２６】
本発明によれば、ウエハテスト後に、上記複数のプロービングパッド及び上記配線層の一部の少なくとも一方をエッチングにより除去して構成される。従って、半導体ウエハをスクライブラインでダイシングしたときに残存するパッド金属に基づく半導体チップの信頼性悪化の問題点を解決することができる。
【図面の簡単な説明】
【００２７】
【図１】従来例に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。
【図２】第１の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。
【図３Ａ】図２のＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第１の工程を示す縦断面図である。
【図３Ｂ】図２のＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第２の工程を示す縦断面図である。
【図３Ｃ】図２のＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第３の工程を示す縦断面図である。
【図３Ｄ】図２のＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第４の工程を示す縦断面図である。
【図３Ｅ】図２のＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第５の工程を示す縦断面図である。
【図４】第２の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。
【図５】第３の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。
【図６】第４の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。
【図７Ａ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第１の工程を示す縦断面図である。
【図７Ｂ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第２の工程を示す縦断面図である。
【図７Ｃ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第３の工程を示す縦断面図である。
【図７Ｄ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第４の工程を示す縦断面図である。
【図７Ｅ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第５の工程を示す縦断面図である。
【図７Ｆ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第６の工程を示す縦断面図である。
【図７Ｇ】第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す第７の工程を示す縦断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２９】
もし複数の半導体メモリチップがインターフェース回路を有する半導体チップに接続されるとき、半導体プロセスでＴＳＶ導体を用いて必要な電極を互いに接続するならば、上述の大きなＥＳＤ回路や大きなパッド３を基本的には半導体メモリチップから除去することができると考えられる。半導体メモリチップ内にはＴＳＶ導体に対して十分な大きさの小さいサイズのＴＳＶ接続用プロービングパッドを形成し、ウェハテストのための大きいサイズのプロービングパッドはスクライブ上に形成すればプロービング作業も解決できるであろう。本発明者はこれらの知見に基づいて以下の本発明に係る実施形態を考案した。
【００３０】
第１の実施形態．
図２は第１の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。図１の従来例に係るパッド領域は１パッド当り１５０〜２００μｍｘ１００μｍ程度の面積の水平方向（チップを平面に載置したときの横方向という）の長さを必要とする。これに対して、ＴＳＶのためのパッドの一辺の長さは３０μｍ以下であればよく、スクライブ領域ＳＡの幅は８０〜１００μｍ程度あればよい。従って、もしプロービングパッドがスクライブ領域ＳＡにおいて形成されるならば、チップサイズを１００〜１５０μｍの長さだけ短くすることができると考えられる。
【００３１】
しかしながら、上述のように、プロービングパッドなどの大きな幅広の金属がスクライブ領域ＳＡに形成されている場合に、半導体ウエハ１をスクライブラインＳＬでダイシングしたときに残存する金属によりパッド間で短絡し、もしくはダイシングしたときの部分的なダメージの部分から水分が侵入して腐食する場合があるという問題点があった。
【００３２】
本実施形態では、当該問題点を解決するために、ウエハテストの後に、例えばＣｕにてなるプロービングパッド４をエッチングにより除去することを特徴としている。本実施形態の図２において、半導体ウエハ１上に形成された半導体メモリチップ２の縁端部の一辺に沿って複数のＴＳＶ用パッド５が形成される一方、当該一辺に対向する近傍に位置するスクライブ領域ＳＡにおいて複数のプロービングパッド４が形成されている。ここで、各ＴＳＶ用パッド５はそれぞれ各対応するプロービングパッド４と例えばＣｕにてなる配線層１０を介して接続されている。なお、スクライブ領域ＳＡの幅を１００μｍとしたとき、８０μｍ幅を有するプロービングパッド４が、図２に示すように、両側で１０μｍ程度のスペースＳＰを有して形成されている。また、半導体メモリチップ２上において、静電荷放電回路（ＥＳＤ回路）を形成しておらず、例えば上記インターフェース回路を有する半導体チップ上に形成されることが好ましい。
【００３３】
図３Ａ〜図３Ｅは図２のＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す各工程を示す縦断面図である。以下、図３Ａ〜図３Ｅを参照してＮＡＮＤ型フラッシュメモリチップ２の製造方法について説明する。
【００３４】
図３Ａにおいて、例えばシリコンウエハである半導体ウエハ１上に複数のＮＡＮＤ型フラッシュメモリチップ２が形成される。各ＮＡＮＤ型フラッシュメモリチップ２には、ＭＯＳメモリトランジスタ２１及び接続配線用のビア導体２２などが形成されている。当該メモリチップ２のスクライブ領域ＳＡにはプロービングパッド４が形成され、また、メモリチップ２上には当該プロービングパッド４に連続的に接続される、いわゆる「パッドメタル層」と呼ばれる配線層１０が形成されている。ここで、配線層１０はＡｌである必要はなくＣｕでよく、例えばビア導体２２とプロービングパッド４とを電気的に接続する。
【００３５】
次いで、図３Ｂにおいて、半導体メモリチップ２及びその上に形成された配線層１０のチップエリア上に、例えばＳｉＯ２／ＳｉＮなどの絶縁膜である保護膜１１が形成される。そして、プロービングパッド４上には、レジストを用いたフォトリソグラフィ法によるパターニングにより保護膜１１が除去される。そして、図３Ｂの状態でウエハテストが実行され、ウエハテストの結果に基づいて不良半導体メモリチップ２を発見し、当該不良半導体メモリチップ２についてはその後のアッセンブリスタックでは使用しない。ここまではパッドの位置を除けば図1の従来の半導体メモリチップの製造方法と同じと言える。
【００３６】
次いで、図３Ｃにおいて、プロービングパッド４をエッチングにより除去する一方、その他の構成要素を除去しない。ここで、プロービングパッド４に接続されたスクライブ領域ＳＡの配線層１０の一部もエッチングしてもよい。なお、エッチングする対象は、上述の問題点が発生する、プロービングパッド４と、配線層１０の一部の少なくとも一方であってもよい。
【００３７】
上記エッチングにより、図３Ｃに示すように、配線層１０には露出面１０ａが露出する。当該配線層１０の露出面１０ａをそのままにしておくと、上述のような短絡が発生する可能性は大きく減少するが、この部分から水分が侵入する可能性は残る。これに防止するために図３Ｄの工程を行う。
【００３８】
図３Ｄにおいて、保護膜１１の上側において、並びに、配線層１０の露出面１０ａを保護するように、例えばエポキシ樹脂にてなる保護膜１２を形成する。これにより露出面１０ａが保護膜１２によりカバーされる。その後、半導体ウエハ１及び半導体メモリチップ２の厚さ方向に貫通するスルーホール１３を形成した後、当該スルーホール１３内にＴＳＶ導体１４を充填する。そして、ＴＳＶ導体１４の上側にはパッド５を形成する一方、その下側にパッド６を形成する。当該ＴＳＶを形成する具体的な方法の一例としては以下の手順が用いられる。
（１）所定の径及び貫通しない深さを有するＴＳＶ用スルーホール１３を形成する。
（２）スルーホール１３内に薄い絶縁膜を形成する。
（３）スルーホール１３内の絶縁膜上であってスルーホール１３内に導電材料であるＴＳＶ導体１４を充填する。
（４）半導体メモリチップ２の半導体ウエハ１の下面を研磨し、半導体ウエハ１から突出しているＴＳＶ導体１４をエッチングしてパッド５，６となる上下面を平坦とする。
【００３９】
さらに、スクライブ領域ＳＡの幅方向の中心に位置するスクライブラインＳＬに沿って、チップカッター（図示せず）を用いて半導体ウエハ１から複数の半導体メモリチップ２をダイシングして切り出す。このとき、プロービングパッド４についてはもうすでにエッチングされているので、上述の問題点が生じない。
【００４０】
なお、図３Ｄにおいては、保護膜１２はスクライブ領域ＳＡの中央部分をフォトリソグラフィ法によるパターニングでエッチング除去しているが、このように除去しないでダイシングしても良い。また、このエッチングはＴＳＶ形成前でも形成後でも良い。
【００４１】
図３Ｅにおいて、ウエハテストで良品の半導体メモリチップ２と判断された複数個を縦方向にスタックすることで、大容量の半導体メモリ装置（半導体装置）を得る。ここで、下側の半導体メモリチップ２の上側パッド５を、上側の半導体メモリチップ２の下側パッド６に位置合わせして、一対の半導体メモリチップ２を、互いにパッド５，６が対向するように正対させて例えばポリイミド樹脂などの所定のスペーサ膜１５を介して貼り合わせてパッド５，６の結線を行う。
【００４２】
なお、図３Ｅでは、２個の半導体メモリチップ２の積層を行っているが、本発明はこれに限らず、３個以上の半導体メモリチップ２を積層してもよい。
【００４３】
以上説明したように本実施形態によれば、図３Ｃに示すように、スクライブ領域ＳＡに形成したプロービングパッド４をエッチングにより除去するので、プロービングパッドなどの大きな幅広の金属がスクライブ領域ＳＡに形成されている場合に、半導体ウエハ１をスクライブラインＳＬでダイシングしたときに残存する金属によりパッド間で短絡することを防止できる。
【００４４】
また、図３Ｄに示すように、配線層１０の露出面１０ａを保護膜１２によりカバーするので、上述の短絡の問題点を解決できるとともに、ダイシングしたときの部分的なダメージの部分から水分が侵入して腐食することを防止できる。
【００４５】
さらに、配線層１０及びプロービングパッド４については従来例のごとくボンディングする必要がないので、Ｃｕパッド上にＡｌをデポジットする必要はなく、Ｃｕなどのメタル配線のまま構成してもよい。
【００４６】
なお、第１の実施形態の要旨については、以下の第２〜第４の実施形態にも適用できる。
【００４７】
第２の実施形態．
図４は第２の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。第２の実施形態に係る半導体ウエハ１は、図２の第１の実施形態に比較して、スクライブ領域ＳＡにおいて、プロービングパッド４に加えて、例えば半導体メモリチップ２をウエハテストするための少なくとも１つのテスト回路７を形成したことを特徴としている。ここで、テスト回路７は配線層１０でプロービングパッドあるいは半導体メモリチップ２内部と接続されるので、図３Ｃの工程で、プロービングパッド４とともにテスト回路７の少なくとも配線層１０はエッチングにより除去される。
【００４８】
以上のように構成された第２の実施形態によれば、スクライブ領域ＳＡに形成したプロービングパッド４を含む配線層１０をエッチングにより除去するので、プロービングパッドなどの大きな幅広の金属がスクライブ領域ＳＡに形成されている場合に、半導体ウエハ１をスクライブラインＳＬでダイシングしたときに残存する金属によりパッド間で短絡することを防止できる。従って、第２の実施形態は第１の実施形態と同様の作用効果を有する。
【００４９】
なお、上記テスト回路は、プロービング作業に向けた小さなＥＳＤ回路を付随して形成することも好ましい。これは、例え管理された環境でのテストとはいえ最低限のＥＳＤ対策は必要とされるからである。
【００５０】
第３の実施形態．
図５は第３の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。第３の実施形態に係る半導体ウエハ１は、半導体メモリチップ２の一辺に沿って複数のＴＳＶ用パッド５を有する図２の第１の実施形態と比較して、スクライブ領域ＳＡにおいて形成されたプロービングパッド４は、互いに隣接して対向する各一辺を有する一対の半導体メモリチップ２のＴＳＶ用パッド５，５にそれぞれ各配線層１０，１０を介して接続されたことを特徴としている。ここで、プロービングパッド４及びそれに接続された配線層１０の一部は、図３Ｃの工程で、プロービングパッド４とともにエッチングにより除去される。
【００５１】
すなわち、第３の実施形態では、複数のプロービングパッド４は、複数の半導体メモリチップ２に配線層１０を介して接続されて共通に用いられる。なお、図５ではすべてのプロービングパッド４を共用する図としているが、当然チップセレクト信号などの一部のプロービングパッドは各チップ独立して設けるのがテスト上は好ましい。
【００５２】
以上のように構成された第３の実施形態によれば、スクライブ領域ＳＡに形成したプロービングパッド４をエッチングにより除去するので、プロービングパッドなどの大きな幅広の金属がスクライブ領域ＳＡに形成されている場合に、半導体ウエハ１をスクライブラインＳＬでダイシングしたときに残存する金属によりパッド間で短絡することを防止できる。従って、第３の実施形態は第１の実施形態と同様の作用効果を有する。
【００５３】
第４の実施形態．
図６は第４の実施形態に係る複数のＮＡＮＤ型フラッシュメモリチップ２を備えた半導体ウエハ１の構成を示す平面図である。第３の実施形態に係る半導体ウエハ１は、半導体メモリチップ２の一辺に沿って複数のＴＳＶ用パッド５を有する図２の第１の実施形態と比較して、半導体メモリチップ２の二辺に沿ってそれぞれ複数のＴＳＶ用パッド５を有することを特徴としている。ここで、半導体メモリチップ２の二辺のそれぞれは、それに厚さ方向で隣接する別の半導体メモリチップ２のＴＳＶ用パッド５を形成していない辺に対向している。これにより、互いに厚さ方向で互いに隣接する各一対の半導体メモリチップ２間のスクライブ領域ＳＡは、いずれか一方の半導体メモリチップ２のためのプロービングパッド４（配線層１０を介してＴＳＶ用パッド５に接続されたパッドをいう。）を有効的にかつ効率的に形成できる。なお、複数のプロービングパッド４及びそれに接続された配線層１０の一部は、図３Ｃの工程で、プロービングパッド４とともにエッチングにより除去される。
【００５４】
以上のように構成された第４の実施形態によれば、スクライブ領域ＳＡに形成したプロービングパッド４をエッチングにより除去するので、プロービングパッドなどの大きな幅広の金属がスクライブ領域ＳＡに形成されている場合に、半導体ウエハ１をスクライブラインＳＬでダイシングしたときに残存する金属によりパッド間で短絡することを防止できる。従って、第４の実施形態は第１の実施形態と同様の作用効果を有する。
【００５５】
第５の実施形態．
図７Ａ〜図７Ｇは第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法を示す各工程を示す縦断面図である。図７Ａ〜図７Ｇにおいて、図３Ａ〜図３Ｅと同様のものについては同一の符号を付している。第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２は、上述の実施形態に比較して以下の点が異なる。
（１）ＴＳＶ導体１４及びＴＳＶ用パッド５を先に形成した後、プロービングテストを行ってプロービングパッド４を除去すること。
（２）プロービングパッド４を含む配線層は最上層ではないこと（中間層又は下層であること）。
（３）プロービングパッド４を含むメタル層と、ＴＳＶ導体１４及びＴＳＶ用パッド５が接続される配線層１０とは異なる層であること。
【００５６】
以下、図７Ａ〜図７Ｇを参照して、第５の実施形態に係るＮＡＮＤ型フラッシュメモリチップ２の製造方法について説明する。
【００５７】
図７Ａは図３Ａに対応する断面図を示しており、プロービングパッド４の開口前の通常プロセスの終了時点を示している。図７Ａにおいて、配線層１０と、プロービングパッド４を含む配線層とは異なる層であって、ビア導体２３により接続されている。図７Ａの例では、配線層１０がプロービングパッド４を含む配線層よりも上層となっている。
【００５８】
図７Ｂにおいて、半導体ウエハ１の裏面を研磨することによりその厚さを減少させた後、裏面からは配線層１０までのスルーホール１３を形成し、その中にＴＳＶ導体１４を充填する。次いで、図７Ｃにおいて、ＴＳＶ導体１４の直上であって配線層１０の上側にＴＳＶ用パッド５を形成する。一方、半導体ウエハ１の裏側であって、ＴＳＶ導体１４の直下部にＴＳＶ用パッド６を形成する。そして、図７Ｄにおいて、スクライブ領域ＳＡの水平方向の中央部であって、プロービングパッド４の直上部を所定の幅だけ異方性エッチングして開口部１６を形成し、プロービングパッド４を用いてプロービングテストを行う。
【００５９】
さらに、図７Ｅにおいて、プロービングパッド４の中央部をさらにエッチングして開口部１６よりも大きな開口部１７を形成する。このとき、プロービングパッド４の一部が残存している。次いで、図７Ｆにおいて、半導体ウエハ１の上面に、開口部１７の内部を含め、絶縁膜である保護膜１８を形成する。そして、図７Ｇにおいて、保護膜１８をエッチングバックしてＴＳＶ用パッド５を露出させる。このとき、プロービングパッド４の一部が残存している部分の面４ａが保護膜１８により保護されている。そして、当該半導体ウエハ１をスクライブラインＳＬに沿ってスクライブして複数の半導体メモリチップ２に分離する。以上のように形成された複数の半導体メモリチップ２を、図３Ｅと同様に積層できる。
【００６０】
以上説明したように本実施形態によれば、ＴＳＶ導体１４の形成後に半導体ウエハ１に対してプロービングテストを行うことにより、通常のプロセスでの不良だけでなく、ＴＳＶ導体１４及びＴＳＶ用パッド５，６の形成に伴う不良をも除去できる。例えば、ＴＳＶ用パッド５，６と基板との短絡や欠陥の発生によるファンクション不良などがスクリーニングできる。
【００６１】
変形例．
以上の実施形態においては、半導体ウエハ１上に形成された複数のＮＡＮＤ型フラッシュメモリチップ２をダイシングにより切断して各メモリチップ２を切り出している。本発明はこれに限らず、メモリチップ２は、ＤＲＡＭ又は他のメモリチップ、半導体チップであってもよい。
【００６２】
図３Ｃ、及び図７Ｅにおいて、プロービングパッド４及びそれに接続された配線層１０の一部をエッチングにより除去しているが、本発明はこれに限らず、プロービングパッド４及びそれに接続された配線層１０の一部のうち少なくとも一方を除去するようにしてもよい。
【００６３】
なお、第２の実施形態に係るテスト回路７については、第１の実施形態、第３〜第５の実施形態に適用してもよい。
【産業上の利用可能性】
【００６４】
以上詳述したように、本発明によれば、ウエハテスト後に、上記複数のプロービングパッド及び上記配線層の一部の少なくとも一方をエッチングにより除去して構成される。従って、半導体ウエハをスクライブラインでダイシングしたときに残存するパッド金属に基づく半導体チップの信頼性悪化の問題点を解決することができる。
【符号の説明】
【００６５】
１…半導体ウエハ、
２…半導体メモリチップ、
３…パッド、
４…プロービングパッド、
５，６，５Ａ…ＴＳＶ用パッド、
７…テスト回路、
１０…配線層、
１０ａ…配線層の露出断面、
１１，１２…保護膜、
１３…スルーホール、
１４…ＴＳＶ導体、
１５…スペーサ膜、
１６，１７…開口部、
１８…保護膜、２１…ＭＯＳメモリトランジスタ、
２２，２３…ビア導体、
ＳＡ…スクライブ領域、
ＳＬ…スクライブライン。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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