(57)【特許請求の範囲】
【請求項１】
１つのメモリセル選択用トランジスタと１つの抵抗変化型素子を直列に接続した回路をメモリセルとして、２つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの２つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記２つのメモリセルを２つのビット線に接続した抵抗変化型メモリであり、
前記ソース線を第１のメタル層に配線し、
前記ビット線を第２のメタル層に配線し、
前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、
前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させ、
行デコーダが前記メモリセルアレイに接続するワード線に１つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路がメモリセルへ書き込むデータの値に応じて出力電圧を切り替える複数のデータ線を有し、前記ビット線及び前記ソース線が、列ゲート部における複数のカラムゲートのトランジスタを介して、前記複数のデータ線と接続が切り替えられ、前記データ線のうちの一部にセンスアンプが接続され、列デコーダから出力する列選択信号が前記カラムゲートを開閉して前記データ線を切り替えて前記ビット線及び前記ソース線に接続することで１つのメモリセルの列を選択して、メモリセルにデータを読み書きする不揮発性メモリであって、前記基本ユニットの２つのメモリセルの２つのビット線が前記列ゲート部における２つのカラムゲートに接続され、該２つのカラムゲートが２つの前記データ線に接続され、前記ソース線がソース線用のカラムゲートを介してソース線用の前記データ線に接続され、前記２つのカラムゲートのトランジスタの開閉が列デコーダの２つの列選択信号で制御されていることを特徴とする不揮発性メモリ。
【請求項２】
請求項１記載の不揮発性メモリであって、前記カラムゲートがＣＭＯＳ回路で構成されていることを特徴とする不揮発性メモリ。
【請求項３】
請求項１または２に記載の不揮発性メモリであって、前記書き込み電圧発生回路が、書込制御回路からデータ入力信号と書き込み制御信号とカラムアドレス信号を受信し、前記カラムアドレス信号の値に応じて、前記基本ユニットの２つのメモリセルのうちの一方を選択してデータを読み書きする信号を前記データ線に出力することを特徴とする不揮発性メモリ。
【請求項４】
請求項２記載の不揮発性メモリであって、前記メモリセル選択用トランジスタがＣＭＯＳ回路で構成され、行デコーダが前記メモリセルアレイに接続するワード線に１つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路が書込制御回路から複数ビットのデータ入力信号と書き込み制御信号を受信し、前記複数ビットのデータ入力信号の値に応じた値を出力する複数の第１のデータ線とソース線専用のデータ線を有し、前記第１のデータ線の各々にセンスアンプが接続され、列デコーダが列選択信号を出力し、該列選択信号が、メモリセルアレイの一部分のメモリセル群の前記カラムゲートの開閉を切り替えて前記複数ビットのデータ入力信号を同時に前記メモリセル群に書き込むことを特徴とする不揮発性メモリ。
【請求項５】
請求項４記載の不揮発性メモリであって、前記メモリセルにデータを書き込む際に、前記ソース線専用のデータ線に、前記抵抗変化型素子の最低動作電圧を印加し、前記第１のデータ線に接地電圧か、又は、前記最低動作電圧の２倍の電圧を印加することで、前記抵抗変化型素子に前記第１のデータ線の電位と前記ソース線専用の電位の差の、最低動作電圧の逆符号の電圧か、又は、最低動作電圧を加えて前記抵抗変化型素子にデータを書き込むことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型素子を利用した不揮発性メモリに関する。
【背景技術】
【０００２】
微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとしてＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子などの抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子を利用した不揮発性メモリとしては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等が挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８７６３１号公報
【非特許文献】
【０００４】
【非特許文献１】ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した従来の抵抗変化型素子を利用した不揮発性メモリのメモリセルは、メモリセルに接続するビット線とソース線の配線がばらばらに配線されていたため、ビット線及びソース線の特性インピーダンスが変動する箇所で、メモリセルに送受するデータの信号が反射してノイズを発生させる問題があり、そのノイズがメモリセルへのデータの読み書きの信頼性を悪くする問題があった。
【０００６】
また、従来の技術では、メモリセルのデータを読み書きする信号線として用いるビット線とソース線へ供給する電圧を自由に切り替えて、メモリセルへのデータの書き込みと読み出しの動作を切り替える、効率の良い回路の構成が開示されていなかった。
【０００７】
そのため、本発明は、以上説明した事情に鑑みてなされたものであり、メモリセルへのデータの書き込みと読出しの信頼性を高くし、かつ、メモリセルへデータを読み書きする動作の切り替えのためのビット線とソース線へ供給する電圧を自由に切り替える効率の良い回路構成を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記の課題を解決するために、１つのメモリセル選択用トランジスタと１つの抵抗変化型素子を直列に接続した回路をメモリセルとして、２つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの２つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記２つのメモリセルを２つのビット線に接続した抵抗変化型メモリであり、
前記ソース線を第１のメタル層に配線し、
前記ビット線を第２のメタル層に配線し、
前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、
前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させ、行デコーダが前記メモリセルアレイに接続するワード線に１つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路がメモリセルへ書き込むデータの値に応じて出力電圧を切り替える複数のデータ線を有し、前記ビット線及び前記ソース線が、列ゲート部における複数のカラムゲートのトランジスタを介して、前記複数のデータ線と接続が切り替えられ、前記データ線のうちの一部にセンスアンプが接続され、列デコーダから出力する列選択信号が前記カラムゲートを開閉して前記データ線を切り替えて前記ビット線及び前記ソース線に接続することで１つのメモリセルの列を選択して、メモリセルにデータを読み書きする不揮発性メモリであって、前記基本ユニットの２つのメモリセルの２つのビット線が前記列ゲート部における２つのカラムゲートに接続され、該２つのカラムゲートが２つの前記データ線に接続され、前記ソース線がソース線用のカラムゲートを介してソース線用の前記データ線に接続され、前記２つのカラムゲートのトランジスタの開閉が列デコーダの２つの列選択信号で制御されていることを特徴とする不揮発性メモリである。
【０００９】
かかる発明によれば、前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させることで、メモリセルに読み書きするデータを伝送するための信号線であるビット線とソース線の組が、特性インピーダンスが一定の安定した伝送線路を構成する効果がある。それにより、信号線の特性インピーダンスが一定で安定し、信号線を伝達する信号が信号線の途中で反射してノイズを発生することも無く、信号の伝送の信頼性が高い信号線を持つ回路ができる効果がある。
【００１１】
このように構成することで、本発明は、読出しデータを増幅するセンスアンプが接続するデータ線を含むデータ線群の電圧を切り替え、ビット線及びソース線のデータ線との接続を切り替えることで、基本ユニットで隣接して、かつ、ソース端子を共有する２つのメモリセルから成る基本ユニットの一方のメモリセルを自由に選んでデータを読み書きできる効果がある。
【００１２】
また、本発明は、上記の不揮発性メモリであって、前記カラムゲートがＣＭＯＳ回路で構成されていることを特徴とする不揮発性メモリである。
【００１４】
また、本発明は、上記の不揮発性メモリであって、前記書き込み電圧発生回路が、書込制御回路からデータ入力信号と書き込み制御信号とカラムアドレス信号を受信し、前記カラムアドレス信号の値に応じて、前記基本ユニットの２つのメモリセルのうちの一方を選択してデータを読み書きする信号を前記データ線に出力することを特徴とする不揮発性メモリである。
【００１５】
また、本発明は、上記の不揮発性メモリであって、前記メモリセル選択用トランジスタがＣＭＯＳ回路で構成され、行デコーダが前記メモリセルアレイに接続するワード線に１つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路が書込制御回路から複数ビットのデータ入力信号と書き込み制御信号を受信し、前記複数ビットのデータ入力信号の値に応じた値を出力する複数の第１のデータ線とソース線専用のデータ線を有し、前記第１のデータ線の各々にセンスアンプが接続され、列デコーダが列選択信号を出力し、該列選択信号が、メモリセルアレイの一部分のメモリセル群の前記カラムゲートの開閉を切り替えて前記複数ビットのデータ入力信号を同時に前記メモリセル群に書き込むことを特徴とする不揮発性メモリである。
【００１６】
また、本発明は、上記の不揮発性メモリであって、前記メモリセルにデータを書き込む際に、前記ソース線専用のデータ線に、前記抵抗変化型素子の最低動作電圧を印加し、前記第１のデータ線に接地電圧か、又は、前記最低動作電圧の２倍の電圧を印加することで、前記抵抗変化型素子に前記第１のデータ線の電位と前記ソース線専用の電位の差の、最低動作電圧の逆符号の電圧か、又は、最低動作電圧を加えて前記抵抗変化型素子にデータを書き込むことを特徴とする不揮発性メモリである。
【発明の効果】
【００１７】
本発明は、ソース線の配線パターンとビット線の配線パターンを平行に走行させ、ソース線の配線パターンとビット線の配線パターンの一部の領域を上下で重ねあわせて対向させることで、メモリセルに読み書きするデータを伝送するための信号線であるビット線とソース線の組が、特性インピーダンスが一定の安定した伝送線路を構成する効果がある。それにより、メモリセルにデータを読み書きする信号線の特性インピーダンスが一定で安定し、信号線を伝達するメモリセルのデータの信号が信号線の途中で反射してノイズを発生することも無く、信号の伝送の信頼性が高い回路にできる効果がある。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態の不揮発性メモリの構成を示す回路図である。
【図２】第１の実施形態の列ゲート部のカラムゲートのＣＭＯＳ回路の回路図である。
【図３】第１の実施形態のメモリセルアレイの回路の一部を示す回路図である。
【図４】第１の実施形態の不揮発性メモリセルの構成を示す回路図である。
【図５】第１の実施形態のＭＴＪ素子の構成および動作を示す図である。
【図６】第１の実施形態におけるメモリセルアレイのレイアウトを示す平面図である。
【図７】第１の実施形態の不揮発性メモリセルの断面を示す断面図である。
【図８】第１の実施形態のメモリセルＭ２２の動作条件を示す図である。
【図９】第１の実施形態のメモリセルＭ２２とＭ２３の動作条件を示す図である。
【図１０】変形例１におけるメモリセルアレイのレイアウトを示す平面図である。
【図１１】変形例２におけるメモリセルアレイのレイアウトを示す平面図である。
【図１２】第２の実施形態の不揮発性メモリの構成を示す回路図である。
【図１３】第３の実施形態の不揮発性メモリの構成を示す回路図である。
【図１４】第３の実施形態における書き込み電圧発生回路を示す回路図である。
【図１５】第３の実施形態における書き込み電圧発生回路の入出力端子の信号の関係を示す真理値表である。
【図１６】第３の実施形態のメモリセルＭ００とＭ０１の書き込み動作の状態を示す図である。
【図１７】第４の実施形態における書き込み電圧発生回路を示す回路図である。
【図１８】第４の実施形態における書き込み電圧発生回路を示す回路図である。
【図１９】第４の実施形態における書き込み電圧発生回路を示す回路図である。
【図２０】第４の実施形態におけるメモリセルアレイの一部の回路を示す回路図である。
【図２１】第４の実施形態のメモリセルＭ１２とＭ１３の動作条件を示す図である。
【図２２】第４の実施形態におけるケース１におけるメモリセルＭ００〜Ｍ０３の動作の状態を示す図である。
【図２３】第４の実施形態におけるケース２におけるメモリセルＭ００〜Ｍ０３の動作の状態を示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。
【００２０】
＜第１の実施形態＞
図１は、第１の実施形態の不揮発性メモリの構成を示す回路図である。すなわち、メモリセルＭ００〜Ｍｍｎの配列であるメモリセルアレイ１００と、そのメモリセルアレイ１００の１つのメモリセルを選択して駆動するためのデコーダ系回路とその他の制御回路から成る。デコーダ系回路は、行デコーダ２００と列デコーダ３００と列ゲート部４００から成る。行デコーダ２００は、ワード線ＷＬ０〜ＷＬｍを選択する。
【００２１】
列デコーダ３００は、列アドレスが与えられて、その列アドレスに従ってメモリセルアレイ１００の列を選択する列選択信号ＣＯＬ０〜ＣＯＬｎを列ゲート部４００に出力する回路である。この列選択信号ＣＯＬ０〜ＣＯＬｎの各々は、図２のように、列選択信号ＣＯＬと反転列選択信号ＣＯＬＢとのセットを、列ゲート部４００のＣＭＯＳ（コンプリメンタリ型）回路のカラムゲートＣＧに向けて出力する。以下の説明では、その列選択信号ＣＯＬと反転列選択信号ＣＯＬＢのセットを列選択信号ＣＯＬのみで代表させて記述する。
【００２２】
列ゲート部４００はカラムゲートＣＧ００からＣＧｎ２で構成される。カラムゲートＣＧ００からＣＧｎ２は、列選択信号ＣＯＬ０〜ＣＯＬｎに従ってメモリセルアレイ１００の列を駆動する信号を切り替えるＭＯＳスイッチ群である。
【００２３】
各々のカラムゲートＣＧは、図２のように、列選択信号ＣＯＬをＣＭＯＳ回路のＮチャンネルＭＯＳトランジスタのゲート端子に接続し、反転列選択信号ＣＯＬＢをＣＭＯＳ回路のＰチャンネルＭＯＳトランジスタのゲート端子に接続し、それらのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタは、データ線ＤＬ等とビット線ＢＬ等との間に並列に接続する。
【００２４】
このように、カラムゲートＣＧはＣＭＯＳ回路で構成するが、以下の説明では、そのＣＭＯＳ回路の一方のゲート回路のＮＭＯＳトランジスタのみを表示して、そのＮＭＯＳトランジスタにＣＭＯＳ回路を代表させる。
【００２５】
その他の制御回路には、書き込み電圧発生回路（ＷｒｉｔｅＤｒｉｖｅｒ）５００と、センスアンプ６００と、センスアンプ６００の後段に設けた出力回路７００を有し、また、書込制御回路８００を有する。
【００２６】
図３は図１の回路のうち、メモリセルアレイ１００の一部を示す回路図である。図１のように、メモリセルアレイ１００は、メモリセルＭｋｊをｍ＋１行ｎ＋１列の行列状に配列してなるものである。一列をなすｍ＋１個のメモリセルＭｋｊ（ｋ＝０〜ｍ）の左右両側には列方向に走行するソース線ＳＬおよびビット線ＢＬを配置して、メモリセルＭｋｊに接続する。これらの、ビット線ＢＬとソース線ＳＬは、メモリセルアレイ１００の中のメモリセルＭｋｊに対して読み書きするデータを伝送するための信号線である。
【００２７】
一行をなすｎ＋１個のメモリセルＭｋｊ（ｊ＝０〜ｎ）には、行方向に走行するワード
線ＷＬｋを接続する。ワード線ＷＬｋは、第ｋ行のメモリセルＭｋｊ（ｋ＝０〜ｍ）のＮチャネルのメモリセル選択用トランジスタＴＮに接続するワード線ＷＬに行選択電圧を供給する配線である。
【００２８】
ここで、同じワード線ＷＬｋに接続するメモリセル群Ｍｋｊ（ｊ＝０〜ｎ）を、２つの隣接するメモリセルを１組にした基本ユニットに組み分けする。基本ユニットは、２つの隣接するメモリセルに１つのソース線ＳＬを共有させ、そのソース線ＳＬの左右に、その２つのメモリセルを配置する。そして、左側に配置したメモリセルＭｋｊの左側にビット線ＢＬｊを配置してメモリセルＭｋｊに接続し、右側に配置したメモリセルＭｋ（ｊ＋１）の右側にビット線ＢＬ（ｊ＋１）を配置してメモリセルＭｋ（ｊ＋１）に接続する。こうして２つのメモリセルを１つの基本ユニットに構成するようにメモリセル群を組み分けする。
【００２９】
図４は、その基本ユニットの中の２つのメモリセルの一方のメモリセルＭｋｊの構成を示す回路図である。図４に示すように、本実施形態による不揮発性メモリセルＭｋｊは、抵抗変化型素子Ｒをビット線ＢＬに接続し、Ｎチャネルのメモリセル選択用トランジスタＴＮをソース線ＳＬに直列接続してなるものである。ビット線ＢＬおよびソース線ＳＬはメモリセルＭｋｊへ読み書きするデータを伝送するための信号線である。
【００３０】
さらに詳述すると、本実施形態において、抵抗変化型素子Ｒに図５に示すＭＴＪ素子を用い、図５の回路図のように、ＭＴＪ素子である抵抗変化型素子Ｒのフリー層がビット線ＢＬに接続され、ピン層がＮチャネルのメモリセル選択用トランジスタＴＮのドレイン端子に接続され、このＮチャネルのメモリセル選択用トランジスタＴＮのソース端子はソース線ＳＬに接続されている。
【００３１】
なお、抵抗変化型素子Ｒに接続するトランジスタ回路は、Ｎチャネルのメモリセル選択用トランジスタＴＮで代表させて図５に表記したが、このトランジスタ回路はＣＭＯＳ回路で構成することが望ましい。すなわち、ＭＴＪ素子とソース線ＳＬの間にＣＭＯＳ回路のＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを並列に配置してＭＴＪ素子に流す電流を制御することが望ましい。
【００３２】
図５（ａ）および（ｂ）は、図４の不揮発性メモリセルＭｋｊの抵抗変化型素子ＲとしてＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用した場合のメモリセルの構成と動作を示す。図５（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。
【００３３】
図５（ａ）に示すように、ＭＴＪ素子のフリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。
【００３４】
逆に、図５（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図５（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、Ｎチャネルのメモリセル選択用トランジスタＴＮをＭＴＪ素子に直列接続する。
【００３５】
図６は本実施形態において、抵抗変化型素子ＲとしてＭＴＪ素子ＭＴＪを用いた場合のメモリセルアレイ１００のレイアウト例を示す平面図であり、図７は、その断面構造を示す断面図である。図６の平面図と図７の断面図によりメモリセルアレイ１００立体構造を
示す。
【００３６】
図６及び図７に示すように、メモリセルＭｋｊに読み書きするデータを伝送するための信号線であるビット線ＢＬとソース線ＳＬは互いに平行に配置し、そのソース線ＳＬとビット線ＢＬとの両方と直交する方向にワード線ＷＬを配置する。また、Ｎチャネルのメモリセル選択用トランジスタＴＮが、データ読み出し時およびデータ書き込み時に抵抗変化型素子Ｒ（ＭＴＪ素子ＭＴＪ）を選択する選択用スイッチとして機能し、そのゲート端子がワード線ＷＬに接続され、ワード線ＷＬから行選択電圧が加えられる。そして、列選択電圧がビット線ＢＬとソース線ＳＬに加えられてメモリセルの列を選択する。
【００３７】
図７（ａ）の断面図は、ビット線ＢＬに垂直な行方向に沿った断面図であり、半導体基板ＳＵＢに形成されるＮチャネルのメモリセル選択用トランジスタＴＮ１を含むメモリセルＭ２２と、Ｎチャネルのメモリセル選択用トランジスタＴＮ２を含むメモリセルＭ２３を示す。Ｎチャネルのメモリセル選択用トランジスタＴＮ１とＴＮ２のゲートにはワード線ＷＬ２が接続されてメモリセルＭ２２とＭ２３の行が選択される。このメモリセルＭ２２とＭ２３は１つの基本ユニットを成し、メモリセルＭ２２とＭ２３のソース端子が共通のソース線ＳＬ２３に接続されている。
【００３８】
図７（ｂ）の断面図は、ビット線ＢＬに平行な列方向に沿った断面図であり、Ｎチャネルのメモリセル選択用トランジスタＴＮ２を含むメモリセルＭ２３と、Ｎチャネルのメモリセル選択用トランジスタＴＮ３を含むメモリセルＭ３３を示す。ワード線ＷＬ２がＮチャネルのメモリセル選択用トランジスタＴＮ２のゲートに接続されてメモリセルＭ２３の行が選択され、ワード線ＷＬ３がトランジスタＴＮ３のゲートに接続されてメモリセルＭ３３の行が選択される。
【００３９】
（２つのメモリセルからなる基本ユニット）
以下では、メモリセルアレイ１００の構成と動作を、図３に破線で示した２つのメモリセルＭ２２とＭ２３から成る基本ユニットの回路で代表して、メモリセルの構成と動作を説明する。メモリセルＭ２２は抵抗変化型素子Ｒ１とメモリセル選択用トランジスタＴＮ１が直列接続されて構成される。メモリセルＭ２３の構成はＭ２２と同一であり、抵抗変化型素子Ｒ２とメモリセル選択用トランジスタＴＮ２が直列接続されて構成される。
【００４０】
メモリセルＭ２２のメモリセル選択用トランジスタＴＮ１とメモリセルＭ２３のメモリセル選択用トランジスタＴＮ２のソース端子同士が、共通のソース線（ＳＬ２３）に接続されている。メモリセルＭ２２，Ｍ２３の抵抗変化型素子Ｒ１とＲ２の端部は、それぞれのビット線（ＢＬ２、ＢＬ３）に接続される。この２つのメモリセルＭ２２とＭ２３が１つの基本ユニットを構成して、このような基本ユニットの集合でメモリセルアレイ１００を構成する。
【００４１】
（メモリセルＭ２２の動作）
図８には、２つのメモリセルＭ２２とＭ２３から成る１つの基本ユニットにおいてメモリセルＭ２２が選択される場合における、メモリセルＭ２２の抵抗変化型素子Ｒ１に対するデータ書き込みと読出しの動作条件を示す。
【００４２】
（書き込み動作）
（０の書き込み）
まず、メモリセルＭ２２の抵抗変化型素子Ｒ１に対するデータ書き込みについて説明する。抵抗変化型素子Ｒ１に“０”を書き込む場合、ビット線ＢＬ２を１Ｖ、ソース線ＳＬ２３を０Ｖ、ビット線ＢＬ３を０Ｖとし、メモリセルＭ２２の行を選択するワード線ＷＬ２の行選択電圧を１Ｖにする。
【００４３】
そうすると、メモリセルＭ２２には、図５（ａ）のように、ＭＴＪ素子のフリー層からピン層の方向に電流が流れるため、"０"書き込み状態となり、抵抗変化型素子Ｒ１は低抵抗になり、データ“０”を記憶した状態となる。この状態では、抵抗変化型素子Ｒ１の両端に約０．６Ｖの電圧が印加され、ビット線ＢＬ２からソース線ＳＬ２３に約４９μＡの電流が流れる。
【００４４】
一方、メモリセルＭ２３では、メモリセルＭ２３が接続するビット線ＢＬ３とソース線ＳＬ２３の電位が０Ｖで同じため、メモリセルＭ２３には電流が流れないため、状態は変化しない。すなわち、メモリセルＭ２２にのみ、データの書き換えができる。
【００４５】
（１の書き込み）
メモリセルＭ２２の抵抗変化型素子Ｒ１に“０”を書き込む場合、ビット線ＢＬ２を０Ｖ、ソース線ＳＬ２３を１Ｖ、ビット線ＢＬ３を１Ｖとし、メモリセルＭ２２の行を選択するワード線ＷＬ２の行選択電圧を１Ｖにする。
【００４６】
そうすると、メモリセルＭ２２には、図５（ｂ）のように、ＭＴＪ素子のピン層からフリー層の方向に電流が流れるため、ＭＴＪ素子が高抵抗状態になり、データ“１”を記憶した状態に変化なる。この場合でも、メモリセルＭ２３では、メモリセルＭ２３が接続するビット線ＢＬ３とソース線ＳＬ２３の電位が１Ｖで同じため、メモリセルＭ２３には電流が流れないため、状態は変化しない。すなわち、メモリセルＭ２２にのみ、データの書き換えが出来る。
【００４７】
（読出し動作）
次に、メモリセルＭ２２の抵抗変化型素子Ｒ１からのデータ読み出しについて説明する。データ読み出しでは、誤書き込みを防ぐためにビット線ＢＬ２の電圧を０．２Ｖ程度に下げてビット線ＢＬ２のデータを読み出す。それ以外の回路ノードについては、ビット線ＢＬ３の電圧を０Ｖ、ソース線ＳＬ２３を０Ｖ、ワード線ＷＬ２に供給する行選択電圧を１Ｖにする。
【００４８】
ここで、抵抗変化型素子Ｒ１がデータ“０”を記憶しており、低抵抗である場合、ビット線ＢＬ２からソース線ＳＬ２３に向けて１５μＡの電流が流れる。一方、抵抗変化型素子Ｒ１がデータ“１”を記憶しており、高抵抗である場合、ビット線ＢＬ２からソース線ＳＬ２３に向けて１０μＡの電流が流れる。従って、データ“０”の読み出し時に流れる電流１５μＡと、データ“１”の読み出し時に流れる電流１０μＡとの間の閾値（例えば１２．５μＡ）を発生し、データ読み出し時にビット線ＢＬからソース線ＳＬに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子Ｒ１に記憶されているデータが“０”か“１”を判定することができる。
【００４９】
（メモリセルアレイ中のメモリセルの行と列の選択動作）
以下では、図９の表と図１の回路図を参照して、メモリセルにデータを読み書きする際に、デコーダ系回路、すなわち、行デコーダ２００と列デコーダ３００が、メモリセルＭ２２又はＭ２３を選択してデータを読み書きする動作を例にして、メモリセルアレイ１００からデータを読み書きする特定のメモリセルを選択する動作を説明する。
【００５０】
図９の表には、メモリセルＭ２２とＭ２３から成る基本ユニットにおいて、列デコーダ３００がメモリセルの選択をＭ２２かＭ２３かに切り替えてメモリセルを選択する動作の条件を示す。すなわち、メモリセルＭ２２の抵抗変化型素子Ｒ１とメモリセルＭ２３の抵抗変化型素子Ｒ２へのデータ書き込み動作及び読出し動作を行う際に回路の各ノードに与える電圧を示す。
【００５１】
図１の回路図の行デコーダ２００が、それに入力された行アドレスの指令に従って、メモリセルアレイ１００の中の一行のメモリセルＭｋｊ（ｊ＝０〜ｎ）を選択する行選択信号をワード線ＷＬｋに出力する。詳しくは、行デコーダ２００は、行アドレスが第ｋ’行を指示するとき、第ｋ’行に対応したワード線ＷＬｋ’に対して１Ｖの行選択電圧を出力する。また、第ｋ’行以外の各行に対応したワード線ＷＬｋ（ｋ≠ｋ’）に供給する行選択電圧を０Ｖにして出力する。これにより第ｋ’行のメモリセルＭｋ’ｊ（ｊ＝０〜ｎ）の各抵抗変化型素子Ｒがソース線ＳＬｊ（ｊ＝０〜ｎ）に接続され、他の行のメモリセルＭｋｊ（ｋ≠ｋ’、ｊ＝０〜ｎ）の各抵抗変化型素子Ｒはソース線ＳＬｊ（ｊ＝０〜ｎ）から切り離される。
【００５２】
データの書き込みかデータ読み出しに応じて、書き込み電圧発生回路５００がデータ線ＤＬへ出力する電圧と連携して、列デコーダ３００に入力された列アドレスの指令に従って列デコーダ３００がメモリセルアレイ１００の中の一列のメモリセルＭｋｊ（ｋ＝０〜ｍ）を選択する列選択信号ＣＯＬを出力する。
【００５３】
詳しくは、列デコーダ３００は、列選択信号ＣＯＬ０〜ＣＯＬｎを列ゲート部４００に出力して、その信号により列ゲート部４００のカラムゲートＣＧを選択する。そして、選択されたカラムゲートＣＧが、そのカラムゲートＣＧが接続する書き込み電圧発生回路５００のデータ線ＤＬあるいは反転データ線ＤＬＢを、ビット線ＢＬ及びソース線ＳＬに接続する。
【００５４】
列ゲート部４００のカラムゲートＣＧは、図２のようにＣＭＯＳ回路のカラムゲートＣＧを用いる。そして、カラムゲートＣＧのＮチャンネルＭＯＳトランジスタのゲートに、列デコーダ３００の出力する列選択信号ＣＯＬを接続し、ＰチャンネルＭＯＳトランジスタのゲートに反転列選択信号ＣＯＬＢを接続してカラムゲートＣＧのスイッチを開閉させる制御を行う。そのカラムゲートＣＧのスイッチ動作をするＣＭＯＳ回路を、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを並列にして、書き込み電圧発生回路５００のデータ線ＤＬあるいは反転データ線ＤＬＢと、ビット線ＢＬあるいはソース線ＳＬとの間に挿入する。
【００５５】
図２のようなＣＭＯＳ回路で構成するカラムゲートＣＧでは、トランジスタの閾値相当の電圧降下（いわゆる閾値落ち）を起こさず、書き込み電圧発生回路５００のデータ線ＤＬあるいは反転データ線ＤＬＢの電圧を、電圧降下させずに、ビット線ＢＬあるいはソース線ＳＬに加えることができる。それにより、トランジスタの閾値相当の電圧分だけ高い電圧をカラムゲートＣＧに加える必要が無くなり、カラムゲートＣＧを動作させる消費電力を低減できる効果がある。
【００５６】
このカラムゲートＣＧをｎＭＯＳ回路のみでカラムゲートＣＧを構成することも可能であるが、その場合は、書き込み電圧発生回路５００のデータ線ＤＬあるいは反転データ線ＤＬＢの電圧は、カラムゲートＣＧのトランジスタでおきる閾値分の電圧降下分だけ高い電圧を書き込み電圧発生回路５００のデータ線ＤＬあるいは反転データ線ＤＬＢから供給する。
【００５７】
図１の回路図のビット線ＢＬ２には、書き込み電圧発生回路５００のデータ線ＤＬに接続するカラムゲートＣＧ２０と、反転データ線ＤＬＢに接続するカラムゲートＣＧ３０を接続する。それにより、カラムゲートＣＧ２０が選択されればデータ線ＤＬをビット線ＢＬ２に接続し、カラムゲートＣＧ３０が選択されれば反転データ線ＤＬＢをビット線ＢＬ２に接続する。カラムゲートＣＧ２０のゲートには列選択信号ＣＯＬ２を接続し、カラムゲートＣＧ３０のゲートには列選択信号ＣＯＬ３を接続する。
【００５８】
ソース線ＳＬ２３には、書き込み電圧発生回路５００の反転データ線ＤＬＢに接続するカラムゲートＣＧ２１と、同じく反転データ線ＤＬＢに接続するカラムゲートＣＧ３１を接続する。そのため、カラムゲートＣＧ２１かカラムゲートＣＧ３１かの何れのカラムゲートが選択されても、反転データ線ＤＬＢの電位をソース線ＳＬ２３に伝達する。カラムゲートＣＧ２１のゲートには列選択信号ＣＯＬ２を接続し、カラムゲートＣＧ３１のゲートには列選択信号ＣＯＬ３を接続する。これにより、列デコーダ３００から列選択信号ＣＯＬ２又は列選択信号ＣＯＬ３が出力される場合に、反転データ線ＤＬＢの電位がソース線ＳＬ２３に伝達される。
【００５９】
ビット線ＢＬ３には、反転データ線ＤＬＢに接続するカラムゲートＣＧ２２と、データ線ＤＬに接続するカラムゲートＣＧ３２を接続する。それにより、カラムゲートＣＧ２２が選択されれば反転データ線ＤＬＢをビット線ＢＬ３に接続し、カラムゲートＣＧ３２が選択されればデータ線ＤＬをビット線ＢＬ３に接続する。カラムゲートＣＧ２２のゲートには列選択信号ＣＯＬ２を接続し、カラムゲートＣＧ３２のゲートには列選択信号ＣＯＬ３を接続する。
【００６０】
メモリセルＭ２２の列を選択する場合には、列デコーダ３００から１Ｖの電圧を列選択信号ＣＯＬ２に送信し（反転列選択信号には０Ｖの電圧を送信）、その列選択信号ＣＯＬ２をカラムゲートＣＧ２０，ＣＧ２１、ＣＧ２２のゲートに送信する。メモリセルＭ２２を選択しない場合は０Ｖの電圧を列選択信号ＣＯＬ２に送信する（反転列選択信号には１Ｖの電圧を送信する）。
【００６１】
列選択信号ＣＯＬ２に１Ｖの電圧を送信して、カラムゲートＣＧ２０，ＣＧ２１、ＣＧ２２のゲートにその信号を送信すると、ビット線ＢＬ２にはデータ線ＤＬが接続され、ビット線ＢＬ３には反転データ線ＤＬＢが接続され、ソース線ＳＬ２３には反転データ線ＤＬＢの電位が加わり、それにより、メモリセルＭ２２が選択される。
【００６２】
選択されたメモリセルＭ２２にデータを書き込む場合は、書き込み電圧発生回路５００がデータ線ＤＬの電圧と反転データ線ＤＬＢの電圧を、書き込みデータの値が”０”であるか”１”であるかに応じて１Ｖか０Ｖかに変える。また、メモリセルＭ２２のデータを読み出す場合は、書き込み電圧発生回路５００は、データ線ＤＬを駆動する３ステートバッファをフローティング状態にして、反転データ線ＤＬＢの電圧を０Ｖにする。そして、センスアンプ６００が０．２Ｖの電圧をデータ線ＤＬに印加する。それにより、データ線ＤＬ及び反転データ線ＤＬＢに接続されたビット線ＢＬ２とＢＬ３とソース線ＳＬ２３の電圧が図８の表のようになりデータがメモリセルＭ２３に読み書きできる。
【００６３】
メモリセルＭ２３の列を選択する場合は、列デコーダ３００から１Ｖの電圧を列選択信号ＣＯＬ３に送信し（反転列選択信号には０Ｖの電圧を送信）、その列選択信号ＣＯＬ３を、カラムゲートＣＧ３０，ＣＧ３１、ＣＧ３２のゲートに送信する。メモリセルＭ２３を選択しない場合は０Ｖの電圧を列選択信号ＣＯＬ３に送信する（反転列選択信号には１Ｖの電圧を送信する）。
【００６４】
列選択信号ＣＯＬ３に１Ｖの電圧を送信して、カラムゲートＣＧ３０，ＣＧ３１、ＣＧ３２のゲートにその信号を送信すると、ビット線ＢＬ２には反転データ線ＤＬＢが接続され、ビット線ＢＬ３にはデータ線ＤＬが接続され、ソース線ＳＬ２３には反転データ線ＤＬＢの電位が加わり、それにより、メモリセルＭ２３が選択される。
【００６５】
また、それ以外のメモリセルＭｋｊの列を選択する場合は、列デコーダ３００から、それらのメモリセルＭｋｊの列を選択する列選択信号ＣＯＬｊに１Ｖの電圧を送信し、メモ
リセルＭｋｊを選択しない場合は、列選択信号ＣＯＬｊに０Ｖの電圧を送信する。
【００６６】
ここで、カラムゲートＣＧ２０、ＣＧ２１、ＣＧ３１、ＣＧ３２は、電流を流すために、大きな寸法のトランジスタを用いる。一方、カラムゲートＣＧ２２、ＣＧ３０については、電圧を与える動作のみをさせるようにし、デバイスの面積を節約するために小さな寸法のトランジスタを用いる。
【００６７】
（データの読み書きの制御）
図１の書込制御回路８００は、書き込みデータ入力信号Ｄｉｎを受信して書き込み電圧発生回路５００に引き渡す回路である。すなわち、書き込み制御信号ＷＥとともに書き込みデータ入力信号Ｄｉｎが与えられたとき、その書き込みデータ入力信号Ｄｉｎを書き込み電圧発生回路５００に引き渡す回路である。
【００６８】
また、書き込み電圧発生回路５００は、データ線ＤＬを駆動する３ステートバッファと、反転データ線ＤＬＢを駆動する３ステートバッファを有する。そして、書き込み電圧発生回路５００のデータ線ＤＬおよび反転データ線ＤＬＢは、メモリセルアレイ１００に対して書き込むデータまたはメモリセルアレイ１００から読み出したデータを伝送するための信号線である。
【００６９】
（データ書き込み時）
データ書き込み時、書き込み電圧発生回路５００は、データ線ＤＬおよび反転データ線ＤＬＢを駆動する２個の３ステートバッファを出力イネーブル状態とする。そして、書き込み電圧発生回路５００は、書き込みデータ入力信号Ｄｉｎが“０”である場合、データ線ＤＬに１Ｖを、反転データ線ＤＬＢに０Ｖを出力する。
【００７０】
なお、データ書き込み時に、アクセス対象であるメモリセルＭｋｊの行アドレスおよび列アドレスが行デコーダ２００および列デコーダ３００に与えられ、行アドレスにより指定されたｋ行および列アドレスにより指定されたｊ列に属する１個のメモリセルＭｋｊが選ばれる。詳しくは、メモリセルＭｋｊの接続するビット線がデータ線ＤＬに接続され、そのメモリセルＭｋｊと同じ基本ユニットに属するもう１つのメモリセルの接続するビット線と、その基本ユニットの２つのメモリセルが共有するソース線とが反転データ線ＤＬＢに接続される。
【００７１】
そして、書き込み電圧発生回路５００からデータ線ＤＬに１Ｖ、反転データ線ＤＬＢに０Ｖが出力されると、ビット線ＢＬｊから当該メモリセルＭｋｊを介してソース線ＳＬｊに電流が流れる。この結果、当該メモリセルＭｋｊの抵抗変化型素子Ｒ１が低抵抗となり、データ“０”を記憶した状態となる。
【００７２】
また、書き込み電圧発生回路５００は、書き込みデータ入力信号Ｄｉｎが“１”である場合、データ線ＤＬに０Ｖを、反転データ線ＤＬＢに１Ｖを出力する。この結果、書き込みデータ入力信号Ｄｉｎが“０”の場合とは逆に、ソース線ＳＬｊから当該メモリセルＭｋｊを介してビット線ＢＬｊに電流が流れる。これにより、当該メモリセルＭｋｊの抵抗変化型素子Ｒ１が高抵抗となり、データ“１”を記憶した状態となる。
【００７３】
（データ読出し時）
データ読み出し時における行選択および列選択の動作はデータ書き込み時と同様である。すなわち、アクセス対象であるメモリセルＭｋｊの行アドレスが行デコーダ２００に与えられ、列アドレスが列デコーダ３００に与えられ、行アドレスにより指定されたｋ行および列アドレスにより指定されたｊ列に属する１個のメモリセルＭｋｊが選ばれる。詳しくは、メモリセルＭｋｊの接続するビット線がデータ線ＤＬに接続され、そのメモリセルＭｋｊと同じ基本ユニットに属するもう１つのメモリセルの接続するビット線と、その基本ユニットの２つのメモリセルが共有するソース線とが反転データ線ＤＬＢに接続される。
【００７４】
データ読み出しのための回路として、データ線ＤＬにはセンスアンプ６００が接続され、センスアンプ６００の後段には出力回路７００が設けられている。このセンスアンプ６００および出力回路７００と、その他に書き込み電圧発生回路５００がデータ読み出しのための動作を行う。
【００７５】
すなわち、データ読み出し時、書き込み電圧発生回路５００は、データ線ＤＬを駆動する３ステートバッファを出力ディセーブル状態（フローティング状態）とし、反転データ線ＤＬＢを駆動する３ステートバッファを出力イネーブル状態とし、後者の３ステートバッファから反転データ線ＤＬＢに０Ｖを出力する。そして、センスアンプ６００は、０．２Ｖの電圧をデータ線ＤＬに印加し、センスアンプ６００からデータ線ＤＬに流れ込む電流を検知して増幅する。
【００７６】
ここで、アクセス対象であるメモリセルＭｋｊがデータ“０”を記憶している場合、１５μＡの電流がセンスアンプ６００→データ線ＤＬ→ビット線ＢＬｊ→メモリセルＭｋｊの抵抗変化型素子Ｒ１→ソース線ＳＬｊ→反転データ線ＤＬＢ→書き込み電圧発生回路５００→基準電源（ＧＮＤ＝０Ｖ）という経路を辿って流れる。
【００７７】
一方、アクセス対象であるメモリセルＭｋｊがデータ“１”を記憶している場合、１０μＡの電流が同じ経路を辿って流れる。そこで、センスアンプ６００は、データ線ＤＬに流れ込む電流Ｉを１０μＡと１５μＡの中間の閾値Ｉｒｅｆ（参照電流：Ｒｅｆｅｒｅｎｃｅ）と比較し、Ｉ＞Ｉｒｅｆならばデータ“０”を、Ｉ＜Ｉｒｅｆならばデータ“１”を出力する。出力回路７００は、このセンスアンプ６００の出力データを外部へ出力する。
【００７８】
（メモリセルに接続するソース線とビット線の立体構造）
図６の平面図と図７の断面図に示すように、本実施形態では、メモリセルＭｋｊへ読み書きするデータを伝送するための信号線であるビット線ＢＬｊとソース線ＳＬｊ（ｊ＋１）（は互いに平行に配置され、そのソース線ＳＬｊ（ｊ＋１）とビット線ＢＬｊとの両方と直交する方向にワード線ＷＬが配置されている。
【００７９】
図６では、メモリセルＭ２３のＮチャネルのメモリセル選択用トランジスタＴＮ２のソース端子とメモリセルＭ２３のＮチャネルのメモリセル選択用トランジスタＴＮ３のソース端子とを共通のスルーホールＣＳを介して第１メタル層Ｍｔ１に配線したソース線ＳＬ２３に接続する。また、メモリセルＭ２３のＮチャネルのメモリセル選択用トランジスタＴＮ２のドレイン端子は、スルーホールＣＳを介して抵抗変化型素子（ＭＴＪ素子ＭＴＪ）のピン層に接続され、このＭＴＪ素子ＭＴＪのフリー層はスルーホールＶ１を介して第２メタル層Ｍｔ２に配線したビット線ＢＬ３に接続する。
【００８０】
図６の平面図のレイアウトにおいて、ソース線ＳＬ０１，ＳＬ２３、ＳＬ４５は第１メタル層Ｍｔ１に配線し、ビット線ＢＬ０、ＢＬ１からＢＬ４は第２メタル層Ｍｔ２に配線する。そして、図６の四角マークは、ＭＴＪ素子ＭＴＪの部分であり、図７の断面図のように、上層から順に、第２メタル層Ｍｔ２に配線したビット線ＢＬ１に接続するスルーホールＶ１と、ＭＴＪ素子と、そのＭＴＪ素子の第１メタル層Ｍｔ１に接続するスルーホールＣＳと、半導体基板のＮチャネルのメモリセル選択用トランジスタＴＮのドレインのｎチャンネル拡散層とが重なっている。
【００８１】
また、図６の円形マークは、Ｎチャネルのメモリセル選択用トランジスタＴＮのソース端子を第１メタル層Ｍｔ１に配線したソース線ＳＬに接続するスルーホールＣＳの部分を示す。図７の断面図のように、上層から順に、第１メタル層Ｍｔ１に配線したソース線ＳＬに接続するスルーホールＣＳと、半導体基板のＮチャネルのメモリセル選択用トランジスタＴＮのソースのｎチャンネル拡散層とが重なっている。
【００８２】
図６の平面図と図７（ａ）の断面図のように、メモリセルＭ２２のソース端子のスルーホールＣＳとメモリセルＭ２３のソース端子のスルーホールＣＳとを接近させて、共通のソース線ＳＬ２３に接続する。また、図７（ｂ）の断面図のように、メモリセルＭ３２とメモリセルＭ３３はソース端子を共有し、すなわち共有するスルーホールＣＳを介してソース線ＳＬ２３に接続する。
【００８３】
本実施形態は、図７（ａ）（ｂ）の断面図のように、ソース線ＳＬ２３を第１メタル層Ｍｔ１に配線し、ビット線ＢＬ２、ＢＬ３等を第２メタル層Ｍｔ２に配線し、ソース線ＳＬ２３とビット線ＢＬ２及びＢＬ３を平行に対向させて走行させ、上下で一部の領域を重ね合わせるように構成している点に第１の特徴がある。
【００８４】
この構成により、メモリセルＭｋｊに読み書きするデータを伝送するための信号線であるビット線ＢＬ２又はＢＬ３とソース線ＳＬ２３の組が、特性インピーダンスが一定の安定した伝送線路を構成する。そのように特性インピーダンスが一定で安定しているので、ビット線ＢＬ２及びＢＬ３を伝送する信号が、その信号線の途中で信号が反射してノイズを発生することも無く、信号の伝送の信頼性が高い信号線を持つ回路ができる効果がある。
【００８５】
また、本実施形態は、ビット線ＢＬ２、ＢＬ３等を第２メタル層Ｍｔ２に配線し、第１メタル層Ｍｔ１にソース線ＳＬ２３を配線し、ビット線ＢＬ２及びＢＬ３と、ソース線ＳＬ２３とを、異なる層のメタル層に配線した点に第２の特徴がある。
【００８６】
この構成により、レイアウト上でメタル層間のスペースに余裕が出来、メモリセルサイズを大きくすることなくソース線ＳＬの幅を、１．５Ｆ〜２Ｆ（Ｆは最小デザインルール）程度に、最小幅より太く設定できる。また、メモリセルのソース端子を第１メタル層Ｍｔ１のソース線ＳＬに接続するスルーホールＣＳは、第１メタル層Ｍｔ１のソース線ＳＬの高さで止まり、更に上層の第２メタル層Ｍｔ２には達さず第２メタル層Ｍｔ２には干渉しない。そのため、ソース線ＳＬを配線した第１メタル層Ｍｔ１より上層の第２メタル層Ｍｔ２にソース線ＳＬに平行して配線するビット線ＢＬの幅を、ソース線ＳＬと同程度に１．５Ｆ〜２Ｆ程度に太く設定できる。
【００８７】
そのように、ソース線ＳＬの幅とビット線ＢＬの幅を太く設定することで、ソース線ＳＬとビット線ＢＬの配線抵抗を小さくできる効果がある。これにより、ソース線ＳＬ及びビット線ＢＬに流れる電流を大きくしても、それらの配線での電圧降下を少なくすることができ、回路の配線の場所による電位の差を少なくできる効果がある。
【００８８】
また、本実施形態は、第１メタル層の高さの位置にＭＴＪ素子ＭＴＪを形成し、その高さの層の領域をソース線ＳＬ２３とＭＴＪ素子ＭＴＪとが使うようにした点に第３の特徴がある。
【００８９】
このように、ＭＴＪ素子ＭＴＪとソース線ＳＬ２３とが同じ高さの層の領域を共有することで第１メタル層Ｍｔ１の使用率が上がる。また、ビット線ＢＬ２、ＢＬ３をソース線ＳＬ２３と異なる層である第２メタル層Ｍｔ２に配線することにより、第２メタル層Ｍｔ２でのビット線ＢＬ２，ＢＬ３の配線に余裕ができ、ビット線ＢＬ２とＢＬ３の配線の幅
を太く設定できる効果がある。このように、配線の総層数を変えないで、高さ方向の層数を最小の数になるように、高さ方向の領域の使用率を最適化した不揮発性メモリデバイスが得られる効果がある。
【００９０】
こうして、図６の平面図のレイアウトでは、メモリセルの行方向（横方向）のピッチが３Ｆ（ここでＦはＦｅａｔｕｒｅ  Ｓｉｚｅを示し、最小デザインルールに相当する値を持つ)にできる。また、列方向（縦方向）のピッチは約３．５Ｆのピッチにでき、この場合のメモリセルの面積は３Ｆ×３．５Ｆ＝１０．５Ｆ２まで小さくすることができる。
【００９１】
（変形例１）
変形例１として、図１０に、さらにメモリセルの面積を小さくしたレイアウト方法を示す。破線で示したメモリセルＭ２３を例にすると、そのメモリセルＭ２３に隣接するメモリセルの行方向（横方向）のピッチは、ほぼ最小加工限界寸法の２倍の２Ｆにまで小さくすることができる。列方向（縦方向）のメモリセルのピッチは、約３．５Ｆまで小さくでき、この場合のメモリセルの面積は２Ｆ×３．５Ｆ＝７Ｆ２まで小さくすることができる。こうすることで、ＤＲＡＭのメモリセルの面積８Ｆ２よりも小さな面積のメモリセルが形成できる効果がある。
【００９２】
（変形例２）
変形例２として、図１１に、さらにメモリセルの面積を小さくしたレイアウト方法を示す。ワード線ＷＬ１とＷＬ２の間の素子の分離箇所に、ワード線と平行なゲート線を通して、そのゲート線の電圧をＧＮＤに固定して素子分離を行う。
【００９３】
この素子分離を行うＧＮＤ電位のゲート線の下のｎチャンネル拡散層の間の間隙は、Ｎチャネルのメモリセル選択用トランジスタＴＮ２のゲート長と同様に、最小ゲート長の長さがあれば良いので、ｎチャンネル拡散層の分離領域を最小限に設定することが出来る。そのため、メモリセルの列方向（縦方向）のピッチは、３Ｆにできる。従って、メモリセルの面積は、行方向（横方向）の２Ｆに、列方向（縦方向）の３Ｆを掛け合せた面積の６Ｆ２という小さな面積に形成できる効果がある。この場合は、ＤＲＡＭのメモリセルの面積８Ｆ２よりも十分小さな面積にでき、そのメモリセルの製造プロセスも単純なので、低コストで製造できる効果があり、書き換え可能な不揮発性ＲＡＭを提供することができる効果がある。
【００９４】
＜第２の実施形態＞
図１２は、第２の実施形態を示す。第２の実施形態では、図１２のように、列ゲート部４００の回路は、メモリセルＭ００とＭ０１との１組のメモリセルから成る基本ユニットに接続する回路の例では、第１の実施形態の回路からカラムゲートＣＧ１０とＣＧ０２を除去し、回路にＣＧ０３とＣＧ０４を追加した回路にする。そして、カラムゲートＣＧ０３は、ゲート端子を列選択信号ＣＯＬ０に接続して、ソース端子とドレイン端子をソース線ＳＬ０１とビット線ＢＬ１に接続する。また、カラムゲートＣＧ０４は、ゲート端子を列選択信号ＣＯＬ１に接続して、ソース端子とドレイン端子をソース線ＳＬ０１とビット線ＢＬ０に接続する。それにより、これらのカラムゲートと、書き込み電圧発生回路５００のデータ線ＤＬ及び反転データ線ＤＬＢとを４本の配線で接続する。
【００９５】
第２の実施形態では、メモリセルＭ２０とＭ２１から成る基本ユニットの中のメモリセルＭ２０を選択する場合は、列デコーダ３００から１Ｖの電圧を列選択信号ＣＯＬ０に送信し、その列選択信号ＣＯＬ０をカラムゲートＣＧ００、ＣＧ０１、ＣＧ０３のゲートに送信する。そうすると、カラムゲートＣＧ００によりビット線ＢＬ０にデータ線ＤＬが接続され、カラムゲートＣＧ０１によりソース線ＳＬ０１には反転データ線ＤＬＢが接続され、カラムゲートＣＧ０３により、ビット線ＢＬ１にそのソース線ＳＬ０１、すなわち、
反転データ線ＤＬＢの電位が接続される。ここで、メモリセルＭ２０を選択しない場合は０Ｖの電圧を列選択信号ＣＯＬ０に送信する。
【００９６】
メモリセルＭ２０とＭ２１から成る基本ユニットの中のメモリセルＭ２１を選択する場合は、列デコーダ３００から１Ｖの電圧を列選択信号ＣＯＬ１に送信し、その列選択信号ＣＯＬ１をカラムゲートＣＧ１２、ＣＧ１１、ＣＧ０４のゲートに送信する。そうすると、カラムゲートＣＧ１２によりビット線ＢＬ１にデータ線ＤＬが接続され、カラムゲートＣＧ１１によりソース線ＳＬ０１には反転データ線ＤＬＢが接続され、カラムゲートＣＧ０４により、ビット線ＢＬ０にそのソース線ＳＬ０１、すなわち、反転データ線ＤＬＢの電位が接続される。ここで、メモリセルＭ２１を選択しない場合は０Ｖの電圧を列選択信号ＣＯＬ１に送信する。
【００９７】
第２の実施形態は、この回路構成により、第１の実施形態では、メモリセルＭ００とＭ０１との１組のメモリセルから成る基本ユニットに接続する列ゲート部４００の回路が、データ線ＤＬ及び反転データ線ＤＬＢと６本の配線で接続していたのを、４本の配線のみで接続するようにして、配線の数を減らした。これにより、第２の実施形態では、列ゲート部４００の配線が容易になり、カラムゲートＣＧのレイアウトを簡略化でき、そのレイアウトの面積を縮小することができる効果がある。
【００９８】
＜第３の実施形態＞
図１３は、第３の実施形態を示す。第３の実施形態では、書き込み電圧発生回路５１０が、書込制御回路８００から書き込みデータ入力信号Ｄｉｎと書き込み制御信号ＷＥを受信するとともに、基本ユニットの２つのメモリセルのうち一方を選択するカラムアドレス信号ＡＹ０を書込制御回路８００から受信する。
【００９９】
そして、書き込み電圧発生回路５１０は、図１４の回路図に示す回路から成り、図１５の真理値表に従って、カラムアドレス信号ＡＹ０の値と書き込みデータ入力信号Ｄｉｎの値に従って、データ線Ｄ１とＤ３へ出力する信号を切り替える。すなわち、データ線Ｄ２には、書き込みデータ入力信号Ｄｉｎの値と同じ信号を出力し、データ線Ｄ１とＤ３には互いに反転した信号を出力する。データ線Ｄ３には、排他的論理和回路ＸＯＲでカラムアドレス信号ＡＹ０とデータ入力信号Ｄｉｎの排他的な論理和を取った信号が出力される。ここで、図１４の書き込み電圧発生回路５１０におけるインバータＩＮＶ２、３、４、５は、データ線Ｄ１，Ｄ２、Ｄ３への出力電流を多く取るためのバッファを兼ねており、論理的には省略できる。
【０１００】
また、図１３のように、列ゲート部４００の回路は、第１の実施形態の回路からカラムゲートＣＧ１０とＣＧ１１とＣＧ１２を除去し、カラム選択信号ＣＯＬ１を除去した回路にする。そして、ビット線ＢＬ０，ソース線ＳＬ０１，ビット線ＢＬ１は、それぞれ、ゲートにカラム選択信号ＣＯＬ０が入力されるカラムゲートＣＧ００、ＣＧ０１、ＣＧ０２を介してデータ線Ｄ１、Ｄ２、Ｄ３と接続する。
【０１０１】
同じく、ビット線ＢＬ２、ソース線ＳＬ２３，ビット線ＢＬ３、・・・ビット線ＢＬｎ、ソース線ＳＬｎ（ｎ＋１）、ビット線ＢＬ（ｎ＋１）もそれぞれ、データ線Ｄ１、Ｄ２、Ｄ３に接続する。そして、カラム選択信号ＣＯＬ３、ＣＯＬ５、ＣＯＬ７・・・を除去する。それにより、これらの各基本ユニット毎のカラムゲートと、書き込み電圧発生回路５１０のデータ線Ｄ１、Ｄ２、Ｄ３とを３本の配線で接続する。
【０１０２】
（メモリセルへの書込み動作）
以下では、この回路のうち、メモリセルＭ２０とＭ２１から成る基本ユニットのメモリセルへのデータの書込み動作を説明する。この基本ユニットを動作させるため、列デコー
ダ３００から１Ｖの電圧を列選択信号ＣＯＬ０に送信する。そうすると、その列選択信号ＣＯＬ０がカラムゲートＣＧ００、ＣＧ０１、ＣＧ０２のゲートに接続しているので、０Ｖのデータ線Ｄ１がカラムゲートＣＧ００によりビット線ＢＬ０に接続され、１Ｖのデータ線Ｄ２がカラムゲートＣＧ０１によりソース線ＳＬ０１に接続され、１Ｖのデータ線Ｄ３がカラムゲートＣＧ０３によりビット線ＢＬ１に接続される。
【０１０３】
図１３の回路のカラムアドレス信号ＡＹ０は、ＢＬ０、ＢＬ２、・・・（図１３の左側メモリセル）を選択するか、ＢＬ１、ＢＬ３，・・・（図１３の右側メモリセル）を選択するかを決める。カラムアドレス信号ＡＹ０の電位が０Ｖの場合は、図１６の書込み状態表のように、データ入力信号Ｄｉｎが１Ｖになるとデータ線Ｄ２が１Ｖになるとともにデータ線Ｄ１が０Ｖになる。
【０１０４】
そのため、カラムアドレス信号ＡＹ０の電位が０Ｖの場合は、図１６の書込み状態表のように、電位差があるソース線ＳＬ０１とビット線ＢＬ０により、メモリセルＭ２０に”１”が書き込まれる。
【０１０５】
カラムアドレス信号ＡＹ０の電位が０Ｖの場合にデータ入力信号Ｄｉｎが０Ｖになると、データ線Ｄ２とＤ３が０Ｖになるとともにデータ線Ｄ１が１Ｖになり、電位差があるソース線ＳＬ０１とビット線ＢＬ０により、メモリセルＭ２０に”０”が書き込まれる。
【０１０６】
他方、カラムアドレス信号ＡＹ０の電位が１Ｖの場合は、図１６の書込み状態表のように、データ入力信号Ｄｉｎが１Ｖになるとデータ線Ｄ１とＤ２が１Ｖになるとともにデータ線Ｄ３が０Ｖになる。そのため、電位差があるデータ線Ｄ２とＤ３が接続するソース線ＳＬ０１とビット線ＢＬ１により、メモリセルＭ２１に”１”が書き込まれる。
【０１０７】
また、カラムアドレス信号ＡＹ０の電位が１Ｖの場合にデータ入力信号Ｄｉｎが０Ｖになると、データ線Ｄ１及びＤ２が０Ｖになるとともにデータ線Ｄ３が１Ｖになる。そのため、電位差があるデータ線Ｄ２とＤ３が接続するソース線ＳＬ０１とビット線ＢＬ１により、メモリセルＭ２１に”０”が書き込まれる。
【０１０８】
（メモリセルからの読出し動作）
メモリセルからの読み出し時は、カラムアドレス信号ＡＹ０の電位が０Ｖの場合は、ソース線ＳＬ０１との間に電位差があるビット線ＢＬ０、ＢＬ２、ＢＬｎのデータがデータ線Ｄ１に出力される。そのため、データ線Ｄ１の選択トランジスタＴＲ１がカラムアドレス信号ＡＹ０により選択されて、センスアンプＳＡ，出力回路ＯＵＴを通して出力信号Ｄｏｕｔとして出力される。
【０１０９】
カラムアドレス信号ＡＹ０の電位が１Ｖの場合は、ソース線ＳＬ０１との間に電位差があるビット線ＢＬ１、ＢＬ３、ＢＬ（ｎ＋１）のデータがデータ線Ｄ３に出力される。そのため、データ線Ｄ３の選択トランジスタＴＲ３が反転カラムアドレス信号ＡＹ０Ｂにより選択されて、センスアンプＳＡ，出力回路ＯＵＴを通して出力信号Ｄｏｕｔとして出力される。
【０１１０】
＜第４の実施形態＞
図１７と図１８は、第４の実施形態を示す。第４の実施形態では、図１７のように、隣接したメモリセルに同時にデータを読み書きする回路を構成する。図１７には、１６個のメモリセルに同時に書き込みを行う、１６Ｉ／Ｏ（×１６）を持つ例を示す。そして、図１８のように、メモリセルアレイ１００の回路を、同時にデータ読み書きする隣接したメモリセル群毎にメモリブロック１００−０から１００−ｎに分割する。
【０１１１】
また、列ゲート部４００を、各メモリブロックに対応させて、各メモリブロックに接続する列ゲートブロック４００−０、４００−１〜４００−ｎに分割する。列ゲートブロック４００−ｋとメモリブロック１００−ｋとは一体にして、図１８の回路図の横方向に順番にメモリブロックを配置するのが好適である。そして、列デコーダ３００は、図１８の回路図の横方向に配置した列ゲートブロック４００−ｋに対応した位置の上方に、それぞれのデコード回路を配置するのが好適である。
【０１１２】
図１７のように、メモリブロック１００−０は列アドレス０に対応したメモリセル群であり、列ゲートブロック４００−０のカラムゲートＣＧ００、ＣＧ０１、ＣＧ０２、ＣＧ２０、ＣＧ２１、ＣＧ２２〜ＣＧ（１４）０、ＣＧ（１４）１、ＣＧ（１４）２のソース端子にビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３〜ＢＬ１４、ＢＬ１５を接続する。
【０１１３】
列選択信号ＣＯＬ０により列ゲートブロック４００−０のカラムゲートＣＧ００、ＣＧ０１、ＣＧ０２、ＣＧ２０、ＣＧ２１、ＣＧ２２〜ＣＧ（１４）０、ＣＧ（１４）１、ＣＧ（１４）２のゲートが同時に開かれ、それらのカラムゲートのドレイン端子が接続するデータ線ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３〜ＤＬ１４、ＤＬ１５が、メモリブロック１００−０のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３〜ＢＬ１４、ＢＬ１５に接続される。
【０１１４】
また、メモリブロック１００−０のソース線ＳＬ０１、ＳＬ２３〜ＳＬ（１４）（１５）は、列デコーダ３００の共通ソース線ＣＯＭＳＬによってゲートを開かれるカラムゲートＣＧ０１、ＣＧ２１〜ＣＧ（１４）１のドレイン端子に接続する。
【０１１５】
同様にして、図１８のメモリブロック１００−１は列アドレス０に対応したメモリセル群であり、列選択信号ＣＯＬ１により列ゲートブロック４００−１のカラムゲートが開かれ、データ線ＤＬ０〜ＤＬ１５が、メモリブロック１００−１のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３〜ＢＬ１４、ＢＬ１５に接続される。メモリブロック１００−ｎは列アドレスｎに対応したメモリセル群であり、列選択信号ＣＯＬｎにより列ゲートブロック４００−ｎのカラムゲートが開かれ、データ線ＤＬ０〜ＤＬ１５が、メモリブロック１００−ｎのビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３〜ＢＬ１４、ＢＬ１５に接続される。
【０１１６】
図１７の回路のように、メモリブロック１００−０は、各Ｉ／Ｏに繋がるビット線ＢＬ０〜ＢＬ１５及び、ソース線ＳＬ０１〜ＳＬ（１４）（１５）を含み、ビット線ＢＬ０とＢＬ１はメモリセルＭ００とＭ０１を介して共通のソース線ＳＬ０１に繋げる。同様にして、ビット線ＢＬ１４とＢＬ１５はメモリセルＭ０１４とＭ１５を介して共通のソース線ＳＬ（１４）（１５）と接続する。図１８のメモリブロック１００−１から１００−ｎについても同様に構成する。
【０１１７】
図１９に、書き込み電圧発生回路５１０の具体回路を示す。書き込み時は、書き込み制御信号ＷＥ＝"１"となり、書き込み状態に設定すると、データ入力信号Ｄｉｎ０〜Ｄｉｎ１５に従って、その反転電圧がデータ線ＤＬ０〜ＤＬ１５に出力される。また、共通ソース線ＣＯＭＳＬの信号が、図示しない０．６Ｖを発生する電源回路より電圧ＶＳＬを供給され、０．６Ｖを出力する。これにより、書き込み電圧（抵抗変化型素子に印加する電圧）を０．６Ｖにする。ここで、非特許文献１のＭＴＪ素子を用いた場合は、抵抗変化型素子に対する印加電圧を０．６Ｖ（ＭＴＪ素子の最低動作電圧）以上確保できればストアが可能であり、そのとき抵抗変化型素子に流れる電流は４９μＡとなる。
【０１１８】
なお、本実施例の回路では、カラムゲートＣＧはＣＭＯＳ回路で構成し、また、メモリセルＭｋｊのメモリセル選択用トランジスタＴＮもＣＭＯＳ回路で構成する。ＣＭＯＳ回路で構成したメモリセル選択用トランジスタＴＮでは、トランジスタの閾値相当の電圧降下（いわゆる閾値落ち）を起こさないので、ＭＴＪ素子の抵抗変化型素子に加える印加電
圧のみを、共通ソース線ＣＯＭＳＬに加える電圧とデータ入力信号Ｄｉｎ０〜Ｄｉｎ１５との差の電圧にするだけで、メモリセルへデータを書き込める効果がある。
【０１１９】
一方、書き込み制御信号ＷＥ＝"０"となり、読み出し状態になると、データ線ＤＬ０〜ＤＬ１５はオープンとなり、共通ソース線ＣＯＭＳＬは０Ｖ（ＧＮＤ）レベルとなる。
【０１２０】
（回路の動作）
図２０は、図１７のメモリブロック１００−０の一部の回路を抜粋した図である。この図２０の回路を参照して、本実施例の動作を説明する。本実施形態では、同一のソース線ＳＬ２３に接続しているメモリセルＭ１２、Ｍ１３に独立して、独立なビット線ＢＬ２、ＢＬ３の伝送されたデータを書き込む。図２１にこの回路動作のバイアス条件を示す。
【０１２１】
以下では、この回路のメモリセルＭ１２とＭ１３への書き込みデータの組み合わせで、ケース１〜ケース４を示す。ここで、メモリセルＭ１２及びＭ１３に用いるＣＭＯＳ回路にはトランジスタの閾値の電圧降下が無いので、ビット線ＢＬ２又はビット線ＢＬ３の電圧とソース線ＳＬ２３の電圧の差がそのまま、メモリセルＭ１２及びＭ１３の抵抗変化型素子に印加される。そのため、メモリセルＭ１２とＭ１３の最低動作電圧は、抵抗変化型素子（ＭＴＪ素子）の最低動作電圧の０．６Ｖと等しい。
【０１２２】
（ケース１）
図２２にケース１の場合の、メモリセルＭ００〜Ｍ０３の動作の状態を示す。ケース１は、メモリセルＭ１２とＭ１３の両方に"０"データを書き込む例である。ビット線ＢＬ２に、ＭＴＪ素子の最低動作電圧０．６Ｖの２倍の１．２Ｖを印加し、ソース線ＳＬ２３に、ＭＴＪ素子の最低動作電圧０．６Ｖを印加し、ビット線ＢＬ３に、ＭＴＪ素子の最低動作電圧の２倍の１．２Ｖを印加する。
【０１２３】
このようなバイアスにすると、ビット線ＢＬ２及びＢＬ３とソース線ＳＬ２３の間に０．６Ｖの正電圧の電位差を生じ、メモリセルＭ１２及びＭ１３それぞれの抵抗変化型素子にその電位差の電圧が印加される。そのため、メモリセルＭ１２及びＭ１３の抵抗変化型素子は低抵抗となり、それぞれ"０"データが書き込まれる。
【０１２４】
（ケース２）
図２３にケース２の場合の、Ｍ００〜Ｍ０３のセル動作の状態を示す。ケース２では、ビット線ＢＬ２に、ＭＴＪ素子の最低動作電圧０．６Ｖの２倍の１．２Ｖを印加し、ソース線ＳＬ２３にＭＴＪ素子の最低動作電圧０．６Ｖを印加し、ビット線ＢＬ３に０Ｖの電圧を印加する。この状態では、メモリセルＭ１２の抵抗変化型素子には、ビット線ＢＬ２の電圧とソース線ＳＬ２３の差の０．６Ｖの正電圧が印加され、メモリセルＭ１３の抵抗変化型素子には、ビット線ＢＬ３の電圧とソース線ＳＬ２３の差の−０．６Ｖの負電圧が印加される。そのため、メモリセルＭ１２の抵抗変化型素子は低抵抗に変化し、メモリセルＭ１３の抵抗変化型素子は高抵抗に変化する。すなわち、メモリセルＭ１２には"０"が書き込まれ、メモリセルＭ１３には"１"が書き込まれる。
【０１２５】
（ケース３）
同様にして、ケース３では、メモリセルＭ１２が高抵抗となり"１"データが書き込まれ、メモリセルＭ１３が低抵抗となり、"０"データが書き込まれる。
（ケース４）
ケース４では、メモリセルＭ１２、Ｍ１３共に"１"が書き込まれる。
【０１２６】
このように、本実施形態では、共通ソース線ＣＯＭＳＬに０．６Ｖの電圧を供給し、その共通ソース線ＣＯＭＳＬの電圧をメモリブロック１００−ｋのソース線に接続すること
で、ソース線を共有する隣接したメモリセルＭ１２、Ｍ１３に、独立した任意のデータを書き込むことが出来る効果がある。
【０１２７】
（読出し動作）
データ読み出し時は、書き込み電圧発生回路５１０は、データ線ＤＬ０〜ＤＬ１５を駆動する３ステートバッファを出力ディセーブル状態（フローティング状態）とし、共通ソース線ＣＯＭＳＬに０Ｖを供給する。そして、各センスアンプ６００は、０．２Ｖの電圧をデータ線ＤＬ０〜ＤＬ１５に印加し、各センスアンプ６００からデータ線ＤＬ０〜ＤＬ１５に流れ込む電流を検知して増幅する。こうして、書き込まれたデータ（抵抗値）により、"０"データ（Ｌｏｗ）あるいは"１"データ（Ｈｉｇｈ）が読み出される。
【符号の説明】
【０１２８】
１００・・・メモリセルアレイ
１００−０、１００−１、１００−ｎ・・・メモリブロック
２００・・・行デコーダ
３００・・・列デコーダ
４００・・・列ゲート部
４００−０〜４００−ｎ・・・列ゲートブロック
５００、５１０、ＷＤ・・・書き込み電圧発生回路
６００、ＳＡ・・・センスアンプ
７００、ＯＵＴ・・・出力回路
８００・・・書込制御回路
ＡＹ０・・・カラムアドレス信号
ＡＹ０Ｂ・・・反転カラムアドレス信号
ＢＬ，ＢＬ０〜ＢＬｎ・・・ビット線
ＣＧ、ＣＧ００〜ＣＧ（１４）２・・・カラムゲート
ＣＯＬ、ＣＯＬ０、ＣＯＬ１、ＣＯＬ２、ＣＯＬ３、ＣＯＬｎ−１，ＣＯＬｎ・・・列選択信号
ＣＯＬＢ・・・反転列選択信号
ＣＳ・・・スルーホール
Ｄｉｎ、Ｄｉｎ０〜Ｄｉｎ１５・・・データ入力信号
ＤＬ、Ｄ１、Ｄ２、Ｄ３、ＤＬ０〜ＤＬ１５・・・データ線
ＤＬＢ・・・反転データ線
ＩＮＶ１〜ＩＮＶ５・・・インバータ
Ｍｋｊ、Ｍ００、Ｍ０１、Ｍ０３〜Ｍｍ（ｎ＋１）・・・メモリセル
Ｍｔ１・・・第１メタル層
Ｍｔ２・・・第２メタル層
ｎ・・・ｎチャンネル拡散層
ｐ・・・ｐ型領域
Ｒ、Ｒ１、Ｒ２、ＭＴＪ・・・抵抗変化型素子
ＳＬ，ＳＬ０１〜ＳＬｎ（ｎ＋１）・・・ソース線
ＳＵＢ・・・半導体基板
ＴＮ、ＴＮ１、ＴＮ２、ＴＮ３・・・メモリセル選択用トランジスタ
ＴＲ１・・・データ線Ｄ１の選択トランジスタ
ＴＲ３・・・データ線Ｄ３の選択トランジスタ
Ｖ１・・・スルーホール
ＷＥ・・・書き込み制御信号
ＷＬ、ＷＬｋ、ＷＬ０〜ＷＬｍ・・・ワード線
ＸＯＲ・・・排他的論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図９】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図６】
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【図７】
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【図１０】
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【図１１】
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