(57)【特許請求の範囲】
【請求項１】
システムにおけるアドレス完全性を改善するための方法であって、
アドレスに対応するエラー訂正データを生成することと、
制御バスおよびアドレスバスにわたってメモリデバイスに連結された外部コントローラが、前記制御バスにわたって無演算命令を伝送することと同時に、前記アドレスバスにわたって、前記エラー訂正データを前記メモリデバイスに伝送することと、
前記メモリデバイスのレジスタ内に、前記エラー訂正データおよび前記対応するアドレスを記憶することと、を含む、方法。
【請求項２】
アドレス完全性特性が有効かどうかを判定することをさらに含む、請求項１に記載の方法。
【請求項３】
前記外部コントローラから前記メモリデバイス内のモードレジスタに制御語を伝送することをさらに含み、前記制御語は、アドレス完全性ビットを含む、請求項２に記載の方法。
【請求項４】
前記アドレス完全性特性が有効かどうかを判定することは、前記外部コントローラで、前記メモリデバイス内の前記モードレジスタを読み取ることを含む、請求項３に記載の方法。
【請求項５】
前記メモリデバイスが、アドレスに対するエラー訂正データを受け入れることになっているということを示すように、前記メモリデバイスの前記外部コントローラで、前記モードレジスタ内のビットを設定することをさらに含む、請求項３に記載の方法。
【請求項６】
前記アドレス完全性特性が有効ではない時に、前記エラー訂正データを無視することをさらに含む、請求項２に記載の方法。
【請求項７】
前記エラー訂正データを伝送することは、前記アドレスバスにわたって前記対応するアドレスを伝送した後に、前記アドレスバスにわたって前記エラー訂正データを伝送することを含む、請求項１に記載の方法。
【請求項８】
前記エラー訂正データに応答して、前記アドレスを訂正することをさらに含む、請求項１に記載の方法。
【請求項９】
前記訂正されたアドレスを前記メモリデバイスのメモリアレイに適用することをさらに含む、請求項８に記載の方法。
【請求項１０】
システムであって、
前記システムを制御するように構成される外部コントローラと、
コマンドバスおよびアドレスバスにわたって、前記外部コントローラに連結される、メモリデバイスであって、前記メモリデバイスは、
メモリアレイと、
前記アドレスバスにわたって、前記外部コントローラから前記レジスタで受信される、メモリアドレスおよびエラー訂正データを記憶するように構成される、レジスタと、
前記メモリアレイと前記レジスタとの間で連結されるエラー訂正エンジンであって、前記エラー訂正エンジンは、前記エラー訂正データに応答して、前記メモリアドレス内のエラーを訂正するように構成され、前記エラー訂正エンジンは、前記訂正されたメモリアドレスを前記メモリアレイに適用するようにさらに構成される、エラー訂正エンジンと、
を備える、メモリデバイスと、を備え、
前記外部コントローラは、前記アドレスバスにわたって、前記エラー訂正データを伝送することと同時に、前記コマンドバスにわたって、無演算命令を伝送するように構成される、システム。
【請求項１１】
前記メモリデバイスは、モードレジスタをさらに備え、前記外部コントローラは、前記モードレジスタに制御語を伝送するようにさらに構成され、前記制御語は、アドレス完全性ビットを含む、請求項１０に記載のシステム。
【請求項１２】
前記メモリデバイスは、前記モードレジスタを読み取るように、および前記アドレス完全性ビットに応答して、前記アドレスバス上の前記エラー訂正データを無視するように構成される、内部コントローラをさらに備える、請求項１１に記載のシステム。
【請求項１３】
前記外部コントローラは、前記メモリアドレスに対応する前記エラー訂正データを生成するようにさらに構成される、請求項１０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、概して、メモリに関し、特定の実施形態は、メモリのアドレスバスの完全性の改善に関する。
【背景技術】
【０００２】
メモリは、典型的に、単独でか、または別の集積回路（複数を含む）と組み合わせてかにかかわらず、半導体ダイ（複数を含む）内および／または上に形成される集積回路（複数を含む）として提供され、一般的に、コンピュータまたは他の電子デバイスにおいて見出される。ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期型動的ランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む、多くの異なるタイプのメモリがある。
【０００３】
フラッシュメモリは、広範な電子用途のための不揮発性メモリの人気のある源へと発展している。フラッシュメモリは、典型的に、高いメモリ密度、高い信頼性、および低い電力消費を可能にする、１トランジスタメモリセルを使用する。フローティングゲートもしくはトラッピング層といった電荷蓄積構造のプログラミング、または他の物理的現象を通じた、セルの閾値電圧の変化は、各セルのデータ状態を判定する。フラッシュメモリのための一般的な使用としては、パーソナルコンピュータ、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電化製品、車両、ワイヤレスデバイス、携帯電話、および取り外し可能なメモリモジュールが挙げられる。
【０００４】
図１は、フラッシュメモリ１００を組み込む典型的な先行技術のシステムの一実施例を例解する。システムはまた、メモリデバイス１００に連結されるコントローラ１０１を含む。
【０００５】
コントローラ１０１は、データバス１０５、制御バス１０６、およびアドレスバス１０７にわたって、メモリデバイス１００に連結されて示される。一実施形態において、データバスは、３２ビットおよび／または１６ビット幅のダブルデータレート（ＤＤＲ）バスであり得る。
【０００６】
図１のシステムが、自動車または航空機といった、電気的ノイズの多い環境に組み込まれた場合、それは、点火システムおよび／または通信システムによる著しい量のノイズに供され得る。このため、種々のバス１０５〜１０７の完全性は、損なわれ得る。提唱された完全性基準に関するガイドラインを提供することによって、バスにわたって情報の完全性を確実にするように、種々の規格（例えば、ＩＳＯ２６２６２）が実装されている。
【０００７】
上で記載される理由により、ならびに本明細書を一読および理解すれば、当業者には明らかとなるであろう他の理由により、システム内のバスのうちの１つ以上の完全性を増加させるための当該技術分野における必要性が存在する。
【図面の簡単な説明】
【０００８】
【図１】典型的な先行技術のシステムを示す。
【図２】読み取り動作の典型的な先行技術の実装のブロック図を示す。
【図３】図２の実施形態に従う、典型的な先行技術のコマンドおよびアドレスシーケンスのタイミング図を示す。
【図４】図５の実施形態に従う、コマンドおよびアドレスシーケンスの一実施形態のタイミング図を示す。
【図５】読み取り動作の実装の一実施形態のブロック図を示す。
【図６】メモリシステムにおけるアドレス完全性を改善するための方法の一実施形態のフローチャートを示す。
【発明を実施するための形態】
【０００９】
以下の発明を実施するための形態において、本明細書の一部を形成し、例解として、具体的な実施形態が示される添付の図面を参照する。図面において、同様の数字は、いくつかの図を通じて、実質的に同様の構成要素を説明する。他の実施形態が利用され得、かつ本開示の範囲から逸脱することなく、構造的、論理的、および電気的変更がなされ得る。従って、以下の発明を実施するための形態は、制限的意味で捉えられないものとする。
【００１０】
図２は、不揮発性メモリデバイスにおける読み取り動作の典型的な先行技術のＪｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）実装のブロック図を例解する。当該技術分野において既知であるように、ＪＥＤＥＣ規格は、１つの製造元からの１つのＪＥＤＥＣ準拠のメモリデバイスまたはコントローラを、別の製造元からの同様のＪＥＤＥＣ準拠のメモリデバイスまたはコントローラと置き換えることができるように、電子構成要素（例えば、不揮発性メモリ、コントローラ）の標準化を提供する。アドレスバスの完全性を改善するための実施形態の以降の論述は、コマンド、アドレス、およびデータ形式のＪＥＤＥＣ実装に言及するが、本実施形態は、いずれの１つの規格または形式にも限定されない。
【００１１】
ＪＥＤＥＣ実装において、アドレスＡ［ｎ：０］は、２つの部分に分割される。これらの２つの部分は、以降、第１の部分に対する行アドレス１（ＲＡ１）、および第２の部分に対する行アドレス２（ＲＡ２）と称される。ＲＡ１は、ＲＡＢ０〜ＲＡＢ３と標識される１組の行アドレスバッファ２０１のうちの１つに記憶される。ＪＥＤＥＣ制御信号ＢＡ［１：０］は、マルチプレクサ２０３のどの出力を入力アドレスＡ［ｎ：０］に接続するかを制御することによって、ＲＡ１を記憶するために、行アドレスバッファ２０１のどれが選択されるかを選択する、バッファ選択信号である。
【００１２】
制御信号ＢＡ［１：０］は、どの特定のページが、メモリアレイ２００から読み取られる必要があるかを選択するために、プレアクティブおよびアクティブ期間（図３を参照して以降で述べられるように）の間はアクティブである。この信号は、４つのアドレスバッファ２０１のうちの１つを選択するために、４つの異なる状態（例えば、００、０１、１０、１１）のうちの１つを有することができる。制御信号ＢＡ［１：０］はまた、行アドレスバッファ２０１の出力のうちの１つに連結され、かつそれを選択する、出力マルチプレクサ２０４を制御するために使用される。
【００１３】
アドレスの第１および第２の部分の両方（ＲＡ１およびＲＡ２）は、読み取り動作の間に別のマルチプレクサ２０５を通じてメモリアレイ２００に入力される。メモリアレイ２００はまた、２つの行アドレス部分に応答して選択される、特定のメモリセルの状態を感知する、行感知回路２１１に連結される。
【００１４】
行感知回路２１１の出力は、ＢＡ［１：０］によって制御されるマルチプレクサ２０６を通じて、１組の行データバッファ２０２であるＲＤＢ０〜ＲＤＢ３に連結される。このため、ＢＡ［１：０］信号は、どの行データバッファ２０２に、感知されたデータが入力されるかを選択する。同様に、ＢＡ［１：０］信号は、バッファ出力のうちのどれがデータ出力マルチプレクサ２２１に連結されるかを選択するように、行データバッファ２０２の出力に連結される、出力マルチプレクサ２０７への制御入力として使用される。
【００１５】
ダブルデータレート（ＤＤＲ）バーストエンジン２２０は、データ出力マルチプレクサ２２１の制御入力に連結される。ＤＤＲバーストエンジン２２０は、クロック、行アドレス（Ａ［ｎ：０］）、およびモードレジスタセット（ＭＲＳ）内の構成ビットのうちのいくつかを使用して、ＤＱマルチプレクサ２２１からのデータ（ＤＱ）のバースト出力を制御する。
【００１６】
図３は、図２の実施形態に従う、典型的な先行技術のコマンドおよびアドレスシーケンスのタイミング図を例解する。この図は、メモリデバイスと外部コントローラとの間で、コマンド、アドレス、およびデータバスの各々に何が起こっているかを示す。
【００１７】
図２および３の両方を参照すると、コマンドバスは、最初に、ＪＥＤＥＣプレアクティブ命令（Ｐ−ＡＣＴ）を有する。この命令は、メモリデバイスに、アドレスバス上にある行アドレスＲＡ１の第１の部分を受け入れるように命令する。行アドレスの第１の部分は、ＢＡバス上にある、選択されたバンクアクセスＢＡ［１：０］信号に基づいて、行アドレスバッファ２０１であるＲＡＢ０〜ＲＡＢ３に入力される。
【００１８】
Ｐ−ＡＣＴ命令の後、コマンドバスは、メモリデバイスに、アドレスバス上にある行アドレスＲＡ２の第２の部分を受け入れるように命令する、ＪＥＤＥＣアクティブ（ＡＣＴ）命令を有する。加えて、ＡＣＴ命令の間、ＲＡ２が、行アドレスＲＡ１の第１の部分を伴うメモリアレイに適用される。アレイ感知もまた、ＡＣＴ命令によって開始される。
【００１９】
ＡＣＴ命令の後、コマンドバス上に１つ以上のＮＯＰ命令を有することができる。ＮＯＰ命令がコマンドバス上にある場合、アドレスバスは、この時間の間、非対応状態にある。次いで、コマンドバスは、メモリデバイスに、ＢＡバス上にある選択されたバンクアクセスＢＡ［１：０］信号に基づいて、選択された行データバッファ２０２であるＲＤＢ０〜ＲＤＢ３の第１のページ（複数を含む）を選択するように命令する、読み取り命令（ＲＤ）を有する。選択されたデータは、ＤＱ出力に出力される。
【００２０】
コマンドバスはまた、読み取り命令ＲＤの後に、複数の無演算（ＮＯＰ）命令を含む。ＮＯＰ命令は、選択された読み取りデータが、コントローラに対するデータバス上で利用可能になる前に、ＲＡ２がアドレスバスにわたって伝送された後のレイテンシを増加させるように、特定のＪＥＤＥＣ規格の一部として含まれる。例解される実施形態において、２つのＮＯＰ命令は、３つの列アドレスストローブレイテンシを生成するように、コマンドバス上で使用される。しかしながら、他の規格を使用する代替的な実施形態は、レイテンシを調節するために、より多いまたはより少ないＮＯＰ命令を使用することができる。
【００２１】
ここで、選択された読み取りデータ（ＲＤ）は、データバス上で利用可能である。図３は、バースト長によって判定される際の複数の読み取りデータ（ＲＤ）を示す。バースト長は、読み取られることがコントローラによって要求されるデータ語の数である。
【００２２】
図３はまた、ＡＣＴ命令とＲＤ命令との間の時間を表す時間ｔＲＣＤを示す。これは、いずれの準拠するデバイスも、適切な動作のために尊重するべきである、特定のＪＥＤＥＣ規格（例えば、不揮発性低電力ダブルデータレート（ＮＶＭ−ＬＰＤＤＲ））によって設定される既定の時間である。特定のＪＥＤＥＣ規格は、ＮＯＰ命令が、この時間仕様を満たすためにＡＣＴ命令とＲＤ命令との間の時間を調節するコマンドバス上の命令間に挿入されることを可能にする。
【００２３】
メモリシステムにおけるアドレスバスの完全性を改善するために、対応するアドレスに対して、コントローラ（任意の数の異なる伝送デバイスであり得る）によって、エラー訂正コード（ＥＣＣ）データを生成することができる。ＥＣＣデータは、アドレスバスにわたって、例えば、対応するアドレスを伝送した後に、メモリデバイスに伝送される。次いで、メモリデバイスは、ＥＣＣデータを使用して、受信されたアドレスを訂正することができる。
【００２４】
図４は、ＮＯＰがＡＣＴ命令とＲＤ命令との間で使用され、このため、ＥＣＣデータが、ＮＯＰ命令と同時に、アドレスバスにわたって伝送されることを可能にする（例えば、ＮＯＰ命令が動作的命令であった場合、ＮＯＰ命令の少なくとも一部分、およびいくつかの実施形態においては、全てに関して動作的であろう時間に、ＥＣＣデータの少なくとも一部分、およびいくつかの実施形態においては、全てを伝送する；これは、例えば、ＥＣＣデータおよびＮＯＰ命令を同時に伝送することを含むことができるが、これに限定されない）、タイミング図を例解する。次いで、ＥＣＣデータを使用して、以降で説明されるように、アドレスバス完全性を改善することができる。アドレスパターンにおいてエラーを検出および訂正するいずれの方法も、本実施形態において使用することができる。例えば、２ビット検出および１ビット訂正アルゴリズムを使用して、ＥＣＣデータを生成し得る。メモリデバイスにおけるＥＣＣデータの使用は、図５を参照して以降で述べられる。
【００２５】
図４は、コマンドバスが、Ｐ−ＡＣＴ命令を有する一方で、アドレスバスが、行アドレスの第１の部分（ＲＡ１）を有し、バンクアクセスバス（ＢＡ）が、バンク選択信号ＢＡ［１：０］を有することを示す。Ｐ−ＡＣＴ命令は、メモリデバイスに、アドレスバス上にある行アドレスＲＡ１の第１の部分を受け入れるように命令する。
【００２６】
Ｐ−ＡＣＴ命令の後、コマンドバスは、メモリデバイスに、アドレスバス上にあるＲＡ２を受け入れるように命令する、アクティブなＡＣＴ命令を有する。バンクアクセス信号ＢＡ［１：０］は、ＢＡバス上にある。アレイ感知もまた、ＡＣＴ命令によって開始される。
【００２７】
ＮＯＰ命令は、コマンドバス上のＡＣＴ命令の後に続く。コマンドバス上のＮＯＰ命令は、ＥＣＣデータが同時にアドレスバスにわたって伝送されることを可能にする。ＥＣＣデータは、以前に伝送されたアドレスに対するエラー訂正データを含む。アドレス完全性特性が有効である場合、メモリデバイスの内部コントローラ５５１（図５）は、以降で述べられるように、ＥＣＣデータを受け入れ、かつそれをレジスタ内に記憶することができる。アドレス完全性特性が無効である場合、ＥＣＣデータを、内部コントローラ５５１によって無視することができる。
【００２８】
ＥＣＣデータのサイズは、構成されたバーストページ長に依存し得る。一実施形態において、ＥＣＣデータのサイズは、少なくとも、アドレスラインの数に等しい。例えば、１２８ビットのアドレスに対して、ＥＣＣは、少なくとも７ビットであり、２５６ビットのアドレスは、ＥＣＣデータに対して少なくとも８ビットを使用するであろう。他のエラー検出および訂正アルゴリズムを使用する代替的な実施形態は、エラー訂正ビットに対して異なるサイズを使用し得る。
【００２９】
アドレス完全性特性は、レジスタ内のビットを設定することによってオンまたはオフにすることができる。例えば、外部コントローラは、メモリデバイスがアドレスに対するエラー訂正データを受け入れることになっているということを示すビットを設定する制御語を、メモリデバイス内のモードレジスタに、伝送することができる。代替的な実施形態において、メモリデバイス内の内部コントローラは、この特性をオンにするように、モードレジスタ内でアドレス完全性ビットを設定することができる。次いで、外部コントローラは、図４に示されるように、外部コントローラが、アドレスバスにわたって、アドレスエラー訂正データを生成および／または伝送するべきであることを示す、このビットを読み取ることができる。
【００３０】
再度図４を参照すると、第１のＮＯＰ命令の後、コマンドバスは、ｔＲＣＤを満たすために、１つ以上の追加のＮＯＰ命令を有することができる。この時間の間、アドレスバスは、非対応状態にある。以降で、コマンドバスは、メモリデバイスに、ＢＡ［１：０］信号に基づいて、選択された行データバッファＲＤＢ０〜ＲＤＢ３の第１のページ（複数を含む）を選択するように命令する、読み取り命令ＲＤを有する。選択されたデータは、ＤＱ出力に出力される。
【００３１】
コマンドバスはまた、読み取り命令ＲＤの後、複数の無演算（ＮＯＰ）命令を含む。ＮＯＰ命令は、選択された読み取りデータが、コントローラに対するデータバス上で利用可能になる前に、ＲＡ２がアドレスバスにわたって伝送された後のレイテンシを増加させるように、実装されたＪＥＤＥＣ規格の一部として含まれる。例解される実施形態において、２つのＮＯＰ命令は、３つの列アドレスストローブレイテンシを生成するように、コマンドバス上で使用される。しかしながら、他の規格を使用する代替的な実施形態は、レイテンシを調節するために、より多いまたはより少ないＮＯＰ命令を使用することができる。
【００３２】
ここで、選択された読み取りデータ（データ０〜データｘ）は、データバスで利用可能である。図４は、バースト長によって判定される際の複数の読み取りデータを示す。バースト長は、コントローラによって読み取られることがコントローラによって要求されるデータ語の数である。一実施形態において、コントローラは、バースト長を設定するメモリデバイスに、コマンドを伝送することができる。
【００３３】
図５は、図４に例解されるようなアドレス完全性特性とともに実装される読み取り動作のＪＥＤＥＣ実装の一実施形態のブロック図を例解する。代替的な実施形態は、例解されるＪＥＤＥＣ規格とは異なる規格を使用して、アドレス完全性特性を実装することができる。
【００３４】
図４および５の両方を参照すると、Ｐ−ＡＣＴ命令の間に、行アドレスの第１の部分（ＲＡ１）は、行アドレスバッファ５０１であるＲＡＢ０〜ＲＡＢ３のうちの１つに記憶される。アドレスＡ［ｎ：０］は、ＪＥＤＥＣ制御信号ＢＡ［１：０］によって制御される、アドレスマルチプレクサ５０３に適用される。次いで、アドレスマルチプレクサ５０３は、ＢＡ［１：０］によって制御されるように、選択された行アドレスバッファ５０１であるＲＡＢ０〜ＲＡＢ３内の記憶のためにＲＡ１のみを受け入れる。マルチプレクサ５０３の出力は、行アドレスバッファＲＡ０〜ＲＡ３の異なる１つに各々連結される。
【００３５】
ＡＣＴ命令の間に、アドレスの第２の部分（ＲＡ２）は、アドレスレジスタ５５０のフィールド５２２に記憶される。出力マルチプレクサ５０４を通じて、行アドレスバッファＲＡ０〜ＲＡ３のうちの１つからＢＡ［１：０］によって選択されるような、ＲＡ１アドレスの選択された１つもまた、この時にアドレスレジスタ５５０のフィールド５２１に記憶される。感知回路５１１を通じて感知するメモリアレイ５００は、ＡＣＴ命令によって開始される。
【００３６】
ＮＯＰ命令の間に（アドレス完全性特性が有効であると仮定する）、ＥＣＣデータは、アドレスレジスタ５５０のｋビットフィールド５２３に記憶される。図４のタイミング図に見られるように、ＥＣＣデータは、アドレスバスＡ［ｎ：０］によって、アドレスレジスタ５５０に入力される。アドレス完全性特性が有効でない場合、ＥＣＣフィールド５２３は、空のままとすることができるか、または非対応データでプログラムすることができるかのいずれかである。
【００３７】
一実施形態において、アドレスレジスタ５５０は、ＲＡ１、ＲＡ２、およびＥＣＣデータのみを含む、複数のフィールド５２１〜５２３を含む。別の実施形態において、別のフィールド５２０は、いずれかの特定のＪＥＤＥＣ規格によって必要な際、ｎビットフィールドに対するＲＡ１およびＲＡ２アドレスフィールド５２１、５２２の長さを増加させるために、アドレスレジスタ５５０において使用することができる。追加フィールド５２０内のデータは、非対応データであり得る。
【００３８】
アドレスレジスタ５５０は、アドレスレジスタ５５０内のデータを読み取り、ＥＣＣデータによって示されるようにアドレスＲＡ１およびＲＡ２を訂正する、ＥＣＣエンジン５１０に連結される。ＥＣＣデータが、アドレスＲＡ１およびＲＡ２が１つ以上のエラーを含まないことを示す場合、ＥＣＣエンジン５１０は、マルチプレクサ５０５を通じて、メモリアレイ５００にそのアドレスを適用する。このアドレスは、行感知回路５１１によって感知するための特定のメモリセルを選択するために使用される。ＥＣＣデータが、アドレスＲＡ１およびＲＡ２が１つ以上のエラーを含むことを示す場合、ＥＣＣエンジン５１０は、メモリアレイ５００にアドレスを適用する前に、アドレスを訂正することを試みる。
【００３９】
メモリアレイ５００は、複数の技術のうちの１つを含むことができる。例えば、メモリアレイは、ＮＯＲ、ＮＡＮＤ、またはＰＣＭ不揮発性メモリアレイであり得る。メモリアレイ５００はまた、動的ランダムアクセスメモリといった、揮発性メモリアレイであり得る。他のメモリ技術もまた、アドレス完全性を改善するための方法を使用することができる。
【００４０】
行感知回路５１１の出力は、１組の行データバッファ５０２であるＲＤＢ０〜ＲＤＢ３に入力される。ＢＡ［１：０］制御信号によって制御されるマルチプレクサ５０６は、どの行データバッファＲＤＢ０〜ＲＤＢ３にデータが記憶されるかを判定する。同様に、ＢＡ［１：０］信号は、バッファ出力のうちのどれが、データ出力マルチプレクサ５３１に連結されるかを選択するように、行データバッファ５０２の出力に連結される出力マルチプレクサ５０７への制御入力として使用される。
【００４１】
ダブルデータレート（ＤＤＲ）バーストエンジン５３０は、データ出力マルチプレクサ５３１の制御入力に連結される。ＤＤＲバーストエンジン５３０は、データ出力マルチプレクサ５３１からのデータ（ＤＱ）のバースト出力を制御するように、クロック、行アドレス（Ａ［ｎ：０］）、およびモードレジスタセット（ＭＲＳ）内のいくつかの構成ビットを使用する。一実施形態において、外部コントローラは、ＭＲＳレジスタといったレジスタ内の特定のビットを設定することによって、バースト長およびレートを設定することができる。
【００４２】
図６は、メモリシステムにおけるアドレス完全性を改善するための方法の一実施形態のフローチャートを例解する。外部コントローラは、アドレス完全性特性が有効であるかどうかを判定する６０１。これは、アドレス完全性ビットを有するメモリデバイス内のモードレジスタを読み取ることによって、達成することができる。一実施形態において、このビットが論理１に設定される時、アドレス完全性特性は有効であり、ビットが論理０に設定される時、アドレス完全性特性は無効である。
【００４３】
アドレス完全性特性が有効である場合、外部コントローラは、伝送されたアドレスに対するエラー訂正コード（例えば、エラー訂正データ、ＥＣＣデータ）を生成する６０６。読み取り動作のコマンドシーケンスの間に、次いで、外部コントローラは、アドレスバスにわたって行アドレスを伝送することと同時に、コマンドバスにわたってＰ−ＡＣＴコマンドを伝送する６０７。次いで、ＡＣＴコマンドが、アドレスバスにわたってＲＡ２を伝送することと同時に、コマンドバスにわたって伝送される６０９。次いで、ＮＯＰ命令が、アドレスバスにわたって以前に伝送されたアドレスに対して生成されるＥＣＣデータと同時に、コマンドバスにわたって伝送される６１１。
【００４４】
アドレス完全性を改善するための方法が、読み取り動作の一部である場合、その方法は、ｔＲＣＤが満たされているかどうかを判定すること６１３によって継続し得る。いいえである場合、ＮＯＰ命令は、「非対応」データとともに伝送される６２０。ｔＲＣＤが満たされている場合６１３、外部コントローラは、コマンドバスにわたってメモリデバイスに読み取り命令を伝送する６１４。読み取り命令の後は、実装される規格によって必要とされるＣＡＳレイテンシに依存して、１つ以上のＮＯＰ命令であり得る。次いで、メモリデバイスは、データバスにわたって外部コントローラにデータのバーストを伝送することができ、外部コントローラが、データを受信する６１５。
【００４５】
アドレス完全性特性が有効でない（例えば、無効である）場合、アドレスを、ＥＣＣデータ無しで伝送することができる６０３。一実施形態において、ＮＯＰ命令もまた、コマンドバスにわたって伝送されない。別の実施形態において、ＮＯＰ命令は、コマンドバスにわたって伝送され、ＥＣＣデータは、アドレスバスにわたって伝送されるが、メモリデバイスは、ＥＣＣデータを無視する。
【００４６】
Ｐ−ＡＣＴおよびＡＣＴコマンドは、規格の特定のＪＥＤＥＣ実装と関連付けられるコマンドである。代替的な実施形態は、実装されている規格に依存して、かかるコマンドを使用しない場合があるが、依然として、アドレスバスにわたってＥＣＣデータと同時に、コマンドバスにわたってＮＯＰ命令を伝送することができる。
結論
【００４７】
要約すると、１つ以上の実施形態は、メモリシステムにおけるアドレスバスの完全性を改善することができる、選択可能なアドレス完全性特性を含む。コントローラは、アドレスに対応するエラー訂正データを生成する。エラー訂正データは、コマンドバスにわたってＮＯＰ命令を伝送することと同時に、アドレスバスにわたってメモリデバイスに伝送することができる。
【００４８】
本明細書において、具体的な実施形態を例解および説明してきたが、同じ目的を達成すると算定されるいずれの配設も、示される具体的な実施形態に代用され得ることが、当業者によって理解されよう。本発明の多くの適応が、当業者には明らかであろう。従って、本出願は、本発明のいずれの適応または改変も網羅することが意図される。
【図１】
0005955459.tif 000002
【図２】
0005955459.tif 000003
【図３】
0005955459.tif 000004
【図４】
0005955459.tif 000005
【図５】
0005955459.tif 000006
【図６】
0005955459.tif 000007