(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、
前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層内にトレンチを形成する工程と、
前記トレンチの底面の下方であって、前記埋め込み層とエピタキシャル層との境界面より下に分布の中心を有する、第１導電型の相殺領域を、前記埋め込み層の導電型を打ち消すために部分的に形成する工程と、
前記エピタキシャル層内の前記トレンチの側面周辺に、第１導電型のボディ領域を形成し、同時に前記トレンチの底面の下方に第１導電型のトレンチ底面下方領域を前記相殺領域に連続して形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接し、前記トレンチ内に多結晶シリコンを充填しゲート電極を形成する工程と、
前記ボディ領域表面に第２導電型のソース領域を形成する工程と、
前記ボディ領域表面に第１導電型のボディコンタクト領域を形成する工程と、
からなる半導体装置の製造方法。
【請求項２】
前記第２導電型のエピタキシャル層は５×１０16／ｃｍ3から２×１０17／ｃｍ3の濃度で４．５μｍから５．０μｍの厚さを有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記ボディ領域と前記トレンチ底面下方領域を同時に形成する工程は、ボロンを用いたイオン注入であり、その条件は、加速エネルギー：１５０ＫeＶ〜２５０ＫeＶ、濃度：１×１０17／ｃｍ3〜５×１０17／ｃｍ3、イオン注入角度：３°〜１０°、および９０°毎の４ステップ回転注入である請求項１記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板に、第２導電型のエピタキシャル層を形成する工程と、
前記第２導電型のエピタキシャル層内にトレンチを形成する工程と、
前記半導体基板の表面および前記トレンチの内壁に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜が形成されたトレンチ内に、前記トレンチの深さの半分以下となる厚みを有するレジストを配置する工程と、
前記犠牲酸化膜および前記レジストを通して、前記エピタキシャル層と前記半導体基板との境界に第２導電型の埋め込み層をイオン注入により形成する工程と、
前記レジストを除去した後に、前記エピタキシャル層内の前記トレンチの側面周辺に第１導電型のボディ領域を形成し、同時に前記トレンチの底面の下方に第１導電型のトレンチ底面下方領域を前記埋め込み層に連続して形成する工程と、
前記犠牲酸化膜を除去し、前記トレンチ領域の内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接し、前記トレンチ内に多結晶シリコンを充填しゲート電極を形成する工程と、
前記ボディ領域表面に第２導電型のソース領域を形成する工程と、
前記ボディ領域表面に第１導電型のボディコンタクト領域を形成する工程と、
からなる半導体装置の製造方法。
【請求項５】
前記埋め込み層をイオン注入により形成する工程は、イオン注入角度が０°である請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する縦型のＭＯＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、多種多様な携帯機器が流通するようになり、その電源には高エネルギー密度を有し、メモリー効果が発生しないＬｉイオン電池が多用されている。それに伴い、Ｌｉイオン電池の過充電、過放電を検出する保護用ＩＣも必須となっている。例えば、携帯電話向けのＬｉイオン電池に関しては、３．６Ｖ程度の電池電圧となるが、充電する際は２０Ｖ以上の電圧が印加される事もあり、ＩＣとしては高耐圧である素子を含むことが要求される。
【０００３】
この際、ＣＭＯＳトランジスタプロセスで上記ＩＣの仕様を満たそうとした場合、低耐圧に適したＭＯＳトランジスタおよび高耐圧に適したＭＯＳトランジスタを形成する必要がある。なぜなら、高耐圧素子はその仕様を満たす為には素子サイズをある程度大きくする必要があり、ＩＣの全体を高耐圧素子で構成した場合、最終的なチップサイズが増大し、コスト競争力のないＩＣとなり、市場の価格に対する要求を満たすことは困難になってしまうからである。その為、高電圧が印加される回路部分に高耐圧素子を使用し、その他の回路領域は低耐圧素子を使用することでチップサイズを抑制している。さらに、保護IＣにパワーＭＯＳＦＥＴを内蔵したIＣにおいては、パワーＭＯＳＦＥＴのオン抵抗が、約１０mΩ・mm2と低抵抗が求められるため、パワーＭＯＳＦＥＴがチップ全体に占める面積の割合は非常に大きく、パワーＭＯＳＦＥＴの性能向上がチップサイズの縮小に大きく寄与する。
【０００４】
ここで、パワーＭＯＳＦＥＴに焦点を当てると、図３に示すようにトレンチを用いてチャネルを縦型に形成した構造のＭＯＳ型トランジスタが提案されている。この従来の縦型ＭＯＳトランジスタは、Ｐ型半導体基板３０１上にドレイン領域としてのＮ型埋め込み層３０２および電界を緩和するＮ−Ｅｐｉ層３０３が形成されており、さらにその表面上にイオン注入と熱拡散等によりＰ型ボディ領域３０４、ソースとしてＮ型ソース高濃度領域３０６、Ｐ型ボディコンタクト領域３０７が形成されている。そして、その表面からＮ−Ｅｐｉ層３０３に達するトレンチ３０８が形成され、このトレンチ３０８の側壁はゲート絶縁膜３１０として形成され、かつトレンチ３０８内にゲート電極３１１が埋設されている。なお、ゲート電極３１１上には絶縁膜が形成されてＮ型ソース高濃度領域３０６との絶縁を図っており、その上に形成されたソース電極によりＮ型ソース高濃度領域３０６とＰ型ボディコンタクト領域３０７とが電気接続されている。この縦型ＭＯＳトランジスタでは、ゲート絶縁膜３１０の近傍の、Ｎ−Ｅｐｉ層３０３とＮ型ソース高濃度領域３０６に挟まれたＰ型ボディ領域３０４がチャネルとなる。そのため、電流経路は縦型になり、耐圧を保ったまま高集積化が可能となる。そのためにチャネルが横型となる横型のＭＯＳ型トランジスタよりもトランジスタオン時の低抵抗化が可能になる。
【０００５】
また縦型ＭＯＳトランジスタにおいて、オン抵抗を改善するための方法としては、ドレインのＮ−Ｅｐｉ層３０３の濃度を濃くしたり、ゲート電極をドレインのＮ型埋め込み層３０２に近づけたりする方法があるが、いずれの場合も、素子のオン抵抗とゲート−ドレイン間耐圧がトレードオフの関係となり、総合的な性能の改良が困難になるという問題があった。
【０００６】
これに対して、特許文献1には、オン抵抗の増大を抑制しつつ耐圧を向上させることが可能な構造が開示されている。図４に示すように、２種類の膜厚のゲート絶縁膜を形成しトレンチ底部のゲート酸化膜３１２の厚さを側面よりも厚くすることで、ドレインとゲート間の耐圧を向上させている。その前記２種類の膜厚のゲート酸化膜の作成方法の１例として、トレンチ内面に薄いゲート絶縁膜と窒化膜を作成し、絶縁膜の堆積とエッチングとを繰り返し、さらにはトレンチ内に第２のトレンチを形成することでトレンチ内に厚いゲート絶縁膜と薄いゲート絶縁膜を形成している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２９９６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、厚いゲート酸化膜と薄いゲート酸化膜との境界は、階段状に酸化膜が形成されるため、歪み応力による結晶欠陥が発生しやすく、その結果、膜厚の境界を持たない酸化膜と比べ、ゲート酸化膜の長期的な信頼性の悪化が懸念される。本発明は、この様な問題を考慮して成されたもので、ゲート酸化膜の長期的な信頼性を落とさずに、オン抵抗の増大を抑制しつつ、ドレインとゲート間の耐圧も向上させることが可能な縦型トレンチＭＯＳＦＥＴの半導体集積回路装置およびその製造方法を提供することを課題としている。
【課題を解決するための手段】
【０００９】
前記課題を解決するために第１の実施例では、
第１導電型の半導体基板に、第２導電型の埋め込み層を形成する工程と、
前記埋め込み層上に第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層内にトレンチを形成する工程と、
前記トレンチの底面の下方であって、前記埋め込み層とエピタキシャル層との境界面より下に分布の中心を有する、第１導電型の相殺領域を、前記埋め込み層の導電型を打ち消すために形成する工程と、
前記エピタキシャル層内の前記トレンチの側面周辺に、第１導電型のボディ領域を形成し、同時に前記トレンチの底面の下方に第１導電型のトレンチ底面下方領域を前記相殺領域に連続して形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接し、前記トレンチ内に多結晶シリコンを充填しゲート電極を形成する工程と、
前記ボディ領域表面に第２導電型のソース領域を形成する工程と、
前記ボディ領域表面に第１導電型のボディコンタクト領域を形成する工程と、
からなる半導体装置の製造方法とした。
【００１０】
また、
第１導電型の半導体基板と、
前記半導体基板の表面に設けられた第２導電型の埋め込み層と、
前記埋め込み層上に設けられた第２導電型のエピタキシャル層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に設けられたトレンチと、
前記トレンチの底面の下方であって、前記埋め込み層とエピタキシャル層との境界面より下に分布の中心を有する、前記埋め込み層の導電型を打ち消すための第１導電型の相殺領域と、
前記エピタキシャル層内の前記トレンチの側面周辺に設けられた第１導電型のボディ領域と、
前記トレンチの底面から前記相殺領域に連続して設けられた第１導電型のトレンチ底面下方領域と、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記トレンチ内を充填している多結晶シリコンのゲート電極と、
前記ボディ領域表面に設けられた第２導電型のソース領域と、
前記ボディ領域表面に設けられた第１導電型のボディコンタクト領域と、
からなる半導体装置とした。
【００１１】
第２の実施例では、
第１導電型の半導体基板に、第２導電型のエピタキシャル層を形成する工程と、
前記第２導電型のエピタキシャル層内にトレンチを形成する工程と、
前記半導体基板の表面および前記トレンチの内壁に犠牲酸化膜を形成する工程と、
前記犠牲酸化膜が形成されたトレンチ内に、前記トレンチの深さの半分以下となる厚みを有するレジストを配置する工程と、
前記犠牲酸化膜および前記レジストを通して、前記エピタキシャル層と前記半導体基板との境界に第２導電型の埋め込み層をイオン注入により形成する工程と、
前記レジストを除去した後に、前記エピタキシャル層内の前記トレンチの側面周辺に第１導電型のボディ領域を形成し、同時に前記トレンチの底面の下方に第１導電型のトレンチ底面下方領域を前記埋め込み層に連続して形成する工程と、
前記犠牲酸化膜を除去し、前記トレンチ領域の内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接し、前記トレンチ内に多結晶シリコンを充填しゲート電極を形成する工程と、
前記ボディ領域表面に第２導電型のソース領域を形成する工程と、
前記ボディ領域表面に第１導電型のボディコンタクト領域を形成する工程と、
からなる半導体装置の製造方法とした。
【００１２】
また、
第１導電型の半導体基板と、
前記半導体基板の表面に設けられた第２導電型の埋め込み層と、
前記埋め込み層上に設けられた第２導電型のエピタキシャル層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に設けられたトレンチと、
前記エピタキシャル層内の前記トレンチの側面周辺に設けられた第１導電型のボディ領域と、
前記トレンチの底面から前記埋め込み層にかけて設けられた第１導電型のトレンチ底面下方領域と、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記トレンチ内を充填している多結晶シリコンのゲート電極と、
前記ボディ領域表面に設けられた第２導電型のソース領域と、
前記ボディ領域表面に設けられた第１導電型のボディコンタクト領域と、
からなり、
前記埋め込み層は、前記トレンチ底面下方領域の下となる部分においては前記エピタキシャル層の下となる部分よりも前記半導体基板に向かって深い位置に設けられている半導体装置とした。
【発明の効果】
【００１３】
本発明によれば、ゲート酸化膜の長期信頼性を落とさずに、オン抵抗の増大を抑制しつつドレインとゲート間の耐圧も向上させることが可能な半導体回路装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例の半導体集積回路装置の製造方法を示す工程順断面図である。
【図２】本発明の第２の実施例の半導体集積回路装置の製造方法を示す工程順断面図である。
【図３】従来の半導体集積回路装置を示す断面模式図である。
【図４】トレンチ底部のゲート酸化膜の厚さを側面よりも厚くした半導体集積回路装置を示す断面模式図である。
【発明を実施するための形態】
【００１５】
図１は、第１の実施例の形態を有する半導体装置の製造方法を説明するための図であり、トレンチＭＯＳＦＥＴを製造するときの主要となる工程を示す工程順断面図である。
まずＰ型半導体基板１を用意し、図１(ａ)に示すようにドレインとなる、Ｎ型高濃度埋め込み層２をイオン注入法により形成する。そして、Ｎ型高濃度埋め込み層２上にエピタキシャル法によりＮ−Ｅｐｉ層３を形成する。Ｎ型高濃度埋め込み層２は、Ｎ型縦型トレンチＭＯＳＦＥＴのドレイン抵抗を極力抑制するため、５×１０18〜１×１０19／ｃｍ3の濃度となるように、Ｓｂ（アンチモン）、あるいはＡｓ（砒素）、あるいはＰ（リン）をドープすることにより形成する。またＮ−Ｅｐｉ層３は、ＭＯＳＦＥＴの耐圧や駆動電流など、製造する半導体集積装置に求められる性能から決まり、例えば、５×１０16〜２×１０17／ｃｍ3の濃度で４．５μｍ〜５．０μｍ程度の厚さとすることができる。
【００１６】
次に図１(ｂ)に示すように、Ｎ型の縦型ＭＯＳＦＥＴ形成予定領域に、Ｐ型半導体基板１の内部に向かって窒化膜１４をハードマスクにして異方性エッチングを行い、トレンチ８を形成する。このときトレンチ８の深さは、１．４μｍ〜２．０μｍであり所望のトランジスタ・ドレイン耐圧により適宜設定することができる。さらに、窒化膜１４をハードマスクにして高濃度のＰ型の不純物であるＢ(ホウ素)を、Ｎ型高濃度埋め込み層２とＮ−Ｅｐｉ層３の境界面からその下側に分布の中心が来るようにイオン注入する。これはトレンチ８の下方に位置する高濃度ドレインとなるＮ型高濃度埋め込み層２の不純物をＰ型不純物で相殺し、Ｎ型の不純物分布形状を凹型に変化させるためである。したがって、Ｎ型高濃度埋め込み層２と同程度の濃度となるＰ型の不純物がイオン注入された相殺領域１２を形成することが必要である。
【００１７】
次にハードマスクを除去した後、図１(ｃ)に示すように、犠牲酸化膜９をＮ−Ｅｐｉ層３上およびトレンチ８内に形成する。犠牲酸化膜９の厚さはゲート絶縁膜１０と同様の１０〜２０ｎｍ程度とすることができる。そして、犠牲酸化膜９を設けたトレンチ形状を利用してチャネルとなるトレンチ側面周辺にＰ型ボディ領域４をイオン注入と熱拡散により形成し、同時にトレンチ底面下方領域５にもイオン注入を行い、先に形成した相殺領域と連続させる。このときＰ型ボディ領域４およびトレンチ底面下方領域５に不純物が均一に注入されるように、ウエハに角度を付けて回転ステップ注入させることが望ましい。このときの条件としては、接合耐圧や駆動能力によって変わるが、不純物はＢ(ホウ素)、加速エネルギーは１５０ＫeＶ〜２５０ＫeＶ、不純物濃度はＮ−Ｅｐｉ層３のＮ型を打ち消して差し引き１×１０17〜５×１０17／ｃｍ3程度とすることが望ましい。またイオン注入角度は、３〜１０°の範囲、９０°毎の４ステップ回転注入であることが望ましい。またイオン注入の注入エネルギーを変更しながらイオン注入を複数回行うことにより、これらのキャリア濃度を略均一にしてもよい。そうすることによって、しきい値電圧やチャネル抵抗(オン抵抗)のばらつきが低減できるという利点がある。
【００１８】
次に犠牲酸化膜９除去後、図１(ｄ)に示したように、Ｎ−Ｅｐｉ層３上の表面及びトレンチの壁面に沿って第１のゲート絶縁膜１０を熱酸化により形成する。その厚さは所望のトランジスタのゲート破壊耐圧を考慮して設定されるが、１０から２０ｎｍ程度である。また、ゲート絶縁膜１０の形成温度としては８００℃から１１５０℃であり、より好ましくは１０００℃〜１１５０℃の範囲である。
【００１９】
次に、図示していないが、第１ゲート絶縁膜１０上に予めＮ型の不純物がドープされた多結晶シリコン１１を減圧ＣＶＤ法等により厚さ１〜２μｍ程度に成膜する。この他の方法として第１ゲート絶縁膜１０上にノンドープの多結晶シリコンを成膜し、Ｎ型のイオンを複数回イオン注入することによって第１多結晶シリコン層１１を形成することも可能である。
【００２０】
次に、図１(ｄ)に示したように、第１多結晶シリコン層１１に対して異方性エッチングを行い、トレンチ内を充填する第１のＮ型ゲート電極１１を形成する。
次に図１（ｅ）において、Ｐ型ボディ領域４の上側表面に、Ｎ型ソース高濃度領域６を形成するためのイオン注入を行なう。Ｎ型ソース高濃度領域６を形成するためには、例えばＡｓをシート抵抗低減のため、好ましくは１×１０18〜１×１０19／ｃｍ3程度の濃度となるドーズ量でイオン注入する。もちろん、Ａｓの代わりにＰ（リン）を高濃度に注入しても良い。
【００２１】
その後、同図１(ｅ)のように、Ｐ型ボディコンタクト領域７を形成する。Ｐ型ボディコンタクト領域７を形成するためには、例えばＢＦ2をシート抵抗低減のため、好ましくは濃度が１×１０18〜１×１０19／ｃｍ3となるドーズ量でイオン注入する。もちろん、Ｂ(ボロン)を高濃度に注入しても良い。
最後に、図示していないが、層間絶縁膜を形成し、層間絶縁膜に電極形成用の穴であるコンタクトホールを設け、アルミの電極を形成する。
【００２２】
このようにして、ゲート酸化膜の長期信頼性を落とすことなく、オン抵抗の増大を抑制しつつ、オフ状態の耐圧を向上させたトレンチＭＯＳＦＥＴを得ることが可能となる。これは、ゲート電極とゲート電極下のＮ型高濃度埋め込み層までの距離を従来構造より長くし、さらにその間をＰ型のトレンチ底面下方領域５とすることで、ドレイン領域に高電圧が印加され、ゲート電極に０Ｖが印加された場合にトレンチ底面下方領域５が空乏化することでオフ状態の耐圧が向上するからである。
【００２３】
次に第２の実施例の形態を有する半導体装置の製造方法について説明する。
第２の実施例のトレンチＭＯＳＦＥＴの工程順断面図を図２に示す。
図２(ａ)に示したようにＰ型半導体基板１上にエピタキシャル法によりを形成する。Ｎ−Ｅｐｉ層３は、ＭＯＳＦＥＴの耐圧や駆動電流など、作成する半導体集積装置に求められる性能から決まるが、５×１０16〜２×１０17／ｃｍ3の濃度で４．５μｍ〜５．０μｍ程度の厚さとすることも可能である。次に同図(ａ)に示したようにＮ型の縦型ＭＯＳＦＥＴ形成予定領域に、Ｐ型半導体基板１の内部に向かって窒化膜をハードマスクにして異方性エッチングを行い、トレンチ８を形成する。このときトレンチ８の深さは、Ｎ−Ｅｐｉ層３の厚さよりも浅く、１．４μｍ〜２．０μｍであり所望のトランジスタ・ドレイン耐圧により適宜設定することができる。
【００２４】
次にハードマスクとして用いられた窒化膜を除去した後、図２(ｂ)に示したように、トレンチ８の内壁に犠牲酸化膜９を形成する。その酸化膜９の厚みは、例えば、２０から１００ｎｍ程度とすることができる。その後、Ｎ−Ｅｐｉ層３およびトレンチ８にレジスト１３を充填し、基板表面からアッシングなどの方法によりレジスト１３を後退させる。そして、図示したように、レジスト１３の厚さがトレンチの深さの１／２以下程度になるように調節する。そして犠牲酸化膜９およびレジストをマスクとして用い、Ｎ型高濃度埋め込み層２を数ＭeＶ程度の高エネルギーイオン注入法により形成する。Ｎ型高濃度埋め込み層２は、Ｎ型縦型トレンチＭＯＳＦＥＴのドレイン抵抗を極力抑制するため、５×１０18〜１×１０19／ｃｍ3の濃度を有する、Ｐ（リン）がドープされる。また、チャネル予定領域にＮ型の不純物濃度が入らないように、イオン注入角は極力０°に近い値でイオン注入することが望ましい。
【００２５】
次にレジスト１３を除去した後、図２(ｃ)に示したように、犠牲酸化膜９のみを設けたトレンチ形状を利用してチャネルとなるトレンチ側面周辺にＰ型ボディ領域４をイオン注入と熱拡散により形成し、同時にトレンチ底面下方領域５にもイオン注入を行う。このときＰ型ボディ領域４およびトレンチ底面下方領域５に不純物が均一に注入されるように、ウエハに角度を付けて回転ステップ注入させることが望ましい。このときの条件としては、接合耐圧や駆動能力によって変わるが、不純物はＢ(ホウ素)、加速エネルギーは１５０ＫeＶ〜２５０ＫeＶ、不純物濃度はＮ−Ｅｐｉ層３のＮ型を打ち消して差し引き１×１０17〜５×１０17／ｃｍ3程度にすることが望ましい。またイオン注入角度は、３〜１０°の範囲、９０°毎の４ステップ回転注入であることが望ましい。
【００２６】
またイオン注入の注入エネルギーを変更しながらイオン注入を複数回行うことにより、これらのキャリア濃度を略均一にしてもよい。そうすることによって、しきい値電圧やチャネル抵抗(オン抵抗)のばらつきが低減できるという利点がある。
【００２７】
次に犠牲酸化膜９除去後、図２(ｄ)に示したように、Ｎ−Ｅｐｉ層３上の表面及びトレンチの壁面に沿って第１のゲート絶縁膜１０を熱酸化により形成する。その厚さは所望のトランジスタのゲート破壊耐圧を考慮して設定されるが、１０から２０ｎｍ程度である。また、ゲート絶縁膜１０の形成温度としては８００℃から１１５０℃であり、より好ましくは１０００℃〜１１５０℃の範囲である。
【００２８】
次に、図示していないが、第１ゲート絶縁膜１０上にＮ型のイオンドープされた多結晶シリコン１１を減圧ＣＶＤ法等により厚さ１〜２μｍ程度に成膜する。この他の方法として第１ゲート絶縁膜１０上にノンドープの多結晶シリコンを成膜し、Ｎ型のイオンを複数回イオン注入することによって第１多結晶シリコン層１１を形成することも可能である。
【００２９】
次に、図２(ｄ)に示したように、第１多結晶シリコン層１１に対して異方性エッチングを行い、トレンチ内に第１のＮ型ゲート電極１１を形成する。
次に図２（ｅ）において、Ｐ型ボディ領域４の上側表面に、Ｎ型ソース高濃度領域６を形成するためのイオン注入を行なう。Ｎ型ソース高濃度領域６を形成するためには、例えばＡｓをシート抵抗低減のため、好ましくは１×１０18〜１×１０19／ｃｍ3程度のドーズ量でイオン注入する。もちろん、Ｐ（リン）を高濃度に注入しても良い。
【００３０】
その後、同図１（ｅ）のように、Ｐ型ボディコンタクト領域７を形成する。Ｐ型ボディコンタクト領域７を形成するためには、例えばＢＦ2をシート抵抗低減のため、好ましくは１×１０18〜１×１０19／ｃｍ3のドーズ量でイオン注入する。もちろん、Ｂ（ボロン）を高濃度に注入しても良い。
最後に、図示していないが、層間絶縁膜を形成し、層間絶縁膜に電極形成用の穴であるコンタクトホールを設け、アルミの電極を形成する。
【００３１】
このようにして、ゲート酸化膜の長期信頼性を落とすことなく、オン抵抗の増大を抑制しつつ、オフ状態の耐圧を向上させたトレンチＭＯＳＦＥＴを得ることが可能となる。これは、ゲート電極とゲート電極下のＮ型高濃度埋め込み層までの距離を従来構造より長くし、さらにその間をＰ型のトレンチ底面下方領域５とすることで、ドレイン領域に高電圧が印加され、ゲート電極に０Ｖが印加された場合にトレンチ底面下方領域５が空乏化することでオフ状態の耐圧が向上するからである。
【００３２】
以上に説明した第１および第２の本実施の形態をとることによって、次のような効果を得ることができる。
トレンチの形状を利用してＰ型不純物を注入することで、トレンチ底面下方領域５の導電型を逆にし、さらに、ゲート・ドレイン間の距離を伸ばすことで、ここに印加される電界を緩和でき耐圧を向上させることが可能となる。
【００３３】
一方、トレンチの形状を利用してＰ型不純物が注入されるため、電流が流れるチャネル領域下のＮ−Ｅｐｉ層３にはＰ型不純物は入らないので、従来のプロセス条件で製造されたトレンチＭＯＳＦＥＴのオン抵抗と同等のオン抵抗を維持することが可能となる。
【００３４】
以上の説明では、Ｎ−ｅｐｉ層３を用いた場合で説明したが、Ｐ−ｅｐｉ層を使いＰ型ボディ領域４と同時にＮ型の不純物をイオン注入し、Ｎ型埋め込み層２とＰ型ボディ領域４との間をＮ型の電界緩和領域として設定しても良い。ここまではＮ型のトランジスタを前提として説明したが、すべての半導体領域の導電型を反転させて、埋め込み層、ｅｐｉ層をＰ型、Ｐ−ｂｏｄｙ領域をＮ型としたＰ型のトランジスタの場合も同じように適用できることは言うまでもない。
【００３５】
また、縦型トレンチＭＯＳＦＥＴと同一基板上に形成されるＣＭＯＳについては一切触れていないが、以上に示した工程はＣＭＯＳ形成にあたって、何ら障害となる工程は存在せず、トレンチＭＯＳＦＥＴとＣＭＯＳを同一基板上に形成することは容易である。
【符号の説明】
【００３６】
１  Ｐ型半導体基板
２  Ｎ型埋め込み層
３  Ｎ−Ｅｐｉ層
４  Ｐ型ボディ領域
５  トレンチ底面下方領域
６  Ｎ型ソース高濃度領域
７  Ｐ型ボディコンタクト領域
８  トレンチ
９  犠牲酸化膜
１０  ゲート絶縁膜
１１  ゲート電極
１２  相殺領域
１３  レジスト
１４  窒化膜
【図１】
0006022777.tif 000002
【図２】
0006022777.tif 000003
【図３】
0006022777.tif 000004
【図４】
0006022777.tif 000005