(57)【特許請求の範囲】
【請求項１】
裏面に溝が形成された半導体基板と、
前記半導体基板の裏面上に設けられた金属膜と、
前記溝の底面を含む部分に設けられたｎ形半導体領域と、
前記半導体基板における前記溝間に位置するｐ形半導体領域と、
を備えた半導体装置。
【請求項２】
前記溝は、前記半導体基板の端縁に到達している請求項１記載の半導体装置。
【請求項３】
前記溝の深さ方向中央部における幅が、前記溝の上端部の幅よりも広い請求項１または２に記載の半導体装置。
【請求項４】
前記溝の底面及び前記溝間の部分の表面には、その周期が前記溝の幅よりも小さい凹凸が形成されている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記金属膜は、半田を介して外部の部材と接合される請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
絶縁ゲートバイポーラトランジスタである請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力用の半導体装置においては、半導体基板の裏面上に金属膜を形成し、電極として使用する。しかしながら、金属膜には内部応力が生じることがあり、この内部応力に起因して半導体基板から剥離する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２０９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、半導体基板と金属膜との密着性が良好な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、裏面に溝が形成された半導体基板と、前記半導体基板の裏面上に設けられた金属膜と、前記溝の底面を含む部分に設けられたｎ形半導体領域と、前記半導体基板における前記溝間に位置するｐ形半導体領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は第１の実施形態に係る半導体装置を例示する裏面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】第２の実施形態に係る半導体装置を例示する断面図である。
【図５】第３の実施形態に係る半導体装置を例示する断面図である。
【図６】第４の実施形態に係る半導体装置を例示する断面図である。
【図７】第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）は第５の実施形態に係る半導体装置を例示する裏面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）は本実施形態に係る半導体装置を例示する裏面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【０００９】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、シリコン基板１１が設けられている。シリコン基板１１の表層部及び表面上には、不純物拡散層及び表面側電極等の表面側デバイス構造（図示せず）が形成されている。
【００１０】
シリコン基板１１の裏面１１ａの全面には、溝１１ｂが形成されており、溝１１ｂ間の部分が凸部１１ｃとなっている。裏面１１ａに形成された凹凸の形状は蜂の巣状である。すなわち、裏面側から見て、凸部１１ｃの形状は六角形であり、溝１１ｂの形状は網目状である。溝１１ｂはシリコン基板１１の端縁に到達している。溝１１ｂの深さは、例えば、１〜１０μｍである。また、溝１１ｂ及び凸部１１ｃの幅は、例えば、数μｍ〜数十μｍである。
【００１１】
また、シリコン基板１１の裏面１１ａ上の全面には、金属膜１２が設けられている。金属膜１２は、例えば、アルミニウム、アルミニウム−シリコン合金、チタン等の金属材料によって形成されている。金属膜１２の膜厚は例えば１μｍ程度であり、金属膜１２の表面１２ａ、すなわち、シリコン基板１１の反対側の面には、シリコン基板１１の溝１１ｂの形状が反映されていて、溝１２ｂが形成されている。表面１２ａにおける溝１２ｂ間の部分は凸部１２ｃとなっている。溝１２ｂは半導体装置１の裏面全体に形成されており、半導体装置１の端縁に到達している。
【００１２】
半導体装置１は、例えば、縦型の電力用半導体装置であり、例えば、ＩＧＢＴ（insulated gate bipolar transistor：絶縁ゲートバイポーラトランジスタ）である。そして、金属膜１２は、半導体装置１の裏面側電極である。半導体装置１は、実装される際に、金属膜１２に半田ペーストを塗布して加熱することにより、半田を介して外部の部材と接合される。
【００１３】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００１４】
先ず、図２（ａ）に示すように、シリコンウェーハ１０を用意する。そして、シリコンウェーハ１０の表面１０ｄに不純物拡散層及び表面側電極等の表面側デバイス構造（図示せず）を形成する。
【００１５】
次に、図２（ｂ）に示すように、シリコンウェーハ１０の表面１０ｄに接着剤５１を塗布して、支持基板５２に貼り付ける。これにより、シリコンウェーハ１０の裏面１０ａが処理面となる。接着剤５１には、例えばレジスト材料を使用する。次に、シリコンウェーハ１０の裏面１０ａを研削して、シリコンウェーハ１０を薄くする。裏面研削後のシリコンウェーハ１０の厚さは半導体装置１に要求される耐圧及びオン抵抗によって決定されるが、例えば、数十μｍ〜１００μｍ程度とする。
【００１６】
次に、図２（ｃ）に示すように、シリコンウェーハ１０の裏面１０ａ上にレジストパターン５３を形成する。レジストパターン５３は、複数の六角柱形の島状の部分が、相互に１２０°の角度をなして傾斜する３方向に沿って、相互に離隔して配列されたパターンとする。また、シリコンウェーハ１０の端部（図示せず）には、円環状にレジストパターン５３を形成する。
【００１７】
次に、図３（ａ）に示すように、レジストパターン５３をマスクとして、シリコンウェーハ１０に対してエッチングを施す。エッチングはウェットエッチングでもよく、ドライエッチングでもよい。これにより、シリコンウェーハ１０の裏面側部分におけるレジストパターン５３によって覆われていない部分が選択的に除去されて、裏面１０ａに溝１０ｂが形成される。溝１０ｂの深さは、例えば、１〜１０μｍとする。裏面１０ａにおける溝１０ｂ間の部分が凸部１０ｃとなる。また、シリコンウェーハ１０の端部には、円環状の凸部（図示せず）が形成される。この円環状の凸部の幅は、例えば１〜２ｍｍである。この円環状の凸部により、シリコンウェーハ１０の反りが抑制される。
【００１８】
次に、図３（ｂ）に示すように、アッシングを行い、レジストパターン５３を除去する。次に、ウェット処理により、シリコンウェーハ１０の裏面１０ａに対して前処理を施す。
次に、図３（ｃ）に示すように、シリコンウェーハ１０の裏面１０ａ上に、スパッタにより金属を堆積させる。これにより、金属膜１２を形成する。金属膜１２の厚さは例えば１μｍとする。金属膜１２の一部は溝１１ｂ内に進入する。金属膜１２の表面１２ａには、溝１１ｂ及び凸部１１ｃの形状を反映した溝１２ｂ及び凸部１２ｃが形成される。
【００１９】
次に、図１（ａ）及び（ｂ）に示すように、シリコンウェーハ１０及び金属膜１２をダイシングする。これにより、シリコンウェーハ１０が複数のシリコン基板１１に切り分けられて、半導体装置１が製造される。このとき、ダイシングラインは溝１０ｂを横断するため、各半導体装置１において、溝１０ｂに起因する溝１１ｂ及び溝１２ｂは、半導体装置１の端部に到達する。
【００２０】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、シリコン基板１１の裏面１１ａに溝１１ｂが形成されているため、シリコン基板１１と金属膜１２との接触面積が大きい。また、金属膜１２が溝１１ｂ内に進入することにより、アンカー効果が得られる。この結果、シリコン基板１１と金属膜１２との密着性が高く、金属膜１２がシリコン基板１１から剥離しにくい。また、シリコン基板１１と金属膜１２との接触面積が大きいため、シリコン基板１１と金属膜１２との間の電気的な接触抵抗が小さい。これにより、半導体装置１のオン電流が増加する。
【００２１】
また、半導体装置１は、金属膜１２に半田ペーストが塗布されて、外部の部材と接合されることにより、実装される。このとき、金属膜１２に溝１２ｂが形成されていることにより、半田ペーストが溝１２ｂ内に進入する。これにより、金属膜１２と半田との接触面積が増加するため、半田がより強固に接合されると共に、接触抵抗が小さくなる。また、半田が溝１２ｂ内に進入することにより、アンカー効果も実現できる。そして、本実施形態においては、裏面１２ａに溝１２ｂが連続的に形成されているため、半田ペーストを塗布する際に、溝１２ｂ内に空気が閉じ込められにくくなり、金属膜１２と半田との間にボイドが発生しにくくなる。この結果、金属膜１２と半田との間の密着力がより確実に向上すると共に、接触抵抗がより確実に低下する。
【００２２】
シリコン基板１１に形成する溝１１ｂの深さは、１〜１０μｍとすることが好ましい。金属膜１２の厚さは１μｍ程度であるため、溝１１ｂの深さを１μｍ以上とすることによって、金属膜１２の表面１２ａに溝１１ｂの形状を確実に反映させることができる。これにより、上述の如く、金属膜１２と半田との接触面積が増加すると共に、アンカー効果を得られる。また、溝１１ｂの深さを１０μｍ以下とすることによって、シリコン基板１１の表面に形成された表面側デバイス構造に影響を与えることを防止できると共に、溝１１ｂが起点となってシリコン基板１１が割れることを防止できる。
【００２３】
次に、第２の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する断面図である。
図４に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１（ａ）及び（ｂ）参照）と比較して、シリコン基板１１の溝１１ｂにおいて、深さ方向中央部における幅Ｗｍが、上端部における幅Ｗｕよりも広い点が異なっている。そして、金属膜１２は、凸部１１ｃの上面上及び溝１１ｂの底面上には形成されているものの、溝１１ｂの側面上には形成されていない。このため、金属膜１２は、溝１１ｂの側面上において分断されている。
【００２４】
上述のように側面が抉れた溝１１ｂは、図３（ａ）に示す工程において、等方性エッチング、例えば、ウェットエッチングを施すことにより、形成することができる。また、溝１１ｂの側面上において分断された金属膜１２は、図３（ｃ）に示す工程において、被覆率が低い方法で金属を堆積させることによって、形成することができる。
【００２５】
本実施形態によれば、金属膜１２が細かく分断されているため、金属膜１２に大きな内部応力が発生しにくい。これにより、金属膜１２がより一層剥離しにくくなる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００２６】
次に、第３の実施形態について説明する。
図５は、本実施形態に係る半導体装置を例示する断面図である。
図５に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１（図１（ａ）及び（ｂ）参照）と比較して、シリコン基板１１の裏面１１ａに微小な凹凸が形成されている点が異なっている。凹凸の周期は溝１１ｂの幅よりも小さく、例えば数百ｎｍ程度である。この微小な凹凸は、溝１１ｂの底面及び凸部１１ｃの上面のみに形成されていてもよく、溝１１ｂの底面及び凸部１１ｃの上面の他に溝１１ｂの側面にも形成されていてもよい。そして、金属膜１２は、この凹凸を覆うように形成されている。
【００２７】
このような凹凸は、図３（ｂ）に示す溝１０ｂを形成する工程の後、シリコンウェーハ１０の裏面１０ａに対して粗面化処理を施すことによって形成することができる。粗面化処理の例としては、例えば、硫酸等の薬液によるウェット処理、及び、微小な粒体を衝突させるブラスト処理が挙げられる。
【００２８】
本実施形態によれば、シリコン基板１１の裏面１１ａに微細な凹凸を形成することにより、シリコン基板１１と金属膜１２との間の接触面積をより増加させることができる。これにより、シリコン基板１１と金属膜１２との間の密着性をより向上させることができると共に、シリコン基板１１と金属膜１２との間の接触抵抗をより一層低減することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００２９】
次に、第４の実施形態について説明する。
図６は、本実施形態に係る半導体装置を例示する断面図である。
なお、図６は、上述の各断面図、例えば、図１（ｂ）、図４及び図５に対して、表裏が逆になっている。
【００３０】
図６に示すように、本実施形態に係る半導体装置４はＩＧＢＴである。半導体装置４においては、シリコン基板１１中に、裏面１１ａ側から順に、ｐ＋形コレクタ層２１、ｎ＋形バッファー層２２、ｎ−形バルク層２３、ｐ形ベース層２４及びｎ＋形エミッタ層２５がこの順に形成されている。また、シリコン基板１１の表面１１ｄ側から、ｎ＋形エミッタ層２５及びｐ形ベース層２４を貫通し、ｎ−形バルク層２３内に到達するように、トレンチゲート電極２６が設けられている。トレンチゲート電極２６は、半導体装置４のベース電極である。トレンチゲート電極２６の周囲には、例えばシリコン酸化物からなるゲート絶縁膜２７が設けられている。シリコン基板１１の表面１１ｄ上には表面側電極膜２９が設けられており、ｎ＋形エミッタ層２５に接続されている。
【００３１】
溝１１ｂは、ｐ＋形コレクタ層２１の下面に形成されている。従って、凸部１１ｃはｐ＋形コレクタ層２１によって形成されている。そして、ｐ＋形コレクタ層２１内における溝１１ｂの底面に接する部分には、導電形がｎ＋形であるｎ＋形カソード層２８が形成されている。このため、金属膜１２は、ｐ＋形コレクタ層２１及びｎ＋形カソード層２８の双方に接している。
【００３２】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図７は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
以下、図６、図７、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）を参照して説明する。
【００３３】
先ず、図６及び図２（ａ）に示すように、ｎ−形のシリコンウェーハ１０を用意する。そして、表面側デバイス構造として、ｐ形ベース層２４、ｎ＋形エミッタ層２５、ゲート絶縁膜２７、トレンチゲート電極２６及び表面側電極膜２９を形成する。
【００３４】
次に、図６及び図２（ｂ）に示すように、シリコンウェーハ１０の表面１０ｄに接着剤５１を介して支持基板５２に貼り付け、シリコンウェーハ１０の裏面１０ａを研削することにより、シリコンウェーハ１０を薄くする。その後、ｎ＋形バッファー層２２及びｐ＋形コレクタ層２１を形成する。このとき、ｐ形ベース層２４とｎ＋形バッファー層２２の間の部分がｎ−形バルク層２３となる。
【００３５】
次に、図２（ｃ）に示すように、シリコンウェーハ１０の裏面１０ａ上にレジストパターン５３を形成する。
次に、図３（ａ）に示すように、レジストパターン５３をマスクとしてエッチングを施し、シリコンウェーハ１０の裏面１０ａに溝１０ｂを形成する。
【００３６】
次に、図７に示すように、レジストパターン５３を残したまま、ドナーとなる不純物をイオン注入する。これにより、ｐ＋形コレクタ層２１内における溝１０ｂの底面に接する部分に、ｎ＋形カソード層２８が形成される。
【００３７】
次に、図３（ｂ）に示すように、レジストパターン５３を除去し、ウェット処理を行う。
次に、図６及び図３（ｃ）に示すように、シリコンウェーハ１０の裏面１０ａ上に、スパッタにより金属を堆積させることにより、金属膜１２を形成する。金属膜１２の一部は溝１１ｂ内に進入し、ｐ＋形コレクタ層２１及びｎ＋形カソード層２８の双方に接する。このようにして、半導体装置４が製造される。
【００３８】
次に、本実施形態の効果について説明する。
本実施形態においては、ｐ＋形コレクタ層２１内にｎ＋形カソード層２８を形成することにより、ＩＧＢＴ内にＦＲＤ（fast recoverly diode：高速リカバリーダイオード）を作り込むことができる。すなわち、ＩＧＢＴ及びＦＲＤが相互に並列に接続された回路を１つのチップ内に形成することができる。また、溝１０ｂを形成するためのレジストパターン５３を利用してｎ＋形カソード層２８を形成することができるため、ｎ＋形カソード層２８を形成することによる工程数の増加が少なく、製造コストを低く抑えることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００３９】
次に、第５の実施形態について説明する。
図８（ａ）は本実施形態に係る半導体装置を例示する裏面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
図８（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置５は、前述の第１の実施形態に係る半導体装置１（図１（ａ）及び（ｂ）参照）と比較して、シリコン基板１１に形成された凸部１１ｃの形状が円柱状である点が異なっている。
【００４０】
本実施形態によれば、例えば、前述の第４の実施形態のように、半導体装置５をＩＧＢＴとし、ｐ＋形コレクタ層２１内にｎ＋形カソード層２８を形成したときに、ｐ＋形コレクタ層２１とｎ＋形カソード層２８との界面に角部が形成されないため、電界の集中を緩和することができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４１】
以上説明した実施形態によれば、半導体基板と金属膜との密着性が良好な半導体装置及びその製造方法を実現することができる。
【００４２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４３】
１、２、３、４、５：半導体装置、１０：シリコンウェーハ、１０ａ：裏面、１０ｂ：溝、１０ｃ：凸部、１０ｄ：表面、１１：シリコン基板、１１ａ：裏面、１１ｂ：溝、１１ｃ：凸部、１１ｄ：表面、１２：金属膜、１２ａ：表面、１２ｂ：溝、１２ｃ：凸部、２１：ｐ＋形コレクタ層、２２：ｎ＋形バッファー層、２３：ｎ−形バルク層、２４：ｐ形ベース層、２５：ｎ＋形エミッタ層、２６：トレンチゲート電極、２７：ゲート絶縁膜、２８：ｎ＋形カソード層、２９：表面側電極膜、５１：接着剤、５２：支持基板、５３：レジストパターン
【図１】
0006027511.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006027511.tif 000008
【図８】
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