(57)【特許請求の範囲】
【請求項１】
第１固定基板と素子形成基板とを第１接着層で貼り合わせ、
前記素子形成基板上に絶縁膜を形成し、
前記絶縁膜上に発光素子を形成し、
前記発光素子上に第２接着層で第２固定基板を貼り合わせ、
レーザー光を照射して前記第１接着層を除去し、前記第１固定基板を分離し、
前記第１固定基板は、ガラス基板であり、
前記素子形成基板は、プラスチック支持体または厚さが１０〜２００μｍの金属基板であることを特徴とする発光装置の作製方法。
【請求項２】
第１固定基板と素子形性基板とを第１接着層で貼り合せ、
前記素子形性基板上に絶縁膜を形成し、
前記絶縁膜上に発光素子を形成し、
前記発光素子上に第２接着層で第２固定基板を貼り合せ、
前記第１固定基板の裏面側からレーザー光を照射して前記第１接着層を除去し、前記第１固定基板を分離し、
前記第１固定基板は、ガラス基板であり、
前記素子形成基板は、プラスチック支持体または厚さが１０〜２００μｍの金属基板であることを特徴とする発光装置の作製方法。
【請求項３】
請求項１又は請求項２において、
前記絶縁膜は、酸化窒化シリコンを有することを特徴する発光装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、電極間に発光性材料を挟んだ素子（以下、発光素子という）を有する装置
（以下、発光装置という）の作製方法に関する。特に、ＥＬ（Electro Luminescence）が
得られる発光性材料（以下、ＥＬ材料という）を用いた発光装置、即ちＥＬ表示パネルに
代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関
する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、発光性材料のＥＬ現象を利用した発光素子（以下、ＥＬ素子という）を用いた発
光装置（以下、ＥＬ表示装置という）の開発が進んでいる。ＥＬ表示装置は、陽極と陰極
との間にＥＬ材料を挟んだ構造のＥＬ素子を有した構造からなる。この陽極と陰極との間
に電圧を加えてＥＬ材料中に電流を流すことによりキャリアを再結合させて発光させる。
即ち、ＥＬ表示装置は発光素子自体に発光能力があるため、液晶表示装置に用いるような
バックライトが不要である。さらに視野角が広く、軽量であり、且つ、低消費電力という
利点をもつ。
【０００４】
このようなＥＬ表示装置を利用したアプリケーションは様々なものが期待されているが
、特にＥＬ表示装置の厚みが薄いこと、従って軽量化が可能であることにより携帯機器へ
の利用が注目されている。そのため、フレキシブルなプラスチックフィルムの上に発光素
子を形成することが試みられている。
【０００５】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせ
ざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形成でき
ないのが現状である。そのため、プラスチックフィルムを用いた高性能な発光装置は実現
されていない。
【０００６】
また、特開平８−２８８５２２号公報では、ガラス基板上に薄膜トランジスタを形成し
、封止層を介して樹脂基板を接着した後、ガラス基板を剥離する技術が記載されている。
この技術を用いた場合、ＴＦＴの活性層が下地絶縁膜で保護されるのみとなっており、Ｔ
ＦＴが劣化しやすいという問題が生じていた。
【０００７】
また、特開平１１−２４３２０９号公報では、分離層を設け、レーザー光によって分離
層において剥離を生じせしめた後、接着層を介して一次転写体に接合し、さらに接着層を
介して二次転写体を接合した後、一次転写体を除去する技術が記載されている。この技術
を用いた場合においても、ＴＦＴの活性層が下地絶縁膜のみで保護される状態が作製工程
中に存在するため、傷つきやすくなっており、ＴＦＴが劣化しやすいという問題が生じて
いた。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明はプラスチック支持体（可撓性のプラスチックフィルムもしくはプラスチック
基板を含む。）を用いて高性能な電気光学装置を作製するための技術を提供することを課
題とする。
【課題を解決するための手段】
【０００９】
本願発明は、プラスチックに比べて耐熱性のある第１固定基板の上にプラスチック支持
体からなる素子形成基板を第１接着層で接着した後、該素子形成基板上に必要な素子を形
成した後に第１固定基板を分離することを特徴とする。
【００１０】
また、第１固定基板の上に素子形成基板を第１接着層で貼り合わせた後、該素子形成基
板上に必要な素子を形成し、該素子上に第２固定基板を第２接着層で貼り合わせた後に第
１固定基板を分離してもよい。第２固定基板及び第２接着層を設けることによって、必要
な素子を保護するとともに外部からの水分や酸素等のＥＬ層の酸化による劣化を促す物質
が侵入することを防ぐことができる。
【００１１】
なお、前記必要な素子とは、アクティブマトリクス型の電気光学装置ならば画素のスイ
ッチング素子として用いる半導体素子（典型的にはＴＦＴ）もしくはＭＩＭ素子並びに発
光素子を指す。また、パッシブ型の電気光学装置ならば発光素子を指す。
【００１２】
また、第１固定基板と素子形成基板との貼り合わせ方法は、特に限定されないが、図１
に示したように、第１固定基板に第１接着層を形成した後で素子形成基板を貼り合わせる
方法、あるいは素子形成基板に第１接着層を形成した後で第１固定基板を貼り合わせる方
法を用いればよい。
【００１３】
また、プラスチック支持体からなる素子形成基板及び第２固定基板としては厚さ１０μ
ｍ以上の樹脂基板、例えばＰＥＳ（ポリエチレンサルファイル）、ＰＣ（ポリカーボネー
ト）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレー
ト）を用いることができる。なお、第１の固定基板上に接着層を形成した後、その上に有
機樹脂層（ポリイミド層、ポリアミド層、ポリイミドアミド層ＢＣＢ（ベンゾシクロブテ
ン）層等）を成膜したものを素子形成基板と呼んでもよい。
【００１４】
また、素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる
。その場合は金属基板上に下地絶縁膜を形成して必要な素子を形成すればよい。薄い金属
基板（厚さ１０〜２００μｍ）を用いることによって軽量化、薄型化が図れるとともに可
撓性を有する発光装置を得ることできる。
【００１５】
また、第１固定基板を分離するのは、素子形成基板上に必要な素子を形成した後に行う
が、その代表的な手段としてレーザー光の照射により第１接着層の全部または一部を気化
させる方法を用いる。また、レーザー光の照射に代えて、例えば、特開平８−２８８５２
２号公報に記載されたエッチングで第１固定基板を分離する方法や、第１接着層に対して
流体（圧力が加えられた液体もしくは気体）
を噴射することにより第１固定基板を分離する方法（代表的にはウォータージェット法）
を用いてもよいし、これらを組み合わせて用いてもよい。
【００１６】
レーザー光としては、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレー
ザー、ＹＶＯ4レーザーを用いることができる。図３（Ｄ）に示すようにレーザー光を裏
面側から第１固定基板を通過させて第１接着層を照射して第１接着層のみを気化させて第
１固定基板を分離もしくは剥離する。従って、第１固定基板としては少なくとも照射する
レーザー光が通過する基板、代表的には透光性を有する基板、例えばガラス基板、石英基
板等を用い、さらに素子形成基板よりも厚さの厚いものが好ましい。
【００１７】
本発明においては、レーザー光が第１固定基板を通過させるため、レーザー光の種類と
第１固定基板を適宜選択する必要がある。例えば、第１固定基板として石英基板を用いる
のであれば、ＹＡＧレーザー（基本波（１０６４ｎｍ）、第２高調波（５３２ｎｍ）、第
３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）
あるいはエキシマレーザー（波長３０８ｎｍ）を用い、線状ビームを形成し、石英基板を
通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第１固
定基板としてガラス基板を用いるのであればＹＡＧレーザーの基本波、第２高調波、また
は第３高調波を用い、好ましくは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形
成し、ガラス基板を通過させればよい。
【００１８】
また、第１接着層としては有機物を用い、好ましくは照射するレーザー光で全部または
一部が気化するものを用いる。また、効率よく第１接着層のみにレーザー光を吸収させる
ために、第１接着層がレーザー光を吸収する特性を有するもの、例えば、ＹＡＧレーザー
の第２高調波を用いる場合、有色、あるいは黒色（例えば、黒色着色剤を含む樹脂材料）
のものを用いることが望ましい。ただし、第１接着層は素子形成工程における熱処理によ
って気化しないものを用いる。また、第１接着層は単層であっても積層であってもよく、
図２に示したように第１接着層と素子形成基板の間にアモルファスシリコン膜またはＤＬ
Ｃ膜を設ける構成としてもよい。
【００１９】
このような構成とすることによって、素子形成基板の厚さが非常に薄い、具体的には５
０μｍ〜３００μｍ、好ましくは１５０μｍ〜２００μｍの厚さの基板を用いても、信頼
性の高い発光装置を得ることができる。また、従来ある公知の製造装置を用いて、このよ
うに厚さの薄い基板上に素子形成を行うことは困難であったが、本発明は第１固定基板に
貼り合わせて素子形成を行うため、装置の改造を行うことなく厚さの厚い基板を用いた製
造装置を使用することができる。また、素子形成工程中において、素子形成基板を素子形
成基板上に形成される絶縁膜と、第１固定基板とで挟まれた状態とすることで素子形成基
板の耐熱性を向上させることができる。
【００２０】
本明細書で開示する発明の構成は、  第１固定基板と素子形成基板とを該素子形成基板に
設けられた第１接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し
、該絶縁膜の上に発光素子を形成し、該発光素子の上に第２接着層で第２固定基板を貼り
合わせた後、レーザー光の照射により前記第１接着層を除去して前記第１固定基板を分離
することを特徴とする半導体装置の作製方法である。
【００２１】
また、他の発明の構成は、  第１固定基板と素子形成基板とを前記固定基板に設けられ
た第１接着層で貼り合わせ、該素子形成基板を貼り合わせた後に絶縁膜を形成し、該絶縁
膜の上に発光素子を形成し、該発光素子の上に第２接着層で第２固定基板を貼り合わせた
後、レーザー光の照射により前記第１接着層を除去して前記第１固定基板を分離すること
を特徴とする半導体装置の作製方法である。
【００２２】
上記各構成において、前記素子形成基板及び前記第２固定基板は有機樹脂からなる支持
体（可撓性のプラスチックフィルムもしくはプラスチック基板を含む）
であることを特徴としている。また、前記素子形成基板及び前記第２固定基板としては、
第１固定基板と比べて厚さの薄いものを用いる。
【００２３】
また、上記各構成において、前記素子形成基板と第１接着層の間には、非晶質シリコン
薄膜を形成してもよい。また、前記素子形成基板と第１接着層の間には、ダイヤモンド状
炭素薄膜を形成してもよい。
【００２４】
また、上記各構成において、前記第１接着層は、顔料や染料を用いて有色または黒色と
してレーザー光を吸収するようにしてもよい。
【００２５】
また、上記各構成において、前記レーザー光の照射は、線状ビームを形成して走査させ
て照射することを特徴としており、前記レーザー光は、パルス発振型または連続発光型の
エキシマレーザーや、ＹＡＧレーザーや、ＹＶＯ4レーザーを用いることができる。
【００２６】
また、上記各構成において、前記レーザー光の照射は、前記第１固定基板の裏面側から
前記第１固定基板を通過させて、前記第１固定基板の表面側に設けられた前記第１接着層
に前記レーザー光を照射することを特徴としている。従って、前記第１固定基板は、使用
するレーザー光を透過することが好ましい。
【発明の効果】
【００２７】
本発明により樹脂基板である素子形成基板と樹脂基板である第２固定基板とで素子形成
層（ＥＬ素子含む）を挟んだ発光装置は、多少の応力が発生しても破損しない柔軟性（フ
レキシビリティ）を有している。
【００２８】
また、素子形成基板の厚さが非常に薄い、具体的には５０μｍ〜３００μｍ、好ましくは
１５０μｍ〜２００μｍの厚さの基板を用いても、信頼性の高い発光装置を得ることがで
きる。
【図面の簡単な説明】
【００２９】
【図１】基板貼り合わせ工程を示す図。
【図２】貼り合わせた基板の状態を示す図。
【図３】作製工程を示す図。
【図４】ｐチャネル型ＴＦＴの作製工程を示す図。
【図５】ｎチャネル型ＴＦＴの作製工程を示す図。
【図６】ＣＭＯＳ回路を作製する工程を説明する図。
【図７】ＣＭＯＳ回路を作製する工程を説明する図。
【図８】ＮＭＯＳ回路の構成を示す図。
【図９】シフトレジスタの構成を示す図。
【図１０】ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１１】ＥＬ表示装置の上面図及び断面図。
【図１２】ＥＬ表示装置の画素の上面図及び回路図。
【図１３】デジタル駆動のＥＬ表示装置の回路ブロック図。
【図１４】ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１５】ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１６】ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図１７】ゲート側駆動回路の構成を示す図。
【図１８】デコーダ入力信号のタイミングチャートを説明する図。
【図１９】ソース側駆動回路の構成を示す図。
【図２０】ゲート側駆動回路の構成を示す図。
【図２１】デコーダ入力信号のタイミングチャートを説明する図。
【図２２】ソース側駆動回路の構成を示す図。
【図２３】曲率を与えた状態を示す図。
【図２４】電子機器の一例を示す図。
【図２５】電子機器の一例を示す図。
【発明を実施するための形態】
【００３０】
本願発明の実施形態について、以下に説明する。
【００３１】
まず、第１固定基板１０１と素子形成基板１０３とを貼り合わせるが、図１に示したよ
うに２通りの貼り合わせ方法がある。
【００３２】
一つ目の方法は、第１固定基板１０１上に第１接着層１０２を設けた後、第１固定基板
１０１と素子形成基板１０３とを貼り合わせる方法である。（図１（Ａ１））なお、貼り
合わせ後の状態を図１（Ｂ１）に示した。
【００３３】
また、二つ目の方法は、素子形成基板１０３に第１接着層１０２を設けた後、第１固定
基板１０１と素子形成基板１０３とを貼り合わせる方法である。（図１（Ａ２））なお、
貼り合わせ後の状態を図１（Ｂ２）に示した。
【００３４】
また、ここでは図示しないが、第１固定基板上に第１接着層を形成した後、その上に有
機樹脂層（ポリイミド層、ポリアミド層、ポリイミドアミド層等）を成膜したものを素子
形成基板と同等なものとしてもよい。
【００３５】
また、図２（Ａ）に示したように、第１接着層２０２Ｂと素子形成基板２０３の間にａ
―Ｓｉ（アモルファスシリコン）層２０２Ａを設ける構成としてもよい。後の工程で、こ
のａ―Ｓｉ層にレーザー光を照射することにより第１固定基板２０１を剥離させてもよい
。第１固定基板２０１が分離または剥離しやすいようにするため水素を多く含むａ―Ｓｉ
層を用いることが好ましい。レーザー光を照射することによりａ―Ｓｉ層に含まれる水素
を気化させて第１固定基板を分離または剥離する。
【００３６】
また、図２（Ｂ）に示したように、第１接着層２０５Ｂと素子形成基板２０６の間に、
素子形成基板２０６を保護するためのＤＬＣ膜（具体的にはダイヤモンドライクカーボン
膜）を設けてもよい。なお、第１固定基板２０４は、図１中に示した第１固定基板１０１
と同一である。
【００３７】
この場合、素子形成基板の片面もしくは両面に保護膜としてＤＬＣ膜を膜厚２〜５０ｎ
ｍでコーティングしたものを用いてもよい。なお、ＤＬＣ膜の成膜はスパッタ法もしくは
ＥＣＲプラズマＣＶＤ法を用いればよい。ＤＬＣ膜の特徴としては、１５５０ｃｍ-1くら
いに非対称のピークを有し、１３００ｃｍ-1くらいに肩をもつラマンスペクトル分布を有
する。また、微小硬度計で測定した時に１５〜２５ＧＰａの硬度を示すという特徴をもつ
。このような炭素膜は、酸素および水の侵入を防ぐとともに樹脂基板の表面を保護する役
割を持つ。こうして、外部からの水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵
入することを防ぐことができる。従って、信頼性の高いＥＬ発光装置が得られる。
【００３８】
また、図２（Ｃ）に示したように、第１接着層２０８Ｃと素子形成基板２０９の間に、
素子形成基板を保護するための第１ＤＬＣ膜２０８Ａと、第１固定基板２０７が分離また
は剥離しやすいようにするための第２ＤＬＣ膜２０８Ｂを設けてもよい。このような第１
ＤＬＣ膜２０８Ａとしては水素を含まない成膜条件で成膜したものを用い、第２ＤＬＣ膜
２０８Ｂとしては水素を含む成膜条件で成膜したものを用いればよい。また、第２ＤＬＣ
膜２０８Ｂにレーザー光を照射することにより膜中に含まれる水素を気化させて第１固定
基板２０７を分離または剥離させてもよい。
【００３９】
上記各方法によって得られる貼り合わせ後の状態を図３（Ａ）に示した。ここでは、図
１（Ｂ１）及び図１（Ｂ２）と同一のものを例示する。なお、符号は図１（Ｂ１）及び図
１（Ｂ２）と同じ符号を用いた。
【００４０】
次いで、素子形成基板１０３上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な
素子を形成する。ここでは、駆動回路１０４とＥＬ素子を有する画素部１０５を形成した
例を示す。（図３（Ｂ））
【００４１】
次いで、第２固定基板１０６を第２接着層１０７で貼り合わせる。（図３（Ｃ））なお
、ここではＥＬ素子を外部からの水分や酸素等の侵入から保護するために第２固定基板１
０６を用いたが、特に必要がなければ用いなくともよい。第２固定基板１０６としては、
樹脂基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用い
てもよい。
【００４２】
次いで、裏面側からレーザー光を照射して第１接着層１０２の全部または一部を気化さ
せて第１固定基板１０１を分離する。（図３（Ｄ））従って、第１接着層１０２はレーザ
ー光によって層内または界面において剥離現象が生じる物質を用いる。また、レーザー光
は第１固定基板１０１を通過して第１接着層で吸収するものを適宜選択する。例えば、第
１固定基板として石英基板を用いるのであれば、ＹＡＧレーザー（基本波（１０６４ｎｍ
）、第２高調波（５３２ｎｍ）、第３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）
あるいはエキシマレーザー（波長３０８ｎｍ）を用い、線状ビームを形成し、石英基板を
通過させればよい。なお、エキシマレーザーはガラス基板を通過しない。従って、第１固
定基板としてガラス基板を用いるのであればＹＡＧレーザーの基本波、第２高調波、第３
高調波を用いることができ、好ましくは第２高調波（波長５３２ｎｍ）を用いて線状ビー
ムを形成し、ガラス基板を通過させればよい。
【００４３】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで
挟まれた発光装置が完成する。
【００４４】
また、図２３に示したように、樹脂基板である素子形成基板１０３と樹脂基板である第
２固定基板１０６とで素子形成層（ＥＬ素子含む）を挟んだ発光装置は、多少の応力が発
生しても破損しない柔軟性（フレキシビリティ）を有している。図２３（Ａ）は曲率を与
えていないときの状態を示し、図２３（Ｂ）は曲率を与えたときの状態を示す。図２３（
Ｂ）において、素子形成基板には圧縮応力が働き、第２固定基板には引張応力が働くが、
素子形成層においては、応力がほとんど働かず、中央部における伸び縮みを±１μｍ以下
とすることができる。なお、曲率半径が１０ｃｍまでの曲率を与えても問題ない。
【００４５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
【実施例１】
【００４６】
本実施例は、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで挟まれた
発光装置の作製方法の一例を図３を用いて示す。なお、ここでは、全ての工程を３５０℃
以下、好ましくは２００℃以下で行うこととする。ただし、本発明が本実施例に限定され
ないことはいうまでもない。
【００４７】
まず、第１固定基板１０１としてガラス基板を用いる。そして、実施の形態に示したい
ずれかの方法を用いて、第１固定基板１０１と樹脂基板である素子形成基板１０３とを第
１接着層１０２で貼り合わせた。（図３（Ａ））
【００４８】
次いで、素子形成基板１０３上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な
素子を形成する。ここでは、駆動回路１０４とＥＬ素子を有する画素部１０５を形成した
例を示す。（図３（Ｂ））
【００４９】
下地絶縁膜としては、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元
素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素
を多く含む酸化窒化シリコン膜を積層形成した。
【００５０】
次いで、下地絶縁膜上に半導体層を形成する。半導体層の材料に限定はないが、好まし
くはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１））合金などで形
成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜
を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結
晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーや
ＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００５１】
次いで、半導体層を覆うゲート絶縁膜を形成する。本実施例では、低温で成膜が可能な
スパッタ法を用いて酸化シリコン膜を形成した。
【００５２】
次いで、ゲート絶縁膜上に導電層を形成する。導電層は、導電膜を公知の手段（熱ＣＶＤ
法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した
後、マスクを用いて所望の形状にパターニングして形成する。
【００５３】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不
純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やド
レイン領域を形成する不純物領域を形成する。
【００５４】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸
化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を
行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、３５０℃以下
の加熱処理で活性化を行ってもよい。
【００５５】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホール
を形成した後、ソース電極またはドレイン電極を形成しＴＦＴを得る。
【００５６】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴ
またはｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素
プラズマを用いて水素化処理を行った。
【００５７】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸
化シリコン膜により層間絶縁膜を形成する。次いで、公知の技術を用いて画素部のドレイ
ン電極に達するコンタクトホールを形成した後、画素電極を形成する。次いで、画素電極
の両端にバンクを形成し、画素電極上にＥＬ層およびＥＬ素子の陽極（あるいは陰極）を
形成する。
【００５８】
次いで、画素部及び駆動回路に含まれる素子は全て絶縁膜で覆う。
【００５９】
次いで、素子形成基板に形成された素子を全て覆う絶縁膜と第２固定基板１０６とを第
２接着層１０７で貼り合わせる。（図３（Ｃ））なお、ここではＥＬ素子を外部からの水
分や酸素等の侵入から保護するために第２固定基板１０６を用いたが、特に必要がなけれ
ば用いなくともよい。第２固定基板１０６としては、樹脂基板を用いればよく、片面もし
くは両面に保護膜としてＤＬＣ膜を設けたものを用いてもよい。
【００６０】
次いで、裏面側からレーザー光を照射して第１接着層１０２の全部または一部を気化さ
せて第１固定基板１０１を分離する。（図３（Ｄ））本実施例では、第１固定基板として
ガラス基板を用いるため、ＹＡＧレーザーの基本波、第２高調波、第３高調波を用いる。
ここでは第２高調波（波長５３２ｎｍ）を用いて線状ビームを形成し、第１固定基板１０
１であるガラス基板を通過させて第１接着層を照射した。
【００６１】
そして、最終的には、樹脂基板である素子形成基板と樹脂基板である第２固定基板とで
挟まれた発光装置が完成した。スパッタ法を用いて各膜（絶縁膜、半導体膜、導電膜等）
を形成し、全てのプロセスを３５０℃以下、好ましくは２００℃以下で行うことができる
。  
【実施例２】
【００６２】
本実施例は、ｐチャネル型ＴＦＴを作製する例であり、図４を用いて説明する。
【００６３】
まず、第１固定基板４０１と第１接着層４０２（分離層）で貼りつけた素子形成基板４
０３上に下地絶縁膜４０４を形成する。下地絶縁膜４０４としては、酸化シリコン膜、窒
化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００
〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣ
ＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。
【００６４】
本実施例では、低温で成膜が可能なスパッタ法を用いて、膜組成において酸素元素より
窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く
含む酸化窒化シリコン膜を積層形成した。
【００６５】
なお、第１固定基板４０１と第１接着層４０２（分離層）で貼りつけた素子形成基板４
０３は上記実施形態で示した方法により作製されるいずれのものも適用可能である。
【００６６】
次いで、下地絶縁膜上に半導体層４０５を形成する。半導体層４０５は、非晶質構造を
有する半導体膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法
、またはスパッタ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結
晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導
体膜を所望の形状にパターニングして形成する。この半導体層４０５の厚さは２０〜１０
０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定は
ないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１）
）合金などで形成すると良い。本実施例では、低温で成膜が可能なスパッタ法を用いて非
晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザ
ー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキ
シマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００６７】
また、半導体層４０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物
元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６８】
次いで、半導体層４０５を覆うゲート絶縁膜４０６を形成する。ゲート絶縁膜４０６は
プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含
む絶縁膜で形成する。本実施例では、低温で成膜が可能なスパッタ法を用いて酸化シリコ
ン膜を形成した。（図４（Ａ））
【００６９】
次いで、ゲート絶縁膜４０６上に導電層４０８を形成する。導電層４０８は、導電膜を公
知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法
等）により成膜した後、マスク４０７を用いて所望の形状にパターニングして形成する。
導電層４０８の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ば
れた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい
。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を
用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。本実施例では、低温で成膜が可
能なスパッタ法を用いてＷ膜を成膜し、パターニングした。導電層４０８の端部はテーパ
ー状に形成する。エッチング条件は適宣決定すれば良いが、例えば、Ｗの場合にはＣＦ4
とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好にエッチングするこ
とができる。
【００７０】
次いで、図４（Ｂ）に示すように、自己整合的にソース及びドレイン領域を形成する不
純物領域（ｐ＋領域）４０９を形成する。この不純物領域（ｐ＋領域）
４０９はイオンドープ法により形成し、ボロンに代表される周期律表第１３族の元素をド
ーピングする。不純物領域（ｐ＋領域）４０９の不純物濃度は、１×１０20〜２×１０21
／ｃｍ3の範囲となるようにする。
【００７１】
次に、図４（Ｃ）に示すように導電層４０８の端部が後退するようにエッチングして導
電層４１０を形成する。本実施例の構造ではこれをゲート電極とする。
ゲート電極の形成には２回のエッチング工程を用いるが、そのエッチング条件は適宣決定
されるものである。例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバ
イアスすることにより良好に端部がテーパー形状に加工することができる。また、ＣＦ4
とＣｌ2に酸素を混合させることにより、下地と選択性良く、Ｗの異方性エッチングエッ
チングをすることができる。
【００７２】
その後、図４（Ｄ）に示すように、導電層４１０をマスクとしてｐ型の不純物（アクセプ
タ）をドーピングし、自己整合的に不純物領域（ｐ−領域）４１１を形成する。不純物領
域（ｐ−領域）４１１の不純物濃度は、１×１０17〜２×１０19／ｃｍ3の範囲となるよ
うにする。
【００７３】
その後、スパッタ法またはプラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸
化シリコン膜により層間絶縁膜４１３を形成する。また、添加された不純物元素は活性化
のために３５０〜５００℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技
術を用いて不純物領域（ｐ＋領域）に達するコンタクトホールを形成した後、ソース電極
またはドレイン電極４１４を形成しＴＦＴを得る。
【００７４】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してｐチャネル型ＴＦＴが
完成する。（図４（Ｅ））
【００７５】
半導体層にはチャネル形成領域４１２、不純物領域（ｐ−領域）で形成されるＬＤＤ（
Lightly Doped Drain）領域４１１、不純物領域（ｐ＋領域）で形成されるソースまたは
ドレイン領域４０９が形成されている。ここでは、ｐチャネル型ＴＦＴをＬＤＤ構造で示
したが、勿論シングルドレインや、或いはＬＤＤがゲート電極とオーバーラップした構造
で作製することもできる。本実施例で示すｐチャネル型ＴＦＴを用いて基本論理回路を構
成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、
γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形
成しうる。例えば、ＥＬ表示装置の駆動回路を全てｐチャネル型ＴＦＴで構成することも
可能である。
【００７６】
また、本実施例は実施例１と組み合わせることが可能である。  
【実施例３】
【００７７】
本実施例は、ｎチャネル型ＴＦＴを作製する例であり、図５を用いて説明する。なお、
図４（Ａ）と図５（Ａ）は同一であるため、同じ符号を用い、ここでは作製工程の説明を
省略する。
【００７８】
実施例２に従って図５（Ａ）の状態を得た後、光露光プロセスによりレジストによるマ
スク４１５を形成し、半導体膜４０５にイオン注入またはイオンドープ法によりｎ型の不
純物（ドナー）をドーピングする。（図５（Ｂ））作製される不純物領域（ｎ−領域）４
１６において、ドーピングされる濃度は１×１０17〜２×１０19／ｃｍ3の範囲となるよ
うにする。
【００７９】
次いで、絶縁膜４０６上には、タンタル、タングステン、チタン、アルミニウム、モリ
ブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極４１７
を形成する。（図５（Ｃ））ゲート電極４１７の一部は不純物領域（ｎ−領域）４１６と
ゲート絶縁膜を介して一部が重なるように形成する。
【００８０】
その後、図５（Ｄ）に示すように、ゲート電極４１７をマスクとしてｎ型の不純物（ド
ナー）をドーピングし、自己整合的に不純物領域（ｎ＋領域）４１８を形成する。不純物
領域（ｎ＋領域）４１８の不純物濃度は、１×１０17〜２×１０19／ｃｍ3の範囲となる
ようにする。
【００８１】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜によ
り層間絶縁膜４１９を形成する。また、添加された不純物元素は活性化のために３５０〜
５００℃の加熱処理またはレーザー光の照射を行う。さらに、公知の技術を用いて不純物
領域（ｎ＋領域）に達するコンタクトホールを形成した後、ソース電極またはドレイン電
極４２０を形成しＴＦＴを得る。
【００８２】
最後に公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴが
完成する。（図５（Ｅ））
【００８３】
半導体層にはチャネル形成領域４１９、不純物領域（ｎ−領域）で形成されるＬＤＤ（
Lightly Doped Drain）領域４１６、不純物領域（ｎ＋領域）で形成されるソースまたは
ドレイン領域４１８が形成されている。また、ＬＤＤ領域４１６はゲート電極４１７とオ
ーバーラップして形成され、ドレイン端における電界の集中を緩和して、ホットキャリア
による劣化を防いでいる。勿論シングルドレインや、ＬＤＤ構造でｎチャネル型ＴＦＴを
作製することもできる。本実施例で示すｎチャネル型ＴＦＴを用いて基本論理回路を構成
したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ
補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成
しうる。
例えば、ＥＬ表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である
。
【００８４】
また、本実施例は実施例１と組み合わせることが可能である。  
【実施例４】
【００８５】
本実施例は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭ
ＯＳ回路を作製する例であり、図６、図７を用いて説明する。
【００８６】
実施例２に従って、第１固定基板と第１接着層（分離層）で貼りつけた素子形成基板上
に下地絶縁膜を形成した後、半導体層５０１、５０２を形成する。（図６（Ａ））
【００８７】
次いで、スパッタ法によりゲート絶縁膜５０３と第１導電膜５０４と第２導電膜５０５
を形成する。（図６（Ｂ））本実施例では、第１導電膜５０４を窒化タンタルまたはチタ
ンで５０〜１００ｎｍの厚さに形成し、第２導電膜５０５をタングステンで１００〜３０
０ｎｍの厚さに形成する。
【００８８】
次に図６（Ｃ）に示すように、レジストによるマスク５０６を形成し、ゲート電極を形
成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩ
ＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッ
チング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行
う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実
質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン
膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングするこ
とができる。
【００８９】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電
圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５
°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするために
は、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒
化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理に
より、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうし
て、第１のエッチング処理により第１導電膜と第２導電膜から成る第１形状の導電層５０
７、５０８（第１の導電層５０７ａ、５０８ａと第２導電層５０７ｂ、５０８ｂ）を形成
する。５０９はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０
ｎｍ程度エッチングされ薄くなる。
【００９０】
そして、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図６
（Ｄ））その方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件
はドーズ量を１×１０13〜５×１０14／ｃｍ2として行う。ｎ型を付与する不純物元素と
して１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合
、第１形状の導電層５０７、５０８はドーピングする元素に対してマスクとなり、加速電
圧を適宣調節（例えば、２０〜６０ｋｅＶ）して、ゲート絶縁膜５０９を通過した不純物
元素により不純物領域（ｎ＋領域）５２０、５２１を形成する。例えば、不純物領域（ｎ
＋領域）におけるリン（Ｐ）濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるように
する。
【００９１】
さらに図７（Ａ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチ
ング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル
型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板
側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチ
ング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜
を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させる
ようにする。こうして、第２形状の導電層５１２、５１３（第１の導電膜５１２ａ、５１
３ａと第２の導電膜５１２ｂ、５１３ｂ）を形成する。５１６はゲート絶縁膜であり、第
２の形状の導電層５１２、５１３で覆われない領域はさらに２０〜５０ｎｍ程度エッチン
グされて膜厚が薄くなる。
【００９２】
そして、図７（Ｂ）に示すように第２のドーピング処理を行う。第１のドーピング処理
よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例
えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、図６
（Ｄ）で島状半導体膜に形成された第１の不純物領域の内側に不純物領域を形成する。ド
ーピングは、第２の導電膜５１２ｂ、５１３ｂを不純物元素に対するマスクとして用い、
第１の導電膜５１２ａ、５１２ａの下側の領域に不純物元素が添加されるようにドーピン
グする。こうして、第１の導電膜５１２ａ、５１３ａと重なる不純物領域（ｎ−領域）５
１４、５１５が形成される。この不純物領域は、第２の導電層５１２ａ、５１３ａがほぼ
同じ膜厚で残存していることから、第２の導電層に沿った方向における濃度差は小さく、
１×１０17〜１×１０19／ｃｍ3の濃度で形成する。
【００９３】
そして、図７（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜３４６
のエッチング処理を行う。その結果、第２の導電膜もエッチングされ、端部が後退して小
さくなり、第３形状の導電層５１７、５１８が形成される。図中で５１９は残存するゲー
ト絶縁膜である。
【００９４】
そして、図７（Ｃ）に示すように、レジストによるマスク５２０を形成し、ｐチャネル
型ＴＦＴを形成する島状半導体層５０１にｐ型の不純物（アクセプタ）
をドーピングする。典型的にはボロン（Ｂ）を用いる。不純物領域（ｐ＋領域）
５２１、５２２の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有す
るリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
【００９５】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。第３形状の導電層
５１７、５１８はゲート電極となる。その後、図７（Ｄ）に示すように、窒化シリコン膜
または酸化窒化シリコン膜から成る保護絶縁膜５２３をプラズマＣＶＤ法で形成する。そ
して導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化
する工程を行う。
【００９６】
さらに、窒化シリコン膜５２４を形成し、水素化処理を行う。その結果、窒化シリコン膜
５２４中の水素が島状半導体層中に拡散させることで水素化を達成することができる。
【００９７】
層間絶縁膜５２５は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、
プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シ
リコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが
望ましい。
【００９８】
次いで、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）
、タンタル（Ｔａ）などを用いて、ソース配線またはドレイン配線５２６〜５２８を形成
する。
【００９９】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣ
ＭＯＳ回路を得ることができる。
【０１００】
ｐチャネル型ＴＦＴにはチャネル形成領域５３０、ソース領域またはドレイン領域とし
て機能する不純物領域５２１、５２２を有している。
【０１０１】
ｎチャネル型ＴＦＴにはチャネル形成領域５３１、第３形状の導電層から成るゲート電
極５１８と重なる不純物領域５１５ａ（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲー
ト電極の外側に形成される不純物領域５１５ｂ（ＬＤＤ領域）
とソース領域またはドレイン領域として機能する不純物領域５１６を有している。
【０１０２】
このようなＣＭＯＳ回路は、アクティブマトリクス型のＥＬ表示装置の駆動回路を形成
することを可能とする。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル
型ＴＦＴは、画素部を形成するトランジスタに応用することができる。
【０１０３】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑
なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも
構成することができ、さらにはメモリやマイクロプロセッサをも形成することが可能であ
る。
【０１０４】
また、本実施例は実施例１と組み合わせることが可能である。  
【実施例５】
【０１０５】
実施例３に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５
族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボ
ロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けること
ができる。
【０１０６】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメ
ント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント
型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）が
ある。
【０１０７】
ここでＥＥＭＯＳ回路の例を図８（Ａ）に、ＥＤＭＯＳ回路の例を図８（Ｂ）に示す。図
８（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以
下、Ｅ型ＮＴＦＴという）である。また、図８（Ｂ）において、３３はＥ型ＮＴＦＴ、３
４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１０８】
なお、図８（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）
であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の
電源線（接地電源線）としても良い。
【０１０９】
さらに、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（Ｂ）に示したＥＤＭＯＳ回
路を用いてシフトレジスタを作製した例を図９に示す。図９において、４０、４１はフリ
ップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２の
ゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転
したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回
路であり、図９（Ｂ）に示すように、図８（Ａ）に示したＥＥＭＯＳ回路もしくは図８（
Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、ＥＬ表示装置の駆動回路を全てｎチ
ャネル型ＴＦＴで構成することも可能である。
【０１１０】
また、本実施例は実施例１または実施例３と組み合わせることが可能である。  
【実施例６】
【０１１１】
ここでは、上記実施例２〜５で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス
）表示装置を作製した例について図１０〜図１３を用い、以下に説明する。
【０１１２】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前
の状態）を図１０に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素
部には一つの画素を示す。このＣＭＯＳ回路は実施例４に従えば得ることができる。
【０１１３】
図１０において、６０１は第１固定基板、６０２は第１接着層、６０３は素子形成基板
であり、その上にはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴからなる駆動回路６０４、
ｐチャネル型ＴＦＴからなるスイッチングＴＦＴおよびｎチャネル型ＴＦＴからなる電流
制御ＴＦＴとが形成されている。また、本実施例では、ＴＦＴはすべてトップゲート型Ｔ
ＦＴで形成されている。
【０１１４】
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの説明は実施例４を参照すれば良いので
省略する。また、スイッチングＴＦＴはソース領域およびドレイン領域の間に二つのチャ
ネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのｐチャネ
ル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実
施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシン
グルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１１５】
また、電流制御ＴＦＴのドレイン領域６０６の上には第２層間絶縁膜６０８が設けられる
前に、第１層間絶縁膜６０７にコンタクトホールが設けられている。これは第２層間絶縁
膜６０８にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。
第２層間絶縁膜６０８にはドレイン領域６０６に到達するようにコンタクトホールが形成
され、ドレイン領域６０６に接続された画素電極６０９が設けられている。画素電極６０
９はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素
を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合
物からなる導電膜を用いる。
【０１１６】
次に、６１３は画素電極６０９の端部を覆うように設けられた絶縁膜であり、本明細書
中ではバンクと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い
。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×
１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成
膜時の絶縁破壊を抑えることができる。
【０１１７】
また、ＥＬ素子６１０は画素電極（陰極）６０９、ＥＬ層６１１および陽極６１２から
なる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。
酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を
用いれば良い。
【０１１８】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層
、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０１１９】
なお、ここでは図示しないが陽極６１２を形成した後、ＥＬ素子６１０を完全に覆うよう
にしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭
素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしく
は組み合わせた積層で用いる。
【０１２０】
次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後、実施の形態
および実施例１に示したようにレーザー照射により第１固定基板６０１を分離した。その
後のＥＬ表示装置について図１１（Ａ）、（Ｂ）を用いて説明する。
【０１２１】
図１１（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図１１（Ｂ）は図１
１（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１は画素部、７０２は
ソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５
は第１シール材、７０６は第２シール材である。
【０１２２】
なお、７０８はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を
伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキッ
ト）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示さ
れていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い
。
【０１２３】
次に、断面構造について図１１（Ｂ）を用いて説明する。絶縁体７００（素子形成基板６
０３に相当）の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電
流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画
素により形成される。また、ソース側駆動回路７０９はｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体７００には偏
光板（代表的には円偏光板）を貼り付けても良い。
【０１２４】
また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層
７１３およびＥＬ素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線とし
ても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに
、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示し
ない）で覆われている。
【０１２５】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材
７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。
そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール
材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内
部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１２６】
なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモン
ドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここで
は図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に
保護する役割をもつ。
【０１２７】
また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シー
ル材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いる
ことができる。
【０１２８】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断す
ることができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入するこ
とを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１２９】
また、本実施例は実施例１と組み合わせることが可能である。  
【実施例７】
【０１３０】
本実施例では、実施例６で得られるＥＬ表示装置において、画素部のさらに詳細な上面
構造を図１２（Ａ）に、回路図を図１２（Ｂ）に示す。図１２（Ａ）及び図１２（Ｂ）で
は共通の符号を用いるので互いに参照すれば良い。
【０１３１】
スイッチング用ＴＦＴ８０２のソースはソース配線８１５に接続され、ドレインはドレイ
ン配線８０５に接続される。また、ドレイン配線８０５は電流制御用ＴＦＴ８０６のゲー
ト電極８０７に電気的に接続される。また、電流制御用ＴＦＴ８０６のソースは電流供給
線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。ま
た、ドレイン配線８１７は点線で示される画素電極（陰極）８１８に電気的に接続される
。
【０１３２】
このとき、８１９で示される領域には保持容量が形成される。保持容量８１９は、電流供
給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示
せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶
縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用
いることが可能である。
【０１３３】
また、本実施例は実施例１または実施例６と組み合わせることが可能である。  
【実施例８】
【０１３４】
本実施例では実施例６または実施例７に示したＥＬ表示装置の回路構成例を図１３に示
す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソー
ス側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本
明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称
である。
【０１３５】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）
９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ
）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側
駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０１３６】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子
が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接
続されていることが好ましい。
【０１３７】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例２〜４で得られる
ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されている。
【０１３８】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさら
にゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有して
おり、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような
構成とする。
【０１３９】
また、本実施例は実施例１、実施例６または実施例７と組み合わせることが可能である
。  
【実施例９】
【０１４０】
本実施例では、画素部及び駆動回路に使用するＴＦＴを全て逆スタガ型ＴＦＴで構成し
たＥＬ表示装置の例を図１４に示す。
【０１４１】
図１４において、１００１は第１固定基板、１００２は第１接着層、１００３は素子形
成基板であり、まず、実施の形態に従い、第１固定基板１００１と第１接着層１００２（
分離層）で貼りつけた素子形成基板１００３を用意する。なお、必要があれば素子形成基
板上に下地絶縁膜を形成してもよい。
【０１４２】
次いで、素子形成基板１００３上に単層構造または積層構造を有するゲート配線（ゲー
ト電極含む）１００４を形成する。ゲート配線１２の形成手段としては熱ＣＶＤ法、プラ
ズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等を用いて１０〜１０００ｎｍ、好
ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で
形成する。また、ゲート配線１２の材料としては、導電性材料または半導体材料を主成分
とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タン
グステン）、クロム（Ｃｒ）等の高融点金属材料、これら金属材料とシリコンとの化合物
であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材
料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構
造であれば特に限定されることなく用いることができる。
【０１４３】
次いで、ゲート絶縁膜１００５を形成する。
【０１４４】
次いで、非晶質半導体膜を成膜する。次いで、非晶質半導体膜のレーザー結晶化処理を
行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニン
グして半導体層を形成する。次いで、半導体層上に絶縁層１００６を形成する。この絶縁
層１００６は不純物元素の添加工程時にチャネル形成領域を保護する。
【０１４５】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不
純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やド
レイン領域を形成する不純物領域を形成する。
【０１４６】
その後、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸
化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を
行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、３５０℃以下
の加熱処理で活性化を行ってもよい。
【０１４７】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホール
を形成した後、ソース電極またはドレイン電極を形成して逆スタガ型のＴＦＴを得る。
【０１４８】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴ
及びｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素プ
ラズマを用いて水素化処理を行った。
【０１４９】
次いで、スパッタ法により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸
化シリコン膜により第１層間絶縁膜１００７を形成する。次いで、公知の技術を用いて画
素部のドレイン領域１０００に達するコンタクトホールを形成した後、第２層間絶縁膜１
００８を形成する。次いで、公知の技術を用いて画素部のドレイン領域１０００に達する
コンタクトホールを形成した後、画素電極１００９を形成する。次いで、画素電極の両端
にバンク１０１０を形成し、画素電極上にＥＬ層１０１１およびＥＬ素子１０１２の陽極
１０１３を形成する。
【０１５０】
図１４において、素子形成基板上にはＮチャネル型ＴＦＴ１０１４、Ｐチャネル型ＴＦ
Ｔ１０１５からなる駆動回路、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ１０１６
およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１０１７が形成されている。また、本
実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１５１】
また、スイッチングＴＦＴ１０１６はソース領域およびドレイン領域の間に二つのチャ
ネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのＰチャネ
ル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実
施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシン
グルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１５２】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）
で覆うことが好ましい。
【０１５３】
以降の工程は、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後
、第１接着層１００２にレーザーを照射して第１固定基板１００１を分離して、発光装置
が完成する。
【０１５４】
なお、本実施例は、実施例１、実施例７、または実施例８と自由に組み合わせることが
可能である。  
【実施例１０】
【０１５５】
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＮチャネル型ＴＦＴで構成
したＥＬ表示装置の例を図１５に示す。
【０１５６】
図１５において、１１０１は第１固定基板、１１０２は第１接着層、１１０３は素子形
成基板であり、まず、実施の形態に従い、第１固定基板１１０１と第１接着層１１０２（
分離層）で貼りつけた素子形成基板１１０３上に下地絶縁膜を形成する。
【０１５７】
下地絶縁膜上にはＮチャネル型ＴＦＴ１１０４、Ｎチャネル型ＴＦＴ１１０５からなる
駆動回路、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１１０６およびＮチャネル型
ＴＦＴからなる電流制御ＴＦＴ１１０７が形成されている。なお、Ｎチャネル型ＴＦＴの
説明は実施例３を参照すれば良いので省略する。また、ＥＬ素子１１０８の説明は実施例
６を参照すれば良いので省略する。
【０１５８】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）
で覆うことが好ましい。
【０１５９】
また、図１５の状態を得た後、実施例６の工程に従って、第２接着層で第２固定基板を
貼り合わせた後、第１接着層１１０２にレーザーを照射して第１固定基板１１０１を分離
して、発光装置が完成すればよい。
【０１６０】
Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することに
より画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従
って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよ
びスループットを大幅に向上させることができ、製造コストを低減することが可能となる
。
【０１６１】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチッ
プとする場合にも本実施例は実施できる。
【０１６２】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴお
よびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０１６３】
なお、本実施例は、実施例１、実施例３、実施例５、実施例７、または実施例８と自由
に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが
特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。  
【実施例１１】
【０１６４】
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成
したＥＬ表示装置の例を図１６に示す。
【０１６５】
図１６において、１２０１は第１固定基板、１２０２は第１接着層、１２０３は素子形成
基板であり、まず、実施の形態に従い、第１固定基板１２０１と第１接着層１２０２（分
離層）で貼りつけた素子形成基板１２０３上に下地絶縁膜を形成する。
【０１６６】
その上にはＮチャネル型ＴＦＴ１２０４、Ｎチャネル型ＴＦＴ１２０５からなる駆動回
路、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１２０６およびＮチャネル型ＴＦＴ
からなる電流制御ＴＦＴ１２０７が形成されている。なお、Ｎチャネル型ＴＦＴの説明は
実施例２を参照すれば良いので省略する。
【０１６７】
本実施例では、電流制御ＴＦＴ１２０７の上には層間絶縁膜１２０８、１２０９が形成
され、その上に電流制御ＴＦＴ１２０７のドレインと電気的に接続する画素電極１２１０
が形成される。本実施例では、仕事関数の大きい透明導電膜からなる画素電極１２１０が
ＥＬ素子の陽極として機能する。
【０１６８】
そして、実施例６と同様に画素電極１２１０の上にはバンク１２１１が形成される。
【０１６９】
次ぎに、画素電極１２１０の上にはＥＬ層１２１２が形成される。そのＥＬ層１２１２
の上には周期表の１族または２族に属する元素を含む導電膜からなる陰極１２１３が設け
られる。こうして、画素電極（陽極）１２１０、ＥＬ層１２１２及び陰極１２１３からな
るＥＬ素子１２１４が形成される。
【０１７０】
さらに、画素部及び駆動回路に含まれる素子は全てパッシベーション膜（図示しない）
で覆うことが好ましい。
【０１７１】
但し、本実施例は実施例６、実施例９及び実施例１０とはＥＬ素子からの光の放射方向
が異なり、素子形成基板は透明でなければならない。
【０１７２】
以降の工程は、実施例６の工程に従って、第２接着層で第２固定基板を貼り合わせた後
、第１接着層１２０２にレーザーを照射して第１固定基板１２０１を分離して、発光装置
が完成する。
【０１７３】
なお、本実施例は、実施例１、実施例２、実施例６、実施例７、または実施例８と自由
に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが
特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。  
【実施例１２】
【０１７４】
本実施例では、一般的なシフトレジスタの代わりに図４に示すようなＰチャネル型ＴＦ
Ｔを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図１７はゲート側駆動
回路の例である。
【０１７５】
図１７において、１３００がゲート側駆動回路のデコーダ、１３０１がゲート側駆動回
路のバッファ部である。
【０１７６】
まずゲート側デコーダ１３００を説明する。まず１３０２はデコーダ１３００の入力信
号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信
号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が
反転した信号）を示している。
【０１７７】
選択線１３０２は図１８のタイミングチャートに示す信号を伝送する。図１８に示すよ
うに、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎ
の周波数は２-(n-1)倍となる。
【０１７８】
また、１３０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１３０３bは第２
段のＮＡＮＤ回路、１３０３cは第ｎ段のＮＡＮＤである。
【０１７９】
また、ＮＡＮＤ回路１３０３a〜１３０３cは、Ｐチャネル型ＴＦＴ１３０４〜１３０９
が組み合わされてＮＡＮＤ回路を形成している。
【０１８０】
また、ＮＡＮＤ回路１３０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼
ぶ）のいずれかに接続されたゲートを有するＰチャネル型ＴＦＴ１３０４〜１３０６は、
互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１３１０に接続され
、共通のドレインとして出力線１３１１に接続されている。
【０１８１】
次に、バッファ１３０１はＮＡＮＤ回路１３０３a〜１３０３cの各々に対応して複数の
バッファ１３１３a〜１３１３cにより形成されている。但しバッファ１３１３a〜１３１
３cはいずれも同一構造で良い。また、バッファ１３１３a〜１３１３cは一導電型ＴＦＴ
としてＰチャネル型ＴＦＴ１３１４〜１３１６を用いて形成される。
【０１８２】
また、Ｐチャネル型ＴＦＴ１３１６はリセット信号線（Reset）をゲートとし、正電源
線１３１９をソースとし、ゲート配線１３１８をドレインとする。なお、接地電源線１３
１７は負電源線（但し画素のスイッチング素子として用いるＰチャネル型ＴＦＴがオン状
態になるような電圧を与える電源線）としても構わない。
【０１８３】
次に、ソース側駆動回路の構成を図１９に示す。図１９に示すソース側駆動回路はデコ
ーダ１４０１、ラッチ１４０２およびバッファ１４０３を含む。なお、デコーダ１４０１
およびバッファ１４０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省
略する。
【０１８４】
図１９に示すソース側駆動回路の場合、ラッチ１４０２は第１段目のラッチ１４０４お
よび第２段目のラッチ１４０５からなる。また、第１段目のラッチ１４０４および第２段
目のラッチ１４０５は、各々ｍ個のＰチャネル型ＴＦＴ１４０６a〜１４０６cで形成され
る複数の単位ユニット１４０７を有する。
【０１８５】
そして、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cのソースは各々ビデオ信号線（Ｖ１
、Ｖ２…Ｖｋ）１４０９に接続される。出力線１４０８に負電圧が加えられると一斉にＰ
チャネル型ＴＦＴ１４０６a〜１４０６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号は、Ｐチャネル型ＴＦＴ１４０６
a〜１４０６cの各々に接続されたコンデンサ１４１０a〜１４１０cに保持される。
【０１８６】
また、第２段目のラッチ１４０５も複数の単位ユニット１４０７bを有し、単位ユニッ
ト１４０７bはｍ個のＰチャネル型ＴＦＴ１４１１a〜１４１１cで形成される。Ｐチャネ
ル型ＴＦＴ１４１１a〜１４１１cのゲートはすべてラッチ信号線１４１２に接続され、ラ
ッチ信号線１４１２に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４１１a〜１４
１１cがオン状態となる。
【０１８７】
その結果、コンデンサ１４１０a〜１４１０cに保持されていた信号が、Ｐチャネル型Ｔ
ＦＴ１４１１a〜１４１１cの各々に接続されたコンデンサ１４１３a〜１４１３cに保持さ
れると同時にバッファ３０３へと出力される。そして、バッファを介してソース配線１４
１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択
されることになる。
【０１８８】
以上のように、Ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を
形成することにより画素部および駆動回路をすべてＰチャネル型ＴＦＴで形成することが
可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程
の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減するこ
とが可能となる。
【０１８９】
なお、本実施例は、実施例１、実施例２、実施例６、実施例７、または実施例８、実施
例１１と自由に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦ
Ｔを用いたが特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることも
できる。  
【実施例１３】
【０１９０】
本実施例では、一般的なシフトレジスタの代わりに図５に示すようなＮチャネル型ＴＦ
Ｔを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図２０はゲート側駆動
回路の例である。
【０１９１】
図２０において、１５００がゲート側駆動回路のデコーダ、１５０１がゲート側駆動回
路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化さ
れた部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す
。
【０１９２】
まずゲート側デコーダ１５００を説明する。まず１５０２はデコーダ１５００の入力信
号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信
号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が
反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１９３】
選択線１５０２は図２１のタイミングチャートに示す信号を伝送する。図２１に示すよ
うに、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎ
の周波数は２-(n-1)倍となる。
【０１９４】
また、１５０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１５０３bは第２
段のＮＡＮＤ回路、１５０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の
本数分が必要であり、ここではｎ個が必要となる。即ち、本実施例ではデコーダ１５００
が複数のＮＡＮＤ回路からなる。
【０１９５】
また、ＮＡＮＤ回路１５０３a〜１５０３cは、Ｎチャネル型ＴＦＴ１５０４〜１５０９
が組み合わされてＮＡＮＤ回路を形成している。また、Ｎチャネル型ＴＦＴ１５０４〜１
５０９の各々のゲートは選択線１５０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎ
バー）のいずれかに接続されている。
【０１９６】
また、ＮＡＮＤ回路１５０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼
ぶ）のいずれかに接続されたゲートを有するＮチャネル型ＴＦＴ１５０４〜１５０６は、
互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１５１０に接続され
、共通のドレインとして出力線１５１１に接続されている。
【０１９７】
本実施例において、ＮＡＮＤ回路は直列に接続されたｎ個のＮチャネル型ＴＦＴおよび
並列に接続されたｎ個のＮチャネル型ＴＦＴを含む。
【０１９８】
次に、バッファ部１５０１はＮＡＮＤ回路１５０３a〜１５０３cの各々に対応して複数
のバッファ１５１３a〜１５１３cにより形成されている。但しバッファ１５１３a〜１５
１３cはいずれも同一構造で良い。
【０１９９】
また、バッファ１５１３a〜１５１３cはＮチャネル型ＴＦＴ１５１４〜１５１６を用い
て形成される。
【０２００】
本実施例において、バッファ１５１３a〜１５１３cは第１のＮチャネル型ＴＦＴ（Ｎチ
ャネル型ＴＦＴ１５１４）および第１のＮチャネル型ＴＦＴに直列に接続され、且つ、第
１のＮチャネル型ＴＦＴのドレインをゲートとする第２のＮチャネル型ＴＦＴ（Ｎチャネ
ル型ＴＦＴ１５１５）を含む。
【０２０１】
また、Ｎチャネル型ＴＦＴ１５１６（第３のＮチャネル型ＴＦＴ）はリセット信号線（
Reset）をゲートとし、負電源線（ＶDL）１５１９をソースとし、ゲート配線１５１８を
ドレインとする。なお、負電源線（ＶDL）１５１９は接地電源線（ＧＮＤ）としても構わ
ない。
【０２０２】
なお、Ｎチャネル型ＴＦＴ１５１６は正電圧が加えられたゲート配線１５１８を強制的
に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１５１８の
選択期間が終了したら。リセット信号を入力してゲート配線１５１８に負電圧を加える。
但しＮチャネル型ＴＦＴ１５１６は省略することもできる。
【０２０３】
次に、ソース側駆動回路の構成を図２２に示す。図２２に示すソース側駆動回路はデコ
ーダ１５２１、ラッチ１５２２およびバッファ部１５２３を含む。
【０２０４】
図２２に示すソース側駆動回路の場合、ラッチ１５２２は第１段目のラッチ１５２４お
よび第２段目のラッチ１５２５からなる。また、第１段目のラッチ１５２４および第２段
目のラッチ１５２５は、各々ｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６cで形成され
る複数の単位ユニット１５２７を有する。デコーダ１５２１からの出力線１５２８は単位
ユニット１５２７を形成するｍ個のＮチャネル型ＴＦＴ１５２６a〜１５２６cのゲートに
入力される。なお、ｍは任意の整数である。
【０２０５】
そして、Ｎチャネル型ＴＦＴ１５２６a〜１５２６cのソースは各々ビデオ信号線（Ｖ１
、Ｖ２…Ｖｋ）１５２９に接続される。即ち、出力線１５２８に正電圧が加えられると一
斉にＮチャネル型ＴＦＴ１５２６a〜１５２６cがオン状態となり、各々に対応するビデオ
信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｎチャネル型ＴＦＴ１
５２６a〜１５２６cの各々に接続されたコンデンサ１５３０a〜１５３０cに保持される。
【０２０６】
また、第２段目のラッチ１５２５も複数の単位ユニット１５２７bを有し、単位ユニッ
ト１５２７bはｍ個のＮチャネル型ＴＦＴ１５３１a〜１５３１cで形成される。Ｎチャネ
ル型ＴＦＴ１５３１a〜１５３１cのゲートはすべてラッチ信号線１５３２に接続され、ラ
ッチ信号線１５３２に負電圧が加えられると一斉にＮチャネル型ＴＦＴ１５３１a〜１５
３１cがオン状態となる。
【０２０７】
その結果、コンデンサ１５３０a〜１５３０cに保持されていた信号が、Ｎチャネル型Ｔ
ＦＴ１５３１a〜１５３１cの各々に接続されたコンデンサ１５３３a〜１５３３cに保持さ
れると同時にバッファ１５２３へと出力される。そして、バッファを介してソース配線１
５３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選
択されることになる。
【０２０８】
以上のように、Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を
形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが
可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程
の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減するこ
とが可能となる。
【０２０９】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチッ
プとする場合にも本実施例は実施できる。
【０２１０】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴお
よびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０２１１】
なお、本実施例は、実施例１、実施例３、実施例５、実施例７、または実施例８と自由
に組み合わせることが可能である。また、本実施例ではトップゲート型ＴＦＴを用いたが
特に限定されず、実施例９に示したような逆スタガ型ＴＦＴを用いることもできる。  
【実施例１４】
【０２１２】
素子形成基板としては、金属基板、例えばステンレス基板を用いることもできる。本実
施例は、その場合の例を以下に示す。
【０２１３】
本実施例では、実施例１の素子形成基板として、ステンレス基板（厚さ１０〜２００μ
ｍ）を用いる。まず、実施の形態に従って第１固定基板とステンレス基板とを第１接着層
で貼り合わせる。
【０２１４】
以降は、実施例１に従って、ステンレス基板からなる素子形成基板上に下地絶縁膜を形
成して必要な素子を形成すればよい。なお、実施例１とは異なり、耐熱性が高いステンレ
ス基板を用いているため、実施例１よりも高い温度（約５００℃以下）でのプロセスを使
用してＴＦＴを作製することができる。
【０２１５】
そして、第１固定基板を分離する際、ステンレス基板を用いているため、レーザー光を
照射しても素子形成基板上に形成された素子に全く影響を与えることなく第１固定基板分
離することができる。
【０２１６】
また、ステンレス基板は遮光性を有しているため、本実施例の発光装置は、上方出射の発
光装置となる。
【０２１７】
薄い金属基板（厚さ１０〜２００μｍ）を用いることによって軽量化、薄型化が図れる
とともに可撓性を有する発光装置を得ることができる。また、金属基板を用いているため
、素子基板上に形成されたＴＦＴ素子の放熱効果が得られる。
【０２１８】
また、本実施例は、実施例１乃至１３のいずれか一と自由に組み合わせることが可能で
ある。  
【実施例１５】
【０２１９】
本願発明を実施して形成された駆動回路や画素部は様々な電気光学装置（アクティブマ
トリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマ
トリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示
部に組み込んだ電子機器全てに本願発明を実施できる。
【０２２０】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレ
イ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピ
ュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げ
られる。それらの一例を図２４及び図２５に示す。
【０２２１】
図２４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表
示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２０
０３やその他の駆動回路に適用することができる。
【０２２２】
図２４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０
３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表
示部２１０２やその他の駆動回路に適用することができる。
【０２２３】
図２４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、
カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
本発明は表示部２２０５やその他の駆動回路に適用できる。
【０２２４】
図２４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム
部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができ
る。
【０２２５】
図２４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレー
ヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、
操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に
適用することができる。
【０２２６】
図２４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３
、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２や
その他の駆動回路に適用することができる。
【０２２７】
図２５（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を
音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用す
ることができる。
【０２２８】
図２５（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の駆動回路に適用することができる。
【０２２９】
図２５（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０２３０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜１４のどのような組み合わせか
らなる構成を用いても実現することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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