(57)【特許請求の範囲】
【請求項１】
多数のセルによって構成されるＬＳＩの設計データに基づいて、レイアウトパターンを表示するＬＳＩのレイアウトパターン表示装置であって、
個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、
複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、
前記セル構成データ格納部および前記ブロック構成データ格納部に対してデータを入力する設計データ入力部と、
前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定部と、
個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、
前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成部と、
前記セル構成データおよび前記ブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、前記セル枠および前記端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示部と、
前記レイアウトパターン表示部に対して、画像の表示態様を指示する表示態様指示部と、
レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を認識する等電位追跡部と、
を備え、
前記条件設定部が、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を等電位追跡条件として設定する機能を有し、
前記表示態様指示部が、レイアウトパターン上の特定の図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を与える機能を有し、
前記等電位追跡部が、前記等電位追跡指示を受けたときに、前記等電位追跡条件に基づいて前記着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行し、
前記レイアウトパターン表示部が、前記着目図形および前記等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を生成し、
前記条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、
前記等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域に前記コンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識し、
前記条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、
前記等電位追跡部が、互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、前記優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項２】
請求項１に記載のレイアウトパターン表示装置において、
ブロックが配置された第１番目〜第（ｎ−１）番目の階層と、セルが配置された第ｎ番目の階層と、を含む全ｎ階層（但し、ｎ≧２）からなる階層構造をもったＬＳＩのレイアウトパターンを取り扱うために、
セル構成データ格納部には、第ｎ番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、
ブロック構成データ格納部には、第ｉ番目（１≦ｉ≦ｎ−１）の階層に所属するブロックについてのブロック構成データとして、ｉ＜ｎ−１の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、ｉ＝ｎ−１の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、
端子図形生成部は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項３】
請求項１または２に記載のレイアウトパターン表示装置において、
セル構成データ格納部が、ｘｙ座標系において、ｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、
セル枠決定部が、ｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形をセル枠として求めることを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項４】
請求項１〜３のいずれかに記載のレイアウトパターン表示装置において、
ブロック構成データ格納部が、セル間配線もしくはブロック間配線を構成する図形をレイヤーごとに収録した配線情報を格納し、
条件設定部が、前記配線情報に含まれるレイヤーの中の特定のレイヤーを考慮配線レイヤーとして設定し、
端子図形生成部が、前記考慮配線レイヤーに収録されている図形のみを考慮して、端子点の決定を行うことを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項５】
請求項１〜４のいずれかに記載のレイアウトパターン表示装置において、
レイアウトパターン表示部が、ディスプレイ装置およびプリンタを有し、表示態様指示部からの指示に基づいて、ディスプレイ画面上もしくはプリンタによる印刷紙面上に画像出力を行うことを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項６】
請求項１〜５のいずれかに記載のレイアウトパターン表示装置において、
表示態様指示部が、表示対象となる画像の範囲を指定する機能を有し、
レイアウトパターン表示部が、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項７】
請求項１〜６のいずれかに記載のレイアウトパターン表示装置において、
端子図形生成部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、前記各交差図形のうち前記セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うことを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項８】
請求項１〜７のいずれかに記載のレイアウトパターン表示装置において、
素子を構成する個々の素子構成領域を認識する領域認識部と、
前記領域認識部が認識した領域に基づいて素子を認識する素子認識部と、
を更に備え、
条件設定部が、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する機能を有し、
前記領域認識部が、前記領域認識条件に基づいて、所定の認識対象セル内の素子構成領域の認識を行い、
前記素子認識部が、前記領域認識部が認識した複数の素子構成領域の接続関係を、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識し、
レイアウトパターン表示部が、素子の認識結果を反映した画像を表示することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項９】
請求項８に記載のレイアウトパターン表示装置において、
条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１０】
請求項８または９に記載のレイアウトパターン表示装置において、
条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールを、素子認識条件として設定することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１１】
請求項１〜１０のいずれかに記載のレイアウトパターン表示装置において、
素子認識部が、等電位追跡部によって互いに等電位であると認識された領域については電気的に接続されたものとして、複数の素子構成領域の接続関係の照合を行うことを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１２】
請求項８〜１１のいずれかに記載のレイアウトパターン表示装置において、
条件設定部が、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、
素子認識部が、前記素子認識条件に基づいて素子の各端子の端子属性を認識し、認識した端子属性を端子図形生成部に伝達し、
前記端子図形生成部が、伝達された端子属性に応じて異なる態様の端子図形を生成し、
レイアウトパターン表示部が、異なる複数種類の端子図形を含む画像を表示することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１３】
請求項１２に記載のレイアウトパターン表示装置において、
端子属性として、入力端子および出力端子の少なくとも２種類を含む属性を用いることを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１４】
請求項１３に記載のレイアウトパターン表示装置において、
端子属性として、更に、電源端子および接地端子を加えた少なくとも４種類を含む属性を用いることを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１５】
請求項１３または１４に記載のレイアウトパターン表示装置において、
等電位追跡部が、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として等電位追跡処理を行うことにより、セル間における等電位図形の認識を行い、
レイアウトパターン表示部が、前記等電位追跡処理の結果を示す画像を生成することを特徴とするＬＳＩのレイアウトパターン表示装置。
【請求項１６】
請求項１〜１５のいずれかに記載のＬＳＩのレイアウトパターン表示装置としてコンピュータを機能させるためのプログラム。
【請求項１７】
多数のセルによって構成されるＬＳＩの設計データに基づいて、レイアウトパターンを表示するＬＳＩのレイアウトパターン表示方法であって、
コンピュータが、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納段階と、
コンピュータが、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納段階と、
コンピュータが、前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定段階と、
コンピュータが、個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定段階と、
コンピュータが、前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成段階と、
コンピュータが、前記セル構成データおよび前記ブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、前記セル枠および前記端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示段階と、
コンピュータが、セル構成データおよびブロック構成データに含まれるレイヤーのうちの導電性レイヤーの情報に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階と、
を有し、
前記レイアウトパターン表示段階において、コンピュータが、前記着目図形および前記等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を表示し、
前記等電位追跡段階において、コンピュータが、
導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を、等電位追跡条件として設定し、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域に前記コンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識し、
更に、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、
互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、前記優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識することを特徴とするＬＳＩのレイアウトパターン表示方法。
【請求項１８】
請求項１７に記載のレイアウトパターン表示方法において、
条件設定段階において、コンピュータが、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定し、
コンピュータが、前記領域認識条件に基づいて、所定の認識対象セル内の素子を構成する個々の素子構成領域を認識する領域認識段階と、
コンピュータが、前記領域認識段階で認識した領域に基づいて、複数の素子構成領域の接続関係を、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識する素子認識段階と、
を更に有し、
レイアウトパターン表示段階で、素子の認識結果を反映した画像を表示することを特徴とするＬＳＩのレイアウトパターン表示方法。
【請求項１９】
請求項１８に記載のレイアウトパターン表示方法において、
条件設定段階において、コンピュータが、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、
素子認識段階において、コンピュータが、前記素子認識条件に基づいて素子の各端子属性を認識し、
端子図形生成段階において、コンピュータが、認識した端子属性に応じて異なる態様の端子図形を生成し、
レイアウトパターン表示段階において、コンピュータが、異なる複数種類の端子図形を含む画像を表示することを特徴とするＬＳＩのレイアウトパターン表示方法。
【請求項２０】
請求項１９に記載のレイアウトパターン表示方法において、
条件設定段階において、コンピュータが、入力端子および出力端子の少なくとも２種類を含む端子属性を設定し、
コンピュータが、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として、この着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を行うことにより、セル間における等電位図形の認識を行い、その結果を表示することを特徴とするＬＳＩのレイアウトパターン表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のセルによって構成されるＬＳＩの設計データに基づいて、レイアウトパターンを表示するＬＳＩのレイアウトパターン表示装置および表示方法に関する。
【背景技術】
【０００２】
ＬＳＩは、多数の回路素子の集合体であり、その設計データには、素子を構成する半導体層、導体層などの領域を示す図形やその配置を示す座標など、膨大な情報が含まれている。このような膨大な情報を効率的に収容するために、ＬＳＩの設計データは、通常、セルを最小単位とした階層構造をもって構築されており、この階層構造をもった設計データを展開することにより、多数の図形を平面上に並べたレイアウトパターンを得ることができる。
【０００３】
ＬＳＩの設計では、このレイアウトパターンをディスプレイ画面上に表示して確認作業や検証作業を行うことが重要である。そのため、ＬＳＩの設計データに基づいて、レイアウトパターンを表示するレイアウトパターン表示装置が従来から利用されている。たとえば、下記の特許文献１には、ＬＳＩの設計データから、所望の一部分のレイアウトパターンを抽出し、これを画面上に表示する装置が開示されている。また、特許文献２には、階層構造をもった設計データに基づいて、ウインドウの内外に異なる階層のレイアウトパターンを展開して表示するレイアウト検証装置が開示されており、レイアウトパターンに対する等電位追跡処理によりネットリストを作成できることが記載されている。
【０００４】
一方、ＬＳＩの設計データから、個々の素子の情報を復元する技術も提案されている。たとえば、下記の特許文献３には、ＬＳＩの設計データに基づいて等電位追跡を行い、個々の素子を認識する技術が開示されており、特許文献４には、レイアウトデータから電子回路を復元した後、冗長な素子を検索して削減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−８３１７２号公報
【特許文献２】特開平４−８５６７５号公報
【特許文献３】特開平４−２６２４６１号公報
【特許文献４】特開平４−８８４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したとおり、ＬＳＩの設計データに基づいてレイアウトパターンを表示する装置は、従来から提案されている。しかしながら、レイアウトパターンは、基本的に、多数の図形を平面上に配置した複雑な図形パターンであり、個々の回路素子を視覚的に認識する用途に利用するには不向きである。また、等電位追跡などの手法により、レイアウトパターン上で等電位となる配線領域を表示することは可能であるが、そのような表示には、素子間の接続関係を示す情報は含まれておらず、単に、等電位となる図形群を表示しているにすぎない。したがって、回路素子間の信号の流れを把握するには不十分である。このように、従来装置によってディスプレイ画面上に表示されたレイアウトパターンに基づいて、視覚的に個々の回路素子を把握し、信号の流れを追ってゆく作業を行うことは、熟練した回路設計者にとっても困難である。
【０００７】
もちろん、ＬＳＩの設計データから、個々の素子の情報を復元する技術を利用すれば、個々の回路素子の接続関係を記載した回路図を得ることができるが、レイアウトパターンと回路図とを対比させながら、個々の素子を把握する繁雑な作業が必要になる。また、レイアウトパターンと回路図との対応関係を容易に把握できるようにするために、レイアウトパターン上にセル端子を示すテキスト情報を付加するような提案もなされているが、それでも、画面に表示されたレイアウトパターン上で直観的に回路素子を認識するには不十分である。
【０００８】
そこで本発明は、レイアウトパターン上で直観的に回路素子を認識することができ、回路素子間の信号の流れを容易に把握することができるＬＳＩのレイアウトパターン表示装置および表示方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
(1)   本発明の第１の態様は、多数のセルによって構成されるＬＳＩの設計データに基づいて、レイアウトパターンを表示するＬＳＩのレイアウトパターン表示装置において、
個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、
複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、
セル構成データ格納部およびブロック構成データ格納部に対してデータを入力する設計データ入力部と、
セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定部と、
個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、
セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成部と、
セル構成データおよびブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示部と、
レイアウトパターン表示部に対して、画像の表示態様を指示する表示態様指示部と、
を設けるようにしたものである。
【００１０】
(2)   本発明の第２の態様は、上述した第１の態様に係るＬＳＩのレイアウトパターン表示装置において、
ブロックが配置された第１番目〜第（ｎ−１）番目の階層と、セルが配置された第ｎ番目の階層と、を含む全ｎ階層（但し、ｎ≧２）からなる階層構造をもったＬＳＩのレイアウトパターンを取り扱うために、
セル構成データ格納部には、第ｎ番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、
ブロック構成データ格納部には、第ｉ番目（１≦ｉ≦ｎ−１）の階層に所属するブロックについてのブロック構成データとして、ｉ＜ｎ−１の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、ｉ＝ｎ−１の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、
端子図形生成部が、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定するようにしたものである。
【００１１】
(3)   本発明の第３の態様は、上述した第１または第２の態様に係るＬＳＩのレイアウトパターン表示装置において、
セル構成データ格納部が、ｘｙ座標系において、ｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、
セル枠決定部が、ｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形をセル枠として求めるようにしたものである。
【００１２】
(4)   本発明の第４の態様は、上述した第１〜第３の態様に係るＬＳＩのレイアウトパターン表示装置において、
ブロック構成データ格納部が、セル間配線もしくはブロック間配線を構成する図形をレイヤーごとに収録した配線情報を格納し、
条件設定部が、配線情報に含まれるレイヤーの中の特定のレイヤーを考慮配線レイヤーとして設定し、
端子図形生成部が、考慮配線レイヤーに収録されている図形のみを考慮して、端子点の決定を行うようにしたものである。
【００１３】
(5)   本発明の第５の態様は、上述した第１〜第４の態様に係るＬＳＩのレイアウトパターン表示装置において、
レイアウトパターン表示部が、ディスプレイ装置およびプリンタを有し、表示態様指示部からの指示に基づいて、ディスプレイ画面上もしくはプリンタによる印刷紙面上に画像出力を行うようにしたものである。
【００１４】
(6)   本発明の第６の態様は、上述した第１〜第５の態様に係るＬＳＩのレイアウトパターン表示装置において、
表示態様指示部が、表示対象となる画像の範囲を指定する機能を有し、
レイアウトパターン表示部が、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力するようにしたものである。
【００１５】
(7)   本発明の第７の態様は、上述した第１〜第６の態様に係るＬＳＩのレイアウトパターン表示装置において、
レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を認識する等電位追跡部を更に設け、
条件設定部が、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を等電位追跡条件として設定する機能を有し、
表示態様指示部が、レイアウトパターン上の特定の図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を与える機能を有し、
等電位追跡部が、等電位追跡指示を受けたときに、等電位追跡条件に基づいて着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行し、
レイアウトパターン表示部が、着目図形および等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を生成するようにしたものである。
【００１６】
(8)   本発明の第８の態様は、上述した第７の態様に係るＬＳＩのレイアウトパターン表示装置において、
条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、
等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識するようにしたものである。
【００１７】
(9)   本発明の第９の態様は、上述した第８の態様に係るＬＳＩのレイアウトパターン表示装置において、
条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、
等電位追跡部が、互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識するようにしたものである。
【００１８】
(10)  本発明の第１０の態様は、上述した第７〜第９の態様に係るＬＳＩのレイアウトパターン表示装置において、
端子図形生成部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、各交差図形のうちセル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにしたものである。
【００１９】
(11)  本発明の第１１の態様は、上述した第７〜第１０の態様に係るＬＳＩのレイアウトパターン表示装置において、
素子を構成する個々の素子構成領域を認識する領域認識部と、
領域認識部が認識した領域に基づいて素子を認識する素子認識部と、
を更に設け、
条件設定部が、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する機能を有し、
領域認識部が、領域認識条件に基づいて、所定の認識対象セル内の素子構成領域の認識を行い、
素子認識部が、領域認識部が認識した複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識し、
レイアウトパターン表示部が、素子の認識結果を反映した画像を表示するようにしたものである。
【００２０】
(12)  本発明の第１２の態様は、上述した第１１の態様に係るＬＳＩのレイアウトパターン表示装置において、
条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定するようにしたものである。
【００２１】
(13)  本発明の第１３の態様は、上述した第１１または第１２の態様に係るＬＳＩのレイアウトパターン表示装置において、
条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールを、素子認識条件として設定するようにしたものである。
【００２２】
(14)  本発明の第１４の態様は、上述した第１１〜第１３の態様に係るＬＳＩのレイアウトパターン表示装置において、
素子認識部が、等電位追跡部によって互いに等電位であると認識された領域については電気的に接続されたものとして、複数の素子構成領域の接続関係の照合を行うようにしたものである。
【００２３】
(15)  本発明の第１５の態様は、上述した第１１〜第１４の態様に係るＬＳＩのレイアウトパターン表示装置において、
条件設定部が、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、
素子認識部が、素子認識条件に基づいて素子の各端子の端子属性を認識し、認識した端子属性を端子図形生成部に伝達し、
端子図形生成部が、伝達された端子属性に応じて異なる態様の端子図形を生成し、
レイアウトパターン表示部が、異なる複数種類の端子図形を含む画像を表示するようにしたものである。
【００２４】
(16)  本発明の第１６の態様は、上述した第１５の態様に係るＬＳＩのレイアウトパターン表示装置において、
端子属性として、入力端子および出力端子の少なくとも２種類を含む属性を用いるようにしたものである。
【００２５】
(17)  本発明の第１７の態様は、上述した第１６の態様に係るＬＳＩのレイアウトパターン表示装置において、
端子属性として、更に、電源端子および接地端子を加えた少なくとも４種類を含む属性を用いるようにしたものである。
【００２６】
(18)  本発明の第１８の態様は、上述した第１６または第１７の態様に係るＬＳＩのレイアウトパターン表示装置において、
等電位追跡部が、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として等電位追跡処理を行うことにより、セル間における等電位図形の認識を行い、
レイアウトパターン表示部が、等電位追跡処理の結果を示す画像を生成するようにしたものである。
【００２７】
(19)  本発明の第１９の態様は、上述した第１〜第１８の態様に係るＬＳＩのレイアウトパターン表示装置を、コンピュータに専用プログラムを組み込むことにより構成したものである。
【００２８】
(20)  本発明の第２０の態様は、多数のセルによって構成されるＬＳＩの設計データに基づいて、レイアウトパターンを表示するＬＳＩのレイアウトパターン表示方法において、
コンピュータが、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納段階と、
コンピュータが、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納段階と、
コンピュータが、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定段階と、
コンピュータが、個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定段階と、
コンピュータが、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成段階と、
コンピュータが、セル構成データおよびブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示段階と、
を行うようにしたものである。
【００２９】
(21)  本発明の第２１の態様は、上述した第２０の態様に係るＬＳＩのレイアウトパターン表示方法において、
コンピュータが、セル構成データおよびブロック構成データに含まれるレイヤーのうちの導電性レイヤーの情報に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を更に行い、
レイアウトパターン表示段階において、コンピュータが、着目図形および等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を表示するようにしたものである。
【００３０】
(22)  本発明の第２２の態様は、上述した第２０または第２１の態様に係るＬＳＩのレイアウトパターン表示方法において、
条件設定段階において、コンピュータが、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定し、
コンピュータが、領域認識条件に基づいて、所定の認識対象セル内の素子を構成する個々の素子構成領域を認識する領域認識段階と、
コンピュータが、領域認識段階で認識した領域に基づいて、複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識段階と、
を更に行い、
レイアウトパターン表示段階で、素子の認識結果を反映した画像を表示するようにしたものである。
【００３１】
(23)  本発明の第２３の態様は、上述した第２２の態様に係るＬＳＩのレイアウトパターン表示方法において、
条件設定段階において、コンピュータが、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、
素子認識段階において、コンピュータが、素子認識条件に基づいて素子の各端子属性を認識し、
端子図形生成段階において、コンピュータが、認識した端子属性に応じて異なる態様の端子図形を生成し、
レイアウトパターン表示段階において、コンピュータが、異なる複数種類の端子図形を含む画像を表示するようにしたものである。
【００３２】
(24)  本発明の第２４の態様は、上述した第２３の態様に係るＬＳＩのレイアウトパターン表示方法において、
条件設定段階において、コンピュータが、入力端子および出力端子の少なくとも２種類を含む端子属性を設定し、
コンピュータが、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として、この着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を行うことにより、セル間における等電位図形の認識を行い、その結果を表示するようにしたものである。
【発明の効果】
【００３３】
本発明に係るＬＳＩのレイアウトパターン表示装置および表示方法によれば、セル枠決定条件として設定された特定のレイヤーに収録されている図形群の外接図形がセル枠として求められ、このセル枠と配線との交差位置に端子図形が生成され、レイアウトパターン上にセル枠および端子図形を重畳した画像が表示される。したがって、レイアウトパターン上に重畳表示されたセル枠によって、回路素子をセル単位で直観的に認識することができる。また、このセル枠上に表示された端子図形によって、セル外部への配線を辿ることができるようになり、回路素子間の信号の流れを容易に把握することができるようになる。
【図面の簡単な説明】
【００３４】
【図１】一般的なＬＳＩの設計データの階層構造の一例を示す図である。
【図２】図１に示すような３階層が定義された場合のレイアウトパターンデータの具体的な内容を示す図である。
【図３】図１に示す最上位階層「ＴＯＰ」に収録されたブロック配置情報およびブロック間配線情報の具体例を示す平面図である。
【図４】図１に示す中間階層の１つである「ブロックＡ」に収録されたセル配置情報およびセル間配線情報の具体例を示す平面図である。
【図５】図１に示す最下位階層の１つである「セルＣ１０１」に収録されたセルパターン情報の具体例を示す平面図である。
【図６】図５に示すセルパターン情報のレイヤー構成を示す図である。
【図７】図３に示す「ＴＯＰ」についてのブロック配置情報およびブロック間配線情報に対応する具体的なデータ構成例を示す表である。
【図８】図４に示す「ブロックＡ」についてのセル配置情報およびセル間配線情報に対応する具体的なデータ構成例を示す表である。
【図９】図５に示す「セルＣ１０１」についてのセルパターン情報に対応する具体的なデータ構成例を示す表である。
【図１０】インバータ回路の回路図である。
【図１１】単純なレイアウトパターンの表示例を示す平面図である。
【図１２】図１１に示すレイアウトパターンに本発明に係るセル枠および端子図形を重畳表示した状態を示す平面図である。
【図１３】本発明の基本的実施形態に係るＬＳＩのレイアウトパターン表示装置の構成を示すブロック図である。
【図１４】図５に示すセルＣ１０１のレイアウトパターンから、セル枠決定部６００によって抽出された図形群を示す平面図である。
【図１５】図１４に示す図形群の論理和図形を示す平面図である。
【図１６】図１５に示す論理和図形の外接矩形として求められたセル枠Ｆを示す平面図である。
【図１７】図５に示すセルＣ１０１のレイアウトパターンに、図１６に示すセル枠Ｆを重畳した状態を示す平面図である。
【図１８】図５に示すセルＣ１０１に対するセル間配線（破線で示す）を示す平面図である。
【図１９】セル枠Ｆとセル間配線との交差位置に、端子点ｔ１〜ｔ４が決定された状態を示す平面図である。
【図２０】図５に示すセルＣ１０１の周囲を含めたレイアウトパターン上に、セル枠Ｆおよび端子図形Ｔ１〜Ｔ４を重畳表示した状態を示す平面図である。
【図２１】本発明の実用的実施形態に係るＬＳＩのレイアウトパターン表示装置の構成を示すブロック図である。
【図２２】図２１に示す装置における条件設定部８００に設定される等電位追跡条件の一例を示す図である。
【図２３】図２２(c) に示すコンタクトの優先順位に対応するレイヤー構造を示す断面図である。
【図２４】図２１に示す装置における等電位追跡部９１０による具体的な処理を説明するための単純なレイアウトパターンを示す平面図である。
【図２５】図２４に示すレイアウトパターンに対して等電位追跡処理を実行した結果を示す平面図である。
【図２６】等電位追跡処理を利用して、セルを単に通過する配線を除外して端子図形発生を行う処理を説明する平面図である。
【図２７】図５に示すセルＣ１０１を通過するセル間配線ｗ５の取り扱いを示す平面図である。
【図２８】一般的なＭＯＳトランジスタの回路図と素子構成領域との関係を示す図である。
【図２９】図２１に示す装置における条件設定部８００に設定される領域認識条件の一例を示す図である。
【図３０】図２０に示すセルについて、領域認識を行った結果を示す平面図である。
【図３１】図３０に示すセルについて、各端子図形と各素子構成領域との接続関係を示す平面図である。
【図３２】図２１に示す装置における条件設定部８００に設定される素子認識条件の一例を示す図である。
【図３３】図３１に示すセルについて認識された接続関係を抽出し、トランジスタレベルの回路図に対応させて書き直した図である。
【図３４】図３１に示すセルについて、個々の端子をその端子属性に基づいて異なる端子図形で表示した状態を示す平面図である。
【図３５】図２１に示す装置におけるセル間信号追跡部９４０による追跡結果の表示例を示す平面図である。
【図３６】本発明に係るＬＳＩのレイアウトパターン表示方法の手順を示す流れ図である。
【図３７】一般的なＬＶＳ検証装置を用いたレイアウトパターンの検証作業の原理を示すブロック図である。
【図３８】図１２に示すレイアウトパターンに対応する回路図である。
【図３９】図１２に示すレイアウトパターンの一部に欠陥が生じていた例（黒矢印で示す部分へのコンタクトの配置ミス）を示す平面図である。
【図４０】図３９に示すレイアウトパターンに対応する回路図である。
【図４１】図３７に示すＬＶＳ検証装置から出力されるエラー情報の一例を示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明を図示する実施形態に基づいて説明する。
【００３６】
＜＜＜  §１．  一般的なＬＳＩの設計データの構造  ＞＞＞
既に述べたとおり、ＬＳＩの設計データは、通常、セルを最小単位とした階層構造をもって構築されている。したがって、ＬＳＩ全体のレイアウトパターンを得るためには、この階層構造をもった設計データを展開する処理が必要になる。
【００３７】
図１は、一般的なＬＳＩの設計データの階層構造の一例を示す図である。この例は、３階層からなる単純な例であり、最上位階層のＴＯＰの下に、中間階層の４つのブロックＡ〜Ｄが位置し、各ブロックの下に最下位階層のセルが位置している（ブロックＢ〜Ｄの下のセルは図示省略）。
【００３８】
図２は、図１に示すような３階層が定義された場合のレイアウトパターンデータの具体的な内容を示す図である。まず、最上位階層「ＴＯＰ」には、ブロック配置情報とブロック間配線情報が収容される。ここで、ブロック配置情報は、中間階層の４つのブロックＡ〜Ｄの配置を示す情報であり、ブロック間配線情報は、ブロックＡ〜Ｄ相互間の配線を示す情報である。一方、中間階層「ブロック」には、セル配置情報とセル間配線情報が収容される。ここで、セル配置情報は、最下位階層の各セルの配置を示す情報であり、セル間配線情報は、各セル相互間の配線を示す情報である。そして、最下位階層「セル」には、セルパターン情報が収容される。このセルパターン情報は、セルの構成要素となる図形の情報をレイヤーごとに収録したものである。
【００３９】
図３は、図１に示す最上位階層「ＴＯＰ」に収録されたブロック配置情報（図３(a) ）およびブロック間配線情報（図３(b) ）の具体例を示す平面図である。ここでは、この最上位階層の情報を、原点Ｑをもったαβ二次元座標系を用いて例示している。このαβ二次元座標系は、いわばＬＳＩの全レイアウトパターンを表示するためのグローバル座標系ということができる。
【００４０】
まず、最上位階層「ＴＯＰ」に収録されたブロック配置情報は、図３(a) に示すとおり、４つのブロックＡ〜Ｄのαβ二次元座標系上での配置を示す情報である。この例では、各ブロックＡ〜Ｄはいずれも矩形の輪郭を有し、その左下の点Ｑａ（α１，β１），Ｑｂ（α２，β２），Ｑｃ（α３，β３），Ｑｄ（α４，β４）の座標値がブロック配置情報を構成する実体データということになる。
【００４１】
一方、最上位階層「ＴＯＰ」に収録されたブロック間配線情報は、図３(b) に示すとおり、ブロックＡ〜Ｄ相互間の配線Ｗ１〜Ｗ３を示す情報である。図３(b) に示されている破線の矩形は、図３(a) に示す４つのブロックＡ〜Ｄの位置を示しており、この例の場合、ブロックＡＢ間の配線Ｗ１、ブロックＢＤ間の配線Ｗ２、ブロックＣＤ間の配線Ｗ３が例示されている。配線Ｗ１〜Ｗ３は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線Ｗ１の実体データは４頂点Ｐ１〜Ｐ４の座標値、配線Ｗ２の実体データは４頂点Ｐ５〜Ｐ８の座標値、配線Ｗ３の実体データは４頂点Ｐ９〜Ｐ１２の座標値ということになる。
【００４２】
図４は、図１に示す中間階層の１つである「ブロックＡ」に収録されたセル配置情報（図４(a) ）およびセル間配線情報（図４(b) ）の具体例を示す平面図である。ここでは、この中間階層の情報を、原点ＯをもったＸＹ二次元座標系を用いて例示している。このＸＹ二次元座標系は、グローバルなαβ二次元座標系に対して、ローカル座標系ということができ、図４(a) に示す原点Ｏは、図３(a) に示すαβ二次元座標系における点Ｑａに割り付けられる。座標軸Ｘ，Ｙは、それぞれ座標軸α，βに平行な軸であり、図４(a) に示されているＸＹ二次元座標系は、図３(a) に矩形で示されているブロックＡ内にそっくり収容される。
【００４３】
中間階層「ブロックＡ」に収録されたセル配置情報は、図４(a) に示すとおり、３つのセルＣ１０１〜Ｃ１０３のＸＹ二次元座標系上での配置を示す情報である。この例では、各セルＣ１０１〜Ｃ１０３はいずれも矩形の輪郭を有し、その左下の点Ｒ１（Ｘ１，Ｙ１），Ｒ２（Ｘ２，Ｙ２），Ｒ３（Ｘ３，Ｙ３）の座標値がセル配置情報を構成する実体データということになる。
【００４４】
一方、中間階層「ブロックＡ」に収録されたセル間配線情報は、図４(b) に示すとおり、セルＣ１０１〜Ｃ１０３相互間の配線Ｗ４，Ｗ５を示す情報である。図４(b) に示されている破線の矩形は、図４(a) に示す３つのセルＣ１０１〜Ｃ１０３の位置を示しており、この例の場合、セルＣ１０１／Ｃ１０２間の配線Ｗ４とセルＣ１０２／Ｃ１０３間の配線Ｗ５が例示されている。配線Ｗ４，Ｗ５は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線Ｗ４の実体データは４頂点Ｐ２１〜Ｐ２４の座標値、配線Ｗ５の実体データは６頂点Ｐ２５〜Ｐ３０の座標値ということになる。
【００４５】
中間階層の他のブロックＢ〜Ｄについても、同様に、セル配置情報とセル間配線情報が用意されるが、ここでは例示は省略する。
【００４６】
図５は、図１に示す最下位階層の１つである「セルＣ１０１」に収録されたセルパターン情報の具体例を示す平面図である。セルパターン情報は、セルＣ１０１の構成要素となる図形のパターンをレイヤーごとに収録した情報である。ここでは、このセルパターン情報を、原点ｏをもったｘｙ二次元座標系を用いて例示している。この小文字で示すｘｙ二次元座標系は、大文字で示すＸＹ二次元座標系に対するローカル座標系ということができ、図５に示す原点ｏは、図４(a) に示すＸＹ二次元座標系における点Ｒ１に割り付けられる。座標軸ｘ，ｙは、それぞれ座標軸Ｘ，Ｙに平行な軸であり、図５に示されているｘｙ二次元座標系は、図４(a) に矩形で示されているセルＣ１０１内にそっくり収容される。
【００４７】
最下位階層「セルＣ１０１」に収録されたセルパターン情報は、図５に示すとおり、１１個の図形ｆ１〜ｆ１１の形状および位置を示す情報である。この例では、図形ｆ１〜ｆ１１は、いずれも矩形であり、セルパターン情報の実体データは、ｘｙ二次元座標系上での各頂点の座標値ということになる。ここに例示したセルＣ１０１は、実際には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとによって構成される「インバータ回路」である。
【００４８】
図５に示す１１個の図形ｆ１〜ｆ１１を示す情報は、実際には、それぞれ構成材料が異なる５つのレイヤーに分けて収録されている。図６は、図５に示すセルパターン情報のレイヤー構成を示す図である。すなわち、「セルＣ１０１」には、ポリシリコンレイヤーＬ１，拡散層レイヤーＬ２，メタルレイヤーＬ３，ウェルレイヤーＬ４，コンタクトレイヤーＬ５の５つのレイヤーが定義されており、ポリシリコンレイヤーＬ１には図形ｆ１のパターン情報，拡散層レイヤーＬ２には図形ｆ２およびｆ３のパターン情報，メタルレイヤーＬ３には図形ｆ４〜ｆ６のパターン情報，ウェルレイヤーＬ４には図形ｆ７のパターン情報，コンタクトレイヤーＬ５には図形ｆ８〜ｆ１１のパターン情報がそれぞれ収録されている。
【００４９】
最下位階層の他のセルについても、同様に、それぞれ特定の機能をもった回路を構成するためのセルパターン情報が用意されるが、ここでは例示は省略する。結局、このＬＳＩ全体のレイアウトパターンを得るには、図５に例示する個々のセル構成図形を図４(a) に例示する個々のセル内に割り付け、図４(b) に例示するセル間配線を施してブロックを構成し、そのようなブロックを図３(a) に例示する個々のブロック内に割り付け、図３(b) に例示するブロック間配線を施す作業を行えばよい。
【００５０】
以上、図１に示すような３階層によるレイアウトパターンの構成例を平面図を用いて模式的に説明したが、実際には、各情報は文字や数値を用いたデータとして用意される。図７は、図３に示す「ＴＯＰ」についてのブロック配置情報およびブロック間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、ブロック配置情報の実体データは、４つのブロックＡ〜Ｄについて、たとえば、左下隅などの基準点のαβ二次元座標系上での配置座標Ｑａ（α１，β１）〜Ｑｄ（α４，β４）によって構成され、ブロック間配線情報の実体データは、ブロック間配線Ｗ１〜Ｗ３を構成する多角形の頂点Ｐ１〜Ｐ１２の座標によって構成される。
【００５１】
また、図８は、図４に示す「ブロックＡ」についてのセル配置情報およびセル間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セル配置情報の実体データは、３つのセルＣ１０１〜Ｃ１０３について、たとえば、左下隅などの基準点のＸＹ二次元座標系上での配置座標Ｒ１（Ｘ１，Ｙ１）〜Ｒ３（Ｘ３，Ｙ３）によって構成され、セル間配線情報の実体データは、セル間配線Ｗ４，Ｗ５を構成する多角形の頂点Ｐ２１〜Ｐ３０の各座標値（Ｘ，Ｙ）によって構成される。
【００５２】
更に、図９は、図５に示す「セルＣ１０１」についてのセルパターン情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セルパターン情報の実体データは、レイヤーごとに収録した個々の図形の頂点座標によって構成される。図９に示す表には、図形ｆ１〜ｆ１１の各頂点座標（座標値の図示は省略）が、５つのレイヤーＬ１〜Ｌ５に分けて、それぞれ収録されている。
【００５３】
＜＜＜  §２．  本発明の主眼  ＞＞＞
これまで述べてきたとおり、ＬＳＩのレイアウトパターンは、多数の図形の集合体である。§１では、説明の便宜上、ごく単純な構成例を示したが、実際のＬＳＩのレイアウトパターンは、非常に複雑な図形の集合体から構成され、ディスプレイ画面上に表示しても、直観的に回路素子を認識することは困難である。
【００５４】
たとえば、図５に示すセルＣ１０１の図形パターンは、前述したとおり、実際には「インバータ回路」を構成するセルパターンであり、回路図で示した場合、図１０のような形式で表現される。しかしながら、図５に示す図形パターンを、図１０に示す「インバータ回路」として把握するには、ある程度の熟練を要する。しかも、図５は、１つのセルＣ１０１内の図形パターンのみを抽出して示した図であるため、「インバータ回路」の認識は比較的容易であるが、実際のレイアウトパターン上では、多数のセルを構成する膨大な数の図形が密集して配置されており、セル間配線やブロック間配線を構成する図形も混在することになるため、実際のレイアウトパターン上で個々の回路素子を認識することは非常に困難である。
【００５５】
図１１は、図５に示す「インバータ回路」のセルＣ１０１を６組並べて配置し、更にセル間配線を付加したレイアウトパターンを示す平面図である。図５に示すセルパターンを参照しながら、図１１に示すレイアウトパターンを注視すれば、６組の「インバータ回路」が認識できるであろう。なお、図１１のレイアウトパターン上では、図５に示す図形ｆ７（ウェルレイヤーＬ４の図形）は、横方向に伸びた１つの図形に融合している。これは、セルＣ１０１を横方向に配置した段階では、図形ｆ７の端部が左右に隣接した別なセルの図形ｆ７の端部と重なり合うため、階層構造を展開したレイアウトパターン上では互いに融合するためである。
【００５６】
同様に、セル内の図形とセル間配線の図形とが同一の材料からなるレイヤーであった場合にも、両者は融合することになる。そのため、図１１に示すレイアウトパターン上には、「セル」単位で区画を分ける情報は残っておらず、どの部分が１つのセルに対応する領域であるかを視覚的に把握することは困難である。実際、「セル」という概念は、図１に示すような階層構造を利用して、ＬＳＩ全体のレイアウトパターンを効率的に表現するために導入された抽象概念であり、ＬＳＩというハードウエアを構成する上で必須の概念ではない。別言すれば、ＬＳＩというハードウエア構造物内には、「セル」という抽象概念上の輪郭に相当する物理的な構造は何も存在せず、当然ながら、レイアウトパターン上にも、実体のないセルの輪郭を示す図形が表示されることはない。
【００５７】
しかしながら、ＬＳＩの設計者が、設計途中のレイアウトパターンを確認したり、検証したりする作業を行う上では、個々の回路素子およびその接続関係を認識することが不可欠である。すなわち、図１１に示すレイアウトパターンは単なる図形の集合体であるが、設計者は、このパターンを「６組のインバータ回路」と「これらの間の配線」として把握することにより、はじめて意味のある解析を行うことができる。また、従来から行われている等電位追跡の手法により、図１１に示すレイアウトパターンを構成する多数の図形のうち、起点となる特定の図形に対して等電位となる図形を自動的に認識し、起点に対して等電位となる領域のみを特別な色に着色して表示させるようなことも可能であるが、仮にそのような表示を行ったとしても、個々の回路素子の把握ができなければ、意味のある解析に役立てることはできない。
【００５８】
本発明の目的は、図１１に示すようなレイアウトパターン上で、設計者が直観的に回路素子を認識することができるようにし、更に、回路素子間の信号の流れを容易に把握することができるようにすることにある。
【００５９】
そのために、本発明では、レイアウトパターンデータを利用して、個々のセルについて、仮想的な輪郭を示すセル枠と、当該セルと外部配線との仮想的な接続位置を示す端子図形を生成し、レイアウトパターン上にセル枠と端子図形とを重畳して表示する、という手法を採る。
【００６０】
図１２は、図１１に示すレイアウトパターンに本発明に係るセル枠および端子図形を重畳表示した状態を示す平面図である。図に太線矩形で示す枠が、６組のセルの仮想的な輪郭を示すセル枠Ｆ１〜Ｆ６であり、このセル枠上に配置された黒い正方形が、各セルと外部配線との仮想的な接続位置を示す端子図形Ｔ１１〜Ｔ６４である。また、Ｗ１０〜Ｗ４０は、セル枠Ｆ１〜Ｆ６の外部に位置しているため、セル内の構成要素ではなく、セル間配線であることが直観的に把握できる。図において水平方向に伸びる配線Ｗ１０，Ｗ２０，Ｗ３０，Ｗ４０や、縦方向に伸びる配線Ｗ１１〜Ｗ１６，Ｗ２１〜Ｗ２６，Ｗ３１〜Ｗ３６は、各セルに供給する信号や電源ラインであり、小さな白抜きの正方形はコンタクトを示す図形である。
【００６１】
図１２に示す表示は、図１１に示すレイアウトパターンに、セル枠Ｆ１〜Ｆ６と端子図形Ｔ１１〜Ｔ６４を重畳しただけであるが、６組のセル（すなわち、特定の機能をもった回路素子）と、このセルに対して施された配線を、直観的に把握できるようになることが理解できよう。また、回路素子間の信号の流れを把握することも容易になる。たとえば、セル枠Ｆ１上の端子図形Ｔ１３、セル枠Ｆ４上の端子図形Ｔ４１、配線Ｗ３０は、配線Ｗ２１を介して接続されているので、この配線Ｗ２１に沿って、端子図形Ｔ１３，Ｔ４１の位置に対する信号の入出力もしくは電源供給が行われていることが把握できる。更に、§４−３で述べるように、個々の端子図形について、入力端子、出力端子、電源端子、接地端子という属性を認識すれば、信号の流れの方向を認識することができるようになり、回路素子間の信号の流れを詳細に解析することも可能になる。
【００６２】
もちろん、図１２に示すセル枠Ｆ１〜Ｆ６や端子図形Ｔ１１〜Ｔ６４は、実際のＬＳＩを構成する物理的な構造物ではなく、レイアウトパターンを構成する実体的な図形でもない。本発明においてレイアウトパターンに重畳して表示されるセル枠や端子図形は、あくまでも設計者が個々の回路素子や、これら回路素子に対する信号の出入りを、レイアウトパターン上で直観的に把握することを助けるための補助表示というべきものである。しかしながら、このような概念的なセル枠や端子図形を補助的に表示することにより、設計者がレイアウトパターン上で行う確認、検証、解析作業の能率は格段に向上することになる。
【００６３】
＜＜＜  §３．  本発明の基本的実施形態  ＞＞＞
続いて、本発明の基本的実施形態に係るＬＳＩのレイアウトパターン表示装置の構成および動作を説明する。図１３は、この基本的実施形態に係る装置構成を示すブロック図である。この装置は、多数のセルによって構成されるＬＳＩの設計データに基づいて、レイアウトパターンを表示する装置である。既に述べたとおり、レイアウトパターンの表示装置自体は、従来から利用されているが、本発明に係る装置は、§２で述べたように、レイアウトパターン上にセル枠および端子図形を重畳して表示する機能を有している。
【００６４】
図１３に示すとおり、この表示装置は、設計データ入力部１００、ブロック構成データ格納部２００、セル構成データ格納部３００、レイアウトパターン表示部４００、端子図形生成部５００、セル枠決定部６００、表示態様指示部７００、条件設定部８００によって構成される。実際には、この表示装置は、コンピュータに専用プログラムを組み込むことによって構成されるものであり、上記各構成要素は、コンピュータのハードウエア資源を利用した専用プログラムの機能として実現されることになる。
【００６５】
たとえば、ブロック構成データ格納部２００、セル構成データ格納部３００、条件設定部８００は、ハードディスク装置などの記憶装置とこれを機能させるためのプログラムによって実現され、設計データ入力部１００、表示態様指示部７００は、オペレータ（ＬＳＩの設計者）からの入力操作や指示操作を受け付けるハードウエア（たとえば、キーボードやマウス）とこれを機能させるためのプログラムによって実現される。また、端子図形生成部５００、セル枠決定部６００、レイアウトパターン表示部４００は、ＣＰＵ、メモリ、ディスプレイ装置などのハードウエアと、それぞれ固有の処理を行うためのプログラムによって実現される。以下、各構成要素の機能を順に説明する。
【００６６】
まず、設計データ入力部１００は、ブロック構成データ格納部２００およびセル構成データ格納部３００に対してデータを入力する機能をもった構成要素である。具体的には、キーボードやマウスなどの入力機器と、入力対象となるデータファイルを指定するマン・マシンインターフェイスプログラムによって設計データ入力部１００を構成することができる。ブロック構成データ格納部２００およびセル構成データ格納部３００に格納されているデータは、この設計データ入力部１００によって入力されたデータということになる。
【００６７】
ブロック構成データ格納部２００は、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納する機能を果たす。すなわち、図１に示す例の場合、ブロックＡ〜ブロックＤの内部構造を示す情報がブロック構成データとして、ブロック構成データ格納部２００内に格納される。たとえば、ブロックＡの場合は、図４(a) ，(b) に示す情報、より具体的には、図８の表に示すようなData（ブロックＡ）が格納されることになる。
【００６８】
なお、必要に応じて、セル間配線情報についてもレイヤーを定義し、セル間配線を構成する図形をレイヤーごとに収録することも可能である。たとえば、ポリシリコンからなる配線と、メタルからなる配線とを共用する場合、レイヤーＬ１（ポリシリコン）とレイヤーＬ３（メタル）との２通りのレイヤーを定義し、セル間配線を構成する個々の図形を、いずれかのレイヤーに所属するデータとして用意すればよい。
【００６９】
一方、セル構成データ格納部３００は、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納する機能を果たす。すなわち、図１に示す例の場合、セルＣ１０１，Ｃ１０２，... 等の各セルの内部構造を示す情報がセル構成データとして、セル構成データ格納部３００内に格納される。たとえば、セルＣ１０１の場合は、図５に示すセルパターン情報、より具体的には、図９の表に示すようなData（セルＣ１０１）が格納されることになる。
【００７０】
なお、図１に示す例のように、３階層からなる設計データの場合は、最上位階層「ＴＯＰ」についての情報も、ブロック構成データとしてブロック構成データ格納部２００に格納される。すなわち、図３(a) ，(b) に示す情報、より具体的には、図７の表に示すようなData（ＴＯＰ）も、ブロック構成データ格納部２００に格納されることになる。最上位階層「ＴＯＰ」も、基本的には１つのブロックであり、Data（ＴＯＰ）もブロック構成データとして格納部２００に格納される。また、ここでは述べないが、４階層以上からなる設計データの場合、最下位階層（セル）に関する情報（セルパターン情報）がセル構成データ格納部３００に格納され、その上位階層に関するすべての情報がブロック構成データ格納部２００に格納されることになる。
【００７１】
一般論として、全ｎ階層（但し、ｎ≧２）からなる階層構造をもったＬＳＩのレイアウトパターンを取り扱う場合は、第１番目〜第（ｎ−１）番目の階層にはブロックが配置され、第ｎ番目の階層（最下位階層）にはセルが配置された構成をとるので、第１番目〜第（ｎ−１）番目の階層に関する情報はブロック構成データ格納部２００に格納され、第ｎ番目の階層（最下位階層）に関する情報はセル構成データ格納部３００に格納される。
【００７２】
この場合、ブロック構成データ格納部２００に格納される第ｉ番目（１≦ｉ≦ｎ−１）の階層に所属するブロックについてのブロック構成データは、ｉ＜ｎ−１の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、によって構成され（たとえば、ｎ＝３の場合、図２に示す階層「ＴＯＰ」の情報）、ｉ＝ｎ−１の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、によって構成される（たとえば、ｎ＝３の場合、図２に示す階層「ブロック」の情報）。一方、セル構成データ格納部３００には、第ｎ番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されることになる（図２に示す階層「セル」の情報）。
【００７３】
レイアウトパターン表示部４００は、ブロック構成データ格納部２００に格納されているブロック構成データと、セル構成データ格納部３００に格納されているセル構成データと、に基づいて、平面上にレイアウトパターンを描画し、これをディスプレイ画面上に表示する機能を果たす。このような描画機能は公知の機能であるため、ここでは詳しい描画方法についての説明は省略する。ただ、レイアウトパターン表示部４００は、レイアウトパターンを描画するだけではなく、必要に応じて、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を生成し、これをディスプレイ画面上に表示する機能を有している。
【００７４】
なお、レイアウトパターン上にセル枠および端子図形を重畳した画像を、ディスプレイ画面上だけでなく紙面上にも出力したい場合は、レイアウトパターン表示部４００として、ディスプレイ装置とともにプリンタを設けておけばよい。この場合、レイアウトパターン表示部４００は、表示態様指示部７００からの指示に基づいて、ディスプレイ画面上もしくはプリンタによる印刷紙面上に画像出力を行うことになる。
【００７５】
セル枠決定部６００は、条件設定部８００内に設定されているセル枠決定条件に基づいて、セル構成データに概念として含まれている個々のセルの仮想の輪郭線を示すセル枠を決定する機能を有し、端子図形生成部５００は、セル枠上に端子図形を生成する機能を有する。レイアウトパターン表示部４００は、セル枠決定部６００によって決定されたセル枠と、端子図形生成部５００によって生成された端子図形とを、レイアウトパターン上に重畳する処理を行うことになる。
【００７６】
表示態様指示部７００は、オペレータ（設計者）からの指示入力に基づいて、レイアウトパターン表示部４００に対して、画像の表示態様を指示する機能を有する。最も代表的な表示態様は、「全レイアウトパターンのどの部分をどの倍率で表示するか」を示す態様である。ここに示す実施例の場合、表示態様指示部７００には、表示対象となる画像の範囲を指定する機能が備わっており、レイアウトパターン表示部４００は、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力することになる。より具体的には、オペレータが、表示態様指示部７００に対して、特定の箇所を特定の倍率で表示すべき指示入力を行うと、レイアウトパターン表示部４００は、指示に応じて表示対象となったレイアウトパターンの表示を行うために必要な情報を、ブロック構成データ格納部２００およびセル構成データ格納部３００から読み出し、指示された箇所のレイアウトパターンを指示された倍率で表示する処理を行う。
【００７７】
ここに示す実施例の場合、表示態様指示部７００からの指示は、端子図形生成部５００およびセル枠決定部６００にも与えられる。セル枠決定部６００は、指示に応じて表示対象となった部分に含まれるセルについてのセル枠を決定する処理を行い、端子図形生成部５００は、当該セルについての端子図形を生成する処理を行う。また、ここに示す実施例の場合、表示態様指示部７００は、セル枠の表示を行うか否か、端子図形の表示を行うか否か、を指示することもできる。オペレータは、作業の便宜を考慮して、セル枠や端子図形の表示の有無を切り換える指示を与えることができる。セル枠および端子図形を表示しない指示を与えた場合は、ディスプレイ画面上には、図１１に示すようなレイアウトパターンのみが表示され、セル枠および端子図形を表示する指示を与えた場合は、ディスプレイ画面上には、図１２に示すような重畳表示がなされる。セル枠決定部６００は、セル枠の表示指示が与えられた場合にのみセル枠決定処理を実行し、端子図形生成部５００は、端子図形の表示指示が与えられた場合にのみ端子図形生成処理を実行する。
【００７８】
続いて、セル枠決定部６００において行われるセル枠決定処理の具体的な内容を説明する。セル枠決定処理は、条件設定部８００に予め設定されているセル枠決定条件を参照して行われる。ここで、セル枠決定条件は、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報によって規定される。条件設定部８００に設定すべきセル枠決定条件は、この装置で取り扱うＬＳＩの種類に応じて異なる。ここでは、主としてＣＭＯＳトランジスタを用いた回路素子を含む一般的なＬＳＩの場合を例にとって、セル枠決定条件の設定例を説明する。
【００７９】
図５には、セルＣ１０１のセルパターン情報として、図形ｆ１〜ｆ１１の形状および配置が示されている。これらの図形は、図６に示すように、Ｌ１〜Ｌ５の５つのレイヤーのいずれかに所属し、実際には、図９に示すように、レイヤーごとに収録した図形データによって定義される。この図５に示す各図形ｆ１〜ｆ１１は、いずれもセルＣ１０１の構成要素ではあるが、図形ｆ７（Ｎ型トランジスタ用のウェル領域を構成する図形）については、レイアウトパターン上では、図１１に示す例のように、左右に隣接する別なセルの図形ｆ７と融合し、横方向に並ぶ複数のセル間に跨がって伸びる細長い一体図形を構成することになる。これは、図形ｆ７は、単位セルのセル枠（輪郭）の決定に利用するには不適切な図形であることを意味する。
【００８０】
また、図５に示す図形ｆ８〜ｆ１１は、コンタクトを示す図形であり、実際の物理的なＬＳＩでは、複数のレイヤー間を電気的に接続するために紙面に垂直な方向に伸びる配線として機能する。このため、図形ｆ８〜ｆ１１は、単位セルのセル枠（輪郭）の決定には役立たない図形であることがわかる。
【００８１】
このような観点から、図５に示すセルＣ１０１については、たとえば、図形ｆ１〜ｆ６を利用してセル枠を決定すれば、適切なセル枠決定を行うことが可能であることがわかる。すなわち、図形ｆ１〜ｆ６の分布領域を、概念的にセルＣ１０１の内部として取り扱えば、適切なセル枠を決定することができる。そこで、ここでは、図６に示す５つのレイヤーのうち、Ｌ１（ポリシリコン）、Ｌ２（拡散層）、Ｌ３（メタル）の３つのレイヤーを、セル枠決定に用いる特定のレイヤーとして選択し、セル枠決定条件として設定したものとしよう。図５に示すセルＣ１０１は、インバータ回路として機能するセルであるが、ＣＭＯＳトランジスタを用いた回路素子を含む一般的なセルの場合も同様に、Ｌ１，Ｌ２，Ｌ３の３つのレイヤーをセル枠決定条件として設定することは妥当である。
【００８２】
そこで、図１３に示す表示装置において、ＣＭＯＳトランジスタを用いた回路素子を含むＬＳＩを取り扱う場合には、条件設定部８００に対して、Ｌ１，Ｌ２，Ｌ３の３つのレイヤーを示す情報をセル枠決定条件として設定しておくようにする。これら３つのレイヤーは、セル枠決定部６００で実行されるセル枠決定処理において、抽出対象レイヤーとして取り扱われる。
【００８３】
すなわち、セル枠決定部６００は、セル枠決定の対象となる個々のセルについて、セル構成データ格納部３００からセル構成データを読み出し、セル枠決定条件として設定されている特定のレイヤー（上例の場合、セル枠決定に用いる３つのレイヤーＬ１，Ｌ２，Ｌ３）に収録されている図形を抽出し、抽出した図形の論理和図形を形成し、更に、この論理和図形の外接矩形をセル枠として求める処理を実行する。
【００８４】
たとえば、セルＣ１０１については、セル枠決定部６００によって、セル構成データ格納部３００から図９に示すセル構成データ（Data（セルＣ１０１））が読み出されるので、このうち、セル枠決定条件として設定されている３つのレイヤーＬ１，Ｌ２，Ｌ３に収録されている図形ｆ１〜ｆ６が抽出されることになる。図１４は、このようにして抽出された図形群を示す平面図である。そして、セル枠決定部６００は、これら抽出図形ｆ１〜ｆ６の論理和図形として、図１５にハッチングを施して示すような図形ｆ（ＯＲ）を求める処理を行う。この論理和図形ｆ（ＯＲ）は、セルＣ１０１の内部領域と把握されるべき概念的な領域を示している。
【００８５】
そこで、セル枠決定部６００は、更に、この論理和図形ｆ（ＯＲ）の外接矩形をセル枠として求める処理を実行する。図１６に太線で示すセル枠Ｆは、このようにして求められた外接矩形であり、セルＣ１０１の概念的な輪郭を示すものになる。図１７は、図５に示すセルＣ１０１のレイアウトパターンに、図１６に示すセル枠Ｆを重畳した状態を示す平面図である。セル枠決定条件として、レイヤーＬ４（ウェル）を外したため、図形ｆ７はセル枠Ｆからはみ出した状態になっているが、上述したとおり、図形ｆ７は左右に隣接する別なセルの図形ｆ７と融合したレイアウトパターンを形成するため、セル枠Ｆを跨ぐようになっても問題はない。かくして、セル枠決定部６００により、適切なセル枠を決定することが可能になる。
【００８６】
なお、セル構成データ格納部３００内に格納されるセル構成データは、通常、図５に示す例のように、ｘｙ座標系において、ｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形を収録したデータになっている。このような場合、セル枠決定部６００によりセル枠として決定される外接矩形は、ｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形にするのが好ましい。図１６に示すセル枠Ｆは、論理和図形ｆ（ＯＲ）に対する正則外接矩形を構成するものであり、上下二辺はｘ軸に平行、左右二辺はｙ軸に平行になっている。セルを構成する図形がｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形である場合、セル枠もｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形によって構成した方が、図１２に示す例に見られるように、レイアウトパターン上に重畳表示した場合にも違和感なく受け入れられ、また、視認性も向上するため好ましい。もっとも、本発明を実施するにあたり、セル枠は必ずしも矩形にする必要はなく、論理和図形ｆ（ＯＲ）に外接する図形であれば、任意の形状をもった図形をセル枠とすることができる。したがって、外接円や外接三角形などの任意形状の外接図形をセル枠としてもかまわない。ただ、実用上は、正則外接矩形をセル枠として用いるのが最も好ましいと思われる。
【００８７】
なお、適切なセル枠を決定するために設定すべきセル枠決定条件は、必ずしも１つに決まっているわけではなく、オペレータ（設計者）の判断によって、適切と思われる様々な条件を設定することが可能である。たとえば、上例の場合は、３つのレイヤーＬ１，Ｌ２，Ｌ３を示す情報をセル枠決定条件として設定したが、更に、レイヤーＬ５（コンタクト）を付加した４つのレイヤーを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。あるいは、上例の場合、２つのレイヤーＬ１，Ｌ２のみを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。
【００８８】
もちろん、セル枠決定条件の設定内容が変わると、得られるセル枠の形状や位置が異なってくるケースもあるが、そもそも「正しいセル枠」が存在するわけではないので、セル枠決定条件の設定により、表示されるセル枠に変動が生じても支障はない。既に述べたとおり、本発明において、セル枠Ｆの表示は、概念的なセルの境界位置をレイアウトパターン上で知らしめ、設計者がレイアウトパターンの確認、検証、解析作業を行う上での一助となるためのものであるので、レイアウトパターン上での大まかなセルの領域を把握できるような位置にセル枠が表示されれば問題はない。
【００８９】
次に、端子図形生成部５００において行われる端子図形生成処理の具体的な内容を説明する。端子図形生成部５００は、セル枠決定部６００によって決定されたセル枠Ｆ上に端子図形を発生する処理を実行する。そのために、ブロック構成データ格納部２００に格納されているセル間配線情報を利用する。ここでは、ブロックＡ内のセルＣ１０１について、図１７に示すようなセル枠Ｆが決定された場合を例にとって、端子図形を生成する具体的な処理を述べることにする。ブロックＡ内のセル間配線情報は、図４(b) に示すように、ブロックＡに含まれる複数のセルについてのセル間の配線を示すものである。
【００９０】
ここでは、このようなセルＣ１０１に対するセル間配線として、図１８に破線で示すような４つの配線ｗ１〜ｗ４を示す図形データが、ブロックＡ内のセル間配線情報として収録されていたものとしよう。セル間配線は、１つのセル内の構成要素と、別なセル内の構成要素との間を電気的に接続するための配線であり、セル間配線の図形は、その端部がセル内の図形に重畳するように配置されている。図１８に示す例の場合も、配線ｗ１〜ｗ４の端部は、セル内の図形に一部重なった状態になっている。このため、各配線ｗ１〜ｗ４は、セル枠と交差することになる。
【００９１】
端子図形生成部５００は、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定し、更に、この端子点位置に所定の端子図形を生成する処理を行う。図１９は、セル枠Ｆとセル間配線ｗ１〜ｗ４との交差位置に、端子点ｔ１〜ｔ４（×印の点）が決定された状態を示す平面図である。まず、セル枠Ｆと交差する交差図形（セル間配線ｗ１〜ｗ４）について、セル枠Ｆを交差図形によって切り取ることによって得られる交差線分Ｈ１〜Ｈ４が認識される。続いて、各交差線分Ｈ１〜Ｈ４上の１点（ここに示す実施例の場合は、各交差線分の中点）に端子点ｔ１〜ｔ４が決定される。そして最後に、各端子点ｔ１〜ｔ４の位置に、所定の形状をもった端子図形（図１９には示されていない）が生成される。
【００９２】
レイアウトパターン表示部４００は、こうして得られたセル枠および端子図形をレイアウトパターン上に重畳して表示する。図２０は、図５に示すセルＣ１０１の周囲を含めたレイアウトパターン上に、セル枠Ｆおよび端子図形Ｔ１〜Ｔ４を重畳表示した状態を示す平面図である。レイアウトパターン上では、階層構造が展開され、セルパターン情報内の図形およびセル間配線情報内の図形のうち、同一材料からなるレイヤーに所属する図形は融合したパターンを形成する。図２０に示す例の場合も、図形ｆ４およびｗ１、図形ｆ１およびｗ２、図形ｆ５およびｗ３、図形ｆ６およびｗ４は、それぞれ同一材料からなるレイヤーに所属する図形であるため、相互に融合して一体化したパターン図形を構成している。
【００９３】
図２０に太線で示されているセル枠Ｆは、図１７に示すセル枠Ｆであり、図２０に示されている４つの端子図形Ｔ１〜Ｔ４は、図１９に示す４カ所の端子点ｔ１〜ｔ４の位置に生成された端子図形である。図示の例の場合、各端子図形Ｔ１〜Ｔ４は、黒い正方形で示されているが、もちろん、個々の端子図形の形状・大きさ・色彩は任意に設定することができる。
【００９４】
図１２に示した表示例は、図２０に示す表示例を複数セル分の領域に広げたものである。このようにレイアウトパターンにセル枠および端子図形を重畳表示することにより、回路素子をセル単位で直観的に認識することができ、セル外部への配線を容易に辿ることができる。すなわち、本発明に係る表示装置によれば、レイアウトパターン上に、概念的なセル枠や端子図形を補助的に表示することができるので、設計者がレイアウトパターン上で行う確認、検証、解析作業の能率を格段に向上させることができる。
【００９５】
なお、上述した例では、セルとセルとを接続するセル間配線について、セル枠との交差を判定して端子図形を生成する処理を行うことを述べたが、ブロックとブロックとを接続するブロック間配線がセル内の構成要素に接続される可能性があるケースでは、ブロック間配線についても、セル枠との交差を判定して端子図形を生成する処理を行うようにすればよい。すなわち、端子図形生成部５００は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定し、各端子点位置に端子図形を生成すればよい。
【００９６】
また、ブロック構成データ格納部２００内に、セル間配線やブロック間配線を構成する図形をレイヤーごとに収録した配線情報が格納されている場合には、条件設定部８００に、配線情報に含まれるレイヤーの中の特定のレイヤーを考慮配線レイヤーとして設定し、端子図形生成部５００が、この考慮配線レイヤーに収録されている図形のみを考慮して、端子点の決定を行うようにすることもできる。
【００９７】
たとえば、セル間配線として、レイヤーＬ１（ポリシリコン）に所属する配線とレイヤーＬ３（メタル）に所属する配線との２通りが用意されている場合に、レイヤーＬ３（メタル）のみを考慮配線レイヤーとして設定すれば、端子図形生成部５００は、レイヤーＬ３（メタル）に収録されている図形のみを考慮して、端子点の決定を行うことになる。このような機能を付加しておけば、たとえば、電源ラインに接続されている可能性のある端子のみを表示したい、あるいは、特定の信号ラインに接続されている可能性のある端子のみを表示したい、というように、オペレータの要望に合致した端子のみを選択的に表示する効果が得られる。
【００９８】
＜＜＜  §４．  本発明の実用的実施形態  ＞＞＞
続いて、ここでは、本発明のより実用的な実施形態を説明する。図２１は、この実用的実施形態に係るＬＳＩのレイアウトパターン表示装置の構成を示すブロック図である。この図２１に示す表示装置は、§３で述べた図１３に示す装置に、更に、付加機能部９００を加えたものであり、その余の構成要素の主たる機能に変わりはない。ただ、図１３に示す装置の条件設定部８００には、セル枠決定条件のみが設定されていたが、図２１に示す装置の条件設定部８００には、更に、等電位追跡条件、領域認識条件、素子認識条件が設定されている。
【００９９】
付加機能部９００は、図示のとおり、等電位追跡部９１０、領域認識部９２０、素子認識部９３０、セル間信号追跡部９４０によって構成される。等電位追跡部９１０は等電位追跡条件に基づいて等電位追跡処理を行う構成要素であり、領域認識部９２０は領域認識条件に基づいて領域認識処理を行う構成要素であり、素子認識部９３０は認識された領域の情報と素子認識条件とに基づいて素子認識処理を行う構成要素である。また、セル間信号追跡部９４０は、認識された素子の情報に基づいて、セル間信号追跡処理を行う構成要素である。
【０１００】
ここで、付加機能部９００に含まれる各構成要素も、実際には、コンピュータのハードウエア資源を利用した専用プログラムの機能として実現されることになる。以下、この付加機能部９００によって実現される新たな機能について順に説明を行う。
【０１０１】
＜４−１．  等電位追跡処理  ＞
まず、等電位追跡部９１０によって行われる等電位追跡処理について説明する。等電位追跡部９１０は、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を認識する等電位追跡処理を行う機能を有する。図２１に示す装置の場合、表示態様指示部７００が、レイアウトパターン上の特定の図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を与える機能を有している。具体的には、たとえば、ディスプレイ画面上にレイアウトパターンを表示させた状態において、当該レイアウトパターンを構成する任意の図形上の１点をマウスクリックなどの入力操作で指示することにより、当該図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を入力できるようにしておけばよい。
【０１０２】
等電位追跡部９１０は、このような等電位追跡指示を受けたときに、条件設定部８００に設定されている等電位追跡条件に基づいて、指示された着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行する。条件設定部８００には、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を、予め等電位追跡条件として設定しておけばよい。たとえば、メタルレイヤーを導電性レイヤーとして設定した場合、メタルレイヤーに属する図形が着目図形として指定されると、メタルレイヤーに属し、かつ、当該着目図形に連なる図形群が等電位図形と認識されることになる。
【０１０３】
もっとも、ＣＭＯＳトランジスタを含む一般的なＬＳＩでは、複数の導電性レイヤーが用いられることが多い。そのような場合は、等電位追跡条件として、これら複数の導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定するようにする。たとえば、図６に示すような５つのレイヤーが定義されている場合、レイヤーＬ１（ポリシリコン）およびレイヤーＬ３（メタル）を導電性レイヤーとし、レイヤーＬ５（コンタクト）をコンタクトレイヤーとする等電位追跡条件を設定すればよい。
【０１０４】
実際には、個々のレイヤーには、図５に例示するように、Ｌ１，Ｌ２，... 等の識別コードを付しておくようにする。この場合、セル内のパターン、セル間配線、ブロック間配線について、互いに同一の材料から構成されるレイヤーには同一の識別コードを付すようにする（必要に応じて、同一の材料から構成されるレイヤーに異なる複数種類の識別コードを付し、たとえば、メタル１レイヤー／メタル２レイヤーのように区別してもかまわない）。
【０１０５】
等電位追跡条件として、複数の導電性レイヤーを設定した場合、等電位追跡部９１０は、次のような判断基準で、等電位図形の認識を行えばよい。まず、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識できる。たとえば、レイヤーＬ１（ポリシリコン）に属するセル内図形と、同じくレイヤーＬ１（ポリシリコン）に属するセル間配線図形とが平面的に重なりあっている場合、レイアウトパターン上では、これらの図形は融合することになるので、両者は等電位であると判断できる。一方、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することができる。これは、異なるレイヤー同士は、平面的に重畳していても、三次元的には離れているため、コンタクトを介して接続していた場合に限って、両者が等電位であると判断できるためである。たとえば、レイヤーＬ１（ポリシリコン）に属する図形とレイヤーＬ３（メタル）に属する図形が平面的に重なりあっていた場合、重畳領域にレイヤーＬ５（コンタクト）に所属する図形が存在する場合に限って、両者が等電位であると認識することになる。
【０１０６】
なお、互いに異なるレイヤーに所属する３つ以上の図形が平面的に重なっており、その重複領域にコンタクトが配置されている場合、通常、コンタクトは、重なっている３つ以上の図形のうちの所定の２図形のみを接続する決まりになっていることが多い。このような場合、条件設定部８００には、等電位追跡条件として、互いに異なる識別コードが付された一対の導電性レイヤーの組み合わせについての優先順位を設定しておくようにし、等電位追跡部９１０が、互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、上記優先順位に基づく一対のレイヤーに所属する重畳図形のみが接続されていると認識するようにすればよい。
【０１０７】
図２２は、このような優先順位を考慮した等電位追跡条件の設定例を示す図である。まず、条件(a) には、導電性レイヤーを示す情報として、レイヤーＬ１（ポリシリコン）とレイヤーＬ３（メタル）が設定されている。また、条件(b) には、コンタクトレイヤーを示す情報として、レイヤーＬ５（コンタクト）が設定されている。そして、条件(c) には、コンタクトの優先順位を示す情報として、第１優先順位「Ｌ３（メタル）とＬ１（ポリシリコン）」、第２優先順位「Ｌ３（メタル）とＬ２（拡散層）」なる情報が設定されている。
【０１０８】
この条件(c) として設定された優先順位を示す情報は、図２３に示すレイヤー構造を前提としたものである。図２３は、物理的なレイヤー構造の断面図であり、上方から順に、Ｌ３（メタル），Ｌ１（ポリシリコン），Ｌ２（拡散層）の順に積層されている。実際には、各層間に示す空間には、絶縁層が形成されることになる。コンタクトＣ１，Ｃ２の実体は、この絶縁層に形成されたコンタクトホールに充填された導電材料からなる配線である。図示のような構造を前提とすると、レイヤーＬ３（メタル）の下方にレイヤーＬ１（ポリシリコン）が存在する場合は、コンタクトＣ１のように、コンタクトによって「Ｌ３（メタル）とＬ１（ポリシリコン）」とが接続されることになる。コンタクトの第１優先順位は、このような場合に接続される一対のレイヤーを示している。一方、レイヤーＬ３（メタル）の下方にレイヤーＬ１（ポリシリコン）は存在せず、レイヤーＬ２（拡散層）が存在する場合は、コンタクトＣ２のように、コンタクトによって「Ｌ３（メタル）とＬ２（拡散層）」とが接続されることになる。コンタクトの第２優先順位は、このような場合に接続される一対のレイヤーを示している。
【０１０９】
ここに示す例の場合、レイヤーＬ２（拡散層）は導電性レイヤーではないため、図２３において、レイヤーＬ２（拡散層）の一部とレイヤーＬ３（メタル）の一部がコンタクトＣ２によって接続されていたとしても、レイヤーＬ２（拡散層）全体がレイヤーＬ３（メタル）に対して等電位になることはない。しかしながら、コンタクトの下端部分まではレイヤーＬ３（メタル）と等電位になるので、コンタクトの下端がレイヤーＬ２（拡散層）に接続されているのか（図２３のコンタクトＣ２の場合）、あるいは接続されていないのか（図２３のコンタクトＣ１の場合）を区別することは、後に§４−３で述べる素子認識処理を行う上で必要な情報になる。このような点において、図２２に示す条件(c) の優先順位は重要な役割を果たす。
【０１１０】
図２４は、等電位追跡部９１０による具体的な処理を説明するための単純なレイアウトパターンを示す平面図である。この例では、Ｌ１（ポリシリコン），Ｌ２（拡散層），Ｌ３（メタル），Ｌ５（コンタクト）の４種類のレイヤーに所属する複数の図形が示されている。ここでは、条件設定部８００に、等電位追跡条件として、図２２に示すような条件(a) ，(b) ，(c) が設定されているものとしよう。そして、オペレータが、表示態様指示部７００に対して、図２４に示すレイアウトパターン上の指示点Ｚをマウスクリックする指示入力を行い、等電位追跡指示を与えた場合を考えてみる。この場合、等電位追跡部９１０は、指示点Ｚを含む図形（Ｌ３（メタル））を着目図形として、等電位追跡処理を行うことになる。
【０１１１】
図２２に示す等電位追跡条件によると、導電性レイヤーはＬ１，Ｌ３であるので、レイヤーＬ１もしくはＬ３に所属する図形であって、指示点Ｚを含む着目図形に対して直接もしくは間接的に接続されている図形群が等電位図形と認識されることになる。その結果、図２５にハッチングを施して示す図形が、着目図形およびその等電位図形として認識される。この例の場合、ハッチングが施された４つの長方形は、３つのコンタクトによって接続されている。なお、図２２に示す条件(c) により、中央のコンタクトは、Ｌ１（ポリシリコン）とＬ３（メタル）とを接続するコンタクトと認識され、Ｌ２（拡散層）に接続するコンタクトではないとの認識がなされる。
【０１１２】
なお、ここに示す実施例の場合、等電位追跡部９１０による等電位追跡処理の結果は、直ちにオペレータに提示される。すなわち、レイアウトパターン表示部４００が、着目図形および等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を生成し、これをディスプレイ画面上に表示する処理を行う。具体的には、たとえば、図２４に示す状態において、オペレータが指示点Ｚをマウスクリックして表示態様指示部７００に対して等電位追跡指示を与えると、等電位追跡部９１０により上述した等電位追跡処理が実行され、ディスプレイ画面上には、図２５に示すような結果が表示されることになる。図２５では、便宜上、等電位領域をハッチングを施して示しているが、実際には、たとえば等電位領域のみを他の領域とは異なる色で表示するなど、他の領域とは異なる態様で表示すればよい。オペレータは、図２５に示すような表示を見て、指示点Ｚから流れ出る信号、もしくは指示点Ｚに流れ着く信号の経路を直観的に把握することができる。
【０１１３】
＜４−２．  通過配線の除外処理  ＞
ここでは、上述した等電位追跡処理を利用して、端子図形生成部５００が端子図形を生成する際に、セルを単に通過する配線を除外する処理を行う変形例を述べておく。
【０１１４】
§３では、図１８および図１９に示す例に基づいて、端子図形生成部５００による端子図形の生成処理の手順を説明し、図２０に例示するような４つの端子図形Ｔ１〜Ｔ４が得られることを説明した。この図２０に示す例の場合、４つの端子図形Ｔ１〜Ｔ４は、いずれもセルＣ１０１に対して信号の出入りもしくは電源供給を行うための適切な端子を示している。
【０１１５】
しかしながら、セル枠と交差する配線は、必ずしも当該セルに対する配線であるとは限らず、当該セルを単に通過するだけの配線である場合もある。たとえば、図２６には、横方向に並んだ３つのセルＣ１１，Ｃ１２，Ｃ１３と、２本のセル間配線ｗ１２，ｗ１３が示されている。ここで、配線ｗ１２がセルＣ１２の内部要素に対する配線であり、配線ｗ１３がセルＣ１３の内部要素に対する配線であったとしよう。すなわち、配線ｗ１２は、セル枠Ｆ１１を横切っているが、セルＣ１１のいずれの内部要素にも接続されておらず、単に、セルＣ１１を横切っているだけである。同様に、配線ｗ１３は、セル枠Ｆ１１，Ｆ１２を横切っているが、セルＣ１１，Ｃ１２のいずれの内部要素にも接続されておらず、単に、セルＣ１１，Ｃ１２を横切っているだけである。
【０１１６】
このように、セルを単に通過する配線が存在する場合、端子図形生成部５００が、§３で述べたアルゴリズムで端子生成処理を行うと、不適切な端子が生成されることになる。すなわち、図２６に示す例では、配線ｗ１２，ｗ１３を構成する図形と各セル枠Ｆ１１，Ｆ１２，Ｆ１３との交差部分に、端子点ｔ１１〜ｔ１８が定義され、それぞれの位置に端子図形が発生されることになる。ところが、図示の端子点ｔ１１〜ｔ１４、ｔ１６，ｔ１７は、単にセルを通過する配線との交差によって生じた端子点であり、本来、端子図形を発生させるべき位置ではない。
【０１１７】
このような無用な端子図形の生成を防ぐには、端子図形生成部５００が、セル枠と交差する各交差図形を着目図形として等電位追跡部９１０に等電位追跡指示を与え、各交差図形のうち、セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにすればよい。
【０１１８】
たとえば、図２６に示す例の場合、端子図形生成部５００がセルＣ１１についての端子図形を発生する際に、配線ｗ１２を構成する図形を着目図形として、等電位追跡部９１０に等電位追跡指示を与える。その結果、着目図形に対して等電位図形となる図形は、セルＣ１１内には発見されないので、配線ｗ１２についての交差線分の認識は行われず、図示の端子点ｔ１１，ｔ１３は生じないことになる。配線ｗ１３を構成する図形を着目図形とする等電位追跡処理によっても同様の結果が得られるので、配線ｗ１３についての交差線分の認識も行われず、図示の端子点ｔ１２，ｔ１４は生じないことになる。
【０１１９】
一方、端子図形生成部５００がセルＣ１２についての端子図形を発生する際に、配線ｗ１２を構成する図形を着目図形として、等電位追跡部９１０に等電位追跡指示を与えると、セルＣ１２内のいずれかの図形が等電位図形として発見されることになるので、配線ｗ１２についての交差線分は通常どおり認識され、図示の端子点ｔ１５の位置に端子図形が生成される。これに対して、配線ｗ１３を構成する図形を着目図形とする等電位追跡処理では、等電位図形は発見されないので、配線ｗ１３についての交差線分の認識は行われず、図示の端子点ｔ１６，ｔ１７は生じないことになる。
【０１２０】
また、端子図形生成部５００がセルＣ１３についての端子図形を発生する際に、配線ｗ１３を構成する図形を着目図形として、等電位追跡部９１０に等電位追跡指示を与えると、セルＣ１３内のいずれかの図形が等電位図形として発見されることになるので、配線ｗ１３についての交差線分は通常どおり認識され、図示の端子点ｔ１８の位置に端子図形が生成される。
【０１２１】
かくして、図２６に示す例の場合、本来、端子図形を生成すべき位置である端子点ｔ１５およびｔ１８の位置にのみ端子図形が生成され、無用な端子図形の生成を防ぐことができる。
【０１２２】
図２７は、図５に示すセルＣ１０１を通過するセル間配線ｗ５の取り扱いを示す平面図である。この例の場合、セル間配線ｗ１〜ｗ４は、いずれもセル内のいずれかの図形と接続されているため、各セル間配線を着目図形とする等電位追跡処理により、セル内のいずれかの図形が等電位図形として発見されることになる。したがって、通常どおり、端子点ｔ１〜ｔ４上にそれぞれ端子図形が発生される。これに対して、セル間配線ｗ５（セル内の各図形が所属するレイヤ―とは異なる識別コードをもったレイヤ―に所属するものとする）は、セル内のいずれの図形とも接続されておらず、セル間配線ｗ５を着目図形とする等電位追跡処理を行っても、セル内に等電位図形が発見されることはない。よって、図示の端子点ｔ５，ｔ６は、実際には発生せず、これらの位置に無駄な端子図形が生成されることもない。
【０１２３】
＜４−３．  領域および素子の認識処理  ＞
ここでは、図２１に示す装置における領域認識部９２０によって行われる領域認識処理および素子認識部９３０によって行われる素子認識処理について説明する。領域認識部９２０は、ＬＳＩに含まれる素子を構成する個々の素子構成領域を認識する機能を有し、素子認識部９３０は、領域認識部９２０が認識した領域に基づいて素子を認識する機能を有する。
【０１２４】
このような機能を担保するために、条件設定部８００には、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、が設定される。領域認識部９２０は、この領域認識条件に基づいて、所定の認識対象セル内の素子構成領域の認識を行い、素子認識部９３０は、領域認識部９２０が認識した複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する。以下、これらの認識処理の手順を説明する。
【０１２５】
図２８は、一般的なＭＯＳトランジスタの回路図と素子構成領域との関係を示す図である。ＭＯＳトランジスタの中枢をなす素子構成領域はチャネル領域であり、Ｐ型ＭＯＳトランジスタの場合はＰ型のチャネル領域が形成され、Ｎ型ＭＯＳトランジスタの場合はＮ型のチャネル領域が形成される。図２８の回路図では、「ＰまたはＮ」と記述した中央部分をチャネル領域に対応させている。これに対して、図に「Ｇ」と記述した部分はゲート領域であり、図に「ＳＤ」と記述した２箇所の部分はソース・ドレイン領域である。実際には、「ＳＤ」と記述した２箇所の部分は、一方がソース領域、他方がドレイン領域になるが、ソース／ドレインは可換性があり、ＬＳＩ内の実装状態によって、どちらがソース、どちらがドレインになるかが決まるため、ここでは両者をソース・ドレイン領域として区別せずに取り扱うことにする。
【０１２６】
図２８では、便宜上、ＭＯＳトランジスタの回路図の各部に、チャネル領域、ゲート領域、そして２箇所のソース・ドレイン領域という４つの素子構成領域を対応づけて説明したが、これらの素子構成領域は、物理的なＬＳＩ内に実際に形成される領域であり、レイアウトパターン上で、特定のレイヤーの組み合わせとして定義できる領域である。
【０１２７】
条件設定部８００に設定される領域認識条件は、このような特定のレイヤーの組み合わせとして各素子構成領域を定義した条件ということができる。図２９は、ＣＭＯＳ回路（Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの組み合わせ回路）から構成される素子について設定された領域認識条件の一例を示す図である。この例では、まず、Ｐ型ＭＯＳトランジスタのチャネル領域Ｐとして、「Ｌ１andＬ２andＬ４バー」（電子出願の制約上、明細書上では、記号の上部に付すべきバーについては、記号に後続して「バー」と表記する）なる認識条件が設定され、Ｎ型ＭＯＳトランジスタのチャネル領域Ｎとして、「Ｌ１andＬ２andＬ４」なる認識条件が設定されている。ここで、Ｌ１，Ｌ２，Ｌ４は、図６に示す各レイヤーに所属する図形を示しており、「and」は、各レイヤーに所属する図形の論理積を示しており、「Ｌ４バー」は、レイヤーＬ４に所属する図形が存在しない状態であることを示している。また、ゲート領域Ｇとして、「チャネル領域を含むＬ１」なる認識条件が設定されており、ソース・ドレイン領域ＳＤとして、「チャネル領域を含むＬ２」なる認識条件が設定されている。
【０１２８】
図３０は、領域認識部９２０が、図２９に示す領域認識条件に基づいて、図２０に示すセルについて領域認識を行った結果を示す平面図である。図にハッチングを施して示す正方形領域Ｐは、図形ｆ１およびｆ２の論理積領域であり、図２９の１行目に記載された条件に基づいて、Ｐ型ＭＯＳトランジスタのチャネル領域Ｐと認識されることになる。すなわち、この正方形領域Ｐは、レイヤーＬ１に所属する図形ｆ１とレイヤーＬ２に所属する図形ｆ２との論理積領域であり、しかもレイヤーＬ４に所属する図形ｆ７は存在しない領域となっており、「Ｌ１andＬ２andＬ４バー」なる条件を満たしている。
【０１２９】
また、図にハッチングを施して示す正方形領域Ｎは、図形ｆ１およびｆ３の論理積領域であり、図２９の２行目に記載された条件に基づいて、Ｎ型ＭＯＳトランジスタのチャネル領域Ｎと認識されることになる。すなわち、この正方形領域Ｎは、レイヤーＬ１に所属する図形ｆ１と、レイヤーＬ２に所属する図形ｆ３と、レイヤーＬ４に所属する図形ｆ７との論理積領域となっており、「Ｌ１andＬ２andＬ４」なる条件を満たしている。
【０１３０】
こうして、チャネル領域Ｐ，Ｎの認識が完了すると、これらチャネル領域Ｐ，Ｎを含むレイヤーＬ１に所属する図形の領域がゲート領域Ｇとして認識され（図２９の３行目に記載された条件）、これらチャネル領域Ｐ，Ｎを含むレイヤーＬ２に所属する図形の領域がソース・ドレイン領域ＳＤとして認識される（図２９の４行目に記載された条件）。具体的には、図３０において、図形ｆ１がゲート領域Ｇと認識され、図形ｆ２，ｆ３がソース・ドレイン領域ＳＤとして認識される。ゲート領域Ｇおよびソース・ドレイン領域ＳＤは、一部分にチャネル領域を包含することになる。
【０１３１】
図２９に示す領域認識条件は、結局、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール（１行目および２行目に記載された認識条件）と、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルール（３行目および４行目に記載された認識条件）とによって構成されていることになる。
【０１３２】
このように、ＭＯＳトランジスタの素子構成領域がそれぞれ認識できれば、等電位追跡部９１０による等電位追跡処理を利用することにより、端子図形生成部５００によって生成された各端子図形が、どの領域に接続されているかを認識することが可能になる。具体的には、図３０に示すセルパターンにおいて、端子図形Ｔ１は図形ｆ２（すなわち、ソース・ドレイン領域ＳＤ）に接続され、端子図形Ｔ２は図形ｆ１（すなわち、ゲート領域Ｇ）に接続され、端子図形Ｔ３は図形ｆ３（すなわち、ソース・ドレイン領域ＳＤ）に接続され、端子図形Ｔ４は図形ｆ２，ｆ３（すなわち、ソース・ドレイン領域ＳＤ）に接続されていることが認識できる。
【０１３３】
図３１は、図３０に示すセルについて、各端子図形Ｔ１〜Ｔ４と各素子構成領域との接続関係を示す平面図である。等電位追跡処理の結果、チャネル領域Ｐとチャネル領域Ｎとが接続されていることも認識できるので、結局、チャネル領域Ｐおよびチャネル領域Ｎと各端子図形Ｔ１〜Ｔ４との間には、太線で描かれた接続関係が存在することが認識できる。この接続関係を、図２８に示す接続関係と照合すれば、図３１に示すセル内の上半分はＰ型ＭＯＳトランジスタ回路であり、下半分はＮ型ＭＯＳトランジスタ回路であることが認識できる。また、端子図形Ｔ１はＰ型ＭＯＳトランジスタ回路のソース・ドレイン端子、端子図形Ｔ２はＰ型ＭＯＳトランジスタ回路とＮ型ＭＯＳトランジスタ回路との共通のゲート端子、端子図形Ｔ３はＮ型ＭＯＳトランジスタ回路のソース・ドレイン端子、端子図形Ｔ４はＰ型ＭＯＳトランジスタ回路とＮ型ＭＯＳトランジスタ回路との共通のソース・ドレイン端子、という対応関係を認識することができる。
【０１３４】
素子認識部９３０は、上述した原理に基づいて、領域認識部９２０が認識した領域に基づいて、セル単位で素子を認識する処理を行う。そのためには、条件設定部８００に、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールを、素子認識条件として設定しておけばよい。
【０１３５】
図３２は、条件設定部８００に設定される素子認識条件の一例を示す図である。ここでは、候補となる３通りの素子（１つのセルに対応する素子）について、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールが示されている。すなわち、図３２(a) はインバータ回路についてのルール、図３２(b) はＮＡＮＤ回路についてのルール、図３２(c) はＮＯＲ回路についてのルールである。ここでは、説明の便宜上、個々の接続ルールをトランジスタレベルの回路図で示してあるが（右側に括弧書きで、論理素子記号を併記した）、実際の素子認識条件は、具体的な領域間の接続関係を示すルールとして設定される。
【０１３６】
たとえば、図３２(a) に示すインバータ回路の場合、「チャネル領域Ｐ」に対して、「第１のソース・ドレイン領域ＳＤ」、「第２のソース・ドレイン領域ＳＤ」、「ゲート領域Ｇ」が接続されたＰ型ＭＯＳトランジスタ（ＰＭＯＳ）が構成され、一方では、「チャネル領域Ｎ」に対して、「第１のソース・ドレイン領域ＳＤ」、「第２のソース・ドレイン領域ＳＤ」、「ゲート領域Ｇ」が接続されたＮ型ＭＯＳトランジスタ（ＮＭＯＳ）が構成され、両トランジスタの「ゲート領域Ｇ」は、セルの入力端子「Ｉｎ」に接続され、ＰＭＯＳの「第１のソース・ドレイン領域ＳＤ」には電源Ｖｄｄが接続され、ＮＭＯＳの「第２のソース・ドレイン領域ＳＤ」には接地電位Ｇｎｄが接続され、ＰＭＯＳの「第２のソース・ドレイン領域ＳＤ」とＮＭＯＳの「第１のソース・ドレイン領域ＳＤ」は、セルの出力端子「Ｏｕｔ」に接続されている、という具体的な接続関係を示すルールが、素子認識条件として設定される。
【０１３７】
前述したとおり、素子認識部９３０は、等電位追跡部９１０によって互いに等電位であると認識された領域については電気的に接続されたものとして、個々のセル枠内の素子構成領域の接続関係を認識する。たとえば、図３１に示すセルＣ１０１の例の場合、既に述べたとおり、各領域および各端子の間に、図に太線で示すような接続関係があることが認識できる。図３３は、こうして認識された接続関係のみを抽出し、トランジスタレベルの回路図に対応させて書き直した図である。素子認識部９３０は、この図３３に示すような接続関係（セル枠内の実際のパターンから認識した接続関係）を、図３２に示す個々の候補となる素子（この例の場合は３通りの素子）について設定された接続関係とそれぞれ照合する処理を行う。そして、接続関係が合致する素子があれば、セル内の回路を当該素子と認識することになる。
【０１３８】
上例の場合、図３３に示す接続関係を、図３２(a) ，(b) ，(c) に示す各素子の接続関係と照合することにより、図３２(a) のインバータ回路と合致することがわかる。したがって、図３１に示すセルＣ１０１は、素子認識部９３０によって、インバータ回路素子と認識されることになる。
【０１３９】
こうして、個々のセルについての素子認識が完了すれば、レイアウトパターン表示部４００は、素子の認識結果を反映した画像を表示することが可能になる。たとえば、個々のセル枠の内部に、当該セルに対応する素子の論理素子記号を表示することが可能であり、オペレータは、この論理素子記号に基づいて、個々のセルの役割を直観的に把握することが可能になる。
【０１４０】
素子の認識結果を反映した画像表示のより効果的な例は、セル枠Ｆ上に配置される端子図形に、その端子属性の情報を付加して表示することである。図３１に示す例では、４つの端子図形Ｔ１〜Ｔ４が、いずれも黒い正方形で示されており、個々の端子の役割を直観的に把握することはできない。しかしながら、実際には、上述した素子認識処理が完了すると、セル枠Ｆ上に配置された個々の端子図形の属性も判明する。
【０１４１】
たとえば、図３３の接続関係が、図３２(a) のインバータ回路の接続関係と合致した場合、端子Ｔ１は電源端子「Ｖｄｄ」に対応し、端子Ｔ２は入力端子「Ｉｎ」に対応し、端子Ｔ３は接地端子「Ｇｎｄ」に対応し、端子Ｔ４は出力端子「Ｏｕｔ」に対応することが判明する。これは、条件設定部８００に、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報（たとえば、図３２(a) の例の場合、「Ｖｄｄ」「Ｇｎｄ」「Ｉｎ」「Ｏｕｔ」という４種類の端子属性）を含んだ素子認識条件が設定されているためである。
【０１４２】
そこで、素子認識部９３０が、この素子認識条件に基づいて素子の各端子の端子属性を認識し、認識した端子属性を端子図形生成部５００に伝達するようにし、端子図形生成部５００が、伝達された端子属性に応じて異なる態様の端子図形を生成するようにすれば、属性に応じて異なる態様の端子図形を生成することができる。したがって、レイアウトパターン表示部４００は、異なる複数種類の端子図形を含む画像を表示することが可能になる。
【０１４３】
図３４は、図３１に示すセルについて、個々の端子をその端子属性に基づいて異なる端子図形で表示した状態を示す平面図である。すなわち、この例の場合、セル枠Ｆ上に４つの端子図形が表示されているが、左上の端子図形（図３１の端子図形Ｔ１）は電源端子「Ｖｄｄ」であることを示す白抜き正方形、右上の端子図形（図３１の端子図形Ｔ２）は入力端子「Ｉｎ」であることを示す白抜き三角形、左下の端子図形（図３１の端子図形Ｔ３）は接地端子「Ｇｎｄ」であることを示す白抜き円形、右下の端子図形（図３１の端子図形Ｔ４）は出力端子「Ｏｕｔ」であることを示す白抜き菱形でそれぞれ表示されている。
【０１４４】
また、セル枠Ｆの中央部分には、当該セルが「インバータ回路」であることを示すための論理回路記号が表示され、その入力側には入力端子「Ｉｎ」への配線が描かれ、出力側には出力端子「Ｏｕｔ」への配線が描かれている。このような表示を行うことにより、オペレータは、当該セルが「インバータ回路」であることを一目で確認することができ、信号が入力端子「Ｉｎ」から出力端子「Ｏｕｔ」へと流れることを直観的に把握することができるようになる。
【０１４５】
なお、図３４では、図が繁雑になるのを避けるために図示は省略しているが、実際には、この図３４に示すセル枠Ｆ、各端子図形、論理回路記号は、レイアウトパターン上に重畳して表示されることになる。したがって、セル枠内に描かれた論理回路記号等が、レイアウトパターンの観察を阻害する場合には、これらの表示は省略するのが好ましい。また、図示の例では、各端子図形の脇に、「Ｖｄｄ」「Ｇｎｄ」「Ｉｎ」「Ｏｕｔ」なる文字表記を行っているが、実際には、これらの文字表記も、レイアウトパターンの観察を阻害する要因になる場合は、省略するのが好ましい。
【０１４６】
図３４では、説明の便宜上、端子図形の形状を変えることにより、端子属性の違いを表現しているが、もちろん、色を変えることにより、端子属性の違いを表現するようにしてもかまわない。あるいは、特定の属性をもつ端子図形を点滅表示することにより、他の属性をもつ端子図形と区別することも可能である。要するに、端子属性に応じて端子図形の表示態様が異なるようにすれば、どのような方法で属性の違いを表現してもかまわない。
【０１４７】
また、ここに示す実施例では、端子属性として、入力端子「Ｉｎ」，出力端子「Ｏｕｔ」，電源端子「Ｖｄｄ」，接地端子「Ｇｎｄ」の４種類を含む属性を用いているが、表示されたレイアウトパターン上で信号の流れを追跡しやすくする、という効果を得る上では、入力端子「Ｉｎ」および出力端子「Ｏｕｔ」の少なくとも２種類を含む属性を用いれば足りるので、電源端子「Ｖｄｄ」および接地端子「Ｇｎｄ」については、表示を省略するようにしてもかまわない。
【０１４８】
なお、素子認識部９３０による素子認識処理に失敗したり、素子認識条件との照合において一部分に不一致が生じたりした場合は、端子属性を認識することができない端子図形が生じることになるが、そのような端子図形については、「属性不明」という属性を割り当て、「属性不明」という属性に対応した形状や色彩による表示を行うようにすればよい。
【０１４９】
＜４−４．  セル間信号追跡処理  ＞
最後に、図２１に示す装置におけるセル間信号追跡部９４０によって行われるセル間信号追跡処理について説明する。このセル間信号追跡処理は、上述した方法で認識された端子属性を利用した処理である。図３４に示す表示例では、入力端子「Ｉｎ」から出力端子「Ｏｕｔ」へ向かうセル内の信号の流れを把握することができる。その上、個々のセルのセル枠上に表示される端子図形について、それぞれ入力端子「Ｉｎ」か出力端子「Ｏｕｔ」かの端子属性が認識できるので、セル間配線に沿ったセルからセルへの信号の流れを把握することも可能になる。
【０１５０】
セル間信号追跡部９４０は、このような考え方に基づいて、レイアウトパターン上の複数のセル間にわたる信号の流れを追跡するセル間信号追跡処理を行う機能をもった構成要素である。ここに示す実施例の場合、表示態様指示部７００に、レイアウトパターン上の所定の起点と、上流もしくは下流への追跡段数と、を指定してセル間信号追跡処理を行う旨のセル間信号追跡指示を与える機能をもたせている。セル間信号追跡部９４０は、このセル間信号追跡指示を受けたときに、入力端子および出力端子の属性を考慮して、指定された起点から指定された追跡段数に対応した数のセルにわたるセル間信号追跡処理を実行し、レイアウトパターン表示部４００は、当該セル間信号追跡処理による追跡経路を示す画像を生成し、ディスプレイ画面上に表示する機能を有している。
【０１５１】
図３５は、セル間信号追跡部９４０による追跡結果の表示例を示す平面図である。ここでは、説明の便宜上、９組のセルＣＣ１〜ＣＣ９のセル枠と、各セル枠上に配置された端子図形と、追跡経路となったセル間配線のみが示されているが、実際には、これらの表示要素は、レイアウトパターン上に重畳表示されることになる。別言すれば、図３５には、本来であれば、レイアウトパターンが重畳表示されていることになるが、図が繁雑になるため、レイアウトパターンの表示は省略されている。なお、各端子図形は、図３４に示す例と同様に、その形状によって端子属性の表現を行っている。
【０１５２】
この図３５に示す表示結果は、オペレータが、セルＣＣ２内の１点を起点として、下流へ３段階だけ追跡する旨のセル間信号追跡指示を与えた場合の追跡結果を示している。具体的には、たとえば、セルＣＣ２内の１点をマウスクリックするとともに、「下流へ３段階のセル間信号追跡」を行う旨の指示を何らかの操作で表示態様指示部７００へ与えればよい。
【０１５３】
セル間信号追跡部９４０は、このようなセル間信号追跡指示を受け、起点となるセルＣＣ２から下流側へ３段階、すなわち、３セル分だけ信号を追跡する処理を行う。この処理は、各セルの出力端子「Ｏｕｔ」（菱形の端子図形）からセル間配線を辿って、別なセルの入力端子「Ｉｎ」（三角形の端子図形）へ到達する処理を、必要な段数分だけ繰り返すことによって行うことができる。具体的には、図示のとおり、起点セルＣＣ２から下流側へ、第１段階の追跡を行うと、セルＣＣ５へ到達することができる。更に第２段階の追跡を行うと、セルＣＣ８へ到達することができる。そして、第３段階の追跡を行うと、セルＣＣ８には２組の出力端子「Ｏｕｔ」が存在するため、セルＣＣ７およびセルＣＣ９に到達することができる。
【０１５４】
結局、セル間信号追跡部９４０による追跡処理の結果、セルＣＣ２→ＣＣ５→ＣＣ８→ＣＣ７およびＣＣ９という追跡経路が得られ、当該追跡経路が、レイアウトパターン表示部４００によって表示される。図では追跡経路上のセルのセル枠およびセル間配線を太線で表示しているが、これらを特別色で着色表示するような方法で提示してもかまわない。このような表示により、オペレータは、起点セルＣＣ２から、下流に３段階分信号を辿った場合の経路を、レイアウトパターン上で直観的に把握することができるようになる。もちろん、追跡段数は３に限らず、任意の数値を指定することが可能である。また、上流側への追跡指示を与えることも可能であり、この場合は、セル間を流れる信号を遡って経路を追跡することができる。なお、追跡指示を与える際の起点は、必ずしもセル内の点である必要はなく、セル間配線上の点であってもかまわない。
【０１５５】
＜＜＜  §５．  レイアウトパターンの表示方法  ＞＞＞
ここでは、これまで述べてきたＬＳＩのレイアウトパターン表示装置が実行する処理プロセスを、レイアウトパターン表示方法として捉え、当該表示方法の手順を図３６の流れ図を参照しながら説明する。この表示方法は、多数のセルによって構成されるＬＳＩの設計データに基づいて、ディスプレイ画面上にレイアウトパターンを表示する方法であり、各段階はいずれもコンピュータによって実行される。
【０１５６】
まず、ステップＳ１では、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納段階が実行され、続くステップＳ２では、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納段階が実行される。
【０１５７】
そして、ステップＳ３では、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定段階が行われる。このステップＳ３の条件設定段階では、更に、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する処理が行われる。また、端子を介してセル外部へ接続される素子構成領域については、入力端子および出力端子の少なくとも２種類を含む端子属性を示す情報を含んだ素子認識条件を設定する処理も行われる。
【０１５８】
次のステップＳ４では、必要に応じて、セル構成データおよびブロック構成データに含まれるレイヤーのうちの導電性レイヤーの情報に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階が実行される。
【０１５９】
また、ステップＳ５では、個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接矩形をセル枠として求めるセル枠決定段階が行われ、ステップＳ６では、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成段階が行われる。
【０１６０】
更に、ステップＳ７では、領域認識条件に基づいて、所定の認識対象セル内の素子を構成する個々の素子構成領域を認識する領域認識段階が行われ、ステップＳ８では、ステップＳ７で認識した領域に基づいて、複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識段階が行われる。このとき、素子認識条件に基づいて素子の各端子属性が認識される。
【０１６１】
また、ステップＳ９では、オペレータから、レイアウトパターン上の所定の起点と、上流もしくは下流への追跡段数と、を指定してセル間信号追跡処理を行う旨のセル間信号追跡指示があった場合に、入力端子および出力端子の属性を考慮して、起点から追跡段数に対応した数のセルにわたる信号の流れを追跡するセル間信号追跡段階が実行される。
【０１６２】
そして、最後のステップＳ１０において、セル構成データおよびブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示段階が実行される。このとき、端子図形については、認識された端子属性に応じた異なる態様での表示がなされる。また、オペレータからの指示があった場合には、ステップＳ４で行った等電位追跡処理の結果として得られる等電位領域を、他の領域とは異なる態様で表示する処理が行われる。また、ステップＳ９において、セル間信号追跡段階が行われた場合には、追跡経路を示す表示が行われる。
【０１６３】
＜＜＜  §６．  レイアウトパターンに対する検証作業への利用  ＞＞＞
最後に、レイアウトパターンに対する検証作業を行う場合を例にとって、本発明を利用するメリットを述べておく。通常、ＬＳＩのレイアウトパターンを設計した場合、当該パターンが、本来の回路図どおりのパターンになっているかどうかを検証する作業が必要になる。このような検証作業は、一般に「ＬＶＳ（Layout vs Schematic）」と呼ばれており、専用のＬＶＳ検証装置を用いて行われる。
【０１６４】
図３７は、一般的なＬＶＳ検証装置１０００を用いたレイアウトパターンの検証作業の原理を示すブロック図である。このＬＶＳ検証装置１０００は、コンピュータを利用した専用のツールであり、レイアウトデータＬとスケマティックデータＳとの整合性を検証する機能を有している。ここで、スケマティックデータＳは、回路図に相当するものであり、実際には、回路素子やセル間の接続関係を定義したネットリストの形式で与えられる。一方、レイアウトデータＬは、このスケマティックデータＳに基づいて設計されたレイアウトパターンを示す図形のデータであり、本来であれば、スケマティックデータＳの内容に一致したものになる。
【０１６５】
ＬＶＳ検証装置１０００は、レイアウトデータＬとスケマティックデータＳとを比較し、一致／不一致の結果を検証結果Ｖとして出力する機能を有する。具体的には、ＬＶＳ検証装置１０００は、レイアウトデータＬによって示されるパターン上で、§４−１で述べたような等電位追跡処理を行う機能を有し、スケマティックデータＳにおける各ノード間の接続関係と、レイアウトパターン上での接続関係とが一致するか否かを判定する処理を行うことになる。不一致を生じた箇所については、エラーを示す検証結果Ｖが出力される。
【０１６６】
ここでは、一例として、図１２に示すレイアウトパターンについての検証作業が行われた場合を考えてみよう。図３８は、この図１２に示すレイアウトパターンに対応する回路図である。別言すれば、図１２に示すレイアウトパターンは、図３８に示す回路図に基づいて設計されたパターンということになる。図３８の回路図には、６組のインバータＩ１〜Ｉ６を含む回路が記載されている。ここで、図１２に示すレイアウトパターン上では、セル枠Ｆ１がインバータＩ１，セル枠Ｆ２がインバータＩ２，セル枠Ｆ３がインバータＩ３，セル枠Ｆ４がインバータＩ６，セル枠Ｆ５がインバータＩ５，セル枠Ｆ６がインバータＩ４にそれぞれ対応することになる。なお、図３８の回路図には、図１２に示すレイアウトパターン上での各配線との対応を示すため、Ｗ１２〜Ｗ４０なる符号を記してある。
【０１６７】
図１１に示す例のように、セル枠の表示がない従来のレイアウトパターン表示では、図３８に示す回路図との対応関係を一目で把握することは困難であるが、本発明に係る装置では、図１２に示すように、セル枠Ｆ１〜Ｆ６が重畳して表示されるため、インバータＩ１〜Ｉ６との対応関係を直観的に認識する上で、大いに役立つことになる。また、本発明に係る装置では、図１２に黒い矩形で示す端子図形Ｔ１１〜Ｔ６４が各セル枠上に表示されるため、セル外部への配線を辿ることができる。したがって、回路素子間の信号の流れを把握することができるようになり、図３８に示す回路図との対応関係の認識を更に容易にしている。特に、図３４に示す例のように、個々の端子をその端子属性に基づいて異なる端子図形で表示すれば、信号の流れの方向まで認識することができ、回路図との対応関係の把握に役立つ。
【０１６８】
続いて、レイアウトパターンに欠陥が生じていたため、ＬＶＳ検証装置１０００からエラーを示す検証結果Ｖが出力された場合を考えてみよう。図３９は、図１２に示すレイアウトパターンの一部に欠陥が生じていた例を示す平面図である。具体的には、この図３９に示すレイアウトパターンでは、黒矢印Ｅで示す部分へのコンタクトの配置ミスが生じている。すなわち、図１２に示す正しいパターンでは、配線Ｗ４０と配線Ｗ２６との交差位置にコンタクト（小さな正方形パターン）が配置されており、両配線は導通して等電位の状態になっているが、図３９に示す誤ったパターンでは、このコンタクトが欠けているため、配線Ｗ４０と配線Ｗ２６とは絶縁状態になっている。
【０１６９】
一般に、レイアウトパターンＬの設計は、元になる回路図（すなわち、ネットリストなどのスケマティックデータＳ）に基づいてセルやブロックを自動配置する機能をもった自動配置配線ツールを利用して行われる。ただ、できるだけ無駄なスペースを排除し、最終的な占有面積を最小化するために、通常は、人手による調整作業を行う必要がある。このため、最終的に得られたレイアウトパターンＬには、人為的なミスの混入が避けられない。図３９に黒矢印Ｅで示す部分の「コンタクトの欠損」は、このような人為的なミスの一例である。
【０１７０】
このように、レイアウトパターンＬに誤りが生じていると、元のスケマティックデータＳとの間に不一致が生じることになり、ＬＶＳ検証装置１０００からエラーを示す検証結果Ｖが出力される。図４０は、図３９に示すレイアウトパターンＬに対応する回路図である。上述したとおり、「コンタクトの欠損」により、配線Ｗ４０と配線Ｗ２６とは絶縁状態になっており、セル枠Ｆ３（インバータＩ３）およびセル枠Ｆ６（インバータＩ４）に対する入力信号が正しく伝達されない状態になっている。
【０１７１】
図４１は、このような不一致に基づいて、ＬＶＳ検証装置１０００から出力されるエラー情報の一例を示す図である。一般に、エラーには、「ＯＰＥＮエラー」と「ＳＨＯＲＴエラー」の２種類が存在する。図３９に示す「コンタクトの欠損」の例は、「ＯＰＥＮエラー」の典型例であり、図４１は、この図３９に示すレイアウトパターンＬについて出力されたエラー情報である。
【０１７２】
「ＯＰＥＮエラー」は、スケマティックデータＳ上では単一のノードに接続されているべき配線が、レイアウトパターンＬ上では複数の等電位領域に分かれてしまっている状態を示す。別言すれば、スケマティックデータＳ上のノードとレイアウトパターンＬ上の配線との対応関係が１対ｎ（ｎは２以上の整数）になっている場合が「ＯＰＥＮエラー」であり、レイアウトパターンＬ上では、本来、単一の等電位領域を構成すべき配線が断線していることを示すエラーである。
【０１７３】
図３９に示す「コンタクトの欠損」の例は、このような「ＯＰＥＮエラー」が生じている典型例であり、図４１は、この図３９に示す例について、ＬＶＳ検証装置１０００から出力される具体的な「ＯＰＥＮエラー」の内容を示すものである。すなわち、図４１に示すエラー情報は、回路図上の１つのノードを示すスケマティックデータに対して、２つのレイアウトデータが対応していることを示している。ここで、スケマティックデータとして出力される「Net1234」なる識別子は、図３８に示す回路図において、配線Ｗ４０，Ｗ２２，Ｗ２４，Ｗ２６が接続されている共通のノードを示すために、ネットリスト上で定義されている識別子である。一方、レイアウトデータとして出力される「Ｋ１（ｘ１，ｙ１）」および「Ｋ２（ｘ２，ｙ２）」なる識別子は、図３９に示すレイアウトパターン上での点Ｋ１，Ｋ２およびその座標を示すものである（図３９では、説明の便宜上、配線Ｗ１０，Ｗ２０，Ｗ３０，Ｗ４０を、両端が閉じられた細長い矩形として示し、点Ｋ２をこの矩形の１頂点として示した）。
【０１７４】
ここで、点Ｋ１は、配線Ｗ２６およびこれに等電位となる領域を構成する図形群の１点であり、点Ｋ２は、配線Ｗ４０およびこれに等電位となる領域を構成する図形群の１点である。前述したとおり、ＬＶＳ検証装置１０００は、レイアウトパターン上で等電位追跡処理を行う機能を有しており、互いに等電位となる等電位図形群を認識することができる。図３９に示す例の場合、「コンタクトの欠損」により、配線Ｗ２６を構成する図形（およびこれと等電位となる図形）と配線Ｗ４０（およびこれと等電位となる図形）とは、それぞれ別個の等電位図形群と認識される。その結果、代表点「Ｋ１（ｘ１，ｙ１）」で示される第１の図形群と代表点「Ｋ２（ｘ２，ｙ２）」で示される第２の図形群とが、ネットリスト上の「Net1234」なる１つのノードに対応する、という「ＯＰＥＮエラー」の情報が検証結果Ｖとして出力されることになる。
【０１７５】
一方、「ＳＨＯＲＴエラー」は、スケマティックデータＳ上ではそれぞれ異なるノードに接続されているべき配線が、レイアウトパターンＬ上では単一の等電位領域を構成してしまっている状態を示す。別言すれば、スケマティックデータＳ上のノードとレイアウトパターンＬ上の配線との対応関係がｎ対１（ｎは２以上の整数）になっている場合が「ＳＨＯＲＴエラー」であり、レイアウトパターンＬ上では、本来、異なる等電位領域を構成すべき配線が短絡していることを示すエラーである。
【０１７６】
ＬＶＳ検証装置１０００からの検証結果Ｖとして、上述した「ＯＰＥＮエラー」や「ＳＨＯＲＴエラー」が出力された場合、ＬＳＩの設計者は、レイアウトパターン上でエラー箇所を特定し、エラーの原因を修正する作業を行わねばならない。本発明に係る装置では、図３９に示すように、セル枠Ｆ１〜Ｆ６および端子図形Ｔ１１〜T６４がレイアウトパターンに重畳して表示されるため、エラー箇所を特定する作業が容易になる。
【０１７７】
たとえば、図４１に示すような「ＯＰＥＮエラー」のエラー情報に基づいて、図３９に示すレイアウト上で、代表点「Ｋ１（ｘ１，ｙ１）」を含む図形として配線Ｗ２６を構成する矩形領域を強調表示させることや、代表点「Ｋ２（ｘ２，ｙ２）」を含む図形として配線Ｗ４０を構成する矩形領域を強調表示させることは、装置にそのような機能を設けておくことにより可能である。しかしながら、具体的なエラー箇所（この例の場合、黒矢印Ｅで示す部分の「コンタクトの欠損」）を装置に自動認識させることは困難であり、ＬＳＩ設計者が、図３９に示すようなレイアウトパターンを見ながら、自らの判断で見つけ出す作業を行わねばならない。レイアウトパターン上に重畳表示されたセル枠Ｆ１〜Ｆ６および端子図形Ｔ１１〜T６４は、このエラー箇所の特定作業を行う上で大いに役立つことになる。
【０１７８】
図４１に示す「ＯＰＥＮエラー」によれば、「Net1234」なる識別子で特定されるノードについての異常が示されているので、設計者は、図３８に示す回路図において、「Net1234」なる識別子に対応するノード、すなわち、６組のインバータＩ１〜Ｉ６の入力端子に対する配線に異常が生じていることを認識できる。図３９に示すレイアウトパターンには、６組のインバータＩ１〜Ｉ６に対応する６組のセル枠Ｆ１〜Ｆ６が表示されており、更に、それぞれの端子図形Ｔ１１〜Ｔ６４も表示されているため、これらの重畳情報を参照して、「入力端子に対する配線の異常箇所」を探し出す作業を行うことができる。特に、入力端子や出力端子をそれぞれ固有の図形で表示する実施形態を採れば、「入力端子に対する配線の異常箇所」を探し出す作業はより容易になる。
【０１７９】
また、設計者が異常箇所を特定する作業を行う場合、レイアウトパターン上の様々な箇所をチェックしてゆく必要があるが、重畳表示されたセル枠は、チェック箇所の優先順位を決定する上でも役に立つ。これは、一般論として、「異常箇所は、セル枠の内部よりも外部の方に存在する可能性が高い」と言えるためである。すなわち、ＬＳＩの設計に用いられるセルは、いわば予め用意されている汎用部品というべきものであり、ＬＳＩは、このような汎用部品を多数組み合わせることにより構成される集合体である。したがって、一般的には、このような汎用部品として用意されたセル内のパターンに異常が生じている可能性は低い。これに対して、セル外に配置されるパターンは、設計者の手作業により生成されたり、修正されたりしたパターンであることが多く、人的ミスが発生しやすい。
【０１８０】
したがって、図３９に示すレイアウトパターンについて、異常箇所を探す作業を行う場合、まず、個々のセル枠Ｆ１〜Ｆ６の外側のパターンについてのチェックから始めるようにすれば、非常に効率的である。もちろん、実際には、ＬＳＩは三次元構造を有しており、個々のセルの上方を通過する配線層も存在するので、そのような配線層についての異常は、セル枠の内側に存在することになる。また、セル内部のパターンに異常が生じていることが皆無とは言えない。したがって、異常箇所がセル枠の内部のパターンに存在する可能性も否定できないが、確率的には、セル枠の外部のパターンに存在する可能性が圧倒的に高いと言える。したがって、本発明によって重畳表示されたセル枠をひとつの指標として、まず、セル枠の外側のパターンからチェックを行う、という手法は極めて合理的である。
【０１８１】
エラー箇所が特定されれば、設計者は、エラーを回避するための修復作業を行うことになる。図３９に示す例の場合、黒矢印Ｅで示す部分の「コンタクトの欠損」を修復するために、この位置にコンタクトを配置する作業が行われる。このように、セル枠の表示は、エラー発生箇所の特定作業に大いに貢献することになるが、それだけではなく、エラー発生箇所が特定された後も、当該エラーが発生した工程を特定する上でも大いに貢献する。
【０１８２】
すなわち、エラー発生箇所がセル枠の内部である場合には、当該エラーがセルの上方を通過する配線層に関するものでない限り、セル自体に問題があることになり、セル内部の設計プロセスにおいて生じたエラーということになる。これに対して、エラー発生箇所がセル枠の外部である場合には、セル間配線を行うプロセスにおいて生じたエラーということになる。一般に、エラーの発生原因を追求する上では、どのプロセスのどの作業で発生したエラーであるのかを認識する必要がある。本発明によってセル枠を重畳表示すれば、エラー発生箇所が、セル枠の内部であるのか外部であるのかを一目で確認することができるので、当該エラーがどのプロセスで発生したのかを認識することが容易になり、エラーの発生原因を追求する上でも役立つことになる。
【符号の説明】
【０１８３】
１００：設計データ入力部
２００：ブロック構成データ格納部
３００：セル構成データ格納部
４００：レイアウトパターン表示部
５００：端子図形生成部
６００：セル枠決定部
７００：表示態様指示部
８００：条件設定部
９００：付加機能部
９１０：等電位追跡部
９２０：領域認識部
９３０：素子認識部
９４０：セル間信号追跡部
１０００：ＬＶＳ検証装置
Ａ〜Ｄ：ブロック
Ａ〜Ｃ：論理値
Ｃ，Ｃ１１〜Ｃ１３，Ｃ１０１〜Ｃ１０３：セル
Ｃ１，Ｃ２：コンタクト
ＣＣ１〜ＣＣ９：セル
Ｅ：エラー箇所を示す黒矢印
Ｆ，Ｆ１〜Ｆ６，Ｆ１１〜Ｆ１３：セル枠
ｆ１〜ｆ１１：セルを構成する図形
ｆ（ＯＲ）：論理和図形
Ｇ：ＭＯＳトランジスタのゲート
Ｈ１〜Ｈ４：交差線分
Ｉ１〜Ｉ６：インバータ
Ｋ１，Ｋ２：レイアウトパターン上の１点
Ｌ：レイアウトデータ
Ｌ１〜Ｌ５：レイヤー
Ｎ：Ｎ型ＭＯＳトランジスタのチャネル領域
Ｎ１，Ｎ２：Ｎ型ＭＯＳトランジスタ
Ｏ：中間階層に定義されたＸＹ座標系の原点
ｏ：最下位階層に定義されたｘｙ座標系の原点
Ｐ：Ｐ型ＭＯＳトランジスタのチャネル領域
Ｐ１〜Ｐ１２：αβ座標系上の点
Ｐ１，Ｐ２：Ｐ型ＭＯＳトランジスタ
Ｐ２１〜Ｐ３０：ＸＹ座標系上の点
Ｑ：最上位階層に定義されたαβ座標系の原点
Ｑａ〜Ｑｄ：αβ座標系上の点
Ｒ１〜Ｒ３：ＸＹ座標系上の点
Ｓ：スケマティックデータ
Ｓ１〜Ｓ１０：流れ図の各ステップ
Ｔ１〜Ｔ６４：端子図形
ｔ１〜ｔ１８：端子点
ＴＯＰ：最上位階層のブロック
ＳＤ：ソース・ドレイン領域
Ｖ：検証結果
Ｗ１〜Ｗ３：ブロック間配線
Ｗ４〜Ｗ５：セル間配線
Ｗ１０〜Ｗ４０：配線
ｗ１〜ｗ５，ｗ１２，ｗ１３：セル間配線
Ｘ：中間階層に定義されたＸＹ座標系の座標軸
Ｘ１〜Ｘ３：座標軸Ｘ上の１座標値
ｘ：最下位階層に定義されたｘｙ座標系の座標軸
ｘ１，ｘ２：座標軸ｘ上の１座標値
Ｙ：中間階層に定義されたＸＹ座標系の座標軸
Ｙ１〜Ｙ３：座標軸Ｙ上の１座標値
ｙ：最下位階層に定義されたｘｙ座標系の座標軸
ｙ１，ｙ２：座標軸ｙ上の１座標値
Ｚ：指示点
α：ＴＯＰ階層に定義されたαβ座標系の座標軸
α１〜α４：座標軸α上の１座標値
β：ＴＯＰ階層に定義されたαβ座標系の座標軸
β１〜β４：座標軸β上の１座標値
【図１】
0005978595.tif 000002
【図２】
0005978595.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005978595.tif 000011
【図１１】
0005978595.tif 000012
【図１２】
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【図１３】
0005978595.tif 000014
【図１４】
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【図１５】
0005978595.tif 000016
【図１６】
0005978595.tif 000017
【図１７】
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【図１８】
0005978595.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
0005978595.tif 000036
【図３６】
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【図３７】
0005978595.tif 000038
【図３８】
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【図３９】
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【図４０】
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【図４１】
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