(57)【特許請求の範囲】
【請求項１】
回路から信号が入力または回路に信号を出力する第１配線層と、
前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする入力または出力回路。
【請求項２】
回路から信号が入力または回路に信号を出力する第１配線層と、
前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
前記第２配線層は、前記第１配線層の上方に形成され、前記第２配線層上に、平面視において前記第１配線層および前記第２配線層と重なるように前記回路に接地電位または電源電位を供給するバンプが形成されることを特徴とする入力または出力回路。
【請求項３】
回路から信号が入力または回路に信号を出力する第１配線層と、
前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
一端が前記第１配線層に接続され、他端がグラウンドまたは電源に接続され、前記外部に前記信号を出力または外部から前記信号が入力するバンプの出力インピーダンスまたは入力インピーダンスと同じ抵抗値を有する抵抗を具備することを特徴とする入力または出力回路。
【請求項４】
前記第２配線層および前記第４配線層は、接地配線および電源配線の少なくとも一方であることを特徴とする請求項１から３のいずれか一項記載の入力または出力回路。
【請求項５】
回路が形成された半導体基板と、
前記半導体基板上に形成され、前記回路から信号が入力または前記回路に信号を出力する第１配線層と、
前記半導体基板上かつ前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、
前記半導体基板上に形成され、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、
前記半導体基板上かつ前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、
前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、
を具備し、
前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする受信または送信回路。
【請求項６】
前記信号はマイクロ波であることを特徴とする請求項１から４のいずれか一項記載の入力または出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力または出力回路並びに受信または送信回路に関し、例えば、バンプを入力または出力端子とする入力または出力回路並びに受信または送信回路に関する。
【背景技術】
【０００２】
回路基板間、筐体間または半導体集積回路間のデータ送信または受信に、信号を送信または受信する送受信回路が用いられている。送受信回路には、信号を入力または出力する入出力回路が用いられている。入出力回路および送受信回路においては、高速な信号の送受信のため、様々な工夫がされている。例えば、半導体集積回路と伝送線路との間のインピーダンス整合をとり、信号波形を改善すること、スルーホールをマッチング回路の補正容量とすることが知られている（例えば、特許文献１）。スルーホールと接地面との間の容量を用い、周波数特性を補正することが知られている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０９−８２１９号公報
【特許文献２】特開昭６１−２５１０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
送受信回路において、信号を送信または受信する送受信端子をバンプとして形成すると、送受信端子における反射特性が悪化する。本入力または出力回路および受信または送信回路は、良好な反射特性を得ることを目的とする。
【課題を解決するための手段】
【０００５】
例えば、回路から信号が入力または回路に信号を出力する第１配線層と、前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備し、前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする入力または出力回路を用いる。
【０００６】
例えば、回路が形成された半導体基板と、前記半導体基板上に形成され、前記回路から信号が入力または前記回路に信号を出力する第１配線層と、前記半導体基板上かつ前記第１配線層の上方または下方に、平面視において前記第１配線層と重なるように形成された第２配線層と、前記半導体基板上に形成され、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記半導体基板上かつ前記第３配線層下方に、平面視において前記バンプが設けられる前記第３配線層の領域と重なるように形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備し、前記第１配線層および前記第２配線層のうち上方に形成された一方上に、平面視において前記第１配線層および前記第２配線層と重なるようにバンプが形成されることを特徴とする受信または送信回路を用いる。
【発明の効果】
【０００７】
本入力または出力回路および受信または送信回路によれば、良好な反射特性を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る送信回路の等価回路図である。
【図２】図２（ａ）、図２（ｂ）および図２（ｃ）は、それぞれ比較例１、比較例２および実施例１に係る出力回路の等価回路図を示す図である。
【図３】図３（ａ）は、バンプの平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ断面図である。
【図４】図４は、比較例１、比較例２および実施例１に係る出力端子における反射特性を計算した結果を示す図である。
【図５】図５（ａ）は、実施例１に係る送信回路の平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面を模式的に示した図である。
【図６】図６は、実施例２に係る送信回路の断面を模式的に示した図である。
【図７】図７は、実施例３に係る受信回路の等価回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１０】
図１は、実施例１に係る送信回路の等価回路図である。図１に示すように、送信回路１００は、出力回路１０、信号回路２２を備えている。信号回路２２は、例えばドライバアンプ１６およびＭＵＸ１８を備えている。出力回路１０は、抵抗Ｒ０、インダクタＬ０並びにキャパシタＣ１およびＣ２を備えている。送信回路１０においては、抵抗Ｒ０の一端が入力端子１２に他端がグランドに電気的に接続されている。インダクタＬ０の一端が入力端子１２に他端が出力端子１４に電気的に接続されている。キャパシタＣ１の一端が入力端子１２に他端がグランドに電気的に接続されている。キャパシタＣ２の一端が出力端子１４に他端がグランドに電気的に接続されている。
【００１１】
ＭＵＸ１８には複数の信号線が入力する。ＭＵＸ１８は複数の信号を多重化し出力する。ドライバアンプ１６は、ＭＵＸ１８が出力した信号を増幅し出力回路１０の入力端子１２に出力する。出力回路１０の出力端子１４から信号が出力される。図１の信号回路２２は、一例であり、入力端子１２に信号を出力する他の回路でもよい。
【００１２】
次に、比較例について説明する。図２（ａ）、図２（ｂ）および図２（ｃ）は、それぞれ比較例１、比較例２および実施例１に係る出力回路の等価回路図を示す図である。図２（ａ）に示すように、比較例１に係る出力回路１０ａにおいては、インダクタＬ０およびキャパシタＣ１が設けられていない。その他の構成は実施例１の出力回路１０と同じであり説明を省略する。図２（ｂ）に示すように、比較例２に係る出力回路１０ｂにおいては、キャパシタＣ１が設けられていない。その他の構成は実施例１の出力回路１０と同じであり説明を省略する。図２（ｃ）に示す出力回路１０は、図１と同じであり説明を省略する。
【００１３】
比較例１は、抵抗Ｒ０の抵抗値と同じインピーダンスで終端した出力回路である。抵抗Ｒ０の抵抗値は、例えば出力端子１４の出力インピーダンスと同じとする。例えば、５０Ωとする。キャパシタＣ２は、出力端子１４をバンプを用い形成した場合に生じる寄生容量である。
【００１４】
バンプに生じる寄生容量について説明する。図３（ａ）は、バンプの平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ断面図である。図３（ａ）および図３（ｂ）に示すように、シリコン基板等の半導体基板２０上に絶縁層２８が形成されている。絶縁層２８内に配線層３０および３２が形成されている。例えば配線層は複数積層されており、各配線層間に層間絶縁膜として絶縁層２８が形成されている。絶縁層２８上に配線層２４が形成されている、配線層２４上にバンプ２６が形成されている。配線層３０および３２は、例えば接地配線および電源配線の少なくとも一方である。配線層３０および３２の一部は配線層２４の下方に設けられている。これにより、配線層２４と配線層３０との間に寄生容量Ｃｆ１、配線層２４と配線層３２との間に寄生容量Ｃｆ２が付加される。比較例１のキャパシタＣ２は、例えば寄生容量Ｃｆ１およびＣｆ２に対応する。
【００１５】
比較例１においては、キャパシタＣ２が形成されることにより、出力端子１４に入力する信号５０が反射する。信号５０は、例えば、出力回路１０ａが出力した信号が、後段において反射された信号である。このように、後段から反射されてきた信号５０は、抵抗Ｒ０で終端させることが好ましい。このような信号５０の反射は、出力信号がマイクロ波の場合、顕著となる。さらに、出力信号の周波数が例えば１ＧＨｚ以上の場合顕著となる。
【００１６】
図４は、比較例１、比較例２および実施例１に係る出力端子における反射特性を計算した結果を示す図である。図２（ａ）から図２（ｃ）の抵抗Ｒ０の抵抗値を５０Ω、キャパシタＣ１およびＣ２のキャパシタンスＣを全て同じ３２０ｆＦ、図２（ｂ）および図２（ｃ）のインダクタＬ０のインダクタンスをそれぞれＬ／２およびＬとした。ＣとＬとは、Ｆ＝１／（（２π）×√（（Ｌ／２）×Ｃ））となるように設定した。Ｆは信号５０の周波数より大きい周波数である。Ｓ２２は、出力端子１４における信号５０の反射係数を示している。
【００１７】
図４を参照し、比較例１においては、周波数Ｆ／１０において、Ｓ２２は−２７ｄＢ程度である。比較例２においては、Ｓ２２は−４７ｄＢ程度である。実施例１においては、Ｓ２２は−６０ｄＢ程度である。比較例２のように、比較例１に対しインダクタＬ０を設けると反射係数は小さくなる。しかし十分ではない。実施例２のように、インダクタＬ０に加え、キャパシタＣ２とほぼ同じキャパシタンスＣを有するキャパシタＣ１を設けることにより反射係数をより小さくできる。
【００１８】
図５（ａ）は、実施例１に係る送信回路の平面図、図５（ｂ）は、図５（ａ）のＡ−Ａ断面を模式的に示した図である。図５（ａ）および図５（ｂ）に示すように、例えばシリコン基板等の半導体基板２０上に、絶縁層２８が形成されている。絶縁層２８は、例えば主に酸化シリコンまたは低ｋ材料を含む。絶縁層２８内には半導体基板２０と水平方向に配線３１が、垂直方向にビア配線３５が形成されている。配線３１は、複数積層されており、配線３１間に層間絶縁膜として絶縁層２８が形成されている。このように、配線３１と絶縁層２８とは多層配線構造を備えている。さらに、絶縁層２８上に配線２５が形成され、配線２５上にバンプ２６が形成されている。ビア配線３５は、多層配線の各層間絶縁膜を貫通するビア配線と、各ビア配線間の各配線層に含まれるパッドと、を含んでもよいが、図５（ｂ）においては、ビア配線３５を簡略化して図示している。配線３１、２５およびビア配線３５は、例えばＣｕまたはＡｌ等の金属を主に含む。バンプ２６は、例えばＳｎＡｇＣｕ等の半田を主に含む。
【００１９】
配線２５は、第１配線層２４ａおよび第３配線層２４ｂを含む。配線３１は、第２配線層３０ａ、第４配線層３０ｂおよび配線層３４を含む。ビア配線３５は、ビア配線３６ａから３６ｃを含む。半導体基板２０内に信号回路２２が形成されている。信号回路２２は、例えば図１のＭＵＸ１８およびドライバアンプ１６である。信号回路２２は、半導体基板２０内に形成されたトランジスタと絶縁層２８内に形成された配線を備えている。配線は図示していない。
【００２０】
図５（ａ）に示すように、信号回路２２は、例えば４つのバンプ２６ａおよび２６ｃと配線３１を介し電気的に接続されている。バンプ２６ｃは、電源用端子である。バンプ２６ｃのうち一方はグランドに、他方は電源に電気的に接続される。バンプ２６ａには、信号回路２２から信号が出力される。２つのバンプ２６ａには、例えば差動信号が出力される。シングルエンド信号の場合、信号回路２２に電気的に接続されるバンプ２６ａは１つでもよい。バンプ２６ａとバンプ２６ｂとの間には、配線３１により形成されたインダクタＬ０が直列に電気的に接続されている。インダクタＬ０は、図１のインダクタＬ０に対応する。バンプ２６ｂは、信号を外部に出力する出力端子であり、図１の出力端子１４に対応する。
【００２１】
図５（ｂ）に示すように、バンプ２６ａおよび２６ｂは、それぞれ第１配線層２４ａおよび第３配線層２４ｂ上に形成されている。配線層３４は、インダクタＬ０に対応する。第１配線層２４ａと信号回路２２とはビア配線３６ｃを介し電気的に接続されている。配線層３４の一端はビア配線３６ａを介し第１配線層２４ａと電気的に接続されている。配線層３４の他端はビア配線３６ｂを介し第３配線層２４ｂと電気的に接続されている。第２配線層３０ａおよび第４配線層３０ｂは、それぞれ第１配線層２４ａおよび第３配線層２４ｂの下方に形成されている。第２配線層３０ａおよび第４配線層３０ｂは、例えば図３（ａ）および図３（ｂ）の配線層３０および３２に相当する。第１配線層２４ａと第２配線層３０ａとは容量結合し、キャパシタＣ１が形成される。キャパシタＣ１は、図１のキャパシタＣ１に対応する。第３配線層２４ｂと第４配線層３０ｂとは容量結合し、キャパシタＣ２が形成される。キャパシタＣ２は、図１のキャパシタＣ２に対応する。信号回路２２から出力された信号は第１配線層２４ａに入力する。第１配線層２４ａは、図１の入力端子１２に対応する。さらに、信号は、インダクタＬ０を含む配線層３４を介し第３配線層２４ｂに入力する。第３配線層２４ｂは、バンプ２６ｂを介し信号を外部に出力する。なお、図１の抵抗Ｒ０は、半導体基板２０内の半導体抵抗、配線３１または薄膜抵抗により形成される。
【００２２】
実施例１によれば、第１配線層２４ａと、第１配線層２４ａの下方に形成された第２配線層３０ａを設ける。第１配線層２４ａと第２配線層３０ａとを容量結合させる。これにより、図１のキャパシタＣ１を形成することができる。よって、図４のように、第３配線層２４ｂと第４配線層３０ｂとの容量結合により悪化した出力回路１０の反射特性を改善することができる。
【００２３】
また、第３配線層２４ｂと第４配線層３０ｂとが上下方向に重なるように形成されるために、図３（ａ）および図３（ｂ）を用い説明したように、寄生容量が増加してしまう。そこで、第１配線層２４ａと第２配線層３０ａとは上下方向に重なるように形成する。これにより、キャパシタＣ２と同程度のキャパシタンスを備えるキャパシタＣ１を形成することができる。
【００２４】
第１配線層２４ａ上にバンプ２６ａは形成されていなくともよいが、フリップチップ実装する際の機械的強度を保つため、バンプ２６ａは形成されていることが好ましい。
【００２５】
図１のように、第１配線層２４ａは抵抗Ｒ０を介しグラウンドまたは電源に接続されていることが好ましい。これにより、終端抵抗を形成することができる。
【００２６】
第１配線層２４ａと第２配線層３０ａとにより形成される容量値と、第３配線層２４ｂと第４配線層３０ｂとにより形成される容量値と、は実質的に同じである。これにより、図４のように、出力端子１４における反射特性を改善することができる。
【００２７】
さらに、図４を参照し、キャパシタＣ１およびＣ２の容量値をＣ、インダクタＬ０のインダクタンスをＬ、出力端子１４から出力される信号の周波数をＦとしたとき、Ｆ＜１／（（２π）×√（（Ｌ／２）×Ｃ））であることが好ましい。これにより、信号の反射特性を改善できる。なお、Ｆは１／（（２π）×√（（Ｌ／２）×Ｃ））の１／５以下、または１／１０以下であることが好ましい。これにより、信号の反射特性をより改善できる。
【実施例２】
【００２８】
図６は、実施例２に係る送信回路の断面を模式的に示した図である。平面図は実施例１の図５（ａ）と同じであり説明を省略する。図６に示すように、第２配線層３０ａが絶縁層２８上に形成され、第１配線層２４ａが絶縁層２８内に形成されている。バンプ２６ａが第２配線層３０ａ上に形成されている。バンプ２６ａは、接地するためのバンプまたは電源用のバンプである。その他の構成は実施例１と同じであり説明を省略する。
【００２９】
このように、第２配線層３０ａは第１配線層２４ａの上方に形成されていてもよい。この場合、第２配線層３０ａ上にバンプ２６ａを形成することにより、バンプ２６ａを、信号回路２２に接地電位または電源電位を供給するバンプとして用いることができる。
【００３０】
実施例１および２のように、第２配線層３０ａは、第１配線層２４ａの上方または下方に形成されていればよい。
【実施例３】
【００３１】
実施例３は、受信回路の例である。図７は、実施例３に係る受信回路の等価回路図である。図７に示すように、受信回路１００ａは、入力回路１０ｃと信号回路２２ａを備えている。入力回路１０ｃの回路構成は実施例１の図１と同じである。入力回路１０ｃの入力端子１４ａに外部から信号が入力し、出力端子１２ａから信号が信号回路１２ａに出力する。信号回路２２ａはアンプ１６ａを備えている。アンプ１６ａは、入力回路１０ｃから入力した信号を増幅し次段の回路に出力する。
【００３２】
実施例３のように、図５（ａ）から図６の構造は、入力回路を含む受信回路に適用することもできる。すなわち、図５（ａ）から図６において、第１配線層２４ａは、信号回路２２から信号が入力または信号回路２２から信号が出力すればよい。また、バンプ２６ｂは、外部に信号を出力または外部から信号が入力すればよい。
【００３３】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００３４】
実施例１を含む実施形態に関し、さらに以下の付記を開示する。
付記１：
回路から信号が入力または回路に信号を出力する第１配線層と、前記第１配線層の上方または下方に形成された第２配線層と、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記第３配線層下方に形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備することを特徴とする入力または出力回路。
付記２：
前記第２配線層および前記第４配線層は、接地配線および電源配線の少なくとも一方であることを特徴とする付記１記載の入力または出力回路。
付記３：
前記第１配線層および前記第２配線層のうち上方に形成された一方上にバンプが形成されることを特徴とする付記１または２記載の入力または出力回路。
付記４：
前記第２配線層は、前記第１配線層の上方に形成され、前記第２配線層上に、前記回路に接地電位または電源電位を供給するバンプが形成されることを特徴とする付記１または２項記載の入力または出力回路。
付記５：
一端が前記第１配線層に接続され、他端がグラウンドまたは電源に接続された抵抗を具備することを特徴とする付記１から４のいずれか一項記載の入力または出力回路。
付記６：
前記第１配線層と前記第２配線層とは容量結合されており、前記第３配線と前記第４配線とは容量結合されていることを特徴とする付記１から５のいずれか一項記載の入力または出力回路。
付記７：
前記第１配線層と前記第２配線層とにより形成される容量値と、前記第３配線層と前記第４配線層とにより形成される容量値と、は実質的に同じであることを特徴とする付記６記載の入力または出力回路。
付記８：
前記容量値をＣ、前記インダクタのインダクタンスをＬ、前記信号の周波数をＦとしたとき、Ｆ＜１／（（２π）×√（（Ｌ／２）×Ｃ））であることを特徴とする付記７記載の入力または出力回路。
付記９：
回路が形成された半導体基板と、前記半導体基板上に形成され、前記回路から信号が入力または前記回路に信号を出力する第１配線層と、前記半導体基板上かつ前記第１配線層の上方または下方に形成された第２配線層と、前記半導体基板上に形成され、外部に前記信号を出力または外部から前記信号が入力するバンプが上に形成される第３配線層と、前記半導体基板上かつ前記第３配線層下方に形成された第４配線層と、前記第１配線層および前記第３配線層にそれぞれ一端および他端が電気的に接続されたインダクタと、を具備することを特徴とする受信または送信回路。
【符号の説明】
【００３５】
１０      出力回路
１０ｃ    入力回路
２２、２２ｃ  信号回路
２０      半導体基板
２４ａ    第１配線層
２４ｂ    第３配線層
２５、３１  配線
２８      絶縁層
３０ａ    第２配線層
３０ｂ    第３配線層
３５      ビア配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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