(57)【特許請求の範囲】
【請求項１】
高電位側電源ノードおよび低電位側電源ノード間の電源電圧により動作する１または複数の出力バッファと、
各々に対する入力論理信号に基づいて、前記高電位側電源ノードの電圧または前記高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との間の第１の中間電圧を選択し、高電位側論理信号として出力するとともに、前記高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との間の第２の中間電圧または前記低電位側電源ノードの電圧を選択し、低電位側論理信号として出力する複数のレベルシフタと、
前記複数のレベルシフタが出力した高電位側論理信号の論理演算を行うことにより、前記１または複数の出力バッファを駆動する高電位側論理信号を出力する高電位側論理回路と、
前記複数のレベルシフタが出力した低電位側論理信号の論理演算を行うことにより、前記１または複数の出力バッファを駆動する低電位側論理信号を出力する低電位側論理回路と
を具備することを特徴とする高電圧論理回路。
【請求項２】
前記レベルシフタは、
前記高電位電源ノードに各々のソースが接続され、互いに相手のドレインが各々のゲートに接続された第１および第２のＰチャネルトランジスタと、
前記第１および第２のＰチャネルトランジスタの各ドレインに各々のソースが接続され、前記第１の中間電圧から各々の閾値電圧を減算したバイアス電圧が各々のゲートに与えられた第３および第４のＰチャネルトランジスタと、
前記入力論理信号に基づいて前記第３のＰチャネルトランジスタまたは第４のＰチャネルトランジスタの一方のドレインと前記低電位側電源ノードとの間に電流路を形成することにより、前記第１のＰチャネルトランジスタおよび前記第２のＰチャネルトランジスタの各ドレイン電圧を前記第１の中間電圧から前記高電位側電源ノードの電圧までの範囲内において変化させるスイッチ手段とを具備し、
前記第１のＰチャネルトランジスタまたは前記第２のＰチャネルトランジスタの一方のドレイン電圧を前記高電位側論理信号として出力することを特徴とする請求項１に記載の高電圧論理回路。
【請求項３】
前記出力バッファは、前記高電位側電源ノードおよび低電位側電源ノード間に直列に介挿された出力用Ｐチャネルトランジスタおよび出力用Ｎチャネルトランジスタを有することを特徴とする請求項１または２に記載の高電圧論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数系統の電源電圧により動作する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）等の素子の微細化に伴って素子の耐圧が低下しており、半導体集積回路の電源電圧を下げる必要が出てきている。例えば、素子の加工技術が３５０ｎｍ程度のとき、半導体集積回路の電源電圧は３Ｖ〜５Ｖであったが、加工技術が１３０ｎｍ、６５ｎｍと微細化が進むにつれて、素子の耐圧が下がり、半導体集積回路の電源電圧は１．８Ｖ、１．２Ｖと下がってきている。
【０００３】
しかしながら、液晶やセンサ等を駆動するアナログ回路を含むシステムでは、アナログ回路を動作させるために３Ｖ電源あるいは５Ｖ電源等が必要である。このため、この種のアナログ回路を含むＬＳＩチップを構成する場合、微細化された内部回路は１．２Ｖ等の低電圧電源にて動作させ、アナログ回路や入出力インタフェース回路は３Ｖ〜５Ｖで駆動させる等の多電源構成とすることが必要になっている。
【０００４】
また、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられている。しかし、この種の不揮発性メモリは、データの書き込みや消去に高電圧が必要である。従って、この種の不揮発性メモリでも多電源構成を採用している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４０２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、高速動作が必要であり、素子数が多いために微細化技術が必要なロジック回路等は、酸化膜の薄い低耐圧トランジスタにより構成し、入出力インターフェース回路や高電圧回路は酸化膜が厚い高耐圧トランジスタにより構成していた。
【０００７】
このように従来技術の下では、微細化に対応した標準トランジスタのほかに、高耐圧のトランジスタを作る必要があった。このため、酸化膜厚を複数種類作り変えてトランジスタを作る必要があり、工程数が多く、高価なプロセスとなっていた。また、複雑な製造工程となるため、歩留まりにも注意を払う必要があった。また、プロセスが高価であり、かつ、歩留まりが低いため、製品の価格が高くなるという問題があった。
【０００８】
また、不揮発性メモリ単体からなる製品を作る場合は、単にメモリの価格が高くなる問題のみが生じるが、不揮発性メモリとロジック回路やアナログ回路とを同一のチップに混載するような、いわゆるエンベデッド（Ｅｍｂｅｄｄｅｄ）製品の場合は、さらに重要な問題が発生する。すなわち、メモリを構成する微細な標準トランジスタに加えて、酸化膜の厚い高耐圧トランジスタを構成するために、プロセスの熱工程が変更となり、メモリを構成する標準トランジスタの特性が変わってしまうという問題も起こる。特にメモリのセンスアンプ等のアナログ回路はトランジスタ特性にセンシティブであり、トランジスタの特性が変わると、その都度、チューニングする必要が生じる。このため、多くのアナログＩＰを保有している半導体メーカーでは、大きなロスとなる問題が生じる。
【０００９】
この発明は、以上説明した事情に鑑みてなされたものであり、微細化が可能な標準ＣＭＯＳプロセスにより実現することが可能であり、高電圧動作が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、高電位側電源ノードおよび低電位側電源ノード間に直列に介挿された出力用Ｐチャネルトランジスタおよび出力用Ｎチャネルトランジスタを有する出力バッファを有し、前記高電位側電源ノードの電圧または前記高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第１の中間電圧を選択し、高電位側論理信号として前記出力用Ｐチャネルトランジスタのゲートに供給し、前記高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との中間の第２の中間電圧または前記低電位側電源ノードの電圧を選択し、低電位側論理信号として前記出力用Ｎチャネルトランジスタのゲートに供給することを特徴とする半導体集積回路の出力回路を提供する。
【００１１】
この発明によれば、出力用Ｐチャネルトランジスタのゲートには高電位側電源ノードの電圧または高電位側電源ノードの電圧と低電位側電源ノードの電圧との中間の第１の中間電圧が与えられるので、出力用Ｐチャネルトランジスタのゲート−基板間に加わる電圧を緩和することができる。また、出力用Ｎチャネルトランジスタのゲートには、高電位側電源ノードの電圧と低電位側電源ノードの電圧との中間の第２の中間電圧または低電位側電源ノードの電圧が与えられるので、出力用Ｎチャネルトランジスタのゲート−基板間に加わる電圧を緩和することができる。
【００１２】
なお、特許文献１は、トランジスタに加わるストレスの緩和を図った入力回路として図１２に示すものを開示している。図１２において、高電位側電源Ｖｐｐおよび接地ＧＮＤ間に直列に介挿されたＰチャネルトランジスタＭ４およびＮチャネルトランジスタＭ２はインバータを構成している。そして、入力信号ＩＮが与えられるノードとＰチャネルトランジスタＭ４のゲートとの間にはＰチャネルトランジスタＭ３が介挿され、入力信号ＩＮが与えられるノードとＮチャネルトランジスタＭ２のゲートとの間にはＮチャネルトランジスタＭ１が介挿されている。そして、ＰチャネルトランジスタＭ３およびＮチャネルトランジスタＭ１の各ゲートには電源電圧Ｖｐｐと接地レベルＧＮＤとの中間の電圧である遮断電圧ＶＳＨＬＤ２およびＶＳＨＬＤ１が与えられる。
【００１３】
ここで、ＮチャネルトランジスタＭ１の閾値電圧がＶｔｈｎである場合において、入力信号ＩＮのレベルを上昇させていくと、理想的にはＮチャネルトランジスタＭ２のゲート電圧がＶＳＨＬＤ１−ＶｔｈｎになったときにＮチャネルトランジスタＭ１がＯＦＦとなり、ＮチャネルトランジスタＭ２のゲート電圧がＶＳＨＬＤ１−Ｖｔｈｎに維持される。また、ＰチャネルトランジスタＭ３の閾値電圧がＶｔｈｐである場合において、入力信号ＩＮのレベルを低下させていくと、理想的にはＰチャネルトランジスタＭ４のゲート電圧がＶＳＨＬＤ２＋ＶｔｈｐになったときにＰチャネルトランジスタＭ３がＯＦＦとなり、ＰチャネルトランジスタＭ４のゲート電圧がＶＳＨＬＤ２＋Ｖｔｈｐに維持される。
【００１４】
しかし、実際にはゲート−ソース間電圧が閾値電圧よりも小さい状況でもＰチャネルトランジスタＭ３およびＮチャネルトランジスタＭ１には微小な電流（オフリーク電流あるいはサブスレシュホルド電流）が流れる。従って、入力信号ＩＮを高電圧に立ち上げて、ＮチャネルトランジスタＭ１がＯＦＦになった後、長時間が経過すると、ＮチャネルトランジスタＭ２のゲート電圧は入力信号ＩＮと同じ高電圧に充電される。従って、入力信号ＩＮが長時間に亙って高電圧を維持する状況では、ＮチャネルトランジスタＭ２に過大なゲート−基板間電圧が与えられるのを回避することができない。入力信号ＩＮを立ち下げた場合も同様である。
【００１５】
これに対し、本発明による出力回路では、上述のように、出力用Ｐチャネルトランジスタのゲートには高電位側電源ノードの電圧または高電位側電源ノードの電圧と低電位側電源ノードの電圧との中間の第１の中間電圧が常に与えられ、出力用Ｎチャネルトランジスタのゲートには、高電位側電源ノードの電圧と低電位側電源ノードの電圧との中間の第２の中間電圧または低電位側電源ノードの電圧が常に与えられる。従って、定常的に、出力用Ｐチャネルトランジスタのゲート−基板間に加わる電圧と、出力用Ｎチャネルトランジスタのゲート−基板間に加わる電圧を緩和することができる。
【図面の簡単な説明】
【００１６】
【図１】各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧を示す図である。
【図２】標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。
【図３】ドレインおよびソースの両方のＬＤＤ領域を広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。
【図４】ドレインのＬＤＤ領域のみを広げて耐圧を向上させた高耐圧ＣＭＯＳ回路の構成例を示す断面図である。
【図５】この発明の第１実施形態である半導体集積回路の出力回路の構成を示す回路図である。
【図６】この発明の第２実施形態である半導体集積回路の出力回路の構成を示す回路図である。
【図７】この発明の第３実施形態である半導体集積回路の出力回路の構成を示す回路図である。
【図８】この発明の第４実施形態である半導体集積回路の出力回路の構成を示す回路図である。
【図９】この発明の第５実施形態である高電圧論理回路の構成を示す回路図である。
【図１０】この発明の第６実施形態である半導体集積回路の出力回路の構成を示す回路図である。
【図１１】この発明の第７実施形態である半導体集積回路の出力回路の構成を示す回路図である。
【図１２】特許文献１に開示された入力回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、この発明の実施形態について説明する。
【００１８】
＜この発明において利用する高耐圧化技術＞
この発明の各実施形態では、ＣＭＯＳ回路において一般的に用いられている高耐圧化技術を利用する。そこで、この発明の各実施形態の説明に先立ち、このＣＭＯＳ回路の高耐圧化技術について説明する。
【００１９】
図１は各種の電源電圧に対応したＭＯＳ集積回路におけるトランジスタの酸化膜厚と、その酸化膜の限界耐圧（ゲート酸化膜がある時間で破壊する電圧）を示すものである。通常、１０年間の動作保証が可能なＭＯＳ集積回路を実現するためには、酸化膜に印加される電界を５ＭｅＶ（メガエレクトロンボルト）程度に設定するが、酸化膜に印加可能な電界の上限値はおおよそ８ＭｅＶに設定している。
【００２０】
図２は標準ＣＭＯＳプロセスにより製造されたＣＭＯＳ回路の構成を示す断面図である。このＣＭＯＳ回路では、ホットエレクトロンの発生を抑えて、トランジスタの信頼性を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ；低濃度ドレイン）構造を採用している。このＬＤＤ構造は、ソース、ドレインとチャネルの間に低濃度の不純物領域を設けて、ここに高電界が集中しないようにした構造である。ＬＤＤ構造のトランジスタを形成するためには、トランジスタのゲートの側壁にサイドウォール（一般的には酸化膜）を付加して、このサイドウォールの付加されたゲートをマスクとして、ｎ−或いはｐ−をインプランテーションにより注入する。この場合、トランジスタをセルフアラインで製造することができ、トランジスタの所要面積の増加はない。図２に示す構成により例えばゲート耐圧が５ＶのＣＭＯＳ回路を実現する場合、酸化膜を約９０Å（オングストローム）くらいの膜厚とし、経時破壊耐圧（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）を６Ｖ程度に設定する。この場合、ドレイン耐圧（Ｂｒｅａｋｄｏｗｎ）は、７Ｖ程度になる。
【００２１】
図３は、図２に示すＣＭＯＳ回路のドレインおよびソースの両方の耐圧を向上させたＨＶＤＭＯＳ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｄｒａｉｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの構成例を示す断面図である。この高耐圧ＣＭＯＳ回路では、図２におけるＬＤＤ領域（ｎ−あるいはｐ−の領域）を広く取っている。このようにすることにより、ドレイン耐圧を容易に１０Ｖ以上に向上させることができる。しかしながら、この構成は、ゲートと拡散領域を十分広く取る必要があり、レイアウト面積が大きくなるという欠点はある。この図３に示すように、ドレインおよびソースの両方のＬＤＤ領域を広げたＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、両側高耐圧構造と呼ばれる。
【００２２】
図４は、図２に示すＣＭＯＳ回路の各チャネルのトランジスタのドレイン側のＬＤＤ領域のみを広げた高耐圧構造を採用したＨＶＤＭＯＳトランジスタの構成例を示す断面図である。この構成例は、図３の構成例よりも面積増加が抑えられる利点がある。この図４に示すＰチャネルトランジスタおよびＮチャネルトランジスタの構造は、片側高耐圧構造と呼ばれる。
【００２３】
＜第１実施形態＞
図５はこの発明の第１実施形態であるＣＭＯＳＬＳＩの出力回路の構成を示す回路図である。図５において、出力用Ｐチャネルトランジスタ３１および出力用Ｎチャネルトランジスタ３２は、いずれもドレインのＬＤＤ領域のみを広げた片側高耐圧構造のトランジスタである。出力バッファ３０は、この出力用Ｐチャネルトランジスタ３１および出力用Ｎチャネルトランジスタ３２により構成された３Ｖ系の出力バッファである。ここで、出力用Ｐチャネルトランジスタ３１は、電圧ＶＤＤ＝３Ｖが与えられる高電位側電源ノードにソースおよび基板（ＮＷｅｌｌ）が接続され、出力用Ｎチャネルトランジスタ３２は電圧ＶＳＳ＝０Ｖが与えられる低電位側電源ノードにソースおよび基板（ＰＷｅｌｌ）が接続されている。そして、出力用Ｐチャネルトランジスタ３１および出力用Ｎチャネルトランジスタ３２は、ドレイン同士が共通接続されており、この共通接続点が出力回路の出力信号ＯＵＴを発生させる出力ノードとなっている。
【００２４】
本実施形態では、高電位側電源ノードの電圧ＶＤＤ＝３Ｖまたはこの高電位側電源ノードの電圧と低電位側電源ノードの電圧との間の中間電圧ＶＣＣを選択し、高電位側論理信号ＶＧｐとして出力用Ｐチャネルトランジスタ３１のゲートに供給する。また、本実施形態では、中間電圧ＶＣＣまたは低電位側電源ノードの電圧ＶＳＳ＝０Ｖを選択し、低電位側論理信号ＶＧｎとして出力用Ｎチャネルトランジスタのゲートに供給する。
【００２５】
さらに詳述すると、本実施形態による出力回路は、出力バッファ３０の前段に第１のプリドライバ１０および第２のプリドライバ２０を有している。ここで、第１のプリドライバ１０は、電圧ＶＤＤ＝３Ｖが高電位側電源電圧として与えられ、中間電圧ＶＣＣ＝１．２Ｖが低電位側電源電圧として与えられるＣＭＯＳインバータにより構成されている。この第１のプリドライバ１０のＣＭＯＳインバータは、入力信号ＩＮＵを反転して出力する回路であり、１．２ＶをＬｏｗレベル、３ＶをＨｉｇｈレベルとする高電位側論理信号ＶＧｐを出力する。また、第２のプリドライバ２０は、中間電圧ＶＣＣ＝１．２Ｖが高電位側電源電圧として与えられ、電圧ＶＳＳ＝０Ｖが低電位側電源電圧として与えられるＣＭＯＳインバータにより構成されている。この第２のプリドライバ２０のＣＭＯＳインバータは、入力信号ＩＮＬを反転して出力する回路であり、０ＶをＬｏｗレベル、１．２ＶをＨｉｇｈレベルとする低電位側論理信号ＶＧｎを出力する。
【００２６】
次に本実施形態の動作を説明する。本実施形態において、論理“１”の出力信号ＯＵＴ＝３Ｖを出力回路から出力させるときは、第１のプリドライバ１０に対する入力信号ＩＮＵが３Ｖ、第２のプリドライバ２０に対する入力信号ＩＮＬが１．２Ｖとされる。この結果、出力用Ｐチャネルトランジスタ３１に対するゲート電圧ＶＧｐが１．２Ｖ、出力用Ｎチャネルトランジスタ３２に対するゲート電圧ＶＧｎが０Ｖとなり、出力用Ｐチャネルトランジスタ３１がＯＮ、出力用Ｎチャネルトランジスタ３２がＯＦＦとなって、出力信号ＯＵＴが３Ｖとなる。また、論理“０”の出力信号ＯＵＴ＝０Ｖを出力回路から出力させるときは、第１のプリドライバ１０に対する入力信号ＩＮＵが１．２Ｖ、第２のプリドライバ２０に対する入力信号ＩＮＬが０Ｖとされる。この結果、出力用Ｐチャネルトランジスタ３１に対するゲート電圧ＶＧｐが３Ｖ、出力用Ｎチャネルトランジスタ３２に対するゲート電圧ＶＧｎが１．２Ｖとなり、出力用Ｐチャネルトランジスタ３１がＯＦＦ、出力用Ｎチャネルトランジスタ３２がＯＮとなって、出力信号ＯＵＴが０Ｖとなる。
【００２７】
ここで、出力用Ｐチャネルトランジスタ３１に加わるストレスについて検討する。まず、出力信号ＯＵＴを３Ｖにするとき、出力用Ｐチャネルトランジスタ３１は、ゲート電圧ＶＧｐが１．２Ｖ、基板（ＮＷＥＬＬ）の電圧が３Ｖなので、ゲート−基板（ＮＷｅｌｌ）間電圧ＶＧＢが３Ｖ−１．２Ｖ＝１．８Ｖとなる。このようにゲート−基板間電圧ＶＧＢが緩和されるので問題ない。
【００２８】
出力信号ＯＵＴを０Ｖにするときは、ゲート電圧ＶＧｐが３Ｖ、基板（ＮＷｅｌｌ）の電圧が３Ｖなので、ゲート−基板（ＮＷｅｌｌ）間電圧ＶＧＢは０Ｖとなり、耐圧は問題ない。なお、ＮＷｅｌｌの電圧が３Ｖなので、出力用Ｐチャネルトランジスタ３１のドレイン（０Ｖ）とＮＷｅｌｌとの間のＰＮ接合に３Ｖのストレスが印加される。しかし、出力用Ｐチャネルトランジスタ３１は、片側高耐圧構造であるので、この程度のストレスは問題ない。
【００２９】
次に出力用Ｎチャネルトランジスタ３２に加わるストレスについて検討する。出力信号ＯＵＴを３Ｖにするとき、出力用Ｎチャネルトランジスタ３２は、ゲート電圧ＶＧｎが０Ｖ、基板（ＰＷｅｌｌ）の電圧が０Ｖなので、ゲート−基板間電圧ＶＧＢは０Ｖとなり、問題ない。一方、出力信号ＯＵＴを０Ｖにするとき、ゲート電圧ＶＧｎが１．２Ｖ、基板の電圧が０Ｖなので、出力用Ｎチャネルトランジスタ３２のゲート−基板間電圧ＶＧＢは１．２Ｖとなる。このようにゲート−基板間電圧ＶＧＢが緩和されるので問題ない。
【００３０】
このように本実施形態では、０Ｖから３Ｖまでの高電圧を出力する出力バッファ３０をゲート耐圧が１．２Ｖの標準ＭＯＳトランジスタにより構成することが可能である。
【００３１】
＜第２実施形態＞
図６はこの発明の第２実施形態であるＣＭＯＳＬＳＩの出力回路の構成を示す回路図である。本実施形態では、上記第１実施形態（図５）の回路構成において、ゲート耐圧が５Ｖ程度のＭＯＳトランジスタを使用し、かつ、出力バッファ３０、第１のプリドライバ１０および第２のプリドライバ２０に与える各電源電圧を変更することにより、出力バッファ３０を１０Ｖの電源電圧で動作させている。
【００３２】
図６において、出力用Ｐチャネルトランジスタ３１は、電圧ＶＰＰ＝１０Ｖが与えられる高電位側電源ノードにソースおよび基板（ＮＷｅｌｌ）が接続され、出力用Ｎチャネルトランジスタ３２は電圧ＶＳＳ＝０Ｖが与えられる低電位側電源ノードにソースおよび基板（ＰＷｅｌｌ）が接続されている。そして、出力用Ｐチャネルトランジスタ３１および出力用Ｎチャネルトランジスタ３２は、各々のドレインが出力信号ＯＵＴの出力ノードに共通接続されている。
【００３３】
本実施形態では、高電位側電源ノードの電圧ＶＰＰ＝１０Ｖまたはこの高電位側電源ノードの電圧と低電位側電源ノードの電圧ＶＳＳ＝０Ｖとの間の第１の中間電圧ＶＤ５を選択し、高電位側論理信号ＶＧｐとして出力用Ｐチャネルトランジスタ３１のゲートに供給する。また、本実施形態では、高電位側電源ノードの電圧ＶＰＰ＝１０Ｖと低電位側電源ノードの電圧ＶＳＳ＝０Ｖとの間の第２の中間電圧ＶＤ３＝３Ｖまたは低電位側電源ノードの電圧ＶＳＳ＝０Ｖを選択し、低電位側論理信号ＶＧｎとして出力用Ｎチャネルトランジスタ３２のゲートに供給する。
【００３４】
さらに詳述すると、出力バッファ３０の前段の第１のプリドライバ１０は、電圧ＶＰＰ＝１０Ｖが高電位側電源電圧ＶＤ１０として与えられ、第１の中間電圧ＶＤ５＝５Ｖが低電位側電源電圧として与えられるＣＭＯＳインバータにより構成されている。また、第２のプリドライバ２０は、第１の中間電圧ＶＤ３＝３Ｖが高電位側電源電圧として与えられ、電圧ＶＳＳ＝０Ｖが低電位側電源電圧ＶＳ０として与えられるＣＭＯＳインバータにより構成されている。
【００３５】
次に本実施形態の動作を説明する。本実施形態において、論理“１”の出力信号ＯＵＴ＝１０Ｖを出力回路から出力させるときは、第１のプリドライバ１０に対する入力信号ＩＮＵが１０Ｖ、第２のプリドライバ２０に対する入力信号ＩＮＬが３Ｖとされる。この結果、出力用Ｐチャネルトランジスタ３１に対するゲート電圧ＶＧｐが５Ｖ、出力用Ｎチャネルトランジスタ３２に対するゲート電圧ＶＧｎが０Ｖとなり、出力用Ｐチャネルトランジスタ３１がＯＮ、出力用Ｎチャネルトランジスタ３２がＯＦＦとなって、出力信号ＯＵＴが１０Ｖとなる。また、論理“０”の出力信号ＯＵＴ＝０Ｖを出力回路から出力させるときは、第１のプリドライバ１０に対する入力信号ＩＮＵが５Ｖ、第２のプリドライバ２０に対する入力信号ＩＮＬが０Ｖとされる。この結果、出力用Ｐチャネルトランジスタ３１に対するゲート電圧ＶＧｐが１０Ｖ、出力用Ｎチャネルトランジスタ３２に対するゲート電圧ＶＧｎが３Ｖとなり、出力用Ｐチャネルトランジスタ３１がＯＦＦ、出力用Ｎチャネルトランジスタ３２がＯＮとなって、出力信号ＯＵＴが０Ｖとなる。
【００３６】
ここで、出力用Ｐチャネルトランジスタ３１に加わるストレスについて検討する。出力用Ｐチャネルトランジスタ３１は、出力信号ＯＵＴが１０Ｖのとき、ゲート電圧ＶＧｐが５Ｖ、基板（ＮＷｅｌｌ）の電圧が１０Ｖなので、ゲート−基板間電圧ＶＧＢが５Ｖとなり、電圧緩和が行われるので耐圧に関して問題はない。一方、出力信号ＯＵＴが０Ｖのときは、出力用Ｐチャネルトランジスタ３１は、ゲートＶＧｐが１０Ｖ、基板（ＮＷｅｌｌ）の電圧が１０Ｖなので、ゲート−基板間電圧ＶＧＢが０Ｖとなり、耐圧は問題ない。また、出力信号ＯＵＴが０Ｖのときは、出力用Ｐチャネルトランジスタ３１のドレインとＮＷｅｌｌとの間に１０Ｖのストレスが印加されるが、出力用Ｐチャネルトランジスタ３１の耐圧は１０Ｖ以上あるので問題はない。
【００３７】
次に出力用Ｎチャネルトランジスタ３２に加わるストレスについて検討する。出力用Ｎチャネルトランジスタ３２は、出力信号ＯＵＴが１０Ｖのとき、ゲート電圧ＶＧｎが０Ｖ、基板（ＰＷｅｌｌ）の電圧が０Ｖなので、ゲート−基板間電圧ＶＧＢは０Ｖとなり、電圧はかからない。一方、出力用Ｎチャネルトランジスタ３２は、出力信号ＯＵＴが０Ｖのとき、ゲート電圧ＶＧｎが３Ｖ、基板の電圧が０Ｖなので、ゲート−基板間電圧ＶＧＢは３Ｖとなり、電圧緩和が行われるので耐圧に関して問題はない。
【００３８】
このように本実施形態によれば、０Ｖから１０Ｖまでの高電圧を出力する出力バッファ３０をゲート耐圧が５ＶのＭＯＳトランジスタにより構成することが可能である。
【００３９】
＜第３実施形態＞
図７はこの発明の第３実施形態であるＣＭＯＳＬＳＩの出力回路の構成を示す回路図である。本実施形態は上記第２実施形態（図６）における第１のプリドライバ１０および第２のプリドライバ２０の前段にレベルシフタ４０を追加し、さらにその前段にインバータ７１を追加したものである。
【００４０】
インバータ７１およびレベルシフタ４０内のインバータ７２は、いずれもＣＭＯＳインバータであり、高電位側電源電圧ＶＤ３＝３Ｖおよび低電位側電源電圧ＶＳ＝０Ｖが与えられる。インバータ７１は、０Ｖから３Ｖまでの振幅を持った入力信号ＩＮを論理反転して出力し、インバータ７２はこのインバータ７１の出力信号を論理反転して出力する。入力信号ＩＮが“０”（０Ｖ）である場合、インバータ７１の出力信号は３Ｖ、インバータ７２の出力信号は０Ｖとなる。また、入力信号ＩＮが“１”（３Ｖ）である場合、インバータ７１の出力信号は０Ｖ、インバータ７２の出力信号は３Ｖとなる。
【００４１】
レベルシフタ４０において、Ｐチャネルトランジスタ４１および４２は、５Ｖのゲート耐圧を有するトランジスタである。このＰチャネルトランジスタ４１および４２は、電源電圧ＶＰＰ＝１０Ｖが与えられる高電位側電源ノードに各々のソースが接続されている。そして、Ｐチャネルトランジスタ４１および４２は、各々のゲートに互いの相手のドレインが接続されている。
【００４２】
Ｐチャネルトランジスタ４３および４４は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。Ｐチャネルトランジスタ４３は、Ｐチャネルトランジスタ４１のドレインとＰチャネルトランジスタ４２のゲートの共通接続ノードＮ１にソースが接続されている。また、Ｐチャネルトランジスタ４４は、Ｐチャネルトランジスタ４２のドレインとＰチャネルトランジスタ４１のゲートの共通接続ノードＮ２にソースが接続されている。このノードＮ２に発生する電圧が第１のプリドライバ１０に対して高電位側論理信号ＩＮＵとして供給される。そして、Ｐチャネルトランジスタ４３および４４の各ゲートにはバイアス電圧ＶＢＩＡＳ２が与えられている。このバイアス電圧ＶＢＩＡＳ２は、５ＶからＰチャネルトランジスタ４３および４４の閾値電圧Ｖｔｈｐだけ低下した電圧である。
【００４３】
従って、Ｐチャネルトランジスタ４３は、ノードＮ１の電圧が５Ｖよりも低くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。また、Ｐチャネルトランジスタ４４は、ノードＮ２の電圧が５Ｖよりも低くなろうとすると、ゲート−ソース間電圧が閾値電圧Ｖｔｈｐよりも小さくなってＯＦＦとなる。このようにバイアス電圧ＶＢＩＡＳ２がゲートに与えられたＰチャネルトランジスタ４３および４４は、ノードＮ１およびＮ２の下限電圧を５Ｖにする役割を果たす。
【００４４】
Ｎチャネルトランジスタ４５および４６、インバータ７１および７２は、低電位側論理信号ＩＮＬに応じて、Ｐチャネルトランジスタ４３または４４の一方のドレインと低電位側電源ノード（ＶＳＳ＝０Ｖ）との間に電流路を形成するスイッチ手段を構成している。さらに詳述すると次の通りである。
【００４５】
Ｎチャネルトランジスタ４５および４６は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタであり、各々のドレインがＰチャネルトランジスタ４３および４４の各ドレインに各々接続されている。また、Ｎチャネルトランジスタ４５のソースはインバータ７１の出力ノードＮ３に、Ｎチャネルトランジスタ４６のソースはインバータ７２の出力ノードＮ４に各々接続されている。このインバータ７２の出力ノードＮ４に発生する電圧が第２のプリドライバ２０に対して低電位側論理信号ＩＮＬとして供給される。そして、Ｎチャネルトランジスタ４５および４６の各ゲートにはバイアス電圧ＶＢＩＡＳ３＝３Ｖが与えられている。
【００４６】
従って、入力信号ＩＮが“０”（０Ｖ）であり、インバータ７１の出力信号が３Ｖ、インバータ７２の出力信号が０Ｖである場合、Ｎチャネルトランジスタ４５はＯＦＦ、Ｎチャネルトランジスタ４６はＯＮとなる。また、入力信号ＩＮが“１”（３Ｖ）であり、インバータ７１の出力信号が０Ｖ、インバータ７２の出力信号が３Ｖである場合、Ｎチャネルトランジスタ４５はＯＮ、Ｎチャネルトランジスタ４６はＯＦＦとなる。
【００４７】
Ｐチャネルトランジスタ４７は、そのソースおよびドレインがＰチャネルトランジスタ４１のソースおよびドレインに各々接続されている。また、Ｐチャネルトランジスタ４８は、そのソースおよびドレインがＰチャネルトランジスタ４２のソースおよびドレインに各々接続されている。そして、Ｐチャネルトランジスタ４７および４８の各ゲートにはバイアス電圧ＶＢＩＡＳ１が与えられる。このバイアス電圧ＶＢＩＡＳ１は電圧ＶＰＰ＝１０ＶからＰチャネルトランジスタ４７および４８の閾値電圧Ｖｔｈｐだけ低電位側電源電圧ＶＳＳ＝０Ｖ側にシフトした電圧である。
【００４８】
このバイアス電圧ＶＢＩＡＳ１がゲートに与えられるＰチャネルトランジスタ４７および４８には僅かなドレイン電流が流れる。図７に示す回路では、Ｐチャネルトランジスタ４３および４４を介してリーク電流が流れる場合にノードＮ１およびＮ２の電圧が降下する。Ｐチャネルトランジスタ４７および４８は、各々に流れる僅かなドレイン電流をノードＮ１およびＮ２に補充することにより、リーク電流に伴うノードＮ１およびＮ２の電圧降下を補償する役割を果たす。
【００４９】
次に本実施形態の動作を説明する。図７において、Ｐチャネルトランジスタ４３および４４のゲートには上述したバイアス電圧ＶＢＩＡＳ２がゲートに与えられるので、ノードＮ１およびＮ２の電圧は、１０Ｖと５Ｖの間の電圧となる。また、Ｎチャネルトランジスタ４５および４６のゲートには３Ｖのバイアス電圧ＶＢＩＡＳ３が入力される。従って、インバータ７２の出力ノードＮ４の電圧は３Ｖ以下の電圧となり、正常動作が可能となる。
【００５０】
入力信号ＩＮが“１”（３Ｖ）になると、ノードＮ３が０Ｖ、ノードＮ４が３Ｖとなり、第２のプリドライバ２０に対する低電位側論理信号ＩＮＬは３Ｖとなる。従って、出力用Ｎチャンネルトランジスタ３２にゲート電圧ＶＧｎ＝０Ｖが供給される。そして、ノードＮ３が０Ｖ、ノードＮ４が３Ｖとなることから、Ｎチャネルトランジスタ４５がＯＮ、Ｎチャネルトランジスタ４６がＯＦＦとなり、Ｐチャネルトランジスタ４３がＯＮ、Ｐチャネルトランジスタ４４がＯＦＦとなる。従って、ノードＮ１は５Ｖ、ノードＮ２は１０Ｖとなり、第１のプリドライバ１０に対する高電位側論理信号ＩＮＵは１０Ｖとなる。従って、第１のプリドライバ１０から出力用Ｐチャネルトランジスタ３１にゲート電圧ＶＧｐ＝５Ｖが供給される。この結果、出力バッファ３０では、出力用Ｐチャネルトランジスタ３１がＯＮ、出力用Ｎチャネルトランジスタ３２がＯＦＦとなり、出力信号ＯＵＴが１０Ｖとなる。
【００５１】
一方、入力信号ＩＮが“０”（０Ｖ）になると、ノードＮ３が３Ｖ、ノードＮ４が０Ｖとなり、第２のプリドライバ２０に対する低電位側論理信号ＩＮＬは０Ｖとなる。そして、ノードＮ３が３Ｖ、ノードＮ４が０Ｖとなることから、Ｎチャネルトランジスタ４５がＯＦＦ、Ｎチャネルトランジスタ４６がＯＮとなり、Ｐチャネルトランジスタ４３がＯＦＦ、Ｐチャネルトランジスタ４４がＯＮとなる。従って、ノードＮ１は１０Ｖ、ノードＮ２は５Ｖとなり、第１のプリドライバ１０に対する高電位側論理信号ＩＮＵは５Ｖとなる。従って、第１のプリドライバ１０から出力用Ｐチャネルトランジスタ３１にゲート電圧ＶＧｐ＝１０Ｖが供給される。この結果、出力バッファ３０では、出力用Ｐチャネルトランジスタ３１がＯＦＦ、出力用Ｎチャネルトランジスタ３２がＯＮとなり、出力信号ＯＵＴが０Ｖとなる。
【００５２】
本実施形態では、以上の動作において、全てのトランジスタに印加されるゲート−基板間電圧ＶＧＢを５Ｖ以下にすることができ、０Ｖから１０Ｖまでの振幅を持った出力信号ＯＵＴを得ることができる。
【００５３】
なお、本実施形態では、リーク電流によりノードＮ１およびＮ２の電圧が低下するのを防止するため、定電流源として機能するトランジスタ４７および４８を設けた。しかし、定電流源として他の回路を利用してもよく、またリーク電流の制御が問題にならない範囲で、トランジスタ４７および４８の代わりに単なる抵抗を用いてもよい。
【００５４】
＜第４実施形態＞
図８はこの発明の第４実施形態であるＣＭＯＳＬＳＩの出力回路の構成を示す回路図である。本実施形態は上記第３実施形態（図７）において、第１のプリドライバ１０および第２のプリドライバ２０を省略し、ノードＮ１の電圧を出力用Ｐチャネルトランジスタ３１にゲート電圧ＶＧｐとして供給し、ノードＮ３の電圧を出力用Ｎチャネルトランジスタ３２にゲート電圧ＶＧｎとして供給するようにしたものである。本実施形態によれば、第１のプリドライバ１０および第２のプリドライバ２０の分だけ素子数を減らし、上記第３実施形態と同様な効果を得ることができる。
【００５５】
＜第５実施形態＞
図９はこの発明の第５実施形態である高電圧論理回路の構成を示す回路図である。この高電圧論理回路において、出力バッファ３００、３１０、３２０および３３０は、上記第１〜第４実施形態の出力バッファ３０に相当する回路であり、高電位側電源ノード（電源電圧ＶＤＤ）および低電位側電源ノード（電源電圧ＶＳＳ）間に直列に介挿された出力用Ｐチャネルトランジスタおよび出力用Ｎチャネルトランジスタからなる。
【００５６】
インバータ８１、８２および８３は、後述する第２の中間電圧が高電位側電源電圧として与えられ、低電位側電源ノードの電圧ＶＳＳが低電位側電源電圧として与えられるＣＭＯＳ回路である。インバータ８１、８２および８３は、入力信号ＩＮ０、ＩＮ１およびＩＮ３を各々論理反転して出力する。レベルシフタ４００、４１０および４２０は、図７のレベルシフタ４０と同様な構成のレベルシフタであり、インバータ８１、８２および８３の各出力信号が各々入力される。レベルシフタ４００は、インバータ８１の出力信号に基づいて、高電位側電源ノードの電圧ＶＰＰまたは高電位側電源ノードの電圧ＶＰＰと低電位側電源ノードの電圧ＶＳＳとの間の第１の中間電圧（この例ではＶＤ５（＝ＶＰＰ／２）とする）を選択し、高電位側論理信号ＩＮＵ０として出力するとともに、高電位側電源ノードの電圧ＶＰＰと低電位側電源ノードの電圧ＶＳＳとの間の第２の中間電圧（この例ではＶＤ３（＜ＶＰＰ／２）とする）または低電位側電源ノードの電圧ＶＳＳを選択し、低電位側論理信号ＩＮＬ０として出力する。同様にレベルシフタ４１０は、インバータ８２の出力信号に基づいて高電位側論理信号ＩＮＵ１および低電位側論理信号ＩＮＬ１を出力し、レベルシフタ４２０は、インバータ８３の出力信号に基づいて高電位側論理信号ＩＮＵ２および低電位側論理信号ＩＮＬ２を出力する。
【００５７】
論理回路１００、１１０、１２０、１３０は、レベルシフタ４００、４１０または４２０によって生成された高電位側論理信号を用いた論理演算を行う高電位側論理回路である。また、論理回路２００、２１０、２２０、２３０は、レベルシフタ４００、４１０または４２０によって生成された低電位側論理信号を用いた論理演算を行う低電位側論理回路である。
【００５８】
この例において、高電位側論理回路１００と低電位側論理回路２００の組はＮＡＮＤ回路を構成している。さらに詳述すると、高電位側論理回路１００は、高電位側論理信号ＩＮＵ０およびＩＮＵ１のＮＡＮＤ演算を行い、演算結果を示す論理信号として、上限電圧ＶＰＰ、下限電圧ＶＤ５を有する高電位側論理信号を出力バッファ３００の出力用Ｐチャネルトランジスタのゲートに出力する。また、低電位側論理回路２００は、低電位側論理信号ＩＮＬ０およびＩＮＬ１のＮＡＮＤ演算を行い、演算結果を示す論理信号として、上限電圧ＶＤ３、下限電圧ＶＳＳを有する低電位側論理信号を出力バッファ３００の出力用Ｎチャネルトランジスタのゲートに出力する。
【００５９】
高電位側論理回路１１０と低電位側論理回路２１０の組も同様にＮＡＮＤ回路を構成している。高電位側論理回路１１０は、高電位側論理信号ＩＮＵ１およびＩＮＵ２のＮＡＮＤ演算結果を示す高電位側論理信号を出力バッファ３１０の出力用Ｐチャネルトランジスタのゲートに出力する。また、低電位側論理回路２１０は、低電位側論理信号ＩＮＬ１およびＩＮＬ２のＮＡＮＤ演算結果を示す低電位側論理信号を出力バッファ３１０の出力用Ｎチャネルトランジスタのゲートに出力する。
【００６０】
高電位側論理回路１２０および低電位側論理回路２２０の組はＮＯＲ回路を構成している。高電位側論理回路１２０は高電位側論理信号ＩＮＵ０およびＩＮＵ２のＮＯＲ演算結果に基づいて出力バッファ３２０の出力用Ｐチャネルトランジスタを駆動し、後者の低電位側論理回路２２０は低電位側論理信号ＩＮＬ０およびＩＮＬ２のＮＯＲ演算結果に基づいて出力バッファ３２０の出力用Ｎチャネルトランジスタを駆動する。
【００６１】
また、高電位側論理回路１３０および低電位側論理回路２３０の組はインバータを構成している。すなわち、高電位側論理回路１３０は高電位側論理信号ＩＮＵ１の論理反転結果に基づいて出力バッファ３３０の出力用Ｐチャネルトランジスタを駆動し、後者の低電位側論理回路２３０は低電位側論理信号ＩＮＬ１の論理反転結果に基づいて出力バッファ３３０の出力用Ｎチャネルトランジスタを駆動する。
【００６２】
なお、図９に示す論理回路はあくまでも一例であり、図示のものに限らず、あらゆる論理回路について、図９に示すような高電圧論理回路を実現することが可能である。
【００６３】
本実施形態は、特に少ない数の入力信号に基づいて多数の出力バッファを駆動するための論理演算を行う高電圧論理回路に有効である。本実施形態によれば、そのような高電圧論理回路を構成する場合に、面積の大きなレベルシフタの数を減らし、高電圧論理回路の全体としての面積を小さくすることができる。
【００６４】
＜第６実施形態＞
図１０はこの発明の第６実施形態であるＣＭＯＳＬＳＩの出力回路の構成を示す回路図である。本実施形態では、上記第５実施形態におけるレベルシフタ４０が簡略化されたレベルシフタ５０に変更されている。このレベルシフタ５０において、Ｐチャネルトランジスタ５１、５２、５３、５４、５７および５８は、レベルシフタ４０のＰチャネルトランジスタ４１、４２、４３、４４、４７および４８と同様の構成を有し、これらのトランジスタと同様に動作する。Ｎチャネルトランジスタ５５および５６は、各々のドレインがＰチャネルトランジスタ５３および５４の各ドレインに接続され、各々のソースに低電位側電源電圧ＶＳＳ＝０Ｖが与えられる。そして、Ｎチャネルトランジスタ５５のゲートはインバータ７１の出力ノードＮ３に、Ｎチャネルトランジスタ５６のゲートはインバータ７２の出力ノードＮ４に接続されている。
【００６５】
本実施形態によれば、Ｎチャネルトランジスタ５５および５６の各ドレイン電流は、インバータ７１および７２の出力ノードＮ３およびＮ４には流れず、低電位側電源ノード（ＶＳＳ＝０Ｖ）に流れ込む。従って、ノードＮ４に発生する電圧は、０Ｖから３Ｖまで完全に振り切る。このため、本実施形態では、上記第５実施形態における第２のプリドライバ２０が不要であり、ノードＮ４に発生する電圧がゲート電圧ＶＧｎとして出力用Ｎチャネルトランジスタ３２に供給される。また、インバータ７１および７２の出力ノードＮ３およびＮ４に電流を流す必要がないので、インバータ７１および７２のトランジスタサイズを小さくすることができ、出力回路の面積を小さくすることができる。
【００６６】
＜第７実施形態＞
図１１はこの発明の第７実施形態であるＣＭＯＳＬＳＩの出力回路の構成を示す回路図である。本実施形態は、上記第３実施形態（図７）における出力バッファ３０を出力バッファ６０に変更し、出力バッファを構成する各トランジスタに加わるストレスを緩和したものである。
【００６７】
上記第３実施形態において、出力用Ｐチャネルトランジスタ３１は、出力信号ＯＵＴが０Ｖのとき、ドレインに０Ｖ、ゲートに１０Ｖが印加され、最も大きなストレスが加わる。また、出力用Ｎチャネルトランジスタ３２は、出力信号ＯＵＴが１０Ｖのとき、ドレインに１０Ｖ、ゲートに０Ｖが印加され、最も大きなストレスが加わる。
【００６８】
ここで、出力用Ｐチャネルトランジスタ３１および出力用Ｎチャネルトランジスタ３２のゲート酸化膜を９０Å、ドレインノードプロファイルを低濃度に設定した場合、１０Ｖの耐圧に問題ないが、ドレイン−ゲート間のリーク電流が増加する場合がある。
【００６９】
そこで、本実施形態における出力バッファ６０では、図１１に示すように、高電位側電源ノード（ＶＰＰ）と出力信号ＶＯＵＴの発生ノードとの間にＰチャネルトランジスタ６１および６２が直列に介挿され、低電位側電源ノード（ＶＳＳ）と出力信号ＶＯＵＴの発生ノードとの間にＮチャネルトランジスタ６４および６３が直列に介挿されている。
【００７０】
ここで、Ｐチャネルトランジスタ６１およびＮチャネルトランジスタ６４は、各々５Ｖのゲート耐圧を有するトランジスタである。そして、Ｐチャネルトランジスタ６１は、ソースおよび基板（ＮＷｅｌｌ）が高電位側電源ノード（ＶＰＰ）に接続され、ゲートに第１のプリドライバ１０の出力信号が与えられる。また、Ｎチャネルトランジスタ６４は、ソースおよび基板（ＰＷｅｌｌ）が低電位側電源ノード（ＶＳＳ）に接続され、ゲートに第２のプリドライバ２０の出力信号が与えられる。
【００７１】
Ｐチャネルトランジスタ６２およびＮチャネルトランジスタ６３は、いずれもドレインのＬＤＤ領域のみが広がった片側高耐圧構造のトランジスタである。そして、Ｐチャネルトランジスタ６２は、ソースおよび基板（ＮＷｅｌｌ）がＰチャネルトランジスタ６１のドレインに接続されている。また、Ｎチャネルトランジスタ６３は、ソースおよび基板（ＮＷｅｌｌ）がＮチャネルトランジスタ６４のドレインに接続されている。そして、Ｐチャネルトランジスタ６２およびＮチャネルトランジスタ６３は、各々のドレイン同士が接続され、このドレイン同士の接続ノードが出力信号ＯＵＴを発生する出力ノードとなっている。
【００７２】
Ｐチャネルトランジスタ６２およびＮチャネルトランジスタ６３は、バイアス電圧ＶＤＤ５＝ＶＰＰ／２＝５Ｖが各ゲートに与えられ、電圧緩和用のトランジスタとして機能する。
【００７３】
本実施形態によれば、Ｐチャネルトランジスタ６１がＯＮからＯＦＦに変化して出力信号ＯＵＴが立ち下がる過程において、Ｐチャネルトランジスタ６１のドレイン電圧が低下して５Ｖ＋Ｖｔｈｐ（ＶｔｈｐはＰチャネルトランジスタ６２の閾値電圧）になると、Ｐチャネルトランジスタ６２がＯＦＦになる。このため、Ｐチャネルトランジスタ６１のドレイン電圧は、５Ｖ＋Ｖｔｈｐより低くならない。また、Ｎチャネルトランジスタ６４がＯＮからＯＦＦに変化して出力信号ＯＵＴが立ち上がる過程において、Ｎチャネルトランジスタ６４のドレイン電圧が上昇して５Ｖ−Ｖｔｈｎ（ＶｔｈｎはＮチャネルトランジスタ６３の閾値電圧）になると、Ｎチャネルトランジスタ６３がＯＦＦになる。このため、Ｎチャネルトランジスタ６４のドレイン電圧は、５Ｖ−Ｖｔｈｎより高くならない。
【００７４】
このように本実施形態によれば、出力信号ＯＵＴが０Ｖであっても１０Ｖであっても、Ｐチャネルトランジスタ６１およびＮチャネルトランジスタ６４のゲート−ドレイン間の電圧が５Ｖよりも小さな電圧値に制限される。このため、Ｐチャネルトランジスタ６１およびＮチャネルトランジスタ６４のゲートリーク電流が削減される。
【００７５】
＜他の実施形態＞
以上、この発明の第１〜第７実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００７６】
（１）図６〜図１１では電圧ＶＤ５の他に電圧ＶＤ３を発生させたが、電圧ＶＤ３と電圧ＶＤ５を同じ電圧にしてもよい。
【００７７】
（２）上記各実施形態では、高耐圧化のために片側高耐圧構造のトランジスタを用いたが、これに代えて、両側高耐圧構造のトランジスタを用いてもよい。
【００７８】
（３）上記第３〜第７実施形態では、入力論理信号と同じ上限電圧および下限電圧を有する低電位側論理信号を出力するとともに、入力論理信号よりも高電位の上限電圧および下限電圧を有する高電位側論理信号を出力するレベルシフタを用いた。すなわち、レベルシフタは、入力論理信号を高電位側にシフトした高電位側論理信号を出力した。しかし、そのようにする代わりに、入力論理信号と同じ上限電圧および下限電圧を有する高電位側論理信号を出力するとともに、入力論理信号を低電位側にシフトした低電位側論理信号を出力するレベルシフタを用いてもよい。そのようなレベルシフタは、図７に示すレベルシフタ４０または図１０に示すレベルシフタ５０において、高電位側電源ノード（ＶＰＰ）と低電位側電源ノード（ＶＳＳ）とを入れ替え、ＰチャネルトランジスタをＮチャネルトランジスタに、ＮチャネルトランジスタをＰチャネルトランジスタに変更することにより実現することが可能である。
【符号の説明】
【００７９】
３１，４１，４２，４３，４４，４７，４８，６１，６２……Ｐチャネルトランジスタ、３２，４５，４６，６３，６４……Ｎチャネルトランジスタ、３０，６０……出力バッファ、１０……第１のプリドライバ、２０……第２のプリドライバ、４０，５０，４００，４１０，４２０……レベルシフタ、７１，７２，８１，８２，８３……インバータ、１００，１１０，１２０，１３０……高電位側論理回路、２００，２１０，２２０，２３０……低電位側論理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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