(57)【特許請求の範囲】
【請求項１】
直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回
路と、
前記スイッチング素子をオンオフさせる制御回路と、
前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、
前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力す
る誤差増幅回路とを備え、
前記制御回路は、
前記スイッチング素子をオンオフさせる信号を生成する信号生成部と、
前記信号生成部から出力された信号により前記スイッチング素子がオンされた回数をカ
ウントするカウンタと、
前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子のオンオ
フを減算する周波数減算器と、
前記周波数減算器で減算される直前の前記信号生成部から出力された信号において、前
記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替え
て前記信号生成部を制御する遅延時間切替回路と、を備えることを特徴とするスイッチン
グ電源装置。
【請求項２】
前記遅延時間切替回路は、前記スイッチング電源装置が供給する電力量に合わせて、遅
延時間を切り替えることを特徴とする請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された直流電圧を他の直流電圧に変換して出力するスイッチング電源装置に関する。
【背景技術】
【０００２】
図６は、フライバック方式のＤＣ／ＤＣコンバータからなる従来のスイッチング電源装置の一般的な構成を示す図である。図６において、トランスＴの一次巻線Ｐ１の一端は直流入力端子ＤＣＩＮに接続され、他端は、ＭＯＳＦＥＴからなるスイッチング素子Ｑ１のドレインに接続される。スイッチング素子Ｑ１のソースは、スイッチング電流検出用の抵抗Ｒｓを介して接地され、ゲートは、フリップフロップＦＦの出力端子Ｑに接続される。
フリップフロップＦＦは、スイッチング素子Ｑ１をオンオフさせる。スイッチング素子Ｑ１のドレイン−直流入力端子間にはサージエネルギーを吸収するためのダイオードＤｄ、コンデンサＣｄ、抵抗Ｒｄからなるスナバ回路が接続されている。
【０００３】
トランスＴの二次巻線Ｓ１にはダイオードＤと出力コンデンサＣｏとからなる整流平滑回路が接続される。ダイオードＤのアノードは、二次巻線Ｓ１の一端に接続され、二次巻線Ｓ１の他端は接地される。ダイオードＤのカソードは出力コンデンサＣｏを介して接地されるとともに、直流出力端子ＤＣＯＵＴに接続される。
【０００４】
直流出力端子ＤＣＯＵＴは、二次側に設けられたオペアンプＯＰの反転入力端子（−）に接続される。オペアンプＯＰの非反転入力端子（＋）は、出力電圧設定用の基準電圧に接続される。オペアンプＯＰは、直流出力端子ＤＣＯＵＴの電圧と出力電圧設定用の基準電圧との誤差を増幅し、フィードバック信号ＦＢとしてコンパレータＣＭＰ１の非反転入力端子（＋）に出力する。コンパレータＣＭＰ１の反転入力端子（−）は、スイッチング素子Ｑ１のソースと抵抗Ｒｓとの接続点に接続され、抵抗Ｒｓに発生する電圧ＯＣＰが入力される。コンパレータＣＭＰ１の出力は、インバータ２０及びアンド回路２１を介してフリップフロップＦＦのリセット端子Ｒに送られる。フリップフロップＦＦは、ワンショット回路１１からのセット信号Ｓによりセットされ、インバータ２０又はワンショット回路１２からの信号をオア回路２１で論理和をとったリセット信号Ｒによりリセットされる。
【０００５】
発振器ＯＳＣは、スイッチング周波数と最大オンパルスを生成し、立上がりエッジパルスでワンショット回路１１からフリップフロップＦＦのセット端子に入力し、立下りエッジパルスでオア回路２１を介してリセット端子に入力する。
【０００６】
次に、このように構成される従来のスイッチング電源装置の動作を説明する。図７は、従来のスイッチング電源装置の動作を示すタイミングチャートである。フリップフロップＦＦがセット信号Ｓによりセットされると、スイッチング素子Ｑ１がオンする。ＤＣＩＮ→Ｐ１→Ｑ１→Ｒｓ→接地（ＧＮＤ）という経路で電流が流れ、この電流の値は徐々に上昇する。これにより、電圧ＯＣＰも徐々に上昇する。
【０００７】
電圧ＯＣＰのレベルがオペアンプＯＰからのフィードバック信号ＦＢのレベルより大きくなると、コンパレータＣＭＰ１から出力されてインバータ２０を介する信号はＨレベルになり、オア回路２１を介してリセット信号ＲがフリップフロップＦＦのリセット端子Ｒに出力される。フリップフロップＦＦがリセット信号Ｒによりリセットされると、スイッチング素子Ｑ１がオフする。また、入力電流の経路が切断されるので、入力電流の値はゼロになり、これにより電圧ＯＣＰもゼロになる。さらに、電圧ＯＣＰがゼロになるので、コンパレータＣＭＰ１から出力されてインバータ２０を介する信号はＬレベルに変化し、リセット信号Ｒはパルス状になる。
【０００８】
スイッチング素子がオン期間中にトランスＴの一次巻線Ｐ１にはエネルギーが蓄積され、スイッチング素子のオフとともに、ダイオードＤとコンデンサＣｏからなる整流平滑回路により直流出力電圧が出力され、図示しない負荷に電力が供給される。
【０００９】
スイッチング素子のオフの時間が経過し、スイッチング素子のオン期間に蓄積されたトランスＴのエネルギーが放出されると、一次巻線Ｐ１の電圧は自由振動を開始するので、電圧ＶＤＳが徐々に低下してくる。ここで、発振器ＯＳＣから次のオンパルス信号が生成され、ワンショット回路１１は、発振器ＯＳＣからの信号の立ち上がりエッジをトリガにして所定幅のセット信号Ｓを生成してフリップフロップＦＦのＳ端子に入力する。これにより、フリップフロップＦＦはセットされ、スイッチング素子Ｑ１をターンオンさせる。以降、前述した動作が繰り返される。
【００１０】
このように、ＰＷＭ方式のフライバックコンバータは、出力電力に応じてスイッチングオンデューティーが変化してオンパルス幅を制御する。即ち、出力電力が一定（変化しない）になる負荷状態では、一定となった電力に応じてスイッチングオンオフデューティーが固定される。
しかしながら、スイッチング周期を変化させて、スイッチング周波数のジッタを発生させると、フィードバック系の応答遅れがあるため、オンパルス幅をスイッチング周期に合わせて変化させることができない。
例えば、図８で示すスイッチング周期Ｔであったものを２倍のスイッチング周期２Ｔに長くするジッタの場合には、スイッチング周期２Ｔに対してオンパルスのデューティーは相対的に短くなり、１周期あたり１／２の出力電力しか供給できないことになる。ジッタ期間中ｔ２だけ出力電圧が低下し、ジッタ期間ｔ２が所定周期ｔ１に戻ると出力電圧が上昇するので、リップル電圧が増加してしまう。
【００１１】
この問題に対して、周波数可変型の発振器を用いてスイッチング周波数（発振周波数）を徐々に可変し、かつ、フィードバック電圧をスイッチング周波数に応じて変化させる電源回路であれば、フィードバック制御の応答遅れの影響をなくして、スイッチング周波数に応じたスイッチング電流を流せるので、リップル電圧の上昇を抑制させることができる。
【００１２】
関連する技術として、特許文献１は、スイッチングレギュレータの汎用回路に、クロック発振器、パターンジェネレータ及びアッテネータ回路部品を追加している。これは、発振周波数の変更に合わせて、フィードバック制御電圧をアッテネータ回路のインピーダンスを変化させて出力電力を安定供給し、リップル電圧を抑制するものである。これにより、スイッチングノイズの大幅な削減と、リップル電圧の改善を図ることができるスイッチング電源装置を開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７１８４２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した従来のスイッチング電源装置に使用されているジッタ方式のフライバックコンバータ回路は、意図的にフィードバック制御電圧をインピーダンス変化することで応答を早めている。従って、可変幅を細かく調整するには、パターンジェネレータの複数の出力信号Ｍｎと同期した複数のアッテネータ素子がｎ個必要になり、大規模な構成となってしまう。
また、パターンジェネレータの複数の出力信号Ｍｎを数個に絞った場合には、発振周波数のジッタ範囲を狭めるか、あるいはフィードバック制御系の応答を早める調整が必要であり、ＥＭＩノイズ低減効果を縮小するか、フィードバック制御系の安定性を失うことになる。
【００１５】
本発明の課題は、ＥＭＩノイズを減少させてフィードバック制御系の安定性を失うことなく安定的なリップル電圧を得ることが可能なスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明に係るスイッチング電源装置は、直流電源の両端に
トランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、
前記スイッチング素子をオンオフさせる制御回路と、
前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、
前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力す
る誤差増幅回路とを備え、
前記制御回路は、
前記スイッチング素子をオンオフさせる信号を生成する信号生成部と、
前記信号生成部から出力された信号により前記スイッチング素子がオンされた回数をカ
ウントするカウンタと、
前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子のオンオ
フを減算する周波数減算器と、
前記周波数減算器で減算される直前の前記信号生成部から出力された信号において、前
記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替え
て前記信号生成部を制御する遅延時間切替回路と、を備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、所定間隔で発振周波数（スイッチング周期）にジッタを発生させ、ノイズを減少させてかつリップル電圧を安定的に得られることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１に係るスイッチング電源装置の構成を示すブロック図である。
【図２】本発明の実施例１に係るスイッチング電源装置の動作を示すタイミングチャートである。
【図３】本発明の実施例１に係るスイッチング電源装置の遅延時間切替回路の一例を詳細に示す回路図である。
【図４】本発明の実施例２に係るスイッチング電源装置の構成を示すブロック図である。
【図５】本発明の実施例２に係る遅延時間切替回路の例を詳細に示す回路図である。
【図６】従来のスイッチング電源装置を説明するための図である。
【図７】従来のスイッチング電源装置の動作を示すタイミングチャートである。
【図８】従来のスイッチング電源装置にてジッタ動作を行った場合のスイッチング電流波形である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態に係るスイッチング電源装置を、図面を参照しながら詳細に説明する。
【００２０】
本発明においては、スイッチング電流を基にフィードバック制御を行うスイッチング電源装置におけるスイッチング周波数を強制的に切り替えるが、スイッチング周波数の切り替えで相対的にオンデューティーが変わることを抑制するものである。ここで、スイッチング周波数の切り替えは、発振器から生成されたパルス信号の数をカウントし、所定数毎に本来のパルス信号の数よりも間引いたパルス信号を生成し、スイッチング素子のスイッチング周波数を変化させる。間引いたパルス信号を生成すると同時に、パルス信号のオンパルスに所定の遅延時間を加えて、オンデューティーが変化しないように補正するものである。
【実施例１】
【００２１】
図１は、本発明の実施例１に係るスイッチング電源装置の構成を示す図である。なお、
図１においては、図６に示す従来のスイッチング電源装置と同一部分には同一符号を付し
その説明を省略し、図６に示す従来のスイッチング電源装置と異なる部分を説明する。
【００２２】
本発明の実施例１に係るスイッチング電源装置は、図６に示した従来のスイッチング電
源装置に、周波数減算器３０および遅延時間切替回路２２が追加されている。
【００２３】
周波数減算器３０は、発振器ＯＳＣから生成されたパルス信号の数をカウントし、所定数毎に本来のパルス信号の数よりも間引いたパルス信号を生成する。
図１に示すように周波数減算器３０は、カウンタＡ、カウンタＢおよびスイッチ３３から構成されている。カウンタＡは、例えば２分周の機能を持ち、カウンタＡの出力により、スイッチ３３をオンオフする。発振器ＯＳＣから生成されたパルス信号はカウンタＡの動作により２分周のパルス信号がスイッチ３３を介してフリップフロップＦＦのセット端子に出力される。カウンタＢは例えば１０回のカウント毎にカウンタＡをセット、リセットさせる機能を備え、カウンタＢの出力が遅延時間切替回路２２の遅延時間の切替を行う。
【００２４】
遅延時間切替回路２２は、周波数減算器３０のカウンタＢから送られてくる切替信号に応じて、コンパレータＣＭＰ１からインバータ２０を介して送られてくる信号ｃｍｐ＿ｏｕｔの遅延時間を、例えばゼロ時間０（ｓ）または所定時間ｔ（ｓ）に切り替える。なお、遅延時間切替回路２２は、時定数回路で構成することができる。この場合、遅延時間の切替は、時定数の切替によって行われる。遅延時間切替回路２２から出力された信号は、リセット信号ＲとしてフリップフロップＦＦのリセット端子Ｒに出力される。この遅延時間切替回路２２については、後に詳細に説明する。
【００２５】
周波数減算器３０のカウンタＢ３２出力は、カウンタＡをセットさせると同時に、遅延時間切替回路２２の遅延時間を所定時間ｔ（ｓ）に切り替える。すなわち、セットされたカウンタＡによりパルス信号が間引かれ、発振の周期が２倍に切り替わったと同時に、遅延時間切替回路２２の遅延時間を所定時間ｔ（ｓ）とすることで、スイッチング素子Ｑ１のゲートパルス信号のオンデューティーに影響を与えないように補正するものである。
【００２６】
次に、このように構成される実施例１に係るスイッチング電源装置の動作を、図２に示すタイミングチャートを参照しながら説明する。図２に示したタイミングチャートでは、カウンタＡからの切替信号は、カウント数が２をカウントする毎にスイッチオフされる場合を示している。
【００２７】
図２のタイミングチャートにおけるスイッチング周期（発振周期）が長い期間２Tにおいて、周波数減算器３０のカウンタＢ３２出力は、Ｈレベルの信号を出力し、カウンタＡ３１をセット状態にし、遅延時間切替回路２２へ切替信号が送られ、遅延時間が所定時間ｔ（ｓ）側になるように切り替えられる。カウンタＡ３１は発振器ＯＳＣからのパルス信号を２回に１回の割合に減じてワンショット回路１１、１２へ出力する。ワンショット回路１１から出力されるパルス信号（セット信号Ｓ）がフリップフロップＦＦのセット端子Ｓに入力されると、フリップフロップＦＦは、出力端子からＨレベルの信号を出力する。これにより、スイッチング素子Ｑ１がオンし、スイッチング電流が抵抗Ｒｓに流れる。抵抗Ｒｓの電圧降下、すなわち電圧ＯＣＰのレベルがオペアンプＯＰからのフィードバック信号ＦＢのレベルより大きくなると、コンパレータＣＭＰ１からＬレベルのｃｍｐ＿ｏｕｔが出力される。信号ｃｍｐ＿ｏｕｔは、所定時間ｔ（ｓ）だけ遅延されて、オア回路２１を介してリセット信号ＲがフリップフロップＦＦのリセット端子Ｒに出力される。このため、スイッチング素子Ｑ１のオン幅は所定時間ｔ（ｓ）だけ延び、スイッチング電流が増加する。従って、スイッチング周期を２倍に変更しても、スイッチング素子Ｑ１のオン幅を伸ばして、単位時間あたりのエネルギーが変化しないようにすることで、出力への供給電力を安定にすることができる。フライバック方式のスイッチング電源装置の１周期あたりのエネルギーＵは、トランスＴのインダクタンスＬとスイッチング電流ピーク値の２乗の積の１／２に相当し、１／２ＬＩ２であるので、周期を２倍にした場合のスイッチング電流ピーク値を√２倍にすればよい。
すなわち、スイッチング電流ピーク値はスイッチング素子Ｑ１のオン時間に比例するので、遅延時間切替回路２２の所定時間ｔ（ｓ）をスイッチング素子Ｑ１のオン幅の√２倍に設定する。
【００２８】
また、図示しないが、カウンタＢ３２出力がＬレベル信号に切り替わると、カウンタＡ３１をリセット状態にし、遅延時間切替回路２２へ切替信号が送られ、遅延時間がゼロ時間０（ｓ）側になるように切り替えられるので、長い周期２Ｔの次は通常の周期Ｔに戻る。なお、カウンタＢ３２から切替信号が出力されるまでのカウント数を任意に選ぶことにより、長い周期２Ｔに切り替えられるように設定できる。
【００２９】
次に、遅延時間切替回路２２の詳細を説明する。図３（ａ）は、従来のスイッチング電源装置のように遅延時間切替回路２２が存在しない場合に、コンパレータＣＭＰ１の出力端子からインバータ２０とオア回路２１を介してフリップフロップＦＦのリセット端子Ｒに至る経路を示す回路図であり、図３（ｂ）は、遅延時間切替回路２２が存在する場合の経路を示す回路図である。なお、図３（ｂ）は、インバータ２０と遅延時間切替回路２２とが一体となった回路を示している。
【００３０】
遅延時間切替回路２２は、Ｐ型およびＮ型のＣ−ＭＯＳからなり、コンパレータＣＭＰ１の出力は、初段のＣ−ＭＯＳの入力に接続され、入力信号を反転した信号が出力される。２段目のＣ−ＭＯＳの入力端子には、さらに、直列接続された２つのＰ型ＭＯＳのうちの下段のＰ型ＭＯＳＰLのゲートが接続され、上段のＰ型ＭＯＳＰHのゲートは遅延時間切替回路２２の切替信号の入力端子Ａに接続されている。上段のＰ型ＭＯＳのソースは電源Ｖｃｃに接続される。
【００３１】
周波数減算器３０のカウンタＢ３２からの切替信号がＬレベルの場合は、「遅延なし」で動作する。ここで、遅延時間切替回路２２の入力端子ＡにカウンタＢ３２からＬレベルの信号が入力されると、２つのＰ型ＭＯＳのうちの上段のＰ型ＭＯＳＰHがオンになるので、初段のＣ−ＭＯＳの入力がＬレベルになることにより、２つのＰ型ＭＯＳからＨレベルの信号が出力され、次段のＣ−ＭＯＳのＮ型ＭＯＳのゲート−ソース間の容量によって形成される図示しない時定数コンデンサＣｔが遅延なく充電される。また、同時に初段のＣ−ＭＯＳのＰ型ＭＯＳからＨレベルの信号が出力されるが、時定数抵抗Ｒｔを介して信号が出力されるため、２つのＰ型ＭＯＳによる充電効果が高い。これにより、遅延なくインバータ２０からＨレベルの信号が出力される。
【００３２】
次に、カウンタＢ３２からの信号がＨレベルの場合は、「遅延」で動作することになり、２つのＰ型ＭＯＳの上段のＰ型ＭＯＳＰHがオフに切り替わる。この状態で、コンパレータＣＭＰ１の出力がＬレベルになると初段のＣ−ＭＯＳの出力がＨレベルに反転する。この場合、２つのＰ型ＭＯＳによる図示しない時定数コンデンサＣｔへの充電は行われず、初段のＣ−ＭＯＳのＰ型ＭＯＳから時定数抵抗Ｒｔを介して２段目のＣ−ＭＯＳからの時定数コンデンサＣｔへの充電となる。したがって、時定数抵抗Ｒｔと時定数コンデンサＣｔとによる遅延時間ｔ（ｓ）が生じ、フリップフロップＦＦのリセット端子Ｒへ送られるＨレベルの信号が遅延される。
【００３３】
以上のように、カウンタＢ３２からの信号により遅延時間を２段階に切り替えることができる。従って、スイッチング周期をＴと２Ｔに分散することでジッタ効果が得られ、ＥＭＩノイズの平均値を減少させることが可能となり、かつ、スイッチング周期の２Ｔに同期してスイッチング素子Ｑ１のオンパルス幅を√２倍の遅延時間ｔ（ｓ）分延長させることにより、１周期あたりのエネルギー量を保てるので、リップル電圧の増大を抑制することが可能になる。
【実施例２】
【００３４】
実施例１では、遅延時間ｔ（ｓ）は１つの固定された時間であるが、よりスイッチング素子Ｑ１のオンパルス幅に合わせた遅延時間を得る実施例２を説明する。
図４は、実施例２に係るスイッチング電源装置の構成を示すブロック図である。また、図５は、実施例２の遅延時間切替回路２２ａを詳細に示す回路図である。遅延時間は、「遅延なし」、「遅延中」および「遅延大」の３段階で切り替えることができる。
【００３５】
図４のスイッチング電源装置の構成を示すブロック図において実施例１と異なるのは、コンパレータＣＭＰ２，基準電圧Ｖｍが追加され、遅延時間切替回路２２ａに変更されている。
コンパレータＣＭＰ２の反転端子には基準電圧Ｖｍの正極電圧が接続され、非反転端子はスイッチング素子Ｑ１のソースと抵抗Ｒｓの接続点及びコンパレータＣＭＰ1の反転端子と接続されている。コンパレータＣＭＰ２の出力端子は、遅延時間切替回路２２ａのＢ端子に接続されている。また、基準電圧Ｖｍの負極電圧は抵抗Ｒｓの他端と接地（ＧＮＤ）に接続されている。  コンパレータＣＭＰ２は、抵抗Ｒｓの電圧降下と基準電圧Ｖｍとを比較し、抵抗Ｒｓに流れるスイッチング電流値が、２次側へ供給する出力電力の約１／２より大きい場合に、Ｈレベル信号を出力するように設定されている。
【００３６】
遅延時間切替回路２２ａにおいて、図３に示す回路と異なる構成部分は、初段のＣ−ＭＯＳのＰ型ＭＯＳとＮ型ＭＯＳのドレイン間の時定数抵抗Ｒｔを時定数抵抗Ｒｔ１に変更し、さらに、２つのＰ型ＭＯＳ（Ｐｈ，ＰＬ）を追加し、追加した下段のＰ型ＭＯＳＰＬのドレイン端子を、時定数抵抗Ｒｔ２を介して初段のＣ−ＭＯＳの出力端子に接続した点である。
【００３７】
追加した２つのＰ型ＭＯＳ（Ｐｈ，Ｐｌ）のうちの上段のＰ型ＭＯＳＰｈのゲートには新たな入力端子Ｂを設け、コンパレータＣＭＰ２からの信号を入力する。ここで、コンパレータＣＭＰ２から送られてくる信号が入力端子Ｂに入力される。
すなわち、２次側へ供給する電力が定格電力の１／２未満となる場合には、入力端子ＢにＬレベル信号が入力され、定格電力の１／２以上となる場合にＨレベル信号が入力される。
【００３８】
まず、周波数減算器３０のカウンタＢ３２から入力端子ＡにＬレベルの信号が入力されている場合は、入力端子Ｂのレベル信号に関わらず、「遅延なし」となる。次にカウンタＢ３２から入力端子ＡにＨレベル、入力端子ＢにＬレベルの信号が入力されている場合は、遅延時間は時定数抵抗Ｒｔ１とＲｔ２との並列接続の抵抗値と、図示しない時定数コンデンサＣｔとにより決定される時間ｔｍ（ｓ）（「遅延中」）となる。さらにカウンタＢ３２から入力端子Ａおよび入力端子Ｂの両方にＨレベルの信号が入力されている場合は、時定数抵抗Ｒｔ１と時定数コンデンサＣｔとで決定される時間ｔ（ｓ）（「遅延大」）となり、最も遅延された時間になる。
【００３９】
以上のように、コンパレータＣＭＰ２からの信号と、カウンタＢ３２からの信号により遅延時間を３段階に切り替えることができる。また、コンパレータＣＭＰ２からの信号により、周期を２Ｔとした場合の遅延時間を供給電力の大きさに合わせて選択できるので、周波数をジッタさせた場合のリップル電圧の変動をよりきめ細かく抑制することができる。
また、実施例１と同様に、周波数をジッタさせることでＥＭＩノイズの平均値を減少させることが可能となる。
【産業上の利用可能性】
【００４０】
本発明は、ＥＭＩノイズの平均値の減少および安定的な動作が要求されるスイッチング電源装置に適用可能である。
【符号の説明】
【００４１】
１１、１２  ワンショット回路
２０  インバータ
２２  遅延時間切替回路
３０  周波数減算器
Ｔ  トランス
Ｑ１  スイッチング素子
Ｒｔ，Ｒｔ１，Ｒｔ２  時定数抵抗
Ｃ  コンデンサ
Ｃｏ  出力コンデンサ
Ｄ  ダイオード
ＣＭＰ１，ＣＭＰ２  コンパレータ
ＯＰ  オペアンプ
ＦＦ  フリップフロップ
【図１】
0005928867.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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