(57)【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層の表面に形成されたゲート電極と、前記半導体層の表面に形成されたエミッタ電極と、前記半導体層の裏面に形成されたコレクタ電極とを有し、
前記ゲート電極にゲート駆動信号を伝送するゲート配線と、
前記ゲート駆動信号を遅延する遅延回路と、
前記半導体層に、前記エミッタ電極を囲むように形成された複数のガードリングと、
前記複数のガードリングの外側とエミッタの間に設けられた複数の抵抗と、
前記遅延回路の出力電圧と前記複数の抵抗の一部から取り出した電圧とを入力として、前記遅延回路の出力電圧と前記複数の抵抗の一部から取り出した電圧がともにハイレベルである場合に前記ゲート配線を接地する接地手段と、を備えたことを特徴とする半導体装置。
【請求項２】
前記接地手段は、
前記遅延回路の出力電圧と前記複数の抵抗の一部から取り出した電圧を入力とするＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を反転するＮＯＴ回路と、
前記ＮＯＴ回路の出力がハイレベルである場合にオン状態となり前記ゲート配線を接地するトランジスターとを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遅延回路が前記ゲート駆動信号を遅延させる時間は、前記ゲート駆動信号で制御されるパワーデバイスが、正常動作時にターンオンに要する時間よりも長く、短絡動作時に熱破壊する時間より短く設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体層と、前記半導体層の表面に形成されたゲート電極、ドレイン電極、ソース電極とを有し、
前記ゲート電極にゲート駆動信号を伝送するゲート配線と、
前記ゲート駆動信号を遅延する遅延回路と、
ドレインとソースの間に設けられた抵抗と、
前記遅延回路の出力電圧と前記抵抗の一部から取り出した電圧とを入力として、前記遅延回路の出力電圧と前記抵抗の一部から取り出した電圧がともにハイレベルである場合に前記ゲート配線を接地する接地手段と、
前記ドレイン電極と前記ソース電極の間に形成された、前記ゲート電極を覆う絶縁膜と、
前記ゲート電極と前記ドレイン電極の間に形成された、前記絶縁膜で覆われた複数の絶縁膜内電極と、を備え、
前記抵抗は、前記複数の絶縁膜内電極のうち前記ドレイン電極に近いものほど高電圧を印加するように、前記複数の絶縁膜内電極に接続されたことを特徴とする半導体装置。
【請求項５】
前記接地手段は、
前記遅延回路の出力電圧と前記抵抗の一部から取り出した電圧を入力とするＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を反転するＮＯＴ回路と、
前記ＮＯＴ回路の出力がハイレベルである場合にオン状態となり前記ゲート配線を接地するトランジスターとを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記接地手段は、前記ＮＯＴ回路の出力を保持するフリップフロップ回路を更に備え、
前記フリップフロップ回路は前記半導体層とは異なる基板に形成され、
前記フリップフロップ回路が備えるＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのドレイン領域の直下には絶縁膜が配置されることを特徴とする請求項２又は請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜は、前記ＮチャネルＭＯＳＦＥＴのウェル領域と前記ＰチャネルＭＯＳＦＥＴのウェル領域を分離することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴなどのパワーデバイスを有する半導体装置に関し、特に耐圧保持や短絡保護を行う機能を備える半導体装置に関する。
【背景技術】
【０００２】
主電極間に高電圧が印加されるパワーデバイスを有する半導体装置は、耐圧保持と短絡保護の必要がある。すなわち、パワーデバイスを有する半導体装置は、高い耐圧を有し、かつ主電極間が短絡した場合にも一定時間はパワーデバイスが劣化しないだけの短絡耐量を有することが求められる。
【０００３】
パワーデバイスを高耐圧化するために、半導体装置はガードリングやフィールドプレートと呼ばれる構造を備えることが一般的である。ガードリングとはパワーデバイスが形成された素子領域を囲むようにリング状に形成されたＰＮ接合領域である。ガードリングは同心円状に複数設けられて耐圧保持領域を構成する。そしてガードリングの周知の働き（作用）によって半導体装置の半導体層における電界緩和を行う。
【０００４】
フィールドプレートとは、パワーデバイスのゲート電極−ドレイン電極間の基板表面上に絶縁膜を介して配置される電極のことである。フィールドプレートにはパワーデバイスのゲート電圧相当の電圧が印加されることが多い。フィールドプレートの周知の働き（作用）によって半導体装置の半導体層における電界緩和を行う。前述の通り、耐圧保持のためにガードリングやフィールドプレートが用いられる。
【０００５】
一方、パワーデバイスの短絡耐量を向上させるためにはパワーデバイスのオン抵抗を高くすることが考えられ、これによりパワーデバイスの主電極間に高電圧が印加された場合にも大電流が流れることを抑制できる。他の耐圧保持や短絡保護に関する既知の技術については特許文献１−７に記載がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０４−２１２４６８号公報
【特許文献２】特開平１１−３３０４５６号公報
【特許文献３】特開平０４−０００７６８号公報
【特許文献４】特開２００６−１７３４３７号公報
【特許文献５】特開平０６−３３８５１２号公報
【特許文献６】特開平０４−３３２１７３号公報
【特許文献７】特開２００５−２１７１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述した（複数の）ガードリングは、通常電位が固定されていない（フローティング）ため、素子領域側（内側）で電界が強く、外周側で電界が緩くなる傾向がある。この場合、半導体層（素子側領域）で発生した空乏層を伸ばす効果が不十分であるために必要な耐圧が得られない問題があった。また、耐圧を高めるために耐圧保持領域を広く取らなければならない問題もあった。フィールドプレートを用いた場合も同様に耐圧保持（耐圧向上）が不十分であったりチップの微細化・小型化ができない問題があった。
【０００８】
また、短絡耐量を向上させるためにパワーデバイスのオン抵抗を高くすることは、パワーデバイスの電気的特性の低下、すなわち性能低下に直結するものである。具体的には、パワーデバイスの低消費電力化や高出力化が困難となる問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、特に耐圧保持領域を広げることなく有効な耐圧保持を行うことや、短絡耐量を高めることにより性能を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の発明に係る半導体装置は、半導体層と、該半導体層の表面に形成されたゲート電極と、該半導体層の表面に形成されたエミッタ電極と、該半導体層の裏面に形成されたコレクタ電極とを有し、該ゲート電極にゲート駆動信号を伝送するゲート配線と、該ゲート駆動信号を遅延する遅延回路と、該半導体層に、該エミッタ電極を囲むように形成された複数のガードリングと、該複数のガードリングの外側とエミッタの間に設けられた複数の抵抗と、該遅延回路の出力電圧と該複数の抵抗の一部から取り出した電圧とを入力として、該遅延回路の出力電圧と該複数の抵抗の一部から取り出した電圧がともにハイレベルである場合に該ゲート配線を接地する接地手段と、を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明により半導体装置における性能向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１の半導体装置を説明する図である。
【図２】渦巻状に形成された抵抗素子を説明する図である。
【図３】ガードリングのコンタクトについて説明する図である。
【図４】直線状に形成された抵抗素子を説明する図である。
【図５】ジグザグに形成された抵抗素子を説明する図である。
【図６】ガードリングにキャパシターを介して電圧印加を行う半導体装置の構成について説明する図である。
【図７】一部にダイオードが形成された抵抗素子について説明する図である。
【図８】実施形態２の半導体装置を説明する図である。
【図９】実施形態２の半導体装置の平面図である。
【図１０】絶縁膜内電極（フィールドプレート）のコンタクトを説明する図である。
【図１１】絶縁膜内電極にキャパシターを介して電圧印加を行う半導体装置の構成について説明する図である。
【図１２】実施形態３の半導体装置を説明する図である。
【図１３】抵抗素子がドレイン電極などと直接接続された構成を説明する図である。
【図１４】実施形態４の半導体装置を説明する図である。
【図１５】ターンオンに要する時間であるｔ１を定義する波形を説明する図である。
【図１６】測定回路を説明する図である。
【図１７】パワーデバイスが劣化（熱破壊）するまでの時間であるｔ２を定義する波形を説明する図である。
【図１８】遅延回路がゲート駆動信号を遅延させる時間であるｔ３を定義する波形を説明する図である。
【図１９】実施形態４の構成を簡略化して回路図で表した図である。
【図２０】横型のパワーデバイスにおいて短絡保護を行う手段について説明する図である。
【図２１】渦巻状に形成された抵抗素子を説明する図である。
【図２２】直線状に形成された抵抗素子を説明する図である。
【図２３】ジグザグに形成された抵抗素子を説明する図である。
【図２４】図２２の破線C部拡大平面などを説明する図である。
【図２５】フリップフロップ回路をパワーデバイスとは別基板で形成した半導体装置を説明する図である。
【図２６】ＣＭＯＳのラッチアップを抑制できる構成について説明する図である。
【図２７】ＣＭＯＳのラッチアップを抑制できる構成について説明する図である。
【図２８】実施形態５の半導体装置を説明する図である。
【図２９】実施形態５の半導体装置の変形例を説明する図である。
【発明を実施するための形態】
【００１３】
実施の形態１
本実施形態はガードリングが形成された半導体装置に関する。以後、図１〜図６を参照して本実施形態について詳細を説明する。まず図１は本実施形態の半導体装置１０の断面図（一部模式図）である。この半導体装置１０は、一つのチップをなす半導体基板にあって、パワーデバイスの形成される素子領域１２と、その周囲に位置する耐圧保持領域１４とを備える。なお、本実施形態においてパワーデバイスとは縦型ＩＧＢＴのことをいい、複数のセルが集積されることにより構成されている。またこの例では、ＩＧＢＴのセルにトレンチ型を使用しているが、プレーナ型であっても良い。
【００１４】
素子領域１２と耐圧保持領域１４とは共通する半導体層１８に形成されている。半導体層１８はn-層であって、素子領域１２のＩＧＢＴがオン状態のときには後述のコレクタ側とエミッタ側からキャリアの供給を受けて伝導度変調が起こる部分である。
【００１５】
このような半導体層１８に形成された素子領域１２について説明する。素子領域１２における半導体層１８の表面にはｐベース層１９が設けられ、その表面からｎ-層（半導体層１８）に達するトレンチ（溝）が複数形成、配置されている。各トレンチ内には、ゲート絶縁膜１５を介してゲート電極２０となる多結晶シリコンが埋め込まれ、その上部に絶縁膜２３が設けられている。この複数のゲート電極２０は、ゲート配線３１によってゲート端子（ゲートボンディングパッド）３２と接続されており、ゲート端子３２からゲート駆動信号が伝送される。
【００１６】
さらに、ゲート絶縁膜１５に接するｐベース層１９の表面にはｎ+エミッタ領域２１が形成される。そして、このｎ+エミッタ領域２１とｐベース層１９と接して、それら上面側にアルミニウムなどからなるエミッタ電極３０が素子領域１２の表面を覆うように形成される。従って、図１から明らかな通り、ゲート電極２０にＩＧＢＴをオン状態とすべきゲート駆動信号の入力があると、ｐベース層１９のゲート絶縁膜との接触面の導電型が反転する。これにより半導体層１８とエミッタ電極３０（エミッタ領域２１）との間にキャリアのパス（チャネル）ができる。これは一般的なＩＧＢＴの動作と同様である。
【００１７】
さらに、半導体層１８の裏面にはコレクタ電極１６が形成される。コレクタ電極１６と半導体層１８はコレクタとなるｐ+コレクタ層１７を介している。本実施形態ではコレクタ電極１６は素子領域１２だけでなく耐圧保持領域１４にも及んでいる。
【００１８】
次いで、本実施形態の半導体装置１０が備える耐圧保持領域１４について説明する。耐圧保持領域１４にはガードリング２２が形成される。ガードリング２２は複数形成されており、半導体層１８とは異なる導電型、本実施形態の場合、ｐ+領域からなる。前述したガードリング２２はそれぞれ素子領域１２の外周を囲むように同心円を形成するようにして配置される。
【００１９】
そして、半導体層１８のうちガードリング２２よりも外周の領域である外周部分３４と、エミッタ電極３０とが高抵抗素子（配線）２８を介して接続される。なお、前述した外周部分３４には通常、半導体層１８と同じ導電型であるｎ+のチャネルストッパ領域２９が形成されており、高抵抗素子２８はこれと接続される。
【００２０】
高抵抗素子２８は、所望の電圧を取り出すために電気的に複数の抵抗素子部に分割され、この例では、直列接続された抵抗素子２５、抵抗素子２６、抵抗素子２７を備えるものとして扱われる。最も外周側に配置される抵抗素子２７は一端が外周部分３４と接続され、他端が抵抗素子２６の一端と接続される。抵抗素子２６の他端は抵抗素子２５の一端と接続される。そして、抵抗素子２５の他端はエミッタ電極３０と接続される。高抵抗素子の抵抗値は半導体装置におけるコレクタ−エミッタ間の耐圧やリーク電流に関する仕様によって決定すればよく、例えば、耐圧が６００Ｖの場合であれば、６００Ｍ（メガ）Ω程度の設定が適当といえる。
【００２１】
本実施形態では、抵抗素子２７と抵抗素子２６とを接続する配線（あるいは接続点）から分岐する配線が外周部分３４に近いほうのガードリングと接続される。また抵抗素子２６と抵抗素子２５とを接続する配線（あるいは接続点）から分岐する配線が外周部分３４から遠いほうのガードリングと接続される。
【００２２】
ところで、半導体層１８はコレクタ電極１６に印加される電圧とほぼ同電位となる。よって、エミッタ電極３０を０Ｖとして、例えばコレクタ電極１６に６００Ｖの高電圧が印加されているときには、外周部分３４にも同程度（６００Ｖ）の高電圧が印加されていることになる。そして、前述のようにエミッタ電極３０と外周部分３４のチャネルストッパ領域２９との間に接続される高抵抗素子２８は、外周部分３４の電圧を抵抗素子２７、抵抗素子２６、抵抗素子２５で漸減させ、外周部分３４に近いほうのガードリング２２ほど高い電圧を印加するように接続される。このように高抵抗素子２８はガードリング２２へ電圧を印加する電圧印加手段である。なお、電圧印加手段の語意はガードリングに電圧を印加する手段に限定されず、広く耐圧保持のための構成に電圧を供給する手段のことをいう。
【００２３】
次いで、半導体装置１０の平面図である図２について説明する。なお、図２において図１と同一の符号が付されたものは図１と同様であるから説明を省略する。また、高抵抗素子２８について図１においては回路図的に示したが図２においては実際のレイアウトに即して示す。なお、それぞれのガードリング２２およびチャネルストッパ領域２９の電位を安定なものとするために、多くの場合、それら上部にアルミニウムなどの導体パターンが並行に設けられ、そして、それぞれのガードリングやチャネルストッパ領域と導体パターンとは電気的に接続されているが、図２では便宜上これを省略している。
【００２４】
本実施形態の高抵抗素子２８は、図２に示されるように外周部分３４とエミッタ電極３０とを結ぶ渦巻状に形成された一本の多結晶シリコンである。高抵抗素子２８はコンタクト３３によって外周部分３４のチャネルストッパ領域２９と接続され、コンタクト３５によりガードリング２２と接続される。なお、このコンタクト３３およびコンタクト３５の構造に関しての理解を助けるため、図３に拡大断面図を示す。先にも述べたが、ガードリングおよびチャネルストッパ上には、アルミニウムなどの導体パターン４０、４２が設けられ、この導体パターン４０、４２とガードリングおよびチャネルストッパ領域とはコンタクト３３、３５を介して電気的に接続されていることによって、ガードリングおよびチャネルストッパの電位の安定化を図っている。そしてこの図では、高抵抗素子２８は導体パターン４０，４２を介してガードリング２２やチャネルストッパ領域２９との電気的接続を実現しているが、直接的に接続を行っても良い。また、図２に示されるコンタクト３７は高抵抗素子２８とエミッタ電極３０を接続する。
【００２５】
本実施形態の半導体装置１０の構成は上述の通りである。本実施形態の構成によればコレクタ電極１６に電圧が印加されたときに、複数のガードリング２２に対して「外周側のガードリング２２ほど高電圧を印加する」ことができる。ゆえに、半導体層１８の素子領域１２において発生した空乏層を、ガードリングの外周方向に伸ばすことができるため半導体層１８における電界強度の均一化に寄与する。よって耐圧保持（耐圧向上）が可能である。
【００２６】
また、高抵抗素子２８の抵抗値や抵抗分割比を変えることで各ガードリング２２へ印加する電圧を調節できる（以後、各ガードリング２２に印加される電圧を中間電位と称することがある。中間電位とはコレクタ電極１６の電位とエミッタ電極３０の電位の中間の電位という意である）。素子領域１２の空乏層を伸ばすように高抵抗素子２８の抵抗値を調整し、各ガードリング２２に対して（耐圧保持のための）最適な中間電位を与えることにより耐圧保持領域における電界を略均一化して半導体装置１０の耐圧の向上ができる。よって耐圧保持領域１４を広く形成する必要がないので耐圧保持領域１４の縮小が可能である。
【００２７】
また、図２を参照して説明したとおり高抵抗素子２８は渦巻状に形成されているため、高抵抗素子２８の長さを長くすることができる。高抵抗素子２８を長く形成できるため、低い抵抗率の設定が可能となり、多結晶シリコンの不純物濃度を高くできることから、抵抗値のばらつきも抑えられ、各ガードリング２２に対して精度よく安定した電圧を供給できる。さらに渦巻状に形成された高抵抗素子２８の任意の場所からそれぞれのガードリングへ接続を行うことができるためガードリング２２へ印加する電圧調整の自由度が高い。
【００２８】
本実施形態の高抵抗素子２８は図２に示す渦巻状の形状であるが、本発明はこれに限定されない。抵抗素子は例えば図４、５に示すような形状であっても良い。図４に示す抵抗素子５０は直線的に半導体層の外周部分３４とエミッタ電極３０とを結ぶ。そして抵抗素子５０を等間隔に分割するようにガードリング２２とのコンタクト５２を形成することにより各ガードリング２２に与えられる電圧は、外周部分３４からエミッタ電極３０へ向かって一次関数的に減少する。よって半導体層中の電界を均一化できる。また、各ガードリング２２に対して耐圧保持（耐圧向上）のための理想的な電圧印加ができるから耐圧保持領域１４の面積を縮小できる。
【００２９】
また、図５に示す抵抗素子６０のように階段状（ジグザグ）にすると各ガードリング２２に与えられる電圧を、外周部分３４からエミッタ電極３０へ向かって一次関数的に減少させることができる。さらに抵抗素子６０を階段状（ジグザグ）にすると抵抗素子６０の長さを長く形成できるため比較的抵抗の低い多結晶シリコンを用いることができ、ガードリング２２に与える電圧を安定化させることができる。
【００３０】
本実施形態では、高抵抗素子２８（分割された抵抗素子２７と抵抗素子２６と抵抗素子２５）とガードリング２２とは、コンタクト３５により電気的には直接接続されるが本発明はこれに限定されない。すなわち、図６に示すように、抵抗素子とガードリングとの接続部にキャパシター２４を介して接続されるようにしてもよく、この場合でも複数のガードリング２２に対して「外周側のガードリング２２ほど高電圧を印加する」ことができるから本発明の効果を失わない。なお、キャパシター２４はコンタクト部にキャパシター構造を形成する場合に限らず、寄生容量を利用してもよい。
【００３１】
上述の通り、高抵抗素子２８の形状や配置、材料については本発明の範囲内でさまざまな変形例が考えられる。他の変形例について図７を参照して説明する。図７は、図４における破線A−Aに沿った断面図である。図７に示されるとおり、高抵抗素子２８内部にはＮ型半導体領域５４とＰ型半導体領域５６とが隣接して形成されている。Ｎ型半導体領域５４とＰ型半導体領域５６は比較的耐圧の低いダイオードを形成しており、ダイオードのピッチを変化させることで、ガードリング２２に対して印加する電圧を調整できる。すなわち、高抵抗素子２８にダイオードを形成することで、前述した抵抗素子の長さによる抵抗値の調整に加えて、ダイオードのピッチ変化によってもガードリング２２に対して印加する電圧を調整できるため電圧の設定自由度を高めることができる。
【００３２】
本実施形態において高抵抗素子２８は外周部分３４から電圧を供給される構成としたが本発明はこれに限定されない。高抵抗素子２８は外部電源などと接続されてもよい。
【００３３】
実施の形態２
本実施形態は横型ＭＯＳＦＥＴであるパワーデバイスを有する半導体装置に関する。以後、図８、９、１０、１１を参照して本実施形態の詳細について説明する。図８は本実施形態の半導体装置７０の断面図（一部模式図）である。半導体基板上に形成される横型ＭＯＳＦＥＴの半導体装置７０は半導体層７２を備える。半導体層７２はｎ-層であって、その表面にはｎ+のドレイン７４が形成され、ドレイン７４と電気的に接続されたアルミニウムなどからなるドレイン電極７６が設けられている。さらに、半導体層７２の表面には、ｎ+ドレイン７４から距離を置いてｐベース領域８０が形成され、ｐベース領域８０内表面にｎ+のソース９１とｐ+領域９３が形成されている。そして、ソース９１及びｐ+領域９３と電気的に接続されたアルミニウムなどからなるソース電極７８が設けられている。ソース電極７８は接地されている。
【００３４】
ソース電極７８（ｎ+ソース９１）とドレイン電極７６（ｎ+ドレイン７４）との間の半導体基板表面には絶縁膜８４が形成されている。なお、絶縁膜８４は本来複数の絶縁膜の層から構成されているが、便宜的理由により省略している。この絶縁膜８４中のｐベース領域８０の上には、多結晶シリコンからなるゲート電極８２が形成される。ゲート電極８２は、ゲート配線８１によってゲート端子１００と接続され、ゲート端子１００からゲート駆動信号の供給を受ける。そして、ゲート電極８２にＭＯＳＦＥＴをオン状態とすべきゲート駆動信号の入力があると、ゲート電極８２に対向するｐベース領域８０の表面部分にチャネルができる。
【００３５】
高耐圧が求められる横型ＭＯＳＦＥＴでは、上述の構成に加えて絶縁膜８４中にゲート電極８２と同じ多結晶シリコンからなる絶縁膜内電極８６が複数形成されている。絶縁膜内電極８６はフィールドプレートと称される場合もあり、周知のとおり、横型ＭＯＳＦＥＴを構成する半導体層７２における電界を緩和するものである。さらに、本実施形態の半導体装置７０は一端がドレイン電極７６と接続され他端がソース電極７８と接続される高抵抗素子９８を備える。高抵抗素子９８は、電気的に複数の抵抗素子に分割され、この例では、直列接続された抵抗素子９０、９２、９４、９６を備えるものとして扱われる。抵抗素子９０の一端はドレイン電極７６と接続される。抵抗素子９０の他端は抵抗素子９２の一端と接続され、抵抗素子９２の他端は抵抗素子９４の一端と接続され、抵抗素子９４の他端は抵抗素子９６の一端と接続され、抵抗素子９６の他端はソース電極７８と接続される。これらの抵抗素子は図８に示すようにドレイン電極７６側の絶縁膜内電極８６ほどドレイン電極７６側の抵抗素子と接続される。
次いで、半導体装置７０の平面図である図９について説明する。図９において図８と同一符号が付されたものは図８と同様であるから説明を省略する。なお、前述した図８は図９における破線Ｂ−Ｂに沿った断面図である。また、高抵抗素子９８について図８においては回路図的に示したが、図９においては実際のレイアウトに即して示す。そして、この図９から明らかなように、図８に示した横型ＭＯＳＦＥＴはドレイン電極７６を中心にして、各絶縁膜内電極８６(ゲート電極も同じ)とソース電極７８が同心円状に配置、形成されたものである。
図９に示されるとおり、本実施形態の高抵抗素子９８は、ソース電極７８とドレイン電極７６とを結ぶ渦巻状に形成された一本の多結晶シリコンである。高抵抗素子９８はコンタクト９９によってソース電極７８と接続され、コンタクト９７により絶縁膜内電極８６と接続される。なお、コンタクト９９およびコンタクト９７の構造に関しての理解を助けるため、図１０に拡大断面図を示す。また、コンタクト９５は高抵抗素子９８とドレイン電極７６を接続している。
【００３６】
このような構成の半導体装置７０はドレイン電極７６に電圧が印加されると高抵抗素子９８によって複数の絶縁膜内電極８６にもそれぞれ異なる電圧が印加される。すなわち、絶縁膜内電極８６のうちドレイン電極７６に近いものほど高い電圧が印加される。よって絶縁膜８４の下層における半導体層７２に対して、ゲート電極８２近傍で生じた空乏層を伸ばすように電圧を印加できるから半導体装置７０の耐圧保持（耐圧向上）ができる。
【００３７】
なお、本実施形態は実施形態１の技術を横型のパワーデバイスに応用したものである。従って、高抵抗素子９８の形状や材料についての変形例、高抵抗素子９８へ電圧を印加する手段はドレイン電極７６と接続されることに限らないことなどは実施形態１と同じである。
【００３８】
また、本実施形態では図８に示すように高抵抗素子９８と絶縁膜内電極８６との間は、電気的には直接接続されているが本発明はこれに限定されない。例えば、図１１のように同箇所について実施形態１と同様に、キャパシター８８を介して接続された構成であっても本発明の効果を失わない。
【００３９】
実施の形態３
本実施形態は半導体層内部に半導体層の電界を緩和する手段を有する半導体装置に関する。以後、図１２を参照して本実施形態の構成について説明する。図１２は本実施形態の半導体装置１１０の断面図（一部模式図）である。半導体装置１１０は実施形態２で図８を用いて説明した半導体装置７０と以下の点を除き同様の構成である。
【００４０】
すなわち、本実施形態の半導体装置１１０は半導体層７２の表面でも裏面でもない内部に埋め込み絶縁膜１１２を備える。埋め込み絶縁膜１１２内部には埋め込み絶縁膜内電極１１４が複数形成されている。さらに、一端がドレイン７４の電位と容量結合し、他端がｐベース領域８０の電位と容量結合した抵抗素子１２０を備える。図１２において、この容量結合の構成については抵抗素子１２０の両端に接続されているキャパシター１１６、キャパシター１１８で表されている。
抵抗素子１２０は所望の電圧を取り出すために電気的に複数の抵抗素子部に分割され、直列に接続された抵抗素子１２２、１２４、１２６、１２８を備える。そして各埋め込み絶縁膜内電極１１４は、ドレイン７４側の埋め込み絶縁膜内電極１１４から順番に、抵抗素子１２２、１２４、１２６、１２８（具体的には隣り合う抵抗素子の間の分岐部分）と接続される。そうすることによって、ドレイン電極７６に電圧が印加されるとドレイン７４側の埋め込み絶縁膜内電極１１４ほど高電圧が印加される。
【００４１】
上述した以外の構成については実施形態２と同様であるから、図８に付した符号と同一の符号を付して説明を省略する。
【００４２】
本実施形態の構成によれば、ゲート電極８２からドレイン電極７６にかけて電圧が漸増するように配置された埋め込み絶縁膜内電極１１４により、半導体層７２の電界緩和ができるから耐圧保持ができる。
【００４３】
図１２においては実施形態２の構成である図８の構成に埋め込み絶縁膜内電極１１４等を追加する構成としたが、絶縁膜内電極８６がない構成であっても本発明の効果を得ることができる。また、本実施形態では抵抗素子１２０がドレイン７４などに「容量結合」するものとしたが本発明はこれに限定されない。すなわち、図１３に示すように、抵抗素子１３４が、ドレイン電極７６と接する導体１３６と、ソース電極７８と接する導体１３８とに接続される構成としても本発明の効果を得ることができる。
【００４４】
なお、図１３のように抵抗素子１３４をドレイン電極およびソース電極に「直接接続」する場合は、抵抗素子１３４の典型的な抵抗値は６００Ｍオーム程度であるがこの値に特に限定されない。なお、図中の１３０は埋め込み絶縁膜、１３２は埋め込み絶縁膜内に形成された複数の埋め込み絶縁膜内電極である。一方図１２のように「容量結合」させる場合の抵抗素子１２０の典型的な抵抗値は１ｋオーム程度であるがこの値に特に限定されない。
【００４５】
実施の形態４
本実施形態は、前述までの実施形態にあって、その特徴的な構成でもある高抵抗素子を使用して、さらに短絡保護機能を設けるようにした半導体装置に関する。以後、図１４〜図２７を参照して本実施形態の半導体装置２１０の詳細を説明する。本実施形態は、前述の実施形態における特徴に加え、ゲート電極の制御手段に特徴がある。従ってゲート電極があればパワーデバイスの種類は限定されないがここでは一例として縦型ＩＧＢＴを挙げる。図１４に示すように、本実施形態における半導体装置は、短絡保護回路５０１を除けば実施形態１と実質的に共通であるので、個々の構成の説明を省略するが、半導体層２１８、ゲート絶縁膜２１５、ゲート電極２２０、絶縁膜２２３、ｐベース層２１９、ｎ+エミッタ層２２１、エミッタ電極２３０、コレクタ電極２１６、ｐ+コレクタ層２１７、外周部２３４のｎ+チャネルストッパ領域２２９、ガードリング２２２、高抵抗素子５３０，５３２、ゲート配線２３１、ゲート端子(ゲートボンディングパット)２３２とを備える。
【００４６】
短絡保護回路５０１はゲート端子２３２とゲート配線２３１との間に設けられたゲート抵抗５０５、遅延回路部５１０、短絡判別回路部５２０、遮断回路部５５０とを備える。さらに、この短絡保護回路５０１とは別に、実施形態１で説明した高抵抗素子２８と同一の抵抗素子からなる高抵抗素子５３０、５３２を利用したコレクタ−エミッタ間電圧検出（レベル変換）部５２８を備える。
【００４７】
遅延回路部５１０は、ゲート端子２３２に入力されるゲート駆動信号を後述する所定時間遅延させて出力するものであり、実回路としては２つのＮＯＴ（インバータ）回路と、抵抗、キャパシターを組み合わせた周知技術で実現される（図１４参照）。遅延回路部５１０の出力は短絡判別回路部５２０の一方の入力となる。コレクタ−エミッタ間電圧検出（レベル変換）部５２８はＩＧＢＴのコレクタ−エミッタ間電圧に比例した信号を出力するものである。具体的には、コレクタ−エミッタ間電圧検出（レベル変換）部５２８では、外周部２３４のチャネルストッパ領域２２９とエミッタ電極２３０との間に接続された高抵抗素子５３０、５３２を利用する。つまり、所望レベルの検出電圧（分圧電圧）が得られるように抵抗分割されている。
なお、所望レベルの出力電圧は、短絡保護回路内における信号の論理レベルに適合させることが必要であり、高抵抗素子５３０、５３２の両端に、例えば６００Ｖの高電圧が印加されている状態において、ゲート駆動信号と同程度の１５Ｖが出力されるように設定される。
そして、コレクタ−エミッタ間電圧検出（レベル変換）部５２８の出力は、短絡判別回路部５２０の他方の入力となる。短絡判別回路部５２０は遅延回路部５１０の出力とコレクタ−エミッタ間電圧検出（レベル変換）部５２８の出力を受け、この２つの信号レベルの組み合わせに応じて、正常動作状態か短絡状態であるかを判別する制御信号を出力する。
具体的には、遅延回路部５１０の出力とコレクタ−エミッタ間電圧検出（レベル変換）部５２８の出力、すなわち遅延されたゲート駆動信号と抵抗分割されたコレクタ−エミッタ間の信号（電圧）レベルがいずれもハイレベルである場合、短絡判別回路５２０からはハイレベルの信号が出力される。これは所謂２入力のＡＮＤ論理をなすものであり、実回路としてはＮＯＴ回路５４０とＮＡＮＤ回路５４１で実現されている。遮断回路部５５０は短絡判別回路部５２０の出力を受け、ゲート配線２３１（ゲート電極２２０）とエミッタ電極２３０との間の電気的接続関係をオンオフすることにより切り替えるものである。この例ではＮ型ＭＯＳトランジスターを使用して、短絡判別回路部５２０の出力がハイレベルの場合、ゲート配線２３１（ゲート電極２２０）がエミッタ電極２３０と短絡され同電位（ゲート電圧が０Ｖ）とされる。
また、ゲート端子２３２とゲート配線２３１との間に設けられたゲート抵抗５０５は遮断回路部５５０によってゲート電圧が０Ｖとされた時に、ゲート端子２３２、すなわち遅延回路部５１０の入力信号レベルがローレベルにならないようにするものである。
【００４８】
以後、本実施形態の半導体装置２１０の動作について説明する。ゲート端子２３２からのゲート駆動信号はゲート抵抗５０５を介してゲート電極２２０へ伝送される。一方ゲート駆動信号は遅延回路部５１０にも入力される。遅延回路部５１０は所定時間だけゲート駆動信号を遅延してＮＡＮＤ回路５４１へ出力される。
【００４９】
ＮＡＮＤ回路５４１は遅延されたゲート駆動信号と外周部分２３４からの入力がともにハイレベルである場合にローレベル（０）の信号をＮＯＴ回路５４０へ伝送する。ＮＯＴ回路５４０はローレベルの信号をハイレベルの信号へ変換し、遮断回路部５５０をオン状態とする出力を行う。この場合、ゲート配線２３１は接地されるからゲート電極２２０へのＩＧＢＴをオン状態とするゲート駆動信号は伝送されない。
【００５０】
ここで、ＮＡＮＤ回路５４１はパワーデバイスをオン状態とするゲート駆動信号をハイレベルの信号とみなす。そして、外周部分２３４からの入力は、外周部分２３４に配置されるｎ+チャネルストッパ領域２２９にパワーデバイスのターンオン時相当の電圧（高電圧）がかかっている場合にハイレベルの信号であるとみなす。したがって、ＮＡＮＤ回路５４１はパワーデバイスの主電極が短絡しているときにゲート配線２３１を接地するように出力を行うことができるから、半導体装置２１０の短絡保護を行うことができる。このように、遅延回路５１０の出力とチャネルストッパ領域２２９からの出力を入力として、短絡判別回路部５２０および遮断回路部５５０を用いてゲート配線２３１の接地を行うため短絡判別回路部５２０および遮断回路部５５０はゲート配線２３１の接地手段である。なお、接地手段の語意は本実施形態の構成に限定されず、ゲート駆動信号の情報と半導体層の電圧とから短絡保護のためにゲート配線の接地を行う手段のことをいう。
【００５１】
ここで本実施形態の遅延回路部５１０によって設定するべきゲート駆動信号の最適な遅延時間について説明する。図１５は図１６の測定回路を使っての正常動作時におけるＩＧＢＴの各動作信号波形を示したものである。まず、この図１５を参照してＩＧＢＴのターンオン時間ｔ１について説明する。今日広く使用されている一般的なＩＧＢＴはオフ状態でそのコレクタ−エミッタ間に数百ボルトのＤＣ電圧（以降、コレクタ電圧と称し、Ｖｃｅと表記する）が印加される。その状態で、ゲート−エミッタ間（以降、ゲート−エミッタ間に印加される電圧をゲート電圧と称し、Ｖｇｅと表記する）にハイレベル信号として十数ボルト、一般には１５Ｖ程度の電圧が印加されるとＩＧＢＴのコレクタからエミッタへ電流が流れる（以降、この電流をコレクタ電流と称し、Ｉｃと表記する）。これによりＩＧＢＴはオフ状態からオン状態へターンオンする。逆にゲート電圧をローレベルである０ボルト又はマイナス数ボルトにするとコレクタ電流は遮断される。そして、ターンオン時間ｔ１とは、Ｖｇｅの（ハイレベルへの）上昇が始まってからＶｃｅが低下するまでの時間とする。
【００５２】
次いで、図１７は短絡を生じた回路、つまりは図１６の測定回路中の負荷（Ｌ）を短絡させた場合（図中ＳＷオン）におけるＩＧＢＴの各動作信号波形を示したものである。この図１７を参照してＩＧＢＴが劣化（熱破壊）する時間であるｔ２について説明する。例えば、応用装置の負荷短絡や誤動作による電源短絡時（この例では負荷を短絡）においてはＶｇｅをハイレベルにしても、Ｖｃｅが低下することなく高電圧を維持する。このような場合、図１７に示すとおりコレクタ電流Ｉｃは過大となり、ＩＧＢＴが熱破壊するなどの劣化を起こす。ここではＶｇｅの（ハイレベルへの）上昇が始まってからＶｃｅがハイレベルを維持してＩＧＢＴが熱破壊などの劣化を起こすまでの時間をｔ２と定義する。
【００５３】
以上をふまえ、遅延回路部５１０がゲート駆動信号を遅延する時間はｔ１より長く、ｔ２より短い時間であるｔ３に設定される。ｔ３については図１８を参照して説明する。図１８は短絡を生じた回路にあって本実施形態によるＩＧＢＴの各動作信号波形である。この波形で示すとおり、ｔ３はｔ１より長い時間であるからＩＧＢＴが通常のターンオン動作を行う場合に、遮断回路部５５０によってゲート配線２３１（ゲート電極２２０）とエミッタ電極２３０とを同電位（ゲート電圧が０Ｖ）にすることはない。一方、ｔ３はｔ２より短い時間であるから、パワーデバイスが短絡しコレクタ電流Ｉｃが大電流となった場合にＩＧＢＴが劣化（熱破壊）を起こす前にゲート配線２３１（ゲート電極２２０）とエミッタ電極２３０とを同電位（ゲート電圧が０Ｖ）にし、ＩＧＢＴをオフ状態にする。よって本実施形態の構成によればＩＧＢＴの劣化を回避する短絡保護ができる。
【００５４】
なお、本実施形態の半導体装置２１０を簡略化して表した回路図を図１９に示す。
【００５５】
本実施形態における短絡保護回路５０１については様々な変形が考えられる。例えば短絡判別回路部５２０への入力として、抵抗素子５３０を介した外周部分２３４の電圧を用いたが、短絡判別回路部５２０にはＶｃｅ電圧に比例する入力があれば本発明の効果を得られるからこれに限定されない。また短絡判別回路部５２０はエミッタ電極２３０とゲート配線２３１を接続させることで接地を行うこととしたが、別の方法でゲート配線２３１を接地してもよい。
【００５６】
また、短絡保護回路５０１を構成する遅延回路部５１０や短絡判別回路部５２０などの電源電圧は、専用の電源端子を介して供給する以外に、ゲート端子２３２のゲート駆動信号による電圧や、高抵抗素子５３０、５３２を利用した抵抗分割による電圧を用いていても良い。このようにすると、専用の電源を設ける場合と比較して、電源用ボンディングパッドが必要なくなる分、半導体装置を小型化できる。
【００５７】
ところで、本実施形態の技術思想は例えば半導体層表面にゲート、ソース、ドレインが形成される横型のパワーデバイスにも応用できる。図２０はそのような例を示す図である。図２０では前述の実施形態２にあって、その特徴的な構成（図８）でもある高抵抗素子を使用して、さらに短絡保護機能を設けるようにした半導体装置である。図２０に記載の構成は短絡保護回路５０１を除けば実施形態２と実質的に共通し、短絡保護回路については本実施形態において前述したものと同等である。
すなわち、図２０に記載のパワーデバイスの構成はｎ-層の半導体層２７２、ｎ+のドレイン２７４、ドレイン電極２７６、ｐベース領域２８０、ｎ+のソース２９１、ｐ+領域２９３、ソース電極２７８、絶縁膜２８４、ゲート電極２８２、絶縁膜内電極２８６、高抵抗素子５３０、高抵抗素子５３２、ゲート配線２８１、ゲート端子２８３を備える点において実施形態２と一致する。そして、図２０に記載のパワーデバイスの構成はゲート端子２８３とゲート配線２８１との間に設けられたゲート抵抗５０５、遅延回路部５１０、短絡判別回路部５２０、遮断回路部５５０、高抵抗素子５３０、５３２を利用したドレイン−ソース間電圧検出（レベル変換）部５９８とを備える。接地手段を含み、これらは前述の記載から把握できるため詳細な説明を省略する。
【００５８】
また、本実施形態で説明した短絡保護の発明と、実施形態１又は２で説明した耐圧保持の技術を併用するとさらなる半導体装置の性能向上が可能である。ここで、耐圧保持のために用いる抵抗素子（図１における高抵抗素子２８のことをいう）と、短絡保護のために用いられる抵抗素子（図１４における抵抗素子５３０、５３２のことをいう）とは１の抵抗素子で形成できる。ここで、そのような半導体装置の平面図を図２１に示す。図２１において図１４と同一の符号が付されたものは図１４と同様であるから説明を省略すると共に、その両者の関係は図１と図２との関係に同じである。図２１のように一本の渦巻状に形成されたコレクタ−エミッタ間電圧検出（レベル変換）部５２８はチャネルストッパ領域２２９とエミッタ電極２３０とを接続する。また短絡保護回路５０１はレイアウト的に適しているといえるゲート端子（ボンディングパッド）２３２に近接した領域に形成されている。
【００５９】
コレクタ−エミッタ間電圧検出（レベル変換）部５２８はその途中でガードリング２２２とコンタクト２５８により接続されて、図１における高抵抗素子２８に相当する抵抗素子を形成する。またコレクタ−エミッタ間電圧検出（レベル変換）部５２８を抵抗分割した抵抗素子５３０と抵抗素子５３２の間から分岐された電圧が、短絡保護回路５０１における短絡判別回路５２０の一入力に接続されている。このようなコレクタ−エミッタ間電圧検出（レベル変換）部５２８を用いることにより、簡素な構成で半導体装置の短絡保護と耐圧保持が可能となる。
【００６０】
前述した渦巻状のコレクタ−エミッタ間電圧検出（レベル変換）部５２８の他の例としては様々考えられるが、実施形態１の場合と同様、例えば図２２に示す直線状の高抵抗素子２７０を用いても良いし、図２３に示す階段状の高抵抗素子２７９を用いてもよい。このような形状の抵抗素子を用いる効果は前述の通りである。なお、図２２や図２３の場合、高抵抗素子が複数形成されているので、それぞれ高抵抗素子を抵抗分割して得られる電圧は、ガードリング用であれ、Ｖｃｅ検出用であれ、多少のバラツキを生じることがある。そのため設計上同電位になる部分は、アルミ配線などによる電気的な接続を強化してもよく、例えば図２４（a）に示す図２２の破線Ｃで囲まれた領域の拡大平面図、図２４（ｂ）に示す図２４（a）の破線D−Dに沿った断面図のようにして実現される。図２４における６０１、６０２はアルミニウムなどの導体パターン（配線）であり、６０３は高抵抗素子と導体パターンを接続するコンタクトであり、６０４はガードリングと導体パターンを接続するコンタクトである。
【００６１】
ところで、一般に縦型パワーデバイスでは寄生容量を抑制するために、本実施形態で説明した短絡保護回路５０１を構成する素子は、ＳＯＩ上に形成することが望ましい。また、本実施形態で説明した短絡保護回路５０１をパワーデバイスを形成するチップとは別チップとして形成（用意）することで、遅延回路部５１０の時定数などの調整を容易化することも有益である。
【００６２】
そこで、パワーデバイスを形成する基板と、遅延回路部５１０や短絡判別回路部５２０を形成する基板とを別基板とすることが考えられる。そのような場合、例えば、図２５のような構成とすることができる。図２５では、図１４におけるＮＯＴ回路５４０が、状態を維持する回路であるフリップフロップ回路を介して出力を行う場合の構成が示されている。フリップフロップ回路を用いるとゲート抵抗の有無やその抵抗値さらには配置位置を自由に設定できる。
【００６３】
図２５に示すように、エミッタ電極２３０上に半田等の導電性接合剤３１８を介して半導体基板３２０が形成される。半導体基板３２０上には前述のフリップフロップ回路を構成するＣＭＯＳのためのＰウェル領域３２２とＮウェル領域３２４が形成される。半導体基板３２０にはフリップフロップ回路だけでなく遅延回路５１０や短絡判別回路部５２０が形成される。このようにパワーデバイスが形成される基板とは別の基板にフリップフロップ回路（遅延回路部５１０や短絡判別回路部５２０も含む）を形成することにより、パワーデバイスなどの設計変更に対して、部品の一部変更で対応できる。
【００６４】
さらに、図２５のようにＣＭＯＳを形成する場合には寄生素子の形成に伴うラッチアップに対する十分な耐量を有することが望ましい。そこで、図２６のようにＮＭＯＳ３５０のドレイン３５２と、ＰＭＯＳ３５１のドレイン３５４の直下に絶縁膜３５６を形成しておくとラッチアップを抑制できる。また、図２７のようにＴ字型の絶縁膜３４０によりＰウェル領域３２２とＮウェル領域３２４を分離することによってより効果的なラッチアップの抑制ができる。これらの絶縁膜を設けることによりラッチアップを抑制してチップの小型化が可能となる。
【００６５】
実施の形態５
本実施形態は短絡保護のために特定のゲート電極に対してオン状態（定常状態）にのみゲート駆動信号を印加する半導体装置に関する。本実施形態の構成は図２８を参照して説明する。ガードリングを有するパワーデバイスは実施の形態１で説明したＩＧＢＴと同様である。実施形態１との相違点を説明する。まず、ゲート電極４０９がゲート配線４３１によりゲート抵抗４３０を介してゲート端子４３２と接続されている。一方ゲート電極４０８およびゲート電極４１１は、ゲート端子４３２とＮＯＴ回路４２８およびＮＯＲ回路４２０を介して接続される。
【００６６】
前述のＮＯＲ回路４２０はＮＯＴ回路４２８の出力と、抵抗素子４１８を介した外周部分３４の電圧を入力とする。より詳細には、ＮＯＲ回路４２０は、ＮＯＴ回路の出力がローレベル（０）でかつ、外周部分３４の電位がローレベルすなわち短絡時におけるＶｃｅより低い場合にゲート駆動信号をゲート電極４０８、４１１へ出力する。
【００６７】
従って、ゲート電極４０８、４１１に（パワーデバイスをオン状態とするべき）ゲート駆動信号が印加されるのは、ゲート端子４３２から伝送されるゲート駆動信号が（パワーデバイスをオン状態とするべき）ハイレベルであり、かつＶｃｅ電圧が通常動作時相当に低い（ローレベル）場合に限られる。よって他の場合、例えばターンオン時や短絡状態のときにはゲート電極４０８、４１１にパワーデバイスをオン状態とするべきゲート駆動信号を印加しない。ゲート駆動信号を特定のゲート電極へは直接に伝送しない上述の構成を特にゲート駆動信号の供給手段と称する。
【００６８】
このようなゲート駆動信号の供給手段によれば、Ｖｃｅが高電圧となる短絡状態においてはゲート電極４０８、４１１はオン状態とすべきゲート駆動信号が与えられずオフ状態を維持するから半導体装置４００の短絡耐量の向上ができる。また、Ｖｃｅが低下している通常動作時にはゲート電極４０８、４１１にオン状態とすべきゲート駆動信号が印加されるから半導体装置４００のオン状態における素子抵抗を低減でき、定常損失を低減できる。さらに、抵抗素子４１６、４１８をガードリング２２と適宜接続して、上述の耐圧保持の機能を持たせることもできる。
【００６９】
本実施形態の特徴は複数のゲート電極が、直接ゲート駆動信号が印加されるゲート電極と、定常状態にのみオン状態となるゲート電極とから構成される点にある。従ってこの発明の範囲を逸脱しない限りにおいて様々な変形が可能である。例えば、図２９に示すようにＮＯＴ回路４２８からの入力と外周部分３４からの入力を受けるＯＲ回路４５０を備え、ＯＲ回路４５０のローレベルの出力（０）に対してオン状態となるＰＭＯＳ４６０と、ＯＲ回路のハイレベルの出力（１）に対してオン状態となってゲート配線４６５を接地するＮＭＯＳ４６２を備える構成としても本発明の効果を失わない。
【符号の説明】
【００７０】
１０  半導体装置、  １８  半導体層、  ２０  ゲート電極、  ２２  ガードリング、  ２８  高抵抗素子、  ２９  チャネルストッパ領域、  ３０  エミッタ電極、  ３４  外周部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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