(57)【特許請求の範囲】
【請求項１】
基板上に複数の画素を有し、
前記複数の画素はそれぞれ、
第１のトランジスタと、
第２のトランジスタと、
第１の配線と、
第２の配線と、
第３の配線と、
第４の配線と、
第１の電極と、
前記第１の電極上のＥＬ層と、
前記ＥＬ層上の第２の電極と、を有し、
前記第４の配線は、前記第１の電極に電流を供給する機能を有し、
前記第１の配線は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２の配線は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、且つ前記第２のトランジスタのゲート電極と電気的に接続され、
前記第３の配線は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４の配線は、前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第１の電極は、前記第３の配線と電気的に接続され、
前記複数の画素はそれぞれ長方形状を有し、
前記第１のトランジスタのゲート電極は、ゲート信号線に電気的に接続され、
前記ゲート信号線は、前記長方形状の短辺に沿う方向に配置され、
前記第４の配線は、前記ゲート信号線に沿う方向に配置され、
前記第４の配線は、前記ゲート信号線と絶縁膜を介して重なるように配置されていることを特徴とするＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）による
能動回路を設けた半導体装置およびその作製方法に関する。特に本発明は、画像表示領域
とその駆動回路とを同一基板上に設けた液晶表示装置に代表される電気光学装置、および
電気光学装置を搭載した電子機器に好適に利用できる。尚、本明細書における半導体装置
とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびそ
の電気光学装置を搭載した電子機器をその範疇に含んでいる。
【背景技術】
【０００２】
結晶質シリコン膜で半導体層を形成したＴＦＴ（以下、結晶質シリコンＴＦＴと記す）
は電界効果移動度が高く、いろいろな機能回路を形成することが可能である。結晶質シリ
コンＴＦＴを用いたアクティブマトリクス型液晶表示装置は、画像表示領域と画像表示を
行うための駆動回路が同一の基板上に形成されている。画像表示領域にはｎチャネル型Ｔ
ＦＴで形成した画素ＴＦＴと保持容量が設けられおり、駆動回路にはＣＭＯＳ回路を基本
として形成されるシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング
回路などから構成されている。
【０００３】
しかし、画素ＴＦＴと駆動回路のＴＦＴとでは動作条件が同一でなく、従ってＴＦＴに
要求される特性は少なからず異なっている。例えば、画素ＴＦＴはスイッチ素子として機
能するものであり、液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させ
るので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力
を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に
流れるドレイン電流）を十分低くすることである。一方、制御回路のバッファ回路は高い
駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要
がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるド
レイン電流）を十分確保する必要がある。
【０００４】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly
Doped  Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物
元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添
加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャ
リアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介し
てゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain  Overlapped  LDD）
構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されて
ホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００５】
一方、アクティブマトリクス型液晶表示装置の商品としての価値を高めるために、画面
の大型化および高精細化が要求がなされている。しかし、画面の大型化および高精細化に
より走査線（ゲート配線）の数が増えその長さも増大するので、ゲート配線の低抵抗化が
より必要となる。すなわち走査線が増えるに従って液晶への充電時間が短くなり、ゲート
配線の時定数（抵抗×容量）を小さくして高速で応答させる必要がある。例えば、ゲート
配線を形成する材料の比抵抗が１００μΩｃｍの場合には画面サイズが６インチクラスが
ほぼ限界となるが、３μΩｃｍの場合には２７インチクラス相当まで表示が可能とされて
いる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、画素マトリクス回路の画素ＴＦＴと、シフトレジスタ回路やバッファ回
路などの制御回路のＴＦＴとでは、その要求される特性は必ずしも同じではない。例えば
、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）
が印加されるが、制御回路のＴＦＴは基本的に逆バイアス状態で動作することはない。ま
た、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１００以下で良い。
【０００７】
また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ
構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用
するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は
高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低か
った。このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数
の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ず
しも好ましくなかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その
特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど
顕在化してきた。
【０００８】
大画面のアクティブマトリクス型の液晶表示装置を実現するために、配線材料としてア
ルミニウム（Ａｌ）や銅（Ｃｕ）を使用することも考えられるが、耐食性や耐熱性が悪い
といった欠点があった。従って、ＴＦＴのゲート電極をこのような材料で形成することは
必ずしも好ましくなく、そのような材料をＴＦＴの製造工程に導入することは容易ではな
かった。勿論、配線を他の導電性材料で形成することも可能であるが、アルミニウム（Ａ
ｌ）や銅（Ｃｕ）ほど低抵抗な材料はなく、大画面の表示装置を作製することはできなか
った。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、本発明の構成は、表示領域に設けた画素ＴＦＴと、該表
示領域の周辺に設けた駆動回路のＴＦＴとを同一の基板上に有する半導体装置において、
前記画素ＴＦＴと前記駆動回路のＴＦＴとは、第１の導電層で形成されるゲート電極を有
し、前記ゲート電極は、第２の導電層で形成されるゲート配線と接続部で電気的に接触し
、前記接続部は、前記画素ＴＦＴと前記駆動回路のＴＦＴとが有するチャネル形成領域の
外側に設けられていることを特徴としている。
【００１０】
また、他の発明の構成は、表示領域に設けた画素ＴＦＴと、該表示領域の周辺に設けた
駆動回路のＴＦＴとを同一の基板上に有する半導体装置において、前記画素ＴＦＴと前記
駆動回路のＴＦＴとは、第１の導電層で形成されるゲート電極を有し、前記ゲート電極は
、第２の導電層で形成されるゲート配線と、前記画素ＴＦＴと前記駆動回路のＴＦＴとが
有するチャネル形成領域の外側に設けられた接続部で電気的に接触し、前記画素ＴＦＴの
ＬＤＤ領域は、該画素ＴＦＴのゲート電極と重ならないように配置され、前記駆動回路の
第１のｎチャネル型ＴＦＴのＬＤＤ領域は、該第１のｎチャネル型ＴＦＴのゲート電極と
重なるように配置され、前記駆動回路の第２のｎチャネル型ＴＦＴのＬＤＤ領域は、該第
１のｎチャネル型ＴＦＴのゲート電極と少なくとも一部が重なるように配置されているこ
とを特徴としている。
【００１１】
上記本発明の構成において、前記第１の導電層は、タンタル、タングステン、チタン、
モリブデンから選ばれた少なくとも１種と窒素とを含む導電層（Ａ）と、該導電層（Ａ）
上に形成され、タンタル、タングステン、チタン、モリブデンから選ばれた少なくとも１
種を主成分とする導電層（Ｂ）と、該導電層（Ｂ）が該導電層（Ａ）に接しない領域に形
成され、タンタル、タングステン、チタン、モリブデンから選ばれた少なくとも１種と窒
素とを含む導電層（Ｃ）とを有し、前記第２の導電層は、少なくとも、アルミニウムまた
は銅を主成分とする導電層（Ｄ）と、タンタル、タングステン、チタン、モリブデンから
選ばれた少なくとも１種を主成分とする導電層（Ｅ）とを有し、前記接続部で導電層（Ｃ
）と導電層（Ｄ）が接触していることを特徴としている。前記導電層（Ｂ）は、添加元素
としてアルゴンを含み、かつ、該導電層（Ｂ）中の酸素濃度が３０ｐｐｍ以下であること
をが望ましい。
【００１２】
上記問題点を解決するために、本発明の半導体装置の作製方法は、表示領域に設けた画
素ＴＦＴと、該表示領域の周辺に設けた駆動回路のＴＦＴとを同一の基板上に有する半導
体装置の作製方法において、前記画素ＴＦＴと前記駆動回路のＴＦＴとのゲート電極を、
第１の導電層で形成する工程と、前記ゲート電極に接続するゲート配線を、第２の導電層
で形成する工程とを有し、前記ゲート電極と前記ゲート配線とは、前記画素ＴＦＴと前記
駆動回路のＴＦＴとのチャネル形成領域の外側に設けられた接続部で接続することを特徴
としている。
【００１３】
また、本発明の半導体装置の作製方法は、表示領域に設けた画素ＴＦＴと、該表示領域
の周辺に設けた駆動回路のＴＦＴとを同一の基板上に有する半導体装置において、前記駆
動回路を形成する第１および第２のｎチャネル型ＴＦＴの半導体層に、２×１０16〜５×
１０19atoms／cm3の濃度範囲でｎ型を付与する不純物元素を選択的に添加する第１の工程
と、前記画素ＴＦＴと前記駆動回路のＴＦＴとのゲート電極を第１の導電層で形成する第
２の工程と、前記駆動回路を形成するｐチャネル型ＴＦＴの半導体層に、３×１０20〜３
×１０21atoms／cm3の濃度範囲でｐ型を付与する不純物元素を選択的に添加する第３の工
程と、前記駆動回路を形成する第１および第２のｎチャネル型ＴＦＴの半導体層と、前記
画素ＴＦＴの半導体層とに、１×１０20〜１×１０21atoms／cm3の濃度範囲でｎ型を付与
する不純物元素を選択的に添加する第４の工程と、前記画素ＴＦＴの半導体層に、ゲート
電極をマスクとして、１×１０16〜５×１０18atoms／cm3の濃度範囲でｎ型を付与する不
純物元素を選択的に添加する第５の工程と、前記画素ＴＦＴと前記駆動回路のＴＦＴとの
ゲート配線を第２の導電層で形成する第６の工程とを有し、前記ゲート電極と前記ゲート
配線とは、前記画素ＴＦＴと前記駆動回路のＴＦＴとのチャネル形成領域の外側に設けら
れた接続部で接続することを特徴としている。
【００１４】
上記本発明の半導体装置の作製方法において、前記第１の導電層は、タンタル、タング
ステン、チタン、モリブデンから選ばれた少なくとも１種と窒素とを含む導電層（Ａ）を
形成する工程と、該導電層（Ａ）上に形成されタンタル、タングステン、チタン、モリブ
デンから選ばれた少なくとも１種を主成分とする導電層（Ｂ）を形成する工程と、該導電
層（Ｂ）が該導電層（Ａ）に接しない領域に形成されタンタル、タングステン、チタン、
モリブデンから選ばれた少なくとも１種と窒素とを含む導電層（Ｃ）を形成する工程とか
ら形成され、前記第２の導電層は、少なくとも、アルミニウムまたは銅を主成分とする導
電層（Ｄ）を形成する工程と、タンタル、タングステン、チタン、モリブデンから選ばれ
た少なくとも１種を主成分とする導電層（Ｅ）を形成する工程とから形成され、前記接続
部で導電層（Ｃ）と導電層（Ｄ）が接続していることを特徴としている。導電層（Ａ）は
、アルゴンと窒素またはアンモニアとの混合雰囲気中で、タンタル、タングステン、チタ
ン、モリブデンから選ばれた少なくとも１種を主成分とするターゲットを用いたスパッタ
法で形成することが可能であり、導電層（Ｃ）は、酸素濃度が１ｐｐｍ以下の窒素雰囲気
中で導電層（Ｂ）を熱処理して形成することが望ましい。また、導電層（Ｃ）は、酸素濃
度が１ｐｐｍ以下の窒素プラズマ雰囲気中で導電層（Ｂ）を熱処理して形成しても良い。
【発明の効果】
【００１５】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここ
では具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性
能のＴＦＴを配置することが可能となり、その動作特性や信頼性を大幅に向上させること
ができる。特に、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域をｎ--の濃度で
かつＬoffのみとして形成することにより、大幅にオフ電流値を低減でき、画素マトリク
ス回路の低消費電力化に寄与することができる。また、制御回路のｎチャネル型ＴＦＴの
ＬＤＤ領域をｎ-の濃度でかつＬovのみとして形成することにより、電流駆動能力を高め
、かつ、ホットキャリアによる劣化を防ぎ、オン電流値の劣化を低減することができる。
また、そのような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に電
子機器）の動作性能と信頼性も向上させることができる。
【００１６】
さらに画素ＴＦＴおよび駆動回路のＴＦＴのゲート電極を耐熱性の高い導電性材料で形
成し、ゲート電極に接続するゲート配線をアルミニウム（Ａｌ）などの低抵抗材料で形成
することで、上記のような良好なＴＦＴ特性を実現し、そのようなＴＦＴを用いて４イン
チクラス以上の大画面の表示装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの断面図。
【図６】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。
【図７】画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。
【図８】駆動回路のＴＦＴの作製工程を示す上面図。
【図９】画素ＴＦＴの作製工程を示す上面図。
【図１０】液晶表示装置の入出力端子、配線回路配置を示す上面図。
【図１１】液晶表示装置の構造を示す断面図。
【図１２】液晶表示装置の構造を示す斜視図。
【図１３】表示領域の画素を示す上面図
【図１４】液晶表示装置の回路ブロック図
【図１５】ゲート電極とＬＤＤ領域の位置関係を示す図。
【図１６】ゲート電極とゲート配線の接続を示す図。
【図１７】半導体装置の一例を示す図。
【図１８】ＥＬ表示装置の構造を示す上面図及び断面図。
【図１９】ＥＬ表示装置の画素部の断面図。
【図２０】ＥＬ表示装置の画素部の上面図と回路図。
【図２１】ＥＬ表示装置の画素部の回路図の例。
【図２２】ゲート電極とゲート配線の重ね合わせ部における断面ＴＥＭ写真。
【図２３】ゲート電極（Ｔａ）とゲート配線（Ａｌ−Ｎｄ）の界面付近における断面ＴＥＭ写真。
【図２４】ＴＦＴのＶＧ−ＩＤ特性であり、バイアス−熱ストレス試験の結果を示すグラフ。
【図２５】ゲート配線の入力部および末端部における信号波形の立ち上がり時間（Ａ）と立ち下がり時間（Ｂ）を示すグラフ。
【図２６】ゲート電極とゲート配線のコンタクト抵抗の影響をシミュレーションで計算した結果を示すグラフ。
【発明を実施するための形態】
【００１８】
[実施形態１]
本発明の実施形態を図１〜図５を用いて説明する。ここでは表示領域の画素ＴＦＴと、
表示領域の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程
に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ
回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成する
ｎチャネル型ＴＦＴとを図示することにする。
【００１９】
図１（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることが
できる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１
０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴ
を形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化
シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマ
ＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同
様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成す
る。
【００２０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半
導体膜１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施
例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造
を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲ
ルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜
１０２と非晶質シリコン膜１０３ａとは同じ成膜法で形成することが可能であるので、両
者を連続形成しても良い。
下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能
となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる
。（図１（Ａ））
【００２１】
そして、公知の結晶化技術を使用して非晶質シリコン膜１０３ａから結晶質シリコン膜
１０３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれ
ば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元
素を用いる結晶化法で結晶質シリコン膜１０３ｂを形成した。結晶化の工程に先立って、
非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行
い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン
膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜
の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度
減少した。（図１（Ｂ））
【００２２】
そして、結晶質シリコン膜１０３ｂを島状に分割して、島状半導体層１０４〜１０７を
形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの
酸化シリコン膜によるマスク層１０８を形成する。（図１（Ｃ））
【００２３】
そしてレジストマスク１０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層１０
５〜１０７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程
度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添
加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加
しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ
）を添加した半導体層１１０〜１１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲
内に収めるために形成することが好ましかった。（図１（Ｄ））
【００２４】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物
元素を島状半導体層１１０、１１１に選択的に添加する。そのため、あらかじめレジスト
マスク１１３〜１１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒
素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）
を用いたイオンドープ法を適用した。形成された不純物領域１１７、１１８のリン（Ｐ）
濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで
形成された不純物領域１１７〜１１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ
-）と表す。また、不純物領域１１９は、画素マトリクス回路の保持容量を形成するため
の半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。（図２（Ａ））
【００２５】
次に、マスク層１０８をフッ酸などにより除去して、図１（Ｄ）と図２（Ａ）
で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６
００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、
両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキ
シマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０
Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割
合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、
レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００２６】
そして、ゲート絶縁膜１２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５
０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化
シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層
構造として用いても良い。（図２（Ｂ））
【００２７】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１２１と金属膜から成る導電層
（Ｂ）１２２とを積層させた。導電層（Ｂ）１２２はタンタル（Ｔａ）、チタン（Ｔｉ）
、モリブデン（Ｍｏ）、タングステン（Ｗ）
から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金
膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１
２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、
窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１２１は代替材料として、タ
ングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導
電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃
度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度
を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００２８】
導電層（Ａ）１２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ
）１２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施
例では、導電層（Ａ）１２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１２２
には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による
成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内
部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）１
２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておく
ことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図
ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲー
ト絶縁膜１２０に拡散するのを防ぐことができる。（図２（Ｃ））
【００２９】
次に、レジストマスク１２３〜１２７を形成し、導電層（Ａ）１２１と導電層（Ｂ）１
２２とを一括でエッチングしてゲート電極１２８〜１３１と容量配線１３２を形成する。
ゲート電極１２８〜１３１と容量配線１３２は、導電層（Ａ）
から成る１２８ａ〜１３２ａと、導電層（Ｂ）から成る１２８ｂ〜１３２ｂとが一体とし
て形成されている。この時、駆動回路に形成するゲート電極１２９、１３０は不純物領域
１１７、１１８の一部と、ゲート絶縁膜１２０を介して重なるように形成する。（図２（
Ｄ））
【００３０】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するた
めに、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１２８を
マスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形
成される領域はレジストマスク１３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用
いたイオンドープ法で不純物領域１３４を形成した。この領域のボロン（Ｂ）濃度は３×
１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不
純物領域１３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図３（
Ａ））
【００３１】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不
純物領域の形成を行った。レジストのマスク１３５〜１３７を形成し、ｎ型を付与する不
純物元素が添加して不純物領域１３８〜１４２を形成した。これは、フォスフィン（ＰＨ
3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０2
1atoms／cm3とした。本明細書中では、ここで形成された不純物領域１３８〜１４２に含
まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図３（Ｂ））
【００３２】
不純物領域１３８〜１４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ
）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工
程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物
領域１３８に添加されたリン（Ｐ）濃度は図３（Ａ）
で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴ
の特性に何ら影響を与えることはなかった。
【００３３】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型
を付与する不純物添加の工程を行った。ここではゲート電極１３１をマスクとして自己整
合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃
度は１×１０16〜５×１０18atoms／cm3であり、図２（Ａ）および図３（Ａ）と図３（Ｂ
）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域１
４３、１４４のみが形成される。本明細書中では、この不純物領域１４３、１４４に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図３（Ｃ））
【００３４】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うもの
であり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に石英基板
のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良
く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域と
の接合を良好に形成することができた。
【００３５】
この熱処理において、ゲート電極１２８〜１３１と容量配線１３２形成する金属膜１２
８ｂ〜１３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）１２８ｃ〜１３２ｃが形
成される。例えば、導電層（Ｂ）１２８ｂ〜１３２ｂがタングステン（Ｗ）の場合には窒
化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ
）を形成することができる。また、導電層（Ｃ）１２８ｃ〜１３２ｃは、窒素またはアン
モニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１２８〜１３１を晒しても同
様に形成すりことができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４
５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工
程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を
行っても良い。
【００３６】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場
合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲ
ッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図３
（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱
処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒
元素をゲッタリングをすることができた。（図３（Ｄ））
【００３７】
図６（Ａ）および図７（Ａ）はここまでの工程におけるＴＦＴの上面図であり、Ａ−Ａ
'断面およびＣ−Ｃ'断面は図３（Ｄ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ
−Ｂ'断面およびＤ−Ｄ'断面は図８（Ａ）および図９（Ａ）の断面図に対応している。図
６および図７の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島
状半導体層１０４〜１０７上にゲート電極１２８〜１３１と容量配線１３２が図に示すよ
うに形成されている。
【００３８】
活性化および水素化の工程が終了したら、ゲート配線とする第２の導電膜を形成する。
この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする
導電層（Ｄ）と、チタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン
（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。
本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層
（Ｄ）１４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）１４６として形成した。導電層（Ｄ
）１４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層
（Ｅ）１４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図
４（Ａ））
【００３９】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）１４６と導電
層（Ｄ）１４５とをエッチング処理して、ゲート配線１４７、１４８と容量配線１４９を
形成た。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドラ
イエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸
系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下
地との選択加工性を保ってゲート配線を形成することができた。
【００４０】
図６（Ｂ）および図７（Ｂ）はこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面
は図４（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'
断面は図８（Ｂ）および図９（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図６（Ｂ）
および図７（Ｂ）において、ゲート配線１４７、１４８の一部は、ゲート電極１２８、１
２９、１３１の一部と重なり電気的に接触している。この様子はＢ−Ｂ'断面およびＤ−
Ｄ'断面に対応した図８（Ｂ）および図９（Ｂ）の断面構造図からも明らかで、第１の導
電層を形成する導電層（Ｃ）と第２の導電層を形成する導電層（Ｄ）とが電気的に接触し
ている。
【００４１】
第１の層間絶縁膜１５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒
化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域また
はドレイン領域に達するコンタクトホールを形成し、ソース配線１５１〜１５４と、ドレ
イン配線１５５〜１５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ
膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法
で連続して形成した３層構造の積層膜とした。
【００４２】
次に、パッシベーション膜１５９として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成す
る。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。
例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、こ
こで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置にお
いて、パッシベーション膜１５９に開口部を形成しておいても良い。（図４（Ｃ））
【００４３】
図６（Ｃ）および図７（Ｃ）のはこの状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断
面は図４（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−
Ｄ'断面は図８（Ｃ）および図９（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応している。図６（
Ｃ）と図７（Ｃ）では第１の層間絶縁膜を省略して示すが、島状半導体層１０４、１０５
、１０７の図示されていないソースおよびドレイン領域にソース配線１５１、１５２、１
５４とドレイン配線１５５、１５６、１５８が第１の層間絶縁膜に形成されたコンタクト
ホールを介して接続している。
【００４４】
その後、有機樹脂からなる第２の層間絶縁膜１６０を１．０〜１．５μｍの厚さに形成
する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣ
Ｂ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁
膜１６０にドレイン配線１５８に達するコンタクトホールを形成し、画素電極１６１、１
６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば
良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型
の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さに
スパッタ法で形成した。（図５）
【００４５】
こうして同一基板上に、駆動回路のＴＦＴと表示領域の画素ＴＦＴとを有した基板を完
成させることができた。駆動回路にはｐチャネル型ＴＦＴ２０１、第１のｎチャネル型Ｔ
ＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、表示領域には画素ＴＦＴ２０４、保持容
量２０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と
呼ぶ。
【００４６】
駆動回路のｐチャネル型ＴＦＴ２０１には、島状半導体層１０４にチャネル形成領域２
０６、ソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有している。
第１のｎチャネル型ＴＦＴ２０２には、島状半導体層１０５にチャネル形成領域２０９、
ゲート電極１２９と重なるＬＤＤ領域２１０（以降、このようなＬＤＤ領域をＬovと記す
）、ソース領域２１１、ドレイン領域２１２を有している。このＬov領域のチャネル長方
向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネ
ル型ＴＦＴ２０３には、島状半導体層１０６にチャネル形成領域２１３、ＬＤＤ領域２１
４，２１５、ソース領域２１６、ドレイン領域２１７を有している。このＬＤＤ領域はＬ
ov領域とゲート電極１３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬof
fと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、
好ましくは０．５〜１．５μｍである。画素ＴＦＴ２０４には、島状半導体層１０７にチ
ャネル形成領域２１８、２１９、Ｌoff領域２２０〜２２３、ソースまたはドレイン領域
２２４〜２２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ
、好ましくは１．５〜２．５μｍである。さらに、容量配線１３２、１４９と、ゲート絶
縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２６に接続し、ｎ
型を付与する不純物元素が添加された半導体層２２７とから保持容量２０５が形成されて
いる。図５では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも
良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００４７】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成
するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能と
することができる。さらにゲート電極を耐熱性を有する導電性材料で形成することにより
ＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料
で形成することにより、配線抵抗を十分低減できる。従って、表示領域（画面サイズ）が
４インチクラス以上の表示装置に適用することができる。
【００４８】
[実施形態２]
図１６はゲート電極とゲート配線の他の実施形態を示す図である。図１６のゲート電極
とゲート配線は実施形態１で示す工程と同様にして形成されるものであり、島状半導体層
９０１とゲート絶縁膜９０２の上方に形成さている。
【００４９】
図１６（Ａ）において、ゲート電極とする第１の導電層には、導電層（Ａ）９０３は窒
化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリ
ブデン（ＭｏＮ）で形成する。導電層（Ｂ）９０４はタンタル（Ｔａ）、チタン（Ｔｉ）
、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分
とする合金か、前記元素を組み合わせた合金膜で形成し、その表面に実施形態１と同様に
して導電層（Ｃ）９０５を形成する。導電層（Ａ）９０３は１０〜５０ｎｍ（好ましくは
２０〜３０ｎｍ）とし、導電層（Ｂ）９０４は２００〜４００ｎｍ（好ましくは２５０〜
３５０ｎｍ）とすれば良い。ゲート配線とする第２の導電層は低抵抗材料であるアルミニ
ウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、その上にチタン（Ｔｉ）やタ
ンタル（Ｔａ）などで形成する導電層（Ｅ）とを積層形成する。アルミニウム（Ａｌ）や
銅（Ｃｕ）はストレスマイグレーションやエレクトロマイグレーションで容易に拡散する
ため、第２の導電層を被覆するように窒化シリコン膜９０８を５０〜１５０ｎｍの厚さで
形成することが必要である。
【００５０】
図１６（Ｂ）は実施形態１と同様に作製されるゲート電極とゲート配線であり、ゲート
電極の下にリン（Ｐ）をドープしたシリコン膜９０９を形成してある。
リン（Ｐ）をドープしたシリコン膜９０９はゲート電極中に含まれる微量のアルカリ金属
元素がゲート絶縁膜へ拡散することを防ぐ効果があり、ＴＦＴの信頼性を確保する目的で
有用である。
【００５１】
図１６（Ｃ）は、ゲート電極を形成する第１の導電層にリン（Ｐ）をドープしたシリコ
ン膜９１０で形成した例である。リン（Ｐ）をドープしたシリコン膜は他の導電性金属材
料と比較して高抵抗材料であるが、ゲート配線を形成する第２の導電層をアルミニウム（
Ａｌ）や銅（Ｃｕ）で形成することにより、大面積の液晶表示装置にも適用することがで
きる。ここでは、ゲート配線を、Ｔｉ膜９１１を１００ｎｍ、Ｔｉを含むアルミニウム（
Ａｌ）膜９１２を３００ｎｍ、Ｔｉ膜９１３を１５０ｎｍで形成した３層構造とし、アル
ミニウム（Ａｌ）膜とリン（Ｐ）をドープしたシリコン膜とを直接接触しないようにする
ことにより、耐熱性を持たせることができる。
【００５２】
[実施形態３]
図１５は本発明のＴＦＴの構造を説明するための図であり、半導体層のチャネル形成領
域と、ＬＤＤ領域と、半導体層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有
するＴＦＴにおいて、ゲート電極とＬＤＤ領域の位置関係を説明している。
【００５３】
図１５（Ａ）において、チャネル形成領域２０９、ＬＤＤ領域２１０、ドレイン領域２
１２を有する半導体層と、その上のゲート絶縁膜１２０とゲート電極１２９が設けられた
構成を示している。ＬＤＤ領域２１０はゲート絶縁膜１２０を介してゲート電極１２９と
重なるように設けられてたＬovとなっている。Ｌovはドレイン近傍で発生する高電界を緩
和する作用があり、ホットキャリアによる劣化を防ぐことができ、制御回路のシフトレジ
スタ回路、レベルシフタ回路、バッファ回路などのｎチャネル型ＴＦＴに用いるのに適し
ている。
【００５４】
図１５（Ｂ）において、チャネル形成領域２１３、ＬＤＤ領域２１５ａ、２１５ｂ、ド
レイン領域２１７を有する半導体層と、半導体層の上にゲート絶縁膜１２０とゲート電極
１３０が設けられた構成を示している。ＬＤＤ領域２１５ａはゲート絶縁膜１２０を介し
てゲート電極１３０と重なるように設けられている。
また、ＬＤＤ領域２１５ｂはゲート電極１３０と重ならないように設けられたＬoffとな
っている。Ｌoffはオフ電流値を低減させる作用があり、ＬovとＬoffとを設けた構成にす
ることで、ホットキャリアによる劣化を防ぐと同時にオフ電流値を低減させることができ
、制御回路のサンプリング回路のｎチャネル型ＴＦＴに用いるのに適している。
【００５５】
図１５（Ｃ）は、半導体層に、チャネル形成領域２１９、ＬＤＤ領域２２３、ドレイン
領域２２６が設けられている。ＬＤＤ領域２２３は、ゲート電極１３１と重ならないよう
に設けられたＬoffであり、オフ電流値を効果的に低減させることが可能となり、画素Ｔ
ＦＴに用いるのに適している。画素ＴＦＴのＬＤＤ領域２２３におけるｎ型を付与する不
純物元素の濃度は、駆動回路のＬＤＤ領域２１０、２１５の濃度よりも１／２から１／１
０にすることが望ましい。
【００５６】
[実施形態４]
本実施形態では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装
置を作製する工程を説明する。図１１に示すように、実施形態１で作製した図５の状態の
アクティブマトリクス基板に対し、配向膜６０１を形成する。
通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の対向基板
６０２には、遮光膜６０３、透明導電膜６０４および配向膜６０５を形成した。配向膜を
形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向する
ようにした。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成されたアクティブマト
リクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示
せず）などを介して貼りあわせる。
その後、両基板の間に液晶材料６０６を注入し、封止剤（図示せず）によって完全に封止
した。液晶材料には公知の液晶材料を用いれば良い。このようにして図１１に示すアクテ
ィブマトリクス型液晶表示装置が完成した。
【００５７】
次にこのアクティブマトリクス型液晶表示装置の構成を、図１２の斜視図および図１３
の上面図を用いて説明する。尚、図１２と図１３は、図１〜図５と図１１の断面構造図と
対応付けるため、共通の符号を用いている。また、図１３で示すＥ―Ｅ’に沿った断面構
造は、図５に示す画素マトリクス回路の断面図に対応している。
【００５８】
図１２においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、表示
領域３０６と、走査信号駆動回路３０４と、画像信号駆動回路３０５で構成される。表示
領域には画素ＴＦＴ２０４が設けられ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本
として構成されている。走査信号駆動回路３０４と、画像信号駆動回路３０５はそれぞれ
ゲート配線１４８とソース配線１５４で画素ＴＦＴ２０４に接続している。また、ＦＰＣ
７３１が外部入出力端子７３４に接続され、入力配線３０２、３０３でそれぞれの駆動回
路に接続している。
【００５９】
図１３は表示領域３０６のほぼ一画素分を示す上面図である。ゲート配線１４８は、図
示されていないゲート絶縁膜を介してその下の半導体層１０７と交差している。図示はし
ていないが、半導体層には、ソース領域、ドレイン領域、ｎ--領域でなるＬoff領域が形
成されている。また、１６３はソース配線１５４とソース領域２２４とのコンタクト部、
１６４はドレイン配線１５８とドレイン領域２２６とのコンタクト部、１６５はドレイン
配線１５８と画素電極１６１のコンタクト部である。保持容量２０５は、画素ＴＦＴ２０
４のドレイン領域２２６から延在する半導体層２２７とゲート絶縁膜を介して容量配線１
３２、１４９が重なる領域で形成されている。
【００６０】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施形態１で説明した構造
と照らし合わせて説明したが、実施形態２の構成とも自由に組み合わせてアクティブマト
リクス型液晶表示装置を作製することができる。
【００６１】
[実施形態５]
図１０は液晶表示装置の入出力端子、表示領域、駆動回路の配置の一例を示す図である
。表示領域３０６にはｍ本のゲート配線とｎ本のソース配線がマトリクス状に交差してい
る。例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が
形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成され
る。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり
、１８インチクラスの場合には４６０ｍｍとなる。このような液晶表示装置を実現するに
は、ゲート配線を実施形態１および実施形態２で示したような低抵抗材料で形成する必要
がある。
【００６２】
表示領域３０６の周辺には走査信号駆動回路３０４と画像信号駆動回路３０５が設けら
れている。これらの駆動回路のゲート配線の長さも表示領域の画面サイズの大型化と共に
必然的に長くなるので、大画面を実現するためには実施形態１および実施形態２で示した
ような低抵抗材料で形成することが好ましい。
【００６３】
また、本発明は入力端子３０１から各駆動回路までを接続する入力配線３０２、３０３
をゲート配線と同じ材料で形成することができ、配線抵抗の低抵抗化に寄与することがで
きる。
【００６４】
[実施形態６]
図１４は実施形態１または実施形態２で示したアクティブマトリクス基板の回路構成の
一例であり、直視型の表示装置の回路構成を示す図である。本実施例のアクティブマトリ
クス基板は、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７、走査信号駆
動回路（Ｂ）１０１１、プリチャージ回路１０１２、表示領域１００６を有している。尚
、本明細書中において記した駆動回路とは、画像信号駆動回路１００１、走査信号駆動回
路（Ａ）１００７を含めた総称である。
【００６５】
画像信号駆動回路１００１は、シフトレジスタ回路１００２、レベルシフタ回路１００
３、バッファ回路１００４、サンプリング回路１００５を備えている。
また、走査信号駆動回路（Ａ）１００７は、シフトレジスタ回路１００８、レベルシフタ
回路１００９、バッファ回路１０１０を備えている。走査信号駆動回路（Ｂ）１０１１も
同様な構成である。
【００６６】
シフトレジスタ回路１００２、１００８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）
であり、この回路を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴは図５の２０２で示され
る構造が適している。また、レベルシフタ回路１００３、１００９やバッファ回路１００
４、１０１０は駆動電圧が１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図
５のｎチャネル型ＴＦＴ２０２を含むＣＭＯＳ回路が適している。これらの回路において
、ゲートをマルチゲート構造で形成すると耐圧が高まり、回路の信頼性を向上させる上で
有効である。
【００６７】
サンプリング回路１００５は駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して
駆動される上、オフ電流値を低減させる必要があるため、図５のｎチャネル型ＴＦＴ２０
３を含むＣＭＯＳ回路が適している。図５では、ｎチャネル型ＴＦＴしか表示はされてい
ないが、実際のサンプリング回路においてはｐチャネル型ＴＦＴも組み合わせて形成され
る。この時、ｐチャネル型ＴＦＴは同図の２０１で示される構造で十分である。
【００６８】
また、画素ＴＦＴ２０４は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサ
ンプリング回路よりもさらにオフ電流値を低減することが要求され、画素ＴＦＴ２０４の
ようにゲート電極に対して重ならないように設けられたＬＤＤ（Ｌoff）領域を有した構
造とするのが望ましい。
【００６９】
尚、本実施形態の構成は、実施形態１に示した工程に従ってＴＦＴを作製することによ
って容易に実現することができる。本実施形態では、表示領域と駆動回路の構成のみを示
しているが、実施形態１の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａ
コンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号
処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本
発明は同一基板上に表示領域とその駆動回路とを含む半導体装置、例えば信号駆動回路お
よび表示領域を具備した半導体装置を実現することができる。
【００７０】
[実施形態７]
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電
気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組
み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナ
ルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ
、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。それらの一例
を図１７に示す。
【００７１】
図１７（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを
備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構
成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【００７２】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２
１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本
発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【００７３】
図１７（Ｃ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２
０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０
５やその他の信号制御回路に適用することができる。
【００７４】
図１７（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４
０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital  Versati
le  Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示
、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うこ
とができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することが
できる。
【００７５】
図１７（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５
０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２
５０２やその他の信号制御回路に適用することができる。
【００７６】
このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用する
ことが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせか
ら成る構成を用いても実現することができる。
【００７７】
[実施形態８]
本実施形態では、実施形態１と同様なアクティブマトリクス基板で、エレクトロルミネ
ッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示パネル（以下、Ｅ
Ｌ表示装置と記す）を作製する例について説明する。図１８（Ａ）はそのＥＬ表示パネル
の上面図を示す。図１８（Ａ）において、１０は基板、１１は画素部、１２はソース側駆
動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦ
ＰＣ１７に至り、外部機器へと接続される。
【００７８】
図１８（Ａ）のＡ−Ａ'線に対応する断面図を図１８（Ｂ）に示す。このとき少なくと
も画素部の上方、好ましくは駆動回路及び画素部の上方に対向板８０を設ける。対向板８
０はシール材１９でＴＦＴとＥＬ材料を用いた自発光層が形成されているアクティブマト
リクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されて
いて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。
さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造と
する。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの
材料を用いる。
【００７９】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼
り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。
この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビ
ニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）また
はＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、自発光層は水
分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾
燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、自発光層上に窒化シ
リコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤
８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としている。
【００８０】
対向板８０にはガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinf
orced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム（
デュポン社の商品名）、ポリエステルフィルム、アクリルフィルムまたはアクリル板など
を用いることができる。また、数十μｍのアルミニウム箔をＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用い、耐湿性を高めることもできる。このようにして、Ｅ
Ｌ素子は密閉された状態となり外気から遮断されている。
【００８１】
また、図１８（Ｂ）において基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、こ
こではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示して
いる。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。これらのＴＦＴの内、特にｎチャネル型ＴＦ
Ｔにははホットキャリア効果によるオン電流の低下や、Ｖthシフトやバイアスストレスに
よる特性低下を防ぐため、本実施形態で示す構成のＬＤＤ領域が設けられている。
【００８２】
例えば、駆動回路用ＴＦＴ２２として、図５に示すｐチャネル型ＴＦＴ２０１とｎチャ
ネル型ＴＦＴ２０２を用いれば良い。また、画素部のＴＦＴには、駆動電圧にもよるが、
１０Ｖ以上であれば図５に示す第１のｎチャネル型ＴＦＴ２０４またはそれと同様な構造
を有するｐチャネル型ＴＦＴを用いれば良い。第１のｎチャネル型ＴＦＴ２０２はドレイ
ン側にゲート電極とオーバーラップするＬＤＤが設けられた構造であるが、駆動電圧が１
０Ｖ以下であれば、ホットキャリア効果によるＴＦＴの劣化は殆ど無視できるので、あえ
て設ける必要はない。
【００８３】
図１の状態のアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース配線
、ドレイン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素
部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する
。透明導電膜には酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化
インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成し
たら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【００８４】
次に、自発光層２９を形成する。自発光層２９は公知のＥＬ材料（正孔注入層、正孔輸
送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層
構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材
料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は
蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはイン
クジェット法等の簡易な方法を用いることが可能である。
【００８５】
自発光層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー
法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発
光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他
にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラー
フィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の
ＥＬ表示装置とすることもできる。
【００８６】
自発光層２９を形成したら、その上に陰極３０を形成する。陰極３０と自発光層２９の
界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で自発光
層２９と陰極３０を連続して形成するか、自発光層２９を不活性雰囲気で形成し、大気解
放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチ
チャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を
可能とする。
【００８７】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的には自発光層２９上に蒸着法で１nm厚のＬｉＦ（フッ
化リチウム）膜を形成し、その上に３００nm厚のアルミニウム膜を形成する。勿論、公知
の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域に
おいて配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給
線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７
上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【００８８】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶
縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜
２６のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜２８のエッチング時（自発光層形成前の開口部の形成時）に形成しておけば良い
。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても
良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホー
ルの形状を良好なものとすることができる。
【００８９】
また、配線１６はシール材１９と基板１０との間を隙間（但し封止剤８１で塞がれてい
る。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明
したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電
気的に接続される。
【００９０】
ここで画素部のさらに詳細な断面構造を図１９に、上面構造を図２０（Ａ）に、回路図
を図２０（Ｂ）に示す。図１９（Ａ）において、基板２４０１上に設けられたスイッチン
グ用ＴＦＴ２４０２は実施形態１の図５の画素ＴＦＴ２０４と同じ構造で形成する。ダブ
ルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、ゲート電極と
重ならないオフセット領域が設けられたＬＤＤを形成することでオフ電流値を低減するこ
とができるという利点がある。尚、本実施例ではダブルゲート構造としているがトリプル
ゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【００９１】
また、電流制御用ＴＦＴ２４０３は図５で示す第１のｎチャネル型ＴＦＴ２０２を用い
て形成する。このＴＦＴ構造は、ドレイン側にのみゲート電極とオーバーラップするＬＤ
Ｄが設けられた構造であり、ゲートとドレイン間の寄生容量や直列抵抗を低減させて電流
駆動能力を高める構造となっている。別な観点からも、構造であることは非常に重要な意
味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため
、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でも
ある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けること
でＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。このとき、スイッチング用
ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７
に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０
２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【００９２】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが
、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴ
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【００９３】
また、図２０（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる
配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜
を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。この
コンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するための
コンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接
続され、常に一定の電圧が加えられている。
【００９４】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベー
ション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化
膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される
自発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。
従って、自発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化
しておくことが望ましい。
【００９５】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御
用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム
合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹
脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光
層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）
、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料とし
てはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系な
どが挙げられる。尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「
H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Ligh
t Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５
７６号公報に記載されたような材料を用いれば良い。
【００９６】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０nm
（好ましくは４０〜１００nm）とすれば良い。但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電
荷輸送層または電荷注入層を自由に組み合わせて自発光層（発光及びそのためのキャリア
の移動を行わせるための層）を形成すれば良い。例えば、本実施例ではポリマー系材料を
発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸
送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機
ＥＬ材料や無機材料は公知の材料を用いることができる。
【００９７】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリア
ニリン）でなる正孔注入層４６を設けた積層構造の自発光層としている。そして、正孔注
入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５
で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は
透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や
酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正
孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【００９８】
陽極４７まで形成された時点で自発光素子２４０５が完成する。なお、ここでいうＥＬ
素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形
成されたコンデンサを指す。図２０（Ａ）に示すように画素電極４３は画素の面積にほぼ
一致するため、画素全体がＥＬ素子として機能する。
従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【００９９】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けて
いる。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい
。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これにより
ＥＬ表示装置の信頼性が高められる。
【０１００】
以上のように本願発明のＥＬ表示パネルは図２０のような構造の画素からなる画素部を
有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流
制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥ
Ｌ表示パネルが得られる。
【０１０１】
図１９（Ｂ）は自発光層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図
５のｐチャネル型ＴＦＴ２０１と同じ構造て形成する。作製プロセスは実施形態１を参照
すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的に
は酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと
酸化スズとの化合物でなる導電膜を用いても良い。
【０１０２】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート
（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ
素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示され
るようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とす
る場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１０３】
以上のような、本実施例で示すＥＬ表示装置は、実施形態７の電子機器の表示部として
用いることができる。
【０１０４】
[実施形態９]
本実施形態では、図２０（Ｂ）に示した回路図とは異なる構造の画素とした場合の例に
ついて図２１に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０
２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電
流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７は
ＥＬ素子とする。
【０１０５】
図２１（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即
ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０１０６】
また、図２１（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合
の例である。尚、図２１（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重なら
ないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁
膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配
線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化するこ
とができる。
【０１０７】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線２７０８をゲート配線
２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となる
ように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいず
れか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することができる。図２１（Ａ）、図２１（
Ｂ）では電流制御用ＴＦＴ２７０４のゲートにかかる電圧を保持するためにコンデンサ２
７０５を設ける構造としているが、コンデンサ２７０５を省略することも可能である。
【０１０８】
電流制御用ＴＦＴ２４０３として図１９（Ａ）に示すような本願発明のｎチャネル型Ｔ
ＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬ
ＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容
量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極
的に用いる点に特徴がある。この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領
域とが重なり合った面積で変化するため、その重なり合った領域に含まれるＬＤＤ領域の
長さによって決まる。また、図２１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコン
デンサ２７０５を省略することは可能である。
【０１０９】
尚、本実施形態で示すＥＬ表示装置の回路構成は、実施形態１で示すＴＦＴの構成から
選択して図２１に示す回路を形成すれば良い。また、実施形態７の電子機器の表示部とし
て本実施例のＥＬ表示パネルを用いることが可能である。
【実施例１】
【０１１０】
実施形態１で示すように、ＴＦＴのゲート電極とゲート配線は、島状半導体層の外側で
コンタクトホールを介することなく重なり合って接触している。このような構造において
、ゲート電極とゲート配線の抵抗を評価した結果を表１と表２に示す。表１はゲート電極
およびゲート配線を形成する材料のシート抵抗値を示している。
【０１１１】
【表１】
0006022016.tif 000002
【０１１２】
表２は、ゲート電極とゲート配線のコンタクト抵抗を評価するためにコンタクトチェー
ン（コンタクト数１００〜２００）を形成し、その測定値からコンタクト部一つ当たりの
接触抵抗を求めた結果を示す。一つ当たりのコンタクト部の面積は、４μm×１０μmまた
は６μm×１０μmとした。
【０１１３】
【表２】
0006022016.tif 000003
【０１１４】
ゲート電極はＴａＮ膜とＴａ膜を積層した膜とＷ膜の２種類を作製した。ゲート配線は
Ａｌで形成した。但し、このＡｌにはＮｄが１重量％添加されている（以下、Ａｌ−Ｎｄ
膜と表記する）。表２で示す値より、ゲート電極とゲート配線の重なり部の面積を４０μ
m2と仮定すると、ＴａＮ膜とＴａ膜を積層した膜では約２００Ω、Ｗ膜では約０．１Ωと
なった。
【０１１５】
図２２はＴａＮ膜とＴａ膜を積層して形成したゲート電極と、Ａｌ−Ｎｄ膜の重ね合わ
せ部を、透過型電子顕微鏡（ＴＥＭ:Transmission Electron Microscope）で観察した結
果を示す。図２３はＴａ膜とＡｌ−Ｎｄ膜の界面を拡大して観察したものであり、図に示
す＊１〜＊４の点においてエネルギー分散型Ｘ線分光分析（ＥＤＸ:Energy Dispersion X
-ray Spectroscopy）で組成を調べた。その結果、＊１ではＡｌが、＊４ではＴａである
ことが確認されたものの、＊２ではＡｌと酸素が、＊３ではＴａと酸素がそれぞれ検出さ
れ、酸化物を含有する層が形成されていることが判明した。この原因は、ゲート電極とし
てＴａ膜を形成した後に、不純物元素を活性化するための熱処理工程が行われることによ
り、Ｔａ膜の表面が酸化されるためであると考えられる。さらに、Ａｌ−Ｎｄ膜を形成す
ると、Ｔａ膜の表面の酸素がＡｌ−Ｎｄ膜を酸化させるためであると考えられる。このよ
うな、コンタクト抵抗の増加はＴａを用いた時に特に顕著に現れる結果であった。
【０１１６】
しかし、シミュレーションによりコンタクト抵抗が信号波形に与える影響を調べると、
２００Ω程度ではあまり影響ないことを確認することができた。図２６（Ａ）、（Ｂ）は
立ち上がり波形および立ち下がり波形の抵抗値による変化を示す。計算に用いた等価回路
を図中に挿入して示す。ここでは、コンタクト抵抗に相当するＲ２を１Ωから１ＭΩまで
変化させて計算したが、１０ｋΩ程度まではコンタクト抵抗の影響が殆どないことを確認
することができた。
【０１１７】
また、コンタクト部の信頼性試験として通電試験を行い、コンタクト抵抗の変化を調べ
た。コンタクト部の面積を４０μm2、コンタクト数２００のテストサンプルを作製し、１
８０℃の雰囲気中で１mAの電流を１時間通電した。上記２種類のゲート電極材料について
調べたが、コンタクト抵抗の変化は殆ど観測されなかった。    
【実施例２】
【０１１８】
作製されるＴＦＴの信頼性はバイアス−熱ストレス試験（以下、ＢＴ試験と記す）で調
べた。ＴＦＴのサイズはチャネル長８μm、チャネル幅８μmである。試験条件は、ｎチャ
ネル型ＴＦＴに対してゲート電圧＋２０Ｖ、ドレイン電圧０Ｖとして１５０℃で１時間保
持した。図２４（Ａ）、（Ｂ）はそれぞれｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの結
果を示すが、いずれにしても殆どバイアスストレスによる劣化は観測されていない。
【実施例３】
【０１１９】
ゲート配線の材料の違いによる信号遅延の影響を評価した。図２５は入力部と末端部に
おける信号波形を示し、図２５（Ａ）は立ち上がり波形、図２５（Ｂ）
は立ち下がり波形を示している。入力部と末端部の間隔は８３mmである。図２５において
Ｊ２と表記された特性はＴａＮ膜とＴａ膜を積層してゲート配線を形成し、Ｊ４と表記さ
れたサンプルはＡｌ−Ｎｄ膜でゲート配線を形成したサンプルである。ゲート配線の幅は
１０μmである。前者のサンプルでは入力部と末端部の立ち上がりおよび立ち下がり時間
に大きな差があるのに対し、後者のサンプルではその差が非常に小さくなっている。表３
に遅延時間についてまとめた結果を示す。Ｊ２サンプルの遅延時間はＪ４サンプルの約十
倍であり、表１で示すシート抵抗値から見て明らかなように、配線材料の抵抗が影響して
いると判断することができる。
【０１２０】
【表３】
0006022016.tif 000004
【０１２１】
この結果より、画面サイズが４インチクラス以上の場合には、本発明のようにゲート電
極に接続するゲート配線を低抵抗材料で形成する必要があることが示された。
【符号の説明】
【０１２２】
１０１  基板
１０２  下地膜
１０３ｂ  結晶質半導体層
１０４〜１０７島状半導体層
１２８〜１３１  ゲート電極、１３２  容量配線
１２８ａ〜１３２ａ  導電層（Ａ）
１２８ｂ〜１３２ｂ  導電層（Ｂ）
１２８ｃ〜１３２ｃ  導電層（Ｃ）
１４７、１４８  ゲート配線、１４９容量配線
１４７ａ〜１４９ａ  導電層（Ｄ）
１４７ｂ〜１４９ｂ  導電層（Ｅ）
１５０  第１の層間絶縁膜
１５１〜１５４  ソース配線
１５５〜１５８  ドレイン電極
１５９  パッシベーション膜
１６０  第２の層間絶縁膜
１６１、１６２  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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