(57)【特許請求の範囲】
【請求項１】
電源電圧に接続された第１の端子、基準電圧に接続された第２の端子、およびゲートを有し、Ｉ／Ｏパッドで静電放電（ＥＳＤ）イベントが発生している間、前記電源電圧を前記基準電圧に接続する第１のｎ型トランジスタ、
前記静電放電（ＥＳＤ）イベントが発生している間、前記第１のｎ型トランジスタの前記ゲートを前記Ｉ／Ｏパッドに接続し、静電放電（ＥＳＤ）イベントが発生していないとき、前記第１のｎ型トランジスタの前記ゲートを前記基準電圧に接続する放電加速回路、および
前記放電加速回路と前記電源電圧に接続され、前記Ｉ／Ｏパッドで前記静電放電（ＥＳＤ）イベントが発生している間、前記電源電圧を前記基準電圧に接続する第１のｎ型トランジスタの放電時間を制御する放電時定数回路を含み、
前記電源電圧は、前記Ｉ／Ｏパッドに接続され、前記Ｉ／Ｏパッドの電位は、前記静電放電（ＥＳＤ）イベントが発生している間、前記電源電圧より高い、または前記基準電圧より低く、
前記放電加速回路は、
前記Ｉ／Ｏパッドに接続された第１の端子、前記第１のｎ型トランジスタのゲートに接続された第２の端子、および前記電源電圧に接続されたゲートを有する第１のｐ型トランジスタ、および
前記放電時定数回路に接続された第１の端子、前記第１のｎ型トランジスタのゲートに接続された第２の端子、および前記電源電圧に接続されたゲートを有する第２のｎ型トランジスタを含む静電放電（ＥＳＤ）保護回路。
【請求項２】
前記Ｉ／Ｏパッドに接続された陽極と、前記電源電圧に接続された陰極を有する第１のダイオードを更に含む請求項１に記載の静電放電（ＥＳＤ）保護回路。
【請求項３】
前記電源電圧に接続された第１の端子、前記Ｉ／Ｏパッドに接続された第２の端子、および前記電源電圧に接続されたゲートを有する第３のｐ型トランジスタを更に含み、前記静電放電（ＥＳＤ）イベントが発生している間、前記第３のｐ型トランジスタの前記第１の端子と第２の端子間の電圧降下は、前記第１のダイオードの陽極と陰極間の電圧降下より小さい請求項２に記載の静電放電（ＥＳＤ）保護回路。
【請求項４】
前記Ｉ／Ｏパッドに接続された第１の端子、内部回路に接続された第２の端子、および前記電源電圧に接続されたゲートを有する第４のｎ型トランジスタを更に含み、前記静電放電（ＥＳＤ）イベントが発生している間、前記内部回路に接続された前記第４のｎ型トランジスタの前記第２の端子の電圧は、前記電源電圧を超えない請求項１に記載の静電放電（ＥＳＤ）保護回路。
【請求項５】
前記放電時定数回路は、
前記電源電圧に接続された第１の端子と、第２の端子を有する抵抗器、
前記抵抗器の前記第２の端子に接続された第１の端子と、前記基準電圧に接続された第２の端子を有するコンデンサ、および
前記抵抗器の前記第２の端子に接続された入力端子および前記放電加速回路に接続された出力端子を有するインバータを含む請求項１に記載の静電放電（ＥＳＤ）保護回路。
【請求項６】
前記インバータは、
前記インバータの前記出力端子となる第１の端子、前記電源電圧に接続された第２の端子、および前記インバータの前記入力端子となるゲートを有する第２のｐ型トランジスタ、および
前記第２のｐ型トランジスタの前記第１の端子に接続された第１の端子、前記基準電圧に接続された第２の端子、および前記第２のｐ型トランジスタの前記ゲートに接続されたゲートを有する第３のｎ型トランジスタを含む請求項５に記載の静電放電（ＥＳＤ）保護回路。
【請求項７】
前記放電時定数回路は、
前記電源電圧に接続された第１の端子と前記放電加速回路に接続された第２の端子を有するコンデンサ、および
前記コンデンサの前記第２の端子に接続された第１の端子および前記基準電圧に接続された第２の端子を有する抵抗器を含む請求項１に記載の静電放電（ＥＳＤ）保護回路。
【請求項８】
前記基準電圧に接続された陽極と、前Ｉ／Ｏパッドに接続された陰極を有する第２のダイオードを更に含む請求項１に記載の静電放電（ＥＳＤ）保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ）保護回路に関し、特に、低電力処理の集積回路に用いられる静電放電保護回路に関するものである。
【背景技術】
【０００２】
静電放電（ＥＳＤ）は、異なる電位の２つの電気素子間に流れる瞬時の電流である。ＥＳＤイベントは、電子機器、特に例えば集積回路などの固体電子機器にダメージを与える可能性がある。集積回路の製造が低電力処理に移行するにつれ、回路は、静電放電の影響をより受けやすくなる。携帯機器の低電力処理では、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）は、低電力処理の節電のために、より低い電流を導通する。従って、低い供給電圧において、大きなＥＳＤの放電電流を導通することができる静電放電（ＥＳＤ）保護回路を設計する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の実施形態は、静電放電（ＥＳＤ）保護回路を提供する。静電放電（ＥＳＤ）保護回路は、第１のｎ型トランジスタ、放電加速回路、および放電時定数回路を含む。第１のｎ型トランジスタは、電源電圧に接続された第１の端子、基準電圧に接続された第２の端子、およびゲートを有し、第１のｎ型トランジスタは、Ｉ／ＯパッドでＥＳＤイベントが発生している間、電源電圧を基準電圧に接続する。放電加速回路は、ＥＳＤイベントが発生している間、第１のｎ型トランジスタのゲートをＩ／Ｏパッドに接続し、ＥＳＤイベントが発生していないとき、第１のｎ型トランジスタのゲートを基準電圧に接続する。放電時定数回路は、放電加速回路と電源電圧に接続され、Ｉ／ＯパッドでＥＳＤイベントが発生している間、電源電圧を基準電圧に接続する第１のｎ型トランジスタの放電時間を制御する。電源電圧は、Ｉ／Ｏパッドに接続され、Ｉ／Ｏパッドの電位は、ＥＳＤイベントが発生している間、電源電圧より高い、または基準電圧より低い。
【図面の簡単な説明】
【０００４】
【図１】本発明の実施形態に係る、集積回路１０の静電放電（ＥＳＤ）保護回路１００を示している。
【図２】本発明のもう１つの実施形態に係る、集積回路２０の静電放電（ＥＳＤ）保護回路２００を示している。
【図３】本発明のもう１つの実施形態に係る、集積回路３０の静電放電（ＥＳＤ）保護回路３００を示している。
【図４】本発明のもう１つの実施形態に係る、静電放電（ＥＳＤ）保護回路３００のもう１つの抵抗器−コンデンサ（ＲＣ）時定数回路３０１を示している。
【発明を実施するための形態】
【０００５】
添付の図面とともに以下の本発明の様々な実施形態の詳細な説明を検討することで、本発明はより完全に理解できる。
【０００６】
以下の説明は、本発明の一般原理を例示する目的のためのもので本発明を限定するものではない。本発明の範囲は、添付の請求の範囲を参考にして決定される。
【０００７】
図１は、本発明の実施形態に係る、集積回路１０の静電放電（ＥＳＤ）保護回路１００を示している。図１に示される実施例では、集積回路１０は、静電放電（ＥＳＤ）保護回路１００、Ｉ／Ｏパッド１１１、および内部回路１１０を含む。Ｉ／Ｏパッド１１１は、内部回路１１０の入力端子であり、内部回路１１０への入力信号を受信する。静電放電（ＥＳＤ）保護回路１００は、Ｉ／Ｏパッド１１１と内部回路１１０に接続される。静電放電（ＥＳＤ）保護回路１００は、第１のダイオードＤ１、第２のダイオードＤ２、抵抗器−コンデンサ（ＲＣ）時定数回路１０１とインバータ１０２とを含む放電時定数回路１０４、および第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１を含む。
【０００８】
本実施形態では、第１のダイオードＤ１は、集積回路の内部回路１１０のＩ／Ｏパッド１１１に接続された陽極と、例えば、電源電圧ノードＶＤＤの第１の電圧ノードに接続された陰極を有する。集積回路の内部回路１１０は、静電放電（ＥＳＤ）保護回路１００の保護対象である。本実施形態では、第２のダイオードＤ２は、例えば接地の基準電圧の第２電圧ノードに接続された陽極、およびＩ／Ｏパッド１１１に接続された陰極を有する。第２のダイオードＤ２は、負のＥＳＤイベントが発生したときにＩ／Ｏパッド１１１の電圧が接地電圧より低くなり過ぎることを防ぐ。ＲＣ時定数回路１０１は、電源電圧ノードＶＤＤと接地との間に接続される。インバータ１０２は、ＲＣ時定数回路１０１の出力端子Ｎａに接続された入力端子と、出力端子を有する。第１のｎ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｎ１は、電源電圧ノードＶＤＤに接続された第１の端子、接地に接続された第２の端子、インバータ１０２の出力端子Ｎｂに接続されたゲートを有する。
【０００９】
本実施形態では、図１に示されるように、ＲＣ時定数回路１０１は、抵抗器ＲとコンデンサＣを含み、インバータ１０２は、第２のｐ型ＭＯＳＦＥＴ  Ｍｐ２と第３のｎ型ＭＯＳＦＥＴ  Ｍｎ３を含む。ここでは、相補型金属酸化物半導体（ＣＭＯＳ：Complementary metal-oxide-semiconductor）インバータが例に用いられているが、インバータ１０２は、他の方式で実現されることもできることが当業者に認識されるであろう。抵抗器Ｒは、電源電圧ノードＶＤＤとＲＣ時定数回路１０１の出力端子Ｎａとの間に接続され、コンデンサＣは、ＲＣ時定数回路１０１の出力端子Ｎａと接地との間に接続される。コンデンサＣは、定常状態では開回路となり、過渡状態で電流を導通する。従って正常な状態（即ち、ＥＳＤイベントが発生していない）では、ＲＣ時定数回路１０１の出力端子Ｎａは電源電圧ノードＶＤＤの電圧レベルにあり（即ち、論理「高い」）、インバータ１０２の出力端子Ｎｂは接地にあり（即ち、論理「低い」）、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１をオフにして電源電圧ノードＶＤＤと接地との間の漏洩電流を防ぐ。
【００１０】
静電放電（ＥＳＤ）イベントがＩ／Ｏパッド１１１で発生したとき、Ｉ／Ｏパッド１１１の電位ＶＩＯは、正常な動作で供給される電源電圧ノードＶＤＤの電圧レベルより実質的に高くなる。次いで、第１のダイオードＤ１は、オンにされ、ＥＳＤの電流が第１のダイオードＤ１に流れるため、電源電圧ノードＶＤＤに対する電位ＶＩＯの影響がダイオードの電圧降下によって減少される。コンデンサＣは、ＲＣ時定数回路１０１の出力端子Ｎａの電圧レベルを低下させる過渡電流を導通する。抵抗器Ｒの抵抗値とコンデンサＣの容量に従ってＲＣ時定数で決定された時間の後、電圧ノードＮｂの電位は、高く引き上げられる。よって、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲート電位は、電源電圧ノードＶＤＤの電位によって実質的にバイアスされる。次いで、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１がオンにされて、電位ＶＩＯによって引き起こされるＥＳＤ電流用の放電路を提供する。注意すべきは、ＲＣ時定数回路１０１は、抵抗器Ｒの抵抗値とコンデンサＣの容量を調整することによって、放電時間（第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のターンオン時間）を制御することもできることである。例えば、放電時間は、６００ｎｓに設定されることができる。
【００１１】
第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１によって効果的に放電された後に、過渡的ＥＳＤイベントが終了したとき、Ｉ／Ｏパッド１１１のＥＳＤ電圧ストレスは消失する。次いで第１のダイオードＤ１がオフにされる。正常な状態の定常状態においては、ＲＣ時定数回路１０１の出力端子Ｎａは、電源電圧ノードＶＤＤの電圧レベルに徐々に戻り、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１は、オフにされ、ＥＳＤ保護回路１００は、ＥＳＤイベントへの応答を停止する。
【００１２】
図２は、本発明のもう１つの実施形態に係る、集積回路２０の静電放電（ＥＳＤ）保護回路２００を示している。図２に示される実施例では、集積回路２０は、静電放電（ＥＳＤ）保護回路２００、Ｉ／Ｏパッド２１１、および内部回路２１０を含む。Ｉ／Ｏパッド２１１は、内部回路２１０の入力端子であり、内部回路２１０への入力信号を受信する。静電放電（ＥＳＤ）保護回路２００は、Ｉ／Ｏパッド２１１と内部回路２１０に接続される。静電放電（ＥＳＤ）保護回路２００は、第１のダイオードＤ１、第２のダイオードＤ２、抵抗器−コンデンサ（ＲＣ）時定数回路２０１とインバータ２０２とを含む放電時定数回路２０４、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１、および第２のｎ型ＭＯＳＦＥＴ  Ｍｎ２と第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１とを含む放電加速回路２０３を含む。
【００１３】
本実施形態では、第１のダイオードＤ１は、集積回路の内部回路２１０のＩ／Ｏパッド２１１に接続された陽極と、例えば、電源電圧ノードＶＤＤの第１の電圧ノードに接続された陰極を有する。集積回路の内部回路２１０は、静電放電（ＥＳＤ）保護回路２００の保護対象である。本実施形態では、第２のダイオードＤ２は、例えば接地の基準電圧の第２電圧ノードに接続された陽極、およびＩ／Ｏパッド２１１に接続された陰極を有する。ＲＣ時定数回路２０１は、電源電圧ノードＶＤＤと接地との間に接続される。インバータ２０２は、ＲＣ時定数回路２０１の出力端子Ｎａに接続された入力端子と、出力端子を有する。第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１は、電源電圧ノードＶＤＤに接続された第１の端子、接地とゲートに接続された第２の端子を有する。本実施形態では、図２に示されるように、ＲＣ時定数回路２０１は、抵抗器ＲとコンデンサＣを含み、インバータ２０２は、第２のｐ型ＭＯＳＦＥＴ  Ｍｐ２と第３のｎ型ＭＯＳＦＥＴ  Ｍｎ３を含む。抵抗器Ｒは電源電圧ノードＶＤＤと電圧ノードＮａとの間に接続され、コンデンサＣは電圧ノードＮａと接地との間に接続される。
【００１４】
図１の実施形態に示された静電放電（ＥＳＤ）保護回路１００に比べ、静電放電（ＥＳＤ）保護回路２００は、第２のｎ型ＭＯＳＦＥＴ  Ｍｎ２と第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１を更に含んで、静電放電（ＥＳＤ）保護回路２００の性能を向上させている。第２のｎ型ＭＯＳＦＥＴ  Ｍｎ２は、インバータ２０２の出力端子Ｎｂに接続された第１の端子、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲートに接続された第２の端子、および電源電圧ノードＶＤＤに接続されたゲートを有する。第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１は、Ｉ／Ｏパッド２１１に接続された第１の端子、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲートに接続された第２の端子、および電源電圧ノードＶＤＤに接続されたゲートを有する。
【００１５】
静電放電（ＥＳＤ）イベントがＩ／Ｏパッド２１１で発生したとき、Ｉ／Ｏパッド２１１の電位ＶＩＯは、正常な動作で供給される電源電圧ノードＶＤＤの電圧レベルより実質的に高くなる。第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１は、第１の端子の静電電位ＶＩＯがゲートの電源電圧ノードＶＤＤの電位より高いため、オンにされる。第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲート電圧ＶＣは、ＶＩＯの近くまで上げられる。次いで、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１は、オンにされて、ＥＳＤの電流が第１のダイオードＤ１に流れ、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１を流れて放電する。
【００１６】
図１の実施形態に示された静電放電（ＥＳＤ）保護回路１００に比べ、放電加速回路２０３の第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１は、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲートに一層高い電圧ＶＣを提供することができる（図１の実施形態では、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲート電圧ＶＣは、ＶＤＤの電圧レベルの近くまでしか上がらない）。より高い電圧ＶＣは、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１の放電を早くする助けをするため、Ｉ／Ｏパッド２１１の電位ＶＩＯと電源電圧ノードＶＤＤの電位は、前述の図１の実施形態のような高い電位にまで充電されない。また、より早い放電時間は、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１をより小さいチップサイズに設計することができる。
【００１７】
第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１によって効果的に放電された後に、過渡的ＥＳＤイベントが終了したとき、Ｉ／Ｏパッド２１１の電位ＶＩＯは、電源電圧ノードＶＤＤの電圧レベルより低くなるため、第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１をオフにする。第１のダイオードＤ１は、電位ＶＩＯが電源電圧ノードＶＤＤの電圧レベルより低いため、オフにされる。電圧ノードＮａの電位は、電源電圧ノードＶＤＤの電圧レベルにまで上がり、インバータ２０２の出力は、上述のように接地の電位に下がる。放電加速回路２０３の第２のｎ型ＭＯＳＦＥＴ  Ｍｎ２は、実質的にオンにされ、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１のゲートの電位ＶＣを接地まで引き下げ、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１をオフにする。
【００１８】
図３は、本発明のもう１つの実施形態に係る、集積回路３０の静電放電（ＥＳＤ）保護回路３００を示している。図３に示される実施例では、集積回路３０は、静電放電（ＥＳＤ）保護回路３００、Ｉ／Ｏパッド３１１、および内部回路３１０を含む。Ｉ／Ｏパッド３１１は、内部回路３１０の入力端子であり、内部回路３１０への入力信号を受信する。静電放電（ＥＳＤ）保護回路３００は、Ｉ／Ｏパッド３１１と内部回路３１０に接続される。静電放電（ＥＳＤ）保護回路３００は、第１のダイオードＤ１、第２のダイオードＤ２、抵抗器−コンデンサ（ＲＣ）時定数回路３０１とインバータ３０２とを含む放電時定数回路３０４、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１、第２のｎ型ＭＯＳＦＥＴ  Ｍｎ２と第１のｐ型ＭＯＳＦＥＴ  Ｍｐ１とを含む放電加速回路３０３、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４、第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３を含む。
【００１９】
図２の実施形態に示された静電放電（ＥＳＤ）保護回路２００に比べ、静電放電（ＥＳＤ）保護回路３００は、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４と第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３を更に含んで、回路の性能を向上させている。第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３は、電源電圧ノードＶＤＤに接続された第１の端子、Ｉ／Ｏパッド３１１に接続された第２の端子、および第１の端子（および電源電圧ノードＶＤＤ）に接続されたゲートを有する。第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４は、Ｉ／Ｏパッド３１１に接続された第１の端子、集積回路の内部回路３１０に接続された第２の端子、および電源電圧ノードＶＤＤに接続されたゲートを有する。
【００２０】
第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３がない状態では、ＥＳＤ保護回路の第１のダイオードＤ１の通常の電圧降下は、約１．７Ｖである。これは、Ｉ／Ｏパッド３１１の電位ＶＩＯが１．７Ｖで電源電圧ノードＶＤＤの電圧レベルより大きいときにのみ、ＥＳＤ放電をＩ／Ｏパッド３１１で発生させる。
【００２１】
第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３のターンオン電圧は、約１Ｖに設計されている。従って第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３は、第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３のターンオン電圧が第１のダイオードＤ１の電圧降下より小さいため、ＥＳＤイベントの放電を加速させるように加えられることができる。第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３を静電放電（ＥＳＤ）保護回路３００に加えることは、電源電圧ノードＶＤＤとＩ／Ｏパッド３１１との間の抵抗を減少し、第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３を流れる新しい放電経路を増加することができる。上述の第３のｐ型ＭＯＳＦＥＴ  Ｍｐ３を静電放電（ＥＳＤ）保護回路３００に加える２つの利点は、ＥＳＤ電流を増加し、放電時間を短縮する。
【００２２】
図２の実施形態のいくつかの放電のケースでは、放電が十分早い場合、Ｉ／Ｏパッド２１１の電位ＶＩＯは、非常に高くなることがある。高い電位ＶＩＯは、内部回路２１０の入力の物理的構造を破壊する可能性がある。これを避けるため、静電放電（ＥＳＤ）保護回路３００は、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４を更に含み、Ｉ／Ｏパッド３１１の電位ＶＩＯを内部回路３１０から分離する。ＥＳＤイベントがＩ／Ｏパッド３１１で発生したとき、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４のゲートが電源電圧ノードＶＤＤの電圧レベルにあり、且つ第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４の第１の端子（Ｉ／Ｏパッド３１１に接続されている）がＶＤＤの電圧レベルより高い電圧レベルを有するとき、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４の電圧レベル（内部回路３１０に接続されている）は、ＶＤＤの電圧レベルより高く上がることができない。従って、ＥＳＤイベントが発生している間、ＶＤＤの電圧レベルより実質的に高いＩ／Ｏパッド３１１の電位ＶＩＯは、内部回路３１０の入力端子に加えられず、内部回路３１０の入力端子の物理的構造は、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４によって保護される。正常な状態（即ち、ＥＳＤイベントが発生していない）において、入力信号を受けるＩ／Ｏパッド３１１の電位ＶＩＯは、ＶＤＤの電圧レベルより高くないため、入力信号は、第４のｎ型ＭＯＳＦＥＴ  Ｍｎ４によって内部回路３１０に伝送されることができる。
【００２３】
図４は、本発明のもう１つの実施形態に係る、上述の静電放電（ＥＳＤ）保護回路１００、２００、または３００のいずれかに用いられ得るもう１つの放電時定数回路４０を示している。この実施形態では、放電時定数回路４０は、抵抗器ＲとコンデンサＣを含み、インバータを必要としない。抵抗器Ｒは、放電時定数回路４０の出力端子Ｎｂと接地との間に接続され、コンデンサＣは、電源電圧ノードＶＤＤと放電時定数回路４０の出力端子Ｎｂとの間に接続される。上述の説明と同様に、コンデンサＣは、定常状態では開回路となり、過渡状態で電流を導通する。従って正常な状態（即ち、ＥＳＤイベントが発生していない）では、出力端子Ｎｂは、接地の電圧レベルにあり（即ち、論理「低い」）、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１をオフにし、ＥＳＤイベントが発生している状態では、電源電圧ノードＶＤＤの電圧レベルにあり（即ち、論理「高い」）、第１のｎ型ＭＯＳＦＥＴ  Ｍｎ１をオンにする。注意すべきは、放電時定数回路４０と放電加速回路は、同等の回路性能を有する任意のタイプの回路で置き換えられることができることである。１つの実施形態では、上述の内部回路１１０、２１０、および３１０は、Ｉ／Ｏパッド１１１、２１１、または３１１に接続された入力バッファ回路を含むことができる。入力バッファ回路は、異なる方式で用いられることができることが当業者に認識されるであろう。１つの実施形態では、入力バッファ回路は、一般的に入力抵抗が大きい。
【００２４】
本実施形態ではＭＯＳＦＥＴが例として用いられているが、当業者は、本発明の原理に対応して、他のタイプのトランジスタ、例えば、接合型電界効果トランジスタ（ＪＦＥＴ：junction field-effect transistors）、金属半導体電界効果トランジスタ（ＭＳＦＥＴ：metal-semiconductor field-effect transistors）、またはバイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistors）などを代替して用いることもできる。
【００２５】
本発明は、実施例の方法及び望ましい実施形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び同様の配置をカバーするものである。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。
【符号の説明】
【００２６】
１０、２０、３０  集積回路
１００、２００、３００  静電放電（ＥＳＤ）保護回路
１０１、２０１、３０１  抵抗器−コンデンサ（ＲＣ）時定数回路
１０２、２０２、３０２  インバータ
２０３、３０３  放電加速回路
４０、１０４、２０４、３０４  放電時定数回路
１１０、２１０、３１０  内部回路
１１１、２１１、３１１  Ｉ／Ｏパッド
Ｄ１、Ｄ２  第１ダイオード、第２ダイオード
Ｒ  抵抗器
Ｃ  コンデンサ
ＶＤＤ  電源電圧ノード
Ｍｎ１、Ｍｎ２、Ｍｎ３、Ｍｎ４  ｎ型ＭＯＳＦＥＴ
Ｍｐ１、Ｍｐ２、Ｍｐ３  ｐ型ＭＯＳＦＥＴ
【図１】
0005955924.tif 000002
【図２】
0005955924.tif 000003
【図３】
0005955924.tif 000004
【図４】
0005955924.tif 000005