(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（６）と、
前記トレンチの底部のコーナー部に形成され、前記トレンチの深さ方向に切断した断面形状が三角ラウンド形状とされた第２導電型の炭化珪素からなる第２導電型層（７）と、
前記第２導電型層上において前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を有してなり、
前記トレンチは、一方向を長手方向として底部が所定幅を有したものとされ、
前記第２導電型層は、前記トレンチの幅方向の両側のコーナー部それぞれに形成され、幅方向において互いに離間して配置されていると共に、前記三角ラウンド形状を前記トレンチの側面と底面に接する二辺と前記ゲート絶縁膜に接する一辺とによって構成していることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（６）と、
前記トレンチの底部のコーナー部に形成され、前記トレンチの深さ方向に切断した断面形状が三角ラウンド形状とされた第２導電型の炭化珪素からなる第２導電型層（７）と、
前記第２導電型層上において前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を有してなり、
前記トレンチは、一方向を長手方向として底部が尖った先細りの三角形状とされ、
前記第２導電型層は、前記トレンチの先端に形成されていると共に、前記三角ラウンド形状を前記トレンチの側面の二辺と前記ゲート絶縁膜に接する一辺によって構成していることを特徴とする炭化珪素半導体装置。
【請求項３】
前記トレンチの側面にも、部分的に第２導電型の炭化珪素からなる連結層（１３）が備えられ、該連結層によって前記ベース領域と前記第２導電型層とが連結されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記第２導電型層と前記連結層の不純物濃度が同じであり、１×１０17／ｃｍ3以上とされていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記連結層の不純物濃度が前記ベース領域の不純物濃度よりも高くされていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項６】
請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法であって、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されるように前記トレンチを形成するトレンチエッチング工程と、
前記トレンチエッチング工程の後に、第２導電型ドーパントガスを混入した水素雰囲気による熱処理を行うことで、前記トレンチの内壁面を水素エッチングすると共に、前記第２導電型ドーパントガスが取り込まれたエピタキシャル成長によって前記トレンチの底部のコーナー部に第２導電型層を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記コンタクト層を含むイオン注入層を活性化する活性化アニール工程を含み、
前記水素エッチングを行うための熱処理によって前記活性化アニール工程を同時に行うことを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第２導電型ドーパントガスとしてＴＭＡを用いることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第２導電型ドーパントガスとしてＢ2Ｈ6を用いることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体スイッチング素子を有する半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。シリコントランジスタでは、チャネル密度を高くするために、トレンチゲート構造のＭＯＳＦＥＴが採用され、実用化されている。このトレンチゲート構造はＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、トレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。
【０００３】
このような問題を解決するものとして、特許文献１において、トレンチゲート構造を構成するトレンチの底部（底面）より下方にｐ型不純物をイオン注入することでｐ型層を形成した構造が提案されている。このようなｐ型層を形成することにより、トレンチの底部での電界集中を緩和でき、ゲート絶縁膜の破壊を防止することが可能となる。
【０００４】
また、トレンチゲート構造を構成するトレンチのコーナー部が角張っていると、より電界集中が発生してゲート絶縁膜の寿命低下に繋がる。このため、特許文献２において、水素エッチングを行うことでトレンチのコーナー部などを丸める丸め処理を行うことが提案されている。このようにトレンチのコーナー部を丸めることで、ゲート絶縁膜が部分的に薄くなることを抑制できるため、ＭＯＳＦＥＴのオン時およびオフ時のゲート絶縁膜の破壊を防止することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４２８５２号公報
【特許文献２】特開２００５−３２８０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構造の場合、トレンチの底部全域という広い範囲にｐ型層が形成されており、かつ、ｐ型層がフローティング状態になることから、スイッチング特性が劣化するという問題がある。また、特許文献２のように水素エッチングを行う場合、図５に示すように、トレンチＪ１の底部のコーナー部にｎ型層Ｊ２が形成されることを確認しており、ＭＯＳＦＥＴのオフ時にゲート絶縁膜に電界集中が生じてしまい、ゲート絶縁膜の寿命低下を招くという問題を発生させる。さらに、図５に示すように、水素エッチング時にトレンチＪ１の側面にｎ型層Ｊ３が形成されることがあることを確認しており、このｎ型層Ｊ３がチャネルパスとなってＭＯＳＦＥＴのオフ時のドレインリーク電流を増大させるという問題も発生させる。これらｎ型層Ｊ２、Ｊ３が形成されるメカニズムは明らかではないが、エッチングされたガスがトレンチ内壁面に再付着することでＳｉＣ層が形成され、そのＳｉＣ層内にエッチングに用いる反応炉内に残留した窒素がｎ型不純物として取り込まれるためと考えられる。これらｎ型層Ｊ２、Ｊ３のｎ型不純物濃度は、１×１０16〜１×１０17ｃｍ-3となっており、十分にｎ型化する程度の濃度であるため、上記問題を発生させることになる。
【０００７】
本発明は上記点に鑑みて、よりゲート絶縁膜の破壊を防止でき、かつ、スイッチング特性の劣化を抑制できる構造のＳｉＣ半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１または２に記載の発明では、ゲート電極（９）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部に反転型のチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１１）およびドレイン電極（１２）の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を有してなるＳｉＣ半導体装置において、トレンチの底部のコーナー部に、トレンチの深さ方向に切断した断面形状が三角ラウンド形状とされた第２導電型のＳｉＣからなる第２導電型層（７）を備えることを特徴としている。
【０００９】
このように、トレンチの底部のコーナー部に第２導電型層が形成されるようにしている。このため、半導体スイッチング素子のオフ時にドレイン−ゲート間に電界が掛かったとしても、第２導電型層とドリフト層とのＰＮ接合部での空乏層がドリフト層側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜に入り込み難くなる。これにより、ゲート絶縁膜内での電界集中、特にゲート絶縁膜のうちのトレンチの底部での電界集中を緩和することが可能となり、ゲート絶縁膜が破壊されることを防止することが可能となる。
三角ラウンド形状は、例えば請求項１に示したようにトレンチの側面と底面に接する二辺とゲート絶縁膜に接する一辺とによって構成される。また、請求項２に示したように、トレンチの側面の二辺とゲート絶縁膜に接する一辺によって三角ラウンド形状を構成しても良い。
【００１０】
このようなトレンチゲート構造の半導体スイッチング素子では、第２導電型層がフローティング状態になることもある。しかしながら、第２導電型層はトレンチの底部のコーナー部にのみ形成されているため、底部が所定幅とされたトレンチの底部全域に第２導電型層が形成されている構造と比較して、形成範囲が狭い。このため、スイッチング特性の劣化も比較的小さくて済み、スイッチング特性の劣化を抑制することが可能となる。特に、請求項３に記載したように、トレンチの側面に連結層（１３）が形成される場合には、この連結層を通じて第２導電型層がベース領域と同電位になる。このため、第２導電型層がフローティング状態とはならないようにでき、よりスイッチング特性の劣化を抑制することが可能となる。
【００１１】
このようなＳｉＣ半導体装置は、例えば、請求項６に記載したように、ソース領域の表面からベース領域よりも深くまで形成されるようにトレンチを形成するトレンチエッチング工程と、トレンチエッチング工程の後に、第２導電型ドーパントガスを混入した水素雰囲気による熱処理を行うことで、トレンチの内壁面を水素エッチングすると共に、第２導電型ドーパントガスが取り込まれたエピタキシャル成長によってトレンチの底部のコーナー部に第２導電型層を形成する工程と、を含む製造方法によって製造される。
【００１２】
このように、高温水素雰囲気での熱処理による水素エッチングを実施することで、トレンチエッチングのダメージ除去が行えると共に、丸め処理が為され、トレンチの底部のコーナー部を丸めることができる。このときエッチングされたガスがトレンチの内壁面に再付着することで第２導電型層がエピタキシャル成長させられる。これにより、請求項１ないし５に記載のＳｉＣ半導体装置を製造することができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。
【図２】図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した斜視断面図である。
【図３】本発明の第２実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。
【図４】図３に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した斜視断面図である。
【図５】従来のＭＯＳＦＥＴの製造工程としてトレンチエッチング後の水素エッチングを行ったときの様子を示した斜視断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
本発明の第１実施形態について説明する。ここではトレンチゲート構造の半導体スイッチング素子として反転型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１７】
図１に示すように、ＳｉＣ半導体装置にはｎチャネルタイプの反転型のＭＯＳＦＥＴを形成してある。この図に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されることで、複数セルのＭＯＳＦＥＴが構成されている。具体的には、半導体基板にはＳｉＣからなるｎ+型基板１が用いられており、このｎ+型基板１に対してＭＯＳＦＥＴの各構成要素が形成されることでＭＯＳＦＥＴが構成されている。
【００１８】
ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることができる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００１９】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００２０】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００２１】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、底部が所定幅とされた構造、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００２２】
トレンチ６は、図１中のｘ方向を幅方向、ｙ方向を長手方向、ｚ方向を深さ方向として形成されており、複数本が図１中のｘ方向に並べられることで各トレンチ６が平行に配列されたストライプ状とされている。このトレンチ６の底部のコーナー部は丸め処理によって丸められている。そして、トレンチ６の底部のコーナー部の丸まっている位置に、ｐ型のＳｉＣ層７が形成されている。
【００２３】
ｐ型のＳｉＣ層７は、トレンチ６の底部のコーナー部にのみ形成され、トレンチ６の深さ方向に切断した断面形状が三角ラウンド形状となっている。つまり、ｐ型のＳｉＣ層７の断面形状は、トレンチ６の側面と底面とに接する二辺と、トレンチ６内において後述するゲート絶縁膜８に接する一辺にて構成された三角形状であって、そのゲート絶縁膜８と接している一辺が丸まった形状となっている。また、ｐ型のＳｉＣ層７のｐ型不純物濃度は、１×１０17／ｃｍ3以上とされている。ｐ型のＳｉＣ層７にはｎ型不純物も含まれているが、ｐ型不純物濃度の方がｎ型不純物濃度よりも高くなっているために、補償されてｐ型化している。
【００２４】
このｐ型のＳｉＣ層７は、トレンチ６の底部のコーナー部のそれぞれに形成されているが、トレンチ６の両端以外ではトレンチ６の幅方向において互いに離間して配置されている。このため、トレンチ６の底部ではｎ-型ドリフト層２がｐ型のＳｉＣ層７に覆われておらず露出した状態となっている。また、ｐ型のＳｉＣ層７は、ｐ型ベース領域３から離間して配置されており、ｐ型のＳｉＣ層７とｐ型ベース領域３との間においてｎ-型ドリフト層２が介在していてトレンチ６の側面において露出した状態となっている。
【００２５】
なお、図１中には示していないが、後述するように、トレンチ６の側面にも部分的にｐ型のＳｉＣ層１３が形成されることがある。その場合にはｐ型のＳｉＣ層７はｐ型ベース領域３と同電位に固定されることになるが、ｐ型のＳｉＣ層１３が形成されなかった場合にはｐ型のＳｉＣ層７はフローティング状態となる。
【００２６】
さらに、トレンチ６の内壁面は酸化膜などによって構成されたゲート絶縁膜８にて覆われており、ゲート絶縁膜８の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート絶縁膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート絶縁膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。このようにして、トレンチゲート構造が構成されている。
【００２７】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００２８】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００２９】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１２に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００３０】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１２に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００３１】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート絶縁膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６の底部にｐ型のＳｉＣ層７が備えられているため、ｐ型のＳｉＣ層７とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。これにより、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート絶縁膜８が破壊されることを防止することが可能となる。
【００３２】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１２との間に電流を流すことができる。
【００３３】
なお、このようなトレンチゲート構造のＭＯＳＦＥＴでは、ｐ型のＳｉＣ層７がフローティング状態になることもあるが、ｐ型のＳｉＣ層７はトレンチ６の底部のコーナー部にのみ形成されている。このため、トレンチ６の底部全域に形成されている構造と比較して、形成範囲が狭い。このため、スイッチング特性の劣化も比較的小さくて済み、スイッチング特性の劣化を抑制することが可能となる。特に、後述するようにトレンチ６の側面にｐ型のＳｉＣ層１３が形成される場合には、このｐ型のＳｉＣ層１３を通じてｐ型のＳｉＣ層７がｐ型ベース領域３と同電位になる。このため、ｐ型のＳｉＣ層７がフローティング状態とはならないようにでき、よりスイッチング特性の劣化を抑制することが可能となる。
【００３４】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について、図２を参照して説明する。
【００３５】
〔図２（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１の表面に、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられたエピ基板を用意する。そして、ボロンもしくはアルミニウムなどのｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表層部に、１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型ベース領域３を形成する。
【００３６】
〔図２（ｂ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
【００３７】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００３８】
そして、注入されたイオンを活性化することで、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００３９】
〔図２（ｃ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたトレンチエッチング工程を行うことで、トレンチ６を形成する。その後、エッチングマスクを除去する。
【００４０】
〔図２（ｄ）に示す工程〕
ＴＭＡ（トリメチルアルミニウム）を混入した水素エッチングを行うことで、トレンチエッチングのダメージ除去を行う。例えば、ＴＭＡを混入しつつ、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施することで、トレンチエッチングのダメージ除去を５分間程度行う。これにより、丸め処理が為され、トレンチ６の開口角部や底部のコーナー部および側面の凸部などが丸められる。また、このときエッチングされたガスがトレンチ６の内壁面に再付着することでＳｉＣ層７がエピタキシャル成長させられる。このＳｉＣ層７には、エッチングに用いる反応炉内に残留した窒素がｎ型不純物として取り込まれるが、同時にＴＭＡに含まれるアルミニウムがｐ型不純物として取り込まれる。このため、窒素とアルミニウムの濃度に基づいて、ＳｉＣ層７がｎ型になるかｐ型になるかが決まる。
【００４１】
これに基づき、本実施形態では、ＴＭＡの混入量を調整することで、窒素の濃度、つまりｎ型不純物濃度よりもアルミニウムの濃度、つまりｐ型不純物濃度の方が高くなるようにすることで、補償されてＳｉＣ層７がｐ型化されるようにしている。具体的には、残留する窒素がＳｉＣ層７内に取り込まれたときに想定されるｎ型不純物濃度が１×１０16〜１×１０17／ｃｍ3であることから、ＳｉＣ層７内のｐ型不純物濃度が１×１０17／ｃｍ3以上となるようにＴＭＡの混入量を調整する。これにより、水素エッチングにて、トレンチ６の底部のコーナー部にｐ型のＳｉＣ層７が形成されるようすることができる。
【００４２】
また、この水素エッチングでの熱処理によってトレンチ６の内壁面においてもトレンチエッチング時に形成されたトレンチ６の側面の凹凸により、トレンチ６の側面にもＳｉＣ層１３が形成されることがある。このＳｉＣ層１３もｐ型のＳｉＣ層７と同様に形成されるものであるため、ｐ型のＳｉＣ層７と同じようにｐ型不純物濃度が１×１０17／ｃｍ3以上のｐ型となる。このようなｐ型のＳｉＣ層１３が形成される場合には、このＳｉＣ層１３が連結部として機能し、ＳｉＣ層１３によって部分的にｐ型のＳｉＣ層７がｐ型ベース領域３に連結されることから、ｐ型のＳｉＣ層７がフローティング状態にはならず、ｐ型ベース領域３と同電位に固定されることになる。さらに、ＳｉＣ層１３がｎ型ではなくｐ型となるため、チャネルパスとなってドレインリーク電流を増大させることもない。
【００４３】
このように、本工程で行う水素エッチングでは、１６００℃以上という高い温度で熱処理を行っている。このため、トレンチ６の開口角部や底部のコーナー部および側面の凸部が効果的にエッチングされる。これにより、トレンチ６の凹んだ場所、すなわち底部のコーナー部や側面の凹部にｐ型のＳｉＣ層７、１３がエピタキシャル成長させられると共に、平面は平坦化され、角部は丸められた形状となる。また、トレンチ６の側面の凹凸が低減されるため、チャネル移動度が向上されると共に、トレンチ６のコーナー部でゲート絶縁膜８が薄くなることを抑制でき、ゲート絶縁膜８の寿命向上が図れ、信頼性を向上できる。
【００４４】
なお、このような高い温度で水素エッチングを行っているため、ｎ+型ソース領域４やｐ+型コンタクト層５のようにイオン注入によって構成する部分の活性化アニールを兼ねて同時に実施することもできる。このようにすれば、活性化アニール、すなわちイオン注入によるダメージ回復のためだけの工程を省略でき、製造工程の簡略化を図ることが可能となる。また、この場合には、トレンチエッチング前に熱処理を行わなくて済むため、熱処理時に顕在化するステップバンチングの影響で発生するトレンチ６の側面の凹凸を軽減することも可能となる。
【００４５】
〔図２（ｅ）に示す工程〕
熱酸化等によるゲート絶縁膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート絶縁膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート絶縁膜８を形成する。続いて、ゲート絶縁膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート絶縁膜８およびゲート電極９を残す。
【００４６】
また、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。
【００４７】
その後、図示しないが、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００４８】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、トレンチ６の底部のコーナー部にｐ型のＳｉＣ層７が形成されるようにしている。このため、ＭＯＳＦＥＴのオフ時にドレイン−ゲート間に電界が掛かったとしても、ｐ型のＳｉＣ層７とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。これにより、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート絶縁膜８が破壊されることを防止することが可能となる。
【００４９】
このようなトレンチゲート構造のＭＯＳＦＥＴでは、ｐ型のＳｉＣ層７がフローティング状態になることもあるが、ｐ型のＳｉＣ層７はトレンチ６の底部のコーナー部にのみ形成されており、トレンチ６の底部全域に形成されている構造と比較して、形成範囲が狭い。このため、スイッチング特性の劣化も比較的小さくて済み、スイッチング特性の劣化を抑制することが可能となる。特に、トレンチ６の側面にｐ型のＳｉＣ層１３が形成される場合には、このｐ型のＳｉＣ層１３を通じてｐ型のＳｉＣ層７がｐ型ベース領域３と同電位になる。このため、ｐ型のＳｉＣ層７がフローティング状態とはならないようにでき、よりスイッチング特性の劣化を抑制することが可能となる。
【００５０】
なお、ｐ型のＳｉＣ層１３が形成される場合、このＳｉＣ層１３の影響でＭＯＳＦＥＴの閾値電圧が低下する可能性がある。このため、ＳｉＣ層１３のｐ型不純物濃度がｐ型ベース領域３のｐ型不純物濃度よりも高くなるようにすると好ましい。このようにすれば、部分的に閾値電圧低下が生じることでサブシュレッド特性が悪化してオン／オフ電流比が悪化するという問題が発生することを防止できる。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ６の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図３に示すように、本実施形態では、トレンチ６を三角形状、つまり底部が平面ではなく尖った先細り形状となるようにしている。そして、トレンチ６の底部のコーナー部、本実施形態の場合にはトレンチ６の先端部に断面形状が三角ラウンド形状とされたｐ型のＳｉＣ層７が形成された構造としている。このような構造とされても、トレンチ６の底部のコーナー部に形成されたｐ型のＳｉＣ層７の存在により、ＭＯＳＦＥＴのオフ時にトレンチの底部での電界集中を緩和することが可能となり、ゲート絶縁膜８が破壊されることを防止することが可能となる。
【００５３】
また、トレンチ６の底部の全域にｐ型のＳｉＣ層７が形成された構造になるが、トレンチ６の底部自体が平面ではなく尖った形状となっていることから、ｐ型のＳｉＣ層７の形成範囲は狭い。このため、スイッチング特性の劣化も比較的小さくて済み、スイッチング特性の劣化を抑制することが可能となる。
【００５４】
なお、図４（ａ）〜（ｅ）に示すように、本実施形態のＭＯＳＦＥＴの製造方法についても第１実施形態のＭＯＳＦＥＴとほぼ同様の製造方法となるが、トレンチ６を形成する際のトレンチエッチング条件を変えるようにしている。例えば、トレンチ６の幅を狭くし、トレンチ６の先端が尖った形状となるようにしている。このような構造とする場合にも、図４（ｄ）に示すように、トレンチ６の側面にｐ型のＳｉＣ層１３が形成されることがある。このｐ型のＳｉＣ層１３が形成されることにより、ｐ型のＳｉＣ層７がフローティング状態とならなくなるため、よりスイッチング特性の劣化を抑制することが可能となる。
【００５５】
（他の実施形態）
上記各実施形態では、ｐ型のＳｉＣ層７、１３を形成するために、水素エッチング時にｐ型ドーパントガスとしてＴＭＡを混入するようにしたが、他のｐ型ドーパントガスを混入しても良い。例えば、Ｂ2Ｈ6（ジボラン）などをｐ型ドーパントガスとして用いても良い。ＴＭＡを使用する場合、毒ガスでないため取り扱い易いし、蒸気圧は低いが低濃度であれば水素とＴＭＡが混入した気体ガスとして使用できるという効果がある。これに対して、Ｂ2Ｈ6を使用する場合、常温で気体であるため、ＴＭＡを使用する場合に一般的に使用するバブリング装置が不要になるという効果がある。これらいずれの効果を優先するか、もしくは、ｐ型不純物としてボロンとアルミニウムのいずれを用いたいかなどにより、ｐ型ドーパントガスを適宜選択すれば良い。
【００５６】
また、上記各実施形態では、ｎ-型ドリフト層２の表層部にｐ型不純物をイオン注入することでｐ型ベース領域３を形成し、ｐ型ベース領域３の表層部にｎ型不純物にイオン注入することでｎ+型ソース領域４を形成した。これに対して、ｎ-型ドリフト層２の表面にエピタキシャル成長によってｐ型ベース領域３を形成したり、ｐ型ベース領域３の表面にエピタキシャル成長によってｎ+型ソース領域４しても良い。また、はじめから、ｎ+型基板１の表面にｎ-型ドリフト層２とｐ型ベース領域３およびｎ+型ソース領域４をエピタキシャル成長させてあるトリプルエピ基板を半導体基板として用いても良い。
【００５７】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００５８】
また、上記各実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記各実施形態では、ゲート絶縁膜８の例として熱酸化による酸化膜を挙げたが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１２の形成工程に関しても、ソース電極１１の形成前などとしても構わない。
【符号の説明】
【００５９】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型コンタクト層
６    トレンチ
７    ｐ型のＳｉＣ層
８    ゲート絶縁膜
９    ゲート電極
１０  層間絶縁膜
１１  ソース電極
１２  ドレイン電極
１３  ｐ型のＳｉＣ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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