(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の上もしくは表層部に第２導電型の炭化珪素からなるベース層（３）を形成する工程と、
前記ベース層（３）内における該ベース層（３）の表層部に第１導電型不純物をイオン注入したのち、前記イオン注入された第１導電型不純物を活性化させることにより、前記ドリフト層（２）よりも高不純物濃度となる第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
エッチングにより、前記ベース層（３）を貫通して前記ドリフト層（２）に達するトレンチ（６）を形成する工程と、
前記トレンチ（６）の表面にゲート絶縁膜（７）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上にゲート電極（８）を形成する工程と、
前記ソース領域（４）および前記ベース層（３）に電気的に接続されるソース電極（９）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１１）を形成する工程と、を含み、
前記トレンチ（６）を形成する工程では、前記トレンチ（６）を形成する前に、基板表面の平坦化を行う平坦化工程を行い、この平坦化工程の後に前記トレンチ（６）を形成するためのエッチングを行うことを特徴とするトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項２】
前記平坦化工程では、前記基板表面の表面粗さＲａを１ｎｍ以下とする平坦化を行うことを特徴とする請求項１に記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項３】
前記平坦化工程では、前記基板表面の表面粗さＲａを０．５ｎｍ以下とする平坦化を行うことを特徴とする請求項１に記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項４】
前記平坦化工程では、前記基板表面の表面粗さＲａを０．３ｎｍ以下とする平坦化を行うことを特徴とする請求項１に記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項５】
前記トレンチ（６）を形成する工程では、前記トレンチ（６）の表面粗さＲａを１０ｎｍ以下とすることを特徴とする請求項２ないし４のいずれか１つに記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項６】
前記ソース領域（４）の形成工程の後に、前記ソース領域（４）および前記ベース領域（３）の表面を基板表面として前記平坦化工程を行うことを特徴とする請求項１ないし５のいずれか１つに記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項７】
前記ソース領域（４）の形成工程の前に、前記ベース領域（３）の表面を基板表面として前記平坦化工程を行うことを特徴とする請求項１ないし５のいずれか１つに記載のトレンチゲート構造のトランジスタを備えた炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のトレンチゲート構造のトランジスタが備えられた炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
【背景技術】
【０００２】
従来、縦型のトレンチゲート構造のトランジスタとして縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置が開示されている（例えば、特許文献１参照）。縦型ＭＯＳＦＥＴは、ｎ-型ドリフト層の上にｐ型ベース領域を形成すると共にｐ型ベース領域の表層部にｎ+型ソース領域を形成した構造に対して、ｎ+型ソース領域およびｐ型ベース領域を貫通してｎ-型ドリフト層に達するトレンチを形成し、このトレンチ内をゲート酸化膜およびゲート電極で埋め込んだ構成とされる。このような構造の縦型ＭＯＳＦＥＴは、プレーナ型パワーＭＯＳＦＥＴに比べて、単位面積当たりのチャネル数を多くできることから、オン抵抗を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３４８９３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トレンチゲート構造のトランジスタ等を備えたＳｉＣ半導体装置では、高いチャネル移動度、ゲート酸化膜の信頼性がデバイス性能を決める重要な因子となっている。チャネル移動度やゲート酸化膜の信頼性には、トレンチ側面の平坦性（平滑性）が影響するため、できるだけ平坦なトレンチの内壁面上にゲート酸化膜を形成することが望ましい。
【０００５】
しかしながら、現状のトレンチゲート構造のトランジスタのトレンチ側面は、表面粗さＲａが数ｎｍ〜数十ｎｍ程度であり、平坦性が悪い。図８は、トレンチ形成時のトレンチ側面の平坦性を調べたときの様子を示す図であり、（ａ）がトレンチ側面の様子を示した図、（ｂ）が（ａ）のＡ−Ａ矢視断面図である。なお、図８（ａ）では、トレンチの側面を斜め方向から見た図に相当し、図８（ｂ）は紙面上下方向をトレンチの長手方向としてトレンチを上方から見たときの図に相当している。この図に示されるように、トレンチ側面に凹凸が形成されており、平坦性が悪くなっていることが判る。期待するチャネル移動度やゲート酸化膜の信頼性を得るためには、トレンチ側面の表面粗さＲａが１０ｎｍ以下、望ましくは表面粗さＲａが１ｎｍ以下の平坦性が要求され、現状では十分なチャネル移動度やゲート酸化膜の信頼性を得ることができない。
【０００６】
本発明は上記点に鑑みて、トレンチ側面の平坦性を向上させ、チャネル移動度やゲート酸化膜の信頼性を向上させることができるトレンチゲート構造のトランジスタを備えたＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、トレンチゲート構造のＳｉＣ半導体装置の製造方法において、トレンチ（６）を形成する工程では、トレンチ（６）を形成する前に、基板表面の平坦化を行う平坦化工程を行い、この平坦化工程の後にトレンチ（６）を形成するためのエッチングを行うことを特徴としている。
【０００８】
このように、トレンチ（６）を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うようにしている。このため、トレンチ（６）を形成した際に、トレンチ（６）の側面の平坦性を向上させることが可能となる。これにより、トレンチゲート構造のトランジスタとしたときのチャネル移動度やゲート信頼性を向上させることが可能となる。
【０００９】
例えば、請求項２に記載したように、平坦化工程では、基板表面の表面粗さＲａを１ｎｍ以下とする平坦化を行うと好ましい。
【００１０】
このように、平坦化工程により、トレンチ（６）を形成する前に基板表面の平坦度について表面粗さＲａが１ｎｍ以下となるようにすると、請求項５に示したように、トレンチ（６）の側面の表面粗さＲａを１０ｎｍ以下にすることができ、高いチャネル移動度やゲート信頼性を得ることが可能となる。
【００１１】
また、請求項３に記載したように、平坦化工程では、基板表面の表面粗さＲａを０．５ｎｍ以下とする平坦化を行うと好ましく、請求項４に記載したように、平坦化工程では、基板表面の表面粗さＲａを０．３ｎｍ以下とする平坦化を行うと更に好ましい。
【００１２】
ゲート絶縁膜（７）の寿命のバラツキを抑制することで、より信頼性の高いＳｉＣ半導体装置とすることが可能になるが、このバラツキを±１％以下に抑えるためには、トレンチ（６）の側面の表面粗さＲａをゲート絶縁膜（７）の膜厚の１％以下に抑えるのが望ましい。このため、ゲート絶縁膜（７）の膜厚が１００ｎｍ程度とする場合には、トレンチ（６）の側面の表面粗さＲａが１ｎｍ以下となるようにするのが望ましく、これを実現するには平坦化時の基板表面の表面粗さＲａが０．５ｎｍ以下、より好ましくは０．３ｎｍ以下であれば良い。
【００１３】
このような平坦化工程は、請求項６に記載したように、ソース領域（４）の形成工程の後にトレンチ（６）の形成工程を行う場合には、ソース領域（４）の形成工程の後のソース領域（４）およびベース領域（３）の表面を基板表面として行われる。また、請求項７に記載したように、ソース領域（４）の形成工程の前にトレンチ（６）の形成工程を行う場合には、平坦化工程は、ベース領域（３）の表面を基板表面として行われる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】図２に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】基板表面の表面粗さＲａが１００ｎｍの場合と１ｎｍの場合、それぞれについてトレンチ６を形成したときの様子を示した断面図である。
【図５】基板表面の表面粗さＲａが１００ｎｍの場合と１ｎｍの場合の故障時間と故障率との関係を示す図である。
【図６】本発明の第２実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】図６に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】トレンチ形成時のトレンチ側面の平坦性を調べたときの様子を示す図であり、（ａ）がトレンチ側面の様子を示した図、（ｂ）が（ａ）のＡ−Ａ矢視断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。ここでは、ＳｉＣ半導体装置に備えられるトレンチゲート構造のトランジスタとして反転型の縦型ＭＯＳＦＥＴを例に挙げて説明する。
【００１８】
図１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００１９】
図１に示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として形成されている。ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜１．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付けることもできる。例えば、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることもできる。逆に、ｎ-型ドリフト層２のうちの表層部の濃度を高くしても良い。このように、ｎ-型ドリフト層２の一部の不純物濃度を高濃度にすると内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２０】
このｎ-型ドリフト層２の表面もしくは表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ型ベース領域３のコンタクト領域となるｐ+型コンタクト層５が形成されている。
【００２１】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。
【００２２】
ｐ型ベース領域３やｎ+型ソース領域４およびｐ+型コンタクト層５は、後述するトレンチゲート構造の両側に配置されている。そして、ｎ+型ソース領域４およびｐ+型コンタクト層５は、ライン状とされたものが交互に配置されることで、ストライプ状にレイアウトされている。本実施形態では、これらｎ+型ソース領域４およびｐ+型コンタクト層５の長手方向は、トレンチゲート構造の長手方向と同方向とされている。
【００２３】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．７〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。トレンチ６は、セル毎に一本ずつ備えられ、各トレンチ６の長手方向が同方向に並べられることでストライプ状にレイアウトされている。このトレンチ６の側面と接するように上述したｐ型ベース領域３やｎ+型ソース領域４が配置されている。
【００２４】
さらに、トレンチ６の内壁面はゲート絶縁膜に相当するゲート酸化膜７で覆われており、ゲート酸化膜７の表面のドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極８により、トレンチ６内が埋め尽くされている。ゲート酸化膜７は、トレンチ６の内壁面の熱酸化もしくはＣＶＤにより形成されており、ゲート酸化膜７の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００２５】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、紙面垂直方向を長手方向として延設されている。そして、各セル毎に備えられたトレンチゲート構造が紙面左右方向に並べられることでストライプ状とされている。
【００２６】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
【００２７】
これらソース電極９およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極９はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、図示しないがゲート配線はゲート電極８と電気的に接触させられている。
【００２８】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【００２９】
続いて、このように構成される本実施形態の反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法について説明する。図２および図３に、図１に示す縦型ＭＯＳＦＥＴの製造工程を示した断面図を示し、この図を参照して説明する。
【００３０】
〔図２（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素等のｎ型不純物濃度が例えば３．０×１０15〜１．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００３１】
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース層３を形成する。なお、ここではｐ型ベース層３をエピタキシャル成長によって形成しているが、ｎ-型ドリフト層２の表層部にｐ型不純物をイオン注入することでｐ型ベース層３を形成しても良い。
【００３２】
続いて、ｐ型ベース層３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンもしくはアルミニウム等）をイオン注入する。そして、注入されたイオンを活性化することで、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００３３】
さらに、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、マスクの上方からｎ型不純物（例えば窒素）のイオン注入を行うことにより、ｎ+型ソース領域４を形成する。そして、マスクを除去した後、活性化アニール処理を行うことで注入されたイオンを活性化する。
【００３４】
〔図２（ｃ）に示す工程〕
基板表面の平坦性を向上させるための平坦化工程を行う。具体的には、ｎ+型ソース領域４およびｐ型ベース層３の表面を基板表面として、基板表面の表面粗さＲａが１ｎｍ以下となるように平坦化工程を行う。平坦化工程については、どのような手法を用いて行っても良いが、例えばＣＭＰ（Chemical Mechanical Polishing）、ＣＡＲＥ（CAtalyst-Referred Etching）などを用いることができる。このとき、表面粗さＲａが１ｎｍ以下となるようにすればよいが、好ましくは０．５ｎｍ以下となるようにすると良く、より好ましくは０．３ｎｍ以下となるようにすると良い。
【００３５】
〔図３（ａ）に示す工程〕
ｐ型ベース層３の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクで覆った状態で、例えばＣＦ4＋Ｏ2やＣｌ2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ６を形成する。この後、エッチングマスクを除去する。
【００３６】
このようなエッチングを行ったとき、上記した図２（ｃ）に示す工程において、基板表面の表面粗さＲａを向上させておくことにより、トレンチ６を形成したときのトレンチ６の側面および底面の平坦性も向上させられることが確認された。例えば、基板表面の平坦化を行っていない場合に想定される表面粗さＲａが１００ｎｍであった場合、トレンチ６の側面および底面の表面粗さＲａは約１００ｎｍとなるが、平坦化処理によって基板表面の表面粗さＲａを１ｎｍにした場合には、トレンチ６の側面および底面の表面粗さＲａは約１０ｎｍとなることが確認された。
【００３７】
図４は、基板表面の表面粗さＲａが１００ｎｍの場合と１ｎｍの場合、それぞれについてトレンチ６を形成したときの様子を示した断面図である。また、図５は、基板表面の表面粗さＲａが１００ｎｍの場合と１ｎｍの場合、それぞれについてトレンチ６を形成し、トレンチ６の内壁にゲート酸化膜７を形成して故障時間と故障率との関係について調べた結果を示している。この図に記載したように、基板表面の表面粗さＲａを１００ｎｍの場合のトレンチ６の側面の表面粗さＲａは約１００ｎｍとなり、その場合には故障時間が短いにもかかわらず高い故障率となった。これに対して、基板表面の表面粗さＲａを１ｎｍにした場合にはトレンチ６の側面の表面粗さＲａは約１０ｎｍとなり、その場合には故障時間が長くなり、３桁〜４桁高くなるまでゲート酸化膜７の寿命を向上できた。
【００３８】
このように、基板表面の平坦性とトレンチ６の側面の平坦性との間に相関があることを見出し、トレンチ６を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うようにしている。トレンチゲート構造の縦型ＭＯＳＦＥＴにおけるトレンチ形成工程の流れは、イオン注入によるｎ+型ソース領域４の形成、活性化アニール、トレンチ６の形成、ゲート酸化膜７の形成工程という順に行われるのが一般的であり、活性化アニール後にステップバンチングが発生する。また、ＳｉＣのエピタキシャル成長によってもステップバンチングが発生する。このようなステップバンチングが発生した後に、基板表面の平坦化工程を行うことなくトレンチ６を形成していることが、トレンチ６の側面の平坦性を低下させていると考えられる。このため、トレンチ６を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うことで、トレンチ６を形成した際に、トレンチ６の側面の平坦性を向上させることを可能としている。
【００３９】
〔図３（ｂ）に示す工程〕
必要に応じて、水素エッチングや犠牲酸化もしくはドライエッチングなどにより、トレンチ６の丸め処理を行ったのち、ゲート酸化膜形成工程やゲート電極形成工程を行う。例えば、熱酸化もしくはＣＶＤでゲート酸化膜７を形成したり、ゲート酸化膜７の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜７およびゲート電極８の形成工程を行う。
【００４０】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極８に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極９やゲート配線を形成する。さらに、ｎ+型基板１の裏面側にドレイン電極１１を形成する。これらソース電極９等やドレイン電極１１の形成順序は逆であっても良い。これにより、図１に示した縦型ＭＯＳＦＥＴが完成する。
【００４１】
以上説明したように、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法では、トレンチ６を形成する前に、基板表面の平坦性を向上するための平坦化工程を行うようにしている。このため、トレンチ６を形成した際に、トレンチ６の側面の平坦性を向上させることが可能となる。これにより、トレンチゲート構造の縦型ＭＯＳＦＥＴとしたときのチャネル移動度やゲート信頼性を向上させることが可能となる。
【００４２】
特に、本実施形態では、平坦化工程により、トレンチ６を形成する前に基板表面の平坦度について表面粗さＲａが１ｎｍ以下となるようにしていることから、トレンチ６の側面の表面粗さＲａを１０ｎｍ以下にすることができ、高いチャネル移動度やゲート信頼性を得ることが可能となる。
【００４３】
また、基板表面の表面粗さＲａが０．５ｎｍ以下、より好ましくは０．３ｎｍ以下となるまで平坦化工程を行うと良い。すなわち、ゲート酸化膜７の寿命のバラツキを抑制することで、より信頼性の高いＳｉＣ半導体装置とすることが可能になるが、このバラツキを±１％以下に抑えるためには、トレンチ６の側面の表面粗さＲａをゲート酸化膜７の膜厚の１％以下に抑えるのが望ましい。このため、ゲート酸化膜７の膜厚が１００ｎｍ程度とする場合には、トレンチ６の側面の表面粗さＲａが１ｎｍ以下となるようにするのが望ましく、これを実現するには平坦化時の基板表面の表面粗さＲａが０．５ｎｍ以下、より好ましくは０．３ｎｍ以下であれば良いことを確認している。したがって、基板表面の表面粗さＲａが０．５ｎｍ以下、より好ましくは０．３ｎｍ以下となるまで平坦化工程を行うことにより、ゲート酸化膜７の寿命のバラツキを抑制でき、より信頼性の高いＳｉＣ半導体装置とすることが可能になる
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＳｉＣ半導体装置の製造工程の一部を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４４】
図６は、本実施形態にかかる縦型ＭＯＳＦＥＴの製造工程を示した断面図である。この図を参照して、本実施形態にかかる縦型ＭＯＳＦＥＴの製造方法について説明する。
【００４５】
〔図６（ａ）に示す工程〕
第１実施形態で説明した図２（ａ）、（ｂ）に示す工程と同様の工程を行うことで、ｎ+型基板１の上にｎ-型ドリフト層２を形成すると共に、ｎ-型ドリフト層２の上にｐ型ベース層３を形成し、さらにｐ型ベース層３の所望位置にｐ+型コンタクト層５を形成する。
【００４６】
〔図６（ｂ）に示す工程〕
図２（ｃ）に示す工程と同様に、基板表面の平坦性を向上させるための平坦化工程を行う。具体的には、ｐ型ベース層３の表面を基板表面として、基板表面の表面粗さＲａが１ｎｍ以下となるように平坦化工程を行う。
【００４７】
〔図６（ｃ）に示す工程〕
図３（ａ）に示す工程と同様に、トレンチ６の形成予定領域において開口させたエッチングマスクを配置し、例えばＣＦ4＋Ｏ2やＣｌ2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ６を形成する。この後、エッチングマスクを除去する。このとき形成されるトレンチ６の側面は、トレンチ６を形成する前に基板表面の平坦化工程を行っていることから、平坦性が良好になる。
【００４８】
〔図７（ａ）に示す工程〕
トレンチ６内を埋め込むようにマスク３０を配置したのち、パターニングしてマスク３０をトレンチ６内にのみ残す。さらに、基板表面上にマスク３１を形成し、マスク３１のうちｎ+型ソース領域４の形成予定位置を開口させる。続いて、マスク３０、３１の上方からｎ型不純物（例えば窒素）のイオン注入を行うことにより、ｎ+型ソース領域４を形成する。そして、マスク３０、３１を除去した後、活性化アニール処理を行うことで注入されたイオンを活性化する。
【００４９】
〔図７（ｂ）に示す工程〕
図３（ｂ）に示す工程と同様に、必要に応じて、水素エッチングや犠牲酸化もしくはドライエッチングなどにより、トレンチ６の丸め処理を行ったのち、ゲート酸化膜形成工程やゲート電極形成工程を行う。
【００５０】
この後の工程に関しては、従来と同様であるため図示しないが、第１実施形態で説明したように、層間絶縁膜形成工程、ゲート配線およびソース電極形成工程、ドレイン電極形成工程を経て、図１と同様の構造のＳｉＣ半導体装置が完成する。
【００５１】
以上説明したように、本実施形態では、トレンチ６の形成後にｎ+型ソース領域４を形成するようにした。このように、トレンチ６の形成後にｎ+型ソース領域４を形成する場合にも、トレンチ６を形成する前に平坦化工程を行うことにより、トレンチ６の側面の平坦性を向上させることができる。これにより、トレンチゲート構造の縦型ＭＯＳＦＥＴとしたときのチャネル移動度やゲート信頼性を向上させることが可能となる。
【００５２】
（他の実施形態）
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００５３】
１            ｎ+型基板
２            ｎ-型ドリフト層
３            ｐ型ベース領域
４            ｎ+型ソース領域
５            ｐ+型コンタクト層
６            トレンチ
７            ゲート酸化膜
８            ゲート電極
９          ソース電極
１０          層間絶縁膜
１１          ドレイン電極
【図１】
0005884357.tif 000002
【図２】
0005884357.tif 000003
【図３】
0005884357.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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