(57)【特許請求の範囲】
【請求項１】
ソースが第二の電源端子に接続され、ゲートがドレインに接続されたＮＭＯＳトランジスタと、
ソースが前記ＮＭＯＳトランジスタのドレインに接続され、ドレインが第一の電源端子に接続され、ゲートが前記第二の電源端子に接続された、しきい値電圧が負の空乏型ＮＭＯＳトランジスタと、
ソースが前記第一の電源端子に接続され、ゲートが前記ＮＭＯＳトランジスタのドレインに接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに一端が接続され、他端が前記第二の電源端子に接続されたキャパシタと、
前記ＰＭＯＳトランジスタのドレインに入力端子が接続され、出力端子よりパワーオンリセット信号として出力する波形整形回路と、
を備えたパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ半導体集積回路のパワーオンリセット回路に関する。
【背景技術】
【０００２】
リセット端子を有しないＣＭＯＳ半導体集積回路では、電源が接続された際に内部のロジック回路やアナログ回路を初期化するパワーオンリセット回路が内蔵されている。
【０００３】
従来のパワーオンリセット回路について、図２を用いて説明する。
電源電圧が立ち上がると、容量１１１のカップリングにより、ノードＢの電圧も電源電圧になっていく。すると、インバータ１２１により、ノードＣの電圧はローレベルになる。ノードＣの電圧は、波形整形回路１０７によって波形整形され、ノードＤにローレベルのリセット信号を出力する。このリセット信号は、ノードＤに接続された回路を初期化する。また、ノードＣの電圧がローレベルになると、ＮＭＯＳトランジスタ１０３はオフする。
【０００４】
制御回路１００は入力端子がローレベルになると、出力端子にハイレベルの信号を出力する。ＮＭＯＳトランジスタ１０２は、ゲート電圧が高くなるのでオンし、容量１１１に蓄積された電荷が空乏型ＮＭＯＳトランジスタ１０１を介して放電される。ノードＢの電圧がインバータ１２１の反転電圧まで下がると、ノードＣの電圧はハイレベルになる。ノードＣの電圧は、波形整形回路１０７によって波形整形され、ノードＤのリセット信号は解除される。また、ノードＣの電圧がハイレベルになると、ＮＭＯＳトランジスタ１０３がオンして容量１１１を放電することで、ノードＢの電圧は接地電圧になる。
【０００５】
ここで、従来のパワーオンリセット回路は、ノードＣにプルダウン素子１２２が設けられているので、電源電圧の立ち上がり速度が遅い場合や電源電圧が接地電圧以外の電圧から立ち上げられる場合でも、ノードＣの電圧が不定になりにくい、という特徴がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５２７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のパワーオンリセット回路は、内部電圧が不定となる場合は正常に動作しないおそれがある。特に、電源電圧が負の状態から立ち上がった場合に、ノードＢは接地電圧を下回らないにもかかわらず、ノードＣは接地電圧を下回る。従って、その後波形整形回路の電源が立ち上がっても、波形整形回路はパワーオンリセット信号を出力することが出来ない。
【０００８】
本発明は上記課題を解決し、電源起動の状態にかかわらず、確実にパワーオンリセット信号を出力することが出来るパワーオンリセット回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のパワーオンリセット回路は、ソースが第二の電源端子に接続され、ゲートがドレインに接続されたＮＭＯＳトランジスタと、ソースが前記ＮＭＯＳトランジスタのドレインに接続され、ドレインが第一の電源端子に接続され、ゲートが前記第二の電源端子に接続された空乏型ＮＭＯＳトランジスタと、ソースが前記第一の電源端子に接続され、ゲートが前記ＮＭＯＳトランジスタのドレインに接続されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインに一端が接続され、他端が前記第二の電源端子に接続されたキャパシタと、前記ＰＭＯＳトランジスタのドレインに入力端子が接続され、出力端子よりパワーオンリセット信号として出力する波形整形回路とからなり、第一と第二の電源端子の間に充分な電位差がないときはＰＭＯＳトランジスタがカットオフ状態となっているが、前記電源端子の間に充分な電位差が生じるとＰＭＯＳトランジスタがオンし、前記キャパシタに充電され、その後波形整形回路によりパワーオンリセット信号が出力される。
【発明の効果】
【００１０】
本発明により、いかなる電源電圧からの立ち上がりにおいても確実なパワーオンリセット信号出力が実現される。
【図面の簡単な説明】
【００１１】
【図１】本発明のパワーオンリセット回路を示す回路図である。
【図２】従来のパワーオンリセット回路を示す回路図である。
【発明を実施するための形態】
【００１２】
図１は、本発明のパワーオンリセット回路を示す回路図である。
パワーオンリセット回路は、空乏型ＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４、ＰＭＯＳトランジスタ５、キャパシタ６、波形整形回路７および第一の電源端子１と第二の電源端子２で構成されている。
【００１３】
ＮＭＯＳトランジスタ４のソースは第二の電源端子２に接続され、ゲートはドレインに接続される。空乏型ＮＭＯＳトランジスタ３のドレインは第一の電源端子１に接続され、ソースはＮＭＯＳトランジスタ４のドレインに接続され、ゲートは第二の電源端子２に接続される。ＰＭＯＳトランジスタ５のソースは第一の電源端子１に接続され、ゲートはＮＭＯＳトランジスタ４のドレインに接続され、ドレインはキャパシタ６の一方の端子に接続される。キャパシタ６の他方の端子は第二の電源端子２に接続される。波形整形回路７の入力端子はＰＭＯＳトランジスタ５のドレインに接続され、パワーオンリセット信号８を出力する。
【００１４】
上記のように構成された本発明のパワーオンリセット回路は、以下のように動作して確実にパワーオンリセット信号を出力する。
第一の電源端子１と第二の電源端子２の間の電位差が空乏型ＮＭＯＳトランジスタ３のしきい値電圧の絶対値よりも小さいときは、空乏型ＮＭＯＳトランジスタ３がオン状態となり飽和結線されたＮＭＯＳトランジスタ４のドレイン電圧は第一の電源端子１と等しくなる。
【００１５】
電源電圧が上昇していくとＮＭＯＳトランジスタ４のドレイン電圧はＮＭＯＳトランジスタ４のしきい値電圧または空乏型ＮＭＯＳトランジスタ３のしきい値電圧の絶対値のいずれか小さい電圧まで上昇する。
【００１６】
ＮＭＯＳトランジスタ４のドレイン電圧は、ＰＭＯＳトランジスタのゲート電圧として入力されているため、ＰＭＯＳトランジスタ５は電源電圧が上昇して行くに従いカットオフ状態からオン状態へと遷移する。オン状態へ遷移したＰＭＯＳトランジスタ５は、キャパシタ６への充電を開始し、充分な電荷がキャパシタへ充電されると、波形整形回路７によりパワーオンリセット信号８が解除される。
【００１７】
第一の電源端子の電圧が第二の電源端子の電圧を下回った場合にも、空乏型ＮＭＯＳトランジスタ３がオン状態を維持するとともに、ＰＭＯＳトランジスタ５をオフ状態または寄生ダイオードにより第一の電源端子よりもやや高い電圧がキャパシタ６との間の端子に現れる。
【００１８】
その後、第一の電源端子と第二の電源端子の電位差がゼロとなり第一の電源端子の電圧が第二の電源端子よりも高くなっていく過程においては空乏型ＮＭＯＳトランジスタ３がオン状態である領域では飽和結線されたＮＭＯＳトランジスタ４のドレイン電圧は第一の電源端子の電圧と等しく、カットオフ状態となった後の動作については通常の電電立ち上がり動作と同様となる。
【００１９】
以上説明したように、本発明のパワーオンリセット回路によれば、電源起動の状態にかかわらず、確実にパワーオンリセット信号を出力することが出来る。
【符号の説明】
【００２０】
１    第一の電源端子
２    第二の電源端子
３    空乏型ＮＭＯＳトランジスタ
４    ＮＭＯＳトランジスタ
５    ＰＭＯＳトランジスタ
６    キャパシタ
７    波形整形回路
８    パワーオンリセット信号
【図１】
0005978084.tif 000002
【図２】
0005978084.tif 000003