(57)【特許請求の範囲】
【請求項１】
基板構造のフォトダイオードの形成される領域上に、酸化膜からなるパターニングされた第１ブロック層を形成するステップと、
少なくとも前記パターニングされた第１ブロック層上に感光膜物質からなる第１マスクを形成するステップと、
前記第１マスクをマスクとして第１イオン注入を行うステップと、
プラズマを用いて第１マスクを除去するステップと、
前記パターニングされた第１ブロック層をウエット処理除去するステップと、
前記基板構造のトランジスタ形成領域の上部にゲート構造を形成するステップと、
該ゲート構造の一側の前記基板構造に感光膜物質からなる第２マスクを用いた第２イオン注入を行い、フォトダイオードを形成するステップと、
該フォトダイオードの上部に酸化膜からなるパターニングされた第２ブロック層を形成するステップと、
少なくとも前記パターニングされた第２ブロック層上に感光膜物質からなる第３マスクを形成するステップと、
前記第３マスクをマスクとして前記トランジスタ領域に対して第３イオン注入を行うステップと、
プラズマを用いて第３マスクを除去するステップと、
前記ゲート構造の側壁と前記パターニングされた第２ブロック層の側壁にスペーサを形成するステップと、
該スペーサ及び感光膜物質からなるマスクパターンを第４マスクとして用いた第４イオン注入を行うステップと、
前記パターニングされた第２ブロック層をウエットエッチングで除去し、前記フォトダイオードの上部を露出させるステップと、
該露出した前記フォトダイオードの上部にバッファ膜を形成し、フォトダイオードに対して、第５イオン注入を行うステップと
をステップの順に行うことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
前記フォトダイオードの上部に、パターニングされた第２ブロック層を形成するステップは、
前記基板上にブロック層を形成し、
前記フォトダイオードを覆うために、前記ブロック層上にブロックマスクを形成し、
前記ブロックマスクを用いて前記ブロック層をエッチングし、前記フォトダイオードの上部に前記パターニングされたブロック層を残留させる
ことを含むものである請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項３】
前記パターニングされた第２ブロック層をウエットエッチングで除去するステップにおいて、前記ウェットエッチングがＢＯＥ又はＨＦ水溶液を用いて行われるものである請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項４】
前記第２ブロックを形成する酸化膜が化学気相蒸着法又は熱酸化法により形成されるものである請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記パターニングされた第２ブロック層が２０Å〜２０００Åの範囲の厚さで形成されている請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの製造方法に関し、特に、ＣＭＯＳイメージセンサの製造方
法に関する。
【背景技術】
【０００２】
一般的に、イメージセンサは、半導体物質が光に反応する性質を用いて映像情報を獲得
する装置であって、光の明るさや波長などの異なる被写体を感知する画素毎に異なる電気
的値を、信号処理の可能なレベルに切り換える装置を指す。
【０００３】
このようなイメージセンサには、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃ
ｅ）イメージセンサとＣＭＯＳイメージセンサとがある。イメージセンサは、外部の被写
体映像を撮像した光を吸収して光電荷を蓄積する受光素子として、フォトダイオードを用
いる。
【０００４】
図１は、従来技術に係るＣＭＯＳイメージセンサのフォトダイオードの部分を示す概略
図である。
【０００５】
高濃度のＰ型不純物がドープされたＰ型基板（Ｐ＋＋）１１Ａと、Ｐ型基板１１Ａ上に
低濃度のＰ型不純物がインサイチューでドープされてエピタキシャル成長したＰ型エピタ
キシャル層（Ｐ−エピタキシャル）１１Ｂとからなる基板１１のフォトダイオード領域内
に、深いＮ型領域（深いＮ−）１５が形成され、深いＮ型領域１５上にＰ０領域１６が形
成される。そして、フォトダイオード領域から離れた基板１１上にトランスファトランジ
スタＴＸのゲート酸化膜１３とゲート電極１４とが形成される。また、図中に参照符号を
付していないが、ゲート電極１４の側壁には、ＬＤＤスペーサが形成される。図中の参照
符号「１２」は、素子分離膜を表す。
【０００６】
光が入射すると、深いＮ型領域１５からなる部分とＰ型エピタキシャル層１１Ｂとから
なるＰＮ接合付近で光による電子−正孔対（Ｅｌｅｃｔｒｏｎ−Ｈｏｌｅ  ｐａｉｒ）が
発生し、このキャリアが、印加されたバイアスによってトランスファトランジスタＴＸに
移動して電流を発生させることにより、光エネルギーを電流に切り換える。
【０００７】
上記の深いＮ型領域１５とその下のＰ型エピタキシャル層１１ＢとからなるＰＮ接合部
分が、フォトダイオードになる。
【０００８】
また、フォトダイオードの最上部は、Ｐ型でドープ（Ｐ０領域１６）して、その下のフ
ォトダイオード領域とシリコン表面とを隔離させ、シリコン表面のシリコンダングリング
ボンドによる暗電流の流入を抑制する。Ｐ０領域１６は、ボロンイオン注入によって形成
される。
【０００９】
ところが、フォトダイオードの上部には、ウエハの製造工程において必要な各種のプラ
ズマ処理時に生じる損傷が存在し、暗電流の原因となる。また、フォトレジストを構成し
ている一部の重金属が後続の感光膜除去時に完全に除去されずにフォトダイオードの表面
に残り、これが後続の熱処理時に内部へ拡散してしまうと、暗電流の原因となる。しかし
、半導体製造工程におけるプラズマ損傷や感光膜除去工程による重金属汚染の根本的な除
去は困難である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり
、その目的は、暗電流の原因となるプラズマ損傷や感光膜除去工程による重金属汚染を防
止することのできるＣＭＯＳイメージセンサのフォトダイオードの製造方法を提供するこ
とにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明のＣＭＯＳイメージセンサの製造方法は、所定の工程
が完了した基板を用意するステップと、該基板のフォトダイオードの形成される領域の上
部にパターニングされたブロック（ｂｌｏｃｋｉｎｇ）層を形成するステップと、該パタ
ーニングされたブロック層を残した状態で、前記フォトダイオードの形成される領域を除
く残りの領域に対して、マスクを用いたイオン注入を行うステップと、前記マスクを除去
するステップとを含むことを特徴とする。
【００１２】
また、本発明のＣＭＯＳイメージセンサの製造方法は、基板構造のトランジスタ形成領
域の上部にゲート構造を形成するステップと、該ゲート構造の一側の前記基板構造にイオ
ン注入を行い、フォトダイオードを形成するステップと、該フォトダイオードの上部にパ
ターニングされたブロック層を形成するステップと、該パターニングされたブロック層を
残した状態で、前記トランジスタ形成領域に対して、マスクを用いたイオン注入を行うス
テップと、前記マスクを除去するステップとを含むことを特徴とする。
【００１３】
さらに、本発明のＣＭＯＳイメージセンサの製造方法は、基板構造のトランジスタ形成
領域の上部にゲート構造を形成するステップと、該ゲート構造の一側の前記基板構造に第
１マスクを用いた第１イオン注入を行い、フォトダイオードを形成するステップと、該フ
ォトダイオードの上部にパターニングされたブロック層を形成するステップと、該パター
ニングされたブロック層を残した状態で、前記トランジスタ形成領域に対して、第２マス
クを用いた第２イオン注入を行うステップと、前記ゲート構造の側壁にスペーサを形成す
るステップと、該スペーサ及びマスクパターンを第３マスクとして用いた第３イオン注入
を行うステップとを含むことを特徴とする。
【発明を実施するための最良の形態】
【００１４】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００１５】
本発明の実施形態は、暗電流の原因となるプラズマ損傷や感光膜除去時の重金属汚染を
防止するため、フォトダイオードの形成後にフォトダイオードの上部にブロック層を形成
する。
【００１６】
図２Ａないし図２Ｌは、本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を
示すための断面図である。
【００１７】
図２Ａに示すように、高濃度のＰ型不純物がドープされたＰ型基板（Ｐ＋＋）２１Ａと
、Ｐ型基板２１Ａ上に低濃度のＰ型不純物がインサイチューでドープされてエピタキシャ
ル成長したＰ型エピタキシャル層（Ｐ−エピタキシャル）２１Ｂとからなる基板２１に、
通常の方法により素子分離膜２２を形成する。例えば、素子分離膜２２は、ＳＴＩ（Ｓｈ
ａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法にて形成する。
【００１８】
次いで、基板２１の全面に化学気相蒸着（ＣＶＤ）法又は熱酸化法により第１ブロック
酸化膜２３を形成する。例えば、第１ブロック酸化膜２３は、化学気相蒸着法によりＴＥ
ＯＳで形成し、第１ブロック酸化膜２３の厚さは２０Å〜２０００Åの範囲とする。
【００１９】
図２Ｂに示すように、第１ブロック酸化膜２３上に感光膜を塗布し、露光及び現像によ
りパターニングを行い、第１ブロックマスク２４を形成した後、第１ブロックマスク２４
をエッチングバリアとして第１ブロック酸化膜２３をエッチングする。このとき、第１ブ
ロック酸化膜２３のエッチングは、プラズマを用いたドライエッチングではなく、ウェッ
トエッチングで行う。これにより、第１ブロック酸化膜２３のエッチング時に露出する基
板２１の表面のプラズマ損傷を防止する。好ましくは、第１ブロック酸化膜２３のウェッ
トエッチングは、ＢＯＥ又はＨＦ水溶液を用いて行う。第１ブロック酸化膜２３が除去さ
れる部分は、フォトダイオードを除く残りの領域（例えば、トランジスタ形成領域）であ
る。すなわち、フォトダイオードの形成される領域の上部にパターニングされた第１ブロ
ック酸化膜２３Ａを残留させる。
【００２０】
図２Ｃに示すように、第１ブロックマスク２４を除去する。このとき、第１ブロックマ
スク２４は、感光膜で形成されたものであるため、プラズマを用いて除去する。一方、除
去時にプラズマを用いるため、パターニングされた第１ブロック酸化膜２３のエッチング
後に露出していた基板２１の表面がプラズマ損傷を受ける。しかし、この部分は、フォト
ダイオードが形成される部分ではないため、除去時にプラズマを用いても構わない。
【００２１】
第１ブロックマスク２４を除去した後の結果をみると、基板２１のフォトダイオードの
形成される領域の上部にパターニングされた第１ブロック酸化膜２３Ａが残留することが
分かる。以下、残留するパターニングされた第１ブロック酸化膜２３Ａを、略称して「第
１ブロック層２３Ａ」とする。
【００２２】
図２Ｄに示すように、フォトダイオードの形成される領域の上部を第１ブロック層２３
Ａでブロックした後、後続のイオン注入を行う。
【００２３】
ここで、後続のイオン注入とは、素子分離膜２２の形成からゲート酸化膜の形成前まで
行われるイオン注入工程を指す。このようなイオン注入工程は、感光膜をマスクとして用
い、その種類は５〜８種類に及ぶ。これにより、図示してはいないが、図中の参照符号「
Ｍ１Ｘ」が表すように、複数回にわたって感光膜除去工程を行う。ここで、「Ｘ」は形成
及び除去される感光膜マスクの数を示す。このとき、感光膜の除去は一般的にプラズマを
用いて行うため、工程時に生じるプラズマ損傷がフォトダイオードの形成される領域に与
えられる。しかし、本発明のように、フォトダイオードの形成される領域の上部を酸化膜
からなる第１ブロック層２３Ａでブロックすれば、イオン注入時のプラズマ損傷を防止す
ることができる。
【００２４】
また、感光膜は、少量の重金属を含有しているが、本発明のように製造すれば、フォト
ダイオードの形成される領域が感光膜と直接接触しなくなるため、重金属の浸透を大きく
抑制することができる。
【００２５】
そのため、好ましくは、第１ブロック層２３Ａの厚さを２０Å〜２０００Åの範囲とす
ると、プラズマ損傷からフォトダイオードの形成される領域を保護することができる。
【００２６】
前述した複数回にわたるイオン注入工程が完了したら、図２Ｅに示すように、基板２１
上にゲート酸化によりゲート酸化膜２５を形成する。このとき、ゲート酸化膜２５の形成
前にはゲート酸化前洗浄を行うことが必須であるが、このようなゲート酸化前洗浄時にお
いて、第１ブロック層２３Ａも全て除去される。例えば、ゲート酸化前洗浄は、ＢＯＥ又
はＨＦ水溶液を用いて行うが、ＢＯＥ又はＨＦ水溶液により酸化膜物質の第１ブロック層
２３Ａは容易に除去される。さらに、ゲート酸化前洗浄がウェット処理で行われるため、
基板２１の表面のプラズマ損傷はない。
【００２７】
図２Ｆ及び図２Ｇに示すように、ゲート酸化膜２５上にゲート電極２６として用いられ
るポリシリコン膜を蒸着した後、ゲートパターニングを行い、ゲート電極２６を形成する
。これらの図においては、トランスファトランジスタＴＸのゲート電極２６のみを示して
いる。ここで、図中の参照符号「２５Ａ」は、パターニングされたゲート酸化膜を表す。
【００２８】
次いで、フォトダイオード形成領域に対して、深いＮ型領域（深いＮ−）２８とＰ０領
域（Ｐ０）２９とを形成するため、イオン注入を行う。
【００２９】
より詳しくは、まず、ゲート電極２６上に感光膜を塗布し、露光及び現像によりパター
ニングを行い、第１イオン注入マスク２７Ａを形成する（図２Ｆ参照）。このとき、第１
イオン注入マスク２７Ａにより開放される領域は、フォトダイオードの形成される領域で
ある。このために、第１イオン注入マスク２７Ａの一側面をゲート電極２６の中央付近に
整列することができ、他側面を素子分離膜２２のエッジからフォトダイオード形成領域側
に一部延長して整列することができる。続いて、通常のイオン注入法によりＮ型不純物の
イオン注入（深いＮ−注入）を行い、深いＮ型領域（深いＮ−）２８を形成する。
【００３０】
次に、図２Ｇに示すように、第１イオン注入マスク２７Ａを除去し、Ｐ０領域２９を形
成する。このとき、詳しくは、再び感光膜を塗布し、露光及び現像によりパターニングを
行い、第２イオン注入マスク２７Ｂを形成した後、Ｐ型不純物（例えば、ボロン）の第１
Ｐ０イオン注入（Ｐ０注入）を行う。
【００３１】
上記のような一連の不純物イオン注入により、フォトダイオード形成領域に深いＮ型領
域２８とＰ０領域２９とを形成して、フォトダイオードを完成させる。
【００３２】
周知のように、深いＮ型領域２８とその下のＰ型エピタキシャル層２１ＢとからなるＰ
Ｎ接合部分が、フォトダイオードになる。フォトダイオードの最上部にはＰ０領域２９が
形成され、その下のフォトダイオード領域とシリコン表面とを隔離させ、シリコン表面の
シリコンダングリングボンドによる暗電流の流入を抑制する。
【００３３】
図２Ｈに示すように、第２イオン注入マスク２７Ｂを除去する。このとき、第２イオン
注入マスク２７Ｂは、プラズマを用いて除去する。
【００３４】
次いで、ゲート電極２６を含む基板の全面に第２ブロック酸化膜３０を蒸着する。この
とき、第２ブロック酸化膜３０は、化学気相蒸着（ＣＶＤ）法又は熱酸化法を用いて２０
Å〜２０００Åの範囲の厚さに蒸着する。例えば、第２ブロック酸化膜３０は、化学気相
蒸着法によりＴＥＯＳで形成する。ここで、第２ブロック酸化膜３０も、プラズマ損傷を
防止するブロック層として用いられる。
【００３５】
続いて、第２ブロック酸化膜３０上に感光膜を塗布し、露光及び現像によりパターニン
グを行い、第２ブロックマスク３１を形成した後、第２ブロックマスク３１をエッチング
バリアとして第２ブロック酸化膜３０をエッチングする。このとき、第２ブロック酸化膜
３０のエッチングは、プラズマを用いたドライエッチングではなく、ウェットエッチング
で行う。これにより、第２ブロック酸化膜３０のエッチング時に露出する基板２１の表面
のプラズマ損傷を防止する。好ましくは、第２ブロック酸化膜３０のウェットエッチング
は、ＢＯＥ又はＨＦ水溶液を用いて行う。第２ブロック酸化膜３０が除去される部分は、
フォトダイオードを除く残りの領域である。すなわち、フォトダイオードの形成された領
域の上部にパターニングされた第２ブロック酸化膜３０Ａを残留させる。
【００３６】
図２Ｉに示すように、第２ブロックマスク３１を除去する。このとき、第２ブロックマ
スク３１が感光膜で形成したものであるため、プラズマを用いて除去する。一方、除去時
にプラズマを用いるため、第２ブロック酸化膜３０のエッチング後に露出していた基板２
１の表面がプラズマ損傷を受ける。しかし、この部分は、フォトダイオードの形成された
部分ではないため、除去時にプラズマを用いても構わない。
【００３７】
第２ブロックマスク３１を除去した後の結果をみると、基板２１のフォトダイオードの
形成された領域の上部にパターニングされた第２ブロック酸化膜３０Ａが残留することが
分かる。以下、残留するパターニングされた第２ブロック酸化膜３０Ａを、略称して「第
２ブロック層３０Ａ」とする。
【００３８】
図２Ｊに示すように、フォトダイオードの形成された領域の上部を第２ブロック層３０
Ａでブロックした後、後続のイオン注入を行う。ここで、後続のイオン注入とは、ゲート
パターニングの後にもフォトダイオードを除く残りのトランジスタ形成領域に感光膜をマ
スクとして用いて、７〜１０回程度イオン注入（例えば、ＬＤＤイオン注入）を行うこと
を意味する。これにより、図示してはいないが、図中の参照符号「Ｍ２Ｙ」が表すように
、複数回にわたって感光膜除去工程を行う。ここで、「Ｙ」は形成及び除去される感光膜
マスクの数を示す。このとき、感光膜除去工程は一般的にプラズマを用いるため、工程時
に生じるプラズマ損傷がフォトダイオードの形成された領域に与えられる。しかし、本発
明のように、フォトダイオードの形成された領域の上部を酸化膜からなる第２ブロック層
３０Ａでブロックすれば、イオン注入時のプラズマ損傷を防止することができる。
【００３９】
また、感光膜は、少量の重金属を含有しているが、本発明のように製造すれば、フォト
ダイオードの形成された領域が感光膜と直接接触しなくなるため、重金属の浸透を大きく
抑制することができる。
【００４０】
図２Ｋに示すように、第２ブロック層３０Ａを残留させた状態で、通常のＬＤＤスペー
サ３２を形成する工程を行う。すなわち、第２ブロック層３０Ａを含む全面にスペーサ絶
縁膜を蒸着した後、スペーサエッチングを行い、ＬＤＤスペーサ３２を形成する。このと
き、ＬＤＤスペーサ３２は、ゲート電極２６の側壁に形成され、ＴＥＯＳ３２Ａと窒化膜
３２Ｂとの二重構造となる。一方、第２ブロック層３０Ａの両端側壁と、ゲート電極２６
の一側壁に形成された第２ブロック層３０Ａの側壁にも、ＴＥＯＳ３２Ａと窒化膜３２Ｂ
との二重構造を形成することができる。
【００４１】
前述したスペーサエッチングは、通常、プラズマを用いたドライエッチングで行うが、
スペーサエッチング時に多量のプラズマ損傷がフォトダイオードの上部に与えられても、
第２ブロック層３０Ａがこれを全てブロックする。
【００４２】
次に、通常よく知られているソース及びドレインイオン注入を、ＬＤＤスペーサ３２と
感光膜とをマスクとして用いて行う。
【００４３】
一方、最初に実施したＰ０領域２９を形成する第１Ｐ０イオン注入のほか、付加的にＬ
ＤＤスペーサの形成後、第２Ｐ０イオン注入を行わなければならない場合は、図２Ｌのよ
うな方法を適用する。
【００４４】
同図に示すように、通常のソース及びドレインイオン注入を行った後、第２Ｐ０イオン
注入を行うために、まず、第２ブロック層３０Ａをウェットエッチングにより除去する。
【００４５】
ここで、ウェットエッチングは、ＢＯＥ又はＨＦ水溶液を用いて行う。このとき、ＬＤ
Ｄスペーサ３２において第２ブロック層３０Ａと同じように、酸化膜物質のＴＥＯＳ３２
Ａの一部がエッチングされることがある。図中の参照符号「３２Ｃ」は、残留するＴＥＯ
Ｓを表し、参照符号「３２Ｄ」は、残留するＬＤＤスペーサを表す。また、第２ブロック
層３０Ａは、少なくともフォトダイオードの上部が完全に露出するまで除去し、フォトダ
イオードエッジ上のゲート電極２６の一側壁には、残留する第２ブロック層３２Ｂの一部
が存在することがある。
【００４６】
前述のように、第２ブロック層３０Ａを除去する理由は、第２ブロック層３０Ａが非常
に厚いことから、それを予め除去することにより、後続の第２Ｐ０イオン注入を円滑に行
うためである。
【００４７】
続いて、第２Ｐ０イオン注入を行う。このとき、第２Ｐ０イオン注入時、イオン注入に
よる基板２１の表面の損傷を防止するため、バッファ酸化膜を５０Å〜２００Åの範囲の
薄い厚さに予め形成することもできる。
【００４８】
上述した実施形態によると、本発明は、第１ブロック層及び第２ブロック層を用いて、
フォトダイオードの形成前及びフォトダイオードの形成後に行われるイオン注入及び感光
膜除去工程によって生じるプラズマ損傷及び重金属汚染を根本的に防止することができる
。さらに、ブロック層は、後続のプラズマを用いたドライエッチング時におけるプラズマ
損傷も防止する。
【００４９】
本発明は、ブロック層を用いて、フォトダイオードの形成前及びフォトダイオードの形
成後に伴うプラズマ損傷及び感光膜除去時の重金属汚染からフォトダイオードをブロック
することにより、暗電流の原因を根本的に遮断することができるという効果がある。
【００５０】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思
想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲
に属する。
【図面の簡単な説明】
【００５１】
【図１】従来技術に係るＣＭＯＳイメージセンサの構造を示す図である。
【図２Ａ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｂ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｃ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｄ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｅ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｆ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｇ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｈ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｉ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｊ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｋ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【図２Ｌ】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示すための断面図である。
【符号の説明】
【００５２】
２１      基板
２２      素子分離膜
２３Ａ    第１ブロック層
２５Ａ    ゲート酸化膜
２６      ゲート電極
２８      深いＮ型領域
２９      Ｐ０領域
３０Ａ    第２ブロック層
３２      ＬＤＤスペーサ
【図１】
0005976500.tif 000002
【図２Ａ】
0005976500.tif 000003
【図２Ｂ】
0005976500.tif 000004
【図２Ｃ】
0005976500.tif 000005
【図２Ｄ】
0005976500.tif 000006
【図２Ｅ】
0005976500.tif 000007
【図２Ｆ】
0005976500.tif 000008
【図２Ｇ】
0005976500.tif 000009
【図２Ｈ】
0005976500.tif 000010
【図２Ｉ】
0005976500.tif 000011
【図２Ｊ】
0005976500.tif 000012
【図２Ｋ】
0005976500.tif 000013
【図２Ｌ】
0005976500.tif 000014