(57)【特許請求の範囲】
【請求項１】
複数のグローバルブロックを含み、１つのグローバルブロックが複数のブロックを含み、１つのブロックが複数のＮＡＮＤ型のストリングを含み、複数のグローバルブロックの各々がそれぞれウエル内に形成される、メモリアレイと、
複数のグローバルブロックの中のいずれかのグローバルブロックを選択するグローバルブロック選択手段と、
前記グローバルブロック選択手段によって選択されたグローバルブロック内の複数のブロックの中からブロックを選択するブロック選択手段と、
前記ブロック選択手段によって選択されたブロックを消去する消去手段とを有し、
前記消去手段は、選択されたグローバルブロックのウエルに消去電圧を印加し、かつ選択されたブロックのワード線に基準電圧を印加し、
さらに前記消去手段は、一方のウエルのブロックについて消去を行った後に他方のウエルのブロックについて消去を行う場合、一方のウエルに蓄積された電荷を他方のウエルに供給する、不揮発性半導体記憶装置。
【請求項２】
前記消去手段は、前記一方のウエルと前記他方のウエルとが隣接する関係にあるか否かを判定し、隣接する関係にあると判定したとき、前記一方のウエルの電荷を前記他方のウエルに放電させる、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記一方のウエルと前記他方のウエルとは、予め決められた関係にある、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリアレイが複数のメモリプレーンを含み、各メモリプレーンが複数のグローバルブロックを含むとき、前記一方のウエルと前記他方のウエルは、同一のメモリプレーン内にある、請求項１ないし３いずれか１つ記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリアレイが複数のメモリプレーンを含み、各メモリプレーンが複数のグローバルブロックを含むとき、前記一方のウエルと前記他方のウエルは、異なるメモリプレーン内にある、請求項１ないし３いずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記一方のウエルと前記他方のウエルは、異なるメモリプレーンの同一位置にある、請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記消去手段は、前記一方のウエルと前記他方のウエルの同一位置にあるブロックを消去する、請求項５または６に記載の不揮発性半導体記憶装置。
【請求項８】
前記消去手段は、複数のウエルの選択されたウエル間を接続するトランジスタを含み、前記消去手段は、前記トランジスタを導通させることで前記一方のウエルの電荷を前記他方のウエルに放電させる、請求項１ないし６いずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記一方のウエルは、消去電圧から正の電圧にまで放電され、前記他方のウエルは、前記正の電圧から電荷共有により昇圧される、請求項１ないし８いずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
複数のウエルを含み、各ウエルにＮＡＮＤ型のストリングセルを含むブロックが形成されたメモリアレイと、
ブロックを選択するブロック選択手段と、
選択されたブロックを消去する消去手段とを有し、
前記消去手段は、選択されたブロックのウエルに消去電圧を印加し、かつ選択されたブロックのワード線に基準電圧を印加し、
さらに前記消去手段は、一方のウエルのブロックについて消去を行った後に他方のウエルのブロックについて消去を行う場合、一方のウエルに前記消去電圧により蓄積された電荷を他方のウエルに供給する、不揮発性半導体記憶装置。
【請求項１１】
複数のウエルを含み、各ウエルにＮＡＮＤ型のストリングセルを含むブロックが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
一方のウエルに消去電圧を印加して選択ブロックの消去を行うステップと、
前記一方のウエルに前記消去電圧により蓄積された電荷を他方のウエルに供給するステップと、
前記他方のウエルに消去電圧を印加して選択ブロックの消去を行うステップと、
を有する消去方法。
【請求項１２】
消去方法はさらに、前記一方のウエルと前記他方のウエルとが隣接する関係にあるか否かを判定するステップを含み、隣接する関係にあると判定された場合に、前記一方のウエルと前記他方のウエルとを電気的に結合する、請求項１１に記載の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型のストリングを有する記憶装置の消去方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、ストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリはさらに、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。
【０００３】
ＮＡＮＤ型のフラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したブロックを複数配置したメモリアレイを備えている。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを含んで構成され、一方の端部は、ビット線側選択トランジスタを介してビット線に接続され、他方の端部は、ソース線側選択トランジスタを介してソース線に接続される。
【０００４】
ＮＡＮＤ型フラッシュメモリでは、データ消去がブロック単位で行われる。このとき、選択されたブロックのワード線を０ＶまたはＰウエルより低い電圧にし、メモリセルアレイを形成するＰウエルに短冊型の正電圧の消去パルスを印加し、消去パルスを印加した後、Ｐウエルの電位が０Ｖに戻される。消去後に、ベリファイ読み出しにより、選択ブロック内のメモリセルの閾値が或る値以下に成っているか判定する。ブロック内の全セルの閾値が或る値以下であれば、消去動作は完了するが、一部のセルの閾値が或る値以上で有れば、再度、消去パルスＰＳを印加し、再度ベリファイ読み出しを行う（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−０２７９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
今後、ＩｏＴ（Internet of Things）等が普及するにつれ、電子機器の電力消費の抑制や、電子機器間の高速データ通信の必要性が生じる。これに伴い、電子機器に搭載されるフラッシュメモリにも、低消費電力化がさらに求められる。
【０００７】
本発明は、低消費電力化を図る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置は、複数のグローバルブロックを含み、１つのグローバルブロックが複数のブロックを含み、１つのブロックが複数のＮＡＮＤ型のストリングを含み、複数のグローバルブロックの各々がそれぞれウエル内に形成される、メモリアレイと、複数のグローバルブロックの中のいずれかのグローバルブロックを選択するグローバルブロック選択手段と、前記グローバルブロック選択手段によって選択されたグローバルブロック内の複数のブロックの中からブロックを選択するブロック選択手段と、前記ブロック選択手段によって選択されたブロックを消去する消去手段とを有し、前記消去手段は、選択されたグローバルブロックのウエルに消去電圧を印加し、かつ選択されたブロックのワード線に基準電圧を印加し、さらに前記消去手段は、一方のウエルのブロックについて消去を行った後に他方のウエルのブロックについて消去を行う場合、一方のウエルに蓄積された電荷を他方のウエルに供給する。
【０００９】
好ましくは前記消去手段は、前記一方のウエルと前記他方のウエルとが隣接する関係にあるか否かを判定し、隣接する関係にあると判定したとき、前記一方のウエルの電荷を前記他方のウエルに放電させる。好ましくは前記一方のウエルと前記他方のウエルとは、予め決められた関係にある。好ましくは前記メモリアレイが複数のメモリプレーンを含み、各メモリプレーンが複数のグローバルブロックを含むとき、前記一方のウエルと前記他方のウエルは、同一のメモリプレーン内にある。好ましくは前記メモリアレイが複数のメモリプレーンを含み、各メモリプレーンが複数のグローバルブロックを含むとき、前記一方のウエルと前記他方のウエルは、異なるメモリプレーン内にある。好ましくは前記一方のウエルと前記他方のウエルは、異なるメモリプレーンの同一位置にある。好ましくは前記消去手段は、前記一方のウエルと前記他方のウエルの同一位置にあるブロックを消去する。好ましくは前記消去手段は、複数のウエルの選択されたウエル間を接続するトランジスタを含み、前記消去手段は、前記トランジスタを導通させることで前記一方のウエルの電荷を前記他方のウエルに放電させる。好ましくは前記一方のウエルは、消去電圧から正の電圧にまで放電され、前記他方のウエルは、前記正の電圧から電荷共有により昇圧される。
【００１０】
本発明に係る不揮発性半導体記憶装置は、複数のウエルを含み、各ウエルにＮＡＮＤ型のストリングセルを含むブロックが形成されたメモリアレイと、ブロックを選択するブロック選択手段と、選択されたブロックを消去する消去手段とを有し、前記消去手段は、選択されたブロックのウエルに消去電圧を印加し、かつ選択されたブロックのワード線に基準電圧を印加し、さらに前記消去手段は、一方のウエルのブロックについて消去を行った後に他方のウエルのブロックについて消去を行う場合、一方のウエルに前記消去電圧により蓄積された電荷を他方のウエルに供給する。
【００１１】
本発明に係る消去方法は、複数のウエルを含み、各ウエルにＮＡＮＤ型のストリングセルを含むブロックが形成されたメモリアレイを有する不揮発性半導体記憶装置のものであって、一方のウエルに消去電圧を印加して選択ブロックの消去を行うステップと、前記一方のウエルに前記消去電圧により蓄積された電荷を他方のウエルに供給するステップと、前記他方のウエルに消去電圧を印加して選択ブロックの消去を行うステップと、を有する。好ましくは消去方法はさらに、前記一方のウエルと前記他方のウエルとが隣接する関係にあるか否かを判定するステップを含み、隣接する関係にあると判定された場合に、前記一方のウエルと前記他方のウエルとを電気的に結合する。
【発明の効果】
【００１２】
本発明によれば、一方のウエルのブロックについて消去をした後に他方のウエルのブロックについて消去を行う場合、一方のウエルに消去電圧により蓄積された電荷を他方のウエルに供給するようにしたので、一方のウエルに印加した消去電圧を他方のウエルに有効に活用することができ、それ故、消費電力の削減を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例に係るフラッシュメモリの概略構成を示す図である。
【図２】本実施例のメモリアレイの全体構成を示す図である。
【図３】メモリセルの等価回路図である。
【図４】本実施例に係るメモリアレイのグローバルブロックの概略構成を示す図である。
【図５】本実施例に係るグローバルブロック内に形成されたスイッチ回路部の回路構成を示す図である。
【図６】図６（Ａ）は、本実施例に係るグローバルブロックの概略構成を示す断面図、図６（Ｂ）は、ローカルビット線とブロックとの接続関係を示す断面図である。
【図７】図７（Ａ）は、本実施例の行デコーダによるグローバルブロックの選択の構成例を示す図、図７（Ｂ）は、本実施例の行デコーダによるブロックの選択の構成例を示す図である。
【図８】本実施例によるフラッシュメモリのメモリプレーンの各Ｐウエルと内部電圧発生回路との接続関係を模式的に示す図である。
【図８Ａ】本実施例によるフラッシュメモリのメモリプレーンの各Ｐウエルと内部電圧発生回路との他の接続関係を模式的に示す図である。
【図９】本実施例によるフラッシュメモリの消去時のバイアス条件を示すテーブルである。
【図１０】本実施例によるフラッシュメモリの消去動作の一例を示すフローである。
【図１０Ａ】本実施例によるフラッシュメモリの消去動作の他の一例を示すフローである。
【図１１】本実施例によるフラッシュメモリの消去動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
【００１５】
図１は、本発明の実施例に係るＮＡＮＤ型のフラッシュメモリの構成を示すブロック図である。本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、…Ｃｎを供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきグローバルブロック、ブロック、ワード線等の選択を行う行デコーダ１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
【００１６】
図２に、メモリアレイ１１０の詳細を示す。本実施例のメモリアレイ１１０は、２つのメモリバンクまたはメモリプレーン１１０Ａ、１１０Ｂに分割される。メモリプレーン１１０Ａは、行駆動回路２００Ａに結合され、メモリプレーン１１０Ｂは、行駆動回路２００Ｂに結合され、行デコーダ１６０は、２つのメモリプレーン１１０Ａ、１１０Ｂに共通に結合される。また、図に示す例では、メモリプレーン１００Ａの上端側にページバッファ／センス回路１７０Ａが配置され、メモリバンク１１０Ｂの上端側に、ページバッファ／センス回路１７０Ｂが配置されるが、ページバッファ／センス回路１７０Ａ、１７０Ｂは、メモリプレーン１１０Ａ、１１０Ｂの下端側に配置されてもよい。
【００１７】
メモリプレーン１１０Ａは、列方向に配置された複数のグローバルブロックGBLKを含み、同様に、メモリプレーン１１０Ｂも、列方向に配置された複数のグローバルブロックGBLKを含む。１つのグローバルブロックGBLKはさらに複数のブロックを含む。図示する例では、１つのメモリプレーン１１０Ａ（１１０Ｂ）は、列方向に８つのグローバルブロックGBLKを含み、１つのグローバルブロックGBLKはさらに１２８個のブロックBLKを含む。
【００１８】
１つのブロックBLKには、図３に示すように、複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、複数の直列接続されたメモリセルと、メモリセルの一方の端部に接続されたソース線側選択トランジスタと、メモリセルの他方の端部に接続されたビット線側選択トランジスタとを有する。図に示す例では、１つのＮＡＮＤストリングは、直列に接続された６４個のメモリセルを含む。すなわち、１つのブロックは、６４ページ×ｐビットを含む。
【００１９】
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。
【００２０】
図４は、グローバルブロックの概略構成を示す平面図である。上記したように、１つのメモリプレーン１１０Ａ（１１０Ｂ）は、列方向に配列された８個のグローバルブロックG_BLK1〜G_BLK8を含む。１つのグローバルブロックは、列方向に配列された１２８個のブロックに加えて、第１スイッチ回路部２２０と第２スイッチ回路部２３０を含む。第１スイッチ回路部２２０は、グローバルブロックの上端側に配置され、第２スイッチ回路部２３０は、その下端側に配置され、第１スイッチ回路部２２０と第２スイッチ回路部２３０との間に１２８このブロックが配置される。複数のグローバルブロックG_BLK1〜G_BLK8上方には、ｎビットのグローバルビット線GBLが形成され、グローバルビット線GBL1〜GBLnの各々は、８個のグローバルブロックG_BLK1〜G_BLK8に共通であり、かつ各グローバルブロックの第１スイッチ回路部２２０および第２スイッチ回路部２３０にコンタクトを介して電気的に接続される。
【００２１】
次に、第１スイッチ回路部２２０および第２スイッチ回路部２３０の詳細を図５に示す。同図は、一部の構成として、ｉ番目のグローバルブロックG_BLKiと、その上方を延在するｉ番目のグローバルビット線GBLiと、ｉ＋１番目のグローバルビット線GBLi+1を例示している。グローバルビット線GBLiに関連する構成と、グローバルビット線GBLi+1に関連する構成は、同一であるので、以下では、グローバルビット線GBLiについて説明する。
【００２２】
グローバルブロックG_BLKiは、列方向に１２８個のブロックを含み、１つのブロックは、図３に示すように、６４WL×ｐビットのメモリセルを含み、１つのワード線WLに偶数と奇数の２ページが割り当てられるため、１つのブロックは１２８ページを有することになる。各ブロックの各ＮＡＮＤストリングは、列方向に延びる各ローカルビットLBLを介して結合される。１つのローカルビット線LBLは、１２８個のブロックに共通である。ここで、ローカルビット線を偶数と奇数で区別する場合には、偶数ローカルビット線をLBL_e、奇数ローカルビット線をLBL_oで表す。
【００２３】
本例では、１つのグローバルビット線GBLiは、２本の偶数ローカルビット線LBL_eと２本の奇数ローカルビット線LBL_oに選択的に接続され、言い換えれば、１つのグローバルビット線は、４本のローカルビット線によって共有される。各グローバルビット線GBLには、ページバッファ／センス回路１７０が接続される。例えば、グローバルビット線GBLがｎ本であるとき、ｎ個のページバッファ／センス回路１７０がグローバルビット線GBLに接続される。ここには図示しないが、１つのページバッファ／センス回路１７０は、１つのグローバルビット線GBLによって共有されるローカルビット線の数（図５の例では、４つ）に対応するラッチ回路を備え、４つのラッチ回路は、４つのローカルビット線LBLを介してメモリセルから読み出されたデータをそれぞれ保持し、あるいは４つのローカルビット線LBLを介してメモリセルにプログラムすべきデータをそれぞれ保持する。
【００２４】
第１スイッチ回路部２２０は、Ｎチャンネル型のＭＯＳトランジスタQe、Qe1、Qe2、Qvoを含む。トランジスタQeは、グローバルビット線GBLiと偶数ローカルビット線LBL_e1、LBL_e2との間に接続され、そのゲートには選択線SEL_LBLeが接続され、トランジスタQeは、偶数ローカルビット線線LBL_e1、LBL_e2を共通に選択する。トランジスタQe1は、ローカルビット線LBL_e1とトランジスタQeとの間に直列に接続され、そのゲートには選択線SEL_e1が接続され、トランジスタQe1は、偶数ローカルビット線線LBL_e1を選択する。トランジスタQe2は、ローカルビット線LBL_e2とトランジスタQeとの間に直列に接続され、そのゲートには選択線SEL_e2が接続される。トランジスタQe2は、偶数ローカルビット線線LBL_e2を選択する。トランジスタQvoは、仮想電源線VIR_oと奇数ローカルビット線LBL_o1、LBL_o2との間に接続され、それらのゲートには選択線SEL_VIRoが共通に接続される。トランジスタQvoは、奇数ローカルビット線LBL_o1、LBL_o2に動作状態に応じたバイアス電圧を共通に供給する。
【００２５】
第２スイッチ回路部２３０は、Ｎチャンネル型のＭＯＳトランジスタQo、Qo1、Qo2、Qveを含む。トランジスタQoは、グローバルビット線GBLiと奇数ローカルビット線LBL_o1、LBL_o2との間に接続され、そのゲートには選択線SEL_LBLoが接続され、トランジスタQoは、奇数ローカルビット線LBL_o1、LBL_o2を共通に選択する。トランジスタQo1は、ローカルビット線LBL_o1とトランジスタQoとの間に直列に接続され、そのゲートには選択線SEL_o1が接続され、トランジスタQo1は、奇数ローカルビット線線LBL_o1を選択する。トランジスタQo2は、ローカルビット線LBL_o2とトランジスタQoとの間に直列に接続され、そのゲートには選択線SEL_o2が接続される。トランジスタQo2は、奇数ローカルビット線線LBL_o2を選択する。トランジスタQvoは、仮想電源線VIR_eと偶数ローカルビット線LBL_e1、LBL_e2との間に接続され、それらのゲートには選択線SEL_VIReが共通に接続される。トランジスタQveは、偶数ローカルビット線LBL_e1、LBL_e2に動作状態に応じたバイアス電圧を共通に供給する。
【００２６】
図６は、グローバルブロックの概略断面図である。１つの例では、Ｐ型のシリコン基板３００内にＮウエル３１０が形成され、Ｎウエル３１０内にＰウエル３２０が形成される。さらにＰ型の基板３００内には、Ｐウエル３２０とは分離したＰウエル３２２、３２４が形成される。Ｐウエル３２０には、１つのグローバルブロックG_BLKiの主要部が形成される。Ｐウエル３２０と分離されたＰウエル３２２には、第１スイッチ回路部２２０のトランジスタQeが形成され、Ｐウエル３２４には、第２スイッチ回路部２３０のトランジスタQoが形成される。好ましい態様では、Ｐウエル３２０に形成される各ブロックのメモリセル、第１スイッチ回路部２２０、および第２スイッチ回路部２３０の各トランジスタは、同一の製造プロセスを用いて形成することができる。それ故、第１スイッチ回路部２２０および第２スイッチ回路部２３０のトランジスタをメモリセルと同様に微細に加工することができる。一方、Ｐウエル３２２、３２４に形成されるトランジスタQe、Qoは、１つのグローバルビット線と４本のローカルビット線との間に結合され、このトランジスタQe、Qvは、消去動作時にグローバルブロックのＰウエル３２０が高電圧状態になったときに、グローバルビット線GBLが高電圧にならないように遮断される。
【００２７】
また、Ｐウエル３２０には、コンタクト用のｐ＋拡散領域３３０が形成され、Ｎウエル３１０には、ｎ＋拡散領域３４０が形成され、これら２つの拡散領域３３０、３４０は、Ｎウエル／Ｐウエルの共通のコンタクトライン３５０に接続される。後述するように、選択されたブロックの消去を行うとき、内部電圧発生回路１９０によって発生された消去電圧Versまたは消去パルスが共通のコンタクトライン３５０を介してＰウエル３２０およびＮウエル３１０に印加される。なお、Ｐウエル３２２、３２４の不純物濃度は、Ｐウエル３２０の不純物濃度と同じであってもよいし、必要に応じてそれと異なるものであってもよい。
【００２８】
ローカルビット線LBLは、図６（Ｂ）に示すように各ブロックのビット線側選択トランジスタのドレインに接続され、このローカルビット線LBLは、例えば、１層目の金属ライン（Ｍ０）から構成される。共通のコンタクトライン３５０は、例えば１層目の金属ラインから構成される。第１スイッチ回路部２２０’とトランジスタQeとの間の相互接続、および第２スイッチ回路部２３０’とトランジスタQoとの間の相互接続は、例えば２層目の金属ラインＬ１、Ｌ２から構成される。仮想電源線VIR_o、VIR_eは、相互接続Ｌ１、Ｌ２と同様に、例えば、２層目の金属ライン（Ｍ１）から構成される。グローバルビット線GBLiは、例えば、３層目の金属ライン（Ｍ２）から構成される。特に、グローバルビット線GBLiを構成する金属ラインは、できるだけ抵抗が小さいものが望ましく、かつ隣接するグローバルビット線間の容量を小さくすることが望ましい。
【００２９】
図７（Ａ）は、グローバルブロックGBLiを選択するための行駆動回路２００の構成例を示している。行駆動回路２００は、各グローバルブロックの選択線SEL_LBLe、SEL_LBLoに接続された一対のＮ型のグローバルブロック選択トランジスタQ_GBe、Q_Gboを８組を含む。各組のグローバルブロック選択トランジスタQ_GBe、Q_Gboのゲートには、グローバルブロックを選択するための選択線G_SEL1、G_SEL2、…G_SEL8が行デコーダ１６０から供給される。行デコーダ１６０は、行アドレスＡｘに基づき、選択線G_SEL1、G_SEL2、…G_SEL8のいずれか１つをＨレベルにし（グローバルブロック選択トランジスタを導通）、それ以外をＬレベルにし（グローバルブロック選択トランジスタを非導通）、選択されたグローバルブロックの選択線SEL_LBLe、SEL_LBLoを行駆動回路２００の電圧供給部２１０に電気的に結合させる。電圧供給部２１０は、選択されたグローバルブロックの選択線SEL_LBLe、SEL_LBLoに動作状態に応じた電圧を供給する。
【００３０】
図７（Ｂ）は、グローバルブロック内のブロックを選択するための行駆動回路２００の構成例を示している。行駆動回路２００は、１２８組のＮＡＮＤゲート２１２、インバータ２１４およびレベルシフタ２１６を含む。ＮＡＮＤゲート２１２には、行デコーダ１６０からブロックを選択するための７本のデコード信号DEC1、DEC2、…DEC7が行デコーダ１６０から入力され、いずれか１つのＮＡＮＤゲート２１２の出力がＬレベルになる。ＮＡＮＤゲート２１２の出力は、インバータ２１４を介してレベルシフタ２１６をイネーブルし、ブロック選択線SEL_B0、SEL_B1、SEL_B2、…SEL_B127のいずれか１つがＨレベルに駆動される。ここには図示しないが、各ブロックは、Ｎ型のブロック選択トランジスタを含み、各ブロック選択トランジスタのゲートには、ブロックブロック選択線SEL_B0、SEL_B1、SEL_B2、…SEL_B127が接続される。また、行駆動回路２００は、図４に示す選択ゲート線SGS、DSG、ワード線W1〜WL64、ソース線SL、選択線SEL_e1、SEL_e2、SEL_VIRe、VIR_e、SEL_o1、SEL_o2、SEL_LBLo、仮想電源線VIR_o、SEL_VIRoに、動作状態に応じた電圧を供給する。
【００３１】
次に、メモリプレーンの各グローバルブロックへの消去電圧の供給について説明する。図８は、メモリプレーン１１０Ａの８つのグローバルブロックにそれぞれ対応する８つのＰウエル１〜Ｐウエル−８と、メモリプレーン１１０Ｂの８つのグローバルブロックにそれぞれ対応する８つのＰウエル−１〜Ｐウエル−８と、内部電圧発生回路１９０からの消去ラインとの間の接続関係を示している。
【００３２】
メモリプレーン１１０Ａには、８つのグローバルブロックA_G_BLK1、A_G_BLK2、…A_G_BLK7、A_G_BLK8が形成され、メモリプレーン１１０Ｂには、８つのグローバルブロックB_G_BLK1、B_G_BLK2、…B_G_BLK7、B_G_BLK8が形成される。１つのグローバルブロックは、図６（Ａ）に示したように１つのＰウエルを含み、１つのＰウエルには、１２８個のブロックが形成される。また、Ｐウエル３２０には、図６（Ａ）に示したように、コンタクトライン３５０が接続され、コンタクトライン３５０には、内部電圧発生回路１９０で発生された消去電圧Versが印加される。
【００３３】
メモリプレーン１１０ＡのＰウエル−１〜Ｐウエル−８の各コンタクトライン３５０は、選択トランジスタSEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8を介して消去ラインEL_Aに接続され、消去ラインEL_Aは、メモリプレーン選択用のトランジスタSEL_APを介して内部電圧発生回路１９０に接続される。同様に、メモリプレーン１１０ＢのＰウエル−１〜Ｐウエル−８の各コンタクトライン３５０は、選択トランジスタSEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8を介して消去ラインEL_Bに接続され、消去ラインEL_Bは、メモリプレーン選択用のトランジスタSEL_BPを介して内部電圧発生回路１９０に接続される。
【００３４】
選択トランジスタSEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8のゲートには、図７（Ａ）に示す行駆動回路２００によって生成されたグローバルブロックを選択するための選択線SEL_LBLe、SEL_LBLoに応じた選択線が供給される。つまり、メモリプレーン１１０Ａが選択されるとき、選択トランジスタSEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8のいずれか１つが導通するような選択線が供給される。同様に、選択トランジスタSEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8のゲートには、図７（Ａ）に示す行駆動回路２００によって生成されたグローバルブロックを選択するための選択線SEL_LBLe、SEL_LBLoに応じた選択線が供給され、メモリプレーン１１０Ｂが選択されるとき、選択トランジスタSEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8のいずれか１つが導通される。
【００３５】
また、一対の消去ラインEL_AとEL_Bとの間に、等価用トランジスタEQが接続される。等価用トランジスタEQのゲートには、コントローラ１５０からの制御信号が供給され、等価用トランジスタEQは、ブロックの消去を連続して行うときに導通され、消去電圧Versの印加によりＰウエルに蓄積された電荷を、次に消去を行うブロックのＰウエルに供給し、Ｐウエル間で電荷をシェアする。次に消去を行うブロックのＰウエルの電位は、Vcc電源電圧またはその他の電圧にプリチャージしておくことができる。例えば、メモリプレーン１１０ＡのグローバルブロックA_G_BLK1のブロックの消去が行われ、次に、メモリプレーン１１０ＢのグローバルブロックB_G_BLK1のブロックの消去が行われる場合、メモリプレーン１１０ＡのＰウエル−１に消去電圧Versにより蓄積された電荷が、トランジスタSEL_AP1、EQ、SEL_BP1を介して、メモリプレーン１１０Bの電源電圧Vccを有するＰウエル−１に放電される。２つのＰウエル間の電位がほぼ等しくなったとき、トランジスタEQは非導通になるか、あるいはトランジスタEQのゲートにＬレベルの制御信号が供給される。
【００３６】
Ｐウエル間で電荷を効率良く共有するためには、一方のＰウエルから他方のＰウエルへ電荷を放電するときの損失をできるだけ小さくすることが望ましい。それ故、Ｐウエル間の電荷の共有は、隣接する関係にあるＰウエル間で実施されることが望ましい。隣接する関係にあるＰウエルは、そうでない関係にあるＰウエルと比較して、電荷の移動する距離が短く、あるいは電荷の移動の障害が少ない。隣接する関係は、同一メモリプレーン内のＰウエル同士であってもよいし、あるいは隣接するメモリプレーン間のＰウエル同士であってもよい。例えば、共通のメモリプレーン１１０Ａ内のＰウエル−1とＰウエル−２とは隣接する関係にあることができ、この場合、Ｐウエル−１の電荷は、トランジスタSEL_AP1、消去ラインEL_A、SEL_AP2を介してＰウエル−２に供給される。また、共通のメモリプレーン１１０ＡのＰウエル−１とＰウエル−３とが隣接する関係にあることができ、この場合、Ｐウエル−１の電荷は、トランジスタSEL_AP1、消去ラインEL_A、SEL_AP3を介してＰウエル−３に供給される。また、例えば、メモリプレーン１１０ＡのＰウエル−１とメモリプレーン１１０ＢのＰウエル−１とが隣接する関係にあることができ、この場合、Ｐウエル−１の電荷は、トランジスタSEL_AP1、消去ラインEL_A、トランジスタEQ、消去ラインEL_B、トランジスタSEL_BP1を介してＰウエル−１に供給される。あるいは、メモリプレーン１１０ＡのＰウエル−１とメモリプレーン１１０ＢのＰウエル−２とが隣接する関係にあることができ、この場合、Ｐウエル−１の電荷は、トランジスタSEL_AP1、消去ラインEL_A、トランジスタEQ、消去ラインEL_B、トランジスタSEL_BP2を介してＰウエル−２に供給される。隣接する関係は、予め決定され、コントローラ１５０は、ブロックの連続的な消去を行うとき、選択ブロックのアドレスに基づきＰウエルが隣接する関係にあるか否かを判定する。
【００３７】
図８Ａに、本実施例の別の接続例を示す。図８に示す構成では、メモリプレーン１１０Ａの各Ｐウエルとメモリプレーン１１０Ｂの各Ｐウエルとの間で任意の組み合わせで電荷共有が可能であるが、図８Ａに示す例では、メモリプレーン１１０Ａ、１１０Ｂの同一位置にあるＰウエル間で電荷共有を可能にする。このような構成は、メモリプレーン１１０Ａ、１１０Ｂの同一位置にあるＰウエル間で消去を実行するシーケンスにおいて有効である。具体的には、例えば、メモリプレーン１１０ＡのＰウエル−１の選択ブロックを消去したとき、次に、メモリプレーン１１０ＢのＰウエル−１の同一位置にある選択ブロック（同一位置にあるワード線に接続されたブロック）を消去するシーケンスである。
【００３８】
図８Ａに示すように、メモリプレーン１１０ＡのＰウエル−１〜Ｐウエル−８の各コンタクトライン３５０は、選択トランジスタSEL_AP1、SEL_AP2、…SEL_AP7、AEL_AP8、消去ラインEL_Aを介して内部電圧発生回路１９０に接続される。同様に、メモリプレーン１１０ＢのＰウエル−１〜Ｐウエル−８の各コンタクトライン３５０は、選択トランジスタSEL_BP1、SEL_BP2、…SEL_BP7、AEL_BP8、消去ラインEL_Bを介して内部電圧発生回路１９０に接続される。さらに、メモリプレーン１１０ＡのＰウエル−1のコンタクトライン３５０は、メモリプレーン１１０ＢのＰウエル−1のコンタクトライン３５０にトランジスタEQ-1を介して接続され、同様に、他のＰウエル２〜Ｐウエル−８間もまた、トランジスタEQ-2、…EQ-7、EQ-8を介してそれぞれ接続される。
【００３９】
グローバルブロックA_G_BLK1が選択され、その中の選択ブロックの消去が行われた後、グローバルブロックB_G_BLK1が選択され、その中の選択ブロックの消去が行われるとき、トランジスタSEL_AP1がオンされ、Ｐウエル−１に消去電圧Versが印加される。この選択ブロックの消去が終了すると、次に、トランジスタEQ-1がオンされ、メモリプレーン１１０ＡのＰウエル−１に蓄積された電荷がメモリプレーン１１０ＢのＰウエル−１に放電される。他のＰウエルについての消去が行われるときも同様に、左側のＰウエルに消去電圧Versにより蓄積された電荷が右側の電源電圧VccにプリチャージされたＰウエルに放電される。
【００４０】
次に、本実施例のフラッシュメモリの消去動作について説明する。図９に、消去動作時の各部のバイアス条件を示す。選択されたグローバルブロックでは、グローバルビット線GBLi、選択線SEL_LBLe、SEL_LBLoにVddが供給され、それ以外の選択線SEL_e1、SEL_e2、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、LBLe、LBLoはフローティングにされ、Ｐウエルに消去電圧２０Ｖが印加される。また、非選択のグローバルブロックのSEL_LBLe、SEL_LBLoは、Ｌレベル（または０Ｖ）が供給され、それ以外の選択線はフローティングである。
【００４１】
選択されたブロックの全ワード線WLに０Ｖが印加され、選択線DSG、SGS、ソース線SLがフローティングにされ、非選択のブロックの全ワード線WL、選択線DSG、SGS、ソース線SLがフローティングにされる。こうして、本実施例のフラッシュメモリは、従来のフラッシュメモリと同様に、ブロック単位で一括消去される。
【００４２】
次に、消去時に電荷を共有する際のフローを図１０に示す。このフローは、図８に示す構成において実施され得る。コントローラ１５０は、入出力バッファ１２０から消去コマンドを受け取ったとき、あるいはウエアレベル等の消去プログラムの実行に応じて、選択されたブロックの消去を行う（Ｓ１００）。選択ブロックの消去が終了すると、次に、コントローラ１５０は、次に消去すべきブロックがあるか否かを判定する（Ｓ１０２）。
【００４３】
次に消去すべきブロックがあると判定された場合、コントローラ１５０は、消去すべきアドレス情報に基づき、次の消去ブロックを含むＰウエルが前の消去ブロックを含むＰウエルと隣接する関係にあるか否かを判定する（Ｓ１０４）。隣接する関係にあると判定された場合には、コントローラ１５０は、前の消去ブロックを含むＰウエルと次の消去ブロックを含むＰウエルとを結合し、Ｐウエルに蓄積された電荷を放電させる（Ｓ１０６）。具体的には、図８に示すトランジスタSEL_AP1、SEL_AP2、…SEL_AP7、SEL_AP8、EQ、SEL_BP1、SEL_BP2、…SEL_BP7、SEL_BP8のスイッチングを制御し、Ｐウエル間で電荷を共有させる。Ｐウエルからの電荷の放電は、次の消去ブロックのＰウエルのプリチャージに相当する。
【００４４】
一方のＰウエルから他方のＰウエルへの放電が終了されると（Ｓ１０８）、次に、コントローラ１５０は、次の選択ブロックの消去を開始する（Ｓ１１０）。このとき、Ｐウエルには、電荷共有により一定の電圧がプリチャージされているため、Ｐウエルを消去電圧に昇圧するための電力を低減することができ、同時に、消去電圧まで昇圧時間を短縮することができる。
【００４５】
図１０Ａに、消去時に電荷を共有する他のフローを示す。このフローは、図８Ａに示す構成において実施され得る。先ず、左側のメモリプレーン１１０Ａの選択グローバルブロックの選択ブロックの消去が行われると（Ｓ２００）、次に、メモリプレーン１１０Ａの選択グローバルブロックのＰウエルとメモリプレーン１１０Ｂの選択グローバルブロックのＰウエルとの間の等価用トランジスタがオンされ、２つのＰウエル間で電荷が共有される（Ｓ２０２）。次に、メモリプレーン１１０Ｂの選択グローバルブロックの選択ブロックの消去が行われる（Ｓ２０４）。この動作フローでは、図１０のときのように、次に消去するブロックの有無の判定（Ｓ１０２）や、隣接する関係の判定（Ｓ１０４）は、不要である。
【００４６】
図１１に、メモリプレーン１１０ＡのグローバルブロックA_G_BLK1のブロックが消去され、次に、メモリプレーン１１０BのグローバルブロックB_G_BLK1のブロックが消去されるときのタイミングチャートを示す。
【００４７】
先ず、消去期間１において、消去すべきブロックの行アドレスに基づき行デコーダ１６０および行駆動回路２００は、メモリプレーン１１０ＡのグローバルブロックA_G_BLK1を選択し、かつその中のブロックを選択する。グローバルブロックA_G_BLK1の選択に応答して、図８に示すメモリプレーン選択用のトランジスタSEL_APがオンされ、Ｐウエル−1を選択するためのトランジスタSEL_AP1がオンされる。それ以外のトランジスタは全てオフである。図９のバイアス条件に示されるように選択ブロックの全ワード線に０Vが供給され、内部電圧発生回路１９０で発生された消去電圧Versは、トランジスタSEL_AP、SEL_AP1、コンタクトライン３５０を介してＰウエル−1に供給される。好ましくは、Ｐウエル−1を電源電圧Vccにプリチャージすることで昇圧時間が短縮される。
【００４８】
次に、電荷共有期間において、トランジスタSEL_APがオフされ、次いで、等価用トランジスタEQ、メモリプレーン１１０ＢのＰウエル−1を選択するためのトランジスタSEL_BP1がオンされる。これにより、メモリプレーン１１０ＡのＰウエル−1とメモリプレーン１１０ＢのＰウエル−1とが電気的に接続される。このとき、メモリプレーン１１０ＡのＰウエル−1は、約２０Ｖの消去電圧Versであり、メモリプレーン１１０ＢのＰウエル−1は、例えば、３．３Ｖ等の電源電圧Vccである。それ故、メモリプレーン１１０ＡのＰウエル−1に蓄積された電荷がメモリプレーン１１０ＢのＰウエル−1に放電されその放電は、２つのＰウエル−1の電圧がほぼ等しくなったときに停止する。電荷共有によるＰウエルの電圧は、理想的には１／２Versであるが、実際には、放電中の負荷容量等の損失により１／２Versよりも低い値である。
【００４９】
電荷共有期間が終了し、次の消去期間２において、メモリプレーン１１０Ｂを選択するためのトランジスタSEL_BPがオンされ、内部電圧発生回路１９０で発生された消去電圧VersがＰウエル−１に供給される。消去電圧Versを印加するときのＰウエル−１の電圧は、電荷共有により昇圧されているため、印加すべき消去電力が削減され、かつ昇圧時間も短縮される。一方、メモリプレーン１１０Ａを選択するトランジスタSEL_APとそのＰウエル−1を選択するトランジスタSEL_AP1が一定期間オンされ、Ｐウエル−1の電荷がコンタクトライン３５０を介して電源電圧Vccになるまで内部電圧発生回路１９０に放電される。
【００５０】
上記実施例では、メモリアレイが複数のメモリプレーンを有し、１つのメモリプレーンが複数のグローバルブロックを含み、１つのグローバルブロックが複数のブロックを含むフラッシュメモリの消去動作を例示したが、本発明は、このようなメモリアレイの構成に限定されるものではない。例えば、メモリアレイが複数のブロックを含んで構成される典型的なフラッシュメモリにおいて、消去したブロックのＰウエルと、次に消去されるべきブロックのＰウエルとが隣接する関係にあるとき、消去したブロックのＰウエルに蓄積された電荷を、次に消去すべきブロックのＰウエルに放電し、電荷を共有するようにしてもよい。
【００５１】
次に、読出し動作について簡単に説明する。プリチャージ期間において、選択されたグローバルブロックのSEL_LBLeにＨレベル、SEL_LBLoに０Ｖが供給され、全てのグローバルビット線GBLにプリチャージ電圧が供給され、仮想電源線VIR_eにプリチャージ電圧が供給され、仮想電源線VIR_oに０Ｖが供給され、選択線SEL_VIRe、SEL_VIRoが一定期間、Ｈレベルに駆動され、２本の偶数ローカルビット線LBL_e1、LBL_e2がプリチャージされ、２本の奇数ローカルビット線LBL_o1、LBL_o2が０Ｖにされる。次に、選択線SEL_VIRe、SEL_VIRoがＬレベルに駆動され、偶数ローカルビット線LBLeおよび奇数ローカルビット線LBLoが仮想電源線VIR_e、VIR_oから切り離され、プリチャージ期間が終了する。
【００５２】
ストリングの選択的な放電期間において、選択線DSGがVccに駆動され、ビット線側選択トランジスタがオンされ、選択ワード線WLおよび非選択ワード線WLには、データ「０」のメモリセルがオンすることができる電圧であるパス電圧Vpassが供給され、ソース線SLには０Ｖが供給される。これにより、選択されたブロックのストリングを構成するメモリセルが偶数ローカルビット線LBLeからの電荷によって充電される。次に、選択ワード線WLが０Ｖに駆動され、選択線SGSが０ＶからVccに駆動され、ソース線側選択トランジスタがオンされる。これにより、メモリセルのデータの記憶状態に応じて、ストリングおよび偶数ローカルビット線LBLeの電荷がソース線SLに放電される。こうして、ストリングの放電期間中に、偶数ローカルビット線LBL_e1、LBL_e2には、メモリセルの記憶状態に応じた電荷が保持される。
【００５３】
センシング期間において、選択線SEL_e1がＨレベルに駆動される。この間、トランジスタQe1がオンされ、偶数ローカルビット線LBL_e1がグローバルビット線GBLに接続される。偶数ローカルビット線LBL_e1は０Ｖであるため、グローバルビット線GBLの電位も０Ｖに放電される。ページバッファ／センス回路１７０は、グローバルビット線GBLの電位または電流を検知し、その結果をラッチ回路に保持する。偶数ローカルビット線LBL_e1のセンシングが終了すると、グローバルビット線GBLが再びプリチャージされ、選択線SEL_e2がＨレベルに駆動される。この間、トランジスタQe2がオンされ、偶数ローカルビット線LBL_e2がグローバルビット線GBLに接続される。偶数ローカルビット線LBL_e2はプリチャージ電圧のままであるため、グローバルビット線GBLの電位もほとんど変化しない。ページバッファ／センス回路１７０は、グローバルビット線GBLの電位または電流を検知し、その結果をラッチ回路に保持する。
【００５４】
次に、プログラム動作について簡単に説明する。プリチャージ期間において、SEL_LBLeにＨレベルの電圧が供給され、選択線SEL_LBLoに０Ｖが供給され、ページバッファ／センス回路１７０は、全てのグローバルビット線GBLに０Ｖを供給する。仮想電源線VIR_e、VIRoにプリチャージ電圧が供給され、選択ワード線WLおよび非選択ワード線WLは、パス電圧Vpassに駆動され、ソース線SLにはVccが供給される。次に、選択線SEL_VIRe、SEL_VIRoがＨレベルに駆動され、２本の偶数ローカルビット線LBL_e1、LBL_e2がプリチャージされ、２本の奇数ローカルビット線LBL_o1、LBL_o2もプリチャージされる。次に、選択線SEL_VIReがＬレベルに駆動され、偶数ローカルビット線LBLeが仮想電源線VIR_eから切り離され、プリチャージ期間が終了する。
【００５５】
ストリングの選択的な放電期間において、１つのグローバルビット線GBLに接続された１つのページバッファ／センス回路１７０は、４ビット分のプログラムデータを保持している。最初のビットのプログラムデータに応じた電圧がグローバルビット線GBLに設定され、次いで、選択線SEL_e1がＨレベルに駆動される。これにより、偶数ローカルビット線LBL_e1がグローバルビット線GBLに接続され、偶数ローカルビット線LBL_e1が０Ｖに放電される。次に、次のビットのプログラムデータに応じた電圧がグローバルビット線GBLに設定される。次に、選択線SEL_e2がＨレベルに駆動される。これにより、トランジスタQe2がオンされ、偶数ローカルビット線LBL_e2がグローバルビット線GBLに接続されるが、偶数ローカルビット線LBL_e1の電圧は、ほぼ変化しない。こうして、偶数ローカルビット線LBL_e1、LBL_e2にプログラムデータが保持される。
【００５６】
次に、選択ワード線には、約１５〜２０Ｖのプログラム電圧が印加される。２本の偶数ローカルビット線LBL_e1、LBL_e2の選択メモリセルへのプログラムが終了すると、次に、２本の奇数ローカルビット線LBL_o1、LBL_o2へのプログラムが行われる。
【００５７】
上記実施例では、１つのグローバルビット線GBLに、２本の偶数ローカルビット線と２本の奇数ローカルビット線とが共通に接続される構成を示したが、本発明は、このような構成に限定されるものではない。例えば、１つのグローバルビット線GBLに、ｍ本以上（ｍは、３以上の自然数）の偶数ローカルビット線および奇数ローカルビット線を共通に接続することができる。例えば、１つのグローバルビット線に、４本の偶数ローカルビット線および４本の奇数ローカルビット線を接続すれば、１つのローカルビット線が８本のローカルビット線によって共用される。共有するローカルビット線の数の増加は、それらのローカルビット線によって保持される電荷（データ）の数の増加を意味し、複数のローカルビット線を高速で時分割的にグローバルビット線に接続することで、さらに読出し動作およびプログラム動作の高速化を図ることができる。
【００５８】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５９】
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：行デコーダ
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：行駆動回路
２１０：電圧供給部
２２０：第１スイッチ回路部
２３０：第２スイッチ回路部
【要約】      （修正有）【課題】消去動作を低消費電力化する不揮発性半導体記憶装置を提供する。【解決手段】フラッシュメモリは、メモリアレイ１１０Ａ、１１０Ｂをみ、メモリアレイ１１０Ａ、１１０Ｂは、各々がそれぞれＰウエル内に形成された複数のグローバルブロックＡ＿Ｇ＿ＢＬＫ１〜８、Ｂ＿Ｇ＿ＢＬＫ１〜８を含む。選択されたグローバルブロックＡ＿Ｇ＿ＢＬＫ１の消去を行った後、次の選択グローバルブロックが隣接する関係にあるとき、消去を行ったグローバルブロックＡ＿Ｇ＿ＢＬＫ１のＰウエル―１に蓄積された電荷を、次の選択グローバルブロック（Ａ＿Ｇ＿ＢＬＫ２又はＢ＿Ｇ＿ＢＬＫ１）のＰウエル―１に放電した後、次の選択グローバルブロック（Ａ＿Ｇ＿ＢＬＫ２又はＢ＿Ｇ＿ＢＬＫ１）の消去を行う。【選択図】図８【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８Ａ】
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【図９】
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【図１０】
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【図１０Ａ】
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【図１１】
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