(57)【特許請求の範囲】
【請求項１】
パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させてトナーに交流電圧を印加し、前記トナーを浮遊させて現像を行うフレア現像方式の画像形成装置に用いられる電源装置において、
現像手段と、
第１の直流電圧印加手段と第２の直流電圧印加手段を備える電圧印加手段と、
前記電圧印加手段からの電力供給を受けて前記現像手段に交流電圧を印加するフルブリッジ回路と、
前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第１の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第２の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御手段とを備え、
前記電圧移行制御手段は、第１の所定期間は前記現像手段の第１の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続し前記現像手段の第２の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し、第２の所定期間は前記第１の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し前記第２の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、
前記第１の所定期間は前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間を含み、前記第２の所定期間は前記パルス負電圧印加期間と少なくとも前記第２の低電圧期間を含む、ことを特徴とする電源装置。
【請求項２】
前記第１の直流電圧印加手段又は前記第２の直流電圧印加手段の少なくとも一方が複数の直流電源を備えており、
前記電圧移行制御手段は、前記第１の所定期間と前記第２の所定期間それぞれにおいて、前記現像手段に電圧を印加する電源を複数の直流電源の間で切り替えることにより、前記第１の所定期間においては前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間それぞれにおける電圧を生成し、前記第２の所定期間においては前記パルス負電圧印加期間と少なくとも前記第２の前記低電圧期間それぞれにおける電圧を生成する、
ことを特徴とする請求項１記載の電源装置。
【請求項３】
前記電圧移行制御手段は、前記低電圧期間に設定する電圧を、前記交流電圧の最大振幅に相当する電圧と無電圧との間の中間電圧とすることを特徴とする請求項１又は２記載の電源装置。
【請求項４】
前記電圧移行制御手段は、前記中間電圧を可変とすることを特徴とする請求項３記載の電源装置。
【請求項５】
前記第１の直流電圧印加手段は高電位側電源を有し、前記第２の直流電圧印加手段は低電位側電源を有し、第１の直流電圧印加手段と第２の直流電圧印加手段の少なくとも一方は中間電位電源を有することを特徴とする請求項1又は２記載の電源装置。
【請求項６】
前記電圧移行制御手段は、前記低電圧期間に設定する電圧を無電圧とすることを特徴とする請求項１又は２記載の電源装置。
【請求項７】
前記第１の直流電圧印加手段は高電位側電源と中間電位電源を有し、前記第２の直流電圧印加手段は低電位側電源と中間電位電源を有し、
前記電圧移行制御手段は、前記正電圧印加期間と前記負電圧印加期間においては、前記高電位側電源及び前記低電位側電源により、前記交流電圧を生成するとともに、前記低電圧期間においては、前記高電位側電源及び前記低電位側電源に代えて、双方を前記中間電位電源とする、
ことを特徴とする請求項６記載の電源装置。
【請求項８】
前記第１の直流電圧印加手段は第１の高電位側電源を有し、前記第２の直流電圧印加手段は第２の高電位側電源と低電位側電源を有し、
前記電圧移行制御手段は、前記低電位側電源に代えて前記第２の高電位側電源とし、あるいは、前記第２の高電位側電源に代えて前記低電位側電源とすることにより前記低電圧期間に設定する電圧を無電圧とすることを特徴とする請求項６記載の電源装置。
【請求項９】
第１の直流電圧印加手段と第２の直流電圧印加手段を備える電圧印加手段と、
前記電圧印加手段からの電力の供給を受けて、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させて交流電圧を生成するフルブリッジ回路を制御する交流電圧生成手段と、
トナーに前記交流電圧を印加して前記トナーを浮遊させて現像を行う現像手段と、
前記交流電圧生成手段を制御し、前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第１の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第２の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御手段とを備え、
前記電圧移行制御手段は、第１の所定期間は前記現像手段の第１の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続し前記現像手段の第２の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し、第２の所定期間は前記第１の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し前記第２の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、
前記第１の所定期間は前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間を含み、前記第２の所定期間は前記パルス負電圧印加期間と少なくとも前記第２の低電圧期間を含む、ことを特徴とする画像形成装置。
【請求項１０】
パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させてトナーに交流電圧を印加して前記トナーを浮遊させて現像を行うフレア現像方式の画像形成装置に用いられる電源装置で実行させる電源制御方法において、
第１の直流電圧印加手段と第２の直流電圧印加手段を備える電圧印加手段からの電力の供給を受けて、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させて交流電圧を生成するフルブリッジ回路を制御する交流電圧生成過程と、
前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第１の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第２の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御過程とを備え、
前記電圧移行制御過程は、第１の所定期間は前記現像手段の第１の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続し前記現像手段の第２の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し、第２の所定期間は前記第１の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し前記第２の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、
前記第１の所定期間は前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間を含み、前記第２の所定期間は前記パルス負電圧印加期間と少なくとも前記第２の低電圧期間を含む、
ことを特徴とする電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置、画像形成装置および電源制御方法に関する。
【背景技術】
【０００２】
従来、電子写真方式の画像形成装置に用いられる現像方式の一つとして、トナーをクラウド化（ホッピングさせた状態。以下フレア現像）させる方式が知られている。
このフレア現像方式においては、フレア現像ローラに逆相のパルスを交互に印加して、充放電を繰り返すことでトナーのクラウド化を実現している。
しかしながら、上記従来の技術においては、単純に逆相のパルスを交互に印加して充放電を繰り返すだけであったため、トナーのクラウド化には、効果があるものの、トナーへのダメージが印加電圧およびその印加時間に比例して大きくなり、トナー劣化を抑制できないという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
上記トナーの劣化を抑制するために、特許文献１記載の技術は、連続画像形成時（連続印刷時）における非現像時に、ホッピング電界を発生するホッピング電界発生手段に対して、印加する電圧の周波数を低くし、あるいは、電圧の印加時間を短くする技術を提案している。
上記特許文献１記載の技術によれば、非現像時のトナー劣化を低減することが可能である。
しかしながら、現像時におけるトナー劣化については抑制できないという不具合があった。
【０００４】
そこで、本発明の目的は、確実にトナーのクラウド化を図ることができるとともに、現像時におけるトナー劣化を抑制でき、トナーの長寿命化及び高品質な画像形成を行うことが可能な電源装置、画像形成装置および電源制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決し、目的を達成するために、本発明は、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させてトナーに交流電圧を印加し、前記トナーを浮遊させて現像を行うフレア現像方式の画像形成装置に用いられる電源装置において、現像手段と、第１の直流電圧印加手段と第２の直流電圧印加手段を備える電圧印加手段と、前記電圧印加手段からの電力供給を受けて前記現像手段に交流電圧を印加するフルブリッジ回路と、前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第１の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第２の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御手段とを備え、前記電圧移行制御手段は、第１の所定期間は前記現像手段の第１の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続し前記現像手段の第２の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し、第２の所定期間は前記第１の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し前記第２の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、前記第１の所定期間は前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間を含み、前記第２の所定期間は前記パルス負電圧印加期間と少なくとも前記第２の低電圧期間を含む、ことを特徴とする。
【０００６】
また、本発明の画像形成装置は、第１の直流電圧印加手段と第２の直流電圧印加手段を備える電圧印加手段と、前記電圧印加手段からの電力の供給を受けて、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させて交流電圧を生成するフルブリッジ回路を制御する交流電圧生成手段と、トナーに前記交流電圧を印加して前記トナーを浮遊させて現像を行う現像手段と、前記交流電圧生成手段を制御し、前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第１の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第２の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御手段とを備え、前記電圧移行制御手段は、第１の所定期間は前記現像手段の第１の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続し前記現像手段の第２の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し、第２の所定期間は前記第１の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し前記第２の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、前記第１の所定期間は前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間を含み、前記第２の所定期間は前記パルス負電圧印加期間と少なくとも前記第２の低電圧期間を含む、ことを特徴とする。
【０００７】
また、本発明は、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させてトナーに交流電圧を印加して前記トナーを浮遊させて現像を行うフレア現像方式の画像形成装置に用いられる電源装置で実行させる電源制御方法において、第１の直流電圧印加手段と第２の直流電圧印加手段を備える電圧印加手段からの電力の供給を受けて、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させて交流電圧を生成するフルブリッジ回路を制御する交流電圧生成過程と、前記現像を行うに際して、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第１の低電圧期間を介して、前記パルス正電圧印加期間から前記パルス負電圧印加期間へ移行させ、少なくとも前記交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された第２の低電圧期間を介して前記パルス負電圧印加期間から前記パルス正電圧印加期間へ移行させる電圧移行制御過程とを備え、前記電圧移行制御過程は、第１の所定期間は前記現像手段の第１の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続し前記現像手段の第２の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し、第２の所定期間は前記第１の端子に前記フルブリッジ回路を介して前記第２の直流電圧印加手段を接続し前記第２の端子に前記フルブリッジ回路を介して前記第１の直流電圧印加手段を接続することにより、前記パルス正電圧印加期間と前記パルス負電圧印加期間と前記低電圧期間それぞれにおける電圧を生成し、前記第１の所定期間は前記パルス正電圧印加期間と少なくとも前記第１の低電圧期間を含み、前記第２の所定期間は前記パルス負電圧印加期間と少なくとも前記第２の低電圧期間を含む、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、現像を行うに際して、交流電圧の最大振幅に相当する電圧よりも絶対値が小さな電圧に設定された低電圧期間を介して、パルス正電圧印加期間とパルス負電圧印加期間との間を交互に移行させるので、確実にトナーのクラウド化を図ることができるとともに、現像時におけるトナー劣化を抑制できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、電子写真方式のカラー画像形成装置の画像形成部の一例の説明図である。
【図２】図２は、画像形成部に電力を供給する実施形態の電源装置の概要構成図である。
【図３】図３は、第１実施形態の電源装置の詳細回路例の説明図である。
【図４】図４は、第１実施形態のタイミングチャートである。
【図５】図５は、第２実施形態の電源装置の詳細回路例の説明図である。
【図６】図６は、第２実施形態のタイミングチャートである。
【図７】図７は、第３実施形態の電源装置の詳細回路例の説明図である。
【図８】図８は、第３実施形態のタイミングチャートである。
【図９】図９は、第４実施形態の電源装置の詳細回路例の説明図である。
【図１０】図１０は、第４実施形態のタイミングチャートである。
【図１１】図１１は、第５実施形態の電源装置の詳細回路例の説明図である。
【図１２】図１２は、第５実施形態のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、この発明に係る電源装置、画像形成装置および電源制御方法の実施形態を詳細に説明する。
【００１１】
［１］第１実施形態
本実施の形態にかかる画像形成装置は、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する一般に複合機と称されるものであって、原稿を読み取り画像データに変換する画像読取部と、画像読取部で原稿を読み取って得られた画像データに対して画像処理を施す画像処理部と、画像処理された画像データに基づき紙面に画像を形成する画像形成部とを有する。
【００１２】
また、本実施の形態の画像形成装置は、筐体内部に画像形成部、画像処理部が収納され、筐体の前面が外装カバーにより開閉可能となっている。外装カバーが開状態になった場合、後述のインターロックスイッチ等で開状態を検知して画像形成装置内部のコントローラに開状態の検知信号を送信するとともに、インターロックスイッチにより高圧電源部への電力供給を遮断するようになっている。
【００１３】
図１は、電子写真方式のカラー画像形成装置の画像形成部の一例の説明図である。
まず、画像形成部は、４つの感光体ドラム１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋと、各感光体ドラム１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ上に形成した潜像を互いに異なる色のトナー像にそれぞれ現像する複数の現像装置１１Ｙ，１１Ｍ，１１Ｃ，１１Ｋと、異なる色のトナー像がそれぞれ重ね合わせ状態に一次転写される矢印Ａ方向に回転する像担持体としての中間転写ベルト１６とを備えている。
【００１４】
中間転写ベルト１６は、無端状のベルトである。本実施形態では、中間転写ベルト１６の上方に、中間転写ベルト１６の回動方向Ａに沿って、ブラック，シアン，マゼンタ，イエローの各色用の４個の上述した感光体ドラム１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ（以下、それぞれを区別する必要が無い場合には、単に感光体ドラム１０と記載する）を並列にそれぞれ配置している。感光体ドラム１０の周囲には、帯電装置１２と、前述した現像装置１１と、一次転写装置を構成する一次転写ローラ１４と、クリーニング装置１３がそれぞれ配設されている。
【００１５】
感光体ドラム１０は、回転方向Ｂに回転駆動され、このとき帯電装置１２によって感光体ドラム１０の表面が所定の極性に帯電される。次いで、その帯電面に、露光装置１５から出射されるレーザ光が照射され、これによって感光体ドラム１０に静電潜像が形成され、その静電潜像が現像装置１１によって各色のトナー像として可視像化される。
【００１６】
各感光体ドラム１０には、一次転写ローラ１４がそれぞれ対向配置されていて、その各一次転写ローラ１４と感光体ドラム１０との間には中間転写ベルト１６が挟まれた状態で回動するようになっている。
【００１７】
このとき、中間転写ベルト１６は、駆動ローラ１７とテンションローラ１９の２個のローラによって支持されている。中間転写ベルト１６を３個以上のローラによって張架しても良いが、出来る限り小型化し、高さを抑制するため、本実施形態では中間転写ベルト１６を２個のローラによって張架することで、高さを抑制している。
【００１８】
次に、その中間転写ベルト１６の表面に、各感光体ドラム１０に可視像化されたトナー像が、一次転写ローラ１４の作用によって転写される。このようにして、ブラック（Ｋ），シアン（Ｃ），マゼンタ（Ｍ），イエロー（Ｙ）のトナー像が、中間転写ベルト１６に正確に順次重ね合わせた状態で転写されていき、フルカラーの合成カラー画像が形成される。
【００１９】
一方、中間転写ベルト１６を挟んで、駆動ローラ１７（二次転写対向ローラ）に対向して二次転写ローラ１８が配設され、給紙ユニット２１から記録媒体である転写紙Ｐが給紙される。これによりレジストローラ対２２の回転によって、転写紙Ｐが所定のタイミングで、駆動ローラ１７と二次転写ローラ１８の間に送り込まれる。すると、中間転写ベルト１６に担持されている合成カラー画像が二次転写ローラ１８の作用により転写紙Ｐに一括して転写される。
【００２０】
そして、その転写紙Ｐ上のトナー像が、定着装置２３により熱と圧力によって定着され、図示しない排紙トレイ上に排出される。トナー像二次転写後の中間転写ベルト１６の表面に付着する転写残トナーは、クリーニング装置２０によって除去される。
【００２１】
なお、図１では、二次転写ローラ１８を介して転写紙に転写する方式の例を示したが転写紙に直接転写する方式の画像形成装置を用いてもよい。
【００２２】
本実施形態では、この画像形成部における現像装置１１は、高容量のフレア現像ローラにフレア現像用高圧電源回路により交流電圧を印加することで、トナーをホッピングさせた状態で現像するフレア現像を行っている。
【００２３】
図２は、画像形成部に電力を供給する実施形態の電源装置の概要構成図である。
電源装置１００は、フレア現像用の高圧電源を生成するフレア現像用高圧電源回路１０１と、フレア現像用高圧電源回路からの電力供給を受けて容量性負荷として機能するフレア現像ローラ１０２に交流電圧を印加するフルブリッジ回路１０３と、フレア現像用高圧電源回路１０１及びフルブリッジ回路１０３を制御するコントローラ１０４と、を備えている。
【００２４】
図３は、第１実施形態の電源装置の詳細回路例の説明図である。
電源装置１００を構成するフレア現像用高圧電源回路１０１は、高電位側電源Ｖｈと、中間電位電源Ｖｍと、コントローラ１０４の制御下で高電位側電源Ｖｈと中間電位電源Ｖｍとを切り替えてフルブリッジ回路１０３に接続する高電位側切替スイッチＳＷ＿Ｈと、低電位側電源ＶＬと、コントローラ１０４の制御下で低電位側電源ＶＬと中間電位電源Ｖｍとを切り替えてフルブリッジ回路１０３に接続する低電位側切替スイッチＳＷ＿Ｌと、を備えている。
【００２５】
フルブリッジ回路１０３は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、ＦＥＴＨ２及び低電位側トランジスタスイッチＦＥＴ＿Ｌ１、ＦＥＴ＿Ｌ２を備えている。
ここで、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、は対となって動作しており、それぞれのゲート端子に制御信号が入力されることによりコントローラ１０４により同時にオン／オフされる。
【００２６】
同様に高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、は対となって動作しており、それぞれのゲート端子に制御信号が入力されることによりコントローラ１０４により同時にオン／オフされる。
したがって、容量性負荷としてのフレア現像ローラ１０２には、交流電圧が印加されることとなる。
また、高電位側切替スイッチＳＷ＿Ｈ及び低電位側切替スイッチＳＷ＿Ｌについても、コントローラ１０４からそれぞれ切替制御信号が入力され、コントローラ１０４の制御下で、オン／オフ（閉／開）制御がなされる。
【００２７】
図４は、第１実施形態のタイミングチャートである。
図４（ａ）は、低電位側切替スイッチＳＷ＿Ｌの出力端の電圧Ｖ２、図４（ｂ）は、高電位側切替スイッチＳＷ＿Ｈの出力端の電圧Ｖ１、図４（ｃ）は、フレア現像ローラ１０２の一端の電圧Ｖａ、図４（ｄ）は、フレア現像ローラ１０２の他端の電圧Ｖｂ、図４（ｅ）は、フレア現像ローラ１０２の印加電圧Ｖｆである。
【００２８】
ここで、フレア現像ローラ１０２に対する交流電圧の印加は、交流電圧印加期間Ａが繰り返されることにより行われている。
交流電圧印加期間Ａは、以下に説明する４つの電圧印加期間Ａ１〜Ａ４で構成されており、交流電圧印加期間Ａを繰り返すことで、フレア現像ローラ１０２に所定の交流電圧を印加している。
【００２９】
［１．１］電圧印加期間Ａ１（パルス正電圧印加期間）
電圧印加期間Ａ１は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ａ１においては、高電位側切替スイッチＳＷ＿Ｈが高電位側電源Ｖｈ側であり、低電位側切替スイッチＳＷ＿Ｌが低電位側電源ＶＬ側となっている。
【００３０】
したがって、電圧印加期間Ａ１においては、高電位側電源Ｖｈ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側切替スイッチＳＷ＿Ｌ→低電位側電源ＶＬと、電流が流れる。
【００３１】
これにより、フレア現像ローラ１０２には、図４中、左側から右側に向かって電流が流れる。このとき、高電位側電流制限抵抗Ｒ＿Ｈ１、Ｒ＿Ｈ２、低電位側電流制限抵抗Ｒ＿Ｌ１、Ｒ＿Ｌ２の抵抗値を同一値とし、高電位側トランジスタスイッチＦＥＴ＿Ｈ１及び低電位側トランジスタスイッチＦＥＴ＿Ｌ２を同一特性と見なし、高電位側切替スイッチＳＷ＿Ｈ及び低電位側切替スイッチＳＷ＿Ｌを同一特性と見なした場合（以下、本第１実施形態において同様）、フレア現像ローラ１０２には、図４（ｅ）に示すように、高電位側電源Ｖｈの電圧から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（Ｖｈ−ＶＬ）／２の電圧｝が印加される。
【００３２】
［１．２］電圧印加期間Ａ２（低電圧期間）
次に、電圧印加期間Ａ２は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ａ２においては、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側であり、低電位側切替スイッチＳＷ＿Ｌも中間電位電源Ｖｍ側となっている。
【００３３】
したがって、この電圧印加期間Ａ２においては、フレア現像ローラ１０２の両端には、図４（ｃ）及び図４（ｄ）に示すように、同一の電圧である中間電位電源Ｖｍの電圧が印加され、実効的に、フレア現像ローラ１０２には、電圧が印加されない。
したがって、フレア現像ローラ１０２への電圧印加期間を低減することができる。
【００３４】
［１．３］電圧印加期間Ａ３（パルス負電圧印加期間）
電圧印加期間Ａ３は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
【００３５】
さらにこの電圧印加期間Ａ３においては、高電位側切替スイッチＳＷ＿Ｈが高電位側電源Ｖｈ側であり、低電位側切替スイッチＳＷ＿Ｌが低電位側電源ＶＬ側となっている。
したがって、電圧印加期間Ａ３においては、高電位側電源Ｖｈ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側切替スイッチＳＷ＿Ｌ→低電位側電源ＶＬと、電流が流れる。
【００３６】
これにより、フレア現像ローラ１０２には、図４中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図４（ｅ）に示すように、低電位側電源ＶＬの電圧から高電位側電源Ｖｈの電圧を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ２、高電位側トランジスタスイッチＦＥＴ＿Ｈ２、低電位側トランジスタスイッチＦＥＴ＿Ｌ１及び低電位側電流制限抵抗Ｒ＿Ｌ１の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（ＶＬ−Ｖｈ）／２の電圧｝が印加される。
【００３７】
［１．４］電圧印加期間Ａ４（低電圧期間）
次に、電圧印加期間Ａ４は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ａ４においては、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側であり、低電位側切替スイッチＳＷ＿Ｌも中間電位電源Ｖｍ側となっている。
【００３８】
したがって、この電圧印加期間Ａ４においては、フレア現像ローラ１０２の両端には、図４（ｃ）及び図４（ｄ）に示すように、同一の電圧である中間電位電源Ｖｍの電圧が印加され、実効的に、フレア現像ローラ１０２には、電圧が印加されない、
したがって、フレア現像ローラ１０２への電圧印加期間を低減することができる。
【００３９】
［１．５］第１実施形態の効果
以上の説明のように、本第１実施形態によれば、所定のトナークラウド状態（トナーホッピング状態）を実現することができるとともに、電源電圧の交播時に印加電圧が０となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ１０２への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
【００４０】
［２］第２実施形態
本第２実施形態において、電源装置の概要構成は第１実施形態と同様であるので、図２を援用して説明を行うものとする。
図５は、第２実施形態の電源装置の詳細回路例の説明図である。図５において、第１実施形態の図３と同様の部分には同一の符号を付すものとする。
電源装置１００を構成するフレア現像用高圧電源回路１０１Ａは、高電位側電源Ｖｈと、中間電位電源Ｖｍと、コントローラ１０４の制御下で高電位側電源Ｖｈと中間電位電源Ｖｍとを切り替えてフルブリッジ回路１０３に接続する高電位側切替スイッチＳＷ＿Ｈと、低電位側電源ＶＬと、を備えている。
ここで、高電位側切替スイッチＳＷ＿Ｈには、コントローラ１０４から切替制御信号が入力され、コントローラ１０４の制御下で、オン／オフ（閉／開）制御がなされる。
また、フルブリッジ回路１０３は、第１実施形態と同様の構成となっている。
【００４１】
図６は、第２実施形態のタイミングチャートである。
図６（ａ）は、高電位側切替スイッチＳＷ＿Ｈの出力端の電圧Ｖ１、図６（ｂ）は、低電位側電源ＶＬの出力端の電圧Ｖ２、図６（ｃ）は、フレア現像ローラ１０２の一端の電圧Ｖａ、図６（ｄ）は、フレア現像ローラ１０２の他端の電圧Ｖｂ、図６（ｅ）は、フレア現像ローラ１０２の印加電圧Ｖｆである。
【００４２】
ここで、フレア現像ローラ１０２に対する交流電圧の印加は、交流電圧印加期間Ｂが繰り返されることにより行われている。
交流電圧印加期間Ｂは、以下に説明する６つの電圧印加期間Ｂ１〜Ｂ６で構成されており、交流電圧印加期間Ｂを繰り返すことで、フレア現像ローラ１０２に所定の交流電圧を印加している。
【００４３】
［２．１］電圧印加期間Ｂ１（低電圧期間）
電圧印加期間Ｂ１は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｂ１においては、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側となっている。
【００４４】
したがって、電圧印加期間Ｂ１においては、中間電位電源Ｖｍ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側電源ＶＬと、電流が流れる。
【００４５】
これにより、フレア現像ローラ１０２には、図５中、左側から右側に向かって電流が流れる。このとき、高電位側電流制限抵抗Ｒ＿Ｈ１、Ｒ＿Ｈ２、低電位側電流制限抵抗Ｒ＿Ｌ１、Ｒ＿Ｌ２の抵抗値を同一値とし、高電位側トランジスタスイッチＦＥＴ＿Ｈ１及び低電位側トランジスタスイッチＦＥＴ＿Ｌ２を同一特性と見なし、高電位側切替スイッチＳＷ＿Ｈの抵抗値を無視した場合（以下、本第２実施形態において同様）、フレア現像ローラ１０２には、図６（ｅ）に示すように、中間電位電源Ｖｍの電圧から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｍ−ＶＬ）／２の電圧｝が印加される。
【００４６】
［２．２］電圧印加期間Ｂ２（パルス正電圧印加期間）
電圧印加期間Ｂ２は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｂ２においては、高電位側切替スイッチＳＷ＿Ｈが高電位側電源Ｖｈ側となっている。
【００４７】
したがって、電圧印加期間Ｂ２においては、高電位側電源Ｖｈ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側電源ＶＬと、電流が流れる。
【００４８】
これにより、フレア現像ローラ１０２には、図６中、左側から右側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図６（ｅ）に示すように、高電位側電源Ｖｈの電圧から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（Ｖｈ−ＶＬ）／２の電圧｝が印加される。
【００４９】
［２．３］電圧印加期間Ｂ３（低電圧期間）
電圧印加期間Ｂ３は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっており、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側となっている。したがって、この電圧印加期間Ｂ３は、電圧印加期間Ｂ１と同様の状態となっているので、フレア現像ローラ１０２には、図６（ｅ）に示すように、中間電位電源Ｖｍの電圧から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｍ−ＶＬ）／２の電圧｝が印加される。
【００５０】
［２．４］電圧印加期間Ｂ４（低電圧期間）
電圧印加期間Ｂ４は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｂ４においては、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側となっている。
【００５１】
したがって、電圧印加期間Ｂ４においては、中間電位電源Ｖｍ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側電源ＶＬと、電流が流れる。
【００５２】
これにより、フレア現像ローラ１０２には、図５中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図６（ｅ）に示すように、低電位側電源ＶＬの電圧から中間電位電源Ｖｍの電圧を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（ＶＬ−Ｖｍ）／２の電圧｝が印加される。
【００５３】
［２．５］電圧印加期間Ｂ５（パルス負電圧印加期間）
電圧印加期間Ｂ５は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｂ２においては、高電位側切替スイッチＳＷ＿Ｈが高電位側電源Ｖｈ側となっている。
【００５４】
したがって、電圧印加期間Ｂ５においては、高電位側電源Ｖｈ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側電源ＶＬと、電流が流れる。
【００５５】
これにより、フレア現像ローラ１０２には、図６中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図６（ｅ）に示すように、低電位側電源ＶＬの電圧から高電位側電源Ｖｈを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（ＶＬ−Ｖｈ）／２の電圧｝が印加される。
【００５６】
［２．６］電圧印加期間Ｂ６（低電圧期間）
電圧印加期間Ｂ６は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（開状態）となっており、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側となっている。したがって、この電圧印加期間Ｂ６は、電圧印加期間Ｂ４と同様の状態となっているので、フレア現像ローラ１０２には、図６（ｅ）に示すように、低電位側電源ＶＬの電圧から中間電位電源Ｖｍの電圧を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（ＶＬ−Ｖｍ）／２の電圧｝が印加される。
【００５７】
［２．７］第２実施形態の効果
以上の説明のように、本第２実施形態によれば、所定のトナークラウド状態（トナーホッピング状態）を実現することができるとともに、電源電圧の交播時に印加電圧が中間電圧となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ１０２への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
【００５８】
［３］第３実施形態
本第３実施形態において、電源装置の概要構成は第１実施形態と同様であるので、図２を援用して説明を行うものとする。
図７は、第３実施形態の電源装置の詳細回路例の説明図である。図７において、第１実施形態の図３と同様の部分には同一の符号を付すものとする。
電源装置１００を構成するフレア現像用高圧電源回路１０１Ｂは、高電位側電源Ｖｈと、低電位側電源ＶＬと、コントローラ１０４の制御下で高電位側電源Ｖｈと低電位側電源ＶＬとを切り替えてフルブリッジ回路１０３に接続する低電位側切替スイッチＳＷ＿Ｌと、を備えている。
ここで、低電位側切替スイッチＳＷ＿Ｌは、コントローラ１０４から切替制御信号が入力され、コントローラ１０４の制御下で、オン／オフ（閉／開）制御がなされる。
また、フルブリッジ回路１０３は、第１実施形態と同様の構成となっている。
【００５９】
図８は、第３実施形態のタイミングチャートである。
図８（ａ）は、高電位側電源Ｖｈの電圧Ｖ１、図８（ｂ）は、低電位側切替スイッチＳＷ＿Ｌの出力端の電圧Ｖ２、図８（ｃ）は、フレア現像ローラ１０２の一端の電圧Ｖａ、図８（ｄ）は、フレア現像ローラ１０２の他端の電圧Ｖｂ、図８（ｅ）は、フレア現像ローラ１０２の印加電圧Ｖｆである。
【００６０】
ここで、フレア現像ローラ１０２に対する交流電圧の印加は、交流電圧印加期間Ｃが繰り返されることにより行われている。
交流電圧印加期間Ｃは、以下に説明する４つの電圧印加期間Ｃ１〜Ｃ４で構成されており、交流電圧印加期間Ｃを繰り返すことで、フレア現像ローラ１０２に所定の交流電圧を印加している。
【００６１】
［３．１］電圧印加期間Ｃ１（パルス正電圧印加期間）
電圧印加期間Ｃ１は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｃ１においては、低電位側切替スイッチＳＷ＿Ｌが低電位側電源ＶＬ側となっている。
【００６２】
したがって、電圧印加期間Ｃ１においては、高電位側電源Ｖｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側電源ＶＬと、電流が流れる。
【００６３】
これにより、フレア現像ローラ１０２には、図７中、左側から右側に向かって電流が流れる。このとき、高電位側電流制限抵抗Ｒ＿Ｈ１、Ｒ＿Ｈ２、低電位側電流制限抵抗Ｒ＿Ｌ１、Ｒ＿Ｌ２の抵抗値を同一値とし、高電位側トランジスタスイッチＦＥＴ＿Ｈ１及び低電位側トランジスタスイッチＦＥＴ＿Ｌ２を同一特性と見なし、低電位側切替スイッチＳＷ＿Ｌの抵抗値を無視した場合（以下、本第３実施形態において同様）、フレア現像ローラ１０２には、図８（ｅ）に示すように、高電位側電源Ｖｈの電圧から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（Ｖｈ−ＶＬ）／２の電圧｝が印加される。
【００６４】
［３．２］電圧印加期間Ｃ２（低電圧期間）
次に、電圧印加期間Ｃ２は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｃ２においては、低電位側切替スイッチＳＷ＿Ｌが高電位側電源Ｖｈ側となっている。
【００６５】
したがって、この電圧印加期間Ｃ２においては、フレア現像ローラ１０２の両端には、図８（ｃ）及び図８（ｄ）に示すように、同一の電圧である高電位側電源Ｖｈの電圧が印加され、実効的に、フレア現像ローラ１０２には、電圧が印加されない。
したがって、フレア現像ローラ１０２への電圧印加期間を低減することができる。
【００６６】
［３．３］電圧印加期間Ｃ３（パルス負電圧印加期間）
電圧印加期間Ｃ３は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
【００６７】
さらにこの電圧印加期間Ｃ３おいては、低電位側切替スイッチＳＷ＿Ｌが低電位側電源ＶＬ側となっている。
したがって、電圧印加期間Ｃ３においては、高電位側電源Ｖｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側電源ＶＬと、電流が流れる。
【００６８】
これにより、フレア現像ローラ１０２には、図７中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図８（ｅ）に示すように、低電位側電源ＶＬの電圧から高電位側電源Ｖｈの電圧を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ２、高電位側トランジスタスイッチＦＥＴ＿Ｈ２、低電位側トランジスタスイッチＦＥＴ＿Ｌ１及び低電位側電流制限抵抗Ｒ＿Ｌ１の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（ＶＬ−Ｖｈ）／２の電圧｝が印加される。
【００６９】
［３．４］電圧印加期間Ｃ４（低電圧期間）
次に、電圧印加期間Ｃ４は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｃ４においては、低電位側切替スイッチＳＷ＿Ｌは高電位側電源Ｖｈ側となっている。
【００７０】
したがって、この電圧印加期間Ｃ４においては、フレア現像ローラ１０２の両端には、図８（ｃ）及び図８（ｄ）に示すように、同一の電圧である高電位側電源Ｖｈの電圧が印加され、実効的に、フレア現像ローラ１０２には、電圧が印加されない。
したがって、フレア現像ローラ１０２への電圧印加期間を低減することができる。
【００７１】
［３．５］第３実施形態の効果
以上の説明のように、本第３実施形態によれば、所定のトナークラウド状態（トナーホッピング状態）を実現することができるとともに、第１実施形態と同様に電源電圧の交播時に印加電圧が０となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ１０２への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
さらに本第３実施形態によれば、第１実施形態とは異なり、高電位側電源Ｖｈ及び低電位側電源ＶＬの他に中間電位電源Ｖｍ及び高電位側切替スイッチＳＷ＿Ｈを設ける必要が無いので、構成をより簡略化することができる。
【００７２】
［４］第４実施形態
本第４実施形態において、電源装置の概要構成は第１実施形態と同様であるので、図２を援用して説明を行うものとする。
図９は、第４実施形態の電源装置の詳細回路例の説明図である。図９において、第１実施形態の図３と同様の部分には同一の符号を付すものとする。
電源装置１００を構成するフレア現像用高圧電源回路１０１Ｃは、高電位側電源Ｖｈと、電圧可変の中間電位電源Ｖｍと、コントローラ１０４の制御下で高電位側電源Ｖｈと中間電位電源Ｖｍとを切り替えてフルブリッジ回路１０３に接続する高電位側切替スイッチＳＷ＿Ｈと、低電位側電源ＶＬと、を備えている。
【００７３】
ここで、中間電位電源Ｖｍの電圧を可変としているのは、環境条件（温度及び湿度）及び動作時間等の画像形成装置の状態により、トナークラウド状態（トナーホッピング状態）及びトナー劣化度が異なるため、これらをバランスよく制御するためである。
また、高電位側切替スイッチＳＷ＿Ｈには、コントローラ１０４から切替制御信号が入力され、コントローラ１０４の制御下で、オン／オフ（閉／開）制御がなされる。
さらに、フルブリッジ回路１０３は、第１実施形態と同様の構成となっている。
【００７４】
図１０は、第４実施形態のタイミングチャートである。
図１０（ａ）は、高電位側切替スイッチＳＷ＿Ｈの出力端の電圧Ｖ１、図１０（ｂ）は、低電位側電源ＶＬの出力端の電圧Ｖ２、図１０（ｃ）は、フレア現像ローラ１０２の一端の電圧Ｖａ、図１０（ｄ）は、フレア現像ローラ１０２の他端の電圧Ｖｂ、図１０（ｅ）は、フレア現像ローラ１０２の印加電圧Ｖｆである。
【００７５】
ここで、フレア現像ローラ１０２に対する交流電圧の印加は、交流電圧印加期間Ｄが繰り返されることにより行われている。
交流電圧印加期間Ｄは、以下に説明する６つの電圧印加期間Ｄ１〜Ｄ６で構成されており、交流電圧印加期間Ｄを繰り返すことで、フレア現像ローラ１０２に所定の交流電圧を印加している。
【００７６】
［４．１］電圧印加期間Ｄ１（低電圧期間）
電圧印加期間Ｄ１は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｄ１においては、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側となっている。
【００７７】
したがって、電圧印加期間Ｄ１においては、中間電位電源Ｖｍ（電圧可変）→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側電源ＶＬと、電流が流れる。
【００７８】
これにより、フレア現像ローラ１０２には、図９中、左側から右側に向かって電流が流れる。このとき、高電位側電流制限抵抗Ｒ＿Ｈ１、Ｒ＿Ｈ２、低電位側電流制限抵抗Ｒ＿Ｌ１、Ｒ＿Ｌ２の抵抗値を同一値とし、高電位側トランジスタスイッチＦＥＴ＿Ｈ１及び低電位側トランジスタスイッチＦＥＴ＿Ｌ２を同一特性と見なし、高電位側切替スイッチＳＷ＿Ｈの抵抗値を無視した場合（以下、本第４実施形態において同様）、フレア現像ローラ１０２には、図１０（ｅ）に示すように、中間電位電源Ｖｍの電圧（電圧可変）から低電位側電源ＶＬの電圧を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｍ−ＶＬ）／２の電圧｝が印加される。
【００７９】
［４．２］電圧印加期間Ｄ２（パルス正電圧印加期間）
電圧印加期間Ｄ２は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｄ２においては、高電位側切替スイッチＳＷ＿Ｈが高電位側電源Ｖｈ側となっている。
【００８０】
したがって、電圧印加期間Ｄ２においては、高電位側電源Ｖｈ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側電源ＶＬと、電流が流れる。
【００８１】
これにより、フレア現像ローラ１０２には、図９中、左側から右側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図１０（ｅ）に示すように、高電位側電源Ｖｈの電圧から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（Ｖｈ−ＶＬ）／２の電圧｝が印加される。
【００８２】
［４．３］電圧印加期間Ｄ３（低電圧期間）
電圧印加期間Ｄ３は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっており、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側（可変電圧）となっている。したがって、この電圧印加期間Ｄ３は、電圧印加期間Ｄ１と同様の状態となっているので、フレア現像ローラ１０２には、図１０（ｅ）に示すように、中間電位電源Ｖｍの電圧（可変電圧）から低電位側電源ＶＬを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｍ−ＶＬ）／２の電圧｝が印加される。
【００８３】
［４．４］電圧印加期間Ｄ４（低電圧期間）
電圧印加期間Ｄ４は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｄ４においては、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側（可変電圧）となっている。
【００８４】
したがって、電圧印加期間Ｄ４においては、中間電位電源Ｖｍ（可変電圧）→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側電源ＶＬと、電流が流れる。
【００８５】
これにより、フレア現像ローラ１０２には、図９中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図１０（ｅ）に示すように、低電位側電源ＶＬの電圧から中間電位電源Ｖｍの電圧（可変電圧）を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（ＶＬ−Ｖｍ）／２の電圧｝が印加される。
【００８６】
［４．５］電圧印加期間Ｄ５（パルス低電圧印加期間）
電圧印加期間Ｄ５は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｄ５においては、高電位側切替スイッチＳＷ＿Ｈが高電位側電源Ｖｈ側となっている。
【００８７】
したがって、電圧印加期間Ｄ５においては、高電位側電源Ｖｈ→高電位側切替スイッチＳＷ＿Ｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側電源ＶＬと、電流が流れる。
【００８８】
これにより、フレア現像ローラ１０２には、図９中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図１０（ｅ）に示すように、低電位側電源ＶＬの電圧から高電位側電源Ｖｈを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（ＶＬ−Ｖｈ）／２の電圧｝が印加される。
【００８９】
［４．６］電圧印加期間Ｄ６（低電圧期間）
電圧印加期間Ｄ６は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（開状態）となっており、高電位側切替スイッチＳＷ＿Ｈが中間電位電源Ｖｍ側（電圧可変）となっている。したがって、この電圧印加期間Ｄ６は、電圧印加期間Ｄ４と同様の状態となっているので、フレア現像ローラ１０２には、図１０（ｅ）に示すように、低電位側電源ＶＬの電圧から中間電位電源Ｖｍの電圧（可変電圧）を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（ＶＬ−Ｖｍ）／２の電圧｝が印加される。
【００９０】
［４．７］第４実施形態の効果
以上の説明のように、本第４実施形態によれば、所定のトナークラウド状態（トナーホッピング状態）を実現することができるとともに、電源電圧の交播時に印加電圧が中間電圧となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ１０２への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
【００９１】
さらに中間電位電源Ｖｍの電圧を可変としているので、画像形成装置が置かれた環境条件（温度及び湿度）及び動作時間等の画像形成装置の状態により異なるトナークラウド状態（トナーホッピング状態）及びトナー劣化度をバランスよく制御することができ、画像形成品質の向上が図れる。
【００９２】
［５］第５実施形態
本第５実施形態において、電源装置の概要構成は第１実施形態と同様であるので、図２を援用して説明を行うものとする。
図１１は、第５実施形態の電源装置の詳細回路例の説明図である。図１１において、第１実施形態の図３と同様の部分には同一の符号を付すものとする。
【００９３】
電源装置１００を構成するフレア現像用高圧電源回路１０１Ｄは、高電位側電源Ｖｈと、低電位側電源ＶＬと、電圧可変の中間電位電源Ｖｍと、コントローラ１０４の制御下で低電位側電源ＶＬと中間電位電源Ｖｍとを切り替えてフルブリッジ回路１０３に接続する低電位側切替スイッチＳＷ＿Ｌと、を備えている。
【００９４】
ここで、中間電位電源Ｖｍの電圧を可変としているのは、第４実施形態と同様に、環境条件（温度及び湿度）及び動作時間等の画像形成装置の状態により、トナークラウド状態（トナーホッピング状態）及びトナー劣化度が異なるため、これらをバランスよく制御するためである。
また、低電位側切替スイッチＳＷ＿Ｌには、コントローラ１０４から切替制御信号が入力され、コントローラ１０４の制御下で、オン／オフ（閉／開）制御がなされる。
さらに、フルブリッジ回路１０３は、第１実施形態と同様の構成となっている。
【００９５】
図１２は、第５実施形態のタイミングチャートである。
図１２（ａ）は、高電位側切替スイッチＳＷ＿Ｈの出力端の電圧Ｖ１、図１２（ｂ）は、低電位側電源ＶＬの出力端の電圧Ｖ２、図１２（ｃ）は、フレア現像ローラ１０２の一端の電圧Ｖａ、図１２（ｄ）は、フレア現像ローラ１０２の他端の電圧Ｖｂ、図１２（ｅ）は、フレア現像ローラ１０２の印加電圧Ｖｆである。
【００９６】
ここで、フレア現像ローラ１０２に対する交流電圧の印加は、交流電圧印加期間Ｅが繰り返されることにより行われている。
交流電圧印加期間Ｅは、以下に説明する６つの電圧印加期間Ｅ１〜Ｅ６で構成されており、交流電圧印加期間Ｅを繰り返すことで、フレア現像ローラ１０２に所定の交流電圧を印加している。
【００９７】
［５．１］電圧印加期間Ｅ１（低電圧期間）
電圧印加期間Ｅ１は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｅ１においては、低電位側切替スイッチＳＷ＿Ｌが中間電位電源Ｖｍ側（電圧可変）となっている。
【００９８】
したがって、電圧印加期間Ｅ１においては、高電位側電源Ｖｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側切替スイッチＳＷ＿Ｌ→中間電位電源Ｖｍと、電流が流れる。
【００９９】
これにより、フレア現像ローラ１０２には、図１１中、左側から右側に向かって電流が流れる。このとき、高電位側電流制限抵抗Ｒ＿Ｈ１、Ｒ＿Ｈ２、低電位側電流制限抵抗Ｒ＿Ｌ１、Ｒ＿Ｌ２の抵抗値を同一値とし、高電位側トランジスタスイッチＦＥＴ＿Ｈ１及び低電位側トランジスタスイッチＦＥＴ＿Ｌ２を同一特性と見なし、低電位側切替スイッチＳＷ＿Ｌの抵抗値を無視した場合（以下、本第５実施形態において同様）、フレア現像ローラ１０２には、図１２（ｅ）に示すように、高電位側電源Ｖｈの電圧から中間電位電源Ｖｍの電圧（電圧可変）を引いた電圧（＝Ｖｈ−Ｖｍ）から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｈ−Ｖｍ）／２の電圧｝が印加される。
【０１００】
［５．２］電圧印加期間Ｅ２（パルス正電圧印加期間）
電圧印加期間Ｅ２は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっている。
さらにこの電圧印加期間Ｅ２においては、低電位側切替スイッチＳＷ＿Ｌが低電位側電源ＶＬ側となっている。
【０１０１】
したがって、電圧印加期間Ｅ２においては、高電位側電源Ｖｈ→高電位側電流制限抵抗Ｒ＿Ｈ１→高電位側トランジスタスイッチＦＥＴ＿Ｈ１→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ２→低電位側トランジスタスイッチＦＥＴ＿Ｌ２→低電位側切替スイッチＳＷ＿Ｌ→低電位側電源ＶＬと、電流が流れる。
【０１０２】
これにより、フレア現像ローラ１０２には、図１１中、左側から右側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図１２（ｅ）に示すように、高電位側電源Ｖｈの電圧から低電位側電源ＶＬを引いた電圧（＝Ｖｈ−ＶＬ）から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（Ｖｈ−ＶＬ）／２の電圧｝が印加される。
【０１０３】
［５．３］電圧印加期間Ｅ３（低電圧期間）
電圧印加期間Ｅ３は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオン状態（閉状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオフ状態（開状態）となっており、低電位側切替スイッチＳＷ＿Ｌが中間電位電源Ｖｍ側（可変電圧）となっている。したがって、この電圧印加期間Ｅ３は、電圧印加期間Ｅ１と同様の状態となっているので、フレア現像ローラ１０２には、図１２（ｅ）に示すように、高電位側電源Ｖｈの電圧から中間電位電源Ｖｍの電圧（可変電圧）を引いた電圧（＝Ｖｈ−Ｖｍ）から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｈ−Ｖｍ）／２の電圧｝が印加される。
【０１０４】
［５．４］電圧印加期間Ｅ４（低電圧期間）
電圧印加期間Ｅ４は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｅ４においては、低電位側切替スイッチＳＷ＿Ｌが中間電位電源Ｖｍ側（可変電圧）となっている。
【０１０５】
したがって、電圧印加期間Ｅ４においては、高電位側電源Ｖｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側切替スイッチＳＷ＿Ｌ→中間電位電源Ｖｍ（可変電圧）と、電流が流れる。
【０１０６】
これにより、フレア現像ローラ１０２には、図１１中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図１２（ｅ）に示すように、中間電位電源Ｖｍの電圧（可変電圧）から高電位側電源Ｖｈの電圧（＝Ｖｍ−Ｖｈ）を引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｍ−Ｖｈ）／２の電圧｝が印加される。
【０１０７】
［５．５］電圧印加期間Ｅ５（パルス負電圧印加期間）
電圧印加期間Ｅ５は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（閉状態）となっている。
さらにこの電圧印加期間Ｅ５においては、低電位側切替スイッチＳＷ＿Ｌが低電位側電源ＶＬ側となっている。
【０１０８】
したがって、電圧印加期間Ｅ５においては、高電位側電源Ｖｈ→高電位側電流制限抵抗Ｒ＿Ｈ２→高電位側トランジスタスイッチＦＥＴ＿Ｈ２→フレア現像ローラ１０２→低電位側電流制限抵抗Ｒ＿Ｌ１→低電位側トランジスタスイッチＦＥＴ＿Ｌ１→低電位側切替スイッチＳＷ＿Ｌ→低電位側電源ＶＬと、電流が流れる。
【０１０９】
これにより、フレア現像ローラ１０２には、図１１中、右側から左側に向かって電流が流れる。このとき、フレア現像ローラ１０２には、図１２（ｅ）に示すように、低電位側電源ＶＬの電圧から高電位側電源Ｖｈを引いた電圧から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一の電圧｛電圧降下分を無視すれば、（ＶＬ−Ｖｈ）／２の電圧｝が印加される。
【０１１０】
［５．６］電圧印加期間Ｅ６（低電圧期間）
電圧印加期間Ｅ６は、高電位側トランジスタスイッチＦＥＴ＿Ｈ１と、低電位側トランジスタスイッチＦＥＴ＿Ｌ２と、がオフ状態（開状態）となっており、高電位側トランジスタスイッチＦＥＴ＿Ｈ２と、低電位側トランジスタスイッチＦＥＴ＿Ｌ１と、がオン状態（開状態）となっており、低電位側切替スイッチＳＷ＿Ｌが中間電位電源Ｖｍ側（電圧可変）となっている。したがって、この電圧印加期間Ｅ６は、電圧印加期間Ｅ４と同様の状態となっているので、フレア現像ローラ１０２には、図１２（ｅ）に示すように、中間電位電源Ｖｍの電圧（可変電圧）から高電位側電源Ｖｈの電圧を引いた電圧（＝Ｖｍ−Ｖｈ）から、高電位側電流制限抵抗Ｒ＿Ｈ１、高電位側トランジスタスイッチＦＥＴ＿Ｈ１、低電位側トランジスタスイッチＦＥＴ＿Ｌ２及び低電位側電流制限抵抗Ｒ＿Ｌ２の電圧降下分を差し引いた電圧の二分の一｛電圧降下分を無視すれば、（Ｖｍ−Ｖｈ）／２の電圧｝が印加される。
【０１１１】
［５．７］第５実施形態の効果
以上の説明のように、本第５実施形態によれば、所定のトナークラウド状態（トナーホッピング状態）を実現することができるとともに、電源電圧の交播時に印加電圧が中間電圧となる低電圧期間を設けているので、容量性負荷であるフレア現像ローラ１０２への印加電圧及びその印加時間を低減することができ、トナーの劣化を抑制することができる。
【０１１２】
さらに中間電位電源Ｖｍの電圧を可変としているので、画像形成装置が置かれた環境条件（温度及び湿度）及び動作時間等の画像形成装置の状態により異なるトナークラウド状態（トナーホッピング状態）及びトナー劣化度をバランスよく制御することができ、画像形成品質の向上が図れる。
【０１１３】
［６］実施形態の変形例
以上の説明においては、各低電圧期間において、一定の電圧としていたが、同極性であれば、複数段階の電圧を印加するように構成することも可能である。
なお、上記実施の形態では、本発明の画像形成装置を、コピー機能、プリンタ機能、スキャナ機能およびファクシミリ機能のうち少なくとも２つの機能を有する複合機に適用した例を挙げて説明するが、複写機、プリンタ、ファクシミリ装置等の画像形成装置であればいずれにも適用することができる。
【０１１４】
以上、発明を実施するための形態について説明を行ったが、本発明は、この発明を実施するための形態で述べた実施の形態に限定されるものではない。本発明の主旨をそこなわない範囲で変更することが可能である。
【符号の説明】
【０１１５】
１００  電源装置
１０１、１０１Ａ〜１０１Ｄ  フレア現像用高圧電源回路
１０２  フレア現像ローラ（現像手段）
１０３  フルブリッジ回路（交流電圧生成手段）
１０４  コントローラ（電圧移行制御手段）
Ａ  交流電圧印加期間
Ａ１  電圧印加期間（パルス正電圧印加期間）
Ａ２  電圧印加期間（低電圧期間）
Ａ３  電圧印加期間（パルス負電圧印加期間）
Ａ４  電圧印加期間（低電圧期間）
Ｂ  交流電圧印加期間
Ｂ１  電圧印加期間（低電圧期間）
Ｂ２  電圧印加期間（パルス正電圧印加期間）
Ｂ３  電圧印加期間（低電圧期間）
Ｂ４  電圧印加期間（低電圧期間）
Ｂ５  電圧印加期間（パルス負電圧印加期間）
Ｂ６  電圧印加期間（低電圧期間）
Ｃ  交流電圧印加期間
Ｃ１  電圧印加期間（パルス正電圧印加期間）
Ｃ２  電圧印加期間（低電圧期間）
Ｃ３  電圧印加期間（パルス負電圧印加期間）
Ｃ４  電圧印加期間（低電圧期間）
Ｄ  交流電圧印加期間
Ｄ１  電圧印加期間（低電圧期間）
Ｄ２  電圧印加期間（パルス正電圧印加期間）
Ｄ３  電圧印加期間（低電圧期間）
Ｄ４  電圧印加期間（低電圧期間）
Ｄ５  電圧印加期間（パルス負電圧印加期間）
Ｄ６  電圧印加期間（低電圧期間）
Ｅ  交流電圧印加期間
Ｅ１  電圧印加期間（低電圧期間）
Ｅ２  電圧印加期間（パルス正電圧印加期間）
Ｅ３  電圧印加期間（低電圧期間）
Ｅ４  電圧印加期間（低電圧期間）
Ｅ５  電圧印加期間（パルス負電圧印加期間）
Ｅ６  電圧印加期間（低電圧期間）
ＦＥＴ＿Ｈ１、ＦＥＴ＿Ｈ２  高電位側トランジスタスイッチ
ＦＥＴ＿Ｌ１、ＦＥＴ＿Ｌ２  低電位側トランジスタスイッチ
Ｒ＿Ｈ１、Ｒ＿Ｈ２  高電位側電流制限抵抗
Ｒ＿Ｌ１、Ｒ＿Ｌ２  低電位側電流制限抵抗
ＳＷ＿Ｈ  高電位側切替スイッチ
ＳＷ＿Ｌ  低電位側切替スイッチ
ＶＬ  低電位側電源（電源手段）
Ｖｈ  高電位側電源（電源手段）
Ｖｍ  中間電位電源（電源手段）
【先行技術文献】
【特許文献】
【０１１６】
【特許文献１】特開２０１０−０３９３４４号公報
【図１】
0005978557.tif 000002
【図２】
0005978557.tif 000003
【図３】
0005978557.tif 000004
【図４】
0005978557.tif 000005
【図５】
0005978557.tif 000006
【図６】
0005978557.tif 000007
【図７】
0005978557.tif 000008
【図８】
0005978557.tif 000009
【図９】
0005978557.tif 000010
【図１０】
0005978557.tif 000011
【図１１】
0005978557.tif 000012
【図１２】
0005978557.tif 000013