(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを選択的に反応させて前記半導体領域の上部に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｄ）工程では熱伝導型アニール装置を用いて前記第１の熱処理を行い、
前記（ｆ）工程ではマイクロ波アニール装置を用いて前記第２の熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜はＮｉおよびＰｔを含み、
前記（ｆ）工程では、前記第２の熱処理により前記金属シリサイド層の底面にＰｔを偏析させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｄ）工程では前記第１の熱処理により主にＮｉ２Ｓｉからなる前記金属シリサイド層を形成し、
前記（ｆ）工程では前記第２の熱処理により前記金属シリサイド層をＮｉＳｉ相に相変態させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記（ｄ）工程で形成された前記金属シリサイド層はＮｉＳｉの微結晶を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｆ）工程では、前記マイクロ波アニール装置のパワーを８００Ｗ以上２０００Ｗ以下で制御して前記第２の熱処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
（ｈ）前記絶縁膜の上面から前記金属シリサイド層の上面に達するＷを含む接続部材を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
（ｉ）前記（ｆ）工程の後、前記半導体基板上にＣｕを含む配線を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記金属シリサイド層の膜厚は１５ｎｍ以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記半導体領域は電界効果トランジスタのソース・ドレイン領域を構成していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記第２の熱処理の温度は、前記第１の熱処理の温度より低いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記半導体領域は、Ｐ型の導電型を有することを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲート電極やソース・ドレイン領域の抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生じる。そこで、ゲート電極を構成する導電膜およびソース・ドレイン領域を構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲート電極やソース・ドレイン領域を低抵抗化するサリサイド（Salicide：Self Aligned Silicide）技術が検討されている。
【０００３】
特開２０１０−１１４４４９号公報（特許文献１）には、ＮｉＳｉ（ニッケルモノシリサイド）を含むシリサイド層であって、高温下でも相安定性および膜安定性を保った層を半導体基板の主面に形成することが記載されている。また、前記シリサイド層には、例えばＰｔ（白金）などが含まれていることも記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１１４４４９号公報
【特許文献２】特開２００２−１４１５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の微細化に伴い、電界効果トランジスタのソース・ドレイン領域およびゲート電極の上面に形成されるシリサイド層の薄膜化が求められてきている。しかし、シリサイド層が薄膜化するとシリサイド層の安定性が物理的に不安定になり、半導体基板内においてシリサイド層が異常成長し、ゲート電極の下部の半導体基板内に主にＮｉＳｉ２を含むシリサイド層が形成される。この場合、接合リーク電流に起因するリーク欠陥が増加し、半導体装置の信頼性が損なわれる虞があるため、シリサイド層を薄膜化することは困難であった。
【０００６】
近年ではシリサイド層を形成するサリサイドプロセスでは、半導体基板上に形成した金属膜をソース領域、ドレイン領域およびゲート電極の一部と反応させてシリサイド層を形成するため、二回に分けてアニール処理（熱処理）する方法が一般的となっている。この場合、第２の熱処理である２ｎｄアニール処理では、第１の熱処理である１ｓｔアニール処理よりも高い温度で半導体基板を加熱する。
【０００７】
しかし、５００〜６００℃程度の高温で第２の熱処理を行い、例えば１４ｎｍ以下の膜厚を有する極薄いシリサイド層を形成した場合、熱処理の温度が高すぎるためにシリサイド層の異常成長を抑制することが困難となる。また、ランプ式または熱伝導型のアニール装置などを用いて第２の熱処理を行った場合、シリサイド層の膜厚を均一に形成することは困難である。このように、シリサイド層の膜厚を精度良く制御できず、シリサイド層の結晶（グレイン）の異常成長が生じるなどすると、半導体基板とシリサイド層との間でリーク電流が流れやすくなるなど、シリサイド層の接合リーク特性が悪化するという問題がある。
【０００８】
特開２００２−１４１５０４号公報（特許文献２）には、例えばマイロクロ波アニール・プロセスを用い、８５０℃以上の温度で６０秒以下の熱処理を行ってシリサイド層を形成することが記載されている。ここでは、シリサイド層の形成工程において第１の熱処理を例えばマイクロ波アニール・プロセスなどを用いて行い、その後の第２の熱処理を第１の熱処理と同じあるいは異なる条件で行うことでシリサイド層を活性化することができるとしている。このように、１ｓｔアニールにおいてもマイクロ波を用いた熱処理を行うことが記載されている。
【０００９】
しかし、特許文献２に示すようにマイクロ波を用いて第１の熱処理をしようとすると、第１の熱処理を熱伝導型アニール装置などにより行った場合に比べてシリサイド層の接合リーク電流が増加してしまう問題がある。これは、マイクロ波では純金属が表面全体に付いた半導体基板を均一に加熱することが困難な場合があり、また、例えばシリコンを含む半導体基板をマイクロ波により直接加熱すると、半導体基板上の金属膜を熱伝導型アニール装置などにより加熱して第１の熱処理を行った場合に比べ、その後の第２の熱処理または配線形成工程などの熱処理によってシリサイド層の異常成長が起こりやすくなるためであることが本発明者によって見出された。
【００１０】
本発明の目的は、シリサイド層を有する半導体装置の接合リーク特性を改善する技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本願発明の半導体装置の製造方法は、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを選択的に反応させて前記半導体領域の上部に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｄ）工程では熱伝導型アニール装置を用いて前記第１の熱処理を行い、
前記（ｆ）工程ではマイクロ波アニール装置を用いて前記第２の熱処理を行うものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
代表的な実施の形態によれば、半導体基板の表面に金属シリサイド層が形成された素子を有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置を示す要部断面図である。
【図２】本発明の一実施の形態である半導体装置および比較例である半導体装置のそれぞれの金属シリサイド層中のＰｔの濃度分布を示す表である。（ａ）は比較例のｎチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。（ｂ）は比較例のｐチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。（ｃ）は本発明の一実施の形態であるｎチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。（ｄ）は本発明の一実施の形態であるｐチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の一実施の形態における熱伝導型アニール装置の一部を破断して示す平面図である。
【図１４】本発明の一実施の形態における熱伝導型アニール装置の一部を示す平面図である。
【図１５】図１４のＡ−Ａ線における断面図である。
【図１６】本発明の一実施の形態における熱伝導型アニール装置の一部を示す断面図である。
【図１７】熱伝導型アニール装置を示す断面図である。
【図１８】比較例であるバッチ式アニール装置を示す断面図である。
【図１９】比較例であるランプ式アニール装置を示す断面図である。
【図２０】マイクロ波アニール装置を示す断面図である。
【図２１】図１２に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】金属シリサイド層の膜厚と接合リーク電流との関係を示すグラフである。
【図２５】第２の熱処理の温度と接合リーク電流との関係を示すグラフである。
【図２６】半導体装置の接合リーク電流の累積度数分布を示すグラフである。
【図２７】金属シリサイド層が相変態する温度を示すグラフである。
【図２８】マイクロ波アニール装置による加熱時間と半導体基板の温度とを示すグラフである。
【図２９】第２の熱処理の温度とＰｔの偏析度との関係を示すグラフである。
【図３０】本実施の形態の変形例として示す半導体装置の要部断面図である。
【図３１】金属シリサイド層の幅と金属シリサイド層のシート抵抗との関係を示すグラフである。
【図３２】金属シリサイド層の幅と金属シリサイド層のシート抵抗との関係を示すグラフである。
【図３３】金属シリサイド層と半導体基板との界面の平坦性を示すグラフである。
【図３４】金属シリサイド層と半導体基板との界面の平坦性を示すグラフである。
【図３５】比較例である半導体装置を示す要部断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
本実施の形態の半導体装置を、図１および図２を参照して説明する。図１は、半導体基板１上に形成されたＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ（Field Effect Transistor：電界効果トランジスタ）（以下単にＭＩＳＦＥＴという）が形成された半導体装置の断面図である。
【００１９】
図１に示すように、半導体基板１の主面には半導体基板１の上面に形成された素子分離領域４により分割された第１領域および第２領域があり、第１領域の半導体基板１の主面にはｐ型のチャネルを有するＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴＱｐ）が形成されており、第２領域の半導体基板１の主面にはｎ型のチャネルを有するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ）が形成されている。
【００２０】
ｐチャネル型ＭＩＳＦＥＴＱｐは、半導体基板１の主面にｎ型の不純物（例えばＰ（リン））が導入されたｎ型のチャネル半導体層であるｎ型ウエル６上にゲート絶縁膜７を介して形成されたゲート電極８ｂと、ゲート電極８ｂの直下のｎ型ウエル６を挟むように半導体基板１の主面に形成されたソース・ドレイン領域とを有している。例えばポリシリコン膜からなるゲート電極８ｂの両方の側壁には、酸化シリコン膜などからなるサイドウォール１１が形成されており、サイドウォール１１の下部の半導体基板１の主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低濃度で導入された半導体領域であるｐ−型半導体領域１０ａが形成されている。ゲート電極８ｂの直下の領域に対するｐ−型半導体領域１０ａよりも外側の領域、すなわちｐ−型半導体領域１０ａと素子分離領域４との間の半導体基板１の主面には、ｐ−型半導体領域１０ａよりもｐ型の不純物（例えばＢ（ホウ素））が高濃度で導入されたｐ＋型半導体領域１０ｂが形成されている。ソース・ドレイン領域は、ｐ−型半導体領域１０ａおよびｐ＋型半導体領域１０ｂにより構成される。
【００２１】
同様に、ｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１の主面にｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型のチャネル半導体層であるｐ型ウエル５上にゲート絶縁膜７を介して形成されたゲート電極８ａと、ゲート電極８ａの直下のｐ型ウエル５を挟むように半導体基板１の主面に形成されたソース・ドレイン領域とを有している。例えばポリシリコン膜からなるゲート電極８ａの両方の側壁にはサイドウォール１１が形成されており、サイドウォール１１の下部の半導体基板１の主面には、ｎ型の不純物（例えばＰ（リン））が比較的低濃度で導入された半導体領域であるｎ−型半導体領域９ａが形成されている。ｎ−型半導体領域９ａと素子分離領域４との間の半導体基板１の主面には、ｎ−型半導体領域９ａよりもｎ型の不純物（例えばＰ（リン））が高濃度で導入されたｎ＋型半導体領域９ｂが形成されている。ソース・ドレイン領域は、ｎ−型半導体領域９ａおよびｎ＋型半導体領域９ｂにより構成される。
【００２２】
ｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ、ゲート電極８ａおよび８ｂのそれぞれの上面には、Ｎｉ（ニッケル）とＳｉ（シリコン）との化合物であるＮｉＳｉ（モノニッケルシリサイド）およびＰｔ（白金）を含む金属シリサイド層４１が形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ、金属シリサイド層４１、サイドウォール１１および素子分離領域４を含む半導体基板１の主面は、エッチングストッパ膜である薄い絶縁膜４２を介して厚い層間絶縁膜である絶縁膜４３により覆われており、絶縁膜４３の上面から金属シリサイド層４１の上面にかけてコンタクトホールが貫通している。
【００２３】
金属シリサイド層４１上のコンタクトホール内には、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐに所定の電位を供給するためのプラグ４５が形成されている。プラグ４５は、例えばＷ（タングステン）を主に含む接続部材である。金属シリサイド層４１は、タングステンなどの金属材料からなるプラグ４５と、主にシリコンからなる半導体基板１との接触抵抗を低減し、プラグ４５とソース・ドレイン領域のｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂ、ゲート電極８ａおよび８ｂとをオーミックに接続するための層である。
【００２４】
絶縁膜４３上およびプラグ４５上にはストッパ絶縁膜５１を介して層間絶縁膜である絶縁膜５２が形成されており、絶縁膜５２にはプラグ４５の上面を露出する複数の配線溝５３が形成されている。配線溝５３内にはバリア導体膜５４を介して、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐに所定の電位を供給するための配線５５が埋め込まれている。なお、バリア導体膜５４は配線５５に主に含まれるＣｕ（銅）が絶縁膜５２、４３などに拡散することを防ぐためのバリア膜である。なお、ゲート電極８ａ、８ｂの直上のコンタクトホール、プラグ４５および配線５５は図１に示している領域には形成されておらず他の領域に形成されているため、図１には示していない。
【００２５】
本実施の形態の半導体装置の特徴として、金属シリサイド層４１はＰｔ（白金）を含んでおり、金属シリサイド層４１の底面、すなわち金属シリサイド層４１と半導体基板１との界面では、ｎチャネル型ＭＩＳＦＥＴＱｎより、ｐチャネル型ＭＩＳＦＥＴＱｐの方がＰｔの濃度が高い。逆に、金属シリサイド層４１の上面では、ｐチャネル型ＭＩＳＦＥＴＱｐよりもｎチャネル型ＭＩＳＦＥＴＱｎの方がＰｔの濃度が高い。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎの金属シリサイド層４１内では、Ｐｔは金属シリサイド層４１の底面よりも上面に多く存在（偏析）しており、ｐチャネル型ＭＩＳＦＥＴＱｐの金属シリサイド層４１内では、Ｐｔは金属シリサイド層４１の上面よりも底面に多く存在（偏析）している。なお、ここでいう偏析とは、例えばＰｔなどの物質がある構造体の中の特定の領域に集中的に拡散し、前記構造体の中のその他の領域よりも高い密度で存在している場合、または比較される他の構造体に比べ、同じ領域における前記物質の密度が高い場合などをいう。
【００２６】
このようなＰｔの分布を有する金属シリサイド層４１は、後述するように、金属シリサイド層４１を形成する際に行われる２回の熱処理のうち、１回目の熱処理である第１の熱処理（１ｓｔアニール処理）でマイクロ波アニール装置を用いず、例えば熱伝導型アニール装置を用いて行い、２回目の熱処理である第２の熱処理（２ｎｄアニール処理）でマイクロ波アニール装置を用いて行うことにより形成される。なお、マイクロ波アニール装置、熱伝導型アニール装置およびその他のアニール装置については後述する。
【００２７】
また、詳しくは後述するが、マイクロ波アニール装置を用いず、例えば熱伝導型アニール装置を用いて第１の熱処理を行い、第２の熱処理をマイクロ波アニール装置を用いて行うと、第１の熱処理をマイクロ波アニール装置を用いて行った場合、または第２の熱処理をランプ式アニール装置または熱伝導型アニール装置を用いて行った場合に比べ、金属シリサイド層４１の接合リーク電流を低減することができる。これは、上述したように第１の熱処理ではマイクロ波アニール装置を用いずに熱伝導型アニール装置などを用い、第２の熱処理をマイクロ波アニール装置を用いて行い金属シリサイド層４１を形成することで、金属シリサイド層の異常成長を防ぎ、また、極薄い金属シリサイド層４１の膜厚を精度良く制御することができるためである。
【００２８】
また、ｐチャネル型ＭＩＳＦＥＴＱｐでは、金属シリサイド層４１内のＰｔが金属シリサイド層４１と半導体基板１との界面に偏析すると、金属シリサイド層４１と半導体基板１との間の接触抵抗が下がり、半導体装置の性能が向上する特性がある。逆に、ｎチャネル型ＭＩＳＦＥＴＱｎでは、金属シリサイド４１層内のＰｔが金属シリサイド層４１と半導体基板１との界面に偏析すると、金属シリサイド４１層と半導体基板１との間の接触抵抗が上がり、半導体装置の性能が低下する特性がある。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐでは金属シリサイド層４１の底面にＰｔを多く偏析させることが好ましく、ｎチャネル型ＭＩＳＦＥＴＱｎでは金属シリサイド層４１の底面よりも上部にＰｔを多く偏析させることが好ましい。
【００２９】
第１の熱処理でマイクロ波アニール装置を用いた場合、もしくは第２の熱処理でランプ式アニール装置または熱伝導型アニール装置を用いた場合、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎではいずれにおいても、金属シリサイド層４１内の上面にＰｔが偏析する。これは、ｎチャネル型ＭＩＳＦＥＴＱｎでは問題無いが、ｐチャネル型ＭＩＳＦＥＴＱｐでは半導体基板１と金属シリサイド層４１との接触抵抗が増加する問題が生じる。
【００３０】
ここで、図２に金属シリサイド層内のＮｉ（ニッケル）、Ｓｉ（シリコン）およびＰｔ（白金）の量の比を記載した表を示す。図２（ａ）は比較例であるｎチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。図２（ｂ）は比較例であるｐチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。図２（ｃ）は本実施の形態であるｎチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。図２（ｄ）は本実施の形態であるｐチャネル型ＭＩＳＦＥＴの金属シリサイド層中のＰｔ濃度分布を示す表である。
【００３１】
図２に示す４つの表のうち、一番上の表（図２（ａ））は第１の熱処理および第２の熱処理においていずれも熱伝導型アニール装置を用いた熱処理（ＲＴＡ）を行い形成したｎチャネル型ＭＩＳＦＥＴ（ＮＭＩＳ）の金属シリサイド層内の上層（ｔｏｐ）、中層（ｍｉｄｄｌｅ）および下層（ｂｏｔｔｏｍ）におけるＮｉ、ＳｉおよびＰｔの量の比を表わしている。また、金属シリサイド層内の上層、中層および下層におけるＮｉに対するＰｔの比（Ｐｔ／Ｎｉ）およびＳｉに対するＰｔの比（Ｐｔ／Ｓｉ）も記載されている。図２の上から二番目の表（図２（ｂ））は、図２（ａ）の表と同じ条件で形成されたｐチャネル型ＭＩＳＦＥＴ（ＰＭＩＳ）の金属シリサイド層内の上層、中層および下層のＮｉ、ＳｉおよびＰｔの量の比と、Ｎｉに対するＰｔの比と、Ｓｉに対するＰｔの比を示している。
【００３２】
これに対し、図２の上から三番目の表（図２（ｃ））は、本実施の形態において、第１の熱処理で熱伝導型アニール装置を用い、第２の熱処理でマイクロ波アニール処理（ＭＷＡ：Microwave Annealing）により形成したｎチャネル型ＭＩＳＦＥＴ（ＮＭＩＳ）の金属シリサイド層内の上層、中層および下層のＮｉ、ＳｉおよびＰｔの量の比と、Ｎｉに対するＰｔの比と、Ｓｉに対するＰｔの比を示している。また、図２の一番下の表（図２（ｄ））は、図２（ｃ）の表と同じ条件で形成された本実施の形態のｐチャネル型ＭＩＳＦＥＴ（ＰＭＩＳ）の金属シリサイド層内の上層、中層および下層のＮｉ、ＳｉおよびＰｔの量の比と、Ｎｉに対するＰｔの比と、Ｓｉに対するＰｔの比を示している。
【００３３】
すなわち、図２（ａ）および図２（ｂ）に示す表は比較例である半導体装置の金属シリサイド層内の元素分布を説明する表であり、図２（ｃ）および図２（ｄ）に示す表は本実施の形態の半導体装置の金属シリサイド層の元素分布を説明する表である。
【００３４】
図２から分かるように、比較例である図２（ａ）および図２（ｂ）の表の金属シリサイド層内では、Ｐｔ（白金）は金属シリサイド層の上層に偏析している。これに対し、図２（ｃ）の表に示すように本実施の形態のｎチャネル型ＭＩＳＦＥＴの金属シリサイド層では図２（ａ）の表に示す比較例とほぼ同様な傾向のＰｔの分布を有しているが、図２（ｄ）に示す本実施の形態のｐチャネル型ＭＩＳＦＥＴの金属シリサイド層では、図２（ｂ）の表の比較例の傾向とは異なり金属シリサイド層の上層から下層に向けてＰｔ濃度が増加する傾向となるようにＰｔが分布している。つまり、比較例に比べてｐチャネル型ＭＩＳＦＥＴの金属シリサイド層内のＰｔ（白金）が金属シリサイド層の底部に多く偏析しているといえる。
【００３５】
すなわち、図２（ｃ）および図２（ｄ）から分かるように、ｐチャネル型ＭＩＳＦＥＴのシリサイド層は、その上面から底面に向けてＳｉに対するＰｔの比が大きくなっており、ｎチャネル型ＭＩＳＦＥＴのシリサイド層は、その上面から底面に向けてＳｉに対するＰｔの比が小さくなっている。
【００３６】
また、図２に示す表から、ｐチャネル型ＭＩＳＦＥＴの金属シリサイド層の上面、底面およびそれらの中間層では、ＳｉとＰｔとがほぼ同じ比率で含まれており、ｎチャネル型ＭＩＳＦＥＴの金属シリサイド層では、その上面から底面にかけてＳｉに対するＰｔの比が小さくなっていることが分かる。
【００３７】
このように、第１の熱処理ではマイクロ波アニール装置を用いずに熱伝導型アニール装置などを用い、第２の熱処理をマイクロ波アニール装置を用いて行い金属シリサイド層４１を形成することで、ｐチャネル型ＭＩＳＦＥＴＱｐの金属シリサイド層４１内のＰｔを当該金属シリサイド層４１の底面（半導体基板１との界面側）に多く偏析させることができる。また、同様の理由により、ｎチャネル型ＭＩＳＦＥＴＱｎの金属シリサイド層４１内のＰｔを当該金属シリサイド層４１の底面ではなく上面に多く偏析させることができる。したがって、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれにおいて金属シリサイド層４１と半導体基板１との接触抵抗を低減することができるため、半導体装置の性能を向上させることができる。
【００３８】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図３〜図１０は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary MISFET）を有する半導体装置の製造工程中の要部断面図である。
【００３９】
まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコン膜などからなる。それから、図４に示すように、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。
【００４０】
次に、図５に示すように、溝４ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１の主面上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより形成（堆積）する。
【００４１】
絶縁膜４ｂは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂ形成工程以降の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
【００４２】
絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateともいう）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００４３】
それから、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。
【００４４】
次に、図６に示すように、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して絶縁膜３を露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜３を除去した後、ＨＦなどにより溝４ａの外部の絶縁膜４ｃおよび絶縁膜２を除去し、溝４ａの内部に絶縁膜４ｂ、４ｃを残すことにより、素子分離領域（素子分離）４を形成する。
【００４５】
このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ、４ｃからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、好ましくは、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ、４ｃ）からなる。後述するｎチャネル型ＭＩＳＦＥＴＱｎ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを構成するゲート絶縁膜７、ゲート電極８ａおよびソース・ドレイン用のｎ−型半導体領域９ａおよびｎ＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。また、後述するｐチャネル型ＭＩＳＦＥＴＱｐ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを構成するゲート絶縁膜７、ゲート電極８ｂおよびソース・ドレイン用のｐ−型半導体領域１０ａおよびｐ＋型半導体領域１０ｂ）も、素子分離領域４で規定された（囲まれた）活性領域に形成される。
【００４６】
次に、図７に示すように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００４７】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００４８】
次に、半導体基板１上（すなわちｐ型ウエル５およびｎ型ウエル６のゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ａとなる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ｂとなる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００４９】
次に、図８に示すように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａ、８ｂを形成する。
【００５０】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ａは、ｐ型ウエル５のゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ｂは、ｎ型ウエル６のゲート絶縁膜７上に形成される。ゲート電極８ａ、８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００５１】
次に、図９に示すように、ｐ型ウエル５のゲート電極８ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域１０ａを形成する。ｎ−型半導体領域９ａおよびｐ−型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００５２】
次に、ゲート電極８ａ、８ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００５３】
サイドウォール１１の形成後、（一対の）ｎ＋型半導体領域９ｂ（ソース、ドレイン領域）を、例えば、ｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。例えば、リン（Ｐ）を５×１０１５／ｃｍ２程度、ヒ素（Ａｓ）を４×１０１５／ｃｍ２程度注入して形成する。また、（一対の）ｐ＋型半導体領域１０ｂ（ソース、ドレイン領域）を、例えば、ｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を４×１０１５／ｃｍ２程度注入して形成する。ｎ＋型半導体領域９ｂを先に形成しても、あるいはｐ＋型半導体領域１０ｂを先に形成しても良い。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度で５秒程度の熱処理（スパイクアニール処理）にて行うこともできる。ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００５４】
ｎ＋型半導体領域９ｂは、ｎ−型半導体領域９ａよりも不純物濃度が高く、ｐ＋型半導体領域１０ｂは、ｐ−型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）９ｂおよびｎ−型半導体領域９ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）１０ｂおよびｐ−型半導体領域１０ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。ｐ−型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。
【００５５】
このようにして、ｐ型ウエル５に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、ｎ型ウエル６に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。これにより、図９の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域９ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１０ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００５６】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ここではｐ＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１に対応）を形成する。本実施の形態におけるサリサイドプロセスは部分反応方式のサリサイドプロセスを用い、以下に、この金属シリサイド層の形成工程について説明する。
【００５７】
図１０は、図９に続く半導体装置の製造工程中における要部断面図である。図１１、図１２、図２１〜図２３は、図１０に続く半導体装置の製造工程中における要部断面図である。
【００５８】
上記のようにして図９の構造が得られた後、図１０に示すように、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面を露出させてから、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面（全面）上に金属膜１２を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１上に、ゲート電極８ａ、８ｂを覆うように、金属膜１２が形成される。
【００５９】
また、金属膜１２の堆積工程の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガスまたはＨ２ガスのうち少なくともいずれか１つを用いたドライクリーニング処理を行って、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、金属膜１２の堆積工程を行えば、より好ましい。
【００６０】
金属膜１２は、例えばＮｉ（ニッケル）−Ｐｔ（白金）合金膜（ＮｉとＰｔの合金膜）からなり、その厚さ（堆積膜厚）は、例えば１５〜４０ｎｍ程度とすることができる。ここでは、金属膜１２内のＰｔ（白金）の濃度は例えば３〜１０ａｔ％とする。
【００６１】
このようにして金属膜１２を形成した後、図１１に示すように、半導体基板１に第１の熱処理（１ｓｔアニール処理）を施す。ここで、第１の熱処理は、２５０℃〜３００℃で行うことが好ましい。例えば、後述する枚葉式の熱伝導型アニール装置を用い、不活性ガスまたは窒素ガス雰囲気中でＲＴＡ（Rapid Thermal Anneal）法を用いて、２６０℃程度の温度にて３０秒以下の熱処理を半導体基板１に施すことにより、第１の熱処理を行うことができる。ここで第１の熱処理の時間を３０秒以下としたのは、熱処理を３０秒よりも長く行うと、金属膜１２と半導体基板１との反応が過剰に進み、形成される金属シリサイド層４１の膜厚が厚くなってしまうためである。
【００６２】
第１の熱処理により、図１１に示すように、ゲート電極８ａ、８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコンと金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１を形成する。このとき、金属膜１２内のＮｉ−Ｐｔ合金膜は、半導体基板１（ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部）に接する底面側から反対側の上面方向に向かって５〜７ｎｍの範囲のＮｉ−Ｐｔ合金がゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部と反応する。これにより、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部に、ＰｔおよびＮｉ２Ｓｉ（ダイニッケルシリサイド）を含むメタルリッチ相であって、ＮｉＳｉ（ニッケルモノシリサイド）の微結晶（結晶の核となるもの）が形成された金属シリサイド層４１を形成する。なお、ここでいうメタルリッチ相とは、ＮｉＳｉのようにＳｉの原子と金属原子とが１：１で化合してる化合物とは違い、Ｎｉ２ＳｉまたはＮｉ３Ｓｉのように、Ｓｉに対して多くの金属原子が化合している化合物からなる相のことを指す。逆に、金属原子に対してＳｉが多く化合しているＮｉＳｉ２などはシリコンリッチ層という。
【００６３】
すなわち、図１０に示す工程において半導体基板１上に１５〜４０ｎｍの厚さで形成された金属膜１２が、第１の熱処理において、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において反応して図１１に示す金属シリサイド層４１となるのは、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部の金属膜１２の全膜厚の内の一部である。このため、図１１に示すように、金属シリサイド層４１が形成された半導体基板１上の金属膜１２は、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において、他の領域の金属膜１２の膜厚に比べて膜厚が薄くなっている。このように、金属膜１２の膜厚の一部のみを必要量だけ反応させて金属シリサイド層４１を形成するサイリサイドプロセスを、ここでは部分反応方式のサリサイドプロセスと呼ぶ。
【００６４】
なお、本実施の形態では金属膜１２中にＰｔを添加させているが、これは、金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層（金属シリサイド層４１）中にＰｔを添加することにより、形成された金属シリサイド層の凝集を減らし、形成された金属シリサイド層において、ＮｉＳｉ２結晶の異常成長を抑制することができるためである。また、金属膜１２中にＰｔを添加することで、第１の熱処理によって形成される金属シリサイド層４１内に、より微細な結晶粒径を有するＮｉＳｉの結晶が形成されやすくなる。
【００６５】
上述したように、本実施の形態の第１の熱処理では、半導体基板１上に形成した金属膜１２を、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において全て反応させる全反応方式のサリサイドプロセスではなく、金属膜１２の膜厚の一部のみを必要量だけ反応させて金属シリサイド層４１を形成する部分反応方式のサリサイドプロセスを用いる。
【００６６】
全反応方式のサリサイドプロセスでは、第１の熱処理の前に形成する金属膜１２の膜厚により、金属膜１２とゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとの反応量（金属シリサイド層４１の膜厚）を制御する。これに対し、本実施の形態で用いる部分反応方式のサリサイドプロセスでは、第１の熱処理において半導体基板１を加熱する温度および時間によって金属膜１２とゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとの反応量（金属シリサイド層４１の膜厚）を制御することが可能である。このため、全反応方式に比べ、部分反応方式のサリサイドプロセスは１４ｎｍ以下の薄い膜厚を有するシリサイド層を形成することが容易であるという特徴がある。
【００６７】
次に、図１２に示すように、ウェット洗浄処理を行うことにより、未反応の金属膜１２（すなわちゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２）とを除去する。この際、ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ウェット洗浄処理は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより行うことができる。
【００６８】
その後、半導体基板１に第２の熱処理（２ｎｄアニール処理）を施す。第２の熱処理は、上記第１の熱処理の熱処理温度とほぼ同程度の熱処理温度で行う。例えば不活性ガスまたは窒素ガス雰囲気中で半導体基板１に５．８ＧＨｚのマイクロ波を照射し、２００℃〜３００℃程度で、６０秒〜１２０秒程度の熱処理を施すことにより、第２の熱処理を行うことができる。このときのマイクロ波のパワーは８００Ｗ以上２０００Ｗ以下とし、例えば１５００Ｗのパワーで照射するものとする。本実施の形態では、第１の熱処理は枚葉式の熱伝導型アニール装置を用いて行ったが、第２の熱処理ではマイクロ波アニール装置を用いて行う。なお、このマイクロ波アニール装置は枚葉式でもバッチ式でも良い。
【００６９】
第２の熱処理を行うことで、Ｎｉ２ＳｉまたはＮｉ３Ｓｉからなるメタルリッチ相を主に含む金属シリサイド層４１の全体をＮｉＳｉ相に相変態することができる。このとき、第１の熱処理において形成されたＮｉ２Ｓｉからなるメタルリッチ相は、一旦組成を崩し、ＮｉＳｉへと相変態する。なお、ＮｉＳｉは、Ｎｉ２ＳｉおよびＮｉ３Ｓｉよりも低い抵抗率を有し、第２の熱処理以降も（半導体装置の製造終了まで）金属シリサイド層４１は低抵抗のＮｉＳｉのまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１は低抵抗のＮｉＳｉとなっている。
【００７０】
また、１４ｎｍ程度の膜厚を有する金属シリサイド層４１を形成する本実施の形態では、第２の熱処理後の金属シリサイド層４１中のＮｉＳｉの平均な結晶粒径はｎチャネル型ＭＩＳＦＥＴＱｎでは１００ｎｍ以下、ｐチャネル型ＭＩＳＦＥＴＱｐでは２００ｎｍ以下となる。すなわち、本実施の形態の金属シリサイド層４１中に形成されるＮｉＳｉの微結晶の平均的な結晶粒径は２０〜３０ｎｍ程度であるため、第１の熱処理によって形成されるＮｉＳｉの結晶粒径は、第２の熱処理後のＮｉＳｉの結晶粒径の３分の１以下となる。なお、ここでいう結晶粒径とは、半導体基板１の主面に沿う方向における結晶の直径のことである。
【００７１】
ここで、本実施の形態の第１の熱処理に用いる枚葉式の熱伝導型アニール装置について、図１３〜図１６を用いて説明をする。図１３〜図１６に示す熱伝導型アニール装置は枚葉式であるため、１つの炉の中で複数枚の半導体ウエハを同時にアニールするバッチ式のアニール装置とは異なり、１つのアニール装置のアニール炉内に１枚ずつ半導体ウエハを配置して熱処理を行うものである。
【００７２】
図１３は熱伝導型アニール装置の一部を破断して主要部を示す平面図であり、熱伝導型アニール装置２０は、半導体ウエハを熱伝導型アニール装置２０内に運搬するロードポート２１、熱伝導型アニール装置２０内において半導体ウエハを移動させるロボットアーム２２、スワッパー２３およびキャリアプレート２４を有し、半導体ウエハを加熱するリアクタ２５を有している。熱伝導型アニール装置２０によって熱処理を行う工程では、まずロードポートによって半導体ウエハが熱伝導型アニール装置２０内に運び込まれた後、ロボットアーム２２によって、半導体ウエハはロードポート上から、対向する２枚の板からなるスワッパー２３上に移される。その後、半導体ウエハはスワッパー２３によってキャリアプレート２４上に配置され、キャリアプレート２４は半導体ウエハを搭載したまま、２枚のカーボンヒータからなるリアクタ２５同士の間に移動する。その後、リアクタ２５によって半導体ウエハを熱処理した後、半導体ウエハはキャリアプレート２４上において冷却され、前述した運搬手順とは逆の手順により、半導体ウエハはキャリアプレート２４、スワッパー２３およびロボットアーム２２によってロードポート２１上に戻され、ロードポート２１によって熱伝導型アニール装置２０の外に運び出される。
【００７３】
ここで、キャリアプレート２４を拡大して示す平面図を図１４に示す。また、図１４のキャリアプレート２４のＡ−Ａ線における断面図を図１５に示す。図１４および図１５に示すように、キャリアプレート２４は２本のバー２６に沿ってスライドして移動することが可能な円形のプレートであり、外側のカーボンリング２７、カーボンリング２７からキャリアプレート２４の中央に向かって延びるサポートピン２８およびサポートピン２８上であってカーボンリング２７よりもキャリアプレートの内側に配置されたガードリング２９を有している。半導体ウエハ３０を運搬、熱処理する際はガードリング２９の内側のサポートピン上に半導体ウエハ３０を配置する。ここで、ガードリング２９は半導体ウエハ３０の位置がズレるのを防止し、また、半導体ウエハを効率良く加熱するために半導体ウエハ３０の側方から熱が逃げるのを防ぐ壁の役割を果たすものである。
【００７４】
図１６に示すように、本実施の形態で用いる熱伝導型アニール装置２０は、上下に可動する２枚の導体であるカーボンヒータ（リアクタ２５）を有する。熱処理の際は、Ｎ２（窒素）の雰囲気中において、ベルヌーイチャックによってキャリアプレート２４（図示せず）に非接触保持（チャック保持）される半導体ウエハ３０を上下（半導体ウエハ３０の主面側および裏面側）から２枚のリアクタ２５により挟み込むことで半導体ウエハ３０の主面および裏面の近傍に配置し、電流によってリアクタ２５を発熱させ、半導体ウエハ３０を加熱して熱処理する。すなわち、２枚のリアクタ２５は熱伝導型アニール装置２０内のキャリアプレート２４上に配置された半導体ウエハ３０の主面に対して垂直な方向である上下方向に移動させることが可能であり、半導体ウエハ３０が２枚のリアクタ２５の間に配置された後に、半導体ウエハ３０の主面および裏面に各リアクタ２５をそれぞれ接近させて熱処理を行う。
【００７５】
熱伝導型アニール装置２０では、リアクタ２５が上下に可動して半導体ウエハ３０の主面および裏面のそれぞれに近接するため、図１６に示す半導体ウエハ３０の主面と、半導体ウエハ３０の主面に対向するリアクタ２５との距離Ｌを１５０μｍ程度にまで近付けることができ、半導体ウエハ３０の裏面も同様に、対向するリアクタ２５との距離を１５０μｍ程度に近付けることができる。リアクタ２５と半導体ウエハ３０とを限りなく近付けることにより、半導体ウエハ３０の加熱を開始する時点から高い昇温レートで加熱することができる。
【００７６】
また、２枚のリアクタ２５同士の間に近接して半導体ウエハ３０が配置されているため、リアクタ２５の温度を半導体ウエハ３０の温度としてみなすことができる。このため、熱伝導型アニール装置２０では半導体ウエハ３０自体の温度を計測しておらず、半導体ウエハ３０はリアクタ２５に流す電流値などから算出されたリアクタ２５の温度と同じ温度を有しているものとし、半導体ウエハ３０の温度を制御している。なお、第１の熱処理では、主にＳｉ（シリコン）からなる半導体基板１（図１１参照）よりも熱伝導性が高いＮｉ（ニッケル）またはＰｔ（白金）を含む金属膜１２（図１１参照）および金属シリサイド層４１（図１１参照）の方が高温になっている。すなわち、熱伝導型アニール装置を用いた第１の熱処理では、金属シリサイド層４１の方が半導体基板１よりも高温となる。
【００７７】
また、この熱伝導型アニール装置２０は枚葉式の小型のアニール装置であるため、アニール装置内のリアクタ２５を発熱したままの状態で保持し、高温のリアクタ２５同士の間において半導体ウエハ３０を出し入れできる。このため、熱処理の際にリアクタ２５が半導体ウエハ３０を加熱するための所望の温度に達するまでの時間を省き、リアクタ２５間に配置された時点から半導体ウエハ３０を急速に加熱することができる。また、均一に加熱されたリアクタ２５を半導体ウエハ３０に近接させて熱処理を行うことにより、半導体ウエハ３０の主面および裏面の全面を均一に加熱することができる。
【００７８】
この熱伝導型アニール装置２０では、半導体ウエハ３０を加熱する際に、半導体ウエハ３０の温度にオーバーシュートが発生しないという特徴がある。すなわち、例えば第１の熱処理の目標温度を２６０℃とした場合に、半導体ウエハ３０を加熱し始め、半導体ウエハ３０の温度が目標温度である２６０℃に達した後に、半導体ウエハ３０の温度を２６０℃よりも上昇させず、半導体ウエハ３０の温度が２６０℃に達した後も一定の温度で所望の時間ソークアニールすることができる。なお、ここでいうソークアニールとは、３０秒以上などの比較的長い時間、ほぼ一定の温度で熱処理を行うことである。これは、半導体ウエハ３０を加熱するリアクタ２５の温度を予め半導体ウエハ３０を熱処理する目標温度と同じ温度で保った状態で半導体ウエハ３０の加熱を開始し、熱処理中にリアクタ２５の温度がそれ以上上がることがないためである。よって、熱伝導型アニール装置２０では半導体ウエハ３０の温度を精密に制御することが可能であり、余計な加熱時間が無いため、図１１に示す金属シリサイド層４１内のＮｉＳｉの結晶粒径が大きくなることを防ぎ、結晶粒径が２０〜３０ｎｍ程度の微結晶の状態で金属シリサイド層４１内にＮｉＳｉを形成することができる。
【００７９】
なお、本実施の形態では可動式の２枚のリアクタ２５により半導体ウエハ３０を挟み込み、半導体ウエハ３０の間近から熱処理を施す熱伝導型アニール装置２０を用いたが、同じく枚葉式の熱伝導型アニール装置であって、図１７に示すような、装置内に固定された複数枚の固定ヒータ３１を備えた熱伝導型アニール装置３２を用いても良い。図１７は熱伝導型アニール装置３２の断面図であり、熱伝導型アニール装置３２は、装置内に複数枚の冷却プレート３３、ロボットアーム３４および固定ヒータ３１を有するアニール装置である。なお、熱伝導型アニール装置３２の内部はチャンバ（図示せず）によってＮ２雰囲気に保たれる。
【００８０】
熱処理の際は、まず冷却プレート３３同士の間に半導体ウエハ３０を熱伝導型アニール装置３２の外から入れて配置した後、ロボットアーム３４によって半導体ウエハ３０を固定ヒータ３１同士の間に配置し、固定ヒータ３１によって半導体ウエハ３０を熱処理する。その後はロボットアーム３４によって半導体ウエハ３０を固定ヒータ３１同士の間から冷却プレート３３同士の間に移動させ、冷却プレートによって半導体ウエハ３０を冷却した後、冷却プレート上から熱伝導型アニール装置３２の外部に半導体ウエハ３０を取り出す。なお、図１７に示す固定ヒータ３１は、例えば主にアルミニウムからなり、抵抗加熱（ジュール熱）によって発熱するヒータである。
【００８１】
なお、第１の熱処理において、上述した熱伝導型アニール装置ではなく、比較例として図１８に示す熱伝導型アニール装置であるバッチ式アニール装置３５および比較例として図１９に示すランプ式アニール装置３６を用いることを排除するものではないが、以下に示す点が重要視される場合は適用しない方が好ましい場合がある。
【００８２】
図１８に示すバッチ式アニール装置３５は、複数枚の半導体ウエハ３０を配置したラック３７を、抵抗加熱により発熱する複数枚の固定ヒータ３８の間に固定ヒータ３８の下方から挿入して複数枚の半導体ウエハ３０を加熱するバッチ式の熱伝導型アニール装置である。しかし、このバッチ式アニール装置３５は大型のアニール炉を有する装置であるため、固定ヒータ３８が高温を保持している状態では、半導体ウエハ３０を配置したラック３７をバッチ式アニール装置３５に出し入れすることができない。このため、半導体ウエハ３０を配置したラック３７を固定ヒータ３８同士の間に挿入した後に固定ヒータ３８を昇温させるので、固定ヒータ３８の昇温には長い時間を要し、所望の温度によって半導体ウエハ３０を加熱し始めるまでに、目標温度よりも低く制御性の悪い温度で半導体ウエハ３０を加熱する時間が長く生ずる。
【００８３】
また、図１９に示すランプ式アニール装置３６では、前述したバッチ式アニール装置３５と同様に、半導体ウエハ３０の温度を熱処理に必要な所望の温度にまで上昇させるのに時間がかかるという問題がある。これは、ランプ式アニール装置３６の場合、半導体ウエハ３０の温度を放射温度計６２で測っていることと、半導体ウエハ３０をランプ式アニール装置内に配置する際にランプ（ヒータ）６０の温度を高温で保つことができないことに起因している。
【００８４】
ランプ式アニール装置３６は、図１９に示すように、装置内の底部にウエハ台６１を有し、装置内であって半導体ウエハ３０の主面側の上方には半導体ウエハ３０を加熱するための複数のランプ（タングステンハロゲンランプ）６０を有し、装置内の底部であってウエハ台６１の下部には半導体ウエハ３０の温度を計測するための複数の放射温度計６２を有しているものである。なお、ランプ式アニール装置３６内において、半導体ウエハ３０の裏面側の下方には半導体ウエハ３０を加熱するものは配置されていない。ランプ式アニール装置３６の種類としては、例えばハロゲンランプまたはフラッシュランプがある。
【００８５】
図１９に示すように、ランプ式アニール装置３６では半導体ウエハ３０の温度を計測するために放射温度計６２を用いており、通常、半導体ウエハ３０の表面に反射した赤外線を検知して半導体ウエハ３０の温度を測る。しかし、半導体ウエハ３０の温度が２５０℃以下の場合では、赤外線の周波数が半導体ウエハ３０を透過する周波数となるため、放射温度計６２は半導体ウエハ３０の温度が常温の状態から２６０℃程度まで上昇するまで半導体ウエハ３０の温度を検知することができない。このため、ランプ式アニール装置３６では、半導体ウエハ３０の温度の測定が可能となる２６０℃程度で一旦半導体ウエハ３０の温度を一定に保つように熱処理される。具体的には、３０秒〜６０秒かけて２６０℃程度でソークアニールを行う必要がある。
【００８６】
また、ランプ式アニール装置３６で半導体ウエハ３０を熱処理した場合、半導体ウエハ３０の温度が目標温度である２６０℃に達した後に２６０℃よりも高い温度に達する現象（オーバーシュート）が起きる。これは、ランプ式アニール装置３６では、放射温度計６２で半導体ウエハ３０の温度を測り、半導体ウエハ３０の温度が目標温度に達した時にランプ６０による加熱を停止して半導体ウエハ３０の温度を目標温度に近付けるためである。このとき、半導体ウエハ３０の温度が目標温度に達した時にランプ６０による加熱を停止しても、半導体ウエハ３０の温度上昇がすぐには止まらないため、オーバーシュートが発生する。このため、ランプ式アニール装置３６では精度良く半導体ウエハ３０を熱処理することができない。
【００８７】
以上に述べたように、ランプ式アニール装置３６では半導体ウエハ３０の加熱中にオーバーシュートが発生するため、高い昇温レートで半導体ウエハ３０を加熱すると、さらに大きなオーバーシュートが起こり、半導体ウエハ３０の熱処理を精度良く行うことができない。
【００８８】
また、第１の熱処理において金属膜１２と半導体基板１とは２００℃以上の温度で反応し、金属シリサイド層４１を形成する。しかし、ランプ式アニール装置３６を用いて第１の熱処理を行った場合、半導体ウエハ３０の温度が２００℃以上となる非制御領域においても金属シリサイド層４１が形成され、その後に半導体ウエハ３０が目標温度に達するまでに長い時間を必要とする。
【００８９】
以上のことから、ランプ式アニール装置３６は熱伝導型アニール装置２０のように半導体ウエハ３０をオーバーシュートを起こさず、かつ急速に加熱することができず、熱処理の際に長い加熱時間を必要とするため、サーマルバジェット（熱履歴）が大きくなり、第１の熱処理において形成される金属シリサイド層４１内のＮｉＳｉの結晶粒径が大きくなる。具体的には、熱伝導型アニール装置２０を用いて第１の熱処理を行った場合、第１の熱処理により形成される金属シリサイド層４１内には、平均的な結晶粒径が２０〜３０ｎｍ程度のＮｉＳｉの微結晶が形成されるが、ランプ式アニール装置３６により第１の熱処理を行った場合では、形成されるシリサイド層内のＮｉＳｉの結晶粒径は数μｍ程度に大きくなる。また、ランプ式アニール装置３６を用いて熱処理を行った場合、シリサイド層内の結晶が大きく成長しやすいことから、半導体基板１のチャネル内にシリサイド層が異常成長しやすくなる問題がある。
【００９０】
なお、金属シリサイド層の異常成長は、第１の熱処理において金属シリサイド層内にＮｉＳｉの結晶またはＮｉＳｉ２の微結晶が形成された場合に、第１の熱処理の後の第２の熱処理、コンタクトプラグの形成工程または銅配線の焼き締め工程などで半導体基板が３００℃〜６００℃の高温になった際に起こる。
【００９１】
これに対し、図１３〜図１６を用いて説明した本実施の形態の第１の熱処理で使用する熱伝導型アニール装置２０では、半導体ウエハ３０の温度を計測して半導体ウエハ３０の温度が目標温度に達した際にリアクタ２５の温度を昇降させて調節するのではなく、あらかじめリアクタ２５の温度を半導体ウエハ３０の熱処理に必要な目標温度と同じ温度に熱した状態で半導体ウエハ３０の加熱を開始する。このため、上述したように、半導体ウエハ３０の温度がリアクタ２５より高い温度に上がることはなく、オーバーシュートが起こることがない。
【００９２】
また、熱伝導型アニール装置２０では半導体ウエハ３０の温度を計測しておらず、リアクタ２５を構成するカーボンヒータの温度はカーボンヒータに流す電流値などから計算され、熱処理の目標温度を保持するように設定されている。このため、前述したように、半導体ウエハ３０の温度は熱伝導型アニール装置２０のリアクタ２５の温度と同じ温度を有しているとみなすことができるため、熱伝導型アニール装置２０を用いた本実施の形態における第１および第２の熱処理では半導体ウエハ３０の温度を制御できない非制御領域が存在しない。
【００９３】
このように、熱処理において半導体ウエハ３０を短時間で目標の温度まで加熱し、ソークアニール時以外の加熱時間を短くすれば、サーマルバジェット（熱履歴）を小さくし、形成する金属シリサイド層４１内のＮｉＳｉの結晶粒径を小さく抑えることができる。
【００９４】
以上に述べたように、本実施の形態のように、金属シリサイド層４１の異常成長を防ぎ、１４ｎｍ以下の膜厚で、低抵抗率の金属シリサイド層４１を形成する場合、第１の熱処理において温度制御性が優れている熱伝導型アニール装置２０を用いて金属シリサイド層４１内にＮｉＳｉの微結晶を形成し、また、部分反応方式のサリサイドプロセスを用いることは非常に有利である。
【００９５】
このようにして、本実施の形態では熱伝導型アニール装置２０を用いて第１の熱処理を行い、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ｎ＋型半導体領域９ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ｐ＋型半導体領域１０ｂ）の表面（上層部）とに、ＮｉＳｉおよびＰｔからなる金属シリサイド層４１を形成する。また、半導体基板１と反応する金属膜１２の膜厚によるが、反応する金属膜１２の膜厚が例えば７ｎｍ程度の場合、反応後に形成される金属シリサイド層４１の膜厚は、例えば１４ｎｍ程度である。
【００９６】
次に、本実施の形態の第２の熱処理に用いるバッチ式のマイクロ波アニール装置について、図２０を用いて説明する。図２０は本実施の形態の第２の熱処理に用いるバッチ式のマイクロ波アニール装置７４の断面図である。
【００９７】
図２０に示すように、マイクロ波アニール装置７４は、石英を含む容器（クォーツチャンバ）ＱＣと、その周りを囲むように形成されたマグネトロンＭＧと、容器ＱＣ内に半導体基板（ウエハ）１を複数設置するためのラック３７ａとを有し、半導体基板１を熱処理する際は、ラック３７ａに配置された複数の半導体基板１に対しマグネトロンＭＧにより発生させた５．８ＧＨｚのマイクロ波を照射する。
【００９８】
５．８ＧＨｚのマイクロ波はＳｉ（シリコン）が吸収する周波数であるため、この周波数のマイクロ波を照射された半導体基板１はマイクロ波を吸収して温度上昇し、２００℃〜３００℃程度で第２の熱処理が行われる。ここでは例えば２６０℃で熱処理を行う。
【００９９】
なお、ここで使用するマイクロ波の波長を５．８ＧＨｚとしたのは、Ｓｉがその波長のマイクロ波を吸収しやすいという理由の他に、５．８ＧＨｚが電波法で使用が許可されている周波数帯であるという理由もある。この二つの条件を満たす周波数として２．４５ＧＨｚのマイクロ波を用いることも考えられるが、上記の電波法の規格および半導体製造装置の規格に合わせた場合、５．８ＧＨｚの周波数を用いることが好ましい。
【０１００】
なお、第１の熱処理のような３０秒以下の短時間の熱処理では、熱伝導型アニール装置を用いた場合に比べ、マイクロ波アニール装置を用いた場合では純金属が表面全体に形成された半導体基板を均一に加熱することが難しく、金属シリサイド層の膜厚を均一に精度良く形成することが困難である。純金属はマイクロ波を反射し、マイクロ波によって殆ど加熱されないため、熱処理においてマイクロ波アニール装置を用いた場合、純金属に覆われた半導体基板を加熱することは難しい。第１の熱処理では半導体基板の表面にマイクロ波を反射する金属膜１２（図１１参照）が形成されているため、第１の熱処理においてマイクロ波アニール装置を用いて半導体基板を均一に加熱することは困難である。
【０１０１】
また、マグネトロンＭＧの数を増やし、それらを密に配置することで半導体基板１をより均一に熱処理することができるが、マグネトロンの数を増やすとマイクロ波を照射する量が増え、半導体基板１の温度が上昇しすぎて金属シリサイド層の膜厚が厚くなる。このため、２００℃〜３００℃程度の低温で熱処理を行うためにはマグネトロンの数をある程度少なくする必要がある。なお、容器ＱＣ内のラック３７ａおよび半導体基板１の位置を調整することにより、半導体基板１の主面に可能な限り均一にマイクロ波が照射できるように調整し、半導体基板１の主面をより均一に加熱することは可能である。また、後述するように、マグネトロンの数が少なくても、本実施の形態の第２の熱処理では第１の熱処理に比べて長い時間熱処理を行うことができるため、半導体基板１の主面を均一に加熱することが可能である。
【０１０２】
しかし、部分反応方式を用いて金属シリサイド層を形成する本実施の形態の第１の熱処理では、長時間熱処理を行えばそれだけ多くの金属膜が半導体基板１と反応して厚い金属シリサイド層が形成されてしまうため、短時間の熱処理で半導体基板１の主面を均一に加熱することが難しい。半導体基板１の主面を均一に加熱することができない場合、Ｎｉの拡散を制御できず、Ｎｉが局所的に半導体基板１の主面のより深い領域に拡散し、金属シリサイド層の異常成長を起こす虞がある。また、同様の理由により金属シリサイド層の膜厚の制御性が悪くなる。これらの理由から、熱処理の温度および時間が限られている第１の熱処理でマイクロ波アニール装置を用いると、半導体装置の信頼性を損なわずに金属シリサイド層を薄膜化することが困難となる。
【０１０３】
これに対して、図１３〜図１６を用いて説明した熱伝導型アニール装置２０は大きな加熱体の中に半導体基板１を配置して熱処理するため、熱処理の温度および時間が限られている第１の熱処理において、マイクロ波アニール装置を用いた場合に比べて半導体基板１を均一に加熱することができる。また、これにより金属シリサイド層の膜厚を精度良く均一に形成し、さらに、金属シリサイド層の異常成長を防ぐことができる。つまり第１の熱処理ではマイクロ波アニール装置を用いず、熱伝導型アニール装置を用いることで半導体基板１を容易に均一に加熱できる。
【０１０４】
ただし、第２の熱処理では金属膜１２（図１１参照）は除去されており、熱処理により反応する金属量があらかじめ定まっているため、例えばマイクロ波の照射時間を長くすることにより半導体基板１の主面を均一に加熱することができる。マイクロ波の照射時間は、３０秒以上であって、例えば６０〜１２０秒とすることができる。したがって、熱処理の温度が２００℃〜３００℃という低い温度での熱処理工程において、図２０に示すマグネトロンＭＧを増やせない状況であっても、第２の熱処理でマイクロ波アニール装置７４を用いることは問題ない。
【０１０５】
第２の熱処理では、マイクロ波アニール装置７４を用いて２００℃〜３００℃の温度で熱処理を行うことにより、第１の熱処理で金属シリサイド層４１内に形成したＮｉＳｉの微結晶を成長させ、金属シリサイド層４１をＮｉＳｉ相に相変態させる。ＮｉＳｉはＮｉ２Ｓｉに比べて安定した相であるため、第２の熱処理によりＮｉＳｉ相となった金属シリサイド層４１は耐熱性が高く、Ｎｉ２Ｓｉよりも導電性が高い層となる。
【０１０６】
次に、図２１に示すように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ、８ｂを覆うように、金属シリサイド層４１上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２、４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【０１０７】
次に、図２２に示すように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３、４２をドライエッチングすることにより、絶縁膜４２、４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１の一部や、ゲート電極８ａ、８ｂの表面上の金属シリサイド層４１の一部などが露出される。
【０１０８】
次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ、８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１と接して、電気的に接続される。
【０１０９】
次に、図２３に示すように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜５１および配線形成用の絶縁膜５２を順次形成する。ストッパ絶縁膜５１は絶縁膜５２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜５２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜５１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜５２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜５１と絶縁膜５２には次に説明する第１層目の配線が形成される。
【０１１０】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜５２およびストッパ絶縁膜５１の所定の領域に配線溝５３を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜５２上）にバリア導体膜（バリアメタル膜）５４を形成する。バリア導体膜５４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜５４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝５３の内部を埋め込む。それから、配線溝５３以外の領域の銅めっき膜、シード層およびバリア導体膜５４をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５５を形成する。配線５５は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂやゲート電極８ａ、８ｂなどと電気的に接続されている。その後、デュアルダマシン法により第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置が完成する。
【０１１１】
次に、本実施の形態の効果について、より詳細に説明する。まず、第２の熱処理でマイクロ波アニール装置を用いることについて説明する。
【０１１２】
隣り合うＭＩＳＦＥＴがドレイン領域を共有している半導体装置では、近年の半導体装置の微細化に伴ってＭＩＳＦＥＴ同士の間の距離、すなわちそれぞれのＭＩＳＦＥＴのゲート電極同士の間の距離Ｓが短くなる。この場合、図２４のグラフに示すように、前記距離Ｓが短くなるにつれてゲート間の接合リーク電流が増加する傾向がある。なお、図２４のグラフの横軸は金属シリサイド層の膜厚を示し、縦軸は金属シリサイド層の接合リーク電流を示している。また、図２４には、距離Ｓが１１０ｎｍ、１４０ｎｍおよび２００ｎｍの場合についてそれぞれグラフを記載している。
【０１１３】
ここで、半導体装置の微細化に伴って金属シリサイド層の膜厚を１５ｎｍ以下にしたとき、金属シリサイド層の膜厚が１７ｎｍ程度のときに比べて急激に接合リーク電流が増加していることが分かる。これは、金属シリサイド層の薄膜化により金属シリサイド層の膜厚を安定して形成することが困難となり、ＮｉＳｉまたはＮｉＳｉ２により構成される金属シリサイド層が半導体基板の例えば深さ方向またはゲート電極の直下のチャネル領域に向かって異常成長することにより起こる。
【０１１４】
逆に、図２４に示すように、金属シリサイド層の膜厚が大きくなった場合にも、接合リーク電流が増加していることが分かる。これは、金属シリサイド層の膜厚が厚くなることで、ソース・ドレイン領域とウエルとの界面に金属シリサイド層が接近するために金属シリサイド層と半導体基板との間にリーク電流が流れやすくなることが原因である。
【０１１５】
本発明者は、第１および第２の熱処理でいずれも熱伝導型アニール装置を用いた場合、金属シリサイド層の膜厚を１５ｎｍ以下にした際に金属シリサイド層の膜厚が不安定になり、また、金属シリサイド層の異常成長が起こりやすくなることを見出した。この理由の一つとして、熱伝導型アニール装置により行う第２の熱処理では、熱処理の温度を４００℃以上であって例えば５００℃〜６００℃程度の高温とする必要があることが挙げられる。図２５は、第１および第２の熱処理を熱伝導型アニール装置を用いて形成された金属シリサイド層を半導体基板上に有し、その下部に第１の導電型を有する半導体層を介して第２の導電型を有する半導体層が形成されているＰＮダイオードにおいて、第２の熱処理（２ｎｄ  ＲＴＡ）の温度（横軸）に対する金属シリサイド層と第２の導電型を有する半導体層との間の接合リーク電流（縦軸）を表わしたグラフである。図２５には熱処理を行った時間別に複数の計測結果を示しているが、第２の熱処理を５００℃〜６００℃程度の高温で行った場合、接合リーク電流の値はいずれも大きくなり金属シリサイド層が劣化しやいため、プロセスマージンが小さいことが分かる。
【０１１６】
このように、第２の熱処理を高温で行うことを避けるために、本実施の形態の第２の熱処理では前述したマイクロ波アニール装置を用いている。図２６のグラフに示すように、マイクロ波アニール装置のパワー（出力）は８００Ｗ以上２０００Ｗ以下においていずれも良好であるが、特に１５００Ｗのパワーで熱処理することで安定してリーク電流を低減することができる。なお、図２６のグラフの横軸はリーク電流を示し、縦軸は累積度数分布を示している。
【０１１７】
図２７に示すグラフは、第２の熱処理を６０秒間行った場合に、シート抵抗（縦軸）が高いＮｉ２Ｓｉ相からシート抵抗が低いＮｉＳｉ相に金属シリサイド層が相変態する温度（横軸）を示している。図２７には、第２の熱処理において熱伝導型アニール装置を用いた場合（図２７の「ＲＴＡ」）と、マイクロ波アニール装置を用いた場合（図２７の「ＭＷＡ」）とにおいて、ｎ型の基板（Ｎ＿ｓｕｂ）上に金属シリサイド層を形成した場合とｐ型の基板（Ｐ＿ｓｕｂ）上に金属シリサイド層を形成した場合とをそれぞれ示している。つまり、図２７は、金属シリサイド層がメタルリッチ相からシリコンリッチ相に相変態するフォーメーションカーブを示している。
【０１１８】
図２７に示すように、第２の熱処理において熱伝導型アニール装置を用いた場合は４００℃程度で相変態するのに対し、本実施の形態のように第２の熱処理においてマイクロ波アニール装置を用いた場合は２００℃程度で相変態していることが分かる。つまり、上記の理由から熱伝導型アニール装置では４００℃以上の、例えば５００℃〜６００℃の高温を用いて第２の熱処理を行う必要があるが、マイクロ波アニール装置では２００〜３００℃程度の低温で第２の熱処理を行うことができる。
【０１１９】
また、熱伝導型アニール装置を用いたとき、４００℃でも金属シリサイド層をＮｉＳｉ相に相変態することが可能だが、実際には５００℃〜６００℃程度のより高い温度にて熱処理を行う必要がある。これは、４００℃の熱処理では金属シリサイド層内にＮｉＳｉの強固な結晶が形成されにくく、第２の熱処理の後の工程のコンタクトプラグまたは銅配線の形成工程で発生する５００℃程度の温度下で金属シリサイド層内のＮｉＳｉが動き、金属シリサイド層が劣化する虞があるためである。なお、第２の熱処理を６００℃より高い高温で行うと、金属シリサイド層がダメージを受け、耐熱性を損なうこととなる。
【０１２０】
また、図３５に比較例として、第２の熱処理で熱伝導型アニール装置を用いて５００℃〜６００℃の高温で熱処理を行うことで相変態させた金属シリサイド層４１を含む半導体装置の要部断面図を示す。なお、図３５に示す金属シリサイド層４１は複数のＮｉＳｉからなる結晶（グレイン）Ｇ１により構成されている。図３５に示すように、第２の熱処理を高温で行った結果、異常成長したＮｉＳｉの結晶は半導体基板１の下面方向などに向かって深い方向に延伸して形成されている。このような場合、金属シリサイド層４１と半導体基板１との間でリーク電流が発生しやすくなり、半導体装置の信頼性が極端に低下する。
【０１２１】
上述したようにマイクロ波アニール装置を用いた場合に第２の熱処理を低温下できるのは、熱伝導型アニール装置またはランプ式アニール装置など、熱を放射することで半導体基板を加熱する方式によって半導体基板を構成するＳｉを選択的に加熱することが不可能であるのに対し、マイクロ波アニール装置ではそれが可能であるためである。ここで用いられる５．８ＧＨｚのマイクロ波はＳｉにより吸収される波長のマイクロ波であるため、ＮｉＳｉまたはＮｉ２Ｓｉなどを含む金属シリサイド層およびＳｉＯ２などの絶縁膜ではなく、主にＳｉを含む半導体基板のみを直接加熱することができる。ここで、金属であるＮｉはマイクロ波を反射するので、マイクロ波により直接加熱されない。すなわち、熱伝導型アニール装置とマイクロ波アニール装置との違いとしては、熱伝導型アニール装置では熱伝導性が高いＮｉ、すなわち金属を加熱してシリサイド化を行うのに対し、マイクロ波アニール装置ではシリコン基板を直接加熱してシリサイド化を行っている。
【０１２２】
Ｎｉは比較的拡散係数が高く、４００℃以上の温度では激しく拡散するため、高温による熱処理が必要となる熱伝導型アニール装置を用いた第２の熱処理では、金属シリサイド層を精度良く薄膜化することが困難であり、また、異常拡散に起因する金属シリサイド層の異常成長を防ぐことが難しい。これに対し、前述したように第２の熱処理を低温化することで、第２の熱処理においてＮｉが異常拡散することを防ぎ、膜厚が１５ｎｍ以下の金属シリサイド層の異常成長を防ぎ、半導体基板と金属シリサイド層との接合リーク電流の増加を低減することができる。
【０１２３】
また、図１２に示す金属シリサイド層４１内のＰｔ（白金）は、第１の熱処理の後であって第２の熱処理の前では、金属シリサイド層４１内の上面の近傍に偏析しているが、第２の熱処理をマイクロ波アニール装置を用いて行うことにより、金属シリサイド層４１内の底面であって半導体基板１と金属シリサイド層４１との界面に多く偏析させることができる。半導体基板１と金属シリサイド層４１との界面の近傍に偏析したＰｔの層は金属シリサイド層４１内のＮｉが半導体基板１側に飛び出して拡散することを防ぐバリア膜として働く。
【０１２４】
また、熱伝導型アニール装置またはランプ式アニール装置を用いて第２の熱処理を行う場合、半導体基板１の表面は均一に加熱されず、局所的に表面の温度が高くなるなどのゆらぎが生じることが多い。このように局所的に高温となる箇所が発生した場合、Ｎｉは拡散係数が大きくなり、半導体基板１の表面からより深い領域に拡散しやすくなる。このように半導体基板１の表面が局所的に所望の温度よりも高くなった場合、Ｎｉが金属シリサイド層４１を形成したい所望の領域よりも深い領域に拡散してＮｉＳｉ結晶またはＮｉＳｉ２結晶を形成する。このＮｉＳｉ結晶またはＮｉＳｉ２結晶は金属シリサイド層４１の異常成長を引き起こす原因となる。
【０１２５】
第２の熱処理において熱のゆらぎによりＮｉが局所的に深く拡散すれば、形成する金属シリサイド層４１の底面であって半導体基板１との界面に凹凸が生じ、金属シリサイド層４１とｎ型ウエル６またはｐ型ウエル５との間の距離、すなわちｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂの厚さを一定に保つことができない。この場合、場所によって金属シリサイド層４１と半導体基板１との間の接合リーク電流特性が定まらず、半導体装置の信頼性が低下する虞がある。また、Ｎｉが局所的により深く拡散してＮｉＳｉまたはＮｉＳｉ２を形成することは、金属シリサイド層４１の薄膜化の妨げとなる。
【０１２６】
これに対し、本実施の形態では上述したようにＰｔ（白金）を金属シリサイド層４１の底面により多く拡散させて偏析させることにより、Ｐｔの層によってＮｉがより深い領域に拡散することを防ぐことができる。
【０１２７】
熱伝導型アニール装置を用いた第２の熱処置ではＰｔは金属シリサイド層４１内の上層に偏析したままであり、金属シリサイド層４１内の底部には殆ど拡散しない。これは、熱伝導型アニール装置を用いた第２の熱処理では半導体基板１が５００℃程度の高温となり、Ｎｉの拡散係数がＰｔの拡散係数を大きく上回り、Ｐｔが拡散することを阻害するためである。Ｐｔは２００℃〜３００℃程度の低い温度ではＮｉよりも高い拡散係数を有し、温度が上がる程その拡散係数も高くなるが、５００℃程度の高温下ではＮｉの方がＰｔより拡散係数が高くなるため、Ｐｔが拡散できなくなる。また、熱処理の温度が上がれば金属シリサイド層４１の熱負荷がたかまり劣化する虞があり、また、上述したようにＮｉの異常拡散が顕著になる。また、熱伝導型アニール装置による第２の熱処理では、金属シリサイド層４１に熱負荷を与えることを防ぐため、熱処理を３０秒未満で行う必要があり、Ｐｔが拡散するのに十分な時間を設けることができない。
【０１２８】
これに対し、本実施の形態のように第２の熱処理でマイクロ波アニール装置を用いれば熱処理を低温下できるため、ＮｉよりもＰｔの方が高い拡散係数を有する状態での熱処理が可能となり、Ｐｔを金属シリサイド層４１内の底面に多く偏析させることができる。また、熱処理温度が低温であるため、熱処理を３０秒以上（例えば６０〜１２０秒程度）かけて行うことができるため、比較的拡散係数が低いＰｔでも金属シリサイド層４１内の底面側に多く偏析させることができる。このようにＰｔを金属シリサイド層４１と半導体基板１との界面に多く偏析させることにより、上述したようにＰｔ層をバリア膜として機能させ、Ｎｉの異常拡散を防ぐことができる。
【０１２９】
なお、マイクロ波アニール装置を用いた第２の熱処理の加熱時間を３０秒以上とするのは、図２８に示すように、半導体基板の温度が安定するまでに３０秒要するためである。図２８はマイクロ波アニール装置を用いた第２の熱処理における加熱時間（横軸）に対する半導体基板の温度（縦軸）を示すグラフであり、マイクロ波のパワーを２００Ｗ、８００Ｗ、２０００Ｗとした場合のそれぞれについてグラフを示している。図２８から分かるように、半導体基板の温度は加熱開始から瞬間的に安定するわけではなく、安定するまでに３０秒の時間が必要となる。なお、図２８で計測している半導体基板の温度は、具体的には半導体基板の底面の温度であるが、マイクロ波アニール処理ではＳｉを含む半導体基板が均一に加熱されるため、金属シリサイド層と半導体基板の界面の半導体基板温度も半導体基板の裏面の温度と同様の温度となっているものと思われる。
【０１３０】
また、Ｐｔを金属シリサイド層４１内の底面に多く偏析させることができるのは、第２の熱処理をＮｉの拡散係数が高くならない程度の低温で行うことができるためである。このように熱処理を低温下できる理由としては、マイクロ波アニール装置を用いる本実施の形態の半導体装置の製造工程では半導体基板１を直接熱することで金属を含む金属シリサイド層４１は間接的に暖められ、金属を主に加熱する熱伝導型アニール装置を用いた場合に比べて金属シリサイド層４１がより低温の状態で第２の熱処理を行うことができるという理由が挙げられる。
【０１３１】
図２９は、第２の熱処理の温度（横軸）に対するＰｔ（白金）の偏析度（縦軸）を示すグラフであり、熱伝導型アニール処理（ＲＴＡ）を行った場合およびマイクロ波アニール処理（ＭＷＡ）を行った場合のｎ型拡散層上およびｐ型拡散層上の金属シリサイド層のそれぞれについてグラフを示している。図２９から、温度が上がる程Ｐｔの偏析度が高くなることが分かる。また、ある程度温度が高くなると、ｎ型拡散層上の金属シリサイド層ではＰｔの偏析度があまり上がらなくなるのに対し、その温度より高い温度でもｐ型拡散層上の金属シリサイド層ではＰｔの偏析度がさらに上がることが分かる。
【０１３２】
図２を用いて上述したように、ｎ型拡散層を有するｎチャネル型ＭＩＳＦＥＴではＰｔを金属シリサイド層の底部に偏析させないことが好ましく、ｐ型拡散層を有するｐチャネル型ＭＩＳＦＥＴではＰｔを金属シリサイド層の底部に多く偏析させることが好ましいため、図２９から分かるように、熱処理の温度を高めればＰｔの所望の分布を得ることができる。図２９では、このようなＰｔの偏析（拡散）を、熱伝導型アニール装置を用いた場合よりもマイクロ波アニール装置を用いた場合の方が低温で行うことができることを示している。
【０１３３】
図２（ｃ）および図２（ｄ）に示すようにＰｔの偏析度がｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴとで異なる理由は、次の通りである。すなわち、図１２に示すｐチャネル型ＭＩＳＦＥＴとＱｐとｎチャネル型ＭＩＳＦＥＴＱｎとでは、不純物（ドーパント）の違いによりｐ＋型半導体領域１０ｂとｎ＋型半導体領域９ｂとのグレイン（結晶）結晶粒径が異なる。なお、ここでいう結晶粒径とは、半導体基板１の主面に沿う方向における結晶の直径のことである。結晶粒径が小さいｎ＋型半導体領域９ｂではＰｔが結晶同士の間を直線的に移動することが困難であるため、Ｐｔは拡散しにくく、結晶粒径が大きいｐ＋型半導体領域１０ｂではＰｔが結晶同士の間を直線的に動きやすいため、ｎチャネル型ＭＩＳＦＥＴＱｎよりもｐチャネル型ＭＩＳＦＥＴＱｐの方が金属シリサイド層４１内のＰｔが拡散しやすくなる。
【０１３４】
以上に述べたように、第２の熱処理を低温で行い、また、Ｐｔの偏析を促すことで、金属シリサイド層４１が異常成長することを防ぐことができるため、ＣＭＩＳＦＥＴの接合リーク電流を低減することが可能となり、半導体装置の信頼性を向上することができる。また、Ｎｉの過剰な拡散を防止することで、金属シリサイド層４１の薄膜化を容易にすることができる。また、金属シリサイド層４１と半導体基板１との界面が凸凹することを防ぎ、前記界面を平坦化することができるため、ＣＭＩＳＦＥＴの性能を一定に保ち、半導体装置の信頼性を向上させることができる。
【０１３５】
次に、第１の熱処理でマイクロ波アニール装置を用いず、熱伝導型アニール装置を用いることについて説明する。
【０１３６】
本実施の形態の半導体装置の製造工程は、金属シリサイド層を形成する第２の熱処理でマイクロ波アニール装置を用いて熱処理温度を低下させることを特徴としているが、第２の熱処理と同程度の温度で熱処理を行う第１の熱処理ではマイクロ波アニール装置を用いず、熱伝導型アニール装置を用いている。これは、図２０を用いて説明したように、第１の熱処理においてマイクロ波アニール装置を用いて純金属が表面全体に付いた半導体基板を均一に加熱することは難しく、Ｎｉの拡散を制御できないために金属シリサイド層の膜厚が不均一になるためである。
【０１３７】
また、第１の熱処理でマイクロ波アニール装置を用いない理由として、マイクロ波アニール装置では純金属が表面全体に付いた半導体基板を均一に加熱することができないという理由の他に、熱伝導型アニール装置によって図１１に示す金属膜１２を主に加熱することで、金属膜１２よりも温度が低い半導体基板１との界面に主にＮｉ２Ｓｉを含むメタルリッチ相を形成し、その中にＮｉＳｉの微結晶を形成しやすいという理由もある。
【０１３８】
第１の熱処理でマイクロ波アニール装置を使うと、金属膜１２はマイクロ波を反射するのでＳｉを含む半導体基板の方が金属膜１２より高温となるため、半導体基板１と金属シリサイド層４１との界面においてＮｉの拡散および結晶の形成が進みやすくなり、Ｎｉ２Ｓｉを含むメタルリッチ相である金属シリサイド層４１の下面にＮｉＳｉの微結晶よりも結晶粒径が大きいＮｉＳｉの結晶が形成されやすくなる。また、このとき金属シリサイド層４１の下面にはＮｉＳｉ２の微結晶も形成されやすくなる。
【０１３９】
第１の熱処理において結晶粒径が微結晶よりも大きいＮｉＳｉの結晶またはＮｉＳｉ２の微結晶が形成されると、後の第２の熱処理、コンタクトプラグの形成工程または銅配線の形成工程における高温によってＮｉＳｉまたはＮｉＳｉ２が異常成長しやすくなり、金属シリサイド層４１の接合リーク電流が増加する問題が生じる。なお、金属シリサイド層４１の異常成長は第１の熱処理では起こりにくく、５００℃〜６００℃程度の高温で行う熱伝導型アニール装置による第２の熱処理を行った場合に起こりやすい。また、金属シリサイド層４１上にＷ（タングステン）を含むコンタクトプラグを５００℃程度の高温で形成した際、またはコンタクトプラグ上に形成銅配線を焼き締めるための３００℃程度の加熱処理を行った際にも金属シリサイド層４１の異常成長が起こりやすい。
【０１４０】
したがって、マイクロ波アニール装置を用いて第１の熱処理を行うと、ＮｉＳｉの結晶またはＮｉＳｉ２の微結晶が形成されやすくなるため、第２の熱処理をマイクロ波アニール装置を用いて行ったとしても、金属シリサイド層４１の異常成長を効果的に防ぐことができず、また、金属シリサイド層４１と半導体基板１との界面が不均一となり、また、金属シリサイド層４１の膜厚を制御しにくくなる。つまり、第１および第２の熱処理においていずれもマイクロ波アニール装置を用いると、第２の熱処理でマイクロ波アニール装置を用いることによる効果が得られなくなる。
【０１４１】
これに対し、本実施の形態のように熱伝導型アニール装置を用いて第１の熱処理を行うと、金属（Ｎｉ）が含まれる金属シリサイド層４１および金属膜１２が半導体基板１よりも高温となる。この場合、半導体基板１は比較的低温であるため、金属シリサイド層４１と半導体基板１との界面ではＮｉＳｉの結晶は形成されにくく、Ｎｉ２Ｓｉを主に含むメタルリッチ相からなる金属シリサイド層４１内にＮｉＳｉの微結晶を形成することができる。これにより、Ｎｉの拡散を抑え、ＮｉＳｉの形成を制御することができるので、後の熱処理においてＮｉＳｉが異常成長することを防ぐことができる。
【０１４２】
また、本実施の形態において、第２の熱処理では熱処理の低温化を目的としてマイクロ波アニール装置を用いているが、第１の熱処理では元々熱処理の温度が２５０℃〜３００℃として十分に低いため、マイクロ波アニール装置を用いる必要がない。
【０１４３】
以上の理由から、第１の熱処理ではマイクロ波アニール装置ではなく熱伝導型アニール装置を用いることで、金属シリサイド層４１の異常成長また金属シリサイド層４１の膜厚の不均一化を防ぐことで金属シリサイド層４１の接合リーク電流の増加を抑え、半導体装置の信頼性を向上させることができる。
【０１４４】
なお、熱伝導型アニール装置またはランプ式アニール装置で熱処理を行った場合、半導体基板の主面にＳＴＩなどの絶縁膜が多く形成されている領域では絶縁膜が熱を吸収しやすいために、絶縁膜の近傍に形成された素子が比較的高温になるのに対して、絶縁膜があまり形成されていない、例えばＭＩＳＦＥＴ等の素子が密集している領域では熱を吸収しやすい絶縁膜が少ないため比較的低温となる特性がある。すなわち、素子と素子分離領域とのパターンの配置（レイアウト）によって、半導体基板の主面の加熱温度が不均一になる問題がある。このような特性は、特に図１９を用いて説明したランプ式アニール装置３６のような放射型の加熱装置で特に顕著になり、ＳｉとＳｉＯ２などとで熱吸収に差が生じやすい。
【０１４５】
これに対し、本実施の形態では第２の熱処理においてマイクロ波アニール装置を用い、半導体基板のＳｉを直接加熱するため、どのようなレイアウトであっても均一に半導体基板を加熱することができる。
【０１４６】
本実施の形態では第２の熱処理を低い温度で行うことを可能とすることで金属シリサイド層の接合リーク電流を低減しているが、このような効果はｎチャネル型ＭＩＳＦＥＴよりも特にｐチャネル型ＭＩＳＦＥＴで顕著に表れる。また、本実施の形態ではＣＭＩＳＦＥＴのシリサイド層について説明したが、これに限らず、例えば図３０に示すようなＰＮ接合のダイオードＤ１においても同様に金属シリサイド層４１の接合リーク電流を低減することができる。図３０は、本実施の形態の変形例であるダイオードＤ１を示す要部断面図である。
【０１４７】
図３０に示すように、半導体基板１の主面には複数の素子分離領域４が形成され、素子分離領域４同士の間の半導体基板１の主面にはｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型半導体領域１０ｐが形成され、ｐ型半導体領域１０ｐの底部にはｎ型の不純物（例えばＰ（リン））が導入されたｎ型半導体領域９ｎが形成され、ｐ型半導体領域１０ｐ上には金属シリサイド層４１が形成されている。ｐ型半導体領域１０ｐとｎ型半導体領域９ｎとはダイオードＤ１を構成している。
【０１４８】
図３０に示すダイオードＤ１においても、金属シリサイド層４１を形成する第２の熱処理で熱伝導型アニール装置またはランプ式アニール装置を用いた場合、金属シリサイド層４１が異常成長し、または膜厚が不均一になるなどするため、金属シリサイド層４１とｎ型半導体領域９ｎとの間でリーク電流が流れやすくなる問題がある。これに対し、本実施の形態のように、第１の熱処理ではマイクロ波アニール装置を用いず熱伝導型アニール装置を用い、第２の熱処理ではマイクロ波アニール装置を用いることにより、金属シリサイド層４１の接合リーク電流を低減することができる。
【０１４９】
また、本実施の形態の半導体装置によれば、図１に示す金属シリサイド層４１のシート抵抗を図３１および図３２に示すように低減することができる。図３１および図３２は、第２の熱処理で熱伝導型アニール装置を用いた場合（図３１および図３２に示すＲＴＡ）およびマイクロ波アニール装置を用いた場合（図３１および図３２に示すＭＷＡ）の金属シリサイド層のシート抵抗を示している。図３１の横軸は、隣り合うＭＩＳＦＥＴ同士で例えばドレイン領域を共有している場合の、それぞれのＭＩＳＦＥＴのゲート同士の間の距離を示しており、縦軸は前記ドレイン領域上の金属シリサイド層の単位面積あたりのシート抵抗を示している。図３２の横軸はゲート電極のゲート長の長さを示しており、縦軸は前記ゲート電極上の金属シリサイド層の単位面積あたりのシート抵抗を示している。図３１の上側のグラフはｐチャネル型ＭＩＳＦＥＴのｐ型拡散層上の金属シリサイド層のシート抵抗を示しており、下側のグラフはｎチャネル型ＭＩＳＦＥＴのｎ型拡散層上の金属シリサイド層のシート抵抗を示している。また、図３２の上側のグラフはｐ型のポリシリコンからなるゲート電極上の金属シリサイド層のシート抵抗を示しており、下側のグラフはｎ型のポリシリコンからなるゲート電極上の金属シリサイド層のシート抵抗を示している。図３１および図３２から分かるように、第２の熱処理でマイクロ波アニール装置を用いる本実施の形態の半導体装置では、熱伝導型アニール装置を用いる場合に比べて金属シリサイド層の膜厚を精度良く薄く形成することができるため、金属シリサイド層のシート抵抗を低減することができる。
【０１５０】
また、図３３および図３４に示すように、第２の熱処理で熱伝導型アニール装置を用いた場合（図３３および図３４に示すＲＴＡ）に比べ、本実施の形態のようにマイクロ波アニール装置を用いた場合（図３３および図３４に示すＭＷＡ）の方が、金属シリサイド層の底面である金属シリサイド層と半導体基板との界面の凹凸を低減し、平坦な界面を形成することができる。図３３および図３４はそれぞれｐ＋型の半導体基板およびｎ＋型の半導体基板での前記界面の最も低い位置と最も高い位置との差の値を縦軸として表わしているグラフである。なお、ここでいうｐ＋型の半導体基板とは、例えば図１に示すｐ＋型半導体領域１０ｂに相当し、ｎ＋型の半導体基板はｎ＋型半導体領域９ｂに相当する。
【０１５１】
図３３に示すように、ｐ＋型の半導体基板では第２の熱処理で熱伝導型アニール装置を用いた場合に７ｎｍ程度の高低差があった前記界面は、マイクロ波アニール装置を用いた場合では３ｎｍ程度に改善している。図３４に示すように、ｎ＋型の半導体基板では第２の熱処理で熱伝導型アニール装置を用いた場合に５ｎｍ程度の高低差があった前記界面は、マイクロ波アニール装置を用いた場合では２．５ｎｍ程度に改善している。このように、第２の熱処理においてマイクロ波アニール装置を用いることで、金属シリサイド層の膜厚を精度良く制御することができる。また、例えば図１に示すＣＭＩＳＦＥＴでは、金属シリサイド層４１とｎ型ウエル６またはｐ型ウエル５との間の距離がより均一になるため、金属シリサイド層４１の接合リーク電流特性を一定に保ち、半導体装置の信頼性を向上させることができる。
【０１５２】
なお、本実施の形態の半導体装置のように、第２の熱処理をマイクロ波アニール装置を用いて行って金属シリサイド層４１を形成しても、第２の熱処理で熱伝導型アニール装置を用いて金属シリサイド層４１を形成した場合の半導体装置に比べて素子の性能が劣ることはない。すなわち、第２の熱処理でマイクロ波アニール装置または熱伝導型アニール装置のいずれのアニール装置を使った場合においても、形成されるＭＩＳＦＥＴのしきい値電圧、オフ電流または寿命はほぼ同等となる。
【０１５３】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１５４】
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１５５】
１  半導体基板
２  絶縁膜
３  絶縁膜
４  素子分離領域
４ａ  溝
４ｂ  絶縁膜
４ｃ  絶縁膜
５  ｐ型ウエル
６  ｎ型ウエル
７  ゲート絶縁膜
８  シリコン膜
８ａ、８ｂ  ゲート電極
９ａ  ｎ−型半導体領域
９ｂ  ｎ＋型半導体領域
１０ａ  ｐ−型半導体領域
１０ｂ  ｐ＋型半導体領域
１０ｐ  ｐ型半導体層
１１  サイドウォール
１２、７２  金属膜
２０、３２  熱伝導型アニール装置
２１  ロードポート
２２、３４  ロボットアーム
２３  スワッパー
２４  キャリアプレート
２５  リアクタ
２６  バー
２７  カーボンリング
２８  サポートピン
２９  ガードリング
３０  半導体ウエハ
３１、３８  固定ヒータ
３３  冷却プレート
３５  バッチ式アニール装置
３６  ランプ式アニール装置
３７、３７ａ  ラック
４１  金属シリサイド層
４２、４３、５２  絶縁膜
４４  コンタクトホール
４５  プラグ
４５ａ  バリア導体膜
４５ｂ  主導体膜
５１  ストッパ絶縁膜
５３  配線溝
５４  バリア導体膜
５５  配線
６０  ランプ
６１  ウエハ台
６２  放射温度計
７４  マイクロ波アニール装置
Ｄ１  ダイオード
ＭＧ  マクネトロン
ＱＣ  容器
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005950988.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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