(57)【特許請求の範囲】
【請求項１】
半導体基板に開口部を形成する工程と、
前記開口部内の絶縁層の上面が前記半導体基板の上面より低くなるように、前記開口部内に絶縁層を埋め込む工程と、
前記開口部内の前記絶縁層上および前記開口部以外の前記半導体基板上に、前記開口部に対応する導電層となる層上面の凹部の底面が前記半導体基板の上面より高くなるように、前記導電層となる層を形成する工程と、
前記凹部が第１マスク層で埋め込まれるように、前記導電層となる層上に第１マスク層を形成する工程と、
前記凹部内の前記第１マスク層が残存し前記凹部内以外の前記第１マスク層が除去されるように、前記導電層となる層をストッパに前記第１マスク層の上面を平坦化する工程と、
前記平坦化する工程の後に、前記第１マスク層をマスクに前記開口部以外の前記導電層となる層を除去することにより、前記開口部に埋め込まれた導電層を形成する工程と、
前記導電層を形成する工程の後に、前記半導体基板に、少なくとも一方が前記導電層の側面と接触するソースおよびドレインを形成する工程と、
前記ソースと前記ドレインとの間の前記半導体基板上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上に開口を有する第２マスク層を形成する工程を含み、
前記開口部を形成する工程は、前記第２マスク層をマスクに前記開口に対応する前記開口部を形成する工程であり、
前記導電層となる層を形成する工程は、前記開口部および前記第２マスク層上に前記導電層となる層を形成する工程である請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層を形成する工程は、前記導電層となる層を除去した後に前記第１マスク層および前記第２マスク層を除去する工程を含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記導電層は、ポリシリコン層である請求項１から３のいずれか一項の半導体装置の製造方法。
【請求項５】
前記絶縁層および前記第１マスク層は酸化シリコン膜である請求項４記載の半導体装置の製造方法。
【請求項６】
前記導電層はポリシリコン層であり、前記絶縁層および前記第１マスク層は酸化シリコン膜であり、前記第２マスク層は窒化シリコン膜である請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、絶縁膜上に形成された導電層の側面がソースまたはドレイン領域と接触する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、ゲート長の微細化が進んでいる。それにともない、短チャネル効果抑制のため、ソースおよびドレインにおけるｐｎ接合の急峻化が進んでいる。しかし、これによりｐｎ接合における空乏層幅が縮まることによってソースおよび／またはドレインとウエルとの接合容量が増大し回路特性が劣化することが課題となっている。
【０００３】
この課題の一つの解決策として半導体基板上に形成するソースおよび／またはドレイン領域の面積を小さくしたうえで、このソースおよび／またはドレイン領域とＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）とにまたがるように導電層を形成する構造が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−８５６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低消費電力および高速動作を達成するための重要な一つの要素がソースおよび／またはドレイン領域の寄生容量削減であり、これに対して上記特許文献１の対策案が知られている。ただし、この構造では導電層を形成する際にゲート電極を保護するためにゲート電極構造及びプロセスを変更しなければならなく、また積み上げた導電層とゲート電極とによって寄生容量が増大する、という課題がある。
【０００６】
本半導体装置の製造方法は、ソースおよび／またはドレイン領域の接合容量を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
半導体基板に開口部を形成する工程と、前記開口部内の絶縁層の上面が前記半導体基板の上面より低くなるように、前記開口部内に絶縁層を埋め込む工程と、前記開口部内の前記絶縁層上および前記開口部以外の前記半導体基板上に、前記開口部に対応する導電層となる層上面の凹部の底面が前記半導体基板の上面より高くなるように、前記導電層となる層を形成する工程と、前記凹部が第１マスク層で埋め込まれるように、前記導電層となる層上に第１マスク層を形成する工程と、前記凹部内の前記第１マスク層が残存し前記凹部内以外の前記第１マスク層が除去されるように、前記導電層となる層をストッパに前記第１マスク層の上面を平坦化する工程と、前記平坦化する工程の後に、前記第１マスク層をマスクに前記開口部以外の前記導電層となる層を除去することにより、前記開口部に埋め込まれた導電層を形成する工程と、前記導電層を形成する工程の後に、前記半導体基板に、少なくとも一方が前記導電層の側面と接触するソースおよびドレインを形成する工程と、前記ソースと前記ドレインとの間の前記半導体基板上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法を用いる。
【発明の効果】
【０００９】
本半導体装置の製造方法は、ソースおよび／またはドレイン領域の接合容量を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は、実施例１に係る半導体装置の断面図であり、図１（ｂ）は、比較例に係る半導体装置の断面図である。
【図２】図２（ａ）および図２（ｂ）は、実施例２に係る半導体装置の平面図およびＡ−Ａ断面図である。
【図３】図３（ａ）および図３（ｂ）は、実施例２の変形例１に係る半導体装置の平面図およびＡ−Ａ断面図である。
【図４】図４（ａ）および図４（ｂ）は、実施例２の変形例２に係る半導体装置の平面図およびＡ−Ａ断面図である。
【図５】図５（ａ）および図５（ｂ）は、実施例２の変形例３に係る半導体装置の平面図およびＡ−Ａ断面図である。
【図６】図６（ａ）および図６（ｂ）は、実施例３に係る半導体装置の平面図およびＡ−Ａ断面図である。
【図７】図７（ａ）および図７（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その１）である。
【図８】図８（ａ）および図８（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その２）である。
【図９】図９（ａ）および図９（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その３）である。
【図１０】図１０（ａ）および図１０（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その４）である。
【図１１】図１１（ａ）および図１１（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その５）である。
【図１２】図１２（ａ）および図１２（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その６）である。
【図１３】図１３（ａ）および図１３（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その７）である。
【図１４】図１４（ａ）および図１４（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その８）である。
【図１５】図１５（ａ）および図１５（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その９）である。
【図１６】図１６（ａ）および図１６（ｂ）は、実施例３に係る半導体装置の製造方法を示す平面図およびＡ−Ａ断面図（その１０）である。
【図１７】図１７（ａ）および図１７（ｂ）は、実施例４に係る半導体装置の平面図およびＡ−Ａ断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照し実施例について説明する。
【実施例１】
【００１２】
図１（ａ）は、実施例１に係る半導体装置の断面図である。図１（ａ）に示すように、半導体基板１０内に絶縁層１２が埋め込まれている。絶縁層１２は、半導体基板１０に形成された開口部に形成されている。絶縁層１２上に導電層１４が形成されている。半導体基板１０の絶縁層１２間内にソース領域およびドレイン領域１６が形成されている。導電層１４の側面はソース領域およびドレイン領域１６と電気的に接触している。半導体基板１０の絶縁層１２間上にゲート電極１８がゲート絶縁膜１９を介し形成されている。ｎチャネルＭＯＳＦＥＴにおいては、ソース領域およびドレイン領域はｎ型であり、半導体基板１０はｐ型ウエルである。ｐチャネルＭＯＳＦＥＴにおいては、ソース領域およびドレイン領域はｐ型であり、半導体基板１０はｎ型ウエルである。
【００１３】
図１（ｂ）は、比較例に係る半導体装置の断面図である。図１（ｂ）に示すように、比較例においては、導電層１４が形成されていない。比較例においては、短チャネル効果を抑制するため、ソース領域およびドレイン領域１６がエクステンション領域を含む。また、ポケット注入領域２０が設けられる。ポケット注入領域２０は、ソース領域およびドレイン領域１６とは逆の導電型である。このように、短チャネル効果を抑制するためには、ソースおよびドレイン領域１６と半導体基板１０のウエル領域との間のＰＮ接合の濃度プロファイルを急峻にする。このため、接合容量Ｃｆが大きくなる。これにより、ＭＯＳＦＥＴの動作時の消費電力が大きくなり、ＭＯＳＦＥＴの動作速度が遅くなる。
【００１４】
実施例１によれば、絶縁層１２上に導電層１４が形成されているため、ソースおよび／またはドレイン領域とウエル領域との接合容量を抑制することができる。かつＭＯＳＦＥＴの動作時の消費電力を抑制し、動作速度を速くできる。このように、ゲート長を微細化した場合の短チャネル効果を抑制し、かつ接合容量を抑制できる。
【実施例２】
【００１５】
図２（ａ）および図２（ｂ）は、実施例２に係る半導体装置の平面図およびＡ−Ａ断面図である。図２（ａ）においては、絶縁膜３０および金属配線３４は省略している。図２（ａ）および（ｂ）に示すように、シリコン基板である半導体基板１０内にＳＴＩ酸化シリコン層である絶縁層１２が形成されている。絶縁層１２はトランジスタ同士を電気的に分離するための素子分離絶縁層である。絶縁層１２上にはポリシリコン層である導電層１４が形成されている。ポリシリコン膜は、例えば非晶質または多結晶シリコン膜である。絶縁層１２間の半導体基板１０上には酸化シリコン膜等のゲート絶縁膜１９を介しゲート電極１８が形成されている。ゲート電極１８は、例えば導電性ポリシリコン膜である。ゲート電極１８の両側には側壁２２が形成されている。側壁は例えば酸化シリコン膜である。ゲート電極１８の両側の半導体基板１０内にはソース領域およびドレイン領域１６が形成されている。さらに、ポケット注入領域１５が形成されている。ソース領域およびドレイン領域１６と導電層１４とは同じ導電型であり、側面が直接接触している。これにより、ソース領域およびドレイン領域１６と導電層１４との間の接触抵抗を低くできる。
【００１６】
ゲート電極１８を覆うように、半導体基板１０上に絶縁膜３０が形成されている。絶縁膜３０は例えば酸化シリコンを含む。絶縁膜３０を貫通するプラグ金属３２および３５が形成されている。プラグ金属３２は例えばタングステン（Ｗ）を含む。プラグ金属３２は、導電層１４と接続されている。プラグ金属３５は、ゲート電極１８に接続するパッドに接続されている。絶縁膜３０上に金属配線３４がプラグ金属３２と接続して設けられている。金属配線３４は例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を含む。絶縁膜３０および金属配線３４上には、さらに多層配線構造が形成されていてもよい。
【００１７】
実施例２のように、絶縁層１２としてＳＴＩ絶縁層を用い、導電層１４としてポリシリコン層を用いることにより、後述するように、絶縁層１２および導電層１４を簡単に形成できる。
【００１８】
図３（ａ）および図３（ｂ）は、実施例２の変形例１に係る半導体装置の平面図およびＡ−Ａ断面図である。図３（ａ）および図３（ｂ）に示すように、実施例２のＭＯＳＦＥＴが絶縁層１２を挟み複数並んで形成されている。ＭＯＳＦＥＴは同じ導電型でもよいし、異なる導電型でもよい。
【００１９】
図４（ａ）および図４（ｂ）は、実施例２の変形例２に係る半導体装置の平面図およびＡ−Ａ断面図である。図４（ａ）および図４（ｂ）に示すように、実施例２のＭＯＳＦＥＴのソース領域またはドレイン領域１６が導電層１４を介し電気的に接続されていてもよい。例えばこれによりトランジスタが縦積みされた回路を形成できる。
【００２０】
図５（ａ）および図５（ｂ）は、実施例２の変形例３に係る半導体装置の平面図およびＡ−Ａ断面図である。図５（ａ）および図５（ｂ）に示すように、導電層１４を隣り合うトランジスタのソースおよび／またはドレインとして共用する。さらに、共用された導電層１４にプラグ金属３２が接続されていてもよい。
【００２１】
実施例２の変形例１から３のように、右側のトランジスタにおいて、ソース領域１６（第１ソース）およびドレイン領域１６（第１ドレイン）の少なくとも一方が導電層１４の側面と接触する。ゲート電極１８（第１ゲート電極）が第１ソースと第１ドレインとの間の半導体基板１０上に形成されている。さらに、左側のトランジスタにおいて、ソース領域１６（第２ソース）およびドレイン領域１６（第２ドレイン）の少なくとも一方が導電層１４の側面と接触する。ゲート電極１８（第２ゲート電極）が第２ソースと第２ドレインとの間の半導体基板１０上に形成されている。このように、複数のトランジスタを形成することができる。さらに、実施例２の変形例２および３のように、トランジスタ間の導電層１４を隣接するトランジスタのソースおよび／またはドレインとして共用することができる。
【実施例３】
【００２２】
図６（ａ）および図６（ｂ）は、実施例３に係る半導体装置の平面図およびＡ−Ａ断面図である。図６（ａ）および図６（ｂ）に示すように、実施例３に係る半導体装置は、ソース領域およびドレイン領域１６として、第１注入領域１６ａと第１注入領域１６ａよりキャリア濃度の高い第２注入領域１６ｂが形成されている。
【００２３】
実施例３によれば、導電層１４とソースおよびドレインの少なくとも一方の領域１６の少なくとも一部との上面に跨り金属シリサイド層３６が形成されている。このため、導電層１４とソースおよびドレインの少なくとも一方の領域１６との接触抵抗を低減できる。実施例２およびその変形例のように、ポケット注入領域１５を形成した場合においても金属シリサイド層３６を形成してもよい。
【００２４】
実施例３において、ウエル１０ｂがトランジスタ毎に素子分離されていてもよい。例えばＤＴＭＯＳ（Dynamic Threshold MOS）において、ウエル１０ｂをトランジスタ毎に分離してもよい。例えば複数のトランジスタのウエル１０ｂのキャリア濃度および／または導電型を異ならせることができる。導電層１４は、ウエル１０ｂが分離された隣接するトランジスタのソースとドレインとを電気的に接続する。これにより、絶縁層１２により、ウエル１０ｂを分離しつつ、金属配線３４を用いずにトランジスタが縦積みされた回路を実現できる。また、導電層１４上にプラグ金属３２が配置されていてもよい。なお、実施例１、実施例２およびその変形例並びに実施例４においてもウエル１０ｂがトランジスタ毎に素子分離されていてもよい。
【００２５】
また、ゲート電極１８の側面に形成された側壁２２の端部が導電層１４よりゲート電極側に位置する。これにより、導電層１４のキャリア濃度を側壁２２下の第１注入領域１６ａより高くできる。さらに、ソース領域および／またはドレイン領域１６から導電層１４に跨る金属シリサイド層３６を形成できる。
【００２６】
実施例２およびその変形例のように、半導体基板１０内にポケット注入領域１５が形成されていてもよい。また、実施例３のように、ソース領域および／またはドレイン領域１６が第１注入領域１６ａおよび第２注入領域１６ｂを含んでもよい。このように、半導体装置は、ＬＤＤ（Lightly Doped Drain）構造でもよい。さらに、実施例３のように、ソース領域および／またはドレイン領域１６と導電層１４との上面に金属シリサイド層３６が形成されていてもよい。
【００２７】
図７（ａ）から図１６（ｂ）は、実施例３に係る半導体装置の製造方法を示す図である。各図の（ａ）は平面図を示し、（ｂ）は断面図を示している。図７（ａ）および図７（ｂ）を参照し、シリコン基板等の半導体基板１０上に、例えば膜厚が５０ｎｍから１５０ｎｍのマスク層４０を形成する。マスク層４０は例えば窒化シリコン膜を含む。マスク層４０の幅Ｌ１は例えば１１０ｎｍから２６０ｎｍ、マスク層４０の間隔Ｌ２は例えば９０ｎｍから１５０ｎｍである。マスク層４０をマスクに、半導体基板１０を例えばドライエッチングしトレンチ（開口部）を形成する。トレンチの深さＤ１は例えば２８０ｎｍから４００ｎｍである。半導体基板１０の表面を酸化させる。これにより、トレンチの表面に酸化シリコン膜が形成される。以下酸化シリコン膜は図示しない。トレンチを埋め込むように酸化シリコン膜を例えばＣＶＤ（Chemical Vapor Deposition）法を用い形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、マスク層４０をストッパとし上面を平坦化する。 これにより、トレンチに埋め込まれた絶縁層１２が形成される。
【００２８】
図８（ａ）および図８（ｂ）を参照し、絶縁層１２およびマスク層４０上の開口４１を備えるフォトレジスト４２を形成する。開口４１は、少なくとも導電層１４を形成する領域を含む。さらに、開口４１とマスク層４０とは重なっていてもよい。開口４１とマスク層４０との重なりＬ３は、開口４１とマスク層４０との合わせ精度等を考慮し設定することが好ましい。
【００２９】
図９（ａ）および図９（ｂ）を参照し、マスク層４０と絶縁層１２との選択比が確保できるエッチング条件を用い、マスク層４０およびフォトレジスト４２をマスクに絶縁層１２の上部をエッチングする。エッチングには例えばフッ酸を含むエッチャントを用いる。エッチングされた絶縁層１２の上面は、半導体基板１０の上面から深さＤ２となるように形成する。深さＤ２としては、例えば１０ｎｍから１２０ｎｍとすることができる。深さＤ２は、導電層１４とソース領域および／またはドレイン領域１６との接触抵抗等を考慮し設定される。
【００３０】
図１０（ａ）および図１０（ｂ）を参照し、絶縁層１２およびマスク層４０を覆うようにポリシリコン層４６を形成する。ポリシリコン層４６の膜厚は、例えば１０ｎｍから１５０ｎｍであり、少なくとも深さＤ２より厚くする。ポリシリコン層４６上にマスク層４８を形成する。マスク層４８としては例えば酸化シリコン膜を用いる。マスク層４８の膜厚は、例えば２００ｎｍ以上であり、少なくともポリシリコン層４６の窪みを埋め込む厚さとする。
【００３１】
図１１（ａ）および図１１（ｂ）を参照し、ポリシリコン層４６をストッパにＣＭＰ法を用いマスク層４８を平坦化する。図１２（ａ）および図１２（ｂ）を参照し、マスク層４０および４８と選択比が得られる条件を用い、ポリシリコン層４６をエッチングする。これにより、導電層１４が形成される。導電層１４の上面は半導体基板１０の上面とほぼ同じであることが好ましい。これにより、導電層１４とソース領域および／またはドレイン領域１６との接触が良好となる。導電層１４と半導体基板１０との上面の差Ｄ３は、５０ｎｍから−１０ｎｍとする。ここで差Ｄ３は、導電層１４が半導体基板１０より高い場合を正としている。導電層１４とソース領域および／またはドレイン領域１６との接触を良好とするためには、差Ｄ３は正であることが好ましい。
【００３２】
図１３（ａ）および図１３（ｂ）を参照し、マスク層４８を除去する。絶縁層１２の酸化シリコン膜を硬化させるための熱処理を行なう。マスク層４０を除去する。なお、熱処理をマスク層４８の除去前に行ってもよい。
【００３３】
図１４（ａ）および図１４（ｂ）を参照し、ウエル領域１０ａのイオン注入、ウエル１０ｂ（例えばチャネル領域）のイオン注入を行う。ウエル領域１０ａおよびウエル１０ｂの活性化熱処理を行う。ゲート絶縁膜１９を半導体基板１０の上面を酸化して形成する。ゲート絶縁膜１９上にゲート電極１８としてポリシリコン層を形成する。ポリシリコン層をエッチングしゲート電極１８を形成する。ゲート電極１８のゲート長は、ＭＯＳＦＥＴの性能を考慮し設定される。
【００３４】
図１５（ａ）および図１５（ｂ）を参照し、ゲート電極１８をマスクにイオン注入することにより第１注入領域１６ａを形成する。ゲート電極１８をマスクにポケット注入領域を形成するイオン注入を行ってもよい。ゲート電極１８の両側に側壁２２を形成する。側壁２２は、例えば酸化シリコン膜を全面に形成し、エッチバックすることにより形成する。側壁２２の幅はＭＯＳＦＥＴの性能を考慮し設定される。ゲート電極１８および側壁２２をマスクにイオン注入することにより第２注入領域１６ｂを形成する。第１注入領域１６ａおよび第２注入領域１６ｂを形成する際に、導電層１４およびゲート電極１８にもイオン注入される。イオンの活性化のための熱処理を行う。これにより、第１注入領域１６ａ、第２注入領域１６ｂ、導電層１４およびゲート電極１８に注入されたイオンが活性化する。なお、ｎ型領域を形成する際にはリン（Ｐ）または砒素（Ａｓ）イオン等を注入する。ｐ型領域を形成する際には、ボロン（Ｂ）イオン等を注入する。
【００３５】
図１６（ａ）および図１６（ｂ）を参照し、全面にコバルト（Ｃｏ）等の金属を形成する。熱処理することにより、半導体基板１０、導電層１４およびゲート電極１８上に金属シリサイド層３６および３８を形成する。側壁２２および絶縁層１２上に形成された金属を除去する。その後、図６（ａ）および図６（ｂ）に示すように、絶縁膜３０、プラグ金属３２および金属配線３４を形成する。
【００３６】
実施例３によれば、図８（ａ）および図８（ｂ）のように、絶縁層１２上にマスク層４０を形成する。図９（ａ）および図９（ｂ）のように、マスク層４０をマスクに絶縁層１２の一部を除去する。図１０（ａ）から図１３（ｂ）のように、絶縁層１２の一部を除去した後に、導電層１４を形成する。これにより、絶縁層１２と導電層１４との側面をほぼ一致できる。例えば、絶縁層１２上にのみ導電層１４を形成できる。
【００３７】
また、図９（ａ）および図９（ｂ）のように、絶縁層１２の一部を除去する際には、マスク層４０をマスクに絶縁層１２の上面が半導体基板１０の上面より深くなるように絶縁層１２をエッチングする。これにより、導電層１４の側面がソース領域および／またはドレイン領域１６と接触するようにすることができる。よって、接触抵抗を低減できる。
【実施例４】
【００３８】
図１７（ａ）および図１７（ｂ）は、実施例４に係る半導体装置の平面図およびＡ−Ａ断面図である。図１７（ａ）および図１７（ｂ）に示すように、実施例４に係る半導体装置は、半導体基板１０と導電層１４との境界が側壁２２の下に位置している。このように、側壁２２が導電層１４上まで形成されていてもよい。実施例１から実施例３においても、半導体基板１０と導電層１４との境界が側壁２２の下に位置していてもよい。
【００３９】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４０】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板と、前記半導体基板に形成された開口部と、前記開口部に形成された絶縁層と、前記絶縁層上に形成された導電層と、前記半導体基板に形成され、少なくとも一方が前記導電層の側面と接触する第１ソースおよび第１ドレインと、前記第１ソースと前記第１ドレインとの間の前記半導体基板上に形成された第１ゲート電極と、を具備することを特徴とする半導体装置。
（付記２）前記半導体基板に形成され、少なくとも一方が前記導電層の側面と接触する第２ソースおよび第２ドレインと、前記第２ソースと前記第２ドレインとの間の前記半導体基板上に形成された第２ゲート電極と、を更に具備することを特徴とする付記１に記載の半導体装置。
（付記３）前記導電層は、前記絶縁層上にのみ形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４）前記絶縁層は素子分離絶縁層であることを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記導電層はポリシリコン層であることを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記導電層と前記第１ソースおよび第１ドレインの少なくとも一方の領域との上面に跨り形成された金属シリサイド層を具備することを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記ゲート電極の側面に形成され、端部が前記導電層より前記ゲート電極側に位置する側壁を具備することを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）半導体基板に開口部を形成する工程と、前記開口部内に絶縁層を形成する工程と、前記絶縁層上に導電層を形成する工程と、前記半導体基板の前記絶縁層間内に、少なくとも一方が前記導電層の側面と接触するソースおよびドレインを形成する工程と、前記ソースと前記ドレインとの間の前記半導体基板上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記９）前記導電層を形成する工程は、前記絶縁層上にマスク層を形成する工程と、前記マスク層をマスクに前記絶縁層の一部を除去する工程と、前記絶縁層の一部を除去する工程の後に、前記導電層を形成する工程と、を有することを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）前記絶縁層の一部を除去する工程は、前記絶縁層の上面が前記半導体基板の上面より深くなるように前記絶縁層をエッチングすることを特徴とする付記９記載の半導体装置の製造方法。
【符号の説明】
【００４１】
１０        半導体基板
１２        絶縁層
１４        導電層
１６        ソース領域および／またはドレイン領域
１８        ゲート電極
２２        側壁
３６        金属シリサイド層
【図１】
0005978781.tif 000002
【図２】
0005978781.tif 000003
【図３】
0005978781.tif 000004
【図４】
0005978781.tif 000005
【図５】
0005978781.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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