(57)【特許請求の範囲】
【請求項１】
第１処理部と、
前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備え、
前記複数の第２処理部のそれぞれは、
他の第２処理部における他のカウンタと同じ計数値を計数するカウンタと、
前記カウンタの計数値を保持するレジスタと、
前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値を前記レジスタに保持させるとともに、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知する制御部と、を有し、
前記複数の第２処理部における前記制御部間でパルス信号を送受信する信号線をさらに備え、
前記複数の第２処理部における前記制御部は、他の第２処理部における他の制御部との間で前記信号線を介して前記パルス信号を送受信し、前記パルス信号の送信タイミングまたは受信タイミングに応じて前記カウンタおよび前記レジスタを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにし、
前記第１処理部は、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出することを特徴とする情報処理装置。
【請求項２】
前記第１処理部は、前記複数の第２処理部に対する前記測定指示を同時に発行することを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記第１処理部は、算出した、前記第１処理部から前記複数の第２処理部のそれぞれまでの前記送信遅延差に基づき、前記複数の第２処理部への前記信号の送信タイミングを決定することを特徴とする、請求項１または請求項２記載の情報処理装置。
【請求項４】
前記複数の第２処理部のうちの一の第２処理部における前記制御部（以下、一制御部という）は、前記信号線を介して前記複数の第２処理部のうちの他の第２処理部における前記制御部（以下、他制御部という）へ第１パルス信号を送信するとともに、前記一の第２処理部における前記カウンタ（以下、一カウンタという）の計数動作を開始し、
前記他制御部は、前記第１パルス信号を受信すると、前記信号線を介して前記一制御部へ第２パルス信号を返信し、
前記一制御部は、前記第２パルス信号を受信したタイミングでの前記一カウンタの計数値の半分の値を前記一の第２処理部における前記レジスタ（以下、一レジスタという）に保持させ、前記一カウンタをリセットしてから、前記信号線を介して前記他制御部へ第３パルス信号を送信するとともに前記一カウンタの計数動作を開始し、
前記他制御部は、前記第３パルス信号を受信したタイミングで、前記他の第２処理部における前記カウンタ（以下、他カウンタという）をリセットしてから前記他カウンタの計数動作を開始し、
前記一制御部は、前記一カウンタの計数値が前記一レジスタの前記半分の値に到達したタイミングで、前記一カウンタをリセットしてから前記一カウンタの計数動作を開始することを特徴とする、請求項１記載の情報処理装置。
【請求項５】
前記一制御部は、前記一カウンタの計数値がオーバフローするタイミングよりも前記一レジスタに保持された前記半分の値だけ前のタイミングで、前記信号線を介して前記他制御部へ第４パルス信号を送信し、
前記他制御部は、前記第４パルス信号を受信したタイミングでの前記他カウンタの計数値が０であるか否かを確認するとともに、前記信号線を介して前記一制御部へ第５パルス信号を返信し、
前記一制御部は、前記第５パルス信号を受信したタイミングでの前記一カウンタの計数値が前記一レジスタに保持された前記半分の値と同一であるか否かを確認することを特徴とする、請求項４記載の情報処理装置。
【請求項６】
前記他カウンタの計数値が０であることを前記他制御部が確認し、且つ、前記一カウンタの計数値が前記半分の値と同一であることを前記一制御部が確認した場合、前記第１処理部は、前記複数の第２処理部に対する前記測定指示を同時に発行することを特徴とする、請求項５記載の情報処理装置。
【請求項７】
前記第４パルス信号を受信したタイミングでの前記他カウンタの計数値が０でないことを前記他制御部が確認した場合、または、前記第５パルス信号を受信したタイミングでの前記一カウンタの計数値が前記半分の値と同一でないことを前記一制御部が確認した場合、前記他制御部または前記一制御部は、エラー通知を行なうか、もしくは、前記複数の第２処理部における前記カウンタの計数値を同じにする処理を再度実行することを特徴とする、請求項５記載の情報処理装置。
【請求項８】
第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備えた情報処理装置において、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差を測定する方法であって、
前記複数の第２処理部のそれぞれによって、他の第２処理部との間で信号線を介してパルス信号を送受信し、前記パルス信号の送信タイミングまたは受信タイミングに応じて、前記複数の第２処理部のそれぞれに備えられるカウンタと前記カウンタによる計数値を保持するレジスタとを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにしてから、前記複数の第２処理部のそれぞれに備えられる前記カウンタで同じ計数値を計数し、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値をレジスタに保持し、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知し、
前記第１処理部によって、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出することを特徴とする遅延差測定方法。
【請求項９】
第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備えた情報処理装置に、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差を測定させるプログラムであって、
前記複数の第２処理部のそれぞれによって、他の第２処理部との間で信号線を介してパルス信号を送受信し、前記パルス信号の送信タイミングまたは受信タイミングに応じて、前記複数の第２処理部のそれぞれに備えられるカウンタと前記カウンタによる計数値を保持するレジスタとを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにしてから、前記複数の第２処理部のそれぞれに備えられる前記カウンタで同じ計数値を計数し、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値をレジスタに保持し、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知する、処理を実行し、
前記第１処理部によって、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出する、
処理を実行させることを特徴とする遅延差測定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、遅延差測定方法、及び遅延差測定プログラムに関する。
【背景技術】
【０００２】
図１７に示す情報処理装置は、マスタＬＳＩ（Large Scale Integration；第１処理部）１００と、マスタＬＳＩ１００からのパケットに応じて動作する２つのターゲットＬＳＩ（第２処理部）２００Ａ，２００Ｂとを有している。マスタＬＳＩ１００と２つのターゲットＬＳＩ２００Ａ，２００Ｂとは、それぞれ高速シリアル伝送路３００Ａ，３００Ｂを介して相互に通信可能に接続されている。なお、以下では、「マスタＬＳＩ」を単に「マスタ」といい、「ターゲットＬＳＩ」を単に「ターゲット」という場合がある。
【０００３】
高速シリアル伝送路３００Ａは、マスタ１００の送受信部（ＩＰ：Intellectual Property）１０１Ａとターゲット２００Ａの送受信部（ＩＰ）２０１Ａとを接続している。同様に、高速シリアル伝送路３００Ｂは、マスタ１００の送受信部（ＩＰ）１０１ＢとターゲットＬＳＩ２００Ｂの送受信部（ＩＰ）２０１Ｂとを接続している。送受信部１０１Ａ，１０１Ｂ，２０１Ａ，２０１Ｂは、それぞれ、図２１（Ａ）を参照しながら後述するパラレル／シリアル（Ｐ／Ｓ）変換部（送信部）と、図２１（Ｂ）を参照しながら後述するＳ／Ｐ変換部（受信部）とを有している。
【０００４】
図１７に示す情報処理装置では、高速シリアル伝送路３００Ａ，３００Ｂを介しマスタ１００から２つのターゲット２００Ａ，２００Ｂへパケットが送信され、各ターゲット２００Ａ，２００Ｂでは、当該パケットの受信を契機にデータ処理（通信）が行なわれる。このため、２つのターゲット２００Ａ，２００Ｂの間には、２つのターゲット２００Ａ，２００Ｂがいずれもマスタ１００からの当該パケットを受信したことを確認するパス２１０が設けられるほか、パラレルＩＦ（InterFace）２２０が設けられる。パス２１０によって２つのターゲット２００Ａ，２００Ｂがいずれもマスタ１００からの当該パケットを受信したことが確認されると、パラレルＩＦ２２０を介し２つのターゲット２００Ａ，２００Ｂの間でデータ処理が行なわれる。
【０００５】
上述のごとく動作するターゲット２００Ａ，２００Ｂの具体的な構成例について、図１８を参照しながら説明する。図１８に示すように、ターゲット２００Ａ，２００Ｂは、それぞれ、ＤＩＭＭ（Double Inline Memory Module）２３０Ａ，２３０Ｂを有し、ＤＩＭＭ２３０Ａ，２３０Ｂへのアクセスを制御するＤＩＭＭコントローラ２０３Ａ，２０３Ｂを有している。さらに、ターゲット２００Ａ，２００Ｂは、それぞれ、送受信部２０１Ａ，２０１Ｂと、パケット同期化ＲＡＭ（Random Access Memory）２０２Ａ，２０２Ｂと、クロック同期化回路２０４Ａ，２０４Ｂとを有している。また、ターゲット２００Ａは、調停部２０５を有している。このとき、マスタ１００から各ターゲット２００Ａ，２００Ｂへ送信されるパケットには、例えば各ＤＩＭＭ２３０Ａ，２３０Ｂに書き込まれるデータ等が含まれる。調停部２０５は、複数（ここでは２つ）のターゲット２００Ａ，２００Ｂの全体を制御するために一箇所（ここではターゲット２００Ａ）にのみそなえられている。
【０００６】
ターゲット２００Ａにおいて、パケットが、送受信部２０１Ａにより受信されパケット同期化ＲＡＭ２０２Ａに格納されると、パケットを受信した旨が、パケット同期化ＲＡＭ２０２Ａから調停部２０５へ報告される。
また、ターゲット２００Ｂにおいて、パケットが、送受信部２０１Ｂにより受信されパケット同期化ＲＡＭ２０２Ｂに格納されると、パケットを受信した旨が、パケット同期化ＲＡＭ２０２Ｂからパス２１０を通じターゲット２００Ａへ送信される。そして、ターゲット２００Ａにおいて、ターゲット２００Ｂからの報告は、クロック同期化回路２０４Ａによりクロック同期化処理を施された上で調停部２０５に通知される。
【０００７】
調停部２０５は、パケット同期化ＲＡＭ２０２Ａとパケット同期化ＲＡＭ２０２Ｂとの両方から、マスタ１００が同時に送信したパケットを受信した旨の報告を受けると、同パケットを各ＤＩＭＭ２３０Ａ，２３０Ｂに書き込む指示を、ＤＩＭＭコントローラ２０３Ａ，２０３Ｂへ送信する。つまり、同指示は、調停部２０５からＤＩＭＭコントローラ２０３Ａへ直接的に通知される一方、調停部２０５からパラレルＩＦ２２０を通じターゲット２００Ｂへ送信される。そして、ターゲット２００Ｂにおいて、ターゲット２００Ａからの指示は、クロック同期化回路２０４Ｂによりクロック同期化処理を施された上でＤＩＭＭコントローラ２０３Ｂに通知される。同指示を通知されたＤＩＭＭコントローラ２０３Ａ，２０３Ｂは、それぞれ、パケット同期化ＲＡＭ２０２Ａ，２０２Ｂに保持されたパケットを、ＤＩＭＭ２３０Ａ，２３０Ｂに書き込む。
【０００８】
図１７および図１８に示す構成では、マスタ１００からのパケットを同時または略同時にＤＩＭＭ２３０Ａ，２３０Ｂに書き込むべく、書込み指示を行なう前に、全てのターゲット２００Ａ，２００Ｂにマスタ１００からのパケットが届いているか否かの確認動作が必要である。このような確認動作は、マスタ１００がパケットを送信する都度、パス２１０を通じて実行され、10ns以上の時間を要するため、ターゲット２００Ａ，２００Ｂ間での高速な処理の実現を阻害している。
【０００９】
このような確認動作を省略して処理の高速化を実現すべく、マスタ１００からのパケットが各ターゲット２００Ａ，２００Ｂに同時または略同時に届くように、マスタ１００がパケットの送信制御を行なうことが考えられる。この場合、図１９に示すように、マスタ１００からパケットを送信してから各ターゲット２００Ａ，２００Ｂで同パケットを受信するまでの時間（片道レイテンシ）が予め測定され、マスタ１００は、ターゲット毎に測定された片道レイテンシに基づきパケットの送信制御を行なう。なお、図１９は、マスタ１００から各ターゲット２００Ａ，２００Ｂまでの片道レイテンシを説明する図である。
【００１０】
片道レイテンシを測定する手法としては、マスタ１００が、図２０に示すように、往復レイテンシを取得し、取得した往復レイテンシの半分の時間を片道レイテンシとして測定する手法が考えられる。この場合、マスタ１００が、例えば時計を有し、各ターゲット２００Ａ，２００Ｂに特定のパケットを送信し、各ターゲット２００Ａ，２００Ｂで折り返された当該パケットを受信する。そして、上記時計によって得られる当該パケットの送信時刻と当該パケットの受信時刻との時刻差が往復レイテンシであり、同時刻差の半分の時間が片道レイテンシとして測定される。なお、図２０は、マスタ１００と各ターゲット２００Ａ，２００Ｂとの間における往復レイテンシを説明する図である。
【００１１】
しかし、以下の理由により、往復レイテンシ（時刻差）を単純に半分にしても、正確な片道レイテンシを得ることはできない。マスタ１００と各ターゲット２００Ａ，２００Ｂとの間の通信として高速シリアル伝送を用いる場合、パケットが、マスタ１００の送受信部１０１Ａ，１０１Ｂや、ターゲット２００Ａ，２００Ｂの送受信部２０１Ａ，２０１Ｂを通過する時間（レイテンシ）に大きなバラツキがある。このため、往復レイテンシを単純に半分にしても、正確な片道レイテンシを得ることはできない。
【００１２】
ここで、図２１（Ａ）および図２１（Ｂ）を参照しながら、上記バラツキについて説明する。送受信部１０１Ａ，１０１Ｂ，２０１Ａ，２０１Ｂは、それぞれ、図２１（Ａ）に示すＰ／Ｓ変換部（送信部，送信ＩＰ）と、図２１（Ｂ）に示すＳ／Ｐ変換部（受信部，受信ＩＰ）とを有している。
【００１３】
図２１（Ａ）に示す送信ＩＰは、内部ロジックからのデータを格納する同期化ＲＡＭと高速シリアル伝送路３００Ａ，３００Ｂとの間に備えられ、ＰＣＳ（Physical Coding Sublayer）およびＰＭＡ（Physical Medium Attachment）を有する。送信ＩＰのＰＣＳは、データを符号化する部分であり、送信ＩＰのＰＭＡは、データをシリアル化して高速シリアル伝送路３００Ａ，３００Ｂへ出力するシリアライザを有している。
【００１４】
一方、図２１（Ｂ）に示す受信ＩＰは、高速シリアル伝送路３００Ａ，３００Ｂと内部ロジックへデータを入力する同期化ＲＡＭとの間に備えられ、ＰＭＡおよびＰＣＳを有する。受信ＩＰのＰＭＡは、高速シリアル伝送路３００Ａ，３００Ｂからのデータをデシリアル化するデシリアライザを有し、受信ＩＰのＰＣＳは、ＰＭＡからのデータを復号化する部分である。
【００１５】
図２１（Ａ）および図２１（Ｂ）に示す例において、内部ロジックは500MHzのクロックで動作し、ＰＣＳは156.25MHzのクロックで動作し、高速シリアル伝送路３００Ａ，３００Ｂは10GHzのクロックで動作する。同期化ＲＡＭは、内部ロジックのクロックとＰＣＳのクロックとの間の乗換を行ない、ＰＭＡは、高速シリアル伝送路３００Ａ，３００ＢのクロックとＰＣＳのクロックとの間の乗換を行なう。
【００１６】
図２１（Ａ）に示す送信ＩＰにおいて、内部ロジックから入力されるデータは、同期化ＲＡＭとＰＣＳ／ＰＭＡ内の各ブロックとを経由し高速シリアル伝送路３００Ａ，３００Ｂへ送出される。このようなブロック間のデータ受け渡しに際し、以下のような、バラツキの有るレイテンシ（通過時間）が生じる。図２１（Ｂ）に示す受信ＩＰにおいても、送信ＩＰと同様、バラツキの有るレイテンシ（通過時間）が生じる。
【００１７】
以下は、送信ＩＰおよび受信ＩＰで生じるレイテンシの例である。なお、τは１制御周期である。
送信側レイテンシ(ＰＣＳ＋ＰＭＡ)は4τ〜6τ［156.25MHzで１τは6.4ns］
送信側の同期化ＲＡＭのレイテンシは3τ〜4τ［156.25MHzで１τは6.4ns］
受信側レイテンシ(ＰＣＳ＋ＰＭＡ)は6τ〜8τ［156.25MHzで１τは6.4ns］
受信側の同期化ＲＡＭのレイテンシは3τ〜4τ［156.25MHzで１τは6.4ns］
このため、送信ＩＰ（同期化ＲＡＭを含む）のレイテンシは、7τ〜10τつまり44.8ns〜64.0nsであり、受信ＩＰ（同期化ＲＡＭを含む）のレイテンシは、9τ〜12τつまり57.6ns〜76.8nsである。したがって、送信ＩＰから受信ＩＰまでの、伝送遅延を含まない片道レイテンシは、16τ〜22τつまり102.4ns〜140.8nsとなり、送信ＩＰおよび受信ＩＰで生じるレイテンシのバラツキ幅（最大差分）は、6τ＝38.4nsとなる。ここで、ＩＰ用クロック（156.25MHz）換算で最大差分は38.4nsとなるが、例えば、内部ロジック用の動作クロックが500MHzである場合、500MHz（１制御周期2ns）換算で上記最大差分（38.4ns）は約19τとなる。
【００１８】
送信ＩＰおよび受信ＩＰには上述のようなレイテンシのバラツキがあるため、往復レイテンシを単純に半分にしても、正確な片道レイテンシを得ることはできない。
往復レイテンシを用いることなく、正確な片道レイテンシを直接的に測定する手法としては、以下のような手法が考えられる。つまり、マスタ１００および複数のターゲット２００Ａ，２００Ｂの全てに、予め同期化された時計またはカウンタが備えられ、マスタ１００が、各ターゲット２００Ａ，２００Ｂに特定のパケットを送信する。そして、マスタ１００で得られる当該パケットの送信時刻または送信時カウント値と各ターゲット２００Ａ，２００Ｂで得られる当該パケットの受信時刻または受信時カウント値との差分を、片道レイテンシとして測定することができる。
【００１９】
上述したように、正確な片道レイテンシを直接的に測定するためには、マスタ１００および複数のターゲット２００Ａ，２００Ｂの全てに備えられた時計またはカウンタを同期化する必要がある。時計またはカウンタを同期化するためには、マスタ１００と各ターゲット２００Ａ，２００Ｂとの間で高速シリアル伝送路３００Ａ，３００Ｂを通じパケットを送受信することになる。しかし、送受信部１０１Ａ，１０１Ｂ，２０１Ａ，２０１Ｂを成す送信ＩＰや受信ＩＰのレイテンシには、上述した大きなバラツキがあるため、各ターゲット２００Ａ，２００Ｂにおいて正確な受信時刻または受信時カウント値を得ることができない。したがって、片道レイテンシ（送信遅延差）を精度よく測定することができず同期誤差が生じる。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００４−２２２０８８号公報
【特許文献２】特開平９−３１２６３３号公報
【特許文献３】特許第３０３１２９２号
【発明の概要】
【発明が解決しようとする課題】
【００２１】
一つの側面で、本発明は、第１処理部から複数の第２処理部までの送信遅延差を精度よく測定することを目的とする。
【課題を解決するための手段】
【００２２】
一つの案では、情報処理装置は、第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備え、前記複数の第２処理部のそれぞれは、他の第２処理部における他のカウンタと同じ計数値を計数するカウンタと、前記カウンタの計数値を保持するレジスタと、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値を前記レジスタに保持させるとともに、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知する制御部と、を有し、前記複数の第２処理部における前記制御部間でパルス信号を送受信する信号線をさらに備え、前記複数の第２処理部における前記制御部は、他の第２処理部における他の制御部との間で前記信号線を介して前記パルス信号を送受信し、前記パルス信号の送信タイミングまたは受信タイミングに応じて前記カウンタおよび前記レジスタを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにし、前記第１処理部は、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出する。
【００２３】
一つの案では、遅延差測定方法は、第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備えた情報処理装置において、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差を測定する方法であって、前記複数の第２処理部のそれぞれは、他の第２処理部との間で信号線を介してパルス信号を送受信し、前記パルス信号の送信タイミングまたは受信タイミングに応じて、前記複数の第２処理部のそれぞれに備えられるカウンタと前記カウンタによる計数値を保持するレジスタとを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにしてから、前記複数の第２処理部のそれぞれに備えられる前記カウンタで同じ計数値を計数させ、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値をレジスタに保持させ、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知し、前記第１処理部は、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出する。
【００２４】
一つの案では、遅延差測定プログラムは、第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備えた情報処理装置に、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差を測定させるプログラムであって、前記複数の第２処理部のそれぞれに、他の第２処理部との間で信号線を介してパルス信号を送受信し、前記パルス信号の送信タイミングまたは受信タイミングに応じて、前記複数の第２処理部のそれぞれに備えられるカウンタと前記カウンタによる計数値を保持するレジスタとを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにさせてから、前記複数の第２処理部のそれぞれに備えられる前記カウンタに同じ計数値を計数させ、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値をレジスタに保持させ、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知する、処理を実行させ、前記第１処理部に、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出する、処理を実行させる。
【発明の効果】
【００２５】
一実施形態によれば、第１処理部から複数の第２処理部までの送信遅延差が精度よく測定される。
【図面の簡単な説明】
【００２６】
【図１】一実施形態の情報処理装置の基本構成を示すブロック図である。
【図２】図１に示す情報処理装置による送信遅延差（片道レイテンシ差）の測定手順を説明する図である。
【図３】図１に示す情報処理装置による送信遅延差（片道レイテンシ差）の測定手順を説明するフローチャートである。
【図４】図１に示す情報処理装置の第２処理部におけるカウンタの基本的な同期設定手順を説明するフローチャートである。
【図５】図１に示す情報処理装置を適用されるシステムの具体的な構成例を示すブロック図である。
【図６】図１に示す情報処理装置の第２処理部における制御部の具体的な構成を示すブロック図である。
【図７】図６に示す構成を適用される２つの第２処理部における要部の具体的な構成を示すブロック図である。
【図８】図７に示す構成による、第２処理部におけるカウンタの具体的な同期設定手順および同期確認手順を説明するフローチャートである。
【図９】図７に示す構成による、第２処理部におけるカウンタの具体的な同期設定手順を説明するタイムチャートである。
【図１０】図７に示す構成による、第２処理部におけるカウンタの具体的な同期確認手順を説明するタイムチャートである。
【図１１】３以上の第２処理部を有する場合の、各第２処理部における要部の構成を示すブロック図である。
【図１２】図１１に示す構成による、第２処理部におけるカウンタの具体的な同期設定手順（第１測定手順）を説明するタイムチャートである。
【図１３】図１１に示す構成による、第２処理部におけるカウンタの具体的な同期設定手順（第２測定手順）を説明するタイムチャートである。
【図１４】図１１に示す構成による、第２処理部におけるカウンタの具体的な同期設定手順を説明するタイムチャートである。
【図１５】図７に示す構成を適用される情報処理装置の具体的な全体構成を示すブロック図である。
【図１６】図１５に示す構成による、第１処理部から各第２処理部までの送信遅延差（片道レイテンシ）の測定手順を説明するタイムチャートである。
【図１７】マスタＬＳＩと複数のターゲットＬＳＩとから成る情報処理装置の構成例を示すブロック図である。
【図１８】図１７に示す複数のターゲットＬＳＩの具体的な構成例を示すブロック図である。
【図１９】マスタＬＳＩから各ターゲットＬＳＩまでの片道レイテンシを説明する図である。
【図２０】マスタＬＳＩと各ターゲットＬＳＩとの間における往復レイテンシを説明する図である。
【図２１】（Ａ）はパラレル／シリアル変換部の構成例を示すブロック図、（Ｂ）はシリアル／パラレル変換部の構成例を示すブロック図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して実施の形態を説明する。
〔１〕本実施形態の情報処理装置の基本構成および基本動作
〔１−１〕本実施形態の情報処理装置の基本構成
図１を参照しながら、一実施形態の情報処理装置１の基本構成について説明する。図１は、一実施形態の情報処理装置１の基本構成を示すブロック図である。
【００２８】
図１に示す情報処理装置１は、マスタＬＳＩ（第１処理部）１０と、同マスタＬＳＩ１０からのパケット（信号）に応じて動作する２つのターゲットＬＳＩ（第２処理部）２０Ａ，２０Ｂとを有している。マスタ１０と２つのターゲット２０Ａ，２０Ｂとは、それぞれ高速シリアル伝送路３０Ａ，３０Ｂを介して相互に通信可能に接続されている。情報処理装置１では、高速シリアル伝送路３０Ａ，３０Ｂを介しマスタ１０から２つのターゲット２０Ａ，２０Ｂへパケットが送信され、ターゲット２０Ａ，２０Ｂでは、当該パケットの受信を契機にデータ処理（通信）がパラレルＩＦ２６を介して行なわれる。
【００２９】
高速シリアル伝送路３０Ａは、マスタ１０の送受信部（ＩＰ）１１Ａとターゲット２０Ａの送受信部（ＩＰ）２１Ａとを接続している。同様に、高速シリアル伝送路３０Ｂは、マスタ１０の送受信部（ＩＰ）１１ＢとターゲットＬＳＩ２０Ｂの送受信部（ＩＰ）２１Ｂとを接続している。送受信部１１Ａ，１１Ｂ，２１Ａ，２１Ｂは、それぞれ、上述したＰ／Ｓ変換部（送信部）とＳ／Ｐ変換部（受信部）とを有している。
【００３０】
ターゲット２０Ａは、カウンタ２２Ａ，レジスタ２３Ａおよび制御部２４Ａを有し、同様に、ターゲット２０Ｂは、カウンタ２２Ｂ，レジスタ２３Ｂおよび制御部２４Ｂを有している。
【００３１】
カウンタ２２Ａ，２２Ｂは、それぞれ、制御部２４Ａ，２４Ｂにより制御され、他のターゲット２０Ｂ，２０Ａにおける他のカウンタ２２Ｂ，２２Ａと同じ計数値（時間）を計数する。つまり、２つのターゲット２０Ａ，２０Ｂにおけるカウンタ２２Ａ，２２Ｂによる計数値は、後述のようにして同期がとられている。
【００３２】
レジスタ２３Ａ，２３Ｂは、それぞれ、制御部２４Ａ，２４Ｂにより制御され、カウンタ２２Ａ，２２Ｂの計数値を保持する。
【００３３】
制御部２４Ａ，２４Ｂは、それぞれ、マスタ１０から測定指示（特定パケット）を送受信部２１Ａ，２１Ｂで受信したときのカウンタ２２Ａ，２２Ｂによる受信時計数値をレジスタ２３Ａ，２３Ｂに保持させる。また、制御部２４Ａ，２４Ｂは、それぞれ、レジスタ２３Ａ，２３Ｂによって保持された受信時計数値を、送受信部２１Ａ，２１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じマスタ１０へ通知する。
【００３４】
さらに、制御部２４Ａ，２４Ｂは、システム立ち上げ時に、マスタ１０による片道レイテンシ差（送信遅延差）の測定に先立ち、それぞれ、カウンタ２２Ａ，２２Ｂやレジスタ２３Ａ，２３Ｂを制御することで、カウンタ２２Ａ，２２Ｂが同時に同じ計数値を計数するように、計数値の同期設定を行なう。このため、ターゲット２０Ａの制御部２４Ａとターゲット２０Ｂの制御部２４Ｂとの間は、制御部２４Ａ，２４Ｂ間で特定信号（パルス信号）を送受信する、１本の専用送受信用信号線２５によって接続されている。信号線２５は、ターゲットＬＳＩ２０Ａの一端子とターゲットＬＳＩ２０Ｂの一端子との間を最短配線長で接続するように配線される。制御部２４Ａ，２４Ｂは、信号線２５を用いてパルス信号をやり取りすることで、レイテンシに大きなバラツキのあるＰ／Ｓ変換部やＳ／Ｐ変換部を含む送受信部１１Ａ，１１Ｂ，２１Ａ，２１Ｂを用いることなく、情報の送受信が可能に構成される。
【００３５】
制御部２４Ａ，２４Ｂは、信号線２５を介してパルス信号を相互に送受信し、パルス信号の送信タイミングまたは受信タイミングに応じてカウンタ２２Ａ，２２Ｂおよびレジスタ２３Ａ，２３Ｂを制御する。これにより、制御部２４Ａ，２４Ｂは、レイテンシに大きなバラツキのあるＰ／Ｓ変換部やＳ／Ｐ変換部を含む送受信部１１Ａ，１１Ｂ，２１Ａ，２１Ｂを経由することなく、カウンタ２２Ａ，２２Ｂが同時に同じ計数値を計数するように計数値の同期設定を行なうことが可能である。このように１本の信号線２５を介して制御部２４Ａ，２４Ｂ間でパルス信号の送受信を行なう場合、パルス信号が制御部２４Ａから制御部２４Ｂに到達するまでに要する時間と、パルス信号が制御部２４Ｂから制御部２４Ａに到達するまでに要する時間とは略等しい。したがって、制御部２４Ａと制御部２４Ｂとの間の往復レイテンシ（時刻差）を単純に半分にすることで、正確な片道レイテンシを得ることが可能である。なお、カウンタ２２Ａ，２２Ｂの計数値を同じ値に設定するための、制御部２４Ａ，２４Ｂの具体的な構成については、図６および図７を参照しながら後述する。
【００３６】
一方、マスタ１０は、システム立ち上げ時にマスタ１０によって片道レイテンシ差（送信遅延差）を測定すべく、カウンタ２２Ａ，２２Ｂの同期設定完了後に複数のターゲット２０Ａ，２０Ｂに対する測定指示（特定パケット）を同時に発行する機能（図１５の符号１３参照）を有している。また、マスタ１０は、各ターゲット２０Ａ，２０Ｂから各高速シリアル伝送路３０Ａ，３０Ｂを通じ通知された受信時計数値の差を、マスタ１０から各ターゲット２０Ａ，２０Ｂまでの片道レイテンシ差として算出する機能（図１５の符号１４参照）を有している。さらに、マスタ１０は、算出した片道レイテンシ差に基づき、複数のターゲット２０Ａ，２０Ｂへのパケットの送信タイミング、つまり当該パケットが複数のターゲット２０Ａ，２０Ｂに同時または略同時に到着する送信タイミングを決定する機能（図１５の符号１６参照）を有している。
【００３７】
〔１−２〕本実施形態の情報処理装置の基本動作
次に、図２〜図４を参照しながら、図１に示す情報処理装置１の基本動作について説明する。
まず、図２における符号(1)〜(8)および図３に示すフローチャート（ステップＳ１〜Ｓ７）を参照しながら、情報処理装置１による送信遅延差（片道レイテンシ差）の測定手順について説明する。
【００３８】
情報処理装置１を含むシステムの立ち上げ時に、制御部２４Ａ，２４Ｂは、マスタ１０によって片道レイテンシ差を測定すべく、まず、カウンタ２２Ａ，２２Ｂが同時に同じ計数値（同一時刻）を計数するよう計数値の同期設定を行なう（図２の符号(1)および図３のステップＳ１参照）。ステップＳ１での同期設定を行なう、制御部２４Ａ，２４Ｂの基本的な動作については、図４を参照しながら後述する。同期設定を行なうことにより、カウンタ２２Ａ，２２Ｂの同期計数が開始される（図２の符号(2A),(2B)および図３のステップＳ２参照）。
【００３９】
マスタ１０は、カウンタ２２Ａ，２２Ｂの同期設定完了後、片道レイテンシ差を測定すべく、高速シリアル伝送によるレイテンシ測定用パケット、つまり測定を指示する特定パケットを生成する。そして、マスタ１０は、生成したレイテンシ測定用パケットを、送受信部１１Ａ，１１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じ各ターゲット２０Ａ，２０Ｂへ同時に発行・送信する（図２の符号(3),(3A),(3B)および図３のステップＳ３参照）。
【００４０】
ターゲット２０Ａでは、マスタ１０から当該レイテンシ測定用パケットを受信したときのカウンタ２２Ａによる受信時計数値が、制御部２４Ａにより、レジスタ２３Ａに書き込まれ退避保持される（図２の符号(4A),(5A)および図３のステップＳ４Ａ参照）。同様に、ターゲット２０Ｂでは、マスタ１０から当該レイテンシ測定用パケットを受信したときのカウンタ２２Ｂによる受信時計数値が、制御部２４Ｂにより、レジスタ２３Ｂに書き込まれ退避保持される（図２の符号(4B),(5B)および図３のステップＳ４Ｂ参照）。
【００４１】
レジスタ２３Ａに保持されたカウンタ２２Ａの計数値は、制御部２４Ａにより、送受信部２１Ａおよび高速シリアル伝送路３０Ａを通じマスタ１０へ通知される（図２の符号(6A)および図３のステップＳ５Ａ参照）。同様に、レジスタ２３Ｂに保持されたカウンタ２２Ｂの計数値は、制御部２４Ｂにより、送受信部２１Ｂおよび高速シリアル伝送路３０Ｂを通じマスタ１０へ通知される（図２の符号(6B)および図３のステップＳ５Ｂ参照）。
【００４２】
マスタ１０では、ターゲット２０Ａからの計数値とターゲット２０Ｂからの計数値とが送受信部１１Ａ，１１Ｂを通じて受信されると（図２の符号(7A),(7B)参照）、ターゲット２０Ａからの計数値とターゲット２０Ｂからの計数値との差分が算出される（図２の符号(8)および図３のステップＳ６参照）。
【００４３】
ここで、マスタ１０は、ターゲット２０Ａ，２０Ｂにおけるカウンタ２２Ａ，２２Ｂの計数値（時間）と同期するカウンタ等を有していない。このため、マスタ１０において、ターゲット２０Ａ，２０Ｂからの計数値は、それぞれ、マスタ１０から各ターゲット２０Ａ，２０Ｂまでの見かけ上の片道レイテンシ（送信遅延）である。一方、レイテンシ測定用パケットはマスタ１０からターゲット２０Ａ，２０Ｂに対し同時に発行され、ターゲット２０Ａ，２０Ｂのカウンタ２２Ａ，２２Ｂは同期している。このため、ステップＳ６で算出される差分は、ターゲット２０Ａ，２０Ｂ間の絶対的な片道レイテンシ差（送信遅延差）となる。
【００４４】
そして、マスタ１０において、ステップＳ６で算出された片道レイテンシ差に基づき、各ターゲット２０Ａ，２０Ｂへのパケットの送信タイミング、つまり当該パケットが各ターゲット２０Ａ，２０Ｂに同時または略同時に到着する適切な送信タイミングが決定される（図３のステップＳ７参照）。この後、マスタ１０は、各ターゲット２０Ａ，２０Ｂに対するパケットを、ステップＳ７で決定された送信タイミングで、送受信部１１Ａ，１１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じ送信する。
【００４５】
次に、図４に示すフローチャート（ステップＳ１１〜Ｓ１３）を参照しながら、情報処理装置１のターゲット２０Ａ，２０Ｂにおけるカウンタ２２Ａ，２２Ｂの基本的な同期設定手順について説明する。
本実施形態の片道レイテンシ差の測定手法を適用される情報処理装置１における各ターゲットＬＳＩ２０Ａ，２０Ｂには、上述したカウンタ２２Ａ，２２Ｂ；レジスタ２３Ａ，２３Ｂおよび制御部２４Ａ，２４Ｂが予め備えられる。また、上述したように、予め、ターゲット２０Ａの制御部２４Ａとターゲット２０Ｂの制御部２４Ｂとの間は、制御部２４Ａ，２４Ｂ間でパルス信号を送受信する１本の信号線２５によって最短配線長で予め接続されている（ステップＳ１１）。
【００４６】
そして、制御部２４Ａ，２４Ｂの間において、信号線２５を介してパルス信号が相互に送受信される（ステップＳ１２）。パルス信号の送信タイミングまたは受信タイミングに応じ、制御部２４Ａ，２４Ｂによって、カウンタ２２Ａ，２２Ｂおよびレジスタ２３Ａ，２３Ｂが制御される。これにより、レイテンシに大きなバラツキのあるＰ／Ｓ変換部やＳ／Ｐ変換部を含む送受信部１１Ａ，１１Ｂ，２１Ａ，２１Ｂを用いることなく、カウンタ２２Ａ，２２Ｂが同時に同じ計数値を計数するように計数値の同期設定と、同期確認とが行なわれる（ステップＳ１３）。なお、ステップＳ１２およびＳ１３で同期設定および同期確認を行なう制御部２４Ａ，２４Ｂの具体的な動作については、図８〜図１０を参照しながら後述する。
【００４７】
このように、図１〜図４を参照しながら上述した情報処理装置１によれば、各ターゲット２０Ａ，２０Ｂに設けられた、同一計数値を計数するカウンタ２２Ａ，２２Ｂを用い、マスタ１０と各ターゲット２０Ａ，２０Ｂとの間の見かけ上の片道レイテンシが正確に測定される。このように測定されたマスタ１０から各ターゲット２０Ａ，２０Ｂまでの見かけ上の片道レイテンシの差分が、ターゲット２０Ａ，２０Ｂ間の絶対的な片道レイテンシ差として算出される。
【００４８】
したがって、マスタ１０は、高速シリアル伝送によりパケットを各ターゲット２０Ａ，２０Ｂへ送信するタイミングを、無駄な待ち時間を生じさせることなく、適切に決定することができ、システムの高速運用が実現される。
図１７や図１８に示す装置は、パス２１０を用いてターゲット２００Ｂがマスタ１００からパケットを受信したことをターゲット２００Ａの調停部２０５で確認するのに、例えば8τ程度の時間を要している。これに対し、本実施形態の情報処理装置１では、マスタ１０からのパケットを各ターゲット２０Ａ，２０Ｂに同時または略同時に到着させることができるため、ターゲット２０Ａにパケットが到着した時点でターゲット２０Ｂにおいても同パケットが到着していると認識することができる。したがって、本実施形態の情報処理装置１では、図１７や図１８に示す装置のように他のターゲット２００Ｂにおけるパケット受信確認を行なう必要がなくなり、パケット受信確認に要していた時間を削減することができる。例えば、マスタ１０から各ターゲット２０Ａ，２０Ｂへのパケット転送を１万回行なう場合、本実施形態の情報処理装置１では、８万τ分の時間を短縮することができる。このため、短いパケットを繰り返し転送する場合、時間短縮効果は極めて大きくなる。例えば、受信確認を含む一パケットの転送処理時間が24τである場合に受信確認が省略されると、転送処理時間が8τだけ短縮されて16τとなり、パケット繰り返し転送に要する処理時間は約３３％短縮・改善されることになる。
【００４９】
ここで、図５を参照しながら、情報処理装置１を適用されるシステムの具体的な構成例について説明する。図５は、その具体的な構成例を示すブロック図である。図５に示すシステムは、本実施形態の情報処理装置（Ｉ／Ｏ）１と情報処理装置（ホスト）２とから構成されている。情報処理装置（ホスト）２は、ＣＰＵ２ａ，主記憶装置２ｂおよびＩ／Ｏコントローラ２ｃを含み、Ｉ／Ｏコントローラ２ｃおよび高速シリアル伝送路３０を介して情報処理装置１に接続されている。また、情報処理装置１のマスタＬＳＩ１０は、インタフェースコントローラとして機能し、高速シリアル伝送路３０を介して情報処理装置２のＩ／Ｏコントローラ２ｃに接続される。さらに、情報処理装置１のターゲットＬＳＩ２０Ａ，２０Ｂは、それぞれ、ＤＩＭＭ４０Ａ，４０Ｂへのアクセスを制御するメモリコントローラとして機能する。そして、マスタＬＳＩ１０は、情報処理装置２のＣＰＵ２ａからの要求に従って、ＤＩＭＭ４０Ａ，４０Ｂに対してアクセスを行なうためのパケットをターゲットＬＳＩ２０Ａ，２０Ｂに対し送信する。このようなシステムにおいて、上述した本実施形態の片道レイテンシ差の測定は、システムの立ち上げシーケンス内で実行され、その測定結果（片道レイテンシ差）が、マスタＬＳＩ１０による通常動作時のパケット送信タイミング調整に用いられる。
【００５０】
〔２〕本実施形態の情報処理装置の具体的な構成および動作
〔２−１〕本実施形態の情報処理装置の具体的な構成
以下、制御部２４Ａ，２４Ｂの具体的な構成については、図６および図７を参照しながら説明する。図６は、ターゲットＬＳＩ（第２処理部）２０Ａ，２０Ｂにおける制御部２４Ａ，２４Ｂの具体的な構成を示すブロック図であり、図７は、図６に示す構成を適用される２つのターゲットＬＳＩ２０Ａ，２０Ｂにおける要部の具体的な構成を示すブロック図である。なお、図７では、パケット生成回路２４５Ａ，２４５Ｂの図示は省略されている。
【００５１】
図６に示すように、ターゲット２０Ａは、上述した送受信部２１Ａ，カウンタ２２Ａ，レジスタ２３Ａおよび制御部２４Ａを有している。カウンタ２２Ａは、ＬＳＩ２０Ａの内部クロックに従って計数動作を行ない、計数値（カウントD0〜D3）をレジスタ２３Ａへ出力する。レジスタ２３Ａは、カウンタ２２Ａの計数値をデータ書込端子W_DTに入力され、WRITE端子にイネーブル信号が入力されるとカウンタ２２Ａの計数値を保持し、READ端子にイネーブル信号が入力されると、保持した計数値をデータ読出端子R_DTから出力する。
【００５２】
同様に、ターゲット２０Ｂは、上述した送受信部２１Ｂ，カウンタ２２Ｂ，レジスタ２３Ｂおよび制御部２４Ｂを有している。カウンタ２２Ｂは、ＬＳＩ２０Ｂの内部クロックに従って計数動作を行ない、計数値（カウントD0〜D3）をレジスタ２３Ｂへ出力する。レジスタ２３Ｂは、カウンタ２２Ｂの計数値をデータ書込端子W_DTに入力され、WRITE端子にイネーブル信号が入力されるとカウンタ２２Ｂの計数値を保持し、READ端子にイネーブル信号が入力されると、保持した計数値をデータ読出端子R_DTから出力する。
【００５３】
本実施形態では、ターゲット２０Ａが、図１８に示した調停部２０５に相当する機能を有し、ターゲット２０Ａの制御部２４Ａが主体となってカウンタ２２Ａ，２２Ｂの同期設定および同期確認を行なうものとする。
ターゲット２０Ａの制御部（一制御部）２４Ａは、パルス送受信回路２４１Ａ，カウンタ制御回路２４２Ａ，レジスタ制御回路２４３Ａ，比較回路２４４Ａおよびパケット生成回路２４５Ａを有している。同様に、ターゲット２０Ｂの制御部（他制御部）２４Ｂは、パルス送受信回路２４１Ｂ，カウンタ制御回路２４２Ｂ，レジスタ制御回路２４３Ｂ，比較回路２４４Ｂおよびパケット生成回路２４５Ｂを有している。
【００５４】
パルス送受信回路２４１Ａ，２４１Ｂは、図７に示すように、１本の信号線２５を介して相互に通信可能に接続され、後述するパルス信号を生成し、生成されたパルス信号の送信／受信を行なう。
カウンタ制御回路２４２Ａ，２４２Ｂは、後述するごとく、それぞれ、パルス送受信回路２４１Ａ，２４１Ｂによるパルス信号の送受信タイミングに応じ、カウンタ２２Ａ，２２Ｂのリセット・計数開始の制御を行なう。カウンタ制御回路２４２Ａ，２４２Ｂは、それぞれ、カウンタ２２Ａ，２２ＢのRESET端子にイネーブル信号を入力することで、カウンタ２２Ａ，２２Ｂのリセット・計数開始を行なう。
【００５５】
レジスタ制御回路２４３Ａ，２４３Ｂは、それぞれ、レジスタ２３Ａ，２３ＢのWRITE端子／READ端子にイネーブル信号を入力することで、計数値のレジスタ２３Ａ，２３Ｂへの書込保持や、保持された計数値のレジスタ２３Ａ，２３Ｂからの読出を制御する。
レジスタ制御回路２４３Ａ，２４３Ｂは、それぞれ、マスタ１０からレイテンシ測定用パケットを送受信部２１Ａ，２１Ｂで受信したタイミングで、当該パケット受信時のカウンタ２２Ａ，２２Ｂによる計数値をレジスタ２３Ａ，２３Ｂに保持させる。また、レジスタ制御回路２４３Ａ，２４３Ｂは、それぞれ、当該パケット受信に応じレジスタ２３Ａ，２３Ｂに保持された計数値を読み出しパケット生成回路２４５Ａ，２４５Ｂへ転送する。
【００５６】
また、レジスタ制御回路２４３Ａ，２４３Ｂは、後述するごとく、それぞれ、パルス送受信回路２４１Ａ，２４１Ｂによるパルス信号の送受信タイミングに応じ、計数値のレジスタ２３Ａ，２３Ｂへの書込保持や、保持された計数値のレジスタ２３Ａ，２３Ｂからの読出を制御する。
【００５７】
さらに、ターゲット２０Ａのレジスタ制御回路２４３Ａは、後述する第２パルス信号の受信時にレジスタ２３Ａに保持された計数値を、半分の値にすべく、レジスタ２３Ａに対しシフト指示を出力する機能を有している。レジスタ２３Ａは、レジスタ制御回路２４３Ａからのシフト指示を受けると、レジスタ２３Ａに保持されている計数値を最下位ビット方向へ１ビットだけシフト（１ビット右シフト）することにより、当該計数値を半分の値にして、当該半分の値を保持する機能を有している。
【００５８】
比較回路２４４Ａ，２４４Ｂは、後述するごとく、それぞれ、カウンタ２２Ａ，２２Ｂによる計数値とレジスタ２３Ａ，２３Ｂに保持された計数値との比較を行なう。
ターゲット２０Ａの比較回路２４４Ａは、カウンタ２２Ａ，２２Ｂの計数を同時に開始させるタイミングを検知すべく、カウンタ２２Ａによる計数値とレジスタ２３Ａに保持された上記半分の値とを比較する（図８のステップＳ３２〜Ｓ３３および図９のタイミングｔ７〜ｔ８参照）。
【００５９】
また、ターゲット２０Ａの比較回路２４４Ａは、カウンタ２２Ａ，２２Ｂの同期確認を開始させるタイミング、つまり、カウンタ２２Ａがオーバフローするタイミングよりも上記半分の値だけ前のタイミングを検知するための比較機能を有している。当該比較機能は、カウンタ２２Ａによる計数値と、カウンタ２２Ａのオーバフロー値から上記半分の値を減算した値とを比較する（図８のステップＳ３８〜Ｓ３９および図１０のタイミングｔ１０参照）。制御部２４Ａは、カウンタ２２Ａのオーバフロー値からレジスタ２３Ａにおける上記半分の値を減算する機能と、減算結果を保持するレジスタ等（図示略）とを有している。さらに、ターゲット２０Ａの比較回路２４４Ａは、カウンタ２２Ａがオーバフローするタイミングで同期確認を行なうべく、カウンタ２２Ａによる計数値とレジスタ２３Ａに保持された上記半分の値とを比較する（図８のステップＳ４５および図１０のタイミングｔ１２参照）。
【００６０】
一方、ターゲット２０Ｂの比較回路２４４Ｂは、カウンタ２２Ｂがオーバフローするタイミングで同期確認を行なうべく、カウンタ２２Ｂによる計数値とレジスタ２３Ａに保持された０とを比較する（図８のステップＳ４３および図１０のタイミングｔ１１参照）。ターゲット２０Ｂのレジスタ制御回路２４３Ｂは、上記同期確認を行なう前に、レジスタ２３Ａに０（全ビット０）を設定する機能を有している。
【００６１】
パケット生成回路２４５Ａ，２４５Ｂは、それぞれ、レイテンシ測定用パケット受信時のカウンタ２２Ａ，２２Ｂによる計数値をレジスタ２３Ａ，２３Ｂから受けると、当該計数値を含むパケットを生成する。パケット生成回路２４５Ａ，２４５Ｂは、それぞれ、生成したパケットを、送受信部２１Ａ，２１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じマスタ１０へ送信する。また、パケット生成回路２４５Ａ，２４５Ｂは、後述するごとく、それぞれ、比較回路２４４Ａ，２４４Ｂによる比較結果を含むパケットを生成し、生成したパケットを、送受信部２１Ａ，２１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じマスタ１０へ送信する機能も有している。
【００６２】
〔２−２〕本実施形態の情報処理装置の具体的な機能および動作
次に、図８〜図１０を参照しながら、上述のごとく構成された制御部２４Ａ，２４Ｂを有するターゲットＬＳＩ２０Ａ，２０Ｂにおけるカウンタ２２Ａ，２２Ｂの具体的な同期設定手順および同期確認手順、つまり制御部２４Ａ，２４Ｂの具体的な機能について説明する。図８は、同期設定手順および同期確認手順を説明するフローチャート（ステップＳ２０〜Ｓ４５）、図９は、同期設定手順を説明するタイムチャート（タイミングｔ１〜ｔ９）、図１０は、同期確認手順を説明するタイムチャート（タイミングｔ１０〜ｔ１２）である。なお、図９および図１０における時間方向の基本単位は、ＬＳＩ２０Ａ，２０Ｂの内部クロックによる一制御周期τに相当する。
【００６３】
制御部２４Ａのパルス送受信回路２４１Ａと制御部２４Ｂのパルス送受信回路２４１Ｂとの間は、パルス送受信回路２４１Ａ，２４１Ｂ間で第１〜第５パルス信号を送受信する１本の信号線２５によって、最短配線長で予め接続されている。そして、パルス送受信回路２４１Ａ，２４１Ｂ；カウンタ制御回路２４２Ａ，２４２Ｂ；レジスタ制御回路２４３Ａ；比較回路２４４Ａおよびマスタ１０により、図８のステップＳ２０〜Ｓ３６Ｂ（図９のタイミングｔ１〜ｔ９）に従って、カウンタ２２Ａ，２２Ｂの同期設定が以下のように実行される。
【００６４】
同期設定の指示を受けたターゲット２０Ａにおいて、まず、カウンタ制御回路２４２Ａは、カウンタ２２Ａの計数値を０にリセットする（図８のステップＳ２０／図９のｔ１参照）。カウンタ２２Ａのリセット後、パルス送受信回路２４１Ａは、信号線２５を介してターゲット２０Ｂのパルス送受信回路２４１Ｂへ第１パルス信号（第１特定信号）を送信する（図８のステップＳ２１／図９のｔ２参照）。第１パルス信号の送信と同時に、カウンタ制御回路２４２Ａは、カウンタ２２Ａの計数動作（カウントアップ）を開始する（図８のステップＳ２２／図９のｔ２参照）。カウンタ制御回路２４２Ａは、例えば１６ビットのカウンタ２２Ａを500MHzのＬＳＩ内部クロックで動作させる。
【００６５】
ターゲット２０Ｂにおいて、パルス送受信回路２４１Ｂは、第１パルス信号を受信すると（図８のステップＳ２３参照）、直ちに、折り返しの信号である第２パルス信号（第２特定信号）を、信号線２５を介してターゲット２０Ａのパルス送受信回路２４１Ａに返信する（図８のステップＳ２４／図９のｔ３参照）。１本の信号線２５を用いて信号が折り返されるため、信号送信方向の切換時間を要するが、図９に示すタイムチャートでは、パルス送受信回路２４１Ｂにおいて信号は１τで折り返されるものとしている。
【００６６】
ターゲット２０Ａにおいて、パルス送受信回路２４１Ａがターゲット２０Ｂからの第２パルス信号を受信すると（図８のステップＳ２５参照）、レジスタ制御回路２４３Ａは、第２パルス信号を受信したタイミングでのカウンタ２２Ａの計数値をレジスタ２３Ａに退避保持させる（図８のステップＳ２６／図９のｔ４参照）。ここでレジスタ２３Ａに退避保持された計数値は、パルス送受信回路２４１Ａとパルス送受信回路２４１Ｂとの間の往復レイテンシに相当する値で、図９に示すタイムチャートにおいて、例えば0008h（１６進数）である。
【００６７】
レジスタ制御回路２４３Ａは、計数値をレジスタ２３Ａに保持させた後、レジスタ２３Ａに対しシフト指示を出力し当該計数値を最下位ビット方向へ１ビットだけシフトすることにより、当該計数値を半分の値にし、当該半分の値をレジスタ２３Ａに保持させる（図８のステップＳ２７／図９のｔ５参照）。ここで保持される上記半分の値は、パルス送受信回路２４１Ａとパルス送受信回路２４１Ｂとの間の片道レイテンシに相当する値で、図９に示すタイムチャートにおいて、例えば0004hである。このとき、パルス送受信回路２４１Ａ，２４１Ｂ間では１本の信号線２５によりパルス信号が送受信されるだけで、図２１に示すようなＳ／Ｐ変換部やＰ／Ｓ変換部は用いられていない。したがって、パルス送受信回路２４１Ａとパルス送受信回路２４１Ｂとの間の往復レイテンシ（時刻差）を単純に半分にすることで、正確な片道レイテンシを得ることが可能である。
【００６８】
なお、往復レイテンシに相当する計数値が奇数である場合、最下位ビットの１を無視して１ビットシフトが行なわれる。図９に示す例において、往復レイテンシに相当する計数値は、８程度の小さい値としているが、実際には、より細かいクロックで計数される、より大きな値であり、最下位ビットの１を無視しても誤差の範囲内であって問題ない。
【００６９】
当該半分の値がレジスタ２３Ａに保持されると、カウンタ制御回路２４２Ａは、カウンタ２２Ａを０にリセットし（図８のステップＳ２８／図９のｔ６参照）、カウンタ２２Ａの計数動作を開始する（図８のステップＳ３０／図９のｔ７参照）。計数動作の開始と同時に、パルス送受信回路２４１Ａは、信号線２５を介してターゲット２０Ｂのパルス送受信回路２４１Ｂへ第３パルス信号（第３特定信号）を送信する（図８のステップＳ２９／図９のｔ７参照）。
【００７０】
第３パルス信号の送信後、ターゲット２０Ａにおいて、カウンタ２２Ａがカウントアップされる都度（図８のステップＳ３１参照）、比較回路２４４Ａは、カウンタ２２Ａによる計数値とレジスタ２３Ａに保持された上記半分の値とを比較する（図８のステップＳ３２参照）。このステップＳ３１，Ｓ３２の処理は、カウンタ２２Ａによる計数値とレジスタ２３Ａに保持された上記半分の値とが一致すると比較回路２４４Ａが判定するまで（図８のステップＳ３３でＹＥＳ判定となるまで）、繰り返し実行される。
【００７１】
ターゲット２０Ｂにおいて、パルス送受信回路２４１Ｂが第３パルス信号を受信すると（図８のステップＳ３４参照）、カウンタ制御回路２４２Ｂは、カウンタ２２Ｂを０にリセットし（図８のステップＳ３５Ｂ／図９のｔ８参照）、カウンタ２２Ｂの計数動作を開始する（図８のステップＳ３６Ｂ／図９のｔ９参照）。なお、ターゲット２０Ｂのカウンタ２２Ｂは、ターゲット２０Ａのカウンタ２２Ａと同一構成を有する、例えば１６ビットのカウンタであり、500MHzのＬＳＩ内部クロックで計数動作を行なう。
【００７２】
一方、ターゲット２０Ａにおいて、比較回路２４４Ａによる比較の結果、カウンタ２２Ａの計数値がレジスタ２３Ａの上記半分の値に到達すると（図８のステップＳ３３のＹＥＳルート）、カウンタ制御回路２４２Ａは、カウンタ２２Ａを０にリセットし（図８のステップＳ３５Ａ／図９のｔ８参照）、カウンタ２２Ａの計数動作を開始する（図８のステップＳ３６Ａ／図９のｔ９参照）。
【００７３】
このように、本実施形態では、第３パルス信号は、片道レイテンシに相当する時間をかけてターゲット２０Ａからターゲット２０Ｂへ到達し、ターゲット２０Ｂで第３パルス信号を受信するとカウンタ２２Ｂの計数が開始される。一方、ターゲット２０Ａでは、制御部２４Ａは、第３パルス信号の送信後、片道レイテンシに相当する時間だけ待機してからカウンタ２２Ａの計数を開始する。したがって、ターゲット２０Ａのカウンタ２２Ａとターゲット２０Ｂのカウンタ２２Ｂとは、同時に計数を開始することになる（図９のｔ９参照）。
【００７４】
また、パルス送受信回路２４１Ａ，２４１Ｂ；レジスタ制御回路２４３Ａ，２４３Ｂ；比較回路２４４Ａ，２４４Ｂ；パケット生成回路２４５Ａ，２４５Ｂおよびマスタ１０により、図８のステップＳ３７〜Ｓ４５（図９のタイミングｔ１０〜ｔ１２）に従って、カウンタ２２Ａ，２２Ｂの同期確認が以下のように実行される。本実施形態の同期確認は、上述のようにしてカウンタ２２Ａ，２２Ｂの同期設定を行なった状態で、カウンタ２２Ａ，２２Ｂの計数値がオーバフローするタイミングの前後で実行される。
【００７５】
カウンタ２２Ａ，２２Ｂの計数動作の開始後、ターゲット２０Ａにおいて、カウンタ２２Ａがカウントアップされる都度（図８のステップＳ３７参照）、比較回路２４４Ａは、カウンタ２２Ａによる計数値と、カウンタ２２Ａのオーバフロー値から上記半分の値を減算した値とを比較する（図８のステップＳ３８参照）。例えば、図９において、カウンタ２２Ａのオーバフロー値はFFFFh、レジスタ２３Ａに保持された上記半分の値は0004hで、したがって、オーバフロー値から上記半分の値を減算した値はFFFDhである。
【００７６】
カウンタ２２Ａによる計数値が値FFFDhと一致すると（図８のステップＳ３９のＹＥＳルート）、その一致時点ｔ１０（図９参照）が、カウンタ２２Ａがオーバフローするタイミングよりも上記半分の値だけ前のタイミングとして検知される。パルス送受信回路２４１Ａは、検知されたタイミングｔ１０で、信号線２５を介してターゲット２０Ｂのパルス送受信回路２４１Ｂへ第４パルス信号（第４特定信号）を送信する（図８のステップＳ４０／図９のｔ１０参照）。
【００７７】
ターゲット２０Ｂにおいて、パルス送受信回路２４１Ｂは、第４パルス信号を受信すると（図８のステップＳ４１参照）、直ちに、折り返しの信号である第５パルス信号（第５特定信号）を、信号線２５を介してターゲット２０Ａのパルス送受信回路２４１Ａに返信する（図８のステップＳ４２／図９のｔ１１参照）。ステップＳ４２においても、上述したステップＳ２４と同様、パルス送受信回路２４１Ｂにおいて信号は１τで折り返されるものとしている。
【００７８】
また、パルス送受信回路２４１Ｂが第４パルス信号を受信すると、比較回路２４４Ｂは、第４パルス信号を受信したタイミングでのカウンタ２２Ｂの計数値が０であるか否かを確認すべく、第４パルス信号を受信したタイミングでのカウンタ２２Ｂの計数値と０とを比較する（図８のステップＳ４３／図９のｔ１１参照）。このとき、レジスタ制御回路２４３Ｂは、比較回路２４４Ｂによる比較を行なう前にレジスタ２３Ｂに０（全ビット０）を設定しておき、比較時にレジスタ２３Ｂから０を読み出すことにより、比較回路２４４Ｂにおいてカウンタ２２Ｂの計数値と０とが比較される。第４パルス信号の受信時におけるカウンタ２２Ｂの計数値は、カウンタ２２Ａとカウンタ２２Ｂとが同期していれば0000hとなる一方、同期していなければ0000hに一致しない。そして、パケット生成回路２４５Ｂは、比較回路２４４Ｂによる比較結果を含むパケットを生成し、生成したパケットを、送受信部２１Ｂおよび高速シリアル伝送路３０Ｂを通じマスタ１０へ送信する。
【００７９】
ターゲット２０Ａにおいて、パルス送受信回路２４１Ａが第５パルス信号を受信すると（図８のステップＳ４４）、比較回路２４４Ａは、第５パルス信号を受信したタイミングでのカウンタ２２Ａの計数値がレジスタ２３Ａに保持された上記半分の値と同一であるか否かを確認する（図８のステップＳ４５／図９のｔ１２参照）。つまり、比較回路２４４Ａは、第５パルス信号を受信したタイミングでのカウンタ２２Ａの計数値と、レジスタ制御回路２４３Ａがレジスタ２３Ａから読み出した上記半分の値とを比較する。図９に示す例において、第５パルス信号を受信したタイミングでのカウンタ２２Ａの計数値は、カウンタ２２Ａとカウンタ２２Ｂとが同期していれば0004hとなる一方、同期していなければ0004hに一致しない。そして、パケット生成回路２４５Ａは、比較回路２４４Ａによる比較結果を含むパケットを生成し、生成したパケットを、送受信部２１Ａおよび高速シリアル伝送路３０Ａを通じマスタ１０へ送信する。
【００８０】
マスタ１０は、比較回路２４４Ａ，２４４Ｂの比較結果を受信すると、受信した比較結果に基づき、カウンタ２２Ｂの計数値が０であり且つカウンタ２２Ａの計数値が上記半分の値と同一であるか否かを判断する。カウンタ２２Ｂの計数値が０であり且つカウンタ２２Ａの計数値が上記半分の値と同一である場合、マスタ１０は、カウンタ２２Ａの計数値とカウンタ２２Ｂの計数値との同期が確認されたと判断する。そして、マスタ１０は、図１６を参照しながら後述するごとく、ターゲット２０Ａ，２０Ｂに対し、レイテンシ測定用パケットを同時に発行する。
【００８１】
一方、カウンタ２２Ｂの計数値が０でないことを比較回路２４４Ｂが確認した場合、または、カウンタ２２Ａの計数値が上記半分の値と同一でないことを比較回路２４４Ａが確認した場合、制御部２４Ｂまたは制御部２４Ａは、カウンタ２２Ａの計数値とカウンタ２２Ｂの計数値との同期が取れていないと判断する。そして、制御部２４Ｂまたは制御部２４Ａは、ユーザ等に対するエラー通知を行なうか、もしくは、カウンタ２２Ａ，２２Ｂの同期設定を再度実行する。なお、マスタ１０が、受信した比較結果に基づき、カウンタ２２Ｂの計数値が０でないこと、または、カウンタ２２Ａの計数値が上記半分の値と同一でないことを確認してもよい。マスタ１０がこのような確認を行なった場合、マスタ１０が、ユーザ等に対するエラー通知を行なうか、高速シリアル伝送路３０Ａ，３０Ｂを通じてターゲット２０Ａ，２０Ｂに対し、カウンタ２２Ａ，２２Ｂの同期設定を再度実行するように指示を送信する。
【００８２】
上述のような処理（ステップＳ３７〜Ｓ４５）により、カウンタ２２Ａ，２２Ｂの同期が確認されると、マスタ１０は、図１５および図１６を参照しながら後述する片道レイテンシ差（送信遅延差）の測定を開始する。
このように、本実施形態によれば、オーバフローのタイミングを利用して、カウンタ２２Ａ，２２Ｂがオーバフローするまで正しく同期しているか否かを確認できるので、カウンタ２２Ａ，２２Ｂの計数動作を確実に同期させることができる。
【００８３】
〔３〕３以上のターゲットＬＳＩを有する場合の基本構成および具体的な動作
上述した例では、情報処理装置１が２つのターゲットＬＳＩ２０Ａ，２０Ｂを有する場合について説明した。以下では、図１１〜図１４を参照しながら、情報処理装置１が３以上のターゲットＬＳＩを有する場合の、各ターゲットＬＳＩ２０Ａ〜２０Ｃにおける要部の基本構成および具体的な動作について説明する。
【００８４】
〔３−１〕３以上のターゲットＬＳＩを有する場合の構成
図１１は、３つのターゲットＬＳＩ２０Ａ，２０Ｂ，２０Ｃを有する場合の、各ターゲット２０Ａ，２０Ｂ，２０Ｃにおける要部の構成を示すブロック図である。
図１１に示す情報処理装置１では、マスタＬＳＩ１０からのパケット（信号）に応じて動作する３つのターゲット２０Ａ，２０Ｂ，２０Ｃが備えられている。マスタ１０とターゲット２０Ａ，２０Ｂとの間は、それぞれ、上述した高速シリアル伝送路３０Ａ，３０Ｂにより接続される。同様に、マスタ１０とターゲット２０Ｃとの間は、高速シリアル伝送路３０Ｃにより接続され、高速シリアル伝送路３０Ｃは、マスタ１０の送受信部（ＩＰ）１１Ｃとターゲット２０Ｃの送受信部（ＩＰ）２１Ｃとを接続している。なお、図１１に示す情報処理装置１でも、ターゲット２０Ａの制御部２４Ａが、主体となって、図１２〜図１４を参照しながら後述するごとく、カウンタ２２Ａ〜２２Ｃの同期設定を行なうものとする。
【００８５】
ターゲット２０Ａは、ターゲット２０Ｂ用のカウンタ２２ＡＢ，レジスタ２３ＡＢおよび制御部２４ＡＢを有するとともに、ターゲット２０Ｃ用のカウンタ２２ＡＣ，レジスタ２３ＡＣおよび制御部２４ＡＣを有する。ターゲット２０Ｂ用のカウンタ２２ＡＢ，レジスタ２３ＡＢおよび制御部２４ＡＢは、それぞれ上述したカウンタ２２Ａ，レジスタ２３Ａおよび制御部２４Ａと同様に構成されているので、その説明は省略する。同様に、ターゲット２０Ｃ用のカウンタ２２ＡＣ，レジスタ２３ＡＣおよび制御部２４ＡＣは、それぞれ上述したカウンタ２２Ａ，レジスタ２３Ａおよび制御部２４Ａと同様に構成されているので、その説明は省略する。ここでは、ターゲット２０Ｂ用の制御部２４ＡＢとターゲット２０Ｃ用の制御部２４Ｃとが別々に備えられているが、制御部２４ＡＢおよび制御部２４ＡＣは、共通化し、上述した一つの制御部２４Ａと同様に構成されてもよい。
【００８６】
ターゲット２０Ｂは、上述したカウンタ２２Ｂ，レジスタ２３Ｂおよび制御部２４Ｂを有している。そして、ターゲット２０Ａの制御部２４ＡＢとターゲット２０Ｂの制御部２４Ｂとの間は、制御部２４ＡＢ，２４Ｂ間でパルス信号を送受信する、１本の専用送受信用信号線２５によって接続されている。
【００８７】
同様に、ターゲット２０Ｃは、上述したカウンタ２２Ｂ，レジスタ２３Ｂおよび制御部２４Ｂと同様に構成されたカウンタ２２Ｃ，レジスタ２３Ｃおよび制御部２４Ｃを有している。そして、ターゲット２０Ａの制御部２４ＡＣとターゲット２０Ｃの制御部２４Ｃとの間は、制御部２４ＡＣ，２４Ｃ間でパルス信号を送受信する、１本の専用送受信用信号線２５によって接続されている。
【００８８】
〔３−２〕３以上のターゲットＬＳＩを有する場合の具体的な動作
次に、図１１〜図１４を参照しながら、上述のごとく構成されたターゲットＬＳＩ２０Ａ〜２０Ｃにおけるカウンタ２２Ａ〜２２Ｃの具体的な同期設定手順について説明する。
まず、図１２に示すタイムチャート（タイミングｔ２１〜ｔ２５）を参照しながら、ターゲット２０Ａ（制御部２４ＡＢ）とターゲット２０Ｂ（制御部２４Ｂ）との間の片道レイテンシを測定する手順（第１測定手順）について説明する。図１２に示すように、制御部２４ＡＢと制御部２４Ｂとの間の片道レイテンシの測定は、図９（タイミングｔ１〜ｔ５）を参照しながら上述した例と同様にして行なわれる。
【００８９】
つまり、同期設定の指示を受けたターゲット２０Ａにおいて、制御部２４ＡＢは、カウンタ２２ＡＢの計数値を０にリセットする（ｔ２１参照）。カウンタ２２ＡＢのリセット後、制御部２４ＡＢは、信号線２５を介してターゲット２０Ｂの制御部２４Ｂへ第１パルス信号を送信する（ｔ２２参照）。第１パルス信号の送信と同時に、制御部２４ＡＢは、カウンタ２２ＡＢの計数動作を開始する（ｔ２２参照）。
【００９０】
ターゲット２０Ｂにおいて、制御部２４Ｂは、第１パルス信号を受信すると、直ちに、折り返しの信号である第２パルス信号を、信号線２５を介してターゲット２０Ａの制御部２４ＡＢに返信する（ｔ２３参照）。１本の信号線２５を用いて信号が折り返されるため、信号送信方向の切換時間を要するが、図１２に示すタイムチャートでも、制御部２４Ｂにおいて信号は１τで折り返されるものとしている。
【００９１】
ターゲット２０Ａにおいて、制御部２４ＡＢがターゲット２０Ｂからの第２パルス信号を受信すると、制御部２４ＡＢは、第２パルス信号を受信したタイミングでのカウンタ２２ＡＢの計数値をレジスタ２３ＡＢに退避保持させる（ｔ２４参照）。ここでレジスタ２３ＡＢに退避保持された計数値は、制御部２４ＡＢと制御部２４Ｂとの間の往復レイテンシに相当する値で、図１２に示すタイムチャートにおいて、例えば0008hである。
【００９２】
そして、制御部２４ＡＢは、計数値をレジスタ２３ＡＢに保持させた後、レジスタ２３ＡＢに対しシフト指示を出力し当該計数値を最下位ビット方向へ１ビットだけシフトすることにより、当該計数値を半分の値にし、当該半分の値をレジスタ２３ＡＢに保持させる（ｔ２５参照）。ここで保持される上記半分の値は、制御部２４ＡＢと制御部２４Ｂとの間の片道レイテンシに相当する値で、図１２に示すタイムチャートにおいて、例えば0004hである。このとき、制御部２４ＡＢ，２４Ｂ間では１本の信号線２５によりパルス信号が送受信されるだけで、図２１に示すようなＳ／Ｐ変換部やＰ／Ｓ変換部は用いられていない。したがって、制御部２４ＡＢと制御部２４Ｂとの間の往復レイテンシ（時刻差）を単純に半分にすることで、正確な片道レイテンシを得ることが可能である。
【００９３】
また、図１３に示すタイムチャート（タイミングｔ３１〜ｔ３５）を参照しながら、ターゲット２０Ａ（制御部２４ＡＣ）とターゲット２０Ｃ（制御部２ＣＢ）との間の片道レイテンシを測定する手順（第２測定手順）について説明する。図１３に示すように、制御部２４ＡＣと制御部２４Ｃとの間の片道レイテンシの測定も、図９（タイミングｔ１〜ｔ５）や図１２（タイミングｔ２１〜ｔ２５）を参照しながら上述した例と同様にして行なわれる。
【００９４】
つまり、同期設定の指示を受けたターゲット２０Ａにおいて、制御部２４ＡＣは、カウンタ２２ＡＣの計数値を０にリセットする（ｔ３１参照）。カウンタ２２ＡＣのリセット後、制御部２４ＡＣは、信号線２５を介してターゲット２０Ｃの制御部２４Ｃへ第１パルス信号を送信する（ｔ３２参照）。第１パルス信号の送信と同時に、制御部２４ＡＣは、カウンタ２２ＡＣの計数動作を開始する（ｔ３２参照）。
【００９５】
ターゲット２０Ｃにおいて、制御部２４Ｃは、第１パルス信号を受信すると、直ちに、折り返しの信号である第２パルス信号を、信号線２５を介してターゲット２０Ａの制御部２４ＡＣに返信する（ｔ３３参照）。１本の信号線２５を用いて信号が折り返されるため、信号送信方向の切換時間を要するが、図１３に示すタイムチャートでも、制御部２４Ｃにおいて信号は１τで折り返されるものとしている。
【００９６】
ターゲット２０Ａにおいて、制御部２４ＡＣがターゲット２０Ｃからの第２パルス信号を受信すると、制御部２４ＡＣは、第２パルス信号を受信したタイミングでのカウンタ２２ＡＣの計数値をレジスタ２３ＡＣに退避保持させる（ｔ３４参照）。ここでレジスタ２３ＡＣに退避保持された計数値は、制御部２４ＡＣと制御部２４Ｃとの間の往復レイテンシに相当する値で、図１３に示すタイムチャートにおいて、例えば000Ahである。
【００９７】
そして、制御部２４ＡＣは、計数値をレジスタ２３ＡＣに保持させた後、レジスタ２３ＡＣに対しシフト指示を出力し当該計数値を最下位ビット方向へ１ビットだけシフトすることにより、当該計数値を半分の値にし、当該半分の値をレジスタ２３ＡＣに保持させる（ｔ３５参照）。ここで保持される上記半分の値は、制御部２４ＡＣと制御部２４Ｃとの間の片道レイテンシに相当する値で、図１３に示すタイムチャートにおいて、例えば0005hである。このとき、制御部２４ＡＣ，２４Ｃ間では１本の信号線２５によりパルス信号が送受信されるだけで、図２１に示すようなＳ／Ｐ変換部やＰ／Ｓ変換部は用いられていない。したがって、制御部２４ＡＣと制御部２４Ｃとの間の往復レイテンシ（時刻差）を単純に半分にすることで、正確な片道レイテンシを得ることが可能である。
【００９８】
上述のようにして、制御部２４ＡＢと制御部２４Ｂとの間の片道レイテンシ(0004h)の測定、および、制御部２４ＡＣと制御部２４Ｃとの間の片道レイテンシ(0005h)の測定が行なわれた後、制御部２４ＡＢ，２４ＡＣ，２４Ｂ，２４Ｃが連携してカウンタ２２Ａ〜２２Ｃの同期設定を以下のように実行する。この同期設定手順について、図１４に示すタイムチャート（タイミングｔ４１〜ｔ４４）を参照しながら説明する。
【００９９】
図１２および図１３に示す片道レイテンシの測定結果から、ターゲット２０Ａからターゲット２０Ｂまでの片道レイテンシ(0004h)よりもターゲット２０Ａからターゲット２０Ｃまでの片道レイテンシ(0005h)の方が１τだけ長いことが分かる。
【０１００】
そこで、ターゲット２０Ａにおいて、制御部２４ＡＣは、制御部２４ＡＢよりも１τだけ先行して、カウンタ２２ＡＣを０にリセットし（ｔ４１参照）、カウンタ２２ＡＣの計数動作を開始する（ｔ４２参照）。カウンタ２２ＡＣの計数動作の開始と同時に、制御部２４ＡＣは、信号線２５を介してターゲット２０Ｃの制御部２４Ｃへ第３パルス信号を送信する（ｔ４２参照）。制御部２４Ｃへ第３パルス信号を送信した後、カウンタ２２ＡＣによる計数値が、レジスタ２３ＡＣに保持された値(0005h)に到達すると、制御部２２ＡＣは、カウンタ２２ＡＣを０にリセットし（ｔ４４参照）、カウンタ２２ＡＣの計数動作を開始する（ｔ４５参照）。
【０１０１】
同様に、ターゲット２０Ａにおいて、制御部２４ＡＢは、制御部２４ＡＢよりも１τだけ遅れて、カウンタ２２ＡＢを０にリセットし（ｔ４２参照）、カウンタ２２ＡＢの計数動作を開始する（ｔ４３参照）。カウンタ２２ＡＢの計数動作の開始と同時に、制御部２４ＡＢは、信号線２５を介してターゲット２０Ｂの制御部２４Ｂへ第３パルス信号を送信する（ｔ４３参照）。制御部２４Ｂへ第３パルス信号を送信した後、カウンタ２２ＡＢによる計数値が、レジスタ２３ＡＢに保持された値(0004h)に到達すると、制御部２２ＡＢは、カウンタ２２ＡＢを０にリセットし（ｔ４４参照）、カウンタ２２ＡＢの計数動作を開始する（ｔ４５参照）。
【０１０２】
一方、ターゲット２０Ｂにおいて、制御部２４Ｂが第３パルス信号を受信すると、制御部２４Ｂは、カウンタ２２Ｂを０にリセットし（ｔ４４参照）、カウンタ２２Ｂの計数動作を開始する（ｔ４５参照）。
同様に、ターゲット２０Ｃにおいて、制御部２４Ｃが第３パルス信号を受信すると、制御部２４Ｃは、カウンタ２２Ｃを０にリセットし（ｔ４４参照）、カウンタ２２Ｃの計数動作を開始する（ｔ４５参照）。
【０１０３】
以上のような手順により、図１４に示すように、ターゲット２０Ａにおけるカウンタ２２ＡＢ，２２ＡＣと、ターゲット２０Ｂにおけるカウンタ２２Ｂと、ターゲット２０Ｃにおけるカウンタ２２Ｃとは、同時に計数を開始し、同期して計数を行ない、同一の計数値（時間）をもつことになる。なお、この後、制御部２４ＡＢ，２４ＡＣ，２４Ｂ，２４Ｃは、図８および図１０を参照しながら説明した手順と同様にして、カウンタ２２ＡＢ，２２ＡＣ，２２Ｂ，２２Ｃの同期確認を行なってもよい。
【０１０４】
カウンタ２２ＡＢ，２２ＡＣ，２２Ｂ，２２Ｃを同期させた後、マスタ１０は、全てのターゲット２０Ａ〜２０Ｃに対し、高速シリアル伝送路３０Ａ〜３０Ｃを通じレイテンシ測定用パケットを同時に発行・送信し、図３のステップＳ３〜Ｓ７と同様の手順で、片道レイテンシ差を測定する。
【０１０５】
つまり、ターゲット２０Ａでは、マスタ１０から当該レイテンシ測定用パケットを受信したときのカウンタ２２ＡＢまたは２２ＡＣによる受信時計数値が、制御部２４ＡＢまたは２４ＡＣによりレジスタ２３ＡＢまたは２３ＡＣに書き込まれ退避保持される。
同様に、ターゲット２０Ｂ，２０Ｃでは、それぞれ、マスタ１０から当該レイテンシ測定用パケットを受信したときのカウンタ２２Ｂ，２２Ｃによる受信時計数値が、制御部２４Ｂ，２４Ｃにより、レジスタ２３Ｂ，２３Ｃに書き込まれ退避保持される。
【０１０６】
レジスタ２３ＡＢまたは２３ＡＣに書き込まれたカウンタ２２ＡＢまたは２２ＡＣの計数値は、制御部２４ＡＢまたは２４ＡＣにより、送受信部２１Ａおよび高速シリアル伝送路３０Ａを通じてマスタ１０へ通知される。同様に、レジスタ２３Ｂ，２３Ｃに保持されたカウンタ２２Ｂ，２２Ｃの計数値は、それぞれ、制御部２４Ｂ，２４Ｃにより、送受信部２１Ｂ，２１Ｃおよび高速シリアル伝送路３０Ｂ，３０Ｃを通じてマスタ１０へ通知される。
【０１０７】
マスタ１０は、ターゲット２０Ａ〜２０Ｃからの計数値を送受信部１１Ａ〜１１Ｃを通じて受信すると、例えば、ターゲット２０Ａからの計数値とターゲット２０Ｂからの計数値との差分、および、ターゲット２０Ａからの計数値とターゲット２０Ｃからの計数値との差分が算出される。ここで、マスタ１０は、ターゲット２０Ａ〜２０Ｃにおけるカウンタ２２ＡＢ，２２ＡＣ，２２Ｂ，２２Ｃの計数値（時間）と同期するカウンタ等を有していない。このため、マスタ１０において、ターゲット２０Ａ〜２０Ｃからの計数値は、それぞれ、マスタ１０から各ターゲット２０Ａ〜２０Ｃまでの見かけ上の片道レイテンシ（送信遅延）である。一方、レイテンシ測定用パケットはマスタ１０からターゲット２０Ａ〜２０Ｃに対し同時に発行され、ターゲット２０Ａ〜２０Ｃのカウンタ２２ＡＢ，２２ＡＣ，２２Ｂ，２２Ｃは同期している。このため、上述のように算出された差分は、ターゲット２０Ａ，２０Ｂ間やターゲット２０Ａ，２０Ｃ間の絶対的な片道レイテンシ差（送信遅延差）となる。
【０１０８】
そして、マスタ１０は、算出された片道レイテンシ差に基づき、各ターゲット２０Ａ〜２０Ｃへのパケットの送信タイミング、つまり当該パケットが各ターゲット２０Ａ〜２０Ｃに同時または略同時に到着する適切な送信タイミングが決定される。この後、マスタ１０は、各ターゲット２０Ａ〜２０Ｃに対するパケットを、決定された送信タイミングで、送受信部１１Ａ〜１１Ｃおよび高速シリアル伝送路３０Ａ〜３０Ｃを通じ送信する。
【０１０９】
なお、図１１〜図１４では、ターゲットＬＳＩ（第２処理部）が３つ備えられた場合について説明したが、本発明はこれに限定されるものでない。本発明によれば、４以上のターゲットＬＳＩ（第２処理部）を備えられる場合についても、上述と同様にして、カウンタの同期設定／同期確認、および、片道レイテンシ差の測定が行なわれ、適切なタイミングでマスタ１０から各ターゲットＬＳＩに対するパケット送信を行なうことができる。
【０１１０】
〔４〕片道レイテンシ差測定を行なうための具体的な構成および手順
次に、図１５および図１６を参照しながら、２つのターゲットＬＳＩ２０Ａ，２０Ｂを有する情報処理装置１における、片道レイテンシ差測定を行なうための具体的な構成および手順について説明する。
〔４−１〕片道レイテンシ差測定を行なうための具体的な構成
図１５は、図７に示す構成を適用される情報処理装置１の具体的な全体構成を示すブロック図である。なお、図１５においては、カウンタ２２Ａ，２２Ｂの同期設定／同期確認処理のみに用いられる構成（パルス送受信回路２４１Ａ，２４１Ｂおよび比較回路２４４Ａ，２４４Ｂ）の図示は省略されている。
【０１１１】
図１５に示す情報処理装置１は、マスタＬＳＩ１０と２つのターゲットＬＳＩ２０Ａ，２０Ｂとを備えている。ターゲットＬＳＩ２０Ａ，２０Ｂにおける送受信部２１Ａ，２１Ｂ；カウンタ２２Ａ，２２Ｂ；レジスタ２３Ａ，２３Ｂおよび制御部２４Ａ，２４Ｂは、図６および図７を参照しながら上述したものと同様であるので、その説明は省略する。
マスタＬＳＩ１０は、上述した送受信部１１Ａ，１１Ｂのほかに、送信指示回路１２，レイテンシ測定用パケット生成回路１３，差分算出回路１４，差分保持レジスタ１５およびパケット送信タイミング決定回路１６を有している。
【０１１２】
送信指示回路１２は、カウンタ２２Ａ，２２Ｂの同期設定完了後に片道レイテンシ差の測定開始指示を受けると、レイテンシ測定用パケットの送信指示を行なう。
レイテンシ測定用パケット生成回路１３は、送信指示回路１２からの送信指示を受けると、レイテンシ測定用パケットを生成し、同パケットを、送受信部１１Ａ，１１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じターゲット２０Ａ，２０Ｂに対して同時に発行・送信する。
【０１１３】
差分算出回路１４は、ターゲット２０Ａから高速シリアル伝送路３０Ａを通じ通知された受信時計数値と、ターゲット２０Ｂから高速シリアル伝送路３０Ｂを通じ通知された受信時計数値との差分を算出する。この差分は、マスタ１０から各ターゲット２０Ａ，２０Ｂまでの送信遅延差、つまりターゲット２０Ａ，２０Ｂ間の絶対的な片道レイテンシ差である。
【０１１４】
差分保持レジスタ１５は、差分算出回路１４によって算出された差分（片道レイテンシ差）を保持する。
パケット送信タイミング決定回路１６は、差分保持レジスタ１５に保持された片道レイテンシ差に基づき、ターゲット２０Ａ，２０Ｂへのパケットの送信タイミング、つまり当該パケットがターゲット２０Ａ，２０Ｂに同時または略同時に到着する送信タイミングを決定する。
【０１１５】
〔４−２〕具体的な片道レイテンシ差測定手順
次に、図１５の符号(11)〜(19)および図１６に示すタイムチャート（符号(11)〜(19)）を参照しながら、上述のごとく構成された情報処理装置１による、片道レイテンシ差の測定手順について説明する。
ここで、図１６に示す片道レイテンシ差の測定手順を実行するのに先立ち、図６〜図１０を参照しながら前述した、カウンタ２２Ａ，２２Ｂの同期設定／同期確認が完了し、カウンタ２２Ａ，２２Ｂの同期計数が開始されているものとする。
【０１１６】
カウンタ２２Ａ，２２Ｂの同期設定／同期確認の完了後、マスタ１０の外部端子に、測定開始を指示する信号が入力される（符号(11)参照）。
送信指示回路１２は、当該信号を受信すると、パケット生成回路１３に対しレイテンシ測定用パケットの送信指示を行なう（符号(12)参照）。
【０１１７】
パケット生成回路１３は、送信指示回路１２からの送信指示を受けると、高速シリアル伝送によるレイテンシ測定用パケット、つまり測定を指示する特定パケットを生成する。そして、パケット生成回路１３は、生成したレイテンシ測定用パケットを、送受信部１１Ａ，１１Ｂおよび高速シリアル伝送路３０Ａ，３０Ｂを通じ各ターゲット２０Ａ，２０Ｂへ同時に発行・送信する（符号(13)参照）。
【０１１８】
ターゲット２０Ａにおいて、レジスタ制御部２４３Ａは、測定用パケットを受信すると（符号(14A)参照）、レジスタ２３ＡのWRITE端子にイネーブル信号を入力し、測定用パケット受信時におけるカウンタ２２Ａによる計数値をレジスタ２３Ａに保持させる（符号(15A)参照）。図１６に示す例において、レジスタ２３Ａに保持される受信時計数値は0038hである。この後、レジスタ制御部２４３Ａは、レジスタ２３ＡのREAD端子にイネーブル信号を入力し、受信時計数値（0038h）をレジスタ２３Ａからパケット生成回路２４５Ａに読み出す（符号(16A)参照）。パケット生成回路２４５Ａは、受信時計数値（0038h）を受けると、当該受信時計数値（0038h）を含むパケットを生成し、生成したパケットを、送受信部２１Ａおよび高速シリアル伝送路３０Ａを通じマスタ１０へ送信する（符号(17A)参照）。
【０１１９】
同様に、ターゲット２０Ｂにおいて、レジスタ制御部２４３Ｂは、測定用パケットを受信すると（符号(14B)参照）、レジスタ２３ＢのWRITE端子にイネーブル信号を入力し、測定用パケット受信時におけるカウンタ２２Ｂによる計数値をレジスタ２３Ｂに保持させる（符号(15B)参照）。図１６に示す例において、レジスタ２３Ｂに保持される受信時計数値は003Ahである。この後、レジスタ制御部２４３Ｂは、レジスタ２３ＢのREAD端子にイネーブル信号を入力し、受信時計数値（003Ah）をレジスタ２３Ｂからパケット生成回路２４５Ｂに読み出す（符号(16B)参照）。パケット生成回路２４５Ｂは、受信時計数値（003Ah）を受けると、当該受信時計数値（003Ah）を含むパケットを生成し、生成したパケットを、送受信部２１Ｂおよび高速シリアル伝送路３０Ｂを通じマスタ１０へ送信する（符号(17B)参照）。
【０１２０】
一方、マスタ１０において、ターゲット２０Ａからの計数値（0038h）とターゲット２０Ｂからの計数値（003Ah）とが送受信部１１Ａ，１１Ｂを通じて受信されると（符号(18A),(18B)参照）、ターゲット２０Ａからの計数値（0038h）とターゲット２０Ｂからの計数値（003Ah）との差分（02h）が算出される。算出された差分は、各ターゲット２０Ａ，２０Ｂ間の絶対的な片道レイテンシ差（送信遅延差）としてレジスタ１５に格納される（符号(19)参照）。図１６に示す例においては、マスタ１０からターゲット２０Ｂへの送信時間がマスタ１０からターゲット２０Ａへの送信時間よりも２τだけ遅い。
【０１２１】
そして、パケット送信タイミング決定回路１６により、レジスタ１５に保持された片道レイテンシ差に基づき、各ターゲット２０Ａ，２０Ｂへのパケットの送信タイミング、つまり当該パケットが各ターゲット２０Ａ，２０Ｂに同時または略同時に到着する適切な送信タイミングが決定される。例えば図１６に示すごとくターゲット２０Ｂに対しターゲット２０Ａが２τだけ遅いという測定結果が得られた場合、マスタ１０は、ターゲット２０Ｂに対し当該パケットを送信した後、２τだけ経過した時に、ターゲットＡに対する当該パケットの送信を行なう。これにより、図１５および図１６に示す情報処理装置１においても、図１〜図４を参照しながら上述した例と同様の作用効果を得ることができる。
【０１２２】
〔５〕その他
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
【０１２３】
上述した制御部２４Ａ〜２４Ｃ，２４ＡＢ，２４ＡＣや回路１２〜１４，１６，２４１Ａ〜２４５Ａ，２４１Ｂ〜２４５Ｂとしての機能の全部もしくは一部は、ＬＳＩ１０，２０Ａ〜２０Ｃにおけるコンピュータ（ＣＰＵ等）としての機能が所定のアプリケーションプログラム（遅延差測定プログラム）を実行することによって実現される。
【０１２４】
そのプログラムは、例えばフレキシブルディスク，ＣＤ（ＣＤ−ＲＯＭ，ＣＤ−Ｒ，ＣＤ−ＲＷなど），ＤＶＤ（ＤＶＤ−ＲＯＭ，ＤＶＤ−ＲＡＭ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷなど），ブルーレイディスク等のコンピュータ読取可能な記録媒体に記録された形態で提供される。この場合、コンピュータはその記録媒体からプログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。
【０１２５】
ここで、コンピュータとは、ハードウエアとＯＳ（オペレーティングシステム）とを含む概念であり、ＯＳの制御の下で動作するハードウエアを意味している。また、ＯＳが不要でアプリケーションプログラム単独でハードウェアを動作させるような場合には、そのハードウェア自体がコンピュータに相当する。ハードウエアは、少なくとも、ＣＰＵ等のマイクロプロセッサと、記録媒体に記録されたコンピュータプログラムを読み取る手段とをそなえている。上記遅延差測定プログラムは、上述のようなコンピュータに、上述した制御部２４Ａ〜２４Ｃ，２４ＡＢ，２４ＡＣや回路１２〜１４，１６，２４１Ａ〜２４５Ａ，２４１Ｂ〜２４５Ｂとしての機能の全部もしくは一部は、ＬＳＩ１０，２０Ａ〜２０Ｃの機能を実現させるプログラムコードを含んでいる。また、その機能の一部は、アプリケーションプログラムではなくＯＳによって実現されてもよい。
【０１２６】
〔６〕付記
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
第１処理部と、
前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備え、
前記複数の第２処理部のそれぞれは、
他の第２処理部における他のカウンタと同じ計数値を計数するカウンタと、
前記カウンタの計数値を保持するレジスタと、
前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値を前記レジスタに保持させるとともに、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知する制御部と、を有し、
前記第１処理部は、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出することを特徴とする情報処理装置。
【０１２７】
（付記２）
前記第１処理部は、前記複数の第２処理部に対する前記測定指示を同時に発行することを特徴とする付記１記載の情報処理装置。
【０１２８】
（付記３）
前記第１処理部は、算出した、前記第１処理部から前記複数の第２処理部のそれぞれまでの前記送信遅延差に基づき、前記複数の第２処理部への前記信号の送信タイミングを決定することを特徴とする、付記１または付記２記載の情報処理装置。
【０１２９】
（付記４）
前記複数の第２処理部における前記制御部間で特定信号を送受信する信号線を備え、
前記複数の第２処理部における前記制御部は、他の第２処理部における他の制御部との間で前記信号線を介して前記特定信号を送受信し、前記特定信号の送信タイミングまたは受信タイミングに応じて前記カウンタおよび前記レジスタを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにすることを特徴とする、付記１〜付記３のいずれか一項記載の情報処理装置。
【０１３０】
（付記５）
前記複数の第２処理部のうちの一の第２処理部における前記制御部（以下、一制御部という）は、前記信号線を介して前記複数の第２処理部のうちの他の第２処理部における前記制御部（以下、他制御部という）へ第１特定信号を送信するとともに、前記一の第２処理部における前記カウンタ（以下、一カウンタという）の計数動作を開始し、
前記他制御部は、前記第１特定信号を受信すると、前記信号線を介して前記一制御部へ第２特定信号を返信し、
前記一制御部は、前記第２特定信号を受信したタイミングでの前記一カウンタの計数値の半分の値を前記一の第２処理部における前記レジスタ（以下、一レジスタという）に保持させ、前記一カウンタをリセットしてから、前記信号線を介して前記他制御部へ第３特定信号を送信するとともに前記一カウンタの計数動作を開始し、
前記他制御部は、前記第３特定信号を受信したタイミングで、前記他の第２処理部における前記カウンタ（以下、他カウンタという）をリセットしてから前記他カウンタの計数動作を開始し、
前記一制御部は、前記一カウンタの計数値が前記一レジスタの前記半分の値に到達したタイミングで、前記一カウンタをリセットしてから前記一カウンタの計数動作を開始することを特徴とする、付記４記載の情報処理装置。
【０１３１】
（付記６）
前記一制御部は、前記一カウンタの計数値がオーバフローするタイミングよりも前記一レジスタに保持された前記半分の値だけ前のタイミングで、前記信号線を介して前記他制御部へ第４特定信号を送信し、
前記他制御部は、前記第４特定信号を受信したタイミングでの前記他カウンタの計数値が０であるか否かを確認するとともに、前記信号線を介して前記一制御部へ第５特定信号を返信し、
前記一制御部は、前記第５特定信号を受信したタイミングでの前記一カウンタの計数値が前記一レジスタに保持された前記半分の値と同一であるか否かを確認することを特徴とする、付記５記載の情報処理装置。
【０１３２】
（付記７）
前記他カウンタの計数値が０であることを前記他制御部が確認し、且つ、前記一カウンタの計数値が前記半分の値と同一であることを前記一制御部が確認した場合、前記第１処理部は、前記複数の第２処理部に対する前記測定指示を同時に発行することを特徴とする、付記６記載の情報処理装置。
【０１３３】
（付記８）
前記他カウンタの計数値が０でないことを前記他制御部が確認した場合、または、前記一カウンタの計数値が前記半分の値と同一でないことを前記一制御部が確認した場合、前記他制御部または前記一制御部は、エラー通知を行なうか、もしくは、前記複数の第２処理部における前記カウンタの計数値を同じにする処理を再度実行することを特徴とする、付記６記載の情報処理装置。
【０１３４】
（付記９）
第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備えた情報処理装置において、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差を測定する方法であって、
前記複数の第２処理部のそれぞれによって、前記複数の第２処理部のそれぞれに備えられるカウンタで同じ計数値を計数し、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値をレジスタに保持し、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知し、
前記第１処理部によって、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出することを特徴とする遅延差測定方法。
【０１３５】
（付記１０）
前記第１処理部によって、前記複数の第２処理部に対する前記測定指示を同時に発行することを特徴とする、付記９記載の遅延差測定方法。
【０１３６】
（付記１１）
前記複数の第２処理部によって、他の第２処理部との間で信号線を介して特定信号を送受信し、前記特定信号の送信タイミングまたは受信タイミングに応じて前記カウンタおよび前記レジスタを制御することにより、前記複数の第２処理部における前記カウンタの計数値を同じにすることを特徴とする、付記９または付記１０記載の遅延差測定方法。
【０１３７】
（付記１２）
前記複数の第２処理部のうちの一の第２処理部によって、前記信号線を介して前記複数の第２処理部のうちの他の第２処理部へ第１特定信号を送信するとともに、前記一の第２処理部における前記カウンタ（以下、一カウンタという）の計数動作を開始し、
前記他の第２処理部によって、前記第１特定信号を受信すると、前記信号線を介して前記一の第２処理部へ第２特定信号を返信し、
前記一の第２処理部によって、前記第２特定信号を受信したタイミングでの前記一カウンタの計数値の半分の値を前記一の第２処理部における前記レジスタ（以下、一レジスタという）に保持させ、前記一カウンタをリセットしてから、前記信号線を介して前記他の第２処理部へ第３特定信号を送信するとともに前記一カウンタの計数動作を開始し、
前記他の第２処理部によって、前記第３特定信号を受信したタイミングで、前記他の第２処理部における前記カウンタ（以下、他カウンタという）をリセットしてから前記他カウンタの計数動作を開始し、
前記一の第２処理部によって、前記一カウンタの計数値が前記一レジスタの前記半分の値に到達したタイミングで、前記一カウンタをリセットしてから前記一カウンタの計数動作を開始することを特徴とする、付記１１記載の遅延差測定方法。
【０１３８】
（付記１３）
前記一の第２処理部によって、前記一カウンタの計数値がオーバフローするタイミングよりも前記一レジスタに保持された前記半分の値だけ前のタイミングで、前記信号線を介して前記他の第２処理部へ第４特定信号を送信し、
前記他の第２処理部によって、前記第４特定信号を受信したタイミングでの前記他カウンタの計数値が０であるか否かを確認するとともに、前記信号線を介して前記一の第２処理部へ第５特定信号を返信し、
前記一の第２処理部によって、前記第５特定信号を受信したタイミングでの前記一カウンタの計数値が前記一レジスタに保持された前記半分の値と同一であるか否かを確認することを特徴とする、付記１２記載の遅延差測定方法。
【０１３９】
（付記１４）
前記他カウンタの計数値が０であることを前記他の第２処理部が確認し、且つ、前記一カウンタの計数値が前記半分の値と同一であることを前記一制御部が確認した場合、前記第１処理部によって、前記複数の第２処理部に対する前記測定指示を同時に発行することを特徴とする、付記１３記載の遅延差測定方法。
【０１４０】
（付記１５）
前記他カウンタの計数値が０でないことを前記他の第２処理部が確認した場合、または、前記一カウンタの計数値が前記半分の値と同一でないことを前記一の第２処理部が確認した場合、前記他の第２処理部または前記一の第２処理部によって、エラー通知を行なうか、もしくは、前記複数の第２処理部における前記カウンタの計数値を同じにする処理を再度実行することを特徴とする、付記１３記載の遅延差測定方法。
【０１４１】
（付記１６）
第１処理部と、前記第１処理部からの信号に応じて動作する複数の第２処理部と、を備えた情報処理装置に、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差を測定させるプログラムであって、
前記複数の第２処理部のそれぞれによって、前記複数の第２処理部のそれぞれに備えられるカウンタで同じ計数値を計数し、前記第１処理部から測定指示を受信したときの前記カウンタによる受信時計数値をレジスタに保持し、前記レジスタによって保持された前記受信時計数値を前記第１処理部へ通知する、処理を実行し、
前記第１処理部によって、前記複数の第２処理部のそれぞれから通知された前記受信時計数値の差を、前記第１処理部から前記複数の第２処理部のそれぞれまでの送信遅延差として算出する、
処理を実行させることを特徴とする遅延差測定プログラム。
【符号の説明】
【０１４２】
１    情報処理装置（Ｉ／Ｏ）
２    情報処理装置（ホスト）
２ａ    ＣＰＵ
２ｂ    主記憶装置
２ｃ    Ｉ／Ｏコントローラ
１０    マスタＬＳＩ（第１処理部；インタフェースコントローラ）
１１Ａ，１１Ｂ，１１Ｃ    送受信部（ＩＰ）
１２    送信指示回路
１３    レイテンシ測定用パケット生成回路
１４    差分算出回路
１５    差分保持レジスタ
１６    パケット送信タイミング決定回路
２０Ａ，２０Ｂ，２０Ｃ    ターゲットＬＳＩ（第２処理部；メモリコントローラ）
２１Ａ，２１Ｂ    送受信部（ＩＰ）
２２Ａ，２２ＡＢ，２２ＡＣ，２２Ｂ，２２Ｃ    カウンタ
２３Ａ，２３ＡＢ，２３ＡＣ，２３Ｂ，２３Ｃ    レジスタ
２４Ａ，２４ＡＢ，２４ＡＣ，２４Ｂ，２４Ｃ    制御部
２４１Ａ，２４１Ｂ    パルス送受信回路
２４２Ａ，２４２Ｂ    カウンタ制御回路
２４３Ａ，２４３Ｂ    レジスタ制御回路
２４４Ａ，２４４Ｂ    比較回路
２４５Ａ，２４５Ｂ    パケット生成回路
２５    専用送受信用信号線
２６    パラレルＩＦ
３０，３０Ａ，３０Ｂ，３０Ｃ    高速シリアル伝送路
４０Ａ，４０Ｂ    ＤＩＭＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
0005970958.tif 000018
【図１８】
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【図１９】
0005970958.tif 000020
【図２０】
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【図２１】
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