(57)【特許請求の範囲】
【請求項１】
三次元（３Ｄ）集積回路（ＩＣ）構造体を形成する方法であって、前記方法は、
乾燥熱剥離テープを使用した転写処理によって基板上面にグラフェンの単分子層である第一層を形成することと、
前記グラフェンの第一層を使って一つ以上の能動デバイスの第一レベルを形成することと、
前記一つ以上の能動デバイスの第一レベルの上面に絶縁層を形成することと、
乾燥熱剥離テープを使用した転写処理によって前記絶縁層の上面にグラフェンの単分子層である第二層を形成することと、
前記グラフェンの第二層を使って一つ以上の能動デバイスの第二レベルを形成することと、
を含み、
前記一つ以上の能動デバイスの第二レベルは、前記一つ以上の能動デバイスの第一レベルと電気的に相互接続される、
前記方法。
【請求項２】
前記第一および第二レベルの前記一つ以上の能動デバイスは、関連するグラフェン層に対しトップ・ゲート方位の関係を有する電界効果トランジスタを含む、請求項１に記載の方法。
【請求項３】
前記グラフェン層上方のトップ方位のゲート電極に隣接し、前記グラフェン層上に配置された複数のソースおよびドレイン・コンタクトを形成することをさらに含む、請求項２に記載の方法。
【請求項４】
所望の活性レイアウト領域に応じて前記関連するグラフェン層をパターン取りすることと、
前記パターン取りされたグラフェン層の上面にゲート誘電体層およびゲート電極層を形成することと、
所望のゲート・パターンに応じて前記ゲート誘電体層およびゲート電極層の部分を除去することと、
によって前記トップ・ゲート方位電界効果トランジスタを形成することをさらに含む、請求項２に記載の方法。
【請求項５】
前記第一および第二レベルの前記一つ以上の能動デバイスは、関連するグラフェン層に対しボトム・ゲート方位の関係を有する電界効果トランジスタを含む、請求項１に記載の方法。
【請求項６】
前記グラフェン層下方のボトム方位のゲート電極の上側に、前記グラフェン層上に配置された複数のソースおよびドレイン・コンタクトを形成することをさらに含む、請求項５に記載の方法。
【請求項７】
所望のゲート・パターンに応じて、関連する絶縁層中に開口部を形成することと、
前記関連する絶縁層中の前記開口部にゲート電極材料を充填し、前記ゲート電極材料を平坦化して個々のゲート電極を形成することと、
前記個々のゲート電極上面にゲート誘電体層を形成することと、
前記ゲート誘電体層上面に前記関連するグラフェン層を形成することと、
所望の活性レイアウト領域に応じて、前記関連するグラフェン層および前記ゲート誘電体層をパターン取りすることと、
によって前記ボトム・ゲート方位電界効果トランジスタを形成することをさらに含む、請求項５に記載の方法。
【請求項８】
前記第一レベルの前記一つ以上の能動デバイスは、前記第二レベルの前記一つ以上の能動デバイスとは異なる機能を有する、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスの製造に関し、さらに具体的には、グラフェン・ベースの三次元（３Ｄ）集積回路デバイスに関する。
【背景技術】
【０００２】
グラフェンとは、六角形ベンゼン環構造に配列された炭素原子の二次元平面シートをいう。自立グラフェン構造体は、理論的には二次元空間においてのみ安定であり、このことは、三次元空間には真に平面的なグラフェン構造体は存在せず、グラフェン構造体は、スート、フラーレン、ナノチューブ、または歪みのある二次元構造体など、曲がった構造体の形成に関して不安定であることを意味する。しかしながら、二次元グラフェン構造体は、例えば、炭化ケイ素（ＳｉＣ）結晶の表面上など、基板に下支えされている場合は安定であり得る。自立グラフェン膜も生成されているが、これらも理想的な平面形状を有し得ていない。
【０００３】
グラフェンは、構造的に、ｓｐ２混成化によって形成された混成軌道を有する。ｓｐ２混成化では、２ｓ軌道と三つのうちの二つの２ｐ軌道とが混成して三つのｓｐ２軌道を形成する。残りの一つのｐ軌道は、炭素原子の間のパイ（π）結合を形成する。ベンゼンの構造と同様に、グラフェンの構造はｐ軌道の共役環を有する。すなわち、グラフェン構造体は芳香族である。ダイアモンド、アモルファス炭素、炭素ナノフォーム、またはフラーレンなど、他の炭素の同素体と違って、グラフェンは単一原子層の薄さである。
【０００４】
グラフェンは、円錐型の電子ポケットとホール・ポケットとが、運動量空間中のブリュアン・ゾーンのＫ点においてのみ接するという独特のバンド構造を有する。電荷キャリア、すなわち電子またはホールのエネルギーは、キャリアの運動量に対し線形従属性を有する。その結果、これらキャリアは、実効質量ゼロの相対論的ディラック−フェルミオンとして振る舞い、ディラックの方程式に従う。グラフェン・シートは、４Ｋで２００，０００  ｃｍ２／Ｖ−秒を上回る大きなキャリア移動度を有し得る。３００Ｋであっても、このキャリア移動度は１５，０００ｃｍ２／Ｖ−秒という高さであり得る。
【０００５】
グラフェン層は、固相黒鉛化、すなわち、（０００１）表面など、炭化ケイ素結晶の表面からケイ素原子を昇華させることによって成長させることができる。約１，１５０℃で、黒鉛化の初期段階における、表面再構成の複雑なパターンが出現し始める。通常、グラフェン層を形成するにはより高い温度が必要である。また、当該技術分野では別の材料上のグラフェン層も知られている。例えば、グラフェンの単一層または数層を、炭素に富む先駆体からの炭素原子の化学堆積によって、銅およびニッケルなどの金属の表面に形成することができる。
【０００６】
グラフェンは、室温近くにおける電子コヒーレンスおよび量子干渉効果など、他の多くの有利な電気特性を示す。また、グラフェン層中では、小規模構造における弾道輸送特性も起こり得る。
【０００７】
ほんの数年前に（普通のスコッチテープ（Ｒ）を使って）グラフェンが最初に単離されたというにもかかわらず、現在、この分野は集中的に研究されている。前述したような独特の電気特性（例、高い電荷キャリア移動度など）のために、グラフェンは電気的用途に対し極めて有望である。例えば、最近、グラフェン・トランジスタが発表され、さらに先進的なグラフェン回路が、おそらくは、将来の集積回路技術においてシリコンに取って換わる有力な候補として検討されている。しかしながら、現在は、容易で低コストのグラフェン作製プロセスがないため、グラフェン用途の展開が制限されている。
【０００８】
本明細書は、グラフェン・ベースの三次元（３Ｄ）集積回路デバイス、およびそれを形成する方法の実施形態を開示する。半導体業界では、３Ｄ集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）とは、一般に、垂直および水平双方向に単一の回路に集積された、能動電子コンポーネントの２つ以上の層を有するチップをいう。３ＤＩＣは、いくつか例を挙げると、例えば、より小さな設置面積（小さなスペースに収まるより多くの機能）、速度（平均配線長はさらに短くなり、これにより信号伝播遅延が低減され全体的な性能が向上する）、電力消費（信号をオンチップにとどめることで得られる短縮された配線によって電力消費が低減され、寄生キャパシタンスの生成が小さくなる）、および異種材料集積など、潜在的に多くの大きな利点を提供する。異種材料集積の場合、相異なるプロセス、またさらには相異なる種類のウエハを使ってさまざまな回路層を形成することができる。さらに、別なやり方では全く両立しない製造工程を有するコンポーネント群を、単一のデバイス中に組み合わせることも可能となろう。
【０００９】
近年では、３ＤＩＣは、ウエハ貼り合わせ（ｗａｆｅｒ−ｏｎ−ｗａｆｅｒ  ｂｏｎｄｉｎｇ）などの技法により形成することができ、この技法では、電子コンポーネントが２枚以上のウエハの上に形成され、次いでこれらが整合され、張り合わされ、３ＤＩＣにダイシングされる。各ウエハは、貼り合わせの前または後にシンニングすることができる。垂直方向接続は、貼り合わせの前にウエハ中に形成するか、あるいは貼り合わせ後、スタック中に別の方法で生成される。これらの「スルーシリコン・ビア（ＴＳＶ：ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ）」は、活性層の間、もしくは活性層と外部接合パッドと間またはそれら両方の間で、シリコン基板（群）を貫通して通る。ダイ・ウエハ貼り合わせ処理（ｄｉｅ−ｏｎ−ｗａｆｅｒ  ｐｒｏｃｅｓｓ）では、電子コンポーネントは二枚の半導体ウエハ上に形成される。一枚のウエハはダイシングされ、切り出されたダイが、第二ウエハのダイ・サイトに整合され、貼り付けられる。ウエハ貼り合わせ法と同様に、シンニングおよびＴＳＶ生成は、貼り合わせの前もしくは後に行われる。ダイシングの前に、スタックに追加のダイを付け加えることができる。あるいは、ダイ貼り合わせ処理（（ｄｉｅ−ｏｎ−ｄｉｅ  ｐｒｏｃｅｓｓ）において、複数のダイ上に電子コンポーネントが形成され、次いでこれらは整合され貼り合わされる。シンニングおよびＴＳＶ生成は、貼り合わせの前でも後でも行うことができる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
複数の基板、その整合、シンニング、貼り合わせ、またはＴＳＶ技法を避けるために、３ＤＩＣは一体的に形成することが望ましい。すなわち、電子コンポーネントおよびそれらの接続（配線）を単一の半導体ウエハの層群中に形成し、然る後３ＤＩＣにダイシングするのである。残念ながら、この方法の既存の適用は現在のところ限定されている、というのは、半導体層に従来式のトランジスタを生成すること（例、ドーパント注入および活性化アニーリング）は、どの既存の配線にも十分な処理温度を必要とするからである。
【課題を解決するための手段】
【００１１】
ある例示的な実施形態において、三次元（３Ｄ）集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）構造体は、基板の上面に形成されたグラフェンの第一層と、グラフェンの第一層を使って形成された一つ以上の能動デバイスの第一レベルと、一つ以上の能動デバイスの第一レベルの上面に形成された絶縁層と、絶縁層の上面に形成されたグラフェンの第二層と、グラフェンの第二層を使って形成された一つ以上の能動デバイスの第二レベルとを含み、一つ以上の能動デバイスの第二レベルは一つ以上の能動デバイスの第一レベルと電気的に相互接続される。
【００１２】
別の実施形態において、三次元（３Ｄ）集積回路構造体を形成する方法は、基板の上面にグラフェンの第一層を形成することと、グラフェンの第一層を使って一つ以上の能動デバイスの第一レベルを形成することと、一つ以上の能動デバイスの第一レベルの上面に絶縁層を形成することと、絶縁層の上面にグラフェンの第二層を形成することと、グラフェンの第二層を使って一つ以上の能動デバイスの第二レベルを形成することとを含み、一つ以上の能動デバイスの第二レベルは一つ以上の能動デバイスの第一レベルと電気的に相互接続される。
【００１３】
例示的な図面を参照すると、いくつかの図面において、類似のエレメントは同様の番号が付されている。
【図面の簡単な説明】
【００１４】
【図１】図１（ａ）〜（ｃ）は、本発明のある実施形態による、グラフェン・ベースの三次元（３Ｄ）集積回路を形成する例示的な方法を示す、一連の断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明のある実施形態による、グラフェン・ベースの三次元（３Ｄ）集積回路を形成する例示的な方法を示す、一連の断面図である。
【図３】図３（ａ）〜（ｂ）は、本発明のある実施形態による、グラフェン・ベースの三次元（３Ｄ）集積回路を形成する例示的な方法を示す、一連の断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の別の実施形態による、グラフェン・ベースの３Ｄ集積回路を形成する例示的な方法を示す、一連の断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の別の実施形態による、グラフェン・ベースの３Ｄ集積回路を形成する例示的な方法を示す、一連の断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の別の実施形態による、グラフェン・ベースの３Ｄ集積回路を形成する例示的な方法を示す、一連の断面図である。
【図７】図７（ａ）〜（ｂ）は、本発明の別の実施形態による、グラフェン・ベースの３Ｄ集積回路を形成する例示的な方法を示す、一連の断面図である。
【発明を実施するための形態】
【００１５】
図１（ａ）〜図３（ｂ）は、前述による、グラフェン・ベースの三次元（３Ｄ）集積回路を形成する例示的な方法を示す一連の断面図である。図１（ａ）から始まり、開始基板１０２（例、シリコン）は、その上に絶縁層（例、ＳｉＯ２などの酸化物）１０４が形成されている。図１（ｂ）において、ブランケットのグラフェン層１０６が絶縁層１０４の上に転写される。このグラフェン膜の転写は、例えば、乾燥熱剥離テープ処理によるなど、当該技術分野で既知の任意の適切な仕方で行うことができる。一つの例示的な実施形態において、グラフェン層１０６は、グラフェンの単分子層である。特筆すると、グラフェンがこのような仕方でかかる基板表面に堆積されるので、これは３Ｄ集積に特に適した材料である。
【００１６】
図１（ｃ）に示されるように、グラフェン層１０６は、適切なリソグラフィ技法（例えば、ハードマスクもしくはフォトレジストまたはその両方による、層形成、現像、およびエッチング）を介してパターン取りされ、グラフェン・ベース・デバイスの所望の活性領域が形成される。続いて、トランジスタ・デバイスの第一レベルの形成が行われる。図２（ａ）に示されるように、グラフェン活性領域１０６は、例えばゲート誘電体層１０８およびゲート電極層１１０など、トランジスタ・ゲート・スタック材料で覆われる。ある例示的な実施形態において、ゲート誘電体層１０８は、ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、ケイ酸ジルコニウム、窒化誘電体、およびこれらの組み合わせなど、ｈｉｇｈ−ｋ材料とすることができる。ゲート電極層１１０には、ポリシリコン、金属、またはこれらの組み合わせを含めることができる。
【００１７】
ここで図２（ｂ）を参照すると、ゲート誘電体層およびゲート電極層１０８、１１０は、次いで、パターン取りされ、パターン取りされたグラフェン活性領域１０６上に、ゲート電極１１２およびゲート誘電体層１１４を含む、トランジスタ・デバイス（例えば、電界効果トランジスタまたはＦＥＴ）が画定される。なお、図に描かれたパターン取りオペレーションは実際には単なる例示的なものであって、このオペレーションには、例えば、トランジスタ・デバイスの型および極性如何により、異なったゲート・スタック要求条件に応じ、複数のパターン取り法およびＲＩＥ処理を用いることができる。しかして、示されたこの例示的な実施形態において、記号表示「ＧＮ」はｎ型デバイス（例、ＮＦＥＴ）に対するトランジスタ・ゲートを表し、記号表示「ＧＰ」はｐ型デバイス（例、ＰＦＥＴ）に対するトランジスタ・ゲートを表す。
【００１８】
ゲート・スタックのパターン取りに続いて、図２（ｃ）には、ソース／ドレイン・コンタクト１１６および導電パッド構造体１１８の形成が示されている。ソースおよびドレイン・コンタクトの形成は、例えば、ソース／ドレイン・コンタクト材料の堆積およびパターン取りを含む。ソース／ドレイン・コンタクトの材料は、例えば、チタン（Ｔｉ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などの金属材料またはこれらの合金とすることができる。堆積方法は、例えば、スパッタリング、および原子層堆積法（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）などとすることができ、またはこれらを含めることができる。
【００１９】
グラフェン回路デバイスの第一層が完成したならば、図３（ａ）に示されるように、これらデバイスの上面に絶縁層１２０（例、酸化物）が形成される。次いで、所与の３ＤＩＣ構造に応じて、グラフェン・ベース能動デバイスの一つ以上の追加のレベルに対して垂直方向の電気的接続を設けるために、絶縁層１２０中にビア１２２がエッチング形成される。図３（ｂ）には、グラフェン・ベース能動デバイスの上部層１２６に接続されたグラフェン・ベース能動デバイスの下部レベル１２４が示されている。上部レベル１２６の形成は、下部レベル１２４の形成と同様で、最初にグラフェン層（例、単分子層）が完成した下部レベル１２４の上に堆積／転写され、次いで、所望のグラフェンの活性領域のパターン取り、ゲート・スタック材料の形成およびパターン取り、ソース／ドレイン・コンタクトおよび導電パッドの形成およびパターン取り、および上部レベルのデバイスの上面における絶縁層の形成へと続く。
【００２０】
この例示的実施形態にはグラフェン・ベース能動デバイス・レベルの対が描かれているが、上記の処理を所望なだけ繰り返してさらなる追加のグラフェン・ベース能動デバイスのレベルを形成できることはよく理解されよう。一つの企図された実施形態において、グラフェンの各レベルには、相異なる機能（例えば、ロジック、アナログ、メモリなど）を持たせることができる。
【００２１】
図１（ａ）〜図３（ｂ）の処理フロー・シーケンスで示された、例示的な３ＤＩＣデバイスの実施形態は、トップ・ゲート方位の例であり、ゲート電極および誘電体は活性グラフェンソース／ドレイン領域の上側に配置される。しかしながら、能動グラフェンデバイスは、図４（ａ）〜図７（ｂ）の処理フロー・シーケンスに図示されるように、ボトム方位を使って形成することもできる。図４（ａ）から始まり、開始基板２０２（例、シリコン）は、図１（ａ）のトップ・ゲート方位処理と同様に、その上に絶縁層（例えば、ＳｉＯ２などの酸化物）２０４が形成されている。
【００２２】
工程のこの点で、グラフェン層を絶縁層２０４に転写するのではなく、代わりに、図４（ｂ）に示されるように、絶縁層２０４に、下部レベルのグラフェン・ベース・デバイスのゲートの位置に対応するビア２０６がパターン取りをされる。次いで、図４（ｃ）に示されるように、ゲート電極層２０８が、デバイス上面にビアを充填して形成される。ゲート電極層２０８が平坦化されたならば、図５（ａ）に示されるように、個々のゲート電極２１０が画定される。次いで、図５（ｂ）に示されるように、ゲート誘電体層２１２が、絶縁層２０４およびゲート電極２１０の上面に形成される。第一実施形態と同様に、ゲート誘電体層２１２は、ｈｉｇｈ−ｋゲート誘電体層とすることができる。
【００２３】
ここで図５（ｃ）を参照すると、ゲート誘電体層２１２の上にグラフェン層２１４が形成される。前述と同様に、グラフェン膜の転写は、例えば、乾燥熱剥離テープ法によるなど、当該技術分野で既知の任意の適した仕方で行うことができる。一つの例示的な実施形態において、グラフェン層２１４はグラフェンの単分子層である。また、図５（ｃ）に示されるように、ゲート電極は、例示的なｎ型およびｐ型ＦＥＴ／デバイスを表すための「ＧＮ」および「ＧＰ」の記号表示で標識されている。
【００２４】
図６（ａ）で、グラフェン層は、所望の活性領域に従い、ボトム方位ゲート電極の位置に応じてパターン取りされる。ブランケットのゲート誘電体層２１２は、この時点では未処理のままである。次いで図６（ｂ）に示されるように、グラフェン・ベースＦＥＴデバイスに対するソース／ドレイン・コンタクト２１６が形成され、続いて、ゲート誘電体層パターン取りが行われ、図６（ｃ）に示されるように導電パッド２１８が形成される。このように作製されて、グラフェン・ベース能動デバイスの第一または下部層が完成され、続いて、図７（ａ）に示されるように、デバイスの上面に絶縁層２２０（例、酸化物）が形成される。次いで、所与の３ＤＩＣ構造に応じ、グラフェン・ベース能動デバイスの一つ以上の追加レベルに対して垂直方向の電気的接続を設けるために、絶縁層２２０中にビア２２２がエッチング形成される。最後に、図７（ｂ）に、グラフェン・ベース能動デバイスの第一レベルに接続されたグラフェン・ベース能動デバイスの第二レベル２２４が示されている。ここでは、第二レベル２２４のＦＥＴデバイスもボトム方位のゲートである。但し、デバイスの同一レベルまたは異なったレベルにおいて、グラフェン・ベースの３ＤＩＣ構造体に、トップ方位およびボトム方位両方のゲートを持たせる可能性もさらに企図される。
【００２５】
好適な実施形態または諸実施形態を参照しながら本発明を説明してきたが、当業者は、本発明の範囲から逸脱することなく、これらのエレメントに種々の変更を加え、等価物で代替できることを理解していよう。さらに、特定の状況または材料に適合させるため、本発明の基本的範囲から逸脱することなくその教示に多くの修改を加えることが可能である。従って、本発明は、本発明を実施するために考えられる最善のモードとして開示された特定の実施形態に限定されることなく、添付の請求項の範囲内に網羅される全ての実施形態を含むものと意図されている。
【図１】
0005870046.tif 000002
【図２】
0005870046.tif 000003
【図３】
0005870046.tif 000004
【図４】
0005870046.tif 000005
【図５】
0005870046.tif 000006
【図６】
0005870046.tif 000007
【図７】
0005870046.tif 000008