(57)【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）ビットのパラレル電気信号をシリアル電気信号に変換するパラレル／シリアル変換器であって、
前記ｎビットのパラレル信号の各ビットに対応して設けられ、入射された光パルスに応じて、対応するビットの論理レベルに応じた中間ビット信号を生成するｎ個の変換チャネルと、
夫々の前記変換チャネルによって生成された前記中間ビット信号が供給される伝送線路と、
前記伝送線路を介して順次入力された前記中間ビット信号に基づいて、シリアル電気信号を生成して出力する出力回路とを有し、
前記伝送線路は、第１伝送線路と第２伝送線路とを含み、
前記変換チャネルは、前記対応するビットが一方の論理レベルである場合に、前記第１伝送線路に前記中間ビット信号を出力し、前記対応するビットが他方の論理レベルである場合に、前記第２伝送線路に前記中間ビット信号を出力し、
前記出力回路は、前記第１伝送線路から前記中間ビットが入力された場合に前記シリアル電気信号を一方の論理レベルに設定し、前記第２伝送線路から前記中間ビットが入力された場合に前記シリアル電気信号を他方の論理レベルに設定し、前記第１伝送線路および前記第２伝送線路から前記中間ビットが入力されない場合に、設定された前記シリアル電気信号の論理レベルを保持する
パラレル／シリアル変換器。
【請求項２】
請求項１に記載のパラレル／シリアル変換器において、
前記変換チャネルは、
前記対応するビットが第１論理レベルであるときに光パルスが入射された場合に、前記光パルスに応じた第１電気パルスを生成し、前記対応するビットが第２論理レベルであるときに光パルスが入射された場合に、前記光パルスに応じた第２電気パルスを生成するパルス生成回路と、
第１主電極が基準電位よりも高い第１固定電位に接続され、第２主電極が前記第１伝送線路に接続され、制御電極に前記パルス生成回路によって生成された前記第１電気パルスが供給される第１主要トランジスタと、
第１主電極が前記第２伝送線路に接続され、第２主電極が前記基準電位よりも低い第２固定電位に接続され、制御電極に前記パルス生成回路によって生成された前記第２電気パルスが供給される第２主要トランジスタと、を有する
ことを特徴とするパラレル／シリアル変換器。
【請求項３】
請求項１または２に記載のパラレル／シリアル変換器において、
前記出力回路は、
第１主電極が前記基準電位よりも高い第３固定電位に接続され、制御電極に前記第１伝送線路から前記中間ビット信号が入力される第１出力トランジスタと、
一端が前記第１出力トランジスタの第２主電極に接続され、他端が前記基準電位に接続される出力キャパシタと、
制御電極が前記第３固定電位よりも低い第４固定電位に接続され、第１主電極が前記出力トランジスタの第２主電極に接続され、第２主電極に前記第２伝送線路から前記中間ビット信号が入力される第２出力トランジスタと、
前記出力キャパシタの前記一端の電圧に応じて２値の信号を生成するバッファ回路と、を有する
ことを特徴とするパラレル／シリアル変換器。
【請求項４】
請求項１に記載のパラレル／シリアル変換器において、
前記変換チャネルは、
入射された光パルスに応じて電気パルスを生成するパルス生成回路と、
前記対応するビットが第１論理レベルである場合に前記第１論理レベルの電圧が供給され、前記対応するビットが第２論理レベルである場合に前記第２論理レベルの電圧が供給される第１端子と、
前記対応するビットが前記第１論理レベルである場合に前記第２論理レベルの電圧が供給され、前記対応するビットが前記第２論理レベルである場合に前記第１論理レベルの電圧が供給される第２端子と、
制御電極に前記パルス生成回路によって生成された電気パルスが供給され、第１主電極が前記第１端子に接続され、第２主電極が前記第１伝送線路に接続された第１主要トランジスタと、
制御電極に前記パルス生成回路によって生成された電気パルスが供給され、第１主電極が前記第２端子に接続され、第２主電極が前記第２伝送線路に接続された第２主要トランジスタと、を有し、
前記パルス生成回路は、
第１主電極が基準電位よりも高い第１固定電位に接続された第１トランジスタと、
前記第１トランジスタの第２主電極と前記基準電位との間に接続された第１抵抗と、
第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記基準電位以下の第２固定電位に接続された第２トランジスタと、
入射された光パルスに応じて電気信号を生成する光電子回路と、
前記光電子回路によって電気信号が生成されていない場合に、前記第１トランジスタおよび前記第２トランジスタをオフさせ、前記光電子回路によって電気信号が生成された場合に、生成された電気信号に基づいて前記第１トランジスタおよび前記第２トランジスタをオンさせる駆動回路と、を有し、
前記駆動回路は、前記第１トランジスタおよび前記第２トランジスタをオンさせるとき、前記第１トランジスタをオンさせてから前記第２トランジスタをオンさせる
ことを特徴とするパラレル／シリアル変換器。
【請求項５】
請求項１に記載のパラレル／シリアル変換器において、
前記変換チャネルは、
入射された光パルスに応じて電気パルスを生成するパルス生成回路と、
前記対応するビットの電気信号が入力される入力端子と、
前記入力端子に入力された電気信号の論理レベルを反転するインバータ回路と、
制御電極に前記パルス生成回路によって生成されたパルスが供給され、第１主電極が前記入力端子に接続され、第２主電極が前記第１伝送線路に接続された第１主要トランジスタと、
制御電極に前記パルス生成回路によって生成されたパルスが供給され、第１主電極が前記インバータ回路の出力端子に接続され、第２主電極が前記第２伝送線路に接続された第２主要トランジスタと、を有し、
前記パルス生成回路は、
第１主電極が基準電位よりも高い第１固定電位に接続された第１トランジスタと、
前記第１トランジスタの第２主電極と前記基準電位との間に接続された第１抵抗と、
第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記基準電位以下の第２固定電位に接続された第２トランジスタと、
入射された光パルスに応じて電気信号を生成する光電子回路と、
前記光電子回路によって電気信号が生成されていない場合に、前記第１トランジスタおよび前記第２トランジスタをオフさせ、前記光電子回路によって電気信号が生成された場合に、生成された電気信号に基づいて前記第１トランジスタおよび前記第２トランジスタをオンさせる駆動回路と、を有し、
前記駆動回路は、前記第１トランジスタおよび前記第２トランジスタをオンさせるとき、前記第１トランジスタをオンさせてから前記第２トランジスタをオンさせる
ことを特徴とするパラレル／シリアル変換器。
【請求項６】
請求項１に記載のパラレル／シリアル変換器において、
前記変換チャネルは、
入射された光パルスに応じて電気パルスを生成するパルス生成回路と、
前記対応するビットの電気信号が入力される入力端子と、
前記入力端子に入力された電気信号の論理レベルを反転するインバータ回路と、
制御電極に前記パルス生成回路によって生成されたパルスが供給され、第１主電極が前記入力端子に接続され、第２主電極が前記第１伝送線路に接続された第１主要トランジスタと、
制御電極に前記パルス生成回路によって生成されたパルスが供給され、第１主電極が前記インバータ回路の出力端子に接続され、第２主電極が前記第２伝送線路に接続された第２主要トランジスタと、を有し、
前記パルス生成回路は、
第１主電極が基準電位よりも高い第１固定電位に接続された第１トランジスタと、
前記第１トランジスタの第２主電極と前記基準電位との間に接続された第１抵抗と、
第１主電極が前記第１トランジスタの第２主電極に接続され、第２主電極が前記基準電位以下の第２固定電位に接続された第２トランジスタと、
第１主電極が前記第１固定電位に接続された第３トランジスタと、
前記第３トランジスタの第２主電極と前記基準電位との間に接続された第２抵抗と、
第１主電極が前記第３トランジスタの第２主電極に接続され、第２主電極が前記第２固定電位に接続された第４トランジスタと、
入射された光パルスに応じて電気信号を生成する光電子回路と、
前記光電子回路によって電気信号が生成されていない場合に、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタをオフさせ、前記光電子回路によって電気信号が生成された場合に、生成された電気信号に基づいて前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタをオンさせる駆動回路と、を有し、
前記駆動回路は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタをオンさせるとき、前記第１トランジスタをオンさせてから前記第２トランジスタをオンさせるとともに、前記第３トランジスタをオンさせてから前記第４トランジスタをオンさせる
ことを特徴とするパラレル／シリアル変換器。
【請求項７】
請求項４乃至６の何れか一項に記載のパラレル／シリアル変換器において、
前記第１伝送線路および前記第２伝送線路と前記出力回路の入力との間に夫々接続されたキャパシタを更に有する
ことを特徴とするパラレル／シリアル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信において、高速の光信号を生成する際に低速の電気信号から高速の電気信号に変換するパラレル／シリアル変換器に関する。
【背景技術】
【０００２】
近年、光通信の分野では、通信トラフィックの増大に対応するため、数十Ｇビット秒を超える超高速ビットの光パケットを用いた通信が採用されつつあり、それに対応した高速のデータ処理が必要となってきている。
【０００３】
しかしながら、このような超高速ビットのデータ通信では、データ処理を実行するための最も信頼性の高い手段として依然として電子回路が用いられている。そのため、超高速ビットのデータ通信の通信速度が電子回路の動作上限速度を超える場合には、データの通信速度を電子回路の動作速度に合わせるためのインターフェースが必要となる。
【０００４】
具体的には、図１１に示すように、上記インターフェースとして、光通信網を伝搬する高速の光信号をシリアル電気信号に変換した上で、そのシリアル電気信号をパラレル電気信号に変換して低速の電子回路に供給するシリアル／パラレル変換器と、当該電子回路によって処理されたパラレル電気信号をシリアル電気信号に変換するパラレル／シリアル変換器が必要となる。
【０００５】
より具体的には、シリアル／パラレル変換器によって、超高速ビットのデータを所定のグループ毎に１対Ｎのシリアル／パラレル変換処理を行うことにより、グループ内の各単一ビットの時間はＮ倍に増加し、超高速ビットのデータを後段の低速の電子回路で処理可能な速度のデータに変換する。また、パラレル／シリアル変換器によって、電子回路によるデータ処理が完了したデータに対してＮ対１のパラレル／シリアル変換処理を行うことにより、低速のデータを超高速ビットのデータに戻す。これらの処理により、エネルギー効率の高い低速の電子回路と超高速ビットの光通信網との間のデータ通信をビット毎に行うことができる。
【０００６】
ここで、シリアル／パラレル変換器およびパラレル／シリアル変換器の一例として、パケット単位で光スイッチングを行う光パケットスイッチング（ＯＰＳ：  Ｏｐｔｉｃａｌ  Ｐａｃｋｅｔ  Ｓｗｉｔｃｈｉｎｇ）による光通信に利用されるシリアル／パラレル変換器およびパラレル／シリアル変換器について説明する。
【０００７】
先ず、光パケットスイッチングによる光通信スキームについて簡単に説明する。光パケットスイッチングによる光通信では、超高速ビットで構成されたパケット単位（光パケット）でデータ（情報）が送信される。光パケットの送信はバーストモードで行われ、連続する２つのパケットの間において信号の送信は行われない。また、光パケットには、主にパケットの送信先やパケットの特性（パケットレベルの優先順位等）が定義されたビットのグループから成るパケットラベル（光ラベル）が装備されている。光パケットスイッチングネットワークの各ノードでは、光ドメイン内で光パケットのペイロードを保持しながら、パケットラベル内の情報によって指定された送信先に光パケットを転送する。
【０００８】
光パケットスイッチングによる光通信では、ＯＰＳラベルプロセッサによって、光パケットのパケットラベルを更新する処理が行われる。このＯＰＳラベルプロセッサは、エネルギー効率の高い電子回路によって構成されるため、光パケットのパケットラベルをＯＰＳラベルプロセッサで処理可能な低速ビットのデータに変換した上でＯＰＳラベルプロセッサに入力する必要がある。その際に、シリアル／パラレル変換器が用いられる。また、ＯＰＳラベルプロセッサによって更新されたパケットラベルは、処理される前のパケットラベルと交換される。その際に、再び送信ドメインに参加できるように（光パケットとして送信するために）、超高速ビットを使用して新しいラベルを再生成するので、パラレル／シリアル変換器が必要となる。
【０００９】
また、光パケットスイッチングによる光通信では、パケットのバッファリングにもシリアル／パラレル変換器およびパラレル／シリアル変換器が必要となる。なお、パケットのバッファリングは、例えば、競合する光パケット間の競合の回避や、パケット再現性およびサービス品質（ＱｏＳ）のプロビジョニング、パケットのマルチキャスティング等の上位ネットワーキング機能を有効にするために行われる。また、パケットのバッファリングは、特定の変調形式と通信規則を備えた特定のＯＰＳドメインに属するパケットと、ＯＰＳ／イーサネット（登録商標）変換等の異なる通信規則と変調形式に基づく別の通信ドメインとの間のインターフェースとしての役割も重要である。ここでは、再び送信ドメインに参加できるように超高速ビットを使用してパケット全体を再生成するため、パラレル／シリアル変換器が必要となる。
【００１０】
これらのシリアル／パラレル変換器およびパラレル／シリアル変換器は、主にエネルギー効率の高い処理を実現するために使用されるため、一般的に電力消費量が少ないことが求められる。例えば、光パケットスイッチングによる光通信では、電力消費を抑えて効率を高めるために、シリアル／パラレル変換器およびパラレル／シリアル変換器をバーストモード動作に対応した構成とする必要がある。すなわち、光通信に利用されるシリアル／パラレル変換器およびパラレル／シリアル変換器には、動作が要求されないときはノーマリーオフモードを維持し、トリガーが入力されたら直ちに動作状態に切り替わることが要求される。
【００１１】
ここで、光パケットスイッチングによる光通信システムにおいて用いられる従来のパラレル／シリアル変換器について具体的に説明する。
図１２は、従来のパラレル／シリアル変換器を用いた光パケットスイッチングによる光通信システムの基本的な構成を示す図である。
【００１２】
図１２に示される光通信システム９００において、例えば、電気的にバッファリングされたデータを光パケットに変換する場合には、先ず、パラレル／シリアル変換器９を使用して例えば１０Ｇｂｐｓの超高速ビットのシリアル電気信号から成るパケットを生成する。具体的には、低速の電子回路９１から出力されたｎ（ｎは２以上の整数）ビットのパラレル電気信号Ｓｐの各ビットが、パラレル／シリアル変換器９における伝送線路（通信回線）ＴＬに並列に接続されたｎ個の変換チャネルＣＨ１〜ＣＨｎに夫々入力される。その後、各変換チャネルＣＨ１〜ＣＨｎが時間的に連続して動作する。これにより、各変換チャネルＣＨ１〜ＣＨｎから１ビットのデータが順次出力され、ｎ個の連続した超高速ビットのシリアル電気信号から成るパケットが伝送線路ＴＬ０に沿って伝搬する。このとき、各変換チャネルＣＨ１〜ＣＨｎによって順次行われるデータの出力を（Ｎ＋１）ビット毎に繰り返し行うことにより、全ての低速ビット（パラレルデータ）をパケット全体のビットを含む高速のシリアルデータに変換することができる。その後、パラレル／シリアル変換器９によって生成された超高速ビットのシリアル電気信号を使用して光担体を変調することにより、光パケットの再生成が行われる。
【００１３】
また、上述した従来のパラレル／シリアル変換器の他に、超高速の出力パルスを用いることによって、低速の電子回路から出力される各ビットに基づいてＮＲＺ（ｎｏｎ−ｒｅｔｕｒｎ  ｔｏ  ｚｅｒｏ）方式のシリアル電気信号を生成するパラレル／シリアル変換器も知られている（非特許文献１参照）。
非特許文献１に開示されたパラレル／シリアル変換器は、光タイミングパルス（光トリガーパルス）に基づいて電気トリガパルスを生成する光電子回路を用いることにより、各変換チャネルの動作タイミングを正確に制御して超高速ビットを生成している。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】“A parallel-to-serial converter based on a differentially-operated optically clocked transistor array", Hiroshi Ishikawa, Tatsushi Nakahara, Hiroki Sugiyama, and Ryo Takahashi, IEICE Electronics Express, Vol.10, No.20, 1-6.
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、従来のパラレル／シリアル変換器によって生成される超高速ビットのシリアル電気信号の個々のビットは、別個に設けられた複数の変換チャネルによって夫々生成される。夫々の変換チャネルを構成する回路は、無視できない実装面積（回路規模）を有している。そのため、変換チャネルの配置によって、変換チャネルによって生成されたビットが伝搬する距離が１００μメートルから数ｍメートルと長くなる場合がある。ビットがこのような長い距離を伝搬する場合、デバイスの最終出力ポートに到達する前に、ビットが消失するおそれがある。
そこで、従来は、図１２に示したように、各変換チャネルから出力された電気信号（ビット）を伝送させる線路として、全ての変換チャネルからデバイスの最終出力ポートまでを結ぶ共通の通信回線（伝送線路）ＴＬを用いていた。
【００１６】
伝送線路ＴＬは、高速の信号を送信するのに十分な帯域幅が得られるように構成する必要がある。そのため、上述したように、パラレル／シリアル変換器の出力となるシリアルデータは、ＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）方式よりも、ＮＲＺ方式の方が望ましい。
【００１７】
また、伝送線路ＴＬは、各変換チャネルから出力された全てのビット（電気信号）が良好な形状でデバイスの最終出力ポートまで伝送させる必要がある。すなわち、各変換チャネルから伝送線路ＴＬに出力された全ての電気信号は、消失することなく、十分な振幅を有した状態で最終出力ポートまで伝送されなければならない。
一般に、伝送線路を伝搬する電気信号の振幅は、伝送線路の特性インピーダンスに依存する。すなわち、伝送線路の特性インピーダンスを大きくすると、各ビットの電気信号（パルス）の振幅が大きくなる。一方、伝送線路の特性インピーダンスを大きくすると、伝送線路での電気信号の消失率が増加してしまう。そのため、例えば、伝送線路の特性インピーダンスを電気信号が消失しない限界点に設定した場合であっても、デバイスの最終出力ポートに到達するビットの振幅が不十分となる可能性がある。
【００１８】
このように、従来のパラレル／シリアル変換器では、各変換チャネルに接続される伝送線路の特性インピーダンスとその伝送線路の送信品質とのトレードオフの関係により、各変換チャネルから出力されるビットの最終的な振幅が制限されるという問題があった。
【００１９】
本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、高振幅且つ信号波形の優れたシリアル電気信号を生成することができるパラレル／シリアル変換器を提供することにある。
【課題を解決するための手段】
【００２０】
本発明に係るパラレル／シリアル変換器（１、１Ａ〜１Ｄ）は、ｎ（ｎは２以上の整数）ビットのパラレル電気信号をシリアル電気信号に変換するパラレル／シリアル変換器であって、ｎビットのパラレル信号の各ビット（Ｖｂｉｔ＿１〜Ｖｂｉｔ＿ｎ）に対応して設けられ、入射された光パルスに応じて、対応するビットの論理レベルに応じた中間ビット信号（１２＿１〜１２＿ｎ）を生成するｎ個の変換チャネル（１０＿１〜１０＿ｎ）と、夫々の変換チャネルによって生成された中間ビット信号が供給される伝送線路（ＴＬ０）と、伝送線路を介して順次入力された中間ビット信号に基づいて、シリアル電気信号（Ｓｎｒｚ）を生成して出力する出力回路（１１）とを有し、伝送線路は、第１伝送線路（ＴＬ１）と第２伝送線路（ＴＬ２）とを含み、変換チャネルは、対応するビットが一方の論理レベル（ハイレベル）である場合に、第１伝送線路に中間ビット信号（１２ｓ＿１〜１２ｓ＿ｎ）を出力し、対応するビットが他方の論理レベル（ローレベル）である場合に、第２伝送線路に中間ビット信号（１２ｒ＿１〜１２ｒ＿ｎ）を出力し、出力回路は、第１伝送線路から中間ビットが入力された場合にシリアル電気信号を一方の論理レベル（ハイレベル）に設定し、第２伝送線路から中間ビットが入力された場合にシリアル電気信号を他方の論理レベル（ローレベル）に設定し、第１伝送線路および第２伝送線路から中間ビットが入力されない場合に、設定されたシリアル電気信号の論理レベルを保持することを特徴とする。
【００２２】
上記パラレル／シリアル変換器（１Ａ）において、変換チャネルは、対応するビットが第１論理レベル（ハイレベル）であるときに光パルスが入射された場合に、光パルスに応じた第１電気パルス（Ｖｇ１）を生成し、対応するビットが第２論理レベル（ローレベル）であるときに光パルスが入射された場合に、光パルスに応じた第２電気パルス（Ｖｇ２）を生成するパルス生成回路（１００）と、第１主電極が基準電位（ＧＮＤ）よりも高い第１固定電位（＋Ｖｅ）に接続され、第２主電極が第１伝送線路に接続され、制御電極にパルス生成回路によって生成された第１電気パルスが供給される第１主要トランジスタ（ＴＲｓ）と、第１主電極が第２伝送線路に接続され、第２主電極が基準電位よりも低い第２固定電位（−Ｖｅ）に接続され、制御電極にパルス生成回路によって生成された第２電気パルスが供給される第２主要トランジスタ（ＴＲｒ）とを有してもよい。
【００２３】
上記パラレル／シリアル変換器において、出力回路（１１）は、第１主電極が基準電位よりも高い第３固定電位（ＶＨ）に接続され、制御電極に第１伝送線路から中間ビット信号が入力される第１出力トランジスタ（ＴＲｏ１）と、一端が第１出力トランジスタの第２主電極に接続され、他端が基準電位に接続される出力キャパシタ（Ｃｏｕｔ）と、制御電極が第３固定電位よりも低い第４固定電位（Ｖｇａｔｅ）に接続され、第１主電極が出力トランジスタの第２主電極に接続され、第２主電極に第２伝送線路から中間ビット信号が入力される第２出力トランジスタ（ＴＲｏ２）と、出力キャパシタ（Ｃｏｕｔ）の一端の電圧に応じて２値の信号を生成するバッファ回路（１１１）とを有してもよい。
【００２４】
上記パラレル／シリアル変換器（１Ｂ）において、変換チャネルは、入射された光パルスに応じて電気パルスを生成するパルス生成回路（１０１）と、対応するビットが第１論理レベル（ハイレベル）である場合に第１電圧が供給され、対応するビットが第２論理レベル（ローレベル）である場合に前記第１電圧よりも低い第２電圧が供給される第１端子（Ｐｂ１）と、対応するビットが第１論理レベルである場合に第２電圧が供給され、対応するビットが第２論理レベルである場合に第１電圧が供給される第２端子（Ｐｂ２）と、制御電極にパルス生成回路によって生成された電気パルス（ＶＧ）が供給され、第１主電極が第１端子に接続され、第２主電極が第１伝送線路に接続された第１主要トランジスタ（ＴＲｓ）と、制御電極にパルス生成回路によって生成された電気パルス（ＶＧ）が供給され、第１主電極が第２端子に接続され、第２主電極が第２伝送線路に接続された第２主要トランジスタ（ＴＲｒ）とを有し、パルス生成回路は、第１主電極が基準電位よりも高い第１固定電位（Ｖｈ）に接続された第１トランジスタ（ＴＲ１）と、第１トランジスタの第２主電極と基準電位（ＧＮＤ）との間に接続された第１抵抗（ＲＬ）と、第１主電極が第１トランジスタの第２主電極に接続され、第２主電極が基準電位以下の第２固定電位（Ｖｓｒｃ２）に接続された第２トランジスタ（ＴＲ２）と、入射された光パルスに応じて電気信号を生成する光電子回路（１０２）と、光電子回路によって電気信号が生成されていない場合に、第１トランジスタおよび第２トランジスタをオフさせ、光電子回路によって電気信号が生成された場合に、生成された電気信号に基づいて第１トランジスタおよび第２トランジスタをオンさせる駆動回路（１０５）とを有し、駆動回路は、第１トランジスタおよび第２トランジスタをオンさせるとき、第１トランジスタをオンさせてから第２トランジスタをオンさせるようにしてもよい。
【００２５】
上記パラレル／シリアル変換器（１Ｃ）において、変換チャネルは、入射された光パルスに応じて電気パルスを生成するパルス生成回路（１０１）と、対応するビットの電気信号が入力される入力端子（Ｐｂｉｔ）と、入力端子に入力された電気信号の論理レベルを反転するインバータ回路（１０９）と、制御電極にパルス生成回路によって生成されたパルス（ＶＧ）が供給され、第１主電極が入力端子に接続され、第２主電極が第１伝送線路に接続された第１主要トランジスタ（ＴＲｓ）と、制御電極にパルス生成回路によって生成されたパルスが供給され、第１主電極がインバータ回路の出力端子に接続され、第２主電極が第２伝送線路に接続された第２主要トランジスタ（ＴＲｒ）とを有し、パルス生成回路は、第１主電極が基準電位よりも高い第１固定電位（Ｖｈ）に接続された第１トランジスタ（ＴＲ１）と、第１トランジスタの第２主電極と基準電位との間に接続された第１抵抗（ＲＬ）と、第１主電極が第１トランジスタの第２主電極に接続され、第２主電極が基準電位以下の第２固定電位（Ｖｓｒｃ２）に接続された第２トランジスタ（ＴＲ２）と、入射された光パルスに応じて電気信号を生成する光電子回路（１０７）と、光電子回路によって電気信号が生成されていない場合に、第１トランジスタおよび第２トランジスタをオフさせ、電子回路によって電気信号が生成された場合に、生成された電気信号に基づいて第１トランジスタおよび第２トランジスタをオンさせる駆動回路（１０５）と、を有し、駆動回路は、第１トランジスタおよび第２トランジスタをオンさせるとき、第１トランジスタをオンさせてから第２トランジスタをオンさせるようにしてもよい。
【００２６】
上記パラレル／シリアル変換器（１Ｄ）において、変換チャネルは、入射された光パルスに応じて電気パルスを生成するパルス生成回路（２００）と、対応するビットの電気信号が入力される入力端子（Ｐｂｉｔ）と、入力端子に入力された電気信号の論理レベルを反転するインバータ回路（１０８）と、制御電極にパルス生成回路によって生成されたパルスが供給され、第１主電極が入力端子に接続され、第２主電極が第１伝送線路に接続された第１主要トランジスタ（ＴＲｓ）と、制御電極にパルス生成回路によって生成されたパルスが供給され、第１主電極がインバータ回路の出力端子に接続され、第２主電極が第２伝送線路に接続された第２主要トランジスタ（ＴＲｒ）とを有し、パルス生成回路は、第１主電極が基準電位よりも高い第１固定電位（Ｖｈ）に接続された第１トランジスタ（ＴＲ１Ａ）と、第１トランジスタの第２主電極と基準電位との間に接続された第１抵抗（ＲＬ１）と、第１主電極が第１トランジスタの第２主電極に接続され、第２主電極が基準電位以下の第２固定電位（Ｖｓｒｃ２）に接続された第２トランジスタ（ＴＲ２Ａ）と、第１主電極が第１固定電位に接続された第３トランジスタ（ＴＲ１Ｂ）と、第３トランジスタの第２主電極と基準電位との間に接続された第２抵抗（ＲＬ２）と、第１主電極が第３トランジスタの第２主電極に接続され、第２主電極が第２固定電位に接続された第４トランジスタ（ＴＲ２Ｂ）と、入射された光パルスに応じて電気信号を生成する光電子回路（１０７）と、記光電子回路によって電気信号が生成されていない場合に、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタをオフさせ、光電子回路によって電気信号が生成された場合に、生成された電気信号に基づいて第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタをオンさせる駆動回路（１０８）とを有し、駆動回路は、第１トランジスタ、第２トランジスタ、第３トランジスタ、および第４トランジスタをオンさせるとき、第１トランジスタをオンさせてから第２トランジスタをオンさせるとともに、第３トランジスタをオンさせてから第４トランジスタをオンさせてもよい。
【００２７】
上記パラレル／シリアル変換器において、第１伝送線路および第２伝送線路と出力回路の入力との間に夫々接続されたキャパシタ（ＣＰ１、ＣＰ２）を更に有してもよい。
【００２８】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって表している。
【発明の効果】
【００２９】
本発明によれば、高振幅且つ波形の優れたシリアル電気信号を生成することができるパラレル／シリアル変換器を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、本実施の形態に係るパラレル／シリアル変換器を用いた光通信システムの構成を示す図である。
【図２】図２は、本実施の形態に係るパラレル／シリアル変換器の具体的な構成を示す図である。
【図３】図３は、変換チャネルから出力された中間ビット信号に対するシリアル電気信号の論理レベルの切り替わりタイミングを示す図である。
【図４】図４は、本実施の形態に係るパラレル／シリアル変換器の第１の具体例を示す図である。
【図５】図５は、本実施の形態に係るパラレル／シリアル変換器の第２の具体例を示す図である。
【図６】図６は、マスターゲート回路の動作原理を説明するための図である。
【図７】図７は、マスターゲート回路によって生成される電気パルスとＭＳＭ−ＰＤを用いた光電子回路によって生成される電気パルスとの比較例を示す図である。
【図８】図８は、本実施の形態に係るパラレル／シリアル変換器の第２の具体例におけるマスターゲート回路の回路構成を示す図である。
【図９】図９は、本実施の形態に係るパラレル／シリアル変換器の第３の具体例を示す図である。
【図１０】図１０は、本実施の形態に係るパラレル／シリアル変換器の第４の具体例を示す図である。
【図１１】図１１は、高速の光通信網と低速の電子回路との間のデータ変換を説明するための図である。
【図１２】図１２は、従来のパラレル／シリアル変換器を用いた光パケットスイッチングによる光通信システムの基本的な構成を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態について図を参照して説明する。
【００３２】
≪実施の形態に係るパラレル／シリアル変換器≫
図１は、本発明の一実施の形態に係るパラレル／シリアル変換器を用いた光通信システムの構成を示す図である。
同図に示される光通信システム５００は、例えば、光パケットスイッチングによる光通信通信を行うためのシステムである。光通信システム５００において、光通信網を伝搬する高速の光パケット（光信号）に対してデータ処理を行う場合には、上述したように、高速の光パケットをシリアル電気信号に変換した上で、そのシリアル電気信号をパラレル電気信号に変換し（シリアル／パラレル変換処理）、低速の電子回路８に供給することによって、光信号から変換された電気信号に対してデータ処理を実行する。そして、電子回路８によってデータ処理されたパラレル電気信号はシリアル電気信号に変換され（パラレル／シリアル変換）、再び高速の光パケットとして光通信網に送出される。
【００３３】
光通信システム５００におけるパラレル／シリアル変換器１は、上述のパラレル／シリアル変換処理を行うための機能部であり、低速の電子回路（例えばＣＭＯＳ回路）８から出力されたｎビットのパラレル電気信号Ｓｐを高速のシリアル電気信号Ｓｎｒｚに変換するものである。
図１に示されるように、パラレル／シリアル変換器１は、ｎ個の変換チャネル１０＿１〜１０＿ｎと、伝送線路ＴＬ０と、出力回路（共有出力モジュール）１１と、を有している。
【００３４】
変換チャネル１０＿１〜１０＿ｎ（総称する場合には、「変換チャネル１０」と表記する。）は、ｎビットのパラレル電気信号Ｓｐの各ビットＶｂｉｔ＿１〜Ｖｂｉｔ＿ｎに対応して設けられ、入射された光パルス（光タイミングパルス、光トリガーパルス）に応じて対応するビットＶｂｉｔ＿１〜Ｖｂｉｔ＿ｎの論理レベルに応じた中間ビット信号（駆動パルス）１２＿１〜１２＿ｎを夫々生成する。上記光パルスは、各変換チャネル１０＿１〜１０＿ｎの動作タイミングを制御するための光信号である。上記光パルスを各変換チャンネルに順次照射することにより、各変換チャネル１０＿１〜１０＿ｎからの中間ビット信号Ｖｂｉｔ＿１〜Ｖｂｉｔ＿ｎの出力タイミングを制御することができる。
【００３５】
伝送線路ＴＬ０は、各変換チャネル１０＿１〜１０＿ｎによって生成された中間ビット信号１２＿１〜１２＿ｎ（総称する場合には、「中間ビット信号１２」と表記する。）が夫々供給される送信回線である。
【００３６】
出力回路（共有出力モジュール）１１は、伝送線路ＴＬＯを介して順次入力された中間ビット信号１２＿１〜１２＿ｎに基づいて、シリアル電気信号Ｓｎｒｚを生成して出力する回路である。
【００３７】
パラレル／シリアル変換器１において、各変換チャネル１０＿１〜１０＿ｎに対して順番に光パルスを照射することにより、中間ビット信号１２＿１〜１２＿ｎが各変換チャネル１０＿１〜１０＿ｎから伝送線路ＴＬ０に順次出力される。中間ビット信号１２＿１〜１２＿ｎは伝送線路ＴＬ０に沿って伝搬し、出力回路１１に順次入力される。出力回路１１は、順次入力された中間ビット信号１２＿１〜１２＿ｎの論理レベルに基づいて、シリアル電気信号Ｓｎｒｚを生成する。
【００３８】
このように、パラレル／シリアル変換器１によれば、従来のパラレル／シリアル変換器のように各変換チャネル１０＿１〜１０＿ｎから出力される中間ビット信号（駆動パルス）１２＿１〜１２＿ｎそのものが最終的なシリアル電気信号になるのではなく、上記中間ビット信号１２＿１〜１２＿ｎに基づいて最終的なシリアル電気信号Ｓｎｒｚが生成されるので、従来のパラレル／シリアル変換器に比べて、各変換チャネル１０＿１〜１０＿ｎから出力される中間ビット信号１２＿１〜１２＿ｎのパルス波形を最適化する必要性が低くなる。
すなわち、パラレル／シリアル変換器１によれば、上述した、各変換チャネルから出力されたパルスを伝送する伝送線路ＴＬ０の特性インピーダンスと伝送線路ＴＬ０の送信品質とのトレードオフの問題から解放されるので、シリアル電気信号Ｓｎｒｚの高振幅化と信号波形の最適化が容易となる。例えば、出力回路１１の回路構成や回路定数を最適化することによって、高振幅且つ信号波形の優れたシリアル電気信号Ｓｎｒｚを生成することができる。
【００３９】
≪パラレル／シリアル変換器の具体的な構成≫
次に、パラレル／シリアル変換器１の具体的な構成を示す。
図２は、図１に示したパラレル／シリアル変換器１の具体的な構成を示す図である。
【００４０】
図２に示されるように、パラレル／シリアル変換器１は、伝送線路ＴＬ０として、２つの伝送線路ＴＬ１、ＴＬ２を有する。また、パラレル／シリアル変換器１において、各変換チャネル１０＿１〜１０＿ｎは、パラレル電気信号Ｓｐの対応するビットＶｂｉｔ＿１〜Ｖｂｉｔ＿ｎが一方の論理レベル（例えばハイレベル）である場合に、一方の伝送線路ＴＬ１に中間ビット信号１２ｓ＿１〜１２ｓ＿ｎを出力し、パラレル電気信号Ｓｐの対応するビットＶｂｉｔ＿１〜Ｖｂｉｔ＿ｎが他方の論理レベル（例えばローレベル）である場合に、他方の伝送線路ＴＬ２に中間ビット信号１２ｒ＿１〜１２ｒ＿ｎを出力する。
【００４１】
更に、パラレル／シリアル変換器１において、出力回路１１は、伝送線路ＴＬ１から中間ビット１２ｓ＿１〜１２ｓ＿ｎ（総称する場合には、「中間ビット１２ｓ」と表記する。）が入力された場合にシリアル電気信号Ｓｎｒｚを一方の論理レベル（例えばハイレベル）に設定し、伝送線路ＴＬ２から中間ビット１２ｒ＿１〜１２ｒ＿ｎ（総称する場合には、「中間ビット１２ｒ」と表記する。）が入力された場合にシリアル電気信号Ｓｎｒｚを他方の論理レベル（例えばローレベル）に設定する。また、出力回路１１は、中間ビット１２ｓおよび中間ビット１２ｒが入力されていない場合に、設定されているシリアル電気信号Ｓｎｒｚの論理レベルを保持する。
すなわち、出力回路１１は、各変換チャネル１０＿１〜１０＿ｎから出力された中間ビット信号１２ｓ＿１〜１２ｓ＿ｎをセット（ＳＥＴ）パルスとし、中間ビット信号１２ｒ＿１〜１２ｒ＿ｎをリセット（ＲＥＳＥＴ）パルスとして動作することにより、ＮＲＺ方式のシリアル電気信号Ｓｎｒｚを生成する。
【００４２】
上記のようにパラレル／シリアル変換器１を構成することにより、最終的なシリアル電気信号Ｓｎｒｚを、ＮＲＺ方式のディジタル信号として出力することができる。
【００４３】
また、伝送線路ＴＬ０として、ＳＥＴパルスとしての中間ビット信号１２ｓ＿１〜１２ｓ＿ｎを伝送するための伝送線路ＴＬ１と、ＲＥＳＥＴパルスとしての中間ビット信号１２ｒ＿１〜１２ｒ＿ｎを伝送するための伝送線路ＴＬ２を夫々別個に設けることにより、シリアル電気信号Ｓｎｒｚを生成するための基準となる中間ビット信号１２ｓ＿１〜１２ｓ＿ｎ、１２ｒ＿１〜１２ｒ＿ｎに求められるパルス幅の要件を緩和することができる。以下、詳細に説明する。
【００４４】
図３は、中間ビット信号１２ｓ、１２ｒに対するシリアル電気信号Ｓｎｒｚの論理レベルの切り替わりタイミングを示す図である。
同図には、一例として、ＲＥＳＥＴパルスとしての中間ビット信号１２ｒが出力されることによってシリアル電気信号Ｓｎｒｚがハイレベルからローレベルに切り替わった後に、ＳＥＴパルスとしての中間ビット信号１２ｓが出力されることよってシリアル電気信号Ｓｎｒｚがローレベルからハイレベルに切り替わった場合が示されている。
また、上述したように、中間ビット信号１２ｓと中間ビット信号１２ｒとは夫々別個の伝送線路ＴＬ１、ＴＬ２に出力されるが、図３では、説明のために、同じ時間軸上に示している。
また、図３において、実線で示される波形１２ｒ＿ｘは、ＲＥＳＥＴ期間において、１つの変換チャネル１０が出力ビットとして出力すべき理想的な形状の中間ビット信号１２ｒを示している。また、実線で示される波形１２ｓ＿ｘは、ＳＥＴパルス期間において、１つの変換チャネル１０が出力ビットとして出力すべき理想的な形状の中間ビット信号１２ｓを示している。一方、点線で示される波形１２ｒ＿ｙは、立ち下がり時間が遅く、パルス幅が上記ＲＥＳＥＴ期間よりも長い形状の中間ビット信号１２ｒを表している。
【００４５】
図３に示されるように、ＲＥＳＥＴ期間に理想的な形状１２ｒ＿ｘを有するＲＥＳＥＴパルス（中間ビット信号１２ｒ）が出力された後に、ＳＥＴ期間に理想的な形状１２ｓ＿ｘを有するＳＥＴパルス（中間ビット信号１２ｓ）が出力されると、ＳＥＴ期間において、ＳＥＴパルスによってシリアル電気信号Ｓｎｒｚの論理レベルが切り替わる。
一方で、波形１２ｒ＿ｘに示すように、ＲＥＳＥＴパルス（中間ビット信号１２ｒ）が理想的な形状からずれた場合であっても、ＳＥＴ期間においてはＳＥＴパルス（中間ビット信号１２ｓ）の振幅の方がＲＥＳＥＴパルス（波形１２ｒ＿１）の振幅よりも優勢であるため、ＳＥＴ期間においては、ＳＥＴパルスによってシリアル電気信号Ｓｎｒｚの論理レベルが切り替わる。
【００４６】
このように、ＳＥＴパルスとしての中間ビット信号１２ｓとＲＥＳＥＴパルスとしての中間ビット信号１２ｒとを夫々別個の伝送線路ＴＬ１、ＴＬ２に出力することにより、２つのパルスを同一の伝送線路に出力する場合に比べて、中間ビット信号１２ｓ、１２ｒのパルス幅の要件を緩和することができる。
【００４７】
≪パラレル／シリアル変換器１の具体例≫
図２に示したパラレル／シリアル変換器１の具体的な回路構成例を以下に示す。
〈具体例１〉
図４は、本実施の形態に係るパラレル／シリアル変換器の第１の具体例を示す図である。
同図に示されるパラレル／シリアル変換器１Ａにおいて、各伝送線路ＴＬ１、ＴＬ２の両端には、終端抵抗ＲＴが夫々接続されている。各終端抵抗ＲＴの抵抗値は、接続先の伝送線路ＴＬ１、ＴＬ２の特性インピーダンスに合わせて調整されている。
【００４８】
パラレル／シリアル変換器１Ａにおいて、各変換チャネル１０＿１〜１０＿ｎは、ｎビットのパラレル電気信号Ｓｐに含まれる対応するビットの信号Ｖｂｉｔがハイレベルである場合に光パルスが照射されたら、正極性の中間ビット信号１２ｓを伝送線路ＴＬ１に出力し、上記対応するビットの信号Ｖｂｉｔがローレベルである場合に光パルスが照射されたら、負極性の中間ビット信号１２ｒを伝送線路ＴＬ２に出力する。
【００４９】
同図に示されるパラレル／シリアル変換器１Ａにおいて、出力回路１１は、伝送線路ＴＬ１を伝搬する正極性の中間ビット信号１２ｓをＳＥＴパルスとして入力し、伝送線路ＴＬ２を伝搬する負極性の中間ビット信号１２ｒをＲＥＳＥＴパルスとして入力し、シリアル電気信号Ｓｎｒｚを生成する。
以下、変換チャネル１０と出力回路１１の構成について詳細に説明する。
【００５０】
（１）変換チャネル１０
図４に示される変換チャネル１０＿１〜１０＿ｎは、パルス生成回路１００、主要トランジスタＴＲｓ、および主要トランジスタＴＲｒを夫々有している。なお、各変換チャネル１０＿１〜１０＿ｎは同一の構成を有しているため、代表的に、変換チャネル１０＿１について具体的に説明し、その他の変換チャネル１０＿２〜１０＿ｎについては説明および図示を省略する。また、以下の説明では、一例として、第１論理レベルを“ハイレベル”、第２論理レベルを“ローレベル”として説明する。
【００５１】
パルス生成回路１００は、電子回路８から供給されるパラレル電気信号Ｓｐに含まれる対応するビットの信号Ｖｂｉｔが第１論理レベルであるときに光パルスが入射された場合に、光パルスに応じた電気パルスＶｇ１（以下、「駆動信号Ｖｇ１」とも称する。）を生成し、対応するビットの信号Ｖｂｉｔが第２論理レベルであるときに光パルスが入射された場合に、光パルスに応じた電気パルスＶｇ２（以下、「駆動信号Ｖｇ２」とも称する。）を生成する回路である。パルス生成回路１００の具体的な構成については後述する。
【００５２】
主要トランジスタＴＲｓは、ＳＥＴパルスとしての中間ビット信号１２ｓを伝送線路ＴＬ１に出力するためのトランジスタであり、主要トランジスタＴＲｒは、ＲＥＳＥＴパルスとしての中間ビット信号１２ｒを伝送線路ＴＬ２に出力するためのトランジスタである。なお、本明細書では、主要トランジスタＴＲｓ、ＴＲｒを含む、パラレル／シリアル変換器１を構成する全てのトランジスタが、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である場合を一例として説明するが、これに限定されるものではない。
【００５３】
具体的に、主要トランジスタＴＲｓは、第１主電極（例えばドレイン電極）が基準電位（例えばグラウンド電位ＧＮＤ）よりも高い固定電位＋Ｖｅに接続され、第２主電極（例えばソース電極）が伝送線路ＴＬ１に接続され、制御電極としてのゲート電極にパルス生成回路１００によって生成された駆動信号Ｖｇ１が供給される。また、主要トランジスタＴＲｒは、第１主電極（例えばドレイン電極）が伝送線路ＴＬ２に接続され、第２主電極（例えばソース電極）が基準電位よりも低い固定電位−Ｖｅに接続され、制御電極としてのゲート電極にパルス生成回路１００によって生成された駆動信号Ｖｇ２が供給される。
【００５４】
なお、本明細書では、上記基準電位がグラウンド電位ＧＮＤであるとして説明するが、これに限定されるものではない。また、以下の説明では、基準電位を“基準電位ＧＮＤ”と表記する。
【００５５】
ここで、パルス生成回路１００について詳細に説明する。
図４に示されるように、パルス生成回路１００は、光電子回路１０２、電気パルス出力回路１０３、およびインバータ回路１０４を備えている。
【００５６】
光電子回路１０２は、入射された光パルスに応じて電気信号を生成する回路である。例えば、図４に示されるように、光電子回路１０２は、光検出器１１０、抵抗Ｒｉｎ、Ｒｂ１、Ｒｂ２、およびキャパシタＣｉｎを有している。
【００５７】
光検出器１１０は、２つの端子Ｐ１、Ｐ２を有し、入射された光パルスに応じて生成した電気信号を上記端子から出力する素子である。光検出器１１０は、例えば、金属−半導体−金属（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）構造のフォトディテクタ（以下、「ＭＳＭ−ＰＤ」と称する。）である。以下、光検出器１１０をＭＳＭ−ＰＤ１１０と表記する。ＭＳＭ−ＰＤ１１０は、他の回路コンポーネントとの統合が容易なプレーナー構造を有している。
【００５８】
ＭＳＭ−ＰＤ１１０は、光トリガーとなる光パルスが照射されると、ＭＳＭ−ＰＤ１１０の一方の端子Ｐ１から電気パルスを生成し、他方の端子Ｐ２から当該電気パルスと逆の極性の別の電気パルスを生成する。例えば、ＭＳＭ−ＰＤ１１０に光パルスを照射すると、端子Ｐ１から照射された光パルスのパルス幅に応じた正の極性の電気パルスが出力され、端子Ｐ２から照射された光パルスのパルス幅に応じた負の極性の電気パルスが出力される。
【００５９】
抵抗Ｒｂ１と抵抗Ｒｂ２は、直流（ＤＣ）電圧にＭＳＭ−ＰＤ１１０の端子Ｐ１から出力された電気信号を重畳させて出力する回路を構成する。具体的には、抵抗Ｒｂ１と抵抗Ｒｂ２とは、パラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔが印加される信号ラインと基準電位ＧＮＤとの間に直列に接続される。これにより、対応するビットの電圧Ｖｂｉｔと基準電位ＧＮＤとの間の電圧が抵抗Ｒｂ１、Ｒｂ２の抵抗比によって分圧され、その分圧された電圧にＭＳＭ−ＰＤ１１０の端子Ｐ１から出力された電気信号（交流成分）が重畳されて出力される。
【００６０】
入力抵抗Ｒｉｎは、一方の端子が入力バイアス電位Ｖｉｎに接続され、他方の端子がＭＳＭ−ＰＤ１１０の端子Ｐ２に接続されている。入力キャパシタＣｉｎは、一方の端子がＭＳＭ−ＰＤ１１０の端子Ｐ２に接続され、他方の端子がグラウンド電位ＧＮＤに接続されている。
【００６１】
光電子回路１０２において、ＭＳＭ−ＰＤ１１０に十分なエネルギーを持つ光パルス（光トリガー）を照射することにより、ＭＳＭ−ＰＤ１１０で十分な担体が生成され、これが低抵抗として機能する。これにより、入力キャパシタＣｉｎに電荷を蓄積し、抵抗Ｒｂ１、Ｒｂ２を経由してすばやく放電することができる。具体的には、時定数（Ｒｉｎ×Ｃｉｎ）として（Ｒｂ２×Ｃｉｎ）より長い値を設定することにより、キャパシタＣｉｎは短時間で放電し、再充電に比較的長い時間を要する。これにより、パルス幅の狭い電気パルス（ゲートパルス）を生成することができるとともに、光電子回路１０２における回路定数（設計パラメータ）を調整することにより、異なる条件の電気パルスを発生させることができる。更に、これらの設計パラメータを最適化することにより、十分な振幅と適度に狭いパルス幅の電気パルスを繰り返し生成することができる。また、この場合に、回路の最適化のために入力キャパシタＣｉｎを完全に再充電する必要はない。例えば、上述の非特許文献１に示されるように、光電子回路１０２によれば、６４０ｐｓという短い時間の電気パルスを生成できることが実証されている。
【００６２】
電気パルス出力回路１０３は、直流電圧に、ＭＳＭ−ＰＤ１１０の端子Ｐ２から出力された電気信号を重畳させて出力する回路である。出力回路１０３は、例えば、キャパシタＣ１と抵抗Ｒｂ３、Ｒｂ４とから構成されている。キャパシタＣ１は、一端がＭＳＭ−ＰＤ１１０の端子Ｐ２に接続されている。抵抗Ｒｂ３、Ｒｂ４は、パラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔが印加される信号ラインと基準電位ＧＮＤとの間に直列に接続される。また、抵抗Ｒｂ３と抵抗Ｒｂ４とが接続されるノードにはキャパシタＣ１の他端が接続される。これによれば、ＭＳＭ−ＰＤ１１０の端子Ｐ２から出力された負極性の電気信号の交流成分がキャパシタＣ１の容量結合によって検出され、検出された電気信号が、抵抗Ｒｂ３、Ｒｂ４の抵抗比によって分圧された電圧に重畳されて出力される。
【００６３】
インバータ回路１０４は、電気パルス出力回路１０３から出力された電気信号の極性を反転させて主要トランジスタＴＲｒのゲート電極に供給する回路である。図４に示すように、インバータ回路１０４は、例えば、抵抗Ｒｂ５およびトランジスタＴＲ３によって実現することができる。抵抗Ｒｂ５の一端は固定電位Ｖｂ１に接続され、他端はトランジスタＴＲｒのゲート電極に接続される。また、トランジスタＴＲ３のゲート電極は抵抗Ｒｂ３と抵抗Ｒｂ４とが接続されるノードに接続され、トランジスタＴＲ３のソース電極は固定電位Ｖｂ２に接続され、トランジスタＴＲ３のドレイン電極はトランジスタＴＲ２のゲート電極に接続される。これによれば、電気パルス出力回路１０３から出力された負極性の電気信号がインバータ回路１０４によって極性が反転され、正極性の駆動信号Ｖｇ２として主要トランジスタＴＲｒのゲート電極に供給される。
【００６４】
ここで、パルス生成回路１００を構成する各回路素子の設計パラメータは、主要トランジスタＴＲｓ、ＴＲｒがノーマリーオフモードになるように調整されている。すなわち、抵抗Ｒｂ１、Ｒｂ２の大きさ（抵抗値）は、電圧Ｖｂｉｔがハイレベル且つＭＳＭ−ＰＤ１１０から電気パルスが発生している場合に、主要トランジスタＴＲｓがオンし、それ以外の場合に主要トランジスタＴＲｓがオフするように、調整されている。
また、キャパシタＣ１、抵抗Ｒｂ３、Ｒｂ４、Ｒｂ５、および固定電位Ｖｂ１、Ｖｂ２の大きさやトランジスタＴＲ３のトランジスタサイズ等は、電圧Ｖｂｉｔがローレベル且つＭＳＭ−ＰＤ１１０から電気パルスが発生している場合に、主要トランジスタＴＲｒがオンし、それ以外の場合に主要トランジスタＴＲｒがオフするように、調整されている。
【００６５】
（２）出力回路１１
図４に示される出力回路１１は、出力トランジスタＴＲｏ１、ＴＲｏ２、キャパシタＣｏｕｔ、およびバッファ回路１０５を有している。
出力トランジスタＴＲｏ１は、ドレイン電極が基準電位ＧＮＤよりも高い固定電位ＶＨに接続され、ゲート電極に伝送線路ＴＬ１から中間ビット信号１２ｓが入力される。
出力トランジスタＴＲｏ２は、ゲート電極が固定電位ＶＨよりも固定電位Ｖｇａｔｅに接続され、ドレイン電極が出力トランジスタＴＲｏ１のソース電極に接続され、ソース電極に伝送線路ＴＬ２から中間ビット信号１２ｒが入力される。
出力キャパシタＣｏｕｔは、一端が出力トランジスタＴＲｏ１のソース電極に接続され、他端が基準電位ＧＮＤに接続される。
バッファ回路１０５は、出力キャパシタＣｏｕｔの一端の電圧に応じて２値の信号を生成する。
【００６６】
（３）パラレル／シリアル変換器１Ａの動作
パラレル／シリアル変換器１Ａにおいて、先ず、光パルスがＭＳＭ−ＰＤ１１０に照射されると、ＭＳＭ−ＰＤ１１０の端子Ｐ１から例えば正極性の電気パルスが発生するとともに、ＭＳＭ−ＰＤ１１０の端子Ｐ２から例えば負極極性の電気パルスが発生する。
このとき、パラレル／シリアル変換器１Ａに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがハイレベルである場合、正極性の駆動信号Ｖｇ１が主要トランジスタＴＲｓのゲート電極に印加される。これにより、主要トランジスタＴＲｓがオンし、伝送線路ＴＬ１に正極性（電圧＋Ｖｅ）の中間ビット信号１２ｓが出力される。一方、ＭＳＭ−ＰＤ１１０の端子Ｐ２から発生した負極極性の電気パルスは、電気パルス出力回路１０３に入力される。しかしながら、電圧Ｖｂｉｔがハイレベルであり、インバータ回路１０４のトランジスタＴＲ３のゲート電極にはトランジスタＴＲ３がオンするだけの十分なバイアス電圧が印加されているため、電気パルス出力回路１０３に負極性の電気パルスが入力されても、トランジスタＴＲ３はオン状態を維持する。その結果、主要トランジスタＴＲｒはオンせず、伝送線路ＴＬ２には中間ビット信号１２ｒが出力されない。
【００６７】
すなわち、ビットの電圧Ｖｂｉｔがハイレベルである場合に光パルスがＭＳＭ−ＰＤ１１０に照射されると、ＳＥＴパルスとしての中間ビット信号１２ｓが出力回路１１に入力される。この場合、出力回路１１において、出力トランジスタＴＲｏ２がオフしているので、中間ビット信号１２ｓにより出力トランジスタＴＲｏ１がオンし、固定電位Ｖｈから出力トランジスタＴＲｏ１を介してキャパシタＣｏｕｔが充電され、バッファ回路１０５からハイレベルのシリアル電気信号Ｓｎｒｚが出力される。中間ビット信号１２ｓの出力が停止されると、出力トランジスタＴＲｏ１、ＴＲｏ２が共にオフし、キャパシタＣｏｕｔの電荷が保持されるため、シリアル電気信号Ｓｎｒｚはハイレベルを維持する。
【００６８】
一方、パラレル／シリアル変換器１Ａに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがローレベルである場合、正極性の駆動信号Ｖｇ１が主要トランジスタＴＲｓのゲート電極に印加される。しかしながら、電圧Ｖｂｉｔがローレベルであり、主要トランジスタＴＲｓに十分なバイアス電圧が印加されないため、正極性の駆動信号Ｖｇ１がゲート電極に印加されても、主要トランジスタＴＲｓはオンしない。その結果、伝送線路ＴＬ１には中間ビット信号１２ｓが出力されない。一方、ＭＳＭ−ＰＤ１１０の端子Ｐ２から発生した負極極性の電気パルスは、電気パルス出力回路１０３に入力される。このとき、電圧Ｖｂｉｔがローレベルであるため、電気パルス出力回路１０３に負極性の電気パルスが入力されると、インバータ回路１０４のトランジスタＴＲ３がオフする。これにより、主要トランジスタＴＲｒのゲート電極に正極性の駆動信号Ｖｇ２が印加され、主要トランジスタＴＲｒがオンし、伝送線路ＴＬ２に負極性（−Ｖｅ）の中間ビット信号１２ｒが出力される。
【００６９】
すなわち、ビットの電圧Ｖｂｉｔがローレベルである場合に光パルスがＭＳＭ−ＰＤ１１０に照射されると、ＲＥＳＥＴパルスとしての中間ビット信号１２ｒが出力回路１１に入力される。この場合、出力回路１１において、出力トランジスタＴＲｏ１がオフしているので、中間ビット信号１２ｒにより出力トランジスタＴＲｏ２がオンし、キャパシタＣｏｕｔから出力トランジスタＴＲｏ２を介して電荷が引き抜かれる。これにより、バッファ回路１０５からローレベルのシリアル電気信号Ｓｎｒｚが出力される。中間ビット信号１２ｒの出力が停止されると、出力トランジスタＴＲｏ１、ＴＲｏ２が共にオフする。このとき、キャパシタＣｏｕｔは放電しているため、シリアル電気信号Ｓｎｒｚはローレベルを維持する。
【００７０】
以上、本実施の形態に係るパラレル／シリアル変換器１Ａによれば、簡易な回路構成によって、高振幅且つ信号波形の優れたＮＲＺ方式のシリアル電気信号を容易に生成することができる。
【００７１】
〈具体例２〉
上述したように、具体例１に係るパラレル／シリアル変換器１Ａでは、２つの伝送線路ＴＬ１、ＴＬ２を設け、ＳＥＴパルスとなる中間ビット信号１２ｓとＲＥＳＥＴパルスとなる中間ビット信号１２ｒを、夫々別個の伝送線路ＴＬ１、ＴＬ２を介して出力回路１１に入力している。
このように、伝送線路ＴＬ１、ＴＬ２を介してパルスを伝搬させる場合、終端抵抗ＲＴと伝送線路ＴＬ１、ＴＬ２の特性インピーダンスとの間に不一致があると、連続して出力されるパルス（中間ビット信号１２ｓ、１２ｒ）への影響が蓄積し、伝送線路ＴＬ１、ＴＬ２の直流（ＤＣ）レベルが変化するおそれがある。
【００７２】
また、前述の図３に示したように、ＳＥＴ期間およびＲＥＳＥＴ期間にシリアル電気信号Ｓｎｒｚの論理レベルを切り替えるためには、振幅とパルス幅が適切なＳＥＴパルスおよびＲＥＳＥＴパルスが必要となる。例えば、ＳＥＴパルスおよびＲＥＳＥＴパルスの振幅が低い場合には、ＳＥＴパルスおよびＲＥＳＥＴパルスのパルス幅をより短くするとともに、出力回路１１における出力トランジスタ（ＴＲｏ１，ＴＲｏ２）の相互コンダクタンス（ｇｍ）を高くしなければ、シリアル電気信号Ｓｎｒｚの論理レベルを適切に切り替えることができない。また、上記の対策を行ったとしても、ノイズの厳しい条件下では、シリアル電気信号Ｓｎｒｚの論理レベルを適切に切り替えることができず、パラレル／シリアル変換器として正常に動作できないおそれがある。したがって、パラレル／シリアル変換器として正常な動作を保証するためには、ＳＥＴパルスおよびＲＥＳＥＴパルスとなる中間ビット信号１２ｓ、１２ｒの振幅を大きくする必要がある。
【００７３】
具体例２に係るパラレル／シリアル変換器１Ｂは、上記の問題を解決するために、以下に示す構成を有している。
図５は、本実施の形態に係るパラレル／シリアル変換器の第２の具体例を示す図である。なお、図５に示されるパラレル／シリアル変換器１Ｂにおいて、上述した第１の具体例のパラレル／シリアル変換器１Ａと同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００７４】
パラレル／シリアル変換器１Ｂにおいて、主要トランジスタＴＲｓは、第１主電極としてのドレイン電極は端子Ｐｂ１に接続され、第２主電極としてのソース電極が伝送線路ＴＬ１に接続される。また、主要トランジスタＴＲｒは、第１主電極としてのドレイン電極が端子Ｐｂ２に接続され、第２主電極としてのソース電極が伝送線路ＴＬ２に接続される。
【００７５】
ここで、端子Ｐｂ１には電圧Ｖｓｂｉｔが入力される。電圧Ｖｓｂｉｔは、パラレル／シリアル変換器１Ｂに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがハイレベルである場合にハイレベル（例えば、Ｖｓｂｉｔ＝＋Ｖｅ＞ＧＮＤ）となり、電圧Ｖｂｉｔがローレベルである場合にローレベル（例えば、Ｖｓｂｉｔ＝ＧＮＤ）となる電圧である。
【００７６】
また、端子Ｐｂ２には電圧Ｖｒｂｉｔが入力される。電圧Ｖｒｂｉｔは、パラレル／シリアル変換器１Ｂに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがハイレベルである場合にローレベル（例えば、Ｖｒｂｉｔ＝ＧＮＤ）となり、電圧Ｖｂｉｔがローレベルである場合にハイレベル（例えば、Ｖｓｂｉｔ＝＋Ｖｅ）となる電圧である。
【００７７】
パラレル／シリアル変換器１Ｂにおいて、各伝送線路ＴＬ１、ＴＬ２と出力回路１１の入力とは入力回路１３Ａ、１３Ｂを介して容量結合される。また、パラレル／シリアル変換器１Ｂにおいて、各伝送線路ＴＬ１、ＴＬ２に接続される主要トランジスタＴＲｓと主要トランジスタＴＲｒを駆動するための駆動信号（以下、「マスターゲートパルス」と称する。）ＶＧは、マスターゲート回路１０１によって生成される。
以下、入力回路１３Ａ、１３Ｂとマスターゲート回路１０１について詳細に説明する。
【００７８】
（１）入力回路１３Ａ、１３Ｂ
入力回路１３Ａ、１３Ｂは、各伝送線路ＴＬ１、ＴＬ２と出力回路１１とを容量結合するための回路である。
【００７９】
入力回路１３Ａは、例えば、キャパシタＣＰ１、抵抗ＲＰ１、バッファ回路１３０とから構成されている。キャパシタＣＰ１の一端は伝送線路ＴＬ１に接続されている。抵抗ＲＰ１の一端はキャパシタＣＰ１の他端に接続され、抵抗ＲＰ１の他端は、固定電位Ｖｂ３に接続されている。バッファ回路１３０は、キャパシタＣＰ１と抵抗ＲＰ１との接続ノードの電圧に応じた２値の信号を生成する。
例えば、固定電位Ｖｂ３、抵抗ＲＰ１、キャパシタＣＰ１、およびバッファ回路１３０の閾値電圧等の定数は、伝送線路ＴＬ１に中間ビット信号１２ｓが出力されていない場合に、バッファ回路１３０の出力信号（ＳＥＴパルス）がローレベルとなり、伝送線路ＴＬ１に中間ビット信号１２ｓが出力された場合に、バッファ回路１３０の出力信号（ＳＥＴパルス）がハイレベルとなるように、夫々設定されている。
【００８０】
また、入力回路１３Ｂは、例えば、キャパシタＣＰ２、抵抗ＲＰ２、バッファ回路１３１とから構成されている。キャパシタＣＰ２の一端は伝送線路ＴＬ２に接続されている。抵抗ＲＰ２の一端はキャパシタＣＰ２の他端に接続され、抵抗ＲＰ２の他端は、固定電位Ｖｂ４に接続されている。バッファ回路１３１は、キャパシタＣＰ２と抵抗ＲＰ２との接続ノードの電圧に応じた２値の信号を生成する。
例えば、固定電位Ｖｂ４、抵抗ＲＰ２、キャパシタＣＰ２、およびバッファ回路１３１の閾値電圧等の定数は、伝送線路ＴＬ２に中間ビット信号１２ｒが出力されていない場合に、バッファ回路１３１の出力信号（ＲＥＳＥＴパルス）がローレベルとなり、伝送線路ＴＬ２に中間ビット信号１２ｒが出力された場合に、バッファ回路１３１の出力信号（ＲＥＳＥＴパルス）がハイレベルとなるように、夫々設定されている。
【００８１】
（２）マスターゲート回路１０１
中間ビット信号１２ｓ、１２ｒ（パルス）の振幅は、伝送線路ＴＬ１、ＴＬ２の特性インピーダンスと主要トランジスタＴＲｓ、ＴＲｒから出力される電流によって決まる。前述したように、伝送線路ＴＬ１、ＴＬ２の特性インピーダンスの増強は困難であるため、中間ビット信号１２ｓ、１２ｒ（パルス）の振幅を大きくするためには、例えば主要トランジスタＴＲｓ、ＴＲｒのトランジスタサイズを大きくする必要がある。しかしながら、主要トランジスタＴＲｓ、ＴＲｒのトランジスタサイズを大きくすると、主要トランジスタＴＲｓ、ＴＲｒのゲート電極のキャパシタンスが増加するため、生成される中間ビット信号１２ｓ、１２ｒのパルス形状とっても逆効果となる（パルスの立ち上がり波形および立ち下がり波形が緩やかになる）。主要トランジスタＴＲｓ、ＴＲｒから出力される電流を増強する一つの方法は、パルス幅が狭く、且つ振幅の大きいマスターゲートパルスＶＧによって主要トランジスタＴＲｓ、ＴＲｒを駆動することである。
図５に示すマスターゲート回路１０１は、主要トランジスタＴＲｓ、ＴＲｒから出力される電流を増強するための回路であり、パルス幅が狭く、且つ振幅の大きいマスターゲートパルスＶＧを生成する。
【００８２】
具体的に、マスターゲート回路１０１は、トランジスタＴＲ１、ＴＲ２、抵抗ＲＬ、バッファ回路１０６、光電子回路１０７、および駆動回路１０５を有している。
【００８３】
トランジスタＴＲ１は、第１主電極としてのドレイン電極が基準電位ＧＮＤよりも高い固定電位Ｖｈに接続される。トランジスタＴＲ２は、第１主電極としてのドレイン電極がトランジスタＴＲ１のソース電極に接続され、トランジスタＴＲ１の第２主電極としてのソース電極が基準電位ＧＮＤ以下の固定電位Ｖｓｒｃ２に接続される。抵抗ＲＬは、トランジスタＴＲ１のソース電極と基準電位ＧＮＤとの間に接続されている。
【００８４】
バッファ回路１０６は、トランジスタＴＲ１とトランジスタＴＲ２とが接続されるノード（抵抗ＲＬの一端）の電圧に基づいてマスターゲートパルスＶＧを生成する。光電子回路１０７は、入射された光パルスに応じて電気信号を生成する回路である。
【００８５】
駆動回路１０５は、光電子回路１０７によって生成された電気信号に応じて、直列に接続された２つのトランジスタＴＲ１，ＴＲ２を時間差を設けてオンさせる回路である。具体的に、駆動回路１０５は、光電子回路１０２によって電気信号が生成されていない場合に、トランジスタＴＲ１およびトランジスタＴＲ２をオフさせ、光電子回路１０２によって電気信号が生成された場合に、生成された電気信号に基づいてトランジスタＴＲ１およびトランジスタＴＲ２をオンさせる。駆動回路１０５は、トランジスタＴＲ１およびトランジスタＴＲ２をオンさせるとき、トランジスタＴＲ１とトランジスタＴＲ２のオンするタイミングをずらす。すなわち、初めにトランジスタＴＲ１をオンさせてから、次にトランジスタＴＲ２をオンさせる。
【００８６】
より具体的には、駆動回路１０５は、トランジスタＴＲ１を駆動するための駆動信号ＶＥＰ１を生成する第１駆動信号生成回路１０５１と、トランジスタＴＲ２を駆動するための駆動信号ＶＥＰ２を生成する第２駆動信号生成回路１０５２とを備えている。第１駆動信号生成回路１０５１と第２駆動信号生成回路１０５２が、光電子回路１０２から出力された電気パルスに応じて、互いに異なる電圧の駆動信号ＶＥＰ１、ＶＥＰ２を生成することにより、トランジスタＴＲ１とトランジスタＴＲ２のオンするタイミングをずらす。これにより、パルス幅が狭く、且つ振幅の大きいマスターゲートパルスＶＧが生成される。
以下、マスターゲート回路１０１の動作原理について更に詳細に説明する。
【００８７】
図６は、マスターゲート回路１０１の動作原理を説明するための図である。
図６には、図５に示すマスターゲート回路１０１において、トランジスタＴＲ１、ＴＲ２のゲート電極に異なる電圧ＶＥＰ１、ＶＥＰ２を印加した場合に、各トランジスタＴＲ１、ＴＲ２がオンするタイミングと、マスターゲートパルスＶＧが生成されるタイミングが示されている。なお、トランジスタＴＲ１、ＴＲ２のサイズおよび閾値電圧Ｖｔｈは、互いに同一であるとする。
【００８８】
例えば、トランジスタＴＲ１のソース電極を固定電位Ｖｓｒｃ１に接続し、トランジスタＴＲ１のドレイン電極を固定電位Ｖｈに接続し、トランジスタＴＲ１のゲート電極に電圧ＶＥＰ１を印加する。また、トランジスタＴＲ２のソース電極を固定電位Ｖｓｒｃ２に接続し、トランジスタＴＲ２のドレイン電極を固定電位Ｖｈに接続し、トランジスタＴＲ２のゲート電極に電圧ＶＥＰ２を印加する。ここで、Ｖｓｒｃ１＞Ｖｓｒｃ２であり、電圧ＶＥＰ１の直流（ＤＣ）レベルは、電圧ＶＥＰ２のＤＣレベルよりも大きいものとする。
【００８９】
この場合に、図６に示すように、電圧ＶＥＰ１、ＶＥＰ２を夫々、時間に比例して増加させると、最初に、トランジスタＴＲ１のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈを超えた時刻ｔ１においてトランジスタＴＲ１がオンする。このとき、トランジスタＴＲ２はオフしている。これにより、固定電位ＶｈからトランジスタＴＲ１を介して抵抗ＲＬに電流が流れ込み、マスターゲートパルスＶＧが急峻に立ち上がる。
その後、電圧ＶＥＰ１、ＶＥＰ２が更に増加すると、トランジスタＴＲ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈを超えた時刻ｔ２において、トランジスタＴＲ２がオンする。これにより、固定電位ＶｈからトランジスタＴＲ１を介して抵抗ＲＬに電流が流れていた電流は、トランジスタＴＲ２を介して固定電位Ｖｓｒｃ２に流れ込む。すなわち、トランジスタＴＲ１の電流がトランジスタＴＲ２の電流によって相殺される。これにより、マスターゲートパルスＶＧが急峻に立ち下がる。
【００９０】
このように、トランジスタＴＲ１とトランジスタＴＲ２に異なるゲート・ソース間電圧Ｖｇｓを印加して、直列に接続された２つのトランジスタＴＲ１、ＴＲ２がターンオンするタイミングをずらすことにより、パルス幅が狭く、且つ振幅の大きいマスターゲートパルスＶＧを生成することができる。
【００９１】
図７は、マスターゲート回路１０１によって生成される電気パルスと従来のＭＳＭ−ＰＤを用いた光電子回路によって生成される電気パルスとの比較例を示す図である。
同図の（ａ）には、従来のＭＳＭ−ＰＤを用いた光電子回路（例えば、上述の光電子回路１０２）によって生成される電気パルスの波形が示されている。また、同図の（ｂ）には、マスターゲート回路１０１によって生成される電気パルスの波形が示されている。
【００９２】
上述したように、従来のＭＳＭ−ＰＤを用いた光電子回路によって生成される電気パルスは、立ち上がり波形は急峻であるが、立ち下がり波形は比較的緩やかになる。そのため、この電気パルスをトランジスタＴＲ１、ＴＲ２の駆動信号として利用する場合、図７の（ａ）に示されるように、トランジスタＴＲ１、ＴＲ２を駆動するのに有効な振幅Ｖｗ０が小さくなるとともに、パルス幅Ｔｐ０が広がってしまう。
【００９３】
これに対し、マスターゲート回路１０１によって生成されるマスターゲートパルスＶＧは、図７の（ｂ）に示されるように、立ち上がり波形および立ち下がり波形がとともに急峻となるので、従来のＭＳＭ−ＰＤを用いた光電子回路によるゲートパルスに比べて、有効な振幅Ｖｗ１を大きく取ることができ、且つパルス幅Ｔｐ１を狭くすることができる。
【００９４】
このように、マスターゲート回路１０１によれば、パルス幅が狭く、且つ振幅の大きいマスターゲートパルスＶＧを生成することができる。特に、図６に示すようにトランジスタＴＲ１とトランジスタＴＲ２のゲート電圧を相違させることにより、Ｖｓｒｃ１＞Ｖｓｒｃ２とすることができるので、トランジスタＴＲ２のソース電極の電圧（Ｖｓｒｃ２）を、抵抗ＲＬの一端の電圧（Ｖｓｒｃ１）よりも小さくすることができ、マスターゲートパルスＶＧの立ち下がりを十分に早めることができる。また、一般的に電圧ＶＥＰ２のＤＣレベルと固定電位Ｖｓｒｃ２との間のＤＣ電位差が等しければ、電圧ＶＥＰ２と固定電位Ｖｓｒｃ２の値を変えても遅延時間ΔＴは変わらないので、固定電位Ｖｓｒｃ２の値を自由に設定することができる。
【００９５】
次に、マスターゲート回路１０１の具体的な回路構成例を示す。
図８は、本実施の形態に係るパラレル／シリアル変換器の第２の具体例におけるマスターゲート回路の回路構成を示す図である。同図には、図５に示したパラレル／シリアル変換器１Ｂにおけるマスターゲート回路１０１の具体的な回路構成例が示されている。
なお、図８には、マスターゲート回路１０１の具体例として、トランジスタＴＲ１のゲート電極に駆動信号ＶＥＰ１を供給し、トランジスタＴＲ２のソース電極に駆動信号ＶＥＰ２を供給することによって、直列に接続された２つのトランジスタＴＲ１，ＴＲ２を時間差を設けてオンさせる回路構成を示すが、この回路構成の基本的な動作原理は、前述の図５および図６で説明した２つのトランジスタＴＲ１、ＴＲ２のゲート電極に駆動信号ＶＥＰ１、ＶＥＰ２を夫々供給する回路構成と同様である。
【００９６】
図８に示されるように、マスターゲート回路１０１における光電子回路１０７は、上述した光電子回路１０２と同様に、抵抗Ｒｉｎ，Ｒｂ１，Ｒｂ２，キャパシタＣｉｎ，およびＭＳＭ−ＰＤ１１０から構成されている。具体的に、光電子回路１０７は、抵抗Ｒｂ１の一端の接続先が固定電位Ｖｂ０である点において光電子回路１０２と相違し、その他の点においては光電子回路１０２と同様である。光電子回路１０７は、光パルスがＭＳＭ−ＰＤ１１０に照射されると、ＭＳＭ−ＰＤ１１０の端子Ｐ１から例えば正極性の電気パルスを抵抗Ｒｂ１、Ｒｂ２によって固定電位Ｖｂ０を分圧した直流電圧に重畳させて出力するとともに、ＭＳＭ−ＰＤ１１０の端子Ｐ２から例えば負極性の電気パルスを出力する。
【００９７】
また、マスターゲート回路１０１における駆動回路１０５は、トランジスタＴＲ４、ＴＲ５、キャパシタＣ１、および抵抗Ｒｂ６、Ｒｂ７、Ｒｂ８を含む。
トランジスタＴＲ４と抵抗Ｒｂ６は、上述した第１駆動信号生成回路１０５１を構成する。具体的には、トランジスタＴＲ４と抵抗Ｒｂ６は、ＭＳＭ−ＰＤ１１０の端子Ｐ１から出力された正極性の電気信号を、極性を変えずにトランジスタＴＲ１のゲート電極に印加するバッファ回路として機能する。トランジスタＴＲ４は、ドレイン電極が固定電位Ｖｂ５に接続され、ソース電極がトランジスタＴＲ１のゲート電極に接続される。抵抗Ｒｂ６の一端はトランジスタＴＲ４のソース電極に接続され、抵抗Ｒｂ６の他端は固定電位Ｖｂ６に接続される。
【００９８】
キャパシタＣ１、抵抗Ｒｂ７、Ｒｂ８、およびトランジスタＴＲ５は、上述した第２駆動信号生成回路１０５２を構成する。
具体的には、キャパシタＣ１の一端は、ＭＳＭ−ＰＤ１１０の端子Ｐ２に接続される。抵抗Ｒｂ７の一端はキャパシタＣ１の他端に接続され、抵抗Ｒｂ７の他端は固定電位Ｖｂ７に接続される。
また、トランジスタＴＲ５と抵抗Ｒｂ８は、ＭＳＭ−ＰＤ１１０の端子Ｐ２からキャパシタＣ１を介して出力された負極性の電気信号を、極性を変えずにトランジスタＴＲ２のソース電極に印加するバッファ回路として機能する。トランジスタＴＲ５は、ドレイン電極が固定電位Ｖｂ８に接続され、ソース電極がトランジスタＴＲ２のソース電極に接続される。抵抗Ｒｂ８の一端はトランジスタＴＲ５のソース電極に接続され、抵抗Ｒｂ８の他端は固定電位Ｖｂ９に接続される。また、トランジスタＴＲ２のゲート電極は固定電位Ｖｂ１０に接続されている。
【００９９】
また、図８に示されるように、マスターゲート回路１０１におけるバッファ回路１０６は、トランジスタＴＲ６および抵抗Ｒｂ９を含む。トランジスタＴＲ６は、ドレイン電極が固定電位Ｖｂ１１に接続され、ソース電極が主要トランジスタＴＲｓ、ＴＲｒのゲート電極に接続される。抵抗Ｒｂ９の一端は、トランジスタＴＲ６のソース電極に接続され、抵抗Ｒｂ９の他端は固定電位Ｖｂ１２に接続される。
【０１００】
図８に示すマスターゲート回路１０１において、光電子回路１０２におけるＭＳＭ−ＰＤ１１０の端子Ｐ１から出力された正極性の電気信号は、トランジスタＴＲ４および抵抗Ｒｂ６から成るバッファ回路を介して、駆動信号ＶＥＰ１としてトランジスタＴＲ１のゲート電極に供給される。一方、光電子回路１０２におけるＭＳＭ−ＰＤ１１０の端子Ｐ２から出力された負極性の電気信号は、キャパシタＣ１を介してトランジスタＴＲ５および抵抗Ｒｂ８から成るバッファ回路に入力され、当該バッファ回路から駆動信号ＶＥＰ２としてトランジスタＴＲ２のソース電極に供給される。
【０１０１】
この場合に、固定電位Ｖｂ５、Ｖｂ６、Ｖｂ０、抵抗Ｒｂ１、Ｒｂ２、Ｒｂ６、およびトランジスタＴＲ４の定数は、光電子回路１０７に光パルスが照射されていないときに、トランジスタＴＲ１がオフし、光電子回路１０７に光パルスが照射されたときに、トランジスタＴＲ１がトランジスタＴＲ２よりも先にオンするように設定されている。
【０１０２】
また、固定電位Ｖｂ５、Ｖｂ８、Ｖｂ９、抵抗Ｒｂ７、Ｒｂ８、およびトランジスタＴＲ５の定数は、光電子回路１０７に光パルスが照射されていないときに、トランジスタＴＲ２がオフし、光電子回路１０７に光パルスが照射されたときに、トランジスタＴＲ２がトランジスタＴＲ１よりも後にオンするように設定されている。また、トランジスタＴＲ２がオンしたときの駆動信号ＶＥＰ２のＤＣレベルは、固定電圧Ｖｓｒｃ１よりも小さくなるように設定されている。
【０１０３】
図８に示すマスターゲート回路１０１によれば、トランジスタＴＲ１がターンオンするタイミングとトランジスタＴＲ２がターンオンするタイミングをずらすことができるので、パルス幅が狭く、且つ有効な振幅が大きいマスターゲートパルスＶＧを容易に生成することができる。
【０１０４】
なお、図８に示すマスターゲート回路１０１回路では、トランジスタＴＲ２がオンした場合に、トランジスタＴＲ２から抵抗Ｒｂ８を介して電流が流れるため、パルス幅の狭いマスターゲートパルスＶＧを生成するには、抵抗Ｒｂ８の抵抗値をより小さくする必要がある。
【０１０５】
（３）パラレル／シリアル変換器１Ｂの動作
ここで、図８に示すパラレル／シリアル変換器１Ｂの全体の動作について説明する。
パラレル／シリアル変換器１Ｂおいて、先ず、光パルスがＭＳＭ−ＰＤ１１０に照射されると、上述したようにマスターゲートパルスＶＧが生成され、主要トランジスタＴＲｓ、ＴＲｒの夫々のゲート電極に供給される。これにより、主要トランジスタＴＲｓ、ＴＲｒが夫々オンする。
【０１０６】
パラレル／シリアル変換器１Ｂに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがハイレベルである場合、電圧Ｖｓｂｉｔはハイレベル（例えば＋Ｖｅ）となるので、主要トランジスタＴＲｓがオンすることにより、電圧Ｖｓｂｉｔから主要トランジスタＴＲｓを介して伝送線路ＴＬ１に電流が流れ、伝送線路ＴＬ１に正極性（電圧＋Ｖｅ）の中間ビット信号１２ｓが出力される。一方、電圧Ｖｒｂｉｔはローレベル（例えばＧＮＤ）となるので、主要トランジスタＴＲｒがオンしても、伝送線路ＴＬ２に中間ビット信号１２ｒは出力されない。
【０１０７】
すなわち、ビットの電圧Ｖｂｉｔがハイレベルである場合に光パルスがＭＳＭ−ＰＤ１１０に照射されると、ＳＥＴパルスとしての中間ビット信号１２ｓが伝送線路ＴＬ１および入力回路１３Ａを介して、出力回路１１に入力される。これにより、出力回路１１はハイレベルのシリアル電気信号Ｓｎｒｚを出力する。中間ビット信号１２ｓの出力が停止された後は、出力回路１１は、ＲＥＳＥＴパルス（中間ビット信号１２ｒ）が印加されるまで、シリアル電気信号Ｓｎｒｚがハイレベルである状態を維持する。
【０１０８】
一方、パラレル／シリアル変換器１Ｂに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがローレベルである場合、電圧Ｖｒｂｉｔはローレベル（例えばＧＮＤ）となるので、主要トランジスタＴＲｓがオンしても、伝送線路ＴＬ１に中間ビット信号１２ｓは出力されない。一方、電圧Ｖｒｂｉｔはハイレベル（例えば＋Ｖｅ）となるので、主要トランジスタＴＲｒがオンすると、電圧Ｖｒｂｉｔから主要トランジスタＴＲｒを介して伝送線路ＴＬ２に電流が流れ、伝送線路ＴＬ２に正極性（電圧＋Ｖｅ）の中間ビット信号１２ｒが出力される。
【０１０９】
すなわち、ビットの電圧Ｖｂｉｔがローレベルである場合に光パルスがＭＳＭ−ＰＤ１１０に照射されると、ＲＥＳＥＴパルスとしての中間ビット信号１２ｒが、伝送線路ＴＬ２および入力回路１３Ｂを介して、出力回路１１に入力される。これにより、出力回路１１はローレベルのシリアル電気信号Ｓｎｒｚを出力する。中間ビット信号１２ｒの出力が停止された後は、出力回路１１は、ＳＥＴパルス（中間ビット信号１２ｓ）が印加されるまで、シリアル電気信号Ｓｎｒｚがローレベルである状態を維持する。
【０１１０】
以上、本実施の形態に係るパラレル／シリアル変換器１Ｂによれば、高振幅且つ信号波形の優れたＮＲＺ方式のシリアル電気信号を容易に生成することができる。
【０１１１】
また、パラレル／シリアル変換器１Ｂによれば、キャパシタＣＰ１、ＣＰ２によって、伝送線路ＴＬ１、ＴＬ２と出力回路１１の入力（ＳＥＴ入力端子およびＲＥＳＥＴ入力端子）とを容量結合させるので、伝送線路ＴＬ１、ＴＬ２の直流（ＤＣ）レベルの変化によるＳＥＴパルスおよびＲＥＳＥＴパルスへの影響を防ぐことができる。
【０１１２】
また、パラレル／シリアル変換器１Ｂによれば、マスターゲート回路１０１によって中間ビット信号１２ｓ、１２ｒの振幅を大きくすることができるので、出力回路１１に入力するＳＥＴパルスおよびＲＥＳＥＴパルスとして必要なパルス幅の制限を緩和することができ、出力トランジスタの相互コンダクタンスを適切な値に設定することができる。また、ノイズの厳しい条件下でもパラレル／シリアル変換器として正常な動作が期待できる。
【０１１３】
〈具体例３〉
図９は、本実施の形態に係るパラレル／シリアル変換器の第３の具体例を示す図である。
パラレル／シリアル変換器１Ｃは、端子Ｐｂｉｔを有し、その端子ＰＯに入力された電圧Ｖｂｉｔを主要トランジスタＴＲｓのドレイン電極に入力するとともに、端子Ｐｂｉｔに入力された電圧Ｖｂｉｔを反転した電圧を主要トランジスタＴＲｒのドレイン電極に入力する点において、上述した第２の具体例としてのパラレル／シリアル変換器１Ｂと相違し、その他の点はパラレル／シリアル変換器１Ｂと同様である。なお、図９に示されるパラレル／シリアル変換器１Ｃにおいて、上述した第２の具体例としてのパラレル／シリアル変換器１Ｂと同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【０１１４】
具体的に、パラレル／シリアル変換器１Ｃは、パラレル／シリアル変換器１Ｃに入力されたパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔを入力する端子Ｐｂｉｔと、インバータ回路１０９とを更に有する。
【０１１５】
主要トランジスタＴＲｓは、ドレイン電極が端子Ｐｂｉｔに接続され、ソース電極が伝送線路ＴＬ１に接続される。インバータ回路１０９の入力は、端子Ｐｂｉｔに接続される。また、主要トランジスタＴＲｒは、ドレイン電極がインバータ回路１０９の出力に接続され、ソース電極が伝送線路ＴＬ２に接続される。
【０１１６】
これによれば、上述した第２の具体例のパラレル／シリアル変換器１Ｂと同様に、パラレル／シリアル変換器１Ｃに入力されるパラレル電気信号Ｓｐの対応するビットの電圧Ｖｂｉｔがハイレベルである場合に、主要トランジスタＴＲｓのドレイン電極にハイレベルの電圧（例えば＋Ｖｅ＞ＧＮＤ）を印加し、主要トランジスタＴＲｒのドレイン電極にローレベルの電圧（例えばＧＮＤ）を印加することができる。また、電圧Ｖｂｉｔがローレベルである場合に、主要トランジスタＴＲｓのドレイン電極にローレベル（例えばＧＮＤ）の電圧を印加し、主要トランジスタＴＲｒのドレイン電極にハイレベルの電圧（例えば＋Ｖｅ）を印加することができる。
【０１１７】
以上、本実施の形態に係るパラレル／シリアル変換器１Ｃによれば、パラレル／シリアル変換器１Ｂと同様に、高振幅且つ信号波形の優れたＮＲＺ方式のシリアル電気信号を容易に生成することができる。
【０１１８】
〈具体例４〉
図１０は、本実施の形態に係るパラレル／シリアル変換器の第４の具体例を示す図である。なお、図１０に示されるパラレル／シリアル変換器１Ｄにおいて、上述したパラレル／シリアル変換器１Ａ〜１Ｃと同様の構成要素には同一の符号を付し、その詳細な説明を省略する。また、図１０では、パラレル／シリアル変換器１Ｄのうち、１つの変換チャネル１０＿１のみを図示し、その他の変換チャネル１０＿２〜１０＿ｎは図示を省略している。
【０１１９】
図１０に示されるパラレル／シリアル変換器１Ｄは、一つの光パルスに基づいて２つのマスターゲートパルスＶＧ１、ＶＧ２を生成するマスターゲート回路２００を備える点において、上述した第３の具体例としてのパラレル／シリアル変換器１Ｃと相違し、その他の点はパラレル／シリアル変換器１Ｃと同様である。
【０１２０】
具体的に、パラレル／シリアル変換器１Ｄにおけるマスターゲート回路２００は、主要トランジスタＴＲｓを駆動するためのトランジスタＴＲ１、トランジスタＴＲ２、および抵抗ＲＬ１と、主要トランジスタＴＲｒを駆動するためのトランジスタＴＲ３、トランジスタＴＲ４、および抵抗ＲＬ２を有している。また、マスターゲート回路４は、光電子回路１０７および駆動回路１０８を有している。駆動回路１０８は、光電子回路１０７によって生成された一組（正極性および負極性）の電気信号に基づいて、トランジスタＴＲ１およびトランジスタＴＲ３を駆動するための駆動信号ＶＥＰ１と、トランジスタＴＲ２を駆動するための駆動信号ＶＥＰ２と、トランジスタＴＲ４を駆動するための駆動信号ＶＥＰ４を夫々生成する。
【０１２１】
より具体的には、トランジスタＴＲ１は、ドレイン電極が固定電位Ｖｈに接続される。トランジスタＴＲ２は、ゲート電極に固定電位Ｖｂ１０が接続され、ドレイン電極がトランジスタＴＲ１のソース電極に接続され、ソース電極が後述する抵抗Ｒ８を介して固定電位Ｖｂ９（≦ＧＮＤ）に接続される。抵抗ＲＬ１は、トランジスタＴＲ１のソース電極と基準電位ＧＮＤ（＝Ｖｓｒｃ１）との間に接続される。
【０１２２】
また、トランジスタＴＲ３は、ドレイン電極が固定電位Ｖｈに接続される。トランジスタＴＲ４は、ゲート電極に固定電位Ｖｂ１０が接続され、ドレイン電極がトランジスタＴＲ３のソース電極に接続され、ソース電極が後述する抵抗Ｒ９を介して固定電位Ｖｂ９に接続される。抵抗ＲＬ２は、トランジスタＴＲ３のソース電極と基準電位ＧＮＤ（＝Ｖｓｒｃ１）との間に接続される。
【０１２３】
駆動回路１０８は、上述の駆動回路１０５と同様に、トランジスタＴＲ４および抵抗Ｒｂ６から成るバッファ回路と、トランジスタＴＲ５および抵抗Ｒｂ８から成るバッファ回路と、キャパシタＣ１および抵抗Ｒｂ７から成る電気パルス出力回路とを有している。
【０１２４】
トランジスタＴＲ４は、ドレイン電極が固定電位Ｖｂ５に接続され、ソース電極がトランジスタＴＲ１のゲート電極およびトランジスタＴＲ３のゲート電極に接続され、ゲート電極が抵抗Ｒｂ１と抵抗Ｒｂ２が接続されるノードに接続されている。抵抗Ｒｂ６は、一端がトランジスタＴＲ４のソース電極に接続され、他端が固定電位Ｖｂ７に接続されている。
【０１２５】
トランジスタＴＲ５は、ドレイン電極が固定電位Ｖｂ８に接続され、ソース電極がトランジスタＴＲ２のソース電極に接続され、ゲート電極がキャパシタＣ１と抵抗Ｒｂ７が接続されるノードに接続されている。抵抗Ｒｂ８は、一端がトランジスタＴＲ５のソース電極に接続され、他端が固定電位Ｖｂ９に接続されている。
【０１２６】
更に、駆動回路１０８は、トランジスタＴＲ７および抵抗Ｒｂ９から成るバッファ回路を有している。トランジスタＴＲ７は、ドレイン電極が固定電位Ｖｂ８に接続され、ソース電極がトランジスタＴＲ４のソース電極に接続されている。また、トランジスタＴＲ７のゲート電極は、キャパシタＣ１と抵抗Ｒｂ７が接続されるノードに接続されている。抵抗Ｒｂ９は、一端がトランジスタＴＲ４のソース電極に接続され、他端が固定電位Ｖｂ９に接続されている。
【０１２７】
この場合に、固定電位Ｖｂ５、Ｖｂ６、Ｖｂ０、抵抗Ｒｂ１、Ｒｂ２、Ｒｂ６、およびトランジスタＴＲ４の定数は、光電子回路１０７に光パルスが照射されていないときに、トランジスタＴＲ１Ａ、ＴＲ１Ｂがオフし、光電子回路１０７に光パルスが照射されたときに、トランジスタＴＲ１Ａ、ＴＲ１ＢがトランジスタＴＲ２Ａ、２Ｂよりも先にオンするように設定されている。
【０１２８】
また、固定電位Ｖｂ７、Ｖｂ８、Ｖｂ９、抵抗Ｒｂ７、Ｒｂ８、Ｒｂ９およびトランジスタＴＲ５、ＴＲ７の定数は、光電子回路１０７に光パルスが照射されていないときに、トランジスタＴＲ２Ａ、ＴＲ２Ｂがオフし、光電子回路１０７に光パルスが照射されたときに、トランジスタＴＲ２Ａ、ＴＲ２ＢがトランジスタＴＲ１Ａ、ＴＲ１Ｂよりも後にオンするように設定されている。また、トランジスタＴＲ２Ａ、ＴＲ２Ｂがオンしたときの駆動信号ＶＥＰ２、ＶＥＰ４のＤＣレベルは、固定電圧Ｖｓｒｃ１（＝ＧＮＤ）よりも小さくなるように設定されている。
【０１２９】
図１０に示すマスターゲート回路２００において、光パルスが光電子回路１０７に照射されると、駆動信号ＶＥＰ１がトランジスタＴＲ１Ａ、ＴＲ１Ｂのゲート電極に夫々供給され、トランジスタＴＲ１Ａ、ＴＲ１Ｂが夫々オンする。その後、駆動信号ＶＥＰ２がトランジスタＴＲ２Ａ、ＴＲ２Ｂのソース電極に夫々供給され、トランジスタＴＲ２Ａ、ＴＲ２Ｂが夫々オンする。すなわち、光パルスが光電子回路１０７に照射することにより、トランジスタＴＲ１ＡがオンしてからトランジスタＴＲ１２Ａがオンすることにより、パルス幅が狭く且つ振幅の大きなマスターゲートパルスＶＧ１が生成されるとともに、トランジスタＴＲ１ＢがオンしてからトランジスタＴＲ１２Ｂがオンすることにより、パルス幅が狭く且つ振幅の大きなマスターゲートパルスＶＧ２が生成される。
【０１３０】
以上、本実施の形態に係るパラレル／シリアル変換器１Ｄによれば、２つの主要トランジスタＴＲｓ、ＴＲｒを駆動するための駆動信号を別個に生成することができる。これにより、主要トランジスタＴＲｓと主要トランジスタＴＲｒのゲート電極を共通に接続する場合に比べて、主要トランジスタＴＲｓ、ＴＲｒの夫々のゲート電極を介して発生する中間ビット信号１２ｓと中間ビット信号１２ｒとの間でクロストークを防止することができる。
【０１３１】
また、直列に接続された２つのトランジスタＴＲ１Ａ、ＴＲ２Ａ（ＴＲ１Ｂ、ＴＲ２Ｂ）に接続される主要トランジスタが一つとなり、負荷容量（主要トランジスタＴＲｓ、ＴＲｒのゲート容量）が半減するので、よりパルス幅が狭く、且つより振幅が大きいマスターゲートパルスＶＧ１、ＶＧ２を生成することができる。
【０１３２】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３３】
例えば、上記具体例４において、駆動回路１０８として、上記具体例３で示した駆動回路１０５をベースとした回路を例示したが（図１０参照）、これに限られない。例えば、図１０において、トランジスタＴＲ５、抵抗Ｒｂ８、トランジスタＴＲ７、および抵抗Ｒｂ９の代わりに、ＭＳＭ−ＰＤ１１０の端子Ｐ２から出力された電気信号を入力するインバータ回路を２つ設ける。更に、トランジスタＴＲ２Ａ、ＴＲ２Ｂのソース電極を固定電位Ｖｓｒｃ２（＜Ｖｓｒｃ１）に接続するとともに、上記２つのインバータ回路から出力された信号をトランジスタＴＲ２Ａ、ＴＲ２Ｂのゲート電極に夫々供給する。これによれば、上記具体例４と同様の効果が得られる。
【符号の説明】
【０１３４】
５００…光通信システム、１，１Ａ，１Ｂ，１Ｃ，１Ｄ…パラレル／シリアル変換器、８…電子回路、Ｓｐ…パラレル電気信号、Ｖｂｉｔ＿１〜Ｖｂｉｔ＿ｎ，Ｖｂｉｔ…パラレル電気信号Ｓｐの各ビット，ＴＬ０，ＴＬ１，ＴＬ２…伝送線路、１０＿１〜１０＿ｎ，１０…変換チャネル、１１…出力回路、１２，１２ｓ＿１〜１２ｓ＿ｎ，１２ｓ，１２ｒ＿１〜１２ｒ＿ｎ，１２ｒ…中間ビット信号、Ｓｎｒｚ…シリアル電気信号、１００…パルス生成回路、１０１，２００…マスターゲート回路、１０２，１０７…光電子回路、１０３…電気パルス出力回路、１０４，１０９…インバータ回路、１０５，１０８…駆動回路、１０５１…第１駆動信号生成回路，１０５２…第２駆動信号生成回路、１０６，１１１…バッファ回路、ＴＲｓ，ＴＲｒ…主要トランジスタ、ＴＲ１〜ＴＲ７，ＴＲ１Ａ，ＴＲ１Ｂ，ＴＲ２Ａ，ＴＲ２Ｂ…トランジスタ、ＴＲｏ１，ＴＲｏ２…出力トランジスタ、Ｖｇ１，Ｖｇ２…駆動信号、Ｃ１，Ｃｏｕｔ，ＣＰ１，ＣＰ２…キャパシタ、ＲＬ，ＲＬ１，ＲＬ２，Ｒｂ１〜Ｒｂ８…抵抗、Ｒｉｎ…入力抵抗、Ｃｉｎ…入力キャパシタ、１１０…ＭＳＭ−ＰＤ、Ｐ１，Ｐ２…ＭＳＭ−ＰＤの端子、ＶＥＰ１，ＶＥＰ２，ＶＥＰ４…駆動信号，ＶＧ，ＶＧ１，ＶＧ２…マスターゲートパルス、ＶＨ，Ｖｈ，Ｖｓｒｃ１，Ｖｓｒｃ２，Ｖｂ１〜Ｖｂ１２…固定電位、ＧＮＤ…基準電位（グラウンド電位）。
【要約】
【課題】高振幅且つ波形の優れたシリアル電気信号を生成することができるパラレル／シリアル変換器を提供する。
【解決手段】本発明に係るパラレル／シリアル変換器（１、１Ａ〜１Ｄ）は、ｎ（ｎは２以上の整数）ビットのパラレル電気信号をシリアル電気信号に変換するパラレル／シリアル変換器であって、ｎビットのパラレル信号の各ビット（Ｖｂｉｔ＿１〜Ｖｂｉｔ＿ｎ）に対応して設けられ、入射された光パルスに応じて、対応するビットの論理レベルに応じた中間ビット信号（１２＿１〜１２＿ｎ）を生成するｎ個の変換チャネル（１０＿１〜１０＿ｎ）と、夫々の変換チャネルによって生成された中間ビット信号が供給される伝送線路（ＴＬ０）と、伝送線路を介して順次入力された中間ビット信号に基づいて、シリアル電気信号（Ｓｎｒｚ）を生成して出力する出力回路（１１）とを有する。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１１】
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