(57)【特許請求の範囲】
【請求項１】
バイアス回路であって、
信号電流を受け取るために入力信号の第１の部分（ＩＮＭ）を受け取る第１の静電容量を有する第１のキャパシタと、
一対のカスコード接続トランジスタであって、前記第１のキャパシタが前記カスコード接続トランジスタ間のノードに結合され、前記一対のカスコード接続トランジスタの第１のカスコード接続トランジスタが第１のバイアス電圧を受け取り、前記一対のカスコード接続トランジスタの第２のカスコード接続トランジスタが第２のバイアス電圧を受け取る、前記一対のカスコード接続トランジスタと、
を有する、前記バイアス回路、
第２の静電容量を有するスイッチド・キャパシタ回路、及び
前記バイアス回路及び前記スイッチド・キャパシタ回路に結合されるソースフォロワバッファであって、前記ソースフォロワバッファが、前記第２のバイアス電圧を受け取り、前記入力信号の第２の部分（ＩＮＰ）を受け取り、前記ソースフォロワバッファが第３の静電容量を有する第２のキャパシタを含み、第１の静電容量の組み合わされた前記第２及び第３の静電容量に対する比が少なくとも１以上であり、前記ソースフォロワバッファが前記信号電流をミラーする、前記ソースフォロワバッファ、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記ソースフォロワバッファが、各々が前記バイアス回路に結合され、各々が前記入力信号の前記第２の部分（ＩＮＰ）を受け取る、複数のソースフォロワバッファを更に含む、装置。
【請求項３】
請求項１に記載の装置であって、
前記第１のカスコード接続トランジスタが、そのゲートで前記第１のバイアス電圧を受け取る第１のＮＭＯＳトランジスタを更に含み、前記第２のカスコード接続トランジスタが、そのドレインで前記第１のＮＭＯＳトランジスタのソースに及びそのゲートで前記第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタであり、前記第１のキャパシタが前記第２のＮＭＯＳトランジスタのドレインに結合される、装置。
【請求項４】
請求項３に記載の装置であって、
前記バイアス回路が、前記第１のＮＭＯＳトランジスタのドレインに結合される電流源を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記ソースフォロワバッファが、
そのゲートで前記入力信号の前記第２の部分（ＩＮＰ）を受け取り、そのソースで前記第２のキャパシタに結合される第３のＮＭＯＳトランジスタ、及び
そのゲートで前記第２のＮＭＯＳトランジスタのゲートに結合され、そのドレインで前記第３のＮＭＯＳトランジスタのソースに結合される第４のＮＭＯＳトランジスタ、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記第３のＮＭＯＳトランジスタのボディが前記第２のキャパシタに結合される、装置。
【請求項７】
請求項６に記載の装置であって、
前記比が１０：１である、装置。
【請求項８】
請求項１に記載の装置であって、
前記スイッチド・キャパシタ回路がサンプルアンドホールド（Ｓ／Ｈ）回路である、装置。
【請求項９】
バイアス回路であって、
信号電流を受け取るために入力信号の第１の部分（ＩＮＭ）を受け取る第１の静電容量を有する第１のキャパシタと、
一対のカスコード接続トランジスタであって、前記第１のキャパシタが、前記カスコード接続トランジスタ間のノードに結合され、前記一対のカスコード接続トランジスタの第１のカスコード接続トランジスタが第１のバイアス電圧を受け取り、前記一対のカスコード接続トランジスタの第２のカスコード接続トランジスタが第２のバイアス電圧を受け取る、前記一対のカスコード接続トランジスタと、
を有する、前記バイアス回路、
前記第２のバイアス電圧を受け取るために前記バイアス回路に結合され、前記入力信号の第２の部分（ＩＮＰ）を受け取るソースフォロワバッファであって、第２の静電容量を有する第２のキャパシタを含み、前記信号電流をミラーする、前記ソースフォロワバッファ、
第３の静電容量を有する前記ソースフォロワバッファに結合されるＳ／Ｈ回路であって、第１の静電容量の組み合わされた前記第２及び第３の静電容量に対する比が少なくとも１以上である、前記Ｓ／Ｈ回路、
前記Ｓ／Ｈ回路に結合されるアナログ・デジタル・コンバータ（ＡＤＣ）パイプライン、及び
前記Ｓ／Ｈ回路及び前記ＡＤＣパイプラインに結合されるクロック回路、
を含む、装置。
【請求項１０】
請求項９に記載の装置であって、
前記ソースフォロワバッファが、各々が前記バイアス回路に結合され、各々が前記入力信号の前記第２の部分（ＩＮＰ）を受け取る複数のソースフォロワバッファを更に含み、前記Ｓ／Ｈ回路が、各々が前記ソースフォロワバッファの少なくとも１つに結合される複数のＳ／Ｈ回路を更に含み、前記ＡＤＣパイプラインが、各々が前記Ｓ／Ｈ回路の少なくとも１つに結合される複数のＡＤＣパイプラインを更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記装置が、各ＡＤＣパイプラインに結合されるマルチプレクサを更に含む、装置。
【請求項１２】
請求項９に記載の装置であって、
前記第１のカスコード接続トランジスタが、そのゲートで前記第１のバイアス電圧を受け取る第１のＮＭＯＳトランジスタを更に含み、前記第２のカスコード接続トランジスタが、そのドレインで前記第１のＮＭＯＳトランジスタのソースに及びそのゲートで前記第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタであり、前記第１のキャパシタが前記第２のＮＭＯＳトランジスタのドレインに結合される、装置。
【請求項１３】
請求項１２に記載の装置であって、
前記バイアス回路が、前記第１のＮＭＯＳトランジスタのドレインに結合される電流源を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記ソースフォロワバッファが、
そのゲートで前記入力信号の前記第２の部分（ＩＮＰ）を受け取り、そのソースで前記第２のキャパシタに結合される第３のＮＭＯＳトランジスタ、及び
そのゲートで前記第２のＮＭＯＳトランジスタのゲートに結合され、そのドレインで前記第３のＮＭＯＳトランジスタのソースに結合される第４のＮＭＯＳトランジスタ、
を更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記第３のＮＭＯＳトランジスタのボディが前記第２のキャパシタに結合される、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記比が１０：１である、装置。
【請求項１７】
バイアス回路であって、
電流源と、
そのドレインで前記電流源に結合され、そのゲートでバイアス電圧を受け取る第１のＮＭＯＳトランジスタと、
そのドレインで前記第１のＮＭＯＳトランジスタのソースに結合され、そのゲートで前記第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタと、
信号電流を受け取るために入力信号の第１の部分（ＩＮＭ）を受け取り、前記第２のＮＭＯＳトランジスタのドレインに結合される第１の静電容量を有する第１のキャパシタと、
を有する、前記バイアス回路、
複数のソースフォロワバッファであって、各ソースフォロワバッファが、
そのゲートで前記入力信号の第２の部分（ＩＮＰ）を受け取る第３のＮＭＯＳトランジスタと、
そのドレインで前記第３のＮＭＯＳトランジスタのソースに結合され、そのゲートで前記第２のＮＭＯＳトランジスタのゲートに結合される第４のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳキャパシタのソースに結合される第２の静電容量を有する第２のキャパシタと、
を含む、前記複数のソースフォロワバッファ、
複数のＳ／Ｈ回路であって、各Ｓ／Ｈ回路が、その第３のＮＭＯＳトランジスタのソースで前記ソースフォロワバッファの少なくとも１つに結合され、各Ｓ／Ｈ回路が第３の静電容量を有し、前記第１の静電容量の、各Ｓ／Ｈ回路及びその対応するソースフォロワバッファにおける組み合わされた前記第２及び第３の静電容量に対する比が少なくとも１以上であり、前記ソースフォロワバッファが前記信号電流をミラーする、前記複数のＳ／Ｈ回路、
各ＡＤＣパイプラインが前記Ｓ／Ｈ回路の少なくとも１つに結合される、複数のＡＤＣパイプライン、
各ＡＤＣパイプラインに結合されるマルチプレクサ、及び
各Ｓ／Ｈ回路及び各ＡＤＣパイプラインに結合されるクロック回路、
を含む、装置。
【請求項１８】
請求項１７に記載の装置であって、
前記第３のＮＭＯＳトランジスタのボディが前記第２のキャパシタに結合される、装置。
【請求項１９】
請求項１８に記載の装置であって、
前記比が各々１０：１である、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、全般的にバッファに関し、更に特定して言えば、入力静電容量負荷が低減されたソースフォロワバッファに関連する。
【背景技術】
【０００２】
図１を参照すると、参照符号１００はアナログ・デジタル・コンバータ（ＡＤＣ）のための従来の入力回路を全般的に示す。回路１００は、同時継続中の米国特許出願番号１２／１９９，８０４に全般的に説明されており、これはあらゆる目的のため参照としてここに組み込む。図示するように、回路１００は全体として、送信媒体（インダクタＬ１で表わす）、バッファ１０２、及びサンプルアンドホールド（Ｓ／Ｈ）回路１０４を含む。バッファ１０２は、全体として、ＮＭＯＳトランジスタＱ１（これはインダクタＬ１に結合される）、カスコード接続ＮＭＯＳトランジスタＱ２及びＱ３（これらは、それぞれのゲートでバイアス電圧ＮＣＡＳ及びＮＢＩＡＳを受け取る）、及びキャパシタＣ１を含む。Ｓ／Ｈ回路１０２は全般的に（説明を簡潔にするため）、レジスタＲＳ、サンプリングスイッチＳＳ、及びサンプリングキャパシタＣＳとして表される。
【０００３】
多くの従来のバッファでは、トランジスタＱ１（これは一般的にソースフォロワである）を駆動する「オフチップ」ドライバは、スイッチング負荷（これらはＳ／Ｈ回路１０４の利用と共に存在する）ではなく継続的時間負荷を駆動する（和らげる）ことができる。この構成において、キャパシタＣ１（これは、一般的にキャパシタＣＳと同じ寸法である）は、（トランジスタＱ２を用いて）負荷のための信号電流を供給し、ソースフォロワ（トランジスタＱ１）は一般的にスイッチング負荷（Ｓ／Ｈ回路１０４）のための電圧を定めることができる。キャパシタＣ１は、それが「オフチップ」ドライバに負荷をかけるため、を小さく保つことが望ましい。これはトランジスタＱ１も信号電流の一部を提供し得ることを意味し得る。小さなキャパシタＣ１の制約が加えられたこの構成は、スイッチング負荷を駆動することができない点で問題となり得るのみならず、更に、多数のＳ／Ｈ回路を駆動するため多くのバッファを用いる、インターリーブされたＡＤＣに用いられるとき、インターリーブされたＡＤＣのスプリアスフリーダイナミックレンジ（ＳＦＤＲ）に著しくかつ悪い影響を与える恐れがある。従って、性能が改善された回路が求められている。
【０００４】
幾つかの他の従来の回路は、米国特許番号第４，６３４，９９３号、米国特許番号第５，７６４，１７５号、米国特許番号第５，８７２，４６９号、米国特許番号第６，２５５，８６５号、米国特許番号第７，３８５，４２７号、米国特許公開番号２００９０２０６８８５、及びＰＣＴ公開番号ＷＯ０７／０９３４７５に記載されている。
【発明の概要】
【０００５】
従って、本発明の例示の一実施例は或る装置を提供する。この装置は、入力信号の第１の部分を受け取る第１の静電容量を有する第１のキャパシタと、一対のカスコード接続トランジスタであって、第１のキャパシタがカスコード接続トランジスタ間のノードに結合され、カスコード接続トランジスタ対の第１のカスコード接続トランジスタが第１のバイアス電圧を受け取り、カスコード接続トランジスタ対の第２のカスコード接続トランジスタが第２のバイアス電圧を受け取る、カスコード接続トランジスタ対とを有するバイアス回路、第２の静電容量を有するスイッチド・キャパシタ回路、及びバイアス回路及びスイッチド・キャパシタ回路に結合されるソースフォロワバッファであって、ソースフォロワバッファが、第２のバイアス電圧を受け取り、入力信号の第２の部分を受け取り、ソースフォロワバッファが、第３の静電容量を有する第２のキャパシタを含み、第１の静電容量に対する組み合わされた第２及び第３の静電容量の比が少なくとも１である、ソースフォロワバッファを含む。
【０００６】
本発明の例示の一実施例に従って、ソースフォロワバッファが、各々がバイアス回路に結合され、各々が入力信号の第２の部分を受け取る複数のソースフォロワバッファを更に含む。
【０００７】
本発明の例示の一実施例に従って、第１のカスコード接続トランジスタが、そのゲートで第１のバイアス電圧を受け取る第１のＮＭＯＳトランジスタを更に含み、第２のカスコード接続トランジスタが、そのドレインで第１のＮＭＯＳトランジスタのソースに及びそのゲートで第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタであり、第１のキャパシタが第２のＮＭＯＳトランジスタのドレインに結合される。
【０００８】
本発明の例示の一実施例に従って、バイアス回路が、第１のＮＭＯＳトランジスタのドレインに結合される電流源を更に含む。
【０００９】
本発明の例示の一実施例に従って、ソースフォロワバッファが、そのゲートで入力信号の第２の部分を受け取り、そのソースで第２のキャパシタに結合される第３のＮＭＯＳトランジスタ、及びそのゲートで第２のＮＭＯＳトランジスタのゲートに結合され、そのドレインで第３のＮＭＯＳトランジスタのソースに結合される第４のＮＭＯＳトランジスタを更に含む。
【００１０】
本発明の例示の一実施例に従って、第３のＮＭＯＳトランジスタの本体（ボディ）が第２のキャパシタに結合される。
【００１１】
本発明の例示の一実施例に従って、前記比が１０：１である。
【００１２】
本発明の例示の一実施例に従って、スイッチド・キャパシタ回路がサンプルアンドホールド（Ｓ／Ｈ）回路である。
【００１３】
本発明の例示の一実施例に従って、或る装置が提供される。この装置は、入力信号の第１の部分を受け取る第１の静電容量を有する第１のキャパシタと、一対のカスコード接続トランジスタであって、第１のキャパシタがカスコード接続トランジスタ間のノードに結合され、カスコード接続トランジスタ対の第１のカスコード接続トランジスタが第１のバイアス電圧を受け取り、カスコード接続トランジスタ対の第２のカスコード接続トランジスタが第２のバイアス電圧を受け取る、カスコード接続トランジスタ対とを有するバイアス回路、第２のバイアス電圧を受け取り、入力信号の第２の部分を受け取るようにバイアス回路に結合されるソースフォロワバッファであって、第２の静電容量を有する第２のキャパシタを含むソースフォロワバッファ、第３の静電容量を有するソースフォロワバッファに結合されるＳ／Ｈ回路であって、第１の静電容量に対する組み合わされた第２及び第３の静電容量の比が少なくとも１であるＳ／Ｈ回路、Ｓ／Ｈ回路に結合されるアナログ・デジタル・コンバータ（ＡＤＣ）パイプライン、及びＳ／Ｈ回路及びＡＤＣパイプラインに結合されるクロック回路を含む。
【００１４】
本発明の例示の一実施例に従って、ソースフォロワバッファが、各々がバイアス回路に結合され、各々が入力信号の第２の部分を受け取る複数のソースフォロワバッファを更に含み、Ｓ／Ｈ回路が、各々がソースフォロワバッファの少なくとも１つに結合される複数のＳ／Ｈ回路を更に含み、ＡＤＣパイプラインが、各々がＳ／Ｈ回路の少なくとも１つに結合される複数のＡＤＣパイプラインを更に含む。
【００１５】
本発明の例示の一実施例に従って、この装置が、各ＡＤＣパイプラインに結合されるマルチプレクサを更に含む。
【００１６】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、電流源と、そのドレインで電流源に結合され、そのゲートでバイアス電圧を受け取る第１のＮＭＯＳトランジスタと、そのドレインで第１のＮＭＯＳトランジスタのソースに結合され、そのゲートで第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタと、入力信号の第１の部分を受け取り、第２のＮＭＯＳトランジスタのドレインに結合される第１の静電容量を有する第１のキャパシタとを有するバイアス回路、複数のソースフォロワバッファであって、各ソースフォロワバッファが、そのゲートで入力信号の第２の部分を受け取る第３のＮＭＯＳトランジスタと、そのドレインで第３のＮＭＯＳトランジスタのソースに結合され、そのゲートで第２のＮＭＯＳトランジスタのゲートに結合される第４のＮＭＯＳトランジスタと、第３のＮＭＯＳキャパシタのソースに結合される第２の静電容量を有する第２のキャパシタとを含む、複数のソースフォロワバッファ、複数のＳ／Ｈ回路であって、各Ｓ／Ｈ回路が、その第３のＮＭＯＳトランジスタのソースでソースフォロワバッファの少なくとも１つに結合され、各Ｓ／Ｈ回路が第３の静電容量を有し、各Ｓ／Ｈ回路及びその対応するソースフォロワバッファの、第１の静電容量に対する組み合わされた第２及び第３の静電容量の比が少なくとも１である、複数のＳ／Ｈ回路、各ＡＤＣパイプラインがＳ／Ｈ回路の少なくとも１つに結合される複数のＡＤＣパイプライン、各ＡＤＣパイプラインに結合されるマルチプレクサ、及び各Ｓ／Ｈ回路及び各ＡＤＣパイプラインに結合されるクロック回路を含む。
【００１７】
本発明の例示の一実施例に従って、第３のＮＭＯＳトランジスタの本体が第２のキャパシタに結合される。
【００１８】
例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【００１９】
【図１】図１は、ＡＤＣのための従来の入力回路の回路図である。
【００２０】
【図２】図２は、本発明の例示の一実施例に従ったインターリーブされたＡＤＣのブロック図である。
【００２１】
【図３】図３は、図２のＡＤＣの一部の回路図である。
【発明を実施するための形態】
【００２２】
図２は、本発明の例示の一実施例に従った、インターリーブされたアナログ・デジタル・コンバータ（ＡＤＣ）２００を図示する。オペレーションにおいて、アナログ入力信号ＡＩＮが、バッファ２０２−１〜２０２−ｎ（これらは各々バイアス回路２１２に結合される）に供給される。各バッファ２０２−１〜２０２−ｎからの出力は、対応するサンプルアンドホールド（Ｓ／Ｈ）回路２０４−１〜２０４−ｎに結合され、入力信号ＡＩＮがサンプリングされかつ変換のため対応するＡＤＣパイプライン２０６−１〜２０６−ｎに供給され得るようにする。Ｓ／Ｈ回路２０４−１〜２０４−ｎ及びＡＤＣパイプライン２０６−１〜２０６−ｎに結合されるクロック回路２１０が、入力信号ＡＩＮをサンプリングし、それをデジタル信号に変換するため、タイミング信号を供給する。ＡＤＣパイプライン２０６−１〜２０６−ｎからのインターリーブされたデジタル出力信号は、その後、マルチプレクサ（又はｍｕｘ）２０８により多重化されて、デジタル出力信号ＤＯＵＴを生成する。
【００２３】
図３は、バイアス回路２１２、バッファ２０２−１及び２０２−２、及びＳ／Ｈ回路２０４−１及び２０４−２の更に詳細な図を提供する。簡潔にするため、２つのＡＤＣパイプラインに対する入力回路が示されている。また、簡潔にするため、Ｓ／Ｈ回路２０４−１及び２０４−２は、レジスタＲ１及びＲ２、サンプリングスイッチＳＳ１及びＳＳ２、及びサンプリングキャパシタＣＳ１及びＣＳ２で表す。バイアス回路２１２は、一般的にキャパシタＣＩＮ、ＮＭＯＳトランジスタＱ８及びＱ９、及び電流源３０２を含む。バッファ２０２−１は、一般的にＮＭＯＳトランジスタＱ４及びＱ５、及びキャパシタＣＢ１を含み、バッファ２０２−２は、一般的にＮＭＯＳトランジスタＱ６及びＱ７、及びキャパシタＣＢ２を含む。
【００２４】
オペレーションにおいて、入力信号ＡＩＮの一部（ＩＮＰ及びＩＮＭ）が、バイアス回路２１２及びバッファ２０２−１及び２０２−２に供給されて、入力信号ＡＩＮがＳ／Ｈ回路２０４−１及び２０４−２によりサンプリングされ得るようにする。電流源３０２は、ＮＭＯＳトランジスタ（これはそのゲートでバイアス電圧ＮＣＡＳを受け取る）のドレインに電流を供給し、ＮＭＯＳトランジスタＱ９のゲートにバイアス電圧ＮＢＩＡＳＰを供給する。カスコード接続ＮＭＯＳトランジスタＱ８及びＱ９間のノードにキャパシタＣＩＮを介して部分ＩＮＭが供給される。これにより、接地からトランジスタＱ９及びキャパシタＣＩＮを介して信号電流が流れ得る。この信号電流は、キャパシタＣＢ１及びＣＢ２に供給され得るように、ＮＭＯＳトランジスタＱ５及びＱ７の各々によりミラーされる。また、部分ＩＮＰが、（各々ソースフォロワとして動作し）一般的に信号電流は供給しないＮＭＯＳトランジスタＱ４及びＱ６のゲートに供給される。そのため、この入力回路は、改善された線形性を備えてＳ／Ｈ回路２０４−１及び２０４−２に電圧及び電流を供給することができる。
【００２５】
キャパシタＣＩＮ、ＣＢ１、ＣＢ２、ＣＳ１、及びＣＳ２の静電容量も全般的にスケーリングされる。典型的にキャパシタＣＢ１及びＣＳ１及びキャパシタＣＢ２及びＣＳ２の各々の組み合わされた静電容量は、キャパシタＣＩＮ（これは補償キャパシタとして動作する）の静電容量と少なくとも同じであるかそれより小さい。例えば、キャパシタＣＢ１及びＣＳ１の組み合わされた静電容量とキャパシタＣＩＮの静電容量との比は１：１０であり得る。キャパシタＣＩＮは、他の従来の回路より非線形性の源を全般的になくすように、非常に低いインピーダンスノード（これは小さな非線形電圧を有する）に結合されることにも注意されたい。また、入力を介する信号電流が低減され、これは、高速で制約要件となり得る電磁干渉を低減するのにも役立つ。
【００２６】
例示の実施例の文脈で説明したような特徴又は工程のすべて又はその幾つかを有する例示の実施例の文脈で説明した１つ又はそれ以上の特徴又は工程の異なる組み合わせを有する実施例も、本明細書に包含されることも意図している。当業者であれば、他の多くの実施例及び変形も特許請求の範囲に包含されることが理解されるであろう。
【図１】
0005911434.tif 000002
【図２】
0005911434.tif 000003
【図３】
0005911434.tif 000004