(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）デバイスが形成された多数の半導体チップを準備する工程；
（ｂ）前記多数の半導体チップの各々と電気的に接続された外部端子を形成することにより、多数の前記半導体装置を組立てる工程；
（ｃ）多数のソケットを表面上に有するバーンインボードを準備する工程；
（ｄ）前記多数のソケットの各々に、前記多数の半導体装置の各々をセットした状態で、前記多数の半導体装置に対して、バーンイン処理を実施する工程、
ここで、
前記多数のソケットの各々は、以下を有し：
（ｙ１）裏面の外周の各辺の中央部に設けられた枠状突出部；
（ｙ２）前記裏面の各コーナ部に設けられ、前記枠状突出部と同程度に突出したコーナ支持部、
前記バーンインボードは、以下を有し：
（ｘ１）内部信号配線層、表側最表層電源−接地配線層および裏側最表層電源−接地配線層を有する有機系多層配線基板；
（ｘ２）前記有機系多層配線基板の表面の前記多数のソケットが設置されていない部分のほぼ全域を覆い、前記表側最表層電源−接地配線層に属する表側電源−接地配線；
（ｘ３）裏側最表層電源−接地配線層に属する裏側電源−接地配線；
（ｘ４）前記有機系多層配線基板の前記表面を覆う前記表側電源−接地配線上に形成されたソルダレジスト膜；
（ｘ５）前記表側電源−接地配線のほぼ全域に敷き詰められ、かつ前記ソルダレジスト膜が充填された微細開口；
（ｘ６）平面視において、前記枠状突出部と重なるように前記有機系多層配線基板の前記表面に形成された配線、
各コーナ支持部の下部の前記有機系多層配線基板の前記表面には、前記表側電源−接地配線と前記ソルダレジスト膜が設けられている。
【請求項２】
請求項１に記載の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源−接地配線にも、前記微細開口が敷き詰められている。
【請求項３】
請求項１に記載の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源−接地配線には、前記微細開口が設けられていない。
【請求項４】
請求項１に記載の半導体装置の製造方法において、前記多数の半導体装置の各々は、樹脂封止型半導体装置であり、前記外部端子は、リードである。
【請求項５】
請求項４に記載の半導体装置の製造方法において、前記バーンイン処理の処理温度は、摂氏１２５度前後の温度である。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記表側電源−接地配線は、電源配線および接地配線の一方であり、前記裏側電源−接地配線は、前記電源配線および前記接地配線の他方である。
【請求項７】
請求項６に記載の半導体装置の製造方法において、前記バーンイン処理は、各ソケットのコンタクト電極が、各半導体装置の前記外部端子とコンタクトした状態で実施される。
【請求項８】
請求項２に記載の半導体装置の製造方法において、前記多数のソケットの各々の前記枠状突出部の外部に近接する部分の前記有機系多層配線基板の前記表面には、前記表側電源−接地配線が設けられていない。
【請求項９】
請求項４に記載の半導体装置の製造方法において、前記表側電源−接地配線の開口率は、１５％以上、３５％以下である。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、前記表側電源−接地配線は、前記接地配線である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法における信頼性改善技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平６−１７４７８６号公報（特許文献１）には、テスト制御回路部において、格子状の導体パターンを有するバーンインボードが開示されている。
【０００３】
日本特開平１０−２４２６０８号公報（特許文献２）には、４層配線のバーンインボードにおいて、内部２層に電源層および接地層に当たる敷き詰め導体パターンが開示されている。
【０００４】
日本特開２００４−１７２６４７号公報（特許文献３）または、これに対応する米国特許第７０１５０６９号公報（特許文献４）には、ＦＢＧＡ（Ｆｉｎｅ  Ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）を製造するための配線基板の補強パターンとして、メッシュ状の導体パターンが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１７４７８６号公報
【特許文献２】特開平１０−２４２６０８号公報
【特許文献３】特開２００４−１７２６４７号公報
【特許文献４】米国特許第７０１５０６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
完成した半導体装置（半導体パッケージ）のエージング処理の一つとして、高温環境下で被処理デバイスに電流および電圧を印加するバーンイン工程がある。このバーンイン工程では、半導体装置が収納されるソケットが配線基板に設置されたバーンインボードを用いる。バーンイン工程においては、被テスト素子に、電圧・電流を印加しながら、高温等の環境的ストレス（場合によっては、定格以上の電気的ストレス）を加えることにより、潜在的な初期不良を顕在化することを主な目的としている。従って、バーンインボードには、ソケット内の複数の端子と電気的に接続された複数の信号用配線が形成されている。なお、バーンイン工程は、一般に長時間を要するので、その間を利用して、一般の電気的テスト（ウエハプローブテスト、パッケージテスト等）の一定の項目を実施することがあり、これをテストバーンインという。
【０００７】
本願発明者は、バーンインボードの電源電位あるいは基準電位の強化、ならびに、雑音の低減を図るために、信号配線をできるだけ、バーンインボードに形成された複数の配線層のうちの内層に配線し、最表層に電源電位用または基準電位用の配線を敷き詰め導体パターン（広域配線、ベタ状導体パターンまたは塗りつぶし導体パターン）として設けることを検討した。
【０００８】
しかし、金属からなる配線（ベタ状配線パターン）と、配線を保護するためにこの配線上に形成される絶縁性の保護膜（絶縁膜またはソルダーレジスト膜）との密着性は低いため、熱サイクル（たとえば高温−常温）を繰り返すことで、この保護膜が剥離することが明らかとなった。
【０００９】
なお、保護膜が剥離すると、異物となって飛散するだけでなく、ソケット内にこの飛散した異物が付着すると、被検査デバイスの電気検査工程（パッケージテストまたはバーンインにおけるモニタ）において不良判定となるおそれがある。また、バーンイン処理が適切に行えない恐れもある。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、製造工程途中における半導体装置にバーンイン処理を施すに当たり、バーンインボードの本体を構成する有機系多層配線基板の表面と裏面の内、少なくともソケットが設置されている部分の周辺のほぼ全域を微細開口が敷き詰められた電源−接地配線を設けるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、製造工程途中における半導体装置にバーンイン処理を施すに当たり、バーンインボードの本体を構成する有機系多層配線基板の表面と裏面の内、少なくともソケットが設置されている部分の周辺のほぼ全域を微細開口が敷き詰められた電源−接地配線を設けているので、有機系多層配線基板上のソルダレジストの剥離が低減される。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体装置の製造方法における製造プロセスのアウトラインを示すプロセスブロックフロー図である。
【図２】本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（ウエハプロセス完了時点）の半導体ウエハの外観を示すウエハ斜視図である。
【図３】本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（リードフレーム準備工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。
【図４】本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（ダイボンディング工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。
【図５】本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（ワイヤボンディング工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。
【図６】本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（樹脂封止工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。
【図７】本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（パッケージング工程完了時点）のパッケージ等の外観を示すパッケージ等の斜視図である。
【図８】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明するためのバーンインボードの上面図である。
【図９】図８のＡ−Ａ’断面の模式断面図である。
【図１０】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明するためのバーンインボードの下面図である。
【図１１】図８の単位ソケット周辺領域３５の拡大上面図である。
【図１２】図１０の単位ソケット周辺領域３５の拡大下面図である。
【図１３】図１１の上部外枠周辺切り出し領域Ｒ１の拡大上面図である。
【図１４】図１３のＢ−Ｂ’断面の模式断面図である。
【図１５】図１３のＣ−Ｃ’断面の模式断面図である。
【図１６】図１３のＤ−Ｄ’断面の模式断面図である。
【図１７】図１３のＥ−Ｅ’断面の模式断面図である。
【図１８】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明するためのソケットの模式上面図である。
【図１９】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明するためのソケットの模式下面図である。
【図２０】図１８のＸ−Ｘ’断面の模式断面図である。
【図２１】図１８のＰ−Ｐ’断面の模式断面図である。
【図２２】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等を説明するためのバーンイン装置の斜視図である。
【図２３】図２２のバーンイン装置の扉を開いたときの模式正面図である。
【図２４】図２３のバーンイン装置の内部の状況を見るための側面模式透視図である。
【図２５】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理のソケットへの被検査デバイスのセット（装填）途中の様子を説明するための図２０に対応するソケット等の模式断面図である。
【図２６】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理の実行中のソケットと被検査デバイスの関係を示すための図２０に対応するソケット等の模式断面図である。
【図２７】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例を説明するための図１１に対応する図８の単位ソケット周辺領域３５の拡大上面図である。
【図２８】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例（スリット状微細開口直交格子レイアウト）を説明するための表面電源−接地配線（裏面電源−接地配線）の微細開口平面レイアウト図である。
【図２９】本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例（ドット状微細開口千鳥レイアウト）を説明するための表面電源−接地配線（裏面電源−接地配線）の微細開口平面レイアウト図である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１９】
１．以下の工程を含む半導体装置の製造方法：
（ａ）デバイスが形成された多数の半導体チップを準備する工程；
（ｂ）前記多数の半導体チップの各々と電気的に接続された外部端子を形成することにより、多数の前記半導体装置を組立てる工程；
（ｃ）多数のソケットを表面上に有するバーンインボードを準備する工程；
（ｄ）前記多数のソケットの各々に、前記多数の半導体装置の各々をセットした状態で、前記多数の半導体装置に対して、バーンイン処理を実施する工程、
ここで、前記バーンインボードは、前記の外に以下を有する：
（ｘ１）内部信号配線層、表側最表層電源−接地配線層および裏側最表層電源−接地配線層を有する有機系多層配線基板；
（ｘ２）前記有機系多層配線基板の裏面のほぼ全域を覆い前記裏側最表層電源−接地配線層に属する裏側電源−接地配線；
（ｘ３）前記有機系多層配線基板の表面の前記多数のソケットが設置されていない部分のほぼ全域を覆い、前記表側最表層電源−接地配線層に属する表側電源−接地配線；
（ｘ４）前記有機系多層配線基板の前記表面および前記裏面のほぼ全域を覆うソルダレジスト膜；
（ｘ５）前記表側電源−接地配線および前記裏側電源−接地配線のほぼ全域に敷き詰められた微細開口。
【００２０】
２．前記項１の半導体装置の製造方法において、前記多数のソケットの各々は、以下を有する：
（ｙ１）裏面に外周の各辺の中央部に設けられた枠状突出部；
（ｙ２）前記裏面の各コーナ部に設けられ、前記枠状突出部と同程度に突出したコーナ支持部。
【００２１】
３．前記項２の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面には、前記表側電源−接地配線が設けられている。
【００２２】
４．前記項３の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源−接地配線にも、前記微細開口が敷き詰められている。
【００２３】
５．前記項３の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源−接地配線には、前記微細開口が設けられていない。
【００２４】
６．前記項１から５のいずれか一つの半導体装置の製造方法において、前記多数の半導体装置の各々は、樹脂封止型半導体装置であり、前記外部端子は、リードである。
【００２５】
７．前記項１から６のいずれか一つの半導体装置の製造方法において、前記バーンイン処理の処理温度は、摂氏１２５度前後の温度である。
【００２６】
８．前記項１から７のいずれか一つの半導体装置の製造方法において、前記表側電源−接地配線は、電源配線および接地配線の一方であり、前記裏側電源−接地配線は、前記電源配線および前記接地配線の他方である。
【００２７】
９．前記項１から８のいずれか一つの半導体装置の製造方法において、前記バーンイン処理は、各ソケットのコンタクト電極が、各半導体装置の前記外部端子とコンタクトした状態で実施される。
【００２８】
１０．前記項２から５のいずれか一つの半導体装置の製造方法において、前記多数のソケットの各々の前記枠状突出部の外部に近接する部分の前記有機系多層配線基板の前記表面には、前記表側電源−接地配線が設けられていない。
【００２９】
１１．請求項１から１０のいずれか一つの半導体装置の製造方法において、前記表側電源−接地配線および前記裏側電源−接地配線の開口率は、１５％以上、３５％以下である。
【００３０】
１２．請求項１から１１のいずれか一つの半導体装置の製造方法において、前記表側電源−接地配線は、接地配線である。
【００３１】
１３．以下の工程を含む半導体装置の製造方法：
（ａ）デバイスが形成された多数の半導体チップを準備する工程；
（ｂ）前記多数の半導体チップの各々と電気的に接続された外部端子を形成することにより、多数の前記半導体装置を組立てる工程；
（ｃ）多数のソケットを表面上に有するバーンインボードを準備する工程；
（ｄ）前記多数のソケットの各々に、前記多数の半導体装置の各々をセットした状態で、前記多数の半導体装置に対して、バーンイン処理を実施する工程、
ここで、前記バーンインボードは、前記の外に以下を有する：
（ｘ１）内部信号配線層、表側最表層電源−接地配線層および裏側最表層電源−接地配線層を有する有機系多層配線基板；
（ｘ２）前記有機系多層配線基板の表面の前記多数のソケットが設置されていない部分のほぼ全域を覆い、前記表側最表層電源−接地配線層に属する表側電源−接地配線；
（ｘ３）前記有機系多層配線基板の前記表面のほぼ全域を覆うソルダレジスト膜；
（ｘ４）前記表側電源−接地配線のほぼ全域に敷き詰められた微細開口。
【００３２】
１４．請求項１３の半導体装置の製造方法において、前記多数のソケットの各々は、以下を有する：
（ｙ１）裏面に外周の各辺の中央部に設けられた枠状突出部；
（ｙ２）前記裏面の各コーナ部に設けられ、前記枠状突出部と同程度に突出したコーナ支持部。
【００３３】
１５．請求項１４の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面には、前記表側電源−接地配線が設けられている。
【００３４】
１６．請求項１５の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源−接地配線にも、前記微細開口が敷き詰められている。
【００３５】
１７．請求項１５の半導体装置の製造方法において、各コーナ支持部の下部の前記有機系多層配線基板の前記表面の前記表側電源−接地配線には、前記微細開口が設けられていない。
【００３６】
１８．請求項１３から１７のいずれか一つの半導体装置の製造方法において、前記多数の半導体装置の各々は、樹脂封止型半導体装置であり、前記外部端子は、リードである。
【００３７】
１９．請求項１３から１８のいずれか一つの半導体装置の製造方法において、前記表側電源−接地配線の開口率は、１５％以上、３５％以下である。
【００３８】
２０．請求項１３から１９のいずれか一つの半導体装置の製造方法において、前記表側電源−接地配線は、接地配線である。
【００３９】
２１．前記項１３から２０のいずれか一つの半導体装置の製造方法において、前記バーンイン処理の処理温度は、摂氏１２５度前後の温度である。
【００４０】
２２．前記項１３から２１のいずれか一つの半導体装置の製造方法において、前記バーンイン処理は、各ソケットのコンタクト電極が、各半導体装置の前記外部端子とコンタクトした状態で実施される。
【００４１】
２３．前記項１４から２２のいずれか一つの半導体装置の製造方法において、前記多数のソケットの各々の前記枠状突出部の外部に近接する部分の前記有機系多層配線基板の前記表面には、前記表側電源−接地配線が設けられていない。
【００４２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４３】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。これを具体的に例示するとすれば、樹脂封止等の封止がなされ、リードおよび単数又は複数の半導体チップを含む樹脂封止型デバイスが典型的なものであるが、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）ＷＬＰ型デバイス、（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）型デバイス、フリップチップ用のベアチップ（Ｂａｒｅ  Ｃｈｉｐ）等のようにバンプ電極が搭載されたものもある。
【００４４】
ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００４５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００４６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４８】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４９】
６．本願に於いて、「バーンイン処理」、「バーンインテスト」、「バーンイン」等というときは、ほぼ老化処理（Ａｇｉｎｇ  Ｔｒｅａｔｍｅｎｔ）と同じ意味で使用する。すなわち、被検査デバイスに各種のストレスを印加しながら比較的長時間（たとえば、数時間程度）、動作させて、個体の時間軸を将来へシフトさせる処理である。各種のストレスとは、たとえば高温環境（たとえば、摂氏１２５度前後の室温より高い温度）、低温環境（たとえば、摂氏マイナス４０度前後）、高湿度環境、通常よりも高い電圧又は電流等である。
【００５０】
これによって、潜在的な初期故障が顕在化（加速効果）し、この顕在化された被検査デバイスは、バーンイン処理中のモニタや、その後に行われる最終テスト（パッケージテスト、選別テスト）等に於いて、不良と判断され、排除される。また、バーンイン処理の時間を利用して、他の検査の特定項目を実施することがあるが、このような処理を特にテストバーンインと呼ぶ。なお、実質的には、テストバーンインは、バーンイン処理中のモニタの一部ということもできる。
【００５１】
７．本願に於いて、特に「前記有機系多層配線基板」、「裏側電源−接地配線」、「表側電源−接地配線」、「ソルダレジスト膜」、「微細開口」等について、「ほぼ全面」というときは、「技術的に困難な部分および他の理由で例外的に除外された部分等以外は全面に」という意味で使用する。
【００５２】
なお、本願に於いて、「裏側電源−接地配線」、「表側電源−接地配線」等における「電源−接地配線」とは、電源配線又は接地配線を意味する。
【００５３】
また、「裏側電源−接地配線」、「表側電源−接地配線」等について、「開口率」とは、微細開口の面積を、裏側電源−接地配線または表側電源−接地配線を構成するメタル膜部分の面積と微細開口の面積の和で割ったものを百分率で示したものである。
【００５４】
更に、「裏側電源−接地配線」、「表側電源−接地配線」等について、「微細開口」の「微細」とは、たとえば微細開口を構成する２次元図形の代表的な最小寸法（たとえば長方形のスリットなら短辺の長さ）および微細開口の配列の最小ハーフピッチ（たとえば直交する方向でピッチが異なるときは小さい方）が、ソケットの一辺の長さと比較して、十分に小さいことを言う。
【００５５】
８．本願に於いては、たとえば、バーンインボードの表面又は裏面の大部分を覆う「広域配線」を扱うが、これは、通常のランドや信号配線に比べて、十分に広い面積をマクロ的に一様に（微細開口よりも十分大きなスケールで一様）被覆する配線を言う。通常、これらの広域配線は、接地配線又は電源配線である。
【００５６】
その場合、単に「広域配線」というときは、対象としている領域について、微細開口がほぼ一様に分布し、または敷き詰められた「メッシュ状広域配線」（微細開口分布導体パターン）と、微細開口が実質的にない「塗りつぶし広域配線」（敷き詰め導体パターン）の両方を含む。
【００５７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５９】
１．本願の一実施の形態の半導体装置の製造方法におけるバーンイン処理に先行する主要プロセス等の説明（主に図１から図７）
本願では、主に被検査デバイスとして、ロジック系半導体集積回路装置、ＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）型半導体集積回路装置、マイクロコンピュータ用半導体集積回路装置等の非メモリ系半導体装置を例に取り具体的に説明するが、本願の各実施の形態は、メモリ系半導体装置にも適用できることは言うまでもない。
【００６０】
ここでは、パッケージ形式として、リードフレームを用いた個別樹脂封止を用いたものを具体的に説明するが、ＭＡＰ（Ｍｏｌｄ  Ａｒｒａｙ  Ｐａｃｋａｇｅ）方式パッケージやバンプ電極を形成するＢＧＡ方式パッケージ、ＷＬＰ方式パッケージ、ベアチップ等でもよいことはいうまでもない。
【００６１】
図１は本願の一実施の形態の半導体装置の製造方法における製造プロセスのアウトラインを示すプロセスブロックフロー図である。図２は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（ウエハプロセス完了時点）の半導体ウエハの外観を示すウエハ斜視図である。図３は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（リードフレーム準備工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。図４は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（ダイボンディング工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。図５は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（ワイヤボンディング工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。図６は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（樹脂封止工程完了時点）のリードフレーム等の外観を示すリードフレーム等の斜視図である。図７は本願の前記一実施の形態の半導体装置の製造方法における製造プロセス途中（パッケージング工程完了時点）のパッケージ等の外観を示すパッケージ等の斜視図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法におけるバーンイン処理に先行する主要プロセス等を説明する。
【００６２】
図１および図２に示すように、各チップ領域２（ダイシング後は、チップ２）にデバイスが形成されたウエハ１、すなわちウエハ工程１０１が完了したウエハ１に対して、ウエハプローブ検査１０２が実行される。次に、ウエハテスト工程１０２が完了したウエハに対して、必要に応じて、バックグラインディングが実行され、ウエハ厚さが、元のたとえば１０００から７００マイクロメートル程度の範囲から、たとえば、３００から１０マイクロメートルの範囲の所望の厚さにされる。次に、ウエハ１は、ダイシング等により、個々のチップ２（半導体チップ）に分割される（図１のダイシング工程１０３）。
【００６３】
まず、図３に示すように、リードフレーム３を準備する（図１のリードフレーム準備工程１０４）。同図よりわかるように、リードフレーム１（図の表側がチップ搭載面３ａである）の枠部６によって複数の単位デバイス領域５が一体的に保持されており、各単位デバイス領域５の中心部には、ダイパッド８が配置されている。このダイパッド８は、ダイパッドサポートバー９（ダイパッド吊りリード）により周辺の枠部６に連結されており、ダイパッド８の周りには、リード４が配置されている。
【００６４】
次に、ダイボンディング装置内において、図４に示すように、各ダイパッド８上に、接着剤層等の仲介膜を介して、半導体チップ２を固定（または搭載）する（図１のダイボンド工程１０５）。具体的には、半導体チップ２の裏面を、接着剤層等を介してダイパッド８に接着する。その後、リードフレーム３はダイボンディング装置からワイヤボンディング装置へ移送される。
【００６５】
次に、ワイヤボンディング装置内において、図５に示すように、半導体チップ２の表側主面（電極パッド形成面）上に形成された多数の電極パッド（ボンディングパッド）と半導体チップ２の外部の多数のリード４（より正確には、インナリード部）の間をボンディングワイヤ１１で相互接続する（図１のワイヤボンディング工程１０６）。
【００６６】
次に、図６に示すように、リードフレーム３は、モールド装置に移送され、たとえば、各単位デバイス領域５毎に、トランスファーモールド法等により、封止樹脂で封止される（図１の樹脂モールド工程１０７）。この時点では、インナリード部とアウタリード部４ｐの接続部周辺で、多数のリード４はタイバー１４（ダムバー）によって、相互に連結されていることがわかる。その後、モールド装置から排出され、たとえば摂氏１７５度程度で数時間程度、ポストキュア（完全硬化処理）を実行した後、アウタリード部４ｐへの半田メッキ等のメッキ処理（図１のリードメッキ工程１０８）が実施される。その後、リードフレーム３は、たとえばタイバー切断装置に移送される。次に、たとえばタイバー切断装置内においてタイバー１４（ダムバー）を切断する。その後、リードフレーム３は、タイバー切断装置から、たとえばマーキング装置に移送される。
【００６７】
次に、マーキング装置内において、レジン封止体７の上面７ａへのマーキングが実行される（マーキング工程１０９）。続いて、リードフレーム３は、マーキング装置から、たとえばリード成形＆切断装置に移送される。そして、リード成形＆切断装置内に於いて、各単位デバイス領域５のアウタリード部４ｐの成形、リードフレーム３からの分離等が実行され（図１のリード成形＆切断工程１１０）、その結果、個々の半導体装置７（半導体パッケージ）を得る。
【００６８】
２．本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等の説明（主に図８から図１７）
ここでは、バーンインボードの本体を構成する有機系多層配線基板として、４層配線基板を例にとり具体的に説明するが、配線等が可能である限り、２層または３層配線基板でも、５層以上の配線基板でもよい。
【００６９】
本願では、主にバーンインボードの上面（ソケットが設置されている面）にメッシュ状広域配線としての接地配線を配置して、バーンインボードの下面にメッシュ状広域配線としての電源配線を配置する例を具体的に説明する。しかし、上面および下面の両方にメッシュ状広域配線としての接地配線を配置してもよいし、上面および下面の両方にメッシュ状広域配線としての電源配線を配置しても良い。
【００７０】
また、ここでは、有機系多層配線基板の上下の最表配線層の両方に、広域電源−接地配線すなわち、その面のほぼ全面を覆う接地配線又は電源配線を配置した例を具体的に説明するが、雑音や電源強化の問題がなければ、たとえば上面（ソケットが置かれている面）のみに広域接地配線（一般に広域電源−接地配線）を設けても良い。同様に、下面にのみ広域接地配線（一般に広域電源−接地配線）を設けても良い。
【００７１】
更に、以下では、コーナ支持部の下部の有機系多層配線基板の上面に広域電源−接地配線等が延在している例を具体的に説明するが、この部分の広域電源−接地配線等の存在は必須でないことは言うまでもない。
【００７２】
なお、バーンインボード上のソケットの数は、実際は、被検査デバイス１個あたりの処理時間を稼ぐために、もっと多いが、ここでは、図面が煩雑になるので、比較的少ない数にとどめた。
【００７３】
図８は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明するためのバーンインボードの上面図である。図９は図８のＡ−Ａ’断面の模式断面図である（この図では、薄膜構造は図示しない）。図１０は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明するためのバーンインボードの下面図である。図１１は図８の単位ソケット周辺領域３５の拡大上面図である。図１２は図１０の単位ソケット周辺領域３５の拡大下面図である。図１３は図１１の上部外枠周辺切り出し領域Ｒ１の拡大上面図である。図１４は図１３のＢ−Ｂ’断面の模式断面図である（通常、貫通ビア内面やランド等の外表面の金属部分には、半田コートがされているが、表示が煩雑になるので、メタルピン等が接続された貫通ビア部分のみで、これを示した）。図１５は図１３のＣ−Ｃ’断面の模式断面図である。図１６は図１３のＤ−Ｄ’断面の模式断面図である。図１７は図１３のＥ−Ｅ’断面の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの構造等を説明する。
【００７４】
図８に示すように、バーンインボード２１（たとえば、縦２５０ミリメートル程度、横２９０ミリメートル程度）は、主に、本体部分であるガラスエポキシ系多層配線基板等の有機系多層配線基板３２から構成されており、有機系多層配線基板３２の一端には、たとえば単数又は複数のボードコネクタ差込部３３が設けられている。有機系多層配線基板３２の表面３２ａには、多数のソケット２２が、たとえばマトリクス状に接地されており、ボードコネクタ差込部３３側端部には、バーンイン処理およびその中でのモニタ等のためのテスト信号を処理するテスト信号処理部３４が設けられている。そして、有機系多層配線基板３２の表面３２ａの大部分を占める部分には、表面電源−接地配線３６ａとしての広域配線が設けられている。この広域配線３６ａは、この例では、たとえば、接地配線である。
【００７５】
ただし、ソケット２２（たとえば、縦３５ミリメートル程度、横３５ミリメートル程度）の下部の大部分、ソケット２２の側方近傍の一部、テスト信号処理部３４の大部分、および有機系多層配線基板３２の表面３２ａの周辺端部近傍には、この例では、広域配線は設けられていない。これは、たとえば、以下のように理由による。ソケット２２の下部の大部分は、たとえば、ソケット側の都合および信号配線等が密集しているために、広域配線等を配置しない習慣がある。ソケット２２の側方近傍の一部は、たとえば信号配線および貫通ビアを密集させる必要から、広域配線等を配置することが困難である。テスト信号処理部３４の大部分は、たとえば多数のテスト用ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等が集積され、その間の複雑な配線があるため広域配線等を配置することが困難である。有機系多層配線基板３２の表面３２ａの周辺端部近傍は、たとえば変形を受けやすいほか、バーンイン装置のスロット等との摩擦等もあり、広域配線等を配置することが不適当だからである。ただし、このような問題がない場合又は、このような問題があっても他に必要があるときは、この限りでない。
【００７６】
有機系多層配線基板３２の表面３２ａ上のほぼ全域は、ソルダレジスト膜４４（有機系絶縁膜）によって被覆されている。「ほぼ全域を被覆している」といっても、先の広域配線と同様に、技術的に困難な部分および他の理由で例外的に除外された部分等のソルダレジスト膜４４がない部分がある。たとえば、有機系多層配線基板３２の表面３２ａの周辺端部近傍は、広域配線と同様の理由により、この例では、ソルダレジスト膜４４は形成されていない。ただし、このような問題がない場合又は、このような問題があっても他に必要があるときは、この限りでない。
【００７７】
図８に於いて、単位ソケット周辺領域３５は、広域配線３６ａの形成されている領域をソケット２２が配置されている周辺の単位領域に切り分けたものであり、各単位ソケット周辺領域３５内のレイアウトは、一般に、ほぼ同じレイアウトと見ることができる。従って、以下では、バーンインボード２１の詳細レイアウトについて、説明するときは、原則として、一つの単位ソケット周辺領域３５について説明することにする。なお、図８に表面電源−接地配線３６ａで示した部分以外、たとえば、テスト信号処理部３４の一部にも、広域配線は形成されているが、図示の都合上、表示は省略した。
【００７８】
次に、図８のＡ−Ａ’断面の断面構造の概要を図９に示す。図９に示すように、バーンインボード２１の本体である有機系多層配線基板３２の裏面３２ｂ側には、裏面３２ｂを保護するための裏面カバー３７が取り付けられており、有機系多層配線基板３２の裏面３２ｂと裏面カバー３７の間の各所には強度を保持するためのスペーサ３８が挿入されている。
【００７９】
次に、有機系多層配線基板３２の裏面３２ｂの図８に対応する平面レイアウトの概要を図１０に示す。図１０に示すように、そのレイアウトは、この精度では、表面３２ａのレイアウトとほぼ同じである。この場合、表面３２ａの広域配線３６ａに対応するものは、裏面電源−接地配線３６ｂ（広域配線３６ｂ）である。この広域配線３６ｂは、この例では、たとえば、電源配線である。後に説明するように、広域配線３６ａと広域配線３６ｂの相違は、ソケット２２との関係で、広域配線３６ｂの方が、被覆面積が広いことである。なお、広域配線に関して、被覆面積というときは、原則として、微細開口の面積を含むものとする。図８と同様に、図１０に於いても、裏面電源−接地配線３６ｂで示した部分以外、たとえば、テスト信号処理部３４の一部にも、広域配線は形成されているが、図示の都合上、表示は省略した。ただし、表面３２ａと比較して、裏面３２ｂ側では、テスト信号処理部３４における広域配線３６ｂの被覆範囲は、一般に広い。これは、ここに配置されるデバイスが主にＳＭＴ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｐａｃｋａｇｅ）型デバイスであるため、裏面３２ｂ側の方がスペースに余裕があるからである。
【００８０】
また、この例では、広域配線３６ａ、３６ｂは、ほぼ全範囲に亘りメッシュ状広域配線となっており、微細開口がほぼ一様に分布し、または敷き詰められている。しかし、何らかの理由により、一部を塗りつぶし広域配線とすることを排除するものではない（例えば、図２７等参照）。
【００８１】
次に、図８の単位ソケット周辺領域３５の部分の有機系多層配線基板３２の表面３２ａのレイアウトの詳細を図１１に示す。図１１に示すように、たとえば、銅を主要な成分とする銅系メタル膜で構成された広域配線３６ａ（表面電源−接地配線）が、ソケット２２の下部における角部（コーナ支持部３０）と、ソケット２２の下部における中央部（主にデバイスステージ２４に対応する部分）を除くソケット２２の周辺全体に敷き詰められている。ソケット２２の中央部は、後に説明するデバイスステージ２４（図２０参照）の位置に対応しており、その周辺４方向に、ほぼ回転対照的に、同様なソケットピン用ビア配置領域４８および下部突出部周辺貫通ビア形成領域４７が配置されている。ソケットピン用ビア配置領域４８および下部突出部周辺貫通ビア形成領域４７と４５度回転した周辺４方向に、コーナ支持部３０（その下部領域）があり、先に説明したように、この領域にも、メッシュ状広域配線３６ａが延在している。下部突出部周辺貫通ビア形成領域４７には、貫通ビアおよびビア端のランド４０（たとえば銅系メタル膜）および、これらを相互に連結する相互接続配線４１（たとえば銅系メタル膜）が設けられている。
【００８２】
次に、図８の単位ソケット周辺領域３５の部分の有機系多層配線基板３２の裏面３２ｂのレイアウトの詳細を図１２に示す。図１２に示すように、レイアウトは、表面３２ａ側とほとんど同一であるが、デバイスステージ２４（図１１）に対応する部分とその周辺にもメッシュ状広域配線３６ａ（裏面電源−接地配線）が延在している点が相違している。これは、表面３２ａ側のように、各種の制約が少ないからである。また、貫通ビア端のランド間を接続する相互接続配線４１は、一般に、表面３２ａ側に形成されることが多い。
【００８３】
次に、図１１の上部外枠周辺切り出し領域Ｒ１を拡大して図１３に示す。図１３に示すように、貫通ビア４０ａの周りには、貫通ビア端のランド４０ｂが設けられており、このランド４０ｂと相互接続配線４１が一体のメタル膜を形成している。表面電源−接地配線３６ａ（メッシュ状広域配線）には、微細開口３９が一様に分布するように設けられており、この例では、たとえば、正方格子上に配列されている（図１１等参照）。微細開口３９の一辺の長さＬは、たとえば、１ミリメートル程度（好適な範囲としては、たとえば０．５ミリメートル程度から数ミリメートル程度）であり、正方格子のハーフピッチＨＰは、たとえば、１ミリメートル程度（好適な範囲としては、たとえば０．５ミリメートル程度から数ミリメートル程度）である。従って、この例では、開口率は２５％程度（好適な範囲としては、たとえば１５％程度から３５％程度）である。なお、本実施の形態では、微細開口３９の１辺の長さは、ランド４０ｂの直径とほぼ同じか、あるいはランド４０ｂの直径よりも小さい。また、微細開口３９が長方形のスリットの場合は、短辺の長さが、ランド４０ｂの直径とほぼ同じか、あるいはランド４０ｂの直径よりも小さい。
【００８４】
図１３からわかるように、下部突出部周辺貫通ビア形成領域４７（枠状突出部外部近傍領域４２とソケットピン用ビア配置領域４８の和領域）には、メッシュ状広域配線３６ａ（広域配線）は、形成されていない。これは、一つには、貫通ビア４０ａ、ランド４０ｂ、相互接続配線４１等が比較的密集して配置されているからである。下部突出部周辺貫通ビア形成領域４７の内の枠状突出部外部近傍領域４２は、ソケット２２の占める領域ではないが、例外的にメッシュ状広域配線３６ａが形成されていない領域であり、ソケットピン用ビア配置領域４８は、後に説明するソケット２２の裏面リセス領域２８と平面的にオーバラップする領域である。
【００８５】
なお、図１２に対応する裏面側は、図１３と相互接続配線４１の部分以外は、ほぼ同一であるので説明は繰り返さない（通常、裏面側においては、この部分の相互接続配線４１に対応する相互接続配線は、ないか、有ったとしても比較的少ない）。
【００８６】
図１３のＢ−Ｂ’断面の有機系多層配線基板３２の詳細構造を図１４に示す。図１４に示すように、有機系多層配線基板３２は、たとえば、４層ガラスエポキシ系配線基板であり、この４層配線層は、たとえば、表側最表層電源−接地配線層４５ａ（この例では接地配線層である）、第２層内部信号配線層４５ｂ、第３層内部信号配線層４５ｃおよび裏側最表層電源−接地配線層４５ｄ（この例では、電源配線層である）から構成されている。また、有機系多層配線基板３２の絶縁シートの構成は、この例では、たとえばガラスエポキシ系の３枚のプリプレグ（Ｐｒｅｐｒｅｇ）、すなわち、有機系絶縁シート４６ａ，４６ｂ，４６ｃからなっている。なお、有機系多層配線基板３２の絶縁シートの構成は、これに限定されるものではなく、例えば、コア材と、このコア材の表裏面に形成された２枚のプリプレグとからなっているものでもよい。
【００８７】
有機系多層配線基板３２（バーンインボード２１の本体）には、複数の貫通ビア４０ａが設けられており、その幾つかはソケット２２のコンタクト電極２７（図２０参照）の下部ピン部２７ｐが貫通している。貫通ビア４０ａの内面には、ビア内メタル膜５０（たとえば銅系メタル膜）が形成されている。
【００８８】
コンタクト電極２７がある部分は、ソケット２２の裏面リセス領域２８に当たる。有機系多層配線基板３２の表面３２ａ上、すなわち表側最表層電源−接地配線層４５ａには、ランド４０ｂ、相互接続配線４１、表面電源−接地配線３６ａ等が設けられており、ランド４０ｂ、相互接続配線４１、表面電源−接地配線３６ａ（この例では接地配線である）および有機系絶縁シート４６ａ上の主要な部分は、ソルダレジスト膜４４で被覆されている。ソルダレジスト膜４４は、貫通ビア４０ａ上およびランド４０ｂ周辺以外のほぼ全域を被覆している。ランド４０ｂ周辺を被覆しないのは、半田膜を当該部分に形成するためである（図１４から図１７では、図示の都合上、ピン接続部ビア内部等以外の半田層を表示していない）。ここで、ソケット２２の下部枠状突出部２９の下面が、相互接続配線４１上に形成されたソルダレジスト膜４４の上面の位置にきていることに注目する必要がある。詳細に説明すると、図１３のＥ−Ｅ‘断面である図１７に示すように、ソケット２２の下部枠状突出部２９は、平面的に見てソケット２９の内外に亘って延在する複数の相互接続配線４１のそれぞれの一部と重なる位置に配置される。このような状態において、ソケット２２の各角部（コーナ支持部３０）と重なる領域に表面電源−接地配線３６ａが配置されていない場合、有機系多層配線基板３２の表面３２ａ上に形成されたソルダレジスト膜４４の平坦度が低下する。すなわち、図１７において、有機系多層配線基板３２の表面３２ａ上において、コーナ支持部３０と重なる領域に形成されるソルダレジスト膜４４の表面は、相互接続配線４１上に形成されるソルダレジスト膜４４の表面よりも低い位置に置かれる。この結果、ソケット２２内に半導体装置（半導体パッケージ）を収納する際に生じる圧力（押圧力、操作圧力）が、相互接続配線４１上に形成されるソルダレジスト膜４４を介して相互接続配線４１に集中し、相互接続配線４１が断線する虞がある。しかしながら、本実施の形態では、この構成は必須ではないが、平面的に見てソケット２２の各角部（コーナ支持部３０）と重なる領域にも、表面電源−接地配線３６ａを配置しているため、図１７に示すように、有機系多層配線基板３２の表面３２ａ上において、コーナ支持部３０と重なる領域に形成されるソルダレジスト膜４４の表面を、相互接続配線４１上に形成されるソルダレジスト膜４４の表面とほぼ同じ位置に置くことができる。この結果、ソケット２２内に半導体装置（半導体パッケージ）を収納する際に生じる圧力（押圧力、操作圧力）が、相互接続配線４１だけでなく、コーナ支持部３０と重なる領域に配置された表面電源−接地配線３６ａにも分散されるため、相互接続配線４１が断線する確率を低減することができる。
【００８９】
第２層内部信号配線層４５ｂには、ランド４０ｂ、第２層内部信号配線４９ｂ等が設けられており、それぞれ対応する貫通ビア４０ａのビア内メタル膜５０と接続されている。
【００９０】
第３層内部信号配線層４５ｃには、ランド４０ｂ、第３層内部信号配線４９ｃ等が設けられており、それぞれ対応する貫通ビア４０ａのビア内メタル膜５０と接続されている。
【００９１】
有機系多層配線基板３２の裏面３２ｂ上、すなわち裏側最表層電源−接地配線層４５ｄには、ランド４０ｂ、裏面電源−接地配線３６ｂ（この例では電源配線である）等が設けられており、ランド４０ｂ、裏面電源−接地配線３６ｂおよび有機系絶縁シート４６ｃ上の主要な部分は、ソルダレジスト膜４４で被覆されている。ソルダレジスト膜４４は、貫通ビア４０ａ上およびランド４０ｂ周辺以外のほぼ全域を被覆している。
【００９２】
有機系多層配線基板３２（バーンインボード２１の本体）の表面３２ａ側には、ソケット２２が設置されており、そのコンタクト電極２７の下部ピン部２７ｐは、対応する貫通ビア４０ａを貫通しており、半田層４３によって、ビア内メタル膜５０と接続されている。ここで、ソケット２２の下部枠状突出部２９は、有機系多層配線基板３２の表面３２ａ上に於いて、相互接続配線４１上のソルダレジスト膜４４の上に置かれている。
【００９３】
次に、図１３のＣ−Ｃ’断面を図１５に示す。図１５に示すように、有機系多層配線基板３２（バーンインボード２１の本体）の表面３２ａ上には、表面電源−接地配線３６ａが設けられており、この表面電源−接地配線３６ａおよび有機系多層配線基板３２の表面３２ａ上には、ソルダレジスト膜４４が設けられている。そして、この表面電源−接地配線３６ａ上のソルダレジスト膜４４には、コーナ支持部３０を介してソケット２２が設置されている。このように、ソケット２２のコーナ支持部３０と重なる領域に配置され、かつ表面電源−接地配線３６ａ上に形成されたソルダレジスト膜４４の表面が、ソケット２２のコーナ支持部３０と重なる領域に表面電源−接地配線３６ａが配置されない場合に比べて比較的高い位置に置かれているので、ソケット２２の下部枠状突出部２９と相互接続配線４１の摩擦により、相互接続配線４１を損傷することが低減される。
【００９４】
また、有機系多層配線基板３２の裏面３２ｂ上には、裏面電源−接地配線３６ｂが設けられており、この裏面電源−接地配線３６ｂおよび有機系多層配線基板３２の表面３２ｂ上には、ソルダレジスト膜４４が設けられている。
【００９５】
次に、図１３のＤ−Ｄ’断面を図１６に示す。図１６に示すように、断面の状況は図１５に示すところとほぼ同じであるが、表面電源−接地配線３６ａおよび裏面電源−接地配線３６ｂに微細開口３９がある点が異なっている。
【００９６】
次に、図１３のＥ−Ｅ’断面を図１７に示す。図１７に示すように、断面の状況は図１６に示すところとほぼ同じであるが、有機系多層配線基板３２の表面３２ａ上に、複数の相互接続配線４１がある点が異なっている。このとき、先に述べたように、ソケット２２の下部枠状突出部２９は、複数の相互接続配線４１上のソルダレジスト膜４４の上にある。なお、ソルダレジスト膜４４は、有機系多層配線基板３２の表面３２ａ上（微細開口３９を含む）、表面電源−接地配線３６ａおよび複数の相互接続配線４１上を被っている。同様に、有機系多層配線基板３２の裏面３２ｂ上においても、ソルダレジスト膜４４は、有機系多層配線基板３２の裏面３２ｂ上（微細開口３９を含む）および裏面電源−接地配線３６ｂ上を被っている。
【００９７】
３．本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等の説明（主に図１８から図２１）
ここでは、バーンインソケットとして標準的な自動装填用ソケットの一例を示すが、バーンインソケットは、種々のものが存在し、いずれの形式を使用してもよいことは言うまでもない。また、この種の自動装填用ソケットの機械動作メカニズムについては、よく知られているところであるので、説明は省略し、ここでは、コンタクト電極の動きのみを模式的に説明する。
【００９８】
ここでは、被テストデバイスとして、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を例にとり具体的に説明するが、被テストデバイスのパッケージ形式（デバイス形式）は、ＱＦＰのほか、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ  Ｌｅａｄ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）、ベアチップ等であっても良い。
【００９９】
図１８は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明するためのソケットの模式上面図である。図１９は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明するためのソケットの模式下面図である。図２０は図１８のＸ−Ｘ’断面の模式断面図である。図２１は図１８のＰ−Ｐ’断面の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボード上のソケット構造等を説明する。
【０１００】
テストソケット２２の上面模式図を図１８に示す。図１８に示すように、ソケット２２の中央部には、被テストデバイスが置かれるデバイスステージ２４があり、その周りには、被テストデバイスの外部リード等が置かれるリードステージ２５がある。ソケット２２の上部底面２６からは、多数のコンタクト電極２７が突出して、その先端部は、リードステージ２５に向け降下している。ソケット２２の端部には、周辺を囲むように、上部外枠２３が設けられている。
【０１０１】
次に、図１８のソケット２２の下面図を図１９に示す。図１９に示すように、ソケット２２の裏面側には、たとえば十字条の裏面リセス領域２８があり、これに対応して、相互に、ほぼ同じ高さに突出した各コーナ部のコーナ支持部３０および、これらを連結する下部枠状突出部２９がある。
【０１０２】
次に、図１８および図１９のＸ−Ｘ’断面を図２０に示す。図２０に示すように、この例ではデバイス保持台３１のデバイスステージ２４は、リードステージ２５よりも若干、高くなっている。また、コンタクト電極２７の他端は下部ピン部２７ｐとなっており、有機系多層配線基板３２（バーンインボード２１の本体）に設けられた貫通ビア４０ａを貫通している。この図からわかるように、ソケット２２の側方においては、ソケット２２は、下部枠状突出部２９を介して、有機系多層配線基板３２の表面３２ａと接触している。
【０１０３】
次に、図１８および図１９のＰ−Ｐ’断面を図２１に示す。図２１に示すように、ソケット２２の各コーナ部においては、ソケット２２は、コーナ支持部３０を介して、有機系多層配線基板３２の表面３２ａと接触している。
【０１０４】
４．本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等の説明（主に図２２から図２４）
なお、バーンイン装置に収納されるバーンインボードの数は、実際は、被検査デバイス１個あたりの処理時間を稼ぐために、もっと多いが、ここでは、図面が煩雑になるので、比較的少ない数にとどめた。
【０１０５】
図２２は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等を説明するためのバーンイン装置の斜視図である。図２３は図２２のバーンイン装置の扉を開いたときの模式正面図である。図２４は図２３のバーンイン装置の内部の状況を見るための側面模式透視図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンイン装置等を説明する。
【０１０６】
図１のバーンイン工程１１１に使用するバーンイン装置５１の斜視図を図２２に示す。図２２に示すように、バーンイン装置５１は、バーンインボード２１を出し入れする扉５２とバーンイン処理を制御する操作パネル５３を有する。
【０１０７】
次に、図２２のバーンイン装置５１の扉５２が扉支持部５７に支持されて開いた状態の正面図および側面模式透視図をそれぞれ図２３および図２４に示す。図２３および図２４に示すように、この例では、高温槽５４内に、スロット５５を介して、多数のバーンインボード２１（被テストデバイスを搭載したもの）が設置されている。各バーンインボード２１は、たとえば、その後方端部に於いて、ボードコネクタ５６等により、バーンイン装置５１に接続されている。
【０１０８】
５．本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理等の説明（主に図２５、図２６および図１）
バーンイン処理における各種のストレスについては、ここでは、高温環境を中心に説明する。これは、初期不良の加速要因として、通常最も有力とされているからである。もっとも、他のストレス要因を重層的に付加するか、または、それらを単に追加する等ことを排除するものではない。
【０１０９】
図２５は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理のソケットへの被検査デバイスのセット（装填）途中の様子を説明するための図２０に対応するソケット等の模式断面図である。図２６は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理の実行中のソケットと被検査デバイスの関係を示すための図２０に対応するソケット等の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理等を説明する。
【０１１０】
図７の状態の被処理デバイスは、バーンイン装置５１の外部に於いて、たとえば、自動挿入装置により、図８のバーンインボード２１のソケット２２にセットされる。
【０１１１】
この際の被処理デバイス７の構造の一例を簡単に説明する。被処理デバイス７は、この例では、たとえば、樹脂封止体７（たとえば、エポキシ樹脂系封止樹脂）とこれから突出する多数のリード４等から構成されており、たとえば樹脂封止体７の内部には、半導体チップ２、ダイパッド８、ボンディングワイヤ１１（たとえば金系ボンディングワイヤ）等が封じられている。ボンディングワイヤ１１は、半導体チップ２上のパッド１０（例えば、アルミニウム系ボンディングパッド）とリード４のインナリード部の間を接続している。
【０１１２】
図２５に示すように、被処理デバイス７をソケット２２にセットする際には、セット動作に連動して、コンタクト電極２７が開いて、被処理デバイス７の挿入路を開ける。
【０１１３】
次に、図２６に示すように、被処理デバイス７が所定の位置に来ると、この動きに連動して、コンタクト電極２７が元の形状に戻り、リード４をリードステージ２５に押し付ける（すなわち、コンタクト電極と半導体装置の外部端子がコンタクトした状態になる。バーンイン処理はこの状態で実施される）。これで、被処理デバイス７の各リード４とソケット２２の間の接続が完成したことになる。図１０の全てのソケット２２に被処理デバイス７がセットされると、そのバーンインボード２１は、他のバーンインボードとともに、バーンイン装置５１のスロット５５に挿入され、ボードコネクタ５６に接続される。被処理バーンインボード２１を入れ終わると、バーンイン処理工程１１１（図１）が開始される。バーンイン処理は、この例では、たとえば８時間程度（通常の範囲としては、数時間から十数時間）である。高温槽５４のバーンイン処理時の温度は、例えば、摂氏１２５度程度である（この他の温度でも良いが、加速の必要性およびデバイス等の耐熱性の問題があり、現時点では、実用上、一定の温度範囲、すなわち、摂氏１２５度前後の温度に制限される）。このバーンイン処理中、被処理デバイス７には、通常の電圧電流または通常よりも高い電圧電流が印加され、動作状態に保持されている。また、一般にこのバーンイン処理中は、各被処理デバイス７の状態がモニタされており、故障等が発生したデバイスが特定され記録される（通常、電子データとして記憶装置に記憶される）。また、故障により、問題が生じる可能性のある被処理デバイス７の電源供給が断たれる。更に、比較的低速で時間を要する検査項目（本来であれば、ウエハプローブ検査や最終検査等で実行する検査項目の一部など）が、実行される場合がある（すなわち、テストバーンインである）。
【０１１４】
バーンイン処理が終了すると、被処理バーンインボード２１が取り出され、例えば、自動抜き取りされ、記憶されたモニタデータ等に従って、不良品が除外され、良品は図１に示すように、次のパッケージテスト工程１１２（最終テスト）に進む。そこで、パッケージテスト工程１１２（デバイスあたりの検査時間は、通常、数秒程度である）を通過した被処理デバイス７は、外観検査工程１１３（図１）で外観検査され、良品である被処理デバイス７は、梱包工程１１４（図１）に進む。その後、梱包が完了した製品は、出荷される（図１の出荷工程１１５）。
【０１１５】
６．本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例の説明（主に図２７）
このセクションでは、図１１に対する表面電源−接地配線３６ａのレイアウトの変形例を説明する。なお、図１１の例でも同じであるが、これらの例では、表面電源−接地配線３６ａは、コーナ支持部３０の下方のほぼ全領域にあるが、必ずしも、コーナ支持部３０の下方のほぼ全領域にある必要はない。
【０１１６】
図２７は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例を説明するための図１１に対応する図８の単位ソケット周辺領域３５の拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの単位ソケット周辺領域に関する変形例を説明する。
【０１１７】
図２７に示すように、図１１との相違は、ソケット２２のコーナ支持部３０の下方に当たる部分の表面電源−接地配線３６ａが、メッシュ状広域配線となっておらず、塗りつぶし広域配線となっているところにある。このことによって、コーナ支持部３０の下方のソルダレジスト膜４４は、平坦な表面電源−接地配線３６ａ上に作られることになり、コーナ支持部３０は、十分に高い位置に押し上げられることになる。このコーナ支持部３０の下方のソルダレジスト膜４４の上面は、下部枠状突出部２９がある下部突出部周辺貫通ビア形成領域４７のソルダレジスト膜４４の上面と比較して、若干上に来るので、下部枠状突出部２９との摩擦による相互接続配線４１（図１３参照）の損傷を更に低減することができる。ただし、図１１のようにコーナ支持部３０の下方がメッシュ状広域配線となっている場合に比べて、バーンインボード２１の表面からのソルダレジスト片の脱落頻度は、若干高くなる傾向にある。
【０１１８】
７．本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例等の説明（主に図２８および図２９）
図２８は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例（スリット状微細開口直交格子レイアウト）を説明するための表面電源−接地配線（裏面電源−接地配線）の微細開口平面レイアウト図である。図２９は本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例（ドット状微細開口千鳥レイアウト）を説明するための表面電源−接地配線（裏面電源−接地配線）の微細開口平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法におけるバーンイン処理に使用するバーンインボードの微小開口レイアウトに関する変形例等を説明する。
【０１１９】
（１）スリット状微細開口（主に図２８）
図１１、図１２、および図２７における微細開口３９の形状およびレイアウトは、正方形開口の直交格子状配列に限られことなく、図２８に示すように、長方形開口の直交格子状配列でもよい。また、長方形開口の斜方格子状配列でも良い。
【０１２０】
（２）ドット状微細開口千鳥配列（主に図２９）
また、図１１、図１２、および図２７における微細開口３９の形状およびレイアウトは、正方形開口の直交格子状配列に限られことなく、図２９に示すように、正方形開口の斜方格子状配列でも良い。
【０１２１】
８．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察
以上説明したように、前記各実施の形態は、バーンインボードに起因する量産検査工程の不具合を防止するために、バーンインボードの本体を構成する有機系多層配線基板の上面（ソケットが設置されている面）および下面の少なくとも一つに、メッシュ状広域配線としての接地配線または電源配線を配置することにより、ソルダレジスト膜の剥離を低減させるものである。
【０１２２】
また、前記実施の形態の幾つかは（たとえば、図１１又は図２７）、ソケットの下部枠状突出部とバーンインボードの本体を構成する有機系多層配線基板の上面上の配線またはソルダレジスト膜に下部枠状突出部２９からの圧力（操作圧力）が加わることにより、配線が損傷したり、ソルダレジスト膜が剥離したりすることを防止するために、ソケットのコーナ支持部の下部にも広域配線を配置するものである。このことにより、比較的面積の広いコーナ支持部は高く持ち上げられるために、比較的幅の狭いエッジ状の下部枠状突出部と、バーンインボードの本体を構成する有機系多層配線基板の上面上の配線またはソルダレジスト膜が強く接触することを防止することができる。
【０１２３】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２４】
例えば、前記実施の形態に於いては、バーンインボードを構成する有機系多層配線基板として、ガラスエポキシ系多層配線基板を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、その他の有機系絶縁板を主要な絶縁層形成材料とする有機系多層配線基板を使用してもよいことは言うまでもない。
【符号の説明】
【０１２５】
１  半導体ウエハ
２  半導体チップまたは半導体チップ領域
３  リードフレーム
３ａ  リードフレームの上面（チップ搭載面）
４  リード
４ｐ  アウタリード
５  単位デバイス領域
６  リードフレーム枠部
７  樹脂封止体またはパッケージ（被処理デバイス）
７ａ  樹脂封止体またはパッケージ上面
８  ダイパッド
９  ダイサポートリード
１０  パッド
１１  ボンディングワイヤ
１４  ダムバー
２１  バーンインボード
２２  ソケット
２３  上部外枠
２４  デバイスステージ
２５  リードステージ
２６  上部底面
２７  コンタクト電極
２７ｐ  コンタクト電極の下部ピン部
２８  裏面リセス領域
２９  下部枠状突出部
３０  コーナ支持部（その下部領域）
３１  デバイス保持台（その下部領域）
３２  有機系多層配線基板
３２ａ  有機系多層配線基板の表面
３２ｂ  有機系多層配線基板の裏面
３３  ボードコネクタ差込部
３４  テスト信号処理部
３５  単位ソケット周辺領域
３６ａ  表面電源−接地配線
３６ｂ  裏面電源−接地配線
３７  裏面カバー
３８  スペーサ
３９  微細開口
４０  貫通ビアおよびビア端のランド
４０ａ  貫通ビア
４０ｂ  貫通ビア端のランド
４１  相互接続配線
４２  枠状突出部外部近傍領域
４３  半田層
４４  ソルダレジスト膜
４５ａ  表側最表層電源−接地配線層
４５ｂ  第２層内部信号配線層
４５ｃ  第３層内部信号配線層
４５ｄ  裏側最表層電源−接地配線層
４６ａ，４６ｂ，４６ｃ  有機系絶縁シート
４７  下部突出部周辺貫通ビア形成領域
４８  ソケットピン用ビア配置領域
４９ｂ  第２層内部信号配線
４９ｃ  第３層内部信号配線
５０  ビア内メタル膜
５１  バーンイン装置
５２  扉
５３  操作パネル
５４  高温槽
５５  スロット
５６  ボードコネクタ
５７  扉支持部
１０１  ウエハ工程
１０２  ウエハプローブテスト工程
１０３  ダイシング工程
１０４  リードフレーム準備工程
１０５  ダイボンディング工程
１０６  ワイヤボンディング工程
１０７  樹脂モールド工程
１０８  リードメッキ工程
１０９  マーキング工程
１１０  リード成形＆切断工程
１１１  バーンイン工程
１１２  パッケージテスト工程
１１３  外観検査工程
１１４  梱包工程
１１５  出荷工程
ＨＰ  微細開口のハーフピッチ
Ｌ  微細開口の１辺の長さ
Ｒ１  上部外枠周辺切り出し領域
【図１】
0005885332.tif 000002
【図２】
0005885332.tif 000003
【図３】
0005885332.tif 000004
【図４】
0005885332.tif 000005
【図５】
0005885332.tif 000006
【図６】
0005885332.tif 000007
【図７】
0005885332.tif 000008
【図８】
0005885332.tif 000009
【図９】
0005885332.tif 000010
【図１０】
0005885332.tif 000011
【図１１】
0005885332.tif 000012
【図１２】
0005885332.tif 000013
【図１３】
0005885332.tif 000014
【図１４】
0005885332.tif 000015
【図１５】
0005885332.tif 000016
【図１６】
0005885332.tif 000017
【図１７】
0005885332.tif 000018
【図１８】
0005885332.tif 000019
【図１９】
0005885332.tif 000020
【図２０】
0005885332.tif 000021
【図２１】
0005885332.tif 000022
【図２２】
0005885332.tif 000023
【図２３】
0005885332.tif 000024
【図２４】
0005885332.tif 000025
【図２５】
0005885332.tif 000026
【図２６】
0005885332.tif 000027
【図２７】
0005885332.tif 000028
【図２８】
0005885332.tif 000029
【図２９】
0005885332.tif 000030