(57)【特許請求の範囲】
【請求項１】
画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に行列状に配置された複数の光電変換素子と、
前記第１の基板に配置され、前記複数の光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、
前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路と、
前記第２の基板に配置され、前記ノイズ低減回路から出力された前記増幅信号を蓄積する信号蓄積回路と、
前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力する出力回路と、
を有し、
前記複数の光電変換素子は、列数よりも多い数のグループのいずれかに分類されており、同一グループ内の第１〜第ｎ（ｎは２以上の整数）の光電変換素子が１つの前記増幅回路を共有し、
前記ノイズ低減回路は、前記画素中の前記増幅回路の出力毎に配置され、
前記信号蓄積回路は、前記第１〜第ｎの光電変換素子のそれぞれに対応する第１〜第ｎ（ｎは２以上の整数）のメモリ部をさらに有し、
前記増幅回路は、前記第１〜第ｎの光電変換素子のそれぞれで発生した第１〜第ｎ（ｎは２以上の整数）の信号を増幅して第１〜第ｎ（ｎは２以上の整数）の増幅信号を出力し、
前記ノイズ低減回路は、前記増幅回路から出力された前記第１〜第ｎの増幅信号中のノイズを低減し、
前記信号蓄積回路は、前記ノイズが低減された前記第１〜第ｎの増幅信号を前記第１〜第ｎのメモリ部のそれぞれに蓄積する
ことを特徴とする固体撮像装置。
【請求項２】
前記複数の光電変換素子をリセットするリセット回路をさらに有し、
該リセット回路が全ての前記光電変換素子を一括してリセットした後、前記同一グループ内の前記第１〜第ｎの光電変換素子で発生した信号のそれぞれに対応する前記増幅信号を前記信号蓄積回路が順次蓄積する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数の光電変換素子をリセットするリセット回路をさらに有し、
該リセット回路が前記同一グループ内の前記第１〜第ｎの光電変換素子を順次リセットした後、前記同一グループ内の前記第１〜第ｎの光電変換素子で発生した信号のそれぞれに対応する前記増幅信号を前記信号蓄積回路が順次蓄積する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記ノイズ低減回路は、前記増幅回路に接続される回路の動作に由来して前記増幅回路の入力部で発生するノイズまたは前記増幅回路の動作特性に由来するノイズを除去する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記複数の光電変換素子をリセットする第１のリセット回路と、
前記増幅回路の入力部をリセットする第２のリセット回路と、
前記複数の光電変換素子のそれぞれで発生した信号を前記増幅回路の入力部に順次転送する転送回路と、
前記信号蓄積回路に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
前記信号蓄積回路と前記第２の増幅回路の入力部との間に配され、オンとオフを切り替え可能なスイッチ回路と
をさらに有し、
前記ノイズ低減回路は、前記増幅回路から出力された前記増幅信号をクランプするクランプ部を有し、
前記信号蓄積回路は、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記メモリ部に蓄積するサンプルホールド部を有し、
前記第１のリセット回路が全ての前記光電変換素子を一括してリセットした後、それぞれの前記光電変換素子に対応する期間において、
前記第２のリセット回路が前記増幅回路の入力部をリセットし、
前記増幅回路の入力部がリセットされた後の前記増幅回路から出力された前記増幅信号を前記クランプ部がクランプし、
前記第１のリセット回路が全ての前記光電変換素子を一括してリセットしてから所定期間が経過した後、前記光電変換素子で発生した信号を前記転送回路が前記増幅回路の入力部に転送し、
前記転送回路が前記信号を転送することによって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積した後、前記スイッチ回路がオフのとき前記第３のリセット回路が前記第２の増幅回路の入力部をリセットした後の前記第２の増幅信号と、前記転送回路が前記信号を転送することによって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドしてメモリ部に蓄積した後であって前記スイッチ回路がオンのときの前記第２の増幅信号と、を前記出力回路が前記画素から時分割で出力する
ことを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
所定方向に並んだ、連続する複数の光電変換素子が同一グループに含まれるよう、前記複数の光電変換素子が分類されている
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記同一グループ内の前記第１〜第ｎの光電変換素子で発生した信号のそれぞれに対応する前記増幅信号を前記信号蓄積回路が順次蓄積する期間が、前記同一グループ内の前記第１〜第ｎの光電変換素子ごとに異なる
ことを特徴とする請求項２または請求項３に記載の固体撮像装置。
【請求項８】
前記ノイズ低減回路は、前記増幅回路から出力された前記増幅信号をクランプするクランプ部を有し、
前記信号蓄積回路は、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記メモリ部に蓄積するサンプルホールド部を有し、
前記クランプ部でクランプされた前記増幅信号に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に順次蓄積する期間が、前記同一グループ内の前記第１〜第ｎの光電変換素子ごとに異なる
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項９】
前記ノイズ低減回路は、前記増幅回路から出力された前記増幅信号をクランプするクランプ部を有し、
前記信号蓄積回路は、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記メモリ部に蓄積するサンプルホールド部を有し、
前記リセット回路が全ての前記光電変換素子を一括してリセットした後、
第１の期間において、
前記クランプ部が前記同一グループ内の第１の光電変換素子のリセットレベルに応じた前記増幅信号をクランプし、
前記第１の光電変換素子で発生した信号が前記増幅回路の入力部に転送されることによって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積し、
前記第１の期間と異なる第２の期間において、
前記クランプ部が前記同一グループ内の第２の光電変換素子のリセットレベルに応じた前記増幅信号をクランプし、
前記第２の光電変換素子で発生した信号によって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項１０】
前記ノイズ低減回路は、前記増幅回路から出力された前記増幅信号をクランプするクランプ部を有し、
前記信号蓄積回路は、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記メモリ部に蓄積するサンプルホールド部を有し、
前記リセット回路が前記同一グループ内の前記第１〜第ｎの光電変換素子を順次リセットした後、
第１の期間において、
前記クランプ部が前記同一グループ内の第１の光電変換素子のリセットレベルに応じた前記増幅信号をクランプし、
前記第１の光電変換素子で発生した信号が前記増幅回路の入力部に転送されることにより発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積し、
前記第１の期間と異なる第２の期間において、
前記クランプ部が前記同一グループ内の第２の光電変換素子のリセットレベルに応じた前記増幅信号をクランプし、
前記第２の光電変換素子で発生した信号によって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積する
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項１１】
前記リセット回路が前記同一グループ内の前記第１の光電変換素子をリセットしてから、前記第１の光電変換素子で発生した信号が前記増幅回路の入力部に転送されるまでの期間の長さと、前記リセット回路が前記同一グループ内の前記第２の光電変換素子をリセットしてから、前記第２の光電変換素子で発生した信号が前記増幅回路の入力部に転送されるまでの期間の長さとが同一である
ことを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
前記複数の光電変換素子をリセットする第１のリセット回路と、
前記増幅回路の入力部をリセットする第２のリセット回路と、
前記複数の光電変換素子のそれぞれで発生した信号を前記増幅回路の入力部に順次転送する転送回路と、
前記メモリ部に蓄積された前記増幅信号を増幅して第２の増幅信号を出力する第２の増幅回路と、
前記第２の増幅回路の入力部をリセットする第３のリセット回路と、
をさらに有し、
前記ノイズ低減回路は、前記増幅回路から出力された前記増幅信号をクランプするクランプ部を有し、
前記信号蓄積回路は、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記メモリ部に蓄積するサンプルホールド部を有し、
前記第１のリセット回路が全ての前記光電変換素子を一括してリセットした後、それぞれの前記光電変換素子に対応する期間において、
前記第２のリセット回路が前記増幅回路の入力部をリセットし、
前記増幅回路の入力部がリセットされた後の前記増幅回路から出力された前記増幅信号を前記クランプ部がクランプし、
前記第１のリセット回路が全ての前記光電変換素子を一括してリセットしてから所定期間が経過した後、前記光電変換素子で発生した信号を前記転送回路が前記増幅回路の入力部に転送し、
前記転送回路が前記信号を転送することによって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積した後、前記転送回路が前記信号を転送することによって発生する前記増幅信号の変動に応じた信号を前記サンプルホールド部がサンプルホールドして前記メモリ部に蓄積した後の前記第２の増幅信号と、前記第３のリセット回路が前記第２の増幅回路の入力部をリセットした後の前記第２の増幅信号と、を前記出力回路が前記画素から時分割で出力する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１３】
前記出力回路が出力した２種類の信号の差分処理を行う差分処理回路をさらに有する
ことを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記増幅回路の入力部の容量よりも前記信号蓄積回路の容量が大きい
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１５】
前記第２の基板は、前記複数の光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続される
ことを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置に関する。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２０１０−２１９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１においては、MOSイメージセンサチップのセルは、光電変換素子と増幅トランジスタ等を含み（特許文献１の図5、図12）、信号処理チップのセルは、MOSイメージセンサチップのセルから出力される信号をデジタル化した後にメモリに格納する構成（特許文献１の図8、9）をとっている。このように信号をデジタル化しているため、2つのチップを用いて固体撮像装置を構成しているにも拘わらず、チップ面積の増大を避ける効果が十分ではなく、現在の微細化技術では、むしろチップ面積が増大してしまうという問題がある。
【０００９】
特許文献２においては、従来のグローバルシャッタ機能を有する画素を構成する回路要素を2つの基板に分けて配置している（特許文献２の図9）。このため、チップ面積の増大を避けることが可能である。また、MOSイメージセンサチップの蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に画素に入射する光に起因するノイズがMOSイメージセンサチップから信号処理チップに移動する現象が抑制されるため、このノイズによる信号品質の劣化を避けることが可能である。しかし、一般的に蓄積容量部ではリーク電流（暗電流）に起因するノイズが発生しており、このノイズによる信号品質の劣化が生じるという問題がある。
【００１０】
本発明は、上述した課題に鑑みてなされたものであって、信号品質の劣化を低減すると共にチップ面積の増大を抑制することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る固体撮像装置は、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に行列状に配置された複数の光電変換素子と、前記第１の基板に配置され、前記複数の光電変換素子で発生した信号を増幅して増幅信号を出力する増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路と、前記第２の基板に配置され、前記ノイズ低減回路から出力された前記増幅信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力する出力回路と、を有し、前記複数の光電変換素子は、列数よりも多い数のグループのいずれかに分類されており、同一グループ内の第１〜第ｎ（ｎは２以上の整数）の光電変換素子が１つの前記増幅回路を共有し、前記ノイズ低減回路は、前記画素中の前記増幅回路の出力毎に配置され、前記信号蓄積回路は、前記第１〜第ｎの光電変換素子のそれぞれに対応する第１〜第ｎ（ｎは２以上の整数）のメモリ部をさらに有し、前記増幅回路は、前記第１〜第ｎの光電変換素子のそれぞれで発生した第１〜第ｎ（ｎは２以上の整数）の信号を増幅して第１〜第ｎ（ｎは２以上の整数）の増幅信号を出力し、前記ノイズ低減回路は、前記増幅回路から出力された前記第１〜第ｎの増幅信号中のノイズを低減し、前記信号蓄積回路は、前記ノイズが低減された前記第１〜第ｎの増幅信号を前記第１〜第ｎのメモリ部のそれぞれに蓄積することを特徴とする固体撮像装置である。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による撮像装置が備える撮像部の構成を示すブロック図である。
【図３】本発明の第１の実施形態による撮像装置が備える撮像部の断面図および平面図である。
【図４】本発明の第１の実施形態による撮像装置が備える画素の回路構成を示す回路図である。
【図５】本発明の第１の実施形態による撮像装置が備える画素の回路構成を示す回路図である。
【図６】本発明の第１の実施形態による撮像装置が備える画素を複数のグループに分類した状態を示す参考図である。
【図７】本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図８】本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図９】本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図１１】本発明の第２の実施形態におけるノイズ低減の効果を説明するためのタイミングチャートである。
【図１２】本発明の第２の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図１３】本発明の第３の実施形態による撮像装置が備える画素の回路構成を示す回路図である。
【図１４】本発明の第３の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【図１５】本発明の第３の実施形態におけるノイズ低減の効果を説明するためのタイミングチャートである。
【図１６】本発明の第４の実施形態による撮像装置が備える画素の回路構成を示す回路図である。
【図１７】本発明の第４の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００１８】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
【００１９】
図1に示す撮像装置は、レンズ201と、撮像部202と、画像処理部203と、表示部204と、駆動制御部205と、レンズ制御部206と、カメラ制御部207と、カメラ操作部208とを備えている。図1にはメモリカード209も示されているが、このメモリカード209を撮像装置に対して着脱可能に構成することによって、メモリカード209は撮像装置に固有の構成でなくても構わない。
【００２０】
図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００２１】
レンズ201は、固体撮像装置（固体撮像素子）を構成する撮像部202の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部202は、レンズ201によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部203は、撮像部202から出力される画像信号に種々のデジタル的な画像処理を施す。この画像処理部203は、画像信号を記録用に処理する第１画像処理部203aと、画像信号を表示用に処理する第２画像処理部203bとを備えている。
【００２２】
表示部204は、画像処理部203の第２画像処理部203bにより表示用に画像処理された画像信号に基づき画像を表示する。この表示部204は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができるようになっている。駆動制御部205は、カメラ制御部207からの指示に基づいて撮像部202の動作を制御する。レンズ制御部206は、カメラ制御部207からの指示に基づいて、レンズ201の絞りや焦点位置を制御する。
【００２３】
カメラ制御部207は、撮像装置全体を制御する。カメラ制御部207の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部207は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部208は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部207へ出力する。カメラ操作部208の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード209は、第１画像処理部203aにより記録用に処理された画像信号を保存するための記録媒体である。
【００２４】
図2は、撮像部202の構成を示している。撮像部202は、複数の画素1を有する画素部2と、垂直走査回路3と、列処理回路4と、水平読み出し回路5と、出力アンプ6と、制御回路7とを有する。図2に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００２５】
画素部2では、複数の画素1が2次元の行列状に配列されている。図2では、10行×12列の120個の画素1が配列されているが、図2に示す画素の配列は一例であり、行数および列数は2以上であればよい。また、図2は、それぞれの画素1が行列状に配列されている様子を模式的に示した図であり、図2に示すようにそれぞれの画素1が分離して配置されているわけではない。後述するように、実際には複数の画素間で一部の回路要素を共有している。
【００２６】
本実施形態では、撮像部202が有する全画素からなる領域を画素信号の読み出し対象領域とするが、撮像部202が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。
【００２７】
垂直走査回路3は、例えばシフトレジスタで構成されており、行単位で画素1の駆動制御を行う。この駆動制御には、画素1のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路3は、行毎に設けられている制御信号線8を介してそれぞれの画素1へ制御信号（制御パルス）を出力し、画素1を行毎に独立して制御する。垂直走査回路3が駆動制御を行うことによって、列毎に設けられている垂直信号線9へ画素1から画素信号が出力される。
【００２８】
列処理回路4は、列毎の垂直信号線9に接続されており、画素1から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平読み出し回路5は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列処理回路4を順次選択し、列処理回路4から画素信号を順次水平信号線10へ出力することにより画素信号を読み出す。出力アンプ6は、水平信号線10へ出力された画素信号に対して信号処理を行い、出力端子11を介して外部へ画素信号を出力する。制御回路7は、垂直走査回路3、列処理回路4、水平読み出し回路5等の動作の基準となるクロック信号や制御信号等を生成し、垂直走査回路3、列処理回路4、水平読み出し回路5等へ出力する。
【００２９】
図3は撮像部202の断面構造（図3（a））および平面構造（図3（b））を示している。撮像部202は、画素1を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。画素1を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、画素1の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００３０】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板20に照射された光は光電変換素子に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。
【００３１】
マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を接続する接続部を構成する。第１基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。
【００３２】
第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド22と同様の構造を有するマイクロパッド25が形成されている。第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド25と対応する位置には、マイクロパッド23と同様の構造を有するマイクロパッド26が形成されている。マイクロパッド25とマイクロパッド26の間にはマイクロバンプ27が形成されている。第１基板20に配置された回路要素、または第２基板21に配置された回路要素を駆動するための電源電圧等は、マイクロパッド25、マイクロバンプ27、マイクロパッド26を介して第１基板20から第２基板21へ、または第２基板21から第１基板20へ供給される。
【００３３】
第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド28が形成されている。パッド28に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。
【００３４】
画素1を構成する回路要素は第１基板20と第２基板21に分散して配置されている。画素1以外の垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、垂直走査回路3、列処理回路4、水平読み出し回路5、出力アンプ6、制御回路7のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。画素1以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、画素1と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００３５】
図4は2画素分の画素1の回路構成を示している。画素1（2画素）は、光電変換素子101a，101bと、転送トランジスタ102a，102bと、FD（フローティングディフュージョン）103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプルトランジスタ108a，108bと、アナログメモリリセットトランジスタ109a，109bと、アナログメモリ110a，110bと、第２増幅トランジスタ111a，111bと、選択トランジスタ112a，112bとを有する。図4に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。
【００３６】
図4には第１の画素の回路要素と第２の画素の回路要素とが含まれる。第１の画素は、光電変換素子101aと、転送トランジスタ102aと、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプルトランジスタ108aと、アナログメモリリセットトランジスタ109aと、アナログメモリ110aと、第２増幅トランジスタ111aと、選択トランジスタ112aとを有する。第２の画素は、光電変換素子101bと、転送トランジスタ102bと、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプルトランジスタ108bと、アナログメモリリセットトランジスタ109bと、アナログメモリ110bと、第２増幅トランジスタ111bと、選択トランジスタ112bとを有する。図4に示す共有領域Shに配置されたFD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107とは、第１の画素と第２の画素とで共有されている。
【００３７】
光電変換素子101aの一端は接地されている。転送トランジスタ102aのドレイン端子は光電変換素子101aの他端に接続されている。転送トランジスタ102aのゲート端子は垂直走査回路3に接続されており、転送パルスΦTX1が供給される。
【００３８】
光電変換素子101bの一端は接地されている。転送トランジスタ102bのドレイン端子は光電変換素子101bの他端に接続されている。転送トランジスタ102bのゲート端子は垂直走査回路3に接続されており、転送パルスΦTX2が供給される。
【００３９】
FD103の一端は転送トランジスタ102a，102bのソース端子に接続されており、FD103の他端は接地されている。FDリセットトランジスタ104のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ104のソース端子は転送トランジスタ102a，102bのソース端子に接続されている。FDリセットトランジスタ104のゲート端子は垂直走査回路3に接続されており、FDリセットパルスΦRSTが供給される。
【００４０】
第１増幅トランジスタ105のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ105の入力部であるゲート端子は転送トランジスタ102a，102bのソース端子に接続されている。電流源106の一端は第１増幅トランジスタ105のソース端子に接続されており、電流源106の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ105のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路3に接続されたトランジスタで電流源106を構成してもよい。クランプ容量107の一端は第１増幅トランジスタ105のソース端子および電流源106の一端に接続されている。
【００４１】
サンプルトランジスタ108aのドレイン端子はクランプ容量107の他端に接続されている。サンプルトランジスタ108aのゲート端子は垂直走査回路3に接続されており、サンプルパルスΦSH1が供給される。
【００４２】
サンプルトランジスタ108bのドレイン端子はクランプ容量107の他端に接続されている。サンプルトランジスタ108bのゲート端子は垂直走査回路3に接続されており、サンプルパルスΦSH2が供給される。
【００４３】
アナログメモリリセットトランジスタ109aのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ109aのソース端子はサンプルトランジスタ108aのソース端子に接続されている。アナログメモリリセットトランジスタ109aのゲート端子は垂直走査回路3に接続されており、クランプ＆メモリリセットパルスΦCL1が供給される。
【００４４】
アナログメモリリセットトランジスタ109bのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ109bのソース端子はサンプルトランジスタ108bのソース端子に接続されている。アナログメモリリセットトランジスタ109bのゲート端子は垂直走査回路3に接続されており、クランプ＆メモリリセットパルスΦCL2が供給される。
【００４５】
アナログメモリ110aの一端はサンプルトランジスタ108aのソース端子に接続されており、アナログメモリ110aの他端は接地されている。第２増幅トランジスタ111aのドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ111aの入力部を構成するゲート端子はサンプルトランジスタ108aのソース端子に接続されている。選択トランジスタ112aのドレイン端子は第２増幅トランジスタ111aのソース端子に接続されており、選択トランジスタ112aのソース端子は垂直信号線9に接続されている。選択トランジスタ112aのゲート端子は垂直走査回路3に接続されており、選択パルスΦSEL1が供給される。
【００４６】
アナログメモリ110bの一端はサンプルトランジスタ108bのソース端子に接続されており、アナログメモリ110bの他端は接地されている。第２増幅トランジスタ111bのドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ111bの入力部を構成するゲート端子はサンプルトランジスタ108bのソース端子に接続されている。選択トランジスタ112bのドレイン端子は第２増幅トランジスタ111bのソース端子に接続されており、選択トランジスタ112bのソース端子は垂直信号線9に接続されている。選択トランジスタ112bのゲート端子は垂直走査回路3に接続されており、選択パルスΦSEL2が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００４７】
光電変換素子101a，101bは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ102a，102bは、光電変換素子101a，101bに蓄積された信号電荷をFD103に転送するトランジスタである。転送トランジスタ102aのオン／オフは、垂直走査回路3からの転送パルスΦTX1によって制御され、転送トランジスタ102bのオン／オフは、垂直走査回路3からの転送パルスΦTX2によって制御される。FD103は、光電変換素子101a，101bから転送された信号電荷を一時的に保持・蓄積する容量である。
【００４８】
FDリセットトランジスタ104は、FD103をリセットするトランジスタである。FDリセットトランジスタ104のオン／オフは、垂直走査回路3からのFDリセットパルスΦRSTによって制御される。FDリセットトランジスタ104と転送トランジスタ102a，102bを同時にオンにすることによって、光電変換素子101a，101bをリセットすることも可能である。FD103／光電変換素子101a，101bのリセットは、FD103／光電変換素子101a，101bに蓄積されている電荷量を制御してFD103／光電変換素子101a，101bの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４９】
第１増幅トランジスタ105は、ゲート端子に入力される、FD103に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源106は、第１増幅トランジスタ105の負荷として機能し、第１増幅トランジスタ105を駆動する電流を第１増幅トランジスタ105に供給する。第１増幅トランジスタ105と電流源106はソースフォロワ回路を構成する。
【００５０】
クランプ容量107は、第１増幅トランジスタ105から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ108a，108bは、クランプ容量107の他端の電圧レベルをサンプルホールドし、アナログメモリ110a，110bに蓄積するトランジスタである。サンプルトランジスタ108aのオン／オフは、垂直走査回路3からのサンプルパルスΦSH1によって制御され、サンプルトランジスタ108bのオン／オフは、垂直走査回路3からのサンプルパルスΦSH2によって制御される。
【００５１】
アナログメモリリセットトランジスタ109a，109bは、アナログメモリ110a，110bをリセットするトランジスタである。アナログメモリリセットトランジスタ109 a，109bのオン／オフは、垂直走査回路3からのクランプ＆メモリリセットパルスΦCL1，ΦCL2によって制御される。アナログメモリ110a，110bのリセットは、アナログメモリ110a，110bに蓄積されている電荷量を制御してアナログメモリ110a，110bの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ110a，110bは、サンプルトランジスタ108a，108bによってサンプルホールドされたアナログ信号を保持・蓄積する。
【００５２】
アナログメモリ110a，110bの容量は、FD103の容量よりも大きな容量に設定される。アナログメモリ110a，110bには、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００５３】
第２増幅トランジスタ111a，111bは、ゲート端子に入力される、アナログメモリ110a，110bに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ111a，111bと、垂直信号線9に接続された、負荷となる電流源113とはソースフォロワ回路を構成する。選択トランジスタ112a，112bは、画素1を選択し、第２増幅トランジスタ111a，111bの出力を垂直信号線9に伝えるトランジスタである。選択トランジスタ112aのオン／オフは、垂直走査回路3からの選択パルスΦSEL1によって制御され、選択トランジスタ112bのオン／オフは、垂直走査回路3からの選択パルスΦSEL2によって制御される。
【００５４】
図4に示す回路要素のうち、光電変換素子101a，101bは第１基板20に配置され、アナログメモリ110a，110bは第２基板21に配置され、他の回路要素は第１基板20と第２基板21のいずれかに配置される。図4の破線D1は第１基板20と第２基板21の境界線を示している。第１基板20には、光電変換素子101a，101bと、転送トランジスタ102a，102bと、FD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105とが配置されている。第２基板21には、電流源106と、クランプ容量107と、サンプルトランジスタ108a，108bと、アナログメモリリセットトランジスタ109a，109bと、アナログメモリ110a，110bと、第２増幅トランジスタ111a，111bと、選択トランジスタ112a，112bとが配置されている。
【００５５】
第１基板20の第１増幅トランジスタ105から出力された増幅信号は、マイクロパッド22、マイクロバンプ24、およびマイクロパッド23を介して第２基板21へ出力される。また、電源電圧VDDは、マイクロパッド25、マイクロバンプ27、およびマイクロパッド26を介して第１基板20と第２基板21の間で授受される。
【００５６】
図4では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が第１増幅トランジスタ105のソース端子と、電流源106の一端およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子101a，101bからアナログメモリ110a，110bまでの電気的に接続された経路上のどこに配置されていてもよい。
【００５７】
図5は、第１基板20と第２基板21の境界線の例を示している。破線D1〜D5は、第１基板20と第２基板21の境界線として可能な例を示している。第１基板20と第２基板21の境界線は、破線D1〜D5のいずれであってもよく、これら以外もあり得る。破線D1については上述した通りである。破線D2が示す例では、光電変換素子101a，101bの他端と転送トランジスタ102a，102bのドレイン端子との間の経路に接続部が配置される。破線D3が示す例では、転送トランジスタ102a，102bのソース端子と、FD103の一端、FDリセットトランジスタ104のソース端子、および第１増幅トランジスタ105のゲート端子との間の経路に接続部が配置される。
【００５８】
破線D4が示す例では、クランプ容量107の他端と、サンプルトランジスタ108a，108bのドレイン端子との間の経路に接続部が配置される。破線D5が示す例では、サンプルトランジスタ108a，108bのソース端子と、アナログメモリリセットトランジスタ109a，109bのソース端子、アナログメモリ110a，110bの一端、および第２増幅トランジスタ111a，111bのゲート端子との間の経路に接続部が配置される。
【００５９】
上記の構成を有する全ての画素1は複数のグループに分類されており、それぞれの画素1は複数のグループのうちのいずれかに属する。図6は、一例として8行×8列の64個の画素1を複数のグループに分類した状態を示している。図6において各画素1には便宜上の番号Pnm（n：1〜8、m：1〜8）を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。
【００６０】
画素位置に応じて、画素1が複数のグループに分類されている。図6（a）は、2画素で1グループを構成した例を示している。垂直方向に隣接する2画素が1グループを構成する。図6（b）は、4画素で1グループを構成した例を示している。垂直方向に連続して配置されている4画素が1グループを構成する。行毎に画素1の駆動制御が行われるため、垂直方向に並んだ複数画素が1グループを構成している。１つの画素1に１つの光電変換素子が対応しているため、画素1が属するグループと光電変換素子が属するグループは等価である。同一グループ内の画素1の複数の光電変換素子（図6（a）の例では2個、図6（b）の例では4個）がFD103と、FDリセットトランジスタ104と、第１増幅トランジスタ105と、電流源106と、クランプ容量107とを共有する。
【００６１】
次に、図7および図8を参照し、画素1の動作を説明する。以下では2つの動作例を説明する。
【００６２】
＜第１の動作例＞
図7は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。以下では、図4に示した2画素の単位で、図7に示す期間T1〜T6における画素1の動作を説明する。同一グループに属する2つの画素1のうち一方の画素1を第１の画素とし、他方の画素1を第２の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング（図7の期間T1の開始タイミング）は同一である。
【００６３】
［期間T1の動作］
まず、転送パルスΦTX1，ΦTX2が“L”（Low）レベルから“H”（High）レベルに変化することで、転送トランジスタ102a，102bがオンとなる。同時に、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ104がオンとなる。期間T1は全ての画素1（以下、全画素と記載）で共通の期間であるため、全画素の光電変換素子101a，101bがリセットされる。
【００６４】
続いて、転送パルスΦTX1，ΦTX2およびFDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、転送トランジスタ102a，102bおよびFDリセットトランジスタ104がオフとなる。これによって、全画素の光電変換素子101a，101bのリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して（同時に）開始される。
【００６５】
［期間T2の動作］
期間T2は露光期間内の期間である。まず、クランプ＆メモリリセットパルスΦCL1が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109aがオンとなる。これによって、アナログメモリ110aがリセットされる。同時に、サンプルパルスΦSH1が“L”レベルから“H”レベルに変化することで、サンプルトランジスタ108aがオンとなる。これによって、クランプ容量107の他端の電位が電源電圧VDDにリセットされると共に、サンプルトランジスタ108aがクランプ容量107の他端の電位のサンプルホールドを開始する。
【００６６】
続いて、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、FD103がリセットされる。続いて、FDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、FDリセットトランジスタ104がオフとなる。これによって、FD103のリセットが終了する。FD103のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD103のリセットを行うことによって、FD103のリーク電流によるノイズをより低減することができる。
【００６７】
続いて、クランプ＆メモリリセットパルスΦCL1が“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ109aがオフとなる。これによって、アナログメモリ110aのリセットが終了する。この時点でクランプ容量107は、第１増幅トランジスタ105から出力される増幅信号（FD103のリセット後の増幅信号）をクランプしている。
【００６８】
［期間T3の動作］
まず、転送パルスΦTX1が“L”レベルから“H”レベルに変化することで、転送トランジスタ102aがオンとなる。これによって、光電変換素子101aに蓄積されている信号電荷が、転送トランジスタ102aを介してFD103に転送され、FD103に蓄積される。これによって、第１の画素の露光（信号電荷の蓄積）が終了する。図7の露光期間1は第１の画素の露光期間（信号蓄積期間）を示している。続いて、転送パルスΦTX1が“H”レベルから“L”レベルに変化することで、転送トランジスタ102aがオフとなる。
【００６９】
続いて、サンプルパルスΦSH1が“H”レベルから“L”レベルに変化することで、サンプルトランジスタ108aがオフとなる。これによって、サンプルトランジスタ108aがクランプ容量107の他端の電位のサンプルホールドを終了する。
【００７０】
［期間T4，T5の動作］
上述した期間T2，T3の動作は、第１の画素の動作である。期間T4，T5の動作は、期間T2，T3の動作に対応しており、第２の画素の動作である。期間T4の動作は期間T2の動作と同様であり、期間T5の動作は期間T3の動作と同様であるため、期間T4，T5の動作の動作については説明を省略する。図7の露光期間2は第２の画素の露光期間（信号蓄積期間）を示している。
【００７１】
以下では、第１の画素のアナログメモリ110aの一端の電位の変化について説明する。第２の画素のアナログメモリ110bの一端の電位の変化についても同様である。
【００７２】
FD103のリセットが終了した後に光電変換素子101aからFD103に信号電荷が転送されることによるFD103の一端の電位の変化をΔVfd、第１増幅トランジスタ105のゲインをα1とすると、光電変換素子101aからFD103に信号電荷が転送されることによる第１増幅トランジスタ105のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
【００７３】
アナログメモリ110aとサンプルトランジスタ108aの合計のゲインをα2とすると、光電変換素子101aからFD103に信号電荷が転送された後のサンプルトランジスタ108aのサンプルホールドによるアナログメモリ110aの一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。ΔVfdは、信号電荷の転送によるFD103の一端の電位の変化量であり、FD103をリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルトランジスタ108aがサンプルホールドを行うことによって、光電変換素子101aで発生するノイズの影響を低減することができる。アナログメモリ110aのリセットが終了した時点のアナログメモリ110aの一端の電位は電源電圧VDDであるため、光電変換素子101aからFD103に信号電荷が転送された後、サンプルトランジスタ108aによってサンプルホールドされたアナログメモリ110aの一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VDD＋ΔVmem
＝VDD＋α1×α2×ΔVfd  ・・・（１）
【００７４】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量107の容量値であり、CSHはアナログメモリ110aの容量値である。ゲインの低下をより小さくするため、クランプ容量107の容量値CLはアナログメモリ110aの容量値CSHよりも大きいことがより望ましい。
【００７５】
【数１】
0006045156.tif 000002
【００７６】
［期間T6の動作］
期間T6では、アナログメモリ110a，110bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１の画素からの信号の読み出しが行われる。選択パルスΦSEL1が“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1が“H”レベルから“L”レベルに変化することで、選択トランジスタ112aがオフとなる。
【００７７】
続いて、クランプ＆メモリリセットパルスΦCL1が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109aがオンとなる。これによって、アナログメモリ110aがリセットされる。続いて、クランプ＆メモリリセットパルスΦCL1が“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ109aがオフとなる。
【００７８】
続いて、選択パルスΦSEL1が“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位に基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1が“H”レベルから“L”レベルに変化することで、選択トランジスタ112aがオフとなる。
【００７９】
列処理回路4は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子101aに蓄積された信号電荷がFD103に転送された直後のFD103の一端の電位と、FD103の一端がリセットされた直後のFD103の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ110aをリセットすることによるノイズ成分と、FD103をリセットすることによるノイズ成分とを抑圧した、光電変換素子101aに蓄積された信号電荷に基づく信号成分を得ることができる。
【００８０】
列処理回路4から出力された信号は、水平読み出し回路5によって水平信号線10へ出力される。出力アンプ6は、水平信号線10へ出力された信号を処理し、出力端子11から画素信号として出力する。以上で、第１の画素からの信号の読み出しが終了する。
【００８１】
続いて、第２の画素からの信号の読み出しが行われる。第２の画素からの信号の読み出しは第１の画素からの信号の読み出しと同様であるので、第２の画素からの信号の読み出しについては説明を省略する。
【００８２】
期間T6において画素1から信号を読み出す期間は、行毎に異なる。図8は、期間T6における各画素1の動作を示している。図8では、第１の画素である奇数行（i行）の画素1のクランプ＆メモリリセットパルスΦCL1をΦCL1-iとし、選択パルスΦSEL1をΦSEL1-iとしている。また、図8では、第２の画素である偶数行（j行）の画素1のクランプ＆メモリリセットパルスΦCL2をΦCL2-jとし、選択パルスΦSEL2をΦSEL2-jとしている。また、図8では行数nが偶数である場合を示している。
【００８３】
期間T6は、期間T6-1，T6-2，・・・，T6-nからなる。期間T6-1では、1行目および2行目の画素1から信号が読み出される。期間T6-1における画素1の動作は、図7の期間T6における画素1の動作と同様である。期間T6-2では、3行目および4行目の画素1から信号が読み出される。期間T6-2における画素1の動作も、図7の期間T6における画素1の動作と同様である。4行目以降の画素1についても、同様の動作が行毎に行われる。期間T6-Nでは、最終行目（n行目）の画素1から信号が読み出される。期間T6-Nにおける画素1の動作も、図7の期間T6における画素1の動作と同様である。以上の動作により、全画素から信号が読み出される。
【００８４】
上記の動作では、光電変換素子101a，101bからFD103に転送された信号電荷をFD103が各画素1の読み出しタイミングまで保持していなければならない。FD103が信号電荷を保持している期間中にノイズが発生すると、FD103が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
【００８５】
FD103が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、FD103のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子101a，101b以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
【００８６】
FD103の容量をCfd、アナログメモリ110a，110bの容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ105のゲインをα1、アナログメモリ110a，110bとサンプルトランジスタ108a，108bの合計のゲインをα2とする。露光期間中に光電変換素子101a，101bで発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ110a，110bに保持される信号電荷はA×α1×α2×Qphとなる。
【００８７】
光電変換素子101a，101bからFD103に転送された信号電荷に基づく信号は期間T3または期間T5にサンプルトランジスタ108a，108bによってサンプルホールドされ、アナログメモリ110a，110bに格納される。したがって、FD103に信号電荷が転送されてからアナログメモリ110a，110bに信号電荷が格納されるまでの時間は短く、FD103で発生したノイズは無視することができる。アナログメモリ110a，110bが信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
【００８８】
一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ110a，110bの容量値を設定する（例えば、アナログメモリ110a，110bの容量値をFD103の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
【００８９】
上記の第１の動作例では、露光の開始タイミングは全画素で同一であるが、図7の露光期間1，2が示すように、同一グループ内で各画素1の露光の終了タイミングは異なる。ただし、露光期間の差は微小である。
【００９０】
＜第２の動作例＞
図9は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。以下では、図4に示した2画素の単位で、図9に示す期間T1〜T6における画素1の動作を説明する。同一グループに属する2つの画素1のうち一方の画素1を第１の画素とし、他方の画素1を第２の画素とする。複数のグループのそれぞれにおいて、動作の開始タイミング（図9の期間T1の開始タイミング）は同一である。以下では、第１の動作例と異なる部分のみ説明する。
【００９１】
図7に示した動作とは、期間T1，T1’における動作が異なる。期間T1では、第１の画素についてのみ光電変換素子101aのリセットが行われる。また、期間T1’では、第２の画素についてのみ光電変換素子101bのリセットが行われる。図9の露光期間1は第１の画素の露光期間（信号蓄積期間）を示し、露光期間2は第２の画素の露光期間（信号蓄積期間）を示している。
【００９２】
期間T1’の開始タイミングは、露光期間1と露光期間2の長さが同一となるように設定される。これによって、第２の動作例では全画素の露光期間の長さが同一となるため、より高画質な信号を得ることができる。また、第２の動作例でも、第１の動作例と同様に信号品質の劣化を低減することができる。
【００９３】
上述したように、本実施形態によれば、画素を構成する回路要素を2枚の基板のそれぞれに配置し、増幅回路（第１増幅トランジスタ105）から出力された増幅信号をデジタル化せずに信号蓄積回路（アナログメモリ110a，110b）に蓄積することによって、チップ面積の増大を抑制することができる（多画素化も容易となる）。さらに、信号蓄積回路（アナログメモリ110a，110b）を設けたことによって、信号品質の劣化を低減することができる。
【００９４】
また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第１増幅トランジスタ105および電流源106を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGND（グランド）電圧の上昇等の発生を低減することができる。
【００９５】
図7に示した第１の動作例では、同一グループ内の画素間で露光期間の長さに微小な違いがあるが、全画素の光電変換素子101a，101bが一括して露光（信号電荷の蓄積）を開始することで画像内の被写体の歪みを低減することができる。また、図8に示した第２の動作例では、同一グループ内の画素間で露光期間の長さが同一となるため、より高画質な信号を得ることができる。
【００９６】
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板に設ける信号蓄積用の領域の面積を小さくすることができる。
【００９７】
また、アナログメモリ110a，110bの容量値をFD103の容量値よりも大きくする（例えば、アナログメモリ110a，110bの容量値をFD103の容量値の5倍以上にする）ことによって、アナログメモリ110a，110bが保持する信号電荷が、FD103が保持する信号電荷よりも大きくなる。このため、アナログメモリ110a，110bのリーク電流による信号劣化の影響を小さくすることができる。
【００９８】
また、クランプ容量107およびサンプルトランジスタ108a，108bを設けることによって、第１基板20で発生するノイズを低減することができる。第１基板20で発生するノイズには、第１増幅トランジスタ105に接続される回路（例えばFDリセットトランジスタ104）の動作に由来して第１増幅トランジスタ105の入力部で発生するノイズ（例えばリセットノイズ）や、第１増幅トランジスタ105の動作特性に由来するノイズ（例えば第１増幅トランジスタ105の回路閾値のばらつきによるノイズ）等がある。
【００９９】
また、アナログメモリ110a，110bをリセットしたときの信号と、光電変換素子101a，101bからFD103へ信号電荷を転送することによって発生する第１増幅トランジスタ105の出力の変動に応じた信号とを時分割で画素1から出力し、画素1の外部で各信号の差分処理を行うことによって、第２基板21で発生するノイズを低減することができる。第２基板21で発生するノイズには、第２増幅トランジスタ111a，111bに接続される回路（例えばアナログメモリリセットトランジスタ109a，109b）の動作に由来して第２増幅トランジスタ111a，111bの入力部で発生するノイズ（例えばリセットノイズ）等がある。
【０１００】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態の構成は第１の実施形態の構成と同様であるので、構成の説明を省略する。以下、図10〜図12を参照し、画素1の動作を説明する。以下では2つの動作例を説明する。
【０１０１】
＜第１の動作例＞
図10は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。以下では、図4に示した2画素の単位で、図10に示す期間T1〜T6における画素1の動作を説明する。同一グループに属する2つの画素1のうち一方の画素1を第１の画素とし、他方の画素1を第２の画素とする。複数のグループのそれぞれにおいて、動作の開始タイミング（図10の期間T1の開始タイミング）は同一である。
【０１０２】
図7と異なるのは、期間T6におけるクランプ＆メモリリセットパルスΦCL1，ΦCL2の駆動タイミングである。以下では、期間T6の動作のみ説明する。
【０１０３】
期間T6では、アナログメモリ110a，110bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１の画素からの信号の読み出しが行われる。選択パルスΦSEL1が“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1が“H”レベルから“L”レベルに変化することで、選択トランジスタ112aがオフとなる。
【０１０４】
続いて、クランプ＆メモリリセットパルスΦCL1が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109aがオンとなる。これによって、アナログメモリ110aがリセットされる。
【０１０５】
アナログメモリ110aがリセットされている状態で、選択パルスΦSEL1が“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位に基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1が“H”レベルから“L”レベルに変化することで、選択トランジスタ112aがオフとなる。続いて、クランプ＆メモリリセットパルスΦCL1が“Ｈ”レベルから“Ｌ”レベルに変化することで、アナログメモリリセットトランジスタ109aがオフとなる。
【０１０６】
図11は、期間T6のクランプ＆メモリリセットパルスΦCL1とアナログメモリ110aの一端の電位（アナログメモリ端子電圧）を示している。クランプ＆メモリリセットパルスΦCL1が“H”レベルとなり、アナログメモリリセットトランジスタ109aによりアナログメモリ110aがリセットされている間、アナログメモリ110aの一端の電位にリセットノイズが重畳する。クランプ＆メモリリセットパルスΦCL1が“L”レベルとなり、アナログメモリ110aのリセットが終了すると、寄生容量等の影響により、アナログメモリ110aの一端の電位が変化する。
【０１０７】
アナログメモリ110aの一端の電位は、アナログメモリ110aのリセット終了時（図11の時刻t10）の電位を基準にして変化する。リセット中のアナログメモリ110aの一端の電位は、リセットノイズにより変動するため、リセット終了後のアナログメモリ110aの一端の電位は、アナログメモリ110aのリセットタイミングに応じてばらつくことになる。図7の動作のように、リセット終了後のアナログメモリ110aの一端の電位に基づく信号が垂直信号線9へ出力される場合、上記のようなばらつきに基づく成分を含む信号が垂直信号線9へ出力される。
【０１０８】
これに対して、図10の動作では、リセット中のアナログメモリ110aの一端の電位に基づく信号が垂直信号線9へ出力される。リセット中のアナログメモリ110aの一端の電位は、リセットノイズにより変動するが、第２増幅トランジスタ111aが増幅機能に加えて、いわゆる低域フィルタとしての機能も有するため、リセット中のアナログメモリ110aの一端の電位に基づく信号のばらつきは第２増幅トランジスタ111aの帯域によって制限される。このため、図7の動作と比較して、信号中のノイズをより低減することができる。
【０１０９】
続いて、第２の画素からの信号の読み出しが行われる。第２の画素からの信号の読み出しは第１の画素からの信号の読み出しと同様であるので、第２の画素からの信号の読み出しについては説明を省略する。
【０１１０】
＜第２の動作例＞
図12は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。図9と異なるのは、期間T6におけるクランプ＆メモリリセットパルスΦCL1，ΦCL2の駆動タイミングである。この期間T6の動作は、図10の期間T6の動作と同様である。したがって、図12の動作では、図9の動作と比較して、信号中のノイズをより低減することができる。
【０１１１】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態の構成は、画素1の構成を除いて、第１の実施形態の構成と同様である。図13は本実施形態の画素1の回路構成を示している。図4の構成と異なるのは、サンプルトランジスタ108a，108bと第２増幅トランジスタ111a，111bとの間にスイッチトランジスタ120a，120bが設けられていることである。他の構成については図4と同じであるので、説明を省略する。
【０１１２】
スイッチトランジスタ120a，120bのドレイン端子は、サンプルトランジスタ108a，108bのソース端子およびアナログメモリ110a，110bの一端に接続されている。スイッチトランジスタ120a，120bのソース端子は、第２増幅トランジスタ111a，111bの入力部を構成するゲート端子およびアナログメモリリセットトランジスタ109a，109bのソース端子に接続されている。スイッチトランジスタ120a，120bのゲート端子は垂直走査回路3に接続されており、スイッチパルスΦSW1，ΦSW2が供給される。スイッチトランジスタ120a，120bに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【０１１３】
スイッチトランジスタ120a，120bは、アナログメモリ110a，110bの信号を第2増幅トランジスタ111a，111bに伝えるトランジスタであり、スイッチトランジスタ120a，120bのオン／オフは、垂直走査回路3からのスイッチングパルスΦSW1，ΦSW2によって制御される。この図では、スイッチトランジスタ120a，120bは第2基板21に配置されている。
【０１１４】
以下、図14を参照し、画素1の動作を説明する。図14は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。図7と異なるのは、スイッチトランジスタ120a，120bのオン／オフを制御するスイッチングパルスΦSW1，ΦSW2が追加されていることと、期間T6のクランプ＆メモリリセットパルスΦCL1，ΦCL2、選択パルスΦSEL1，ΦSEL2の駆動タイミングである。
【０１１５】
露光期間内の期間T2において、クランプ＆メモリリセットパルスΦCL１およびスイッチングパルスΦSW１が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109aおよびスイッチトランジスタ120aがオンとなる。これによって、アナログメモリ110aがリセットされる。その他の動作は、クランプ＆メモリリセットパルスΦCL1が“H”レベルから“L”レベルに変化するのと同時にスイッチングパルスΦSW1が“H”レベルから“L”レベルに変化する点を除いて、図7の動作と同じであるので説明を省略する。
【０１１６】
期間T6において、アナログメモリ110a，110bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１の画素からの信号の読み出しが行われる。クランプ＆メモリリセットパルスΦCL1が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109aがオンとなる。これによって、第２増幅トランジスタ111aの入力部がリセットされる。このとき、スイッチングトランジスタ120aがオフであるので、アナログメモリ110aはリセットされない。
【０１１７】
続いて、選択パルスΦSEL1が“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、第２増幅トランジスタ111aの入力部をリセットしたときの信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1が“H”レベルから“L”レベルに変化することで選択トランジスタ112aがオフとなる。
【０１１８】
続いて、スイッチングパルスΦSW1が“L”レベルから“H”レベルに変化することで、スイッチングトランジスタ120aがオンとなる。続いて、選択パルスΦSEL1が“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ112aを介して垂直信号線9へ出力される。続いて、選択パルスΦSEL1が“H”レベルから“L”レベルに変化することで、選択トランジスタ112aがオフとなる。
【０１１９】
図15は、期間T6のクランプ＆メモリリセットパルスΦCL1、スイッチングパルスΦSW1、および第２増幅トランジスタ111aの入力部の電位（第２増幅トランジスタ入力電圧）を示している。クランプ＆メモリリセットパルスΦCL1が“H”レベルとなり、アナログメモリリセットトランジスタ109aにより第２増幅トランジスタ111aの入力部がリセットされている間、第２増幅トランジスタ111aの入力部の電位にリセットノイズが重畳する。クランプ＆メモリリセットパルスΦCL1が“L”レベルとなり、第２増幅トランジスタ111aの入力部のリセットが終了すると、寄生容量等の影響により、第２増幅トランジスタ111aの入力部の電位が変化する。
【０１２０】
第２増幅トランジスタ111aの入力部の電位は、第２増幅トランジスタ111aの入力部のリセット終了時（図15の時刻t30）の電位を基準にして変化する。リセット中の第２増幅トランジスタ111aの入力部の電位は、リセットノイズにより変動するため、リセット終了後の第２増幅トランジスタ111aの入力部の電位は、第２増幅トランジスタ111aの入力部のリセットタイミングに応じてばらつくことになる。さらに、スイッチングパルスΦSW1が“H”レベルとなり、アナログメモリ110aの一端と第２増幅トランジスタ111aの入力部とが接続されると、第２増幅トランジスタ111aの入力部の電位が変化する。
【０１２１】
第２増幅トランジスタ111aの入力部の電位は、図15の時刻t31の電位を基準にして、第１の実施形態で説明したΔVmem（＝α1×α2×ΔVfd）だけ変化する。時刻t31における第２増幅トランジスタ111aの入力部の電位は、リセットノイズにより変動するが、第２増幅トランジスタ111aの入力部をリセットしたときの第２増幅トランジスタ111aの入力部の電位に基づく信号と、アナログメモリ110aの一端と第２増幅トランジスタ111aの入力部とが接続された後の第２増幅トランジスタ111aの入力部の電位に基づく信号との差分をとった後の信号では、リセットタイミングに応じた第２増幅トランジスタ111aの入力部の電位のばらつきはキャンセルされる。
【０１２２】
図4の構成を用いた図7の動作では、光電変換素子101aからFD103に信号電荷が転送された後、サンプルトランジスタ108aによってサンプルホールドされたアナログメモリ110aの一端の電位に基づく信号が垂直信号線9へ出力される。その後、アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位に基づく信号が垂直信号線9へ出力される。アナログメモリ110aをリセットしたときのアナログメモリ110aの一端の電位は、リセットノイズにより変動するため、垂直信号線9へ出力された2種類の信号の差分をとった信号には、リセットノイズによるばらつきが含まれる。
【０１２３】
これに対して、図13の構成を用いた図14の動作では、第２増幅トランジスタ111aの入力部をリセットしたときの第２増幅トランジスタ111aの入力部の電位に基づく信号が垂直信号線9へ出力される。その後、アナログメモリ110aの一端と第２増幅トランジスタ111aの入力部とが接続された後の第２増幅トランジスタ111aの入力部の電位に基づく信号が垂直信号線9へ出力される。垂直信号線9へ出力された2種類の信号の差分をとった信号では、上記のように、リセットタイミングに応じた第２増幅トランジスタ111aの入力部の電位のばらつきが低減される。このため、図4の構成を用いた図7の動作と比較して、信号中のノイズをより低減することができる。
【０１２４】
続いて、第２の画素からの信号の読み出しが行われる。第２の画素からの信号の読み出しは第１の画素からの信号の読み出しと同様であるので、第２の画素からの信号の読み出しについては説明を省略する。
【０１２５】
（第４の実施形態）
次に、本発明の第４の実施形態を説明する。本実施形態の構成は、画素1の構成を除いて、第１の実施形態の構成と同様である。図16は本実施形態の画素1の回路構成を示している。図13の構成と異なるのは、アナログメモリリセットトランジスタ109と第２増幅トランジスタ111と選択トランジスタ112が第1の画素と第2の画素とで共有されていることである。他の構成については図13と同じであるので、説明を省略する。
【０１２６】
アナログメモリリセットトランジスタ109のドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ109のソース端子はスイッチトランジスタ120a，120bのソース端子に接続されている。アナログメモリリセットトランジスタ109のゲート端子は垂直走査回路3に接続されており、クランプ＆メモリリセットパルスΦCLが供給される。
【０１２７】
第２増幅トランジスタ111のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ111の入力部を構成するゲート端子はスイッチトランジスタ120a，120bのソース端子に接続されている。選択トランジスタ112のドレイン端子は第２増幅トランジスタ111のソース端子に接続されており、選択トランジスタ112のソース端子は垂直信号線9に接続されている。選択トランジスタ112のゲート端子は垂直走査回路3に接続されており、選択パルスΦSELが供給される。アナログメモリリセットトランジスタ109、第２増幅トランジスタ111、選択トランジスタ112に関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【０１２８】
以下、図17を参照し、画素1の動作を説明する。図17は、垂直走査回路3から行毎に画素1に供給される制御信号を示している。図7と異なるのは、スイッチトランジスタ120a，120bのオン／オフを制御するスイッチングパルスΦSW1，ΦSW2が追加されていることと、期間T6のクランプ＆メモリリセットパルスΦCL、選択パルスΦSELの駆動タイミングである。
【０１２９】
露光期間内の期間T2において、クランプ＆メモリリセットパルスΦCLおよびスイッチングパルスΦSW１が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109およびスイッチトランジスタ120aがオンとなる。これによって、アナログメモリ110aがリセットされる。その他の動作は、クランプ＆メモリリセットパルスΦCLが“H”レベルから“L”レベルに変化するのと同時にスイッチングパルスΦSW1が“H”レベルから“L”レベルに変化する点を除いて、図7の動作と同じであるので説明を省略する。
【０１３０】
期間T6において、アナログメモリ110a，110bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１の画素からの信号の読み出しが行われる。クランプ＆メモリリセットパルスΦCLが“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109がオンとなる。これによって、第２増幅トランジスタ111の入力部がリセットされる。このとき、スイッチングトランジスタ120a，120bがオフであるので、アナログメモリ110a，110bはリセットされない。
【０１３１】
続いて、選択パルスΦSELが“L”レベルから“H”レベルに変化することで、選択トランジスタ112がオンとなる。これによって、第２増幅トランジスタ111の入力部をリセットしたときの信号が選択トランジスタ112を介して垂直信号線9へ出力される。続いて、選択パルスΦSELが“H”レベルから“L”レベルに変化することで選択トランジスタ112がオフとなる。
【０１３２】
続いて、スイッチングパルスΦSW1が“L”レベルから“H”レベルに変化することで、スイッチングトランジスタ120aがオンとなる。続いて、パルスΦSELが“L”レベルから“H”レベルに変化することで、選択トランジスタ112aがオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ112を介して垂直信号線9へ出力される。続いて、選択パルスΦSELが“H”レベルから“L”レベルに変化することで、選択トランジスタ112がオフとなる。
【０１３３】
続いて、第２の画素からの信号の読み出しが行われる。第２の画素からの信号の読み出しは第１の画素からの信号の読み出しと同様であるので、第２の画素からの信号の読み出しについては説明を省略する。
【０１３４】
図16の構成を用いた図17の動作では、図13の構成を用いた図14の動作と同様に、リセットタイミングに応じた第２増幅トランジスタ111の入力部の電位のばらつきが低減される。また、図16の構成では、図13の構成よりもトランジスタの数を削減することができる。
【０１３５】
本発明に係る増幅回路（増幅トランジスタ）は例えば第１増幅トランジスタ105に対応し、本発明に係る信号蓄積回路（メモリ部、メモリ回路）は例えばアナログメモリ110a，110bに対応し、本発明に係る出力回路（出力トランジスタ）は例えば選択トランジスタ112a，112bに対応する。また、本発明に係るリセット回路は例えばFDリセットトランジスタ104に対応し、本発明に係るノイズ低減回路は例えばクランプ容量107およびサンプルトランジスタ108a，108bに対応し、本発明に係るクランプ部（クランプ容量）は例えばクランプ容量107に対応し、本発明に係るサンプルホールド部（トランジスタ）は例えばサンプルトランジスタ108a，108bに対応する。
【０１３６】
また、本発明に係る第１のリセット回路は例えば転送トランジスタ102a，102bおよびFDリセットトランジスタ104に対応し、本発明に係る第２のリセット回路は例えばFDリセットトランジスタ104に対応し、本発明に係る転送回路は例えば転送トランジスタ102a，102bに対応し、本発明に係る第２の増幅回路は例えば第２増幅トランジスタ111a，111bに対応し、本発明に係る第３のリセット回路は例えばアナログメモリリセットトランジスタ109a，109bに対応し、本発明に係る差分処理回路は例えば列処理回路4に対応し、本発明に係るスイッチ回路は例えばスイッチトランジスタ120a，120bに対応する。
【０１３７】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
【０１３８】
例えば、本発明の一態様に係る固体撮像装置は、
「画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に配置された複数の光電変換手段と、
前記複数の光電変換手段で発生した信号を増幅して増幅信号を出力する増幅手段と、
前記第２の基板に配置され、前記増幅手段から出力された前記増幅信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された前記増幅信号を前記画素から出力する出力手段と、
を有し、
前記複数の光電変換手段は１以上のグループのいずれかに分類されており、同一グループ内の第１〜第ｎ（ｎは２以上の整数）の光電変換手段が１つの前記増幅手段を共有することを特徴とする固体撮像装置。」
であってもよい。
【０１３９】
例えば、本発明の一態様に係る撮像装置は、
「画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている撮像装置であって、
前記画素は、
前記第１の基板に配置された複数の光電変換手段と、
前記複数の光電変換手段で発生した信号を増幅して増幅信号を出力する増幅手段と、
前記第２の基板に配置され、前記増幅手段から出力された前記増幅信号を蓄積する信号蓄積手段と、
前記信号蓄積手段に蓄積された前記増幅信号を前記画素から出力する出力手段と、
を有し、
前記複数の光電変換手段は１以上のグループのいずれかに分類されており、同一グループ内の第１〜第ｎ（ｎは２以上の整数）の光電変換手段が１つの前記増幅手段を共有することを特徴とする撮像装置。」
であってもよい。
【０１４０】
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【０１４１】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
前記第１の基板に配置された複数の光電変換素子は１以上のグループのいずれかに分類されており、同一グループ内の第１〜第ｎ（ｎは２以上の整数）の光電変換素子が１つの増幅回路を共有し、
前記第１の基板に配置された複数の光電変換素子で発生した信号を増幅回路により増幅して増幅信号を出力するモジュールと、
前記増幅回路から出力された前記増幅信号を、前記第２の基板に配置された信号蓄積回路に蓄積するモジュールと、
前記信号蓄積回路に蓄積された前記増幅信号を前記画素から出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１４２】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１４３】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１４４】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１４５】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１４６】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１４７】
1・・・画素、2・・・画素部、3・・・垂直走査回路、4・・・列処理回路、5・・・水平読み出し回路、6・・・出力アンプ、7・・・制御回路、20・・・第１基板、21・・・第２基板、22，23，25，26・・・マイクロパッド、24，27・・・マイクロバンプ、28・・・パッド、101a，101b・・・光電変換素子、102a，102b・・・転送トランジスタ、103・・・FD、104・・・FDリセットトランジスタ、105・・・第１増幅トランジスタ、106，113・・・電流源、107・・・クランプ容量、108a，108b・・・サンプルトランジスタ、109，109a，109b・・・アナログメモリリセットトランジスタ、110a，110b・・・アナログメモリ、111，111a，111b・・・第２増幅トランジスタ、112，112a，112b・・・選択トランジスタ、120a，120b・・・スイッチトランジスタ、201・・・レンズ、202・・・撮像部、203・・・画像処理部、203a・・・第１画像処理部、203b・・・第２画像処理部、204・・・表示部、205・・・駆動制御部、206・・・レンズ制御部、207・・・カメラ制御部、208・・・カメラ操作部、209・・・メモリカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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