(57)【特許請求の範囲】
【請求項１】
入力電圧が与えられる入力ノードと、
接地電圧が与えられる接地ノードと、
出力電圧を出力するための出力ノードと、
前記入力ノードまたは前記接地ノードに一端が接続されたスイッチング素子と、
前記スイッチング素子の他端と接続され、前記スイッチング素子のオンおよびオフに応じて流れる電流の大きさが変化するインダクタと、
前記スイッチング素子のオンおよびオフを切替えることによって前記出力電圧を制御する制御回路とを備え、
前記制御回路は、
第１の入力端に前記スイッチング素子に流れる電流に応じた電圧が入力され、第２の入力端に基準電圧が入力される比較器と、
クロック信号によってセットされ、前記比較器の出力によってリセットされるフリップフロップと、
前記フリップフロップの出力に応じて前記スイッチング素子をオンオフするドライバ部とを含み、
前記基準電圧は、前記入力電圧と前記出力電圧との差の絶対値が大きいほど大きい、ＤＣ−ＤＣコンバータ。
【請求項２】
前記スイッチング素子と直列に接続され、前記スイッチング素子がオン状態のときに前記スイッチング素子を介して前記スイッチング素子に流れる電流が流れる抵抗素子をさらに備え、
前記制御回路は、
前記入力電圧と前記出力電圧との差の絶対値に応じた大きさを有する前記基準電圧を生成する基準電圧生成部をさらに含み、
前記スイッチング素子に流れる電流に応じた電圧として前記抵抗素子にかかる電圧が前記比較器の前記第１の入力端に入力される、請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、
前記入力電圧と前記出力電圧との差の絶対値に応じた大きさを有する前記基準電圧を生成する基準電圧生成部をさらに含み、
前記スイッチング素子に流れる電流に応じた電圧として前記スイッチング素子のオン電圧が前記比較器の前記第１の入力端に入力される、請求項１に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＣ−ＤＣコンバータに関し、特に、過電流保護機能を有するＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータには、インダクタ電流が所定の上限値を超えたときにインダクタに接続されたスイッチ素子をオフする過電流保護（ＯＣＰ：Over  Current  Protection）機能が備えられている場合が多い。
【０００３】
特開２００２−８４７４２号公報には、インダクタ電流を検出する方法として３種類の方法が記載されている。第１の方法は、ＤＣ−ＤＣコンバータの出力部側または入力部側にインダクタ電流検出用の抵抗素子（センス抵抗）を挿入する方法である。第２の方法は、スイッチ素子のオン抵抗をセンス抵抗の代わりに用いる方法である。第３の方法は、インダクタの直流抵抗成分による電圧降下を検知する方法である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−８４７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、インダクタ電流はスイッチ素子がオン状態のとき次第に増加し、スイッチ素子がオフ状態のとき次第に減少する。したがって、インダクタ電流の平均値（実際の出力電流に等しい）はインダクタ電流の最大値とは異なる。この出力電流値とインダクタ電流の最大値との差は入力電圧および出力電圧に応じて変化する。
【０００６】
一方、上記文献に記載された過電流保護は、インダクタ電流の検出値が上限値に達したとき、すなわち、インダクタ電流の最大値が上限値に達したときに働く。したがって、入力電圧または出力電圧が変化すれば、過電流保護が働く出力電流のレベルが変化するという問題が生じる。
【０００７】
この発明は上記の問題点を考慮してなされたものであって、その目的は、ＤＣ／ＤＣコンバータの入力電圧または出力電圧の変化によらず、ほぼ一定の出力電流レベルで機能するような過電流保護機構を備えたＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【０００８】
この発明は一局面においてＤＣ−ＤＣコンバータであって、入力電圧が与えられる入力ノードと、接地電圧が与えられる接地ノードと、出力電圧を出力するための出力ノードと、スイッチング素子と、インダクタと、制御回路とを備える。スイッチング素子は、入力ノードまたは接地ノードに一端が接続される。インダクタは、スイッチング素子の他端と接続され、スイッチング素子のオンおよびオフに応じて流れる電流の大きさが変化する。制御回路は、スイッチング素子のオンおよびオフを切替えることによって出力電圧を制御する。制御回路は、さらに、インダクタを流れるインダクタ電流が上限値を超えたときにスイッチング素子をオフ状態にする過電流制御を行なう。上記の上限値は、入力電圧と出力電圧との差の絶対値が大きいほど大きい。
【０００９】
好ましくは、ＤＣ−ＤＣコンバータは、スイッチング素子と直列に接続され、スイッチング素子がオン状態のときにスイッチング素子を介してインダクタ電流が流れる抵抗素子をさらに備える。この場合、制御回路は、入力電圧と出力電圧との差の絶対値に応じた大きさを有する上記の上限値に対応する上限電圧を生成する上限電圧生成部と、抵抗素子にかかる電圧と上限電圧とを比較する比較器とを含む。上記のスイッチング素子は、比較器の出力に応じてオフ状態に切替わる。
【００１０】
好ましくは、制御回路は、入力電圧と出力電圧との差の絶対値に応じた大きさを有する上記の上限値に対応する上限電圧を生成する上限電圧生成部と、スイッチング素子のオン電圧と上限電圧とを比較する比較器とを含む。この場合、上記のスイッチング素子は、比較器の出力に応じてオフ状態に切替わる。
【００１１】
好ましくは、制御回路は、出力電圧制御部と論理ゲートとをさらに含む。出力電圧制御部は、インダクタ電流に比例する電圧およびＤＣ−ＤＣコンバータの出力電圧に基づく電流モード制御によってスイッチング素子をオフ状態に切替えるための信号を出力する。もしくは、出力電圧制御部は、ＤＣ−ＤＣコンバータの出力電圧に基づく電圧モード制御によってスイッチング素子をオフ状態に切替えるための信号を出力する。論理ゲートは、出力電圧制御部の出力信号および上記の比較器の出力信号の論理演算を行ない、論理演算結果をスイッチング素子をオフ状態にするための信号として出力する。
【発明の効果】
【００１２】
この発明によれば、ＤＣ／ＤＣコンバータの入力電圧または出力電圧の変化によらず、ほぼ一定の出力電流レベルで過電流保護が働くようにできる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるＤＣ−ＤＣコンバータ１の構成を示すブロック図である。
【図２】図１の電圧制御電圧源１６の構成の一例を示す図である。
【図３】図１の電圧制御電圧源１６の他の構成例を示す図である。
【図４】実施の形態１の比較例として、過電流保護電圧Ｖｏｃｐを一定に固定した場合における図１のＤＣ−ＤＣコンバータ１の各部の信号波形を示す図である。
【図５】実施の形態１の場合における図１のＤＣ−ＤＣコンバータ１の各部の信号波形を示す図である。
【図６】この発明の実施の形態１の変形例によるＤＣ−ＤＣコンバータ２の構成を示すブロック図である。
【図７】この発明の実施の形態２によるＤＣ−ＤＣコンバータ３の構成を示すブロック図である。
【図８】この発明の実施の形態３によるＤＣ−ＤＣコンバータ４の構成を示すブロック図である。
【図９】図８のＤＣ−ＤＣコンバータ４の各部の信号波形を示す図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
＜実施の形態１＞
［ＤＣ−ＤＣコンバータ１の構成］
図１は、この発明の実施の形態１によるＤＣ−ＤＣコンバータ１の構成を示すブロック図である。
【００１６】
図１を参照して、ＤＣ−ＤＣコンバータ１は、入力ノードＮＤ１と、接地ノードＮＤ２と、出力ノードＮＤ３と、直流電圧変換を行なう変換部１０と、制御回路１１とを含む。入力ノードＮＤ１には入力電圧Ｖｉｎが与えられ、接地ノードＮＤ２には接地電圧ＧＮＤが与えられる。出力電圧Ｖｏｕｔを出力するための出力ノードＮＤ３と接地ノードＮＤ２との間には負荷９が接続される。負荷９には出力電流Ｉｏが流れる。
【００１７】
（変換部１０の構成）
変換部１０は、いわゆる降圧チョッパと呼ばれる回路であり、入力された直流電圧Ｖｉｎを降圧することによって出力電圧Ｖｏｕｔを生成する。変換部１０は、スイッチング素子としてのＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタＴＲ１と、ＮＭＯＳ（Negative-channel  MOS）トランジスタＴＲ２と、インダクタＬと、平滑用のコンデンサＣ１と、インダクタ電流ＩＬの検出用の抵抗素子Ｒ１とを含む。
【００１８】
トランジスタＴＲ１，ＴＲ２は、この順で入力ノードＮＤ１と接地ノードＮＤ２との間に直列に接続される。インダクタＬは、トランジスタＴＲ１，ＴＲ２の接続ノードＮＤ４と出力ノードＮＤ３との間に接続される。コンデンサＣ１は、出力ノードＮＤ３と接地ノードＮＤ２との間に接続される。
【００１９】
トランジスタＴＲ２は、同期整流素子として用いられ、トランジスタＴＲ１がオン状態のときはオフ状態となるように制御回路１１によってオン・オフが制御される。トランジスタＴＲ２に代えてダイオードを設けてもよい。この場合、ダイオードのカソードが接続ノードＮＤ４に接続され、ダイオードのアノードが接地ノードＮＤ２に接続される。
【００２０】
抵抗素子Ｒ１は、トランジスタＴＲ１のソースと入力ノードＮＤ１との間に挿入される。抵抗素子Ｒ１は、トランジスタＴＲ１がオン状態のときにインダクタＬに流れるインダクタ電流ＩＬを検出するために設けられる。
【００２１】
（制御回路１１の構成：電流モード制御）
制御回路１１は、インダクタＬを流れるインダクタ電流ＩＬに比例した電圧と、スロープ補償回路１４が生成するスロープ電圧との合計電圧（Ｖｓｕｍと記載する）を生成する。さらに制御回路１１は、出力電圧Ｖｏｕｔに比例した電圧と所定の参照電圧Ｖｒｅｆとの差に基づく誤差電圧Ｖｅを生成し、誤差電圧Ｖｅと合計電圧Ｖｓｕｍとの比較によってトランジスタＴＲ１をオフ状態に切替える電流モード制御を行なう。具体的に、制御回路１１は、誤差アンプＥＡＭＰと、スロープ補償回路１４と、加算器１３と、第１の比較器ＣＭＰ１と、ＯＲゲート１５と、ＲＳフリップフロップＦＦと、ドライブ回路ＤＲＶとを含む。
【００２２】
誤差アンプＥＡＭＰは、＋端子に参照電圧Ｖｒｅｆを受け、−端子に出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔを抵抗分圧した電圧を受け、これらの差を増幅した誤差電圧Ｖｅを比較器ＣＭＰ１に出力する。誤差アンプＥＡＭＰの後段にフィードバック補償回路（位相補償回路）を設け、フィードバック補償回路の出力を誤差電圧Ｖｅとして比較器ＣＭＰ１に出力するようにしてもよい。
【００２３】
スロープ補償回路１４は、トランジスタＴＲ１がオン状態に切り替わったとき（反転出力／Ｑがローレベル（Ｌレベル）になったとき）から徐々に増加し、トランジスタＴＲ１がオフ状態に切替わったときに０にリセットされるスロープ電圧を生成する。生成したスロープ電圧は加算器１３に出力される。電流モード制御では、インダクタの通電率が５０％を超えるとインダクタ電流が不安定になることが知られており、スロープ電圧はその安定化のために用いられる。
【００２４】
加算器１３は、抵抗素子Ｒ１にかかる電圧（入力ノードＮＤ１の電位Ｖｉｎと、抵抗素子Ｒ１とトランジスタＴＲ１との接続ノードＮＤ５の電位との電位差）と、スロープ電圧との合計電圧Ｖｓｕｍを比較器ＣＭＰ１に出力する。抵抗素子Ｒ１にかかる電圧は、インダクタ電流ＩＬに比例する。
【００２５】
比較器ＣＭＰ１は、合計電圧Ｖｓｕｍと誤差電圧Ｖｅとを比較し、合計電圧Ｖｓｕｍが誤差電圧Ｖｅを超えたときハイレベル（Ｈレベル）となる信号を出力する。
【００２６】
上記の誤差アンプＥＡＭＰ、スロープ補償回路１４、加算器１３、および比較器ＣＭＰ１によって、出力電圧制御部５０が構成される。出力電圧制御部５０は、インダクタ電流ＩＬに比例する電圧（抵抗素子Ｒ１にかかる電圧）とＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔとに基づく電流モード制御によって、トランジスタＴＲ１をオフ状態に切替えるための信号を生成してＯＲゲート１５に出力する。
【００２７】
ＲＳフリップフロップＦＦは、セット端子Ｓにクロック信号ＣＬＫを受け、リセット端子ＲにＯＲゲート１５を介して第１の比較器ＣＭＰ１の出力を受ける。フリップフロップＦＦは、クロック信号ＣＬＫがＨレベルに切替わったときに（クロック信号ＣＬＫの立上がりエッジで）セット状態になり、第１の比較器ＣＭＰ１の出力がＨレベルに切替わったときにリセット状態になる。
【００２８】
ドライブ回路ＤＲＶは、フリップフロップＦＦの反転出力／Ｑを増幅した信号を、トランジスタＴＲ１，ＴＲ２の各ゲートに出力する。したがって、フリップフロップＦＦがセット状態のとき、トランジスタＴＲ１がオン状態であり、トランジスタＴＲ２がオフ状態である。フリップフロップＦＦがリセット状態のとき、トランジスタＴＲ１がオフ状態であり、トランジスタＴＲ２がオン状態である。
【００２９】
なお、トランジスタＴＲ１，ＴＲ２を介した貫通電流を防止するために、フリップフロップＦＦがセット状態からリセット状態に切替わったときには、ドライブ回路ＤＲＶはトランジスタＴＲ１を先にオフし、その次にトランジスタＴＲ２をオンするように制御することが望ましい。フリップフロップＦＦがリセット状態からセット状態に切替わったときには、ドライブ回路ＤＲＶは、トランジスタＴＲ２を先にオフし、その次にトランジスタＴＲ１をオンするように制御することが望ましい。
【００３０】
（制御回路１１の構成：過電流保護）
制御回路１１は、さらに、過電流保護（ＯＣＰ：Over  Current  Protection）のための構成として、電圧制御電圧源１６と第２の比較器ＣＭＰ２とを含む。
【００３１】
電圧制御電圧源１６は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差の絶対値に応じた過電流保護電圧Ｖｏｃｐを生成する。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差の絶対値が大きいほど過電流保護電圧Ｖｏｃｐは大きくなる。
【００３２】
第２の比較器ＣＭＰ２は、過電流保護のための基準電位（Ｖｉｎ−Ｖｏｃｐ）と、抵抗素子Ｒ１とトランジスタＴＲ１の接続ノードＮＤ５の電位とを比較する。比較器ＣＭＰ２は、基準電位（Ｖｉｎ−Ｖｏｃｐ）よりも接続ノードＮＤ５の電位が小さくなったとき、すなわち、抵抗素子Ｒ１にかかる電圧（インダクタ電流ＩＬに抵抗素子Ｒ１の抵抗値を乗算した値）が過電流保護電圧Ｖｏｃｐを超えたときＨレベルの信号を出力する。
【００３３】
第２の比較器ＣＭＰ２の出力は、ＯＲゲート１５を介してフリップフロップＦＦのリセット端子Ｒに入力される。ＯＲゲート１５は、前述の出力電圧制御部５０の出力（すなわち、第１の比較器ＣＭＰ１の出力）と第２の比較器ＣＭＰ２の出力との論理和を演算し、論理演算結果をフリップフロップＦＦのリセット端子Ｒに出力する。したがって、抵抗素子Ｒ１にかかる電圧が過電流保護電圧Ｖｏｃｐを超えたときフリップフロップＦＦがリセットされ、トランジスタＴＲ１がオフに切替わる。
【００３４】
［電圧制御電圧源１６の構成例］
図２は、図１の電圧制御電圧源１６の構成の一例を示す図である。図２を参照して、電圧制御電圧源１６は、トランスコンダクタンスアンプ（Transconductance  Amplifier）ＴＡと、抵抗素子２１とを含む。
【００３５】
トランスコンダクタンスアンプＴＡは、＋端子に出力電圧Ｖｏｕｔを受け、−端子に入力電圧Ｖｉｎを受ける。＋端子と−端子との差電圧に比例した電流Ｉｄを出力する。−端子に入力された電圧が＋端子に入力された電圧よりも大きい場合には、トランスコンダクタンスアンプＴＡは、電流Ｉｄを吸収する電流シンクとして機能する。
【００３６】
抵抗素子２１は、トランスコンダクタンスアンプＴＡの出力ノードと入力ノードＮＤ１（入力電圧Ｖｉｎ）との間に接続される。電流Ｉｄによって抵抗素子２１に生じた電圧が過電流保護電圧Ｖｏｃｐに相当する。
【００３７】
図３は、図１の電圧制御電圧源１６の他の構成例を示す図である。図３に示す電圧制御電圧源１６は、接地電圧ＧＮＤを基準とした差動アンプＡＭＰ１の出力を、入力電圧Ｖｉｎを基準とした電圧に変換して出力する回路である。具体的に、図３を参照して、電圧制御電圧源１６は、差動アンプＡＭＰ１と、抵抗素子２３，２４と、ＮＰＮ型のバイポーラトランジスタ２６と、ＰＮＰ型のバイポーラトランジスタ２５と、定電流源２２とを含む。
【００３８】
差動アンプＡＭＰ１の＋端子には入力電圧Ｖｉｎが入力され、差動アンプＡＭＰ１の−端子に出力電圧Ｖｏｕｔが入力される。抵抗素子２３、バイポーラトランジスタ２６、および抵抗素子２４は、この順で入力ノードＮＤ１と接地ノードＮＤ２との間に直列に接続される。定電流源２２およびバイポーラトランジスタ２５は、この順で入力ノードＮＤ１と接地ノードＮＤ２との間に直列に接続される。バイポーラトランジスタ２６のベースが、定電流源２２とバイポーラトランジスタ２５との接続ノード（バイポーラトランジスタ２５のエミッタ）に接続される。バイポーラトランジスタ２５のベースには、差動アンプＡＭＰ１の出力電圧（Ｖｉｎ−Ｖｏｕｔを増幅した電圧）が入力される。
【００３９】
上記構成の電圧制御電圧源１６によれば、差動アンプＡＭＰ１の出力電圧（すなわち、バイポーラトランジスタ２５のベース電圧）が増加すると、バイポーラトランジスタ２５のコレクタ電流が減少するので、バイポーラトランジスタ２６のベース電流が増加する。この結果、バイポーラトランジスタ２６のコレクタ電流（すなわち、抵抗素子２３を流れる電流）が増加するので、抵抗素子２３にかかる電圧が増加する。抵抗素子２３にかかる電圧（すなわち、入力ノードＮＤ１の電位Ｖｉｎとトランジスタ２６のコレクタ電位との電位差）が、比較器ＣＭＰ２に入力される。
【００４０】
［実施の形態１の効果］
次に、電圧制御電圧源１６を設けることによって、過電流保護電圧Ｖｏｃｐの大きさを可変とした効果について説明する。
【００４１】
図４は、実施の形態１の比較例として、過電流保護電圧Ｖｏｃｐを一定に固定した場合における図１のＤＣ−ＤＣコンバータ１の各部の信号波形を示す図である。図４のグラフは、上から順に、図１のフリップフロップＦＦに入力されるクロック信号ＣＬＫの波形、インダクタ電流ＩＬの波形、および比較器ＣＭＰ２の−端子の入力電位（ノードＮＤ５の電位）を示す。
【００４２】
ここで、図４（Ａ）と図４（Ｂ）とでは、入力電圧Ｖｉｎの大きさが異なる。すなわち、図４（Ａ）は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差が比較的小さい場合（たとえば、Ｖｉｎ＝４Ｖ、Ｖｏｕｔ＝３Ｖ）を示す。図４（Ｂ）は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差が比較的大きい場合（たとえば、Ｖｉｎ＝１２Ｖ、Ｖｏｕｔ＝３Ｖ）を示す。
【００４３】
さらに、図４（Ａ）、図４（Ｂ）に示す比較例の場合には、過電流保護電圧Ｖｏｃｐの大きさが入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔによらず一定であるとし、抵抗素子Ｒ１の電圧が過電流保護電圧Ｖｏｃｐを超えたときに、フリップフロップＦＦがリセットされるとする。
【００４４】
図４を参照して、トランジスタＴＲ１がオンの期間（時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、時刻ｔ１１〜ｔ１２、時刻ｔ１３〜ｔ１４）には、インダクタ電流ＩＬが増加する。降圧チョッパの場合、これらの期間におけるインダクタ電流ＩＬの増加率ΔＩＬ／Δｔは、インダクタＬのインダクタンス値をＬｏとすると、
ΔＩＬ／Δｔ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌｏ      …(1)
と表わされる。
【００４５】
トランジスタＴＲ１がオフの期間（時刻ｔ２〜ｔ３、時刻ｔ４〜ｔ５、時刻ｔ１２〜ｔ１３、時刻ｔ１４〜ｔ１５）には、インダクタ電流ＩＬが減少する。降圧チョッパの場合、これらの期間におけるインダクタ電流ＩＬの増加率ΔＩＬ／Δｔは、インダクタＬのインダクタンス値をＬｏとすると、
ΔＩＬ／Δｔ＝−Ｖｏｕｔ／Ｌｏ      …(2)
と表わされる。
【００４６】
したがって、図４（Ａ），（Ｂ）に示すように、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差が大きいほど（すなわち、図４（Ｂ）のほうが）インダクタ電流ＩＬの最大値と最小値との差が広がる。この結果、図１の負荷９に供給される実際の出力電流Ｉｏは、図４（Ａ）のほうが大きくなり、図４（Ｂ）のほうが小さくなる。このことは、実質的に過電流保護が働く電流レベルが図４（Ａ）と図４（Ｂ）とで異なっていることを意味している。
【００４７】
図５は、実施の形態１の場合における図１のＤＣ−ＤＣコンバータ１の各部の信号波形を示す図である。図４の場合と異なる点は、過電流保護電圧Ｖｏｃｐの大きさが入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔによって変化する点である。具体的には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が比較的小さい図５（Ａ）の場合の過電流保護電圧Ｖｏｃｐ１は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が比較的大きい図５（Ｂ）の場合の過電流保護電圧Ｖｏｃｐ２に比べて小さい。図５のその他の点は、図４（Ａ）の場合とで同じである。
【００４８】
これにより、図５（Ａ）の場合の過電流保護電圧Ｖｏｃｐ１対応する過電流保護の基準電流レベルＩｏｃｐ１は、図５（Ｂ）の場合の過電流保護電圧Ｖｏｃｐ２に対応する過電流保護の基準電流レベルＩｏｃｐ１よりも低くなる。この結果、実際に負荷に供給される出力電流Ｉｏは図５（Ａ）の場合と図５（Ｂ）の場合とでほぼ同じになる。すなわち、実質的な過電流保護が働く電流レベルが図５（Ａ）と図５（Ｂ）とでほぼ同じになる。
【００４９】
＜実施の形態１の変形例＞
図６は、この発明の実施の形態１の変形例によるＤＣ−ＤＣコンバータ２の構成を示すブロック図である。
【００５０】
図６のＤＣ−ＤＣコンバータ２の変換部１０Ａは、抵抗素子Ｒ１を含んでいない点で図１のＤＣ−ＤＣコンバータ１の変換部１０と異なる。加算器１３の一方の入力ノードは、トランジスタＴＲ１とインダクタＬとの接続ノードＮＤ４と接続される。したがって、図６に示すＤＣ−ＤＣコンバータ２の場合には、インダクタ電流ＩＬは、トランジスタＴＲ１のオン抵抗を利用して（トランジスタＴＲ１のオン電圧として）検出される。図６のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００５１】
その他、図１、図６には、変換部１０として、非絶縁型のＤＣ−ＤＣコンバータ１が示されているが、これに代えて絶縁型のＤＣ−ＤＣコンバータにもこの発明を適用することができる。
【００５２】
＜実施の形態２＞
図７は、この発明の実施の形態２によるＤＣ−ＤＣコンバータ３の構成を示すブロック図である。図７のＤＣ−ＤＣコンバータ３は、電流モード制御によってトランジスタＴＲ１，ＴＲ２のオンおよびオフを切替える制御回路１１に代えて、電圧モード制御によってトランジスタＴＲ１，ＴＲ２のオンおよびオフを切替える制御回路３０が設けられている点で、図１のＤＣ−ＤＣコンバータ１と異なる。図７の変換部１０の構成は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００５３】
（制御回路３０の構成：電圧モード制御）
図７を参照して、制御回路３０は、出力電圧Ｖｏｕｔに比例した電圧と所定の参照電圧Ｖｒｅｆとの差に基づく誤差電圧Ｖｅを生成し、誤差電圧Ｖｅと三角波発生器３１が発生する三角波との比較によって、トランジスタＴＲ１，ＴＲ２のオンおよびオフを切替える電圧モード制御を行なう。具体的に、制御回路３０は、誤差アンプＥＡＭＰと、第１の比較器ＣＭＰ１と、三角波発生器３１と、インバータ３２と、ＯＲゲート１５と、ＲＳフリップフロップＦＦと、ドライブ回路ＤＲＶとを含む。
【００５４】
誤差アンプＥＡＭＰは、＋端子に参照電圧Ｖｒｅｆを受け、−端子に出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔを抵抗分圧した電圧を受け、これらの差を増幅した誤差電圧Ｖｅを比較器ＣＭＰ１に出力する。誤差アンプＥＡＭＰの後段にフィードバック補償回路（位相補償回路）を設け、フィードバック補償回路の出力を誤差電圧Ｖｅとして比較器ＣＭＰ１に出力するようにしてもよい。
【００５５】
比較器ＣＭＰ１は、誤差電圧Ｖｅと三角波発生器３１が発生する三角波を比較し、誤差電圧Ｖｅが三角波の電圧レベルを超えているときＨレベルの信号を出力し、誤差電圧Ｖｅが三角波の電圧レベル以下のときＬレベルの信号を出力する。
【００５６】
比較器ＣＭＰ１の出力は、フリップフロップＦＦのセット端子Ｓに入力されるとともに、インバータ３２およびＯＲゲート１５を介して、フリップフロップＦＦのリセット端子Ｒに入力される。したがって、比較器ＣＭＰ１の出力がＬレベルからＨレベルに変化したとき、フリップフロップＦＦはセット状態に切替わり、比較器ＣＭＰ１の出力がＨレベルからＬレベルに変化したとき、フリップフロップＦＦはリセット状態に切替わる。
【００５７】
上記の誤差アンプＥＡＭＰ、三角波発生器３１、比較器ＣＭＰ１、およびインバータ３２によって、出力電圧制御部５１が構成される。出力電圧制御部５１は、ＤＣ−ＤＣコンバータ３の出力電圧Ｖｏｕｔに基づく電圧モード制御によって、スイッチング素子ＴＲ１をオン状態に切替えるための信号を生成してフリップフロップＦＦのセット端子Ｓに出力するとともに、スイッチング素子ＴＲ１をオフ状態に切替えるための信号を生成してＯＲゲート１５に出力する。
【００５８】
ドライブ回路ＤＲＶは、フリップフロップＦＦの反転出力／Ｑを増幅した信号を、トランジスタＴＲ１，ＴＲ２の各ゲートに出力する。したがって、フリップフロップＦＦがセット状態のとき、トランジスタＴＲ１がオン状態であり、トランジスタＴＲ２がオフ状態である。フリップフロップＦＦがリセット状態のとき、トランジスタＴＲ１がオフ状態であり、トランジスタＴＲ２がオン状態である。
【００５９】
（制御回路３０の構成：過電流保護）
制御回路１１は、さらに、過電流保護（ＯＣＰ：Over  Current  Protection）のための構成として、電圧制御電圧源１６と第２の比較器ＣＭＰ２とを含む。これらの構成および動作は、図１の場合と同様であるので説明を繰返さない。
【００６０】
ＯＲゲート１５は、前述の出力電圧制御部５１の出力（すなわち、インバータ３２の出力）と第２の比較器ＣＭＰ２の出力との論理和を演算し、論理演算結果をフリップフロップＦＦのリセット端子Ｒに出力する。したがって、出力電圧制御部５１を構成する第１の比較器ＣＭＰ１の出力がＬレベルになったとき、または、第２の比較器ＣＭＰ２の出力がＨレベルになったときに、ＯＲゲート１５はＨレベルの信号をフリップフロップＦＦのリセット端子Ｒに出力する。この結果、フリップフロップＦＦがリセット状態となり、トランジスタＴＲ１がオフ状態に切替わる。
【００６１】
電圧モード制御の場合にも、電流モード制御の場合と同様に、ＤＣ／ＤＣコンバータの入力電圧または出力電圧の変化によらず、ほぼ一定の出力電流レベルで過電流保護が働くようにできる。
【００６２】
＜実施の形態３＞
図８は、この発明の実施の形態３によるＤＣ−ＤＣコンバータ４の構成を示すブロック図である。実施の形態３のＤＣ−ＤＣコンバータ４では、変換部４０として昇圧チョッパが設けられている点で実施の形態１の場合と異なる。具体的に、図８を参照して、ＤＣ−ＤＣコンバータ３は、入力ノードＮＤ１と、接地ノードＮＤ２と、出力ノードＮＤ３と、直流電圧変換を行なう変換部４０と、制御回路４１とを含む。入力ノードＮＤ１には入力電圧Ｖｉｎが与えられ、接地ノードＮＤ２には接地電圧ＧＮＤが与えられる。出力電圧Ｖｏｕｔを出力するための出力ノードＮＤ３と接地ノードＮＤ２との間には負荷９が接続される。負荷９には出力電流Ｉｏが流れる。
【００６３】
（変換部４０の構成）
変換部４０は、いわゆる昇圧チョッパと呼ばれる回路であり、入力された直流電圧Ｖｉｎを昇圧することによって出力電圧Ｖｏｕｔを生成する。変換部４０は、スイッチング素子としてのＮＭＯＳトランジスタＴＲ３と、同期整流素子としてのＮＭＯＳトランジスタＴＲ４と、インダクタＬと、平滑用のコンデンサＣ１と、インダクタ電流ＩＬの検出用の抵抗素子Ｒ１とを含む。
【００６４】
インダクタＬ、トランジスタＴＲ３、および抵抗素子Ｒ１は、この順で入力ノードＮＤ１と接地ノードＮＤ２との間に直列に接続される。トランジスタＴＲ４は、インダクタＬとトランジスタＴＲ３の接続ノードＮＤ４と出力ノードＮＤ３との間に接続される。コンデンサＣ１は、出力ノードＮＤ３と接地ノードＮＤ２との間に接続される。
【００６５】
同期整流素子としてのトランジスタＴＲ４に代えてダイオードを設けてもよい。この場合、ダイオードのアノードが接続ノードＮＤ４に接続され、ダイオードのカソードが出力ノードＮＤ３に接続される。
【００６６】
（制御回路４１の構成：電流モード制御）
制御回路４１は、インダクタＬを流れるインダクタ電流ＩＬに比例した電圧と、スロープ補償回路１４が生成するスロープ電圧との合計電圧（Ｖｓｕｍと記載する）を生成する。さらに制御回路４１は、出力電圧Ｖｏｕｔに比例した電圧と所定の参照電圧Ｖｒｅｆとの差に基づく誤差電圧Ｖｅを生成し、誤差電圧Ｖｅと合計電圧Ｖｓｕｍとの比較によってトランジスタＴＲ３をオフ状態に切替える電流モード制御を行なう。具体的に、制御回路４１は、誤差アンプＥＡＭＰと、スロープ補償回路１４と、加算器１３と、第１の比較器ＣＭＰ１と、ＯＲゲート１５と、ＲＳフリップフロップＦＦと、ドライブ回路ＤＲＶと、インバータ４３とを含む。
【００６７】
誤差アンプＥＡＭＰは、＋端子に参照電圧Ｖｒｅｆを受け、−端子に出力電圧Ｖｏｕｔまたは出力電圧Ｖｏｕｔを抵抗分圧した電圧を受け、これらの差を増幅した誤差電圧Ｖｅを比較器ＣＭＰ１に出力する。誤差アンプＥＡＭＰの後段にフィードバック補償回路（位相補償回路）を設け、フィードバック補償回路の出力を誤差電圧Ｖｅとして比較器ＣＭＰ１に出力するようにしてもよい。
【００６８】
スロープ補償回路１４は、トランジスタＴＲ３がオン状態に切り替わったとき（出力ＱがＨレベルになったとき）から徐々に増加し、トランジスタＴＲ３がオフ状態に切替わったときに０にリセットされるスロープ電圧を生成する。生成したスロープ電圧は加算器１３に出力される。
【００６９】
加算器１３は、抵抗素子Ｒ１にかかる電圧（インダクタ電流ＩＬに比例した電圧）と、スロープ電圧との合計電圧Ｖｓｕｍを比較器ＣＭＰ１に出力する。
【００７０】
比較器ＣＭＰ１は、合計電圧Ｖｓｕｍと誤差電圧Ｖｅとを比較し、合計電圧Ｖｓｕｍが誤差電圧Ｖｅを超えたときＨレベルとなる信号を出力する。
【００７１】
上記の誤差アンプＥＡＭＰ、スロープ補償回路１４、加算器１３、および比較器ＣＭＰ１によって、出力電圧制御部５２が構成される。出力電圧制御部５２は、インダクタ電流ＩＬに比例する電圧（抵抗素子Ｒ１にかかる電圧）とＤＣ−ＤＣコンバータ４の出力電圧Ｖｏｕｔとに基づく電流モード制御によって、トランジスタＴＲ３をオフに切替えるための信号を生成してＯＲゲート１５に出力する。
【００７２】
ＲＳフリップフロップＦＦは、セット端子Ｓにクロック信号ＣＬＫを受け、リセット端子ＲにＯＲゲート１５を介して第１の比較器ＣＭＰ１の出力を受ける。フリップフロップＦＦは、クロック信号ＣＬＫがＨレベルに切替わったときに（クロック信号ＣＬＫの立上がりエッジで）セット状態になり、第１の比較器ＣＭＰ１の出力がＨレベルに切替わったときにリセット状態になる。
【００７３】
ドライブ回路ＤＲＶは、フリップフロップＦＦの出力Ｑを増幅した信号を、トランジスタＴＲ３のゲートに出力するとともにインバータ４３を介してトランジスタＴＲ４のゲートに出力する。したがって、フリップフロップＦＦがセット状態のとき、トランジスタＴＲ３がオン状態であり、トランジスタＴＲ４がオフ状態である。フリップフロップＦＦがリセット状態のとき、トランジスタＴＲ３がオフ状態であり、トランジスタＴＲ４がオン状態である。
【００７４】
（制御回路４１の構成：過電流保護）
制御回路４１は、さらに、過電流保護（ＯＣＰ：Over  Current  Protection）のための構成として、電圧制御電圧源１６と第２の比較器ＣＭＰ２とを含む。
【００７５】
電圧制御電圧源１６は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差の絶対値に応じた過電流保護電圧Ｖｏｃｐを生成する。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差の絶対値が大きいほど過電流保護電圧Ｖｏｃｐは大きくなる。
【００７６】
第２の比較器ＣＭＰ２は、過電流保護電圧Ｖｏｃｐと、抵抗素子Ｒ１とトランジスタＴＲ３の接続ノードＮＤ５の電位（抵抗素子Ｒ１にかかる電圧）とを比較する。比較器ＣＭＰ２は、抵抗素子Ｒ１にかかる電圧（インダクタ電流ＩＬに抵抗素子Ｒ１の抵抗値を乗算した値）が過電流保護電圧Ｖｏｃｐを超えたときＨレベルの信号を出力する。
【００７７】
第２の比較器ＣＭＰ２の出力は、ＯＲゲート１５を介してフリップフロップＦＦのリセット端子Ｒに入力される。ＯＲゲート１５は、前述の出力電圧制御部５２の出力（すなわち、第１の比較器ＣＭＰ１の出力）と第２の比較器ＣＭＰ２の出力との論理和を演算し、論理演算結果をフリップフロップＦＦのリセット端子Ｒに出力する。したがって、抵抗素子Ｒ１にかかる電圧が過電流保護電圧Ｖｏｃｐを超えたときフリップフロップＦＦがリセットされ、トランジスタＴＲ３がオフに切替わる。
【００７８】
［実施の形態３の効果］
図９は、図８のＤＣ−ＤＣコンバータ４の各部の信号波形を示す図である。
【００７９】
図９のグラフは、上から順に、図１のフリップフロップＦＦに入力されるクロック信号ＣＬＫの波形、インダクタ電流ＩＬの波形、および比較器ＣＭＰ２の＋端子の入力電位（ノードＮＤ５の電位）を示す。
【００８０】
ここで、図９（Ａ）と図９（Ｂ）とでは、出力電圧Ｖｏｕｔの大きさが異なる。すなわち、図９（Ａ）は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差の絶対値が比較的小さい場合（たとえば、Ｖｉｎ＝３Ｖ、Ｖｏｕｔ＝４Ｖ）を示す。図９（Ｂ）は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差の絶対値が比較的大きい場合（たとえば、Ｖｉｎ＝３Ｖ、Ｖｏｕｔ＝１２Ｖ）を示す。
【００８１】
さらに、過電流保護電圧Ｖｏｃｐの大きさは、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔによって変化する。具体的には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差の絶対値が比較的小さい（Ａ）の場合の過電流保護電圧Ｖｏｃｐ１は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差の絶対値が比較的大きい（Ｂ）の場合の過電流保護電圧Ｖｏｃｐ２に比べて小さい。比較器ＣＭＰ２の＋端子入力（抵抗素子Ｒ１にかかる電圧）が過電流保護電圧Ｖｃｏｐ１，Ｖｏｃｐ２を超えることによってフリップフロップＦＦがリセットされる。
【００８２】
図９を参照して、トランジスタＴＲ３がオンの期間（時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、時刻ｔ１１〜ｔ１２、時刻ｔ１３〜ｔ１４）には、インダクタ電流ＩＬが増加する。昇圧チョッパの場合、これらの期間におけるインダクタ電流ＩＬの増加率ΔＩＬ／Δｔは、インダクタＬのインダクタンス値をＬｏとすると、
ΔＩＬ／Δｔ＝Ｖｉｎ／Ｌｏ      …(3)
と表わされる。
【００８３】
トランジスタＴＲ３がオフの期間（時刻ｔ２〜ｔ３、時刻ｔ４〜ｔ５、時刻ｔ１２〜ｔ１３、時刻ｔ１４〜ｔ１５）には、インダクタ電流ＩＬが減少する。昇圧チョッパの場合、これらの期間におけるインダクタ電流ＩＬの増加率ΔＩＬ／Δｔは、インダクタＬのインダクタンス値をＬｏとすると、
ΔＩＬ／Δｔ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌｏ      …(4)
と表わされる。
【００８４】
したがって、図９（Ａ），（Ｂ）に示すように、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差が大きいほど（すなわち、図９（Ｂ）のほうが）インダクタ電流ＩＬの最大値と最小値との差が広がる。
【００８５】
ここで、図９（Ａ）と図９（Ｂ）とで過電流保護電圧が異なるので、（Ａ）の場合の過電流保護電圧Ｖｏｃｐ１対応する過電流保護の基準電流レベルＩｏｃｐ１は、（Ｂ）の場合の過電流保護電圧Ｖｏｃｐ２に対応する過電流保護の基準電流レベルＩｏｃｐ１よりも低くなる。この結果、実際に負荷に供給される出力電流Ｉｏは図９（Ａ）の場合と図９（Ｂ）の場合とでほぼ同じになる。すなわち、実質的に過電流保護の働く電流レベルが図９（Ａ）と図９（Ｂ）とでほぼ同じになる。
【００８６】
このように、昇圧チョッパの場合にも、降圧チョッパの場合と同様に、ＤＣ／ＤＣコンバータの入力電圧または出力電圧の変化によらず、ほぼ一定の出力電流レベルで過電流保護が働くようにできる。
【００８７】
なお、図６で説明したように、図８のＤＣ−ＤＣコンバータ４の場合にも、抵抗素子Ｒ１を設けずに、ＮＭＯＳトランジスタＴＲ３のオン抵抗を利用してインダクタ電流ＩＬを検出することができる。
【００８８】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８９】
１，２，３，４  ＤＣ−ＤＣコンバータ、９  負荷、１０，１０Ａ，４０  変換部、１１，３０，４１  制御回路、ＡＭＰ１  差動アンプ、１３  加算器、１４  スロープ補償回路、１５  ＯＲゲート、１６  電圧制御電圧源、３１  三角波発生器、５０，５１，５２  出力電圧制御部、Ｃ１  コンデンサ、ＣＬＫ  クロック信号、ＣＭＰ１，ＣＭＰ２  比較器、ＤＲＶ  ドライブ回路、ＥＡＭＰ  誤差アンプ、ＦＦ  フリップフロップ、ＩＬ  インダクタ電流、Ｉｏ  出力電流、Ｌ  インダクタ、ＮＤ１  入力ノード、ＮＤ２  接地ノード、ＮＤ３  出力ノード、Ｖｉｎ  入力電圧、Ｖｏｕｔ  出力電圧、ＧＮＤ  接地電圧。
【図１】
0006025341.tif 000002
【図２】
0006025341.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0006025341.tif 000007
【図７】
0006025341.tif 000008
【図８】
0006025341.tif 000009
【図９】
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