(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた駆動回路と、
前記半導体基板上に設けられ且つ複数の層間絶縁膜で形成された第１の絶縁部と、前記第１の絶縁部上に設けられた第２の絶縁部とを含み、前記駆動回路を覆う絶縁領域と、
前記絶縁領域上に設けられ、前記駆動回路によって駆動される高周波用の素子と、
前記第１の絶縁部内に設けられた第１の導電部と、前記第２の絶縁部内に設けられた第２の導電部とを含み、前記駆動回路からの駆動信号を前記素子に伝達する配線と、
前記絶縁領域内であって前記素子の下方に設けられた第１のシールドと、
前記絶縁領域内であって前記第２の導電部の下方に設けられた第２のシールドと、
を備え、
前記第１のシールドは、前記第１の絶縁部上に設けられた部分を少なくとも含み、
前記第２のシールドは、前記第１の絶縁部内に設けられ、前記第１の絶縁部上には設けられておらず、
前記第１のシールドと前記第２のシールドとは電気的に接続されており、
前記半導体基板の表面に対して垂直な方向から見て、前記第２の導電部のパターン全体が前記第２のシールドのパターンの内側に位置しており、
前記素子はＭＥＭＳ素子である
ことを特徴とする電子装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた駆動回路と、
前記半導体基板上に設けられ且つ複数の層間絶縁膜で形成された第１の絶縁部と、前記第１の絶縁部上に設けられた第２の絶縁部とを含み、前記駆動回路を覆う絶縁領域と、
前記絶縁領域上に設けられ、前記駆動回路によって駆動される高周波用の素子と、
前記第１の絶縁部内に設けられた第１の導電部と、前記第２の絶縁部内に設けられた第２の導電部とを含み、前記駆動回路からの駆動信号を前記素子に伝達する配線と、
前記絶縁領域内であって前記素子の下方に設けられた第１のシールドと、
前記絶縁領域内であって前記第２の導電部の下方に設けられた第２のシールドと、
を備え、
前記半導体基板の表面に対して垂直な方向から見て、前記第２の導電部のパターン全体が前記第２のシールドのパターンの内側に位置している
ことを特徴とする電子装置。
【請求項３】
前記第１のシールドは、前記第１の絶縁部上に設けられた部分を少なくとも含み、
前記第２のシールドは、前記第１の絶縁部内に設けられ、前記第１の絶縁部上には設けられていない
ことを特徴とする請求項２に記載の電子装置。
【請求項４】
前記第１のシールドと前記第２のシールドとは電気的に接続されている
ことを特徴とする請求項２に記載の電子装置。
【請求項５】
前記半導体基板の上方に設けられ、前記素子から前記駆動回路への高周波成分の漏洩を抑制するための抵抗素子をさらに備えた
ことを特徴とする請求項２に記載の電子装置。
【請求項６】
前記素子はＭＥＭＳ素子である
ことを特徴とする請求項２に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（micro electro mechanical system）素子と、ＭＥＭＳ素子を駆動する駆動回路とを、同一の半導体基板上に設けた電子装置が提案されている。
【０００３】
ＭＥＭＳ素子として高周波用の素子を用いる場合、半導体基板の寄生成分（寄生抵抗や寄生容量）の影響を低減するために、ＭＥＭＳ素子と半導体基板との間にシールドを設けている。
【０００４】
しかしながら、従来は、必ずしも寄生成分の影響を十分に抑制できているとはいえなかった。そのため、寄生成分の影響を十分に抑制することが可能な電子装置が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−９４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
寄生成分の影響を十分に抑制することが可能な電子装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る電子装置は、半導体基板と、前記半導体基板上に設けられた駆動回路と、前記半導体基板上に設けられ且つ複数の層間絶縁膜で形成された第１の絶縁部と、前記第１の絶縁部上に設けられた第２の絶縁部とを含み、前記駆動回路を覆う絶縁領域と、前記絶縁領域上に設けられ、前記駆動回路によって駆動される高周波用の素子と、前記第１の絶縁部内に設けられた第１の導電部と、前記第２の絶縁部内に設けられた第２の導電部とを含み、前記駆動回路からの駆動信号を前記素子に伝達する配線と、前記絶縁領域内であって前記素子の下方に設けられた第１のシールドと、前記絶縁領域内であって前記第２の導電部の下方に設けられた第２のシールドと、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電子装置の構成を模式的に示した断面図である。
【図２】導電部のパターンとシールドのパターンとの関係を模式的に示した図である。
【図３】第２の実施形態に係る電子装置の構成を模式的に示した断面図である。
【図４】第３の実施形態に係る電子装置の構成を模式的に示した断面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を参照して説明する。
【００１０】
（実施形態１）
図１は、第１の実施形態に係る電子装置の構成を模式的に示した断面図である。
【００１１】
半導体基板１０は、ＣＭＯＳ用のシリコン基板である。
【００１２】
半導体基板１０上には、後述するＭＥＭＳ素子４０を駆動する駆動回路２１が設けられている。この駆動回路２１は、ＣＭＯＳ回路で構成され、ＭＥＭＳ素子４０に設けられたエアギャップを変化させるための直流（ＤＣ）電圧を発生する。駆動回路２１で発生する直流電圧は大きな電圧値を有しているため、駆動回路２１からは比較的大きなノイズが発生する。そのため、ＭＥＭＳ素子４０へのノイズの影響を少なくするために、駆動回路２１は、ＭＥＭＳ素子４０の直下ではなく、ＭＥＭＳ素子４０からある程度離れた位置に配置されている。また、半導体基板１０上には、駆動回路２２が設けられている。この駆動回路２２は、ＣＭＯＳ回路で構成され、ＭＥＭＳ素子４０に対する制御回路等として機能する。
【００１３】
半導体基板１０上には、駆動回路２１及び駆動回路２２を覆う絶縁領域３０が設けられている。この絶縁領域３０は、半導体基板１０上に設けられ且つ複数の層間絶縁膜で形成された下部絶縁部（第１の絶縁部）３１と、下部絶縁部３１上に設けられた上部絶縁部（第２の絶縁部）３２とを含んでいる。上部絶縁膜３２は、寄生容量を低減するために、厚い絶縁膜で形成されている。
【００１４】
絶縁領域３０上には、駆動回路２１によって駆動されるＭＥＭＳ素子４０が設けられている。このＭＥＭＳ素子４０は、高周波用の可変キャパシタ素子として用いられ、外部から高周波信号が印加される。具体的には、ＭＥＭＳ素子（可変キャパシタ素子）４０は、下部電極４１と、上部電極４２と、下部電極４１と上部電極４２との間に設けられた誘電体層４３とを備えている。また、上部電極４２と誘電体層４３との間にはエアギャップ４４が設けられ、駆動回路２１によってエアギャップ４４の厚さを変化させることで、ＭＥＭＳ素子４０のキャパシタンスを変化させることができる。下部電極４１、上部電極４２、誘電体層４３及びエアギャップ４４で構成されるＭＥＭＳ素子本体は、保護膜（ドーム状の薄膜）４５によって覆われている。
【００１５】
ＭＥＭＳ素子４０と駆動回路２１との間には、駆動回路２１からの駆動信号をＭＥＭＳ素子４０に伝達するための配線５０が設けられている。この配線５０は、下部絶縁部３１内に設けられた導電部（第１の導電部）５１と、上部絶縁部３２内に設けられた導電部（第２の導電部）５２と、上部絶縁部３２上に設けられた導電部（第３の導電部）５３とを含んでいる。
【００１６】
絶縁領域３０内であってＭＥＭＳ素子４０の下方には、金属膜で形成されたシールド（第１のシールド）６１が設けられている。具体的には、シールド６１は、下部絶縁部３１上に設けられている。すなわち、シールド６１は、下部絶縁部３１と上部絶縁部３２との間に設けられている。このシールド６１は、高周波グラウンド（ＲＦグラウンド）に接続されている。ＭＥＭＳ素子４０と半導体基板１０との間にシールド６１を設けることにより、半導体基板１０の寄生抵抗及び寄生容量による損失成分の影響を低減することが可能である。
【００１７】
絶縁領域３０内であって導電部５２との下方には、金属膜で形成されたシールド（第２のシールド）６２が設けられている。具体的には、シールド６２は、下部絶縁部３１内に設けられている。このシールド６２は、シールド６１に電気的に接続され、高周波グラウンド（ＲＦグラウンド）に接続されている。図１に示した例では、シールド６２は、最下層の層間絶縁膜上に設けられている。以下、このシールド６２について説明する。
【００１８】
ＭＥＭＳ素子４０の直下にはシールド６１が配置されているため、ＭＥＭＳ素子４０の直下の半導体基板１０の寄生成分の影響は抑制することができる。しかしながら、導電部５２の直下にはシールド６１が設けられていない。そのため、導電部５２の直下の半導体基板１０の寄生成分の影響が問題となる。
【００１９】
すでに述べたように、上部絶縁部３２は、寄生容量を低減するために、厚い絶縁膜（例えば１０〜２０μｍ程度の厚さ）で形成されている。このような厚い絶縁膜に導電部５２用のヴィアホールを形成するため、ヴィアホールの大きさ（ヴィアホールのパターンの面積）は必然的に大きくなる。そのため、導電部５２の直下の半導体基板１０の寄生成分の影響は無視できない。特に、半導体基板１０としてＣＭＯＳ回路用の基板を用いる場合、寄生成分（特に、寄生抵抗）の影響を強く受ける。導電部５２と半導体基板１０との間にシールド６２を設けることにより、導電部５２の直下の半導体基板１０の寄生成分の影響を大幅に低減することができる。すなわち、導電部５２を介するＭＥＭＳ素子４０への半導体基板１０の寄生成分の影響を、大幅に低減することが可能である。その結果、高い電気的Ｑ値を有するＭＥＭＳ素子４０を得ることが可能である。
【００２０】
ここで、シールド６１は下部絶縁部３１上に設けられているのに対し、シールド６２は下部絶縁部３１内に設けられている。すなわち、シールド６２は、シールド６１よりも下層側に形成されている。これは、導電部５２に接続された配線部分が下部絶縁部３１上に設けられているため、シールド６２を下部絶縁部３１上に設けることができないためである。そのため、導電部５２に接続された配線部分よりも下層側に、シールド６２が設けられている。このようにすることで、配線５０に接触せずに、シールド６２を形成することが可能である。
【００２１】
図２は、導電部５２のパターン（ヴィアのパターン）とシールド６２のパターンとの関係を模式的に示した図である。図１及び図２に示すように、半導体基板１０の表面に対して垂直な方向から見て、導電部５２のパターンはシールド６２のパターンの内側に位置している。このような位置関係にすることで、シールド６２によって確実にシールド効果を得ることができる。ビア形状は、正方形に限らず、多角形、円形、楕円形などであってもよい。
【００２２】
また、半導体基板１０の上方には、ＭＥＭＳ素子４０から駆動回路２１への高周波成分の漏洩を抑制するため、ロウパスフィルタ（ＬＰＦ）用の抵抗素子７１が設けられている。具体的には、半導体基板上に素子分離領域７２が設けられており、この素子分離領域７２上に抵抗素子７１が設けられている。この抵抗素子７１により、ＭＥＭＳ素子４０に印加される高周波信号の高周波成分（ＲＦ成分）が駆動回路２１に漏洩することを防止することができる。
【００２３】
以上のように、本実施形態では、パターン面積の大きな導電部５２の下方にシールド６２が設けられているため、導電部５２下の半導体基板１０の寄生成分の影響を確実に抑制することができる。その結果、導電部５２を介する寄生成分の影響が抑制されたＭＥＭＳ素子を得ることができる。また、本実施形態では、シールド６２が、シールド６１よりも下層側に設けられているため、配線５０に接触せずにシールド６２を確実に形成することができる。
【００２４】
（実施形態２）
図３は、第２の実施形態に係る電子装置の構成を模式的に示した断面図である。なお、基本的な構成は、上述した第１の実施形態と同様であるため、図１に示した構成要素に対応する構成要素には、同一の参照番号を付し、詳細な説明は省略する。
【００２５】
上述した第１の実施形態では、シールド６１全体が同一の層間絶縁膜上に形成されていたが、本実施形態では、シールド６１の一部が層間絶縁膜３１ａ上に形成され、シールド６１の他の一部が層間絶縁膜３１ｂ上に形成されている。具体的には、層間絶縁膜３１ａ上に形成されたシールド６１はスリット状に形成され、層間絶縁膜３１ｂ上に形成されたシールド６１はスリットの隙間をカバーするように形成されている。また、本実施形態では、シールド６２の一部が層間絶縁膜３１ｃ上に形成され、シールド６２の他の一部が層間絶縁膜３１ｄ上に形成されている。具体的には、層間絶縁膜３１ｃ上に形成されたシールド６２はスリット状に形成され、層間絶縁膜３１ｄ上に形成されたシールド６２はスリットの隙間をカバーするように形成されている。
【００２６】
例えば、シールド６１が連続した単一のシールド膜で形成されていると、膜剥がれ等の問題が生じる場合がある。本実施形態では、層間絶縁膜３１ａ上に形成されたシールド６１を複数の部分で構成し、層間絶縁膜３１ｂ上に形成されたシールド６１を複数の部分で構成することで、膜剥がれ等の問題を防止することができる。また、層間絶縁膜３１ｂ上に形成されたシールド６１が層間絶縁膜３１ａ上に形成されたシールド６１の隙間をカバーするように形成されているため、確実にシールド効果を得ることができる。シールド６２についても同様である。
【００２７】
（実施形態３）
図４は、第３の実施形態に係る電子装置の構成を模式的に示した断面図である。なお、基本的な構成は、上述した第１の実施形態及び第２の実施形態と同様であるため、図１及び図３に示した構成要素に対応する構成要素には、同一の参照番号を付し、詳細な説明は省略する。
【００２８】
本実施形態は、シールド６１については第２の実施形態と同様の構成を採用し、シールド６２については第１の実施形態と同様の構成を採用している。
【００２９】
このような構成を用いた場合にも、第１の実施形態及び第２の実施形態と同様の効果を得ることが可能である。
【００３０】
なお、上述した第１〜第３の実施形態で示したように、シールド６２は、シールド６１よりも下層側に設けられていることが好ましい。具体的には、シールド６１は、下部絶縁部３１上に設けられた部分を少なくとも含んでいることが好ましい。また、シールド６２は、下部絶縁部３１内に設けられ且つ下部絶縁部３１上には設けられていないことが好ましい。
【００３１】
なお、上述した第１〜第３の実施形態では、ＭＥＭＳ素子４０として可変キャパシタ素子を用いたが、ＭＥＭＳ素子４０として他の高周波用の素子を用いてもよい。また、素子４０としてＭＥＭＳ素子以外の素子を用いることも可能である。例えば、高周波用のインダクタ素子を用いてもよい。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１０…半導体基板      ２１…駆動回路      ２２…駆動回路
３０…絶縁領域      ３１…下部絶縁部
３１ａ、３１ｂ、３１ｃ、３１ｄ…層間絶縁膜
３２…上部絶縁部
４０…ＭＥＭＳ素子      ４１…下部電極      ４２…上部電極
４３…誘電体層      ４４…エアギャップ      ４５…保護膜
５０…配線      ５１…導電部      ５２…導電部      ５３…導電部
６１…シールド      ６２…シールド
７１…抵抗素子      ７２…素子分離領域
【図１】
0005908335.tif 000002
【図２】
0005908335.tif 000003
【図３】
0005908335.tif 000004
【図４】
0005908335.tif 000005