(57)【特許請求の範囲】
【請求項１】
グレインの平均粒径の１０倍以上で３μｍ以下の厚さで形成される誘電体層を含むセラミック本体と、
前記セラミック本体の長さ方向の両端部面に形成される第１及び第２の外部電極と、
前記第１及び第２の外部電極から前記セラミック本体の長さ方向内側の長さ×幅平面上に伸びて形成され、相違する長さを有する第１及び第２のバンド部と、
前記第１及び第２の外部電極から前記セラミック本体の長さ方向内側の長さ×厚さ平面上に伸びて形成され、相違する長さを有する第３及び第４のバンド部と、
を含み、
同一極性で連続する前記第１のバンド部と前記第３のバンド部の長さが相違するか、又は同一極性で連続する前記第２のバンド部と前記第４のバンド部の長さが相違し、
前記第１及び第２のバンド部が形成される前記セラミック本体の一面と積層方向に対応する他面には第５及び第６のバンド部が形成され、
前記第３及び第４のバンド部が形成される前記セラミック本体の一面と幅方向に対応する他面には第７及び第８のバンド部が形成され、
以下の条件（１）〜（４）の少なくとも一つを満足する、チップ型積層キャパシタ。
0006000682.tif 000014
ここで、ＢＷａｖｅ１は、前記第１及び第２のバンド部の長さＡ１、Ａ２の平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、前記第３及び第４のバンド部の長さＢ１、Ｂ２の平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、前記第５及び第６のバンド部の長さＣ１、Ｃ２の平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、前記第７及び第８のバンド部の長さＤ１、Ｄ２の平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２であり、Ｌは、外部電極を除いたセラミック本体の長さ方向の両端部間の距離、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さである。
【請求項２】
前記セラミック本体の一面における前記バンド部の長さの差の絶対値と前記ＢＷａｖｅ１〜ＢＷａｖｅ４は、以下の条件（５）〜（８）の少なくとも一つを満足する、請求項１に記載のチップ型積層キャパシタ。
0006000682.tif 000015
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【請求項３】
グレインの平均粒径の１０倍以上で３μｍ以下の厚さで形成される誘電体層を含み、六面体状のセラミック本体と、
前記セラミック本体の長さ方向の両端部に形成される第１及び第２の外部電極と、
前記第１及び第２の外部電極から前記セラミック本体の長さ方向内側の長さ×幅平面上に伸びて形成される第１及び第２のバンド部と、
前記第１及び第２の外部電極から前記セラミック本体の長さ方向内側の長さ×厚さ平面上に伸びて形成される第３及び第４のバンド部と、
を含み、
前記第１及び第２のバンド部が形成される前記セラミック本体の一面と積層方向に対応する他面には第５及び第６のバンド部が形成され、
前記第３及び第４のバンド部が形成される前記セラミック本体の一面と幅方向に対応する他面には第７及び第８のバンド部が形成され、
前記第１から第４の面の少なくとも一面は、同一面における対向するバンド部の長さが相違し、前記第１から第４の面の少なくとも一面のバンド部と同一極性で連続する他の一面のバンド部の長さは相違し、
以下の条件（１）〜（４）の少なくとも一つを満足する、チップ型積層キャパシタ。
0006000682.tif 000016
ここで、ＢＷａｖｅ１は、前記第１及び第２のバンド部の長さＡ１、Ａ２の平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、前記第３及び第４のバンド部の長さＢ１、Ｂ２の平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、前記第５及び第６のバンド部の長さＣ１、Ｃ２の平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、前記第７及び第８のバンド部の長さＤ１、Ｄ２の平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２であり、Ｌは、外部電極を除いたセラミック本体の長さ方向の両端部間の距離、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さである。
【請求項４】
前記第１の面の第１のバンド部と前記第２の面の第３のバンド部の長さが相違する、請求項３に記載のチップ型積層キャパシタ。
【請求項５】
前記第１から第４の面のうち同一極性で対向する面のバンド部の長さは、同一であるか又は相違する、請求項３に記載のチップ型積層キャパシタ。
【請求項６】
前記第１から第４の面の少なくとも一面は、同一面における対向するバンド部の高さに差がある、請求項３に記載のチップ型積層キャパシタ。
【請求項７】
前記セラミック本体の一面における前記バンド部の長さの差の絶対値と前記ＢＷａｖｅ１〜ＢＷａｖｅ４は、以下の条件（５）〜（８）の少なくとも一つを満足する、請求項３に記載のチップ型積層キャパシタ。
0006000682.tif 000017
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【請求項８】
３μｍ以下の厚さを有する誘電体層を介して配置される第１及び第２の内部電極を含むセラミック本体と、
前記セラミック本体の長さ方向の両端部に形成され、前記第１及び第２の内部電極にそれぞれ連結される第１及び第２の外部電極と、
を含み、
前記第１及び第２の内部電極間に配置されるグレインの数は、誘電体層の厚さ方向に１０個以上であり、
前記第１及び第２の外部電極から前記セラミック本体の長さ方向内側の長さ×幅平面上に伸びて形成される第１及び第２のバンド部と、
前記第１及び第２の外部電極から前記セラミック本体の長さ方向内側の長さ×厚さ平面上に伸びて形成される第３及び第４のバンド部と、
を含み、
前記第１及び第２のバンド部が形成される前記セラミック本体の一面と積層方向に対応する他面には第５及び第６のバンド部が形成され、
前記第３及び第４のバンド部が形成される前記セラミック本体の一面と幅方向に対応する他面には第７及び第８のバンド部が形成され、
前記第１から第４の面の少なくとも一面は、同一面における対向するバンド部の長さが相違し、前記第１から第４の面の少なくとも一面のバンド部と同一極性で連続する他の一面のバンド部の長さは相違し、以下の条件（１）〜（４）の少なくとも一つを満足する、チップ型積層キャパシタ。
0006000682.tif 000018
ここで、Ｌは、外部電極を除いたセラミック本体の長さ方向の両端部間の距離、ＢＷａｖｅ１は、前記第１及び第２のバンド部の長さの平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、前記第３及び第４のバンド部の長さの平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、前記第５及び第６のバンド部の長さの平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、前記第７及び第８のバンド部の長さの平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２である。
【請求項９】
前記セラミック本体の一面における前記バンド部の長さの差の絶対値と前記ＢＷａｖｅ１〜ＢＷａｖｅ４は、以下の条件（５）〜（８）の少なくとも一つを満足する、請求項８に記載のチップ型積層キャパシタ。
0006000682.tif 000019
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型化及び高容量化を具現すると共に電源の印加時に内部電極間に生じるアコースティックノイズを低減することができるチップ型積層キャパシタに関する。
【背景技術】
【０００２】
電子製品の小型化及び多機能化に伴い、上記電子製品に内装されるチップ型積層キャパシタの小型化及び高容量化も求められている。
【０００３】
チップ型積層キャパシタの小型化及び高容量化のためには、誘電体層を形成するセラミック材料としてチタン酸バリウム等の強誘電率材料を用いる必要がある。しかしながら、強誘電率材料で製造された誘電体層を有するチップ型積層キャパシタに直流及び交流電圧を印加する場合、内部電極間に圧電現象及び振動が生じる。
【０００４】
上記振動は、誘電体層の誘電率が高いほど、同一の静電容量を基準にチップの形状が相対的に大きい場合に顕著となる傾向がある。上記振動は、上記チップ型積層キャパシタの外部電極から上記チップ型積層キャパシタが実装された回路基板に伝わる。この際、上記回路基板が振動しながら共鳴が生じる。
【０００５】
即ち、上記回路基板の振動による共鳴が可聴周波数（２０〜２００００Ｈｚ）領域に含まれると、その振動音が人間に不快感を与え、このような振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００６】
このように、強誘電体を材料として用いる積層セラミックキャパシタの圧電現象による振動音（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）が一部の電子装置で深刻な問題となっている。
【０００７】
また、このような振動音は、積層セラミックキャパシタが実装される電子装置における騒音発生の原因となる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、誘電体層の誘電率を低くし厚さが顕著に減少した場合にもアコースティックノイズを低減することができるチップ型積層キャパシタを提供することである。
【課題を解決するための手段】
【０００９】
本発明の一側面において、本発明の一実施形態によるチップ型積層キャパシタは、グレインの平均粒径の１０倍以上で３μｍ以下の厚さで形成される誘電体層を含むセラミック本体と、上記セラミック本体の長さ方向の両端部面に形成される第１及び第２の外部電極と、上記第１及び第２の外部電極から上記セラミック本体の長さ方向内側のＬ−Ｗ平面上に伸びて形成され相違する長さを有する第１及び第２のバンド部と、上記第１及び第２の外部電極から上記セラミック本体の長さ方向内側のＬ−Ｔ平面上に伸びて形成され相違する長さを有する第３及び第４のバンド部と、を含むことができる。
【００１０】
本発明の一実施形態によるチップ型積層キャパシタは、上記第１及び第２のバンド部が形成される上記セラミック本体の一面と積層方向に対応する他面に第５及び第６のバンド部が形成され、上記第３及び第４のバンド部が形成される上記セラミック本体の一面と幅方向に対応する他面に第７及び第８のバンド部が形成され、以下の条件（１）〜（４）の少なくとも一つを満足することができる。
0006000682.tif 000002
【００１１】
ここで、ＢＷａｖｅ１は、上記第１及び第２のバンド部の長さの平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、上記第３及び第４のバンド部の長さの平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、上記第５及び第６のバンド部の長さの平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、上記第７及び第８のバンド部の長さの平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２であり、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さである。
【００１２】
本発明の一実施形態によるチップ型積層キャパシタは、上記セラミック本体の一面における上記バンド部の長さの差の絶対値と上記ＢＷａｖｅ１〜ＢＷａｖｅ４が、以下の条件（５）〜（８）の少なくとも一つを満足することができる。
0006000682.tif 000003
【００１３】
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【００１４】
本発明の他の側面において、本発明の一実施形態によるチップ型積層キャパシタは、六面体状のセラミック本体の長さ方向の両端部に形成される第１及び第２の外部電極と、上記第１及び第２の外部電極から上記長さ方向内側に伸びＬ−Ｗ平面上の第１の面と第３の面及びＬ−Ｔ平面上の第２の面と第４の面においてそれぞれ対向して形成される第１から第８のバンド部と、を含み、上記第１から第４の面の少なくとも一面のバンド部の長さは相違し、上記第１から第４の面の少なくとも一面と同一極性で連続する他の一面のバンド部の長さは相違することができる。
【００１５】
本発明の一実施形態によるチップ型積層キャパシタは、上記第１の面の第１のバンド部の長さと上記第２の面の第３のバンド部の長さとが相違することができる。
【００１６】
本発明の一実施形態によるチップ型積層キャパシタは、上記第１から第４の面のうち同一極性で対向する面のバンド部の長さが同一であるか又は相違することができる。
【００１７】
本発明の一実施形態によるチップ型積層キャパシタは、上記第１から第４の面の少なくとも一面が、対向するバンド部の高さに差があることができる。
【００１８】
本発明の一実施形態によるチップ型積層キャパシタは、上記誘電体層が、３μｍ以下の厚さを有し、上記誘電体層内のグレインの平均粒径の１０倍以上であることができる。
【００１９】
本発明の一実施形態によるチップ型積層キャパシタは、上記第１から第８のバンド部が、以下の条件（１）〜（４）の少なくとも一つを満足することができる。
0006000682.tif 000004
【００２０】
ここで、ＢＷａｖｅ１は、上記第１及び第２のバンド部の長さの平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、上記第３及び第４のバンド部の長さの平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、上記第５及び第６のバンド部の長さの平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、上記第７及び第８のバンド部の長さの平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２であり、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さである。
【００２１】
本発明の一実施形態によるチップ型積層キャパシタは、上記セラミック本体の一面における上記バンド部の長さの差の絶対値と上記ＢＷａｖｅ１〜ＢＷａｖｅ４が、以下の条件（５）〜（８）の少なくとも一つを満足することができる。
0006000682.tif 000005
【００２２】
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【００２３】
本発明のさらに他の側面において、本発明の一実施形態によるチップ型積層キャパシタは、３μｍ以下の厚さを有する誘電体層を介して配置される第１及び第２の内部電極を含むセラミック本体と、上記セラミック本体の長さ方向の両端部に形成され上記第１及び第２の内部電極にそれぞれ連結される第１及び第２の外部電極と、を含み、上記第１及び第２の内部電極間に配置されるグレインの数は、誘電体層の厚さ方向に１０個以上であり、上記セラミック本体の上記長さ方向の両端部から長さ方向内側に伸びＬ−Ｗ平面上の第１の面と第３の面及びＬ−Ｔ平面上の第２の面と第４の面においてそれぞれ対向して形成される第１から第８のバンド部をさらに含み、上記第１から第４の面の少なくとも一面のバンド部の長さは相違し、以下の条件（１）〜（４）の少なくとも一つを満足することができる。
0006000682.tif 000006
【００２４】
ここで、ＢＷａｖｅ１は、上記第１及び第２のバンド部の長さの平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、上記第３及び第４のバンド部の長さの平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、上記第５及び第６のバンド部の長さの平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、上記第７及び第８のバンド部の長さの平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２であり、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さである。
【００２５】
本発明の一実施形態によるチップ型積層キャパシタは、上記セラミック本体の一面における上記バンド部の長さの差の絶対値と上記ＢＷａｖｅ１〜ＢＷａｖｅ４が、以下の条件（５）〜（８）の少なくとも一つを満足することができる。
0006000682.tif 000007
【００２６】
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【発明の効果】
【００２７】
本発明の一実施形態によるチップ型積層キャパシタ及びその実装回路基板によると、誘電体の厚さが３μｍ以下の小型高容量のチップ型積層キャパシタでもアコースティックノイズが顕著に減少する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態によるチップ型積層キャパシタの概略部分切開斜視図である。
【図２】図１のII−II’線に沿う断面の概略図である。
【図３】（ａ）〜（ｄ）は、図１のチップ型積層キャパシタの外部面に形成される外部電極のバンド部の長さを示す概略平面図である。
【図４】（ａ）及び（ｂ）は、図１のＡ及びＢを拡大して示す概略斜視図である。
【図５】外部電極のバンド部の態様を拡大して示す概略断面図である。
【図６】本発明のバンド部の長さの測定のための概略断面図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の具体的な実施形態を詳述する。但し、本発明の思想は、提示される実施形態に制限されず、本発明の思想を理解する当業者は、同一思想の範囲内で他の構成要素の追加、変更、削除などによって、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施形態を容易に提案することができるが、これもまた本願発明の思想の範囲内に含まれる。
【００３０】
なお、図面上における同一機能の構成要素は、同一又は類似の符号を付して示す。
【００３１】
チップ型積層セラミックキャパシタ
図１は、本発明の一実施形態によるチップ型積層キャパシタの概略部分切開斜視図であり、図２は、図１のII−II’線に沿う断面の概略図であり、図３の（ａ）〜（ｄ）は、図１のチップ型積層キャパシタの外部面に形成される外部電極のバンド部の長さを示す概略平面図である。
【００３２】
図１から図３を参照すると、チップ型積層キャパシタ１０は、セラミック本体１２と、第１及び第２の外部電極１４、１６と、バンド部１４２、１４４、１４６、１４８、１６２、１６４、１６６、１６８と、を含むことができる。
【００３３】
上記セラミック本体１２は、セラミックグリーンシート上に内部電極２０を形成するように導電性ペーストを塗布し、上記内部電極２０が形成された上記セラミックグリーンシートを積層した後、焼成することにより製造されることができる。上記セラミック本体１２は、多数の誘電体層４０と内部電極２０とが繰り返し積層して形成されることができる。
【００３４】
上記セラミック本体１２は、六面体状であることができる。上記セラミック本体１２は、チップの焼成時にセラミック粉末の焼成収縮によって完全な直線からなる六面体状ではないが、実質的にほぼ六面体状であることができる。
【００３５】
本発明の実施形態では、六面体の方向を定義する上で、図１のＬ、Ｗ及びＴをそれぞれ長さ方向、幅方向及び厚さ方向という。ここで、厚さ方向は、誘電体層が積層される積層方向である。
【００３６】
図１に示されるチップ型積層キャパシタ１０は、長さ方向が幅方向又は厚さ方向より大きい直六面体の形状を有する。
【００３７】
上記誘電体層４０の材料としては、高容量化のために高誘電率を有するセラミック粉末を用いることができる。上記セラミック粉末としては、例えば、チタン酸バリウム（ＢａＴｉＯ３）系粉末又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末等を用いることができるが、これらに限定されるものではない。
【００３８】
また、平均粒径が小さい強誘電体セラミック粉末を用いて焼成した後にグレインのサイズを小さくすると、強誘電体の誘電率を低減することができる。本発明は、上記誘電体層４０の誘電率によって制限されるものではない。
【００３９】
本実施形態による誘電体層４０は、３μｍ以下の厚さｔｄを有し、上記誘電体層４０をなすセラミックグレイン４２の平均粒径は、０．３μｍ以下であることができる。即ち、上記誘電体層４０の厚さは、焼成されたチップ型積層キャパシタ１０の一つの誘電体層４０に含まれるグレイン４２の平均粒径の１０倍以上であることができる。
【００４０】
ここで、上記誘電体層４０の厚さｔｄは、上記内部電極２０間に配置される一つの誘電体層４０の平均厚さを意味する。
【００４１】
上記誘電体層４０の厚さは、図２に示されるように、上記セラミック本体１２の長さ方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンすることで測定されることができる。例えば、図２に示されるように、上記セラミック本体１２の幅方向Ｗの中心部に沿う長さ方向及び厚さ方向（Ｌ−Ｔ）断面を走査電子顕微鏡でスキャンしたイメージから取り出された任意の誘電体層４０に対し、長さ方向に等間隔の３０箇所の厚さを測定することにより、その平均値を求めることができる。上記等間隔の３０箇所は、第１及び第２の内部電極２２、２４が重なる領域を意味する容量形成部で測定されることができる。また、このような平均値の測定を１０個以上の誘電体層４０に拡張して行うと、誘電体層の厚さをより一般化することができる。
【００４２】
また、上記誘電体層４０の厚さは、長さ方向Ｌの中心部に沿う幅方向及び厚さ方向（Ｗ−Ｔ）断面を走査電子顕微鏡でスキャンしたイメージから測定されることができる。
【００４３】
ここで、上記セラミック本体１２の幅方向Ｗ又は長さ方向Ｌの中心部は、上記セラミック本体１２の幅方向Ｗ又は長さ方向Ｌの中心点から上記セラミック本体１２の幅又は長さの３０％範囲内である。
【００４４】
なお、上記誘電体層４０のグレイン４２の平均サイズは、走査電子顕微鏡でスキャンされたイメージから取り出された誘電体層の断面写真を分析することで測定されることができる。例えば、ＡＳＴＭ（Ａｍｅｒｉｃａｎ  Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｔｅｓｔｉｎｇ  ａｎｄ  Ｍａｔｅｒｉａｌｓ）Ｅ１１２で規定する平均グレインサイズ標準測定方法を支援するグレインサイズ測定ソフトウエアを用いて上記誘電体層４０のグレイン４２の平均サイズを測定することができる。
【００４５】
本発明の一実施形態によると、上記グレイン４２の平均サイズを小さくすることで、セラミックの誘電率を低減することができる。また、上記誘電体層４０の厚さを３μｍ以下に設定することにより、同一サイズのチップへの誘電体層４０の多積層化が可能となる。したがって、チップの小型高容量化が可能となる。
【００４６】
上記内部電極２０は、第１の内部電極２２と第２の内部電極２４とを含み、上記第１及び第２の内部電極２２、２４は、それぞれ第１及び第２の外部電極１４、１６に電気的に連結されることができる。
【００４７】
アコースティックノイズの減少のために誘電体層４０の厚さｔｄを減少させると共に上記誘電体層４０内のグレイン４２の平均サイズを減少させることにより低誘電率化が可能となる。
【００４８】
このように、誘電体層４０の厚さｔｄとグレインの平均サイズを小さくして積層セラミックキャパシタ１０を低誘電率化する場合、アコースティックノイズが低減する。
【００４９】
しかしながら、上記セラミック本体１２内における第１及び第２の内部電極２０、２２間の距離、即ち、誘電体層４０の厚さが３μｍ以下であり上記誘電体層４０内のグレインの数が１０個以上の積層セラミックキャパシタ１０では、アコースティックノイズの低減効果が顕著に低くなった。
【００５０】
これは、下記表１からより明確に分かる。
【００５１】
【表１】
0006000682.tif 000008
【００５２】
ここで、実験対象となった試料は、下記の通りに製作された。
【００５３】
まず、チタン酸バリウム（ＢａＴｉＯ３）等の粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して様々な実験条件に必要な厚さで製造された複数のセラミックグリーンシートを用意し、上記セラミックグリーンシートから誘電体層を形成した。
【００５４】
その後、スクリーンを用いて上記セラミックグリーンシート上にニッケル内部電極用導電性ペーストから内部電極を形成した後、３７０層に積層し、１０μｍから１００μｍまでカバー層の厚さを異ならせながらセラミック積層体を製造した。
【００５５】
次に、上記セラミック積層体を８５℃で１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。
【００５６】
次いで、圧着が完了されたセラミック積層体を個別のチップ状に切断し、切断されたチップに対して大気雰囲気下で２３０℃、６０時間維持して脱バインダーを行った。続けて、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯの平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍの酸素分圧の還元雰囲気下で焼成を行った。焼成後のチップのサイズは、３．２ｍｍ×１．６ｍｍ×１．６ｍｍ（Ｌ×Ｗ×Ｔ）であり、誘電体層の厚さｔｄ及びグレインのサイズＤｃは、上記表１の通りである。
【００５７】
表１を参照すると、試料１〜４に示されるように、誘電体の厚さが４．３μｍの条件でグレインのサイズを小さくして低誘電率化する場合、振動音のサイズが顕著に小さくなることが分かる。しかしながら、試料５〜１２に示されるように、誘電体の厚さが約３μｍ以下の条件でグレインのサイズを小さくして低誘電率化する場合、ｔｄ／Ｄｃ、即ち、誘電体の厚さに対するグレインのサイズの比が１／１０以下であっても振動音の減少効果が微小することが分かる。
【００５８】
したがって、誘電体の厚さが薄い場合には、グレインのサイズの減少の他にも別途の条件を加えてこそ、振動音の減少効果をより大きくすることができることが分かる。
【００５９】
本発明の一実施形態によると、図３に示されるように、上記セラミック本体１２の長さ方向の両端部に形成される第１及び第２の外部電極１４、１６は、第１から第８のバンド部を含むことができる。
【００６０】
上記第１及び第２の外部電極１４、１６は、直六面体状の上記セラミック本体１２の長さ方向の両端部に形成されることができる。上記第１及び第２の外部電極１４、１６は、相違する極性を有し、上記誘電体層４２を介して対向する第１の内部電極２２と第２の内部電極２４に電気的に連結されることができる。
【００６１】
図３には、上記第１の面１２６に形成される第１のバンド部１４２と第２のバンド部１６２、上記第２の面１２５に形成される第３のバンド部１４４と第４のバンド部１６４、上記第３の面１２８に形成される第５のバンド部１４６と第６のバンド部１６６、上記第４の面１２７に形成される第７のバンド部１４８と第８のバンド部１６８が示されている。
【００６２】
上記第１から第８のバンド部１４２、１４４、１４６、１４８、１６２、１６４、１６６、１６８は、上記第１及び第２の外部電極１４、１６から上記長さ方向Ｌ内側に伸び、Ｌ−Ｗ平面上の第１の面１２６と第３の面１２８及びＬ−Ｔ平面上の第２の面１２５と第４の面１２７においてそれぞれ対向して形成されることができる。ここで、上記第１の面１２６と第３の面１２８は、互いに積層方向に対応し、上記第２の面１２５と第４の面１２７は、互いに幅方向に対応する。
【００６３】
上記第１から第４の面１２６、１２５、１２７、１２８の少なくとも一面１２６のバンド部１４２、１６２の長さは相違することができる。
【００６４】
また、上記第１から第４の面１２６、１２５、１２７、１２８の少なくとも一面１２６と同一極性で連続する他の一面１２５のバンド部１４２、１４４の長さは相違することができる。
【００６５】
以下、図６を参照して、上記バンド部１４２、１６２の長さＡ１、Ａ２の測定方法を説明する。
【００６６】
図６は、図２に示されるように、上記セラミック本体１２の幅方向Ｗの中心部に沿う長さ方向及び厚さ方向（Ｌ−Ｔ）断面を概略的に示す断面図である。
【００６７】
上記セラミック本体１２のＬ−Ｔ方向断面を参照すると、上記第１の外部電極１４の第１のバンド部１４２の長さＡ１は、上記セラミック本体１２の厚さ方向の上下端部面１２６、１２８間の中心点Ｃp１とＣp２とを連結する中心線Ｃを基準として厚さ方向に垂直に伸びる仮想線Ｘ−Ｘ’から上記第１のバンド部１４２のＬ方向最内側までの距離であることができる。
【００６８】
また、上記第２のバンド部１６２の長さＡ２は、上記中心線Ｃを基準として厚さ方向に垂直に伸びる仮想線Ｙ−Ｙ’から上記第２のバンド部１６２のＬ方向最内側までの距離であることができる。
【００６９】
また、上記第１のバンド部１４２及び上記第２のバンド部１６２以外の他のバンド部１４４、１４６、１４８、１６４、１６６の長さも、上述したと同様に測定されることができる。
【００７０】
このような測定法を用いる理由は、焼成によって上記セラミック本体１２の六面体の各辺が正確な直線状を有することが困難なためである。
【００７１】
本発明の実施形態によると、小型化及び高容量化を具現すると共にアコースティックノイズを減少させるために、上記チップ型積層セラミックキャパシタ１０の上記第１から第８のバンド部は、以下の条件（１）〜（４）の少なくとも一つを満足することができる。
0006000682.tif 000009
【００７２】
ここで、ＢＷａｖｅ１は、上記第１及び第２のバンド部の長さの平均値でＢＷａｖｅ１＝（Ａ１＋Ａ２）／２であり、ＢＷａｖｅ２は、上記第３及び第４のバンド部の長さの平均値でＢＷａｖｅ２＝（Ｂ１＋Ｂ２）／２であり、ＢＷａｖｅ３は、上記第５及び第６のバンド部の長さの平均値でＢＷａｖｅ３＝（Ｃ１＋Ｃ２）／２であり、ＢＷａｖｅ４は、上記第７及び第８のバンド部の長さの平均値でＢＷａｖｅ４＝（Ｄ１＋Ｄ２）／２であり、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さである。
【００７３】
上記ＢＷａｖｅ１／Ｌ、ＢＷａｖｅ２／Ｌ、ＢＷａｖｅ３／Ｌ及びＢＷａｖｅ４／Ｌのそれぞれが３％未満の場合は、回路基板へのチップ型積層セラミックキャパシタ１０の固着の強度が低下して実装不良が生じることがあり、４０％を超える場合は、実装時に両端子の短絡によって実装不良が生じることがある。
【００７４】
また、本発明の一実施形態において、上記セラミック本体１２の一面における上記バンド部の長さの差の絶対値と上記ＢＷａｖｅ１〜ＢＷａｖｅ４は、以下の条件（５）〜（８）の少なくとも一つを満足することができる。
0006000682.tif 000010
【００７５】
ここで、Ａ１は、第１のバンド部の長さであり、Ａ２は、第２のバンド部の長さであり、Ｂ１は、第３のバンド部の長さであり、Ｂ２は、第４のバンド部の長さであり、Ｃ１は、第５のバンド部の長さであり、Ｃ２は、第６のバンド部の長さであり、Ｄ１は、第７のバンド部の長さであり、Ｄ２は、第８のバンド部の長さであり、Ｃ１≠Ｃ２、Ｄ１≠Ｄ２である。
【００７６】
上記セラミック本体１２の一面における上記バンド部の長さの差の絶対値と上記ＢＷａｖｅ１〜ＢＷａｖｅ４との関係を示す上記式（５）〜（８）によると、バンド幅部の非対称率を規定することができる。
【００７７】
それぞれのバンド幅部の非対称率が増加すればするほど、力のバラツキによって基板への振動伝達が減少するため、振動音が顕著に減少する。
【００７８】
上記それぞれのバンド幅部の非対称率の少なくとも一つが５％未満の場合は、振動音が高すぎ、２０％を超える場合は、回路基板でチップが立ち上がるツームストーン（Ｔｏｍｂｓｔｏｎｅ）実装不良が生じる。
【００７９】
以下、本発明の実施例と比較例の実験データを参照して本発明の実施形態をより具体的に説明する。
【実施例】
【００８０】
実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記の通りに製作された。
【００８１】
まず、チタン酸バリウム（ＢａＴｉＯ３）等の粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して３．９μｍの厚さで製造された複数のセラミックグリーンシートを用意した。
【００８２】
その後、上記セラミックグリーンシート上にマージンの非対称パターンを形成させるスクリーンを用いてニッケル内部電極用導電性ペーストを塗布して内部電極を形成した。
【００８３】
次に、上記セラミックグリーンシートを３７０層に積層し、この積層体を８５℃で１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。
【００８４】
次いで、圧着が完了されたセラミック積層体を個別のチップ状に切断し、切断されたチップに対して大気雰囲気下で２３０℃、６０時間維持して脱バインダーを行った。
【００８５】
続けて、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯの平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍの酸素分圧の還元雰囲気下で焼成を行った。焼成後の誘電体層の厚さは、２．７μｍであり、焼成後の誘電体層のグレインの平均サイズは、０．２７μｍであり、焼成後のチップのサイズは、３．２ｍｍ×１．６ｍｍ×１．６ｍｍ（Ｌ×Ｗ×Ｔ）であった。
【００８６】
以後、外部電極形成工程、メッキ工程等を経て積層セラミックキャパシタを製作した。
【００８７】
ここで、上記積層セラミックキャパシタの試料は、外部電極のバンド部の非対称率に応じて多様に製作された。
【００８８】
下記表２及び３は、外部電極のバンド部の非対称率による振動音、実装不良率を比較したものである。振動音は、定格電圧の１／２に該当するＤＣ電圧に３Ｖｐｐのパルス波を印加して無響室で直接測定したものであり、実装不良率は、１００個のサンプルに対して実装テストを行って外観不良の有無、固着強度、電気的特性等に基づく不良の有無を判断して示したものである。
【００８９】
【表２】
0006000682.tif 000011
※＊：比較例、Ａ１〜Ｄ２：第１から第８のバンド部の長さ、Ｘ１：ＢＷａｖｅ１／Ｌ、Ｘ２：ＢＷａｖｅ２／Ｌ、Ｘ３：ＢＷａｖｅ３／Ｌ、Ｘ４：ＢＷａｖｅ４／Ｌ、ＢＷａｖｅ：バンド幅部の平均値を示す関数、Ｌ：外部電極を除いたセラミック本体の長さ方向の両端部間の距離
【００９０】
試料１及び６は、比較例であり、試料２〜５は、実施例である。
【００９１】
本発明の実施例の試料２〜５では、前述したＸ１〜Ｘ４の少なくとも一つが３〜４０％の範囲を満足すると、３６ｄＢ以下の低い振動音が生じ、回路基板上への実装不良が完全になくなる。
【００９２】
これに対し、上記バンド部の非対称率Ｘ１〜Ｘ４が３％未満の試料１の場合は、振動音が４０ｄＢ以上に大きくなる問題があり、４０％を超える試料６の場合は、振動音の減少には効果的であるが、実装不良が顕著に生じる。
【００９３】
以上のことから、本発明の実施例は、比較例に比べ、振動音を顕著に減少させると共に実装不良率を減らすことができることが分かる。
【００９４】
【表３】
0006000682.tif 000012
0006000682.tif 000013
【００９５】
試料１、２、７及び８は、比較例であり、試料３〜６は、実施例である。
【００９６】
本発明の実施例の試料３〜６では、バンド部の非対称率をバンド部の長さの差の絶対値とバンド幅部の平均との関係で示したＹ１〜Ｙ４の少なくとも一つが５〜２０％の範囲を満足すると、３５ｄＢ以下の低い振動音が生じ、回路基板上への実装不良が完全になくなる。
【００９７】
これに対し、上記バンド部の非対称率Ｙ１〜Ｙ４が５％未満の試料１及び２の場合は、振動音が４０ｄＢ以上に大きくなる問題があり、２０％を超える試料７及び８の場合は、振動音の減少には効果的であるが、ツームストーン実装不良が顕著に生じる。
【００９８】
以上のことから、本発明の実施例は、比較例に比べ、振動音を顕著に減少させると共に実装不良率を減らすことができることが分かる。
【００９９】
変形例
図４の（ａ）及び（ｂ）は、図１のＡ及びＢを拡大して示す概略斜視図であり、図５は、外部電極のバンド部の態様を拡大して示す概略断面図である。
【０１００】
図４及び図５に示される実施形態では、外部電極のバンド部１４２、１６２の長さの差の他に高さの差が設定されている。
【０１０１】
外部電極のバンド部１４２、１６２の高さは、上記外部電極のバンド部１４２、１６２の最高点ｈｍａｘ１、ｈｍａｘ２の水平仮想線とセラミック本体１２の一面１２６の水平仮想線との間の距離を測定することにより決められる。
【０１０２】
以上のことから、上記バンド部１４２、１６２の高さのバラツキによる振動音の減少及び上記バンド部１４２、１６２の長さのバラツキによる振動音の減少が可能となる。
【符号の説明】
【０１０３】
１０  チップ型積層キャパシタ
１４、１６  第１及び第２の外部電極
２０  内部電極
４０  誘電体層
４２  グレイン
【図１】
0006000682.tif 000020
【図２】
0006000682.tif 000021
【図３】
0006000682.tif 000022
【図４】
0006000682.tif 000023
【図５】
0006000682.tif 000024
【図６】
0006000682.tif 000025