(57)【特許請求の範囲】
【請求項１】
インダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成する第１のコアと、ここにおいて前記クロック信号は前記第１のコアによるワイヤレス通信のために生成され、前記第１のコアは全地球測位システムコアである、
ワイヤレス通信のための前記クロック信号を使用するように構成された第２のコアと、ここにおいて前記第２のコアはＦＭトランシーバコアであり、前記ＦＭトランシーバコアはＦＭ受信機クロック信号を生成するために前記クロック信号を使用する遅延ロックループベースの同相／直交位相ジェネレータを備える、
を備える集積回路。
【請求項２】
前記クロック信号はＧＰＳクロック信号である、請求項１に記載の集積回路。
【請求項３】
前記ＦＭトランシーバコアは電圧制御発振器を備えない、請求項１に記載の集積回路。
【請求項４】
前記ＦＭトランシーバコアはＦＭ送信機とＦＭ受信機とを備える、請求項１に記載の集積回路。
【請求項５】
前記ＦＭ受信機は前記遅延ロックループベースの同相／直交位相ジェネレータを備え、前記ＦＭ受信機クロック信号はＲｘ信号のための同相／直交位相信号である、請求項４に記載の集積回路。
【請求項６】
前記Ｒｘ信号のための同相／直交位相信号はベースバンド信号を得るために受信信号と混合される、請求項５に記載の集積回路。
【請求項７】
前記遅延ロックループベースの同相／直交位相ジェネレータは、遅延ロックループベースの位相計数周波数分割を使用して実現される、請求項５に記載の集積回路。
【請求項８】
前記遅延ロックループベースの同相／直交位相ジェネレータは、位相セレクタおよびカウンタロジックに結合される一連の遅延ユニットを備える、請求項７に記載の集積回路。
【請求項９】
前記位相セレクタおよびカウンタロジックは複数のスイッチを備え、各スイッチのためのターンオン時間および位相を調整することが前記位相セレクタおよびカウンタロジックの周波数出力を調整する、請求項８に記載の集積回路。
【請求項１０】
前記ＦＭ送信機はリング電圧制御発振器ベースの位相ロックループを備える、請求項４に記載の集積回路。
【請求項１１】
前記リング電圧制御発振器ベースの位相ロックループは外部温度補償型水晶発振器からの温度補償型水晶発振器信号を受け取る、請求項１０に記載の集積回路。
【請求項１２】
前記リング電圧制御発振器ベースの位相ロックループは、
位相周波数検出器／チャージポンプと、
ローパスフィルタと、
複数の遅延ユニットと
を備える、請求項１１に記載の集積回路。
【請求項１３】
前記集積回路はシステムオンチップである、請求項２に記載の集積回路。
【請求項１４】
集積回路上の第１のコアと第２のコアとの間でクロック信号を共有するための方法であって、前記方法は、
前記集積回路上の前記第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成することと、ここにおいて前記クロック信号は前記第１のコアによるワイヤレス通信のために生成され、前記第１のコアは全地球測位システムコアである、
前記集積回路上の前記第２のコアへ前記クロック信号を供給することと、ここにおいて前記第２のコアはＦＭトランシーバコアであり、前記ＦＭトランシーバコアはＦＭ受信機クロック信号を生成するために前記クロック信号を使用する遅延ロックループベースの同相／直交位相ジェネレータを備える、
前記第２のコア上で信号を受信するために前記ＦＭ受信機クロック信号を使用することと
を備える方法。
【請求項１５】
前記クロック信号はＧＰＳクロック信号である、請求項１４に記載の方法。
【請求項１６】
前記ＦＭトランシーバコアは電圧制御発振器を備えない、請求項１４に記載の方法。
【請求項１７】
前記ＦＭトランシーバコアはＦＭ送信機とＦＭ受信機とを備える、請求項１４に記載の方法。
【請求項１８】
前記ＦＭ受信機は前記遅延ロックループベースの同相／直交位相ジェネレータを備え、Ｒｘ信号のための同相／直交位相信号を生成するために前記クロック信号と前記遅延ロックループベースの同相／直交位相ジェネレータを使用することをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記Ｒｘ信号のための同相／直交位相信号を、ベースバンド信号を得るために受信信号と混合することをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記遅延ロックループベースの同相／直交位相ジェネレータは、遅延ロックループベースの位相計数周波数分割を使用して実現される、請求項１８に記載の方法。
【請求項２１】
前記遅延ロックループベースの同相／直交位相ジェネレータは、位相セレクタおよびカウンタロジックに結合される一連の遅延ユニットを備える、請求項２０に記載の方法。
【請求項２２】
前記位相セレクタおよびカウンタロジックは、複数のスイッチを備え、各スイッチのためのターンオン時間および位相を調整することは、前記位相セレクタおよびカウンタロジックの周波数出力を調整する、請求項２１に記載の方法。
【請求項２３】
前記ＦＭ送信機はリング電圧制御発振器ベースの位相ロックループを備える、請求項１７に記載の方法。
【請求項２４】
前記リング電圧制御発振器ベースの位相ロックループは外部温度補償型水晶発振器からの温度補償型水晶発振器信号を受け取る、請求項２３に記載の方法。
【請求項２５】
前記リング電圧制御発振器ベースの位相ロックループは、
位相周波数検出器／チャージポンプと、
ローパスフィルタと、
複数の遅延ユニットと
を備える、請求項２４に記載の方法。
【請求項２６】
前記集積回路はシステムオンチップである、請求項１５に記載の方法。
【請求項２７】
集積回路上の第１と第２のコアとの間でクロック信号を共有するために構成された装置であって、
前記集積回路上の前記第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成するための手段と、ここにおいて前記クロック信号は前記第１のコアによるワイヤレス通信のために生成され、前記第１のコアは全地球測位システムコアである、
前記集積回路上の前記第２のコアへ前記クロック信号を供給するための手段と、ここにおいて前記第２のコアはＦＭトランシーバコアであり、前記ＦＭトランシーバコアはＦＭ受信機クロック信号を生成するために前記クロック信号を使用する遅延ロックループベースの同相／直交位相ジェネレータを備える、
前記第２のコア上で信号を受信するために前記ＦＭ受信機クロック信号を使用するための手段と
を備える、装置。
【請求項２８】
前記クロック信号はＧＰＳクロック信号である、請求項２７に記載の装置。
【請求項２９】
前記ＦＭトランシーバコアは電圧制御発振器を備えない、請求項２７に記載の装置。
【請求項３０】
第１のコアと第２のコアとの間でクロック信号を共有するためのコンピュータプログラムであって、前記コンピュータプログラムは命令群を備え、
前記命令群は、
前記第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成することを電子デバイスにさせるコードと、ここにおいて前記クロック信号は前記第１のコアによるワイヤレス通信のために生成され、前記第１のコアは全地球測位システムコアである、
前記クロック信号を前記第２のコアへ供給することを前記電子デバイスにさせるコードと、ここにおいて前記第２のコアはＦＭトランシーバコアであり、前記ＦＭトランシーバコアはＦＭ受信機クロック信号を生成するために前記クロック信号を使用する遅延ロックループベースの同相／直交位相ジェネレータを備える、
前記第２のコア上で信号を受信するために前記ＦＭ受信機クロック信号を使用することを前記電子デバイスにさせるコードとを備える、
コンピュータプログラム。
【請求項３１】
前記クロック信号はＧＰＳクロック信号である、請求項３０に記載のコンピュータプログラム。
【請求項３２】
前記ＦＭトランシーバコアは電圧制御発振器を備えない、請求項３０に記載のコンピュータプログラム。
【発明の詳細な説明】
【優先権の主張】
【０００１】
[３５Ｕ．Ｓ．Ｃ．§１１９に基づく優先権の主張]
本特許出願は、「集積回路上のコア間でのクロック共有（“CLOCK SHARING BETWEEN CORES ON AN INTEGRATED CIRCUIT”）」と題され、２０１１年８月１１日に出願され、その譲受人に譲渡され、引用によって本明細書に明確に組み込まれた仮米国特許出願第６１／５２２，５８０号への優先権を主張する。
【技術分野】
【０００２】
本開示は一般に電子通信に関する。より具体的には、本開示は集積回路上のコア間でのクロック共有のためのシステムおよび方法に関する。
【背景技術】
【０００３】
無線通信システムが音声、ビデオ、データ等のような様々なタイプの通信コンテンツを提供するために広く展開されている。これらシステムは、１つまたは複数の基地局との複数の無線通信デバイスの同時通信をサポートできる多元接続システムでありうる。
【０００４】
無線通信ネットワーク上の無線信号の適正な受信および送信に関し、無線通信デバイスは所望の周波数で信号を生成するために１つまたは複数の電圧制御発振器（ＶＣＯ）を使用しうる。無線通信デバイスおよび／または無線通信システム仕様（specifications）は、生成された信号の振幅がある要件を満す一方でこの信号が高いレベルの信頼性を維持することも要求しうる。加えて、無線通信デバイスはバッテリを使用して動作しうる。所望の周波数で信号を生成するために使用されるダイ面積および／または電力消費における低減は、それゆえ有益でありうる。
【発明の概要】
【０００５】
集積回路が開示される。この集積回路は、インダクタ-キャパシタ電圧制御発振器（inductor-capacitor voltage controlled oscillator）を使用してクロック信号を生成する第１のコアを含む。この集積回路は、またクロック信号を使用するように構成された第２のコアを含む。
【０００６】
第１のコアは全地球測位システムコアでありうる。クロック信号はＧＰＳクロック信号でありうる。第２のコアはトランシーバコアでありうる。トランシーバコアは電圧制御発振器を含まないでもよい。トランシーバコアは、Ｂｌｕｅｔｏｏｔｈ（登録商標）コア、無線フィデリティコア、セルラコアまたはＦＭトランシーバコアでありうる。
【０００７】
ＦＭトランシーバコアはＦＭ送信機とＦＭ受信機を含みうる。このＦＭ受信機は、ＧＰＳクロック信号を使用する遅延ロックループベースの同相／直交位相ジェネレータ（delay locked loop based inphase/quadrature generator）をＲｘ信号のための同相／直交位相（inphase/quadrature）を生成するために含みうる。Ｒｘ信号のための同相／直交位相はベースバンド信号を得るために受信信号と混合されうる。遅延ロックループベースの同相／直交位相ジェネレータは、遅延ロックループベースの位相計数周波数分割（phase counting frequency division）を使用して実現されうる。遅延ロックループベースの同相／直交位相ジェネレータは、位相セレクタ（phase selector）およびカウンタロジックに結合される一連の遅延ユニット（delay units）を含みうる。これら位相セレクタおよびカウンタロジックは複数のスイッチを含みうる。各スイッチのためのターンオン時間（turn-on time）および位相を調整することが、位相セレクタおよびカウンタロジックの周波数出力を調整する。
【０００８】
ＦＭ送信機はリング電圧制御発振器ベースの位相ロックループ（ring voltage controlled oscillator based phase locked loop）を含みうる。リング電圧制御発振器ベースの位相ロックループは外部温度補償型水晶発振器（external temperature compensated crystal oscillator）から温度補償型水晶発振器信号（temperature compensated crystal oscillator signal）を受け取りうる。リング電圧制御発振器ベースの位相ロックループは位相周波数検出器／チャージポンプ（phase frequency detector/charge pump）、ローパスフィルタ（low pass filter）および複数の遅延ユニットを含みうる。集積回路はシステムオンチップ（system-on-a-chip）でありうる。
【０００９】
集積回路上の第１のコアと第２のコアとの間でクロック信号を共有するための方法もまた説明される。クロック信号が集積回路上の第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用して生成される。クロック信号は集積回路上の第２のコアへ供給される。クロック信号は第２のコア上で信号を受信するために使用される。
【００１０】
集積回路上の第１と第２のコアとの間でクロック信号を共有するために構成された装置が説明される。この装置は、集積回路上の第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成するための手段を含む。この装置は、集積回路上の第２のコアへクロック信号を供給するための手段も含む。この装置は、さらに第２のコア上で信号を受信するためにクロック信号を使用するための手段も含む。
【００１１】
第１のコアと第２のコアとの間でクロック信号を共有するためのコンピュータプログラム製品がまた説明される。このコンピュータプログラム製品は、その上に命令群を有する非一時的コンピュータ読取可能な媒体を含む。この命令群は、第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成することを電子デバイスにさせるためのコードを含む。この命令群は、このクロック信号を第２のコアへ供給することを電子デバイスにさせるためのコードも含む。この命令群は、さらに第２のコア上の信号を受信するためにクロック信号を使用することを電子デバイスにさせるためのコードも含む。
【図面の簡単な説明】
【００１２】
【図１】図１は、複数のコアを有する集積回路を例示するブロック図である。
【図２】図２は、集積回路上のコア間でクロック信号を共有するための方法の流れ図である。
【図３】図３は、本システムおよび方法において使用するためのＦＭトランシーバコアのブロック図である。
【図４】図４は、集積回路上のＧＰＳコアとＦＭトランシーバコアとの間でＧＰＳクロック信号を共有するための方法の流れ図である。
【図５】図５は、本システムおよび方法において使用するための遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータを例示するブロック図である。
【図６】図６は、本システムおよび方法において使用するための位相セレクタおよびカウンタロジックを例示するブロック図である。
【図７】図７は、本システムおよび方法において使用するためのリング電圧制御発振器（ＶＣＯ）ベースの位相ロックループ（ＰＬＬ）を例示するブロック図である。
【図８】図８は、遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータのために生成される波形を例示する。
【図９】図９は、フラクショナルスパー(fractional spur)の可能なディザリングを例示する。
【図１０】図１０は、集積回路上の複数のコア間でのクロック共有を使用する電子デバイス／無線デバイスのハードウェア実施例の一部を示す。
【発明を実施するための形態】
【００１３】
詳細な説明
図１は、複数のコアを有する集積回路１０２を例示するブロック図である。集積回路１０２はシステムオンチップ（ＳＯＣ）でありうる。システムオンチップ（ＳＯＣ）は、コンピュータや他の電子デバイスの全コンポーネントを１つの集積回路１０２上に集積することことを指す。従って、システムオンチップ（ＳＯＣ）は、アナログ回路、デジタル回路およびラジオ周波数（ＲＦ）回路を含みうる。システムオンチップ（ＳＯＣ）の使用がより一般的になることで、ますます多くのコアが単一のシリコン集積回路１０２内で集積されうる。これらコアは、全地球測位システム（ＧＰＳ）コア１０４、無線フィデリティ（Ｗｉ−Ｆｉ）コア１１０、セルラコア１１２、Ｂｌｕｅｔｏｏｔｈコア１１４、近距離無線通信（ＮＦＣ：near field communication）コア１９３、およびＦＭトランシーバコア１１６を含みうる。これらコアは、全ての極めて重要な建造ブロック（crucial building block）が各コア上に存在する機能を実現するために必要とされる独立型（stand alone）製品でありうる。集積回路１０２は電子デバイスや無線デバイス上に位置されてよい。電子デバイスや無線デバイスは、アクセス端末、移動局、無線通信デバイス、ユーザ機器（ＵＥ）、基地局、ノードＢ、発展型ノードＢ、ハンドヘルド電子デバイス、ＧＰＳデバイス等でありうる。
【００１４】
システムオンチップ（ＳＯＣ）上のスペースを解放する（free up space）ため、これらコアのいくつかは、異なるコア間で互換性のある極めて重要な建造ブロックを共有しうる。ラジオ周波数（ＲＦ）フロントエンドなのような、極めて重要な建造ブロックのいくつかは異なるコア間において互換性がない。しかしながら、周波数シンセサイザのような、他の建造ブロックは、ある条件が満たされれば、異なるコア間で共有されうる。そのような極めて重要な建造ブロックの１つがクロック生成回路である。インダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６のような、クロック生成回路は、追加の回路のために転用可能なはずである集積回路１０２上のスペースの大部分を使用しうる。クロック生成回路を共有することにより、システムオンチップ（ＳＯＣ）はより少ない電力を使用してより経済的に実現可能になりうる。
【００１５】
電力および面積の節約は両方とも肝要なパラメータである。低減された電力消費は無線デバイスの使用時間を増加させる。低減された面積はダイのコストを低減できる。技術がスケールダウンさせることに伴って、集積回路１０２上のアクティブデバイスによって占有される面積が劇的に低減される。しかしながら、インダクタ（Ｌ）およびキャパシタ（Ｃ）などの受動デバイスのサイズは、異なったスケールの技術間で同等である。言い替えれば、これらの受動デバイスのサイズは、アクティブデバイスによって占有される面積がより小さくなることに伴って減少しない。このため、受動デバイスによって占有される面積は、業界がディープサブミクロン技術に移行することに伴って、ますます目立つようになっている。このことは、インダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６についてもあてはまる。
【００１６】
ＧＰＳコア１０４はインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６を含みうる。インダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６は、３ギガヘルツ（ＧＨｚ）の周波数を有するＧＰＳクロック信号１０８を生成しうる。ＧＰＳクロック信号１０８の周波数は時間や地形（geography）と共に変化せず、かつ、ＧＰＳコア１０４によって生成されるＧＰＳクロック信号１０８は（例えば、ＧＰＳコア１０４が決してオフされない）動作中に常に利用可能であることから、ＧＰＳクロック信号１０８を他のトランシーバコアのために再使用することは、魅力的な選択肢（attractive option）である。インダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６は、数ギガヘルツ（ＧＨｚ）での高Ｑ値（Ｑ：high quality factor）振幅を達成するために大量の電力消費を必要としうる。従って、集積回路１０２から、インダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６を取り除くこと（すなわち、ＧＰＳコア１０４以外のトランシーバコアからインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６を取り除くこと）は、低ノイズクロック信号が他のどこかで得られるならば、集積回路１０２の電力消費を著しく低減できる。ＧＰＳクロック信号１０８は、Ｗｉ−Ｆｉコア１１０、ＦＭトランシーバコア１１６、セルラコア１１２および／またはＢｌｕｅｔｏｏｔｈコア１１４のようなトランシーバコアにおいて使用できる。
【００１７】
ＦＭトランシーバコア１１６はＦＭ送信機１１８およびＦＭ受信機１２０を含みうる。ＦＭ受信機１２０のための厳しいノイズ要件を満足させるため、（電圧制御発振器（ＶＣＯ）のような）専用のインダクタ-キャパシタ（ＬＣ）発振器が通常構築される。専用のインダクタ-キャパシタ（ＬＣ）発振器を取り除くことは、チップスペースを節約し、かつ電力消費を低減できる。ＦＭ受信機１２０は、ＦＭ信号を適正に受信するために低ノイズ同相／直交位相（Ｉ／Ｑ）信号を必要としうる。ＦＭ受信機１２０は、低ノイズ同相／直交位相（Ｉ／Ｑ）信号を生成するためにＧＰＳクロック信号１０８を使用する遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ１２４を含みうる。このため、ＦＭトランシーバコア１１６は、動作のために専用のインダクタ-キャパシタ（ＬＣ）発振器を必要としなくてよい。ＦＭトランシーバコア１１６は、ＦＭが時分割二重通信（ＴＤＤ）システムであって、このため同一の期間中に送信し受信することがないことから、ＧＰＳクロック信号１０８を再使用しうる。ＧＰＳクロック信号１０８は、周波数分割二重通信（ＦＤＤ）システムのためにも使用されうる。ＦＭ送信機１１８は、ＦＭトランシーバコア１１６のための専用のインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）を使用することに比べてコストにおける著しい低減を伴って約１００メガヘルツ（ＭＨｚ）の送信出力信号を生成するために、リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）１２２および外部温度補償型水晶発振器（ＴＸＣＯ）を含みうる。ＦＭ送信機１１８がＦＭデータ変調を果たすためにシグマ−デルタ変調器を使用することから、このＦＭ送信機１１８がＧＰＳクロック信号１０８を使用することは不可能でありうる。しかしながら、ＦＭ送信機が別のタイプの変調器を使用したならば、ＧＰＳクロック信号１０８がＦＭ送信機のためにも使用されうる。
【００１８】
図２は、集積回路１０２上のコア間でクロック信号を共有するための方法２００の流れ図である。方法２００は、集積回路１０２によって実行されうる。１つの構成において、この集積回路１０２はシステムオンチップ（ＳＯＣ）でありうる。この集積回路１０２は電子デバイスや無線デバイス上に位置されてよい。このため、１つの構成では、方法２００が電子デバイスや無線デバイスによって実行されうる。
【００１９】
集積回路１０２は、集積回路１０２上のＧＰＳコア１０４におけるインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６を使用してクロック信号を生成しうる ２０２。生成されたクロック信号はこのためＧＰＳクロック信号１０８でありうる。集積回路はこのクロック信号を集積回路１０２上の非ＧＰＳコアへ供給しうる ２０４。非ＧＰＳコアは、Ｗｉ−Ｆｉコア１１０、ＦＭトランシーバコア１１６、セルラコア１１２またはＢｌｕｅｔｏｏｔｈコア１１４でありうる。この後、集積回路１０２は非ＧＰＳコア上で信号を送信し受信するためにクロック信号を使用しうる ２０６。例えば、集積回路１０２は送信信号や受信信号を適切な周波数へ混合するための混合器と併せてクロック信号を使用しうる。
【００２０】
図３は、本システムおよび方法において使用するためのＦＭトランシーバコア３１６のブロック図である。図３のＦＭトランシーバコア３１６は図１のＦＭトランシーバコア１１６の１つの構成でありうる。ＦＭトランシーバコア３１６は、インダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６を伴うＧＰＳコア１０４をも含む集積回路１０２上に存在しうる。ＦＭトランシーバコア３１６はＦＭ送信機３１８およびＦＭ受信機３２０を含みうる。
【００２１】
ＦＭ送信機３１８はリング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２を含みうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２は、ＦＭ送信信号変調のためにＦＭ送信機３１８によって使用されうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２は送信のためのＦＭデータ３３０を受け取りうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２は温度補償型水晶発振器（ＴＸＣＯ）３２６からの温度補償型水晶発振器（ＴＸＣＯ）クロック信号３２８も受け取りうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２は図７に関連して以下にさらに詳細に説明される。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２はドライバ増幅器（ＤＡ）３３２に結合されうる。ドライバ増幅器（ＤＡ）３３２は続いてアンテナへ送信信号３３４を出力しうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２はインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６よりもはるかに少ない集積回路１０２上のダイ面積を占有しうる。シグマ−デルタ変調器（図示せず）はリング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２内に含まれうる。概して、リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２は、ＦＭ受信機３２０がインダクタ-キャパシタ（ＬＣ）発振器を含むことから、ＦＭ送信機３１８においてシステムオンチップ（ＳＯＣ）のために使用されない。しかしながら、リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）３２２は、ＦＭ受信機３２０がインダクタ-キャパシタ（ＬＣ）発振器を含まないときに必要とされうる。
【００２２】
ＦＭ受信機３２０は遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４を含みうる。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４は、ＦＭ受信機３２０と同じ集積回路１０２上に位置するＧＰＳコア１０４からＧＰＳクロック信号３０８を受け取りうる。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４は、ＦＭ受信機３２０の受信周波数を制御するＦＭトランシーバ制御信号３３８も受け取りうる。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４はＲｘ信号のための同相／直交位相（Ｉ／Ｑ）３３６を生成しうる。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４は図５に関連して以下にさらに詳細に説明される。Ｒｘ信号のための同相／直交位相（Ｉ／Ｑ）３３６は混合器３４４へ入力されうる。ＦＭ受信機３２０はアンテナからの受信信号３４０を受け取りうる。受信信号３４０は低ノイズ増幅器（ＬＮＡ）３４２によって増幅されうる。増幅された受信信号３４０も続いて混合器３４４に入力されうる。混合器３４４はベースバンド信号３４６を出力しうる。このため、混合器３４４は受信信号３４０を適切な周波数に混合しうる。
【００２３】
遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４は、直接デジタル合成（ＤＤＳ：Direct Digital Synthesis）を使用して構築される。直接デジタル合成（ＤＤＳ）では、波形の各ポイントがランダムアクセスメモリ（ＲＡＭ）に保存され、合成された出力がこれら保存されたデータポイントを組合せる(combine)ことによって作成される。直接デジタル合成（ＤＤＳ）の実施は、デジタル・アナログ変換器（ＤＡＣ）およびランダムアクセスメモリ（ＲＡＭ）のような、追加の回路を必要としうる。直接デジタル合成（ＤＤＳ）の実施は、低い周波数の合成（一般的に１００ＭＨｚ未満）に対してより適しうる。
【００２４】
遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４は遅延ロックループ（ＤＬＬ）ベースのエッジ結合周波数合成／分割（edge-combining frequency synthesis/division）を使用して構築されてもよい。遅延ロックループ（ＤＬＬ）ベースのエッジ結合周波数合成／分割において、遅延ラインからの複数の位相による複数のエッジは、乗算または除算のどちらかがなされた出力周波数を生成するために結合され(combined)うる。解像度は、使用される遅延セルのユニット遅延に限定されうる。遅延ロックループ（ＤＬＬ）ベースのエッジ結合周波数合成／分割は、大きな単位周波数ステップ（large unit frequency step）を有する整数Ｎ分割器（integer-N divider）のためにより適している。
【００２５】
遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４は、また遅延ロックループ（ＤＬＬ）ベースの計数周波数分割を使用して実現されうる。平均での分数分割（fractional division on average）は、異なる時間に異なる位相を計数すること（counting）によって果たされうる。遅延ロックループ（ＤＬＬ）ベースの計数周波数分割は、マルチチャネルデジタル通信での証明された技術であり、約１００ＭＨｚの範囲の分数分割アプリケーション（fractional division applications）のために適している。遅延ロックループ（ＤＬＬ）ベースの計数周波数分割の実現は、図５に関連して以下にさらに詳細に説明される。遅延ロックループ（ＤＬＬ）ベースの計数周波数分割は、必要な分数周波数分割（fractional frequency division）を生成しうる。遅延ロックループ（ＤＬＬ）ベースの計数周波数分割を具現化（materialize）するための現実的構造を見いだすには、多量のシステムシミュレーションが必要でありうる。
【００２６】
図４は、集積回路１０２上においてＧＰＳコア１０４とＦＭトランシーバコア１１６との間でＧＰＳクロック信号１０８を共有するための方法４００の流れ図である。この方法４００は集積回路１０２によって実行されうる。１つの構成において、集積回路１０２はシステムオンチップ（ＳＯＣ）でありうる。集積回路１０２は、電子デバイスや無線デバイス上に位置されてよい。このため、方法４００は、１つの構成において、電子デバイスや無線デバイスによって実行されうる。
【００２７】
集積回路１０２は、集積回路１０２上のＧＰＳコア１０４におけるインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）１０６を使用してＧＰＳクロック信号１０８を生成しうる ４０２。集積回路１０２はこのＧＰＳクロック信号１０８を集積回路１０２上のＦＭトランシーバコア１１６における遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ１２４へ供給しうる ４０４。集積回路１０２は、Ｒｘ信号のための同相／直交位相（Ｉ／Ｑ）３３６を生成するために遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ１２４およびＧＰＳクロック信号１０８を使用しうる ４０６。集積回路１０２は、この後Ｒｘ信号のための同相／直交位相（Ｉ／Ｑ）３３６を、ベースバンド信号３４６を得るために受信信号３４０と混合しうる ４０８。このため、ＦＭトランシーバコア１１６は、専用のインダクタ-キャパシタ（ＬＣ）電圧制御発振器（ＶＣＯ）を必要とせずにＦＭ信号を適正に受信でき、著しい電力の節約とダイ面積の節約をもたらす。
【００２８】
図５は、本システムおよび方法において使用するための遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４を例示するブロック図である。図５の遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４は、図１の遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ１２４の１つの構成でありうる。図５の遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４は、遅延ロックループ（ＤＬＬ）ベースの計数周波数分割の実施例である。
【００２９】
遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４はＧＰＳコア１０４からのＧＰＳクロック信号５０８を受け取りうる。ＧＰＳクロック信号５０８は、４００ＭＨｚの信号５５０を得るために（デジタル回路を使用して）７．８で除算されうる ５４８。４００ＭＨｚの信号５５０は、２０ＭＨｚの信号５５８を得るために２０で除算されうる ５５６。２０ＭＨｚの信号５５８は、この後位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）５６０へ入力されうる。
【００３０】
４００ＭＨｚの信号５５０は遅延ユニット５６６ａ〜ｊのシーケンスも通過されうる。遅延ユニット５６６ａ〜ｊは位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）５６０によって制御されうる。各遅延ユニット５６６の出力は位相セレクタおよびカウンタロジック５６８へ入力され、さらに次の遅延ユニット５６６の入力へ入力されうる（すなわち、第１の遅延ユニット５６６ａの出力は第２の遅延ユニット５６５ｂへ入力される）。最後の遅延ユニット５６６ｊの出力は、位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）５６０へも入力される２０ＭＨｚのフィードバック信号５６２を得るために２０で除算されうる ５６４。位相セレクタおよびカウンタロジック５６８は、図６に関連して以下にさらに詳細に説明される。
【００３１】
ＧＰＳクロック信号５０８は、また位相セレクタおよびカウンタロジック５６８によって使用される２０ＭＨｚのシステムクロック５５４を得るために１５０で除算されうる ５５２。位相セレクタおよびカウンタロジック５６８は、チャネルデータ５４２も受け取りうる。位相セレクタおよびカウンタロジック５６８は、（チャネル周波数に依存して）およそ４００ＭＨｚの基準信号５７０を出力しうる。およそ４００ＭＨｚの基準信号５７０は、Ｒｘ信号のための同相／直交位相（Ｉ／Ｑ）５３６と１００ＭＨｚの信号５７６を得るために４で除算するブロック５９４へ入力されうる。例として、１００．２ＭＨｚの信号がＦＭ受信機１２０のために必要とされる場合、位相セレクタおよびカウンタロジック５６８は、Ｒｘ信号のための適切な同相／直交位相（Ｉ／Ｑ）５３６を得るために使用されうる。
【００３２】
１００ＭＨｚの信号５７６はＦＭチャネルのために使用される。受信されたＦＭチャネルデータを復調するには、Ｒｘ信号のための同相／直交位相（Ｉ／Ｑ）５３６が特定のチャネル周波数において局所的に生成されることが必要である。位相セレクタおよびカウンタロジック５６８は、ＦＭチャネル周波数の４倍である信号を得るために分数分割を使用しうる。例えば、最後のチャネル周波数が９２．５ＭＨｚの場合、基準信号５７０は４×９２．５ＭＨｚ＝３７０ＭＨｚでありうる。ＧＰＳコア１０４からみて、ＧＰＳクロック信号５０８はちょうど３．１７６ＧＨｚである。位相セレクタおよびカウンタロジックは、３７０ＭＨｚの基準信号５７０を得るためにＧＰＳクロック信号５０８を８．５８３７で除算しうる。３７０ＭＨｚの基準信号５７０は、この後、必要とされる９２．５ＭＨｚでＲｘ信号のための同相／直交位相（Ｉ／Ｑ）５３６を得るために４で除算するブロック５９４を通して送られうる。
【００３３】
図６は、本システムおよび方法において使用するための位相セレクタおよびカウンタロジック６６８を例示するブロック図である。図６の位相セレクタおよびカウンタロジック６６８は図５の位相セレクタおよびカウンタロジック５６８の１つの構成でありうる。位相セレクタおよびカウンタロジック６６８は２０ＭＨｚのシステムクロック６５４を受け取りうる（すなわち、１５０で除算されるＧＰＳクロック信号５０８ ５５２）。２０ＭＨｚのシステムクロック６５４は、プログラム可能な分割器(programmable divider)６７８へ、および、ＦＭチャネル復号ロジック６８２へ入力されうる。
【００３４】
プログラム可能な分割器６７８は２ＭＨｚの信号６６１をコントローラ６７９へ出力しうる。コントローラ６７９はＦＭチャネル復号ロジック６８２からの命令群６７７も受け取りうる。コントローラ６７９は位相セレクタおよびカウンタロジック６６８における複数のスイッチＰ１〜Ｐ１０ ６８６ａ〜ｊを制御しうる。スイッチＰ１〜Ｐ１０ ６８６ａ〜ｊの各々は、遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４における遅延ユニット５６６から加算器６８８へ出力された遅延信号６８４ａ〜ｊを結合しうる。スイッチ６８６ａ〜ｊをＰ１からＰ１０へ順番に５０ナノ秒（ｎｓ）ずつオンすることによって、位相セレクタおよびカウンタロジック６６８が各位相あたり２０カウントまでを生成しうる。各スイッチ６８６ａ〜ｊのためのターンオン時間のみならず、オンされるべきスイッチ６８６ａ〜ｊの数も変更することによって、ＧＰＳクロック信号１０８の分数分割が位相セレクタおよびカウンタロジック６６８によって出力される信号６９０において達成されうる。例えば、２ＭＨｚの周波数(１／２ＭＨｚ=５００ｎｓの周期を有する）を得るには、４００ＭＨｚの位相入力が２００回ほど計数されうる。
【００３５】
ＦＭトランシーバコア１１６のようなアプリケーションは、チャネル周波数を正しく合わせる（match）ために基準クロックソースから分数分割を生成することを求められる。位相セレクタおよびカウンタロジック６６８は、またスイッチ６６８ａ〜ｊの複数の調整によって分数分割を提供できる。一例として、到来信号（incoming signal）６８４ａ〜ｊが異なる位相を伴った４００ＭＨｚであると仮定されうる。１つの４００ＭＨｚクロックサイクルは４Ｔｄと表されうる。言い替えれば、１／４Ｔｄ＝４００ＭＨｚである。また、遅延ロックループ（ＤＬＬ）位相の数が（１０の代わりに）４であると仮定されうる。実際の実施例において、この数字は任意の数であることができる。４個のスイッチ６８６のみが（４個の入力遅延信号６８４と一緒に）使用される場合、第１のスイッチ６８６ａは遅延信号６８４ａを伴わない４００ＭＨｚを表すことができる。同様に、第２のスイッチ６８６ｂは０．２５＊（１／４００ＭＨｚ）＝１Ｔｄ遅延を伴った４００ＭＨｚを表すことができる。さらに、第３のスイッチ６８６ｃは２Ｔｄ遅延を伴った４００ＭＨｚを表すことができ、第４のスイッチ６８６ｄは３Ｔｄ遅延を伴った４００ＭＨｚを表すことができる。
【００３６】
１つの特定の例では、２ＭＨｚの入力信号６６１の１クロックサイクル（５００ｎｓ）中に、第２のスイッチ６８６ｂおよび第３のスイッチ６８６ｃのみが交互に７．５ｎｓ（４００ＭＨｚの入力信号の３クロックサイクル）期間オンする。第１の１５ｎｓ（４００ＭＨｚの信号の６クロックサイクル）の間、出力信号６９０は位相切り換え（phase switching）によって７個の立上りエッジ（rising edge）を含みうる。１５ｎｓが７個の立上りエッジを含むことができる場合、その周波数が１／（２．１４２８６ｎｓ）＝４６６．６６ＭＨｚのように計算されることができる。このシーケンスが際限なく繰り返される場合、入力周波数のフラクション（fraction）である４６６．６６ＭＨｚの安定した出力周波数が達成される。後ほど、４６６．６６ＭＨｚの出力信号６９０は、ＦＭトランシーバコア１１６を駆動することに使用される１１６．６６ＭＨｚの信号を得るために４で除算されうる。
【００３７】
例えば、スイッチ６８６が（４Ｔの周期を伴った）位相Ａと（３Ｔの周期を伴った）位相Ｃとを交互にする場合、分数分割が可能である。平均周期は、（４＋４＋３＋３＋３＋４＋４＋２）× Ｔ／７＝３．４２８５７Ｔでありうる。この後、計数サイクル（counting cycle）中における異なる複数のエッジが分数分割を得るために計数されうる。到来信号（incoming signal）は４００ＭＨｚでありうる。この４００ＭＨｚの信号は、位相ＡからＤを生成するために４相生成遅延ロックループ（ＤＬＬ）（4-phase generating delay locked loop）を通過されうる。この後、１つのクロックサイクルは、４Ｔ＝１／４００ＭＨｚ＝２．５ナノ秒（ｎｓ）と等しくなりうる。
【００３８】
出力位相セレクタが位相Ａを最初に選択し、この後位相Ｃへ移す場合、位相Ａから位相Ｃへの遷移の間、出力クロックサイクルは、４Ｔから４Ｔ、３Ｔ、３ｔ、４Ｔ、４Ｔ、２Ｔと変化しうる。この繰り返しは、入力クロック期間の６サイクル毎に、位相Ａから位相Ｃへ無期限に実行されると仮定されうる。このため、出力平均周期が常に３．４２８５７Ｔになる。位相セレクタを変化させることで、異なる出力周波数が達成されうる。４Ｔ＝２．５ｎｓなので、１／３．４２８５７Ｔ＝４６６．６７ＭＨｚである。４個の位相の代わりに１０個の位相を使用することは、出力スパーに対するより多くのディザリングを可能にする。
【００３９】
図７は、本システムおよび方法において使用するためのリング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２を例示するブロック図である。図７のリング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２は図１のリング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）１２２の１つの構成でありうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２における遅延ユニット７４５ａ〜ｅの数は遅延ロックループ（ＤＬＬ）ベースのＲｘアプローチのそれの半分でありうる。リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２は位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）７６０を含みうる。位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）７６０は外部温度補償型水晶発振器（ＴＸＣＯ）３２６からの温度補償型水晶発振器（ＴＸＣＯ）信号７２８を受け取りうる。位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）７６０はリング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２上でＮ分割器(N divider)７５５からのフィードバック信号７５９も受信しうる。位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）７６０の出力はローパスフィルタ（ＬＰＦ）７４３へ入力されうる。
【００４０】
ローパスフィルタ（ＬＰＦ）７４３の出力は、第１の遅延ユニット７４５ａ、第２の遅延ユニット７４５ｂ、第３の遅延ユニット７４５ｃ、第４の遅延ユニット７４５ｄおよび第５の遅延ユニット７４５ｅを制御しうる。第１の遅延ユニット７４５ａの出力は第２の遅延ユニット７４５ｂの入力でありうる。第２の遅延ユニット７４５ｂの出力は第３の遅延ユニット７４５ｃの入力でありうる。第３の遅延ユニット７４５ｃの出力は第４の遅延ユニット７４５ｄの入力でありうる。第４の遅延ユニット７４５ｄの出力は第５の遅延ユニット７４５ｅの入力でありうる。第５の遅延ユニット７４５ｅの出力は第１の遅延ユニット７４５ａの入力でありうる。第５の遅延ユニット７４５ｅの出力は８００ＭＨｚの信号７４７でありうる。８００ＭＨｚの信号７４７は８／９プリスケーラ７５３へも入力されうる。８／９プリスケーラ７５３の出力はＮ分割器７５５へ入力されうる。
【００４１】
リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２はシグマ−デルタ変調器７５７を含みうる。シグマ−デルタ変調器７５７はチャネル情報およびＦＭデータ７９２を受け取りうる。シグマ−デルタ変調器７５７は、リング電圧制御発振器（ＶＣＯ）ベースのロックループ（ＰＬＬ）７２２が分数分割を達成することを可能にしうる。Ｎ分割器は８／９プリスケーラ７５３の出力とシグマ−デルタ変調器７５７の出力を受け取りうる。さらに、８００ＭＨｚの信号７４７は、２で除算するブロック７４９へ入力されうる。この後、２で除算するブロック７４９は、４００ＭＨｚの変調されたＴＸ出力信号７５１を出力しうる。
【００４２】
図８は、遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ３２４のために生成される波形を例示する。波形は、周波数（ｘ軸上）に対する振幅（ｙ軸上）を例示する。（ａ）において、波形は複数の周波数トーン８９０ａ〜ｃを伴った非常に精細なスペクトル分析器（very fine spectrum analyzer）を使用して見たものとして示される。システムレベルのシミュレーションを実行して位相ノイズ仕様（phase noise specification）を満足できる単一の周波数トーン８９０ｄを（ｂ）に例示されるように達成するためにどの程度の解像度が必要かを決定しうる。
【００４３】
図９は、フラクショナルスパー(fractional spur)の可能なディザリング(possible dithering)９９０ａ〜ｅを例示する。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４を使用することの１つの否定的なアプローチは、遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４が受信信号３４０への余分なスパー(extra spur)９９０をもたらす潜在性である。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４おける位相周波数検出器／チャージポンプ（ＰＦＤ／ＣＰ）５６０での定常誤差が余分な基準スパー（reference spur）９９０ａを生じさせうる。遅延ロックループ（ＤＬＬ）ベースの同相／直交位相（Ｉ／Ｑ）ジェネレータ５２４が遷移をディザ（dither）しないならば、本来のフラクショナルスパー(fractional spur) の問題もある。フラクショナルスパー９９０ａの振幅は、スパー仕様（spur specification）よりも大きくなりうる。
【００４４】
異なる位相間のユニット遅延差(unit delay difference)は、フラクショナルスパー９９０ａをさらに増大させうる。異なる位相間のユニット遅延差は、較正されて取り除かれ（calibrated out）うる。シグマデルタ（ＳＤ）ノイズディザリングが実施されされないならば、フラクショナルスパー９９０ａがＲｘ信号のための同相／直交位相（Ｉ／Ｑ）３３６において非常に顕著になりうる。位相セレクタおよびカウンタロジック６６８におけるスイッチ６８６を異なるサイクルでオンすることにより、スパーの仕様（（ａ）に示される）に違反するフラクショナルスパー９９０ａがスパー仕様に違反しないように広がりうる（複数のスパー９９０ｂ〜ｅとして、（ｂ）に示される）。例えば、ＮとＮ＋ｋとの間のディザリングの代わりに、(N+1)/Kと(N+2)/Kとの間のディザリングが量子化ノイズの絶対量を低減させるために使用されうる。
【００４５】
図１０は、集積回路１０２上の複数のコア間でクロック共有を使用する電子デバイス／無線デバイス１００１内に含まれうる確かなコンポーネンツを例示する。電子デバイス／無線デバイス１００１は、アクセス端末、移動局、無線通信デバイス、基地局、ノードＢ、ハンドヘルド電子デバイス等でありうる。電子デバイス／無線デバイス１００１はプロセッサ１００３を含む。プロセッサ１００３は、汎用シングルチップまたはマルチチップマイクロプロセッサ（例えば、ＡＲＭ）、特殊用途マイクロプロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラム可能ゲートアレイ等でありうる。プロセッサ１００３は中央処理ユニット（ＣＰＵ）と称されうる。図１０の電子デバイス／無線デバイス１００１中には、単一のプロセッサ１００３のみが示されているが、代替的な構成では、複数のプロセッサの組合せ（例えば、ＡＲＭとＤＳＰ）も使用できる。
【００４６】
電子デバイス／無線デバイス１００１はメモリ１００５も含む。メモリ１００５は、電子情報を記憶できる任意の電子コンポーネントでありうる。メモリ１００５は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光学記憶媒体、ＲＡＭにおけるフラッシュメモリデバイス、プロセッサと共に含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ等、およびこれらの組合せとして実施されうる。
【００４７】
データ１００７ａおよび命令群１００９ａはメモリ１００５に格納されうる。命令群１００９ａは、本明細書に開示される方法を実現するためにプロセッサ１００３によって実行可能でありうる。命令群１００９ａを実行することは、メモリ１００５に格納されたデータ１００７ａの使用を含みうる。プロセッサ１００３が命令群１００９ａを実行すると、命令群１００９ｂの様々な部分がプロセッサ１００３上にロードされ、データ１００７ｂの様々な部分がプロセッサ１００３上にロードされうる。
【００４８】
電子デバイス／無線デバイス１００１は、電子デバイス／無線デバイス１００１へおよびからの信号送信および信号受信を可能にするために送信機１０１１および受信機１０１３も含みうる。送信機１０１１および受信機１０１３はトランシーバ１０１５と総称されうる。アンテナ１０１７はこのトランシーバ１０１５に電気的に結合されうる。電子デバイス／無線デバイス１００１は、複数の送信機、複数の受信機、複数のトランシーバ、および/または、複数のアンテナも含みうる（図示せず）。
【００４９】
電子デバイス／無線デバイス１００１はデジタル信号プロセッサ（ＤＳＰ）１０２１を含みうる。電子デバイス／無線デバイス１００１は通信インタフェース１０２３も含みうる。通信インタフェース１０２３は、電子デバイス／無線デバイス１００１と対話することをユーザにさせうる。
【００５０】
電子デバイス／無線デバイス１００１の様々なコンポーネントは、電力バス、制御信号バス、ステータス信号バス、データバス等を含みうる、１つまたは複数のバスで相互に結合されうる。明確さのために、様々なバスは図１０においてバスシステム１０１９として例示される。
【００５１】
本明細書に説明される技術は、直交多重スキームに基づく通信システムを含む様々な通信システムのために使用されうる。このような通信システムの例は、直交周波数分割多元接続（ＯＦＤＭＡ）システム、シングル・キャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）システム等を含む。ＯＦＤＭＡシステムは、全システム帯域幅を複数の直交サブキャリアに分割する変調技術である直交周波数分割多重（ＯＦＤＭ）を利用する。これらサブキャリアは、トーン、ビン、等とも称されうる。ＯＦＤＭでは、各サブキャリアがデータを用いて個別に変調されうる。ＳＣ−ＦＤＭＡシステムはシステム帯域幅にわたって分散されるサブキャリア上で送信するためのインターリーブされたＦＤＭＡ（ＩＦＤＭＡ）、隣り合ったサブキャリアのブロック上で送信するための局所化されたＦＤＭＡ（ＬＦＤＭＡ）、あるいは隣り合ったサブキャリアの複数のブロック上で送信するための拡張されたＦＤＭＡ（ＥＦＤＭＡ）を利用しうる。一般に、変調シンボルは周波数ドメインにおいてＯＦＤＭを用いて送られ、時間ドメインにおいてはＳＣ−ＦＤＭＡを用いて送られる。
【００５２】
上記の説明では、参照番号がしばしば様々な用語に関連して使用された。用語が参照番号に関連して使用される場合、これが１つまたは複数の図面のに示される特定の要素を指すことを意図されうる。用語が参照番号なしで使用される場合、これが任意の特定の図面に限定することのない用語のことを一般的に指すことを意図されうる。
【００５３】
「決定すること（determining）」という用語は、多種多様なアクションを包含する、このため「決定すること」とは、計算すること、演算すること、処理すること、導出すること、調査すること、調べること（例えば、表、データベース、または他のデータ構造を調べること）、確認することなどを含みうる。また、「決定すること」は、受け取ること（例えば、情報を受け取ること）や、アクセスすること（例えば、メモリ内のデータにアクセスすること）などを含みうる。また、「決定すること」は、解決することや、選択することや、選ぶことや、確立することなどを含みうる。
【００５４】
フレーズ「〜に基づく」は、そうではないと明確に特定されない限り、「〜のみに基づく」ということを意味しない。言い替えれば、フレーズ「〜に基づく」は「〜のみに基づく」と「少なくとも〜に基づく」との両方を表す。
【００５５】
ここで説明した機能は、１つまたは複数の命令としてプロセッサ読取可能またはコンピュータ読取可能な媒体上に格納されうる。「コンピュータ読取可能な媒体」という用語は、コンピュータまたはプロセッサによってアクセスされることのできる任意の利用可能な媒体のことを指す。限定ではなく、例として、このような媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＣＤ−ＲＯＭ、または他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、命令群またはデータ構造の形態で所望のプログラムコードを格納するために使用されることができ、かつ、コンピュータまたはプロセッサによってアクセスされることができる他の任意の媒体を備えうる。ここで使用したようなディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイ（登録商標）ディスクを含み、一般にディスク（ｄｉｓｋ）はデータを磁気的に再生するのに対し、ディスク（ｄｉｓｃ）はデータをレーザで光学的に再生する。コンピュータ読取可能な媒体が有形かつ非一時的でありうることに留意されるべきである。「コンピュータプログラム製品」という用語は、コンピューティングデバイスまたはプロセッサによって実行された、処理された、あるいは演算された命令群（例えば、「プログラム」など）またはコードと組合せた、プロセッサあるいはコンピューティングデバイスを指す。ここで使用されるように、「コード」という用語はコンピューティングデバイスまたはプロセッサによって実行可能なソフトウェア、命令、コードまたはデータを指しうる。
【００５６】
ソフトウェアまたは命令群は、伝送媒体上で送信されることもできる。例えば、ソフトウェアが、ウェブサイト、サーバ、または、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者ライン（ＤＳＬ）、あるいは赤外線、ラジオ、およびマイクロ波のような無線技術を使用する他の遠隔ソースから送信される場合には、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、ラジオ、およびマイクロ波のような無線技術が送信媒体の定義に含まれる。
【００５７】
さらに、図２および図４で例示されたような、本明細書において説明された方法および技術を実行するためのモジュールおよび／または他の適切な手段は、ダウンロードされること、および／または、そうでなくデバイスによって取得されることが可能であると理解されるべきである。例えば、デバイスは、本明細書において説明された方法を実行するための手段の転送を容易にするためにサーバに結合されうる。代替的に、本明細書において説明される様々な方法は、記憶手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）あるいはフロッピーディスクのような物理記憶媒体等）を介して提供されうるもので、デバイスは記憶手段をこのデバイスに結合または提供することに伴って様々な方法を取得しうる。さらに、他の任意の適切な技術はデバイスに対して本明細書に記載される方法および技術を提供するために利用できる。
【００５８】
本明細書に開示される方法は、説明された方法を達成するために１つまたは複数のステップまたはアクションを備える。方法のステップおよび／またはアクションは本願の特許請求の範囲から逸脱することなく入れ換えられてよい。言い替えれば、ステップあるいはアクションの特定の順序は、説明されている方法の適正動作に必要とされない限り、特定のステップおよび／またはアクションの順序および／または用途は本願の特許請求の範囲から逸脱せずに変形できる。
【００５９】
本願の特許請求の範囲は、上述の厳密な構成およびコンポーネンツに限定されないことが理解されるべきである。様々な修正、変更およびバリエーションが、ここで説明されたシステム、方法、および装置の配置、オペレーション、および詳細において、特許請求の範囲から逸脱することなく行われうる。
【００６０】
要素が「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、または、方法請求項の場合、要素が「〜のためのステップ（step for）」という表現を使用して記載されていない限り、どの請求項エレメントも米国特許法第１１２条６項の規定のもとで解釈されるべきではない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  インダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成する第１のコアと、
前記クロック信号を使用するように構成された第２のコアと
を備える集積回路。
[Ｃ２]  前記第１のコアは全地球測位システムコアであり、前記クロック信号はＧＰＳクロック信号であり、前記第２のコアはトランシーバコアである、Ｃ１に記載の集積回路。
[Ｃ３]  前記トランシーバコアは電圧制御発振器を備えない、Ｃ２に記載の集積回路。
[Ｃ４]  前記トランシーバコアはＢｌｕｅｔｏｏｔｈコアである、Ｃ２に記載の集積回路。
[Ｃ５]  前記トランシーバコアは無線フィデリティコアである、Ｃ２に記載の集積回路。
[Ｃ６]  前記トランシーバコアはセルラコアである、Ｃ２に記載の集積回路。
[Ｃ７]  前記トランシーバコアはＦＭトランシーバコアである、Ｃ２に記載の集積回路。
[Ｃ８]  前記ＦＭトランシーバコアはＦＭ送信機とＦＭ受信機とを備える、Ｃ７に記載の集積回路。
[Ｃ９]  前記ＦＭ受信機は、Ｒｘ信号のための同相／直交位相を生成するために前記ＧＰＳクロック信号を使用する遅延ロックループベースの同相／直交位相ジェネレータを備える、Ｃ８に記載の集積回路。
[Ｃ１０]  前記Ｒｘ信号のための同相／直交位相はベースバンド信号を得るために受信信号と混合される、Ｃ９に記載の集積回路。
[Ｃ１１]  前記遅延ロックループベースの同相／直交位相ジェネレータは、遅延ロックループベースの計数周波数分割を使用して実現される、Ｃ９に記載の集積回路。
[Ｃ１２]  前記遅延ロックループベースの同相／直交位相ジェネレータは、位相セレクタおよびカウンタロジックに結合される一連の遅延ユニットを備える、Ｃ１１に記載の集積回路。
[Ｃ１３]  前記位相セレクタおよびカウンタロジックは複数のスイッチを備え、各スイッチのためのターンオン時間および位相を調整することが前記位相セレクタおよびカウンタロジックの周波数出力を調整する、Ｃ１２に記載の集積回路。
[Ｃ１４]  前記ＦＭ送信機はリング電圧制御発振器ベースの位相ロックループを備える、Ｃ８に記載の集積回路。
[Ｃ１５]  前記リング電圧制御発振器ベースの位相ロックループは外部温度補償型水晶発振器からの温度補償型水晶発振器信号を受け取る、Ｃ１４に記載の集積回路。
[Ｃ１６]  前記リング電圧制御発振器ベースの位相ロックループは、
位相周波数検出器／チャージポンプと、
ローパスフィルタと、
複数の遅延ユニットと
を備える、Ｃ１５に記載の集積回路。
[Ｃ１７]  前記集積回路はシステムオンチップである、Ｃ２に記載の集積回路。
[Ｃ１８]  集積回路上の第１のコアと第２のコアとの間でクロック信号を共有するための方法であって、前記方法は、
前記集積回路上の前記第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成することと、
前記集積回路上の前記第２のコアへ前記クロック信号を供給することと、
前記第２のコア上で信号を受信するために前記クロック信号を使用することと
を備える方法。
[Ｃ１９]  前記第１のコアは全地球測位システムコアであり、前記クロック信号はＧＰＳクロック信号であり、前記第２のコアはトランシーバコアである、Ｃ１８に記載の方法。
[Ｃ２０]  前記トランシーバコアは電圧制御発振器を備えない、Ｃ１９に記載の方法。
[Ｃ２１]  前記トランシーバコアはＢｌｕｅｔｏｏｔｈコアである、Ｃ１９に記載の方法。
[Ｃ２２]  前記トランシーバコアは無線フィデリティコアである、Ｃ１９に記載の方法。
[Ｃ２３]  前記トランシーバコアはセルラコアである、Ｃ１９に記載の方法。
[Ｃ２４]  前記トランシーバコアはＦＭトランシーバコアである、Ｃ１９に記載の方法。
[Ｃ２５]  前記ＦＭトランシーバコアはＦＭ送信機とＦＭ受信機とを備える、Ｃ２４に記載の方法。
[Ｃ２６]  前記ＦＭ受信機は遅延ロックループベースの同相／直交位相ジェネレータを備え、Ｒｘ信号のための同相／直交位相を生成するために前記クロック信号と前記遅延ロックループベースの同相／直交位相ジェネレータを使用することをさらに備える、Ｃ２５に記載の方法。
[Ｃ２７]  前記Ｒｘ信号のための同相／直交位相を、ベースバンド信号を得るために受信信号と混合することをさらに備える、Ｃ２６に記載の方法。
[Ｃ２８]  前記遅延ロックループベースの同相／直交位相ジェネレータは、遅延ロックループベースの計数周波数分割を使用して実現される、Ｃ２６に記載の方法。
[Ｃ２９]  前記遅延ロックループベースの同相／直交位相ジェネレータは、位相セレクタおよびカウンタロジックに結合される一連の遅延ユニットを備える、Ｃ２８に記載の方法。
[Ｃ３０]  前記位相セレクタおよびカウンタロジックは、複数のスイッチを備え、各スイッチのためのターンオン時間および位相を調整することは、前記位相セレクタおよびカウンタロジックの周波数出力を調整する、Ｃ２９に記載の方法。
[Ｃ３１]  前記ＦＭ送信機はリング電圧制御発振器ベースの位相ロックループを備える、Ｃ２５に記載の方法。
[Ｃ３２]  前記リング電圧制御発振器ベースの位相ロックループは外部温度補償型水晶発振器からの温度補償型水晶発振器信号を受け取る、Ｃ３１に記載の方法。
[Ｃ３３]  前記リング電圧制御発振器ベースの位相ロックループは、
位相周波数検出器／チャージポンプと、
ローパスフィルタと、
複数の遅延ユニットと
を備える、Ｃ３２に記載の方法。
[Ｃ３４]  前記集積回路はシステムオンチップである、Ｃ１９に記載の方法。
[Ｃ３５]  集積回路上の第１と第２のコアとの間でクロック信号を共有するために構成された装置であって、
前記集積回路上の前記第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成するための手段と、
前記集積回路上の前記第２のコアへ前記クロック信号を供給するための手段と、
前記第２のコア上で信号を受信するために前記クロック信号を使用するための手段と
を備える、装置。
[Ｃ３６]  前記第１のコアは全地球測位システムコアであり、前記クロック信号はＧＰＳクロック信号であり、前記第２のコアはトランシーバコアである、Ｃ３５に記載の装置。
[Ｃ３７]  前記トランシーバコアは電圧制御発振器を備えない、Ｃ３６に記載の装置。
[Ｃ３８]  第１のコアと第２のコアとの間でクロック信号を共有するためのコンピュータプログラム製品であって、前記コンピュータプログラム製品は、
その上に命令群を有する非一時的コンピュータ読取可能な媒体を備え、
前記命令群は、
前記第１のコアにおけるインダクタ-キャパシタ電圧制御発振器を使用してクロック信号を生成することを電子デバイスにさせるコードと、
前記クロック信号を前記第２のコアへ供給することを前記電子デバイスにさせるコードと、
前記第２のコア上で信号を受信するために前記クロック信号を使用することを前記電子デバイスにさせるコードと
を備える、
コンピュータプログラム製品。
[Ｃ３９]  前記第１のコアは全地球測位システムコアであり、前記クロック信号はＧＰＳクロック信号であり、前記第２のコアはトランシーバコアである、Ｃ３８に記載のコンピュータプログラム製品。
[Ｃ４０]  前記トランシーバコアは電圧制御発振器を備えない、Ｃ３９に記載のコンピュータプログラム製品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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