(57)【特許請求の範囲】
【請求項１】
ウエハーの前面上に第１活性層を含む基板を提供し、
前記第１活性層上にポリマー物質を含む第１モールド層を形成して前記基板に剛性を提供し、
前記第１モールド層を形成した後に、接着剤の使用無しで前記第１モールド層に装置を付着して前記基板が支持された状態で、前記基板の第１後面を除去して前記基板を薄型化し、第２後面を露出させ、
前記薄型化された基板に前記基板に提供された貫通電極と電気的に連結されるパッドを形成することを含み、
前記第１モールド層は、前記基板が薄型化の間に曲がらないように、基板に剛性を提供するための所定の厚さを有する、半導体素子の製造方法。
【請求項２】
前記装置は、前記装置が前記第１モールド層に接着されないまま、前記第１モールド層に付着される請求項１に記載の半導体素子の製造方法。
【請求項３】
前記装置は、前記装置と前記第１モールド層との間に接着剤を使用せずに、前記第１モールド層に付着される請求項１に記載の半導体素子の製造方法。
【請求項４】
前記基板の第１後面を薄型化することは、
機械的な工程を使用して前記第１後面を除去することを含む請求項１に記載の半導体素子の製造方法。
【請求項５】
前記基板の第１後面を薄型化することは、
前記基板の第１後面をグラインディングすることを含む請求項１に記載の半導体素子の製造方法。
【請求項６】
前記薄型化された基板内に前記貫通電極を形成することをさらに含む請求項４に記載の半導体素子の製造方法。
【請求項７】
前記薄型化された基板の第２後面上にチップを積層することをさらに含み、
前記チップの活性面は、前記薄型化された基板の第２後面に向かう請求項６に記載の半導体素子の製造方法。
【請求項８】
前記チップ上に前記チップをモールディングする第２モールド層を形成して前記基板に剛性を付し、
前記第２モールド層を形成した後に前記第１モールド層の少なくとも一部を除去して滑らかで平坦な面を形成することをさらに含む請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第１及び第２モールド層と前記基板とをカッティングして半導体パッケージを形成することをさらに含み、
前記半導体パッケージの第１モールド層の幅、前記半導体パッケージの第２モールド層の幅、及び前記半導体パッケージの基板の幅の中でいずれか１つは、前記チップの幅に比べて大きい請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記半導体パッケージの第１モールド層の幅、前記半導体パッケージの第２モールド層の幅、及び前記半導体パッケージの基板の幅は、同一である請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第２モールド層は、前記チップと前記基板との間に配置されない請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記基板を薄型化する時、前記装置は、前記第１モールド層と直接接触して支持する真空チャックである請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記第１モールド層の少なくとも一部を除去する時、前記第２モールド層は、真空チャックに直接接触して支持される請求項８に記載の半導体素子の製造方法。
【請求項１４】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとは、１つの桁程度（ａｎ  ｏｒｄｅｒ  ｏｆ  ｍａｇｎｉｔｕｄｅ）の範囲である請求項１に記載の半導体素子の製造方法。
【請求項１５】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとの比は、３乃至１である請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記第１活性層は、回路層である請求項１に記載の半導体素子の製造方法。
【請求項１７】
ウエハーの前面上に提供された第１活性層を含む基板を提供し、
前記第１活性層上にポリマー物質を含む第１モールド層を形成して前記基板に剛性を付し、
前記第１モールド層を形成した後に、前記基板の第１後面を除去して前記基板を薄型化し、第２後面を露出させ、
前記薄型化された基板内に前記第１活性層と電気的に連結される貫通電極を形成し、
前記薄型化された基板上に前記基板内に提供された前記貫通電極と電気的に連結されるパッドを形成することを
含み、
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとは、１つの桁程度（ａｎ  ｏｒｄｅｒ  ｏｆ  ｍａｇｎｉｔｕｄｅ）の範囲である、半導体素子の製造方法。
【請求項１８】
前記第１モールド層は、装置が前記第１モールド層に接着されないまま、前記装置に付着される、請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記第１モールド層は、装置と前記第１モールド層との間に接着剤を使用せずに、前記装置に付着される、請求項１７に記載の半導体素子の製造方法。
【請求項２０】
前面上に第１活性層を含む基板を提供し、
前記第１活性層上に第１モールド層を形成して前記基板に剛性を提供し、
前記第１モールド層を形成した後に、前記基板の第１後面を除去して前記基板を薄型化し、第２後面を露出させ、
前記薄型化された基板内に前記第１活性層と電気的に連結される貫通電極を形成し、
前記薄型化された基板に前記基板内に提供された前記貫通電極と電気的に連結されるパッドを形成し、
前記薄型化された基板の第２後面上に、チップの活性面が前記薄型化された基板の第２後面に向かう前記チップを積層すること含み、
前記基板が薄型化されるときに接着剤の使用無しで装置に前記第１モールド層を付着して、前記基板が支持され、
前記第１モールド層の幅、及び前記基板の幅は、同一である、半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体に関し、より具体的には貫通電極を有する半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
貫通電極によって高性能の半導体パッケージが具現される。貫通電極を半導体パッケージに適用するためには、接着剤を利用してウエハーにキャリヤーをボンディングした後、ウエハーを練磨することが一般的である。半導体パッケージに貫通電極を適用するためにはキャリヤー工程が必要とされるので、生産性の低下と工程費用の上昇のような問題点があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８３３８９３９号明細書
【特許文献２】米国特許第８３７３２６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、従来技術での問題点を解決するために案出されたことであって、本発明の目的は、工程費用を減らし、生産性を向上させることができる貫通電極を有する半導体パッケージ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、半導体素子の製造方法を提供し、前記方法は、ウエハーの前面上に第１活性層を含む基板を提供し、前記第１活性層上にポリマー物質を含む第１モールド層を形成して前記基板に剛性を提供し、前記第１モールド層を形成した後に、接着剤の使用無しで前記第１モールド層に装置を除去できるように付着して前記基板が支持された状態で、前記基板の第１後面を除去して前記基板を薄型化し、第２後面を露出させ、前記薄型化された基板に前記基板に提供された貫通電極と電気的に連結されるパッドを形成すること包含することができる。
【０００６】
前記装置は、前記装置が前記第１モールド層に接着されないまま、前記第１モールド層に除去できるように付着され得る。
【０００７】
前記装置は、前記装置と前記第１モールド層との間に接着剤を使用せずに、前記第１モールド層に除去できるように付着され得る。
【０００８】
前記基板の第１後面を薄型化することは、機械的な工程を使用して前記第１後面を除去することを包含することができる。
【０００９】
前記基板の第１後面を薄型化することは、前記基板の第１後面をグラインディングすることを包含することができる。
【００１０】
一実施形態において、前記方法は、前記薄型化された基板内に前記貫通電極を形成することをさらに含むことができる。
【００１１】
一実施形態において、前記方法は、前記薄型化された基板の第２後面上にチップを積層することをさらに含み、前記チップの活性面は、前記薄型化された基板の第２後面に向かうことができる。
【００１２】
一実施形態において、前記方法は、前記チップ上に前記チップをモールディングする第２モールド層を形成して前記基板に剛性を付し、前記第２モールド層を形成した後に前記第１モールド層の少なくとも一部を除去して滑らかで平坦な面を形成することをさらに含むことができる。
【００１３】
一実施形態において、前記方法は、前記第１及び第２モールド層と前記基板とをカッティングして半導体パッケージを形成することをさらに含み、
前記半導体パッケージの第１モールド層の幅、前記半導体パッケージの第２モールド層の幅、及び前記半導体パッケージの基板の幅の中でいずれか１つは、前記チップの幅に比べて大きくなり得る。
【００１４】
前記半導体パッケージの第１モールド層の幅、前記半導体パッケージの第２モールド層の幅、及び前記半導体パッケージの基板の幅は、同一であり得る。
【００１５】
前記第２モールド層は、前記チップと前記基板との間に配置されないことがあり得る。
【００１６】
前記基板を薄型化する時、前記装置は、前記第１モールド層と直接接触して支持する真空チャックであり得る。
【００１７】
前記第１モールド層の少なくとも一部を除去する時、前記第２モールド層は、真空チャックに直接接触して支持され得る。
【００１８】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとは、１つの桁程度（ａｎ  ｏｒｄｅｒ  ｏｆ  ｍａｇｎｉｔｕｄｅ）の範囲であり得る。
【００１９】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとの比は、３乃至１であり得る。
【００２０】
前記第１活性層は、回路層であり得る。
【００２１】
本発明の他の実施形態は、半導体素子の製造方法を提供し、前記方法は、ウエハーの前面上に提供された第１活性層を含む基板を提供し、
前記第１活性層上にポリマー物質を含む第１モールド層を形成して前記基板に剛性を付し、前記第１モールド層を形成した後に、前記基板の第１後面を除去して前記基板を薄型化し、第２後面を露出させ、前記薄型化された基板内に前記第１活性層と電気的に連結される貫通電極を形成し、前記薄型化された基板上に前記基板内に提供された前記貫通電極と電気的に連結されるパッドを形成することを包含することができる。
【００２２】
前記装置は、前記装置が前記第１モールド層に接着されないまま、前記第１モールド層に除去できるように付着され得る。
【００２３】
前記装置は、前記装置と前記第１モールド層との間に接着剤を使用せずに、前記第１モールド層に除去できるように付着され得る。
【００２４】
前記基板の第１後面を薄型化することは、機械的な工程を使用して前記第１後面を除去することを包含することができる。
【００２５】
前記基板の第１後面を薄型化することは、前記基板の第１後面をグラインディングすることを包含することができる。
【００２６】
他の実施形態において、前記方法は、前記薄型化された基板の第２後面上にチップを積層することをさらに含み、前記チップの活性面は、前記薄型化された基板の第２後面に向かうことができる。
【００２７】
他の実施形態において、前記方法は、前記チップ上に前記チップをモールディングする第２モールド層を形成して前記基板に剛性を付し、前記第２モールド層を形成した後に前記第１モールド層の少なくとも一部を除去して滑らかで平坦な面を形成することをさらに含むことができる。
【００２８】
他の実施形態において、前記方法は、前記第１及び第２モールド層と前記基板とをカッティングして半導体パッケージを形成することをさらに含み、前記半導体パッケージの第１モールド層の幅、前記半導体パッケージの第２モールド層の幅、及び前記半導体パッケージの基板の幅の中でいずれか１つは、前記チップの幅に比べて大きくなり得る。
【００２９】
前記半導体パッケージの第１モールド層の幅、前記半導体パッケージの第２モールド層の幅、及び前記半導体パッケージの基板の幅は、同一であり得る。
【００３０】
前記第２モールド層は、前記チップと前記基板との間に配置されないことがあり得る。
【００３１】
前記基板を薄型化する時、前記装置は、前記第１モールド層と直接接触して支持する真空チャックであり得る。
【００３２】
前記第１モールド層の少なくとも一部を除去する時、前記第２モールド層は、真空チャックに直接接触して支持され得る。
【００３３】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥは、１つの桁程度（ａｎ  ｏｒｄｅｒ  ｏｆ  ｍａｇｎｉｔｕｄｅ）の範囲であり得る。
【００３４】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとの比は、３乃至１であり得る。
【００３５】
本発明の一実施形態は、半導体素素子を提供し、前記半導体素子は、第１ポリマー物質を含む第１モールド層と、前記第１モールド層上に配置された第１活性層と、前記第１活性層上に配置され、前記第１活性層と電気的に連結される貫通電極が内部に形成された基板と、前記基板上に形成されて前記貫通電極と電気的に連結されるパッドと、前記基板上に配置され、前記チップの第２活性層に向かって、そして前記パッドと電気的に連結されたチップと、前記チップの少なくとも一部を覆い、前記基板に剛性を付し、そして第２ポリマー物質を含む第２モールド層と、を含み、前記基板の幅は、前記チップの幅に比べて大きくなり得る。
【００３６】
前記チップは、前記第２モールド層によって囲まれることができる。
【００３７】
前記基板の側壁と前記第１活性層の側壁とは、前記第２モールド層によって覆わないこともあり得る。
【００３８】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとは、１つの桁程度（ａｎ  ｏｒｄｅｒ  ｏｆ  ｍａｇｎｉｔｕｄｅ）の範囲であり得る。
【００３９】
前記第１モールド層の熱膨張係数ＣＴＥと前記基板の熱膨張係数ＣＴＥとの比は、３乃至１であり得る。
【発明の効果】
【００４０】
本発明によると、ウエハーを練磨する段階において、必要であるキャリヤーのボンディング及びデボンディング工程が必要としないので、生産性を向上させ、工程費用を減少させることができる効果がある。ウエハーと類似の熱膨張係数を有するモールド層をウエハー上に形成することによってウエハーの歪み現象を無くすか、或いは減らすことができるので、工程不良を抑制することができる効果がある。さらに、本発明は貫通電極を形成するためのビアファースト、ビアミドル、及びビアラスト工程の中でいずれかのスキームとの互換性がある。
【図面の簡単な説明】
【００４１】
【図１Ａ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｂ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｃ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｄ】図１Ｂの変形形態を示した断面図である。
【図１Ｅ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｆ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｇ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｈ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｉ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図１Ｊ】本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ａ】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｂ】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｃ】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図２Ｄ】本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ａ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｂ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｃ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｄ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｅ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｆ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｇ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｈ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図３Ｉ】図３Ａの変形形態を示した断面図である。
【図３Ｊ】図３Ｇの変形形態を示した断面図である。
【図４Ａ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｂ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｃ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｄ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図４Ｅ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ａ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｂ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｃ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｄ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図５Ｅ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図６Ａ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図６Ｂ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図６Ｃ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図６Ｄ】本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。
【図７Ａ】本発明の実施形態による半導体パッケージを具備するメモリカードを示したブロック図である。
【図７Ｂ】本発明の実施形態による半導体パッケージを応用した情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００４２】
以下、本発明による半導体パッケージ及びその製造方法を添付した図面を参照して詳細に説明する。
【００４３】
本発明と従来技術とを比較した長所は添付された図面を参照した詳細な説明と特許請求の範囲を通じて明確になり得る。特に、本発明は特許請求の範囲で明確に請求される。しかし、本発明は添付された図面と関連して次の詳細な説明を参照することによって最も良く理解されることができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
【００４４】
＜実施形態１＞
図１Ａ乃至図１Ｊは本発明の一実施形態による半導体パッケージの製造方法を示した断面図である。図１Ｄは図１Ｂの変形形態を示した断面図である。
【００４５】
図１Ａを参照すれば、ウエハー１０１上に活性層が形成されたウエハーレベルチップ１９０が提供され得る。一例によれば、活性層は回路層１０３であり、本発明はこれに限定されない。ウエハー１０１は前面１０１ａと第１後面１０１ｂとを有するシリコンのような半導体を包含することができる。ウエハーレベルチップ１９０の前面１０１ａの上には回路層１０３と電気的に連結されたバンプ１０５が提供され得る。回路層１０３はメモリ回路、ロジック回路或いはこれらの組み合わせのような集積回路を含み、回路層１０３の構成要素と電気的に連結された前面パッド１０４をさらに包含することができる。バンプ１０５は前面パッド１０４に直接或いは間接的に接続されて回路層１０３と電気的に連結され得る。
【００４６】
図１Ｂを参照すれば、ウエハーレベルチップ１９０上に前面モールド層１１１を形成し、ウエハー１０１を薄型化することができる。例えば、ウエハー１０１の前面１０１ａ上に前面モールド層１１１を形成し、ウエハー１０１を研磨することができる。一例として、前面モールド層１１１がウエハー１０１を支持した状態でウエハー１０１の第１後面１０１ｂをグラインダ９０によって研磨することができる。前記ウエハー後面研磨によってウエハー１０１の厚さが縮小されて第２後面１０１ｃが露出され得る。一例によれば、ウエハー１０１は機械的な工程のような薄型化工程によって薄型化され得る。本明細書で前面は活性面に相当し、第２後面は非活性面に相当することがあり得る。
【００４７】
前面モールド層１１１はウエハー１０１に剛性乃至硬直性を提供するのに充分な厚さを有するので、ウエハー後面研磨工程の時、ウエハー１０１は曲がらず、屈曲されず、或いは変形されず、その状態を維持することができる。以下ではウエハー１０１の曲げに対して説明されるが、本発明の実施形態はこれに限定されず、ウエハー１０１の屈曲、変形、或いは歪み等に対しても適用され得る。前面モールド層１１１は絶縁体、例えばエポキシ樹脂のような高分子物質を包含することができる。エポキシ樹脂は約５０〜８０ｐｐｍ／℃の熱膨張係数ＣＴＥを有していると知られている。ウエハー１０１を構成するシリコンのＣＴＥは大略３ｐｐｍ／℃であるので、ウエハー１０１と前面モールド層１１１との間の熱膨張係数の差（ＣＴＥｍｉｓｍａｔｃｈ）によってウエハー１０１の歪み（ｗａｒｐａｇｅ）現象が発生することがあり得る。本発明をこれに限定しようとする意図ではなく、単なる一例として、前面モールド層１１１はエポキシ樹脂にシリカが混合された（例：約８０ｗｔ％のシリカ含量）約５〜７ｐｐｍ／℃のＣＴＥを有するエポキシピラー複合体を包含することができる。このようにウエハー１０１のＣＴＥと類似のＣＴＥを有する前面モールド層１１１を形成することによってウエハー１０１の歪み現象が無くなるか、或いは減少され得る。一例によれば、ウエハー１０１の熱膨張係数ＣＴＥと前面モールド層１１１の熱膨張係数ＣＴＥとは同じ大きさの程度（ｓａｍｅ  ｏｒｄｅｒ  ｏｆ  ｍａｇｎｉｔｕｄｅ）、例えば２つの熱膨張係数は１乃至１０ｐｐｍ／℃であり得る。他の例として、前面モールド層１１１の熱膨張係数ＣＴＥ：ウエハー１０１の熱膨張係数ＣＴＥ＝３：１であり得る。
【００４８】
本実施形態によれば、前記ウエハー後面研磨工程の時、前面モールド層１１１がウエハー１０１を支持するので、ウエハー１０１の前面１０１ａ上に接着剤を利用してキャリヤーを付着する工程が必要としない。その上に、前面モールド層１１１はウエハー１０１と類似のＣＴＥを有するので、歪み現象によるウエハー１０１の損傷を避けることができる。
【００４９】
前面モールド層１１１はウエハー１０１と回路層１０３とを含むウエハーレベルチップ１９０に全体的に剛性乃至硬直性を提供する。ウエハー研磨工程の時、ウエハーレベルチップ１９０、特に前面モールド層１１１は剛性乃至硬直性を提供して曲げやすいことを防止する真空チャックやその以外の他の器具のような装置によって支持される。一例として、真空チャックは前面モールド層１１１に直接接触して支持することができる。
【００５０】
前記装置は接着剤の使用無しで前面モールド層１１１に脱付着され得る。例えば、前記装置は前面モールド層１１１に接着されない状態で脱付着され得る。他の例として、前記装置と前面モールド層１１１との間に接着剤を形成しなかった状態で前記装置が前面モールド層１１１とに脱付着され得る。
【００５１】
図１Ｃを参照すれば、ウエハー１０１を貫通して回路層１０３に電気的に連結される貫通電極１２１を形成することができる。言い換えれば、貫通電極１２１は貫通シリコンビアＴＳＶであり得る。例えば、ウエハー１０１の非活性面１０１ｃをドライエッチングするか、或いはドリリングして垂直ホール１２０を形成し、垂直ホール１２０をタングステンや銅等のような伝導体を電気鍍金するか、或いは蒸着して貫通電極１２１を形成することができる。ウエハー１０１の非活性面１０１ｃ上に貫通電極１２１と連結される後面パッド１２３をさらに形成することができる。一例として、電気鍍金で貫通電極１２１と後面パッド１２３とを同時に形成することができる。この場合、貫通電極１２１と後面パッド１２３とは一体化された１つの構造（ｓｉｎｇｌｅ  ｓｔｒｕｃｔｕｒｅ）を成し得る。他の例として、貫通電極１２１を形成した後に後面パッド１２３を別個の工程で形成することができる。
【００５２】
他の例として、図１Ｄに示したように、ウエハー１０１はウエハー１０１を一部貫通して第１後面１０１ｂに至らない貫通電極１２１を包含することができる。ウエハー１０１の前面１０１ａ上に前面モールド層１１１を形成し、ウエハー１０１は、前面モールド層１１１がウエハー１０１を支持する状態で、グラインダ９０で第１後面１０１ｂを研磨することができる。前記ウエハー後面研磨は貫通電極１２１を露出させる第２後面１０１ｃが露出される時まで進行することができる。続いて、ウエハー１０１の第２後面１０１ｃ上に貫通電極１２１と連結される図１Ｃに図示されたような後面パッド１２３を形成することができる。
【００５３】
本実施形態によれば、貫通電極１２１は図１Ｃに図示したようにウエハー後面研磨後に即ち、ビアラスト（Ｖｉａ  Ｌａｓｔ）工程で形成するか、又は図１Ｄに示したようにウエハー後面研磨以前に、即ちビアファースト（Ｖｉａ  Ｆｉｒｓｔ）或いはビアミドル（Ｖｉａ  Ｍｉｄｄｌｅ）工程で形成され得る。このように本実施形態はビアファースト、ビアミドル、ビアラスト工程の全てに適用され得る。
【００５４】
図１Ｅを参照すれば、ウエハーレベルチップ１９０上に複数個のチップ２００を積層することができる。例えば、基板２０１の活性面２０１ａがウエハー１０１の非活性面１０１ｃに向かうようにチップ２００を覆してフリップチップ実装することができる。ウエハー１０１は非活性面１０１ｃが上に向かうように覆してあり得る。チップ２００は基板２０１の活性面２０１ａ上に提供された回路層２０３に電気的に連結されたバンプ２０５が貫通電極１２１に連結されることによってウエハー１０１の回路層１０３と電気的に連結され得る。チップ２００の回路層２０３はメモリ回路、ロジック回路、或いはこれらの組み合わせを包含することができる。基板２０１はチップ単位の半導体ウエハーであり得る。チップ２００のバンプ２０５は貫通電極１２１と垂直整列されるか、或いは垂直整列されないことがあり得る。垂直整列されないバンプ２０５と貫通電極１２１とを電気的に連結するために後面パッド１２３は再配線されてあり得る。
【００５５】
図１Ｆを参照すれば、ウエハー１０１の非活性面１０１ｃ上にチップ２００をモールディングする後面モールド層２１１を形成し、前面モールド層１１１を除去することができる。一例として、後面モールド層２１１はウエハー１０１を含む最終構造に剛性を提供することができる。後面モールド層２１１は前面モールド層１１１と同一又は類似のエポキシピラー複合体を包含することができる。前面モールド層１１１はグラインディング工程、化学機械的な研磨工程、或いはエッチング工程で除去することができる。例えば、滑らかで平坦な面が形成され得る。一例によれば、前面モールド層１１１はバンプ１０５が露出される時までグラインダ９０によって研磨され得る。これにしたがって、ウエハー１０１の活性面１０１ａ乃至回路層１０３は隣接するバンプ１０５の間を満たす前面モールド層１１１で覆われていることがあり得る。図１Ｂを参照して前述したように、前面モールド層１１１が研磨される時、真空チャックやその以外の他の器具のような装置が前面モールド層１１１に脱付着される方法と類似に後面モールド層２１１に脱付着され得る。一例として、真空チャックは後面モールド層２１１に直接接触して支持（ｈｏｌｄ）することができる。
【００５６】
図１Ｇを参照すれば、バンプ１０５上に第２バンプ１０７を付着して外部端子１０９を形成することができる。第２バンプ１０７は蒸発（ｅｖａｐｏｒａｔｉｏｎ）、電気鍍金（ｅｌｅｃｔｒｏｌｙｔｉｃ  ｐｌａｔｉｎｇ）、無電解鍍金（ｅｌｅｃｔｒｏｌｅｓｓ  ｐｌａｔｉｎｇ）、ボールドロップ（ｂａｌｌ  ｄｒｏｐ）、スクリーンプリンティング（ｓｃｒｅｅｎ  ｐｒｉｎｔｉｎｇ）工程等にバンプ１０５上にソルダペースト等を提供した後、リフロして形成することができる。前記一連の工程を通じてウエハーレベルチップ１９０上に複数個のチップ２００が積層されたウエハーレベルパッケージ１を製造することができる。ウエハーレベルパッケージ１は以下で後述するようにパッケージングされ得る。
【００５７】
図１Ｈを参照すれば、ウエハーレベルパッケージ１をダイシングすることができる。一例として、ブレード９５やレーザーを利用して隣接するチップ２００間の後面モールド層２１１、ウエハー１０１、前面モールド層１１１を分離することができる。前記ダイシングによってウエハーレベルチップ１９０は複数個に単位チップ、例えば図１Ｉのチップ１００に分離され得る。
【００５８】
図１Ｉを参照すれば、前記ダイシングによってウエハーレベルパッケージ１が分離されて、チップ１００（以下、マスターチップ）上にチップ２００（以下、スレーブチップ）が積層された複数個のチップレベルの半導体パッケージ１１が製造され得る。マスターチップ１００はスレーブチップ２００に比べて左右幅が大きい大きさを有することができる。マスターチップ１００はウエハー１０１のダイシングによって形成されるので、マスターチップ１００の側面１００ｓは露出され得る。反面に、スレーブチップ２００は後面モールド層２１１にモールディングされており、その側面２００ｓは露出されないこともあり得る。前面モールド層１１１はマスターチップ１００の回路層１０３を覆う保護層として活用され得る。一例として、前面モールド層１１１の幅と後面モールド層２１１の幅との中でいずれか１つ、そしてウエハーレベルパッケージ１のカッティングされたウエハー１０１の幅はスレーブチップ２００の幅に比べて実質的に大きくなり得る。他の例として、前面モールド層１１１の幅、後面モールド層２１１の幅、及びウエハーレベルパッケージ１のカッティングされたウエハー１０１の幅は実質的に同一であり得る。
【００５９】
本実施形態によれば、半導体パッケージ１１はマスターチップ１００の非活性面１０１ｃとスレーブチップ２００の活性面２０１ａが対面する方式に積層されたバック−フロント（ｂａｃｋ−ｔｏ−ｆｒｏｎｔ）構造を有することができる。スレーブチップ２００のバンプ２０５がマスターチップ１００の貫通電極１２１と連結されることによって、スレーブチップ２００とマスターチップ１００とが電気的に連結され得る。外部端子１０９は前面モールド層１１１上へ突出されることによって、半導体パッケージ１１と電気的な装置（例：半導体チップ、半導体パッケージ、印刷回路基板、モジュール基板）との電気的な連結が容易になり得る。一例として、後面モールド層２１１はスレーブチップ２００とカッティングされたウエハー１０１との間に配置されないことがあり得る。
【００６０】
図１Ｊを参照すれば、半導体パッケージ１１をパッケージ基板８０上に実装して半導体パッケージ１２を製造することができる。一例として、印刷回路基板のようなパッケージ基板８０の前面８０ａ上に半導体パッケージ１１を実装し、半導体パッケージ１１を覆う外部モールド層８３を形成して半導体パッケージ１２を製造することができる。パッケージ基板８０の後面８０ｂにソルダボール８５を付着することができる。マスターチップ１００は前面モールド層１１１と、後面モールド層２１１と、外部モールド層８３とによって囲まれてモールディングされ得る。スレーブチップ２００は後面モールド層２１１と外部モールド層８３とによって二重に囲まれてモールディングされ得る。半導体パッケージ１２は外部端子１０９を媒介にパッケージ基板８０と電気的に連結され、ソルダボール８５を通じて電気的な装置（例：半導体チップ、半導体パッケージ、モジュール基板）と電気的に連結され得る。
【００６１】
＜実施形態２＞
図２Ａ乃至図２Ｄは本発明の他の実施形態による半導体パッケージの製造方法を示した断面図である。以下には第１実施形態と異なる点に対して詳説し、同一な点に対しては省略するか、或いは概説する。
【００６２】
図２Ａを参照すれば、ウエハーレベルチップ１９０上に複数個のチップ２００を積層し、前面モールド層１１１を除去することができる。一例として、図１Ａ乃至図１Ｆで説明したことと同一又は類似にウエハー１０１の活性面１０１ａ上に前面モールド層１１１を形成した後、ウエハー１０１を研磨し、貫通電極１２１と後面パッド１２３とを形成した後、ウエハー１０１の非活性面１０１ｃ上に複数個のチップ２００をフリップチップ実装し、ウエハー１０１の非活性面１０１ｃ上にチップ２００をモールディングする後面モールド層２１１を形成した後、前面モールド層１１１を除去することができる。一例によれば、前面モールド層１１１を選択的に除去することができる化学物質を提供して前面モールド層１１１を除去することができる。
【００６３】
図２Ｂを参照すれば、前面モールド層１１１の除去によってウエハー１０１の非活性面１０１ｃ上に複数個のチップ２００がフリップチップ実装されたウエハーレベルパッケージ２が製造され得る。本実施形態によれば、前面モールド層１１１が完全に除去されて、バンプ１０５は突出された状態を有することができる。他の例として、前面モールド層１１１は完全に除去されなく、バンプ１０５を埋め込まらせない厚さにウエハー１０１の活性面１０１ａ乃至回路層１０３上に残留することができる。
【００６４】
図２Ｃを参照すれば、ウエハーレベルパッケージ２をダイシングして半導体パッケージ２１を製造することができる。半導体パッケージ２１はマスターチップ１００上にスレーブチップ２００がフリップチップ実装されたバック−フロント構造を有することができる。本実施形態によれば、バンプ１０５が突出されているので、バンプ１０５上に第２バンプを形成する工程が必要としないことがあり得る。
【００６５】
図２Ｄを参照すれば、半導体パッケージ２１を印刷回路基板のようなパッケージ基板８０の前面８０ａ上に実装し、外部モールド層８３を形成して半導体パッケージ２２を製造することができる。マスターチップ１００は後面モールド層２１１と外部モールド層８３とによって囲まれてモールディングされ得る。スレーブチップ２００は後面モールド層２１１と外部モールド層８３とによって二重に囲まれてモールディングされ得る。
【００６６】
＜実施形態３＞
図３Ａ乃至図３Ｈは本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。図３Ｉは図３Ａの変形形態を示した断面図である。図３Ｊは図３Ｇの変形形態を示した断面図である。
【００６７】
以下には第１実施形態と異なる点に対して詳説し、同一な点に対しては省略するか、或いは概説する。
【００６８】
図３Ａを参照すれば、ウエハーレベルチップ１９０上に複数個のチップ２００を積層することができる。例えば、図１Ａ乃至図１Ｅで説明したことと同一又は類似にウエハー１０１の活性面１０１ａ上に前面モールド層１１１を形成した後、ウエハー１０１を研磨し、そして貫通電極１２１と後面パッド１２３とを形成した後、ウエハー１０１の非活性面１０１ｃ上に複数個のチップ２００を実装することができる。チップ２００は前面２０１ａと第１後面２０１ｂとを有する基板２０１上に提供された回路層２０３とバンプ２０５とを包含することができる。チップ２００はウエハー１０１の非活性面１０１ｃ上にフリップチップが実装され、バンプ２０５と貫通電極１２１とが連結されてウエハー１０１の回路層１０３と電気的に連結され得る。
【００６９】
図３Ｂを参照すれば、ウエハーレベルチップ１９０上に後面モールド層２１１を形成し、チップ２００を薄型化することができる。一例として、ウエハー１０１の非活性面１０１ｃ上にチップ２００をモールディングする後面モールド層２１１を形成し、チップ２００を研磨することができる。後面モールド層２１１はチップ２００の第１後面２０１ｂを覆う形態であるか、或いは露出させる形態を有することができる。チップ２００を練磨することはグラインダ９０を利用するグラインディング工程或いは化学機械的な研磨工程を包含することができる。前記チップ研磨によってチップ２００の第１後面２０１ｂが練磨されて第２後面２０１ｂ（以下、非活性面）が露出され得る。後面モールド層２１１はチップ２００と共に練磨されてチップ２００をモールディングし、チップ２００の非活性面２０１ｃを露出させる形態を有することができる。言い換えれば、後面モールド層２１１はチップ２００の間、及びチップ２００とウエハー１０１との間を満たすことができる。
【００７０】
図３Ｃを参照すれば、チップ２００の基板２０１を貫通して回路層２０３と電気的に連結される貫通電極２２１を形成することができる。例えば、チップ２００の非活性面２０１ｃをドライエッチングするか、或いはドリリングして垂直ホール２２０を形成し、垂直ホール２２０をタングステンや銅等のような伝導体を電気鍍金するか、或いは蒸着して貫通電極２２１を形成することができる。チップ２００の非活性面２０１ｃ上に貫通電極２２１と連結される後面パッド２２３をさらに形成することができる。一例として、電気鍍金によって貫通電極２２１と後面パッド２２３とを同時に蒸着して一体化された１つの構造に形成することができる。他の例として、貫通電極２２１を形成した後に後面パッド２２３を別個の工程によって形成することができる。その他の例として、図１Ｄに図示されたことと類似に、チップ２００はビアファースト或いはビアミドル工程によって形成された貫通電極２２１を包含することができる。この場合、前記チップ研磨によって貫通電極２２１を露出させた後、貫通電極２２１と連結される後面パッド２２３を形成することができる。
【００７１】
図３Ｄを参照すれば、チップ２００の非活性面２０１ｃ上に複数個のチップ３００を実装することができる。チップ２００（以下、第１スレーブチップ）とチップ３００（以下、第２スレーブチップ）は１：１対応され得る。第２スレーブチップ３００は活性面３０１ａと非活性面３０１ｃとを有する基板３０１上に提供された回路層３０３とバンプ３０５とを包含することができる。第２スレーブチップ３００は第１スレーブチップ２００の非活性面２０１ｃ上にフリップチップ実装され、バンプ３０５と貫通電極２２１とが連結されることによって第１スレーブチップ２００と電気的に連結され得る。第２スレーブチップ３００の回路層３０３はメモリ回路、ロジック回路、或いはこれらの組み合わせを包含することができる。第２スレーブチップ３００の基板３０１はチップ単位の半導体ウエハーであり得る。
【００７２】
図３Ｅを参照すれば、第２スレーブチップ３００をモールディングする第２後面モールド層３１１を形成し、前面モールド層１１１を除去することができる。一例によれば、グラインダ９０で前面モールド層１１１を研磨してバンプ１０５を露出させ得る。前面モールド層１１１は一部が残留して隣接するバンプ１０５間を満たすことができる。他の例として、前面モールド層１１１は図２Ａ及び図２Ｂに示したように化学物質を利用するエッチングによって完全に除去されるか、或いはバンプ１０５を露出させる埋め込まさせない厚さにウエハー１０１の活性面１０１ａ上に残留することができる。
【００７３】
図３Ｆを参照すれば、バンプ１０５上に第２バンプ１０７を付着して外部端子１０９を形成することによってウエハーレベルパッケージ３を製造することができる。ウエハーレベルパッケージ３はウエハーレベルチップ１９０上にフリップチップ実装された第１スレーブチップ２００と第２スレーブチップ３００とを包含することができる。
【００７４】
図３Ｇを参照すれば、ウエハーレベルパッケージ３をダイシングしてウエハー１０１が分離されて形成されたマスターチップ１００上に第１スレーブチップ２００と第２スレーブチップ３００とがフリップチップ実装された半導体パッケージ３１を製造することができる。半導体パッケージ３１はマスターチップ１００と第１スレーブチップ２００との間のバック−フロント構造及び第１スレーブチップ２００と第２スレーブチップ３００との間のバック−フロント構造を有することができる。第１スレーブチップ２００のバンプ２０５がマスターチップ１００の貫通電極１２１と連結されることによって、第１スレーブチップ２００とマスターチップ１００とが電気的に連結され、第２スレーブチップ３００のバンプ３０５が第１スレーブチップ２００の貫通電極２２１と連結されることによって、第１スレーブチップ２００と第２スレーブチップ３００とが電気的に連結され得る。
【００７５】
マスターチップ１００は第１スレーブチップ２００と第２スレーブチップ３００とに比べて左右幅が大きい大きさを有することができる。第２スレーブチップ２００と第２スレーブチップ３００とは同一であるか、或いは類似の幅を有することができる。マスターチップ１００はウエハー１０１のダイシングによって形成されるので、マスターチップ１００の側面１００ｓは露出され得る。反面に、第１スレーブチップ２００の側面２００ｓは後面モールド層２１１によって覆っており、第２スレーブチップ３００の側面３００ｓは第２後面モールド層３１１によって覆っているので、露出されないこともあり得る。
【００７６】
図３Ｈを参照すれば、半導体パッケージ３１を印刷回路基板のようなパッケージ基板８０の前面８０ａ上に実装し、外部モールド層８３を形成して半導体パッケージ３２を製造することができる。マスターチップ１００は前面モールド層１１１と、後面モールド層２１１と、外部モールド層８３とによって囲まれてモールディングされ得る。第１スレーブチップ２００は第１スレーブチップ２００を囲む後面モールド層２１１及び第２後面モールド層３１１を外部モールド層８３がさらに囲む形態にモールディングされ得る。第２スレーブチップ３００は第２後面モールド層３１１と外部モールド層８３とによって二重に囲まれてモールディングされ得る。
【００７７】
他の例として、図３Ｉに示したようにウエハーレベルチップ１９０上に上部ウエハーレベルチップ２９０を積層することができる。上部ウエハーレベルチップ２９０は回路層２０３とバンプ２０５が提供された上部ウエハー２０１を包含することができる。上部ウエハー２０１はその活性面２０１ａがウエハー１０１の非活性面１０１ｃに向かうように覆して下部ウエハー１０１上に積層され得る。上部ウエハー２０１の第１後面２０１ｂが図３Ｂでのように練磨されて非活性面２０１ｃが露出され得る。
【００７８】
図３Ｂ乃至図３Ｇで説明したことと同一又は類似の工程によってマスターチップ１００上に第１スレーブチップ２００と第２スレーブチップ３００とがフリップチップ実装された半導体パッケージ３１ａが製造され得る。マスターチップ１００はウエハー１０１のダイシングによって形成されるので、その側面１００ｓが露出され得る。類似に、第１スレーブチップ２００は上部ウエハー２０１のダイシングによって形成されるので、その側面２００ｓが露出され得る。反面に、第２スレーブチップ３００の側面３００ｓは第２後面モールド層３１１によって覆っているので、露出されないこともあり得る。半導体パッケージ３１ａはパッケージ基板８０上に実装され、外部モールド層８３によってモールディングされて図３Ｈに図示された半導体パッケージ３２と類似にパッケージングされ得る。
【００７９】
＜実施形態４＞
図４Ａ乃至図４Ｅは本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。以下には第１実施形態と異なる点に対して詳説し、同一な点に対しては省略するか、或いは概説する。
【００８０】
図４Ａを参照すれば、ウエハーレベルチップ１９０上に複数個の半導体パッケージ１１を積層することができる。一例として、図１Ａ乃至図１Ｃで説明したことと同一又は類似にウエハー１０１の活性面１０１ａ上に前面モールド層１１１を形成し、ウエハー１０１を研磨した後、貫通電極１２１と後面パッド１２３とを形成することができる。その後、ウエハー１０１の非活性面１０１ｃ上に図１Ｉに図示された複数個の半導体パッケージ１１を実装することができる。半導体パッケージ１１の外部端子１０９がウエハーレベルチップ１９０の貫通電極１２１に連結されることによって、半導体パッケージ１とウエハーレベルチップ１９０とが電気的に連結され得る。
【００８１】
図４Ｂを参照すれば、ウエハー１０１の非活性面１０１ｃ上に半導体パッケージ１１をモールディングする後面モールド層２１１を形成し、前面モールド層１１１を除去することができる。前面モールド層１１１はグラインダ９０を利用するグラインディング工程、或いは化学物質を利用するエッチング工程等に除去されることができる。例えばグラインダ９０で前面モールド層１１１を研磨してバンプ１０５を露出させ得る。
【００８２】
図４Ｃを参照すれば、バンプ１０５上に第２バンプ１０７を付着して外部端子１０９ａを形成することによってウエハーレベルパッケージ４を製造することができる。ウエハーレベルパッケージ４はウエハーレベルチップ１９０上に実装された複数個の半導体パッケージ１１を包含することができる。
【００８３】
図４Ｄを参照すれば、ウエハーレベルパッケージ４をダイシングしてウエハー１０１が分離されて形成されたマスターチップ１００上に半導体パッケージ１１が実装された半導体パッケージ４１を製造することができる。一例によれば、マスターチップ１００の側面１００ｓは露出され、半導体パッケージ１１は後面モールド層２１１によってモールディングされ得る。
【００８４】
図４Ｅを参照すれば、半導体パッケージ４１を印刷回路基板のようなパッケージ基板８０の前面８０ａ上に実装し、外部モールド層８３を形成して、半導体パッケージ４２を製造することができる。マスターチップ１００は前面モールド層１１１と、後面モールド層２１１と、外部モールド層８３とによって囲まれてモールディングされ得る。半導体パッケージ１１は後面モールド層１１１と外部モールド層８３とによって二重に囲まれてモールディングされ得る。
【００８５】
＜実施形態５＞
図５Ａ乃至図５Ｅは本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。以下には第１実施形態と異なる点に対して詳説し、同一な点に対しては省略するか、或いは概説する。
【００８６】
図５Ａを参照すれば、下部ウエハーレベルチップ１９０上に上部ウエハーレベルチップ２９５を積層することができる。例えば、図１Ａ乃至図１Ｃで説明したことと同一又は類似にウエハー１０１の活性面１０１ａ上に前面モールド層１１１を形成し、ウエハー１０１を研磨した後、貫通電極１２１と後面パッド１２３とを形成することができる。その後、ウエハー１０１（以下、下部ウエハー）の非活性面１０１ｃ上に回路層２５３を有するウエハー２５１（以下、上部ウエハー）を積層することができる。上部ウエハー２５１は活性面２５１ａと非活性面２５１ｃとを有するシリコンのような半導体を包含することができる。上部ウエハー２５１の活性面２５１ａの上には回路層２５３と電気的に連結されたバンプ２５５が提供され得る。上部ウエハー２５１はその活性面２５１ａが下部ウエハー１０１の非活性面１０１ｃに向かうように覆して下部ウエハー１０１上に積層され得る。
【００８７】
図５Ｂを参照すれば、下部ウエハー１０１の非活性面１０１ｃ上に上部ウエハーレベルチップ２９５をモールディングする後面モールド層２１１を形成し、前面モールド層１１１を除去することができる。前面モールド層１１１はグラインダ９０によってバンプ１０５を露出させる時まで研磨され得る。他の例として、前面モールド層１１１は図２Ａ及び図２Ｂに示したように化学物質を利用するエッチングによって完全に除去されるか、或いはバンプ１０５を露出させる埋め込まさせない厚さにウエハー１０１の活性面１０１ａ上に残留することができる。
【００８８】
図５Ｃを参照すれば、バンプ１０５上に第２バンプ１０７を付着して外部端子１０９を形成することができる。前記一連の工程を通じて上部ウエハーレベルチップ２９５が後面モールド層２１１でモールディングされて、下部ウエハーレベルチップ１９０上に積層されたウエハーレベルパッケージ５を製造することができる。
【００８９】
図５Ｄを参照すれば、ウエハーレベルパッケージ５をダイシングして下部ウエハー１０１が分離されて形成されたマスターチップ１００上に上部ウエハー２５１が分離されて形成されたスレーブチップ２５０が実装された半導体パッケージ５１を製造することができる。マスターチップ１００の側面１００ｓとスレーブチップ２５０の側面２５０ｓとは露出され得る。
【００９０】
図５Ｅを参照すれば、半導体パッケージ５１を印刷回路基板のようなパッケージ基板８０の前面８０ａ上に実装し、外部モールド層８３を形成して、半導体パッケージ５２を製造することができる。マスターチップ１００は前面モールド層１１１と、後面モールド層２１１と、外部モールド層８３とによって囲まれてモールディングされ得る。スレーブチップ２５０は後面モールド層２１１と外部モールド層８３とによって囲まれてモールディングされ得る。
【００９１】
＜実施形態６＞
図６Ａ乃至図６Ｄは本発明のその他の実施形態による半導体パッケージの製造方法を示した断面図である。以下には第１実施形態と異なる点に対して詳説し、同一な点に対しては省略するか、或いは概説する。
【００９２】
図６Ａを参照すれば、ウエハーレベルチップ１９０上に複数個のチップ２００を積層することができる。例えば、図１Ａ乃至図１Ｅで説明したことと同一又は類似にウエハー１０１の活性面１０１ａ上に前面モールド層１１１を形成し、ウエハー１０１を研磨した後、貫通電極１２１と後面パッド１２３とを形成し、そしてウエハー１０１の非活性面１０１ｃ上に複数個のチップ２００をフリップチップ実装することができる。本実施形態によれば、ウエハーレベルチップ１９０はウエハー１０１の活性面１０１ａ上に提供されて前面パッド１０４と連結されるバンプを包含しないことがあり得る。
【００９３】
図６Ｂを参照すれば、ウエハーレベルチップ１９０上に後面モールド層２１１を形成し、前面モールド層１１１をグラインディング工程、化学機械的研磨工程、或いはエッチング工程等によって除去することができる。一例によれば、前面モールド層１１１はグラインダ９０によって練磨されて前面パッド１０４が露出され得る。
【００９４】
図６Ｃを参照すれば、前面モールド層１１１の除去によってウエハーレベルチップ１９０上に複数個のチップ２００が積層されたウエハーレベルパッケージ６が製造され得る。バンプ２０５が貫通電極１２１と連結されることによって、チップ２００がウエハーレベルチップ１９０と電気的に連結され得る。
【００９５】
図６Ｄを参照すれば、ウエハーレベルパッケージ６のダイシングによって形成されたチップ積層体１９５を印刷回路基板のようなパッケージ基板７０上に実装して半導体パッケージ６１を製造することができる。一例として、前面パッド１０４に連結されるボンディングパッド７４を形成し、接着層７１の介在下にチップ積層体１９５を実装してパッケージ基板７０の前面７０ａ上に実装することができる。チップ積層体１９５はウエハー１０１のダイシングによって分離されて形成されたマスターチップ１００上にフリップチップ実装されたスレーブチップ２００を包含することができる。
【００９６】
パッケージ基板７０の後面７０ｂにはソルダボール７５が付着され得る。本実施形態によれば、パッケージ基板７０はチップ積層体１９５のセンターを開放するウインドー７０ｗを包含することができる。チップ積層体１９５はウインドー７０ｗを通過してボンディングパッド７４に接続するボンディングワイヤ７２を通じてパッケージ基板７０と電気的に連結され得る。ウインドー７０ｗはボンディングワイヤ７２を固定させ、保護するモールド層７３によって満たされ得る。
【００９７】
＜応用例＞
図７Ａは本発明の実施形態による半導体パッケージを具備するメモリカードを示したブロック図である。図７Ｂは本発明の実施形態による半導体パッケージを応用した情報処理システムを示したブロック図である。
【００９８】
図７Ａを参照すれば、メモリカード１２００はホストとメモリ１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を包含することができる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用され得る。ホストインターフェイス１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備することができる。誤謬修正コード１２２４はメモリ１２１０から読出されたデータに含まれる誤謬を検出及び訂正することができる。メモリインターフェイス１２２５はメモリ１２１０とインターフェイシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータを交換するための諸般制御動作を遂行することができる。メモリ１２１０は本実施形態の半導体パッケージの中で少なくともいずれか１つを包含することができる。
【００９９】
図７Ｂを参照すれば、情報処理システム１３００は本実施形態の半導体パッケージの中で少なくともいずれか１つを具備するメモリシステム１３１０を包含することができる。情報処理システム１３００はモバイル機器やコンピューター等を包含することができる。一例として、情報処理システム１３００はシステムバス１３６０に電気的に連結されたメモリシステム１３１０、モデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を包含することができる。メモリシステム１３１０はメモリ１３１１とメモリコントローラ１３１２とを包含でき、図７Ａのメモリカード１２００と実質的に同様に構成され得る。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納され得る。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）、及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）に提供され得る。
【０１００】
以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更及び環境で使用することができる。添付された請求の範囲は他の実施状態も含むことと理解しなければならない。
【符号の説明】
【０１０１】
１、１１・・・半導体パッケージ
１００・・・マスターチップ
１０１・・・下部ウエハー
１０１ａ・・・前面、活性面
１０１ｂ・・・第１後面、非活性面
１０１ｃ・・・第２後面
１０３・・・回路層
１０４・・・前面パッド
１０５・・・バンプ
１０９・・・外部端子
１１１・・・前面モールド層
１２０・・・垂直ホール
１２１・・・貫通電極
１２３・・・後面パッド
２００・・・スレーブチップ
【図１Ａ】
0005908030.tif 000002
【図１Ｂ】
0005908030.tif 000003
【図１Ｃ】
0005908030.tif 000004
【図１Ｄ】
0005908030.tif 000005
【図１Ｅ】
0005908030.tif 000006
【図１Ｆ】
0005908030.tif 000007
【図１Ｇ】
0005908030.tif 000008
【図１Ｈ】
0005908030.tif 000009
【図１Ｉ】
0005908030.tif 000010
【図１Ｊ】
0005908030.tif 000011
【図２Ａ】
0005908030.tif 000012
【図２Ｂ】
0005908030.tif 000013
【図２Ｃ】
0005908030.tif 000014
【図２Ｄ】
0005908030.tif 000015
【図３Ａ】
0005908030.tif 000016
【図３Ｂ】
0005908030.tif 000017
【図３Ｃ】
0005908030.tif 000018
【図３Ｄ】
0005908030.tif 000019
【図３Ｅ】
0005908030.tif 000020
【図３Ｆ】
0005908030.tif 000021
【図３Ｇ】
0005908030.tif 000022
【図３Ｈ】
0005908030.tif 000023
【図３Ｉ】
0005908030.tif 000024
【図３Ｊ】
0005908030.tif 000025
【図４Ａ】
0005908030.tif 000026
【図４Ｂ】
0005908030.tif 000027
【図４Ｃ】
0005908030.tif 000028
【図４Ｄ】
0005908030.tif 000029
【図４Ｅ】
0005908030.tif 000030
【図５Ａ】
0005908030.tif 000031
【図５Ｂ】
0005908030.tif 000032
【図５Ｃ】
0005908030.tif 000033
【図５Ｄ】
0005908030.tif 000034
【図５Ｅ】
0005908030.tif 000035
【図６Ａ】
0005908030.tif 000036
【図６Ｂ】
0005908030.tif 000037
【図６Ｃ】
0005908030.tif 000038
【図６Ｄ】
0005908030.tif 000039
【図７Ａ】
0005908030.tif 000040
【図７Ｂ】
0005908030.tif 000041