(57)【特許請求の範囲】
【請求項１】
行および列に配列される、メモリセルのアレイを含む、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムであって、前記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含み、前記ＨＭＪＪＤは、超電導材料の外側層と、一対の磁気ジョセフソン接合間の強磁性材料の複数の内部薄膜層とを含み、前記複数の内部薄膜層は、固定された磁場を有する少なくとも１つの硬強磁性層と、変化し得る磁場を有する少なくとも１つの軟強磁性層とを含み、前記ＨＭＪＪＤは、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理−１状態および二値論理−０状態のうちの１つに対応するデジタル状態を記憶するように構成され、前記ＨＭＪＪＤはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成され、所与のメモリセルと関連付けられた前記ワード書込ラインおよび前記ビット書込ラインのそれぞれは、互いに磁気結合され、かつ、その個別のＨＭＪＪＤに磁気結合され、前記所与のメモリセルと関連付けられた前記ワード書込ラインおよび前記ビット書込ラインの磁気結合の組み合わせられた磁場が、前記少なくとも１つの硬強磁性層の内部磁場と同一の配向を有する場合に、前記所与のメモリセルのデジタル状態が変化する、ＪＭＲＡＭシステム。
【請求項２】
前記メモリセルのアレイが、前記アレイの行のそれぞれおよび列のそれぞれに対して、直列に配列されるように、前記ワード書込ラインおよび前記ワード読取ラインは、前記アレイの所与の行内の前記メモリセルのそれぞれに共通であり、前記ビット書込ラインおよび前記ビット読取ラインは、前記アレイの所与の列内の前記メモリセルのそれぞれに共通である、請求項１に記載のＪＭＲＡＭシステム。
【請求項３】
前記ワード書込電流は、データ書込動作の間、前記行の所与の１つ内の前記メモリセルのそれぞれを通して、前記ワード書込ライン上に提供され、前記ビット書込ラインは、それぞれ、前記列の個別の１つと関連付けられる、複数のビット書込ラインを含み、個別の複数のビット書込電流はそれぞれ、前記行の所与の１つ内の前記メモリセルのそれぞれにおける前記二値論理−１状態および前記二値論理−０状態のうちの１つの記憶に対応する、電流方向を有する、請求項１に記載のＪＭＲＡＭシステム。
【請求項４】
前記ビット読取ラインは、それぞれ、前記列の個別の１つと関連付けられる、複数のビット読取ラインを含み、個別の複数のビット読取電流はそれぞれ、データ読取動作の間、提供される前記ワード読取電流に応答して選択される、前記行の所与の１つ内の前記個別のメモリセルのそれぞれと関連付けられたＨＭＪＪＤに提供され、前記複数のビット読取ライン上の前記行の所与の１つ内のＨＭＪＪＤのそれぞれの記憶されたデジタル状態の表示を提供する、請求項１に記載のＪＭＲＡＭシステム。
【請求項５】
前記ワード読取電流および前記複数のビット読取電流は、前記二値論理−０状態および前記二値論理−１状態のうちの１つと関連付けられる、前記デジタル状態を記憶する、前記行の所与の１つ内の前記メモリセルの各ＨＭＪＪＤをトリガするように協働し、前記記憶されたデジタル状態の表示は、前記複数のビット読取ラインの電圧と関連付けられる、請求項４に記載のＪＭＲＡＭシステム。
【請求項６】
前記ワード読取電流の少なくとも一部は、前記メモリセルのそれぞれ内の前記ビット読取電流に追加され、センス電流を生成し、前記行の所与の１つ内の前記メモリセルの各ＨＭＪＪＤは、前記ＨＭＪＪＤと関連付けられた臨界電流に対する前記センス電流の規模に基づいて、トリガされる、請求項５に記載のＪＭＲＡＭシステム。
【請求項７】
前記メモリセルのそれぞれ内のＨＭＪＪＤは、前記行の所与の１つが、前記ワード読取電流によって選択されるときの前記二値論理−１状態に対応する第１の規模と、前記第１の規模を上回る、前記行の所与の１つが、前記ワード読取電流によって選択されないときの前記二値論理−１状態に対応する第２の規模と、前記第２の規模を上回る前記二値論理−０状態に対応する第３の規模と、を有する、関連付けられた臨界電流を有し、前記ビット読取電流は、前記ビット読取電流が、前記二値論理−１状態と関連付けられた前記行の所与の１つ内の前記メモリセルのそれぞれ内のＨＭＪＪＤをトリガするように、前記第１の規模と前記第２の規模との間の規模を有する、請求項４に記載のＪＭＲＡＭシステム。
【請求項８】
前記複数のビット読取電流は、それを通して、前記ワード読取電流が、データ読取動作の間、提供され、前記記憶されたデジタル状態に基づいて、変動する抵抗を有する、前記ＨＭＪＪＤに基づいて、前記複数のビット読取ライン上の前記行の所与の１つ内のＨＭＪＪＤのそれぞれの前記記憶されたデジタル状態の表示を提供する、前記行の所与の１つ内の個別のメモリセルのそれぞれと関連付けられたＨＭＪＪＤをトリガするために十分な電流規模を有する、請求項４に記載のＪＭＲＡＭシステム。
【請求項９】
前記一対の磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合であり、前記ＨＭＪＪＤはさらに、前記一対の並列磁気ジョセフソン接合を相互接続し、直接、前記ビット読取ライン上に結合される、離散インダクタを含み、前記離散インダクタは、前記ワード読取ラインに誘導結合され、前記ワード読取電流に応答して、前記ＨＭＪＪＤ内に電流を誘導する、請求項１に記載のＪＭＲＡＭシステム。
【請求項１０】
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）を読み取るための方法であって、
ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の１つを選択するステップであって、前記メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含み、前記ＨＭＪＪＤは、超電導材料の外側層と、一対の磁気ジョセフソン接合間の強磁性材料の複数の内部薄膜層とを含み、前記複数の内部薄膜層は、固定された磁場を有する少なくとも１つの硬強磁性層と、変化し得る磁場を有する少なくとも１つの軟強磁性層とを含む、ステップと、
前記メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップと、
前記メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ワード読取電流および前記ビット読取電流に応答して、二値論理−１状態および二値論理−０状態のうちの１つを記憶する、前記複数の行の個別の１つ内の前記メモリセルにおいて、各ＨＭＪＪＤをトリガするステップに基づいて、前記複数の行の個別の１つ内の前記メモリセルのそれぞれから、前記デジタル状態を読み取るステップと
を含み、
前記ＨＭＪＤＤの前記二値論理−１状態および二値論理−０状態は、前記メモリセルと関連付けられたワード書込ライン上のワード書込ライン電流およびビット書込ライン上のビット書込ライン電流の組み合わせられた磁気的影響によって書き込まれ、前記組み合わせられた磁気的影響は、前記ＨＭＪＤＤに近接した位置で互いに平行である前記ワード書込ラインおよび前記ビット書込ラインのそれぞれの一部において提供される、方法。
【請求項１１】
前記デジタル状態を読み取るステップは、メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ビットラインの電圧および電流のうちの１つを測定するステップを含み、前記電圧および前記電流のうちの１つの規模は、前記複数の行の個別の１つ内の前記メモリセルのＨＭＪＪＤが、前記メモリセルのアレイの複数の列のそれぞれと関連付けられた前記ワード読取電流および前記ビット読取電流に応答してトリガされたかどうかを示す、請求項１０に記載の方法。
【請求項１２】
前記ワード読取電流を生成するステップは、直列の前記複数の行の個別の１つ内の前記メモリセルのそれぞれにおける前記ワード読取ライン上に前記ワード読取電流を提供するステップを含み、前記ビット読取電流を生成するステップは、直列の前記複数の列のそれぞれ内の前記メモリセルのそれぞれにおいて、前記メモリセルのそれぞれを通して、前記ビット読取ライン上に前記ビット読取電流を提供するステップを含む、請求項１０に記載の方法。
【請求項１３】
前記ビット読取電流を生成するステップは、前記二値論理−１状態を有する、前記複数の行の個別の１つ内の前記メモリセルのそれぞれのＨＭＪＪＤと関連付けられた第１の臨界電流規模を上回る規模と、前記二値論理−１状態を有する、前記複数の行の個別の１つ内にない前記メモリセルのそれぞれのＨＭＪＪＤと関連付けられた第２の臨界電流未満の規模であって、前記二値論理−０状態を有する、前記複数の行の個別の１つ内の前記メモリセルのそれぞれのＨＭＪＪＤと関連付けられた第３の臨界電流規模未満である、規模とにおいて、前記ビット読取電流を生成するステップを含む、請求項１０に記載の方法。
【請求項１４】
前記ワード読取電流を提供し、前記ワード読取ラインに誘導結合される、離散インダクタを介して、前記複数の行の個別の１つ内の前記メモリセルのそれぞれと関連付けられたＨＭＪＪＤ内に電流を誘導するステップと、
前記ＨＭＪＪＤ内に、前記電流および前記ビット読取電流の合計である、センス電流を生成するステップと、
前記ＨＭＪＪＤと関連付けられた臨界電流を超えるセンス電流に応じて、前記ＨＭＪＪＤをトリガするステップであって、前記臨界電流は、前記ＨＭＪＪＤ内に記憶された前記デジタル状態に基づく、規模を有する、ステップと、
をさらに含む、請求項１０に記載の方法。
【請求項１５】
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイであって、
複数のワード書込ラインであって、それぞれ、データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成され、前記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含み、前記ＨＭＪＪＤは、超電導材料の外側層と、一対の磁気ジョセフソン接合間の強磁性材料の複数の内部薄膜層とを含み、前記複数の内部薄膜層は、固定された磁場を有する少なくとも１つの硬強磁性層と、変化し得る磁場を有する少なくとも１つの軟強磁性層とを含む、複数のワード書込ラインと、
複数のビット書込ラインであって、それぞれ、二値論理−０状態および二値論理−１状態のうちの１つに対応するデジタル状態を前記メモリセルの所与の行の各メモリセルと関連付けられたＨＭＪＪＤに書き込むための個別のビット書込電流を伝導するように構成され、前記ＨＭＪＪＤは、前記複数のワード書込ラインの個別の１つおよび前記複数のビット書込ラインの個別の１つに磁気結合され、前記複数のワード書込ラインの個別の１つおよび前記複数のビット書込ラインの個別の１つは、互いに磁気結合され、前記ＨＭＪＪＤと関連付けられた前記複数のワード書込ラインの個別の１つおよび前記複数のビット書込ラインの個別の１つの磁気結合の組み合わせられた磁場が、前記少なくとも１つの硬強磁性層の内部磁場と同一の配向を有する場合に、前記ＨＭＪＪＤのデジタル状態が変化する、複数のビット書込ラインと、
複数のワード読取ラインであって、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインと、
複数のビット読取ラインであって、それぞれ、個別のビット読取電流を伝導するように構成され、前記ＨＭＪＪＤは、前記データ読取動作の間、前記ワード読取電流および前記ビット読取電流に応答して、前記記憶されたデジタル状態の表示を提供する、複数のビット読取ラインと
を含む、ＪＭＲＡＭアレイ。
【請求項１６】
前記個別のビット読取電流および前記ワード読取電流は、前記ＨＭＪＪＤをトリガし、前記二値論理−１状態を記憶するＨＭＪＪＤに基づいて、出力電圧を提供するように構成される、請求項１５に記載のＪＭＲＡＭアレイ。
【請求項１７】
前記ＨＭＪＪＤは、前記行の所与の１つが、前記ワード読取電流によって選択されるときの前記二値論理−１状態に対応する第１の規模と、前記第１の規模を上回る、前記行の所与の１つが、前記ワード読取電流によって選択されないときの前記二値論理−１状態に対応する第２の規模と、前記第２の規模を上回る、前記二値論理−０状態に対応する第３の規模と、を有する、関連付けられた臨界電流を有し、前記ビット読取電流は、前記ビット読取電流が、前記二値論理−１状態と関連付けられた前記行の所与の１つ内の前記メモリセルのそれぞれにおけるＨＭＪＪＤをトリガするように、前記第１の規模と前記第２の規模との間の規模を有する、請求項１５に記載のＪＭＲＡＭアレイ。
【請求項１８】
前記一対の磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合であり、前記ＨＭＪＪＤはさらに、前記一対の並列磁気ジョセフソン接合を相互接続し、直接、前記複数のビット読取ラインの個別の１つに結合される、離散インダクタを含み、前記離散インダクタは、前記複数のワード読取ラインの個別の１つに誘導結合され、前記個別のワード読取電流に応答して、前記ＨＭＪＪＤ内に電流を誘導する、請求項１５に記載のＪＭＲＡＭアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、量子および古典的デジタル超電導回路に関し、具体的には、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムおよび方法に関する。
【背景技術】
【０００２】
超電導デジタル技術は、今までに例のない高速、低電力消費、かつ低動作温度から恩恵を享受する、コンピューティングおよび／または通信リソースを提供している。数十年もの間、超電導デジタル技術は、論理回路と比較して、適切な容量および速度を伴う、ランダムアクセスメモリ（ＲＡＭ）が欠けていた。これは、電気通信および無線インテリジェンスにおける超電導技術の現在の用途のための産業化の主要な障害であって、特に、高性能および量子コンピューティングを妨げ得る。超電導メモリのために現在検討されている概念はすべて、超電導誘導ループ内の磁束量子の量子化に基づく。そのようなメモリは、適切な収率を伴う鋳造プロセスを前提として、高速レジスタファイルに容易に適応することができるが、基本的には、誘導ループのサイズによって限定されるため、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を達成することは決してできない。あるハイブリッドメモリ解決策として、メモリコアが、ＣＭＯＳ技術を実装し、ビットライン検出が、ジョセフソン素子によって行われるものが提案された。しかしながら、そのような構成は、公称上のみ、標準的ＣＭＯＳより高い性能をもたらし、極低温環境の場合、比較的に高電力消費を被る。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の一側面は、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムを含む。システムは、行および列に配列される、メモリセルのアレイを含む。メモリセルはそれぞれ、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理-１状態および二値論理-０状態のうちの１つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含む。ＨＭＪＪＤはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成される。
【０００４】
本発明の別の側面は、ＪＭＲＡＭを読み取るための方法を含む。方法は、ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の１つを選択するステップを含む。メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ＨＭＪＪＤを含むことができる。方法はまた、メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップを含む。方法はまた、メモリセルのアレイの複数の列のそれぞれと関連付けられたワード読取電流およびビット読取電流に応答して、二値論理-１状態および二値論理-０状態のうちの１つを記憶する、複数の行の個別の１つ内のメモリセルにおいて、各ＨＭＪＪＤをトリガするステップに基づいて、複数の行の個別の１つ内のメモリセルのそれぞれから、デジタル状態を読み取るステップを含む。
【０００５】
本発明の別の側面は、メモリアレイを含む。メモリアレイは、各データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成される、複数のワード書込ラインを含む。メモリセルはそれぞれ、ＨＭＪＪＤを含む。メモリアレイはまた、それぞれ、二値論理-０状態および二値論理-１状態のうちの１つに対応するデジタル状態をメモリセルの所与の行の各メモリセルと関連付けられたＨＭＪＪＤに書き込むための個別のビット書込電流を伝導するように構成される、複数のビット書込ラインを含む。ＨＭＪＪＤは、複数のワード書込ラインの個別の１つおよび複数のビット書込ラインの個別の１つに磁気結合することができる。メモリアレイはまた、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインを含む。メモリアレイはさらに、それぞれ、個別のビット読取電流を伝導するように構成され、ＨＭＪＪＤが、データ読取動作の間、ワード読取電流およびビット読取電流に応答して、記憶されたデジタル状態の表示を提供する、複数のビット読取ラインを含む。
本発明は、例えば、以下を提供する。
（項目１）
行および列に配列される、メモリセルのアレイを含む、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムであって、上記メモリセルはそれぞれ、ワード書込ライン上に提供されるワード書込電流およびビット書込ライン上に提供されるビット書込電流に応答して、二値論理-１状態および二値論理-０状態のうちの１つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含み、上記ＨＭＪＪＤはまた、ワード読取ライン上に提供されるワード読取電流およびビット読取ライン上に提供されるビット読取電流に応答して、個別のデジタル状態を出力するように構成される、ＪＭＲＡＭシステム。
（項目２）
上記メモリセルのアレイが、上記アレイの行のそれぞれおよび列のそれぞれに対して、直列に配列されるように、上記ワード書込ラインおよび上記ワード読取ラインは、上記アレイの所与の行内の上記メモリセルのそれぞれに共通であり、上記ビット書込ラインおよび上記ビット読取ラインは、上記アレイの所与の列内の上記メモリセルのそれぞれに共通である、項目１に記載のＪＭＲＡＭ。
（項目３）
所与のメモリセルと関連付けられた上記ワード書込ラインおよび上記ビット書込ラインはそれぞれ、上記ＨＭＪＪＤに磁気結合され、上記ワード書込電流は、データ書込動作の間、上記行の所与の１つ内の上記メモリセルのそれぞれを通して、上記ワード書込ライン上に提供され、上記ビット書込ラインは、それぞれ、上記列の個別の１つと関連付けられる、複数のビット書込ラインを含み、個別の複数のビット書込電流はそれぞれ、上記行の所与の１つ内の上記メモリセルのそれぞれにおける上記二値論理-１状態および上記二値
論理-０状態のうちの１つの記憶に対応する、電流方向を有する、項目１に記載のＪＭ
ＲＡＭ。
（項目４）
上記ビット読取ラインは、それぞれ、上記列の個別の１つと関連付けられる、複数のビット読取ラインを含み、個別の複数のビット読取電流はそれぞれ、データ読取動作の間、提供される上記ワード読取電流に応答して選択される、上記行の所与の１つ内の上記個別のメモリセルのそれぞれと関連付けられたＨＭＪＪＤに提供され、上記複数のビット読取ライン上の上記行の所与の１つ内のＨＭＪＪＤのそれぞれの記憶されたデジタル状態の表示を提供する、項目１に記載のＪＭＲＡＭ。
（項目５）
上記ワード読取電流および上記複数のビット読取電流は、上記二値論理-０状態および
上記二値論理-１状態のうちの１つと関連付けられる、上記デジタル状態を記憶する、前
記行の所与の１つ内の上記メモリセルの各ＨＭＪＪＤをトリガするように協働し、上記記憶されたデジタル状態の表示は、上記複数のビット読取ラインの電圧と関連付けられる、項目４に記載のＪＭＲＡＭ。
（項目６）
上記ワード読取電流の少なくとも一部は、上記メモリセルのそれぞれ内の上記ビット読取電流に追加され、センス電流を生成し、上記行の所与の１つ内の上記メモリセルの各ＨＭＪＪＤは、上記ＨＭＪＪＤと関連付けられた臨界電流に対する上記センス電流の規模に基づいて、トリガされる、項目５に記載のＪＭＲＡＭ。
（項目７）
上記メモリセルのそれぞれ内のＨＭＪＪＤは、上記行の所与の１つが、上記ワード読取電流によって選択される時の上記二値論理-１状態に対応する第１の規模と、上記第１の
規模を上回る、上記行の所与の１つが、上記ワード読取電流によって選択されない時の上記二値論理-１状態に対応する第２の規模と、上記第２の規模を上回る上記二値論理-０状態に対応する第３の規模と、を有する、関連付けられた臨界電流を有し、上記ビット読取電流は、上記ビット読取電流が、上記二値論理-１状態と関連付けられた上記行の所与の１つ内の上記メモリセルのそれぞれ内のＨＭＪＪＤをトリガするように、上記第１の規模と上記第２の規模との間の規模を有する、項目４に記載のＪＭＲＡＭ。
（項目８）
上記複数のビット読取電流は、それを通して、上記ワード読取電流が、データ読取動作の間、提供され、上記記憶されたデジタル状態に基づいて、変動する抵抗を有する、上記ＨＭＪＪＤに基づいて、上記複数のビット読取ライン上の上記行の所与の１つ内のＨＭＪＪＤのそれぞれの上記記憶されたデジタル状態の表示を提供する、上記行の所与の１つ内の個別のメモリセルのそれぞれと関連付けられたＨＭＪＪＤをトリガするために十分な電流規模を有する、項目４に記載のＪＭＲＡＭ。
（項目９）
上記ＨＭＪＪＤは、少なくとも１つの磁気ジョセフソン接合を含む、項目１に記載のＪＭＲＡＭ。
（項目１０）
上記少なくとも１つの磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合を含み、上記ＨＭＪＪＤはさらに、上記対の並列磁気ジョセフソン接合を相互接続し、直接、上記ビット読取ライン上に結合される、離散インダクタを含み、上記離散インダクタは、上記ワード読取ラインに誘導結合され、上記ワード読取電流に応答して、上記ＨＭＪＪＤ内に電流を誘導する、項目９に記載のＪＭＲＡＭ。
（項目１１）
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）を読み取るための方法であって、
ワードライン上にワード読取電流を生成し、メモリセルのアレイの複数の行の個別の１つを選択するステップであって、上記メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含む、ステップと、
上記メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上にビット読取電流を生成するステップと、
上記メモリセルのアレイの複数の列のそれぞれと関連付けられた上記ワード読取電流および上記ビット読取電流に応答して、二値論理-１状態および二値論理-０状態のうちの１つを記憶する、上記複数の行の個別の１つ内の上記メモリセルにおいて、各ＨＭＪＪＤをトリガするステップに基づいて、上記複数の行の個別の１つ内の上記メモリセルのそれぞれから、上記デジタル状態を読み取るステップと、
を含む、方法。
（項目１２）
上記デジタル状態を読み取るステップは、メモリセルのアレイの複数の列のそれぞれと関連付けられた上記ビットラインの電圧および電流のうちの１つを測定するステップを含み、上記電圧および上記電流のうちの１つの規模は、上記複数の行の個別の１つ内の上記メモリセルのＨＭＪＪＤが、上記メモリセルのアレイの複数の列のそれぞれと関連付けられた上記ワード読取電流および上記ビット読取電流に応答してトリガされたかどうかを示す、項目１１に記載の方法。
（項目１３）
上記ワード読取電流を生成するステップは、直列の上記複数の行の個別の１つ内の上記メモリセルのそれぞれにおける上記ワード読取ライン上に上記ワード読取電流を提供するステップを含み、上記ビット読取電流を生成するステップは、直列の上記複数の列のそれぞれ内の上記メモリセルのそれぞれにおいて、上記メモリセルのそれぞれを通して、上記ビット読取ライン上に上記ビット読取電流を提供するステップを含む、項目１１に記載の方法。
（項目１４）
上記ビット読取電流を生成するステップは、上記二値論理-１状態を有する、上記複数
の行の個別の１つ内の上記メモリセルのそれぞれのＨＭＪＪＤと関連付けられた第１の臨界電流規模を上回る規模と、上記二値論理-１状態を有する、上記複数の行の個別の１つ
内にない上記メモリセルのそれぞれのＨＭＪＪＤと関連付けられた第２の臨界電流未満の規模であって、上記二値論理-０状態を有する、上記複数の行の個別の１つ内の上記メモ
リセルのそれぞれのＨＭＪＪＤと関連付けられた第３の臨界電流規模未満である、規模とにおいて、上記ビット読取電流を生成するステップを含む、項目１１に記載の方法。
（項目１５）
上記ワード読取電流を提供し、上記ワード読取ラインに誘導結合される、離散インダクタを介して、上記複数の行の個別の１つ内の上記メモリセルのそれぞれと関連付けられたＨＭＪＪＤ内に電流を誘導するステップと、
上記ＨＭＪＪＤ内に、上記電流および上記ビット読取電流の合計である、センス電流を生成するステップと、
上記ＨＭＪＪＤと関連付けられた臨界電流を超えるセンス電流に応じて、上記ＨＭＪＪＤをトリガするステップであって、上記臨界電流は、上記ＨＭＪＪＤ内に記憶された上記デジタル状態に基づく、規模を有する、ステップと、
をさらに含む、項目１１に記載の方法。
（項目１６）
ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）アレイであって、
複数のワード書込ラインであって、それぞれ、データ書込動作の間、メモリセルの所与の行を選択する、個別のワード書込電流を伝導するように構成され、上記メモリセルはそれぞれ、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含む、複数のワード書込ラインと、
複数のビット書込ラインであって、それぞれ、二値論理-０状態および二値論理-１状態のうちの１つに対応するデジタル状態を上記メモリセルの所与の行の各メモリセルと関連付けられたＨＭＪＪＤに書き込むための個別のビット書込電流を伝導するように構成され、上記ＨＭＪＪＤは、上記複数のワード書込ラインの個別の１つおよび上記複数のビット書込ラインの個別の１つに磁気結合される、複数のビット書込ラインと、
複数のワード読取ラインであって、それぞれ、データ読取動作の間、メモリセルの所与の行を選択する、個別のワード読取電流を伝導するように構成される、複数のワード読取ラインと、
複数のビット読取ラインであって、それぞれ、個別のビット読取電流を伝導するように構成され、上記ＨＭＪＪＤは、上記データ読取動作の間、上記ワード読取電流および上記ビット読取電流に応答して、上記記憶されたデジタル状態の表示を提供する、複数のビット読取ラインと
を含む、ＪＭＲＡＭアレイ。
（項目１７）
上記個別のビット読取および上記ワード読取電流は、上記ＨＭＪＪＤをトリガし、上記二値論理-１状態を記憶するＨＭＪＪＤに基づいて、出力電圧を提供するように構成され
る、項目１６に記載のＪＭＲＡＭアレイ。
（項目１８）
上記ＨＭＪＪＤは、上記行の所与の１つが、上記ワード読取電流によって選択される時の上記二値論理-１状態に対応する第１の規模と、上記第１の規模を上回る、上記行の所
与の１つが、上記ワード読取電流によって選択されない時の上記二値論理-１状態に対応
する第２の規模と、上記第２の規模を上回る、上記二値論理-０状態に対応する第３の規
模と、を有する、関連付けられた臨界電流を有し、上記ビット読取電流は、上記ビット読取電流が、上記二値論理-１状態と関連付けられた上記行の所与の１つ内の上記メモリセ
ルのそれぞれにおけるＨＭＪＪＤをトリガするように、上記第１の規模と上記第２の規模との間の規模を有する、項目１６に記載のＪＭＲＡＭアレイ。
（項目１９）
上記ＨＭＪＪＤは、少なくとも１つの磁気ジョセフソン接合を含む、項目１６に記載のＪＭＲＡＭアレイ。
（項目２０）
上記少なくとも１つの磁気ジョセフソン接合は、一対の並列磁気ジョセフソン接合を含み、上記ＨＭＪＪＤはさらに、上記対の並列磁気ジョセフソン接合を相互接続し、直接、上記複数のビット読取ラインの個別の１つに結合される、離散インダクタを含み、上記離散インダクタは、上記複数のワード読取ラインの個別の１つに誘導結合され、上記個別のワード読取電流に応答して、上記ＨＭＪＪＤ内に電流を誘導する、項目１９に記載のＪＭＲＡＭアレイ。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明のある側面による、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムの実施例を例証する。
【図２】図２は、本発明のある側面による、メモリセルの実施例を例証する。
【図３】図３は、本発明のある側面による、ＪＭＲＡＭシステムの別の実施例を例証する。
【図４】図４は、本発明のある側面による、ＪＭＲＡＭを読み取るための方法の実施例を例証する。
【発明を実施するための形態】
【０００７】
本発明は、概して、量子および古典的デジタル超電導回路に関し、具体的には、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムおよび方法に関する。ＪＭＲＡＭシステムは、それぞれ、関連付けられた障壁内に強磁性材料を伴う、１つ以上のジョセフソン接合等の１つ以上のヒステリシス磁気ジョセフソン接合を含む、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）を含む、メモリセルのアレイを実装することができる。実施例として、ＨＭＪＪＤは、超電導量子界面素子（ＳＱＵＩＤ）として、配列することができる。ＨＭＪＪＤは、ＨＭＪＪＤと関連付けられたワード書込電流およびビット書込電流に応答して、二値論理-１状態または二値論理-０状態のうちの１つに対応するデジタル状態を記憶するように構成することができる。実施例として、ワード書込およびビット書込電流はそれぞれ、専用ワード書込およびビット書込ライン上に提供することができ、相互に対する個別の電流方向に基づいて、ＨＭＪＪＤの論理状態を設定することができる。
【０００８】
加えて、アレイのメモリセルのそれぞれのＨＭＪＪＤは、ワード読取電流およびビット読取電流に応答して、記憶されたデジタル状態の表示を提供することができる。実施例として、ワード読取電流は、ワード読取ライン上に提供され、アレイの行のメモリセルのそれぞれのＨＭＪＪＤと関連付けられた臨界電流を低減させることができ、ビット読取電流は、ＨＭＪＪＤにバイアスをかけ、ジョセフソン接合をトリガし、二値論理-１状態に対応するデジタル状態を記憶するＨＭＪＪＤに基づいて、関連付けられたビット読取ライン上の電圧を変化させ、二値論理-０状態に対応するデジタル状態を記憶するＨＭＪＪＤに基づいて、トリガしないことができる。したがって、ＨＭＪＪＤは、ＨＭＪＪＤのデジタル状態が、二値論理-１状態または二値論理-０状態に対応するかどうかに基づいて変動する規模を有する、電圧を提供することができる。
【０００９】
図１は、本発明のある側面による、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システム１０の実施例を例証する。ＪＭＲＡＭシステム１０は、種々の量子および／または古典的コンピューティング用途におけるメモリ構造として、実装することができる。実施例として、ＪＭＲＡＭシステム１０は、絶対温度約４度以下での動作等、量子コンピューティング回路内において、極低温で構成され、量子コンピューティング環境内にデータを記憶することができる。
【００１０】
ＪＭＲＡＭシステム１０は、図１の実施例では、メモリセルのアレイ１２として、配列されるように実証される。具体的には、メモリセル１２は、それぞれ、ＷＯＲＤ０からＷＯＲＤＹとして実証される、データワードに対応する、行１４内に配列され、Ｙは、１より大きい整数である。行１４はそれぞれ、行１４にわたって、Ｘ列１６を形成する、一式のメモリセル１２を含み、ＷＯＲＤ０内のメモリセル１２は、図１の実施例では、Ｃ０からＣＸとして実証され、Ｘは、１より大きい整数である。したがって、ＪＭＲＡＭシステム１０のアレイ内のメモリセル１２はそれぞれ、行１４および列１６によって、個々にアドレス可能であることができる。
【００１１】
図１の実施例では、行１４はそれぞれ、それぞれ、ＷＬＷ０およびＷＬＲ０からＷＬＷＹおよびＷＬＲＹとして実証される、関連付けられたワード書込ライン１８およびワード読取ライン２０を有するように実証される。ワード書込ライン１８およびワード読取ライン２０は、ＪＭＲＡＭシステム１０の行１４のそれぞれ内のメモリセル１２のそれぞれに誘導および／または磁気結合することができる。加えて、メモリセル１２はそれぞれ、それぞれ、ＢＬＷ０およびＢＬＲ０からＢＬＷＹおよびＢＬＲＹとして実証される、関連付けられたビット書込ライン２２およびビット読取ライン２４を有するように実証される。ビット書込ライン２２およびビット読取ライン２４は、各列１６内のメモリセル１２が、ビット書込ライン２２およびビット読取ライン２４に対して、直列に配列されるように、ＪＭＲＡＭシステム１０の行１４のそれぞれ内の各対応する番号が付けられたメモリセル１２に結合することができる。
【００１２】
メモリセル１２はそれぞれ、単一ビットのデータを記憶するように構成される。具体的には、メモリセル１２はそれぞれ、二値論理-１または二値論理-０に対応するデジタル状態を記憶するように構成することができる、少なくとも１つのヒステリシス磁気ジョセフソン接合を含むことができる。デジタル状態は、個別のワード書込ライン１８上に提供されるワード書込電流および個別のビット書込ライン２２上に提供されるビット書込電流に応答して、設定することができる。同様に、メモリセル１２のそれぞれ内に記憶される個別のデジタル状態は、個別のワード読取ライン２０上に提供され、行１４の所与の１つを選択する、ワード読取電流、および個別のビット読取ライン２４上に提供される、ビット読取電流に基づいて、メモリセル１２から読み取ることができる。具体的には、列１６のそれぞれのビット読取ライン２４は、データ読取動作の間、ワード読取電流およびビット読取電流に応答して、個別のビット読取ライン２４を測定し、関連付けられた行１４のメモリセル１２のそれぞれのデジタル状態が、二値論理-１状態または二値論理-０状態に対応するかどうかを判定するように構成される、センスレジスタ２６に結合される。実施例として、センスレジスタ２６は、以下に詳述されるように、ビット読取ライン２４と関連付けられた電圧または電流を測定することができる。
【００１３】
図２は、本発明のある側面による、メモリセルシステム５０の実施例を例証する。メモリセルシステム５０は、図１の実施例における、メモリセル１２のうちの１つに対応することができる。したがって、図２の実施例の以下の説明では、図１の実施例におけるＪＭＲＡＭシステム１０を参照する。
【００１４】
メモリセルシステム５０は、それぞれ、メモリセルシステム５０を通過する、ワード書込ラインＷＬＷおよびワード読取ラインＷＬＲを含む。ワード書込ラインＷＬＷは、データ書込動作の間、ワード書込電流ＩＷＷを伝導し、ワード読取ラインＷＬＲは、データ読取動作の間、ワード読取電流ＩＷＲを伝導する。同様に、メモリセルシステム５０は、それぞれ、メモリセルシステム５０を通過する、ビット書込ラインＢＬＷおよびビット読取ラインＢＬＲを含む。ビット書込ラインＢＬＷは、データ書込動作の間、ビット書込電流ＩＢＷを伝導し、ビット読取ラインＢＬＲは、データ読取動作の間、ビット読取電流ＩＢＲを伝導する。実施例として、ワード書込およびワード読取ラインＷＬＷおよびＷＬＲは、同様に、メモリセルシステム５０の両側の所与の行内の隣接するメモリセルに結合することができる。したがって、ワード読取およびワード書込電流ＩＷＷおよびＩＷＲは、個別のデータ書込およびデータ読取動作の間、メモリセルシステム５０を含む、行内のメモリセルシステムの全部を通って流動する。類似様式において、ビット書込およびビット読取ラインＢＬＷおよびＢＬＲは、同様に、モリセルシステム５０の上方および下方の所与の列内の隣接するメモリセルに結合することができる。したがって、ビット読取およびビット書込電流ＩＢＷおよびＩＢＲは、個別のデータ書込およびデータ読取動作の間、メモリセルシステム５０を含む、列内のメモリセルシステムの全部を通って流動する。
【００１５】
メモリセルシステム５０はまた、二値論理-１状態または二値論理-０状態のうちの１つに対応するデジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合素子（ＨＭＪＪＤ）５２を含む。図２の実施例では、ＨＭＪＪＤ５２は、超電導量子界面素子（ＳＱＵＩＤ）として配列される、関連付けられた障壁内に強磁性材料を伴う、一対のジョセフソン接合５４として実証される。具体的には、ジョセフソン接合５４は、インダクタＬ２との超電導ループ内に実証される。実施例として、ジョセフソン接合５４は、超電導体-強磁性超電導体（ＳＦＳ）ジョセフソン接合として、構成することができる。ＨＭＪＪＤ５２は、ニオブ（Ｎｂ）等の超電導材料の外側層と、対のジョセフソン接合５４間の強磁性材料の１つ以上の内部薄膜層と、を含むことができる。実施例として、強磁性材料の薄膜層は、実質的に固定された磁場を有する、１つ以上の「硬」強磁性層と、直交電流によって局所的に生成された磁場の結果として、変化し得る、１つ以上の「軟」強磁性層と、を含むことができる。ビット読取ラインＢＬＲおよび／またはワード読取ラインＷＬＲは、ビット読取ラインＢＬＲおよび／またはワード読取ラインＷＬＲが、ＨＭＪＪＤ５２の超電導外側層を形成するように、超電導材料から加工することができる。さらに、ＨＭＪＪＤ５２は、超電導および／または強磁性層と交互配置される、酸化物層等の１つ以上の付加的層を含むことができる。
【００１６】
図２の実施例では、ワード書込ラインＷＬＷおよびビット書込ラインＢＬＷは、５６に示されるように、ＨＭＪＪＤ５２に磁気結合されるように実証される。実施例として、ＨＭＪＪＤ５２は、２つ以上の異なる強磁性層を含むことができ、強磁性層のうちの１つ内の磁場の配向は、実質的に、固定される。他の１つ以上の強磁性層の磁場配向は、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷによって局所的に生成される磁場の結果として、変化し得る。
【００１７】
したがって、ＨＭＪＪＤ５２の構成に基づいて、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷは、磁場を生成し、データ書込動作の間、電流の個別の方向に基づいて、ＨＭＪＪＤ５２の磁気電流状態を使用して、ＨＭＪＪＤ５２のデジタル状態を二値論理-１状態または二値論理-０状態に設定することができる。具体的には、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷによって産生された組み合わせられた磁場が、硬強磁性層の内部磁場と同一配向を有する場合、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷのそれぞれの個々の磁場を正または負に合計し、ヒステリシス磁気ジョセフソン接合のデジタル状態を、それぞれ、二値論理-１状態または二値論理-０状態に対応するように設定することができる。しかしながら、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷによって産生された組み合わせられた磁場が、硬強磁性層の内部磁場と反対配向を有する場合、ＨＭＪＪＤ５２のデジタル状態は、不変のままである。
【００１８】
同様に、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷの１つのみの個々の磁場は、アドレスされていない行内のメモリセルが、ビット書込電流ＩＢＷの流動に関わらず、その個別のデジタル状態を維持するように、ＨＭＪＪＤ５２のデジタル状態を変化させるには不十分であり得る。さらに、ワード書込ラインＷＬＷおよびビット書込ラインＢＬＷの超電導性および超電導接地面の存在に基づいて、ワード書込ラインＷＬＷとビット書込ラインＢＬＷとの間の相互結合は、実質的に、軽減され得る。したがって、所与の行内のワード書込電流ＩＷＷの所与の電流方向に対して、列のそれぞれ内の個別のビット書込電流ＩＢＷの電流方向は、ワード書込電流ＩＷＷが提供されない他の行のいずれか内のメモリセルのいずれかにおけるデジタル状態にも影響を及ぼすことなく、データ書込動作の間、所与の行内のＨＭＪＪＤ５２のそれぞれのデジタル状態を設定するように制御することができる。
【００１９】
ＨＭＪＤＤ５２のデジタル状態は、ワード読取電流ＩＷＲおよびビット読取電流ＩＢＲに応答して、メモリセルシステム５０から読み取ることができる。具体的には、ワード読取電流ＩＷＲは、ワード読取ラインＷＬＲ上に提供され、関連付けられたメモリアレイ内のメモリセルの行を選択することができる。ワード読取ラインＷＬＲは、図２の実施例では、離散インダクタＬ１を含むように実証される。したがって、ワード読取電流ＩＷＲは、ＤＣ電流パルスとして、離散インダクタＬ１を通って流動する。離散インダクタＬ１は、ＨＭＪＪＤ５２内に含まれる、離散インダクタＬ２に誘導結合される。したがって、ワード読取電流ＩＷＲは、ＨＭＪＪＤ５２内にＤＣ電流パルスを誘導する。離散インダクタＬ１およびＬ２は、図２の実施例では、ＨＭＪＪＤ５２の層の配列の固有の誘導特性を表してもよく、したがって、実際のインダクタとして構成されなくてもよいことを理解されたい。
【００２０】
ビット読取電流ＩＢＲは、直接、ＨＭＪＪＤ５２に提供され、したがって、実質的に等しく、ジョセフソン接合５４のそれぞれを通って流動する。加えて、離散インダクタＬ１およびＬ２を介して、ワード読取電流ＩＷＲによって誘導される電流は、ワード読取電流ＩＷＲの電流方向に基づいて、ジョセフソン接合５４のうちの１つを通して、ビット読取電流ＩＢＲに追加される。ワード読取電流ＩＷＲによって誘導される電流は、ジョセフソン接合５４のうちの１つを通して、ビット読取電流に追加されるため、ワード読取電流ＩＷＲは、本質的に、ＨＭＪＪＤ５２をトリガするために必要な電流に対応する臨界電流の規模によって、ＨＭＪＪＤ５２の臨界電流を抑制する。ワード読取電流ＩＷＲおよびビット読取電流ＩＢＲによって誘導される電流は、したがって、集合的に、ＨＭＪＪＤ５２内のセンス電流ＩＳとして実証される。
【００２１】
ＨＭＪＪＤ５２の臨界電流はさらに、ＨＭＪＪＤ５２のデジタル状態によって影響を受け得る。具体的には、臨界電流は、ＨＭＪＪＤ５２が、二値論理-０状態ではなく、二値論理-１状態を記憶する時、有意に低減され得る。実施例として、ＨＭＪＪＤ５２は、二値論理-１状態を記憶する時、約１００マイクロアンペア（μＡ）の臨界電流を、二値論理-０状態を記憶する時、約３００μＡの臨界電流を有し得る。加えて、メモリセルシステム５０が、ワード読取電流ＩＷＲによって読み取られるように選択される時、ＨＭＪＪＤ５２の臨界電流はさらに、約６０μＡまで低減される。したがって、ビット読取電流ＩＢＲは、約８０μＡ等、メモリセルシステム５０が、ワード読取電流ＩＷＲ（例えば、６０μＡ）によって選択される時と、メモリセルシステム５０が、ワード読取電流ＩＷＲ（例えば、１００μＡ）によって選択されない時の二値論理-１状態に対応する臨界電流間の規模を有し得る。故に、ビット読取電流ＩＢＲの規模は、ＨＭＪＪＤ５２が、二値論理-１状態を記憶する時のみ、ＨＭＪＪＤ５２をトリガするように選択される。実施例として、ＨＭＪＪＤ５２がトリガすると、ビット読取電流ＩＢＲの総電流およびワード読取電流ＩＷＲによって誘導される電流を有する、ジョセフソン接合５４のうちの１つが、最初にトリガし、振動様式において、他のジョセフソン接合５４が続き得る。その結果、ＨＭＪＪＤ５２がトリガすると、ＨＭＪＪＤ５２は、記憶された二値論理-１状態を示す、ビット読取ラインＢＬＲ上に電圧を放出する。
【００２２】
メモリセルシステム５０のＨＭＪＤＤ５２のデジタル状態は、種々の他の方法で読み取ることができる。実施例として、メモリセルシステム５０のＨＭＪＤＤ５２のデジタル状態は、ジョセフソン接合５４の抵抗変化に基づいて、読み取ることができる。具体的には、ＨＭＪＤＤ５２の障壁の抵抗は、記憶されたデジタル状態に基づいて変動するように、ヒステリシスである抵抗を有し得る。したがって、ビット読取電流ＩＢＲは、ＨＭＪＤＤ５２のジョセフソン接合５４をトリガするように設定される規模を有し得る。その結果、ビット読取ラインＢＬＲの電圧は、図１の実施例では、ビット読取ラインＢＬＲの電圧が、ＨＭＪＤＤ５２内に記憶されたデジタル状態を示すことができるように、センスレジスタ２６等によって、測定することができる。
【００２３】
メモリセルシステム５０は、図２の実施例に限定されるように意図されないことを理解されたい。実施例として、メモリセルシステム５０は、ワードラインＷＬＲおよびＷＬＷならびにビットラインＢＬＲおよびＢＬＷの配列が、相互におよびＨＭＪＪＤ５２に対して、変動し得るように、図式的に実証される。例えば、ワード書込ラインＷＬＷおよびビット書込ラインＢＬＷの構成は、ワード書込電流ＩＷＷおよびビット書込電流ＩＢＷの電流方向が、ＨＭＪＪＤ５２内にデジタル状態を記憶するのと反対であり得ることが可能である。加えて、メモリセルシステム５０は、ＨＭＪＪＤ５２として、一対のジョセフソン接合を実装するのに限定されず、代わりに、単一ジョセフソン接合を実装し得る、または種々の他のタイプのＨＭＪＪＤとして構成され得る。さらに、図２の実施例は、ワードラインＷＬＲおよびＷＬＷならびにビットラインＢＬＲおよびＢＬＷが、個別の行および列内の他の隣接するメモリセルと直列に配列されるように説明するが、ワードラインＷＬＲおよびＷＬＷならびにビットラインＢＬＲおよびＢＬＷは、代わりに、メモリセルシステム５０に対して、専用であり得る。故に、メモリセルシステム５０は、種々の方法で構成することができる。
【００２４】
図３は、本発明のある側面による、ＪＭＲＡＭシステム１００の別の実施例を例証する。ＪＭＲＡＭシステム１００は、図１の実施例におけるＪＭＲＡＭシステム１００と同様に構成することができる。したがって、図３の実施例の以下の説明では、図１の実施例を参照する。具体的には、図３の実施例は、データが、ＪＭＲＡＭシステム１００から読み取られる、データ読取動作を実証する。
【００２５】
ＪＭＲＡＭシステム１００は、図３の実施例では、メモリセルのアレイ１０２として、配列されるように実証される。具体的には、メモリセル１０２は、それぞれ、データワード０からＹに対応する、行１０４内に配列され、Ｙは、１より大きい整数である。行１０４はそれぞれ、行１０４にわたってＸ列１０６を形成する、一式のメモリセル１０２を含み、Ｘは、１より大きい整数である。図３の実施例では、実証されるメモリセル１０２はそれぞれ、Ｃ０＿０からＣＸ＿Ｙの列および行によって指定される。
【００２６】
図３の実施例では、メモリセルＣ０＿０およびＣＸ＿０に対応するメモリセル１０２が、より詳細に実証される。具体的には、図２の実施例におけるメモリセルシステム５０と同様に、メモリセルＣ０＿０およびＣＸ＿０は、それぞれ、第１および第２の離散インダクタＬ１＿０およびＬ２＿０ならびにＬ１＿ＸおよびＬ２＿Ｘを含む。メモリセルＣ０＿０およびＣＸ＿０はそれぞれ、また、それぞれ、一対のジョセフソン接合を含むことができる、ＨＭＪＪＤ１０８を含む。メモリセルＣ０＿０およびＣＸ＿０はまた、図２の実施例に実証されるが、簡潔にするために、図３の実施例から省略されているのと同様に、ワード書込およびビット書込ラインを含むことができることを理解されたい。
【００２７】
ＪＭＲＡＭシステム１００はまた、ＷＬＲ０として実証され、したがって、それぞれ、メモリセルＣ０＿０およびＣＸ＿０の離散インダクタＬ１＿ＸおよびＬ１＿０を通過する、０番目の行１０４に対応する、ワード読取ライン１１０を含む。ＪＭＲＡＭシステム１００はまた、ＢＬＲＸおよびＢＬＲ０として実証され、したがって、それぞれ、Ｘ番目および０番目の列１０６に対応する、ビット読取ライン１１２を含む。ビット読取ライン１１２は、ＨＭＪＪＤ１０８に結合されるように実証される。図３の実施例は、ワード読取ラインＷＬＲ０ならびにビット読取ラインＢＬＲＸおよびＢＬＲ０のみ実証するが、ＪＭＲＡＭシステム１００はまた、行１０４のそれぞれに対する付加的ワード読取ライン１１０および列１１２のそれぞれに対する付加的ビット読取ライン１１２を含むことを理解されたい。
【００２８】
ワード読取ラインＷＬＲ０は、読み取りのために、０番目の行１０４を選択する、メモリセルＣＸ＿０およびＣ０＿０を含む、０番目の行１０４を通過する、ＤＣワード読取電流パルスＩＷＲを伝導する。その結果、ワード読取電流ＩＷＲは、ＨＭＪＪＤ１０８の臨界電流を抑制する、それぞれ、第１および第２の離散インダクタＬ１＿ＸおよびＬ２＿ＸならびにＬ１＿０およびＬ２＿０を介して、ＤＣ電流パルスを誘導する。加えて、ビット読取ラインＢＬＲＸおよびＢＬＲ０は、メモリセルＣＸ＿０およびＣ０＿０を含む、Ｘ番目および０番目の列１０６を通過する、それぞれ、ビット読取電流ＩＢＲ＿ＸおよびＩＢＲ＿０を伝導する。ワード読取電流ＩＷＲならびにビット読取電流ＩＢＲ＿ＸおよびＩＢＲ＿０によって、ＨＭＪＪＤ１０８内に誘導される電流は、集合的に、それぞれ、センス電流ＩＳ＿ＸおよびＩＳ＿０として、ＨＭＪＪＤ１０８内に実証される。
【００２９】
図３の実施例では、メモリセルＣＸ＿０と関連付けられるＨＭＪＪＤ１０８は、二値論理-１状態（'１'）を記憶するように実証され、メモリセルＣ０＿０と関連付けられるＨＭＪＪＤ１０８は、二値論理-０状態（'０'）を記憶するように実証される。メモリセルＣＸ＿０およびＣ０＿０ならびに０番目の行１０４内の残りのメモリセル１０２のデジタル状態は、以前に行われたデータ書込動作において設定されている可能性がある。図２の実施例において前述のものと同様に、ＨＭＪＪＤ１０８の臨界電流は、ＨＭＪＪＤ１０８が、二値論理-１状態または二値論理-０状態を記憶するかどうかに依存し得る。したがって、二値論理-１状態を記憶することによって、メモリセルＣＸ＿０と関連付けられたＨＭＪＪＤ１０８は、二値論理-０状態（例えば、約３００μＡ）を記憶する、メモリセルＣ０＿０の臨界電流未満である、ワード読取電流ＩＷＲ（例えば、約６０μＡ）によって選択される時、臨界電流を有し得る。したがって、ビット読取電流ＩＢＲ＿ＸおよびＩＢＲ＿０はそれぞれ、約８０μＡ等、ワード読取電流ＩＷＲによって選択される時と、ワード読取電流ＩＷＲ（例えば、１００μＡ）によって選択されない時の二値論理-１状態に対応する臨界電流間の規模（例えば、約８０μＡ）を有し得る。
【００３０】
メモリセルＣＸ＿０およびＣ０＿０のＨＭＪＪＤ１０８の臨界電流に対する、ビット読取電流ＩＢＲ＿ＸおよびＩＢＲ＿０の規模に基づいて、メモリセルＣＸ＿０のＨＭＪＪＤ１０８は、トリガし、メモリセルＣ０＿０は、トリガしない。データ読取動作の間、図１の実施例におけるセンスレジスタ２６等のセンスレジスタ（図示せず）は、ビット読取ラインＢＬＲＸと関連付けられた電圧ＶＸおよびビット読取ラインＢＬＲ０と関連付けられた電圧Ｖ０を監視することができる。例えば、センスレジスタは、差動電圧感知を行うため等、電圧ＶＸおよびＶ０を閾値と比較することができる。
【００３１】
ＨＭＪＪＤ１０８は、トリガに応じて、電圧パルスを提供することができる。実施例として、電圧パルスは、ビット読取電流ＩＢＲ＿Ｘの流動と反対方向に放出されることができる。したがって、電圧ＶＸは、電圧Ｖ０未満の規模を有し得る。故に、図３の実施例では、閾値規模と比較して等、電圧ＶＸのより小さな規模および電圧Ｖ０のより大きな規模は、メモリセルＣＸ＿０が、二値論理-１状態を記憶し、メモリセルＣ０＿０が、二値論理-０状態を記憶することを示すことができる。別の実施例として、ビット読取ラインＢＬＲの超電導性に基づいて、関連付けられたセンスレジスタは、ビット読取電流ＩＢＲ＿ＸおよびＩＢＲ＿０の規模を測定し、個別のメモリセルＣＸ＿０およびＣ０＿０のデジタル状態を判定するように構成することができる。図３の実施例は、Ｘ番目および０番目の列１０６に焦点を当てるが、ビット読取電流は、個別のビット読取ライン１１２上の関連付けられた電圧が、類似様式で監視することができるように、その間の列１０６すべてに提供することができることを理解されたい。故に、０番目の行１０４と関連付けられたデータワード全体が、データ読取動作の間、並行して、読み取ることができる。このように、行１０４のいずれか内のメモリセル１０２は、図３の実施例に説明されるように、データ読取動作の間、読み取ることができる。
【００３２】
前述の構造および機能特徴に照らして、本発明の種々の側面による方法論は、図４を参照すすることによって、より理解されるであろう。説明の簡略の目的のために、図４の方法論は、連続的実行するように図示および説明されるが、いくつかの側面は、本発明に従って、本明細書に図示および説明されるものと異なる順序において、および／または他の側面と並行して、生じ得るため、本発明は、例証される順序に限定されないことを理解および認識されたい。さらに、例証される特徴すべてが、本発明のある側面による方法を実装するために必要とされない場合がある。
【００３３】
図４は、本発明のある側面による、ＪＭＲＡＭを読み取るための方法２００の実施例を例証する。２０２では、ワード読取電流が、メモリセルのアレイの複数の行のうちの所与の１つと関連付けられたワードライン上に生成され、メモリセルはそれぞれ、デジタル状態を記憶するように構成される、ヒステリシス磁気ジョセフソン接合を備える。ヒステリシス磁気ジョセフソン接合は、ワード書込ライン上のワード書込電流およびビット書込ライン上のビット書込電流に応答して、デジタル状態を記憶することができる、ジョセフソン接合であり得る。２０４では、ビット読取電流が、メモリセルのアレイの複数の列のそれぞれと関連付けられたビットライン上に生成される。ビット読取電流はそれぞれ、略同一規模を有し得る。
【００３４】
２０６では、デジタル状態は、メモリセルのアレイの複数の列のそれぞれと関連付けられたワード読取電流およびビット読取電流に応答して、二値論理-１状態および二値論理-０状態のうちの１つを記憶する、複数の行のうちの所与の１つ内のメモリセルのそれぞれにおいて、ヒステリシス磁気ジョセフソン接合をトリガするステップに基づいて、複数の行の所与の１つ内のメモリセルのそれぞれから読み取られる。ワード読取電流は、ヒステリシス磁気ジョセフソン接合の臨界電流を抑制してもよく、ヒステリシス磁気ジョセフソン接合は、記憶されたデジタル状態に基づく、臨界電流を有してもよい。したがって、ビット読取電流は、二値論理-１および二値論理-０状態のうちの１つを有する、ヒステリシス磁気ジョセフソン接合のみトリガするように選択される、規模を有し得る。
【００３５】
前述されたのは、本発明の実施例である。当然ながら、本発明を説明する目的のための構成要素または方法論のあらゆる想起可能な組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび順列が可能であることを認識するであろう。故に、本発明は、添付の請求項を含む、本願の範囲内にある、そのような代替、修正、および変形例すべてを包含するものと意図される。
【図１】
0005885307.tif 000002
【図２】
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【図３】
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【図４】
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