(57)【特許請求の範囲】
【請求項１】
半導体メモリセルを形成する方法であって、
基板上に第１の材料絶縁層を形成することと、
該第１の絶縁層上に材料導電層を形成することと、
該導電層上に第２の材料絶縁層を形成することと、
該導電層へ下方に延在し、該導電層を露出する該第２の絶縁層に第１のトレンチを形成することと、
該導電層の一部を露出する該第１のトレンチの底部の隙間により離間されるスペーサを該第１のトレンチに形成することと、
異方性エッチングを該隙間を通って行うことにより該導電層を通って第２のトレンチを形成することと、
前記第２のトレンチを形成した後に、前記第２の絶縁層及び前記スペーサを完全に除去することと、
前記第２の絶縁層及び前記スペーサを完全に除去した後に、前記第２のトレンチにより互いに離間する材料からなる前記導電層の第１及び第２のブロックを残すように該導電層の一部を選択的に除去することと、
該第２のトレンチを絶縁材料で満たすことと、
前記導電層の一部を選択的に除去した後に、第１及び第２の離間領域であって、該基板にチャネル領域をその間に有する、離間領域を該基板に形成することと、を含み、該第１及び第２の領域は、第１の導電型を有し、該チャネル領域は、該第１の導電型と異なる第２の導電型を有し、該チャネル領域は、該第１のブロックの下に第１の部分と、該第２のブロックの下に第２の部分と、を含み、
前記第２のブロックの側稜が、前記第１の領域の側稜と整列し、前記第１のブロックの側稜が、前記第２の領域の側稜と整列する、方法。
【請求項２】
前記基板に第１の導電型材料を注入することによって、前記基板にウェル領域を形成することであって、前記第１の領域が、該ウェル領域に形成される、形成することを更に含む、請求項１に記載の方法。
【請求項３】
前記第２のブロックの一部が、前記ウェル領域の上に配置される、請求項２に記載の方法。
【請求項４】
前記基板に材料を注入し、前記チャネル領域の下にある前記基板にウェル領域を形成することを更に含む、請求項１に記載の方法。
【請求項５】
前記第１のブロックに横方向に当接する絶縁材料のスペーサを形成することと、
前記第２のブロックに横方向に当接する絶縁材料のスペーサを形成することと、を更に含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリセルを形成する自己整列方法に関する。
【背景技術】
【０００２】
浮遊ゲートを使用して電荷をその上に蓄積する不揮発性半導体メモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。
【０００３】
半導体浮遊ゲートメモリセルアレイの製造性に直面している問題の１つがソース、ドレイン、コントロールゲート、及び浮遊ゲートなどの様々な構成要素の整列である。半導体処理を統合させる設計基準寸法が縮小するにつれ、最小のリソグラフィック機構が縮小し、正確な整列に対する必要性がより重要度を増している。様々なパーツの整列によって、半導体製品の製造の歩留まりも決定することができる。
【０００４】
自己整列は、当業界では既知である。自己整列は、１つ以上の材料を含む１つ以上の工程を処理する行為を意味し、この工程の処理において、機構がお互いに対して自動的に整列する。したがって、本発明は、自己整列の技術を使って、スプリットゲート型の半導体メモリアレイの製造を実現する。
【０００５】
１枚のウエハ上のメモリセルの数を最大化するためにメモリセルアレイのサイズを縮小する必要性が常に存在する。スプリットゲート型メモリセルを形成して、横方向に互いに隣接し、基板全体を覆うコントロールゲート及び浮遊ゲートを形成することが知られている。しかし、セパレートゲート形成処理は、典型的には、浮遊ゲート及びコントロールゲートを形成するために使用される。セパレート形成処理は、フォトリソグラフィマスク及びマスキング工程が追加で必要である。更に、メモリセルのサイズが小さくなるにつれて、２つのゲートを互いに整列させること、並びに２つのゲートを隔てる絶縁層の厚さを正確に制御すること、が益々困難になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、スプリットゲート型の不揮発性メモリセル用の浮遊ゲート及びコントロールゲートを形成する改良された技術が必要である。
【課題を解決するための手段】
【０００７】
スプリットゲート型の不揮発性メモリセルを形成する方法は、基板上に第１の材料絶縁層を形成することと、第１の絶縁層上に材料導電層を形成することと、導電層上に第２の材料絶縁層を形成することと、導電層へ下方に延在し導電層を露出する第２の絶縁層に第１のトレンチを形成することと、導電層の一部を露出する第１のトレンチの底部の隙間により離間されるスペーサを第１のトレンチに形成することと、異方性エッチングを隙間を通って行うことにより導電層を通って第２のトレンチを形成することと、第２のトレンチにより互いに離間する材料導電層の第１及び第２のブロックを残すように導電層の一部を選択的に除去することと、第２のトレンチを絶縁材料で満たすことと、基板に第１及び第２の離間領域であって、基板にチャネル領域をその間に有する、離間領域を形成することと、を含み、第１及び第２の領域は、第１の導電型を有し、チャネル領域は、第１の導電型と異なる第２の導電型を有し、チャネル領域は、第１のブロックの下に第１の部分と、第２のブロックの下に第２の部分と、を含む。
【０００８】
本発明の他の目的及び特徴は、明細書、請求項、付属の図面を見直すことにより明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１Ａ】分離領域を形成する際に使用される半導体基板の上面図である。
【図１Ｂ】分離領域及び活性領域を形成する初期の処理工程を示す、構造の１Ｂ−１Ｂ線による断面図である。
【図１Ｃ】分離領域及び活性領域を形成する際の次の工程を示す構造の上面図である。
【図１Ｄ】構造に形成される分離トレンチを示す、図１Ｃの構造の１Ｄ−１Ｄ線による断面図である。
【図１Ｅ】分離トレンチの分離ブロックの材料の形成を示す、図１Ｄの構造の断面図である。
【図１Ｆ】分離領域の最終構造を示す、図１Ｅの構造の断面図である。
【図２Ａ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｂ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｃ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｄ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｅ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｆ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｇ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【図２Ｈ】浮遊ゲートメモリセルの不揮発性メモリアレイの形成の際の半導体構造を処理する工程を順に示す、図１Ｆの半導体構造の２Ａ−２Ａ線による断面図である。
【発明を実施するための形態】
【００１０】
不揮発性メモリ装置を形成する方法は、図１Ａ〜図１Ｆ及び図２Ａ〜図２Ｈに示される。本方法は、好ましくは、Ｐ型であり、当業界では既知である半導体基板１０から開始される。
【００１１】
分離領域形成
図１Ａ〜図１Ｆは、基板上の分離領域を形成する既知のＳＴＩ法を示す。図１Ａを参照して、好ましくは、Ｐ型であり、当業界では既知の半導体基板１０（又はその半導体ウエル）の上平面図が示される。第１及び第２の材料層１２、１４は、基板の上に形成される（例えば、成長する又は堆積される）。例えば、第１の層１２は、二酸化珪素（以下、「酸化物」と称す）であってもよく、酸化作用又は酸化物蒸着（例えば、化学気相成長法又はＣＶＤ）などの任意の既知の手法により基板１０上に形成される。窒素ドープ酸化物又は他の絶縁性誘電体も使用されてもよい。第２の層１４は、窒化ケイ素（以下、「窒化物」と称す）であってもよく、好ましくは、ＣＶＤ法又はＰＥＣＶＤ法により酸化物層１２上に形成される。図１Ｂは、結果得られる構造の断面を図示する。
【００１２】
第１及び第２の層１２／１４が形成されると、好適なフォトレジスト材料１６を窒化物層１４上に塗布し、マスキング工程を行い、図１Ｃに示すように、Ｙ又はカラム方向に延在する特定領域（ストライプ１８）からフォトレジスト材料を選択的に除去する。フォトレジスト材料１６を除去したところに、標準的なエッチング技術（つまり異方性窒化物及び酸化物／誘電体エッチング処理）を使って、露出された窒化物層１４と酸化物層１２とをストライプ１８内でエッチングし、構造内にトレンチ２０を形成する。隣接するストライプ１８間の距離Ｗは、使用する処理の最小リソグラフィック機構と同じぐらい小さくてもよい。その後、シリコンエッチング処理を使って、図１Ｄに示すように、シリコン基板１０の中へトレンチ２０を下方に延在させる。フォトレジスト１６が除去されていないところに、窒化物層１４と酸化物層１２とが残存する。図１Ｄに示すその結果得られる構造により、分離領域２４と織り交ぜられた活性領域２２が画定される。
【００１３】
この構造を更に処理し、残存するフォトレジスト１６を除去する。その後、二酸化珪素等の分離材は、厚い酸化物層を堆積することによってトレンチ２０に形成され、続いて化学的機械的研磨（ＣＭＰ）エッチングを（窒化物層１４をエッチング停止として使用して）行い、図１Ｅに示すように、トレンチ２０内の酸化物ブロック２６を除く、酸化物層を除去する。その後、残存する窒化物層１４及び酸化物層１２は、窒化／酸化エッチング処理を使用して除去され、図１Ｆに示すように、分離領域２４に沿って延在するＳＴＩ酸化物ブロック２６が残される。
【００１４】
上述したＳＴＩ分離法は、分離領域２４を形成するための好ましい方法である。しかしながら、トレンチ２０が、基板の中に延在しなくてもよく、かつ分離材が、ストライプ領域１８にある基板表面の露出部上に形成（例えば、成長）されてもよい場合、既知のＬＯＣＯＳ分離法（例えば、陥凹ＬＯＣＯＳ、ポリバッファードＬＯＣＯＳ等）が、代わりに使用されてもよい。図１Ａ〜図１Ｆは、基板のメモリセルアレイ領域を図示し、そこでメモリセルのカラムは、分離領域２４によって離間される活性領域２２に形成されるであろう。
【００１５】
メモリセル形成
図１Ｆに示す構造は、不揮発性メモリセルを形成するために、以下の通り更に処理される。図２Ａ〜図２Ｈは、次の処理工程が実行されるときに、図１Ｆに直交する視点から見た活性領域２２にある構造の（図１Ｃ及び１Ｆに示す２Ａ−２Ａ線による）断面を示す。図２Ａに図示されるように、ＮＷＥＬ領域３０（Ｐ型トランジスタ用ロジックウェル領域）は、深いソース接合を形成するため、従来の注入処理を使用して基板１０にＮ型材料を注入することによって形成される。ＭＷＥＬのマスキング及び注入処理は、基板の表面下にあるメモリウェル３２を画定するために行われる。絶縁層３４（好ましくは酸化物）が、基板１０上に（例えば、蒸着又は熱酸化成長によって）形成される。層３４の非限定的な例示的な厚みは、８０〜２００Åである。ポリシリコン３６の層（以後「ポリ」）は、（例えば、ポリ蒸着によって）酸化物層３４上に形成される。この結果得られた構造が、図２Ｂに図示される。
【００１６】
絶縁層３８（例えば、窒化物）が、（例えば、窒化物蒸着によって）ポリ層３６上に形成される。好適なフォトレジスト材料が窒化物層３８の上に塗布された場所において、次にフォトリソグラフィックエッチング処理が行われ、フォトレジスト材料を選択的に除去し、窒化物層３８の特定の部分を選択的に露出するために、マスキング工程が行われる。その後、異方性窒化物エッチングが行われ、窒化物層３８の露出した部分が除去されるので、ポリ層３６にまで下方に延在し、かつポリ層３６を選択的に露出するトレンチ４０を生成する。この結果得られた構造が、図２Ｃに図示される。
【００１７】
その後、絶縁材料の層４２が、図２Ｄに図示されるように、構造上に形成される（すなわち、窒化物層３８上及びトレンチ４０をとじ込む（filing））。好ましくは、層４２は、酸化物である。その後、酸化物異方性エッチングが使用され、トレンチ４０の側壁沿いにある材料のスペーサ４４を除いて酸化物４２を除去する。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の蒸着の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。スペーサ４４は、ポリ層３６の上面に、小さいが明確な隙間４６によって、離間されるように形成される。非限定例として、隙間４６の幅は、１５０〜２０００Åであってよい。この結果得られた構造が、図２Ｅに図示される。
【００１８】
酸化物を伴う非常に高い選択性を伴うポリエッチングが、隙間４６の下にあるポリ層３６の露出した部分を除去するために行われ、その結果、図２Ｆに図示されるように、トレンチ４８は、ポリ層３６を通って酸化物層３４まで下方に延在する。トレンチ４８は、隙間４６とほぼ同じ幅を有する。図２Ｇに図示されるように、窒化物エッチングは、層３８を除去するために使用され、酸化物エッチングは、スペーサ４４を除去するために使用される。
【００１９】
その後、リソグラフィックポリエッチングが、ポリ層３６の一部を除去するために使用され、ポリブロック５０及び５２が残る。好適なイオン注入（及び可能なアニール）が、ポリブロック５２及び５０のそれぞれに隣接する基板１０に、Ｎ型の第１の（ソース）領域５４及び第２の（ドレイン）領域５６を形成するために行われる。絶縁スペーサ５８（例えば、酸化物）が、酸化物蒸着及びエッチング処理によって、ポリブロック５０／５２に横方向に隣接及び当接して形成され、また酸化物でトレンチ４８を満たし、ポリブロック５０と５２との間に、薄い酸化物絶縁層５９を形成する。この結果得られたメモリセル構造が、図２Ｈに図示される。図２Ｈのメモリセル構造の更なる処理は、絶縁及びコンタクトの形成を含んでもよく、これは当該分野において既知であり、本明細書で更に説明されない。
【００２０】
図２Ｈに示すように、上述された過程は、第１及び第２の領域５４／５６を有するメモリセルを形成し、（当業者は、ソース及びドレインは、処理中に切り替え可能であることを知っているが）ソース及びドレイン領域のそれぞれを構成する。ポリブロック５２は、浮遊ゲートを構成し、ポリブロック５０は、コントロールゲートを構成する。チャネル領域６０は、ソース及びドレイン５４／５６の間にある基板１０の表面部で画定される。同じポリ層から浮遊ゲート及びコントロールゲート５０／５２を形成する上述した方法、及びゲート５０／５２間の薄い絶縁層５９の形成は、ゲート５０／５２を互いに整列させるより優れた制御を提供すると同時に、その間にある絶縁層５９の厚みのより優れた制御も提供するため、利点となる。更に、層５９の厚みは、メモリセルを作成するために使用されたリソグラフィック処理の形状よりも小さくてもよい。上記の方法は、同じチップ上で関連するロジックを作成するために使用される処理と互換性があり、他のメモリセル形成方法と比べて必要とされるリソグラフィマスクの数を減少させる。
【００２１】
単一のメモリセルの形成が図示及び上述されているが、このようなセルのアレイは、上述された方法で同じウエハ上に同時に形成されること、並びにドレイン領域又はソース領域を共有する対において実際に形成され得ることが、当業者には明白であろう。浮遊ゲート５２は、浮遊ゲート５２の下にあるチャネル領域（６０ａ）の部分を制御し、コントロールゲート５０は、コントロールゲート５０の下にあるチャネル領域（６０ｂ）の部分を制御する。スプリットセルメモリセルの動作及び動作原理は、米国特許第５，５７２，０５４号に記載されており、この開示は、あらゆる目的のため、特に浮遊ゲート及びコントロールゲート、トンネリング、及びそれらにより形成されたメモリセルのアレイを有する不揮発性メモリセルの動作並びに動作原理に関して、参照により本明細書に組み込まれる。
【００２２】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、用語「隣接する」は、「直接隣接する」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「間接的に隣接する」（中間物質、要素、又は空間がそれらの間に配置される）と、を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成すること、を含み得る。
【００２３】
本発明は、上述され、本明細書で例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。上記方法は、メモリセルを形成するために使用される導電材料として適切にドーピングされたポリシリコンの使用について説明しているが、本開示の文脈及び添付の請求項では、「ポリシリコン」は、不揮発性メモリセルの要素を形成するために使用され得る任意の適切な導電材料を意味することは、当業者にとって明確であるべきである。更に、任意の適切な絶縁体は、二酸化珪素又はシリコン窒化物の所定の位置で使用されてもよい。更に、二酸化珪素（又は任意の絶縁体）のエッチング特性及びポリシリコン（又は任意の導体）とは異なるエッチング特性の任意の適切な材料は、シリコン窒化物の所定の位置で使用されてもよい。更に、請求項を見てわかるように、全ての方法の工程が、例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な成形が可能である。Ｎ型領域に形成された、Ｎ型領域を有するＰ型基板が開示されているが、Ｐ型領域に形成された、Ｐ型領域を有するＮ型基板が代わりに使用されもよい。絶縁材料又は導電材料の単一の層が、そのような材料の複数の層として形成されてもよく、逆も又同様である。一対のスペーサ４４が、トレンチ４０の両側に図で示されているが、このようなスペーサは、穴又はトレンチに形成されるときに連続して一緒に形成又は接続されてもよいことを当業者は理解するであろう。最後に、単一のポリ層からの２つの導電性ゲートの形成が、横方向に隣接する２つだけのゲートを有するメモリセルに関連して開示されているが、本発明は、横方向に隣接する２つのゲートに関連する追加のゲートを有するメモリセル（例えば、選択ゲート及び／又は消去ゲートを付加的に含むこのようなメモリセルの構成）に同様に適用される。
【図１Ａ】
0006004215.tif 000002
【図１Ｂ】
0006004215.tif 000003
【図１Ｃ】
0006004215.tif 000004
【図１Ｄ】
0006004215.tif 000005
【図１Ｅ】
0006004215.tif 000006
【図１Ｆ】
0006004215.tif 000007
【図２Ａ】
0006004215.tif 000008
【図２Ｂ】
0006004215.tif 000009
【図２Ｃ】
0006004215.tif 000010
【図２Ｄ】
0006004215.tif 000011
【図２Ｅ】
0006004215.tif 000012
【図２Ｆ】
0006004215.tif 000013
【図２Ｇ】
0006004215.tif 000014
【図２Ｈ】
0006004215.tif 000015