(57)【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上の、ゲート絶縁層と、
前記ゲート絶縁層上の、第１の半導体層と、
前記第１の半導体層上の、第２の半導体層と、
ソース電極と、
ドレイン電極と、を有し、
前記第１の半導体層と、前記ソース電極との間に空間を有し、
前記第１の半導体層と、前記ドレイン電極との間に空間を有し、
前記第２の半導体層は、前記ソース電極と接する端部を有し、
前記第２の半導体層は、前記ドレイン電極と接する端部を有することを特徴とする半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極上の、ゲート絶縁層と、
前記ゲート絶縁層上の、第１の半導体層と、
前記第１の半導体層上の、第２の半導体層と、
ソース電極と、
ドレイン電極と、を有し、
前記第１の半導体層は、前記第２の半導体層よりも高いキャリア移動度を有し、
前記第１の半導体層と、前記ソース電極との間に空間を有し、
前記第１の半導体層と、前記ドレイン電極との間に空間を有し、
前記第２の半導体層は、前記ソース電極と接する端部を有し、
前記第２の半導体層は、前記ドレイン電極と接する端部を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその作製方法に関する。本発明は電子機器に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いた薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒとも呼ぶ）などの半導体装置を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
また、液晶表示装置に代表される画像表示装置においては、画面サイズが対角６０インチ以上と大型化する傾向にあり、さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、画面の解像度も、ハイビジョン画質（ＨＤ、１３６６×７６８）、フルハイビジョン画質（ＦＨＤ、１９２０×１０８０）と高精細化の傾向にあり、解像度が３８４０×２０４８または４０９６×２１８０といった、いわゆる４Ｋデジタルシネマ用表示装置の開発も急がれている。従来、このような大型の画像表示装置には、非晶質シリコンを用いた薄膜トランジスタがスイッチング素子として用いられてきた。
【０００４】
一方、動画の表示性能向上のため駆動周波数を高める、また３Ｄを表示させるなどといった液晶表示装置の開発も進められている。このような表示装置の場合、従来の非晶質シリコンを用いた薄膜トランジスタでは動画の鮮明さを表現することが困難であることから、高速に応答する電界効果移動度の高い薄膜トランジスタが求められており、キャリア移動度の高い半導体膜を適用した半導体装置の開発が急がれている。例えば、大型基板への作製に適したキャリア移動度の高い半導体膜として、微結晶シリコン膜を用いた薄膜トランジスタが知られている（特許文献１）。
【０００５】
図８に特許文献１に記載されている薄膜トランジスタの構成を示す。薄膜トランジスタは、基板１０１上に、ゲート電極層２０５、ゲート絶縁層２０７、第１の半導体層２０９、第２の半導体層２１１、不純物半導体層２１３ａ及び２１３ｂ、並びに、ソース電極層２１５ａ及びドレイン電極層２１５ｂを有する。また、薄膜トランジスタのソース電極層２１５ａ及びドレイン電極層２１５ｂは、第１の半導体層２０９及び第２の半導体層２１１のそれぞれの側面に接して形成されている。
【０００６】
ところで、薄膜トランジスタを、絶縁表面を有する基板上に作製する上で、フォトリソグラフィ法で用いるマスクの枚数が少ないほど、工程数を低減することができ、低コストで作製できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１６１３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、微結晶シリコン膜のようなキャリア移動度の高い半導体膜を薄膜トランジスタに適用した場合において、薄膜トランジスタをオフとしたときのリーク電流（ソース‐ドレイン間電流、オフリークとも呼ぶ）が高いという問題があった。
【０００９】
本発明は、このような技術的背景のもとでなされたものである。したがって、本発明の一態様は、リーク電流が低減された半導体装置を提供することを課題の一とする。
【００１０】
また、高い電界効果移動度と低いリーク電流が両立された半導体装置を提供することを課題の一とする。
【００１１】
また、低消費電力化された電子機器を提供することを課題の一とする。
【００１２】
また、マスク枚数を増やすことなくリーク電流を低減可能な、半導体装置の作製方法を提供することを課題の一とする。
【００１３】
本発明では上記課題の少なくとも一つを解決する。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、薄膜トランジスタ構造における、リーク電流の経路に着眼した。特にチャネルを形成する島状の半導体層の側面が、ソース電極及びドレイン電極と接する場合、当該半導体膜を介してソース‐ドレイン間に電流が流れてしまう。
【００１５】
したがって上記課題を解決するためには、高いキャリア移動度を有する半導体膜からなる半導体層の側面（端部とも言う）が、ソース電極及びドレイン電極と接しない構造とすればよい。また、フォトマスク数を増やすことなく、このような構成を有するトランジスタ構造を形成すればよい。
【００１６】
すなわち、本発明の一態様の半導体装置は、絶縁表面上にゲート電極層と第１の半導体層と、第１の半導体層に接して設けられた第２の半導体層と、ゲート電極層と第１の半導体層の間に設けられたゲート絶縁層と、それぞれ第２の半導体層に接して離間して設けられた第１の不純物半導体層、及び第２の不純物半導体層と、第１の不純物半導体層に電気的に接続する第１の導電層と、第２の不純物半導体層に電気的に接続する第２の導電層と、を有する。さらに、第１の半導体層は、第１の導電層及び第２の導電層と接しないように、第２の半導体層よりも内側に端部を有することを特徴とする。
【００１７】
上記発明の一態様によれば、チャネルを形成する第１の半導体層の側面（端部）が、ソース電極、及びドレイン電極と接しないため、オフ状態における、当該第１の半導体層を介したリーク電流が抑制され、リーク電流の低い半導体装置とすることが出来る。
【００１８】
また、本発明の他の一態様の半導体装置は、上記半導体装置において、第１の半導体層の端部と第１の導電層との間、及び第１の半導体層の端部と第２の導電層との間に空間が設けられていることを特徴とする。
【００１９】
第１の半導体層の側面と、ソース電極及びドレイン電極とが接しないように、第１の半導体層の側面（端部）とそれぞれの電極の間には空間を設けることができる。このような構成とすることにより、リーク電流の低い半導体装置を提供できる。また、当該半導体装置の作製方法において、第１の半導体層の側面をエッチングにより後退させる工程を追加するのみで作製することができ、マスクを増やすことなく作製が容易な半導体装置とすることができる。
【００２０】
また、本発明の他の一態様の半導体装置は、上記半導体装置において、第１の半導体層を構成する第１の半導体膜のキャリア移動度が、第２の半導体層を構成する第２の半導体膜よりも高いことを特徴とする。
【００２１】
チャネルを形成する第１の半導体層に、第２の半導体層よりも高いキャリア移動度を有する半導体膜を用いることにより、高い電界効果移動度を有する半導体装置とすることが出来る。またオフ状態においては、リーク電流はキャリア移動度の比較的低い膜から構成された第２の半導体層を介してソース‐ドレイン間を流れるため、リーク電流が抑制される。
【００２２】
また、本発明の一態様は、上記の半導体装置を有する、電子機器である。
【００２３】
上記リーク電流の低減された半導体装置を液晶表示装置や電子書籍、携帯端末などの様々な電子機器に適用することにより、低消費電力な電子機器を実現することが出来る。
【００２４】
また、本発明の一態様の半導体装置の作製方法は、絶縁表面上にゲート電極層を形成する工程と、ゲート電極層を覆う絶縁層を形成する工程と、絶縁層に接する第１の半導体膜、第２の半導体膜及び一導電性を有する第３の半導体膜を積層して形成する工程と、第３の半導体膜上にゲート電極層と重なるレジストを形成して、レジストをマスクとして第１の半導体膜、第２の半導体膜及び第３の半導体膜をエッチングして、第１の半導体層、第２の半導体層、及び第３の半導体層を形成する工程と、第１の半導体層の端部が、第２の半導体層よりも内側の領域に配置されるように、第１の半導体層の端部をエッチングする工程と、第３の半導体層に接し、第１の半導体層に接しない導電膜を形成する工程と、導電膜を選択的にエッチングして第３の半導体層を露出させるように、第１の導電層及び第２の導電層を形成する工程と、第３の半導体層の、第１の導電層及び第２の導電層と重ならない部分をエッチングして、第１の不純物半導体層及び第２の不純物半導体層を形成する工程と、を有する。
【００２５】
このような作製方法を半導体装置に適用することにより、マスク数を増やすことなく、リーク電流が低減された半導体装置を作製することができる。
【発明の効果】
【００２６】
本発明によれば、リーク電流が低減された半導体装置を提供できる。また、高い電界効果移動度と低いリーク電流が両立された半導体装置を提供できる。また、低消費電力化された電子機器を提供できる。また、マスク枚数を増やすことなくリーク電流を低減可能な、半導体装置の作製方法を提供できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様の、半導体装置を説明する図。
【図２】本発明の一態様の、半導体装置の作製方法を説明する図。
【図３】本発明の一態様の、半導体装置を説明する図。
【図４】本発明の一態様の、半導体装置の作製方法を説明する図。
【図５】本発明の一態様の、電子機器。
【図６】本発明の一態様の、電子機器。
【図７】実施例に係る、ＳＴＥＭ観察像。
【図８】従来の半導体装置を説明する図。
【発明を実施するための形態】
【００２８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２９】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３０】
トランジスタは半導体装置の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００３１】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３２】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例として、高い電界効果移動度を実現しつつリーク電流が低減されたボトムゲート型の薄膜トランジスタについて、図面を参照して説明する。
【００３３】
＜構成例＞
本発明の一態様であるトランジスタの構成について図１を用いて説明する。図１（Ｂ）はトランジスタ１００の上面概略図であり、図１（Ａ）は、図１（Ｂ）中の切断線Ａ‐Ａ’における断面概略図である。
【００３４】
トランジスタ１００は、基板１０１の一表面に形成された下地絶縁層１０３上に形成されている。トランジスタ１００は、下地絶縁層１０３に接するゲート電極層１０５と、ゲート電極層１０５を覆うゲート絶縁層１０７と、ゲート絶縁層１０７に接してゲート電極層１０５と重なる第１の半導体層１０９、第２の半導体層１１１を有する。また第２の半導体層上に不純物半導体層１１３ａ及び１１３ｂを有し、当該不純物半導体層１１３ａ、１１３ｂのそれぞれに接するソース電極層１１５ａ及びドレイン電極層１１５ｂを有する。
【００３５】
また、トランジスタ１００は、第１の半導体層１０９の側面とソース電極層１１５ａ、及びドレイン電極層１１５ｂとの間に空間１１７ａ及び１１７ｂを有しており、第１の半導体層１０９と、ソース電極層１１５ａ及びドレイン電極層１１５ｂとが接しない構成となっている。
【００３６】
第１の半導体層１０９には、キャリア移動度の高い半導体膜を用いることができ、少なくとも、後に説明する第２の半導体層１１１に用いる半導体膜よりもキャリア移動度が高い半導体膜を用いる。ここでキャリア移動度の高い半導体膜としては、シリコン、ゲルマニウム、シリコン‐ゲルマニウムなどの微結晶半導体膜や多結晶半導体膜を用いることができる。ここで第１の半導体層１０９に用いる半導体膜として結晶化のためのレーザーアニールや熱処理を用いない微結晶半導体膜を用いると、工程を簡略化できるため好ましい。
【００３７】
第２の半導体層１１１は、バッファ層として機能し、大部分が非晶質である半導体膜を用いることができる。
【００３８】
このようにトランジスタ１００は、キャリア移動度の高い半導体膜からなる第１の半導体層１０９により、高い電界効果移動度を有するトランジスタとすることができる。さらに当該第１の半導体層１０９の側面は、ソース電極層１１５ａ及びドレイン電極層１１５ｂと接しないため、オフ状態において第１の半導体層１０９を介してソース電極層１１５ａとドレイン電極層１１５ｂ間に流れるリーク電流が抑制され、オフリークが極めて低減されたトランジスタとして機能する。
【００３９】
＜作製方法例＞
以下では、トランジスタ１００の作製工程の一例について図２を参照して説明する。
【００４０】
まず、基板１０１上に下地絶縁層１０３を形成する。
【００４１】
基板１０１は絶縁表面を有する基板であり、例えばガラス基板、石英基板、セラミック基板、半導体基板のほか、本作製工程の処理温度に耐えうるのであればプラスチック基板などを用いることができる。
【００４２】
下地絶縁層１０３は、基板１０１からの不純物の拡散を抑制する機能を有する絶縁膜を用いることができ、例えば酸化シリコン膜、窒化シリコン膜、または窒素を含む酸化シリコン膜の単層又は積層を用いて形成することができる。また上記に示した膜は、例えばプラズマＣＶＤ法などにより形成することができる。窒素を含む酸化珪素膜や窒化珪素膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層として機能する。
【００４３】
本実施の形態では基板１０１にガラス基板を用い、下地絶縁層１０３として酸化窒化シリコン膜をプラズマＣＶＤ法により成膜する。
【００４４】
次に、ゲート電極層１０５を形成した後、ゲート電極層１０５を覆うゲート絶縁層１０７を形成する。
【００４５】
ゲート電極層１０５は、例えばスパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物が添加された半導体膜、導電性の金属酸化物膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを適用しても良い。なお、ゲート電極層１０５を構成する導電膜は、単層、又は複数の層を積層して用いてもよく、例えばＴｉ膜によりＡｌ膜を挟持した３層構造としてもよい。ゲート電極層１０５を形成した後、当該エッチングマスクを除去する。
【００４６】
ゲート絶縁層１０７は、例えばプラズマＣＶＤ法を用いて絶縁膜（例えば窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜、酸化シリコン膜など）を形成すればよい。なお、ゲート絶縁層１０７は単層で形成してもよいし、複数の層を積層して用いてもよい。ここでは、例えば窒化シリコン層上に酸化窒化シリコンが積層された２層構造とする。
【００４７】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものを言う。
【００４８】
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
【００４９】
ただし、酸化窒化シリコン又は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００５０】
この時点での断面概略図を図２（Ａ）に示す。
【００５１】
次に、ゲート絶縁層１０７上に第１の半導体膜、第２の半導体膜、及び不純物半導体膜を積層して形成し、当該積層膜を、エッチングマスクを用いてエッチングし、第１の半導体層１０９、第２の半導体層１１１、及び不純物半導体層１１３を形成する。
【００５２】
ここで、ゲート絶縁層１０７を形成した後、第１の半導体膜を形成する前に酸素を含むガス（例えば、Ｎ２Ｏガス）によりプラズマ処理を行うことが好ましい。
【００５３】
第１の半導体層１０９を構成する第１の半導体膜は、大部分が結晶性である半導体膜である。結晶性半導体としては、例えば、微結晶半導体が挙げられる。ここで微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む。）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下の柱状又は針状の結晶粒が基板表面に対して法線方向に成長している半導体である。このため、柱状又は針状の結晶粒の界面には粒界が形成されることもある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径である。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶の結晶子を有する。なお、結晶粒は双晶を有する場合もある。
【００５４】
微結晶半導体としては、微結晶シリコンを用いればよい。微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１と非晶質シリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、Ｈｅ、Ａｒ、Ｋｒ、またはＮｅなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
【００５５】
なお、結晶性半導体膜に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を低くし、好ましくは１×１０１８ｃｍ−３未満とすると、結晶性を高めることができる。
【００５６】
第２の半導体層１１１は、バッファ層として機能し、大部分が非晶質である半導体膜からなる。好ましくは非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、一定光電流法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体膜である。このような半導体膜は、従来の非晶質半導体膜と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体膜である。
【００５７】
第２の半導体層１１１は、ハロゲン、窒素を含んでいても良い。窒素が含まれる場合には、ＮＨ基又はＮＨ２基として含んでいても良い。
【００５８】
なお、ここで、第１の半導体層１０９と、第２の半導体層１１１との界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体領域を有する。具体的には、第１の半導体層１０９から錐形状に伸びた微結晶半導体領域と、第２の半導体層１１１と同様の非晶質半導体を含む層とで構成される。
【００５９】
第２の半導体層１１１によりバッファ層が設けられるため、トランジスタのオフ電流を小さくすることが出来る。また、上記の界面領域において、錐形状に伸びた微結晶半導体を有するため、縦方向（厚さ方向）の抵抗、すなわち、第２の半導体層１１１と、後に形成される不純物半導体層１１３ａ及び１１３ｂにより構成されるソース領域、又はドレイン領域との間の抵抗を低くすることができ、トランジスタのオン電流を高めることが出来る。すなわち、従来の非晶質半導体を適用した場合と比較すると、オフ電流を十分に低減させつつ、オン電流の低下をも抑制することができ、トランジスタのスイッチング特性を高めることが出来る。
【００６０】
上記の微結晶半導体領域は、第１の半導体層１０９から第２の半導体層１１１に向かって先端が細くなる錐形状の結晶粒により大部分が構成されていると良い。または、第１の半導体層１０９から第２の半導体層１１１に向かって幅が広がる結晶粒により大部分が構成されていても良い。
【００６１】
上記の界面領域において、微結晶半導体領域が第１の半導体層１０９から第２の半導体層１１１に向かって先端が細くなる錐形状に伸びた結晶粒である場合には、第１の半導体層１０９側の方が、第２の半導体層１１１側と比較して、微結晶半導体領域の占める割合が高い。微結晶半導体領域は、第１の半導体層１０９の表面から厚さ方向に成長するが、原料ガスにおいて堆積性ガス（例えばシラン）に対する水素の流量が小さく（すなわち、希釈率が低く）、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒が錐形状になり、堆積されて形成される半導体は、大部分が非晶質半導体となる。
【００６２】
なお、上記の界面領域は、窒素、特にＮＨ基若しくはＮＨ２基を含有することが好ましい。これは、微結晶半導体領域に含まれる結晶の界面、微結晶半導体領域と非晶質半導体領域との界面において、窒素、特にＮＨ基またはＮＨ２基がシリコン原子のダングリングボンドと結合すると、欠陥を低減させ、キャリアが流れやすくなるためである。このため、窒素、好ましくはＮＨ基若しくはＮＨ２基を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３の濃度で含有させると、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基若しくはＮＨ２基で架橋しやすくなり、キャリアがより流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、上記の界面領域のキャリア移動度が向上する。そのため、トランジスタの電界効果移動度が向上する。
【００６３】
なお、上記の界面領域の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域との界面または結晶粒間の界面における欠陥密度を低減させ、キャリアの移動を阻害する結合を低減させることができる。
【００６４】
なお、このように第１の半導体層１０９と、第２の半導体層１１１との境界は明確に区切られるものではないが、本明細書等で用いる図面には、明瞭化のためこれらの境界を直線状に示している。
【００６５】
不純物半導体層１１３を構成する不純物半導体膜は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがｎ型である場合には、一導電型を付与する不純物元素を添加した半導体として、例えば、Ｐ又はＡｓを添加したシリコンが挙げられる。または、トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えばＢを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。そのため、ここでは一例としてＰを添加したシリコンを用いる。なお、不純物半導体層１１３は、非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。
【００６６】
不純物半導体層１１３を非晶質半導体により形成する場合には、堆積性ガスの流量に対して希釈ガスの流量を１倍以上１０倍以下、好ましくは１倍以上５倍以下とすればよい。一方、不純物半導体層１１３を結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。
【００６７】
なお、ゲート絶縁層１０７から不純物半導体層１１３を構成する半導体膜までは同一チャンバー内で連続して形成することが好ましい。ゲート絶縁層１０７から不純物半導体層１１３を構成する半導体膜までの各々の層間の界面に不純物が含まれてしまうことを防止することが出来る。
【００６８】
次に、不純物半導体膜上にレジスト１１９を形成し、レジスト１１９をエッチングマスクとして、不純物半導体膜、第２の半導体膜、及び第１の半導体膜をエッチングし、第１の半導体層１０９、第２の半導体層１１１、及び不純物半導体層１１３の積層を島状に形成する。
【００６９】
この段階における断面概略図が図２（Ｂ）に相当する。
【００７０】
その後、第１の半導体層１０９の端部をエッチングすることにより、側面を後退させる。
【００７１】
エッチングには、結晶性を有する第１の半導体層１０９へのエッチング速度に対し、それ以外の露出している部分（第２の半導体層１１１、不純物半導体層１１３、及びゲート絶縁層１０７など）へのエッチング速度が小さいエッチング方法を適用することが出来る。特に、第１の半導体層１０９と、第２の半導体層１１１とのエッチング速度の選択比を十分にとれる条件を選択することが好ましい。例えば、ＴＭＡＨ（Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ：テトラメチルアンモニウムハイドロオキサイド）を２．３８ｗｔ％含む水溶液（東京応化工業株式会社製、商品名：ＮＭＤ３、以下ＮＭＤ３とよぶ。）を用いたウェットエッチングを適用することが出来る。
【００７２】
このようにして第１の半導体層１０９の側面を後退させた後の断面概略図を図２（Ｃ）に示す。
【００７３】
ここで、第１の半導体層１０９の側面は、少なくとも第２の半導体層１１１の側面よりも内側になるように形成される。第１の半導体層１０９の側面を十分後退させることにより、後に形成するソース電極及びドレイン電極となる導電膜と接触しないよう、当該導電膜と第１の半導体層１０９との間に空間を設けることができる。
【００７４】
ここで、第２の半導体層１１１の膜質によっては、第１の半導体層１０９の端部のエッチングの際に第２の半導体層１１１の端部もエッチングされることがある。その場合でも、第１の半導体層１０９の側面が、少なくとも第２の半導体層１１１の側面よりも内側になるように形成すればよい。
【００７５】
また、第２の半導体層１１１の端部も積極的にエッチングし、不純物半導体層１１３の側面よりも第２の半導体層１１１の側面が内側になるように形成し、後に形成するソース電極及びドレイン電極となる導電膜と接触しないようにしてもよい。第１の半導体層１０９に加えて第２の半導体層１１１の側面もソース電極及びドレイン電極と接しない構成とすることにより、トランジスタのリーク電流をより低減させることができる。
【００７６】
次に、レジスト１１９を除去したのち、導電膜１１５を形成する（図２（Ｄ）参照）。
【００７７】
導電膜１１５は、前述のゲート電極層１０５の形成に用いたものと同様な導電膜（例えば金属膜、または一導電型の不純物が添加された半導体膜、導電性の金属酸化物膜など）を用いることができる。なお、導電膜１１５は単層で、又は複数の層を積層して用いてもよい。例えば、Ｔｉ膜によりＡｌ膜を挟持した３層の積層構造として形成する。
【００７８】
このとき、第１の半導体層１０９と、導電膜１１５とが接触しないように導電膜１１５を形成する。このように導電膜１１５を形成することにより、第１の半導体層１０９の側面と導電膜１１５との間に空間１１７ａ及び１１７ｂが形成される。
【００７９】
次に、エッチングマスクを用いて導電膜１１５をエッチングし、ゲート電極層１０５に重なる間隙を設けるように、ソース電極層１１５ａ及びドレイン電極層１１５ｂを形成する。その後、当該エッチングマスクを除去する。
【００８０】
次に、ソース電極層１１５ａ及びドレイン電極層１１５ｂをエッチングマスクとして用い、不純物半導体層１１３のエッチングを行う。ここで、エッチングはＢｒ系ガスと、Ｆ系ガスと、酸素ガスとの混合ガスを用いて行うことが好ましい。Ｂｒ系ガスと、Ｆ系ガスと、酸素ガスとの混合ガスによれば、結晶性半導体膜のエッチングレートを小さくし、非晶質半導体膜のエッチングレートを大きくすることが出来る。すなわち、第１の半導体層１０９が結晶性半導体膜から構成され、第２の半導体層１１１が非晶質半導体膜から構成される場合には、第１の半導体層１０９と、第２の半導体層１１１とのエッチング速度の選択比を大きくとることが出来る。
【００８１】
なお、Ｂｒ系ガスとしては、例えばＨＢｒガスが挙げられ、Ｆ系ガスとしては、例えばＳＦ６ガス、ＣＦ４ガス、またはＮＦ３ガスが挙げられる。なお、混合ガスを用いた前記エッチングは、エッチングマスクを用いて行ってもよい。またその後、Ｈ２Ｏプラズマに不純物半導体層１１３を曝すとよい。または、Ｈ２Ｏプラズマに代えて、水素と酸素の混合ガスにより生じさせたプラズマを用いるとよい。
【００８２】
上記エッチング工程により、ソース電極層１１５ａに接する不純物半導体層１１３ａ、及びドレイン電極層１１５ｂに接する不純物半導体層１１３ｂが形成される（図２（Ｅ）参照）。ここで図２（Ｅ）に示すように、第２の半導体層１１１のソース電極層１１５ａ及びドレイン電極層１１５ｂと重畳していない部分の一部はエッチングにより膜減りする場合がある。
【００８３】
以上の工程により、フォトリソグラフィ工程数、すなわちマスク数を増やすことなく、トランジスタ１００を作製することができる。このような工程を経て作製されたトランジスタ１００は、高いキャリア移動度を有する第１の半導体層１０９により高い電界効果移動度を実現することが出来る。さらに第１の半導体層１０９の側面がソース電極層１１５ａ及びドレイン電極層１１５ｂと接触しないよう空間１１７ａ及び１１７ｂが設けられているため、オフ状態におけるリーク電流が抑制されたトランジスタとすることが出来る。
【００８４】
なお、トランジスタ１００において、第１の半導体層１０９の膜厚を厚くすることによりオン電流を増加させることができるが、その場合であっても、第１の半導体層１０９の側面と、ソース電極層１１５ａ及びドレイン電極層１１５ｂとが接触しないため、第１の半導体層１０９の厚膜化に伴うオフ電流の増大を抑制することができる。
【００８５】
本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。
【００８６】
（実施の形態２）
本実施の形態では、実施の形態１で例示したトランジスタとは異なる構成のトランジスタの構成例、及びその作製方法の一例について説明する。特に本実施の形態では、高いオン電流を実現しつつ、そのリーク電流が抑制されたトランジスタについて説明する。
【００８７】
＜構成例＞
図３に本実施の形態で例示するトランジスタ１５０の断面概略図を示す。
【００８８】
トランジスタ１５０は、実施の形態１で例示したトランジスタ１００と半導体層の積層構造が異なる点以外は同様の構成のトランジスタである。
【００８９】
トランジスタ１５０は、第１の半導体層１７１、第２の半導体層１５９、及び第３の半導体層１６１が積層された半導体層を有している。また、第１の半導体層１７１の側面と、ソース電極層１１５ａ及びドレイン電極層１１５ｂとが接触しないよう、空間１１７ａ及び１１７ｂを有する。
【００９０】
第２の半導体層１５９は、実施の形態１で例示した第１の半導体層１０９と同様の材料で構成される。また第３の半導体層１６１は、実施の形態１で例示した第２の半導体層１１１と同様の材料で構成される。したがって、第２の半導体層を構成する半導体膜は、第３の半導体層を構成する半導体膜よりも高いキャリア移動度を有している。
【００９１】
第１の半導体層１７１は、第２の半導体層を構成する半導体膜よりもキャリア移動度の高い半導体膜から構成される。例えば微結晶シリコン膜よりも高いキャリア移動度を有する半導体膜としては、ゲルマニウム、又はシリコンを添加したゲルマニウムや、２‐６族半導体、３‐５族半導体などの化合物半導体からなる、微結晶半導体膜や多結晶半導体膜などが挙げられる。
【００９２】
本実施の形態では、第１の半導体層１７１を構成する膜として微結晶ゲルマニウム膜を、第２の半導体層１５９を構成する半導体膜として微結晶シリコン膜を、また第３の半導体層１６１を構成する膜として非晶質シリコン膜を用いる。
【００９３】
トランジスタ１５０が有する３層の半導体層のうち、最もゲート電極層１０５に近い第１の半導体層１７１に微結晶ゲルマニウム膜のような極めてキャリア移動度の高い半導体膜を用いることにより、高いオン電流を実現することが出来る。
【００９４】
さらに、トランジスタ１５０は第１の半導体層１７１と、ソース電極層１１５ａ及びドレイン電極層１１５ｂとが接触しないよう、空間１１７ａ及び１１７ｂを設ける構成とすることにより、微結晶ゲルマニウム膜のようなキャリア移動度の高い半導体膜を用いた場合でもオフ時のリーク電流を低減することができる。
【００９５】
トランジスタ１５０が十分にオン状態のとき、第１の半導体層１７１には横方向（厚さ方向に垂直な向き）に電流が流れる。また第２の半導体層１５９には横方向に電流が流れると共に、当該第２の半導体層１５９の両端の領域では縦方向（厚さ方向）に電流が流れる。また、第３の半導体層１６１には、主にその両端の領域において縦方向に電流が流れる。ここで、第２の半導体層１５９、及び第３の半導体層１６１を構成する半導体膜として、それぞれ実施の形態１で説明した微結晶半導体膜及び非晶質半導体膜を用いることにより、縦方向（厚さ方向）の抵抗を低くすることができるため、トランジスタ１５０のオン電流の低下を抑制することができる。
【００９６】
一方、トランジスタ１５０がオフ状態のとき、高いキャリア移動度を有する第１の半導体層１７１はソース電極層１１５ａ及びドレイン電極層１１５ｂと接触しないため、ここにはほとんど電流は流れない。リーク電流の経路としては主に、第１の半導体層１７１よりもキャリア移動度の低い第２の半導体層１５９及び第３の半導体層１６１を介してソースからドレインに流れる電流経路となるため、トランジスタ１５０のオフ電流を十分に低減することができる。
【００９７】
すなわち、極めてキャリア移動度の高い半導体膜からなる第１の半導体層１７１と、第２の半導体層１５９、及び第３の半導体層１６１を積層し、さらに第１の半導体層１７１の側面がソース電極層１１５ａ及びドレイン電極層１１５ｂと接触しない構成とすることにより、低いオフ電流と高いオン電流とを同時に実現することが可能となる。
【００９８】
ここで、第２の半導体層１５９の側面もソース電極層１１５ａ及びドレイン電極層１１５ｂと接触しない構成としても良い。このような構成とすることにより、よりオフ電流を低減させることができる。
【００９９】
また特に、チャネルを形成する第１の半導体層１７１を構成する半導体のバンドギャップと、バッファ層である第３の半導体層を構成する半導体のバンドギャップとの差が大きい場合に、この差を緩和するようなバンドギャップを有する半導体を第２の半導体層１５９に適用することにより、バンドギャップのオフセットを緩和し、オン電流の低下を抑制することができる。
【０１００】
例えば、第１の半導体層１７１を構成する半導体膜にゲルマニウムを主成分とする膜を用い、第２の半導体層１５９を構成する半導体膜に微結晶シリコン膜を用い、第３の半導体層１６１を構成する半導体膜に非晶質シリコン膜を用いる。微結晶ゲルマニウムのバンドギャップは約０．７ｅＶ、非晶質シリコンのバンドギャップは約１．４〜１．８ｅＶと、これらの差が大きいが、これらの膜の間にバンドギャップが約１．１〜１．５ｅＶの微結晶シリコンを設けることにより、第１の半導体層１７１と第３の半導体層１６１との間のバンドギャップのオフセットが緩和され、第２の半導体層１５９を介して第１の半導体層１７１と第３の半導体層１６１との間に流れる電流の低下を抑制することが可能となる。
【０１０１】
また、第１の半導体層１７１と、第２の半導体層１５９との境界において、例えばシリコンとゲルマニウムが混在する領域を設けると、この境界におけるバンドギャップのオフセットが緩和されるため好ましい。
【０１０２】
＜作製工程例＞
以下では、トランジスタ１５０の作製工程の一例について、図４を参照して説明する。なお、実施の形態１で説明した内容と重複する箇所については、説明を省略するか、簡略化して説明する。
【０１０３】
まず、実施の形態１でと同様に、基板１０１上に下地絶縁層１０３、ゲート電極層１０５、ゲート絶縁層１０７を形成する。
【０１０４】
続いて、第１の半導体膜、第２の半導体膜、第３の半導体膜、不純物半導体膜を積層して形成し、当該積層膜を、エッチングマスクを用いてエッチングし、第１の半導体層１７１、第２の半導体層１５９、第３の半導体層１６１、不純物半導体層１１３を形成する。
【０１０５】
第１の半導体層１７１を構成する半導体膜としては、上記構成例で例示した半導体膜を用いることができ、プラズマＣＶＤ法などの堆積方法により形成することができる。本実施の形態では、微結晶ゲルマニウム膜をプラズマＣＶＤ法により形成する。
【０１０６】
第２の半導体層１５９を構成する第２の半導体膜、第３の半導体層１６１を構成する第３の半導体膜、及び不純物半導体膜は、それぞれ実施の形態１で例示した第１の半導体膜、第２の半導体膜、不純物半導体膜と同様な材料、方法により形成することができる。本実施の形態では、第２の半導体膜として微結晶シリコン膜、第３の半導体膜として非晶質シリコン膜、不純物半導体膜として、Ｐを添加した非晶質シリコン膜を用いる。
【０１０７】
その後、不純物半導体膜上にレジスト１１９を形成し、レジスト１１９をエッチングマスクとして、不純物半導体膜、第３の半導体膜、第２の半導体膜、第１の半導体膜をエッチングし、第１の半導体層１７１、第２の半導体層１５９、第３の半導体層１６１、不純物半導体層１１３の積層を島状に形成する。この段階における断面概略図を図４（Ａ）に示す。
【０１０８】
続いて、第１の半導体層１７１の端部をエッチングすることにより、側面を後退させる。
【０１０９】
エッチングには、第１の半導体層１７１へのエッチング速度に対し、それ以外の露出している各層へのエッチング速度が小さいエッチング方法を適用することが出来る。
【０１１０】
なお、第１の半導体層１７１の端部のエッチングは、上記島状の半導体層積層を形成する工程と同時に行っても良い。本実施の形態ではＣｌ２ガスを用いたドライエッチング法により、第１の半導体層１７１、第２の半導体層１５９、第３の半導体層１６１、及び不純物半導体層１１３の島状の積層を形成すると共に、連続して第１の半導体層１７１の端部をエッチングし側面を後退させる。
【０１１１】
この段階での断面概略図を図４（Ｂ）に示す。
【０１１２】
ここで、第１の半導体層１７１の側面は、少なくとも第２の半導体層１５９の側面よりも内側になるように形成される。第１の半導体層１７１の側面を十分後退させることにより、後に形成するソース電極及びドレイン電極となる導電膜と接触しないよう、当該導電膜と第１の半導体層１７１との間に空間を設けることが出来る。
【０１１３】
また、第２の半導体層１５９の端部も積極的にエッチングし、第３の半導体層１６１の側面よりも第２の半導体層１５９の側面が内側になるように形成し、後に形成するソース電極及びドレイン電極となる導電膜と接触しないようにしてもよい。第１の半導体層１７１に加えて、第２の半導体層１５９の側面もソース電極及びドレイン電極と接触しない構成とすることにより、トランジスタのリーク電流をより低減させることができる。
【０１１４】
次に、レジスト１１９を除去した後、第１の半導体層１７１の側面に接触しないように、導電膜１１５を形成する（図４（Ｃ）参照）。導電膜１１５は、実施の形態１で例示した材料、方法により形成することができる。
【０１１５】
このとき、第１の半導体層１７１と、導電膜１１５とが接触しないように導電膜１１５を形成することにより、第１の半導体層１７１の側面と導電膜１１５との間に空間１１７ａ及び１１７ｂが形成される。
【０１１６】
次に、エッチングマスクを用いて導電膜１１５をエッチングし、ソース電極層１１５ａ及びドレイン電極層１１５ｂを形成する。続いて、当該エッチングマスクを除去した後、不純物半導体層１１３のエッチングを行い、不純物半導体層１１３ａ及び１１３ｂを形成する（図４（Ｄ）参照）。導電膜１１５、及び不純物半導体層１１３のエッチングは、実施の形態１で例示した方法を適宜用いることができる。
【０１１７】
以上の工程により、フォトリソグラフィ工程数、すなわちマスク数を増やすことなく、トランジスタ１５０を作製することができる。このような工程を経て作製されたトランジスタ１５０は、極めて高いキャリア移動度を有する第１の半導体層１７１と、高いキャリア移動度を有する第２の半導体層１５９との積層により、極めて高い電界効果移動度を実現することが出来る。さらに、第１の半導体層１７１の側面が、ソース電極層１１５ａ及びドレイン電極層１１５ｂと接触しないよう空間１１７ａ及び１１７ｂが設けられているため、オフ状態におけるリーク電流が抑制されたトランジスタとすることが出来る。
【０１１８】
本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。
【０１１９】
（実施の形態３）
本実施の形態では、上記実施の形態で作製したトランジスタを適用した半導体装置について、図５及び図６を用いて説明する。
【０１２０】
上記実施の形態にて作製した薄膜トランジスタを適用した半導体装置としては、電子ペーパーが挙げられる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。
【０１２１】
また、上記実施の形態にて作製した薄膜トランジスタを適用した半導体装置としては、電子ペーパー以外にもさまざまな電子機器（遊技機も含む）が挙げられる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ（液晶表示装置、有機ＥＬデバイスなど）、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０１２２】
図５は、電子書籍の一例を示している。例えば、電子書籍４００は、筐体４０１および筐体４０３の２つの筐体で構成されている。筐体４０１および筐体４０３は、軸部４１１により一体とされており、該軸部４１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍と同様に取り扱うことが可能となる。
【０１２３】
筐体４０１には表示部４０５及び光電変換素子４０６が組み込まれ、筐体４０３には表示部４０７及び光電変換素子４０８が組み込まれている。表示部４０５及び表示部４０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図５では表示部４０５）に文章を表示し、左側の表示部（図５では表示部４０７）に画像を表示することができる。
【０１２４】
また、図５では、筐体４０１に操作部などを備えた例を示している。例えば、筐体４０１において、電源４２１、操作キー４２３、スピーカ４２５などを備えている。操作キー４２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍４００は、電子辞書としての機能を持たせた構成としてもよい。
【０１２５】
また、電子書籍４００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１２６】
図６（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置５００は、筐体５０１に表示部５０３が組み込まれている。表示部５０３により、映像を表示することが可能である。また、ここでは、スタンド５０５により筐体５０１を支持した構成を示している。
【０１２７】
テレビジョン装置５００の操作は、筐体５０１が備える操作スイッチや、別体のリモコン操作機５１０により行うことができる。リモコン操作機５１０が備える操作キー５０９により、チャンネルや音量の操作を行うことができ、表示部５０３に表示される映像を操作することができる。また、リモコン操作機５１０に、当該リモコン操作機５１０から出力する情報を表示する表示部５０７を設ける構成としてもよい。
【０１２８】
なお、テレビジョン装置５００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１２９】
図６（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム５２０は、筐体５２１に表示部５２３が組み込まれている。表示部５２３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０１３０】
なお、デジタルフォトフレーム５２０は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部５２３に表示させることができる。
【０１３１】
また、デジタルフォトフレーム５２０は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０１３２】
図６（Ｃ）は携帯型のコンピュータの一例を示す斜視図である。
【０１３３】
図６（Ｃ）の携帯型のコンピュータは、上部筐体５４１と下部筐体５４２とを接続するヒンジユニットを閉状態として表示部５４３を有する上部筐体５４１と、キーボード５４４を有する下部筐体５４２とを重ねた状態とすることができ、持ち運ぶことが便利であるとともに、使用者がキーボード入力する場合には、ヒンジユニットを開状態として、表示部５４３を見て入力操作を行うことができる。
【０１３４】
また、下部筐体５４２はキーボード５４４の他に入力操作を行うポインティングデバイス５４６を有する。また、表示部５４３をタッチ入力パネルとすれば、表示部の一部に触れることで入力操作を行うこともできる。また、下部筐体５４２はＣＰＵやハードディスク等の演算機能部を有している。また、下部筐体５４２は他の機器、例えばＵＳＢの通信規格に準拠した通信ケーブルが差し込まれる外部接続ポート５４５を有している。
【０１３５】
上部筐体５４１には更に上部筐体５４１内部にスライドさせて収納可能な表示部５４７を有しており、広い表示画面を実現することができる。また、収納可能な表示部５４７の画面の向きを使用者は調節できる。また、収納可能な表示部５４７をタッチ入力パネルとすれば、収納可能な表示部の一部に触れることで入力操作を行うこともできる。
【０１３６】
表示部５４３または収納可能な表示部５４７は、液晶表示パネル、有機発光素子または無機発光素子などの発光表示パネルなどの映像表示装置を用いる。
【０１３７】
また、図６（Ｃ）の携帯型のコンピュータ５４０は、受信機などを備えた構成として、テレビ放送を受信して映像を表示部に表示することができる。また、上部筐体５４１と下部筐体５４２とを接続するヒンジユニットを閉状態としたまま、表示部５４７をスライドさせて画面全面を露出させ、画面角度を調節して使用者がテレビ放送を見ることもできる。この場合には、ヒンジユニットを閉状態として表示部５４３を表示させず、さらにテレビ放送を表示するだけの回路の起動のみを行うため、最小限の消費電力とすることができ、バッテリー容量の限られている携帯型のコンピュータにおいて有用である。
【０１３８】
上記実施の形態で例示した、高い電界効果移動度と極めて低いリーク電流が実現されたトランジスタをこのような電子機器等の半導体装置に適用することにより、高速動作可能でかつ低消費電力な半導体装置を実現することが出来る。
【０１３９】
本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することが出来る。
【実施例１】
【０１４０】
本実施例では、実施の形態１及び実施の形態２で説明した作製方法によりトランジスタを作製し、その断面観察を行った結果について図７を用いて説明する。
【０１４１】
なお、実施の形態１で説明した作製方法により作製した試料を試料１、実施の形態２で説明した作製方法により作製した試料を試料２とする。ここで重複を避けるため、試料１と試料２の作製工程において共通する工程については区別せずに説明する。
【０１４２】
まず、ガラス基板上に下地絶縁層として、厚さ２００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した。
【０１４３】
次に、５０ｎｍのチタン膜、１００ｎｍのアルミニウム膜、及び５０ｎｍのチタン膜の積層膜をスパッタリング法により成膜し、その後フォトリソグラフィ法により不要な部分をエッチングし、ゲート電極層を得た。
【０１４４】
その後、ゲート電極層と下地絶縁層とを覆うゲート絶縁膜と、半導体積層膜とを、プラズマＣＶＤ法を用いて成膜した。
【０１４５】
試料１では、ゲート絶縁膜として厚さ３００ｎｍのシリコン窒化膜を、第１の半導体膜として、厚さ３０ｎｍの微結晶ゲルマニウム膜を、第２の半導体膜として、厚さ１７５ｎｍの非晶質シリコン膜を、また不純物半導体膜として、厚さ５０ｎｍのＰを添加した非晶質シリコン膜を連続して成膜した。
【０１４６】
また、試料２においては、ゲート絶縁膜として厚さ３００ｎｍのシリコン窒化膜を、第１の半導体膜として厚さ１０ｎｍの微結晶ゲルマニウム膜を、第２の半導体膜として厚さ２０ｎｍの微結晶シリコン膜を、第３の半導体膜として厚さ１７５ｎｍの非晶質シリコン膜を、また不純物半導体膜として厚さ５０ｎｍのＰを添加した非晶質シリコン膜を連続して成膜した。
【０１４７】
ここで、シリコン窒化膜は、ＳｉＨ４、ＮＨ３、Ｎ２及びＨ２の混合ガスを用い、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力２００Ｗ、圧力２００Ｐａ、上部電極温度２００℃、下部電極温度３００℃として成膜を行った。微結晶ゲルマニウム膜は、ＧｅＨ４及びＨ２の混合ガスを用い、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力１２０Ｗ、圧力１２３７Ｐａ、基板温度２００℃として成膜を行った。微結晶シリコン膜は、ＳｉＨ４、Ｈ２及びＡｒの混合ガスを用い、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力１２０Ｗ、圧力１２３７Ｐａ、上部電極温度２００℃、下部電極温度３００℃として成膜を行った。非晶質シリコン膜は、ＳｉＨ４、ＮＨ３、Ｈ２及びＡｒの混合ガスを用い、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力６０Ｗ、圧力３５０Ｐａ、上部電極温度２００℃、下部電極温度３００℃として成膜を行った。また、Ｐを添加した非晶質シリコン膜は、ＳｉＨ４、ＰＨ３、Ｈ２の混合ガスを用い、ＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力３０Ｗ、圧力６０Ｐａ、上部電極温度２００℃、下部電極温度３００℃として成膜を行った。
【０１４８】
続いて、試料１及び試料２に対し、レジストを形成し、これをエッチングマスクとして半導体積層膜をエッチングし島状に加工すると共に、連続して微結晶ゲルマニウム膜からなる層（試料１における第１の半導体層、及び試料２における第１の半導体層）の端部をエッチングし、側面を後退させた。
【０１４９】
エッチングは、ドライエッチング法の一つであるＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣｌ２ガスを用いてＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力１０００Ｗ、基板バイアス電力８０Ｗ、圧力１．５１Ｐａ、電極温度４０℃としてエッチングを行った。
【０１５０】
続いて、レジストを除去した後、導電層として５０ｎｍのチタン膜、２００ｎｍのアルミニウム膜、及び５０ｎｍのチタン膜の積層膜をスパッタリング法により成膜した。
【０１５１】
その後、レジストを形成し、これをレジストマスクとして導電層、及び不純物半導体層のエッチングを行い、ソース電極層及びドレイン電極層、並びに不純物半導体層を形成した後、当該レジストを除去した。
【０１５２】
エッチングは、ＩＣＰエッチング法を用い、エッチング用ガスにＢＣｌ３及びＣｌ２の混合ガスを用いてＲＦ電源周波数１３．５６ＭＨｚ、ＲＦ電源電力４５０Ｗ、基板バイアス電力１００Ｗ、圧力１．９Ｐａとしてエッチングを行った。
【０１５３】
最後に、保護膜として厚さ３００ｎｍのシリコン窒化膜をプラズマＣＶＤ法により成膜した。
【０１５４】
こうして得た試料１、及び試料２について、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）によって断面観察を行った。
【０１５５】
図７（Ａ）に試料１の第１の半導体層の端部付近におけるＳＴＥＭ像を示す。微結晶ゲルマニウム膜からなる第１の半導体層の側面がエッチングにより後退し、非晶質シリコン膜からなる第２の半導体層の側面よりも内側に第１の半導体層の側面が位置していることが確認された。また、Ｔｉからなる導電層は、第２の半導体層の側面と接し、且つ第１の半導体層とは接触せず、導電層と第１の半導体層との間に基板と平行な向きに約２００ｎｍの長さを有する空間を有する断面形状となっていることが確認された。
【０１５６】
図７（Ｂ）に試料２の第１の半導体層の端部付近におけるＳＴＥＭ像を示す。試料１と同様に、微結晶ゲルマニウム膜からなる第１の半導体層の側面がエッチングにより後退し、微結晶シリコン膜からなる第２の半導体層の側面よりも内側に、第１の半導体層の側面が位置していることが確認できた。また、Ｔｉからなる導電層は、第２の半導体層及び第３の半導体層の側面と接し、且つ第１の半導体層とは接触せず、導電層と第１の半導体層との間に基板と平行な向きに約１８０ｎｍの長さを有する空間を有する断面形状となっていることが確認された。
【符号の説明】
【０１５７】
１００      トランジスタ
１０１      基板
１０３      下地絶縁層
１０５      ゲート電極層
１０７      ゲート絶縁層
１０９      第１の半導体層
１１１      第２の半導体層
１１３      不純物半導体層
１１３ａ    不純物半導体層
１１３ｂ    不純物半導体層
１１５      導電膜
１１５ａ    ソース電極層
１１５ｂ    ドレイン電極層
１１７ａ    空間
１１７ｂ    空間
１１９      レジスト
１５０      トランジスタ
１５９      第２の半導体層
１６１      第３の半導体層
１７１      第１の半導体層
２０５      ゲート電極層
２０７      ゲート絶縁層
２０９      第１の半導体層
２１１      第２の半導体層
２１３ａ    不純物半導体層
２１３ｂ    不純物半導体層
２１５ａ    ソース電極層
２１５ｂ    ドレイン電極層
４００      電子書籍
４０１      筐体
４０３      筐体
４０５      表示部
４０６      光電変換素子
４０７      表示部
４０８      光電変換素子
４１１      軸部
４２１      電源
４２３      操作キー
４２５      スピーカ
５００      テレビジョン装置
５０１      筐体
５０３      表示部
５０５      スタンド
５０７      表示部
５０９      操作キー
５１０      リモコン操作機
５２０      デジタルフォトフレーム
５２１      筐体
５２３      表示部
５４０      コンピュータ
５４１      上部筐体
５４２      下部筐体
５４３      表示部
５４４      キーボード
５４５      外部接続ポート
５４６      ポインティングデバイス
５４７      表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図７】
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