(57)【特許請求の範囲】
【請求項１】
第１のＰチャンネルトランジスタと、
第１のＰチャンネルトランジスタに並列に接続された第１のＮチャンネルトランジスタと、
前記第１のＰチャンネルトランジスタのバックゲートとソースとの間に接続された第１の抵抗と、
前記第１のＮチャンネルトランジスタのバックゲートとソースとの間に接続された第２の抵抗と、
制御信号に基づいて前記第１のＰチャンネルトランジスタのバックゲートを第１の固定電位に接続する第２のＰチャンネルトランジスタと、
前記制御信号に基づいて前記第１のＮチャンネルトランジスタのバックゲートを第２の固定電位に接続する第２のＮチャンネルトランジスタとを備え、
前記第１のＰチャンネルトランジスタと前記第１のＮチャンネルトランジスタのソースの接続点から信号が入力され、前記第１のＰチャンネルトランジスタと前記第１のＮチャンネルトランジスタのドレインの接続点から前記信号が出力されることを特徴とするスイッチ回路。
【請求項２】
抵抗を介してバックゲートとソースが接続されたトランジスタを通して信号を伝送する伝送部と、
前記トランジスタがオフの時は前記トランジスタのバックゲートを固定電位に接続し、前記トランジスタがオンの時は前記トランジスタのバックゲートを前記固定電位から切り離すバックゲート制御部とを備え、
前記トランジスタのソースは前記信号の入力端子に接続され、前記トランジスタのドレインは前記信号の出力端子に接続されることを特徴とするスイッチ回路。
【請求項３】
前記信号の伝送経路上で前記バックゲートの寄生容量が無視できるように前記抵抗の値が設定されることを特徴とする請求項２に記載のスイッチ回路。
【請求項４】
前記トランジスタがオンの時は前記トランジスタのバックゲートとソースが同電位に設定されることを特徴とする請求項２または３に記載のスイッチ回路。
【請求項５】
前記固定電位は電源電位または接地電位である請求項２から４のいずれか１項に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチ回路に関する。
【背景技術】
【０００２】
スイッチ回路では、電源電圧が低下した時にも動作を確保するために、トランジスタのオン抵抗を下げると、トランジスタがオフした時のアイソレーション特性を確保するのが難しかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−９５２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、トランジスタのオン抵抗を下げつつ、トランジスタがオフした時のアイソレーション特性を確保することが可能なスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、伝送部と、バックゲート制御部とが設けられている。伝送部は、抵抗を介してバックゲートとソースが接続されたトランジスタを通して信号を伝送する。バックゲート制御部は、前記トランジスタがオフの時は前記トランジスタのバックゲートを固定電位に接続し、前記トランジスタがオンの時は前記トランジスタのバックゲートを前記固定電位から切り離す。前記トランジスタのソースは前記信号の入力端子に接続され、前記トランジスタのドレインは前記信号の出力端子に接続される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るスイッチ回路の概略構成を示す回路図である。
【図２】図２は、図１のスイッチ回路に用いられるトランジスタの概略構成を示す断面図である。
【図３】図３（ａ）は、図１のスイッチ回路に用いられるトランジスタがオンした時の接続状態を示す回路図、図３（ｂ）は、図１のスイッチ回路に用いられるトランジスタがオフした時の接続状態を示す回路図である。
【図４】図４は、第２実施形態に係るスイッチ回路が適用されたセレクタの概略構成を示すブロック図である。
【図５】図５は、第３実施形態に係るスイッチ回路が適用された集積回路の概略構成を示すブロック図である。
【図６】図６は、第４実施形態に係るスイッチ回路が適用された集積回路の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係るスイッチ回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係るスイッチ回路の概略構成を示す回路図である。
図１において、スイッチ回路１には、伝送部１Ａおよびバックゲート制御部１Ｂが設けられている。スイッチ回路１の前段にはインバータ２が接続され、インバータ２の前段にはレベルシフタ３が接続されている。
【０００９】
伝送部１Ａには、ＰチャンネルトランジスタＰ１、ＮチャンネルトランジスタＮ１および抵抗Ｒ１、Ｒ２が設けられている。バックゲート制御部１Ｂには、ＰチャンネルトランジスタＰ２およびＮチャンネルトランジスタＮ２が設けられている。インバータ２には、ＰチャンネルトランジスタＰ３およびＮチャンネルトランジスタＮ３が設けられている。レベルシフタ３には、ＰチャンネルトランジスタＰ４〜Ｐ６およびＮチャンネルトランジスタＮ４〜Ｎ６が設けられている。
【００１０】
ＰチャンネルトランジスタＰ１はＮチャンネルトランジスタＮ１に並列に接続されている。ＰチャンネルトランジスタＰ１のバックゲートとソースとの間には抵抗Ｒ１が接続されている。ＮチャンネルトランジスタＮ１のバックゲートとソースとの間には抵抗Ｒ２が接続されている。ＰチャンネルトランジスタＰ１のバックゲートはＰチャンネルトランジスタＰ２を介して電源電位ｖｄｄに接続され、ＮチャンネルトランジスタＮ１のバックゲートはＮチャンネルトランジスタＮ２を介して接地電位ｇｎｄに接続されている。ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースには、入力信号ｉｎｔが入力され、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインからは、出力信号ｅｘｔが出力される。
【００１１】
ＰチャンネルトランジスタＰ３はＮチャンネルトランジスタＮ３に直列に接続されている。ＰチャンネルトランジスタＰ３およびＮチャンネルトランジスタＮ３はゲートが互いに共通に接続されている。ＰチャンネルトランジスタＰ３のゲートはＰチャンネルトランジスタＰ１のゲートに接続され、ＰチャンネルトランジスタＰ３のドレインはＮチャンネルトランジスタＮ１のゲートに接続されている。また、ＰチャンネルトランジスタＰ１のゲートはＮチャンネルトランジスタＮ２のゲートに接続されている。ＮチャンネルトランジスタＮ１のゲートはＰチャンネルトランジスタＰ２のゲートに接続されている。
【００１２】
ＰチャンネルトランジスタＰ４はＮチャンネルトランジスタＮ４に直列に接続されている。ＰチャンネルトランジスタＰ５はＮチャンネルトランジスタＮ５に直列に接続され、ＮチャンネルトランジスタＮ５はＮチャンネルトランジスタＮ６に直列に接続されている。ＰチャンネルトランジスタＰ６はＰチャンネルトランジスタＰ５に並列に接続されている。ＰチャンネルトランジスタＰ４のゲートはＰチャンネルトランジスタＰ５のドレインに接続され、ＰチャンネルトランジスタＰ５のゲートはＰチャンネルトランジスタＰ４のドレインに接続されている。ＮチャンネルトランジスタＮ４のゲートには制御信号ｓｅｌｎが入力され、ＮチャンネルトランジスタＮ５のゲートには制御信号ｓｅｌｐが入力される。なお、制御信号ｓｅｌｎは制御信号ｓｅｌｐを反転させた信号である。また、制御信号ｓｅｌｎ、ｓｅｌｐは、電源電位ｖｄｄとは別電源に基づいて生成することができる。ＰチャンネルトランジスタＰ６のゲートおよびＮチャンネルトランジスタＮ６のゲートにはイネーブル信号ｅｎが入力される。
【００１３】
ＰチャンネルトランジスタＰ２〜Ｐ６のソースは電源電位ｖｄｄに接続され、ＮチャンネルトランジスタＮ２〜Ｎ４、Ｎ６のソースは接地電位ｇｎｄに接続されている。ＰチャンネルトランジスタＰ２〜Ｐ６のバックゲートは電源電位ｖｄｄに接続され、ＮチャンネルトランジスタＮ２〜Ｎ６のバックゲートは接地電位ｇｎｄに接続されている。ＮチャンネルトランジスタＮ１〜Ｎ６のバックゲートは、ダイオードＤ１〜Ｄ６をそれぞれ介して電源電位ｖｄｄに接続されている。
【００１４】
そして、イネーブル信号ｅｎがハイレベルになると、ＰチャンネルトランジスタＰ６がオフし、ＮチャンネルトランジスタＮ６がオンする。この時、制御信号ｓｅｌｐがハイレベルになり、制御信号ｓｅｌｎがロウレベルになると、ＮチャンネルトランジスタＮ５がオンするとともに、ＮチャンネルトランジスタＮ４がオフする。このため、ＰチャンネルトランジスタＰ５のドレインが接地電位ｇｎｄに設定され、ＰチャンネルトランジスタＰ４がオンすることで、ＰチャンネルトランジスタＰ４のドレインが電源電位ｖｄｄに設定され、ＰチャンネルトランジスタＰ５がオフする。
【００１５】
ＰチャンネルトランジスタＰ５のドレインが接地電位ｇｎｄに設定されると、ＰチャンネルトランジスタＰ１のゲート電位がロウレベルになり、ＰチャンネルトランジスタＰ１がオンする。また、ＰチャンネルトランジスタＰ５のドレイン電位がインバータ２にて反転されることで、ＮチャンネルトランジスタＮ１のゲート電位がハイレベルになり、ＮチャンネルトランジスタＮ１がオンする。このため、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースに入力された入力信号ｉｎｔは、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして出力される。
【００１６】
また、ＰチャンネルトランジスタＰ５のドレインが接地電位ｇｎｄに設定されると、ＮチャンネルトランジスタＮ２のゲート電位がロウレベルになり、ＮチャンネルトランジスタＮ２がオフする。また、ＰチャンネルトランジスタＰ５のドレイン電位がインバータ２にて反転されることで、ＰチャンネルトランジスタＰ２のゲート電位がハイレベルになり、ＰチャンネルトランジスタＰ２がオフする。このため、ＰチャンネルトランジスタＰ１のバックゲートは電源電位ｖｄｄから切り離されるとともに、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄから切り離される。この結果、ＰチャンネルトランジスタＰ１のバックゲートはＰチャンネルトランジスタＰ１のソースと同電位になるとともに、ＮチャンネルトランジスタＮ１のバックゲートはＮチャンネルトランジスタＮ１のソースと同電位になる。従って、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のオン抵抗が下がり、電源電位ｖｄｄの低下に伴ってＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のソース／ゲート間電圧が低下した場合においても、入力信号ｉｎｔを伝送することができる。
【００１７】
一方、イネーブル信号ｅｎがハイレベルの時に、制御信号ｓｅｌｐがロウレベルになり、制御信号ｓｅｌｎがハイレベルになると、ＮチャンネルトランジスタＮ５がオフするとともに、ＮチャンネルトランジスタＮ４がオンする。このため、ＰチャンネルトランジスタＰ４のドレインが接地電位ｇｎｄに設定され、ＰチャンネルトランジスタＰ５がオンすることで、ＰチャンネルトランジスタＰ５のドレインが電源電位ｖｄｄに設定され、ＰチャンネルトランジスタＰ４がオフする。
【００１８】
ＰチャンネルトランジスタＰ５のドレインが電源電位ｖｄｄに設定されると、ＰチャンネルトランジスタＰ１のゲート電位がハイレベルになり、ＰチャンネルトランジスタＰ１がオフする。また、ＰチャンネルトランジスタＰ５のドレイン電位がインバータ２にて反転されることで、ＮチャンネルトランジスタＮ１のゲート電位がロウレベルになり、ＮチャンネルトランジスタＮ１がオフする。このため、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースに入力された入力信号ｉｎｔは、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして出力されない。
【００１９】
また、ＰチャンネルトランジスタＰ５のドレインが電源電位ｖｄｄに設定されると、ＮチャンネルトランジスタＮ２のゲート電位がハイレベルになり、ＮチャンネルトランジスタＮ２がオンする。また、ＰチャンネルトランジスタＰ５のドレイン電位がインバータ２にて反転されることで、ＰチャンネルトランジスタＰ２のゲート電位がロウレベルになり、ＰチャンネルトランジスタＰ２がオンする。このため、ＰチャンネルトランジスタＰ１のバックゲートは電源電位ｖｄｄに接続されるとともに、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄに接続される。この結果、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のバックゲートの電位が固定され、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１がオフした時のアイソレーション特性が向上する。
【００２０】
また、イネーブル信号ｅｎがロウレベルになると、ＰチャンネルトランジスタＰ６がオンし、ＮチャンネルトランジスタＮ６がオフする。このため、ＰチャンネルトランジスタＰ５のドレインが電源電位ｖｄｄに設定される。
【００２１】
ＰチャンネルトランジスタＰ５のドレインが電源電位ｖｄｄに設定されると、ＰチャンネルトランジスタＰ１のゲート電位がハイレベルになり、ＰチャンネルトランジスタＰ１がオフする。また、ＰチャンネルトランジスタＰ５のドレイン電位がインバータ２にて反転されることで、ＮチャンネルトランジスタＮ１のゲート電位がロウレベルになり、ＮチャンネルトランジスタＮ１がオフする。このため、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースに入力された入力信号ｉｎｔは、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして出力されない。
【００２２】
また、ＰチャンネルトランジスタＰ５のドレインが電源電位ｖｄｄに設定されると、ＮチャンネルトランジスタＮ２のゲート電位がハイレベルになり、ＮチャンネルトランジスタＮ２がオンする。また、ＰチャンネルトランジスタＰ５のドレイン電位がインバータ２にて反転されることで、ＰチャンネルトランジスタＰ２のゲート電位がロウレベルになり、ＰチャンネルトランジスタＰ２がオンする。このため、ＰチャンネルトランジスタＰ１のバックゲートは電源電位ｖｄｄに接続されるとともに、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄに接続される。この結果、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のバックゲートの電位が固定され、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１がオフした時のアイソレーション特性が向上する。
【００２３】
なお、例えば、制御信号ｓｅｌｐ、ｓｅｌｎの振幅は１．５Ｖ、電源電位ｖｄｄは３Ｖに設定することができる。そして、レベルシフタ３は、制御信号ｓｅｌｐ、ｓｅｌｎの振幅を電源電位ｖｄｄのレベルに変換し、電源電位ｖｄｄの振幅でインバータ２を駆動することができる。
【００２４】
図２は、図１のスイッチ回路に用いられるトランジスタの概略構成を示す断面図である。
図２において、Ｐ型半導体基板１１には、Ｎウェル１２、１４が形成され、Ｎウェル１２にはＰウェル１３が形成されている。Ｐウェル１３上には、ゲート絶縁膜１５を介してゲート電極１６が形成されている。また、Ｐウェル１３には、ゲート電極１６下に形成されるチャネル層を挟むようにしてＮ型不純物拡散層１９、２０が形成されている。このＮ型不純物拡散層１９、２０は、ＮチャンネルトランジスタＮ１のソース／ドレインを構成することができる。Ｐウェル１３はＮチャンネルトランジスタＮ１のバックゲートを構成することができる。ここで、Ｎウェル１２とＰウェル１３との接合部には、ダイオードＤ１が形成される。
【００２５】
Ｎウェル１４上には、ゲート絶縁膜１７を介してゲート電極１８が形成されている。また、Ｎウェル１４には、ゲート電極１８下に形成されるチャネル層を挟むようにしてＰ型不純物拡散層２１、２２が形成されている。このＰ型不純物拡散層２１、２２は、ＰチャンネルトランジスタＰ１のソース／ドレインを構成することができる。Ｎウェル１４はＰチャンネルトランジスタＰ１のバックゲートを構成することができる。
【００２６】
図３（ａ）は、図１のスイッチ回路に用いられるトランジスタがオンした時の接続状態を示す回路図、図３（ｂ）は、図１のスイッチ回路に用いられるトランジスタがオフした時の接続状態を示す回路図である。
図３（ａ）において、ＮチャンネルトランジスタＮ１がオンの場合、ＮチャンネルトランジスタＮ１のバックゲートが抵抗Ｒ２を介してソースの接続された状態で、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄから切り離される。この結果、ＮチャンネルトランジスタＮ１のバックゲートはＮチャンネルトランジスタＮ１のソースと同電位になる。従って、ＮチャンネルトランジスタＮ１のオン抵抗が下がり、電源電位ｖｄｄの低下に伴ってＮチャンネルトランジスタＮ１のソース／ゲート間電圧が低下した場合においても、ＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして入力信号ｉｎｔを出力することができる。
なお、ＮチャンネルトランジスタＮ１のバックゲートには、ダイオードＤ１の寄生容量ＣＰが付加される。この時、入力信号ｉｎｔの伝送経路上で寄生容量ＣＰが無視できるように抵抗Ｒ２の値を設定することが好ましい。これにより、入力信号ｉｎｔが寄生容量ＣＰを介して漏洩するのを抑制することができ、ＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして入力信号ｉｎｔを効率よく出力することができる。
【００２７】
図３（ｂ）において、ＮチャンネルトランジスタＮ１がオフの場合、ＮチャンネルトランジスタＮ１のバックゲートが抵抗Ｒ２を介してソースの接続された状態で、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄに接続される。この結果、ＮチャンネルトランジスタＮ１のバックゲートの電位が固定され、ＮチャンネルトランジスタＮ１がオフした時のアイソレーション特性が向上する。
【００２８】
（第２実施形態）
図４は、第２実施形態に係るスイッチ回路が適用されたセレクタの概略構成を示すブロック図である。
図４において、セレクタ３１には、ｎ（ｎは正の整数）個のスイッチ回路Ｓｗ１〜Ｓｗｎが設けられている。各スイッチ回路Ｓｗ１〜Ｓｗｎは、図１のスイッチ回路１を用いることができる。また、セレクタ３１には、各スイッチ回路Ｓｗ１〜Ｓｗｎに対応してｎ個の入力端子Ｔｉ１〜Ｔｉｎが設けられ、全てのスイッチ回路Ｓｗ１〜Ｓｗｎに共通に１個の出力端子Ｔｏが設けられている。そして、制御信号Ｓｅｌに基づいて、ｎ個のスイッチ回路Ｓｗ１〜Ｓｗｎのうちのいずれか１個のスイッチ回路がオンされ、それ以外のスイッチ回路はオフされる。なお、出力端子Ｔｏは、半導体チップに形成されたパッド電極を用いることができる。
【００２９】
そして、入力端子から入力された入力信号ｉｎｔは、オンされたスイッチ回路を介して出力信号ｅｘｔとして出力端子Ｔｏから出力される。ここで、ｎ個のスイッチ回路Ｓｗ１〜Ｓｗｎをセレクタ３１に設けることにより、１個の出力端子Ｔｏでｎ個の入力端子Ｔｉ１〜Ｔｉｎを共有することができ、出力端子Ｔｏのスペースを減らすことができる。例えば、出力端子Ｔｏに対応する半導体チップ上のパッド電極を減らしたり、出力端子Ｔｏに対応する半導体パッケージのピンを減らしたりすることができる。
【００３０】
（第３実施形態）
図５は、第３実施形態に係るスイッチ回路が適用された集積回路の概略構成を示すブロック図である。なお、この第３実施形態では、ＥＴＣ（Ｅｌｅｃｔｒｏｎｉｃ  Ｔｏｌｌ  Ｃｏｌｌｅｃｔｉｏｎ  Ｓｙｓｔｅｍ）に用いられる集積回路を半導体チップ４１に形成した場合を例にとる。なお、この半導体チップ４１は、３Ｖ程度の低電圧で乾電池で動作させることができる。
【００３１】
図５において、半導体チップ４１には、端子Ｔ１〜Ｔ１７、抵抗Ｒ３、セレクタ４２、４３、６５、起動処理回路４４、インバータ４６、波形変換器４７、分周器４８、５１、位相比較器４９、電圧制御発振器５０、逓倍器５２、混合器５４、６３、バッファ５３、バンドパスフィルタ５５、リミッタ５６、強度測定器５７、レベル比較器５８、強度出力器５９、信号処理回路６０、ＤＡコンバータ６１、ローパスフィルタ６２およびアンプ６４が設けられている。起動処理回路４４には、レギュレータ４４Ａ、起動検出回路４４Ｂ、論理回路４４Ｃが設けられている。各セレクタ４２、４３は、図４のセレクタ３１を用いることができる。
【００３２】
セレクタ４２の出力端子は端子Ｔ１に接続され、セレクタ４３の出力端子は端子Ｔ２に接続され、セレクタ６５の出力端子は端子Ｔ７に接続されている。端子Ｔ１には容量Ｃ１が外付けされ、端子Ｔ２には容量Ｃ２が外付けされている。セレクタ４２の１個の入力端子は、起動検出回路４４Ｂの第１のＤＣフィードバック用容量付加端子に接続され、セレクタ４３の１個の入力端子は、起動検出回路４４Ｂの第２のＤＣフィードバック用容量付加端子に接続されている。セレクタ４２、４３の他の入力端子は半導体チップ４１のテスト端子として用いることができ、半導体チップ４１の各ブロックに接続することができる。セレクタ６５の１個の入力端子は、強度出力器５９の出力端子に接続されている。
【００３３】
端子Ｔ３は、混合器５４および起動処理回路４４の入力端子に接続されている。端子Ｔ４、Ｔ５は、アンプ６４の出力端子に接続されている。端子Ｔ６は、レベル比較器５８の基準端子に接続されている。端子Ｔ６には容量Ｃ３が外付けされている。端子Ｔ７は、強度出力器５９の出力端子に接続されている。端子Ｔ８は、信号処理回路６０の送受信切替端子に接続されている。端子Ｔ９は、信号処理回路６０の割り込み端子に接続されている。端子Ｔ１０は、信号処理回路６０のマスター出力端子に接続されている。端子Ｔ１１は、信号処理回路６０のスレーブ選択端子に接続されている。端子Ｔ１２は、信号処理回路６０のクロック端子に接続されている。端子Ｔ１３は、信号処理回路６０のマスター入力端子に接続されている。端子Ｔ１４は、インバータ４６の出力端子に接続されている。端子Ｔ１５は、インバータ４６の入力端子に接続されている。インバータ４６には、抵抗Ｒ３が並列接続されている。端子Ｔ１４、Ｔ１５間には、水晶発振子４５が外付けされている。端子Ｔ１６は、起動処理回路４４のイネーブル端子に接続されている。端子Ｔ１７は、起動処理回路４４の出力端子に接続されている。
【００３４】
そして、この半導体チップ４１が車両などに搭載された状態でゲートに近づくと、無線入力信号ＲＦＩが端子Ｔ３を介して起動検出回路４４Ｂおよび混合器５４に入力される。なお、起動検出回路４４Ｂおよび論理回路４４Ｃには、レギュレータ４４Ａにて安定化された電源電圧が供給される。
【００３５】
そして、起動検出回路４４Ｂにおいて、無線入力信号ＲＦＩから起動指示が検出されると、起動処理回路４４にて起動信号ＷＡＫＥＵＰが生成され、端子Ｔ１７を介して外部に出力される。なお、端子Ｔ１７の外部にはマイクロコンピュータを接続することができる。そして、マイクロコンピュータに起動信号ＷＡＫＥＵＰが入力されると、マイクロコンピュータが起動され、マイクロコンピュータからイネーブル信号ＣＥが端子Ｔ１６を介して起動処理回路４４に入力される。
【００３６】
また、水晶発振子４５が発振することでインバータ４６からサイン波が出力され、波形変換器４７においてサイン波が矩形波に変換された後、分周器４８および信号処理回路６０に出力される。そして、分周器４８において波形変換器４７の出力が分周された後、位相比較器４９に出力される。また、電圧制御発振器５０からの信号は分周器５１にて分周された後、位相比較器４９に出力される。そして、電圧制御発振器５０において、分周器４８、５１の出力が互いに比較され、分周器４８、５１の出力に位相が互いに一致するように電圧制御発振器５０の周波数が制御される。そして、電圧制御発振器５０からの信号は逓倍器５２にて逓倍された後、バッファ５３を介して混合器５４、６３に出力される。
【００３７】
そして、混合器５４において、端子Ｔ３を介して入力された無線入力信号ＲＦＩが逓倍器５２の出力と混合されることで、無線入力信号ＲＦＩがダウンコンバートされ、バンドパスフィルタ５５を介してリミッタ５６に出力される。そして、リミッタ５６において、無線入力信号ＲＦＩの振幅が制限された後、強度測定器５７において無線入力信号ＲＦＩの強度が測定される。そして、無線入力信号ＲＦＩの強度測定値ＶＲＳＳＩは、強度出力器５９に保持された後、端子Ｔ７を介して出力される。
【００３８】
また、レベル比較器５８において、無線入力信号ＲＦＩの強度測定値ＶＲＳＳＩは基準レベルと比較され、その比較結果に基づいてデジタル値に変換された後、信号処理回路６０に入力される。この時、信号処理回路６０はスレーブとして動作し、マスタと通信しながら信号処理を行うことができる。ここで、マスタからはスレーブ選択信号ＣＳＮが出力され、マスタはスレーブ選択信号ＣＳＮにて選択したスレーブと通信することができる。そして、選択されたスレーブは、端子Ｔ１２を介してクロック信号ＳＰＩＣＬＫを受け取りながら、端子Ｔ１３を介してマスタ入力信号ＭＯＳＩをマスタから受信したり、端子Ｔ１０を介してマスタ出力信号ＭＩＳＯをマスタに送信したりすることができる。また、信号処理回路６０は、端子Ｔ８を介して送受信切替信号ＴＸＲＸを送受信したり、端子Ｔ９を介して割り込み信号ＩＮＴＲを送受信したりすることができる。
【００３９】
また、信号処理回路６０にて生成された送信信号はＤＡコンバータ６１にてアナログ化された後、ローパスフィルタ６２を介して混合器６３に出力される。そして、混合器６３において、逓倍器５２の出力と混合されることで、送信信号がアップコンバートされ、アンプ６４にて増幅された後、端子Ｔ４、Ｔ５を介して出力される。
【００４０】
ここで、セレクタ４２、４３、６５を端子Ｔ１、Ｔ２、Ｔ７にそれぞれ接続することにより、テスト用端子を端子Ｔ１、Ｔ２、Ｔ７と別個に半導体チップ４１に形成する必要がなくなり、半導体チップ４１の小型化を図ることができる。また、図１のスイッチ回路１をセレクタ４２、４３、６５に設けることにより、スイッチ回路１のトランジスタのオン抵抗を減らすことができ、半導体チップ４１の低電圧化に対応しつつ、起動処理回路４４および強度出力器５９を正常に働かせることができる。
【００４１】
図６は、第４実施形態に係るスイッチ回路が適用された集積回路の概略構成を示すブロック図である。
図６において、このスイッチ回路は、図１のレベルシフタ３が省略され、イネーブル信号ｅｎｘがインバータ２に入力される。
【００４２】
そして、イネーブル信号ｅｎｘがロウレベルになると、ＰチャンネルトランジスタＰ１のゲート電位がロウレベルになり、ＰチャンネルトランジスタＰ１がオンする。また、イネーブル信号ｅｎｘがインバータ２にて反転されることで、ＮチャンネルトランジスタＮ１のゲート電位がハイレベルになり、ＮチャンネルトランジスタＮ１がオンする。このため、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースに入力された入力信号ｉｎｔは、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして出力される。
【００４３】
また、イネーブル信号ｅｎｘがロウレベルになると、ＮチャンネルトランジスタＮ２のゲート電位がロウレベルになり、ＮチャンネルトランジスタＮ２がオフする。また、イネーブル信号ｅｎｘがインバータ２にて反転されることで、ＰチャンネルトランジスタＰ２のゲート電位がハイレベルになり、ＰチャンネルトランジスタＰ２がオフする。このため、ＰチャンネルトランジスタＰ１のバックゲートは電源電位ｖｄｄから切り離されるとともに、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄから切り離される。この結果、ＰチャンネルトランジスタＰ１のバックゲートはＰチャンネルトランジスタＰ１のソースと同電位になるとともに、ＮチャンネルトランジスタＮ１のバックゲートはＮチャンネルトランジスタＮ１のソースと同電位になる。従って、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のオン抵抗が下がり、電源電位ｖｄｄの低下に伴ってＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のソース／ゲート間電圧が低下した場合においても、入力信号ｉｎｔを伝送することができる。
【００４４】
一方、イネーブル信号ｅｎｘがハイレベルになると、ＰチャンネルトランジスタＰ１のゲート電位がハイレベルになり、ＰチャンネルトランジスタＰ１がオフする。また、イネーブル信号ｅｎｘがインバータ２にて反転されることで、ＮチャンネルトランジスタＮ１のゲート電位がロウレベルになり、ＮチャンネルトランジスタＮ１がオフする。このため、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースに入力された入力信号ｉｎｔは、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔとして出力されない。
【００４５】
また、イネーブル信号ｅｎｘがハイレベルになると、ＮチャンネルトランジスタＮ２のゲート電位がハイレベルになり、ＮチャンネルトランジスタＮ２がオンする。また、イネーブル信号ｅｎｘがインバータ２にて反転されることで、ＰチャンネルトランジスタＰ２のゲート電位がロウレベルになり、ＰチャンネルトランジスタＰ２がオンする。このため、ＰチャンネルトランジスタＰ１のバックゲートは電源電位ｖｄｄに接続されるとともに、ＮチャンネルトランジスタＮ１のバックゲートは接地電位ｇｎｄに接続される。この結果、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１のバックゲートの電位が固定され、ＮチャンネルトランジスタＮ１およびＰチャンネルトランジスタＰ１がオフした時のアイソレーション特性が向上する。
【００４６】
なお、上述した実施形態では、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースに入力信号ｉｎｔが入力され、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインから出力信号ｅｘｔが出力される構成について説明した。その他の実施形態として、ＰチャンネルトランジスタＰ１のドレインおよびＮチャンネルトランジスタＮ１のドレインに入力信号ｉｎｔが入力され、ＰチャンネルトランジスタＰ１のソースおよびＮチャンネルトランジスタＮ１のソースから出力信号ｅｘｔが出力されるようにしてもよい。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４８】
１  スイッチ回路、１Ａ  伝送部、１Ｂ  バックゲート制御部、２  インバータ、３  レベルシフタ、Ｐ１〜Ｐ６  Ｐチャンネルトランジスタ、Ｎ１〜Ｎ６  Ｎチャンネルトランジスタ、Ｒ１、Ｒ２  抵抗、Ｄ１〜Ｄ６  ダイオード
【図１】
0005885712.tif 000002
【図２】
0005885712.tif 000003
【図３】
0005885712.tif 000004
【図４】
0005885712.tif 000005
【図５】
0005885712.tif 000006
【図６】
0005885712.tif 000007