(57)【特許請求の範囲】
【請求項１】
少なくとも第１導電パターン、第２導電パターンおよび第３導電パターンを第１絶縁基板上に有する導電パターン付絶縁基板と、
前記第１導電パターンに固着した正極の外部導出端子と、
前記第２導電パターンに固着した負極の外部導出端子と、
前記第３導電パターンに固着した中間電位の外部導出端子と、
前記第１導電パターンに一方の面が固着した第１半導体素子と、
前記第３導電パターンに一方の面が固着した第２半導体素子と、
第２絶縁基板の裏面とおもて面にそれぞれ導電層を有し、前記第２絶縁基板の裏面の導電層に固着した複数の第１導電ピンおよび前記第２絶縁基板のおもて面の導電層に固着した複数の第２導電ピンを有する導電ピン付絶縁基板と、
を具備し、
前記正極の外部導出端子と負極の外部導出端子が互いに隣接して平行に配置されており、
前記第１導電ピンを構成するピンの一部が前記第１半導体素子の他方の面に固着しているとともに該第１導電ピンを構成する他のピンが前記第３導電パターンに固着しており、
前記第２導電ピンを構成するピンの一部が前記第２半導体素子の他方の面に固着しているとともに該第２導電ピンを構成する他のピンが前記第２導電パターンに固着しており、
前記導電ピン付絶縁基板が前記第１半導体素子の他方の面側および第２半導体素子の他方の面側に配置されており、
前記第２導電パターンの３方が、前記第１導電パターンに囲まれており、
前記正極の外部導出端子、前記負極の外部導電端子、及び前記第２導電ピンを構成する他のピンのうち、該第２導電ピンを構成する他のピンが前記第１半導体素子に最も近く、かつ前記正極の外部導出端子が最も遠い位置にあることを特徴とする半導体装置。
【請求項２】
少なくとも第１導電パターンおよび第２導電パターンを第１絶縁基板上に有する第１導電パターン付絶縁基板と、
少なくとも第３導電パターンを第３絶縁基板上に有する第２導電パターン付絶縁基板と、
前記第１導電パターンに固着した正極の外部導出端子と、
前記第２導電パターンに固着した負極の外部導出端子と、
前記第３導電パターンに固着した中間電位の外部導出端子と、
前記第１導電パターンに一方の面が固着した第１半導体素子と、
前記第３導電パターンに一方の面が固着した第２半導体素子と、
第２絶縁基板の裏面とおもて面にそれぞれ導電層を有し、前記第２絶縁基板の裏面の導電層に固着した複数の第１導電ピンおよび前記第２絶縁基板のおもて面の導電層に固着した複数の第２導電ピンを有する導電ピン付絶縁基板と、
を具備し、
前記正極の外部導出端子と負極の外部導出端子が互いに隣接して平行に配置されており、
前記第１導電ピンを構成するピンの一部が前記第１半導体素子の他方の面に固着しているとともに該第１導電ピンを構成する他のピンが前記第３導電パターンに固着しており、
前記第２導電ピンを構成するピンの一部が前記第２半導体素子の他方の面に固着しているとともに該第２導電ピンを構成する他のピンが前記第２導電パターンに固着しており、
前記導電ピン付絶縁基板が前記第１半導体素子の他方の面と前記第２半導体素子の他方の面の間に挟まれて配置されていることを特徴とする半導体装置。
【請求項３】
前記導電ピン付絶縁基板が、セラミックからなる前記第２絶縁基板のおもて面と裏面にそれぞれ固着した金属箔と、裏面の金属箔に固着した第１金属ピンと、おもて面の金属箔に固着した第２金属ピンと、を有する金属ピン付プリント基板であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記正極の外部導出端子および前記負極の外部導出端子が、長方形の導電板であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１半導体素子と前記第２半導体素子が前記第１導電ピンおよび前記第３導電パターンを介して直列接続し、上アームまたは下アームを構成している２ｉｎ１，４ｉｎ１もしくは６ｉｎ１のいずれかの半導体モジュールであることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記第１半導体素子および第２半導体素子のそれぞれが、スイッチングトランジスタチップと該スイッチングトランジスタチップに逆並列接続するダイオードチップからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記スイッチングトランジスタチップが、ＩＧＢＴチップ、ＭＯＳＦＥＴチップ、接合型電界効果トランジスタチップもしくはバイポーラトランジスタチップのいずれかであり、前記ダイオードチップがｐｎダイオードチップもしくはショットキーバリアダイオードチップであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２導電パターンに固着している前記第２導電ピンが、前記第２絶縁基板を貫通していることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体モジュールなどの半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置を、図１６の要部断面図を用いて説明する。図１６の半導体装置は２ｉｎ１の半導体モジュール５００を例として挙げた。図中、１０１は放熱用の金属ベース板である。１０２は金属ベース板１０１の上に搭載してハンダ１０３で接合した導電パターン付絶縁基板（セラミック絶縁基板）である。この導電パターン付絶縁基板（セラミック絶縁基板）１０２は、絶縁基板（セラミック基板）１０２ａの表面に導電パターン１０２ｂ、裏面に裏面導電膜１０２ｃ（表裏面に金属パターン１０２ｂ，１０２ｃ）を貼り合せた基板である。１０４は導電パターン付絶縁基板１０２の導電パターン１０２ｂにハンダ１０５を介しマウントした半導体チップ（半導体パワーチップ）である。１０６は導電パターン付絶縁基板（セラミック絶縁基板）１０２の裏面導電膜１０２ｃにハンダ１０３を介し接合した冷却ベース（金属ベース板）１０１を収納する樹脂ケースである。１０７はハンダ１０５で導電パターン１０２ｂに接合された外部導出端子である金属バー端子である。半導体チップ１０４同士、又は半導体チップ１０４と別の領域の導電パターン１０２ｂは、ボンディングワイヤ１０８で接合されている。【０００３】
また、特許文献１では、導電パターン付絶縁基板上に半導体チップを配置し、半導体チップや導電パターンに多数の金属ピンを固着し、この多数の金属ピンをプリント基板に固着した半導体装置が記載されている。このプリント基板の表裏に貼り付けた金属箔をプリント基板内において対向するように配置することで配線インダクタンスを低減できることが記載されている。【０００４】
また、特許文献２、３では、半導体装置内のＰ電極の外部導出端子およびＮ電極の外部導出極端子を平行に配置し、配線インダクタンスを低減することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６４８５２号公報（段落０１３２〜０１３４および図１７）
【特許文献２】特開２００１−２７４３２２号公報
【特許文献３】特開２００４−２１４４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置において、スイッチング動作時に発生するサージ電圧や外来の電圧サージを低下させるために、半導体装置内部の配線インダクタンスを低減することが求められる。
しかし、図１６の半導体装置では、配線インダクタンスは導電パターン付絶縁基板、ボンディングワイヤおよび外部導出端子などの部材単体のインダクタンスの合算となり低インダクタンスを実現することは難しい。【０００７】
また、特許文献１，２，３では、金属ピン付プリント基板のおもて面に配置された金属箔と裏面に配置した金属箔とを互いに半導体チップ上で対向させた構造と、金属バーで形成された外部導出端子（Ｐ端子とＮ端子、Ｕ端子とＰ端子やＮ端子など）を隣接平行配置した構成を組み合わせることで、配線インダクタンスを低減し、さらに半導体装置を小型化する記載はない。【０００８】
また、特許文献１では、プリント基板のおもて面と裏側の金属箔がプリント基板内において対向する箇所が半導体チップから外れた箇所にあり、その外れた箇所に外部導出端子を接続しているため、プリント基板が大きくなり、半導体装置は大型化する。また、プリント基板に外部導出端子を接続しているため、接続箇所の機械的強度が弱い。【０００９】
この発明の目的は、前記の課題を解決して、配線インダクタンスを低減し小型化を図ることができる金属ピン付プリント基板を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、この発明にかかる半導体装置は、次の特徴を有する。少なくとも第１導電パターン、第２導電パターンおよび第３導電パターンを第１絶縁基板上に有する導電パターン付絶縁基板と、前記第１導電パターンに固着した正極の外部導出端子と、前記第２導電パターンに固着した負極の外部導出端子と、前記第３導電パターンに固着した中間電位の外部導出端子と、前記第１導電パターンに一方の面が固着した第１半導体素子と、前記第３導電パターンに一方の面が固着した第２半導体素子と、第２絶縁基板の裏面とおもて面にそれぞれ導電層を有し、前記第２絶縁基板の裏面の導電層に固着した複数の第１導電ピンおよび前記第２絶縁基板のおもて面の導電層に固着した複数の第２導電ピンを有する導電ピン付絶縁基板と、を具備し、前記正極の外部導出端子と負極の外部導出端子が互いに隣接して平行に配置されており、前記第１導電ピンを構成するピンの一部が前記第１半導体素子の他方の面に固着しているとともに該第１導電ピンを構成する他のピンが前記第３導電パターンに固着しており、前記第２導電ピンを構成するピンの一部が前記第２半導体素子の他方の面に固着しているとともに該第２導電ピンを構成する他のピンが前記第２導電パターンに固着しており、前記導電ピン付絶縁基板が前記第１半導体素子の他方の面側および第２半導体素子の他方の面側に配置されており、前記第２導電パターンの３方が、前記第１導電パターンに囲まれており、前記正極の外部導出端子、前記負極の外部導電端子、及び前記第２導電ピンを構成する他のピンのうち、該第２導電ピンを構成する他のピンが前記第１半導体素子に最も近く、かつ前記正極の外部導出端子が最も遠い位置にある。
【００１１】
また、この発明にかかる半導体装置の別の態様は、次の特徴を有する。少なくとも第１導電パターンおよび第２導電パターンを第１絶縁基板上に有する第１導電パターン付絶縁基板と、少なくとも第３導電パターンを第３絶縁基板上に有する第２導電パターン付絶縁基板と、前記第１導電パターンに固着した正極の外部導出端子と、前記第２導電パターンに固着した負極の外部導出端子と、前記第３導電パターンに固着した中間電位の外部導出端子と、前記第１導電パターンに一方の面が固着した第１半導体素子と、前記第３導電パターンに一方の面が固着した第２半導体素子と、第２絶縁基板の裏面とおもて面にそれぞれ導電層を有し、前記第２絶縁基板の裏面の導電層に固着した複数の第１導電ピンおよび前記第２絶縁基板のおもて面の導電層に固着した複数の第２導電ピンを有する導電ピン付絶縁基板と、を具備し、前記正極の外部導出端子と負極の外部導出端子が互いに隣接して平行に配置されており、前記第１導電ピンを構成するピンの一部が前記第１半導体素子の他方の面に固着しているとともに該第１導電ピンを構成する他のピンが前記第３導電パターンに固着しており、前記第２導電ピンを構成するピンの一部が前記第２半導体素子の他方の面に固着しているとともに該第２導電ピンを構成する他のピンが前記第２導電パターンに固着しており、前記導電ピン付絶縁基板が前記第１半導体素子の他方の面と前記第２半導体素子の他方の面の間に挟まれて配置されている。【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記導電ピン付絶縁基板が、セラミックからなる前記第２絶縁基板のおもて面と裏面にそれぞれ固着した金属箔と、裏面の金属箔に固着した第１金属ピンと、おもて面の金属箔に固着した第２金属ピンと、を有する金属ピン付プリント基板であるとよい。【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記正極の外部導出端子および前記負極の外部導出端子が、長方形の導電板であるとよい。【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子と前記第２半導体素子が前記第１導電ピンおよび前記第３導電パターンを介して直列接続し、上アームまたは下アームを構成している２ｉｎ１，４ｉｎ１もしくは６ｉｎ１のいずれかの半導体モジュールであるとよい。【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体素子および第２半導体素子のそれぞれが、スイッチングトランジスタチップと該スイッチングトランジスタチップに逆並列接続するダイオードチップからなるとよい。【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記スイッチングトランジスタチップが、ＩＧＢＴチップ、ＭＯＳＦＥＴチップ、接合型電界効果トランジスタチップもしくはバイポーラトランジスタチップのいずれかであり、前記ダイオードチップがｐｎダイオードチップもしくはショットキーバリアダイオードチップであるとよい。【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電パターンの３方が、前記第１導電パターンに囲まれているとよい。【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電パターンに固着している前記第２導電ピンが、前記第２絶縁基板を貫通しているとよい。
【発明の効果】
【００１９】
この発明によれば、導電パターン付絶縁基板上に半導体素子を配置し、導電パターン付絶縁基板の半導体素子を配置した側の上方に導電ピン付絶縁基板を配置し、導電パターン付絶縁基板に複数の外部導出端子に固着し、正極の外部導出端子と負極の外部導出端子を隣接平行配置することにより、配線インダクタンスを低減した半導体装置を提供することができる。さらに、これら外部導出端子を導電板とすることにより半導体装置の配線インダクタンスを低減することができる。【００２０】
また、導電ピン付絶縁基板のおもて面と裏面に互いに対向して形成された導電層を半導体素子の上方に配置することで、導電ピン付絶縁基板を小さくできて、半導体装置を小型化することができる。【００２１】
また、複数の半導体素子をそれぞれ異なる導電パターン付絶縁基板に固着し、半導体素子同士が導電ピン付絶縁基板を挟んで対向し、導電ピンをそれぞれの半導体素子および導電パターンに固着させることで、配線インダクタンスが小さく、床面積が小さな半導体装置を製作することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の第１実施例の半導体モジュール１００の要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図２】金属ピン付プリント基板の金属箔と金属ピンを図１（ｂ）の矢印Ｐの方向から見た平面図であり、（ａ）はおもて面の金属箔と金属ピンを表した図、（ｂ）は裏面の金属箔と金属ピンを表した図である。
【図３】金属ピン付プリント基板のおもて面と裏面のそれぞれの金属箔と金属ピンを図１（ｂ）の矢印Ｑの方向から見た裏面側の平面図である。
【図４】２ｉｎ１の半導体モジュール１００の回路図と転流時に流れる電流の向きを示す図である。
【図５】転流時に２ｉｎ１の半導体モジュール１００内に流れる電流の経路を示す図であり、（ａ）はおもて面側の金属箔１５と裏側の金属箔１６に流れる電流の経路を示す平面図、（ｂ）は電流の経路を示す断面図である。
【図６】この発明の第２実施例の半導体装置の要部平面図である。
【図７】図６のＸ−Ｘ線で切断した要部断面図である。
【図８】金属ピン付プリント基板のおもて面の金属箔と金属ピンを図７の矢印Ｐの方向から見た平面図である。
【図９】金属ピン付プリント基板の裏面の金属箔と金属ピンを図７の矢印Ｐの方向から見た平面図である。
【図１０】金属ピン付プリント基板のおもて面と裏面のそれぞれの金属箔と金属ピンを図７の矢印Ｑの方向から見た裏面側の平面図である。
【図１１】３相インバータ回路を内蔵した半導体モジュールの回路図と定常動作時の電流の流れを示す図である。
【図１２】図７を用いて、定常動作時と転流時の電流の経路を示す図である。
【図１３】この発明の第３実施例の半導体装置の要部断面図である。
【図１４】図１３の半導体装置で、転流時（実線）と転流時以外（点線）の電流の経路を示す図である。
【図１５】この発明の第１実施例の半導体モジュール１００の変形例を示す要部構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図１６】従来の半導体装置の要部断面図である。
【発明を実施するための形態】
【００２３】
実施の形態を以下の実施例で説明する。
＜実施例１＞
図１は、この発明の第１実施例の半導体モジュール装置１００の要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図１は、この発明の理解を容易にするために、金属ピン付プリント基板１３を点線で示し、金属ピン付プリント基板１３より下方の部材を実線で示した。
【００２４】
図２は、金属ピン付プリント基板１３の金属箔と金属ピンを図１（ｂ）の矢印Ｐの方向から見た平面図であり、同図（ａ）はおもて面の金属箔と金属ピンを表した図、同図（ｂ）は裏面の金属箔と金属ピンを表した図である。図では、ゲート端子は示されていない。
【００２５】
図３は、金属ピン付プリント基板１３のおもて面と裏面のそれぞれの金属箔と金属ピンを図１（ｂ）の矢印Ｑ方向から見た裏面側の平面図である。
図１〜３に示す、この半導体モジュール装置１００は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）チップ９とＩＧＢＴチップ９に逆並列接続するＦＷＤ（フリーホイーリングダイオード）チップ１０とを組にした上アームと、ＩＧＢＴチップ１１とＩＧＢＴチップ１１に逆並列接続するＦＷＤチップ１２とを組にした下アームとにより構成された２ｉｎ１半導体モジュールである（以下、逆並列接続したＩＧＢＴとＦＷＤの組を「半導体素子」ともいう。）。ＩＧＢＴチップ９，１１は、その一方の面にコレクタ端子Ｃを備え、他方の面にエミッタ端子Ｅを備えている。ＦＷＤチップ１０，１２は、その一方の面にカソード端子Ｋを備え、他方の面にアノード端子Ａを備えている。導電パターン付絶縁基板１ではセラミック基板２のおもて面に導電パターン４，５，６が形成され、裏面に裏面導電膜３が形成されている。導電パターン５は、導電パターン４に囲まれて島状に形成されている。これらの導電パターン４，５，６や裏面導電膜３に金属箔を接合して、厚みを厚くした導電体とする場合もある。
【００２６】
金属ピン付プリント基板１３は、セラミックからなる絶縁基板１４のおもて面と裏面にそれぞれ金属箔１５、１６が接合されてなる。これにより、金属ピン付プリント基板１３は、おもて面の金属箔１５と裏面の金属箔１６を当該プリント基板１３内において互いに対向させている。金属ピン付プリント基板１３は、導電パターン付絶縁基板１の半導体素子側に配置されている。金属ピン付プリント基板１３の金属箔１５，１６には金属ピン１７，１８，１９，２０が同一方向に固着している。これらの金属ピンや金属箔は電気伝導が大きな導電ピンや導電体であればよい。
【００２７】
金属ピン１７、２０はおもて面の金属箔１５に固着し、金属ピン１８，１９は裏面の金属箔１６に固着し、それぞれ金属箔１５，金属箔１６と電気的に接続されている。金属ピン１７は金属箔１５に固着するとともに絶縁基板１４を貫通している。外部導出端子はＰ端子２１、Ｎ端２２、Ｕ端子２３があり、Ｐ端子２１とＮ端子２２は互いに近接して平行に配置されている。
【００２８】
導電パターン付絶縁基板１上の導電パターン４にＩＧＢＴチップ９のコレクタ側とＦＷＤ１０のカソード側およびＰ端子２１が固着されて電気的に接続されている。導電パターン５にＮ端子２２が固着されて電気的に接続されている。導電パターン６にＩＧＢＴチップ１１のコレクタ側とＦＷＤチップ１２のカソード側およびＵ端子２３が固着されて電気的に接続されている。
【００２９】
金属ピン１７は導電パターン５に固着され、金属ピン１８はＩＧＢＴチップ９のエミッタ側およびＦＷＤチップ１０のアノード側に固着して、それぞれ電気的に接続されている。金属ピン１９は導電パターン６に固着し、金属ピン２０はＩＧＢＴチップ１１のエミッタ側およびＦＷＤチップ１２のアノード側に固着してそれぞれ電気的に接続されている。尚、ＩＧＢＴチップ９，１１、ＦＷＤチップ１０，１２は接合材である半田７，８で固着される。この半田７，８の代わりに、半田以外の接合材や焼結材を用いても勿論構わない。
金属ピン付プリント基板１３の形状は、金属ピン１７〜２０をＩＧＢＴチップ９，１１、ＦＷＤチップ１０，１２および導電パターン５，６に接続しやすいように選択され、例えば正方形あるいは長方形である。金属ピン付プリント基板１３は、例えば、ＩＧＢＴチップ９，１１とＦＷＤチップ１０，１２を囲む領域とほぼ同じ大きさであり、好ましくは、さらに導電パターン５，６の金属ピン１７、１９が固着された部分を含む領域とほぼ同じ大きさである。この領域は、例えば図１（ａ）の点線（符号１３）で示した領域に相当する。
【００３０】
外部導出端子であるＰ端子２１、Ｎ端子２２およびＵ端子２３の先端を露出させ、導電パターン付絶縁基板１の裏面導電膜３が露出するようにエポキシ樹脂２４で全体を封止して、２ｉｎ１の半導体モジュール１００が出来上がる。
【００３１】
図４は、２ｉｎ１の半導体モジュール１００の回路図と転流時に流れる電流の向きを示す図である。
図５は、転流時に２ｉｎ１の半導体モジュール１００内に流れる電流の経路を示す図であり、同図（ａ）はおもて面側の金属箔１５と裏側の金属箔１６に流れる電流の経路を示す平面図、同図（ｂ）は電流の経路を示す断面図である。
【００３２】
転流時とは、例えば、Ｕ相の上アーム素子（ここではＩＧＢＴチップ９）がオフ状態に移行し、Ｗ相の上アーム素子がオン状態に移行する場合などをいう。
また、点線は３相インバータ回路を構成する他のアームを示している。
【００３３】
Ｐ端子２１−ＩＧＢＴチップ９−Ｕ端子２３−負荷Ｍ（モータ）へ向かって流れる電流ａ，ｂ，ｃはＩＧＢＴチップ９がオフ状態に移行するため減少する。電流ａは導電パターン４を流れ、電流ｂは金属ピン１８と裏面の金属箔１６および金属ピン１９の経路で流れ、電流ｃは導電パターン６を流れる。
【００３４】
一方、負荷に流れる電流ＩＭは一定電流を流し続けようとするため、Ｖ相の下アーム素子（ＩＧＢＴ−Ｖ）−Ｎ端子２２−ＦＷＤチップ１２−Ｕ端子２３−負荷Ｍの経路で電流ｄ、ｅ、ｆが流れ、その電流ｄ、ｅ、ｆは増加する。電流ｄは導電パターン５を流れ、電流ｅは金属ピン１７とおもて面の金属箔１５および金属ピン２０の経路で流れ、電流ｆは導電パターン６を流れてＵ端子２３へ流れ込む。
【００３５】
電流ａと電流ｅは向かい合って同じ方向に流れ、電流ｂと電流ｅも向かい合って同じ方法に流れる。電流ａの減少率（−ｄｉ／ｄｔ）と導電パターン４のインダクタンス（Ｌ）の積で発生する導電パターンに生ずる電圧（Ｌ・（−ｄｉ／ｄｔ））は、電流ｅの増加率に起因する磁束により打ち消されて小さくなる。
【００３６】
また、電流ｂの減少率（−ｄｉ／ｄｔ）と金属箔１６のインダクタンス（Ｌ）の積で発生する導電パターンに生ずる電圧（Ｌ・（−ｄｉ／ｄｔ））は、電流ｅの増加率に起因する磁束により打ち消されて小さくなる。
【００３７】
このように、導電パターン４と金属箔１５、金属箔１５と金属箔１６を接近して平行に配置することで、配線インダクタンスを小さくし、転流時に導電パターン４、金属箔１５，１６に配線インダクタンスにより発生する電圧を小さくすることができる。但し、ここでは配線インダクタンスは自己インダクタンス、相互インダクタンスおよび浮遊インダクタンスを含めた配線に起因するインダクタンスをいう。
【００３８】
前記のように、配線インダクタンスにより発生する電圧を小さくすることで、ＩＧＢＴチップ９がオフ状態に移行するときの跳ね上がり電圧（サージ電圧）を抑制することができる。
【００３９】
さらに、外部導出端子であるＰ端子２１、Ｎ端子２２を金属バー（板）で形成し互いに隣接させて平行に配置することにより、配線インダクタンスを低減することができる。
また、金属ピン１７〜２０を短くすることで、金属ピン付プリント基板１３と導電パターン４の間の距離を縮めて、配線インダクタンスを小さくできる。
【００４０】
前記したように、金属ピン付プリント基板１３のおもて面の金属箔１５と裏面の金属箔１６を当該プリント基板１３内において互いに対向させる。これにより、転流時に影響を及ぼす配線インダクタンスを低減することができる。
【００４１】
また、大電流素子でも同じようにｄｉ／ｄｔが大きくなるが、本半導体モジュール１００とすることで、大きなサージ電圧の発生を抑制することができる。
【００４２】
また、金属ピン付プリント基板１３のおもて面と裏面に互いに対向して形成された金属箔１５，１６を半導体チップ９〜１２上に配置することで、金属ピン付プリント基板１３を小さくできて、半導体モジュール１００を小型化することができる。
【００４３】
これにより、シリコンカーバイドなどワイドギャップ半導体のようにスイッチング速度が速く、ｄｉ／ｄｔが大きいデバイスを搭載する半導体装置においても、大きなサージ電圧の発生を抑制することができる。
【００４４】
この２ｉｎ１の半導体モジュール１００の配線インダクタンスをシミュレーションで算出する方法を説明する。Ｐ端子２１からＮ端子２２を結ぶ配線のインダクタンスをシミュレーションで算出する。このインダクタンスは半導体モジュール１００を２個、あるいは３個接続して単相インバータ回路や３相インバータ回路を組んだときの動作時のインダクタンスとは必ずしも一致しないが、少なくとも、このシミュレーションで算出されたインダクタンスが小さければ、動作時のインダクタンスも小さいことは確認されている。
【００４５】
従来の半導体モジュール５００と本発明の半導体モジュール１００を比較するとシミュレーションで算出したインダクタンスは、本発明の半導体モジュール１００の方が大幅に低下している。そのインダクタンスの低減は、従来の半導体モジュール５００に対して、例えば、１／８〜１／５程度になる。
【００４６】
＜実施例２＞
図６および図７は、この発明の第２実施例の半導体装置の構成図であり、図６は要部平面図、図７は図６のＸ−Ｘ線で切断した要部断面図である。図６は、この発明の理解を容易にするために、金属ピン付プリント基板１３ａを点線で示し、金属ピン付プリント基板１３ａより下方の部材を実線で示した。図８および図９は、金属ピン付プリント基板１３ａの構成図であり、図８はおもて面の金属箔と金属ピンを図７の矢印Ｐの方向から見た平面図、図９は裏面の金属箔と金属ピンを図７の矢印Ｐの方向から見た平面図である。
図１０は、金属ピン付プリント基板１３ａのおもて面と裏面のそれぞれの金属箔と金属ピンを図７の矢印Ｑの方向から見た裏面側の平面図である。
【００４７】
図６、図７と図１との違いは、図１の２ｉｎ１に内蔵されているＩＧＢＴチップとＦＷＤチップがＵ相、Ｖ相、Ｗ相に配置されている点である。金属ピン１７は本数が３倍になっている。
【００４８】
この半導体装置２００は、Ｕ相とＶ相およびＷ相で構成されている。Ｕ相は、ＩＧＢＴチップ９ａとＩＧＢＴチップ９ａに逆並列接続するＦＷＤチップ１０ａとを組（半導体素子）にした上アームと、ＩＧＢＴチップ１１ａとＩＧＢＴチップ１１ａに逆並列接続するＦＷＤチップ１２ａとを組にした下アームとにより構成されている。Ｖ相は、同様に、ＩＧＢＴチップ９ｂ，１１ｂとＩＧＢＴチップ９ｂ，１１ｂに逆並列接続するＦＷＤチップ１０ｂ，１２ｂとをそれぞれ組にした上アームと下アームにより構成されている。Ｗ相は、同様に、ＩＧＢＴチップ９ｃ，１１ｃとＩＧＢＴチップ９ｃ，１１ｃに逆並列接続するＦＷＤチップ１０ｃ，１２ｃとをそれぞれ組にした上アームと下アームにより構成されている。
【００４９】
導電パターン付絶縁基板１ａでセラミック基板２ａのおもて面に導電パターン４ａ，５ａ，６ａ，６ｂ，６ｃが形成され、裏面に裏面導電膜３ａが形成されている。導電パターン５ａは、導電パターン４ａに囲まれて島状に形成されている。これらの導電パターン４ａ，５ａ，６ａ，６ｂ，６ｃや裏面導電膜３ａに金属箔を接合して、厚みを厚くする場合もある。
【００５０】
金属ピン付プリント基板１３ａは、セラミックからなる絶縁基板１４ａのおもて面と裏面にそれぞれ金属箔１５ａ、１６ａが接合されてなる。これにより、金属ピン付プリント基板１３ａは、おもて面の金属箔１５ａと裏面の金属箔１６ａを当該プリント基板１３ａ内において互いに対向させている。金属ピン付プリント基板１３ａは、導電パターン付絶縁基板１ａの半導体素子側に配置されている。この金属箔１５ａ，１６ａには金属ピン１７，１８，１９，２０が同一方向に固着している。
【００５１】
金属ピン１７、２０はおもて面の金属箔１５ａに固着し、金属ピン１８，１９は裏面の金属箔１６ａに固着してそれぞれ金属箔１５ａ、金属箔１６ａと電気的に接続されている。金属ピン１７は金属箔１５ａに固着するとともに絶縁基板１４ａを貫通している。外部導出端子はＰ端子２１ａ、Ｎ端２２ａ、Ｕ端子２３ａ、Ｖ端子２３ｂ、Ｗ端子２３ｃがあり、Ｐ端子２１ａとＮ端子２２ａは互いに近接して平行に配置されている。
【００５２】
導電パターン付絶縁基板１ａ上の導電パターン４ａにＩＧＢＴチップ９ａ，９ｂ，９ｃのコレクタ側とＦＷＤチップ１０ａ，１０ｂ，１０ｃのカソード側およびＰ端子２１ａが固着されて電気的に接続されている。導電パターン５ａにＮ端子２２ａが固着されて電気的に接続されている。導電パターン６ａ、６ｂ、６ｃにそれぞれＩＧＢＴチップ１１ａ，１１ｂ，１１ｃのコレクタ側とＦＷＤチップ１２ａ，１２ｂ，１２ｃのカソード側およびＵ端子２３ａ、Ｖ端子２３ｂ、Ｗ端子２３ｃが固着されて電気的に接続されている。前記のＩＧＢＴチップとＦＷＤチップは各導電パターンに接合材である半田７ａで固着される。
【００５３】
金属ピン１７は導電パターン５ａに固着され、金属ピン１８はＩＧＢＴチップ９ａ，９ｂ，９ｃのエミッタ側およびＦＷＤチップ１０ａ，１０ｂ，１０ｃのアノード側に接合材である半田８ａで固着して、それぞれ電気的に接続されている。金属ピン１９は導電パターン６ａに固着し、金属ピン２０はＩＧＢＴチップ１１ａ，１１ｂ，１１ｃのエミッタ側およびＦＷＤチップ１２ａ，１２ｂ，１２ｃのアノード側に接合材である半田８ａで固着して、それぞれ電気的に接続されている。
【００５４】
外部導出端子であるＰ端子２１ａ，Ｎ端子２２ａ，Ｕ端子２３ａ，Ｖ端子２３ｂ，Ｗ端子２３ｃの先端を露出させ、導電パターン付絶縁基板１ａの裏面導電膜３ａが露出するようにエポキシ樹脂２４ａで全体を封止して、６ｉｎ１の半導体モジュール２００が出来上がる。
【００５５】
図１１は、３相インバータ回路を内蔵した半導体モジュールの回路図と定常動作時の電流の流れを示す図である。
図１２は、図７を用いて、定常動作時と転流時の電流の経路を示す図である。
【００５６】
定常動作時には、Ｐ端子２１ａから入った電流は、例えば、Ｕ端子２３ａから負荷Ｍに流れ出る。そして負荷Ｍから、例えば、Ｖ端子２３ｂに戻った電流はＮ端子２２ａに戻る。具体的には、導電パターン４ａの電流ａがＩＧＢＴチップ９ａを通って金属箔１６ａに入り、金属箔１６ａの電流ｂは金属ピン１９を通って導電パターン６ａに入る。導電パターン６ａに入った電流ｃはＵ端子２３ａを通って負荷Ｍに流れる。
【００５７】
負荷Ｍから戻った電流ｇは導電パターン６ｂを通ってＩＧＢＴチップ１１ｂに入る。ＩＧＢＴチップ１１ｂから金属箔１５ａに入った電流ｈは金属ピン１７を通って導電パターン５ａに入る。導電パターン５ａに入った電流ｉはＮ端子２２ａから外部回路へ流れ出る。
【００５８】
この電流経路で、導電パターン４ａに流れる電流ａとおもて面の金属箔１５ａの電流ｈは逆向き（Ｂ部）になる。また、裏面の金属箔１６ａに流れる電流ｂとおもて面の金属箔１５ａに流れる電流ｈは逆向き（Ｃ部）になる。さらに、Ｐ端子２１ａに流れる電流ａとＮ端子２２ａに流れる電流ｉも逆向き（Ａ部）になる。そのため、定常動作時において、配線インダクタンスが小さくなる。
【００５９】
しかし、転流時には負荷Ｍ−ＩＧＢＴチップ１１ｂ−ＦＷＤチップ１２ａ−負荷Ｍの経路で流れる点線で示す電流ｇ、ｈ‘，ｆと、Ｐ端子２１ａ−ＩＧＢＴチップ９ａ−負荷Ｍに流れる電流ａ，ｂ，ｃの間ではそれぞれ離れているので相互干渉は少なく相互インダクタンスが低減する割合は低い。
そのため、６ｉｎ１の半導体モジュール２００では、定常動作時において、配線インダクタンスは低減できる。
【００６０】
＜実施例３＞
図１３は、この発明の第３実施例の半導体装置の要部断面図である。この半導体装置は２ｉｎ１の半導体モジュール３００である。この半導体モジュール３００は、２個の導電パターン付絶縁基板（セラミック絶縁基板）１ｄ，１ｅを使用し、金属ピン付プリント基板１３ｄの面積を最小限とするよう縦方向に回路を構成した。
【００６１】
導電パターン付絶縁基板１ｄ上にＩＧＢＴチップ９ｄのコレクタ側と図示しないＦＷＤチップのカソード側を半田で７ｄで固着する。
導電パターン付絶縁基板１ｅ上にＩＧＢＴチップ１１ｄのコレクタ側と図示しないＦＷＤチップのカソード側を半田７ｄで固着する。
【００６２】
金属ピン付プリント基板１３ｄは、セラミックからなる絶縁基板１４ｄのおもて面と裏面にそれぞれ金属箔１５ｄ、１６ｄが接合されてなる。これにより、金属ピン付プリント基板１３ｄは、おもて面の金属箔１５ｄと裏面の金属箔１６ｄを当該プリント基板１３ｄ内において互いに対向させている。この金属ピン付プリント基板１３ｄには金属ピン１７ｄ，１８ｄ，１９ｄ，２０ｄが固着してそれぞれ電気的に接続されている。金属ピン１８ｄとＩＧＢＴチップ９ｄのエミッタ側および図示しないＦＷＤチップのアノード側を半田８ｄで固着し、金属ピン２０ｄとＩＧＢＴチップ１１ｄのエミッタ側と図示しないＦＷＤチップのアノード側を半田８ｄで固着して、それぞれ電気的に接続している。金属ピン１７ｄは金属箔１５ｄに固着するとともに絶縁基板１４ｄを貫通している。金属ピン１９ｄは金属箔１６ｄに固着するとともに絶縁基板１４ｄを貫通している。
【００６３】
導電パターン付絶縁基板１ｄの導電パターン４ｄにはＰ端子２１ｄが固着されて電気的に接続されている。導電パターン５ｄには金属ピン１７ｄとＮ端子２２ｄが固着されて電気的に接続されている。Ｐ端子２１ｄとＮ端子２２ｄは隣接して平行配置され、金属バー（板）で形成される。導電パターン付絶縁基板１ｅの導電パターン６ｄにはＵ端子２３ｄと金属ピン１９ｄが固着されて電気的に接続されている。導電パターン５ｄは、導電パターン４ｄに囲まれて島状に形成されている。
【００６４】
また、金属ピン付プリント基板１３ｄを挟んで導電パターン付絶縁基板１ｄ，１ｅを配置し、その導電パターン付絶縁基板１ｄ，１ｅ上に半導体素子（ＩＧＢＴチップ９ｄ，１１ｄとＦＷＤチップ（図１３でＩＧＢＴチップ９ｄ，１１ｄの背後に位置する））を固着して電気的に接続している。全体を樹脂２４ｄで封止して半導体モジュール３００が出来上がる。
【００６５】
図１３の構造とすることで、半導体モジュール３００の高さは大きくなるものの半導体モジュール３００の床面積（フットプリント）は大幅に小さくなり、半導体モジュール３００を組み込むシステムでのサイズ低減に寄与することができる。
【００６６】
この場合は、実施例１の金属ピン付プリント基板１３をさらに小さくすることができることにより、半導体モジュール３００の配線インダクタンスはさらに低くすることが可能となる。
図１４は、図１３の半導体装置で、転流時（実線）と転流時以外（点線）の電流の経路を示す図である。Ｐ端子２１ｄから入った電流ａは導電パターン付絶縁基板１ｄの導電パターン４ｄを通って金属ピン１８ｄに入る。金属ピン１８ｄから金属ピン付プリント基板１３ｄの裏側の金属箔１６ｄに入った電流ｂは金属ピン１９ｄから流れ出す。金属ピン１９ｄから流れ出した電流ｃは導電パターン６ｄを通ってＵ端子２３ｄへ流れてゆく。
【００６７】
転流時にはＮ端子２２ｄから電流ｄが導電パターン５ｄに入る。導電パターン５ｄから金属ピン１７ｂ、おもて面の金属箔１５ｄ、金属ピン２０ｄを通ってＦＷＤチップ（図に表れず）へ流れる電流ｅは導電パターン６ｄへ流れてゆく。導電パターン６ｄを流れる電流ｆはＵ端子２３ｄへ流れてゆく。
【００６８】
電流ａと電流ｅは向かい合って同じ方向に流れ、電流ｂと電流ｆも向かい合って同じ方向に流れる。電流ａの減少率（−ｄｉ／ｄｔ）と導電パターン４ｄのインダクタンス（Ｌ）の積で発生する導電パターン４ｄに生ずる電圧（Ｌ・（−ｄｉ／ｄｔ））は、電流ｅの増加率に起因する磁束により打ち消されて小さくなる。
【００６９】
また、電流ｂの減少率（−ｄｉ／ｄｔ）と金属箔１６ｄのインダクタンス（Ｌ）の積で発生する導電パターンに生ずる電圧（Ｌ・（−ｄｉ／ｄｔ））は、電流ｆの増加率に起因する磁束により打ち消されて小さくなる。
【００７０】
このように、導電パターン４ｄと金属箔１５ｄ、金属箔１６ｄと導電パターン６ｄを接近して平行に配置することで、配線インダクタンスを小さくし、転流時に導電パターン４ｄ、６ｄ、金属箔１５ｄ，１６ｄに発生する電圧を小さくすることができる。
【００７１】
つまり、ＩＧＢＴチップ９ｄがオフ状態に移行するときの跳ね上がり電圧（サージ電圧）を抑制することができる。
さらに、外部導出端子であるＰ端子２１ｄ、Ｎ端子２２ｄを金属バー（板）で形成し互いに平行に配置することにより、配線インダクタンスを低減することができる。
【００７２】
また、金属ピンを短くすることで、金属ピン付プリント基板１３ｄと導電パターン４ｄ，６ｄの間の距離を縮めて、配線のインダクタンスを小さくできる。
尚、実施例３では２ｉｎ１の半導体モジュール３００について記載したが、この構造は４ｉｎ１および６ｉｎ１の半導体モジュールにも適用できる。
【００７３】
また、実施例１〜実施例３では半導体素子としてＩＧＢＴチップとＦＷＤチップを例として挙げたが、ＩＧＢＴチップの代わりにＭＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）チップ、Ｊ−ＦＥＴ（接合型電界効果トランジスタ）チップまたはバイポーラトランジスタチップなどのスイッチングトランジスタチップとしてもよい。
【００７４】
また、ＦＷＤチップとしてはｐｎダイオードチップやショットキーバリアダイオードチップなどがある。
また、実施例１では２ｉｎ１の半導体モジュール１００、実施例２では６ｉｎ１の半導体モジュール２００の例を説明したが、半導体素子（ＩＧＢＴチップとＦＷＤチップの組み合わせたもの）が４個が同一パッケージに収納された４ｉｎ１の半導体モジュールにも本発明は適用できる。
【００７５】
さらに、上記実施例では、導電パターン５、５ａ、５ｄが導電パターン４、４ａ、４ｄに囲まれて島状に形成されている例を説明したが、導電パターン５、５ａ、５ｄの４方が必ずしも導電パターン４、４ａ、４ｄに囲まれる必要はなく、他の態様でもよい。例えば、図１５に示す第１実施例の半導体モジュール１００の変形例のように、導電パターン４がＵ字状をしており、導電パターン５の３方が導電パターン４に囲まれるようにしてもよい。このように導電パターン５の少なくとも３方が導電パターン４に囲まれる形態とすることにより、さらに小型の半導体装置を提供することができる。
【符号の説明】
【００７６】
１，１ａ，１ｄ，１ｅ  導電パターン付絶縁基板
２，２ａ，２ｄ，２ｅ  セラミック基板（第１絶縁基板）
３，３ａ  裏面導電膜
４，４ａ，４ｄ  導電パターン（第１導電パターン）
５，５ａ，５ｄ  導電パターン（第２導電パターン）
６，６ａ，６ｂ，６ｃ，６ｄ  導電パターン（第３導電パターン）
７，７ａ，７ｄ，８，８ａ，８ｄ  半田
９，９ａ，９ｄ，１１，１１ａ，１１ｄ  ＩＧＢＴチップ
１０，１０ａ，１２，１２ａ  ＦＷＤチップ
１３，１３ａ，１３ｄ  金属ピン付プリント基板（導電ピン付絶縁基板）
１４，１４ａ，１４ｄ  絶縁基板（第２絶縁基板）
１５，１５ａ，１５ｄ  おもて面の金属箔（導電層）
１６，１６ａ  裏面の金属箔（導電層）
１７，１７ｄ  金属ピン（第２導電ピン）
１８，１８ｄ  金属ピン（第１導電ピン）
１９，１９ｄ  金属ピン（第１導電ピン）
２０，２０ｄ  金属ピン（第２導電ピン）
２１，２１ａ，２１ｄ  Ｐ端子（正極の外部導出端子）
２２，２２ａ，２２ｄ  Ｎ端子（負極の外部導出端子）
２３，２３ａ，２３ｄ  Ｕ端子（中間電位の外部導出端子）
２３ｂ    Ｖ端子
２３ｃ    Ｗ端子
２４，２４ａ  エポキシ樹脂
２４ｄ    樹脂
１００，２００、３００  半導体モジュール
ａ〜ｉ，ｒ  電流
【図１】
0005971263.tif 000002
【図２】
0005971263.tif 000003
【図３】
0005971263.tif 000004
【図４】
0005971263.tif 000005
【図５】
0005971263.tif 000006
【図６】
0005971263.tif 000007
【図７】
0005971263.tif 000008
【図８】
0005971263.tif 000009
【図９】
0005971263.tif 000010
【図１０】
0005971263.tif 000011
【図１１】
0005971263.tif 000012
【図１２】
0005971263.tif 000013
【図１３】
0005971263.tif 000014
【図１４】
0005971263.tif 000015
【図１５】
0005971263.tif 000016
【図１６】
0005971263.tif 000017