(57)【特許請求の範囲】
【請求項１】
第１〜第３外部端子と、
前記第１外部端子に印加される駆動電圧と前記第２外部端子に印加される基準電圧の供給を受けて前記第３外部端子への信号出力を行うドライバと、
前記第１外部端子と前記第２外部端子との間に印加される端子間電圧を監視して過電圧検出信号を生成する過電圧保護回路と、
前記過電圧検出信号に応じてオン／オフ制御される過電圧保護スイッチと、
を有し、
前記ドライバは、入力信号に処理を施して出力する前段回路と、前記前段回路の出力信号に処理を施して前記第３外部端子に出力する後段回路と、を含み、
前記過電圧保護スイッチは、そのオフ時に前記後段回路への駆動電圧供給経路を導通したまま、前記前段回路への駆動電圧供給経路を遮断する位置に設けられていることを特徴とする半導体装置。
【請求項２】
前記後段回路は、前記前段回路よりも高耐圧に設計されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記前段回路は、前記入力信号を論理反転させて出力する第１インバータを含み、
前記後段回路は、前記前段回路の出力信号を論理反転させて前記第３外部端子に出力する第２インバータを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１インバータは、前記入力信号を論理反転させて出力する上側インバータと、前記入力信号を論理反転させて出力する下側インバータと、を含み、
前記第２インバータは、前記上側インバータの出力信号によってオン／オフされる上側スイッチと、前記下側インバータの出力信号によってオン／オフされる下側スイッチと、を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記上側スイッチは、Ｐチャネル型電界効果トランジスタであり、
前記下側スイッチは、Ｎチャネル型電界効果トランジスタであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記後段回路は、前記Ｐチャネル型電界効果トランジスタのゲートと前記駆動電圧の供給端との間に接続されたプルアップ抵抗と、前記Ｎチャネル型電界効果トランジスタのゲートと前記基準電圧の供給端との間に接続されたプルダウン抵抗と、を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記上側インバータは、
前記駆動電圧の供給端と信号出力端との間に接続された第１スイッチと、
前記信号出力端と前記基準電圧の印加端との間に接続された第２スイッチと、
アノードが前記第１スイッチに接続されてカソードが前記信号出力端に接続されたダイオードと、
を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２スイッチと前記ダイオードは、前記第１スイッチよりも高耐圧に設計されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
帰還電圧が入力される第４外部端子と、
前記帰還電圧が所定の目標値と一致するように前記入力信号を生成する制御回路と、
を有することを特徴とする請求項１〜請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
請求項９に記載の半導体装置と、
前記第３外部端子からの出力信号によってオン／オフ制御されるトランジスタと、
前記トランジスタの一端から引き出されるパルス状のスイッチ電圧を整流・平滑して出力電圧を生成する整流・平滑回路と、
前記出力電圧に応じた前記帰還電圧を生成する帰還電圧生成回路と、
を有することを特徴とするスイッチングレギュレータ。
【請求項１１】
前記第１外部端子には、前記スイッチ電圧よりも所定電位分だけ嵩上げされたブースト電圧が印加され、前記第２外部端子には、前記スイッチ電圧が印加され、前記第３外部端子には、前記トランジスタのゲートが接続されることを特徴とする請求項１０に記載のスイッチングレギュレータ。
【請求項１２】
前記第１外部端子には、定電圧が印加され、前記第２外部端子には、接地電圧が印加され、前記第３外部端子には、前記トランジスタのゲートが接続されることを特徴とする請求項１０に記載のスイッチングレギュレータ。
【請求項１３】
受信信号から所望チャンネルの放送信号を選局するチューナ部と、
前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
前記映像信号を映像として出力する表示部と、
前記音声信号を音声として出力するスピーカ部と、
ユーザ操作を受け付ける操作部と、
外部入力信号を受け付けるインタフェイス部と、
上記各部の動作を統括的に制御する制御部と、
上記各部に電力供給を行う電源部と、
を有し、
前記電源部は、請求項１０〜請求項１２のいずれか一項に記載のスイッチングレギュレータを含むことを特徴とするテレビ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力トランジスタのスイッチング駆動制御を行う半導体装置、これを用いたスイッチングレギュレータ、及び、これを電源とするテレビに関するものである。
【背景技術】
【０００２】
図７は、スイッチングレギュレータの一従来例を示す回路ブロック図である。図７に示したように、本従来例のスイッチングレギュレータでは、出力トランジスタとして、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１が用いられており、このトランジスタＮ１をオンさせるためには、入力電圧Ｖｉｎよりも高いゲート電圧が必要であった。そこで、本従来例のスイッチングレギュレータには、ブートストラップ回路（ダイオード１０３とキャパシタＣ２）が設けられており、トランジスタＮ１のゲート電圧を生成する上側ドライバ１０１には、スイッチ端子ＳＷに現れるスイッチ電圧ＶｓｗよりもキャパシタＣ２の充電電圧分（定電圧Ｖｒｅｇからダイオード１０３の順方向降下電圧Ｖｆを差し引いた電圧分）だけ高いブースト電圧Ｖｂｓｔが供給されていた。
【０００３】
なお、スイッチングレギュレータに関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０６１１５号公報
【特許文献２】特開平１０−１４２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８は、ブートストラップ動作の一従来例を示す波形図である。なお、図８中の実線はスイッチ電圧Ｖｓｗを示しており、破線はブースト電圧Ｖｂｓｔを示している。
【０００６】
通常動作時には、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に、定電圧Ｖｒｅｇ（例えば５Ｖ）以上の電位差が生じることはないので、ドライバ１０１を高耐圧設計する必要はない。
【０００７】
しかしながら、例えば、ブートストラップ端子ＢＳＴに天絡（例えば入力電圧Ｖｉｎの印加端へのショート）が生じた場合、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間には、入力電圧Ｖｉｎに相当する電位差（例えば１２Ｖ）が生じるため、この時点で上側ドライバ１０１の破壊を生じるおそれがあった。また、この時点で上側ドライバ１０１の破壊を免れたとしても、トランジスタＮ１がオンされた時点で、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間には、ブートストラップ動作により入力電圧Ｖｉｎの約２倍に相当する電位差（例えば２４Ｖ）が生じるため、上側ドライバ１０１を高耐圧設計しておかない限り、上側ドライバ１０１の破壊を免れることはできなかった。このように、上側ドライバ１０１の破壊が生じると、トランジスタＮ１を正常にオン／オフさせることができなくなるため、最悪の場合には、発煙や発火に至るおそれもあった。
【０００８】
なお、入力電圧Ｖｉｎの２倍に相当する電位差にも耐えられるように、上側ドライバ１０１を高耐圧設計すると、上側ドライバ１０１の占有面積が非常に大きくなってしまうため、スイッチング電源ＩＣ１００の大型化やコストアップを招くという問題があった。
【０００９】
本発明は、上記の問題点に鑑み、装置の大型化やコストアップを抑えつつ、装置全体としての高耐圧化を実現することが可能な半導体装置、及び、これを用いたスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体装置は、第１〜第３外部端子と、前記第１外部端子に印加される駆動電圧と前記第２外部端子に印加される基準電圧の供給を受けて前記第３外部端子への信号出力を行うドライバと、前記第１外部端子と前記第２外部端子との間に印加される端子間電圧を監視して過電圧検出信号を生成する過電圧保護回路と、前記過電圧検出信号に応じてオン／オフ制御される過電圧保護スイッチと、を有し、前記ドライバは、入力信号に処理を施して出力する前段回路と、前記前段回路の出力信号に処理を施して前記第３外部端子に出力する後段回路と、を含み、前記過電圧保護スイッチは、そのオフ時に前記後段回路への駆動電圧供給経路を導通したまま、前記前段回路への駆動電圧供給経路を遮断する位置に設けられている構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る半導体装置において、前記後段回路は、前記前段回路よりも高耐圧に設計されている構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る半導体装置において、前記前段回路は、前記入力信号を論理反転させて出力する第１インバータを含み、前記後段回路は、前記前段回路の出力信号を論理反転させて前記第３外部端子に出力する第２インバータを含んでいる構成（第３の構成）にするとよい。
【００１３】
また、上記第３の構成から成る半導体装置において、前記第１インバータは、前記入力信号を論理反転させて出力する上側インバータと、前記入力信号を論理反転させて出力する下側インバータと、を含み、前記第２インバータは、前記上側インバータの出力信号によってオン／オフされる上側スイッチと、前記下側インバータの出力信号によってオン／オフされる下側スイッチと、を含む構成（第４の構成）にするとよい。
【００１４】
また、上記第４の構成から成る半導体装置において、前記上側スイッチは、Ｐチャネル型電界効果トランジスタであり、前記下側スイッチは、Ｎチャネル型電界効果トランジスタである構成（第５の構成）にするとよい。
【００１５】
また、上記第５の構成から成る半導体装置において、前記後段回路は、前記Ｐチャネル型電界効果トランジスタのゲートと前記駆動電圧の供給端との間に接続されたプルアップ抵抗と、前記Ｎチャネル型電界効果トランジスタのゲートと前記基準電圧の供給端との間に接続されたプルダウン抵抗と、を含む構成（第６の構成）にするとよい。
【００１６】
また、上記第６の構成から成る半導体装置において、前記上側インバータは、前記駆動電圧の供給端と信号出力端との間に接続された第１スイッチと、前記信号出力端と前記基準電圧の印加端との間に接続された第２スイッチと、アノードが前記第１スイッチに接続されてカソードが前記信号出力端に接続されたダイオードと、を含む構成（第７の構成）にするとよい。
【００１７】
また、上記第７の構成から成る半導体装置において、前記第２スイッチと前記ダイオードは前記第１スイッチよりも高耐圧に設計されている構成（第８の構成）にするとよい。
【００１８】
また、上記第１〜第８いずれかの構成から成る半導体装置は、帰還電圧が入力される第４外部端子と、前記帰還電圧が所定の目標値と一致するように前記入力信号を生成する制御回路と、をさらに有する構成（第９の構成）にするとよい。
【００１９】
また、本発明に係るスイッチングレギュレータは、上記第９の構成から成る半導体装置と、前記第３外部端子からの出力信号によってオン／オフ制御されるトランジスタと、前記トランジスタの一端から引き出されるパルス状のスイッチ電圧を整流・平滑して出力電圧を生成する整流・平滑回路と、前記出力電圧に応じた前記帰還電圧を生成する帰還電圧生成回路と、を有する構成（第１０の構成）とされている。
【００２０】
なお、上記第１０の構成から成るスイッチングレギュレータにおいて、前記第１外部端子には、前記スイッチ電圧よりも所定電位分だけ嵩上げされたブースト電圧が印加され、前記第２外部端子には、前記スイッチ電圧が印加され、前記第３外部端子には、前記トランジスタのゲートが接続される構成（第１１の構成）にするとよい。
【００２１】
また、上記第１０の構成から成るスイッチングレギュレータにおいて、前記第１外部端子には定電圧が印加され、前記第２外部端子には接地電圧が印加され、前記第３外部端子には、前記トランジスタのゲートが接続される構成（第１２の構成）にするとよい。
【００２２】
また、本発明に係るテレビは、受信信号から所望チャンネルの放送信号を選局するチューナ部と、前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、前記映像信号を映像として出力する表示部と、前記音声信号を音声として出力するスピーカ部と、ユーザ操作を受け付ける操作部と、外部入力信号を受け付けるインタフェイス部と、上記各部の動作を統括的に制御する制御部と、上記各部に電力供給を行う電源部と、を有し、前記電源部は、上記第１０〜第１２いずれかの構成から成るスイッチングレギュレータを含む構成（第１３の構成）とされている。
【発明の効果】
【００２３】
本発明に係る半導体装置であれば、装置の大型化やコストアップを抑えつつ、装置全体としての高耐圧化を実現することができるので、延いては、これを用いたスイッチングレギュレータないしテレビの小型化やコストダウンに貢献することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】スイッチングレギュレータの第１実施形態を示すブロック図
【図２】過電圧保護動作を説明するためのタイミングチャート
【図３】第１実施形態の課題を説明するための回路図
【図４】スイッチングレギュレータの第２実施形態を示すブロック図
【図５】スイッチングレギュレータの第３実施形態を示すブロック図
【図６】スイッチングレギュレータを搭載したテレビの一構成例を示すブロック図
【図７】スイッチングレギュレータの一従来例を示す回路ブロック図
【図８】ブートストラップ動作の一従来例を示す波形図
【発明を実施するための形態】
【００２５】
以下では、ブートストラップ方式の降圧型スイッチングレギュレータに本発明を適用した構成を例に挙げて、詳細な説明を行う。
【００２６】
＜第１実施形態＞
図１は、スイッチングレギュレータの第１実施形態を示す回路ブロック図である。本図に示したように、第１実施形態のスイッチングレギュレータは、スイッチング電源ＩＣ１のほか、外付けのＮチャネル型ＭＯＳ電界効果トランジスタＮ１及びＮ２、インダクタＬ１、抵抗Ｒ１及びＲ２、並びに、キャパシタＣ１及びＣ２を有して成り、トランジスタＮ１及びＮ２のオン／オフ制御を行うことで、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する降圧型のスイッチングレギュレータ（同期整流型レギュレータ）である。
【００２７】
スイッチング電源ＩＣ１は、上側ドライバ１０と、下側ドライバ２０と、ダイオード３０と、制御回路４０と、過電圧保護回路５０と、過電圧保護スイッチ６０と、を有するモノリシック半導体集積回路装置である。
【００２８】
また、スイッチング電源ＩＣ１は、外部との電気的な接続手段として、上側出力端子ＨＯと、下側出力端子ＬＯと、ブートストラップ端子ＢＳＴと、スイッチ端子ＳＷと、帰還端子ＦＢと、定電圧端子ＲＥＧと、接地端子ＧＮＤと、を有する。
【００２９】
スイッチング電源ＩＣ１の外部において、トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＮ１のソース及びバックゲートは、いずれもスイッチ端子ＳＷに接続されている。トランジスタＮ１のゲートは、上側出力端子ＨＯに接続されている。トランジスタＮ２のドレインはスイッチ端子ＳＷに接続されている。トランジスタＮ２のソースとバックゲートはいずれも接地端に接続されている。トランジスタＮ２のゲートは、下側出力端子ＬＯに接続されている。インダクタＬ１の第１端は、スイッチ端子ＳＷに接続されている。インダクタＬ１の第２端は、出力電圧Ｖｏｕｔの印加端に接続される一方、キャパシタＣ１の第１端と抵抗Ｒ１の第１端にもそれぞれ接続されている。キャパシタＣ１の第２端は接地端に接続されている。抵抗Ｒ１の第２端は、抵抗Ｒ２を介して接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ノードは、帰還電圧Ｖｆｂの印加端として帰還端子ＦＢに接続されている。スイッチ端子ＳＷとブートストラップ端子ＢＳＴとの間には、キャパシタＣ２が接続されている。定電圧端子ＲＥＧは、定電圧Ｖｒｅｇの印加間に接続されている。接地端子ＧＮＤは接地端に接続されている。
【００３０】
なお、トランジスタＮ１及びＮ２は、入力電圧Ｖｉｎの印加端と接地端との間に直列接続された一対のスイッチ素子であり、これらを相補的（排他的）にオン／オフさせることにより、入力電圧Ｖｉｎからパルス状のスイッチ電圧Ｖｓｗが生成される。なお、トランジスタＮ１は出力トランジスタとして機能し、トランジスタＮ２は同期整流トランジスタとして機能する。また、上記で用いられている「相補的（排他的）」という文言は、トランジスタＮ１及びＮ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＮ１及びＮ２の同時オフ期間が設けられている場合も含む。
【００３１】
また、インダクタＬ１とキャパシタＣ１は、スイッチ端子ＳＷから引き出されるスイッチ電圧Ｖｓｗを整流・平滑して所望の出力電圧Ｖｏｕｔを生成する整流・平滑回路として機能する。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂを生成する帰還電圧生成回路（抵抗分圧回路）として機能する。キャパシタＣ２は、スイッチング電源ＩＣ１に内蔵されるダイオード３０と共にブートストラップ回路を形成する。
【００３２】
次に、スイッチング電源ＩＣ１の内部構成について説明する。
【００３３】
上側ドライバ１０は、制御回路４０からの指示に基づいてトランジスタＮ１のゲート電圧（スイッチング駆動信号）を生成し、これを上側出力端子ＨＯに出力する。下側ドライバ２０は、制御回路４０からの指示に基づいてトランジスタＮ２のゲート電圧（スイッチング駆動信号）を生成し、これを下側出力端子ＬＯに出力する。上側ドライバ１０の駆動電圧印加端は、ダイオード３０のカソードと過電圧保護スイッチ６０の第１端との接続ノード（駆動電圧Ｖｘの印加端）に接続されている。上側ドライバ１０の基準電圧印加端はスイッチ端子ＳＷに接続されている。下側ドライバ２０の駆動電圧印加端は、定電圧端子ＲＥＧに接続されている。下側ドライバ２０の基準電圧印加端は、接地端子ＧＮＤに接続されている。トランジスタＮ１に与えられるゲート電圧のハイレベルは駆動電圧Ｖｘとなり、ローレベルは接地電圧ＧＮＤとなる。また、トランジスタＮ２に与えられるゲート電圧のハイレベルは定電圧Ｖｒｅｇとなり、ローレベルは接地電圧ＧＮＤとなる。
【００３４】
ダイオード３０は、定電圧端子ＲＥＧとブートストラップ端子ＢＳＴとの間に接続されており、キャパシタＣ２と共にブートストラップ回路を構成する。ダイオード３０のカソードからは、上側ドライバ１０の駆動電圧Ｖｘが引き出される。なお、後述の過電圧保護動作が発動されておらず、過電圧保護スイッチ６０がオンされている場合、駆動電圧Ｖｘは、ブートストラップ端子ＢＳＴに現れるブースト電圧Ｖｂｓｔ（スイッチ電圧ＶｓｗよりもキャパシタＣ２の充電電圧分（定電圧Ｖｒｅｇからダイオード３０の順方向降下電圧Ｖｆを差し引いた電圧分）だけ高い電圧値）と一致する。一方、後述の過電圧保護動作が発動され、過電圧保護スイッチ６０がオフされた場合、駆動電圧Ｖｘは、定電圧Ｖｒｅｇからダイオード３０の順方向降下電圧Ｖｆを差し引いた電圧値となる。これについては、後ほど図面を交えながら詳細に説明する。
【００３５】
制御回路４０は、定電圧Ｖｒｅｇの入力を受けて動作し、帰還端子ＦＢに入力される帰還電圧Ｖｆｂが所定の目標値と一致するように、上側ドライバ１０及び下側ドライバ２０を介して、トランジスタＮ１及びＮ２のオン／オフ制御を行う。
【００３６】
過電圧保護回路５０は、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙ（＝Ｖｂｓｔ−Ｖｓｗ、キャパシタＣ２の充電電圧に相当）を監視して、過電圧検出信号Ｓ１を生成する。なお、過電圧検出信号Ｓ１は、過電圧保護スイッチ６０のオン／オフ制御信号として用いられる。
【００３７】
過電圧保護スイッチ６０は、ブートストラップ端子ＢＳＴとダイオード３０のカソードとの間に接続され、過電圧検出信号Ｓ１に応じてブートストラップ端子ＢＳＴと内部回路（上側ドライバ１０の駆動電圧印加端）との間を導通／遮断する。なお、過電圧保護スイッチ６０としては、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に、入力電圧Ｖｉｎの２倍に相当する電位差（例えば２４Ｖ）が生じても破壊されることのない高耐圧素子（例えば３０Ｖ耐圧のＰチャネル型ＭＯＳ電界効果トランジスタ）を用いればよい。
【００３８】
以下では、まず、上記構成から成るスイッチングレギュレータのブートストラップ動作について詳細な説明を行う。なお、説明の前提として、後述の過電圧保護動作は発動されておらず、過電圧保護スイッチ６０はオンされているものとする。
【００３９】
トランジスタＮ１がオフとされてスイッチ端子ＳＷに現れるスイッチ電圧Ｖｓｗがローレベル（０Ｖ）になっているときには、定電圧端子ＲＥＧからダイオード３０及びキャパシタＣ２を介する経路で電流が流れるため、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に接続されたキャパシタＣ２が充電される。このとき、ブートストラップ端子ＢＳＴに現れるブースト電圧Ｖｂｓｔ（すなわち、キャパシタＣ２の充電電圧）は、定電圧Ｖｒｅｇからダイオード３０の順方向降下電圧Ｖｆを差し引いた電圧値（＝Ｖｒｅｇ−Ｖｆ）となる。
【００４０】
一方、キャパシタＣ２が充電されている状態で、トランジスタＮ１がオンとされて、スイッチ電圧Ｖｓｗがローレベル（０Ｖ）からハイレベル（Ｖｉｎ）に立ち上げられると、ブースト電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗのハイレベル（Ｖｉｎ）よりもさらにキャパシタＣ２の充電電圧分（＝Ｖｒｅｇ−Ｖｆ）だけ高い電圧値（＝Ｖｉｎ＋（Ｖｒｅｇ−Ｖｆ））まで引き上げられる。従って、このようなブースト電圧Ｖｂｓｔを上側ドライバ１０の駆動電圧Ｖｘとして供給することにより、トランジスタＮ１のオン／オフ駆動を行うことが可能となる。
【００４１】
次に、過電圧保護回路５０の動作について、図２を参照しながら詳細に説明する。図２は、過電圧保護動作を説明するためのタイミングチャートである。なお、図２の上段にはスイッチ電圧Ｖｓｗ、ブースト電圧Ｖｂｓｔ、及び、駆動電圧Ｖｘの各電圧波形が描写されており、図２の下段には過電圧保護スイッチ６０のオン／オフ状態が描写されている。
【００４２】
ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが正常値（Ｖｒｅｇ−Ｖｆ、ないし、その近傍値）である場合、過電圧保護回路５０は、過電圧検出信号Ｓ１を正常時の論理レベル（例えばローレベル）とする。過電圧検出信号Ｓ１が正常時の論理レベルとされているときには、過電圧保護スイッチ６０がオン状態となる。従って、上側ドライバ１０の駆動電圧印加端に供給される駆動電圧Ｖｘは、ブースト電圧Ｖｂｓｔと一致する。
【００４３】
一方、例えば、ブートストラップ端子ＢＳＴに天絡（例えば入力電圧Ｖｉｎの印加端へのショート）が生じて、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが過電圧状態となった場合、過電圧保護回路５０は、過電圧検出信号Ｓ１を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。過電圧検出信号Ｓ１が異常時の論理レベルとされているときには、過電圧保護スイッチ６０がオフ状態となる。従って、上側ドライバ１０の駆動電圧印加端に供給される駆動電圧Ｖｘは、ブースト電圧Ｖｂｓｔに依らず、定電圧Ｖｒｅｇからダイオード３０の順方向降下電圧Ｖｆを差し引いた電圧値に固定される。
【００４４】
このように、ブートストラップ端子ＢＳＴから内部回路（上側ドライバ１０）への給電経路上に過電圧保護スイッチ６０を接続しておき、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが過電圧状態となったときに、過電圧保護スイッチ６０をオフさせる構成であれば、内部回路（上側ドライバ１０）の素子耐圧を不要に高める必要がなくなるので、内部回路（上側ドライバ１０）の占有面積を縮小して、スイッチング電源ＩＣ１の小型化やコストダウンを実現することが可能となる。
【００４５】
なお、過電圧保護スイッチ６０には、入力電圧Ｖｉｎの２倍に相当する電位差（例えば２４Ｖ）が印加されるので、過電圧保護スイッチ６０としては素子サイズの大きい高耐圧素子を用いる必要がある。しかしながら、内部回路（上側ドライバ１０）を高耐圧設計せずに済むので、スイッチング電源ＩＣ１全体としては、チップサイズのシュリンクに貢献することができる。
【００４６】
＜第２実施形態＞
図３は、第１実施形態の課題を説明するための回路図である。先に説明した第１実施形態の構成は、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが過電圧状態となったときに内部回路（上側ドライバ１０）を保護する上で非常に有効である。
【００４７】
しかしながら、第１実施形態の構成では、上側出力端子ＨＯとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｚが過電圧状態となったとき、上側ドライバ１０を形成するトランジスタ１２ＰのボディダイオードＢＤを介して駆動電圧Ｖｘが上昇してしまうので、上側ドライバ１０を形成するトランジスタ１１Ｐ、１１Ｎ、１２Ｐ、１２Ｎをいずれも低耐圧素子（ＬＶ素子）としていた場合には、これらの破壊を生じるおそれがあった。
【００４８】
このように、第１実施形態の構成は、スイッチング電源ＩＣ１に上側出力端子ＨＯが設けられていない場合（トランジスタＮ１が内蔵されている場合）に特に有効な構成であって、スイッチング電源ＩＣ１に上側出力端子ＨＯが設けられている場合（トランジスタＮ１が外付けされている場合）には、さらなる改善の余地を残していた。
【００４９】
図４は、スイッチングレギュレータの第２実施形態を示す回路図であり、特に、上側ドライバ１０の内部構成が描写されている。
【００５０】
第２実施形態のスイッチングレギュレータにおいて、上側ドライバ１０は、制御回路４０からの入力信号（上側駆動信号）を論理反転させて出力する第１インバータ１１と、第１インバータ１１の出力信号（反転上側駆動信号）をさらに論理反転させて上側出力端子ＨＯに出力する第２インバータ１２と、を含む。なお、第１インバータ１１は、制御回路４０からの入力信号に所定の処理を施して出力する前段回路に相当し、第２インバータ１２は、前段回路の出力信号に所定の処理を施して上側出力端子ＨＯに出力する後段回路に相当する。
【００５１】
第１インバータ１１は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１Ｐと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１Ｎと、を含む。トランジスタ１１Ｐのソース及びバックゲートは、いずれも過電圧保護スイッチ６１を介してブートストラップ端子ＢＳＴに接続されている。トランジスタ１１Ｐのドレインは、トランジスタ１１Ｎのドレインに接続されている。トランジスタ１１Ｎのソース及びバックゲートは、いずれもスイッチ端子ＳＷに接続されている。トランジスタ１１Ｐ及び１１Ｎのゲートは、いずれも制御回路４０（不図示）の信号出力端に接続されている。
【００５２】
第２インバータ１２は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１２Ｐと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２Ｎと、を含む。トランジスタ１２Ｐのソース及びバックゲートはいずれも、過電圧保護スイッチ６１を介することなくブートストラップ端子ＢＳＴに直接接続されている。トランジスタ１２Ｐ及び１２Ｎのドレインは、いずれも上側出力端子ＨＯに接続されている。トランジスタ１２Ｎのソース及びバックゲートは、いずれもスイッチ端子ＳＷに接続されている。トランジスタ１２Ｐ及び１２Ｎのゲートは、いずれも第１インバータ１１の信号出力端（トランジスタ１１Ｐのドレインとトランジスタ１１Ｎのドレインとの接続ノード）に接続されている。
【００５３】
上記したように、第２実施形態のスイッチングレギュレータにおいて、過電圧保護スイッチ６１は、そのオフ時に第２インバータ１２（後段回路）への駆動電圧供給経路を導通したまま、第１インバータ１１（後段回路）への駆動電圧供給経路を遮断する位置に設けられている。
【００５４】
また、第２インバータ１２は、第１インバータ１１よりも高耐圧に設計されている。より具体的に述べると、第１インバータ１１を形成するトランジスタ１１Ｐ及び１１Ｎは、いずれも低耐圧素子（ＬＶ素子）とされており、第２インバータ１２を形成するトランジスタ１２Ｐ及び１２Ｎは、いずれも高耐圧素子（ＨＶ素子）とされている。
【００５５】
上記構成から成るスイッチングレギュレータにおいて、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが正常値（Ｖｒｅｇ−Ｖｆ、ないしは、その近傍値）である場合、過電圧保護回路５０は、過電圧検出信号Ｓ１を正常時の論理レベル（例えばローレベル）とする。過電圧検出信号Ｓ１が正常時の論理レベルとされているときには、過電圧保護スイッチ６１がオン状態となる。従って、第１インバータ１１と第２インバータ１２には、いずれもブースト電圧Ｖｂｓｔが供給される。
【００５６】
一方、例えば、ブートストラップ端子ＢＳＴに天絡（例えば入力電圧Ｖｉｎの印加端へのショート）が生じて、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが過電圧状態となった場合、過電圧保護回路５０は、過電圧検出信号Ｓ１を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。過電圧検出信号Ｓ１が異常時の論理レベルとされているときには、過電圧保護スイッチ６１がオフ状態となるので、第１インバータ１１に対するブースト電圧Ｖｂｓｔの供給経路が遮断されて、第１インバータ１１を形成するトランジスタ１１Ｐ及び１１Ｎ（いずれも低耐圧素子（ＬＶ素子））が過電圧から保護される。一方、第２インバータ１２を形成するトランジスタ１２Ｐ及び１２Ｎは、いずれも高耐圧素子（ＨＶ素子）とされているので、端子間電圧Ｖｙが過電圧状態となっても破壊されることはない。
【００５７】
また、上側出力端子ＨＯとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｚが過電圧状態となった場合には、上側ドライバ１０を形成するトランジスタ１２ＰのボディダイオードＢＤを介してブースト電圧Ｖｂｓｔが異常に上昇するので、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙも過電圧状態となる。その結果、先と同様の過電圧保護動作が発動されて、第１インバータ１１を形成するトランジスタ１１Ｐ及び１１Ｎ（いずれも低耐圧素子（ＬＶ素子））が過電圧から保護される。
【００５８】
このように、上側ドライバ１０の最終出力段を高耐圧素子（ＨＶ素子）とし、過電圧保護スイッチ６１をその内側に配置した構成であれば、上側ドライバ１０の専有面積増大を最小限に抑えつつ、上側出力端子ＨＯとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｚが過電圧状態となったときでも、上側ドライバ１０を適切に保護することができる。
【００５９】
＜第３実施形態＞
先に説明した第２実施形態の構成は、ブートストラップ端子ＢＳＴとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｙが過電圧状態となった場合だけでなく、上側出力端子ＨＯとスイッチ端子ＳＷとの間に印加される端子間電圧Ｖｚが過電圧状態となった場合でも、上側ドライバ１０を適切に保護する上で非常に有効である。
【００６０】
しかしながら、第２実施形態の構成では、過電圧保護スイッチ６１がオンされて以後、第１インバータ１１に駆動電圧Ｖｉｎｔが供給されない状態となり、第１インバータ１１の出力信号がローレベルとなるので、第２インバータ１２の出力信号がハイレベルとなって、トランジスタＮ１が意図せずにオンされた状態となり、セット全体の動作に支障を来たすおそれがあった。
【００６１】
このように、第２実施形態の構成は、スイッチング電源ＩＣ１自体を保護する上では非常に有効であるが、セット全体の保護に着目すればさらなる改善の余地を残していた。
【００６２】
図５は、スイッチングレギュレータの第３実施形態を示すブロック図であり、特に、上側ドライバ１０の内部構成が描写されている。
【００６３】
第３実施形態のスイッチングレギュレータにおいて、第１インバータ１１は、制御回路４０（不図示）からの入力信号（上側駆動信号）をそれぞれ論理反転させて出力する上側インバータ１１Ｕと下側インバータ１１Ｌを含む。
【００６４】
上側インバータ１１Ｕは、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１ＵＰと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１ＵＮと、逆流防止用のダイオード１１ＵＤと、を含む。トランジスタ１１ＵＰのソース及びバックゲートは、いずれも過電圧保護スイッチ６１を介してブートストラップ端子ＢＳＴに接続されている。トランジスタ１１ＵＰのドレインは、ダイオード１１ＵＤのアノードに接続されている。ダイオード１１ＵＤのカソードは、トランジスタ１１ＵＮのドレインに接続されている。トランジスタ１１ＵＮのソース及びバックゲートは、いずれもスイッチ端子ＳＷに接続されている。トランジスタ１１ＵＰ及び１１ＵＮのゲートは、いずれも制御回路４０（不図示）の信号出力端に接続されている。なお、上側インバータ１１Ｕを形成する回路素子のうち、トランジスタ１１ＵＮとダイオード１１ＵＤは、いずれもトランジスタ１１ＵＰよりも高耐圧に設計されている。より具体的に述べると、トランジスタ１１ＵＰは、低耐圧素子（ＬＶ素子）とされており、トランジスタ１１ＵＬ及びダイオード１１ＵＤは、いずれも高耐圧素子（ＨＶ素子）とされている。
【００６５】
下側インバータ１１Ｌは、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１ＬＰと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１ＬＮと、を含む。トランジスタ１１ＬＰのソース及びバックゲートは、いずれも過電圧保護スイッチ６１を介してブートストラップ端子ＢＳＴに接続されている。トランジスタ１１ＬＰのドレインは、トランジスタ１１ＬＮのドレインに接続されている。トランジスタ１１ＬＮのソース及びバックゲートは、いずれもスイッチ端子ＳＷに接続されている。トランジスタ１１ＬＰ及び１１ＬＮのゲートは、いずれも制御回路４０（不図示）の信号出力端に接続されている。なお、下側インバータ１１Ｌを形成するトランジスタ１１ＬＰ及び１１ＬＮは、いずれも、低耐圧素子（ＬＶ素子）とされている。
【００６６】
一方、第２インバータ１２は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１２Ｐと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２Ｎと、を含む。トランジスタ１２Ｐのソース及びバックゲートはいずれも、過電圧保護スイッチ６１を介することなく、ブートストラップ端子ＢＳＴに直接接続されている。トランジスタ１２Ｐ及び１２Ｎのドレインは、いずれも上側出力端子ＨＯに接続されている。トランジスタ１２Ｎのソース及びバックゲートは、いずれもスイッチ端子ＳＷに接続されている。トランジスタ１２Ｐのゲートは、上側インバータ１１Ｕの信号出力端（ダイオード１１ＵＤのカソードとトランジスタ１１ＵＮのドレインとの接続ノード）に接続されている。トランジスタ１２Ｎのゲートは、下側インバータ１１Ｌの信号出力端（トランジスタ１１ＬＰのドレインとトランジスタ１１ＬＮのドレインとの接続ノード）に接続されている。なお、第２インバータ１２を形成するトランジスタ１２Ｐ及び１２Ｎは、先にも述べた通り、いずれも高耐圧素子（ＨＶ素子）とされている。
【００６７】
また、第３実施形態のスイッチングレギュレータにおいて、トランジスタ１２Ｐのゲートとブートストラップ端子ＢＳＴとの間には、プルアップ抵抗１３が接続されており、トランジスタ１２Ｎのゲートとスイッチ端子ＳＷとの間には、プルダウン抵抗１４が接続されている。
【００６８】
上記構成から成るスイッチングレギュレータにおいて、過電圧保護スイッチ６１がオフされた場合には、上側インバータ１１Ｕ及び下側インバータ１１Ｌのいずれにも駆動電圧Ｖｉｎｔが供給されない状態となり、第２インバータ１２を形成するトランジスタ１２Ｐ及び１２Ｎのゲート信号を制御することができない状態となる。このとき、トランジスタ１２Ｐのゲート信号は、プルアップ抵抗１３を介してハイレベルとされるので、トランジスタ１２Ｐはオフとなる。また、トランジスタ１２Ｎのゲート信号は、プルダウン抵抗１３を介してローレベルとされるので、トランジスタ１２Ｎもオフとなる。従って、上側出力端子ＨＯがハイインピーダンス状態となり、トランジスタＮ１が意図せずにオン状態となることを防止することができるので、セット全体の信頼性を高めることが可能となる。
【００６９】
なお、トランジスタ１２Ｐのゲートをプルアップする構成では、過電圧保護スイッチ６１がオフされたときに、トランジスタ１２Ｐのゲートがハイレベル（ブースト電圧Ｖｂｓｔ）となるので、上側インバータ１１を形成するトランジスタ１１ＵＰのボディダイオード（不図示）を介して駆動電圧Ｖｉｎｔの印加端に至る電流経路が形成される。そこで、第３実施形態のスイッチングレギュレータは、ダイオード１１ＵＤを用いて上記の電流経路を遮断する構成とされている。このような構成とすることにより、トランジスタ１２Ｐのゲートをプルアップした場合であっても、駆動電圧Ｖｉｎｔの異常上昇を回避することができるので、第１インバータ１１を形成する低耐圧素子（ＬＶ素子）の破壊を未然に防止することが可能となる。
【００７０】
このように、第２実施形態の構成に加えて、第２インバータ１２を形成するトランジスタ１２Ｐ及び１２Ｎの駆動系統を２系統に分離した上で、各々のゲートにプルアップ抵抗１３及びプルダウン抵抗１４を設け、さらには、トランジスタ１２Ｐのゲート信号を生成する上側インバータ１１Ｕに逆流防止用のダイオード１１ＵＤを設けた構成であれば、スイッチング電源ＩＣ１自体の保護のみならず、これが搭載されるセット全体を適切に保護することが可能となる。
【００７１】
＜テレビへの適用＞
図６は、スイッチングレギュレータを搭載したテレビの一構成例を示すブロック図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。
【００７２】
チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャンネルの放送信号を選局する。
【００７３】
デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【００７４】
表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。表示部Ｘ３としては、液晶表示パネルやプラズマ表示パネルなどを用いることができる。
【００７５】
スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。
【００７６】
操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
【００７７】
インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【００７８】
制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ［central processing unit］などを用いることができる。
【００７９】
電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。電源部Ｘ８としては、先述のスイッチング電源ＩＣ１を含むスイッチングレギュレータを好適に用いることができる。
【００８０】
＜その他の変形例＞
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【００８１】
例えば、上記の第２実施形態及び第３実施形態では、いずれも上側ドライバ１０に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、下側ドライバ２０にも本発明を適用することが可能である。その場合、図４や図５に描写されているブートストラップ端子ＢＳＴ、上側出力端子ＨＯ、及び、スイッチ端子ＳＷをそれぞれ、定電圧端子ＲＥＧ、下側出力端子ＬＯ、及び、接地端子ＧＮＤに読み替えればよい。
【００８２】
また、上記の実施形態において、Ｎチャネル型ＭＯＳ電界効果トランジスタをｎｐｎ型バイポーラトランジスタに置き換えることや、Ｐチャネル型ＭＯＳ電界効果トランジスタをｐｎｐ型バイポーラトランジスタに置き換えることも任意である。このような置換を行う場合、ＭＯＳ電界効果トランジスタのゲート、ドレイン、ソースがそれぞれバイポーラトランジスタのベース、コレクタ、エミッタに対応するように接続を行えばよい。
【産業上の利用可能性】
【００８３】
本発明は、例えば、液晶ディスプレイ、プラズマディスプレイ、パソコン用電源（ＤＤＲ［Double-Data-Rate］メモリ用電源など）、ＤＶＤ［Digital Versatile Disc］プレーヤ／レコーダなどの電源装置として広く一般的に用いられるスイッチングレギュレータの性能を高める上で有用な技術である。
【符号の説明】
【００８４】
１    スイッチング電源ＩＣ
１０    上側ドライバ
１１    第１インバータ（前段回路）
１１Ｐ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１Ｎ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１Ｕ    上側インバータ
１１ＵＰ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１ＵＮ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１ＵＤ    ダイオード
１１Ｌ    下側インバータ
１１ＬＰ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１ＬＮ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２    第２インバータ（後段回路）
１２Ｐ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１２Ｎ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１３    プルアップ抵抗
１４    プルダウン抵抗
２０    下側ドライバ
３０    ダイオード
４０    制御回路
５０    過電圧保護回路
６０、６１    過電圧保護スイッチ
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｌ１    インダクタ
Ｒ１、Ｒ２    抵抗
Ｃ１、Ｃ２    キャパシタ
ＨＯ    上側出力端子
ＬＯ    下側出力端子
ＢＳＴ    ブートストラップ端子
ＳＷ    スイッチ端子
ＦＢ    帰還端子
ＲＥＧ    定電圧端子
ＧＮＤ    接地端子
Ｘ    テレビ
Ｘ０    アンテナ
Ｘ１    チューナ部
Ｘ２    デコーダ部
Ｘ３    表示部
Ｘ４    スピーカ部
Ｘ５    操作部
Ｘ６    インタフェイス部
Ｘ７    制御部
Ｘ８    電源部
【図１】
0005863027.tif 000002
【図２】
0005863027.tif 000003
【図３】
0005863027.tif 000004
【図４】
0005863027.tif 000005
【図５】
0005863027.tif 000006
【図６】
0005863027.tif 000007
【図７】
0005863027.tif 000008
【図８】
0005863027.tif 000009