(57)【特許請求の範囲】
【請求項１】
システムであって、
入力信号と出力信号とを受け、前記入力信号を前記出力信号と比較することにより、前記入力信号の位相エラーを示す位相エラー信号を生成するように構成された位相検出器と、
前記位相検出器に結合され前記位相エラー信号から得られる第１の制御信号を生成するように構成された第１のフィルタと、
前記入力信号と前記出力信号とを受け、前記入力信号を前記出力信号と比較することにより、前記入力信号のパターンエラーを特定するパターンエラー信号を生成するように構成されたパターンエラー検出器と、
前記パターンエラー検出器に結合され前記パターンエラー信号から得られる第２の制御信号を生成するように構成された第２のフィルタと、
前記第１のフィルタおよび前記第２のフィルタに結合された制御発振器とを備え、
前記制御発振器は、前記第１の制御信号、前記第２の制御信号、および中心周波数信号に応じて前記出力信号を生成するように構成され、前記出力信号は前記入力信号からリカバリされたクロック信号である、システム。
【請求項２】
前記制御発振器に結合され前記制御発振器からの前記出力信号に応じて前記入力信号をサンプリングするように構成されたサンプラをさらに備える、請求項１に記載のシステム。
【請求項３】
前記パターンエラー検出器は、第１のエラー信号と前記第１のエラー信号と異なる第２のエラー信号とを生成し、前記第１のエラー信号または前記第２のエラー信号いずれかを、前記入力信号の各遷移の前記パターンエラーを特定するパターンエラー信号として選択するように構成され、
前記第１のエラー信号または前記第２のエラー信号は、前記遷移が奇数遷移か偶数遷移かに従って選択される、請求項１または２に記載のシステム。
【請求項４】
前記パターンエラー検出器は、前記入力信号の周期的な単位間隔を前記出力信号の周期的な単位間隔と比較することにより構成される、請求項１〜３のいずれかに記載のシステム。
【請求項５】
前記制御発振器は、
前記第１の制御信号と、前記中心周波数信号と、累算信号とを加算して総和を生成するように構成された第１の加算器と、
前記第１の加算器に結合され前記総和を受ける累算器とを備え、
前記累算器は前記累算信号を生成するように構成され、前記制御発振器はさらに、
前記第２の制御信号を受け前記第２の制御信号に従って前記累算信号を調整するように構成されたオフセットモジュールと、
前記オフセットモジュールおよび前記累算器に結合された第２の加算器とを備え、
前記第２の加算器は、前記累算信号と前記調整された累算信号との和を計算するように構成される、請求項１〜４のいずれかに記載のシステム。
【請求項６】
前記制御発振器は、
前記第１の制御信号と、前記出力信号からの少なくとも１ビットと、調整された中心周波数信号とを加算して総和を生成するように構成された加算器と、
前記加算器に結合され前記出力信号を生成するように構成された累算器と、
前記中心周波数を調整するように構成された中心周波数調整モジュールとを備え、前記中心周波数調整モジュールによって生成された、前記調整された中心周波数の平均は、前記中心周波数に等しい、請求項１〜４のいずれかに記載のシステム。
【請求項７】
前記中心周波数調整モジュールは、
前記第２の制御信号と前記中心周波数信号とを加算して第２の総和を生成するように構成された第２の加算器と、
前記第２の制御信号を前記中心周波数信号から減算して差を生成するように構成された差分モジュールと、
前記第２の加算器と前記差分モジュールとに結合され、前記出力信号の少なくとも１ビットを含む制御信号に応じて、前記調整された中心周波数信号として、前記第２の総和または前記差のうちのいずれかを送るように構成されたマルチプレクサとを含む、請求項６に記載のシステム。
【請求項８】
前記制御発振器は、
前記第１の制御信号と、前記出力信号からの少なくとも１ビットと、調整された中心周波数信号とを加算して総和を生成するように構成された加算器と、
前記加算器に結合され前記出力信号を生成するように構成された累算器と、
前記制御発振器の出力から得られる第３の制御信号に応じて、調整された中心周波数信号として、複数の異なる候補となる調整された中心周波数信号のうちの１つを出力するように構成された中心周波数調整モジュールとを含む、請求項１〜４のいずれかに記載のシステム。
【請求項９】
前記中心周波数調整モジュールは、
前記異なる候補となる調整された中心周波数信号各々を受け、前記第３の制御信号に従って、前記異なる候補となる調整された中心周波数信号から選択された１つの信号を送るように構成されたマルチプレクサと、
複数の加算器とを含み、各加算器は、異なるエラー信号と前記中心周波数信号とを受け、前記エラー信号を前記中心周波数信号に加算して、前記異なる候補となる調整された中心周波数信号のうちの１つを生成する、請求項８に記載のシステム。
【請求項１０】
出力信号との比較における入力信号の位相エラーを求めることと、
前記位相エラーから第１の制御信号を生成することと、
前記出力信号との比較における前記入力信号のパターンエラーを求めることと、
前記パターンエラーから第２の制御信号を生成することと、
制御発振器を用いて、前記第１の制御信号と、前記第２の制御信号と、中心周波数信号とに応じて前記出力信号を生成することとを含み、
前記出力信号は、前記入力信号からリカバリされたクロック信号を特定する、方法。
【請求項１１】
少なくとも部分的に前記パターンエラーに従って前記制御発振器の中心周波数を調整することをさらに含み、前記調整された中心周波数の平均は前記中心周波数に等しい、請求項１０に記載の方法。
【請求項１２】
前記中心周波数を調整することは、
前記第２の制御信号と前記中心周波数との和を求めることと、
前記中心周波数と前記第２の制御信号との差を求めることと、
前記制御発振器内で前記和と前記差を交互に使用することとを含む、請求項１１に記載の方法。
【請求項１３】
前記第１の制御信号と前記制御発振器の中心周波数との和と、累算からフィードバックされた累算結果とを累算することと、
前記第２の制御信号に従って前記累算結果を調整することと、
前記累算結果と前記調整された累算結果との和を計算することによって出力信号を生成することとをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記パターンエラーを求めることは、前記入力信号の周期的単位間隔歪を求めることをさらに含む、請求項１１に記載の方法。
【請求項１５】
前記パターンエラーを求めることは、
第１のエラー信号と前記第１のエラー信号と異なる第２のエラー信号とを求めることと、
前記第１のエラー信号または前記第２のエラー信号いずれかを、前記入力信号の各遷移の前記パターンエラーを特定するパターンエラー信号として、前記遷移が奇数遷移か偶数遷移かに従って、選択することとをさらに含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本明細書に開示されている１つ以上の実施の形態は、システム内におけるクロックデータリカバリに関する。より具体的には、１つ以上の実施の形態は、さまざまな形態の歪に対して耐性があるクロックデータリカバリに関する。
【背景技術】
【０００２】
背景
多くの送信機は、結果として出力された信号に周知の種類の歪が現れるように構成されている。たとえば、多くの送信機は、出力された信号の位相における決定論的（deterministic）歪の存在によって特徴付けることができる。周期的歪は、周期的に歪んだ単位間隔（Periodically Distorted Unit Interval）（ＰＤＵＩ）によって生じる、一種の決定論的歪である。ＰＤＵＩによって生じる決定論的歪により、信号の各エッジは、離散関数位相（ｋ）によって定義できる位相エラーの影響を常に受ける。この「ｋ」は信号のエッジ番号である。ＰＤＵＩの影響を受ける信号は、周期的位相（ｋ）を有する。周期の大きさは、１つ以上の単位間隔（ＵＩ）となり得る。
【０００３】
利用可能なクロックデータリカバリ（clock and data recovery）（ＣＤＲ）システムは、ある種の歪には対応できるが、概ねその他の種類の歪に対しては依然として耐性がない。たとえば、従来のＣＤＲシステムは、非決定論的歪、たとえばジッタは補正できることが多いものの、決定論的歪を補正するように最適化されてはいない。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
本明細書に開示されている１つ以上の実施の形態は、システム内におけるクロックデータリカバリに関し、より具体的には、さまざまな形態の歪に対して耐性があるクロックデータリカバリに関する。
【０００５】
ある実施の形態はシステムを含み得る。このシステムは、出力信号との比較における入力信号の位相エラーを示す位相エラー信号を生成するように構成された位相検出器と、位相検出器に結合され位相エラー信号から得られる第１の制御信号を生成するように構成された第１のフィルタとを含み得る。システムはまた、出力信号との比較における入力信号のパターンエラーを特定するパターンエラー信号を生成するように構成されたパターンエラー検出器と、パターンエラー検出器に結合されパターンエラー信号から得られる第２の制御信号を生成するように構成された第２のフィルタとを含み得る。システムはさらに、第１のフィルタおよび第２のフィルタに結合された制御発振器を含み得る。制御発振器は、第１の制御信号、第２の制御信号、および中心周波数信号に応じて出力信号を生成するように構成し得る。
【０００６】
別の実施の形態は方法を含み得る。この方法は、出力信号との比較における入力信号の位相エラーを求めることと、位相エラーから第１の制御信号を生成することと、出力信号との比較における入力信号のパターンエラーを求めることと、パターンエラーから第２の制御信号を生成することとを含み得る。方法はまた、制御発振器を使用することと、第１の制御信号および第２の制御信号に応じて出力信号を生成することとを含み得る。出力信号は、入力信号の遷移密度から独立した、入力信号からリカバリされたクロック信号を特定することができる。
【０００７】
もう一つの実施の形態は、制御発振器回路を含み得る。この制御発振器回路は、第１の制御信号と、出力信号からの少なくとも１ビットと、調整された中心周波数信号との和を計算して総和を生成するように構成された加算器を含み得る。回路はまた、加算器に結合され出力信号を生成するように構成された累算器を含み得る。発振器はさらに、パターンエラーに従って中心周波数を調整するように構成された中心周波数調整モジュールを含み得る。
【図面の簡単な説明】
【０００８】
【図１】本明細書に開示されるある実施の形態に従うクロックデータリカバリのためのシステムを示すブロック図である。
【図２】本明細書に開示される別の実施の形態に従う制御発振器の代表的な実現を示すブロック図である。
【図３】本明細書に開示される別の実施の形態に従うリカバリされたクロック信号を示す信号図である。
【図４】本明細書に開示される別の実施の形態に従う制御発振器の代表的な実現を示すブロック図である。
【図５】本明細書に開示される別の実施の形態に従うリカバリされたクロック信号を示す信号図である。
【図６】本明細書に開示される別の実施の形態に従う制御発振器の代表的な実現を示すブロック図である。
【図７】本明細書に開示される別の実施の形態に従うパターンエラー検出器を示すブロック図である。
【図８】本明細書に開示される別の実施の形態に従うクロック信号をリカバリする方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
図面の詳細な説明
本明細書は、新規のものとみなされる１つ以上の実施の形態の特徴を定義する請求項で終わっているが、この１つ以上の実施の形態は、明細書を図面と関連付けて考慮することによってより良く理解されると考えられる。必要に応じて、１つ以上の詳細な実施の形態が本明細書に開示されている。しかしながら、この１つ以上の実施の形態は例示にすぎないことがわかるはずである。したがって、本明細書に開示されている具体的な構造および機能に関する詳細は、限定と解釈されるべきものではなく、請求項の根拠をなし、かつ、事実上適切に詳述されたいかなる構造においてもこの１つ以上の実施の形態をさまざまな形で用いることを当業者に教示するための代表的な根拠をなしているにすぎないものであると、解釈されるべきものである。さらに、本明細書で使用される用語および表現は、限定を意図したものではなく、むしろ、本明細書に開示されている上記１つ以上の実施の形態を理解しやすいように説明することを意図している。
【００１０】
本明細書に開示される１つ以上の実施の形態は、システム内におけるクロックデータリカバリ（ＣＤＲ）に関し、より具体的には、さまざまな形態の歪に対して耐性があるＣＤＲに関する。本明細書に開示される発明の構成は、入ってきた信号たとえばデータがさまざまな形態の決定論的歪を示すときの高周波歪耐性を最大化することができる。決定論的歪とは一般的に、ランダムでない歪のことである。ある種の決定論的歪はパターンベースの歪を含み得る。パターンベースの歪は、特定のデザインを繰返すかまたは周知のモデルに従う歪を含み得るまたは指す。
【００１１】
本明細書に開示される１つ以上の実施の形態に従い構成されたＣＤＲシステムは、非決定論的歪に対しても、パターンに従うたとえばパターンベースの決定論的歪を含む決定論的歪に対しても、耐性を有し得る。決定論的歪の別の例として、単位間隔（ＵＩ）周期的歪がある。ＵＩ周期的歪は、送信機の結果として生じ得る。一般的に、ＵＩとは、データ送信信号の状態変化と状態変化の間の最短時間間隔のことであり、パルス時間またはシンボル継続時間としても知られている。たとえば、単位間隔とは、受けたデータ信号からリカバリされるクロック信号の１サイクルのことである。
【００１２】
図１は、本明細書に開示されるある実施の形態に従うＣＤＲのためのシステム１００を示すブロック図である。システム１００は、入力データ信号たとえば入力信号１４０から、クロック信号たとえば出力信号１４６をリカバリするように構成される。リカバリされたクロック信号は、入力データ信号と同じ歪を有するであろう。このため、リカバリされたクロック信号を用いて、入ってきたデータ信号を、その後の処理で使用するために、正確にサンプリングすることができる。
【００１３】
示されているように、システム１００は、位相検出器１０５と、フィルタ１１０（たとえば第１のフィルタ）と、制御発振器１１５と、パターンエラー検出器１２０と、フィルタ１２５（たとえば第２のフィルタ）と、サンプラ１３０とを含む。位相検出器１０５およびパターンエラー検出器１２０は各々入力信号１４０を受けることができる。位相検出器１０５は、入力信号１４０を、制御発振器１１５の出力から得られた出力信号１４６と比較するように構成し得る。示されているように、出力信号１４６は位相検出器１０５の入力にフィードバックされる。位相検出器１０５は、入力信号１４０の各遷移を、制御発振器１１５からの出力信号１４６から求められた予測位相値と、比較することができる。位相検出器１０５は、入力信号１４０の位相を出力信号１４６の位相と比較して位相エラー信号１４２を生成するように構成し得る。位相エラー信号１４２は一般的に、入力信号１４０と出力信号１４６との間の位相差を特定する。
【００１４】
フィルタ１１０は、位相検出器１０５に結合され、したがって、位相エラー信号１４２を入力として受ける。ある局面において、フィルタ１１０は「ループフィルタ」の形態で実現することができる。一般的に、ループフィルタは、単純な抵抗器‐コンデンサ（resistor-capacitor）（ＲＣ）フィルタであってもよくまたは増幅器を含んでいてもよい一種のフィルタであり、元の変調周波数は通すが、ロック発振検波器における周波数変調された信号からの搬送波周波数成分および高調波は取除く。典型的に、ループフィルタはローパスフィルタとして実現される。
【００１５】
たとえば、フィルタ１１０を用いてループ力学および安定性を制御することができる。この点に関し、フィルタ１１０は、入力信号１４０の擾乱に対してループ（たとえば位相検出器１０５、フィルタ１１０、および制御発振器１１５）がどのように反応するか、および、ループがロックに至るのにかかる時間の量を、制御することができる。さらに、フィルタ１１０を用いて、制御発振器１１５の入力に達することが許可されている位相エラー信号１４２からのエネルギ量を制限することができる。いずれにしても、フィルタ１１０は、フィルタリングされた位相エラー信号１４４と呼ばれる、位相エラー信号１４２をフィルタリングしたものを生成することができる。フィルタリングされた位相エラー信号１４４は、第１の制御信号として制御発振器１１５に与えることができる。
【００１６】
パターンエラー検出器１２０は、入力信号１４０を出力信号１４６と比較することによって入力信号１４０におけるパターンベースのエラーを求めるように構成することができる。示されているように、出力信号１４６はパターンエラー検出器１２０の入力にフィードバックされる。一例において、パターンエラー検出器１２０は、入力信号１４０の周期的ＵＩを出力信号１４６の周期的ＵＩと比較しこの比較に応じてパターンエラー信号１４８を生成するように構成することができる。パターンエラー信号１４８は、入力信号１４０と出力信号１４６との間の、パターンエラー、たとえば、一例では周期的ＵＩにおける相違を特定することができる。
【００１７】
フィルタ１２５は、パターンエラー検出器１２０に結合され、したがって、パターンエラー信号１４８を入力として受ける。フィルタ１２５は実質的にフィルタ１１０について説明したように実現することができる。しかしながら、フィルタ１２５はローパスフィルタ等の「ループフィルタ」であってもよいものの、フィルタ１２５が作用する特定の信号はフィルタ１１０が作用する信号とは異なっているので、フィルタ１２５は動作パラメータという点においてフィルタ１１０と同一である必要はないことが、理解されるはずである。フィルタ１２５は、入力信号１４０の擾乱に対してループ（たとえばパターンエラー検出器１２０、フィルタ１２５、および制御発振器１１５からなる、第２の異なるループ）がどのように反応するか、および、ロックに至るのに要する時間の量を、制御することができる。フィルタ１２５は、フィルタリングされたパターンエラー信号１５０と呼ばれる、パターンエラー信号１４８をフィルタリングしたものを生成することができる。フィルタリングされたパターンエラー信号１５０は、第２の制御信号として制御発振器１１５に与えることができる。
【００１８】
制御発振器１１５は、フィルタリングされた位相エラー信号１４４およびフィルタリングされたパターンエラー信号１５０をそれぞれ第１および第２の制御信号として受ける。制御発振器１１５は、これら制御信号に応じて出力信号１４６を生成する。示されているように、出力信号１４６は、１つ以上の他のシステムに与えることができ、入力信号１４０からリカバリされたクロック信号を特定する。出力信号１４６はさらに、制御またはクロック信号としてサンプラ１３０に与えることができる。
【００１９】
入力信号１４０も受けるサンプラ１３０は、出力信号１４６に応じて入力信号１４０をサンプリングすることができる。出力信号１４６を用いることによってサンプラ１３０をクロックすることができる。サンプラ１３０はデータ信号１５２を出力することができ、このデータ信号は、入力信号１４０、たとえばサンプリングされた値からリカバリされたデータであってもよい。出力信号１４６は入力信号１４０と同じ歪を示すので、サンプラ１３０は、データの中心の位置にある入力データ信号１４０に対して機能する、たとえば、サンプリングすることができる。一般的に、システム１００は、入力信号１４０の遷移確率とは無関係に、リカバリされたクロック位相の位置を決めることによって、入力信号１４０に決定論的歪があるにもかかわらず、最適な歪耐性を提供することができる。上記のように、決定論的歪の変種には、周期的に歪んだ単位間隔（ＰＤＵＩ）が含まれる。システム１００は、信号遷移密度にもかかわらず、決定論的歪耐性を提供することができる。
【００２０】
先に述べたように、従来のＣＤＲシステムは、位相（ｋ）として表わされる入力信号１４０の位相エラーの関数が、１ＵＩと同等の周期を有すると仮定する。上記「ｋ」は信号のエッジ番号を示す。位相（ｋ）の周期が１ＵＩに等しくないとき、ＰＤＵＩ歪はＵＩとの比較において無視することができる。位相（ｋ）の周期が２以上である場合、ＰＤＵＩ歪はＵＩとの比較において無視できないものであり、従来のＣＤＲシステムは、パターンベースの、または決定論的な歪に対する耐性を失う。たとえば、入力信号１４０が２ＵＩのＰＤＵＩの影響を受けるとき、位相エラーは２ＵＩ毎に生じる。
【００２１】
遷移とは、信号の立上りエッジまたは立下りエッジのことである。信号の遷移密度とは、信号の遷移の時間的位置のことである。この時間的位置は通常、リカバリされたクロック信号に従って測定されまたは求められ、この場合のクロックサイクルは、整数値を用いて順番に番号を付けることができる。入力信号１４０は、リカバリされたクロック信号の偶数エッジまたはリカバリされたクロック信号の奇数エッジいずれかで遷移し得る。平衡した遷移密度とは、偶数エッジにおける遷移（偶数遷移と呼ぶ）と奇数エッジにおける遷移（奇数遷移と呼ぶ）の数が等しいまたは実質的に等しい信号のことである。
【００２２】
本明細書で使用される、特定の種類の歪に対する「耐性」とは、リカバリされたクロックエッジの位置をデータの中心になるように調整することによって歪に適応するまたは歪を補正するシステムの能力のことである。クロックエッジ（すなわちリカバリされたクロック信号）は、データ信号の連続する２つの遷移の実質的に中間点または中心に位置決めされる。データ信号における歪に対して「耐性がない」または「不耐性」のシステムは、この歪を補正することができないので、結果として、データ信号の連続する２つの遷移間の中間点または中心ではない位置にクロック信号のエッジを配置することになる。
【００２３】
入力信号１４０が平衡した遷移密度を有する場合、たとえば、入力信号１４０の遷移が奇数エッジで発生する確率が偶数エッジで発生する確率と等しい場合、従来のＣＤＲシステムは、決定論的歪に対して耐性がある位相に集中することができる。入力信号１４０が不平衡の遷移密度を有する場合、たとえば遷移が奇数エッジで発生する確率と偶数エッジで発生する確率が等しくない場合、従来のＣＤＲシステムは、決定論的歪に対して不耐性の位相、たとえば準最適な歪耐性を示す位相に集中する。この場合、従来のＣＤＲシステムは、サンプラ１３０をクロックするために使用された場合入力信号１４０をサンプリングするのに最適ではない位置に（クロック）エッジを有するクロック信号を、リカバリすることによって、入力信号１４０から不正確な値をサンプリングする可能性を高めることになる。
【００２４】
入力信号１４０に、決定論的歪、たとえばＵＩ上の周期的歪等のパターンベースの歪がないとき、システム１００は、従来のＣＤＲシステムと実質的に同じようにまたは同様に動作することができる。同様に、入力信号１４０に、決定論的歪、たとえばＵＩ上の周期的歪等のパターンベースの歪があるが、遷移密度は平衡しているとき、システム１００は、従来のＣＤＲシステムと実質的に同じように動作することができる。
【００２５】
しかしながら、入力信号１４０に周期的歪がありかつ遷移密度が平衡していないとき、システム１００は、入力信号１４０をサンプリングするためにエッジが最適配置されているクロック信号、たとえば出力信号１４０を生成することができる。より具体的には、リカバリされたクロック信号のエッジは、入力信号１４０のデータの中心（たとえば遷移間の中間または中心）に位置するので、結果としてサンプラ１３０によるサンプリングは正確なものとなる。このように、入力信号１４０に決定論的歪がありかつ遷移密度が平衡していないとき、システム１００は、遷移確率とは無関係に、リカバリされたクロックの位相を位置決めすることができる。
【００２６】
このような決定論的歪に対する耐性がない従来のＣＤＲシステムが、リカバリされたクロック信号を生成すると、結果として、サンプラが入力信号１４０について不正確な値を生成する可能性が高い。従来のＣＤＲシステムは、たとえば、受けた信号における位相エラーの周期が１ＵＩであると想定する。したがって、従来のＣＤＲシステムは大抵、不耐性であり、位相エラーの周期が１ＵＩよりも大きいデータ信号に適応することができない。なぜなら、このようなシステムは通常、時間的に等しく間隔を空けられたサンプルになるように、受けたデータ信号をサンプリングするからである。
【００２７】
パターンエラー検出器１２０、フィルタ１２５、および制御発振器１１５で形成されたループは一般的に、入来データの決定論的歪を出力信号１４６の歪と継続的に比較し、出力信号１４６の歪を強制的に、入力信号１４０で検出された歪と同じレベルまたは量に収束させることができる。
【００２８】
図２は、本明細書に開示される別の実施の形態に従う制御発振器２００の代表的な実現を示すブロック図である。制御発振器２００を用いることによって、２ＵＩのＰＤＵＩタイプのパターンベースのまたは決定論的歪を入力信号が有する場合に図１の制御発振器１１５を実現することができる。図２を参照して、制御発振器２００は、加算器２０５と、累算器２１０と、オフセットモジュール２１５と、加算器２２０とを含み得る。本明細書を通して同一の要素は同様の番号を用いて示される。
【００２９】
加算器２０５は、フィルタリングされた位相エラー信号１４４と、中心周波数信号２２２と、累算器２１０から出力された累算信号２２６とを受けることができる。図２に示される例では、中心周波数信号２２２によって特定される中心周波数値は、制御発振器２００の所望の中心周波数のほぼ二分の一である。しかしながら、中心周波数信号２２２によって特定される値は、制御発振器２００を実現するのに使用される特定のアーキテクチャに依存し、そのため、本明細書に開示される１つ以上の実施の形態の限定として意図されたものではないことが、理解されるはずである。加算器２０５は、フィルタリングされた位相エラー信号１４４、中心周波数信号２２２、および累算信号２２６の和を計算して総和信号２２４を生成することができる。加算器２０５は総和信号２２４を累算器２１０に出力し、累算器２１０は総和信号２２４を入力として受ける。
【００３０】
一般的に、累算器２１０は、算術または論理演算の結果が得られる、レジスタとして、または適切な回路を有するメモリの一部として、実現することができる。たとえば、基準クロック（図示せず）の各クロックサイクルにおいて、総和信号２２４によって特定される値を、以前のたとえば先行する複数の基準クロックサイクル各々についての総和信号２２４によって特定される値の現行の総和である、累算器２１０に格納された値に加算することができる。累算器２１０の値は、示されているように累算器２１０から出力される累算信号２２６によって特定することができる。累算信号２２６は、決定論的歪の原因にならない第１の位相、たとえば位相Ａを特定することができる。
【００３１】
オフセットモジュール２１５は、累算器２１０からの累算信号２２６およびフィルタリングされたパターンエラー信号１５０を受けるように構成することができる。オフセットモジュール２１５は一般的に、フィルタリングされたパターンエラー信号１５０によって特定される量だけ、受けた累算信号２２６の値を調整する、たとえば、増加させる。オフセットモジュール２１５は、累算信号２２６を調整したものである信号２２８を出力する。信号２２８は実際、累算信号２２６とは異なり、決定論的歪の原因となる第２の位相たとえば位相Ｂを特定する。
【００３２】
加算器２２０は、累算信号２２６および調整された累算信号２２８、たとえば位相ＡおよびＢを受け、これら信号の和を求めて出力信号１４６を生成することができる。出力信号１４６は、受けたデータたとえば入力信号１４０からリカバリされたクロック信号を特定する。これを用いて、受けたデータを正確にサンプリングすることができる。
【００３３】
図３は、本明細書に開示される別の実施の形態に従うリカバリされたクロック信号を示す信号図である。図３は、位相Ａ（図２の信号２２６）に対応する波形と、位相Ｂ（図２の信号２２８）に対応する波形とを示している。位相Ａと位相Ｂを合計した結果得られた位相は位相アウト（phase out）（信号１４６）として示されている。位相アウトを用いて決定される、リカバリされたクロック信号も示されている。リカバリされたクロック信号は、位相アウト信号の最上位ビットによってリカバリされた、たとえば決定されたものである。示されているように、リカバリされたクロックの値は、位相アウトの位相が正のときは１（たとえば論理ハイ）である。リカバリされたクロック信号の値は、位相アウトが負のときは０（たとえば論理ロー）である。リカバリされたクロック信号は、受けた入力信号に整合するまたは受けた入力信号と実質的に同一の、決定論的歪を有する。
【００３４】
図４は、本明細書に開示される別の実施の形態に従う制御発振器４００の代表的な実現を示すブロック図である。制御発振器４００を用いて図１の制御発振器１１５を実現することができる。図４は、２ＵＩの周期的歪または２ビットの歪等のパターンベースの歪に適応するまたはこの歪を補正するために使用することができる制御発振器の実現を示す。
【００３５】
示されているように、制御発振器４００は、加算器４０５と、累算器４１０と、中心周波数調整モジュール４５０とを含み得る。中心周波数調整モジュール４５０は、マルチプレクサ４１５と、加算器４２０と、差分モジュール４２５とを含み得る。制御発振器４００は、固定された中心周波数を使用するのではなく、中心周波数調整モジュール４５０によって生成された、調整された中心周波数を利用する。一般的に、中心周波数は上方向および下方向に調整される。上方向および下方向に調整された中心周波数の値が使用されるが、調整された中心周波数の値の平均は、（調整されていない）中心周波数の値である。
【００３６】
加算器４０５は、フィルタリングされた位相エラー信号１４４と、マルチプレクサ４１５からの出力信号４３２と、累算器４１０の出力から得られた信号４３６とを受けることができる。加算器４０５は、フィルタリングされた位相エラー信号１４４と、信号４３２と、信号４３６との和を計算して総和信号４２４を生成することができ、この総和信号は入力として累算器４１０に与えることができる。累算器４１０は、図２を参照して説明したようにして実現することができ、出力信号１４６を生成することができる。信号４３６と呼ばれているＮビットの信号１４６は、入力として加算器４０５に戻される。出力信号１４６はＮ＋１ビットの位相を特定することができ、この「Ｎ」は、制御された歪のＵＩの数、たとえば、この例では２を特定する。
【００３７】
中心周波数調整モジュール４５０に関し、加算器４２０は、フィルタリングされたパターンエラー信号１５０および中心周波数信号２２２を入力として受けるように構成される。図４に示される例では、信号２２２は、図２の場合の制御発振器４００の所望の中心周波数の分数とは異なり、制御発振器４００の所望の中心周波数の実際の値を特定することができる。
【００３８】
加算器４２０は、フィルタリングされたパターンエラー信号１５０と中心周波数信号２２２の総和である信号４２８を生成することができ、この信号４２８をマルチプレクサ４１５に与えることができる。差分モジュール４２５は、フィルタリングされたパターンエラー信号１５０と中心周波数信号２２２とを受けることができる。差分モジュール４２５は、フィルタリングされたパターンエラー信号１５０を中心周波数信号２２２から減算することができる。差分モジュール４２５は、計算された差を示す出力として信号４３０を生成することができる。信号４２８は信号４３０よりも大きな値を特定することがわかる。
【００３９】
マルチプレクサ４１５は、信号４２８または信号４３０いずれかを選択して選択した信号を信号４３２として加算器４０５に送ることができる。ある局面において、マルチプレクサ４１５は、信号４２８または信号４３０いずれが選択信号かを特定する制御信号として信号４３４を受けることができる。たとえば、信号４３４は、信号１４６の最上位ビットであってもよい。リカバリされたクロック信号の偶数サイクルで、信号４３０を選択し加算器４０５によって使用することができる。リカバリされたクロック信号の奇数サイクルで、信号４２８を選択し加算器４０５によって使用することができる。フィルタリングされたパターンエラー信号１５０がゼロのとき、信号４２８は信号４３０と等価であることが理解されるはずである。よって、マルチプレクサ４１５は、信号４２８を第１のＵＩで送り、信号４３０を第２のＵＩで送り、信号４２８を第３のＵＩで送り、以降同じように、信号４３４に応じて各ＵＩで切替えて交互にこれら信号を送る。
【００４０】
図４を参照して、信号４２８および４３０は各々、中心周波数信号２２２を調整したものを特定する候補信号とみなすことができる。同様に、制御信号４３４に応じて交互に信号４２８および信号４３０となる信号４３２も、制御発振器４００によって利用される「調整された」中心周波数信号である。上記のように、信号４２８および４３０の平均（または信号４３２の平均）は、結果として中心周波数信号２２２の値となる。
【００４１】
図５は、本明細書に開示される別の実施の形態に従うリカバリされたクロック信号を示す信号図である。図５は、入力信号たとえば入力信号１４０から受けた歪んだデータ、および、たとえば制御発振器４００を用いてある実施の形態に従い求められたデータからリカバリされたクロック位相を示す。リカバリされたクロック信号も示される。
【００４２】
示されている太線５０５は、図４のマルチプレクサ４１５を駆動するのに使用される出力信号１４６の最上位ビットを示す。５１０で示されている太線でない線は、第２の最上位ビットである。示されているリカバリされたクロック信号は、線５１０から得られ、線５１０が正のときはハイであり線５１０が負のときはローである。
【００４３】
図６は、本明細書に開示される別の実施の形態に従う制御発振器６００の代表的な実現を示すブロック図である。制御発振器６００を使用して図１の制御発振器１１５を実現することができる。図６は、２ｍＵＩの周期的歪に対応するたとえばこれを補正するために使用することができる制御発振器の実現を示す。図６に示される例はたとえばｍ＝２の場合の４ＵＩの周期的歪に関連する。
【００４４】
制御発振器６００は、加算器６０５と、累算器６１０と、中心周波数調整モジュール６７０とを含み得る。このモジュールは、マルチプレクサ６１５と、加算器６２０、６２５、６３０、および６３５とを含む。加算器６２０〜６３５は各々、入力として中心周波数信号２２２およびエラー信号を受けるように構成することができる。示されているように、加算器６２０はエラー信号１を受けることができる。加算器６２５はエラー信号２を受けることができる。加算器６３０はエラー信号３を受けることができる。加算器６３５はエラー信号４を受けることができる。
【００４５】
ある局面において、各エラー信号は、異なる種類の決定論的歪に対するエラーたとえばオフセットを特定することができる。たとえば、各エラー信号は、選択された種類のパターンベースの歪に対するエラー調整を特定することができる。図において、エラー信号１は、ＵＩが１であるＵＩ歪に対するエラーを特定することができる。エラー信号２は、ＵＩが２であるＵＩ歪に対するエラーを特定することができる。エラー信号３は、ＵＩが３であるＵＩ歪に対するエラーを特定することができる。エラー信号４は、ＵＩが４であるＵＩ歪に対するエラーを特定することができる。
【００４６】
加算器６２０は、中心周波数信号２２２とエラー信号１との和を計算するように構成される。加算器６２０は、中心周波数信号２２２とエラー信号１との和を特定する出力信号６４０を生成して出力する。加算器６２５は、中心周波数信号２２２とエラー信号２との和を計算するように構成される。加算器６２５は、中心周波数信号２２２とエラー信号２との和を特定する出力信号６４５を生成して出力する。加算器６３０は、中心周波数信号２２２とエラー信号３との和を計算するように構成される。加算器６３０は、中心周波数信号２２２とエラー信号３との和を特定する出力信号６５０を生成して出力する。加算器６３５は、中心周波数信号２２２とエラー信号４との和を計算するように構成される。加算器６３５は、中心周波数信号２２２とエラー信号４との和を特定する出力信号６５５を生成して出力する。
【００４７】
マルチプレクサ６１５は、信号６４０〜６５５のうちのいずれを信号６３２として送るべきかを示す制御信号として２つの信号６６０および６６５を受ける。信号６６０は、出力信号１４６の最上位ビットであってもよい。信号６６５は、出力信号１４６の第２の最上位ビットであってもよい。信号６６０および６６５双方が論理ゼロであれば、それに応じてマルチプレクサ６１５は信号６４０を信号６３２の形態で送る。信号６６０が論理ゼロであり信号６６５が論理１であれば、それに応じてマルチプレクサ６１５は信号６４５を信号６３２の形態で送る。信号６６０が論理１であり信号６６５が論理ゼロであれば、それに応じてマルチプレクサ６１５は信号６５０を信号６３２の形態で送る。信号６６０および信号６６５双方が論理１であれば、マルチプレクサ６１５はそれに応じて信号６５５を信号６３２の形態で送る。
【００４８】
信号６４０〜６５５は各々、中心周波数信号２２２を調整したものとみなすことができる。そのため、各々が、マルチプレクサ６１５により選択される候補であり、選択されると、信号６３２として示された、「調整された」中心周波数信号として送られる。
【００４９】
図６は４ＵＩ歪の周期に対応する場合を示しているが、制御発振器６００を、追加の加算器を含めることによって中心周波数調整モジュール６７０を拡張することにより、任意の整数周期に拡張できる。各追加の加算器は、中心周波数信号２２２に追加すべきさらに他のエラー信号を受けることができる。
【００５０】
図７は、本明細書に開示される別の実施の形態に従うパターンエラー検出器７００を示すブロック図である。パターンエラー検出器７００は、図１のパターンエラー検出器１２０を実現するのに使用することができる代表的なアーキテクチャである。パターンエラー検出器７００はたとえば２ＵＩの周期的歪を検出するのに使用することができる。
【００５１】
示されているように、パターンエラー検出器７００は、出力信号１４６を受けるように構成されたフリップフロップ（ＦＦ）７０５を含み得る。上記のように、出力信号１４６は、制御発振器１１５から出力され、入力信号１４０からリカバリされたクロック信号の位相を特定する。示されているように、ＦＦ７０５は、遷移検出器７４０によって生成されて出力された信号７７４によってクロックされる。
【００５２】
遷移検出器７４０は入力信号１４０を受ける。遷移検出器７４０は、入力信号１４０の各遷移、たとえば立上りエッジおよび立下りエッジを各々検出することができる。遷移検出器７４０は、遷移を検出したことに応じて、クロック信号としてＦＦ７０５に与えられる信号７７４を介した表示を生成することができる。
【００５３】
ＦＦ７０５は、フリップフロップ（ＦＦ）７１０および７１５各々に与えられる信号７６２を生成して出力する。ＦＦ７１０は、ＦＦ７１０によってクロック信号として使用される信号７７６に従い、入力信号７６２の値をラッチする。ＦＦ７１５は、ＦＦ７１５によってクロック信号として使用される信号７７６を反転したものに従い、入力信号７６２の値をラッチする。
【００５４】
ＦＦ７１０は、信号７６２からラッチした値を特定する信号７６４を生成し、信号７６４を差分モジュール７２０および差分モジュール７２５に与える。同様に、ＦＦ７１５は、信号７６２からラッチした値を特定する信号７６６を生成し、信号７６６を差分モジュール７２５および差分モジュール７２０に与える。差分モジュール７２０は、信号７６６と信号７６４の差を求める。その結果は信号７６８の形態でマルチプレクサ７３０に与えられる。差分モジュール７２５は、信号７６４と信号７６６の差を求める。差分モジュール７２５からの結果は信号７７０の形態でマルチプレクサ７３０に与えられる。
【００５５】
マルチプレクサ７３０は、信号７６８または信号７７０いずれかを選択し、選択した信号をパターンエラー信号１４８として送る。奇数／偶数（Odd/Even）（ＯＥ）判断モジュール７４５から制御信号として与えられる信号７７６の値に従って、信号７６８または信号７７０いずれかが選択されて送られる。ＯＥ判断モジュール７４５は信号７８０を受けることができる。信号７８０は、制御発振器１１５からの出力信号１４６の最上位ビットであってもよい。したがって、ＯＥ判断モジュール７４５は、制御発振器からの出力に基づいて、データ信号１４０の各遷移が、リカバリされたクロック信号の奇数サイクルで発生するのか偶数サイクルで発生するのか判断することができる。よって、信号７７６は、検出された各遷移が奇数遷移なのか偶数遷移なのかを示す。
【００５６】
示されているように、マルチプレクサ７３０は、信号７７６の値に応じて信号７６８または信号７７０いずれかを送る。よって、検出された現在の遷移が奇数遷移と判断されたのか偶数遷移と判断されたのかに基づいて、信号７６８または信号７７０いずれかが、マルチプレクサ７３０から出力されるパターンエラー信号１４８として送られる。
【００５７】
図８は、本明細書に開示される別の実施の形態に従うクロック信号をリカバリする方法８００を示すフローチャートである。方法８００は、本明細書に記載されているＣＤＲ（「ＣＤＲシステム」）を実施するために構成されたシステムによって実行することができる。方法８００はステップ８０５から始めることができ、このステップで、ＣＤＲシステムは、入力信号を、たとえばフィードバック経路を通して制御発振器から生成された出力信号と比較することによって、入力信号の位相エラーを求めることができる。
【００５８】
ステップ８１０で、ＣＤＲシステムは、位相エラーから第１の制御信号を生成することができる。第１の制御信号は、入力信号の位相エラーを補正する量を示す。たとえば、位相エラーを特定する信号をフィルタリングすることによって第１の制御信号を生成することができる。ステップ８１５で、ＣＤＲシステムは、入力信号を出力信号と比較することによって、入力信号のパターンエラーを求めることができる。ステップ８２０で、ＣＤＲシステムは、パターンエラーから第２の制御信号を生成することができる。第２の制御信号は、入力信号のパターンエラーを補正する量を示す。第２の制御信号は、たとえば、パターンエラーを特定する信号をフィルタリングすることによって生成することができる。ステップ８２５で、ＣＤＲシステムは、第１の制御信号、第２の制御信号、および中心周波数信号に応じて、制御発振器から出力信号を生成することができる。中心周波数信号は、本明細書に記載のように調整することができる。
【００５９】
説明のために、特定の学術用語を記載することによって、本明細書に開示されているさまざまな発明の概念が十分に理解されるようにしている。しかしながら、本明細書で使用されている用語は、特定の実施の形態を説明することを目的としているだけであって限定を意図しているのではない。たとえば、本明細書を通して、「一実施の形態」、「ある実施の形態」、または同様の表現は、実施の形態に関連して記載されている特定の特徴、構造、または特性が、本明細書に開示されている少なくとも１つの実施の形態に含まれることを意味する。よって、本明細書を通して、「一実施の形態において」、「ある実施の形態において」、および同様の表現がある場合、必ずしもそうではないものの、すべて同一の実施の形態を指す場合がある。
【００６０】
本明細書で使用される「ａ」および「ａｎ」（１つ／ある）という用語は、１または２以上と定義される。本明細書で使用される「plurality」（複数の）という用語は、２または３以上と定義される。本明細書で使用される「another」（別の）という用語は、少なくとも二番目以降と定義される。本明細書で使用される「coupled」（結合される）という用語は、特に指定されない限り、介在する要素を伴なわずに直接的であるか、１つ以上の介在する要素を伴なって間接的であるかに関わらず、接続されることであると定義される。２つの要素を、機械的にまたは電気的に結合してもよく、または通信チャネル、経路、ネットワーク、もしくはシステムを通して通信可能にリンクさせてもよい。
【００６１】
本明細書で使用される「および／または」という用語は、列挙された関連項目のうちの１つ以上の、可能なあらゆる組合せのことであり、これを包含する。「include」(含む）および／または「including」（含む）と言う用語が本明細書で使用されている場合、これは、記載されている特徴、整数、ステップ、動作、要素、および／または構成部品の存在を特定しているが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成部品、および／またはその群の存在または追加を排除するものではないことが、さらに理解されるであろう。また、本明細書では、第１、第２等の用語を用いて異なる要素を説明している場合があるが、これら用語は、ある要素を別の要素から区別するために使用されているに過ぎないので、上記要素はこれら用語によって限定されてはならないことが、理解されるであろう。
【００６２】
「もし」という用語は、文脈に応じて、「とき」または「否や」または「判断に応じて」または「検出に応じて」を意味すると解釈し得る。同様に「もし〜と判断された場合」または「もし［記載された条件または事象］が検出された場合」という表現は、文脈に応じて、「判断されるや否や」または「判断に応じて」または「［記載された条件または事象］が検出されるや否や」または「［記載された条件または事象］の検出に応じて」を意味すると解釈し得る。
【００６３】
本明細書では、同一の参照符号を用いて、端子、信号線、ワイヤ、およびこれらに対応する信号を示している。この点について、「信号」、「ワイヤ」、「接続」、「端子」、および「ピン」という用語は、本明細書の中で時折入れ代えて使用されてもよい。また、「信号」、「ワイヤ」等の用語は、１つ以上の信号を表わし得る、たとえば、１本のワイヤを通して１ビットを伝達すること、または複数のパラレルワイヤを通して複数のパラレルビットを伝達することを表わし得ることが、理解されるはずである。さらに、各ワイヤまたは信号は、場合によって、信号またはワイヤによって接続されている２つ以上の構成部品間の双方向通信を表わし得る。
【００６４】
図面におけるフローチャートおよびブロック図は、本明細書に開示される１つ以上の実施の形態のうちのさまざまな実施の形態に従うシステムおよび方法の、可能な実現における、アーキテクチャ、機能、および動作を示している。この点について、フローチャートまたはブロック図の各ブロックは、特定されている動作および／または機能を実現するための、１つ以上の回路、システム、および／またはサブシステムを含む、モジュール、セグメント、またはコードの一部を表わし得る。ただし、代替のいくつかの実現において、ブロック内に示された機能が、図面に示されている順序通りではない場合もある。たとえば、連続して示される２つのブロックが、実質的に同時に実行される場合があり、または、これらブロックが、関与している機能に応じて場合によっては逆の順序で実行される場合がある。また、ブロック図および／またはフローチャートの図の各ブロック、ならびに、ブロック図および／またはフローチャートの図のブロックの組合せを、特定された機能または動作を実行する特殊目的用ハードウェアベースのシステム、または特殊目的用ハードウェアおよびコンピュータ命令の組合せによって、実現することができる。
【００６５】
以下の請求項における、すべてのミーンズまたはステッププラスファンクション要素の、対応する構造、材料、動作、および均等物は、具体的にクレームされている、請求項に記載のその他の要素と組合わせて機能を実行するための、いかなる構造、材料、または動作も含むことが意図されている。
【００６６】
本明細書に開示される１つ以上の実施の形態は、精神およびその本質的な属性から逸脱することなく、他の形態で実施してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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