(57)【特許請求の範囲】
【請求項１】
画素が行列状に複数配置され、行方向の複数の画素に共通に接続する複数の駆動線が列方向に沿って並んで配置され、複数の前記画素を駆動するための駆動用回路と複数の前記駆動線とを電気的に接続するための接続用端子が前記複数の駆動線の数よりも少ない数で設けられ、複数の単位回路を有するデマルチプレクサが複数の前記接続用端子と前記複数の駆動線とを電気的に接続し、前記複数の単位回路の各々が、複数の前記接続用端子のうちの所定の接続用端子と前記複数の駆動線のうちの２以上の所定の駆動線とを電気的に接続する複数のトランジスタを有し、複数の前記トランジスタの制御電極が前記トランジスタの導通電圧及び非導通電圧を供給するための複数の制御配線に電気的に接続されるマトリクス基板であって、
前記複数の単位回路が、第１の単位回路と、前記第１の単位回路と隣り合う第２の単位回路と、を含み、
前記第１の単位回路に含まれる複数の前記トランジスタに含まれる第１のトランジスタと第２のトランジスタのうち最も前記第２の単位回路側に位置する前記第２のトランジスタの制御端子と、前記第２の単位回路に含まれ且つ前記第２のトランジスタよりも前記第１のトランジスタから遠くに位置する複数の前記トランジスタのうち最も前記第１の単位回路側に位置する第３のトランジスタの制御端子と、が前記複数の制御配線のうちの同じ制御配線に電気的に接続され、前記第１のトランジスタの制御端子は、前記複数の制御配線のうちの前記同じ制御配線とは異なる他の制御配線に電気的に接続されていることを特徴とするマトリクス基板。
【請求項２】
前記デマルチプレクサは、前記複数の接続用端子のうちの所定の接続用端子に各々が接続された前記トランジスタを含む第１デマルチプレクサ回路と、前記第１デマルチプレクサ回路と前記駆動線とに接続された第２デマルチプレクサ回路と、を含み、
前記第２デマルチプレクサ回路が前記トランジスタと直列に接続された第２トランジスタを含むことを特徴とする請求項１に記載のマトリクス基板。
【請求項３】
前記単位回路は、前記駆動線の夫々に１対１で対応して設けられ前記画素を非選択状態とする第２電圧を前記駆動線に供給するための複数の第３トランジスタを更に有することを特徴とする請求項１又は２に記載のマトリクス基板。
【請求項４】
前記デマルチプレクサは、前記複数のトランジスタと並列に設けられた複数の第４トランジスタを更に有し、
前記複数の第４トランジスタの制御電極に共通に、画素加算モードにおいて前記複数の第４トランジスタの導通電圧が供給される接続用端子に電気的に接続されていることを特徴とする請求項１〜３のいずれか１項に記載のマトリクス基板。
【請求項５】
前記画素は、放射線又は光を電荷に変換する変換素子によって発生した電荷に応じた電気信号を出力するスイッチ素子を含み、前記画素を選択状態とする第１電圧は前記スイッチ素子の導通電圧であり、前記画素を非選択状態とする第２電圧は前記スイッチ素子の非導通電圧であることを特徴とする請求項１に記載のマトリクス基板。
【請求項６】
前記変換素子は、放射線を光に変換するシンチレータと、前記光を電荷に変換する光電変換素子と、を含むことを特徴とする請求項５に記載のマトリクス基板。
【請求項７】
請求項１から６のいずれか１項に記載のマトリクス基板と、
前記駆動用回路と、
前記制御配線に、前記トランジスタの導通電圧及び非導通電圧を供給する制御用回路と、
を有する検出装置であって、
前記制御用回路は、前記画素が駆動する周波数の半分の周波数で前記トランジスタの導通電圧及び非導通電圧を前記制御配線に供給することを特徴とする検出装置。
【請求項８】
前記駆動用回路は、駆動用集積回路を有するフレキシブル配線板を複数有し、
前記デマルチプレクサは、前記駆動用集積回路と１対１で対応して複数設けられており、
前記制御配線は、前記駆動用集積回路にと１対１で対応して複数に分割され、
分割された各前記制御配線は、複数の前記フレキシブル配線板のうち対応するフレキシブル配線板に設けられた配線と電気的に接続されることを特徴とする請求項７に記載の検出装置。
【請求項９】
請求項７又は８に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、を具備することを特徴とする検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用されるマトリクス基板、検出装置、及び、検出システムに関するものである。
【背景技術】
【０００２】
近年、薄膜半導体製造技術は、ＴＦＴ（薄膜トランジスタ）等のスイッチ素子と光電変換素子等の変換素子とを組み合わせた画素のアレイ（画素アレイ）を有するマトリクス基板、それを用いた検出装置や放射線検出装置にも利用されている。
このような検出装置において、近年、画素アレイと同一基板上にデマルチプレクサを作り込む事が検討されている。特許文献１では、以下の内容が開示されている。検出装置が、外部シフトレジスタの端子と一対一で対応するように提供された外部ゲート端子と複数のゲートライン（駆動線）との間に、複数のゲートラインにそれぞれ対応して設けられた複数のＴＦＴからなるデマルチプレクサを有している。そして、複数のＴＦＴの全てに対して、クロック線（制御配線）を介してクロック信号（制御信号）が与えられることにより、デマルチプレクサは画素アレイの駆動線を順次に選択する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−２５６２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、デマルチプレクサが画素アレイの駆動線を順次に選択する毎に、クロック線（制御配線）を介して複数のＴＦＴ全てに対してクロック信号（制御信号）が与えられる。そのため、クロック線（制御配線）でのクロック信号（制御信号）の周波数が高くなる。特に、画素アレイが大面積化或いは高精細化することによって駆動線の数が増加した場合や、高速動作の為にゲートラインの走査時間を短くする場合には、クロック信号（制御信号）の周波数が高くなる。そのため、クロック線（制御配線）での消費電力が高くなる。
そこで本発明は、外部ゲート端子の数を制限しつつ、消費電力を低減することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供することを課題とするものである。
【課題を解決するための手段】
【０００５】
そこで本発明のマトリクス基板は、上記課題を鑑み、画素が行列状に複数配置され、行方向の複数の画素に共通に接続する複数の駆動線が列方向に沿って並んで配置され、複数の前記画素を駆動するための駆動用回路と前記複数の駆動線とを電気的に接続するための接続用端子が前記複数の駆動線の数よりも少ない数で設けられ、複数の単位回路を有するデマルチプレクサが複数の前記接続用端子と前記複数の駆動線とを電気的に接続し、前記複数の単位回路の各々が、複数の前記接続用端子のうちの所定の接続用端子と前記複数の駆動線のうちの所定の２以上の複数の駆動線とを電気的に接続する複数のトランジスタを有し、複数の前記トランジスタの制御電極が前記トランジスタの導通電圧及び非導通電圧を供給するための複数の制御配線に電気的に接続されるマトリクス基板であって、前記複数の単位回路が、第１の単位回路と、前記第１の単位回路と隣り合う第２の単位回路と、を含み、前記第１の単位回路に含まれる複数の前記トランジスタに含まれる第１のトランジスタと第２のトランジスタのうち最も前記第２の単位回路側に位置する前記第２のトランジスタの制御端子と、前記第２の単位回路に含まれ且つ前記第２のトランジスタよりも前記第１のトランジスタから遠くに位置する複数の前記トランジスタのうち最も前記第１の単位回路側に位置する第３のトランジスタの制御端子と、が前記複数の制御配線のうちの同じ制御配線に接続され、前記第１のトランジスタの制御端子は、前記複数の制御配線のうちの前記同じ制御配線とは異なる他の制御配線に電気的に接続されていることを特徴とする。
また、本発明の検出装置は、前記マトリクス基板と、前記駆動用回路と、前記制御配線に、前記トランジスタの導通電圧及び非導通電圧を供給する制御用回路と、を有する検出装置であって、前記制御用回路は、前記画素が駆動する周波数の半分の周波数で前記トランジスタの導通電圧及び非導通電圧を前記制御配線に供給することを特徴とする。
【発明の効果】
【０００６】
本発明により、制御信号（クロック信号）の周波数を低減することができるため、クロック線での消費電力を低減することが可能となる。それにより本発明は、外部ゲート端子の数を制限しつつ、消費電力を低減することが可能な検出装置、検出システム、及び検出装置の駆動方法を提供することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の検出装置及びマトリクス基板に係る第１の実施形態を説明するための等価回路図及びタイミングチャートである。
【図２】検出装置及びマトリクス基板に係る画素の断面模式図及び検出装置の概念図である。
【図３】本発明の検出装置及びマトリクス基板に係る第２の実施形態を説明するための等価回路図である。
【図４】本発明の検出装置及びマトリクス基板に係る第２の実施形態を説明するためのタイミングチャートである。
【図５】本発明の検出装置及びマトリクス基板に係る第３の実施形態を説明するための検出装置の概念図及び等価回路図である。
【図６】本発明の検出装置及びマトリクス基板に係る第３の実施形態を説明するための検出装置の概念図である。
【図７】本発明の検出装置及びマトリクス基板に係る第３の実施形態を説明するためのタイミングチャートである。
【図８】本発明の検出装置の検出システムへの応用例を説明するための概念図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
図１（ａ）に示すように、本実施形態の検出装置用のマトリクス基板及び検出装置は、支持基板１００上に行列状に配置された複数の画素１０１を含む画素アレイを有している。画素１０１は放射線又は光に応じた電気信号を出力するためのものであり、放射線又は光を電荷に変換する変換素子１０２と、変換素子１０２が発生した電荷に応じた電気信号を出力するスイッチ素子１０３と、を含む。ここで、本実施形態では、変換素子１０２は、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含むものであるが、本発明はそれに限定されるものではない。変換素子１０２として、シンチレータを用いずに放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子１０３は、非晶質シリコン又は多結晶シリコンの薄膜トランジスタ（ＴＦＴ）を用いることができる。ここで、ＴＦＴにはシリコンを用いることができるが、本発明はこれに限定されるものではなく、ゲルマニウム等の他の半導体材料を用いてもよい。好ましくは、多結晶シリコンのＴＦＴをスイッチ素子１０３として用いる。変換素子１０２の第１電極には、スイッチ素子１０３の第１主電極が電気的に接続され、変換素子１０２の第２電極には、バイアス線１０６が電気的に接続される。図１（ａ）では、バイアス線１０６は、列方向に延在しており、列方向に配列された複数の変換素子１０２と、それらの第２電極を介して共通に接続されている。そして、複数のバイアス線１０６が行方向に沿って並んで設けられており、複数のバイアス線１０６が共通線１０７で結合されて共通バイアス線１０８となる。共通バイアス線１０８は、接続用端子１０９を介して外部の電源用回路（不図示）に電気的に接続される。スイッチ素子１０３の第２主電極には、信号線１０５が電気的に接続される。信号線１０５は、列方向に延在しており、列方向に配列された複数のスイッチ素子１０３と、それらの第２主電極を介して共通に接続されている。そして、複数の信号線１０５が行方向に沿って並んで設けられており、各々の信号線１０５が、接続用端子１１９を介して外部の読出用回路（不図示）に電気的に接続される。接続用端子１０９及び１１９は、支持基板１００の端部と有効画素領域の間に配置されている。
【０００９】
スイッチ素子１０３の制御電極には、行方向に延在する駆動線１０４が電気的に接続されている。駆動線１０４は、行方向に配列された複数の画素のスイッチ素子１０３と、それらの制御電極を介して共通に接続している。そして、複数の駆動線１０４は列方向に沿って並んで設けられており、接続用端子１１０を介して外部の駆動用回路（不図示）に電気的に接続される。ここで、接続用端子１１０は、支持基板１００のある辺の端部と画素アレイの間の支持基板１００上に配置されている。また、接続用端子１１０は、駆動線１０４の数、言い換えれば画素アレイの画素の行数より少ない数で設けられている。そして、複数の接続用端子１１０と複数の駆動線１０４とを接続するデマルチプレクサ１１１が、複数の接続用端子１１０と複数の駆動線１０４との間に配置されている。このデマルチプレクサ１１１は、一つの接続用端子１１０と対応する２以上の駆動線１０４との間に２以上の駆動線１０４の夫々に１対１で対応して設けられた２以上の第１トランジスタ（第１薄膜トランジスタ）（第１ＴＦＴ）１１２を含む。この第１ＴＦＴ１１２は、本発明における単位回路のトランジスタに相当する。なお、本発明において、一つの接続用端子１１０と対応する２以上の駆動線１０４との間に存在する要素を、デマルチプレクサの単位回路と称する。また、各単位回路の１行目に相当する駆動線１０４に関連する要素を１段目、２行目に相当する駆動線１０４に関連する要素を２段目、以降３段目、４段目と称する。なお、図１（ａ）では、各単位回路が１段目と２段目の要素を備えた形態を示している。
【００１０】
本実施形態では、各単位回路の第１ＴＦＴ１１２は２つ設けられている。この第１ＴＦＴ１１２は、２以上の駆動線１０４の夫々にスイッチ素子１０３の導通電圧を供給するためのものであり、２つの主電極のうち一方は接続用端子１１０に電気的に接続され、他方は対応する駆動線１０４と電気的に接続される。なお、この導通電圧は、画素を選択状態とするための電圧であり、本発明の第１電圧に相当する。また、第１ＴＦＴ１１２の制御電極にＴＦＴの導通電圧及び非導通電圧を供給する第１制御配線１１４ａ，１１４ｂが備えられている。この第１制御配線１１４ａ，１１４ｂは、本発明における制御配線に相当する。本実施形態では、２つの第１制御配線１１４ａ，１１４ｂが設けられ、第１接続用端子１１６ａ，１１６ｂを介して其々、外部の制御用回路（不図示）から制御信号ＣＬＫ１及びＣＬＫ２が供給される。なお、以下では、画素アレイにおいて最初に選択される行に対応する単位回路を１つ目の単位回路とし、１つ目の単位回路から配置が近い順に２つ目の単位回路、３つ目の単位回路とする。そして、１つ目、３つ目といった奇数番目の単位回路を奇数の単位回路、２つ目、４つ目といった偶数番目の単位回路を偶数の単位回路とする。
【００１１】
奇数の単位回路においては、１段目の第１ＴＦＴ１１２の制御電極には第１制御配線１１４ａが共通して電気的に接続され、２段目の第１ＴＦＴ１１２の制御電極には第１制御配線１１４ｂが共通して電気的に接続される。一方、その奇数の単位回路と隣り合う偶数の単位ブロックにおいては、１段目の第１ＴＦＴ１１２の制御電極には第１制御配線１１４ｂが共通して電気的に接続され、２段目の第１ＴＦＴ１１２の制御電極には第１制御配線１１４ａが共通して電気的に接続される。すなわち、第１制御配線１１４は、所定の単位回路（例えば３つ目の単位回路）とそれと隣り合う他の単位回路（例えば４つ目の単位回路）とがある場合に、以下のような接続関係となる。所定の単位回路に含まれる複数のＴＦＴのうちの最も他の単位回路側に位置するＴＦＴの制御端子と、他の単位回路に含まれる複数のＴＦＴのうち最も所定の単位回路側に位置するＴＦＴの制御端子と、が同じ第１制御配線に共通に接続される。第１制御配線１１４ａは第１接続用端子１１６ａと電気的に接続されており、第１制御配線１１４ｂは第１接続用端子１１６ｂと電気的に接続される。なお、本実施形態のデマルチプレクサ１１１は、１対２のデマルチプレックス動作が可能な構成となっているが、本発明はそれに限定されるものではなく、１対２以上のデマルチプレックス動作が可能な構成であればよい。なお、各接続用端子に接続される外部の各回路は、集積回路が好適に用いられる。集積回路を用いる場合、各回路は、個別に集積回路に設けられていてもよく、また各回路のいくつか又は全てが同じ集積回路に設けられていてもよい。
【００１２】
次に、図１（ａ）及び（ｂ）を用いて、本実施形態のデマルチプレクサ１１１の動作について説明する。ここで、図１（ｂ）では、１行目及び２行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ１、３行目及び４行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ２とする。以下同様に示し、ｎ−３行目及びｎ−２行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ（ｎ／２）−１、ｎ−１行目及びｎ行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤｎ／２とする。また、第１接続用端子１１６ａに供給される制御信号をＣＬＫ１、制御端子１１６ｂに供給される制御信号をＣＬＫ２とする。また、１〜ｎ行目の駆動線１０４の電圧をそれぞれＶＧ１〜ＶＧｎで示す。
【００１３】
まず、ＣＬＫ１が第１ＴＦＴ１１２の導通電圧（以下Ｈｉと記す）となる。このＨｉ電圧は、後述のＶｃｏｍ電圧に第１ＴＦＴ１１２の閾値電圧を足した値よりも大きい。一方、ＣＬＫ２は、第１ＴＦＴ１１２の非導通電圧（以下Ｌｏと記す）となる。この間に、電圧が印加されてＶＧＰＡＤ１がスイッチ素子１０３の導通電圧以上の電圧（以下Ｖｃｏｍと記す）となり、ＶＧＰＡＤ２〜ＶＧＰＡＤｎ／２は、スイッチ素子１０３の非導通電圧（以下Ｖｏｆｆと記す）となる。これにより、所定の駆動線である１行目の駆動線１０４の電圧ＶＧ１がスイッチ素子１０３の導通電圧（以下Ｖｏｎと記す）となり、所定の駆動線と異なる駆動線である駆動線１０４の電圧ＶＧ２〜ＶＧｎがＶｏｆｆとなる。
【００１４】
次に、ＣＬＫ１がＨｉ、ＣＬＫ２がＬｏのままで、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２がＶｏｆｆとなる。これにより、ＶＧ１〜ＶＧｎが全てＶｏｆｆとなる。
【００１５】
次に、ＣＬＫ１がＬｏ、ＣＬＫ２がＨｉとなり、続いてＶＧＰＡＤ１が再度Ｖｃｏｍとなる。また、ＶＧＰＡＤ２〜ＶＧＰＡＤ２ｎ／２がＶｏｆｆとなる。これにより、ＶＧ２がＶｏｎとなり、ＶＧ１とＶＧ３〜ＶＧｎがＶｏｆｆとなる。これがデマルチプレクサ１１１の１単位ブロック目のデマルチプレクサ動作となる。
【００１６】
次に、ＣＬＫ１がＬｏ、ＣＬＫ２がＨｉのままで、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２がＶｏｆｆとなる。これにより、ＶＧ１〜ＶＧｎが全てＶｏｆｆとなる。
【００１７】
次に、ＣＬＫ１がＬｏ、ＣＬＫ２がＨｉのままで、ＶＧＰＡＤ２がＶｃｏｍとなり、ＶＧＰＡＤ１、ＶＧＰＡＤ３〜ＶＧＰＡＤｎ／２がＶｏｆｆとなる。これにより、ＶＧ３がＶｏｎとなり、ＶＧ１〜ＶＧ２とＶＧ４〜ＶＧｎがＶｏｆｆとなる。
【００１８】
次に、ＣＬＫ１がＬｏ、ＣＬＫ２がＨｉのままで、ＶＧＰＡＤ１〜ＶＧＰＡＤｎ／２がＶｏｆｆとなる。これにより、ＶＧ１〜ＶＧｎが全てＶｏｆｆとなる。
【００１９】
更に、ＣＬＫ１がＨｉ、ＣＬＫ２がＬｏに切り替わり、続いてＶＧＰＡＤ２が再度Ｖｃｏｍとなる。また、ＶＧＰＡＤ１、ＶＧＰＡＤ３〜ＶＧＰＡＤｎ＋２がＶｏｆｆとなる。これにより、ＶＧ４がＶｏｎとなり、ＶＧ１〜ＶＧ３、ＶＧ５〜ＶＧｎがＶｏｆｆとなる。これがデマルチプレクサ１１１の２単位ブロック目のデマルチプレクサ動作となる。以下同様に順次処理がなされ、デマルチプレクサ１１１のｎ／２単位ブロック目のマルチプレクサ動作までなされ、スイッチ素子１０３の行単位の順次走査がなされる。
【００２０】
以上に示すように、本発明では、デマルチプレクサ１１１を用いることにより、外部駆動用回路に接続される接続用端子１１０の数を、最大で単位回路の数分の１に抑えることができる。ただし、接続用端子全体としては、単位ブロックに含まれる構成素子のための第１接続用端子１１６ａ，１１６ｂの数だけ増えることとなる。
【００２１】
ここで、制御信号ＣＬＫ１及びＣＬＫ２の周波数ｆは、１秒間に発振する回数、すなわち、１秒間に電圧の最大値（Ｈｉ）と最小値（Ｌｏ）とを繰り返す回数を意味し、その逆数１／ｆが制御信号の１つの周期を意味する。
【００２２】
第１制御配線１１４ａ又は１１４ｂの消費電力Ｐは、第１制御配線１１４ａ又は１１４ｂに負荷されている容量値Ｃと、制御信号ＣＬＫ１又はＣＬＫ２の周波数ｆと、ＨｉとＬｏの差分の電圧（Ｈｉ−Ｌｏ）の２乗と、に依存する。すなわち、Ｐ＝ｆ×Ｃ×（Ｈｉ−Ｌｏ）２で示される。そのため、制御信号ＣＬＫ１又はＣＬＫ２の周波数ｆが半分になれば、第１制御配線１１４ａ、１１４ｂの消費電力は半分になる。従来技術では、Ｖｏｎが１つの駆動線１０４に供給されて画素が駆動する毎に、１つの周期の制御信号ＣＬＫ１又はＣＬＫ２を制御配線に与える必要がある、それに対して、本実施形態では、Ｖｏｎが２つの駆動線１０４に順次に供給される毎に、１つの周期の制御信号ＣＬＫ１又はＣＬＫ２を第１制御配線１１４ａ又は１１４ｂに与えればよい。すなわち、本実施形態では、制御信号ＣＬＫ１又はＣＬＫ２の１つの周期が従来技術に比べて２倍となり、その周波数は従来技術に比べて１／２となるため、１つの駆動線１０４に対する制御配線の消費電力は、従来技術に比べて半分になる。このことは、特に、画素アレイの大面積化や高精細化により駆動線１０４の数が多い場合や、高速動作のために駆動線１０４にＶｏｎを順次に供給する周期（走査周波数）Ｆが高い場合に、有利となる。駆動線１０４の数が増えると、第１制御配線１１４ａ、１１４ｂに接続される第１ＴＦＴ１１２が増え、第１制御配線１１４ａ又は１１４ｂの容量値Ｃが増加し、第１制御配線１１４ａ又は１１４ｂでの消費電力を上昇させるためである。また、高速動作の走査周波数Ｆが高くなると、高速動作に対応する為に第１ＴＦＴ１１２のゲート容量を大きくする必要があり、第１制御配線１１４ａ又は１１４ｂの容量値Ｃが増加し、第１制御配線１１４ａ又は１１４ｂでの消費電力を上昇させるためである。特に、駆動線１０４での消費電力（画素アレイでの消費電力）より、第１制御配線１１４ａ、１１４ｂでの消費電力（デマチプレクサ１１１での消費電力）が大きい場合には、本発明の効果は顕著なものとなる。
【００２３】
次に、図２（ａ）を用いて本実施形態の画素１０１の断面構造を説明する。本実施形態の画素１０１は、変換素子１０２とスイッチ素子１０３とが１対１で対応して設けられている。スイッチ素子１０３は、ガラス基板などの絶縁性表面を有する支持基板１００に設けられた、第１半導体層２０１、第１不純物半導体層２０２、第１絶縁層２０３、第１導電層２０４、第２絶縁層２０５、第２導電層２０６を有している。第１半導体層２０１はＴＦＴのチャネル領域、第１不純物半導体層２０２はソース又はドレイン領域、第１絶縁層２０３はゲート絶縁膜、第２導電層２０４はゲート電極、第３導電層２０６はソース又はドレイン電極として、それぞれ機能する。ここで、ゲート電極は図１の説明における制御電極に相当し、ソース又はドレイン電極は主電極に相当する。なお、図２では、第１半導体層２０１に多結晶シリコンを用いたスタガ型のＴＦＴを用いている。第１ＴＦＴ１１２も同様の多結晶シリコンを用いたスタガ型のＴＦＴを用いた場合、製造工程が簡便となる。そして、スイッチ素子１０３を覆う第３絶縁層２０７の上方に、変換素子１０２が配置される。変換素子１０２を構成する光電変換素子は、第４導電層２０９、第２不純物半導体層２１０、第２半導体層２１１、第３不純物半導体層２１２、第５導電層２１３、第６導電層２１４を有している。第４導電層２０９は、第３導電層２０８を介してスイッチ素子１０３の第１主電極である第３導電層が電気的に結合され、第１電極として機能する。第２不純物半導体層２１０はｎ型の不純物が注入されており、第３不純物半導体層２１２にはｐ型の不純物が注入されている。第２半導体層２１１は光電変換素子の光電変換層として機能し、第５導電層２１３はバイアス線１０６として、第６導電層２１４は第２電極として機能する。そして、複数の光電変換素子を覆い平坦化層として機能する第４絶縁層の上方に、シンチレータ２１６が設けられている。この変換素子１０２及びスイッチ素子１０３は、周知の気相成長（気相蒸着）法やエッチング技術、並びにフォトリソグラフィ技術を用いて好適に形成され得る。なお、本実施形態では光電変換素子として第２不純物半導体層２１０を用いたＰＩＮ型フォトダイオードを用いて説明したが、本発明はそれに限定されるものではなく、第２不純物半導体層２１０に変えて絶縁層を用いたＭＩＳ型フォトセンサを用いてもよい。
【００２４】
次に、図２（ｂ）を用いて本発明の検出装置の装置構成を説明する。検出装置２００は、画素アレイとデマルチプレクサ１１１と接続用端子１１０とを少なくとも有する支持基板１００を含む。検出装置２００は、支持基板１００と、画素アレイの駆動を行う駆動用回路２２１と、画素アレイからの電気信号を画像データとして出力する読出用回路２２２と、を有する検出部２２３を含む。駆動用回路２２１は、接続用端子１１０と電気的に接続され、Ｖｃｏｍ及びＶｏｆｆを出力する。つまり、駆動用回路２２１は、画素の選択状態と非選択状態とを制御することにより画素を駆動するためのものである。読出用回路２２２は、接続用端子１１９と電気的に接続される。検出装置２００は更に、検出部２２３からの画像データを処理して出力する信号処理部２２４と、各構成要素に夫々制御信号を供給して検出部２２３の動作を制御する制御用回路２２５と、各構成要素に夫々バイアスを供給する電源用回路２２６を含む。信号処理部２２４は、制御コンピュータ（不図示）から制御信号を受けて制御用回路２２５に提供する。また、信号処理部２２４は、放射線の照射期間に読出用回路２２２から信号線１０５の電位情報を受け、制御コンピュータ（不図示）に伝送する。電源用回路２２６は、不図示の外部電源や内蔵バッテリーから電圧を受けて画素アレイ、駆動用回路２２１、読出用回路２２２で必要な電圧を供給するレギュレータ等を内包している。電源用回路２２６は、接続用端子１０９と電気的に接続されている。制御用回路２２５は、第１接続用端子１１６ａ，ｂと電気的に接続されており、制御信号ＣＬＫ１，ＣＬＫ２を出力する。なお、駆動用回路２２１、読出用回路２２２、信号処理部２２４、制御用回路２２５、及び電源用回路２２６は、それぞれ１つのブロックで示されているが、これはそれぞれが１つの集積回路で構成されていることを意味するものではない。それぞれが複数の集積回路によって構成されていてもよく、また、それら全てが一つの集積回路に設けられていてもよい。また、上記説明は、本発明の他の実施形態にも適宜適用可能である。
【００２５】
（第２の実施形態）
次に、図３（ａ）及び（ｂ）を用いて本発明の第２の実施形態を説明する。なお、以下では、第１の実施形態との相違点についてのみ詳細に説明し、第１の実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。
【００２６】
図１（ａ）に示す第１の実施形態では、１つの接続用端子１１０と対応する２つの駆動線１０４との間に２つの駆動線１０４の夫々に１対１で対応して設けられた２つの第１ＴＦＴ１１２を有する単位回路を含むデマルチプレクサ１１１が用いられている。一方、本実施形態では、図３に示すように、１つの接続用端子１１０と対応する４つの駆動線１０４との間に、２つの第１ＴＦＴ１１２ａを有する第１デマルチプレクサ回路１１１ａの単位ブロックが設けられている。また、第１デマルチプレクサ回路１１１ａの単位ブロックと対応する４つの駆動線１０４との間に、４つの第２トランジスタ（第２薄膜トランジスタ）（第２ＴＦＴ）１１２ｂを有する第２デマルチプレクサ回路１１１ｂの単位ブロックが設けられている。そして、１つの接続用端子１１０と接続する第１デマルチプレクサ回路１１１ａの単位ブロックと４つの駆動線１０４と接続する第２デマルチプレクサ回路１１１ｂの単位ブロックが、接続ノード１２０を介して直列に接続される。これにより、第１デマルチプレクサ回路１１１ａの単位ブロックと第２デマルチプレクサ回路１１１ｂの単位ブロックとが、デマルチプレクサの単位回路を構成する。つまり、本実施形態のデマルチプレクサは、１対２のデマルチプレクサ回路を２つ直列に接続した構成となっている。なお、本実施形態では、第１デマルチプレクサ回路１１１ａの単位ブロックにおいて、各単位ブロックの１行目に相当する駆動線１０４と接続する接続ノード１２０に関連する要素を１段目と称する。同様に、２行目に相当する駆動線１０４と接続する接続ノード１２０に関連する要素を２段目と称する。また、第２デマルチプレクサ回路１１１ｂの単位ブロックにおいて、各単位ブロックの１行目に相当する駆動線１０４に関連する要素を１段目、２行目に相当する駆動線１０４に関連する要素を２段目、以降３段目、４段目と称する。１段目の第１ＴＦＴ１１２ａは１段目の第２ＴＦＴ１１２ｂと３段目の第２ＴＦＴ１１２ｂと接続しており、２段目の第１ＴＦＴ１１２ａは２段目の第２ＴＦＴ１１２ｂと４段目の第２ＴＦＴ１１２ｂと接続する。また、第１制御配線１１４ａ，１１４ｂに加えて、第２ＴＦＴ１１２ｂの制御電極にＴＦＴの導通電圧及び非導通電圧を供給する第２制御配線１１５ａ，１１５ｂが備えられている。本実施形態では、２つの第２制御配線１１５ａ，１１５ｂが設けられ、第２接続用端子１１７ａ，１１７ｂを介して其々、外部の制御用回路（不図示）から制御信号ＣＬＫ１ｂ及びＣＬＫ２ｂが供給される。一方、第１制御配線１１４ａ，１１４ｂには、第１接続用端子１１６ａ，１１６ｂを介して其々、外部の制御用回路（不図示）から制御信号ＣＬＫ１ａ及びＣＬＫ２ａが供給される。なお、以下では、画素アレイにおいて最初に選択される行に対応する単位ブロックを１つ目の単位ブロックとし、１つ目の単位ブロックから配置が近い順に２つ目の単位ブロック、３つ目の単位ブロックとする。そして、１つ目、３つ目といった奇数番目の単位ブロックを奇数の単位ブロック、２つ目、４つ目といった偶数番目の単位ブロックを偶数の単位ブロックとする。
【００２７】
第１デマルチプレクサ回路１１１ａの奇数の単位ブロックでは、第１の実施形態のデマルチプレクサ１１１と同様に、１段目の第１ＴＦＴ１１２ａの制御電極には第１制御配線１１４ａが共通して電気的に接続される。また、２段目の第１ＴＦＴ１１２ｂの制御電極には第１制御配線１１４ｂが共通して電気的に接続される。一方、隣接する偶数の単位ブロックでは、１段目第１ＴＦＴ１１２ａの制御電極には第１制御配線１１４ｂが共通して電気的に接続され、２段目の第１ＴＦＴ１１２ａの制御電極には第１制御配線１１４ａが共通して電気的に接続される。すなわち、第１デマルチプレクサ回路１１１ａにおいては、所定の単位ブロックとそれと隣り合う他の単位ブロックとがある場合に、以下のような接続関係となる。所定の単位ブロックに含まれる複数のＴＦＴのうちの最も他の単位ブロック側に位置するＴＦＴの制御端子と、他の単位ブロックに含まれる複数のＴＦＴのうち最も所定の単位ブロック側に位置するＴＦＴの制御端子と、が同じ制御配線に共通に接続される。
【００２８】
次に、第２デマルチプレクサ回路１１１ｂの奇数の単位ブロックでは、１段目及び２段目の第２ＴＦＴ１１２ｂの制御電極には第２制御配線１１５ａが共通して電気的に接続される。また、３段目及び４段目の第１ＴＦＴ１１２ｂの制御電極には第２制御配線１１５ｂが共通して電気的に接続される。一方、隣接する偶数の単位ブロックでは、１段目、２段目の第１ＴＦＴ１１２ｂの制御電極には第２制御配線１１５ｂが共通して電気的に接続され、３段目、４段目の第１ＴＦＴ１１２ｂの制御電極には第２制御配線１１５ａが共通して電気的に接続される。すなわち、第２デマルチプレクサ回路１１１ｂにおいても、第１単位ブロックとそれと隣り合う他の単位ブロックとがある場合に、以下のような接続関係となる。所定の単位ブロックに含まれる複数のＴＦＴのうちの最も他の単位ブロック側に位置するＴＦＴの制御端子と、他の単位回路に含まれる複数のＴＦＴのうち最も所定の単位ブロック側に位置するＴＦＴの制御端子と、が同じ制御配線に共通に接続される。更に、１つの単位ブロック内では、２段ずつのＴＦＴが同じ制御配線に接続される。
【００２９】
次に、図３及び図４（ａ）を用いて、本実施形態のデマルチプレクサの動作について説明する。ここで、図４（ａ）では、１行目〜４行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ１、５行目〜８行目の駆動線１０４に対応する接続用端子１１０に供給される制御信号をＶＧＰＡＤ２とする。また、第１接続用端子１１６ａに供給される制御信号をＣＬＫ１ａ、制御端子１１６ｂに供給される制御信号をＣＬＫ２ａ、１１７ａに供給される制御信号をＣＬＫ１ｂ、制御端子１１７ｂに供給される制御信号をＣＬＫ２ｂとする。また、１〜８行目の駆動線１０４の電圧をそれぞれＶＧ１ｂ〜ＶＧ８ｂで示す。ここで、本実施形態では、第１デマルチプレクサ１１１ａには、Ｖｏｎが２つの駆動線１０４に順次に供給される毎に、１周期の制御信号ＣＬＫ１ａ及びＣＬＫ２ａを与えればよい。一方、第２デマルチプレクサ１１１ｂには、Ｖｏｎが４つの駆動線１０４に順次に供給される毎に、１周期の制御信号ＣＬＫ１ｂ及びＣＬＫ２ｂを与えればよい。
【００３０】
まず、ＣＬＫ１ａ、ＣＬＫ１ｂがＨｉとなり、ＣＬＫ２ａ、ＣＬＫ２ｂは、Ｌｏとなる。この間に、電圧が印加されてＶＧＰＡＤ１がＶｃｏｍとなり、ＶＧＰＡＤ２は、Ｖｏｆｆ状態である。これにより、所定の駆動線である１行目の駆動線１０４の電圧ＶＧ１ｂがスイッチ素子１０３の導通電圧Ｖｏｎととなり、所定の駆動線と異なる駆動線である駆動線１０４の電圧ＶＧ２ｂ〜ＶＧ８ｂがＶｏｆｆとなる。
【００３１】
次に、ＶＧＰＡＤ１がＶｏｆｆとなり、ＣＬＫ１ｂがＨｉ、ＣＬＫ２ｂがＬｏのままで、ＣＬＫ１ａがＬｏ、ＣＬＫ２ａがＨｉに切り替わる。この間に、ＶＧＰＡＤ１が再度Ｖｃｏｍとなる。ＶＧＰＡＤ２，は、Ｖｏｆｆ状態である。これにより、所定の駆動線である２行目の駆動線１０４の電圧ＶＧ２ｂがスイッチ素子１０３の導通電圧Ｖｏｎととなり、所定の駆動線と異なる駆動線である駆動線１０４の電圧ＶＧ１ｂ，ＶＧ３ｂ〜ＶＧ８ｂがＶｏｆｆとなる。
【００３２】
次に、ＶＧＰＡＤ１がＶｏｆｆとなり、ＣＬＫ１ｂがＬｏ、ＣＬＫ２ｂがＨｉに切り替わり、ＣＬＫ１ａがＬｏ、ＣＬＫ２ａがＨｉのままとなる。この間に、ＶＧＰＡＤ１が再度Ｖｃｏｍとなる。ＶＧＰＡＤ２は、Ｖｏｆｆ状態である。これにより、所定の駆動線である３行目の駆動線１０４の電圧ＶＧ３ｂがスイッチ素子１０３の導通電圧Ｖｏｎととなり、所定の駆動線と異なる駆動線である駆動線１０４の電圧ＶＧ１ｂ〜ＶＧ２ｂ，ＶＧ４ｂ〜ＶＧ８ｂがＶｏｆｆとなる。以下同様に順次処理がなされ、スイッチ素子１０３の行単位の順次走査がなされる。
【００３３】
以上に示すように、本発明では、デマルチプレクサ１１１を用いることにより、外部駆動用回路に接続される接続用端子１１０の数を、最大で単位ブロックの段数分の１に抑えることができる。ただし、接続用端子全体としては、第２接続用端子１１７ａ，ｂが付与されることとなる。
【００３４】
また、図４（ｂ）には、２画素加算を行う際のタイミングチャートを示す。図４（ｂ）に示すように、ＣＬＫ１ａ、ＣＬＫ２ａをＨｉに固定とするだけで、簡易に２画素加算の動作を行うことが可能となる。ＣＬＫ１ａ、ＣＬＫ２ａがＨｉに固定されているため、デマルチプレクサでの消費電力は更に削減される。
【００３５】
本実施形態では、第１デマルチプレクサ回路１１１ａでは、第１ＴＦＴ１１２ａの数量が、第１の実施形態の第１ＴＦＴ１１２の半分となる。一方、第１の実施形態に比べて第２ＴＦＴ１１２ｂの分だけ数量が増加するが、第２デマルチプレクサ回路１１１ｂに供給される制御信号は、第１の実施形態の制御信号に比べて２倍の長さの１周期でよい。そのため、本実施形態のデマルチプレクサの消費電力は、第１の実施形態と同様に抑えられる。
【００３６】
なお、本実施形態において、１対２のデマルチプレクサ回路を２つ直列に接続した構成のデマルチプレクサの例を説明したが、ｍ個（ｍは１より大きい自然数）直列に接続したデマルチプレクサとしては、以下のように示される。ここで、電気的に最も接続用端子１１０側のデマルチプレクサ回路を第１デマルチプレクサ回路、電気的に最も駆動配線１０４側のデマルチプレクサ回路を第ｍデマルチプレクサ回路とする。第ｍ−１デマルチプレクサ回路は２ｍ−１個の第ｍ−１ＴＦＴを含み、第ｍデマルチプレクサ回路は２ｍ個の第ｍＴＦＴを含む。第ｍデマルチプレクサ回路の１段目と３段目の第ｍＴＦＴは第ｍ−１デマルチプレクサ回路の１段目の第ｍ−１ＴＦＴに接続される。また、第ｍデマルチプレクサ回路の２段目と４段目の第ｍＴＦＴは第ｍ−１デマルチプレクサ回路の２段目の第ｍ−１ＴＦＴに接続される。このような接続が第ｍデマルチプレクサ回路の２ｍ段目まで行われる。そして、第ｍデマルチプレクサ回路の１つの単位ブロックにおいては、１段目から２ｍ−１段目までの第ｍＴＦＴの制御端子が共通に一つの制御配線に接続され、２ｍ−１＋１段目から２ｍ段目までの第ｍＴＦＴの制御端子が共通に別の制御配線に接続される。第ｍデマルチプレクサ回路には、Ｖｏｎが２ｍ−１本の駆動線１０４に順次に供給される毎に、１つの周期の制御信号が供給される。
【００３７】
（第３の実施形態）
次に、図５（ａ）、図５（ｂ）、図６、図７（ａ）、及び、図７（ｂ）を用いて、本発明の第３の実施形態を説明する。ここで、図５（ａ）は本実施形態における検出部２２３を説明するためのブロック図であり、図５（ｂ）は本実施形態における検出部２２３を説明するための等価回路図であり、図６は本実施形態における検出部２２３の一部を拡大したブロック図である。図７（ａ）及び図７（ｂ）は、本実施形態の動作を説明するためのタイミングチャートである。なお、以下では、第１の実施形態との相違点についてのみ詳細に説明し、第１の実施形態と同様のものは同じ番号を付与して詳細な説明は割愛する。
【００３８】
図５（ａ）に示すように、本実施形態では、駆動用回路２２１が、駆動用プリント回路基板２２７と、複数個（例えば１０個）の駆動用集積回路２２８と、を含む。つまり、デマルチプレクサ１１１が、駆動用集積回路２２８と１対１で対応して複数設けられる。本実施形態では、デマルチプレクサ１１１が１０個設けられている。ここで、駆動用プリント回路基板２２７は、各駆動用集積回路２２８に信号や電源を供給し、各駆動用集積回路２２８は、対応するデマチプレクサ１１１に対し、各々制御信号や各種電圧等の信号群２２９を供給する。
【００３９】
また、図５（ｂ）に示すように、本実施形態では、デマルチプレクサ１１１の各単位回路に、駆動線１０４にＶｏｆｆ（第２電圧）のみを供給するための第３トランジスタ（第３薄膜トランジスタ）（第３ＴＦＴ）１１３が、駆動線１０４毎に設けられる。第３ＴＦＴ１１３は、Ｖｏｆｆのみが供給される第３接続用端子１２１に接続された電源線１２６と駆動線１０４との間に配置される。第３ＴＦＴ１１３の制御端子は、第１制御配線１１４ａ，ｂのうち、同じ駆動線１０４に接続する第１ＴＦＴの制御端子が接続する制御配線とは別の制御配線に接続されている。また、第１ＴＦＴ１１２を介さずに、１つの接続用端子１１０に対応する２つの駆動線１０４にその接続用端子１１０に供給される制御信号ＶＧＰＡＤを供給する第４トランジスタ（第４薄膜トランジスタ）（第４ＴＦＴ）１３０が、支持基板１００上に設けられる。この第４ＴＦＴ１３０は、デマルチプレクサ１１１の各単位回路に対応して、１つの接続用端子１１０に対応する２つの駆動線１０４とその接続用端子１１０の間に配置される。そして、第４ＴＦＴ１３０は、第１ＴＦＴ１１２に対して並列に設けられている。各第４ＴＦＴ１３０の制御端子は、モード選択信号ＡＤＤが供給される第４接続用端子１３１に電気的に接続されている。このモード選択信号ＡＤＤは、Ｈｉ又はＬｏの定電圧によって、１行ずつ順次読み出しを行う第１モードと２行ずつ順次読み出しを行う第２モード（画素加算モード）のいずれかを選択する信号である。本実施形態では、例として、デマルチプレクサ１１１は、１つの駆動用回路２２８が対応する２５６行分の駆動線１０４に対応して設けられており、接続用端子１１０は１２８個設けられている。そして第１制御配線１１４ａ，ｂは、駆動用集積回路２２８毎に対応して分割されている。
【００４０】
そして、図６に示すように、駆動用集積回路２２８はフレキシブル配線板１６０に設けられており、フレキシブル配線板１６０の配線にボンディングされる。つまり、駆動用回路２２１は、駆動用集積回路２２８を有するフレキシブル配線板１６０を複数有する。駆動用集積回路２２８にボンディングされた配線は、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）実装方式で各接続用端子１１０に接続され、各制御信号ＶＧＰＡＤを伝送する。また、フレキシブル配線板１６０の配線のうち駆動用集積回路２２８にボンディングされた配線よりも外側に位置する配線１６１ａ，ｂが、第１接続用端子１１６ａ，ｂに接続され、制御信号ＣＬＫ１及びＣＬＫ２を伝送する。つまり、分割された第１制御配線１１４ａ，ｂが、フレキシブル配線板１６０毎に、それぞれ各配線１６１ａ，ｂと電気的に接続される。そして、駆動用集積回路２２８にボンディングされた配線と配線１６１ａ，ｂとの間に位置する配線１６２が、第３接続用端子１２１又は第４接続用端子１３１に接続され、非導通電圧Ｖｏｆｆ又はモード選択信号ＡＤＤを伝送する。この配線１６２は、定電圧又は定電圧な信号を伝送するため、配線１６１ａ，ｂを伝送する制御信号の電位変動による制御信号ＶＧＰＡＤへのノイズの混入を抑制するシールドとして機能する。このような駆動用集積回路２２８を有するフレキシブル配線板１１６が複数個（例えば１０個）設けられている。
【００４１】
次に、図７（ａ）及び（ｂ）を用いて、本実施形態のデマルチプレクサ１１１の動作について説明する。ここで、図７（ａ）では第１モードの動作を、図７（ｂ）では第２モードの動作を、それぞれ示す。
【００４２】
図７（ａ）に示すように、第１モードにおけるデマルチプレクサ１１１の動作は、以下の点を除いて図１（ｂ）に示す第１の実施形態の動作と同じである。一つ目は、モード選択信号ＡＤＤがＬｏに固定されている点である。これにより第４ＴＦＴ１３０が非導通となる。二つ目は、各第３ＴＦＴ１１３が導通することにより、駆動線１０４がＶｏｆｆに固定される点である。これにより、第１ＴＦＴ１１２が非導通な時でも、駆動線１０４の電位はＶｏｆｆに固定されることとなる。また、全てのデマルチプレクサ１１１に同時に制御信号ＣＬＫ１及びＣＬＫ２を供給することなく、対象となるデマルチプレクサ１１１にだけ制御信号ＣＬＫ１及びＣＬＫ２を供給することが可能になるため、更に消費電力を低減することが可能となる。
【００４３】
次に、図７（ｂ）に示すように、第２モードにおけるデマルチプレクサ１１１の動作は、以下の点に特徴がある。一つ目は、モード選択信号ＡＤＤがＨｉに固定され、且つ、制御信号ＣＬＫ１及びＣＬＫ２がＬｏに固定されている点である。二つ目は、各制御信号ＶＧＰＡＤが各接続用端子１１０に順次に供給される点である。これにより、各制御信号ＶＧＰＡＤが第１ＴＦＴ１１２を介さずに２本の駆動線１０４毎に順次に供給されることとなり、画素加算を行うことが可能となる。
【００４４】
（第４の実施形態）
次に、図８を用いて、本発明の放射線検出装置を用いた放射線検出システムへの応用例を説明する。
【００４５】
放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、本発明の検出装置６０４０に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレータ２１６は発光し、これを光電変換素子で光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。
【００４６】
また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。
【符号の説明】
【００４７】
１００  支持基板
１０１  画素
１０２  変換素子
１０３  スイッチ素子
１０４  駆動線
１０５  信号線
１０６  バイアス線
１０７  共通線
１０８  共通バイアス線
１０９〜１１０  接続用端子
１１１  デマルチプレクサ
１１２  第１ＴＦＴ
１１４ａ，１１４ｂ  第１制御配線
１１６ａ，１１６ｂ  第１接続用端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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