(57)【特許請求の範囲】
【請求項１】
非プレーナ型トランジスタの製造方法であって、
基板の上に非プレーナ型トランジスタフィンを形成することと、
前記非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することと、
前記非プレーナ型トランジスタゲート及び前記非プレーナ型トランジスタフィンの上に誘電体材料層をコンフォーマルに堆積させることと、
前記非プレーナ型トランジスタゲートの側壁に隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成するとともに、前記非プレーナ型トランジスタフィンに隣接する前記誘電体材料層を除去することと、
を含み、
前記非プレーナ型トランジスタゲートの側壁に隣接する前記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成するとともに、前記非プレーナ型トランジスタフィンに隣接する前記誘電体材料層を除去することは、
前記非プレーナ型トランジスタゲートの上部に近接する前記誘電体材料層の一部の上にキャップ構造を形成することと、
前記キャップ構造により前記非プレーナ型トランジスタゲートの側壁に隣接する前記誘電体材料層の一部を保護しつつ、前記非プレーナ型トランジスタフィンに隣接する前記誘電体材料層の一部を指向性エッチングすることと、
を含み、
前記誘電体材料層の一部の上にキャップ構造を形成することは、
前記誘電体材料層の上にキャップ材料層を形成することと、
前記キャップ材料層上に犠牲層を形成することと、
前記犠牲層を凹状にして、前記キャップ材料層の一部を露出させることと、
前記キャップ材料層の露出された前記一部のエッチング特性を変質させることと、
前記犠牲層を除去することと、
前記キャップ材料層の前記変質しない部分を除去することと、
を含む、製造方法。
【請求項２】
前記キャップ材料層の露出された前記一部のエッチング特性を変質させることは、前記キャップ材料層の露出された前記一部にイオンをドープすることを含む、請求項１に記載の製造方法。
【請求項３】
前記キャップ材料層の前記イオンがドープされた部分をアニールすることを更に含む、請求項２に記載の製造方法。
【請求項４】
前記非プレーナ型トランジスタゲートに隣接してソース／ドレイン構造を形成することを更に含む、請求項１から請求項３のいずれか１つに記載の製造方法。
【請求項５】
ソース／ドレイン構造を形成することは、前記非プレーナ型トランジスタフィンの一部にドーパントを注入することを含む、請求項４に記載の製造方法。
【請求項６】
前記非プレーナ型トランジスタフィンの一部にドーパントを注入することは、前記非プレーナ型トランジスタフィンの前記一部にＰ型ドーパントを注入することを含む、請求項５に記載の製造方法。
【請求項７】
前記非プレーナ型トランジスタフィンの一部にドーパントを注入することは、前記非プレーナ型トランジスタフィンの前記一部にＮ型ドーパントを注入することを含む、請求項５に記載の製造方法。
【請求項８】
ソース／ドレイン構造を形成することは、前記非プレーナ型トランジスタフィンの一部を除去し、前記一部をソース／ドレイン構造と置き換えることを含む、請求項４に記載の製造方法。
【請求項９】
前記ソース／ドレイン構造を置き換えることは、シリコン含有ソース／ドレイン構造をエピタキシャル形成することを含む、請求項８に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の実施形態は、包括的には、超小型電子素子製造の分野に関し、より詳細には、非プレーナ型トランジスタの製造に関する。
【背景技術】
【０００２】
本開示の主題は、本明細書の結論部分において特に示され、かつ明確に請求されている。本開示の上述した特徴及び他の特徴は、添付図面とともに以下の説明及び添付の特許請求の範囲からより完全に明らかとなろう。添付図面は、本開示による幾つかの実施形態のみを示し、したがって、本開示の範囲を限定するものとみなされるべきではないことが理解される。本開示の利点をより容易に確認することができるように、本開示を、添付図面を用いて更に特定し詳細に説明する。
【図面の簡単な説明】
【０００３】
【図１】本明細書の一実施形態による非プレーナ型トランジスタ構造の斜視図である。
【図２】本明細書の一実施形態による、非プレーナ型トランジスタのトランジスタゲート及びトランジスタフィンの上に堆積した誘電体材料の側断面図である。
【図３】トランジスタゲート及びトランジスタフィンの上に誘電体材料からトランジスタゲートスペーサー及びトランジスタフィンスペーサーを形成した後の図２の構造の側断面図である。
【図４】本明細書の一実施形態による、誘電体材料の上にキャップ材料層を形成した後の図２の構造の側断面図である。
【図５】本明細書の一実施形態による、キャップ材料層の一部を露出させて犠牲層を形成した後の図４の構造の側断面図である。
【図６】本明細書の一実施形態による、露出したキャップ材料層を変質させた後の図５の構造の側断面図である。
【図７】本明細書の一実施形態による、トランジスタゲートの上に誘電体材料からキャップ構造が形成されている、図６の構造の側断面図である。
【図８】本明細書の一実施形態による、指向性（directional）エッチングプロセス中の図７の構造の側断面図である。
【図９】本明細書の一実施形態による、誘電体材料がトランジスタフィンからは除去されているがトランジスタゲート上には残っている、指向性エッチングプロセス後の図８の構造の側断面図である。
【図１０】本明細書の一実施形態による、ソース／ドレイン構造を形成するために図９のフィンにドーパントを注入することを示す図である。
【図１１】本明細書の一実施形態による、トランジスタフィンを除去した後の図９の構造の側断面図である。
【図１２】本明細書の一実施形態による、図１１に示すようにトランジスタフィンを除去した後に形成されたソース／ドレイン構造の側断面図である。
【図１３】本明細書の一実施形態による、トランジスタフィンスペーサーの間からトランジスタフィンを除去して開口を形成した後の図３の構造の側断面図である。
【図１４】トランジスタフィンスペーサーの間の開口をソース／ドレイン材料で充填した後の図１３の構造の側断面図である。
【図１５】本明細書の一実施形態による、非指向性（non-directional）エッチングによりトランジスタフィンスペーサーが除去されている間の図１４の構造の側断面図である。
【図１６】本明細書の一実施形態による、非指向性エッチングによりトランジスタフィンスペーサーを除去した後の図１５の構造の側断面図である。
【図１７】本発明の１つの実施形態による、スペーサーのないソース／ドレイン構造を形成するプロセスの流れ図である。
【図１８】本発明の別の実施形態による、スペーサーのないソース／ドレイン構造を形成するプロセスの流れ図である。
【発明を実施するための形態】
【０００４】
以下の詳細な説明では、請求項に係る主題を実施することができる具体的な実施形態を例として示す添付図面を参照する。これらの実施形態は、当業者が本主題を実施するのを可能にするのに十分に詳細に記載されている。様々な実施形態は、異なっていても、必ずしも相互に排他的であるとは限らないことが理解されるべきである。例えば、１つの実施形態に関連する、本明細書に記載された特定の特徴、構造又は特性を、請求項に係る主題の趣旨及び範囲から逸脱することなく他の実施形態で実施することができる。本明細書において「１つの実施形態」又は「一実施形態」と言及する場合、それは、その実施形態に関連して記載された特定の特徴、構造又は特性が、本発明の範囲に包含される少なくとも１つの実施態様に含まれることを意味する。したがって、「１つの実施形態」又は「一実施形態において」という句が用いられる場合、それは、必ずしも同じ実施形態を指すとは限らない。さらに、各開示された実施形態における個々の要素の位置又は配置を、請求項に係る主題の趣旨及び範囲から逸脱することなく変更することができることが理解されるべきである。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではなく、主題の範囲は、適切に解釈される添付の特許請求の範囲と、添付の特許請求の範囲に権利が与えられる均等物の全範囲とによってのみ定義される。図面において、幾つかの図を通して、同様の数字は同じか若しくは同様の要素又は機能を指し、図面に記載される要素は、必ずしも互いに正確な縮尺であるとは限らず、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大又は縮小されている場合がある。
【０００５】
トライゲートトランジスタ及びＦｉｎＦＥＴ等、非プレーナ型トランジスタの製造では、非プレーナ型半導体本体を使用して、ゲート長が非常に小さい（例えば約３０ｎｍ未満）の完全空乏化が可能なトランジスタを形成することができる。これらの半導体本体は、概してフィン状であり、したがって、一般にトランジスタ「フィン」と呼ばれる。例えば、トライゲートトランジスタでは、トランジスタフィンは、バルク半導体基板又はシリコンオンインシュレーター基板の上に形成された上面及び２つの対向する側壁を有している。半導体本体の上面及び側壁に、ゲート誘電体を形成することができ、半導体本体の上面上のゲート誘電体の上に、かつ半導体本体の側壁の上のゲート誘電体に隣接して、ゲート電極を形成することができる。したがって、ゲート誘電体及びゲート電極が半導体本体の３つの面に隣接しているため、３つの別個のチャネル及びゲートが形成される。３つの別個のチャネルが形成されているため、トランジスタがオンとなるときに半導体本体を完全に空乏化させることができる。ＦｉｎＦＥＴトランジスタに関しては、ゲート材料及び電極は半導体本体の側壁にのみ接触し、それにより、（トライゲートトランジスタの場合の３つではなく）２つの別個のチャネルが形成される。
【０００６】
本明細書の実施形態は、非プレーナ型トランジスタ内のソース／ドレイン構造の形成に関し、非プレーナ型トランジスタフィンからソース／ドレイン構造を形成するため、又はソース／ドレイン構造を形成するように非プレーナ型トランジスタフィンを適切な材料と置き換えるために、非プレーナ型トランジスタからフィンスペーサーが除去される。
【０００７】
図１は、基板１０２の上に形成された少なくとも１つの非プレーナ型トランジスタフィン１１２と非プレーナ型トランジスタフィン１１２の上に形成された少なくとも１つの非プレーナ型トランジスタゲート１２２とからなる、トライゲートトランジスタとして示されている非プレーナ型トランジスタ１００の斜視図である。本開示の一実施形態では、基板１０２を単結晶シリコン基板とすることができる。基板１０２を、シリコンオンインシュレーター（「ＳＯＩ」）、ゲルマニウム、ガリウムヒ素、インジウムアンチモン、テルル化鉛、インジウムヒ素、インジウムリン、ガリウムヒ素、ガリウムアンチモン等のような他のタイプの基板とすることもでき、それらのうちの任意のものをシリコンと結合することができる。
【０００８】
図１に示すように、非プレーナ型トランジスタフィン１１２は、上面１１４と一対の横方向に対向する側壁、すなわち第１の側壁１１６及び対向する第２の側壁１１８とを有することができ、非プレーナ型トランジスタゲート１２２は、上面１３４と一対の横方向に対向する側壁、すなわち第１の側壁１３６及び対向する第２の側壁１３８とを有することができる。図１に更に示すように、トランジスタフィン上面１１４の上に又は上面１１４に隣接して、かつ第１のトランジスタフィン側壁１１６及び対向する第２のトランジスタフィン側壁１１８の上に又は側面１１６及び側壁１１８に隣接してゲート誘電体層１２４を形成することにより、非プレーナ型トランジスタフィン１１２の上にトランジスタゲート１２２を作ることができる。ゲート誘電体層１２４の上に又はゲート誘電体層１２４に隣接してゲート電極１２６を形成することができる。本開示の１つの実施形態では、トランジスタフィン１１２は、トランジスタゲート１２２に対して実質的に垂直な方向に延びている。
【０００９】
ゲート誘電体層１２４を、限定されないが、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）、窒化ケイ素（Ｓｉ３Ｎ４）、並びに酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化アルミニウムランタン、酸化ジルコニウム、酸化ケイ素ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウム及び亜鉛ニオブ酸鉛等の高誘電率（high-k）誘電体材料を含む、任意の周知のゲート誘電体材料から形成することができる。さらに、ゲート誘電体層１２４を、当業者には理解されるように、ゲート電極材料を化学気相成長法（「ＣＶＤ」）、物理気相成長法（「ＰＶＤ」）、原子相成長法（「ＡＬＤ」）等で堆積させ、その後、周知のフォトリソグラフィ技術及びエッチング技術によってゲート電極材料をパターニングすることによる等、周知の技術によって形成することができる。
【００１０】
ゲート電極１２６を、任意の適切なゲート電極材料から形成することができる。本開示の一実施形態において、ゲート電極１２６を、限定されないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物及び金属酸化物を含む材料から形成することができる。さらに、ゲート電極１２６を、当業者に理解されるように、ゲート電極材料をブランケット堆積させ、その後、周知のフォトリソグラフィ技術及びエッチング技術によってゲート電極材料をパターニングすること等、周知の技術によって形成することができる。
【００１１】
ゲート電極１２６の反対側に、ソース領域及びドレイン領域（図示せず）を形成することができる。１つの実施形態において、ソース領域及びドレイン領域を、後述するように、トランジスタフィン１１２をドープすることによって形成することができる。別の実施形態において、ソース構造及びドレイン構造を、後述するように、トランジスタフィン１１２の一部を除去し、これらの部分を適切な材料（複数の場合もある）と置き換えてソース構造及びドレイン構造を形成することによって、形成することができる。
【００１２】
図２〜図１３は、矢印Ａに沿った図１の非プレーナ型トランジスタゲート１２２の側断面図と、矢印Ｂに沿った図１の非プレーナ型トランジスタフィン１１２の側断面図とを示す。
【００１３】
図２に示すように、非プレーナ型トランジスタゲート１２２及び非プレーナ型トランジスタフィン１１２を覆うように、図１の非プレーナ型トランジスタ１００の上に誘電体材料層１４２をコンフォーマルに堆積させることができる。当業者には周知であるように、コンフォーマルに堆積した材料は、コーティングされている物体の露出面全ての上に実質的に同じ厚さで堆積している。誘電体材料層１４２を、当該技術分野において周知である任意の適切な技術によってコンフォーマルに堆積させることができる、限定されないが二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）、窒化ケイ素（Ｓｉ３Ｎ４）及び高誘電率誘電体材料を含む、任意の周知のゲート誘電体材料から形成することができる。
【００１４】
図３に示すように、図２の誘電体材料層１４２を、適切なエッチング液を用いて指向性エッチング（矢印１５０として示す）により、かつ非プレーナ型トランジスタゲート上面１３４に近接する誘電体材料層１４２の一部を除去する任意の周知の技術によりエッチングして、基板１０２に隣接する誘電体材料層１４２を実質的に除去しながら、非プレーナ型トランジスタゲート側壁１３６及び１３８に隣接するスペーサー１４４を形成し、同時に非プレーナ型トランジスタフィン側壁１１６及び１１８にスペーサー１４６を形成することができる。当業者には周知であるように、特定の軸に沿って材料をエッチングするように指向性エッチングを行うことができる。当業者に更に周知であるように、スペーサー（例えば要素１４４及び１４６）は、トランジスタ等の超小型電子素子内の導電性構造の側壁に隣接して、それらの導電性構造を電気的に絶縁するために形成された、薄い誘電体材料層である。後に形成されるソース構造及びドレイン構造（以降、まとめて「ソース／ドレイン構造」と呼ぶ）からの非プレーナ型トランジスタゲート１２２の分離を画定するために、非プレーナ型トランジスタゲートスペーサー１４４は必要であるが、後述するように、非プレーナ型トランジスタフィンスペーサー１４６の形成は、ソース／ドレイン構造の所望の画定及び形成を妨げる可能性があり、又は非プレーナ型トランジスタフィン１１２のソース／ドレイン構造への所望の変化を妨げる可能性がある。
【００１５】
図４〜図９は、非プレーナ型トランジスタゲートスペーサー１４４を除去することなく非プレーナ型トランジスタフィンスペーサー１４６を除去するプロセスの１つの実施形態を示す。図４に示すように、誘電体材料層１４２の上に、二酸化ケイ素の化学気相成長で形成された層等、キャップ材料層１５２を形成することができる。図５に示すように、犠牲層１５４を、キャップ材料層１５２の上に形成することができ、キャップ材料層１５２の一部１５８を露出させるように凹状にすることができる。犠牲層１５４の凹状化を、ドライエッチング等の任意のエッチング技術によって達成することができる。図６に示すように、キャップ材料層１５２の露出部１５８を、矢印１５６として示す、高用量イオン注入等で、そのエッチング特性を変化させるように変質させることができる。高用量イオン注入では、注入用量は、キャップ材料層１５２の注入部の組成が変化するように十分高くなければならない。図７に示すように、犠牲層１５４を、アッシング及びそれに続く洗浄ステップ並びに高温アニール（注入されたイオンを取り込むため）等によって除去することができ、変質していないキャップ材料１５２を、エッチング等によって除去して、非プレーナ型トランジスタゲート上面１３４に近接する非プレーナ型トランジスタゲート１２２の上部１６６に近接してキャップ構造１６４を形成することができる。当業者には理解されるように、キャップ構造１６４を、フォトレジスト材料等、任意の適切な材料とすることができることが理解される。
【００１６】
図８に示すように、誘電体材料層１４２に対して指向性エッチング（矢印１６８によって示す）を行うことにより、基板１０２に向かう方向にエッチングすることができる。こうした指向性エッチング１６８では、誘電体材料層１４２が基板１０２及び非プレーナ型トランジスタフィン１１２に隣接しつつ、キャップ構造１６４が、非プレーナ型トランジスタゲート１２２に隣接する誘電体材料層１４２を保護する。これにより、図９に示すように、誘電体材料層１４２の実質的に全てが非プレーナ型トランジスタフィン１１２から除去されて、非プレーナ型トランジスタゲート１２２に隣接する誘電体材料層１４２の部分が残ることができる。非プレーナ型トランジスタフィン１１２から誘電体材料層１４２の部分が除去されると、図１０に示すように、非プレーナ型トランジスタフィン１１２の少なくとも一部にドーパントを注入して（矢印１７２で示す）ソース／ドレイン構造１７４を形成することができる。当業者に理解されるように、ドーパント注入は、半導体材料に、その導電性及び電子特性を変化させる目的で不純物を導入するプロセスである。これは、一般に、まとめて「ドーパント」と呼ばれるＰ型イオン（例えばホウ素）又はＮ型イオン（例えばリン）のいずれかのイオン注入によって達成される。図１０に更に示すように、非プレーナ型トランジスタフィン１１２の一様なドーピングを達成するために、ドーパントを、非プレーナ型トランジスタフィン１１２の両側から角度をなしてトランジスタフィン１１２内に注入する（１７２）ことができる。
【００１７】
別の実施形態では、図１１に示すように、非プレーナ型トランジスタフィン１１２（図９を参照）を、エッチング等、当該技術分野において周知の任意の技術によって除去することができる。１つの実施形態では、非プレーナ型トランジスタフィン１１２を、臭化水素、三フッ化窒素及び六フッ化硫黄等のガスを用いるプラズマエッチングプロセスにより、又は水酸化アンモニウム、水酸化カリウム、水酸化テトラメチルアンモニウム等のような溶液を用いるウェットエッチングにより除去することができる。
【００１８】
非プレーナ型トランジスタフィン１１２が除去されると、図１２に示すように、ソース／ドレイン構造１８２をその適所に形成することができる。限定されないが堆積プロセス、リソグラフィプロセス及びエッチングプロセスを含む任意の周知の製造プロセスにより、ソース／ドレイン構造１８２を製造することができる。１つの実施形態では、ソース／ドレイン構造１８２は、エピタキシャル成長したシリコン、シリコンゲルマニウム、シリコン／ゲルマニウム／錫、ゲルマニウム、炭化ケイ素等とすることができ、（前述したように）ホウ素又はリン等のドーパントを含むことができる。当業者には理解されるように、ソース／ドレイン構造１８２の製造に使用される材料を、この材料が使用される非プレーナ型トランジスタ１００（図１を参照）に対して実質的に最適な性能を有するように設計することができる。
【００１９】
更に別の実施形態では、図３で開始して、図１３に示すように、非プレーナ型トランジスタフィンスペーサー１４６の間から非プレーナ型トランジスタフィン１１２を除去して、エッチング等、当該技術分野において周知である任意の技術によって開口１４８を形成することができる。非プレーナ型トランジスタフィン１１２（図３を参照）が除去されると、図１４に示すように、開口１４８（図１３を参照）内に適切なソース／ドレイン材料を配置してソース／ドレイン構造１８４を形成することができる。図１４から見ることができるように、ソース／ドレイン構造１８４の寸法は、非プレーナ型トランジスタ１００（図１を参照）の性能に対して最適ではない可能性がある元の非プレーナ型トランジスタフィン１１２の寸法によって、実質的に制約される。
【００２０】
したがって、ソース／ドレイン構造を形成する前に、非プレーナ型トランジスタフィンスペーサー１４６を除去することができる。図１５に示すように、非プレーナ型トランジスタゲートスペーサー１４４及び非プレーナ型トランジスタフィンスペーサー１４６に対して非指向性エッチング（矢印１９２によって示す）を行うことができる。当業者には周知であるように、非指向性エッチングは、実質的に同じ速度でエッチングされるように材料の露出面全てをエッチングすることができる。非指向性エッチング１９２は、非プレーナ型トランジスタフィンスペーサー１４６の内面１４６ｂ（すなわち開口１４８内）とともに外面１４６ａをエッチングするため、非プレーナ型トランジスタフィンスペーサー１４６は、非プレーナ型トランジスタゲートスペーサー１４４の外面１４４ａしかエッチングされない非プレーナ型トランジスタゲートスペーサー１４４よりも高速なエッチングで除去される。したがって、図１６に示すように、非プレーナ型トランジスタフィンスペーサー１４６（図１５を参照）は除去することができるが、非プレーナ型トランジスタゲートスペーサー１４４は、薄くなるだけで依然として存在することができる。図１６に示すように、非プレーナ型トランジスタフィンスペーサー１４６（図１５を参照）が除去されると、図１２に関して示し考察したように、ソース／ドレイン構造１８２を形成することができる。
【００２１】
本明細書の非プレーナ型トランジスタを形成する１つのプロセスの一実施形態を、図１７の流れ図（２００）に示す。ブロック２１０に定義するように、基板の上に非プレーナ型トランジスタフィンを形成することができる。ブロック２２０に定義するように、非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することができる。ブロック２３０に定義するように、非プレーナ型トランジスタゲート及び非プレーナ型トランジスタフィンの上に、誘電体材料層をコンフォーマルに堆積させることができる。ブロック２４０に定義するように、非プレーナ型トランジスタゲートに隣接する誘電体材料層の一部をスペーサーになるように形成することができる。ブロック２５０に定義するように、非プレーナ型トランジスタゲートスペーサーの形成と同時に、非プレーナ型トランジスタフィンに隣接する誘電体材料の一部を除去することができる。そして、ブロック２６０に定義するように、非プレーナ型ソース／ドレイン構造を形成することができる。
【００２２】
本明細書の非プレーナ型トランジスタを形成する１つのプロセスの一実施形態を、図１８の流れ図（３００）に示す。ブロック３１０に定義するように、基板の上に非プレーナ型トランジスタフィンを形成することができる。ブロック３２０に定義するように、非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することができる。ブロック３３０に定義するように、非プレーナ型トランジスタゲート及び非プレーナ型フィンの上に、誘電体材料層をコンフォーマルに堆積させることができる。ブロック３４０に定義するように、非プレーナ型ゲートに隣接する誘電体材料層の一部を、非プレーナ型ゲートスペーサーになるように形成することができ、非プレーナ型トランジスタフィンに隣接する誘電体材料層の一部を、非プレーナ型フィンスペーサーになるように同時に形成することができる。ブロック３５０に定義するように、非プレーナ型トランジスタフィンを除去することができる。ブロック３６０に示すように、非プレーナ型トランジスタフィンを除去した後に、非プレーナ型トランジスタフィンスペーサーを除去することができる。ブロック３７０に示すように、非プレーナ型トランジスタフィンスペーサーを除去した後に、非プレーナ型ソース／ドレイン構造を形成することができる。
【００２３】
本明細書の主題は、必ずしも図１〜図１８に示す具体的な応用形態に限定されないことが理解される。当業者には理解されるように、本主題を、他の超小型電子素子製造の用途に適用することができる。さらに、本手段を、超小型電子素子製造分野以外の任意の適切な用途において使用することもできる。
【００２４】
このように本発明の実施形態を詳細に説明したが、添付の特許請求の範囲によって定義される発明は、上記説明に示される特定の詳細によって限定されるべきではなく、このとき、本発明の多くの変形形態が、本発明の趣旨又は範囲から逸脱することなくあり得ることが理解される。
［項目１］
基板の上に非プレーナ型トランジスタフィンを形成することと、
上記非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することと、
上記非プレーナ型トランジスタゲート及び上記非プレーナ型トランジスタフィンの上に誘電体材料層をコンフォーマルに堆積させることと、
上記非プレーナ型トランジスタゲートの側壁に隣接する上記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを実質的に同時に形成するとともに、上記非プレーナ型トランジスタフィンに隣接する上記誘電体材料層を実質的に同時に除去することと、
を含む、方法。
［項目２］
上記非プレーナ型トランジスタゲートの側壁に隣接する上記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを実質的に同時に形成するとともに、上記非プレーナ型トランジスタフィンに隣接する上記誘電体材料層を実質的に同時に除去することは、
上記非プレーナ型トランジスタゲートの上部に近接する上記誘電体材料層の一部の上にキャップ構造を形成することと、
上記非プレーナ型トランジスタフィンに隣接する上記誘電体材料層の一部を指向性エッチングすることと、
を含む、項目１に記載の方法。
［項目３］
上記誘電体材料層の一部の上にキャップ構造を形成することは、
上記誘電体材料層の上に犠牲層を形成することと、
上記犠牲層を凹状にして、上記誘電体材料層の一部を露出させることと、
上記誘電体材料層の露出された上記一部のエッチング特性を変質させることと、
上記犠牲層を除去することと、
上記誘電体材料層の上記変質した部分を除去することと、
を含む、項目２に記載の方法。
［項目４］
上記誘電体材料層の露出された上記一部のエッチング特性を変質させることは、上記誘電体材料層の露出された上記一部にイオンをドープすることを含む、項目３に記載の方法。
［項目５］
上記誘電体材料層の上記イオンがドープされた部分をアニールすることを更に含む、項目４に記載の方法。
［項目６］
上記非プレーナ型トランジスタゲートに隣接してソース／ドレイン構造を形成することを更に含む、項目１に記載の方法。
［項目７］
ソース／ドレイン構造を形成することは、上記非プレーナ型トランジスタフィンの一部にドーパントを注入することを含む、項目６に記載の方法。
［項目８］
上記非プレーナ型トランジスタフィンの一部にドーパントを注入することは、上記非プレーナ型トランジスタフィンの上記一部にＰ型ドーパントを注入することを含む、項目７に記載の方法。
［項目９］
上記非プレーナ型トランジスタフィンの一部にドーパントを注入することは、上記非プレーナ型トランジスタフィンの上記一部にＮ型ドーパントを注入することを含む、項目７に記載の方法。
［項目１０］
ソース／ドレイン構造を形成することは、上記非プレーナ型トランジスタフィンの一部を除去し、上記一部をソース／ドレイン構造と置き換えることを含む、項目６に記載の方法。
［項目１１］
上記ソース／ドレイン構造を置き換えることは、シリコン含有ソース／ドレイン構造をエピタキシャル形成することを含む、項目１０に記載の方法。
［項目１２］
基板の上に非プレーナ型トランジスタフィンを形成することと、
上記非プレーナ型トランジスタフィンの上に非プレーナ型トランジスタゲートを形成することと、
上記非プレーナ型トランジスタゲート及び上記非プレーナ型トランジスタフィンの上に誘電体材料層を堆積させることと、
上記非プレーナ型トランジスタゲートに隣接する上記誘電体材料層の一部から非プレーナ型トランジスタゲートスペーサーを形成することと、
上記非プレーナ型トランジスタゲートに隣接する上記誘電体材料層の一部から非プレーナ型トランジスタフィンスペーサーを形成することと、
上記非プレーナ型トランジスタフィンスペーサーの間から上記非プレーナ型トランジスタフィンの少なくとも一部を除去することと、
上記非プレーナ型トランジスタゲートスペーサーを除去することなく上記非プレーナ型トランジスタフィンスペーサーを除去することと、
を含む方法。
［項目１３］
非プレーナ型トランジスタゲートスペーサーを形成することと非プレーナ型トランジスタフィンスペーサーを形成することとは、実質的に同時に行われる、項目１２に記載の方法。
［項目１４］
上記非プレーナ型トランジスタフィンの少なくとも一部を除去することは、上記非プレーナ型トランジスタフィンの少なくとも一部をエッチングすることを含む、項目１２に記載の方法。
［項目１５］
上記非プレーナ型トランジスタフィンスペーサーを除去することは、上記非プレーナ型トランジスタフィンスペーサーの内面及び外面を非指向性エッチングすることを含む、項目１２に記載の方法。
［項目１６］
上記非プレーナ型トランジスタフィンの上記除去された部分の代りにソース／ドレイン構造を形成することを更に含む、項目１２に記載の方法。
［項目１７］
上記ソース／ドレイン構造を形成することは、上記非プレーナ型トランジスタフィンの上記除去された部分の代りにシリコン含有ソース／ドレイン構造をエピタキシャル形成することを含む、項目１６に記載の方法。
［項目１８］
少なくとも１つの非プレーナ型トランジスタフィンと、
上記少なくとも１つの非プレーナ型トランジスタフィンの上に形成された少なくとも１つの非プレーナ型トランジスタゲートであって、上記少なくとも１つの非プレーナ型トランジスタゲートに隣接するスペーサーを備える、少なくとも１つの非プレーナ型トランジスタゲートと、
上記少なくとも１つの非プレーナ型トランジスタゲートに隣接する少なくとも１つのソース／ドレイン構造であって、上記少なくとも１つのソース／ドレイン構造に隣接するスペーサーがない、少なくとも１つのソース／ドレイン構造と、
を具備する非プレーナ型トランジスタ。
［項目１９］
上記少なくとも１つのソース／ドレイン構造は、ドーパントが注入された上記少なくとも１つの非プレーナ型トランジスタフィンの一部を含む、項目１８に記載の非プレーナ型トランジスタ。
［項目２０］
上記ドーパントが注入された上記少なくとも１つの非プレーナ型トランジスタの上記一部は、Ｐ型ドーパントが注入された上記非プレーナ型トランジスタフィンの一部を含む、項目１９に記載の非プレーナ型トランジスタ。
［項目２１］
上記ドーパントが注入された上記少なくとも１つの非プレーナ型トランジスタの上記一部は、Ｎ型ドーパントが注入された上記非プレーナ型トランジスタフィンの一部を含む、項目１９に記載の非プレーナ型トランジスタ。
［項目２２］
上記ソース／ドレイン構造は、エピタキシャル形成されたシリコン含有ソース／ドレイン構造を含む、項目１８に記載の非プレーナ型トランジスタ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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