(57)【特許請求の範囲】
【請求項１】
組立部品であって、
第１の階段状テラスを含む筐体を備え、
前記第１の階段状テラスは、垂直方向に一連の段を含み、
前記一連の段における第１段の後の各段は、前記一連の段における直前の段から第１のオフセット値だけ水平方向にオフセットされ、
前記筐体は、垂直スタック内において一組の半導体ダイが前記垂直スタック内の第１の半導体ダイに実質的に垂直な垂直方向に配列されるように前記一組の半導体ダイと結合するように構成され、
前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタック内における直前の半導体ダイから第２のオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に第２の階段状テラスを規定し、
前記第１のオフセット値は、前記第２のオフセット値よりも大きい、組立部品。
【請求項２】
前記第１の階段状テラスは、前記第２の階段状テラスの略鏡像である、請求項１に記載の組立部品。
【請求項３】
前記一組の半導体ダイにおける所与の半導体ダイは、公称厚みを有し、
前記一連の段における所与の段の垂直変位は、前記公称厚みよりも大きい、請求項１に記載の組立部品。
【請求項４】
前記組立部品は、傾斜部品が前記半導体ダイと堅固に機械的に結合されるチップパッケージの組立を容易にし、
前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
前記傾斜部品は、水平方向と垂直方向との間である前記第２の階段状テラスに沿った方向に略平行である、請求項１に記載の組立部品。
【請求項５】
前記チップパッケージは追加基板を含み、前記傾斜部品および前記半導体ダイは、前記追加基板上に搭載される請求項４に記載の組立部品。
【請求項６】
前記第１のオフセット値および前記第２のオフセット値は、前記方向と、前記傾斜部品を前記一組の半導体ダイに堅固に機械的に結合するために用いられるはんだの公称厚みと
に基づいて決定される、請求項４に記載の組立部品。
【請求項７】
前記組立部品は、垂直方向における前記一組の半導体ダイにわたり、前記一組の半導体ダイと前記半導体ダイ間の一組の接着層とに関連する垂直誤差の合計よりも小さい積算位置誤差を伴って、前記一組の半導体ダイの組立てを容易にする、請求項１に記載の組立部品。
【請求項８】
前記積算位置誤差は、前記半導体ダイの厚み変動に関連する、請求項７に記載の組立部品。
【請求項９】
前記積算位置誤差は、前記一組の接着層の厚み変動に関連する、請求項７に記載の組立部品。
【請求項１０】
前記積算位置誤差は、前記一組の接着層における熱拡散材料の厚み変動に関連する、請求項７に記載の組立部品。
【請求項１１】
前記組立部品は、前記半導体ダイの端部変動に関連した、所定値よりも小さい最大位置誤差を伴って、前記一組の半導体ダイの組立てを容易にする、請求項１に記載の組立部品。
【請求項１２】
チップパッケージを組立てるための方法であって、
筐体の垂直方向における第１の階段状テラス内の一連の段における第１の段に近接した半導体ダイの垂直スタックにおいて、第１の半導体ダイの端部を位置付けるステップを備え、
垂直方向は、前記第１の半導体ダイに実質的に垂直であり、
前記方法は、
前記第１の半導体ダイの上面に接着層を塗布するステップと、
前記筐体の垂直方向における前記一連の段内の第２の段に近接した前記半導体ダイの前記垂直スタックにおいて、第２の半導体ダイの端部を位置付けるステップとをさらに備え、
前記第２の半導体ダイの底面は、前記接着層に機械的に結合され
前記第２の段は、前記第１の段から第１のオフセット値だけ水平方向にオフセットされ、
前記第２の半導体ダイは、第２のオフセット値だけ水平方向にオフセットされ、それによって前記垂直スタックの一方の側面に第２の階段状テラスを規定し、
前記方法は、
前記第１の半導体ダイおよび前記第２の半導体ダイに傾斜部品を堅固に機械的に結合するステップをさらに備え、
前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
前記傾斜部品は、水平方向と垂直方向との間である前記第２の階段状テラスに沿った方向に略平行であり、
前記第１のオフセット値は、前記第２のオフセット値よりも大きい、方法。
【請求項１３】
前記第１の半導体ダイおよび前記第２の半導体ダイのうちの１つにすることができる所与の半導体ダイを位置付けるステップは、ピックアンドプレースツールを含む、請求項１２に記載の方法。
【請求項１４】
前記第１の半導体ダイおよび前記第２の半導体ダイのうちの１つにすることができる所与の半導体ダイを位置付けるステップは、前記所与の半導体ダイ上の光学アライメントマーカに基づく、請求項１２に記載の方法。
【請求項１５】
チップパッケージを組立てるための方法であって、
半導体ダイの垂直スタック内において第１の半導体ダイを位置付けるステップを備え、
前記垂直スタックは、前記第１の半導体ダイに実質的に垂直な垂直方向に沿っており、
前記方法は、
前記第１の半導体ダイの上面に接着層を塗布するステップと、
前記半導体ダイの前記垂直スタックにおける第２の半導体ダイの端部を、前記第１の半導体ダイに対して位置付けるステップとをさらに備え、
前記第２の半導体ダイの底面は、前記接着層に機械的に結合され、
前記第２の半導体ダイは、あるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、
前記方法は、
傾斜部品を前記第１の半導体ダイおよび前記第２の半導体ダイに堅固に機械的に結合するステップをさらに備え、
前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に略平行であり、
前記第１の半導体ダイおよび前記第２の半導体ダイのうちの１つにすることができる所与の半導体ダイを位置付けるステップは、ピックアンドプレースツールを用いることと、前記所与の半導体ダイ上の光学アライメントマーカを基準とすることとを含む、方法。
【請求項１６】
前記接着層は、所与の半導体ダイの平面内に熱を優先的に伝達する熱拡散材料を含む、請求項７に記載の組立部品。
【請求項１７】
前記チップパッケージは追加基板を含み、前記傾斜部品および前記半導体ダイは、前記追加基板上に搭載される請求項１２または１５に記載の方法。
【請求項１８】
前記接着層は、所与の半導体ダイの平面内に熱を優先的に伝達する熱拡散材料を含む、請求項１２または１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
分野
本開示は、概して、半導体チップパッケージを製造するプロセスに関する。より具体的には、本開示は、組立部品、および、チップパッケージを組立てるための技術に関し、それは、スタック内に配列された一群のチップと、スタックに対して角度が付けられた傾斜部品を含む。
【背景技術】
【０００２】
関連技術
スタック状の半導体ダイまたはチップを含むチップパッケージは、プリント回路基板に接続された従来の個別にパッケージ化されたチップに比べて、非常に高い性能を提供することができる。これらのチップパッケージは、スタック内における異なるチップに対して異なるプロセスを用いる能力、高密度のロジックとメモリとを組み合わせる能力、および、より少電力でデータを転送する能力のような特定の利点も提供する。たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を実現するチップのスタックは、ベースチップ内の入出力（Ｉ／Ｏ）およびコントローラ機能を実現するために高金属層カウント（high-metal-layer-count）で高機能な論理プロセスを使用し、より低い金属層カウントでＤＲＡＭ専用のプロセスチップが、スタックの残余のために用いられ得る。このように、結合された一組のチップは、ＤＲＡＭプロセスを用いて製造されたＩ／Ｏおよびコントローラの機能を含む単一のチップ、ロジックプロセスを用いて製造されたメモリ回路を含む単一のチップ、および／または、ロジックおよびメモリ双方の物理構造を製造するために単一のプロセスを用いようとすることよりも、良好な性能でかつ低コストを有し得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、スタック状の半導体チップを含むチップパッケージを組立てることは困難であり得る。特に、既存の組立技術は、時間がかかり、かつ、低歩留まりであり得る（それは、チップパッケージのコストを増加し得る）。たとえば、多くの既存の組立技術においては、半導体チップのスタックにわたるトータルの垂直位置誤差は、半導体チップの各々に関連する垂直位置誤差の合計である。結果として、複数の半導体チップを含むスタックについての垂直位置誤差は、極めて大きくなり得る。これは、（半導体チップのコストを増加し得る）個別の垂直位置誤差を低減するための厳しい製造公差をもたらし、および／または、（性能を制限し得る）スタック内に組立て可能な半導体チップの数を制限し得る。
【０００４】
したがって、必要とされることは、上述の課題を伴わずに、チップのスタックを組立てるための技術である。
【課題を解決するための手段】
【０００５】
要約
本開示の１つの実施形態は、第１の階段状テラス（stepped terrace）を有する筐体を含む組立部品を提供する。この第１の階段状テラスは、垂直方向に一連の段を含み、一連の段における第１の段以降の各段は、一連の段における直前の段から第１のオフセット値だけ水平方向にオフセットされる。さらに、筐体は、一組の半導体ダイと結合するように構成され、一組の半導体ダイは、垂直スタックにおいて、垂直方向に配列され、垂直方向は、垂直スタックにおける第１の半導体ダイ対して実質的に垂直である。さらに、第１の半導体ダイの後の各半導体ダイは、垂直スタックにおける直前の半導体ダイから第２のオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に第２の階段状テラスを規定する。
【０００６】
この組立部品は、チップパッケージの組立てを容易にし、チップパッケージにおいては、傾斜部品（ramp component）が半導体ダイに堅固に機械的に結合され、その傾斜部品は垂直スタックの一方の側面に位置付けられ、傾斜部品は水平方向と垂直方向との間である第２の階段状テラスに沿った方向に略平行である。たとえば、組み立てることを容易にするために、第１の階段状テラスは、第２の階段状テラスを略鏡像であり得る。さらに、一組の半導体ダイにおける所与の半導体ダイは、公称厚みを有し、一連の段における所与の段の垂直変位は、その公称厚みよりも大きい。さらに、第１のオフセット値は、第２のオフセット値と同じでもよいし、あるいはより大きくてもよい。
【０００７】
第１のオフセット値お第２のオフセット値は、その方向、および、傾斜部品を一組の半導体ダイに堅固に機械的に結合するために用いられるはんだの公称厚みに基づいて決定され得ることに、注意すべきである。
【０００８】
いくつかの実施形態においては、組立部品は、垂直方向における一組の半導体ダイにわたり、半導体ダイ間における一組の半導体ダイと一組の接着層とに関連する垂直誤差の合計よりも小さい積算位置誤差を伴って、一組の半導体ダイの組立てを容易にする。たとえば、積算位置誤差は、半導体ダイの厚み変動、接着層の厚み変動、および／または、一組の接着層における熱拡散材料の厚み変動と関連し得る。さらに、組立部品は、半導体ダイの所定値よりも小さい端部変動に関連した半導体ダイの最大誤差を伴って、一組の半導体ダイの組立てを容易にする。
【０００９】
他の実施形態は、その組立部品を用いてチップパッケージを組立てるための方法を提供する。この方法においては、半導体ダイの垂直スタックにおける第１の半導体ダイの端部が、筐体の垂直方向における第１の階段状テラス内の一連の段における第１の段に近接して位置付けられる。なお、垂直方向は、第１の半導体ダイに実質的に垂直であることに注意すべきである。その後、接着層が第１の半導体ダイの上面に塗布される。さらに、半導体ダイの垂直スタック内の第２の半導体ダイの端部が、筐体の垂直スタックにおける一連の段における第２の段に近接して位置付けられる。次に、第２の半導体ダイの底面が、接着層に機械的に結合される。第２の段は第１の段から第１のオフセット値だけ水平方向にオフセットされ、第２の半導体ダイは第２のオフセット値だけ水平方向にオフセットされ、それによって垂直スタック内に一方の側面に第２の階段状テラスを規定する。さらに、傾斜部品が、第１の半導体ダイおよび第２の半導体ダイに堅固に機械的に結合される。傾斜部品は垂直スタックの一方の側面に位置付けられ、傾斜部品は水平方向と垂直方向との間である第２の階段状テラスに沿った方向に略平行である。
【００１０】
なお、第１の半導体ダイおよび第２の半導体ダイのうちの一方であり得る所与の半導体ダイを位置付けることは、ピックアンドプレース（pick-and-place）ツールを含み得ることに注意すべきである。さらに、この位置付けは、所与の半導体ダイ上の光学アライメントマークに基づいてもよい。
【００１１】
いくつかの実施形態においては、接着層は、所与の半導体ダイの平面内に熱を優先的に伝導する熱拡散材料を含む。
【００１２】
さらに、傾斜部品を第１の半導体ダイおよび第２の半導体ダイに堅固に機械的に結合することは、傾斜部品、および／または、第１の半導体ダイおよび第２の半導体ダイ上に、はんだを溶融し、あるいはリフローすることを含み得る。なお、傾斜部品を第１の半導体ダイおよび第２の半導体ダイに堅固に機械的に結合する際に、圧縮力が垂直方向に加えられてもよいことに注意すべきである。
【００１３】
他の実施形態は、組立部品を用いてチップパッケージを組立てるための方法を提供する。この方法においては、第１の半導体ダイが半導体ダイの垂直スタック内に位置付けられ、垂直スタックは第１の半導体ダイに対して実質的に垂直である垂直方向に沿っている。その後、接着層が第１の半導体ダイの上面に塗布される。さらに、垂直スタックにおける第２の半導体ダイの端部が、第１の半導体ダイに対して位置付けられる。第２の半導体ダイの底面が接着層に機械的に結合され、第２の半導体ダイはオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定する。さらに、傾斜部品が、第１の半導体ダイおよび第２の半導体ダイに堅固に機械的に結合される。傾斜部品は垂直スタックの上記の一方の側面に位置付けられ、傾斜部品は、水平方向と垂直方向との間である階段状テラスに沿った方向に対して略平行である。
【図面の簡単な説明】
【００１４】
【図１】本開示の実施形態に従う、チップパッケージの組立てるための組立部品を示すブロック図である。
【図２】本開示の実施形態に従う、図１の組立部品を用いたチップパッケージの組立てを示すブロック図である。
【図３】本開示の実施形態に従う、組立てられたチップパッケージの側面図を示すブロック図である。
【図４】本開示の実施形態に従う、組立てられたチップパッケージの上面図を示すブロック図である。
【図５】本開示の実施形態に従う、図１の組立部品を用いてチップパッケージを組立てるための方法を示すフロー図である。
【図６】本開示の実施形態に従う、図１の組立部品を用いることなくチップパッケージを組立てるための方法を示すフロー図である。
【発明を実施するための形態】
【００１５】
図面を通して、類似の番号は対応する部品を示していることに注意すべきである。さらに、同じ部品の複数のインスタンスが、ダッシュによってインスタンス番号から分離された共通の接頭語によって指定される。
【００１６】
詳細な説明
組立部品、組立部品を用いてチップパケージを組立てるための方法、および、組立部品を用いずにチップパケージを組立てるための他の方法の実施形態が記載される。このチップパッケージは、垂直方向にスタック状に配列された一組の半導体ダイを含み、一組の半導体ダイは、水平方向に互いにオフセットされて、垂直スタックの一方の側面において階段状テラスを規定する。さらに、チップパッケージは、垂直スタックの上記の一方の側面に位置付けられた傾斜部品を含み、傾斜部品は、階段状テラスに沿った方向に略平行である。このチップパッケージは、上記の組立部品を用いて組立てられ得る。特に、その組立部品は、他の階段状テラスを有する筐体を含み得る。この他方の階段状テラスは、垂直方向に一連の段を含み、その一連の段は水平方向に互いにオフセットされる。さらに、筐体は、一組の半導体ダイが垂直方向においてスタック内に配列されるように、一組の半導体ダイと結合するように構成され得る。たとえば、他方の階段状テラスは、階段状テラスの略鏡像であり得る。
【００１７】
チップパッケージの組立てを容易にすることによって、組立部品および組立技術は、（高帯域幅相互接続を有するチップパッケージのような）高性能チップパッケージの低コストで高スループットな製造を可能にし得る。特に、これらの実施形態は、チップパッケージの組立中の機械的な誤差の低減、および、チップパッケージ内の要素のサイズおよび位置の機械的変動に対してより耐性を有したチップパッケージを容易にし得る。たとえば、これらの実施形態を用いて、一組の半導体ダイは、スタックにわたり、チップパッケージ内において、半導体ダイ間における半導体ダイと接着層とに関連する（「垂直誤差」とも称する。）垂直位置誤差よりも小さいトータル垂直位置誤差を伴って組立てられ得る。これは、（組立時に直前の半導体ダイに対してスタック内の所与の半導体ダイを機械的に参照することに代えて）、組立部品に対して各半導体ダイを独立して参照することによって達成され得る。したがって、組立部品および関連した組立技術は、個別の垂直位置誤差が組み合わされることを防止し得る。あるいは、（スタックに関連する結合されたトータル垂直位置誤差が禁止されていないスタックのような）少数の半導体ダイを有するスタックにおいては、組立部品を用いることなくチップパッケージを組立てるために、他の組立技術が用いられ得る。
【００１８】
次に、組立部品およびチップパッケージの実施形態を説明する。図１は、（図４におけるチップパッケージ３００のような、「傾斜スタックチップパッケージ（'ramp-stack chip package）」とも称される）チップパッケージの組立てにおいて半導体ダイ（またはチップ）を配置しかつ固定するために用いられ得る組立部品１００を示すブロック図を表わす。この組立部品は、階段状テラス１１２を有する筐体１１０を含む。また、この階段状テラスは、垂直方向１１６に一連の段１１４を含む。なお、段１４１−１の後の各段は、一連の段１１４における直前の段から、オフセット値１２０のうちの関連した分だけ水平方向１１８にオフセットされることに注意すべきである。さらに、オフセット値１２０は、各々、一連の段１４１について略一定値を有してもよいし、一連のステップ１１４にわたって変化してもよい（すなわち、階段状テラス１１２における異なる段１１４についてのオフセット値が変化してもよい）。追加的に、（段１４１−１または段１４１−Ｎについてのもの以外の）一連の段１１４に関連する垂直変位１２２は、各々、略一定値であってもよいし、一連のステップ１１４にわたって変化してもよい（すなわち、階段状テラス１１２における異なる段１１４についての垂直変位が変化してもよい）。
【００１９】
この組立部品を用いたチップパッケージの組立てを示すブロック図を提供する図２に示されるように、筐体１１０は、半導体ダイ２１０と結合するように構成され得、その半導体ダイ２１０がスタック２１２内において垂直方向１１６に配列される。なお、垂直方向１１６は、スタック２１２内の半導体ダイ２１０−１（したがって、水平方向１１８）に対して実質的に垂直であることに注意すべきである。さらに、半導体ダイ２１０−１の後の各半導体ダイは、スタック２１２における直前の半導体ダイから、オフセット値２１４の関連した分だけ水平方向１１８にオフセットされ、それによって、スタック２１２の一方の側面に階段状テラス２１６を規定する。これらのオフセット値は、一組の半導体ダイ２１０について略一定値であってもよいし、一組の半導体ダイ２１０にわたって変化してもよい（すなわち、階段状テラス２１６における異なる段についてのオフセット値が異なってもよい）。
【００２０】
さらに、組立てられたチップパッケージ３００の側面図を示すブロック図を表わす図３に示されるように、組立部品１００（図１）は、チップパッケージ３００の組立てを容易にする。チップパッケージ３００においては、高帯域幅傾斜部品３１２が半導体ダイ２１０に堅固に機械的にかつ電気的に結合され、それによって、半導体ダイ２１０間の通信および半導体ダイ２１０への電力供給が容易となる。傾斜部品３１２はスタック２１２の一方の側面に位置付けられ（図２）、傾斜部品３１２は水平方向１１８と垂直方向１１６との間である階段状テラス２１６（図２）に沿った方向３１４（角度３１６）に対して略平行である。
【００２１】
再び図２を参照して、組立てを容易にするために、階段状テラス１１２（図１）は、階段状テラス２１６（図２）の略鏡像であり得る。さらに、一組の半導体ダイ２１０における所与の半導体ダイは公称厚み２２０を有し、一組の段１１４における所与の段の垂直変位は公称厚み２２０よりも大きい（または、任意の半導体ダイ２１０の最大厚みよりも大きい）。しかしながら、いくつかの実施形態においては、スタック２１２内の少なくともいくつかの半導体ダイ２１０の厚みは異なっていてもよい（たとえば、厚みはスタック２１２にわたって変化してもよい）。
【００２２】
例示的な実施形態においては、垂直変位１２２は、各々、１５０±５μｍの公称厚み２２０に対して１６０μｍであり得る。（しかしながら、他の実施形態においては、厚みは、３０〜２５０μｍの間であり得る。）厚み２２０に対するこの追加的な垂直変位は、組立中に、接着層２２２における接着材が拡散することを可能とし得る。１５０μｍの公称厚み２２０について、角度３１６（図３）は、１５°〜２０°の間であり得ることに注意すべきである。一般的に、公称厚み２２０は、スタック２１２内の半導体ダイ２１０の数に部分的に依存する。さらに、接着層２２２の公称厚み２２４は、１０μｍであり得ることに注意すべきである（しかしながら、他の実施形態においては、接着層２２２の厚みは、スタック２１２内の垂直方向１１６に沿って変化してもよい）。
【００２３】
さらに、階段状テラス１１２（図１）における所与の段のオフセット値は、階段状テラス２１６における関連したオフセット値と同じあってもよいし、より大きくてもよい。一般的に、オフセット値１２０（図１）およびオフセット値２１４は、図３における方向３１４（または、角度３１６）、および、一組の半導体ダイ２１０に傾斜部品３１２（図３）を堅固に機械的に結合するために用いられる（図３におけるはんだボール３１８のような）はんだの公称厚みに基づいて定められ得る。なお、はんだの厚みは、スタック２１２にわたって略一定であってもよいし、スタックにわたって（すなわち、垂直方向１１６に沿って）変化してもよいことに注意すべきである。
【００２４】
いくつかの実施形態においては、組立部品１００（図１）は、垂直方向１１６における一組の半導体ダイ２１０にわたる積算位置誤差（すなわち、スタック２１２にわたる半導体ダイの垂直位置における積算位置誤差）を伴って、一組の半導体ダイ２１０の組立てを容易にし、積算位置誤差は一組の半導体ダイ２１０と半導体ダイ２１０間における（１５０°において１０秒で固定するエポキシ樹脂または接着材のような）接着層２２２とに関連する垂直誤差の合計よりも小さい。たとえば、積算位置誤差は、半導体ダイ２１０の厚み変動、接着層２２２の厚み変動、および／または、少なくともいくつかの接着層２２２における（圧縮グラファイト繊維のような）追加的な熱拡散材料２２６の厚み変動に関連し得る。いくつかの実施形態においては、積算位置誤差は、１μｍよりも小さく、０μｍと同じであってもよい。さらに、組立部品１００（図１）は、所定値よりも小さい（鋸刃線（saw line）位置における変動のような）半導体ダイ２１０の端部変動に関連する最大位置誤差（すなわち、図３における距離３２０の最大誤差）を伴って、一組の半導体ダイ２１０の組立てを容易にする（たとえば、最大位置誤差は、１μｍよりも小さいか、０μｍと同じであってもよい）。図５を参照してさらに以下で説明されるように、これはピックアンドプレースツールを用いることによって達成され、半導体ダイ２１０上の（基準マーカのような）光学アライメントマーカを用いてチップパッケージ３００（図３）が組立てられ、距離３２０（図３）が半導体ダイ２１０についての鋸刃線の中央に対して測定される（代替的にまたは追加的に、いくつかの実施形態においては、図１における組立部品１００は、ポリイミドを用いて製造された機械式止め具（mechanical stop）のような機械式止め具を含み、半導体ダイ２１０は、図３におけるチップパッケージ３００の組立中に、これらの機械式止め具に対して押し上げられ、それによって、水平方向１１８および／または垂直方向１１６における所望の公差を容易にする）。
【００２５】
再び図３を参照して、垂直方向１１６における機械的アライメント誤差を調整するために、（はんだパッド３２２−１および／または３２２−２のような）はんだバンプまたはパッド、および／または、はんだ３１８の高さとピッチが、垂直方向１１６に沿った少なくともいくつかの半導体ダイ２１０の間で変化してもよい。たとえば、距離３２０（すなわち、段２１０−１についての鋸刃線の中央に対するはんだパッド３２２−１の位置）は、６０μｍであり、はんだパッド３２２は、各々８０μｍの幅を有し得る。さらに、（はんだボール３１８のような）はんだボールは、リフローまたは溶融の前で１２０μｍの直径を有し、溶融後はおよそ４０〜６０μｍの間の厚みを有し得る。いくつかの実施形態においては、２つまたはより多くの列のはんだボールが、傾斜部品３１２を所与の半導体ダイに堅固に結合し得る。
【００２６】
図４は、スタック（図２）が４つの半導体ダイ２１０を含む、組立てられたチップパッケージ３００の上面図を示すブロック図を示す。このチップパッケージ３００の図は、いくつかの実施形態において、はんだパッド４１０が非長方形を有し得ることを図示している。たとえば、はんだパッド４１０は、幅８０μｍで長さ１２０μｍのような楕円形を有し得る。半導体ダイ２１０および／または傾斜部品３１２上のこれらのはんだパッド形状は、いくらかの水平および／または垂直位置誤差に対して耐性を有し得る。
【００２７】
いくつかの実施形態においては、はんだパッドは、傾斜部品３１２の端部に移動され得る。これは、直交配向（すなわち、図３における角度３１６が０°）を容易にする。この構成は、入出力（Ｉ／Ｏ）信号線および電力線に関連する接点またはパッドが、（下方の突起（spine）に代えて）傾斜部品の端部であるようなメモリモジュールを容易にする。このようにして、傾斜部品における多くの拡散層が低減され得る。たとえば、このメモリモジュールにおいては、傾斜部品３１２の端部に沿って、６０個の接点またはパッドがある。
【００２８】
（図２におけるスタック２１２内の直前の半導体ダイとは対照的に）チップパッケージ３００の組立てにおいて積層プロセスが図１における組立部品を参照できるようにすることによって、この組立部品は、チップパッケージ３００内の要素のサイズおよび厚みにおける機械的誤差に関連する水平および／または垂直誤差を効果的に低減することができる。したがって、図１における組立部品１００は、チップパッケージ３００の高精度かつ高歩留まり組立てを容易にし得る。さらに、この組立部品は、ピックアンドプレースツールのような高容量・低コスト製造技術の使用も容易にするので、チップパッケージ３００のコストを大幅に低減することができる。
【００２９】
さらに、低コスト・高歩留まりチップパッケージを組立てる能力は、高性能デバイスを容易にし得る。たとえば、いくつかの実施形態においては、（チップパッケージ３００のような）傾斜スタックチップパッケージは、デュアルインラインメモリモジュール（dual in-line memory module）内に含まれる。たとえば、傾斜スタックチップパッケージ内には、（ダイナミックランダムアクセスメモリまたは他のタイプのメモリ記憶デバイスのような）メモリデバイスが最大８０個あり得る。必要に応じて、「悪質の」または欠陥のあるメモリデバイスは無効にすることができる。したがって、（８０個のうちの）７２個のメモリデバイスが用いられるかもしれない。さらに、この構成は、メモリモジュールにおけるメモリデバイスの全帯域幅を露出し、任意のメモリデバイスへのアクセスにおける時間遅れがほとんどまたは全くないようにする。
【００３０】
代替的に、デュアルインラインメモリモジュールは、各々が傾斜スタックチップパッケージを含み得る複数のフィールドを含み得る。たとえば、あるデュアルインラインメモリモジュールには、（各々が９つのメモリデバイスを含む）４つの傾斜スタックチップパッケージを含まれ得る。
【００３１】
いくつかの実施形態においては、（１つまたはより多くのチップパッケージを含み得る）１つ以上のこれらのデュアルインラインメモリモジュールは、プロセッサに結合され得る。たとえば、プロセッサは、容量的に信号を結合する容量性近接通信（capacitive proximity communication：ＰｘＣ）を用いて、１つまたはより多くのデュアルインラインメモリモジュールに結合され得る。そして、プロセッサは、Ｃ４はんだボールを用いて基板上に搭載され得る。
【００３２】
次に、組立技術の実施形態を説明する。図５は、組立部品１００（図１）を用いてチップパッケージを組立てるための方法５００を図示するフロー図を示す。この方法において、半導体ダイの垂直スタックにおける第１の半導体ダイの端部が、筐体の垂直方向における第１の階段状テラス内の一連の段における第１の段に近接して、組立部品の筐体のように位置付けられる（動作５１０）。なお、垂直方向は、第１の半導体ダイに対して実質的に垂直であることに注意すべきである。その後、第１の半導体ダイの上面に接着層が塗布される（動作５１２）。
【００３３】
さらに、半導体ダイの垂直スタックにおける第２の半導体ダイの端部は、筐体の垂直スタック内の一連の段における第２の段に近接して位置付けられ、第２の半導体ダイの底面が接着層に機械的に結合される（動作５１４）。なお、第２の段は、第１の段から第１のオフセット量だけ水平方向にオフセットされ、第２半導体ダイは、第２のオフセット値だけ水平方向にオフセットされ、これによって、垂直スタックの一方の側面に第２の階段状テラスが規定される。さらに、傾斜部品が、第１の半導体ダイおよび第２の半導体ダイに堅固に機械的に結合され（動作５１６）、傾斜部品は垂直スタックの一方の側面に位置付けられるとともに、水平方向と垂直方向との間である第２の階段状テラスに沿った方向に略平行である。
【００３４】
なお、第１の半導体ダイおよび第２の半導体ダイの一方であり得る所与の半導体ダイを位置付けることは、ピックアンドプレースツールを含み得ることに注意すべきである。例示的な実施形態においては、水平および／または垂直アライメントは、１〜１０μｍ以内である。さらに、この位置付けは、所与の半導体ダイ上の光学アライメントマーカに基づいてもよい。たとえば、光学アライメントマーカは、基準マーカを含み得る。
【００３５】
さらに、第１の半導体ダイおよび第２の半導体ダイに傾斜部品を堅固に機械的に結合することは、傾斜部品および／または第１の半導体ダイおよび第２の半導体ダイ上に、はんだを溶融することを含み得る。はんだをリフローする場合、傾斜部品は、スタック上に配置されてもよいし、その逆でもよい。これによって、傾斜部品（または、半導体ダイのスタック）の重量が、はんだの表面張力に打ち勝つことを助けることができる。
【００３６】
なお、第１の半導体ダイおよび第２の半導体ダイに傾斜部品を堅固に機械的に結合する際に、圧縮力が垂直方向に加えられてもよいことに注意すべきである。これは、組立てられたチップパッケージが所望の高さを有することを確実にし得る。いくつかの実施形態においては、圧縮力は、傾斜部品に対する法線に沿って加えられる。これらの圧縮力のいずれも、たとえば、チップパッケージ内の要素間の間隔を埋めることによって、あるいは間隔を低減することによって、スタック内の熱伝導を改善し得る。
【００３７】
方法５００は、組立部品１００（図１）の使用を図示しているが、他の実施形態においては、チップパッケージ（図３，図４）は、組立部品１００（図１）を用いずに組立てられる。これは、少ない（または、さらに少ない）半導体ダイを有しており、そのため積算位置誤差にあまり敏感でないチップパッケージにおいて可能であり得る。
【００３８】
図６には、対応する組立技術が示されており、組立部品（図１）を用いることなくチップパッケージを組立てるための方法６００を示すフロー図を表わす。この方法において、第１の半導体ダイは半導体ダイの垂直スタック内に位置付けられ（動作６１０）、その垂直スタックは、第１の半導体ダイに実質的に垂直な垂直方向に沿っている。その後、接着層が第１の半導体ダイの上面に塗布される（動作６１２）。さらに、半導体ダイの垂直スタックにおける第２の半導体ダイの端部が、第１の半導体ダイに対して位置付けられ（動作６１４）、第２の半導体ダイの底面が接着層に機械的に結合されるとともに、第２の半導体ダイがオフセット値だけ水平方向にオフセットされ、それによって垂直スタックの一方の側面に階段状テラスが規定される。さらに、傾斜部品が、第１の半導体ダイおよび第２の半導体ダイに堅固に機械的に結合され（動作６１６）、傾斜部品は垂直スタックの一方の側面に位置付けられ、傾斜部品は水平方向と垂直方向との間である階段状テラスに沿った方向に略平行である。
【００３９】
方法５００（図５）および６００のいくつかの実施形態においては、追加的な動作あるいはより少ない動作であってもよい。たとえば、スタックは、半導体ダイのサブセットを含む分解された状態に組立てられてもよく、それらは引き続いて完全なスタックへと組み合わせられる。さらに、動作の順序が変更されてもよく、および／または、２つまたはより多くの動作が、単一の動作に結合されてもよい。
【００４０】
なお、組立部品１００（図１）およびチップパッケージ３００（図３および図４）は、より少ない要素を含んでもよいし、追加的な要素を含んでもよい。たとえば、傾斜部品上に１つまたはより多くの半導体ダイについてのはんだパッドを含まないことによるような、傾斜スタックチップパッケージにおける半導体ダイのスタックに規定される断絶（break）があってもよい。さらに、これらのデバイスおよびシステムは多くの個別のアイテムを有するものとして示されているが、これらの実施形態は、本明細書において記載された実施形態の構造図というよりはむしろ、存在し得るさまざまな特徴の機能的記述となることが意図されている。したがって、これらの実施形態において、２つ以上の要素が単一の要素に結合されてもよいし、および／または、１つまたはより多くの要素の位置が変更されてもよい。
【００４１】
先述の実施形態は、チップパッケージにおいて（シリコンのような）半導体ダイを用いているが、他の実施形態においては、半導体以外の異なる材料が、１つまたはより多くのこれらのチップにおける基板材料として用いられてもよい。しかしながら、シリコンが用いられる実施形態においては、半導体ダイ２１０（図２〜図４）は、標準的なシリコン処理を用いて製造され得る。これらの半導体ダイは、ロジック機能および／またはメモリ機能を支援するシリコン領域を提供し得る。
【００４２】
さらに、図３において、傾斜部品３１２は、半導体ダイ２１０と電気的に結合するための金属配線を有するプラスチック基板のような受動部品であってもよい。たとえば、傾斜部品３１２は、射出成型プラスチックを用いて製造されてもよい。あるいは、傾斜部品３１２は、リソグラフィ的に規定された配線または信号線を有する他の半導体ダイであってもよい。傾斜部品３１２が半導体ダイを含む実施形態においては、制限増幅器のような能動デバイスが、信号線間のクロストークを低減するために含まれてもよい。さらに、クロストークは、作動信号化（differential signaling）を用いる能動型または受動型いずれかの傾斜部品３１２において低減され得る。
【００４３】
いくつかの実施形態においては、傾斜部品３１２は、（はんだボール３１８のような）はんだボールを介して半導体ダイ２１０間でデータ信号および電力信号を伝達するトランジスタおよび配線を含む。たとえば、傾斜部品３１２は、高圧信号を含んでもよい。これらの信号は、（キャパシタ−キャパシタ降圧レギュレータのような）降圧レギュレータ、ならびに、半導体ダイ２１０に結合するためのキャパシタおよび／またはインダクタの個別部品を用いて半導体ダイ上で用いるために降圧される。
【００４４】
さらに、傾斜部品３１２は、メモリのためのバッファチップまたはロジックチップ、および／または、外部機器および／またはシステムへのＩ／Ｏコネクタを含み得る。たとえば、Ｉ／Ｏコネクタは、外部機器に結合するための１つ以上のボールボンド、ワイヤボンド、端部コネクタ、および／またはＰｘＣコネクタを含み得る。いくつかの実施形態においては、これらのＩ／Ｏコネクタは、傾斜部品３１２の背面であってもよく、傾斜部品３１２は、Ｉ／Ｏコネクタをはんだパッド３２２−２のようなはんだパッドに結合する、１つまたはより多くのシリコン貫通ビア（ＴＳＶ）を含んでもよい。
【００４５】
いくつかの実施形態においては、チップパッケージ３００における傾斜部品３１２および半導体ダイ２１０は、（プリント回路基板または半導体ダイのような）追加基板上に搭載される。この追加基板は、外部機器へ結合するためのボールボンド、ワイヤボンド、端部コネクタ、および／またはＰｘＣコネクタを含み得る。これらのＩ／Ｏコネクタが追加基板の背面である場合は、追加基板は１つ以上のＴＳＶを含み得る。
【００４６】
先述の実施形態においては、傾斜部品３１２と半導体ダイ２１０との電気的および機械的結合の例としてはんだボールが用いられたが、他の実施形態においては、これらの部品は、マイクロスプリング、（以下で説明されるボールインピット（ball-in-pit）構造における）ミクロスフェア、および／または（「異方性導電膜」とも称される、異方性エラストマ膜のような）異方性膜のような他の技術を用いて、電気的および／または機械的に結合されてもよい。
【００４７】
（傾斜部品３１２と半導体ダイ２１０との間、傾斜部品３１２と外部機器との間、傾斜部品３１２と追加基板との間、追加基板と半導体ダイ２１０との間、および／または、追加基板と外部機器との間のＰｘＣのような）電磁的に結合された信号のＰｘＣと、チップパッケージ内の要素が通信する実施形態においては、ＰｘＣは、（「電気的近接通信」とも称される）容量結合信号の通信、（「光学的近接通信」とも称される）光学結合信号の通信、（「電磁的近接通信」とも称される）電磁結合信号の通信、誘導結合信号の通信、および／または、導電結合信号の通信を含み得る。
【００４８】
一般的に、得られた電気接点のインピーダンスは、導電性および／または容量性であり得、すなわち、同相成分および／または異相成分を含む複素インピーダンスを有し得る。（はんだ、マイクロスプリング、異方性層のような）電気接点機構にかかわらず、接点に関連したインピーダンスが導電性である場合は、従来の送受信Ｉ／Ｏ回路がチップパッケージ３００内の要素において用いられてもよい。しかし、複素の（そして、おそらく、可変の）インピーダンスを有する接点について、送受信Ｉ／Ｏ回路は、２００９年４月１７日に出願された、ロバートＪ.ドロストらによる「可変複素インピーダンスを用いたコネクタ用の受信回路（Receive Circuit for Connectors with Variable Complex Impedance）」と題する米国特許出願１２／４２５，８７１、代理人整理番号ＳＵＮ０９−０２８５に記載された１つ以上の実施形態を含み、その内容は、参照により本明細書に引用される。
【００４９】
なお、いくつかの再加工を可能とするパッケージング技術は、パッケージングおよび組立て前に、より低い半導体ダイの歩留まりまたは広範囲にテストするための高い費用に直面したときに、より費用対効果があることに注意すべきである。したがって、半導体ダイ２１０と傾斜部品３１２との間の機械的および／または電気的な結合が再結合可能である（remateable）実施形態においては、（組立て、検査、または通電テスト時に認識される粗悪チップを交換するような）再加工を可能とすることによって、チップパッケージ３００の歩留まりは増加し得る。この点において、再結合可能な機械的または電気的結合は、再加工または（はんだを用いる場合のような）加熱を必要とせずに、繰り返し（すなわち、２回以上）確立および分解が可能な機械的または電気的結合であると理解されるべきである。いくつかの実施形態においては、再結合可能な機械的または電気的結合は、（一緒に留める要素のような）互いに結合するように設計された、オス・メス要素を含む。
【００５０】
図３は、チップパッケージ３００の特定の構成を示しているが、機械的アライメントおよび組立部品１００（図１）を用いたもしくは用いない組立てを実現するために、多くの技術および構成が用いられてもよい。たとえば、半導体ダイ２１０および／または傾斜部品３１２は、ボールアンドピット（ball-and-pit）アライメント技術（および、より一般的には、ポジティブフィーチャ・イン・ネガティブフィーチャ（positive-feature-in-negative-feature）アライメント技術）を用いて互いに対して位置付けられてもよい。特に、ボールは、スタック２１２（図２）における半導体ダイ２１０のような要素に相対的に揃えるように、エッチピットに位置付けられ得る。ポジティブフィーチャの他の例は、半球型バンプを含む。しかしながら、チップパッケージ３００における要素上のポジティブおよびネガティブな表面フィーチャを機械的にロックする任意の組み合わせが、チップパッケージ３００を揃えおよび／または組立てるために用いられてもよい。
【００５１】
図２を参照して、いくつかの実施形態において先述したように、追加的な熱拡散材料２２６（図２）（および、より一般的には、高熱伝導率を有する半導体ダイ２１０間の中間材料）が、１つ以上の半導体ダイ２１０および／または傾斜部品３１２（図３，図４）についての回路の動作中に生成される熱を取り除くのに役立ち得る。この熱管理は、以下の熱経路、すなわち、半導体ダイ２１０の平面における第１の熱経路、接着層２２２の平面における第２の熱経路、および／または追加的な熱拡散材料２２６の平面における第３の熱経路の任意のものを含み得る。特に、これらの熱経路に関連する熱流束は、チップパッケージの端部における熱結合を介して、互いに独立して管理され得る。この熱管理は、位相変化冷却法（phase change cooling）、浸漬式冷却法、および／または冷却板の使用を含み得ることに注意すべきである。さらに、チップパッケージの端部における断面積を通って拡散する第１の熱経路に関連する熱流束は、公称厚み２２０の関数である。したがって、半導体ダイ２１０のより大きなまたはより小さい公称厚みを有するチップパッケージにおいては、熱管理は異なり得る。
【００５２】
チップパッケージ３００（図３，図４）の少なくとも一部の周りに任意的なカプセル化があってもよいことに注意すべきである。さらに、チップパッケージ３００（図３，図４）における要素間のエアギャップは、熱の除去を改善するためにアンダーフィルされ得る。これは、図３における角度３１６を低減すること、すなわち、半導体ダイ２１０がより垂直方向１１６に傾くことによって容易にされ得る。
【００５３】
上記の説明は、任意の当業者が本開示を実行および使用することができることを意図しており、特定の用途およびその要件の内容において提供される。さらに、本開示の実施形態の上記の説明は、例示および説明の目的のためだけに提供されている。それらは、包括的であること、または本開示を開示された形態に限定することを意図したものではない。したがって、多くの修正および変形が当業者には明らかであり、本明細書において規定された一般的な原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、先述の実施形態の議論は、本開示を限定することを意図したものではない。そのため、本開示は、示された実施形態に限定することを意図したものではなく、本明細書に開示された原理および特徴に一致する最も広い範囲に一致することを意図したものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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