(57)【特許請求の範囲】
【請求項１】
スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出し、
前記積層半導体基板は、
前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板の前記スクライブ溝部を貫通し、かつ前記複数の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、
該貫通孔を通って前記複数の半導体基板をすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極と、
前記複数の半導体基板すべてにおける前記積層方向に重なった前記デバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板。
【請求項２】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置されている請求項１記載の積層半導体基板。
【請求項３】
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している請求項１または２記載の積層半導体基板。
【請求項４】
前記配線電極が前記デバイス領域から前記スクライブ溝部に延出する方向を延出方向としたときに、該延出方向および前記部分配置パターンが前記複数のデバイス領域すべてについて共通している請求項１〜３のいずれか一項記載の積層半導体基板。
【請求項５】
前記部分配置パターンが、前記複数のデバイス領域のそれぞれにおける前記４つの境界辺のうちのＬ字状に接続された２本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の２本が前記配線電極の配置されない無電極辺に設定されているＬ字状パターンであり、該Ｌ字状パターンが前記複数のデバイス領域のすべてにおいて共通している請求項１〜４のいずれか一項記載の積層半導体基板。
【請求項６】
前記積層半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅が、前記切断幅と前記パッド幅とを加えた大きさ以下に設定されている請求項２記載の積層半導体基板。
【請求項７】
前記配線電極は、前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔が前記孔部に沿って形成されている請求項１〜６のいずれか一項記載の積層半導体基板。
【請求項８】
前記電極パッドは、矩形状または両端部が前記スクライブ溝部の内側に向かって開くように配置されたＵ字状に形成されている請求項２記載の積層半導体基板。
【請求項９】
前記半導体基板を４枚積層したユニット積層基板を１または２以上積層することによって、前記積層半導体基板が構成されている請求項１〜８のいずれか一項記載の積層半導体基板。
【請求項１０】
スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、
前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出し、
前記配線電極は、前記半導体基板の厚さ方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置されている半導体基板。
【請求項１１】
スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、
前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出している複数の配線電極とを有し、
前記複数の配線電極が、前記複数のデバイス領域のそれぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記複数のデバイス領域のうちの前記スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから該スクライブ溝部に延出し、
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している半導体基板。
【請求項１２】
前記複数のスクライブ溝部が、横方向に形成された複数の横溝部と、該横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、
前記複数の横溝部および複数の縦溝部のすべてにおいて、該スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから前記配線電極が延出している請求項１０記載の半導体基板。
【請求項１３】
前記配線電極が前記デバイス領域から前記スクライブ溝部に延出する方向を延出方向としたときに、該延出方向および前記部分配置パターンが前記複数のデバイス領域すべてについて共通している請求項１１または１２記載の半導体基板。
【請求項１４】
前記部分配置パターンが、前記複数のデバイス領域のそれぞれにおける前記４つの境界辺のうちのＬ字状に接続された２本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の２本が前記配線電極の配置されない無電極辺に設定されているＬ字状パターンであり、該Ｌ字状パターンが前記複数のデバイス領域のすべてにおいて共通している請求項１０〜１３のいずれか一項記載の半導体基板。
【請求項１５】
前記半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅が、前記切断幅と前記パッド幅とを加えた大きさ以下に設定されている請求項１０記載の半導体基板。
【請求項１６】
半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
前記半導体装置が形成されている矩形状のデバイス領域の周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
前記半導体装置に接続され、かつ前記樹脂絶縁層上に端部が配置されている複数の配線電極とを有し、
前記複数の配線電極が前記デバイス領域と前記樹脂絶縁層との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、前記デバイス領域における前記４つの境界辺のうちのＬ字状に接続された２本が前記配線電極の配置された有電極辺に設定され、該有電極辺以外の２本が前記配線電極の配置されない無電極辺に設定され、
前記積層チップパッケージは、
前記複数の半導体チップが積層されている積層方向に重なった前記複数の半導体チップの前記樹脂絶縁層を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現している貫通孔が形成され、
該貫通孔を通って前記複数の半導体チップをすべて貫通し、かつ前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を有する積層チップパッケージ。
【請求項１７】
前記配線電極は、前記樹脂絶縁層上に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、
該電極パッドが前記境界辺との間に隙間を形成することなく前記樹脂絶縁層上に配置されている請求項１６記載の積層チップパッケージ。
【請求項１８】
半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、
該複数のデバイス領域のそれぞれに形成されている前記半導体装置に接続され、かつ前記デバイス領域から前記スクライブ溝部の内側に延出する複数の配線電極を、前記複数のデバイス領域それぞれについて、該各デバイス領域と前記スクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで、かつ前記スクライブ溝部に、該スクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから延出させて形成することによって、電極付き基板を製造する基板製造工程と、
前記電極付き基板を複数積層して積層ウェハを製造する積層工程と、
前記積層ウェハについて、複数の前記電極付き基板が積層されている積層方向に重なった複数の前記電極付き基板の前記スクライブ溝部を貫通し、かつ前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、
前記貫通孔に出現しているすべての前記配線電極に接する貫通電極を前記貫通孔を通って複数の前記電極付き基板をすべて貫通するように形成する貫通電極形成工程とを有する積層半導体基板の製造方法。
【請求項１９】
前記基板製造工程において、前記積層方向に沿った孔部が形成されている電極パッドを有する形状で前記配線電極を形成し、かつ前記電極パッドを前記境界辺との間に隙間を形成することなく前記スクライブ溝部に配置する請求項１８記載の積層半導体基板の製造方法。
【請求項２０】
前記基板製造工程において、前記デバイス領域における前記４つの境界辺のうちのＬ字状に接続された２本を前記配線電極の配置された有電極辺に設定し、該有電極辺以外の２本を前記配線電極の配置されない無電極辺に設定する請求項１８または１９記載の積層半導体基板の製造方法。
【請求項２１】
前記デバイス領域形成工程において、前記積層半導体基板を前記スクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、前記電極パッドの前記境界辺から張り出す幅をパッド幅としたときに、前記スクライブ溝部の幅を前記切断幅と前記パッド幅とを加えた大きさ以下に設定する請求項１９記載の積層半導体基板の製造方法。
【請求項２２】
請求項１８記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージを製造するための積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
【０００３】
近年、高集積化された電子部品としてシステム・イン・パッケージ（System  in  Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰはＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
【０００４】
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
【０００５】
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
【０００６】
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
そして、積層チップパッケージに関する技術として、従来、例えば特許文献１に開示された技術、特許文献２に開示された技術が知られている。
【０００７】
特許文献１には、表面から裏面に達する貫通電極を備えた半導体装置が開示されている。この特許文献１に開示されている半導体装置では、複数の貫通電極が回路素子部の全体を取り囲むようにその周囲に形成されている（例えば、特許文献１の図１０等参照）。また、特許文献２には、矩形状の撮像素子を取り囲む４つの周辺部のうちの、１組の向かい合った周辺部に沿って複数の貫通電極が形成された半導体装置が開示されている（例えば、特許文献２の図２等参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−７９０９号公報
【特許文献２】特開２００８−５３２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、図３６には、前述した特許文献１に開示されている半導体基板に関連する半導体基板３００が記載されている。この半導体基板３００では、半導体基板３００上に複数の半導体領域３０４が形成されている。半導体基板３００上には、スクライブライン３０２Ａ，３０２Ｂに沿った複数の溝部３０３Ａ，３０３Ｂが格子状に形成されている。そして、スクライブライン３０２Ａ，３０２Ｂに沿って半導体基板３００を複数の溝部３０３Ａ，３０３Ｂで切断し、矩形状の半導体領域３０４がチップ状の部材に分割される。各チップ状の部材を用いて半導体装置３０１が形成される。各半導体装置３０１は、複数の貫通電極３０５が半導体領域３０４につながるように形成されている。
【００１０】
しかし、半導体基板３００の場合、複数の半導体領域３０４，３０４が溝部３０３Ａ，３０３Ｂを挟んで隣り合うように形成されている。また、各半導体領域３０４，３０４につながる複数の貫通電極３０５が溝部３０３Ａ，３０３Ｂの両側から溝部３０３Ａ，３０３Ｂの内側に延出している。そして、半導体基板３００を複数の溝部３０３Ａ，３０３Ｂで切断するときに、貫通電極３０５が削り取られることなく残るようにするため、切断に用いられるダイシングソー等の幅よりも溝部３０３Ａ，３０３Ｂの幅を大きくする必要があった。
【００１１】
単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減するためには、１枚の半導体基板３００からできるだけ数多くの半導体装置３０１を取り出すことが望ましい。この点、溝部３０３Ａ，３０３Ｂには半導体装置が形成されないため、溝部３０３Ａ，３０３Ｂの幅をできるだけ小さくすることが望ましい。溝部３０３Ａ，３０３Ｂの幅を小さくすると、その分、半導体基板３００の中で半導体領域３０４に割り当てられる領域が増えるため、半導体基板３００上に形成される半導体領域３０４の個数を増やすことができる。そうすると、半導体基板３００を溝部３０３Ａ，３０３Ｂで切断したときに、より多くの半導体装置３０１を切り出させるようになり、積層チップパッケージの製造コスト低減につながる。
【００１２】
しかし、前述した半導体基板３００のように、従来の半導体基板は、溝部３０３Ａ，３０３Ｂの両側から貫通電極３０５が延出される構造を有していたため、溝部３０３Ａ，３０３Ｂの内側にその幅方向に沿って貫通電極３０５を２つならべなければならなかった。そのため、従来の半導体基板は、溝部の幅を狭め難い構造を有していた。したがって、従来技術では、１枚の半導体基板から取り出せる半導体装置の個数を増やすことが困難であり、積層チップパッケージの製造コストを低減することが困難であった。
【００１３】
本発明は、上記課題を解決するためになされたもので、積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法において、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出し、積層半導体基板は、複数の半導体基板が積層されている積層方向に重なった複数の半導体基板のスクライブ溝部を貫通し、かつ複数の配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体基板をすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極と、複数の半導体基板すべてにおける積層方向に重なったデバイス領域から構成される複数の積層チップ領域とを有する積層半導体基板を特徴とする。
【００１５】
上記積層半導体基板は、複数の配線電極が部分配置パターンで配置されているから、デバイス領域の周囲に配線電極が配置される部分と、配線電極が配置されない部分とが存在している。しかも、複数の配線電極がスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけからスクライブ溝部に延出しているから、スクライブ溝部の片側だけから延出している。
【００１６】
また、上記積層半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなくスクライブ溝部に配置されていることが好ましい。
【００１７】
このような積層半導体基板では、電極パッドと境界辺との間の隙間がなくなるため、配線電極の、スクライブ溝部に張り出す大きさが小さくなる。
【００１８】
さらに、上記積層半導体基板の場合、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから配線電極が延出していることが好ましい。
【００１９】
このような積層半導体基板の場合、どのスクライブ溝部においても、配線電極がスクライブ溝部の片側だけから延出している。
【００２０】
また、上記積層半導体基板の場合、配線電極がデバイス領域からスクライブ溝部に延出する方向を延出方向としたときに、その延出方向および部分配置パターンが複数のデバイス領域すべてについて共通していることが好ましい。
【００２１】
このような積層半導体基板の場合、配線電極の部分配置パターンがすべてのデバイス領域において共通となり、しかも、配線電極のスクライブ溝部に対する延出方向も統一される。
【００２２】
さらに、上記積層半導体基板の場合、部分配置パターンが、複数のデバイス領域のそれぞれにおける４つの境界辺のうちのＬ字状に接続された２本が配線電極の配置された有電極辺に設定され、その有電極辺以外の２本が配線電極の配置されない無電極辺に設定されているＬ字状パターンであり、そのＬ字状パターンが複数のデバイス領域のすべてにおいて共通していることが好ましい。
【００２３】
また、上記積層半導体基板の場合、積層半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅が、切断幅とパッド幅とを加えた大きさ以下に設定されていることが好ましい。
【００２４】
さらに、上記積層半導体基板の場合、配線電極は、積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔が孔部に沿って形成されていることが好ましい。
【００２５】
上記積層半導体基板の場合、電極パッドは、矩形状または両端部がスクライブ溝部の内側に向かって開くように配置されたＵ字状に形成されていることが好ましい。
【００２６】
上記積層半導体基板では、半導体基板を４枚積層したユニット積層基板を１または２以上積層することによって、積層半導体基板が構成されていることが好ましい。
【００２７】
そして、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出し、配線電極は、半導体基板の厚さ方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなくスクライブ溝部に配置されている半導体基板を提供する。
【００２８】
また、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている半導体基板であって、複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、さらに矩形状に形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出している複数の配線電極とを有し、複数の配線電極が、複数のデバイス領域のそれぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、複数のデバイス領域のうちのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけからそのスクライブ溝部に延出し、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから配線電極が延出している半導体基板を提供する。
【００２９】
また、上記半導体基板の場合、複数のスクライブ溝部が、横方向に形成された複数の横溝部と、その横溝部と直交する複数の縦溝部とが十字状に交差した格子状に形成され、複数の横溝部および複数の縦溝部のすべてにおいて、そのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから配線電極が延出していることが好ましい。
【００３０】
さらに、配線電極がデバイス領域からスクライブ溝部に延出する方向を延出方向としたときに、その延出方向および部分配置パターンが複数のデバイス領域すべてについて共通していることが好ましい。
【００３１】
上記半導体基板の場合、部分配置パターンが、複数のデバイス領域のそれぞれにおける４つの境界辺のうちのＬ字状に接続された２本が配線電極の配置された有電極辺に設定され、その有電極辺以外の２本が配線電極の配置されない無電極辺に設定されているＬ字状パターンであり、そのＬ字状パターンが複数のデバイス領域のすべてにおいて共通していることが好ましい。
【００３２】
また、半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅が、切断幅とパッド幅とを加えた大きさ以下に設定されていることが好ましい。
【００３３】
さらに、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ半導体装置が形成されている矩形状のデバイス領域の周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、半導体装置に接続され、かつ樹脂絶縁層上に端部が配置されている複数の配線電極とを有し、複数の配線電極がデバイス領域と樹脂絶縁層との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで配置され、かつ、デバイス領域における４つの境界辺のうちのＬ字状に接続された２本が配線電極の配置された有電極辺に設定され、その有電極辺以外の２本が配線電極の配置されない無電極辺に設定され、積層チップパッケージは、複数の半導体チップが積層されている積層方向に重なった複数の半導体チップの樹脂絶縁層を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体チップをすべて貫通し、かつ貫通孔に出現しているすべての配線電極に接する貫通電極を有する積層チップパッケージを提供する。
【００３４】
上記積層チップパッケージの場合、配線電極は、樹脂絶縁層上に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、その電極パッドが境界辺との間に隙間を形成することなく樹脂絶縁層上に配置されていることが好ましい。
【００３５】
そして、本発明は、以下の（１）から（５）までの各工程を有する積層半導体基板の製造方法を提供する。
（１）半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程
（２）その複数のデバイス領域のそれぞれに形成されている半導体装置に接続され、かつデバイス領域からスクライブ溝部の内側に延出する複数の配線電極を、複数のデバイス領域それぞれについて、その各デバイス領域とスクライブ溝部との境目に相当する４つの境界辺の一部だけに沿った部分配置パターンで、かつスクライブ溝部に、そのスクライブ溝部を挟んで隣り合う２つのデバイス領域のうちのいずれか一方だけから延出させて形成することによって、電極付き基板を製造する基板製造工程
（３）電極付き基板を複数積層して積層ウェハを製造する積層工程
（４）積層ウェハについて、複数の電極付き基板が積層されている積層方向に重なった複数の電極付き基板のスクライブ溝部を貫通し、かつ配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程
（５）貫通孔に出現しているすべての配線電極に接する貫通電極を貫通孔を通って複数の電極付き基板をすべて貫通するように形成する貫通電極形成工程
【００３６】
上記製造方法の場合、基板製造工程において、積層方向に沿った孔部が形成されている電極パッドを有する形状で配線電極を形成し、かつ電極パッドを境界辺との間に隙間を形成することなくスクライブ溝部に配置することが好ましい。
【００３７】
また、上記製造方法の場合、基板製造工程において、デバイス領域における４つの境界辺のうちのＬ字状に接続された２本を配線電極の配置された有電極辺に設定し、その有電極辺以外の２本を配線電極の配置されない無電極辺に設定することが好ましい。
【００３８】
さらに、上記製造方法の場合、デバイス領域形成工程において、積層半導体基板をスクライブ溝部で切断するときに用いられる切断部材の幅を切断幅とし、電極パッドの境界辺から張り出す幅をパッド幅としたときに、スクライブ溝部の幅を切断幅とパッド幅とを加えた大きさ以下に設定することが好ましい。
【００３９】
そして、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。
【発明の効果】
【００４０】
以上詳述したように、本発明によれば、積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法において、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施の形態に係る積層半導体ウェハの全体を示す斜視図である。
【図２】図１の積層半導体ウェハの要部を示す平面図である。
【図３】図２の３−３線断面図である。
【図４】図２の３−３線に沿った積層半導体ウェハの要部を示す断面図である。
【図５】本発明の第１の実施の形態に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図６】本発明の実施の形態に係る積層チップパッケージの表側からみた斜視図である。
【図７】本発明の実施の形態に係る積層チップパッケージの裏側からみた斜視図である。
【図８】図６に示す積層チップパッケージの要部を示す一部省略した斜視図である。
【図９】図６の９−９線断面図である。
【図１０】図１の積層半導体ウェハのメモリセルを中心に示した断面図である。
【図１１】製造途中の積層半導体ウェハを示す図２と同様の平面図である。
【図１２】図１１の後続の積層半導体ウェハを示す図２と同様の平面図である。
【図１３】図１１の１３−１３線断面図である。
【図１４】図１２の１４−１４線断面図である。
【図１５】図１４の後続の積層半導体ウェハを示す図１３と同様の断面図である。
【図１６】図１５の後続の積層半導体ウェハを示す図１３と同様の断面図である。
【図１７】図１６の後続の積層半導体ウェハを示す図１３と同様の断面図である。
【図１８】図１７の後続の積層半導体ウェハを示す図１３と同様の断面図である。
【図１９】図１８の後続の積層半導体ウェハを示す図１３と同様の断面図である。
【図２０】図１９の後続の積層半導体ウェハを示す図１３と同様の断面図である。
【図２１】図１の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極の要部を示す斜視図である。
【図２２】図１の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極と貫通電極の要部を示す斜視図である。
【図２３】図２２の２３−２３線断面図である。
【図２４】溝部および配線電極の要部を示す平面図である。
【図２５】図２４とは別の溝部および配線電極の要部を示す平面図である。
【図２６】図２５とは別の溝部および配線電極の要部を示す平面図である。
【図２７】図２５とは別の溝部および配線電極の要部を示す平面図である。
【図２８】図２５とは別の溝部および配線電極の要部を示す平面図である。
【図２９】本発明に関連する溝部および配線電極の要部を示す平面図である。
【図３０】本発明の第２の実施の形態に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図３１】変形例に係る積層半導体ウェハにおける配線電極の配置パターンを模式的に示す平面図である。
【図３２】本発明の別の実施の形態に係る積層半導体ウェハの要部を示す平面図である。
【図３３】図３２の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。
【図３４】本発明のさらに別の実施の形態に係る積層半導体ウェハの要部を示す平面図である。
【図３５】図３４の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。
【図３６】従来の半導体ウェハの要部を示す平面図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（積層半導体ウェハ１００の構造）
まず、図１〜図５を参照して積層半導体ウェハ１００の構造について説明する。積層半導体ウェハ１００は、半導体ウェハ１を用いて製造される。積層半導体ウェハ１００は、本発明の第１の実施の形態に係る積層半導体基板であって、半導体ウェハ１が複数積層されている。図１に示されている積層半導体ウェハ１００では、８枚の半導体ウェハ１が積層されている。本発明の実施の形態に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ１の積層数は８枚には限定されない。
【００４３】
ここで、図１は積層半導体ウェハ１００の全体を示す斜視図である。図２は積層半導体ウェハ１００の要部を示す平面図である。また、図３は図２の３−３線断面図、図４は図２の３−３線に沿った積層半導体ウェハ１００の要部を示す断面図である。図５は、積層半導体ウェハ１００における後述する配線電極１５の配置パターンを模式的に示す平面図である。
【００４４】
半導体ウェハ１はシリコンウェハを用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハの第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。
【００４５】
そして、半導体ウェハ１は、第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されており、いずれも２０〜６０μｍ程度の深さおよび３５〜４５μｍ程度の幅を有している。隣接する溝部２０，２０および溝部２１，２１で囲まれた矩形状の領域に後述するデバイス領域１０が形成されている。
【００４６】
溝部２０、２１は、それぞれスクライブライン３Ａ，３Ｂに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部２０、２１は第１の表面１ａから第２の表面１ｂにまで達する貫通溝部として形成されている。その溝部２０、２１の内側に後述する溝部内絶縁層２２が隙間なく形成されている。
【００４７】
また、図１において、溝部２０は横方向に形成されているので、本発明の実施の形態に係る横溝部に対応している。溝部２１は縦方向に形成されているので、本発明の実施の形態に係る縦溝部に対応している。半導体ウェハ１では、複数のスクライブ溝部が、複数の溝部２０と複数の溝部２１とが十字状に交差した格子状に形成されている。
【００４８】
デバイス領域１０は、半導体ウェハ１上に多数形成されている。図１、図２では複数の溝部２１のうちの一つを溝部２１Ａとし、この溝部２１Ａを挟んで互いに隣り合う２つのデバイス領域１０、１０をデバイス領域１０Ａ，１０Ｂとしている。
【００４９】
そして、図３、図４に示すように、半導体ウェハ１はシリコンウェハによって構成されるシリコン基板３０を有し、その上側部分にデバイス領域１０が形成されている。デバイス領域１０は図１４等に示すように、表面にそれぞれ複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。
【００５０】
保護絶縁層３１はデバイス領域１０を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて後述する配線電極１５を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図１０参照）。
【００５１】
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、図２に詳しく示すように、配線電極１５が複数形成されている。各デバイス領域１０は、溝部２０，２１の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
【００５２】
そして、以上のような１枚の半導体ウェハ１をスクライブライン３Ａ，３Ｂに沿って溝部２０，２１で切断した場合、溝部内絶縁層２２で囲まれたデバイス領域１０およびシリコン基板３０を中心とするチップ状の半導体片が得られる。半導体ウェハ１において、デバイス領域１０およびシリコン基板３０を中心とする溝部内絶縁層２２で囲まれた部分をチップ予定部ともいう。
【００５３】
各デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
【００５４】
次に、溝部内絶縁層２２について説明する。溝部内絶縁層２２は溝部２０、２１の内側に形成されている。図２のうち、ドットを付した部分が溝部内絶縁層２２の表面を示している。
【００５５】
溝部内絶縁層２２はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を溝部２０、２１の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層２２の材料として樹脂を用いた場合を想定している。
【００５６】
特に、溝部内絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
【００５７】
また、溝部内絶縁層２２が溝部２０、２１の内側に隙間なく形成されていることにより、各デバイス領域１０の周囲全体が溝部内絶縁層２２で囲まれている。溝部内絶縁層２２は絶縁材で形成されており、この溝部内絶縁層２２により、隣り合うデバイス領域１０同士が電気的に絶縁されている。
【００５８】
次に、配線電極１５について、図２〜図５のほか、図２１〜図２３を参照して説明する。ここで、図２１は、積層半導体ウェハ１００に形成されている多数の配線電極１５のうちの、半導体ウェハ１が積層されている方向（以下「積層方向」という）に重なった８つの配線電極１５の要部を示す斜視図である。図２２は同じく、８つの配線電極１５と貫通電極１７を示す斜視図である。図２３は図２２の２３−２３線断面図である。
【００５９】
配線電極１５は、図２に示すように、デバイス領域１０Ａ、１０Ｂを含む各デバイス領域１０の周囲に沿って複数形成されている。また、それぞれの一部がそれぞれ各デバイス領域１０から溝部２０、または溝部２１の内側に延出して形成されている。さらに、配線電極１５は、溝部２０、または溝部２１を挟んで隣り合うデバイス領域１０のうちのいずれか一方だけから溝部２０、または溝部２１に延出している。例えば、デバイス領域１０Ａ、１０Ｂの場合、配線電極１５はデバイス領域１０Ａから溝部２１（２１Ａ）に延出しているが、デバイス領域１０Ｂからは溝部２１（２１Ａ）に延出していない。デバイス領域１０Ａ、１０Ｃの場合、配線電極１５は、デバイス領域１０Ａから溝部２０（２０Ａ）に延出しているが、デバイス領域１０Ｃからは溝部２０（２０Ａ）に延出していない。
【００６０】
本実施の形態において、配線電極が、溝部を挟んで隣り合う２つのデバイス領域の一方だけから延出する構造を片側延出構造とすると、半導体ウェハ１では、すべての溝部２０，２１のうちの、２つのデバイス領域１０に挟まれるすべての部分において、配線電極１５が片側延出構造で形成されている。
【００６１】
さらに、配線電極１５は互いに接することなく所定間隔を隔て離反して形成されている。また、各配線電極１５は電気的に絶縁されている。
【００６２】
そして、複数の配線電極１５は、各デバイス領域１０の周囲に部分配置パターンで配置されている。部分配置パターンとは、各デバイス領域１０の４つの境界辺のうちの一部だけに沿って配線電極１５が配置されるパターンを意味し、例えば図５に示すようなパターンである。各デバイス領域１０は図５に示すように、４つの境界辺１０Ｘ、１０Ｘ、１０Ｙ、１０Ｙを有しているが、その一部である境界辺１０Ｘ、１０Ｘだけに沿って配線電極１５が配置されている。
【００６３】
境界辺とは、デバイス領域と溝部との境目に相当する部分である。境界辺１０Ｘ、１０Ｙは、デバイス領域１０と、溝部２０，２１との境目に相当している。そのデバイス領域１０が矩形状に形成されているので、各デバイス領域１０に４つの境界辺１０Ｘ、１０Ｘ、１０Ｙ、１０Ｙが存在している。図５において、デバイス領域１０を囲む太線が境界辺１０Ｘを示し、デバイス領域１０を囲む細線が境界辺１０Ｙを示している。そして、境界辺１０Ｘは配線電極１５が配置されているので有電極辺に相当している。境界辺１０Ｙは配線電極１５が配置されていないので無電極辺に相当している。つまり、積層半導体ウェハ１００（半導体ウェハ１も同様）では、境界辺１０Ｘが有電極辺に設定され、境界辺１０Ｙが無電極辺に設定されている。
【００６４】
また、境界辺１０Ｘ、１０Ｘは、４つの境界辺のうちのＬ字状に接続された２本に相当している。境界辺１０Ｙ、１０Ｙは、境界辺１０Ｘ、１０Ｘ以外の２本に相当している。積層半導体ウェハ１００（半導体ウェハ１も同様）では、配線電極１５がデバイス領域１０の周囲にＬ字状に並んで配置されているので、配線電極１５がＬ字状パターンで配置されている。積層半導体ウェハ１００（半導体ウェハ１も同様）では、部分配置パターンがＬ字状パターンになっている。
【００６５】
そして、配線電極１５がデバイス領域１０から溝部２０，２１に延出する方向を延出方向としたときに、積層半導体ウェハ１００（半導体ウェハ１も同様）では、その延出方向および部分配置パターンが複数のデバイス領域１０のすべてについて共通している。
【００６６】
図５に示すように、配線電極１５は、デバイス領域１０から溝部２１に対して右向きの延出方向ｄ１で延出し、デバイス領域１０から溝部２０に対して下向きの延出方向ｄ２で延出している。そして、これら延出方向ｄ１、ｄ２はすべてのデバイス領域１０において共通している。配線電極１５のこのようなＬ字状パターンは、すべてのデバイス領域１０において共通している。
【００６７】
一方、配線電極１５は、Ｃｕ、Ａｕ等の導電性の材料で形成されている。配線電極１５は、図２に示したように、電極パッド１５ａと、ライン状端子部１５ｂとを有している。そして、ライン状端子部１５ｂの溝部２１Ａの内側に最も延出している部分が先端部１５ｃであって、それに電極パッド１５ａが接続されている。
【００６８】
電極パッド１５ａは矩形状である。また、溝部２１Ａの長さ方向（図２では、上下方向）に沿った幅がライン状端子部１５ｂよりも広く形成されている。電極パッド１５ａの表側の面は平坦である。側面も平坦である。
【００６９】
電極パッド１５ａは後述する延出端部１５ｃｃを有している。図２１に示す延出端部１５ｃｃの外側の側面部分が最も溝部２１Ａの内側に延出している部分である。この部分の外側の側面部分は最端部としての構成を備えている。
【００７０】
そして、図２１に詳しく示すように電極パッド１５ａは中央に孔部２５が形成されている。孔部２５は半導体ウェハ１の厚さ方向、すなわち積層方向に沿って電極パッド１５ａの表側から裏側まで貫通している。電極パッド１５ａは延出端部１５ｃｃの他に基部１５ａａと、２つの交差部１５ｂｂとを有している。基部１５ａａと、２つの交差部１５ｂｂおよび延出端部１５ｃｃとが孔部２５の周囲を取り囲んでいる。そのため、電極パッド１５ａは矩形環状に形成されている。
【００７１】
基部１５ａａはライン状端子部１５ｂに接続されるライン状端子部１５ｂよりも幅広の部分である。２つの交差部１５ｂｂは基部１５ａａにつながり、基部１５ａａから基部１５ａａと交差する方向に伸びる部分である。延出端部１５ｃｃは２つの交差部１５ｂｂにつながり、電極パッド１５ａの中で最も延出している部分である。そして、基部１５ａａ、２つの交差部１５ｂｂおよび延出端部１５ｃｃの孔部２５に臨む内側の側面がそれぞれ内側面１５ａａｉ，２つの１５ｂｂｉおよび１５ｃｃｉである。これらの内側面はそのすべての部分が後述する貫通孔３５に出現している。
【００７２】
ライン状端子部１５ｂは電極パッド１５ａから接続パッド３２につながるライン状部分である。
【００７３】
そして、積層半導体ウェハ１００は、以上のような半導体ウェハ１を絶縁性の接着剤で張り合わせて積層した構造を有している。図３に示すように、積層半導体ウェハ１００では、８枚の同じ半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈが積層されている。ただし、図３では、各半導体ウェハ１Ｅ〜１Ｇの図示を省略している。
【００７４】
積層半導体ウェハ１００は、積層チップ領域４０Ａ，４０Ｂを有している。積層チップ領域４０Ａ，４０Ｂは、それぞれ半導体ウェハ１Ａ〜１Ｈのうちの積層方向に沿って重なった８つのデバイス領域１０Ａ，１０Ｂを含んでいる。積層チップ領域４０Ａ，４０Ｂは、溝部内絶縁層２２および後述する接着層３３によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ２００となる領域である。溝部２０，２１に沿って積層半導体ウェハ１００を切断したときに、積層チップ領域４０Ａ，４０Ｂが分離され、複数の積層チップパッケージ２００が得られる（詳しくは後述する）。
【００７５】
そして、積層半導体ウェハ１００には、図３に詳しく示すように、貫通孔３５が形成されている。貫通孔３５は各電極パッド１５ａについて形成されているため、積層半導体ウェハ１００には、複数の貫通孔３５が形成されている。各貫通孔３５の内側に貫通電極１７が１本ずつ形成されている。また、積層半導体ウェハ１００の半導体ウェハ１Ｈ側に電極パッド２７が形成されている。電極パッド２７はそれぞれ各貫通電極１７に接続されている。
【００７６】
半導体ウェハ１Ａ〜１Ｈは、いずれも同じデバイス領域１０Ａ、１０Ｂ、溝部内絶縁層２２、配線電極１５等を有している。積層半導体ウェハ１００を積層方向に見ると各貫通孔３５に沿って８つの電極パッド１５ａが並んでいる。貫通孔３５と電極パッド１５ａとの関係を図示すると、例えば図２１に示すようになっている。
【００７７】
そして、各貫通孔３５に沿った８つの配線電極１５は半導体ウェハ１Ａ〜１Ｈそれぞれの中での位置が共通している。例えば、半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈそれぞれの配線電極１５Ａはいずれもデバイス領域１０Ａに形成され、しかも角部１０Ａｄとの位置関係が同じ位置に形成されている。これらの電極パッド１５ａが貫通孔３５に沿って一直線状に並んでいる。
【００７８】
ここで、半導体ウェハ１Ａ〜１Ｈそれぞれの配線電極１５の中で位置が共通している配線電極１５を共通配線電極とする。積層半導体ウェハ１００では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈそれぞれの合計８つの配線電極１５Ａが共通配線電極である。配線電極１５Ａという同じ配線電極１５によって図２１に示す積層電極群５５が構成されている。積層電極群５５は、積層方向に重なった複数の配線電極１５によって構成される。
【００７９】
貫通孔３５は積層電極群５５を構成している８つの配線電極１５について、それぞれの電極パッド１５ａに形成されている孔部２５を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔３５は、図３に示すように、各半導体ウェハ１Ａ〜１Ｈの溝部２０、２１、溝部内絶縁層２２および接着層３３を貫通している。これは、電極パッド１５ａが溝部２０，２１の内側に延出し、その内側に溝部内絶縁層２２が形成され、さらに半導体ウェハ１Ａ〜１Ｈの間に接着層３３が形成されていることに起因している。
【００８０】
貫通孔３５には、積層電極群５５を構成する８つの電極パッド１５ａの孔部２５に臨む内側面の全体が出現している。すなわち、図２１に示すように貫通孔３５には、各電極パッド１５ａの内側面１５ａａｉ，２つの内側面１５ｂｂｉおよび内側面１５ｃｃｉすべての部分の全体が出現している。そして、このような貫通孔３５の内側にそれぞれ貫通電極１７が形成されている。そのため、図２２，図２３に示すように、積層電極群５５を構成する８つの電極パッド１５ａすべてについて、孔部２５に臨む前述した内側面の全体がそれぞれ貫通電極１７の周側面に直に接している。
【００８１】
貫通電極１７は貫通孔３５の内側を通って半導体ウェハ１Ａ〜１Ｈをすべて貫通している。また、貫通電極１７はまっすぐな１本の棒状に形成されている。貫通電極１７はつなぎ目のない１本の導体である。図２における網目を付した矩形状の部分が貫通電極１７の表面を示している。貫通電極１７はＣｕ，Ａｕ等の金属部材によって形成されている。貫通電極１７は貫通孔３５に出現している８つの電極パッド１５ａに直に接している。前述したように、貫通孔３５には、それぞれ８つの電極パッド１５ａの内側面の全体が出現しているので、貫通電極１７はそれぞれ８つの電極パッド１５ａの内側面の全体に接している。
【００８２】
一方、デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図１０に示すような構造を有している。図１０は、積層半導体ウェハ１００のメモリセル４１を中心に示した断面図である。
【００８３】
メモリセル４１は接続パッド３２を介して配線電極１５が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図１０では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は半導体ウェハ１を接着するときに用いた接着材で構成されている。
【００８４】
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７Ｂ、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６Ａと、ゲート電極７５とを有している。
【００８５】
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６Ａが接続されている。絶縁層７７Ｂは、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６Ａに接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６Ａはそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
【００８６】
（積層半導体ウェハ１００の作用効果）
以上のように、積層半導体ウェハ１００では、複数の配線電極１５が各デバイス領域１０の周囲に部分配置パターンで配置されている。そのため、各デバイス領域１０において、その周囲に配線電極１５が配置される部分と、配線電極１５が配置されない部分とが存在している。また、すべての溝部２０，２１のうちの、２つのデバイス領域１０に挟まれるすべての部分において、配線電極１５が片側延出構造で形成されている。そのため、積層半導体ウェハ１００（半導体ウェハ１も同様）では、溝部２０や溝部２１の内側に、配線電極１５を幅方向に沿って２つ横並びで配置し得るだけのスペースを確保する必要がない。そのため、２つの配線電極１５が幅方向に沿って横並びで配置される場合に比べて溝部２０、溝部２１の幅を狭めることができる。
【００８７】
前述した従来の半導体基板３００のように、溝部３０３Ａ，３０３Ｂの両側から貫通電極３０５，３０５が延出されるときは、貫通電極３０５、３０５が溝部３０３Ａ，３０３Ｂの幅方向に沿って並ぶよう、溝部３０３Ａ，３０３Ｂの幅を２つの貫通電極３０５が納まる大きさで確保しなければならない。しかも、溝部３０３Ａ，３０３Ｂをダイシングソーで切断したときに、貫通電極３０５、３０５が切断されずに残るようにしなければならない。そのため、溝部３０３Ａ，３０３Ｂをある程度の大きさで確保しなければならず、溝部３０３Ａ，３０３Ｂの幅を狭めることが困難であった。
【００８８】
これに対し、積層半導体ウェハ１００（半導体ウェハ１も同様）のように、すべての溝部２０，２１のうちの、２つのデバイス領域１０に挟まれるすべての部分において、配線電極１５が片側延出構造で形成されていると、すべての溝部２０および溝部２１の幅を、配線電極１５が幅方向に沿って１つ並ぶ大きさで確保すれば済むようになる。そのため、すべての溝部２０および溝部２１の幅を狭めることが可能になる。
【００８９】
すべての溝部２０および溝部２１の幅が狭まると、それに伴い、半導体ウェハ１の中でデバイス領域１０に割り当て得る部分が増えるため、１枚の半導体ウェハ１上に形成し得るデバイス領域１０の個数を増やすことができる。そのため、１枚の半導体基板から取り出せる半導体チップの個数を増やすことができる。１枚の半導体基板から取り出せる半導体チップの個数が増えると、単位時間あたりに製造できる積層チップパッケージの個数を増やせるようになるため、積層チップパッケージの製造コストを低減することができる。
【００９０】
複数の溝部２０および溝部２１のすべてではなく、一部だけにおいて、配線電極１５が片側延出構造で形成されていてもよい。この場合も、溝部２０および溝部２１の幅が狭まったことに伴い、１枚の半導体ウェハ１上に形成し得るデバイス領域１０の個数を増やすことができる。しかし、すべての溝部２０および溝部２１において、配線電極１５が片側延出構造で形成されていた方がデバイス領域１０をより多く形成できるので、好適である。
【００９１】
しかも、積層半導体ウェハ１００および半導体ウェハ１では、複数のデバイス領域１０のすべてについて、配線電極１５の部分配置パターンと延出方向とが共通している。そのため、各デバイス領域１０について、それぞれの周囲の同じ場所に同じ向きで配線電極１５が延出している。配線電極１５が片側配線構造で配置されていても、その延出方向が統一されていない場合は、例えば１本の溝部２０の中に、左向きに延出する配線電極１５と、右向きに延出する配線電極１５とが混在することになる。このような場合は、溝部２０の幅を２つの配線電極１５が並ぶ大きさで確保する必要があり、溝部２０の幅を狭めることは困難である。しかしながら、半導体ウェハ１では、すべての溝部２０，２１において、配線電極１５が同じ向きで延出しているため、溝部２０の幅を狭めることができる。
【００９２】
また、積層半導体ウェハ１００（半導体ウェハ１も同様）のように、すべてのデバイス領域１０について、配線電極１５の部分配置パターンを同じＬ字状パターンにすることによって、配線電極１５の部分配置パターンと延出方向とを共通にすることができる。
【００９３】
一方、積層半導体ウェハ１００では、デバイス領域１０Ａ、１０Ｂは周囲全体が溝部内絶縁層２２によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった８つのデバイス領域１０Ａ，１０Ｂによって積層チップ領域４０Ａ，４０Ｂが形成されている。積層チップ領域４０Ａ，４０Ｂにおいて、それぞれに含まれる８つのデバイス領域１０が配線電極１５および貫通電極１７によって接続されている。
【００９４】
積層半導体ウェハ１００は、以上のような構成を有するため、積層チップ領域４０Ａ，４０Ｂを切断して物理的に分離することなく、半導体ウェア１が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。
【００９５】
つまり、電極パッド１５にプローブを接触させれば積層チップ領域４０Ａだけを対象としたパッケージ検査を行える。積層チップ領域４０Ａ，４０Ｂは、それぞれ別々の積層チップパッケージ２００となる領域であり、積層半導体ウェハ１００でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ１００では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。
【００９６】
したがって、積層半導体ウェハ１００は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ１００は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ１００を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ１００は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。
【００９７】
また、積層チップ領域４０Ａ，４０Ｂには、配線電極１５や貫通電極１７といった積層チップパッケージ２００を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ１００では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。
【００９８】
さらに、積層半導体ウェハ１００は貫通孔３５が形成されている。貫通孔３５は積層電極群５５を形成している配線電極１５の孔部２５をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔３５が直線状に形成されているから、貫通電極１７が１本の棒状導体となり、したがってこれらも形成しやすい。また、貫通電極１７はそれぞれ貫通孔３５の中を貫くつなぎ目のない１本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。
【００９９】
そして、貫通孔３５は積層電極群５５を構成しているすべての配線電極１５（詳しくは電極パッド１５ａの内側面）が出現している。そのため、その内側全体をＣｕ，Ａｕ等の金属で満たすことによって、積層電極群５５を構成するすべての配線電極１５に接続される形で貫通電極１７が得られる。したがって、積層半導体ウェハ１００を製造するさい、積層電極群５５を構成する８個の配線電極１５すべてに対し、貫通電極１７を簡単に接続することができる。
【０１００】
また、８枚の半導体ウェハ１Ａ〜１Ｈが積層されていながら貫通孔３５の中を貫く１本の導体を形成すれば貫通電極１７が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ１００では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１００は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。
【０１０１】
さらに、貫通電極１７はつなぎ目のない１本の棒状導体であるから、半導体ウェハ１００ごとの貫通電極によって各デバイス領域１０をつないでいる場合に比べて接触抵抗が少なくなっている。
【０１０２】
一方、貫通孔３５はそれぞれ電極パッド１５ａの孔部２５と、溝部内絶縁層２２および接着層３３とを貫通している。孔部２５の中には接着層３３の一部が入り込んでいる。そのため、貫通孔３５は樹脂層だけを貫く孔を形成することによって完成させることができる（詳しくは後述する）。貫通孔３５を形成するためにシリコン基板３０を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔３５が完成するから貫通孔３５の形成はレーザ加工等によって簡単に行える。貫通孔３５の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ１００は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。
【０１０３】
また、電極パッド１５ａの孔部２５に臨む内側面が内側面１５ａａｉ、２つの内側面１５ｂｂｉおよび内側面１５ｃｃｉの４つであり、これらすべての全体に貫通電極１７の周側面が直に接している。そのため、電極パッド１５ａと貫通電極１７との接触面積が広く確保されている。また、貫通電極１７の周側面の全方向に電極パッド１５ａが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。
【０１０４】
さらに、貫通孔３５が電極パッド１５ａの孔部２５に沿って形成されているから、孔部２５を積層方向に沿って延長したときの延長線上の孔部を貫通孔３５とすることができる。このような貫通孔３５は形成しやすいため、貫通孔３５の形成に要する時間をより短縮することができる。
【０１０５】
貫通孔３５は、積層電極群５５を構成する８つの配線電極１５を貫いている。積層電極群５５は、共通配線電極によって構成されている。そのため、貫通孔３５は、半導体ウェハ１Ａ〜１Ｈの８つの電極パッド１５ａを最短距離で結べる構造を有している。したがって、貫通孔３５を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極１７はまっすぐな１本の棒状であるから、必要最小限の長さで８つの電極パッド１５ａを接続している。よって、貫通電極１７の形成に要するＣｕ，Ａｕ等の金属を節約することもできる。
【０１０６】
一方、前述した積層電極群５５は、半導体ウェハ１Ａ〜１Ｈ８枚すべてが配線電極１５Ａという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ１Ａ〜１Ｄの４枚と、半導体ウェハ１Ｅ〜１Ｈの４枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極１５Ａ、後者は配線電極１５Ａのとなりの配線電極１５とし、これら８つの配線電極１５によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ１Ｄと半導体ウェハ１Ｅとの間で別の電極が必要になるが、それでも、半導体ウェハ１Ａ〜１Ｈ８枚すべてを接続することは可能である。
【０１０７】
そして、以上の積層半導体ウェハ１００では、８枚の半導体ウェハ１Ａ〜１Ｈが積層されている。この積層半導体ウェハ１００をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、２つのユニット積層基板を積層した積層半導体ウェハでは、１６枚の半導体ウェハが積層される。３つのユニット積層基板では２４枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は８の倍数となる。
【０１０８】
また、４枚の半導体ウェハ１Ａ〜１Ｄが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は４の倍数となる。
【０１０９】
積層半導体ウェハ１００を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、１ユニットが６４ＧＢになるようにしておけば、ユニットの積層数を変えるだけで簡単に１２８ＧＢ、２５６ＧＢのメモリを実現することができる。なお、８の倍数はすべて４の倍数であるため、４枚の半導体ウェハ１Ａ〜１Ｄを積層することによって、ユニット積層基板とすることが好ましい。
【０１１０】
（積層半導体ウェハ１００の製造方法）
続いて以上のような構成を有する積層半導体ウェハ１００の製造方法について、前述した図１〜図５、図２１〜図２３に加えて、図１１〜図２０を参照して説明する。ここで、図１１は製造途中の積層半導体ウェハを示す図２と同様の平面図である。図１２は図１１の後続の積層半導体ウェハを示す図２と同様の平面図である。図１３は図１１の１３−１３線断面図である。図１４は図１２の１４−１４線断面図である。また、図１５は図１４の後続の積層半導体ウェハを示す図１３と同様の断面図である。さらに、図１６〜図２０はそれぞれ順次後続の積層半導体ウェハを示す図１２と同様の断面図である。
【０１１１】
積層半導体ウェハ１００を製造するときは、まず、デバイス領域形成工程を実行する。デバイス領域形成工程では、ウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（処理前ウェハ）を準備する。そして、処理前ウェハについて、図１３に示すように、第１の表面１ａ上に保護絶縁層３１を形成する。
【０１１２】
次に、スクライブライン３Ａ，３Ｂに沿って溝部２０，２１をそれぞれ複数本ずつ形成する。図１１では、溝部２０，２１が１本ずつ示されているが、溝部２０，２１は複数本ずつ形成する。なお、溝部２０，２１はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部２０，２１をそれぞれ複数本ずつ形成することによって、処理前ウェハに複数のデバイス領域１０が形成される。
【０１１３】
続いて、絶縁層形成工程を行う。この絶縁層形成工程では、処理前ウェハの第１の表面１ａ全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が処理前ウェハの表面全体に行き渡り、しかも溝部２０，２１の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図１２、図１４に示したように、溝部２０，２１の内側に溝部内絶縁層２２が形成される。塗布した樹脂のうちの溝部２０，２１の内側に入り込んだ部分が溝部内絶縁層２２となる。
【０１１４】
次いで、図１４に示すように、保護絶縁層３１にコンタクトホール３１ａを形成して接続パッド３２を露出させる。
【０１１５】
その後、基板製造工程を実行する。基板製造工程では、各デバイス領域１０に複数個の配線電極１５を形成することによって、電極付き基板１１を製造する。この場合、各配線電極１５は、すべてのデバイス領域１０につき、前述した部分配置パターンで、かつ片側延出構造で形成する。この場合、基板製造工程では、図５に示したように、すべてのデバイス領域１０について、複数個の配線電極１５を同じＬ字状パターンで、しかも、延出方向を共通にして形成することが好ましい。
【０１１６】
そして、配線電極１５は孔部２５が形成された電極パッド１５ａを有する形状で形成する。孔部２５は電極パッド１５ａを貫通しているため、図１２に示すように孔部２５の内側に溝部内絶縁層２２の表面が露出している（孔部２５の内側にドットが示されている）。なお、配線電極１５は、例えば以下のような手順で形成することができる。
【０１１７】
まず、溝部内絶縁層２２、保護絶縁層３１の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５を形成することができる。
【０１１８】
続いて、積層工程を実行する。積層工程では、前述した手順によって製造した電極付き基板１１を複数枚積層することによって後述する積層ウェハ９０を製造する。
【０１１９】
まず、図１５に示すように、電極付き基板１１の第１の表面１ａに絶縁性の接着材を塗布して電極付き基板１１を台座３４に固定する。図１５では、このとき塗布した接着材からなる接着層３３が示されている。電極付き基板１１は後述する積層ウェハ９０の最も上位に配置される最上位基板として用いられる。台座３４は電極付き基板１１をサポートするための部材であって、図１５ではガラス板を用いている。接着材を塗布したことによって、第１の表面１ａ側に接着層３３が形成されるが、これは孔部２５の内側にも形成される。
【０１２０】
続いて、電極付き基板１１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１５に示すように電極付き基板１１の厚さを薄くする。すると、孔部２５の真下に溝部内絶縁層２２だけが配置される格好になる。つまり、第２の表面１ｂを溝部２０，２１が出現するまで研摩したことによって、溝部２０，２１の下にあったシリコン基板３０がなくなり、溝部２１が貫通溝部となっている。そのため、孔部２５の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座３４が固定されている電極付き基板１１を電極付き基板１１Ａとしている。
【０１２１】
次に、図１６に示すように別の電極付き基板１１Ｂを電極付き基板１１Ａの第２の表面１ｂ側に接着材を用いて接着する。このとき、電極付き基板１１Ａと電極付き基板１１Ｂについて、双方の溝部２０，２１の位置、配線電極１５の位置が揃うように位置合わせ行う。それから電極付き基板１１Ｂの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。
【０１２２】
さらに、図１７に示すように別の電極付き基板１１Ｃ，電極付き基板１１Ｄを用意する。そして、電極付き基板１１Ｃ，１１Ｄのそれぞれについて、積層体の第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
【０１２３】
図１８に示すように、引き続き別の３枚の電極付き基板１１（図１８〜図２０では、図示を省略している）について接着・研磨工程を繰り返し実行する。そして、最後に電極付き基板１１Ｈについて接着・研磨工程を実行する。すると、接着・研磨工程が合計８枚の電極付き基板１１について実行されることとなる。
【０１２４】
その後、電極付き基板１１Ａについて、台座３４および接着層３３を除去すると図１９に示すような積層ウェハ９０が製造される。積層ウェハ９０は電極付き基板１１Ａが最も上位に配置されて、その下位に７枚の電極付き基板１１が重なり、全部で８枚の電極付き基板１１が積層されている。この積層ウェハ９０は、台座３４および接着層３３が除去されているため、電極付き基板１１Ａの配線電極１５が凸状に出現している。
【０１２５】
次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ９０について、図１９に示すように貫通孔３５を形成する。貫通孔３５は、電極付き基板１１の積層されている方向（積層方向）に重なった複数（８枚）の電極付き基板１１すべての溝部２０，２１と、孔部２５、溝部内絶縁層２２および接着層３３を貫通し、さらに、積層方向に重なった８つすべての配線電極１５における電極パッド１５ａの内側面全体が出現するようにして形成する。
【０１２６】
貫通孔３５は、例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極１５の孔部２５に照射する。すると、照射するレーザ光のエネルギーにより、孔部２５に沿ってその延長線上の溝部内絶縁層２２および接着層３３が溶融等し、レーザ光が照射された領域から溝部内絶縁層２２等を積層方向に沿って貫く貫通孔３５が形成される。貫通孔３５を形成するためには、各孔部２５にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔３５を形成するのに好適である。この場合、レーザ加工では、ＣＯ２レーザ（炭酸ガスレーザ）やＴＨＧ（Third  Harmonic  Generation）レーザ）を用いることができる。特にＴＨＧレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔３５を微細に形成するのに適している。
【０１２７】
また、レーザ加工のほか、例えば、酸素プラズマを用いたＲＩＥ（反応性イオンエッチング; Reactive Ion Etching）や、ＩＢＥ（イオンビームエッチング）を適用することによって貫通孔３５を形成してもよい。
【０１２８】
続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔３５の内側に図２０に示すように貫通電極１７を形成する。貫通電極１７は、それぞれ貫通孔３５に出現しているすべての配線電極１５における電極パッド１５ａの内側面全体に接し、しかも貫通孔３５を通って８枚の電極付き基板１１をすべて貫通する１本の棒状に形成する。
【０１２９】
貫通電極１７は例えば次のようにして形成することができる。図２０に示すように、積層ウェハ９０における電極付き基板１１Ｈについて、樹脂製の保持板３７を用いてシード層３８を第２の表面１ｂに形成する。シード層３８はＣｕ等の金属からなり、めっき層の形成に用いられる。
【０１３０】
次に、シード層３８に通電し、電気めっきを行う。すると、シード層３８の表面からめっき膜が成長し、貫通孔３５の内側がめっき膜で埋め尽くされる。こうして、貫通孔３５の内側に貫通電極１７が形成される。貫通孔３５をめっき膜が埋め尽くすことによって貫通電極１７が形成されるので、貫通孔３５に出現しているすべての配線電極１５に貫通電極１７が接するようになる。貫通電極１７を形成することにより、積層方向に重なったデバイス領域１０が接続される。
【０１３１】
その後、積層ウェハ９０における電極付き基板１１Ｈの第２の表面１ｂに電極パッド２７を形成すると、積層半導体ウェハ１００が製造される。
【０１３２】
（積層チップパッケージの構造）
以上のような構成を有する積層半導体ウェハ１００を用いることによって、積層チップパッケージ２００を製造することができる。積層チップパッケージ２００の構造について図６〜図９を参照して説明すると、次のとおりである。ここで、図６は積層チップパッケージ２００の表側からみた斜視図、図７は同じく裏側からみた斜視図である。図８は積層チップパッケージ２００の要部を示す一部省略した斜視図、図９は図６の９−９線断面図である。
【０１３３】
積層チップパッケージ２００は前述した積層半導体ウェハ１００における積層チップ領域４０Ａ、４０Ｂから製造されている。積層チップパッケージ２００は８枚の半導体チップ２０１（２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ，２０１Ｅ，２０１Ｆ，２０１Ｇ，２０１Ｈ）が積層された構造を有している。積層チップパッケージ２００は、最も上位に表層チップとしての半導体チップ２０１Ａが積層されている。その下位に７枚の半導体チップ２０１Ｂ〜２０１Ｈが積層されている。各半導体チップ２０１Ａ〜２０１Ｈは接着層３３によって互いに接着されている。
【０１３４】
また、積層チップパッケージ２００は積層チップ領域４０Ａ、４０Ｂから製造されているので、表側に複数の配線電極１５が形成されている。裏側には複数の電極パッド２７が形成されている。積層チップパッケージ２００は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層２２を有している。積層チップパッケージ２００の周方向全体が溝部内絶縁層２２で覆われている。
【０１３５】
複数の配線電極１５は、半導体ウェハ１と同じＬ字状パターンで配置されている。そのため、半導体ウェハ１と同様、４つの境界辺１０Ｘ、１０Ｘ、１０Ｙ、１０ＹのうちのＬ字状に接続された１０Ｘ、１０Ｘが有電極辺に設定され、１０Ｙ、１０Ｙが無電極辺に設定されている。また、複数の電極パッド２７が半導体チップ２０１Ｈの裏面において、各配線電極１５に応じた位置に形成されている。そのため、複数の電極パッド２７も、半導体ウェハ１と同じＬ字状パターンで配置されている。
【０１３６】
そして、積層チップパッケージ２００は複数の貫通孔３５が形成され、各貫通孔３５に貫通電極１７が形成されている。各貫通孔３５は、半導体チップ２０１Ａ〜２０１Ｈの積層電極群５５を構成する８つの配線電極１５と、溝部内絶縁層２２及び接着層３３を貫通している。貫通電極１７は貫通孔３５を通る１本の棒状導体であり、積層電極群５５を構成する８つの配線電極１５の電極パッド１５ａに直に接している。
【０１３７】
そして、積層チップパッケージ２００は、半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ２００は、半導体チップが８枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は８枚には限定されない。
【０１３８】
以上の構成を有する積層チップパッケージ２００は、積層半導体ウェハ１００を用いて製造することができるから、従来の半導体装置３００よりも１つの積層半導体ウェハ１００からより多く製造することができる。そのため、積層チップパッケージ２００は、短い時間により多く製造することができる。したがって、積層チップパッケージ２００は、その製造コストを低減することができる。
【０１３９】
また、積層チップパッケージ２００は、積層半導体ウェハ１００と同様に貫通電極１７を有しているから、半導体チップ２０１同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極１７によって各半導体チップ２０１がすべて接続されている。貫通電極１７はつなぎ目のない１本の棒状導体であるから半導体チップ２０１ごとの配線によって各半導体ウェハ１００をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド１５ａの孔部２５に臨む内側面全体に貫通電極１７の周側面が接しているから、電極パッド１５ａと貫通電極１７との接触面積が広く確保され、電流の流れがスムーズになっている。
【０１４０】
（積層チップパッケージの製造方法）
続いて、積層チップパッケージの製造方法について説明する。以上のような構成を備えた積層チップパッケージ２００は、前述した積層半導体ウェハ１００を用いて製造することができる。この場合、積層半導体ウェハ１００をダイシングソーを用いてスクライブライン３Ａ，３Ｂに沿って切断すると、積層チップ領域４０Ａ，４０Ｂ等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ２００となる。
【０１４１】
ここで、積層半導体ウェハ１００を切断するときは、図示しない切断部材であるブレードが溝部２１、溝部２０に沿うようにする。この場合、ブレードが電極パッド１５ａに接触しないようにすることが好ましい。こうすることにより、積層チップパッケージ２００を全周絶縁構造にすることができる。全周絶縁構造とは、周方向全体が溝部内絶縁層２２等の絶縁材によって覆われた構造を意味している。
【０１４２】
この全周絶縁構造にするためには、できるだけ、溝部２１、溝部２０の幅を太くする方がよい。しかし、そうすると、１枚の半導体ウェハ１上に形成し得るデバイス領域１０の個数が少なくなるおそれがある。そのため、溝部２１の幅（溝部２０も同様）と、電極パッド１５ａの形成位置を次のようにすることが好ましい。
【０１４３】
まず、図２４に示すように、前述した配線電極１５のように、電極パッド１５ａを境界辺１０Ｘから距離Ｗｄだけ離して形成するときは、溝部２１の幅（この幅を溝幅ともいう）Ｗ１０から、Ｗｄと電極パッド１５ａの張り出し幅（パッド幅）ＷＸとの和を引いた大きさが無電極幅Ｗ１となる。すなわち、Ｗ１＝Ｗ１０−（Ｗｄ＋ＷＸ）となる。Ｗｄは、電極パッド１５ａと境界辺１０Ｘとの距離であるが、この場合のＷｄは０よりも大きい（Ｗｄ＞０）。
【０１４４】
この無電極幅Ｗ１がブレードの幅ＷＢよりも大きいときは、全周絶縁構造の積層チップパッケージ２００が得られる。ＷＸは、基部１５ａａの幅Ｗｂ（約５μｍ）と、孔部２５の幅Ｗａ（約５μｍ）と、延出端部１５ｃｃの幅Ｗｃ（約５μｍ）との和であるから、約１５μｍ程度である。また、ブレードの幅ＷＢは２５μｍから３０μｍである。これは本発明の実施の形態に係る切断幅に相当している。図２４のように、電極パッド１５ａをＷｄ＞０で形成する場合、溝幅Ｗ１０は、少なくとも４０μｍ（＝１５μｍ＋２５μｍ）＋Ｗｄとなり、４０μｍよりも大きくする必要がある。
【０１４５】
しかし、図２５に示すように、Ｗｄを０にした場合、溝部２１の幅Ｗ１１がＷｄの分だけ小さくなる。そのため、電極パッド１５ａは、Ｗｄを０にし得る位置に形成することが好ましい。すなわち、電極パッド１５ａを境界辺１０Ｘとの間に隙間を形成することなく溝部２０，２１に配置することが好ましい。こうすることで、幅Ｗ１１が４０μｍ程度になり、図２４の場合よりも小さくすることができる。
【０１４６】
さらに、無電極幅Ｗ１がブレードの幅ＷＢよりも小さくなるようにすれば、溝幅Ｗ１１をより小さくすることができる。例えば、ブレードによるカットゾーン（図２５の斜線部分）の端部が、延出端部１５ｃｃと交差部１５ｂｂとの境界部分を通るようにすることが好ましい。このようにすると、溝幅Ｗ１１は３５μｍ程度にまで小さい大きさにすることができる。
【０１４７】
この場合、孔部２５はそのまま残るので、電極パッド１５ａの内周面の大半と、貫通電極１７との接触状態が確保できるが、延出端部１５ｃｃがカットされることによって、電極パッド１５ａの内周面の一部について貫通電極１７との接触状態が確保できなくなる。この点を考慮すると、図２６に示すように、カットゾーン（図２６の斜線部分）の端部が延出端部１５ｃｃの中を通るようにすることが好ましい。こうすると、電極パッド１５ａの内周面全体と、貫通電極１７との接触状態が確保できる。
【０１４８】
そうすると、ブレードの幅ＷＢとパッド幅ＷＸとを加えた大きさを指定幅とし、Ｗｄ＝０の状態において、溝幅Ｗ１２を、指定幅以下であり、かつ指定幅から延出端部１５ｃｃの幅を引いた値よりは大きくすることが好ましい。この場合、溝幅Ｗ１２は、３５μｍよりも大きく、４０μｍ以下の範囲にすることが好ましい。このようにすると、電極パッド１５ａの内周面全体と、貫通電極１７との接触状態を確保しながら、溝部２０，２１の幅を狭めることができる。
【０１４９】
さらに、溝幅を小さくするには、図２７に示すように、ブレードによるカットゾーンが孔部２５を通るようにすればよい。こうすると、溝幅Ｗ１３を３５μｍよりも小さくすることができる。なお、ブレードによるカットゾーンが電極パッド１５ａを通らないようにしてもよい。この場合、図２８に示すように、溝幅Ｗ１４がブレードの幅ＷＢとパッド幅ＷＸとを加えた大きさよりも大きくなるため、溝幅Ｗ１４は４０μｍよりも大きくなる。
【０１５０】
また、前述の説明では、基部１５ａａの幅Ｗｂ、孔部２５の幅Ｗａおよび延出端部１５ｃｃの幅Ｗｃが同じ大きさ（約５μｍ）であるとしている。しかしながら、幅Ｗｂ、幅Ｗａおよび幅Ｗｃを異なる大きさにすることもできる。
【０１５１】
この場合、溝幅をできるだけ小さくするためには、幅Ｗｂ、幅Ｗａおよび幅Ｗｃをすべて小さくすることが好ましいが、幅Ｗａを小さくすると、電極パッド１５ａの内周面の大きさが小さくなり、貫通電極１７に接触する部分が小さくなる。そのため、幅Ｗａはできるだけ小さくせずに幅Ｗｂおよび幅Ｗｃを小さくすることが好ましい。例えば、幅Ｗｂを１μｍ〜５μｍとし、幅Ｗｃを０μｍ〜２μｍとし、幅Ｗａは３μｍ〜５μｍにすることができる。こうすると、溝幅を２９μｍ（＝１＋３＋２５μｍ）にすることができる。
【０１５２】
一方、図２９に示した配線電極１１５のように、両側延出構造にすると、溝幅はブレードの幅ＷＢに加えて２つ分のパッド幅ＷＸを確保し得る大きさにしなければならない。そのため、溝幅Ｗ１１５は、電極パッドが境界辺に接するようにしても、少なくとも５５μｍ（＝２５μｍ＋１５μｍ＋１５μｍ）程度になり、半導体ウェハ１よりも大きいことが明らかである。
【０１５３】
（変形例）
半導体ウェハ１および積層半導体ウェハ１１０では、図３１に示すように、有電極辺１０Ｘ、１０Ｘと、無電極辺１０Ｙ、１０Ｙの位置を変更してもよい。このようにしても、前述した半導体ウェハ１および積層半導体ウェハ１１０のように、１枚の基板上に形成し得るデバイス領域１０の個数を増やすことができる。
【０１５４】
第２の実施の形態
続いて、図３０を参照して、本発明の第２の実施の形態に係る積層半導体ウェハ１０５について説明する。ここで、図３０は第２の実施の形態に係る積層半導体ウェハ１０５における配線電極１５の配置パターンを模式的に示す平面図である。
【０１５５】
積層半導体ウェハ１０５でも、溝部２０，２１のすべてにおいて、配線電極１５が部分配置パターンで配置されている。しかも、配線電極１５は片側延出構造で形成されている。しかし、積層半導体ウェハ１０５では、配線電極１５が積層半導体ウェハ１００と同じＬ字状パターンで配置されたデバイス領域１０と、配線電極１５が逆さＬ字状パターンで配置されたデバイス領域１０とが横方向に沿って交互に並べられている。
【０１５６】
積層半導体ウェハ１０５では、縦方向のラインＬ１に沿って並んだデバイス領域１０については、配線電極１５がＬ字状パターンで配置されている。その隣のラインＬ２に沿って並んだデバイス領域１０については、配線電極１５が逆さＬ字状パターンで配置されている。配線電極１５が逆さＬ字状パターンで配置される場合、配線電極１５の延出方向は、右向きの延出方向ｄ１と、上向きの延出方向ｄ３との組み合わせになる。逆さＬ字状パターンも、境界辺のＬ字状に接続された２本が有電極辺に設定されているので、Ｌ字状パターンと共通している。
【０１５７】
そして、Ｌ字状パターンと逆さＬ字状パターンとが交互に出現すると、溝部２０に対して、下向きの延出方向ｄ２の配線電極１５と、上向きの延出方向ｄ３の配線電極１５とが交互に出現する。そのため、１本の溝部２０について、配線電極１５の延出方向が２種類存在し、１種類に統一されていない。この場合、積層半導体ウェハ１０５を溝部２０で切断したときに、延出方向ｄ２の配線電極１５と、延出方向ｄ３の配線電極１５とが双方とも残るようにするには、溝部２０の幅を、配線電極１５が２つ横並びに並んだ場合と同様な大きさにする必要がある。したがって、デバイス領域１０のＹ方向に沿った個数を増やすことは困難である。
【０１５８】
しかし、溝部２１については、配線電極１５の延出方向がすべて延出方向ｄ１であり、１種類に統一されている。したがって、積層半導体ウェハ１００と同様に、デバイス領域１０のＸ方向に沿った個数を増やすことができる。そのため、積層半導体ウェハ１０５でも、全体として、１枚の基板上に形成し得るデバイス領域１０の個数を増やすことができる。よって、積層半導体ウェハ１０５でも、単位時間あたりに製造できる積層チップパッケージの個数を増やせるようになるため、積層チップパッケージの製造コストを低減することができる。
【０１５９】
その他の実施の形態
続いて、図３２、図３３を参照して、本発明の別の実施の形態に係る積層半導体ウェハ１１０について説明する。ここで、図３２は積層半導体ウェハ１１０の２つのデバイス領域１０の要部を示す平面図である。図３３は製造途中の半導体ウェハ２の要部を示す斜視図である。
【０１６０】
積層半導体ウェハ１１０は、積層半導体ウェハ１００と比較して半導体ウェハ２を用いて製造される点で相違している。積層半導体ウェハ１１０は、半導体ウェハ２が複数積層されている。
【０１６１】
半導体ウェハ２は半導体ウェハ１と比較して、配線電極１５の代わりに配線電極７５を有する点で相違している。配線電極７５は配線電極１５と比較して、電極パッド１５ａの代わりに電極パッド７５ａを有する点で相違している。配線電極７５は配線電極１５と同様にＬ字状パターンで配置されている。
【０１６２】
電極パッド７５ａは、電極パッド１５ａと比較して、それぞれ延出端部１５ｃｃを有していない点で相違している。電極パッド７５ａについて詳しく述べれば次のとおりである。電極パッド７５ａは図３３に詳しく示すように、基部１５ａａと、２つの交差部１５ｂｂとを有し、これらによって孔部７７の周囲を取り囲む変形Ｕ字形状に形成されている。また、２つの交差部１５ｂｂが溝部２１の内側に向かって開くように配置されている。そして、基部１５ａａと、２つの交差部１５ｂｂとの内側に孔部７７が形成されている。
【０１６３】
積層半導体ウェハ１１０は、積層半導体ウェハ１００の貫通孔３５と同様の貫通孔８５が複数形成され、各貫通孔８５の内側にそれぞれ貫通電極１７が１本ずつ形成されている。なお、図３３は製造途中の半導体ウェハ２を示しているので、貫通電極１７および貫通孔８５が示されていない。
【０１６４】
以上のような積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様、各デバイス領域１０について、配線電極７５がＬ字状パターンで配置されているから、１枚の半導体ウェハ２上に形成されるデバイス領域１０の個数を多くすることができる。
【０１６５】
そのうえ、隣接するデバイス領域１０Ａ、１０Ｂが溝部内絶縁層２２によって電気的に絶縁されている。そのため、積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ１１０を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
【０１６６】
また、積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様の貫通電極１７を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１１０でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ１１０は、貫通孔３５と同様の貫通孔８５を有しているから、貫通孔８５の形成に要する時間も短縮できる。そのため、積層半導体ウェハ１１０は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
【０１６７】
一方、配線電極７５は延出端部１５ｃｃを有していないため配線電極１５に比べると、貫通電極１７との接触面積が縮小される。しかし、配線電極７５の３つの内側面が貫通電極１７に接触しているので、電極パッド７５ａと貫通電極１７との接触が実用上十分なレベルで確保されている。
【０１６８】
続いて、図３４、図３５を参照して、本発明の更に別の実施の形態に係る積層半導体ウェハ１２０について説明する。ここで、図３４は積層半導体ウェハ１２０の２つのデバイス領域１０の要部を示す平面図である。図３５は製造途中の半導体ウェハ３の要部を示す斜視図である。
【０１６９】
積層半導体ウェハ１２０は、積層半導体ウェハ１００と比較して半導体ウェハ３を用いて製造される点で相違している。積層半導体ウェハ１２０は、半導体ウェハ３が複数積層されている。
【０１７０】
半導体ウェハ３は半導体ウェハ１と比較して、配線電極１５がそれぞれ電極パッド１５ａを有してなく、ライン状端子部１５ｂだけを有している点で相違している。
【０１７１】
積層半導体ウェハ１２０は、積層半導体ウェハ１００の貫通孔３５と同様の貫通孔７７Ａが複数形成され、各貫通孔７７Ａの内側に貫通電極１７が１本ずつ形成されている。また、図３５は、製造途中の半導体ウェハ３を示しているので、貫通電極１７が示されていない。貫通孔７７Ａは後に形成されるので、図３５では点線で示されている。
【０１７２】
各貫通孔７７Ａは、積層半導体ウェハ１００の貫通孔３５と比較して、ライン状端子部１５ｂの先端部１５ｃが出現するように形成されている点で相違している。この積層半導体ウェハ１２０の場合、ライン状端子部１５ｂの先端部１５ｃが溝部２１の内側に最も延出しているから、先端部１５ｃが最端部である。
【０１７３】
以上のような積層半導体ウェハ１２０も、積層半導体ウェハ１００と同様、各デバイス領域１０について、配線電極１５がＬ字状パターンで配置されているから、１枚の半導体ウェハ２上に形成されるデバイス領域１０の個数を多くすることができる。
【０１７４】
また、積層半導体ウェハ１２０は、互いに離反している配線電極１５を有し、隣接するデバイス領域１０Ａ、１０Ｂが溝部内絶縁層２２によって電気的に絶縁されている。そのため、積層半導体ウェハ１２０も、積層半導体ウェハ１００と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ１２０を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
【０１７５】
また、積層半導体ウェハ１２０は、積層半導体ウェハ１００と同様の貫通電極１７を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１２０でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ１２０は、貫通孔３５と同様の貫通孔７７Ａを有しているから、貫通孔７７Ａの形成に要する時間も短縮できる。そのため、積層半導体ウェハ１２０は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
【０１７６】
一方、積層半導体ウェハ１２０は、電極パッド１５ａを有していないため、積層半導体ウェハ１００に比べると、配線電極１５と貫通電極１７との接触面積が縮小される。しかし、配線電極１５および貫通電極１７については、先端部１５ｃが貫通電極１７に接触しているので、配線電極１５と貫通電極１７との接触が確保されている。
【０１７７】
以上の各実施の形態では、積層方向に重なった８つの共通配線電極によって積層電極群５５が構成されている。ウェハテストは積層する前の各半導体ウェハ１を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ１の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ２００は良品のチップ予定部だけを用いる必要がある。
【０１７８】
そのため、半導体ウェハ１の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。
【０１７９】
また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。
【０１８０】
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【産業上の利用可能性】
【０１８１】
本発明を適用することにより、単位時間あたりに製造できる積層チップパッケージの個数を増やして積層チップパッケージの製造コストを低減することができる。本発明は積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法で利用することができる。
【符号の説明】
【０１８２】
１，２，３…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，１０Ａ，１０Ｂ…デバイス領域、１０Ｘ，１０Ｙ…境界辺、１１…電極付き基板、１５，７５…配線電極、１５ａ，７５ａ…電極パッド、１７…貫通電極、２０，２１…溝部、２５，７７…孔部、３５，７７Ａ，８５…貫通孔、４０Ａ，４０Ｂ…積層チップ領域、５５…積層電極群、９０…積層ウェハ、１００，１０５，１１０，１２０…積層半導体ウェハ、２００…積層チップパッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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