(57)【特許請求の範囲】
【請求項１】
第１の信号処理部と、第１及び第２の入出力インタフェース部とを有する第１のデジタル信号処理部と、
第２の信号処理部と、第３及び第４の入出力インタフェース部と、選択部とを有する第２のデジタル信号処理部とを備え、
前記第１及び第２の信号処理部は、低速変調方式での変復調と、前記低速変調方式の複数倍のビットレートで信号光を送受信可能な高速変調方式での変復調とを選択的に切り替えてデジタル信号処理可能であり、
前記第１、第２、第３及び第４の入出力インタフェース部は、シリアル信号とパラレル信号を互いに変換し、
前記第１及び第２の入出力インタフェース部のパラレル側インタフェースは前記第１の信号処理部に電気的に接続され、
前記第２の入出力インタフェース部のシリアル側インタフェースは前記第４の入出力インタフェース部のシリアル側インタフェースに電気的に接続され、
前記選択部は、前記低速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第２の信号処理部とを電気的に接続し、前記高速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第４の入出力インタフェース部のパラレル側インタフェースとを電気的に接続することを特徴とするデジタル信号処理装置。
【請求項２】
前記第１、第２、第３及び第４の入出力インタフェース部のそれぞれは、シリアル信号をパラレル信号に変換するシリアル・パラレル変換器と、パラレル信号をシリアル信号に変換するパラレル・シリアル変換器とを有し、
前記第１の入出力インタフェース部の前記シリアル・パラレル変換器及び前記パラレル・シリアル変換器と前記第２の入出力インタフェース部の前記シリアル・パラレル変換器及び前記パラレル・シリアル変換器のそれぞれのパラレル側インタフェースは前記第１の信号処理部に電気的に接続され、
前記第２の入出力インタフェース部の前記シリアル・パラレル変換器のシリアル側インタフェースは前記第４の入出力インタフェース部の前記パラレル・シリアル変換器のシリアル側インタフェースに電気的に接続され、
前記第２の入出力インタフェース部の前記パラレル・シリアル変換器のシリアル側インタフェースは前記第４の入出力インタフェース部の前記シリアル・パラレル変換器のシリアル側インタフェースに電気的に接続され、
前記選択部は、前記低速変調方式が選択された場合には前記第３の入出力インタフェース部の前記シリアル・パラレル変換器及び前記パラレル・シリアル変換器のそれぞれのパラレル側インタフェースと前記第２の信号処理部とを電気的に接続し、前記高速変調方式が選択された場合には前記第３の入出力インタフェース部の前記シリアル・パラレル変換器のパラレル側インタフェースと前記第４の入出力インタフェース部の前記パラレル・シリアル変換器のパラレル側インタフェースとを電気的に接続し、かつ前記第３の入出力インタフェース部の前記パラレル・シリアル変換器のパラレル側インタフェースと前記第４の入出力インタフェース部の前記シリアル・パラレル変換器のパラレル側インタフェースとを電気的に接続することを特徴とする請求項１に記載のデジタル信号処理装置。
【請求項３】
前記低速変調方式はＱＰＳＫ変調方式であり、前記高速変調方式は前記低速変調方式の２倍のビットレートで信号光を送受信可能な１６ＱＡＭ変調方式であることを特徴とする請求項１又は２に記載のデジタル信号処理装置。
【請求項４】
前記第１の信号処理部は、光トランシーバが受信した信号光のビット誤り率を測定し、所望の誤り率を超えているか否かを判定するビット誤り率判定部を有することを特徴とする請求項１〜３の何れか１項に記載のデジタル信号処理装置。
【請求項５】
第１及び第２のポートを有するフレーム処理部と、
前記フレーム処理部から信号を入力してデジタル信号処理するか、又は、デジタル信号処理した信号を前記フレーム処理部に出力する第１及び第２のデジタル信号処理部と、
信号光を受信して電気信号に変換してそれぞれ前記第１及び第２のデジタル信号処理部に出力するか、又は、それぞれ前記第１及び第２のデジタル信号処理部から入力した電気信号を信号光に変換して送信する第１及び第２の光トランシーバとを備え、
前記第１のデジタル信号処理部は、第１の信号処理部と、第１及び第２の入出力インタフェース部とを有し、
前記第２のデジタル信号処理部は、第２の信号処理部と、第３及び第４の入出力インタフェース部と、選択部とを有し、
前記第１及び第２の信号処理部は、低速変調方式での変復調と、前記低速変調方式の複数倍のビットレートで信号光を送受信可能な高速変調方式での変復調とを選択的に切り替えてデジタル信号処理可能であり、
前記第１、第２、第３及び第４の入出力インタフェース部は、シリアル信号とパラレル信号を互いに変換し、
前記第１及び第２の入出力インタフェース部のパラレル側インタフェースは前記第１の信号処理部に電気的に接続され、
前記第１及び第３の入出力インタフェース部のシリアル側インタフェースはそれぞれ前記フレーム処理部の前記第１及び第２のポートに電気的に接続され、
前記第２の入出力インタフェース部のシリアル側インタフェースは前記第４の入出力インタフェース部のシリアル側インタフェースに電気的に接続され、
前記選択部は、前記低速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第２の信号処理部とを電気的に接続し、前記高速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第４の入出力インタフェース部のパラレル側インタフェースとを電気的に接続することを特徴とする光送受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、構成や接続形態を変更することなく光伝送アプリケーションを選択的に利用でき、デジタル信号処理部と接続されるフレーム処理部のポート数を低減することができるデジタル信号処理装置及び光送受信器に関する。
【背景技術】
【０００２】
コヒーレント光伝送技術とは、無線通信におけるホモダイン検波又はヘテロダイン検波と同様に、受信器に局発光源を備え、局発光源が出力する局発光と受信信号光とを干渉させて生じるビート信号を、ベースバンド又は中間周波数帯に変換した後、受信等化波形を識別再生する技術をいう。コヒーレント光伝送技術により、受信感度の向上や光ファイバなどにおける固定的な分散の補償（遅延等化）などが可能となる。しかし、一方で、受信信号光と局発光との周波数／位相の同期や偏波トラッキングなどが課題となっていた。
【０００３】
上記の課題を解決し、１波長あたり１００Ｇｂｉｔ／ｓ超の伝送容量を実現する伝送技術として、デジタルコヒーレント光伝送技術が開発された（例えば、非特許文献１参照）。デジタルコヒーレント光伝送技術では、デジタル信号処理により光位相同期を行い、かつ、光ファイバの偏波モード分散や波長分散による遅延特性を適応的に補償（適応等化）することで、従来のコヒーレント光伝送技術の課題を解決している。
【０００４】
デジタルコヒーレント光伝送技術では、上述の電気的な信号処理にデジタル信号処理を用いていることから、柔軟な信号処理が可能となる。すなわち、上述した光位相同期や適応等化といった処理以外にも、エラー訂正処理などの多様な処理を併せて行うことができる。また、必要に応じてある処理の適否を切り替えて用いることもできるようになる。例えば、外部からの指示に応じて、異なる種類の変調方式から任意の一の変調方式を選択して適用する技術も開発されている。
【０００５】
以下、１００Ｇｂｉｔ／ｓのＱＰＳＫ（Quadrature Phase Shift Keying）と２００Ｇｂｉｔ／ｓの１６ＱＡＭ（Quadrature Amplitude Modulation）の何れかの多値変調方式を選択して送受信することができる従来の光送受信器の構成及び動作について説明する。
【０００６】
図１１は、変調方式を任意に選択可能な従来の光送受信器を示す図である。この光送受信器は、ＱＰＳＫと１６ＱＡＭの何れかの多値変調方式で変調された信号光を出力する光送信部と、ＱＰＳＫと１６ＱＡＭの何れかで多値変調された信号光を受信してアナログの電気信号を受信信号として出力する光受信部と、デジタル信号処理ＬＳＩと、送受信するフレームの再構築やフレームフォーマットの変換を行うフレーマＬＳＩと、フレーム転送処理ＬＳＩとを有する。
【０００７】
光送信部は、デジタル信号処理ＬＳＩから電気の変調信号を受信し、ＱＰＳＫ又はＱＡＭの何れかの多値変調方式で変調された信号光を出力する。光送信部は、搬送波であるレーザ光を出力する半導体レーザ（ＬＤ）と、ＬＤが出力したレーザ光を多値変調する多値変調器と、多値変調器を駆動するドライバとを有する。１００Ｇｂｉｔ／ｓのＱＰＳＫ変調方式の場合、光送信部は、計４レーンの２５Ｇｂｉｔ／ｓ入力信号を４値位相多重（×２）と偏波多重（×２）で多重することによって、１波長あたり１００Ｇｂｉｔ／ｓの伝送速度を実現する。また、２００Ｇｂｉｔ／ｓの１６ＱＡＭ変調方式の場合、光送信部は、計８レーンの２５Ｇｂｉｔ／ｓの入力信号を１６値位相多重（×４）と偏波多重（×２）で多重することによって、１波長あたり２００Ｇｂｉｔ／ｓの伝送速度を実現する。
【０００８】
光受信部は、多値変調された信号光を受信し、アナログの電気信号を受信信号として出力する。光受信部は、局発光源（ＬＯ）と、９０度光ハイブリッド回路と、バランス型受光素子（ＰＤ）アレイとを有する。バランス型ＰＤアレイからは、ＱＰＳＫ変調方式の光受信部の場合には計４レーンの信号（２対のＩＱ信号）が出力され、１６ＱＡＭ変調方式の光受信部の場合には計８レーンの信号（４対のＩＱ信号）が出力される。
【０００９】
なお、光送信部と光受信部は、光トランシーバとして一体となって実装されることもある。光トランシーバとしては、例えばＣＦＰ２−ＡＣＯなどのように、アナログのプラガブルな態様も利用されている。
【００１０】
デジタル信号処理ＬＳＩは、アナログの受信信号をデジタル信号に変換し、デジタル信号処理により受信信号を復調する。さらには、伝送すべき信号を各種変調方式（ＱＰＳＫ又は１６ＱＡＭ）に応じた変調信号に符号化する。
【００１１】
デジタル信号処理ＬＳＩの構成及び動作を詳述する。光受信部から出力されたアナログの受信信号は、アナログ・デジタル（ＡＤ）変換部によりデジタル信号に変換される。ＡＤ変換部から出力されたデジタル信号は、伝送路である光ファイバの固定的な分散である波長分散を波長分散補償部にて補償され、主として光ファイバを伝送する信号光の偏波変動により生じる高速な波形劣化を適応的に補償する適応等化部にて波形等化された後、復調部にて識別再生される。
【００１２】
これらの処理はデジタル信号処理により行われるが、光受信部が出力する２５Ｇｂｉｔ／ｓ／レーンといった高速な信号をシリアルで処理することは困難であることから、通常はＡＤ変換部で数百Ｍｂｉｔ／ｓ／レーン程度のパラレル信号に変換された後、デジタル信号処理される。識別再生された受信信号は、入出力インタフェース部のパラレル・シリアル変換部で２５Ｇｂｉｔ／ｓ／レーンにシリアル信号化された後、１００Ｇｂｉｔ／ｓ（２５Ｇｂｉｔ／ｓ×４レーン）の電気信号としてフレーマＬＳＩへ出力される。
【００１３】
一方、フレーマＬＳＩから出力された伝送すべき信号（以下、伝送信号という）は、入出力インタフェース部のシリアル・パラレル変換部でデジタル信号処理に適したパラレル信号に変換された後、変調部にて符号化される。符号化された伝送信号は、デジタル・アナログ（ＤＡ）変換部にて多値変調器を駆動するための２５Ｇｂｉｔ／ｓ／レーンのアナログの変調信号に変換され、光送信部に出力される。
【００１４】
上述した波長分散補償部、適応等化部、復調部及び変調部をもって、信号処理部と呼ぶ。なお、信号処理部には、例えばエラー訂正処理など、上述したもの以外の処理を行う機能部を備えることもある。
【００１５】
デジタル信号処理ＬＳＩは、２対の１００Ｇｂｉｔ／ｓ伝送信号に対応した２対の入出力インタフェース部Ａ，Ｂを備えている。光送受信器が１６ＱＡＭで変調された２００Ｇｂｉｔ／ｓの信号光を送受信する場合は、２対の１００Ｇｂｉｔ／ｓ伝送信号（例えばＯＴＵ４など）が信号処理部に入力され、多重化される。
【００１６】
なお、フレーマＬＳＩが処理する機能が信号処理部の一機能としてデジタル信号処理ＬＳＩに実装される態様も存在する。その場合は、図１１の入出力インタフェース部は、それぞれフレーム転送処理ＬＳＩに直接に接続される。
【００１７】
次いで、図１１に示したＱＰＳＫと１６ＱＡＭの両方の変調方式を実装したデジタル信号処理ＬＳＩを用いて、１００Ｇｂｉｔ／ｓ×２波長伝送と２００Ｇｂｉｔ／ｓ×１波長伝送の両方のアプリケーションに適用可能な光送受信器の構成及び動作を、図１２，１３を用いて説明する。
【００１８】
図１２は、２つの光トランシーバのそれぞれでＱＰＳＫ変調方式によるビットレート１００Ｇｂｉｔ／ｓの信号光を送受信する場合の従来の光送受信器を示す図である。光トランシーバ１ａ，１ｂで異なる波長の信号光を用いることで、波長多重による１００Ｇｂｉｔ／ｓ×２波長＝２００Ｇｂｉｔ／ｓの信号光を伝送できる。
【００１９】
図１２の光トランシーバ１ａ，１ｂ及びデジタル信号処理ＬＳＩ２ａ，２ｂは、それぞれ図１１に示した光トランシーバ及びデジタル信号処理ＬＳＩと同じ構成である。フレーム処理部３は、フレーマＬＳＩとフレーム転送処理ＬＳＩからなり、デジタル信号処理ＬＳＩ２ａ，２ｂに備わる入出力インタフェース部と信号を交信可能な３つのポートＰ１〜Ｐ３を少なくとも備える。デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ａ，Ｂ及びデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｃは、それぞれフレーム処理部３のポートＰ１〜Ｐ３と電気的に配線される。なお、この例では、入出力インタフェース部とフレーム処理部３のポートＰ１〜Ｐ３とは、送受とも各４レーンで接続されているものとする。
【００２０】
光トランシーバ１ａは、ＱＰＳＫ変調方式で変調された１００Ｇｂｉｔ／ｓの信号光を送受信する。デジタル信号処理ＬＳＩ２ａは、１００Ｇｂｉｔ／ｓの信号を処理するのみであるため、フレーム処理部３とのインタフェースとしては、２つのうち一方の入出力インタフェース部Ａのみ動作すれば足りる。よって、入出力インタフェース部Ｂは、後述する２００Ｇｂｉｔ／ｓ×１波長伝送のアプリケーションに用いるためフレーム処理部３のポートＰ２とは電気的に配線されているものの、１００Ｇｂｉｔ／ｓ×２波長伝送では信号の交信をしない。同様に、光トランシーバ１ｂは、ＱＰＳＫ変調方式で変調された１００Ｇｂｉｔ／ｓの信号光を送受信する。デジタル信号処理ＬＳＩ２ｂは、光トランシーバ１ｂが送受信する１００Ｇｂｉｔ／ｓの信号を処理し、入出力インタフェース部Ｃを介してフレーム処理部３のポートＰ３と交信する。入出力インタフェース部Ｄは動作させる必要がない。
【００２１】
図１３は、単独の光トランシーバで１６ＱＡＭ変調方式によるビットレート２００Ｇｂｉｔ／ｓの信号光を送受信する場合の従来の光送受信器を示す図である。光送受信器の構成及び接続形態は、光トランシーバが二つでなく一つであることを除けば図１２と同様である。ただし、光トランシーバ１ａは、１６ＱＡＭ変調方式で変調された２００Ｇｂｉｔ／ｓの信号光を送受信することから、デジタル信号処理ＬＳＩ２ａの２つの入出力インタフェース部Ａ及びＢはともに動作する必要がある。また、デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ａ，Ｂとフレーム処理部３のポートＰ１，Ｐ２とが、それぞれ信号を交信する。一方、デジタル信号処理ＬＳＩ２ｂは動作させる必要がない。デジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｃは、フレーム処理部３のポートＰ３と電気的に配線されているものの、信号を交信しない。
【００２２】
上述したＱＰＳＫ変調方式による「１００Ｇｂｉｔ／ｓ×２波長伝送」と１６ＱＡＭ変調方式による「２００Ｇｂｉｔ／ｓ×１波長伝送」の両アプリケーションには、トレードオフが存在する。１６ＱＡＭ変調方式は、ＱＰＳＫ変調方式に比べて１シンボルで送受信できるデータ量（ビット数）が大きいが、一方でＱＰＳＫ方式に比べて伝送可能な距離が短い。すなわち、「２００Ｇｂｉｔ／ｓ×１波長伝送」では１つの光トランシーバで２００Ｇｂｉｔ／ｓの信号光伝送が可能になるが、伝送可能距離が短い。一方、「１００Ｇｂｉｔ／ｓ×２波長伝送」では、伝送可能距離が稼げるものの、光トランシーバや光波長リソースを２つ要する。図１２，１３に示した光送受信器は、伝送媒体である光ファイバの特性（損失、波長分散など）や利用できる波長リソース、装置コストなどを勘案し、ＱＰＳＫ変調方式による「１００Ｇｂｉｔ／ｓ×２波長伝送」と１６ＱＡＭ変調方式による「２００Ｇｂｉｔ／ｓ×１波長伝送」の何れかのアプリケーションに選択的に適用させることができる。
【先行技術文献】
【非特許文献】
【００２３】
【非特許文献１】宮本裕、佐野明秀、吉田英二、坂野寿和、「超大容量デジタルコヒーレント光伝送技術」、ＮＴＴ技術ジャーナル、Ｖｏｌ．２３、Ｎｏ．３、Ｐ．１３−１８（２０１１年３月）
【発明の概要】
【発明が解決しようとする課題】
【００２４】
図１２，１３の光送受信器は、その構成や接続形態を変更することなく、１００Ｇｂｉｔ／ｓ×２波長伝送と２００Ｇｂｉｔ／ｓ×１波長伝送の両方の光伝送アプリケーション（これらは何れも合計２００Ｇｂｉｔ／ｓのビットレート）を選択的に利用できる、というメリットがある。その一方で、光送受信器に備わるデジタル信号処理ＬＳＩ２ａ，２ｂはフレーム処理部３のポートＰ１〜Ｐ３と常に配線されていなければならず、実際に信号を交信している数（２ポート）より多いフレーム処理部３のポート数（３ポート）が常に占有されてしまうという課題があった。もちろん、１００Ｇｂｉｔ／ｓ×２波長伝送用としてポートＰ２との配線を除去した光伝送装置を用意し、２００Ｇｂｉｔ／ｓ×１波長伝送用としてポートＰ３との配線を除去した光伝送装置を用意すれば、何れの光伝送装置であっても、実際に信号を交信している数と同数のフレーム処理部３のポートのみ占有させるようにすることができる。しかし、そうすると、光伝送アプリケーションに応じて光伝送装置を個別に設計・開発をする必要があり、大量生産による光送受信器の低コスト化が難しかった。
【００２５】
本発明は、上述のような課題を解決するためになされたもので、その目的は構成や接続形態を変更することなく光伝送アプリケーションを選択的に利用でき、デジタル信号処理部と接続されるフレーム処理部のポート数を低減することができるデジタル信号処理装置及び光送受信器を得るものである。
【課題を解決するための手段】
【００２６】
本発明に係るデジタル信号処理装置は、第１の信号処理部と、第１及び第２の入出力インタフェース部とを有する第１のデジタル信号処理部と、第２の信号処理部と、第３及び第４の入出力インタフェース部と、選択部とを有する第２のデジタル信号処理部とを備え、前記第１及び第２の信号処理部は、低速変調方式での変復調と、前記低速変調方式の複数倍のビットレートで信号光を送受信可能な高速変調方式での変復調とを選択的に切り替えてデジタル信号処理可能であり、前記第１、第２、第３及び第４の入出力インタフェース部は、シリアル信号とパラレル信号を互いに変換し、前記第１及び第２の入出力インタフェース部のパラレル側インタフェースは前記第１の信号処理部に電気的に接続され、前記第２の入出力インタフェース部のシリアル側インタフェースは前記第４の入出力インタフェース部のシリアル側インタフェースに電気的に接続され、前記選択部は、前記低速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第２の信号処理部とを電気的に接続し、前記高速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第４の入出力インタフェース部のパラレル側インタフェースとを電気的に接続することを特徴とする。
【００２７】
本発明に係る光送受信器は、第１及び第２のポートを有するフレーム処理部と、前記フレーム処理部から信号を入力してデジタル信号処理するか、又は、デジタル信号処理した信号を前記フレーム処理部に出力する第１及び第２のデジタル信号処理部と、信号光を受信して電気信号に変換してそれぞれ前記第１及び第２のデジタル信号処理部に出力するか、又は、それぞれ前記第１及び第２のデジタル信号処理部から入力した電気信号を信号光に変換して送信する第１及び第２の光トランシーバとを備え、前記第１のデジタル信号処理部は、第１の信号処理部と、第１及び第２の入出力インタフェース部とを有し、前記第２のデジタル信号処理部は、第２の信号処理部と、第３及び第４の入出力インタフェース部と、選択部とを有し、前記第１及び第２の信号処理部は、低速変調方式での変復調と、前記低速変調方式の複数倍のビットレートで信号光を送受信可能な高速変調方式での変復調とを選択的に切り替えてデジタル信号処理可能であり、前記第１、第２、第３及び第４の入出力インタフェース部は、シリアル信号とパラレル信号を互いに変換し、前記第１及び第２の入出力インタフェース部のパラレル側インタフェースは前記第１の信号処理部に電気的に接続され、前記第１及び第３の入出力インタフェース部のシリアル側インタフェースはそれぞれ前記フレーム処理部の前記第１及び第２のポートに電気的に接続され、前記第２の入出力インタフェース部のシリアル側インタフェースは前記第４の入出力インタフェース部のシリアル側インタフェースに電気的に接続され、前記選択部は、前記低速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第２の信号処理部とを電気的に接続し、前記高速変調方式が選択された場合には前記第３の入出力インタフェース部のパラレル側インタフェースと前記第４の入出力インタフェース部のパラレル側インタフェースとを電気的に接続することを特徴とする。
【発明の効果】
【００２８】
本発明により構成や接続形態を変更することなく光伝送アプリケーションを選択的に利用でき、デジタル信号処理部と接続されるフレーム処理部のポート数を低減することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る光送受信器を示す図である。
【図２】本発明の実施の形態１に係る光送受信器を示す図である。
【図３】本発明の実施の形態１に係る光送受信器の実装例を示す図である。
【図４】本発明の実施の形態１に係る光送受信器の実装例を示す図である。
【図５】本発明の実施の形態１に係る光送受信器の実装例を示す図である。
【図６】本発明の実施の形態２に係る光送受信器を示す図である。
【図７】本発明の実施の形態２に係る光送受信器を示す図である。
【図８】本発明の実施の形態３に係る光送受信器を示す図である。
【図９】本発明の実施の形態４に係る光送受信器を示す図である。
【図１０】本発明の実施の形態４に係る光送受信器を示す図である。
【図１１】変調方式を任意に選択可能な従来の光送受信器を示す図である。
【図１２】２つの光トランシーバのそれぞれでＱＰＳＫ変調方式によるビットレート１００Ｇｂｉｔ／ｓの信号光を送受信する場合の従来の光送受信器を示す図である。
【図１３】単独の光トランシーバで１６ＱＡＭ変調方式によるビットレート２００Ｇｂｉｔ／ｓの信号光を送受信する場合の従来の光送受信器を示す図である。
【発明を実施するための形態】
【００３０】
本発明の実施の形態に係るデジタル信号処理装置及び光送受信器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００３１】
実施の形態１．
図１，２は、本発明の実施の形態１に係る光送受信器を示す図である。光トランシーバ１ａ，１ｂは信号光を送受信する。光トランシーバ１ａ，１ｂの各々は、ＱＰＳＫと１６ＱＡＭの何れかの多値変調方式で変調された信号光を出力する光送信部と、ＱＰＳＫと１６ＱＡＭの何れかで多値変調された信号光を受信してアナログの電気信号を受信信号として出力する光受信部とを有する。図１，２の光送信部と光受信部は図１１に示した光送信部と光受信部と同じ構成である。
【００３２】
デジタル信号処理ＬＳＩ２ａ，２ｂは、フレーム処理部３から信号を入力してデジタル信号処理するか、又は、デジタル信号処理した信号をフレーム処理部３に出力する。光トランシーバ１ａ，１ｂは、信号光を受信して電気信号に変換してそれぞれデジタル信号処理ＬＳＩ２ａ，２ｂに出力するか、又は、それぞれデジタル信号処理ＬＳＩ２ａ，２ｂから入力した電気信号を信号光に変換して送信する。
【００３３】
フレーム処理部３は、送受信するフレームの再構築やフレームフォーマットの変換を行うフレーマＬＳＩと、フレーム転送処理ＬＳＩとを有する。フレーム処理部３は、デジタル信号処理ＬＳＩ２ａ，２ｂから信号を入力してフレーム処理するか、又は、フレーム処理した信号をデジタル信号処理ＬＳＩ２ａ，２ｂに出力する。
【００３４】
デジタル信号処理ＬＳＩ２ａは、アナログ・デジタル（ＡＤ）変換部４ａと、デジタル・アナログ（ＤＡ）変換部５ａと、信号処理部６ａと、入出力インタフェース部Ａ，Ｂとを有する。デジタル信号処理ＬＳＩ２ｂは、ＡＤ変換部４ｂと、ＤＡ変換部５ｂと、信号処理部６ｂと、入出力インタフェース部Ｃ，Ｄと、選択部７とを有する。入出力インタフェース部Ａ〜Ｄのそれぞれは、シリアル信号をパラレル信号に変換するシリアル・パラレル変換器と、パラレル信号をシリアル信号に変換するパラレル・シリアル変換器とを有する。
【００３５】
信号処理部６ａ，６ｂは、低速変調方式での変復調と、低速変調方式の複数倍のビットレートで信号光を送受信可能な高速変調方式での変復調とを選択的に切り替えてデジタル信号処理可能である。本実施の形態では、低速変調方式はＱＰＳＫ変調方式であり、高速変調方式は低速変調方式の２倍のビットレートで信号光を送受信可能な１６ＱＡＭ変調方式である。図１，２の信号処理部６ａ，６ｂは図１１に示した信号処理部と同じ構成である。
【００３６】
なお、本発明に適用可能な変調方式はＱＰＳＫと１６ＱＡＭに限定されるものではないが、デジタル信号処理ＬＳＩ２ａ，２ｂは異なる２つの変調方式を選択的に切り替えて適用することができるものであり、かつ、単一の媒体で送受信される信号光のビットレートは両変調方式の間で２倍の差とされる。例えば、本実施の形態の場合、何れの変調方式に対する信号光も２５Ｇシンボル／ｓのシンボルレートで変調されており、ＱＰＳＫでは１００Ｇｂｉｔ／ｓ、１６ＱＡＭでは２００Ｇｂｉｔ／ｓのビットレートとされている。
【００３７】
ＡＤ変換部４ａ，４ｂは、それぞれ光トランシーバ１ａ，１ｂの光受信部から出力された２５Ｇｂｉｔ／ｓ／レーンのアナログの受信信号をデジタル信号に変換する。信号処理部６ａ，６ｂは、それぞれＡＤ変換部４ａ，４ｂから出力されたデジタル信号を、デジタル信号処理により、波長分散補償、適応等化した後、識別再生する。入出力インタフェース部Ａ〜Ｄのパラレル・シリアル変換部は、識別再生された受信信号を２５Ｇｂｉｔ／ｓ／レーンのシリアル信号に変換した後、１００Ｇｂｉｔ／ｓ（２５Ｇｂｉｔ／ｓ×４レーン）の電気信号としてフレーム処理部３に出力する。
【００３８】
入出力インタフェース部Ａ〜Ｄのシリアル・パラレル変換部は、フレーム処理部３から出力された伝送すべき信号（以下、伝送信号という）を、デジタル信号処理に適したパラレル信号に変換する。信号処理部６ａ，６ｂは、該パラレル信号を所望の変調方式（ＱＰＳＫ又は１６ＱＡＭ）に応じた変調信号に符号化する。ＤＡ変換部５ａ，５ｂは、符号化された伝送信号を２５Ｇｂｉｔ／ｓ／レーンのアナログの変調信号に変換し、光トランシーバ１ａ，１ｂの光送信部に出力する。
【００３９】
入出力インタフェース部Ａ〜Ｄは、信号処理部６ａ，６ｂとフレーム処理部３の双方と信号を交信して、シリアル信号とパラレル信号を互いに変換する。そこで、入出力インタフェース部Ａ〜Ｄの信号処理部６ａ，６ｂとのインタフェースを「パラレル側インタフェース」、フレーム処理部３とのインタフェースを「シリアル側インタフェース」と呼ぶこととする。
【００４０】
デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ａ，Ｂ（のシリアル・パラレル変換器及びパラレル・シリアル変換器のそれぞれ）のパラレル側インタフェースは信号処理部６ａに直接電気的に接続される。デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ａ（のシリアル・パラレル変換器及びパラレル・シリアル変換器のそれぞれ）のシリアル側インタフェースは、フレーム処理部３のポートＰ１に電気的に接続される。デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂのシリアル側インタフェースは、デジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄのシリアル側インタフェースに電気的に接続される（具体的には、入出力インタフェース部Ｂのシリアル・パラレル変換器のシリアル側インタフェースは入出力インタフェース部Ｄのパラレル・シリアル変換器のシリアル側インタフェースに電気的に接続され、入出力インタフェース部Ｂのパラレル・シリアル変換器のシリアル側インタフェースは入出力インタフェース部Ｄのシリアル・パラレル変換器のシリアル側インタフェースに電気的に接続される）。デジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｃのシリアル側インタフェース（のシリアル・パラレル変換器及びパラレル・シリアル変換器のそれぞれ）は、フレーム処理部３のポートＰ２に電気的に接続される。
【００４１】
デジタル信号処理ＬＳＩ２ｂの内部において、選択部７は、低速変調方式が選択された場合には入出力インタフェース部Ｃのパラレル側インタフェースと信号処理部６ｂとを電気的に接続し、高速変調方式が選択された場合には入出力インタフェース部Ｃのパラレル側インタフェースと入出力インタフェース部Ｄのパラレル側インタフェースとを電気的に接続する。具体的には、選択部７は、低速変調方式が選択された場合には入出力インタフェース部Ｃのシリアル・パラレル変換器及びパラレル・シリアル変換器のそれぞれのパラレル側インタフェースと信号処理部６ｂとを電気的に接続し、高速変調方式が選択された場合には入出力インタフェース部Ｃのシリアル・パラレル変換器のパラレル側インタフェースと入出力インタフェース部Ｄのパラレル・シリアル変換器のパラレル側インタフェースとを電気的に接続し、かつ入出力インタフェース部Ｃのパラレル・シリアル変換器のパラレル側インタフェースと入出力インタフェース部Ｄのシリアル・パラレル変換器のパラレル側インタフェースとを電気的に接続する。
【００４２】
次いで、図１を参照して、デジタル信号処理ＬＳＩ６ａ，６ｂにてＱＰＳＫ変調方式が選択され、対向する光送受信器間を２つの媒体で接続してビットレート１００Ｇｂｉｔ／ｓ×２波長の信号光を送受信する場合の、光送受信器の動作を説明する。
【００４３】
ＱＰＳＫ変調方式が選択された場合、デジタル信号処理ＬＳＩ２ｂに設けられた選択部７は、入出力インタフェース部Ｃのパラレル側インタフェースと信号処理部６ｂとを電気的に接続する。光トランシーバ１ａで送受信されるＱＰＳＫ変調された信号光は、デジタル信号処理ＬＳＩ２ａ内の信号処理部６ａでデジタル信号処理された後、入出力インタフェース部Ａを介してフレーム処理部３のポートＰ１と交信する。このとき、デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂは動作しない。同様に、光トランシーバ１ｂで送受信されるＱＰＳＫ変調された信号光は、デジタル信号処理ＬＳＩ２ｂ内の信号処理部６ｂでデジタル信号処理された後、選択部７及び入出力インタフェース部Ｃを介してフレーム処理部３のポートＰ２と交信する。このとき、デジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄは動作しない。この光送受信器の動作は、図１２，１３に示した従来の光送受信器の動作と同じである。
【００４４】
次いで、図２を参照して、デジタル信号処理ＬＳＩ２ａにて１６ＱＡＭ変調方式が選択され、対向する光送受信器間を１つの媒体で接続してビットレート２００Ｇｂｉｔ／ｓの信号光を単一の波長で送受信する場合の、光送受信器の動作を説明する。
【００４５】
１６ＱＡＭ変調方式が選択された場合、デジタル信号処理ＬＳＩ２ｂに設けられた選択部７は、入出力インタフェース部Ｃのパラレル側インタフェースと入出力インタフェース部Ｄのパラレル側インタフェースとを電気的に接続する。光トランシーバ１ａで送受信される１６ＱＡＭ変調された信号光のうちの一方の１００Ｇｂｉｔ／ｓの受信信号は、デジタル信号処理ＬＳＩ２ａ内の信号処理部６ａでデジタル信号処理された後、入出力インタフェース部Ａを介してフレーム処理部３のポートＰ１と交信する。他方の１００Ｇｂｉｔ／ｓの受信信号は、デジタル信号処理ＬＳＩ２ａ内の信号処理部６ａでデジタル信号処理された後、入出力インタフェース部Ｂに送られる。デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂのシリアル側インタフェースとデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄのシリアル側インタフェースとはあらかじめ電気的に接続されているため、デジタルＬＳＩ２ａの入出力インタフェース部Ｂが入出力する信号は、デジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄ、選択部７、入出力インタフェース部Ｃを介して、フレーム処理部３のポートＰ２と交信する。
【００４６】
以上説明したように、本実施形態に係る光送受信器は、デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂのシリアル側インタフェースとデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄのシリアル側インタフェースとを配線により電気的に接続し、かつデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｃのパラレル側インタフェースを、選択された変調方式に応じて、信号処理部６ｂ又は入出力インタフェース部Ｄのパラレル側インタフェースの何れかに電気的に接続する選択部７とを備える。これにより、デジタル信号処理ＬＳＩ２ａ，２ｂとフレーム処理部３を最小のポート数である２ポートで接続することができる。従って、構成や接続形態を変更することなく光伝送アプリケーションを選択的に利用でき、デジタル信号処理部と接続されるフレーム処理部のポート数を必要最小限まで低減することができる。この結果、低コストな光送受信器を提供することができる。
【００４７】
なお、本実施の形態に係る選択部７は、デジタル信号処理ＬＳＩ２ｂの内部に設けたＦＥＴトランジスタなどにより実現することができる。光送受信器の外部より変調方式を選択するための制御信号（不図示）が入力されると、該制御信号はデジタル信号処理ＬＳＩ２ａ，２ｂに導かれ、変調方式を所望の方式に変更するとともに、選択部７が変調方式に応じた接続に切り替えるようにすればよい。「変調方式に応じた接続」とは、より高速な変調方式（１６ＱＡＭなど）が選択された場合は、選択部７はデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｃのパラレル側インタフェースと入出力インタフェース部Ｄのパラレル側インタフェースとを電気的に接続するようにし、より低速な変調方式（ＱＰＳＫなど）が選択された場合は、選択部７はデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｃのパラレル側インタフェースと信号処理部６ｂとを電気的に接続するようすればよい。
【００４８】
図３〜５は、本発明の実施の形態１に係る光送受信器の実装例を示す図である。デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂのシリアル側インタフェースとデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄのシリアル側インタフェースとは、固定的な配線により電気的に接続するようにしてもよい。なお、２つのデジタル信号処理ＬＳＩ２ａ，２ｂを１つのＬＳＩパッケージ８に実装した場合、図３のように、ＬＳＩパッケージ８の外部であって、該ＬＳＩパッケージ８が実装されるボード上の配線で電気的に接続するようにしてもよい。又は、図４のように、ＬＳＩパッケージ８内部の配線で電気的に接続するようにしてもよい。本発明は、配線の実装形態によって限定されるものではない。
【００４９】
デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂとデジタル信号処理ＬＳＩ２ｂの入出力インタフェース部Ｄと間のシリアル通信及びシリアル・パラレル変換の際に発生したエラーを修正するため、図５のように選択部７と入出力インタフェース部Ｂとの間にＦＥＣ（Forward Error Correction）９を適用するニーズがありうるが、このようなケースにも本発明は適用可能である。本発明は、光伝送装置内の各経路中のＦＥＣ機能部の有無によって限定されるものではない。
【００５０】
なお、信号処理部６ａ，６ｂは、例えばエラー訂正処理など、上述したもの以外の処理を行う機能部を備えてもよい。また、信号処理部６ａ，６ｂに、フレーマＬＳＩが処理する機能を実装するようにしてもよい。その場合は、デジタル信号処理ＬＳＩ２ａ，２ｂは、それぞれ直接フレーム転送処理ＬＳＩに接続される。
【００５１】
実施の形態２．
実施の形態１では、低速変調方式（ＱＰＳＫなど）での変復調と、該低速変調方式の２倍のビットレートで信号光を送受信可能な高速変調方式（１６ＱＡＭなど）での変復調とを切り替えて処理可能な信号処理部６ａ，６ｂをそれぞれ有する２つのデジタル信号処理ＬＳＩ２ａ，２ｂを備えた光送受信器について説明した。しかし、本発明はこの実施の形態１の構成に限定されるものではない。本実施の形態では、高速変調方式（６４ＱＡＭなど）は低速変調方式（ＱＰＳＫなど）の４倍のビットレートで信号光を送受信可能なものであり、光送受信器には、４つのデジタル信号処理ＬＳＩを備える。
【００５２】
図６，７は、本発明の実施の形態２に係る光送受信器を示す図である。本実施の形態の光トランシーバ１ａ〜１ｄ、デジタル信号処理ＬＳＩ２ａ〜２ｄ及びフレーム処理部３は、それぞれ実施の形態１の光トランシーバ１ａ，１ｂ、デジタル信号処理ＬＳＩ２ａ，２ｂ及びフレーム処理部３とほぼ同じ構成であるが、以下の点で相違する。光トランシーバ１ａ〜１ｄは、ＱＰＳＫ（例えば１００Ｇｂｉｔ／ｓ）と６４ＱＡＭ（例えば４００Ｇｂｉｔ／ｓ）の何れかの多値変調方式で変調された信号光を出力する光送信部、及び、ＱＰＳＫと６４ＱＡＭの何れかの多値変調方式で変調された信号光を受信しアナログの受信信号を出力する光送信部とを有する。また、デジタル信号処理ＬＳＩ２ａ〜２ｄは、ビットレート４００Ｇｂｉｔ／ｓに多重化された信号を４チャネルの同１００Ｇｂｉｔ／ｓの信号として出力できるよう、４つの入出力インタフェース部をそれぞれ備える。また、選択部７ａ〜７ｃがそれぞれデジタル信号処理ＬＳＩ２ｂ〜２ｄに設けられている。デジタル信号処理ＬＳＩ２ａ〜２ｄの入出力インタフェース部Ａ，Ｅ，Ｉ，Ｍのシリアル側インタフェースは、フレーム処理部３のポートＰ１〜Ｐ４にそれぞれ電気的に接続される。デジタル信号処理ＬＳＩ２ａの入出力インタフェース部Ｂ，Ｃ，Ｄのシリアル側インタフェースは、それぞれデジタル信号処理ＬＳＩ２ｂ〜２ｄの入出力インタフェース部Ｆ，Ｊ，Ｎのシリアル側インタフェースに電気的に接続される。デジタル信号処理ＬＳＩ２ｂ〜２ｄの選択部７ａ〜７ｃは、選択された変調方式に応じて、それぞれ入出力インタフェース部Ｅ，Ｉ，Ｍのパラレル側インタフェースと、信号処理部６ｂ〜６ｄ又は入出力インタフェース部Ｆ，Ｊ，Ｎのパラレル側インタフェースの何れかに切り替えて電気的に接続する。
【００５３】
次いで、光送受信器の動作を説明する。低速変調方式としてＱＰＳＫ（ビットレート１００Ｇｂｉｔ／ｓ）が選択され、光トランシーバ１ａ〜１ｄにＱＰＳＫ変調方式に対応した光トランシーバが適用されると、図６のように、デジタル信号処理ＬＳＩ２ｂ〜２ｄの選択部７ａ〜７ｃの各々が、入出力インタフェース部Ｅ，Ｉ，Ｍのパラレル側インタフェースと信号処理部６ｂ〜６ｄとを電気的に接続する。これにより、光トランシーバ１ａ〜１ｄの各々が送受信する光信号は、デジタル信号処理ＬＳＩ２ａ〜２ｄを介して、フレーム処理部３のポートＰ１〜Ｐ４と交信する。このようにして、光送受信器は対向する光送受信器間を４つの媒体で接続してビットレート１００Ｇｂｉｔ／ｓ×４＝４００Ｇｂｉｔ／ｓの信号光を送受信する。
【００５４】
一方、高速変調方式として６４ＱＡＭ（ビットレート４００Ｇｂｉｔ／ｓ）が選択され、光トランシーバ１ａ〜１ｄに６４ＱＡＭ変調方式に対応した光トランシーバが適用されると、図７のように、デジタル信号処理ＬＳＩ２ｂ〜２ｄの選択部７ａ〜７ｃの各々が、入出力インタフェース部Ｅ，Ｉ，Ｍのパラレル側インタフェースと入出力インタフェース部Ｆ，Ｊ，Ｎのパラレル側インタフェースとを電気的に接続する。これにより、光トランシーバ１ａが送受信する光信号は、１チャネルの１００Ｇｂｉｔ／ｓの信号がデジタル信号処理ＬＳＩ２ａを介してフレーム処理部３のポートＰ１と、２−４チャネルの１００Ｇｂｉｔ／ｓの信号がデジタル処理ＬＳＩ２ａ、デジタル信号処理ＬＳＩ２ｂ〜２ｄの入出力インタフェース部の各々を介してフレーム処理部３のポートＰ２〜Ｐ４と交信する。このようにして、光送受信器は対向する光送受信器間を１つの媒体で接続してビットレート４００Ｇｂｉｔ／ｓの信号光を送受信する。
【００５５】
なお、本発明は、実施の形態１，２で説明したデジタル信号処理ＬＳＩを２個又は４個備える構成に限定されるものではない。低速変調方式での変復調と、該低速変調方式のｎ倍（ｎは２以上の整数）のビットレートで信号光を送受信可能な高速変調方式での変復調とを切り替えて処理可能な信号処理部をそれぞれ有するｎ個のデジタル信号処理ＬＳＩを備えた光送受信器に適用することができる。この場合、ｎ個のデジタル信号処理ＬＳＩの各々は、選択された変調方式に応じて、１つの入出力インタフェース部のパラレル側インタフェースを信号処理部又は他の入出力インタフェース部のパラレル側インタフェースの何れかに切り替えて電気的に接続する選択部を有する。第１のデジタル信号処理ＬＳＩの第１の入出力インタフェース部のシリアル側インタフェースはフレーム処理部の第１のポートに電気的に接続される。第２〜第ｎのデジタル信号処理ＬＳＩの第１の入出力インタフェース部のシリアル側インタフェースはフレーム処理部の第２〜第ｎのポートにそれぞれ電気的に接続される。第１のデジタル信号処理ＬＳＩの第２〜第ｎの入出力インタフェース部のシリアル側インタフェースは第２〜第ｎのデジタル信号処理ＬＳＩの入出力インタフェース部のシリアル側インタフェースの何れかに電気的に接続される。選択部は、低速変調方式が選択されたときは第１の入出力インタフェース部のパラレル側インタフェースと信号処理部とを電気的に接続し、高速変調方式が選択されたときは第１の入出力インタフェース部のパラレル側インタフェースと第２〜第ｎの入出力インタフェース部のうち第１のデジタル信号処理ＬＳＩの入出力インタフェース部に電気的に接続された入出力インタフェース部のパラレル側インタフェースの何れかに切り替えて電気的に接続する。これにより実施の形態１，２と同様の効果を得ることができる。
【００５６】
実施の形態３．
図８は、本発明の実施の形態３に係る光送受信器を示す図である。デジタル信号処理ＬＳＩ２ａの信号処理部６ａには、媒体を伝送して光トランシーバ１ａが受信した信号光のビット誤り率を測定し、所望の誤り率を超えているか否かを判定するビット誤り率（ＢＥＲ）判定部１０が設けられている。また、光送受信器の外部には、ＢＥＲ判定部１０と制御信号の送受信をする制御部１１と、制御部１１に接続された表示部１２とが設けられている。なお、制御部１１又は表示部１２が光送受信器の内部に組み込まれる構成でもよい。
【００５７】
光送受信器のユーザは、光信号の送受信を始めるにあたり、より高速な変調方式に対応した光トランシーバ１ａ，１ｂ（例えば１６ＱＡＭに対応した光トランシーバ）を適用する。ユーザの指示に基づき、光送受信器は、２００Ｇｂｉｔ／ｓの光信号を１つの媒体を用いて送受信する。２００Ｇｂｉｔ／ｓ光信号が伝送品質のＢＥＲ判定部１０にて評価され、その結果が表示部１２に表示される。ユーザは表示部１２の表示を参照し、通信品質が所定の基準を満たしていない（ＢＥＲが所定の誤り率を超えている）場合は、光信号の送受信を停止し、より低速変調方式に対応した２台の光トランシーバ１ａ，１ｂ（例えばＱＰＳＫに対応した光トランシーバ）を適用する。そして、ユーザの指示に基づき、光送受信器は、１００Ｇｂｉｔ／ｓの光信号を２つの媒体を用いて送受信する。
【００５８】
このようにデジタル信号処理ＬＳＩ２ａの信号処理部６ａにＢＥＲ判定部１０を設けたことにより、光送受信器のユーザは、あらかじめ光信号の伝送品質に応じた最適な変調方式を容易に選択できる。また、光トランシーバ１ａ，１ｂとして、選択された変調方式に応じた変調方式を選択可能な適応型光トランシーバを用いた場合、光送受信器は、媒体を伝送した信号光のビット誤り率（伝送品質）に応じて、適切な変調方式を自動的に選択できるようになるため、オペレーションコストを低減することもできる。
【００５９】
実施の形態４．
図９，１０は、本発明の実施の形態４に係る光送受信器を示す図である。実施の形態１ではデジタル信号処理ＬＳＩ２ａにのみ選択部７が設けられていた。これに対して、本実施の形態ではデジタル信号処理ＬＳＩ２ａ，２ｂにそれぞれ同じ構成の選択部７ｄ，７ｅが設けられている。
【００６０】
選択部７ｄ，７ｅは以下の２つの動作が可能である。
動作１：２つの入出力インタフェース部のパラレル側インタフェースと信号処理部を電気的に接続する。
動作２：２つの入出力インタフェース部のパラレル側インタフェースを互いに電気的に接続する。
【００６１】
光送受信器をＱＰＳＫ変調方式による１００Ｇｂｉｔ／ｓ×２波長伝送アプリケーションに用いる場合には、図９に示すように、デジタル信号処理ＬＳＩ２ａ，２ｂの選択部７ｄ，７ｅはいずれも「動作１」を実行する。一方、光送受信器を１６ＱＡＭ変調方式による２００Ｇｂｉｔ／ｓ×１波長伝送アプリケーションに用いる場合には、図１０に示すように、デジタル信号処理ＬＳＩ２ａの選択部７ｄは「動作１」を実行し、デジタル信号処理ＬＳＩ２ｂの選択部７ｅは「動作２」を実行する。デジタル信号処理ＬＳＩ２ａの選択部７ｄは固定的に動作１のみを実行し、動作２を実行することはない。これにより、デジタル信号処理ＬＳＩ２ａ，２ｂとして全く同じ構成のものを用いることができる。
【００６２】
一般に、システムＬＳＩを開発するためには巨額の費用を要する。そのため、システムＬＳＩは、可能な限り、品種を少なくして大量生産するようにして、その単価低減を図っている。本実施の形態に係る光送受信器では、同じ構成のデジタル信号処理ＬＳＩ２ａ，２ｂを用いることができるため、デジタル信号処理ＬＳＩの品種を不用意に増加させることがなくなる。この結果、デジタル信号処理ＬＳＩ又は光送受信器のさらなる低コスト化を実現できる。
【符号の説明】
【００６３】
１ａ〜１ｄ  光トランシーバ、  ２ａ〜２ｄ  デジタル信号処理ＬＳＩ、  ３  フレーム処理部、  ６ａ〜６ｄ  信号処理部、  ７，７ａ〜７ｅ  選択部、  １０  ビット誤り率判定部、  Ａ〜Ｐ  入出力インタフェース部、  Ｐ１〜Ｐ４  ポート
【要約】
【課題】構成や接続形態を変更することなく光伝送アプリケーションを選択的に利用でき、デジタル信号処理部と接続されるフレーム処理部のポート数を低減する。
【解決手段】信号処理部６ａ，６ｂは、低速変調方式での変復調と、高速変調方式での変復調とを選択的に切り替えてデジタル信号処理可能である。入出力インタフェース部Ａ，Ｂのパラレル側インタフェースは信号処理部６ａに電気的に接続される。入出力インタフェース部Ｂのシリアル側インタフェースは入出力インタフェース部Ｄのシリアル側インタフェースに電気的に接続される。選択部７は、低速変調方式が選択された場合には入出力インタフェース部Ｃのパラレル側インタフェースと信号処理部６ｂとを接続し、高速変調方式が選択された場合には入出力インタフェース部Ｃのパラレル側インタフェースと入出力インタフェース部Ｄのパラレル側インタフェースとを接続する。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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