(57)【特許請求の範囲】
【請求項１】
駆動回路と、
前記駆動回路上方の配線層と、
前記配線層上方のメモリセルと、を有し、
前記配線層は、第１の配線を有し、
前記駆動回路は、前記第１の配線を介して前記メモリセルと電気的に接続され、
前記メモリセルは、トランジスタと、前記トランジスタのゲート電極上方の絶縁層と、前記絶縁層上方のキャパシタと、を有し、
前記トランジスタは、上面がソース又はドレインの一方として機能する導電材料を含む層と接し且つ下面がソース又はドレインの他方として機能する導電材料を含む層と接する酸化物半導体層にチャネル形成領域を有し、
前記酸化物半導体層は、酸素欠損による欠陥を低減する工程を経て形成されたものであり、
前記酸化物半導体層は、ｃ軸が前記酸化物半導体層の形成面に対して垂直な方向に沿う結晶を有し、
前記トランジスタのソース又はドレインの一方は、前記キャパシタの第１の電極と電気的に接続されることを特徴とする半導体装置の作製方法。
【請求項２】
駆動回路と、
前記駆動回路上方の配線層と、
前記配線層上方のメモリセルと、を有し、
前記配線層は、第１の配線を有し、
前記駆動回路は、前記第１の配線を介して前記メモリセルと電気的に接続され、
前記メモリセルは、トランジスタと、キャパシタと、を有し、
前記トランジスタは、上面がソース又はドレインの一方として機能する導電材料を含む層と接し且つ下面がソース又はドレインの他方として機能する導電材料を含む層と接する酸化物半導体層にチャネル形成領域を有し、
前記酸化物半導体層は、酸素欠損による欠陥を低減する工程を経て形成されたものであり、
前記酸化物半導体層は、ｃ軸が前記酸化物半導体層の形成面に対して垂直な方向に沿う結晶を有し、
前記トランジスタのソース又はドレインの一方は、前記キャパシタの第１の電極と電気的に接続されることを特徴とする半導体装置の作製方法。
【請求項３】
駆動回路と、
前記駆動回路上方の配線層と、
前記配線層上方のメモリセルと、を有し、
前記配線層は、第１の配線を有し、
前記駆動回路は、前記第１の配線を介して前記メモリセルと電気的に接続され、
前記メモリセルは、トランジスタと、前記トランジスタのゲート電極上方の絶縁層と、前記絶縁層上方のキャパシタと、を有し、
前記トランジスタは、上面がソース又はドレインの一方として機能する導電材料を含む層と接し且つ下面がソース又はドレインの他方として機能する導電材料を含む層と接する酸化物半導体層にチャネル形成領域を有し、
前記酸化物半導体層は、スパッタリング法を用いて形成されたものであり、
前記酸化物半導体層は、ｃ軸が前記酸化物半導体層の形成面に対して垂直な方向に沿う結晶を有し、
前記トランジスタのソース又はドレインの一方は、前記キャパシタの第１の電極と電気的に接続されることを特徴とする半導体装置の作製方法。
【請求項４】
駆動回路と、
前記駆動回路上方の配線層と、
前記配線層上方のメモリセルと、を有し、
前記配線層は、第１の配線を有し、
前記駆動回路は、前記第１の配線を介して前記メモリセルと電気的に接続され、
前記メモリセルは、トランジスタと、キャパシタと、を有し、
前記トランジスタは、上面がソース又はドレインの一方として機能する導電材料を含む層と接し且つ下面がソース又はドレインの他方として機能する導電材料を含む層と接する酸化物半導体層にチャネル形成領域を有し、
前記酸化物半導体層は、スパッタリング法を用いて形成されたものであり、
前記酸化物半導体層は、ｃ軸が前記酸化物半導体層の形成面に対して垂直な方向に沿う結晶を有し、
前記トランジスタのソース又はドレインの一方は、前記キャパシタの第１の電極と電気的に接続されることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記キャパシタは、溝部に設けられていることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記キャパシタの第１の電極は、前記キャパシタの第２の電極の下面と対向する領域と、前記キャパシタの第２の電極の側面と対向する領域と、を有することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項４のいずれか一項において、
前記キャパシタの誘電体は、凹形を有することを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記酸化物半導体層は、高純度化されていることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記酸化物半導体層は、ｉ型化又は実質的にｉ型化されていることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記駆動回路は、単結晶半導体材料を含む基板に形成されていることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、酸化物半導体によってチャネル領域が形成されるトランジスタが設けられたメモリセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、トランジスタの構成材料として、高移動度と、均一な素子特性とを兼ね備えた酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体記憶装置には、揮発性メモリに分類されるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、ＤＲＡＭは、トランジスタとキャパシタでメモリセルを構成する単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するための半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高めることができ、低コスト化を実現できる。
【０００５】
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつつ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様に単位面積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メモリセルに設けられたキャパシタの面積を小さくし、各メモリセルの面積を縮小化せざるを得ない。
【０００６】
例えば、各メモリセルの面積の縮小化を目的として、半導体基板に深い溝を形成し、当該溝にキャパシタを設ける技術（いわゆる、トレンチ型キャパシタ）又は半導体基板の直上方向又は略直上方向に長いキャパシタを設ける技術（いわゆる、スタック型キャパシタ）などが開発されている。具体的には、アスペクト比が５０以上となるようなキャパシタが開発されている。また、当該半導体基板上に階層化された複数の配線層を設けることによって、高集積化された当該半導体基板に設けられる膨大な数の半導体素子の電気的な接続を可能にする技術（いわゆる、多層配線技術）なども開発されている。
【０００７】
そこで、本発明の一態様においては、さらなるＤＲＡＭの大記憶容量化を図ることを目的の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体記憶装置は、単結晶半導体材料を含む基板の一部を有する駆動回路上に多層配線層を介してメモリセルアレイを設けることを要旨とする。
【０００９】
具体的には、本発明の一態様は、単結晶半導体基板の一部を有する駆動回路と、駆動回路上に設けられ、且つ複数の銅又は銅合金からなる配線を含む多層配線層と、多層配線層上に設けられ、且つマトリクス状に配設された複数のメモリセルを含むメモリセルアレイ層と、を有し、駆動回路と複数のメモリセルのそれぞれは、複数の銅又は銅合金からなる配線の少なくとも一を介して電気的に接続され、複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成されるトランジスタと、一方の電極がトランジスタのソース及びドレインの一方に電気的に接続されるキャパシタと、を有する半導体記憶装置である。
【発明の効果】
【００１０】
本発明の一態様に係る半導体記憶装置は、単結晶半導体材料を含む基板の一部を有する駆動回路と、メモリセルアレイとを重畳して設けることが可能である。したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】半導体記憶装置の構成例を示す図。
【図２】駆動回路が有するトランジスタの構成例を示す図。
【図３】（Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。
【図４】配線層の構成例を示す図。
【図５】（Ａ）〜（Ｈ）配線層の作製方法の一例を示す図。
【図６】メモリセルの構成例を示す図。
【図７】（Ａ）〜（Ｈ）メモリセルが有するトランジスタの作製方法の一例を示す図。
【図８】マイクロプロセッサの構成例を示すブロック図。
【図９】半導体装置の具体例を示す図。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
まず、本発明の一態様の半導体記憶装置の構成例について図１〜７を参照して説明する。
【００１４】
＜半導体記憶装置の構成例＞
図１は、半導体記憶装置の構成例を示す図である。図１に示す半導体記憶装置は、単結晶半導体材料を含む基板１０の一部を有する駆動回路１００と、駆動回路１００上に設けられた多層配線層２０と、多層配線層２０上に設けられ、且つマトリクス状に配設された複数のメモリセル３００を含むメモリセルアレイ層３０とを有する。
【００１５】
駆動回路１００は、単結晶半導体材料を含む基板１０を用いて形成される複数の半導体素子によって構成される。そして、複数のメモリセル３００のそれぞれに対してデータの書き込み及び読み出しを行う機能を有する。
【００１６】
多層配線層２０は、それぞれに複数の配線２００が設けられる平面を有する複数の配線層２０ａ、２０ｂによって構成される。そして、駆動回路１００に含まれる半導体素子同士、及び駆動回路１００と複数のメモリセル３００のそれぞれとを電気的に接続させる機能を有する。なお、多層配線層２０においては、複数の配線２００が設けられる平面が階層化されている。具体的には、それぞれに配線２００が埋設された複数の絶縁層が積層されている。ただし、異なる平面に設けられた配線２００同士は、絶縁層を貫通して設けられるコンタクトプラグ２０１を介して電気的に接続されている。なお、図１においては、２つの配線層２０ａ、２０ｂによって構成される多層配線層２０を例示しているが、本発明の一態様に係る多層配線層２０は、２層に限定されず、３層以上によって構成することも可能である。また、多層配線層２０のうちの１層以上を用いてメモリセルのビット線を形成してもよい。
【００１７】
複数のメモリセル３００のそれぞれは、トランジスタ３０１と、一方の電極がトランジスタ３０１のソース及びドレインの一方に電気的に接続されるキャパシタ３０２とを有する。
【００１８】
＜駆動回路１００の構成例＞
以下では、駆動回路１００を構成する、単結晶半導体材料を含む基板１０を用いて形成されるトランジスタの一例について、図２を参照して説明する。
【００１９】
図２に示すトランジスタ１６０は、単結晶半導体材料を含む基板１０に設けられたチャネル領域１１６と、チャネル領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、不純物領域１１４ａと電気的に接続するソース電極１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン電極１３０ｂとを有する。
【００２０】
なお、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。また、単結晶半導体材料を含む基板１０のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂが存在し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１０上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース電極１３０ａは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ａと電気的に接続され、ドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ｂと電気的に接続されている。つまり、ソース電極１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン電極１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
【００２１】
＜トランジスタの作製方法例＞
次に、トランジスタ１６０の作製方法の一例について、図３を参照して説明する。なお、トランジスタ１６０は以下の方法に限定されず、公知の技術により作製できる。
【００２２】
まず、単結晶半導体材料を含む基板１０を用意する（図３（Ａ）参照）。単結晶半導体材料を含む基板１０としては、シリコン、炭化シリコン、シリコンゲルマニウム、又は砒化ガリウムなどの単結晶半導体基板、及びそれらの単結晶層を絶縁層上に設けたＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。ここでは、単結晶半導体材料を含む基板１０として、単結晶シリコン基板を用いる場合の一例について示すものとする。
【００２３】
基板１０上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１０に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【００２４】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１０の一部を除去する。これにより分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００２５】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００２６】
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００２７】
絶縁層は後のゲート絶縁膜となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の誘電率及び厚さは、作製するトランジスタのチャネル長に応じて決定されるが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
【００２８】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電性の高い多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００２９】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜１０８、ゲート電極１１０を形成する（図３（Ｃ）参照）。
【００３０】
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図３（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁膜１０８下部には、チャネル領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
【００３１】
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、一対の不純物領域１１４ａ、１１４ｂの上面を一部露出させると良い。
【００３２】
次に、ゲート電極１１０、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図３（Ｅ）参照）。必要に応じて、一対の高濃度不純物領域１２０ａ、１２０ｂの外側に、逆の導電型の不純物を注入して、いわゆるハロー領域を形成してもよい。その後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００３３】
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図３（Ｆ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００３４】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
【００３５】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
【００３６】
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース電極１３０ａ、ドレイン電極１３０ｂを形成する（図３（Ｈ）参照）。ソース電極１３０ａ及びドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【００３７】
なお、ソース電極１３０ａ及びドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極１３０ａ及びドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【００３８】
以上により、単結晶半導体材料を含む基板１０を用いたトランジスタ１６０が形成される。
【００３９】
＜配線層２０ａ、２０ｂの構成例＞
以下では、配線層２０ａ、２０ｂの構成例について、図４を参照して説明する。
【００４０】
図４に示す配線層２０ａは、絶縁層２０２と、絶縁層２０２の開口部において設けられたコンタクトプラグ２０１ａ、２０１ｂと、絶縁層２０２上に設けられた絶縁層２０３と、絶縁層２０３の開口部において設けられた配線２００ａ、２００ｂとを有する。また、配線層２０ｂも配線層２０ａと同様の構成を有する。
【００４１】
なお、絶縁層２０２は、図２に示したトランジスタ１６０上に設けられている。また、コンタクトプラグ２０１ａは、トランジスタ１６０が有するソース電極１３０ａ及び配線２００ａに接続され、コンタクトプラグ２０１ｂは、トランジスタ１６０が有するドレイン電極１３０ｂ及び配線２００ｂに接続されている。
【００４２】
＜配線層２０ａ、２０ｂの作製方法例＞
次に、配線層２０ａ、２０ｂの作製方法の一例について、図５を参照して説明する。
【００４３】
まず、トランジスタ１６０上に絶縁層２０２を形成する（図５（Ａ）参照、なお、図５ではトランジスタ１６０は割愛する）。絶縁層２０２としては、酸化シリコン、窒化酸化シリコン、窒化シリコン等の無機絶縁材料を含む膜の単層構造、または積層構造などを適用することができる。例えば、窒化シリコン膜及び酸化シリコン膜の積層を絶縁層２０２として適用することができる。特に、その後に形成する配線２００ａ、２００ｂが銅を含有する場合には、銅がトランジスタ１６０に拡散しないように、厚さ５ｎｍ乃至５０ｎｍの窒化シリコン膜を形成し、その上に必要な厚さの酸化シリコン膜等を堆積する積層構造とすることが望ましい。絶縁層２０２の作製方法としては、ＣＶＤ法またはスパッタリング法等を適用することができる。
【００４４】
次に、絶縁層２０２上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該レジストマスクを用いて絶縁層２０２をエッチングすることで、開口部２０４ａ、２０４ｂを形成する（図５（Ｂ）参照）。なお、フォトリソグラフィ法を行う場合は、予め絶縁層２０２上に反射防止膜を形成しておくことが好ましい。これにより、フォトリソグラフィ法の露光工程時における、トランジスタ１６０が有する導電層（ソース電極１３０ａ、ドレイン電極１３０ｂ等）等による光の反射を抑制することが可能となる。すなわち、フォトリソグラフィ法における解像度の低下を抑制することが可能となる。なお、当該反射防止膜としては、当該レジストの材料等に応じて適宜選択することができる。また、当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００４５】
次に、少なくとも開口部２０４ａ、２０４ｂを埋没させるように導電材料を含む層２０５を形成する（図５（Ｃ）参照）。導電材料を含む層２０５としては、アルミニウム、チタン、タンタル、若しくはタングステン等の金属、若しくはこれらの窒化物、またはこれらの合金等を含む膜を適用することが可能である。また、導電材料を含む層２０５として、これらの膜の積層構造を適用することも可能である。例えば、チタン膜、窒化チタン膜、及びタングステン膜の積層を導電材料を含む層２０５として適用することができる。特に、その後に形成する配線２００ａ、２００ｂが銅を含有する場合には、銅がトランジスタ１６０に拡散しないように、導電材料を含む層２０５が厚さ５ｎｍ乃至５０ｎｍの窒化チタンの層を有することが望ましい。導電材料を含む層２０５の作製方法としては、ＣＶＤ法またはスパッタリング法等を適用することができる。
【００４６】
次に、少なくとも絶縁層２０２の上面が露出するように、絶縁層２０２上に形成された導電材料を含む層２０５をＣＭＰによって除去する（図５（Ｄ）参照）。これにより、コンタクトプラグ２０１ａ、２０１ｂが形成される。
【００４７】
次に、絶縁層２０２及びコンタクトプラグ２０１ａ、２０１ｂ上に絶縁層２０３を形成する（図５（Ｅ）参照）。絶縁層２０３としては、酸化シリコン、窒化酸化シリコン、窒化シリコン等の無機絶縁材料を含む膜、若しくはアルキルシラン等の有機シランを原料にしたシリコーン樹脂（いわゆる、ＳｉＯＣ膜）等の絶縁材料の単層構造、または積層構造などを適用することができる。例えば、ＳｉＯＣ膜と酸化シリコン膜の積層を絶縁層２０３として適用することができる。また、絶縁層２０３の作製方法としては、ＣＶＤ法、スパッタリング法、またはスピンコート法等を適用することができる。
【００４８】
次に、絶縁層２０３上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該レジストマスクを用いて少なくとも絶縁層２０３をエッチングすることで、溝２０６ａ、２０６ｂを形成する（図５（Ｆ）参照）。なお、溝２０６ａ、２０６ｂは、少なくとも絶縁層２０３を貫通し、コンタクトプラグ２０１ａ、２０１ｂの上面が露出するようにする。例えば、処理時間を制御することにより、溝２０６ａ、２０６ｂが所望の形状となるように制御する。また、フォトリソグラフィ法を行う場合は、上述したように予め絶縁層２０３上に反射防止膜を形成しておくことが好ましい。また、当該エッチングには、ドライエッチング（特に、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ））を用いるのが好ましい。
【００４９】
次に、少なくとも溝２０６ａ、２０６ｂを埋没させるように導電材料を含む層２０７を形成する（図５（Ｇ）参照）。導電材料を含む層２０７としては、銅、アルミニウム、チタン、タンタル、若しくはタングステン等の金属、若しくはこれらの窒化物、またはこれらの合金等を含む膜を適用することが可能である。また、導電材料を含む層２０７として、これらの膜の積層構造を適用することも可能である。例えば、窒化タンタル膜、及び銅膜の積層を導電材料を含む層２０７として適用することができる。また、導電材料を含む層２０７の作製方法としては、ＣＶＤ法もしくはスパッタリング法、またはこれらの方法によってシード層を形成した後に電解めっきを行う方法等を適用することができる。
【００５０】
なお、導電材料を含む層２０７としては、銅又は銅合金からなる膜を含む配線を適用することが好ましい。これにより、配線抵抗を低減することが可能である。例えば、厚さ５ｎｍ乃至５０ｎｍの窒化タンタルの層をＣＶＤ法により形成し、さらに厚さ５ｎｍ乃至５０ｎｍの第１の銅の層をスパッタリング法等で形成する。その後、それらを電極とする電解めっき法により第２の銅の層を堆積して、導電材料を含む層２０７が得られる。その際、窒化タンタルの層は銅が下方へ拡散することを防止するとともに、絶縁層２０３との密着性を改善するために用いられ、第１の銅の層は第２の銅の層のシードとなる。
【００５１】
次に、少なくとも絶縁層２０３の上面が露出するように、絶縁層２０３上に形成された導電材料を含む層２０７をＣＭＰによって除去する（図５（Ｈ）参照）。これにより、配線２００ａ、２００ｂが形成される。
【００５２】
以上により、配線層２０ａが形成される。なお、配線層２０ｂも同様の工程によって形成することができる。
【００５３】
＜メモリセル３００の構成例＞
以下では、メモリセル３００の構成例について、図６を参照して説明する。
【００５４】
図６に示すメモリセル３００は、トランジスタ３０１と、一方の電極がトランジスタ３０１のソース及びドレインの一方に電気的に接続されたキャパシタ３０２とを有する。さらに、トランジスタ３０１は、ソースまたはドレインとして機能する一対の導電材料を含む層３０１１、３０１３と、ゲートとして機能する導電材料を含む層３０１４と、チャネル領域を形成する酸化物半導体層３０１２とを有する。また、キャパシタ３０２は、一方の電極として機能する導電材料を含む層３０１３と、他方の電極として機能する導電材料を含む層３０１６とを有する。なお、導電材料を含む層３０１４と酸化物半導体層３０１２の間、及び導電材料を含む層３０１３と導電材料を含む層３０１６の間等には絶縁層３０１５が設けられている。
【００５５】
なお、導電材料を含む層３０１１は、絶縁層３０３の開口部に設けられる。ここで、絶縁層３０３は、図１に示した配線層２０ｂ上に設けられる絶縁層であり、導電材料を含む層３０１１は、配線層２０ｂが有する配線２００ｃに接続されている。
【００５６】
また、図６においては、メモリセル３００に隣接するメモリセル３０００、及びメモリセル３００及びメモリセル３０００に近接し、且つ紙面の垂直方向に存在するメモリセルが有するトランジスタのゲートとして機能する導電材料を含む層３０２０も図示している。なお、図６において、導電材料を含む層３０１４、３０２０はメモリセルのワード線として機能し、配線２００ｃはビット線として機能する。
【００５７】
＜メモリセル３００の作製方法例＞
次に、メモリセル３００の作製方法の一例について、図７を参照して説明する。
【００５８】
まず、配線層２０ｂ上に絶縁層３０３を形成する（図７（Ａ）参照、なお、図７では配線層２０ｂは割愛する）。絶縁層３０３としては、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む膜、若しくはポリイミド、アクリル等の有機絶縁材料を含む膜の単層構造、または積層構造などを適用することができる。例えば、窒化シリコン膜及び酸化シリコン膜の積層を絶縁層３０３として適用することができる。また、絶縁層３０３の作製方法としては、ＣＶＤ法、スパッタリング法、またはスピンコート法等を適用することができる。
【００５９】
次に、絶縁層３０３上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該レジストマスクを用いて絶縁層３０３をエッチングすることで、開口部を形成する。なお、フォトリソグラフィ法を行う場合は、上述したように予め絶縁層３０３上に反射防止膜を形成しておくことが好ましい。また、当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。また、エッチングガスについては被エッチング材料に応じて適宜選択することができる。
【００６０】
次に、少なくとも絶縁層３０３に設けられた開口部を埋没させるように導電材料を含む層３００１を形成する（図７（Ｂ）参照）。導電材料を含む層３００１としては、アルミニウム、チタン、タンタル、若しくはタングステン等の金属、若しくはこれらの窒化物、またはこれらの合金等を含む膜を適用することが可能である。また、導電材料を含む層３００１として、これらの膜の積層構造を適用することも可能である。また、導電材料を含む層３００１の作製方法としては、ＣＶＤ法またはスパッタリング法等を適用することができる。
【００６１】
次に、少なくとも絶縁層３０３の上面が露出するように、絶縁層３０３上に形成された導電材料を含む層３００１をＣＭＰによって除去する（図７（Ｃ）参照）。これにより、メモリセル３００のソースまたはドレインとして機能する導電材料を含む層３０１１等が形成される。
【００６２】
次に、絶縁層３０３及び導電材料を含む層３０１１上に酸化物半導体層を形成する。なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。
【００６３】
当該酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００６４】
なお、当該酸化物半導体層は非晶質であっても良いが、トランジスタのチャネル領域として結晶性を有する酸化物半導体層を用いることが好ましい。結晶性を有する酸化物半導体層を用いることで、トランジスタの信頼性（ゲート・バイアス・ストレス耐性）を高めることができるからである。
【００６５】
結晶性を有する酸化物半導体層としては、理想的には単結晶であることが望ましいが、ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を有する酸化物半導体層が好ましい。なお、当該ｃ軸配向を有した結晶とは、形成面（ここでは、絶縁層３０３上面）に対して、ｃ軸が垂直又は略垂直となる六方晶を指す。
【００６６】
ＣＡＡＣを含む酸化物半導体層は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを含む酸化物半導体層を得るには酸化物半導体層の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体層を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【００６７】
ＣＡＡＣを含む酸化物半導体層は、高純度化され、酸素欠損による欠陥を低減し、しかもｃ軸に配向した結晶を有することで、弱いｐ型に価電子制御することが容易となる。
【００６８】
次に、フォトリソグラフィ法等を用いてレジストを形成し、当該レジストをマスクとして当該酸化物半導体層をエッチングすることで、酸化物半導体層３０１２等を形成する（図７（Ｄ）参照）。なお、当該エッチングには、ドライエッチングを用いるのが好適である。また、エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００６９】
次に、酸化物半導体層３０１２に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層３０１２中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層３０１２の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００７０】
当該熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体膜を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００７１】
次に、絶縁層３０３及び酸化物半導体層３０１２上に絶縁層３００２を形成する（図７（Ｅ）参照）。なお、絶縁層３００２は、後に形成されるトランジスタ３０１のゲート絶縁膜として機能する。絶縁層３００２としては、酸化シリコン、酸化窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む膜の単層構造、または積層構造などを適用することができる。また、当該絶縁層の作製方法としては、スパッタリング法等を適用することができる。
【００７２】
次に、絶縁層３００２上に導電材料を含む層を形成する。当該導電材料を含む層としては、アルミニウム、チタン、タンタル、若しくはタングステン等の金属、若しくはこれらの窒化物、またはこれらの合金等を含む膜を適用することが可能である。また、酸化インジウム、酸化タングステン、酸化モリブデン等の酸化物、又は窒化インジウム、窒化亜鉛等の窒化物を適用することも可能である。また、当該導電材料を含む層として、これらの膜の積層構造を適用することも可能である。また、当該導電材料を含む層の作製方法としては、ＣＶＤ法またはスパッタリング法等を適用することができる。
【００７３】
次に、当該導電材料を含む層上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該レジストマスクを用いて当該導電材料を含む層をエッチングすることで、導電材料を含む層３０１４、３０２０等を形成する（図７（Ｆ）参照）。なお、当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。また、エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００７４】
次に、絶縁層３００２及び導電材料を含む層３０１４、３０２０上に絶縁層３００３を形成する。絶縁層３００３としては、酸化シリコン、窒化酸化シリコン、窒化シリコン等の無機絶縁材料を含む膜、若しくはポリイミド、アクリル等の有機絶縁材料を含む膜の単層構造、または積層構造などを適用することができる。また、絶縁層３００３の作製方法としては、ＣＶＤ法、スパッタリング法、またはスピンコート法等を適用することができる。
【００７５】
次に、絶縁層３００３上にフォトリソグラフィ法等を用いてレジストを形成し、当該レジストをマスクとして絶縁層３００３をエッチングすることで、開口部を形成する。なお、当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。また、エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００７６】
次に、少なくとも絶縁層３００３に設けられた開口部を埋没させるように導電材料を含む層３００４を形成する（図７（Ｇ）参照）。導電材料を含む層３００４としては、アルミニウム、チタン、タンタル、若しくはタングステン等の金属、若しくはこれらの窒化物、またはこれらの合金等を含む膜を適用することが可能である。また、導電材料を含む層３００４として、これらの膜の積層構造を適用することも可能である。また、導電材料を含む層３００４の作製方法としては、ＣＶＤ法またはスパッタリング法等を適用することができる。
【００７７】
次に、少なくとも絶縁層３００３の上面が露出するように、絶縁層３００３上に形成された導電材料を含む層３００４をＣＭＰによって除去する（図７（Ｈ）参照）。これにより、メモリセル３００のソースまたはドレインとして機能する導電材料を含む層３００５等が形成される。
【００７８】
以上により、メモリセル３００が有するトランジスタ３０１が形成される。なお、メモリセル３００が有するキャパシタ３０２（スタック型キャパシタ）は、公知の方法を用いて適宜形成することができる。
【００７９】
＜本明細書で開示される半導体記憶装置について＞
本明細書で開示される半導体記憶装置は、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。すなわち、本明細書で開示される半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。
【００８０】
なお、当該多層配線層に含まれる配線として、銅又は銅合金からなる配線を適用することが好ましい。これにより、当該配線における配線抵抗を低減することができる。すなわち、当該半導体記憶装置の動作遅延を抑制することが可能である。特に、この効果は、メモリセルに対するデータの書き込み及び読み出しを担う配線（いわゆる、ビット線）として、銅又は銅合金からなる配線を適用した場合に大きい。
【００８１】
また、メモリセルに設けられるトランジスタとして酸化物半導体によってチャネル領域が設けられるトランジスタを適用することが好ましい。なぜなら、酸化物半導体などのバンドギャップの広い半導体をチャネル領域に有するトランジスタは、シリコンなどの半導体を用いたトランジスタに比べて、オフ電流値が著しく低い。そのため、本明細書で開示される半導体記憶装置が有するメモリセルにおいては、キャパシタからの電荷のリークを抑制することが可能である。したがって、リフレッシュ動作の頻度を低減することが可能となる。これにより、本明細書で開示される半導体記憶装置においては、リフレッシュ動作の頻度を低減することによる消費電力の低減等を図ることが可能である。
【００８２】
また、メモリセルに設けられるキャパシタとしてスタック型キャパシタを適用することが好ましい。これにより、当該メモリセルの大容量化と高集積化を両立させることが可能である。さらに、本明細書で開示される半導体記憶装置は、スタック型キャパシタ又はトレンチ型キャパシタを有するメモリセルを有する従来の半導体記憶装置と比較して以下の点で好ましい。なお、ここで、従来の半導体記憶装置とは、単結晶半導体材料を含む基板を用いてメモリセルが有するトランジスタが設けられ、且つ当該メモリセル上に多層配線層が設けられる半導体記憶装置を指すこととする。
【００８３】
本明細書で開示される半導体記憶装置においては、スタック型キャパシタを構成する一対の電極及びワード線に、ビット線が近接しない点で好ましい。これは、本明細書で開示される半導体記憶装置が有するメモリセルアレイでは、ワード線（導電材料を含む層３０１４、３０２０等）及びキャパシタを構成する一対の電極（導電材料を含む層３０１３、３０１６等）が、共にトランジスタ３０１を挟んでビット線（配線２００ｃ）の逆側に設けられているのに対し、従来の半導体記憶装置が有するワード線及びキャパシタを構成する一対の電極の少なくとも一と、ビット線とが、メモリセルを構成するトランジスタの同じ側に設けられていることに起因する。これにより、本明細書で開示される半導体記憶装置においては、各種配線（特にビット線）に生じる寄生容量を低減することによる消費電力の低減及び動作遅延の抑制等を図ることが可能である。
【００８４】
また、キャパシタ３０２と配線２００ｃをトランジスタ３０１を挟んで設けることにより、キャパシタ３０２及び配線２００ｃに関する設計の制約が小さくなり、より少ない面積に必要な容量のキャパシタを形成することができる。
【００８５】
＜半導体記憶装置の利用例＞
以下では、上述した半導体記憶装置の利用例について図８を参照して説明する。
【００８６】
図８は、マイクロプロセッサの構成例を示すブロック図である。図８に示すマイクロプロセッサは、ＣＰＵ４０１、メインメモリ４０２、クロックコントローラ４０３、キャッシュコントローラ４０４、シリアルインターフェース４０５、Ｉ／Ｏポート４０６、端子４０７、インターフェース４０８、キャッシュメモリ４０９等が形成されている。勿論、図８に示すマイクロプロセッサは、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【００８７】
ＣＰＵ４０１をより高速に動作させるには、それに見合う程度の高速なメモリを必要とする。しかし、ＣＰＵ４０１の動作スピードにあったアクセスタイムをもつ高速の大容量メモリを使用した場合、一般的にコストが高くなってしまう。そこで大容量のメインメモリ４０２の他に、メインメモリ４０２よりも小容量であるが高速のメモリであるＳＲＡＭなどのキャッシュメモリ４０９を、ＣＰＵ４０１とメインメモリ４０２の間に介在させる。ＣＰＵ４０１がキャッシュメモリ４０９にアクセスすることにより、メインメモリ４０２のスピードによらず、高速で動作することが可能となる。
【００８８】
図８に示すマイクロプロセッサでは、メインメモリ４０２に上述した半導体記憶装置を用いることができる。上記構成により、集積度の高いマイクロプロセッサ、信頼性の高いマイクロプロセッサを実現することができる。
【００８９】
なお、メインメモリ４０２には、ＣＰＵ４０１で実行されるプログラムが格納されている。そして例えば実行初期において、メインメモリ４０２に格納されているプログラムは、キャッシュメモリ４０９にダウンロードされる。ダウンロードされるプログラムは、メインメモリ４０２に格納されているものに限定されず、他の外付のメモリからダウンロードすることもできる。キャッシュメモリ４０９は、ＣＰＵ４０１で実行されるプログラムを格納するだけでなく、ワーク領域としても機能し、ＣＰＵ４０１の計算結果等を一時的に格納する。
【００９０】
なお、ＣＰＵは単数に限られず、複数設けていても良い。ＣＰＵを複数設け、並列処理を行なうことで、動作速度の向上を図ることができる。その場合、ＣＰＵ間の処理速度がまちまちだと処理全体で見たときに不都合が起きる場合があるので、スレーブとなる各ＣＰＵの処理速度のバランスを、マスターとなるＣＰＵでとるようにしても良い。
【００９１】
なお、ここではマイクロプロセッサを例示したが、上述した半導体記憶装置は、マイクロプロセッサのメインメモリにその用途が限られるわけではない。例えば表示装置の駆動回路に用いられるビデオＲＡＭや、画像処理回路に必要となる大容量メモリとしての用途も好ましい。その他、様々なシステムＬＳＩにおいても、大容量もしくは小型用途のメモリとして用いることができる。
【実施例１】
【００９２】
本実施例では、上述した半導体記憶装置を有する半導体装置の例について説明する。当該半導体装置は、本発明の一態様に係る半導体記憶装置を用いることで、小型化を実現することが可能である。特に、携帯用の半導体装置の場合、本発明の一態様に係る半導体記憶装置を用いることで小型化が実現されれば、使用者の使い勝手が向上するというメリットが得られる。
【００９３】
本発明の一態様に係る半導体記憶装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体記憶装置を用いることができる半導体装置として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら半導体装置の具体例を図９に示す。
【００９４】
図９（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体記憶装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体記憶装置を用いることで、コンパクトな携帯型ゲーム機を提供することができる。なお、図９（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【００９５】
図９（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体記憶装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体記憶装置を用いることで、コンパクトな携帯電話を提供することができる。
【００９６】
図９（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図９（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体記憶装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体記憶装置を用いることで、コンパクトな携帯情報端末を提供することができる。
【符号の説明】
【００９７】
１０        基板
２０        多層配線層
２０ａ      配線層
２０ｂ      配線層
３０        メモリセルアレイ層
１００      駆動回路
１０２      保護層
１０４      半導体領域
１０６      素子分離絶縁層
１０８      ゲート絶縁膜
１１０      ゲート電極
１１２      絶縁層
１１４ａ    不純物領域
１１４ｂ    不純物領域
１１６      チャネル領域
１１８      サイドウォール絶縁層
１２０ａ    高濃度不純物領域
１２０ｂ    高濃度不純物領域
１２２      金属層
１２４ａ    金属化合物領域
１２４ｂ    金属化合物領域
１２６      層間絶縁層
１２８      層間絶縁層
１３０ａ    ソース電極
１３０ｂ    ドレイン電極
１６０      トランジスタ
２００      配線
２００ａ    配線
２００ｂ    配線
２００ｃ    配線
２０１      コンタクトプラグ
２０１ａ    コンタクトプラグ
２０１ｂ    コンタクトプラグ
２０２      絶縁層
２０３      絶縁層
２０４ａ    開口部
２０４ｂ    開口部
２０５      導電材料を含む層
２０６ａ    溝
２０６ｂ    溝
２０７      導電材料を含む層
３００      メモリセル
３０１      トランジスタ
３０２      キャパシタ
３０３      絶縁層
４０１      ＣＰＵ
４０２      メインメモリ
４０３      クロックコントローラ
４０４      キャッシュコントローラ
４０５      シリアルインターフェース
４０６      Ｉ／Ｏポート
４０７      端子
４０８      インターフェース
４０９      キャッシュメモリ
３０００    メモリセル
３００１    導電材料を含む層
３００２    絶縁層
３００３    絶縁層
３００４    導電材料を含む層
３００５    導電材料を含む層
３０１１    導電材料を含む層
３０１２    酸化物半導体層
３０１３    導電材料を含む層
３０１４    導電材料を含む層
３０１５    絶縁層
３０１６    導電材料を含む層
３０２０    導電材料を含む層
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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