(57)【特許請求の範囲】
【請求項１】
光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードの電圧を所定の電圧にするリセットトランジスタと、スイッチとを有する画素を複数有する撮像装置であって、
複数の前記スイッチの各々は、第１ノードと前記第１ノードと異なるノードである第２ノードとを有し、
複数の前記リセットトランジスタの各々は、リセット電圧が供給された第３ノードと、前記第３ノードとは異なるノードである第４ノードとを有し、
前記第１ノードと前記第４ノードとが前記読み出しノードに接続され、
複数の前記画素が行列状に配され、各画素列に複数の信号線が配されており、各画素列に第１の色の画素と前記第１の色とは異なる第２の色の画素とが交互に配置され、
複数の前記第１の色の画素に含まれる複数の前記スイッチの第２ノードは第１のバイパス配線に共通に接続され、複数の前記第２の色の画素に含まれる複数の前記スイッチの第２ノードは第２のバイパス配線に共通に接続され、前記第１の色の画素の信号は第１の信号線に出力され、前記第２の色の画素の信号は第２の信号線に出力され、
前記出力部は正転アンプを有しており、
前記第１のバイパス配線と前記第２の信号線との間の距離は、前記第１のバイパス配線と前記第１の信号線との間の距離よりも大きいことを特徴とする撮像装置。
【請求項２】
光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力するソースフォロワ回路と、前記読み出しノードの電圧を所定の電圧にするリセットトランジスタと、スイッチとを有する画素を複数有する撮像装置であって、
複数の前記スイッチの各々は、第１ノードと前記第１ノードと異なるノードである第２ノードとを有し、
複数の前記リセットトランジスタの各々は、リセット電圧が供給された第３ノードと、前記第３ノードとは異なるノードである第４ノードとを有し、
前記第１ノードと前記第４ノードとが前記読み出しノードに接続され、
複数の前記画素が行列状に配され、各画素列に複数の信号線が配されており、前記画素列には第１の色の画素と前記第１の色とは異なる第２の色の画素とが交互に配置され、
複数の前記第１の色の画素に含まれる複数の前記スイッチの第２ノードは第１のバイパス配線に共通に接続され、複数の前記第２の色の画素に含まれる複数の前記スイッチの第２ノードは第２のバイパス配線に共通に接続され、前記第１の色の画素の信号は第１の信号線に出力され、前記第２の色の画素の信号は第２の信号線に出力され、
前記第１のバイパス配線と前記第２の信号線との間の距離は、前記第１のバイパス配線と前記第１の信号線との間の距離よりも大きいことを特徴とする撮像装置。
【請求項３】
前記読み出しノードに、第１光電変換部で生じた電荷と、第２光電変換部で生じた電荷が空乏転送されることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードの電圧をリセットするリセットトランジスタと、スイッチとを有する画素を複数有する撮像装置の駆動方法であって、
複数の前記スイッチの各々は、第１ノードと前記第１ノードと異なるノードである第２ノードとを有し、
複数の前記リセットトランジスタの各々は、リセット電圧が供給された第３ノードと、前記第３ノードとは異なるノードである第４ノードとを有し、
前記第１ノードと前記第４ノードとが、前記読み出しノードに接続されており、複数の前記読み出しノードに転送された電荷を、複数の前記スイッチを導通させて、共通のバイパス配線を介して加算し、
前記共通のバイパス配線に前記第２のノードが接続されたスイッチのうち所定数のスイッチを導通させることで前記読み出しノードの容量値を増大させることを特徴とする撮像装置の駆動方法。
【請求項５】
複数の前記スイッチを非導通として各画素の信号を独立に読みだすことを特徴とする請求項４に記載の撮像装置の駆動方法。
【請求項６】
各画素列に設けられた複数の信号線に、複数の前記画素の信号を同時に出力させることを特徴とする請求項４または５に記載の撮像装置の駆動方法。
【請求項７】
前記複数の信号線に同時に出力される信号は、複数の前記画素の信号を加算した信号であることを特徴とする請求項６に記載の撮像装置の駆動方法。
【請求項８】
光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードの電圧をリセットするリセットトランジスタと、スイッチと、前記光電変換部と前記読み出しノードとの間に配された転送部を有する画素を複数有する撮像装置の駆動方法であって、複数の前記スイッチの各々は、第１ノードと前記第１ノードと異なるノードである第２ノードとを有し、
複数の前記リセットトランジスタの各々は、リセット電圧が供給された第３ノードと、前記第３ノードとは異なるノードである第４ノードとを有し、
前記第１ノードと前記第４ノードとが、前記読み出しノードに接続されており、複数の前記第２ノードが、共通のバイパス配線に接続されており、
前記共通のバイパス配線に前記第２のノードが接続されたスイッチのうち所定数のスイッチを導通させることで前記読み出しノードの容量値を増大させるステップと、１つの前記転送部を導通させることで前記光電変換部の電荷を独立して前記読み出しノードに転送するステップと、
前記容量値が増大した読み出しノードで、前記転送するステップで転送された電荷を保持するステップと、を有することを特徴とする撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関するものであり、特に、信号の加算に関する。
【背景技術】
【０００２】
撮像装置において信号の加算を行う技術として特許文献１に記載されたものが知られている。特許文献１には、固体撮像素子の有効画素領域の全領域の全ての画素に関して、垂直方向に互いに隣接する画素のフローティングディフュージョン同士が垂直方向ＦＤ連結スイッチを介して電気的に接続される構成が開示されている。フローティングディフュージョンは転送された電荷を電圧に変換する電荷電圧変換部の一部として機能する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−０３３３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の構成においては、３つ以上のフローティングディフュージョンの電荷を加算する場合には、１つのフローティングディフュージョンに対して２つのＦＤ連結スイッチを設ける必要がある。これは上下のフローティングディフュージョンと電気的に接続する必要があるためである。
しかしながらこのような構成では、結果的に電荷電圧変換部の容量が増加してしまう。電荷電圧変換部の容量が増大すると、光電変換部で生じた電荷を電圧に変換する際の電荷電圧変換係数を向上させることが困難となる。
本発明は上記課題に鑑みてなされたものであり、フローティングディフュージョンでの加算の好適な方法を提供するものである。
【課題を解決するための手段】
【０００５】
本発明は、光電変換部で生じた電荷が転送される読み出しノードと、前記読み出しノードに転送された電荷を電圧に変換して信号線へ出力する出力部と、前記読み出しノードに第１ノードが接続されたスイッチとを有する画素を複数有する撮像装置であって、複数の前記スイッチは、前記第１ノードとは異なる第２ノードを有し、所定数の前記第２ノードは、共通のバイパス配線に接続されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば画素内の読み出しノードでの好適な加算方法を提供することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態の撮像装置の等価回路図である。
【図２】本発明の第１実施形態の駆動パルスパターンの一例である。
【図３】本発明の第１実施形態の駆動パルスパターンの一例である。
【図４】本発明の第１実施形態の駆動パルスパターンの一例である。
【図５】本発明の第２実施形態の撮像装置の等価回路図である。
【図６】本発明の第２実施形態の撮像装置の駆動パルスパターンの一例である。
【図７】本発明の第３実施形態の撮像装置のブロック図を示す概念図である。
【図８】本発明の第３実施形態の撮像装置の駆動パルスパターンの一例である。
【図９】本発明の第３実施形態の撮像装置の駆動パルスパターンの一例である。
【図１０】本発明の第４実施形態の撮像装置の等価回路図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
図１に本発明の撮像装置に適用可能な等価回路図を示す。図１では一方向に沿って配された５画素が示されている。好適には１画素列に含まれるたがいに隣接する５画素が示される。
【０００９】
図１では３つのフローティングディフュージョン（ＦＤ）１０３の信号を加算可能な構成である。加算は少なくとも二つのＦＤ１０３の電荷を混合する動作を含んでいれば良く、結果として平均化処理を行うものも含む。これは以下の他の実施形態においても同様である。ＦＤは画素における読み出しノードの具体例の１つであり、画素内に光電変換部で生じた信号が読みだされるノードがあれば適用可能である。以下では読み出しノードとしてＦＤを例に説明を行う。
【００１０】
本図において特徴的なのは、各ＦＤに設けられた、ＦＤ１０３間の電気的導通を制御するスイッチが、バイパス配線１０９を介して互いに電気的に接続されている点である。図１を用いて具体的に説明する。以下の説明では信号電荷として電子を用いる場合に説明する。信号電荷をホールとした場合にも、電圧の極性や半導体領域の導電型を反対導電型にすることにより対応可能である。また以下の添え字は画素行を示している。
【００１１】
図１では１列×５行の画素が示されている。更に多数の画素を設けてもよい。より好ましくは画素が行列状に配されて撮像領域を構成するのがよい。
【００１２】
光電変換部１０１（ｎ）〜１０１（ｎ＋４）は光を電気信号に変換するものである。光電変換部１０１（ｎ）〜１０１（ｎ＋４）としては、例えばフォトダイオードを用いることができる。
【００１３】
転送部１０２（ｎ）〜１０２（ｎ＋４）は、対応する光電変換部１０１（ｎ）〜１０１（ｎ＋４）で生じた電荷を読み出しノードに転送する。読み出しノードに対応するのがＦＤ１０３（ｎ）〜１０３（ｎ＋４）である。転送部１０２（ｎ）〜１０２（ｎ＋４）としては、例えば、Ｎ型ＭＯＳトランジスタを用いることができる。ＦＤ１０３（ｎ）〜１０３（ｎ＋４）はＮ型の半導体領域で構成される。ＦＤ１０３（ｎ）〜１０３（ｎ＋４）に転送された電荷は電圧に変換された後、増幅部１０４（ｎ）〜１０４（ｎ＋４）を介して出力される。
【００１４】
増幅部１０４（ｎ）〜１０４（ｎ＋４）は対応するＦＤ１０３（ｎ）〜１０３（ｎ＋４）に転送された電荷に基づく信号を増幅して信号線１０８へ出力する。増幅部１０４（ｎ）〜１０４（ｎ＋４）としてはＮ型ＭＯＳトランジスタを用いることができる。増幅部で生じる１／ｆノイズをより低減したい場合にはＰ型ＭＯＳトランジスタを用いることもできる。増幅部１０４（ｎ）〜１０４（ｎ＋４）としてＭＯＳトランジスタを用いた場合には、ＦＤ１０３（ｎ）〜１０３（ｎ＋４）と対応する増幅部１０４（ｎ）〜１０４（ｎ＋４）のゲートとが接続される。増幅部１０４（ｎ）〜１０４（ｎ＋４）としては好適には正転アンプが用いられる。具体的には、信号線１０８に設けられた不図示の電流源とともに構成されるソースフォロワ回路を用いることができる。図ではソースフォロワの例を示すが、必ずしも増幅しなくても、読み出しノードに転送された電荷が電圧に変換された後の信号、もしくはこの信号に基づく信号を出力する出力部を有していればよい。
【００１５】
リセット部１０５（ｎ）〜１０５（ｎ＋４）は対応するＦＤ１０３（ｎ）〜１０３（ｎ＋４）の電位を所定の電位に設定する。リセット部（ｎ）〜１０５（ｎ＋４）の導通期間を転送部１０２（ｎ）〜１０２（ｎ＋４）の導通となる期間と重ねることにより光電変換部の電位を所定の電位に設定することもできる。リセット部１０５（ｎ）〜１０５（ｎ＋４）としてはＮ型ＭＯＳトランジスタを用いることができる。
【００１６】
選択部１０６（ｎ）〜１０６（ｎ＋４）は、増幅部１０４（ｎ）〜１０４（ｎ＋４）と信号線との電気的導通を制御するもので、垂直走査回路からの駆動パルスを受けて、各画素もしくは各画素行の信号を信号線１０８に順次もしくはランダムに出力する。選択部１０６（ｎ）〜１０６（ｎ＋４）としては、例えば、Ｎ型ＭＯＳトランジスタを用いることができる。
【００１７】
スイッチ１０７（ｎ）〜１０７（ｎ＋４）は異なるＦＤ１０３どうしを電気的に接続し得るものである。スイッチ１０７（ｎ）〜１０７（ｎ＋４）の第１ノードは、それぞれ対応するＦＤ１０３（ｎ）〜１０３（ｎ＋４）に接続される。ＦＤとスイッチの第１ノードとが同一半導体領域により構成されていてもよい。スイッチ１０７（ｎ）〜１０７（ｎ＋４）としては例えばＮ型ＭＯＳトランジスタを用いることができる。スイッチ１０７（ｎ）〜１０７（ｎ＋４）としてＭＯＳトランジスタを用いた場合には、ＭＯＳトランジスタのソースもしくはドレインとＦＤとが電気的に接続される。もしくはＭＯＳトランジスタのソースもしくはドレインを構成する半導体領域がＦＤと同一半導体領域で構成されている。
【００１８】
バイパス配線１０９ａ〜１０９ｃは所定数のスイッチ１０７の、ＦＤ１０３と接続されたノードとは反対側のノード（第２ノード）どうしを共通に接続する。図では３つのスイッチ１０７（ｎ＋１）〜１０７（ｎ＋３）の第２ノードが共通のバイパス配線１０９ｂに接続されている。
【００１９】
ＲＥＳ（ｎ）〜ＲＥＳ（ｎ＋４）はリセット部１０５（ｎ）〜１０５（ｎ＋４）の制御ノードに駆動パルスを供給するための配線である。ＳＥＬ（ｎ）〜ＳＥＬ（ｎ＋４）は選択部１０６（ｎ）〜１０６（ｎ＋４）の制御ノードに駆動パルスを供給するための配線である。Ｔｘ（ｎ）〜Ｔｘ（ｎ＋４）は転送部１０２（ｎ）〜１０２（ｎ＋４）の制御ノードに駆動パルスを供給するための配線である。ＡＤＤ（ｎ）〜ＡＤＤ（ｎ＋４）はスイッチ１０７（ｎ）〜１０７（ｎ＋４）の制御ノードに駆動パルスを供給するための配線である。これら駆動パルスは各回路素子がＭＯＳトランジスタの場合には各トランジスタのゲートに供給されるパルスである。
【００２０】
本実施形態によれば、各ＦＤ１０３に接続されるスイッチ１０７を１つ設ければよくなり、ＦＤの容量を低減させることが可能となる。
【００２１】
図２〜４に図１の等価回路図を有する撮像装置の各素子に供給される駆動パルスの例を示すものである。図１の等価回路で示した各回路部材はＮ型ＭＯＳトランジスタで構成したとする。全ての駆動パルスにおいてハイレベルでトランジスタが導通する。
【００２２】
図２の駆動パルスパターンを説明する。各符号は図１の符号と対応している。図２は、各画素の信号を独立に読み出すモードの場合の駆動パルスパターンの一例である。
【００２３】
図２に示す期間において、φＡＤＤ（ｎ）〜ＡＤＤ（ｎ＋４）はローレベルが維持され、スイッチ１０７（ｎ）〜１０７（ｎ＋４）は非導通状態が維持されている。
【００２４】
時刻ｔ１以前は、φＲＥＳ（ｎ）〜φＲＥＳ（ｎ＋４）はハイレベルである。つまりリセット部１０５（ｎ）〜１０５（ｎ＋４）が導通状態であり、ＦＤ１０３（ｎ）〜１０３（ｎ＋４）には、リセット部１０５（ｎ）〜１０５（ｎ＋４）を介して所定の電位が供給された状態となっている。φＳＥＬ（ｎ）〜φＳＥＬ（ｎ＋４）はローレベルである。つまり選択部１０６（ｎ）〜１０６（ｎ＋４）が非導通状態となっており、信号線１０８にはいずれの画素からも信号が出力されていない状態である。また、φＴｘ（ｎ）〜φＴｘ（ｎ＋４）はローレベルである。
【００２５】
時刻ｔ１において、φＳＥＬ（ｎ）はローレベルからハイレベルへ遷移する。これにより選択部１０６（ｎ）が導通状態となり、信号線１０８の電位がｎ行目の画素の増幅部１０４（ｎ）の入力ノードの電位に応じた電位となる。
【００２６】
時刻ｔ２において、φＲＥＳ（ｎ）はローレベルからハイレベルへ遷移する。これにより選択部１０６（ｎ）が導通状態となり、信号線１０８の電位が、ｎ行目の画素の増幅部１０４（ｎ）の入力ノードの電位に応じた電位となる。
【００２７】
時刻ｔ３においてφＴｘ（ｎ）がローレベルからハイレベルへ遷移する。これにより転送部１０２（ｎ）が導通状態となり、光電変換部１０１（ｎ）の電荷のＦＤ１０３（ｎ）への転送期間が開始される。続けて時刻ｔ４においてφＴｘ（ｎ）がハイレベルからローレベルへ遷移し、転送期間が終了する。
【００２８】
時刻ｔ５においてφＲＥＳ（ｎ）がローレベルからハイレベルへ遷移し、時刻ｔ６においてφＳＥＬ（ｎ）がハイレベルからローレベルへ遷移する。
【００２９】
期間ｔ２−ｔ３において信号線１０８の電位もしくはこの電位に基づく信号を不図示の回路でサンプルホールドし、期間ｔ４−ｔ５において信号線１０８の電位もしくはこの電位に基づく信号をサンプルホールドする。そして後段の回路でこれらサンプルホールドした信号の差分を取ることにより画素のリセットノイズ等を低減することが可能となる。
【００３０】
以下、各画素行においてこの動作を繰り返すことにより１フレーム分の信号を取得することができる。このような動作により、主に静止画を取得することが可能となる。非選択行においてはφＡＤＤはローレベル、ハイレベルいずれでも構わない。以下の駆動パターンにおいても同様である。
【００３１】
次に図３の駆動パルスパターンを説明する。主に図２の駆動パルスパターンと異なる部分に関して説明を行う。図３の駆動パルスパターンによれば３画素の信号が加算される。
【００３２】
時刻ｔ１においてφＡＤＤ（ｎ）がローレベルからハイレベルとなる。これによりスイッチ１０７（ｎ）が導通状態となり、図１において上方に隣接するＦＤ（不図示）とＦＤ１０３ａとが電気的に導通する。つまり信号の加算が行われる。
【００３３】
時刻ｔ１〜ｔ６までφＡＤＤ（ｎ）はハイレベルが維持された状態である。時刻ｔ６においてφＳＥＬ（ｎ）、φＡＤＤ（ｎ）はハイレベルからローレベルへ遷移する。図２と同様に期間ｔ２−ｔ３及び期間ｔ４−ｔ５には増幅部１０４（ｎ）の入力ノードの電位に応じた信号が出力される。図２と異なるのは不図示の画素の信号との加算後の信号が出力される点である。
【００３４】
次に時刻ｔ７以降に関して説明する。
【００３５】
時刻ｔ７において、φＳＥＬ（ｎ＋１）、φＡＤＤ（ｎ＋１）、φＳＥＬ（ｎ＋２）、φＡＤＤ（ｎ＋２）、φＳＥＬ（ｎ＋３）、φＡＤＤ（ｎ＋３）がローレベルからハイレベルへ遷移する。φＡＤＤ（ｎ＋１）、φＡＤＤ（ｎ＋２）、φＡＤＤ（ｎ＋３）がハイレベルへ遷移することによりスイッチ１０７（ｎ＋１）、１０７（ｎ＋２）、１０７（ｎ＋３）が導通状態となる。これによりＦＤ１０３（ｎ＋１）、１０３（ｎ＋２）、１０３（ｎ＋３）が、スイッチ１０７（ｎ＋１）、１０７（ｎ＋２）、１０７（ｎ＋３）及びバイパス配線１０９ｂを介して電気的に接続される。
【００３６】
時刻ｔ８においてφＲＥＳ（ｎ＋１）、φＲＥＳ（ｎ＋２）、φＲＥＳ（ｎ＋３）がハイレベルからローレベルに遷移する。この動作によりＦＤ１０３（ｎ＋１）、ＦＤ（ｎ＋２）、ＦＤ（ｎ＋３）の電位がフローティングとなる。
【００３７】
時刻ｔ９においてφＴｘ（ｎ＋１）、φＴｘ（ｎ＋２）、φＴｘ（ｎ＋３）がローレベルからハイレベルに遷移する。この動作により光電変換部（ｎ＋１）、光電変換部（ｎ＋２）、光電変換部（ｎ＋３）の電荷が、ＦＤ（ｎ＋１）、ＦＤ（ｎ＋２）、ＦＤ（ｎ＋３）に転送される。そしてスイッチ１０７（ｎ＋１）、１０７（ｎ＋２）、１０７（ｎ＋３）が導通状態であるため、ＦＤに転送された電荷が加算される。
【００３８】
時刻ｔ１０においてφＴｘ（ｎ＋１）、φＴｘ（ｎ＋２）、φＴｘ（ｎ＋３）がハイレベルからローレベルに遷移する。これにより光電変換部（ｎ＋１）〜（ｎ＋３）からＦＤ（ｎ＋１）〜（ｎ＋３）への電荷の転送期間が終了する。
【００３９】
時刻ｔ１１においてφＲＥＳ（ｎ＋１）、φＲＥＳ（ｎ＋２）、φＲＥＳ（ｎ＋３）がローレベルからハイレベルに遷移する。これにより、ＦＤ（ｎ＋１）、ＦＤ（ｎ＋２）、ＦＤ（ｎ＋３）の電位がリセットされる。続けて時刻ｔ１２においてφＳＥＬ（ｎ＋１）、φＳＥＬ（ｎ＋２）、φＳＥＬ（ｎ＋３）がハイレベルからローレベルに遷移する。
【００４０】
不図示であるが期間ｔ２−ｔ３及び期間ｔ７−ｔ８において信号線１０８の電位もしくはこの電位に基づく信号をサンプルホールドする。次に、期間ｔ４−ｔ５及び期間ｔ１０−ｔ１１において信号線１０８の電位もしくはこの電位に基づく信号をサンプルホールドする。そして後段の回路でこれらの差分を取ることにより画素のリセットノイズ等を低減することが可能となる。
【００４１】
図３の動作によれば複数の光電変換部で生じた信号を加算することが可能となる。具体的には光電変換部の電荷をＦＤへ転送し、複数のＦＤをスイッチ及びバイパス配線を介して電気的に接続することにより加算を実現することが可能となる。また本例においては、複数の選択部１０３、具体的には選択部１０３（ｎ＋１）、選択部１０３（ｎ＋２）、選択部１０３（ｎ＋３）を同時に導通させて信号を読み出している。しかしながら、これら３つの選択部（ｎ＋１）〜（ｎ＋３）のうち少なくとも一つを導通させて信号を読み出すこともできる。しかしながら複数の選択部を同時に導通させて読み出すのが好ましい。この動作の方が１／ｆノイズを低減することが可能となる。また本図においては加算を行う画素のリセット部は全て同タイミングの動作でリセットを行なっている。しかしながらこれらのうち少なくとも一つのリセット部を動作させてもよい。複数のリセット部を動作させればリセット時間を短縮することができる。また１つのリセット部を動作させれば、ＦＤの電位のリセット部をオフにする際の電位変化を低減できる。これは以下の駆動パターンにおいて加算動作を行う場合に共通である。
【００４２】
次に図４の駆動パルスパターンを説明する。本図の駆動パルスパターンでは、各画素の信号を独立に読みだす。図２の駆動パルスパターンと異なる点は、ＦＤ１０３の読み出し時の容量が図２の駆動パルスパターンに比べて大きくなっている点である。具体的には、図２に示された期間中はφＡＤＤはローレベルが維持されていたが、本図においてはローレベルとハイレベルとが交互に遷移する。読み出しを行う行のφＳＥＬがハイレベルとなる期間中に、その行のＦＤとバイパス配線を介して電気的に接続され得る画素行のφＡＤＤがハイレベルとなる。図４ではＦＤ１０３（ｎ＋１）、ＦＤ１０３（ｎ＋２）、ＦＤ１０３（ｎ＋３）がバイパス配線１０９ｂを介して電気的に接続され得る構成である。具体的には、ｎ＋１行目、ｎ＋２行目、ｎ＋３行目のいずれかが読み出し行として選択される時に、その他の行のうち少なくとも１つの行に対応するスイッチ１０７（ｎ＋１）、１０７（ｎ＋２）、１０７（ｎ＋３）に供給される駆動パルスをハイレベルとすればよい。
【００４３】
φＡＤＤの動作を図２と図４とのように切り替えて動作させることにより、ＦＤと負荷容量の接続を切り換えることが可能となるため、画素の電荷電圧変換係数が異ならせることが可能となる。これにより感度を異ならせて読みだすことが可能となる。また、画素のソースフォロア回路の電荷換算した入力ダイナミックレンジを増加させることができ、入射光に対する広いダイナミックレンジ化を実現することも可能となる。
【００４４】
（第２の実施形態）
図５に本実施形態の画素の等価回路図を示す。本実施形態の第１の実施形態と異なる点はバイパス配線同士を電気的に接続するスイッチを新たに設けた点である。その他の点は第１の実施形態の構成を用いることができる。
【００４５】
スイッチ５１０ａ、５１０ｂはバイパス配線同士を接続するスイッチである。スイッチ５１０ａはバイパス配線５０９ａとバイパス配娘５０９ｂとを電気的に接続するスイッチである。スイッチ５１０ｂはバイパス配線５０９ｂとバイパス配線５０９ｃとを電気的に接続するスイッチである。このような構成によれば加算を行う画素の数を変化させることが可能となる。
【００４６】
図６に図５の構成を用いた際の駆動パルスパターンの一例を示す。図６の駆動パルスパターンは複数の画素の信号の加算を行う場合のものである。本例では５画素の信号の加算を行っているがこれに限られるものではなく、各スイッチの動作を適宜変更させることで任意の数の画素の信号を加算することが可能となる。
【００４７】
時刻ｔ１においてφＡＤＤ２（ｋ）、φＡＤＤ２（ｋ＋１）がローレベルからハイレベルへ遷移する。同時にφＡＤＤ（ｎ）〜φＡＤＤ（ｎ＋４）がローレベルからハイレベルへ遷移する。この動作により、ｎ行目〜ｎ＋４行目の画素の信号を加算することが可能となる。これに対してφＡＤＤ２（ｋ）、φＡＤＤ２（ｋ＋１）がローレベルを維持していれば、バイパス配線５０９ｂを介して接続されるＦＤの数は３つであるため３画素の加算となる。
【００４８】
したがって本実施形態においてはバイパス配線同士を接続するスイッチを設けることで加算を行う画素の数を変化させることが可能となる。
【００４９】
（第３の実施形態）
図７に本実施形態の画素プロック図を示す。図７においては画素等価回路を省略しているが、図１，５で示した画素等価回路を用いることができる。本実施形態の撮像装置はカラー撮像装置であり、本図では緑色の画素Ｇｒと、赤色の画素Ｒｅとが繰り返し配列されている構成である。このような配置はベイヤーパタンの一部に用いられる。第１及び第２の実施形態と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。
【００５０】
ＦＤと記されていのは各画素のＦＤに接続されるノードを示しており、ＯＵＴは各画素の出力ノードを示している。図１の構成に対応づけて説明すれば、ＦＤは光電変換部の電荷が転送される読み出しノードであり、ＯＵＴは選択部の出力ノードである。また第１及び第２の実施形態と異なる点としては信号線が各画素列に対して複数設けられている点である。本図では１画素列に対して２本の信号線が設けられている。
【００５１】
スイッチ７０７（ｎ）、７０７（ｎ＋２）、７０７（ｎ＋４）は共通のバイパス配線７０９ｂを介してｎ行目、ｎ＋２行目、ｎ＋４行目の画素のＦＤを電気的に接続可能である。スイッチ７０７（ｎ＋３）、７０７（ｎ＋５）、７０７（ｎ＋７）は共通のバイパス配線７０９ｃを介してｎ＋３行目、ｎ＋５行目、ｎ＋７行目の画素のＦＤを電気的に接続可能である。さらに、赤色の画素のＦＤを電気的に接続するためのバイパス配線７０９ｂ、７０９ｄが、赤色の画素の信号が読みだされる信号線７０８ａに近接して配置されている。そして、緑色の画素のＦＤを電気的に接続するためのバイパス配線７０９ａ、７０９ｃ、７０９ｅが、緑色の画素からの信号が出力される信号線７０８ｂに近接して配置されている。言い換えると、第１の色の画素のＦＤを接続するバイパス配線と第２の色の画素の信号が読み出される信号線との間の距離は、第１の色の画素のＦＤを接続するバイパス配線と第１の色の画素の信号が読み出される信号線との間の距離よりも大きい。このような構成によれば配線間容量を介して生じ得る混色を低減することが可能となる。特に画素の増幅部がソースフォロワ回路などのように正転アンプの場合には信号線の電位の変化方向とバイパス配線の電位の変化方向が同じ方向になるため好ましい。またバイパス配線７０９ａ〜７０９ｅは各々が電気的に分離されている。
【００５２】
図８、９に図７の構成を用いた駆動パルスパターンを示す。図８に示したパターンは各画素の信号を独立に読みだすモードである。図９に示した駆動パルスパターンは、複数の画素の信号を加算して読み出すモードである。図９では同色の３画素の信号を加算して出力する場合のモードである。実際の装置ではこれらの駆動を選択的に動作可能な構成となっている。
【００５３】
図８の駆動パルスパターンを説明する。基本的な動作は図２の駆動パルスパターンと同様であるが、図２と異なる点は各画素列に対して信号線が複数設けられている点である。本例では２本である。したがって信号線７０８ａに信号が読み出される画素と、信号線７０８ｂに信号線が読み出される画素とが同時に選択されて読み出される。
【００５４】
図８の駆動パルスパターンを説明する。画素回路は図７の構成を用いて説明を行ない図７において不図示の部分は、図１の画素回路と同様の構成を用いて説いるとして説明を行う。図８に示す期間において、φＡＤＤ（ｎ）〜ＡＤＤ（ｎ＋９）はローレベルが維持され、スイッチ７０７（ｎ）〜１０７（ｎ＋９）は非導通状態が維持されている。
【００５５】
時刻ｔ１以前は、φＲＥＳ（ｎ）〜φＲＥＳ（ｎ＋９）はハイレベルである。つまりリセット部１０５（ｎ）〜１０５（ｎ＋９）が導通状態であり、ＦＤ１０３（ｎ）〜１０３（ｎ＋９）には、リセット部１０５（ｎ）〜１０５（ｎ＋９）を介して所定の電位が供給された状態となっている。φＳＥＬ（ｎ）〜φＳＥＬ（ｎ＋９）はローレベルである。つまり選択部１０６（ｎ）〜１０６（ｎ＋９）が非導通状態となっており、信号線７０８ａ、７０８ｂにはいずれの画素からも信号が出力されていない状態である。また、φＴｘ（ｎ）〜φＴｘ（ｎ＋４）はローレベルである。
【００５６】
時刻ｔ１において、φＳＥＬ（ｎ）、φＳＥＬ（ｎ＋１）はローレベルからハイレベルへ遷移する。これにより選択部１０６（ｎ）、１０６（ｎ＋１）が導通状態となる。
【００５７】
時刻ｔ２において、φＲＥＳ（ｎ）、φＲＥＳ（ｎ＋１）はハイレベルからローレベルへ遷移する。これによりリセット部１０５（ｎ）、リセット部１０５（ｎ＋１）が非導通状態となり、ＦＤ１０３（ｎ）、ＦＤ１０３（ｎ＋１）の電位がフローティングとなる。信号線７０８ａの電位が、ＦＤ１０３（ｎ）の電位に応じた電位となる。信号線７０８ｂの電位が、ＦＤ１０３（ｎ＋１）の電位に応じた電位となる。
【００５８】
時刻ｔ３においてφＴｘ（ｎ）、φＴｘ（ｎ＋１）がローレベルからハイレベルへ遷移する。これにより転送部１０２（ｎ）、１０２（ｎ＋１）が導通状態となり、光電変換部１０１（ｎ）の電荷のＦＤ１０３（ｎ）への転送期間が開始される。さらに光電変換部１０１（ｎ＋１）の電荷のＦＤ１０３（ｎ＋１）への転送期間が開始される。
【００５９】
続けて時刻ｔ４においてφＴｘ（ｎ）、φＴｘ（ｎ＋１）がハイレベルからローレベルへ遷移し、転送期間が終了する。
【００６０】
時刻ｔ５においてφＲＥＳ（ｎ）、φＲＥＳ（ｎ＋１）がローレベルからハイレベルへ遷移し、時刻ｔ６においてφＳＥＬ（ｎ）、φＳＥＬ（ｎ＋１）がハイレベルからローレベルへ遷移する。
【００６１】
期間ｔ２−ｔ３において信号線７０８ａ、７０８ｂの電位もしくはこの電位に基づく信号を不図示の回路でサンプルホールドし、期間ｔ４−ｔ５において信号線７０８ａ、７０８ｂの電位もしくはこの電位に基づく信号をサンプルホールドする。そして後段の回路でこれらサンプルホールドした信号の差分を取ることにより画素のリセットノイズ等を低減することが可能となる。
【００６２】
以下、各画素行においてこの動作を繰り返すことにより１フレーム分の信号を取得することができる。このような動作により、主に静止画を取得することが可能となる。
【００６３】
このような駆動パルスパターンによれば各画素の信号を独立に読みだすことが可能となる。また、図４と同様に各ＦＤに対して複数のスイッチ７０９を導通させて異なるＦＤを電気的に接続させることにより、ＦＤの容量値を変化させてもよい。
【００６４】
また図２の場合に比べて、画素の信号を独立に読みだす場合にも複数の画素行の信号を同時に信号線へ読み出すことが可能となるため、読み出し速度の高速化が可能となる。
【００６５】
次に図９の駆動パルスパターンを説明する。本図の駆動パルスパターンは複数の画素の信号を加算して読みだす場合のものである。具体的には同色の３画素の信号の加算を行っている。基本的な動作は図３と同様の動作である。異なる点としては、図７の構成は各画素列に対して信号線を２本有している。したがって２色の画素の信号を加算して、それぞれ対応する信号線へ出力している。図９においては、期間ｔ７−ｔ１２に実行される動作により、ｎ行目、ｎ＋２行目、ｎ＋４行目の赤色の画素の信号が、スイッチ７０７（ｎ）、７０７（ｎ＋２）、７０７（ｎ＋４）及びバイパス配線７０９ｂを介して加算される。
【００６６】
そしてｎ＋３行目、ｎ＋５行目、ｎ＋７行目の緑色の画素の信号がスイッチ７０７（ｎ＋３）、７０７（ｎ＋５）、７０７（ｎ＋７）及びバイパス配線７０９ｃを介して加算される。またｎ＋１行目の緑色の画素の信号は、期間ｔ１−ｔ６に実行される動作により、不図示のｎ−３行目、ｎ−１行目の緑色の画素の信号と加算が行われる。また、不図示であるが、期間ｔ１−ｔ６において実行される動作により、ｎ−６行目、ｎ−４行目、ｎ―２行目の赤色の画素の信号が加算される。また時刻ｔ１２以降の期間において、ｎ＋６行目、ｎ＋８行目、ｎ＋１０行目の赤色の３画素の信号が加算される。ｎ＋９行目、ｎ＋１１行目、ｎ＋１３行目の緑色の画素を含む３画素の緑色の画素の信号の加算が行われる。
【００６７】
つまり図７の構成のように第１色の画素と第１色と異なる色である第２色の画素が交互に配置されている。そして、同色ごとにバイパス配線およびスイッチを介してＦＤが電気的に接続される構成となっている。さらに同色の画素の信号がそれぞれ対応する信号線へ読み出される。具体的には赤色の画素の信号は信号線７０８ａに読み出され、緑色の画素の信号は信号線７０８ｂに読み出される。
【００６８】
ｎ＋１行目の緑色の画素の信号は、ｎ行目の赤色の画素の信号よりも先に読み出される。さらにｎ＋６行目の赤色の画素の信号はｎ＋７行目の緑色の画素の信号よりも後に読みだされる。
【００６９】
本実施形態によれば、同色画素の信号の加算動作と各画素の信号を独立に読み出す動作とを切り替えて実行することが可能となる。さらに各画素列に複数の信号線が設けられているため信号の読み出しの高速化を図ることができる。
【００７０】
さらに、
（第４の実施形態）
図１０に本実施形態の固体撮像装置の等価回路図を示す。本実施形態の第１〜第３の実施形態と異なる点は、１つのＦＤに複数の光電変換部からの電荷が対応する転送を介して転送される点である。図１０の構成では１つのＦＤに２つの光電変換部からの信号が転送される。光電変換部からＦＤへの転送は空乏転送である。
【００７１】
図１０において、光電変換部１００１（ａ１）及び１００１（ａ２）の電荷がＦＤ１００３ａに読み出される。同様に、光電変換部１００１（ｂ１）及び１００１（ｂ２）の電荷がＦＤ１００３ｂに読み出され、光電変換部１００１（ｃ１）及び１００１（ｃ２）の電荷がＦＤ１００３ｃに読み出される。各ＦＤ１００３ａ〜１００３ｃは一つの半導体領域で構成されていてもよいし、各転送部に対応して別々の半導体領域を含んで構成されこれらが配線等で伝的に接続された構成であってもよい。
【００７２】
増幅部１００４ａ〜１００４ｃはそれぞれＦＤ１００３ａ〜１００３ｃに転送された電荷に基づく信号を増幅して出力する。リセット部１００５ａ〜１００５ｃはそれぞれＦＤ１００３ａ〜１００３ｃの電位を基準電位に設定する。選択部１００６ａ〜１００６ｃは増幅部１００４ａ〜１００４ｃと信号線１００８の電気的接続を制御する。スイッチ１００７ａ〜１００７ｃは第１のノードがＦＤと接続され第２のノードがバイパス配線１００９と接続される。ＦＤ１００３ａ〜１００３ｃに転送された電荷はスイッチ１００７ａ〜１００７ｃ及びバイパス配線１００９を介して加算することができる。
【符号の説明】
【００７３】
１０１  光電変換部
１０３  読み出しノード
１０７  スイッチ
１０９  バイパス配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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