(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、前記第１の半導体領域とＰＮ接合を構成するように前記第１の半導体領域の下部に配される第２導電型の第２の半導体領域とを有する光電変換素子と、
前記第２の半導体領域の上部に配される第１導電型のフローティングディフュージョン領域と、
前記第１の半導体領域の電荷を前記フローティングディフュージョン領域に転送する転送ゲートと、
前記フローティングディフュージョン領域とそのゲートが電気的に接続された増幅トランジスタと、を有する複数の画素が半導体基板に配された撮像装置において、
前記第１の半導体領域は平面視した際にその外縁が凹部を有しており、
前記増幅トランジスタのゲートは前記凹部内に配されており、
前記フローティングディフュージョン領域は平面視した際に前記第１の半導体領域に囲まれている、もしくは、前記凹部内に配されており、
前記フローティングディフュージョン領域と前記増幅トランジスタのゲート電極とを電気的に接続する配線を有し、前記配線と前記半導体基板との間に、前記増幅トランジスタのソースと電気的に接続された導電パターンが配されることを特徴とする撮像装置。
【請求項２】
前記第１の半導体領域と前記凹部との境界には、絶縁体により構成された素子分離領域が配されていることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記転送ゲートはリング形状であり、前記転送ゲートに囲まれた領域に前記フローティングディフュージョン領域が配されることを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記凹部に前記第２の半導体領域が配されており、前記第２の半導体領域に前記増幅トランジスタのソース領域、ドレイン領域が配されていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項５】
前記フローティングディフュージョン領域の電荷を排出するリセットトランジスタを有し、前記リセットトランジスタは、前記凹部に配されることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記フローティングディフュージョン領域、増幅トランジスタのソース領域、ドレイン領域、及び前記リセットトランジスタのソース領域、ドレイン領域は、同一の活性領域に配されることを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記凹部には前記第２の半導体領域が延在し、延在した前記第２の半導体領域の下部には、第２導電型の半導体領域が配されていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
第１導電型の第１の半導体領域と、前記第１の半導体領域とＰＮ接合を構成するように前記第１の半導体領域の下部に配される第２導電型の第２の半導体領域とを有する光電変換素子と、
前記第２の半導体領域の上部に配される第１導電型のフローティングディフュージョン領域と、
前記第１の半導体領域の電荷を前記フローティングディフュージョン領域に転送する転送ゲートと、
前記フローティングディフュージョン領域とそのゲートが電気的に接続された増幅トランジスタと、を有する複数の画素が半導体基板に配された撮像装置において、
前記増幅トランジスタのゲート電極及び前記フローティングディフュージョン領域のそれぞれを平面視した際に前記第１の半導体領域に囲まれていることを特徴とする撮像装置。
【請求項９】
１つの前記光電変換素子に対して複数の前記転送ゲート及び複数の前記フローティングディフュージョン領域を有することを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記複数のフローティングディフュージョン領域の電荷を排出するリセットトランジスタを有し、前記リセットトランジスタは、前記第１の半導体領域に囲まれた領域に配されることを特徴とする請求項８または９に記載の撮像装置。
【請求項１１】
前記複数のフローティングディフュージョン領域は、それぞれが独立した活性領域に配され、各活性領域は、前記増幅トランジスタ、前記リセットトランジスタが配される活性領域とは別の領域であることを特徴とする請求項１０に記載の撮像装置。
【請求項１２】
前記増幅トランジスタが配される領域には前記第２の半導体領域が延在しており、延在した前記第２の半導体領域の下部には第２導電型の半導体領域が配されていることを特徴とする請求項９乃至１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記複数の画素間の距離である画素ピッチＰが、２０μｍ≦Ｐ≦２００μｍであることを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
【請求項１４】
請求項１乃至１３のいずれかの請求項に記載の撮像装置と、該撮像装置へ光を結像する光学系と、該撮像装置からの信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる撮像装置に係る。特に撮像装置の画素構造に係る。
【背景技術】
【０００２】
光電変換素子が配された受光領域を備えた画素を１次元または２次元に配列した撮像装置は、デジタルカメラ、ビデオカメラ、複写機、ファクシミリ等に搭載されている。これらの撮像装置には、ＣＣＤ撮像装置や画素増幅型撮像装置がある。【０００３】
画素増幅型撮像素子の一例として特許文献１には、二つのラインセンサの構成例が開示されている。第１の例は、光電変換素子の中央部に変調トランジスタが配された構成である。変調トランジスタとはそのチャネル部に変調トランジスタの極性と反対導電型のキャリアを蓄積し、蓄積された電荷量に応じて信号を増幅して出力する構成である。【０００４】
第２の例は、フローティングディフュージョン（以下ＦＤ）領域を光電変換素子の中央部に配置し、ＦＤを囲むように、リング状のゲート電極を配置した構成である。ＦＤは配線を介して増幅トランジスタのゲートに接続され電荷電圧変換部を構成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０８１０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の第１の例では変調トランジスタの特性を満たしつつ、変調トランジスタのチャネル下のキャリア蓄積領域の蓄積能力を上げることが難しい。【０００７】
特許文献１の第２の例では、増幅トランジスタの具体的配置に関しては明示が無い。増幅トランジスタ及びＦＤの配置の関係によっては、ＦＤと増幅トランジスタのゲート電極とを接続する配線の長さが長くなり配線容量が増大する。この配線容量がＦＤ容量に付加される。ＦＤ容量が増大すると、電荷電圧変換ゲインが低下しノイズが増加する。これは光電変換素子の面積が大きくなればさらに顕著になる課題である。【０００８】
本発明は上記課題に鑑みてなされたものであり、ＦＤ容量の増大を抑制した撮像装置を提供する。
【課題を解決するための手段】
【０００９】
本発明は、第１導電型の第１の半導体領域と前記第１の半導体領域とＰＮ接合を構成する第２導電型の第２の半導体領域とを有する光電変換素子と、第１導電型のフローティングディフュージョン領域と、前記第１の半導体領域の電荷を前記フローティングディフュージョン領域に転送する転送ゲートと、前記フローティングディフュージョン領域とそのゲートが電気的に接続された増幅トランジスタと、を有する複数の画素が半導体基板に配された撮像装置において、 前記第１の半導体領域は平面視した際にその外縁が凹部形状を有しており、前記増幅トランジスタのソース領域及びドレイン領域は前記凹部内に配されており、前記フローティングディフュージョン領域は平面視した際に前記第１の半導体領域に囲まれている、もしくは、前記凹部内に配されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、フローティングディフュージョン容量の増大を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】実施例１の撮像装置の画素構造を示す図である。
【図２】実施例1の単位画素の等価回路を示す図である。
【図３】図１のＡ−Ａ‘での断面を示す図である。
【図４】実施例１の変形例を示す図である。
【図５】実施例２の撮像装置の画素構造を示す図である。
【図６】実施例３の撮像装置の画素構造を示す図である。
【図７】実施例３の撮像装置の断面を示す図である。
【図８】撮像システムの一例を示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の撮像装置は、光電変換素子、ＦＤ領域、光電変換素子の電荷をＦＤ領域に転送する転送ゲート、ゲートがＦＤ領域と導電体を介して電気的に接続されている第１導電型の増幅トランジスタを有する画素を複数有する。光電変換素子は第１導電型の第１の半導体領域（例えばＮ型）と、この第１の半導体領域と反対導電型の第２導電型の第２の半導体領域（例えばＰ型）を含んで構成される。第１の半導体領域と第２の半導体領域とはＰＮ接合を構成する。第１の半導体領域、第２の半導体領域は、それぞれが複数の半導体領域により構成されていてもよい。信号電荷に対するポテンシャルは第１の半導体領域の方が低い。つまり第１の半導体領域は信号電荷を蓄積可能な能力を有している。そして、この第１の半導体領域の外縁が平面視で凹部を有しており、この凹部内に増幅トランジスタのゲートを配する。そしてＦＤ領域を第１の半導体領域で囲むもしくはこの凹部に配置する。このような構成を実施例１、２で説明する。凹部は所定の深さを有していてもよく、概ね第２導電型の半導体領域により構成されている。所定の深さ以上の部分が第１導電型の半導体領域となっていてもよい。また凹部の第１の半導体領域の境界部には絶縁体で構成された素子分離領域を配するのがよい。また画素のトランジスタが第２導電型の場合などには凹部は概ね第１導電型の半導体領域となっていてもよい。本明細書でＦＤ領域といった場合には半導体基板に配された半導体領域そのものをさすこととする。
【００１３】
もしくは別の例として、ＦＤ、増幅トランジスタのゲートの周囲を第１の半導体領域で囲む構成とする。このような構成を実施例３、４で説明する。
【００１４】
いずれの構成においても共通しているのは、従来、光電変換素子を構成する第１導電型の第１の半導体領域の外側に増幅トランジスタを配していた。この構成に比べて、第１の半導体領域の内側に増幅トランジスタを配することで、ＦＤと増幅トランジスタのゲート間の距離を短くしている点である。
【００１５】
このような構成により、ＦＤと増幅トランジスタのゲートを接続する配線（以下ＦＤ配線）の長さを短くすることができる。これによりＦＤ容量を小さくすることが可能となる。この効果は光電変換素子を大面積化した場合に特に大きい。具体的には画素ピッチが１０μm以上の場合に効果が高い。
【００１６】
ＦＤに転送された電荷は、ＦＤ容量において電荷から電圧に変換される。ＦＤ容量が大きくなると電荷電圧変換効率が下がる。これは増幅トランジスタの後段の回路でのノイズを大きくすることにつながる。より詳細に言えば、電荷電圧変換係数が下がるということは画素感度が低下することにつながる。定性的に言えば多数の信号電荷が存在しても、電圧に変換した時の信号の電圧振幅が小さくなる。画素感度が低いと、画素の後段にある回路もしくは撮像装置から出力した後に高ゲインで増幅する必要がある。同時にノイズも高ゲインで増幅される。高ゲインで増幅されたノイズがランダム性のノイズの場合にはノイズ除去回路においてもノイズの除去率を高めることは難しい。したがって、主にランダムノイズ成分が増えてしまうのである。これに対して本発明の構成によればＦＤ容量の増大を抑制することができるため、結果としてノイズを低減することが可能となる。
【００１７】
以下具体的な実施例をあげて本発明の説明を行なう。各実施例においては信号電荷を電子とし、画素のトランジスタとしてＮ型のトランジスタを用いる構成を例に説明を行なう。変形例として、信号電荷を電子として画素のトランジスタをＰ型のトランジスタとしてもよい。もしくは信号電荷をホールとして画素のトランジスタをＮ型のトランジスタ、信号電荷をホールとして画素のトランジスタをＰ型のトランジスタとしてもよい。もしくは画素のトランジスタをＣ構成としてもよい。これらの変形は各半導体領域の導電型を反対導電型にする、電圧の大小関係を逆転させる等において実現可能である。
【実施例１】
【００１８】
図１に、実施例１の撮像装置の１画素の平面構造を示す。図２に、この画素構造に対応する1画素の等価回路を示す。同じ機能を有する素子には、同じ符号を付している。【００１９】
本実施例では画素ピッチ１０μｍ以上、具体的には、画素ピッチが５０μｍの大面積画素に本発明を適用した場合を説明する。図１、図２を参照しながら画素を説明する。【００２０】
１００は画素である。撮像装置において、この画素１００が複数配された領域が画素領域である。画素１００は１次元もしくは２次元状に配される。好ましくは画素は２次元状に配される。【００２１】
１０１は光電変換素子を構成するＮ型の半導体領域（第１導電型の第１の半導体領域）、１０２はＦＤ、１０３はＮ型半導体領域１０１の電荷をＦＤに転送する転送ゲート、１０４はＦＤに転送された電荷に基づく信号を増幅する増幅トランジスタである。Ｎ型の半導体領域１０１上に不図示のＰ型の半導体領域を配して埋め込み型のフォトダイオードとすることもできる。増幅トランジスタ１０４は、後述の垂直信号線１１２を介して増幅トランジスタ１０４にバイアス電流を供給する電流源（不図示）とともにソースフォロア回路を構成する。【００２２】
電荷電圧変換部は、ＦＤ１０２、増幅トランジスタ１０４のゲート、それらを電気的に接続する導電体及びこれらの寄生容量を含む容量から構成される。増幅トランジスタ１０４のゲートは、導電体を介してＦＤ１０２に接続されている。導電体としてはコンタクトプラグ、ビアプラグ及び金属で構成される配線である。配線材料としてはアルミニウム、銅などを用いることができる。プラグの材料としてはタングステンなどを用いることができる。【００２３】
１０５はＦＤに所定の電圧を供給するリセット部、１０６は画素を選択するための選択部である。リセット部１０５、選択部１０６としては例えばトランジスタを用いることができる。また増幅トランジスタ１０４もトランジスタを用いることができる。以下の説明では、リセット部１０５、選択部１０６、増幅トランジスタ１０４としてＮ型のトランジスタを用いる場合を例として説明する。【００２４】
本実施例の画素は、これらの素子により構成されているが、これに限るものではなく、たとえば選択部１０６を設けずに、リセット部１０５によってＦＤに供給する電圧を制御することにより画素の選択を行なう構成であっても良い。また複数の光電変換素子で、増幅トランジスタ、リセット部、選択部のいずれか、もしくはこれらの組み合わせ、もしくはこれら３素子の全てを共有することも可能である。【００２５】
第１電源配線１０７はリセットトランジスタ１０５のドレイン及び増幅トランジスタ１０４のドレインに所定の電圧を供給する。本実施例においてはリセットトランジスタの１０５のドレインに供給される電圧と増幅トランジスタ１０４のドレインに供給される電圧とを同一の配線である第１電源配線１０７から供給している。例えば第１電源配線１０７が伝達する電圧は５Ｖ、３．３Ｖなどである。第１電源配線１０７は電源回路（不図示）からの電圧を画素に供給する。【００２６】
第２電源配線１０８は例えば接地電位を供給するための配線である。画素において接地電位が供給されるのは、光電変換素子の共通ノード（Ｐ型の半導体領域）、画素のトランジスタが配されるＰ型のウエルである。【００２７】
転送制御線１０９は転送ゲート１０３に駆動パルスを供給し、リセット制御線１１０はリセットトランジスタ１０５のゲートに駆動パルスを供給する。選択制御線１１１は選択トランジスタ１０６のゲートに駆動パルスを供給する。これらの制御線は、垂直走査回路（不図示）からの駆動パルスを各転送ゲート、リセットトランジスタ１０５のゲート、選択トランジスタ１０６のゲートに伝達する。【００２８】
垂直信号線１１２は画素列ごとに画素からの信号を読み出す。同一の選択制御線１１１により制御される複数の画素の信号が複数の垂直信号線１１２に略同時に読み出される。各垂直信号線１１２には列回路（不図示）が設けられている。列回路は垂直信号線１１２を伝達してきた信号の増幅、垂直信号線１１２を伝達してきたアナログ信号をデジタル信号に変換するＡＤ変換回路、ノイズ除去回路などを有することができる。【００２９】
第１、第２電源配線１０７、１０８や、各制御線の配線は主成分がアルミニウムである２層構成とすることができる。配線の断面は例えば略正方形となっており、配線幅は０．６μｍ、配線高さは０．６μｍとすることができる。【００３０】
リセット制御線１１０、転送制御線１０９、選択制御線１１１は、画素行に沿った方向に延在している。画素行に沿った方向の配線パターンは、例えば、第１層のアルミニウム配線を用いて形成する。そして各画素内の引きまわしについては、適宜コンタクトホール（不図示）を介して、例えば、第２層のアルミニウム配線も利用している。【００３１】
垂直信号線１１２、第１電源配線１０７、第２電源配線１０８については、所定の画素列に含まれる複数の画素の信号を伝達する、もしくは所定の画素列に含まれる複数の画素の各素子等に電圧を供給する。したがって、垂直信号線１１２、第１電源配線１０７、第２電源配線１０８は画素列に沿った方向に延在している。画素列に沿った方向の配線パターンは、第２層のアルミニウム配線を使い、画素内の引きまわしについては、適宜コンタクトホール（不図示）を介して、第１層のアルミニウム配線も利用している。【００３２】
本実施例では、Ｎ型の半導体領域１０１を平面視した際にその外縁が凹部１１３を有する形状となっている。凹部１１３は概ねＰ型の半導体領域となっている。そしてこの凹部１１３に増幅トランジスタ１０４、リセットトランジスタ１０５、選択トランジスタ１０６を配置している。そしてＦＤ及び画素トランジスタの配置を、ＦＤ配線長ができるだけ短くなるような配置とする。これによりＦＤ容量を低減することができる。その結果、電荷電圧変換効率を大きくすることができるので、結果的にノイズを低減させることができる。本実施例においては、凹部１１３に、画素回路を構成する全てのトランジスタを配置している。しかしながら、少なくとも増幅トランジスタ１０４のゲート、リセットトランジスタ１０５のソースの一方を配すればよい。つまりＦＤ容量への寄与が大きい部分の少なくとも一部を配置すればよい。好ましくは、凹部１１３に増幅トランジスタ１０４及びリセットトランジスタ１０５の両者を配するのがよい。その他の部分については、凹部１１３の面積を最小にするように配置するのが好ましい。【００３３】
画素ピッチが数μｍの小面積画素の撮像装置の場合、光電変換素子の受光面積に対して、画素回路部の専有する面積が大きい。その結果、開口率は５０％を切ることがほとんどである。また小面積画素で転送効率の向上を実現するためのレイアウト上の困難は少ない。【００３４】
これに対して画素ピッチが１０μｍより大きい画素、更に好適には、画素ピッチが２０μｍ以上の画素に本実施例を適用することにより、感度低下の問題を抑制でき、高い転送効率と低ノイズ化を実現することができる。これは以下の他の実施例においても同様である。【００３５】
更に、本実施例においてはＦＤ１０２と転送ゲート１０３の周囲を、Ｎ型の半導体領域１０１で囲んでいる。転送ゲート１０３はいわゆるリング形状となっており、その中央にＦＤ１０２が配されている。言い換えると、ＦＤ１０２からみると転送チャネルが３６０度の方向に構成されていると言える。転送ゲート１０３の平面形状の外縁は略六角形でありその中央部にＦＤ１０２が配される。【００３６】
転送ゲート１０３をリング形状にすることにより、Ｎ型の半導体領域１０１のＦＤ１０２に対する方向に依存することなく、Ｎ型の半導体領域１０１の各方向から拡散してきた信号電荷をＦＤ１０２へ転送することができる。更に転送ゲート１０３のゲート幅を大きくとることができるので、より転送を確実に行うことができ、大面積画素においても高い転送効率を実現できる。【００３７】
次に本実施例の断面構造を図３を用いて説明する。図３は、図１のＡ−Ａ'線における断面図である。【００３８】
図３において、３０１ａは光電変換素子を構成するＮ型の半導体領域、３０１ｂはＮ型の半導体領域３０１ａ上に配されたＰ型の半導体領域である。３０２はＰ型のウエルである。Ｎ型の半導体領域３０１ａ、Ｐ型の半導体領域３０１ｂ、Ｐ型のウエル３０２で埋め込み型のフォトダイオードを構成する。【００３９】
３０３はＦＤ、３０４は半導体基板上にゲート絶縁膜を介して設けられた転送ゲート電極である。ＦＤ３０３はＮ型の半導体領域により構成される。【００４０】
３０５は増幅トランジスタのゲート電極、３０６はＦＤ配線、３０７は導電パターン、３０７はコンタクトプラグである。３０８はビアプラグである。３０９は絶縁体により構成された素子分離領域である。素子分離領域３０９はＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）、ＳＴＩ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）などを用いることができる。【００４１】
電荷電圧変換部は、ＦＤ３０３、ＦＤ配線３０６、コンタクトプラグ３０７、増幅トランジスタのゲート電極３０５及びそれらの容量を含んで構成される。【００４２】
本実施例においては、ＦＤ配線３０６を第２の配線層もしくは第２の配線層よりも上層の配線層により構成し、ＦＤ配線３０６と対向する位置にＦＤ配線３０６よりも下層の配線層で構成された導電パターン３０７を配置する。ＦＤ配線３０６と導電パターン３０７は間に絶縁膜を介して対向している。そして導電パターン３０７を増幅トランジスタのソースと接続する。増幅トランジスタ１０４はソースフォロワ動作するためソースから出力される信号はＦＤ３０３に生じる電位変動の方向と同方向である。そしてソースフォロワ回路のゲインにもよるがその振幅もほぼ同じ大きさである。このような配置とすることで、ＦＤ配線３０６の配線容量中の、導電パターン３０７との間で生じる容量の割合を高くすることが可能となる。そして導電パターン３０７の電位変化の方向がＦＤ配線３０６の電位変化の方向と同じであるため、導電パターン３０７とＦＤ配線３０６との間の寄生容量を無視することができ、実質的な配線容量を低減することが可能となる。導電パターン３０７を設けない場合には、ＦＤ配線３０６が絶縁体を介して半導体基板と対向することになり、半導体基板、もしくは半導体基板に配された各半導体領域との間で生じる容量を無視できない。ＦＤ配線３０６と対向する半導体基板部分が、必ずしもＦＤ配線３０６の電位変化の方向と同一ではなくなるため配線容量が生じてしまう。したがって導電パターン３０７を配して、ＦＤ容量を低減させることで、更にノイズを低減させることができる。【００４３】
次に本実施例の撮像装置の製造方法に関して説明する。本実施例の撮像装置の製造方法において特徴的なのは、リング形状の転送ゲート３０４下に配されるＮ型の半導体領域３０１ａの形成方法である。周知の方法により素子分離領域３０９、Ｐ型のウエル３０２を形成する。そして転送ゲート電極３０４、増幅トランジスタのゲート電極３０５を形成する。その後、ＦＤ３０３となる領域など光電変換素子領域以外の領域をマスクした状態で、転送ゲート電極３０４にセルフアラインでＮ型のイオンをイオン注入する。この時のイオン注入を、半導体基板表面に対して傾斜を設け、かつ法線に対しウエハを回転させる、回転イオン注入法で行なう。この方法により、ＦＤ３０３を囲むすべての方向に対し、転送ゲート電極３０４直下の一定の位置までＮ型半導体領域３０１ａを延在させることが可能となる。イオン注入の傾斜角度θとして１０°〜４０°が適当である。【００４４】
本実施例では、転送ゲート電極１０３の平面形状の外縁を六角形形状にしたが、これに限られるものではない。【００４５】
図４は本実施例の変形例である。図１と同じ機能を有する素子には同じ番号を付し、詳細な説明は省略する。図４において転送ゲート電極４０３の平面形状を曲率を有する形状にしている。しかし完全なリング形状ではなく、ＦＤ１０２とリセットトランジスタ１０５のソース領域とを同一の活性領域に配している。言い換えると凹部１１３にＦＤ１０２、増幅トランジスタ１０４、リセットトランジスタ１０５が配されている。このような構成とすることで、凹部１１３の面積を小さくすることができる。【００４６】
更に、ＦＤ１０２が配される活性領域と同一の活性領域に、増幅トランジスタ１０４、選択トランジスタ１０６のソース、ドレイン領域を配してもよい。つまり、ＦＤ１０２から選択トランジスタのソースまでの間には絶縁体で構成される素子分離領域を設けない構成である。このような構成によればリセットトランジスタ１０５、増幅トランジスタ１０４、選択トランジスタ１０６を直線状に配することが可能となり、凹部１１３の面積を小さくすることが可能となるため好ましい。【００４７】
本実施例及びその変形例によれば、画素ピッチが２０μｍ以上の大面積画素に対しても、ＦＤ容量の増大を押さえつつ光電変換素子からＦＤへの転送効率を向上させることができる。
【実施例２】
【００４８】
図５に、実施例２の撮像装置の１画素の平面構造を示す。実施例１と同様の素子については同じ番号を付し詳細な説明は省略する。この画素構造に対応する１画素の等価回路は実施例１と同様である。本実施例の撮像装置の画素ピッチは２０μｍ以上であり、具体的には５０μｍである。本実施例の実施例１と異なる点は、ＦＤ、転送ゲート及び増幅トランジスタのゲートの周囲を光電変換素子を構成するＮ型の半導体領域が囲む構成としている点である。この囲んでいるＮ型の半導体領域は１画素の光電変換素子を構成する領域である。このような構成によれば実施例１で得られる効果に加えて、光電変換素子を構成するＮ型半導体領域１０１の面積を増大させることができ、実施例１の有する効果に加えて、更に、感度を向上させることができる。また光電変換素子での飽和も向上させることができる。【００４９】
本実施例においては画素回路を構成するトランジスタのソース、ドレイン領域を、完全に光電変換素子を構成するＮ型の半導体領域１０１に囲まれるように配する。したがって、画素のトランジスタと電源配線、垂直信号線とをつなぐ配線がＮ型の半導体領域１０１上に配置される。光電変換素子のうち、上部に配線が配された領域は光に対して不感領域となるが、配線と配線との間は光電変換領域として利用することができる。【００５０】
図５における破線の領域Ｐで発生する信号電荷を転送ゲート電極１０３でＦＤ１０２に転送することは困難な場合が多い。領域Ｐにポテンシャル傾斜（不図示）を形成し、領域Ｐ内で発生した信号電荷をまず内部電界で、その外側の領域に移動するようにするのがよい。具体的にはＮＥＴ濃度として領域ＰのＮ型不純物濃度をその外側の領域に比べて低くしておけばよい。【００５１】
光電変換素子の開口率は、画素回路が配置された領域による不感領域の面積と、光電変換素子の面積の関係で決まるので、最適の開口率になるように設計する。光電変換素子上に配線が配されているような不感領域については、マイクロレンズを用いて、実質的な不感領域を低減することもできる。【００５２】
本実施例によれば、画素ピッチが２０μｍ以上の大面積画素に対しても、ＦＤ容量の増大を押さえつつ転送効率を向上させることが可能となる。また光電変換素子内の信号電荷発生部から転送ゲート電極１０３までの最大距離を短くできる。これらにより転送残りの低減、更に高い転送効率を両立した撮像装置を実現できる。
【実施例３】
【００５３】
図６に、実施例３の撮像装置の１画素の平面構造を示す。実施例１と同様の素子については同じ番号を付加し、詳細な説明は省略する。本実施例の等価回路においても実施例１と同様である。本実施例では画素ピッチ２０μｍ以上、具体的には５０μｍの大面積画素である。【００５４】
本実施例においてはＦＤ１０２と転送ゲート電極１０３を、１つの光電変換素子に対して複数有している。本例では４つ有しており、第１のＦＤ１０２ａに電荷を転送する転送ゲート電極１０３ａ、第１のＦＤ１０２ｂに電荷を転送する転送ゲート電極１０３ｂを有している。更に、第１のＦＤ１０２ｃに電荷を転送する転送ゲート電極１０３ｃ、第１のＦＤ１０２ｄに電荷を転送する転送ゲート電極１０３ｄを有している。そしてＦＤ１０２ａ〜１０２ｄ及び転送ゲート電極１０３ａ〜１０３ｄを光電変換素子の中央部に配置している。個々の転送ゲート電極１０３ａ〜１０３ｄを平面視した際の外縁は矩形である。更に増幅トランジスタ１０４、リセットトランジスタ１０５、選択トランジスタ１０６のソース領域、ドレイン領域を構成する半導体領域が配されるＰ型の半導体領域を光電変換素子を構成するＮ型の半導体領域で囲んでいる。リセットトランジスタ１０５は複数のＦＤ１０２ａ〜１０２ｄの電荷を排出する。ＦＤ１０２ａ〜１０２ｄはそれぞれが独立した活性領域に配されている。そして増幅トランジスタ１０４、リセットトランジスタ１０５、選択トランジスタ１０６は同一の活性領域で、各ＦＤ１０２ａ〜１０２ｄが配される活性領域とは別領域に配されている。【００５５】
転送ゲート電極を光電変換素子の中央に複数配置することにより、光電変換素子の光入射面内で生成された信号電荷の転送効率を高めることができる。更に転送ゲート電極幅を大きくとることができるので、より転送を確実に行うことができ、大面積画素においても高い転送効率を実現できる。【００５６】
ＦＤ１０２ａ〜１０２ｄはそれぞれが異なる活性領域に配するのがよい。これらを同一の活性領域に配すると、画素トランジスタを配置するスペースを取るのが困難となるためである。【００５７】
更に本実施例の構成によると、光電変換素子の中央部に配されたＦＤ１０２と増幅トランジスタ１０４のゲート電極に接続されるＦＤ配線を短くできるので、ＦＤ容量を低減することができる。同様にＦＤ１０２とリセットトランジスタ１０５のソースとを接続する配線も短くできるので更にＦＤ容量を低減できる。【００５８】
本実施例においては、画素回路を構成するトランジスタのソース領域、ドレイン領域が配される活性領域が完全に光電変換素子を構成するＮ型半導体領域に囲まれるように配置されるので、画素内の配線は光電変換素子上に配置されることになる。配線領域は光に対して不感領域となるが、配線と配線の間は光電変換領域として利用することができる。この不感領域については、マイクロレンズを用いて、実質的な不感領域を低減させてもよい。【００５９】
本実施例は、配線のレイアウトの自由度が増すので、特に画素ピッチが更に大きい場合に好適である。【００６０】
図７に図６のＡ−Ａ´における断面図を示す。ここではポリシリコン電極まで図示し、ポリシリコンよりも上層の配線は省略している。【００６１】
Ｎ型半導体領域７０１ａ、Ｎ型半導体領域７０１ａの表面に配されたＰ型半導体領域７０１ｂ、およびＰ型半導体領域７０２により光電変換素子が構成される。ここではいわゆる埋め込み型のフォトダイオードとなっている。【００６２】
Ｎ型半導体領域７０３はＦＤを構成する。転送ゲート電極７０４はＮ型半導体領域７０１ａの電子をＮ型半導体領域７０３へ転送する。リセットトランジスタ７０５、増幅トランジスタ７０６、選択トランジスタ７０７は画素トランジスタを構成する。全てＮ型のトランジスタである。これら画素のトランジスタの下部はＰ型半導体領域７０２が延在して配されている。もしくはこれとは別工程で形成されたＰ型半導体領域が配されていてもよい。画素のトランジスタが配される領域はＮ型の半導体領域７０１ａに囲まれており、概ねＰ型半導体領域となっている。【００６３】
絶縁分離領域７０８は隣接する光電変換素子どうしの間、もしくは光電変換素子と画素のトランジスタが配される活性領域との間に配される。Ｐ型半導体領域７０９はチャネルストップ領域である。Ｐ型半導体領域７１０は隣接する光電変換素子間もしくは光電変換素子と画素のトランジスタ間に配されるポテンシャル障壁である。画素のトランジスタの下部まで延在して配してもよいし、絶縁分離領域７０８下部にのみ配してもよい。隣接する光電変換素子間に配されるＰ型半導体領域７１０は主に隣接する光電変換素子からの電子の混入を抑制する。また光電変換素子と画素のトランジスタの間に配されたＰ型半導体領域７１０は主に画素のトランジスタのソース、ドレイン領域に排出されてしまう電子の量を抑制することができる。Ｐ型半導体領域７１０は光電変換素子間のみに配してもよい。またＰ型半導体領域７１０はＰ型半導体領域７０９と連続して配置されてもよい。また本実施例においても図３で示したようにＰ型半導体領域７０９，７１０を設けなくてもよい。逆に、図３の構成に対して本実施例のＰ型半導体領域７０９，７１０を設けてもよい。【００６４】
（撮像システムへの応用例）
図８は、本発明による撮像装置をカメラに応用する場合の回路ブロックの例を示したものである。撮影レンズ１００２の手前にはシャッター１００１があり、露出を制御する。絞り１００３により必要に応じ光量を制御し、撮像装置１００４に結像させる。これらにより光学系を構成している。撮像装置１００４から出力された信号は信号処理回路１００５で処理され、Ａ／Ｄ変換器１００６によりアナログ信号からディジタル信号に変換される。出力されるディジタル信号はさらに信号処理部１００７で演算処理される。処理されたディジタル信号はメモリ１０１０に蓄えられたり、外部Ｉ／Ｆ１０１３を通して外部の機器に送られる。撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７はタイミング発生部１００８により制御される他、システム全体は全体制御部・演算部１００９で制御される。記録媒体１０１２に画像を記録するために、出力ディジタル信号は全体制御部・演算部で制御される記録媒体制御Ｉ／Ｆ部１０１１を通して、記録される。【００６５】
以上本発明を実施例を挙げて具体的に説明した。画素の縮小化とは逆に、高感度を求める撮像装置においては、画素サイズを大きくする検討もされている。たとえば３５ｍｍフィルムサイズの高感度フルＨＤ（１９２０×１０８０画素）センサの場合は、レンズのイメージサークルを最大限活用する設計を行うと画素ピッチが２０μｍ程度となる。また医療用の撮像装置の場合、好適な画素ピッチとして５０μｍから２００μｍの範囲のものが要求される場合もある。これらを踏まえて本発明の撮像装置は、複数の画素間の距離である画素ピッチＰが２０μｍ≦Ｐ≦２００μｍのものに適用すると特に効果が高い。【００６６】
本発明は各実施例に限定されるべきものではなく発明の思想を超えない限り適宜変更、削除、追加が可能である。また複数の実施例を適宜組み合わせてもよい。
【符号の説明】
【００６７】
１００  画素
１０１  Ｎ型の半導体領域
１０２、３０３  フローティングディフュージョン
１０３、３０４  転送ゲート
１０４  増幅トランジスタ
１０５  リセットトランジスタ
１０６  選択トランジスタ
３０５  増幅トランジスタのゲート電極
３０６  ＦＤ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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