(57)【特許請求の範囲】
【請求項１】
電気的にプログラム可能で且つ消去可能なメモリセルにおいて、
第１導電型の半導体材料の基板と、
各々第２導電型の第１領域及び第２領域を前記基板に有し、それらの第１及び第２領域は互いに離間されてそれらの間に第１チャンネル領域が第１方向に画成され、前記第１チャンネル領域の少なくとも一部分の上にあって、そこから絶縁され、前記第１チャンネル領域を通る電流の導通をコントロールするための第１のフローティングゲートを有し、更に、この第１のフローティングゲートに容量性結合された第１の選択ゲートであって、前記第１チャンネル領域の少なくとも別の部分の上にあって、そこから絶縁される第１の選択ゲートと、前記第１のフローティングゲートの上にあって、そこに容量性結合された第１のコントロールゲートとを有する形式の第１の蓄積トランジスタであって、前記第１領域に第１電圧を印加することにより読み取られる第１の蓄積トランジスタと、
各々第２導電型の第３領域及び第４領域を前記基板に有し、それらの第３及び第４領域は互いに離間されてそれらの間に第２チャンネル領域が第１方向に画成される形式の第２の蓄積トランジスタであって、この第２の蓄積トランジスタは、前記第１方向に実質的に垂直の第２方向に前記第１の蓄積トランジスタから接近離間され、前記第３領域は、前記第２方向に前記第１領域から横に離間され、且つ前記第４領域は、前記第２方向に前記第２領域から横に離間され、この第２の蓄積トランジスタは、更に、前記第２チャンネル領域の少なくとも一部分の上にあって、そこから絶縁され、前記第２チャンネル領域を通る電流の導通をコントロールするための第２のフローティングゲート、及びこの第２のフローティングゲートに容量性結合された第２の選択ゲートであって、前記第２チャンネル領域の少なくとも別の部分の上にあって、そこから絶縁される前記第２の選択ゲートと、前記第２のフローティングゲートの上にあって、そこに容量性結合された第２のコントロールゲートとを備えていて、前記第３領域に第１電流を流すことによりプログラムされる第２の蓄積トランジスタと、
を備え、
前記第１のフローティングゲートは、前記第２のフローティングゲートに電気的に接続され、
前記第１のコントロールゲートは、前記第２のコントロールゲートに電気的に接続され、
前記第１領域は、前記基板において前記第３領域から絶縁され、
前記メモリセルは、前記第３領域に前記第１電流を流すことによりプログラムされ且つ前記第１領域に前記第１電圧を印加することにより読み取られる、
ようにされたメモリセル。
【請求項２】
前記第２領域及び前記第４領域は、電気的に接続される、請求項１に記載の電気的にプログラム可能で且つ消去可能なメモリセル。
【請求項３】
前記第２領域及び前記第４領域は、基板において電気的に接続される、請求項２に記載の電気的にプログラム可能で且つ消去可能なメモリセル。
【請求項４】
前記第１の選択ゲート及び第２の選択ゲートは、電気的に接続される、請求項２に記載の電気的にプログラム可能で且つ消去可能なメモリセル。
【請求項５】
前記第１のフローティングゲートは、前記第２領域の一部分の上にあって、そこに容量性結合され、そして前記第２のフローティングゲートは、前記第４領域の一部分の上にあって、そこに容量性結合される、請求項４に記載の電気的にプログラム可能で且つ消去可能なメモリセル。
【請求項６】
前記第２領域の上の第１の消去ゲートと、
前記第４領域の上の第２の消去ゲートと、
を更に備え、前記第１の消去ゲート及び第２の消去ゲートは、電気的に接続される、請求項１に記載の電気的にプログラム可能で且つ消去可能なメモリセル。
【請求項７】
電気的にプログラム可能で且つ消去可能なメモリセルのアレイにおいて、
第１導電型の半導体材料の基板と、
前記基板において複数の行及び列に配列された複数の電気的にプログラム可能で且つ消去可能なメモリセルと、
を備え、各メモリセルは、
各々第２導電型の第１領域及び第２領域を前記基板に有し、それらの第１及び第２領域は互いに離間されてそれらの間に第１チャンネル領域が列方向に画成され、前記第１チャンネル領域の少なくとも一部分の上にあって、そこから絶縁され、前記第１チャンネル領域を通る電流の導通をコントロールするための第１のフローティングゲートを有し、更に、この第１のフローティングゲートに容量性結合された第１の選択ゲートであって、前記第１チャンネル領域の少なくとも別の部分の上にあって、そこから絶縁される第１の選択ゲートと、前記第１のフローティングゲートの上にあって、そこに容量性結合された第１のコントロールゲートとを有する形式の第１の蓄積トランジスタであって、前記第１領域に第１電圧を印加することにより読み取られる第１の蓄積トランジスタと、
各々第２導電型の第３領域及び第４領域を前記基板に有し、それらの第３及び第４領域は互いに離間されてそれらの間に第２チャンネル領域が列方向に画成される形式の第２の蓄積トランジスタであって、この第２の蓄積トランジスタは、前記列方向に実質的に垂直の行方向に前記第１の蓄積トランジスタから接近離間され、前記第３領域は、前記行方向に前記第１領域から横に離間され、且つ前記第４領域は、前記行方向に前記第２領域から横に離間され、この第２の蓄積トランジスタは、更に、前記第２チャンネル領域の少なくとも一部分の上にあって、そこから絶縁され、前記第２チャンネル領域を通る電流の導通をコントロールするための第２のフローティングゲート、及びこの第２のフローティングゲートに容量性結合された第２の選択ゲートであって、前記第２チャンネル領域の少なくとも別の部分の上にあって、そこから絶縁される前記第２の選択ゲートと、前記第２のフローティングゲートの上にあって、そこに容量性結合された第２のコントロールゲートとを備えていて、前記第３領域に第１電流を流すことによりプログラムされる第２の蓄積トランジスタと、
を備え、
前記第１のフローティングゲートは、前記第２のフローティングゲートに電気的に接続され、
前記第１のコントロールゲートは、前記第２のコントロールゲートに電気的に接続され、
前記第１領域は、前記基板において前記第３領域から絶縁され、
前記メモリセルは、前記第３領域に前記第１電流を流すことによりプログラムされ且つ前記第１領域に前記第１電圧を印加することにより読み取られ、
複数のワード線が前記行方向に延び、各ワード線は、同じ行方向において各メモリセルの第１の選択ゲート及び第２の選択ゲートに電気的に接続され、
複数のソース線が前記行方向に延び、各ソース線は、同じ行方向において各メモリセルの第２領域及び第４領域に電気的に接続され、
複数の読み取り線が列方向に延び、各読み取り線は、同じ列方向において各メモリセルの第１領域に電気的に接続され、そして
複数のプログラム線が列方向に延び、各プログラム線は、同じ列方向に各メモリセルの第３領域に電気的に接続される、
ようにされたアレイ。
【請求項８】
前記ソース線の各々は、行方向に延び、そして前記基板において同じ行方向の各メモリセルの第２領域及び第４領域に電気的に接続される、請求項７に記載のアレイ。
【請求項９】
前記第１のフローティングゲートは、各メモリセルの前記第２領域の一部分の上にあって、そこに容量性結合され、そして前記第２のフローティングゲートは、前記第４領域の一部分の上にあって、そこに容量性結合される、請求項８に記載のアレイ。
【請求項１０】
前記行方向に延びる複数のコントロール線を更に備え、各コントロール線は、同じ行方向における各メモリセルの第１のコントロールゲート及び第２のコントロールゲートに電気的に接続される、請求項９に記載のアレイ。
【請求項１１】
各メモリセルの前記第２領域上の第１消去ゲート、及び前記第４領域上の第２消去ゲートを更に備え、
各メモリセルの前記第１消去ゲート及び第２消去ゲートは、電気的に接続される、請求項１０に記載のアレイ。
【請求項１２】
前記行方向に延びる複数の消去線を更に備え、各消去線は、同じ行方向における各メモリセルの第１消去ゲート及び第２消去ゲートに電気的に接続される、請求項１１に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラム及び読み取りをメモリセルへの個別リードを経て行って高耐久性メモリセルを形成する不揮発性メモリセルに関する。又、本発明は、そのようなメモリセルのアレイにも関する。
【背景技術】
【０００２】
不揮発性メモリの蓄積トランジスタがこの技術で良く知られている。特に、フローティングゲートを使用して電荷を蓄積し、フローティングゲートが位置されたチャンネル領域の導通をコントロールする不揮発性メモリの蓄積トランジスタが、この技術で良く知られている。図１は、従来の不揮発性メモリ蓄積トランジスタ１０の断面図である。このような蓄積トランジスタ１０は、ＵＳＰ５，０２９，１３０号に完全に開示されており、その開示をここにそのまま援用する。
【０００３】
蓄積トランジスタ１０は、Ｐ型のような第１導電型の基板１２を備えている。各々第２導電型の第１領域１４及び第２領域１６は、基板１２においてチャンネル領域１８により互いに離間されている。チャンネル領域１８の一部分の上にはフローティングゲート２２があり、絶縁材によってそこから絶縁されている。又、ＵＳＰ５，０２９，１３０号に開示されたように、フローティングゲート２２は、第１領域１４の一部分の上にもあって、そこに容量性結合されている。コントロールゲート２９は、フローティングゲート２２に隣接していて、そこから離間され、そしてチャンネル領域１７の別の部分における電流の導通をコントロールする。コントロールゲート２９は、フローティングゲート２２に容量性結合される。蓄積トランジスタ１０の動作において、プログラミング中には、第１電流（又はプログラミング電流）が第２領域１６に流され、一方、読み取り動作中には、第１電圧（読み取り電圧）が第２領域１６に印加される。しかしながら、プログラミング中には、第２領域１６からの電子が第１領域１４へ移動し、フローティングゲート２２へ注入される。ある電子は、フローティングゲート２２と基板１２との間の絶縁材界面で捕獲される。時間経過に伴い、これは、フローティングゲートトランジスタのトランスコンダクタンスを低下させ、蓄積トランジスタ１０の耐久性を低下させる。
【０００４】
図２は、蓄積トランジスタ１０のアレイの概略図である。図３は、従来の蓄積トランジスタ１０のアレイの上面図である。
【０００５】
図４は、従来の別の蓄積トランジスタ５０の断面図である。蓄積トランジスタ５０は、参考としてその開示をここにそのまま援用するＵＳＰ６，７４７，３１０号に完全に開示されている。蓄積トランジスタ５０は、蓄積トランジスタ１０と同様である。蓄積トランジスタ５０は、Ｐ型のような第１導電型の基板１２を備えている。各々第２導電型の第１領域３４及び第２領域３６は、基板１２においてチャンネル領域３９により互いに離間されている。チャンネル領域３９の一部分の上にはフローティングゲート３１があり、そこから絶縁されている。選択ゲート３３は、フローティングゲート３１に隣接して、そこから離間され、チャンネル領域３９の別の部分において電流の導通をコントロールする。選択ゲート３３は、フローティングゲート３１に容量性結合される。更に、フローティングゲート３１の上には、コントロールゲート３２がある。最後に、消去ゲート３５が、第１領域３４の上にあって、選択ゲート３３とは反対の側で、フローティングゲート３１に隣接している。蓄積トランジスタ１０の動作と同様に、蓄積トランジスタ５０の動作において、プログラミング中には、第１電流（又はプログラミング電流）が第２領域３６に流され、一方、読み取り動作中には、第１電圧（読み取り電圧）が第２領域に印加される。蓄積トランジスタ１０と同様に、プログラミング中には、プログラム障害で蓄積トランジスタ５０の耐久性が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、本発明の１つの目的は、不揮発性蓄積トランジスタの耐久性に対するプログラミング障害の影響を低減することである。
【課題を解決するための手段】
【０００７】
従って、本発明では、電気的にプログラム可能で消去可能なメモリセルは、第１導電型の半導体材料の基板に２つの蓄積トランジスタを有する。第１の蓄積トランジスタは、各々第２導電型の第１領域及び第２領域を基板に有する形式である。第１及び第２領域は、互いに離間されて、それらの間に第１チャンネル領域が第１方向に画成される。第１のフローティングゲートが、第１チャンネル領域の少なくとも一部分の上にあって、そこから絶縁され、第１チャンネル領域を通る電流の導通をコントロールする。第１コントロールゲートが第１のフローティングゲートに容量性結合される。第１の蓄積トランジスタは、第１領域に第１電圧を印加することによって読み取られる。第２の蓄積トランジスタは、各々第２導電型の第３領域及び第４領域を基板に有する形式のものである。第３及び第４領域は、互いに離間されて、それらの間に第２チャンネル領域が第１方向に画成される。第２の蓄積トランジスタは、第１方向に対して実質的に垂直の第２方向に第１の蓄積トランジスタから接近離間され、第３領域は、第１領域から第２方向に横へ離間され、そして第４領域は、第２領域から第２方向に横へ離間される。第２の蓄積トランジスタは、更に、第２のチャンネル領域を通る電流の導通をコントロールするために、第２のチャンネル領域の少なくとも一部分の上に、そこから絶縁された第２のフローティングゲートを備えている。第２のコントロールゲートが第２のフローティングゲートに容量性結合される。第２の蓄積トランジスタは、前記第３領域に第１電流を流すことによりプログラムされる。第１のフローティングゲートは、第２のフローティングゲートに電気的に接続される。第１領域は、基板において第３領域から絶縁される。メモリセルは、第３領域へ第１電流を流すことによりプログラムされ、そして第１領域へ第１電圧を印加することにより読み取られる。
【０００８】
又、本発明は、前記構成を各々有するメモリセルのアレイにも関する。
【図面の簡単な説明】
【０００９】
【図１】本発明のメモリセル及びアレイに使用できる従来の不揮発性蓄積トランジスタの断面図である。
【図２】図１に示した従来の蓄積トランジスタのアレイの概略図である。
【図３】図１に示した形式の従来の蓄積トランジスタのアレイの頂面図である。
【図４】本発明のメモリセル及びアレイに使用できる従来の別の不揮発性蓄積トランジスタの断面図である。
【図５】本発明のメモリセルのアレイの概略図である。
【図６】本発明のメモリセルのアレイの頂面図である。
【発明を実施するための形態】
【００１０】
図５は、本発明のメモリセル７０の概略的なアレイを示す。本発明の各メモリセル７０は、図１及び４に各々示された従来の形式１０又は５０の２つの蓄積トランジスタを備えている。以下、先ず、従来の蓄積トランジスタ１０を使用する本発明のメモリセル７０について説明する。上述したように、各蓄積トランジスタ１０は、基板１２において第２導電型の２つの領域１４及び１６を有し、それらの間のチャンネル領域１８が第１方向に延びている。本発明のメモリセル７０の２つの蓄積トランジスタ１０は、第１方向に対して実質的に垂直な第２方向に互いに接近離間して配置される。第１の蓄積トランジスタ１０の第１領域１４は、従来技術で行われたように、それに隣接した第２の蓄積トランジスタ１０の第１領域に、共通ソース線１４によって接続される。第１の蓄積トランジスタ１０のワード線２９は、従来技術で行われたように、そのすぐ近くの第２の蓄積トランジスタ１０のワード線２９に接続するように延びる。しかしながら、第１の蓄積トランジスタ１０のフローティングゲート２２は、そのすぐ近くの第２の蓄積トランジスタ１０のフローティングゲート２２へと延びてそれに接続され、本発明のメモリセル７０を形成する。第１の蓄積トランジスタ１０の第２領域１６は、従来技術で行われたように、第２の蓄積トランジスタ１０の第２領域１６に隣接され、そして浅い分離溝により、そこから分離される。最後に、第１の蓄積トランジスタ１０の第２領域１６は、読み取り動作に使用され、一方、第２の蓄積トランジスタ１０の第２領域１６は、プログラミング動作に使用され、或いはその逆のことも言える。これは、図５に示されており、プログラミング中には、プログラミング電流Ｉdpが、選択されたメモリセル７０のプログラミング端子へ流され、そして禁止電圧Ｖinhが、選択されたメモリセル７０の他の端子、及び全ての他のメモリセル７０の全ての端子に印加される。
【００１１】
アレイに形成された本発明のメモリセル７０の頂面図が図６に示されている。
【００１２】
上述したように、本発明のメモリセル７０は、図４に示す形式の２つの蓄積トランジスタ５０で構成される。図１に示した形式の一対の蓄積トランジスタ１０を使用するメモリセル７０についての説明と同様に、一対の蓄積トランジスタ５０を使用するメモリセル７０は、一緒に接続された２つの蓄積トランジスタ５０のフローティングゲート３１を有する。更に、基板１２においてソース領域３４が接続される。又、選択ゲート３３が、同じメモリセル７０において蓄積トランジスタ５０間に接続される。又、同じメモリセル７０の蓄積トランジスタ５０のコントロールゲート３２も一緒に接続される。最後に、同じメモリセル７０の蓄積トランジスタ５０の消去ゲート３５も一緒に接続される。
【００１３】
メモリセル７０の動作理論は、次の通りである。本発明のメモリセル７０では、２つのチャンネル領域が２つの電流路を形成し、その１つは、プログラミング中に使用されるものであり、そしてもう１つは、読み取り中に使用されるものである。プログラミング中にプログラミングチャンネル領域のプログラミング経路においてフローティングゲートと基板との間の絶縁材界面に電子が捕獲されてフローティングゲートのトランジスタのトランスコンダクタンスを低下する場合でも、それが読み取り電流路のチャンネル領域に影響を及ぼすことはない。フローティングゲートが導通するので、プログラミング動作中にフローティングゲートにどんな電子が蓄積しても、読み取りに使用されるチャンネル領域は、依然、コントロールされる。この読み取りチャンネルは、プログラミング経路のチャンネル領域においてフローティングゲートと基板との間の絶縁材界面に投入され又は捕獲された電子により影響されることはない。その結果、メモリセル７０の耐久性が高められる。
【符号の説明】
【００１４】
１０、５０：蓄積トランジスタ
１２：基板
１４、３４：第１領域
１６、３６：第２領域
１８、３９：チャンネル領域
２２、３１：フローティングゲート
２９、３２：コントロールゲート
３３：選択ゲート
７０：メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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