(57)【特許請求の範囲】
【請求項１】
互に異なる導電型を有する積層された第１不純物領域及び第２不純物領域と、
前記第１不純物領域内に形成される第２不純物がドーピングされたフローティング拡散領域と、
前記第１不純物領域内で前記フローティング拡散領域を囲むトランスファーゲート電極と、
を備え、
前記トランスファーゲート電極及び前記フローティング拡散領域は、前記第２不純物領域と平面上で重なることを特徴とするイメージセンサ。
【請求項２】
前記トランスファーゲート電極は、閉曲線形状を有することを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記トランスファーゲート電極は、平面上で前記第２不純物領域に対して中心に位置することを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記トランスファーゲート電極の底面が前記第２不純物領域の上部面より下に位置するように前記トランスファーゲート電極が前記第２不純物領域に延長されることを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記第１不純物領域及び前記第２不純物領域は、これらの間の境界を共有し、
前記トランスファーゲート電極は、前記第１不純物領域及び前記第２不純物領域の間の前記境界から離れるように形成されていることを特徴とする請求項１に記載のイメージセンサ。
【請求項６】
前記第１不純物領域及び前記第２不純物領域は、光電変換素子を提供し、
前記トランスファーゲート電極は、垂直に延長され、平面上で前記光電変換素子に対して中心に位置することを特徴とする請求項１に記載のイメージセンサ。
【請求項７】
前記トランスファーゲート電極の前記第２不純物領域側の底面に隣接するローカル不純物領域をさらに含み、
前記ローカル不純物領域は、前記第１不純物領域と同じ導電型を有し、
前記ローカル不純物領域は、前記第１不純物領域の不純物濃度より高い不純物濃度を有することを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記第１不純物領域は、前記第２不純物領域とは反対側から順に互に異なる不純物濃度を有する第１層及び第２層をさらに備え、
前記フローティング拡散領域は、前記第１層内に位置し、
前記トランスファーゲート電極は、前記第１層内及び前記第２層内に位置することを特徴とする請求項１に記載のイメージセンサ。
【請求項９】
前記第１不純物領域の一部分は、電荷伝送素子のチャンネル領域に提供されることを特徴とする請求項１に記載のイメージセンサ。
【請求項１０】
前記第１不純物領域は、
表面不純物領域と、
前記表面不純物領域と前記第２不純物領域との間に形成される電位障壁領域と、
を含み、
前記表面不純物領域は、前記電位障壁領域の不純物濃度より大きい不純物濃度を有することを特徴とする請求項１に記載のイメージセンサ。
【請求項１１】
入射光に対応して生成される電荷が格納される電荷格納層と、
前記電荷格納層と異なる導電型を有し、前記電荷格納層の上に配置された電位障壁層と、
前記電位障壁層と異なる導電型を有し、前記電荷格納層の上下方向の離れる側に前記電位障壁層内に局所的に形成された電荷検出層と、
前記電荷検出層の周辺を囲む閉曲線形状を有し、前記電位障壁層の電位を制御して前記電荷格納層の電荷を前記電荷検出層へ伝送するゲート電極と、
を含むイメージセンサ。
【請求項１２】
互に対向する第１表面及び第２表面を含む半導体層と、
前記半導体層の前記第１表面上に形成され、読出しゲート電極及び配線を有する配線層と、
前記半導体層の前記第２表面上に形成され、カラーフィルター及びマイクロレンズを有する光透過層と、
閉曲線形状を形成し、前記半導体層の前記第１表面に直接隣接する前記半導体層内部のゲート電極と、
を備え、
前記半導体層は、
入射光に対応して生成された電荷が格納される電荷格納層と、
前記電荷格納層と反対の導電型を有し、前記電荷格納層と接しながら前記半導体層の前記第１表面に隣接するチャンネル層と、
前記電荷格納層と同一な導電型を有し、前記電荷格納層と上下方向の離れる側の前記チャンネル層内に局所的に形成された電荷検出層と、
をさらに備え、
前記閉曲線形状のゲート電極は、前記チャンネル層の一部分へ挿入され、前記電荷検出層を囲むよう形成されることを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサに関し、より詳細には電荷伝送効率が向上されたイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサは、光学映像を電気信号に変換させる。最近、コンピューター産業と通信産業の発達にしたがってデジタルカメラ、カムコーダー、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等多様な分野で性能が向上されたイメージセンサの需要が増大されている。
【０００３】
イメージセンサとしては、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）及びＣＭＯＳイメージセンサがある。その中で、ＣＭＯＳイメージセンサは駆動方式が簡単であり、信号処理回路を単一チップに集積できるので、製品の小型化が可能である。ＣＭＯＳイメージセンサは、電力消耗がまた非常に低いので、バッテリー容量が制限的である製品に適用が容易である。また、ＣＭＯＳイメージセンサは、ＣＭＯＳ工程技術を互換して使用できるので、製造単価を低くすることができる。したがって、ＣＭＯＳイメージセンサは技術開発と共に高解像度が具現できることによってその使用が著しく増えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２００６−００４１６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、電荷伝送効率及びフィルファクタを向上可能なイメージセンサを提供することにある。
本発明が解決しようとする課題はここに制限されなく、言及されないその他の課題は下の記載から当業者に明確に理解できる。
【課題を解決するための手段】
【０００６】
本発明によると、イメージセンサは、互に異なる導電型を有する積層された第１及び第２不純物領域と、第１不純物領域内の第２不純物がドーピングされたフローティング拡散領域と、第１不純物領域内でフローティング拡散領域を囲むトランスファーゲート電極と、を含み、トランスファーゲート電極及びフローティング拡散領域は第２不純物領域と平面上で重畳される。
【０００７】
また、本発明によると、第１不純物領域及び第２不純物領域は、光電変換素子を提供し、トランスファーゲート電極から光電変換素子の第１縁までの第１距離、及び、光電変換素子の第２縁までの第２距離が同一である。
【０００８】
本発明によると、イメージセンサは、入射光に対応して生成された電荷が格納される電荷格納層と、電荷格納層と異なる導電型を有し、電荷格納層の上に配置された電位障壁層と、電位障壁層と他の導電型を有し、電荷格納層と垂直的に離隔されて電位障壁層内に局所的に形成された電荷検出層と、電荷検出層の周辺を囲む閉曲線形状を有し、電位障壁層の電位を制御して電荷格納層の電荷を電荷検出層へ伝送するゲート電極と、を含む。
【０００９】
また、本発明によると、電荷格納層の平面を見るとき、閉曲線形状を有するゲート電極内部に位置する中心部及び中心部周辺の周辺部を備る。このとき、イメージセンサは、電荷格納層の周辺部上で電位障壁層と同一な導電型を有し、ゲート電極の外側周辺を囲む表面不純物層をさらに含み、表面不純物層の不純物濃度が電位障壁層の不純物濃度より大きい。
【００１０】
また、本発明によると、電位障壁層は、電荷格納層の中心部でゲート電極の下部を横切って電荷格納層の周辺部の上に延長される。
【００１１】
また、本発明によると、ゲート電極の底面は、電荷検出層と電荷格納層との上下方向の間に位置する。
【００１２】
本発明によると、イメージセンサは、互に対向する第１表面及び第２表面を含む半導体層と、半導体層の第１表面の上に形成され、読出しゲート電極及び配線を含む配線層と、半導体層の第２表面の上に形成され、カラーフィルター及びマイクロレンズを含む光透過層と、半導体層内部に、そして直接的に半導体層の第１表面に隣接し、閉曲線形状を有するゲート電極と、を含む。ここで、半導体層は入射光に対応して生成された電荷が格納される電荷格納層と、電荷格納層と反対の導電型を有し、電荷格納層と接しながら半導体層の第１表面に隣接するチャンネル層と、電荷格納層と同一な導電型を有し、電荷格納層と垂直的に離隔されてチャンネル層内に局所的に形成された電荷検出層と、をさらに含み、閉曲線形状のゲート電極はチャンネル層の一部分へ挿入され、電荷検出層を囲むよう形成される。
【００１３】
また、本発明によると、閉曲線形状のゲート電極の底面に隣接するように局所的に形成されたローカル不純物領域をさらに備え、ローカル不純物領域は、チャンネル層と同じ導電型を有し、ローカル不純物領域の不純物濃度は、チャンネル層の不純物濃度より大きい。
【００１４】
また、本発明によると、チャンネル層は、閉曲線形状のゲート電極によって囲まれた内部領域と、ゲート電極の外壁に隣接する外部領域と、を含む。
【００１５】
また、本発明によると、平面的に電荷格納層と重なり、チャンネル層の外部領域をチャンネルとして利用するＭＯＳトランジスタをさらに含む。
【００１６】
また、本発明によると、電荷検出層は、ゲート電極によって囲まれている。
【発明の効果】
【００１７】
本発明のイメージセンサでは、トランスファーゲート電極及びフローティング拡散領域が平面的に光電変換部と重畳されるので、単位画素でトランスファーゲート電極及びフローティング拡散領域が占める面積が減少される反面、光電変換部の面積は増加され得る。また、光電変換部のｐ型不純物領域を電荷伝送部のチャンネルとして利用できるので、光電変換部及び電荷伝送部を含む単位ピクセルが占める面積を減少させ得る。したがって、単位画素内で光電変換部が占める面積であるイメージセンサのフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）が増加され得る。
【００１８】
また、トランスファーゲート電極を光電変換部の中心部に配置することによって、トランスファーゲート電極から光電変換部の縁までの距離が実質的に同一であり得る。これにしたがって、光電変換で検出部（即ち、フローティング拡散領域）へ電荷を移送する時、トランスファーゲート電極による電界が光電変換部全体に均一に印加され得る。したがって、ｎ型不純物領域に蓄積された電荷を残さないでフローティング拡散領域へ伝送され得る。即ち、電荷が完全にフローティング拡散領域へ伝達されないので、イメージセンサ動作の時、イメージの残像を残すイメージラグ（ｌａｇ）現像が改善され得る。
【００１９】
また、トランスファーゲート電極を半導体基板内に挿入することによって、光電変換部のｎ型不純物領域を表面欠陥が存在する半導体基板の表面から深く形成できる。これにしたがって、表面欠陥による暗電流及び白点（ｗｈｉｔｅ  ｓｐｏｔ）現像を減らし得る。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態によるイメージセンサのブロック図である。
【図２Ａ】本発明の実施形態によるＣＭＯＳイメージセンサのアクティブピクセルセンサアレイの回路図である。
【図２Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサのアクティブピクセルセンサアレイの回路図である。
【図２Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサのアクティブピクセルセンサアレイの回路図である。
【図３】本発明の一実施形態によるイメージセンサの概略平面図である。
【図４】本発明の一実施形態によるイメージセンサの断面図であって、図３のＩ−Ｉ’線に沿って切断した断面図である。
【図５】本発明の一実施形態によるイメージセンサの光電変換部、トランスファーゲート電極及びフローティング拡散領域を示す切開斜視図である。
【図６Ａ】本発明の一実施形態によるイメージセンサのトランスファーゲート電極の変形形態を示す。
【図６Ｂ】本発明の一実施形態によるイメージセンサのトランスファーゲート電極の変形形態を示す。
【図６Ｃ】本発明の一実施形態によるイメージセンサのトランスファーゲート電極の変形形態を示す。
【図６Ｄ】本発明の一実施形態によるイメージセンサのトランスファーゲート電極の変形形態を示す。
【図６Ｅ】本発明の一実施形態によるイメージセンサのトランスファーゲート電極の変形形態を示す。
【図７Ａ】本発明の一実施形態によるイメージセンサの変形形態を示し、図４のＡ部分を拡大した断面図である。
【図７Ｂ】本発明の一実施形態によるイメージセンサの変形形態を示し、図４のＡ部分を拡大した断面図である。
【図７Ｃ】本発明の一実施形態によるイメージセンサの変形形態を示し、図４のＡ部分を拡大した断面図である。
【図７Ｄ】本発明の一実施形態によるイメージセンサの変形形態を示し、図４のＡ部分を拡大した断面図である。
【図８】本発明の他の実施形態によるイメージセンサの概略平面図である。
【図９】本発明の他の実施形態によるイメージセンサの断面図であって、図８のＩＩ−ＩＩ’線に沿って切断した断面図である。
【図１０】本発明の一実施形態によるイメージセンサの動作を説明するための概念図である。
【図１１】本発明の一実施形態によるイメージセンサの電位図面である。
【図１２】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１３】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１４】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１５】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１６】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１７】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１８】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図１９】本発明の実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図２０】本発明の一実施形態によるイメージセンサが集積された半導体チップを示す断面図である。
【図２１】本発明の実施形態によるイメージセンサを含むプロセッサー基盤システムを示す概略的なブロック図である。
【図２２】本発明の実施形態によるイメージセンサを含む電子装置の一例を示す斜視図である。
【発明を実施するための形態】
【００２１】
本発明の長所及び特徴、及びそれを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、互に異なる多様な形態に具現でき、単に本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者も発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇のみによって定義される。明細書全体に掛けて同一参照符号は同一構成要素を示す。
【００２２】
本明細書で使用された用語は実施形態を説明するためのことであり、本発明を制限しようとすることではない。本明細書で単数形は文句で特別に言及しない限り複数形も含む。明細書で使用される「含む」及び／又は「包含する」は言及された構成要素、段階、動作及び／又は素子は１つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
【００２３】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明されることである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることではなく製造工程によって生成される形態の変化も含むことである。例えば、直角に図示されたエッチング領域はラウンドされるか、或いは所定の曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するものではない。
以下、図面を参照して本発明の実施形態によるＣＭＯＳイメージセンサ及び製造方法に対して詳細に説明する。
図１は本発明の実施形態によるＣＭＯＳイメージセンサ５のブロック図である。
【００２４】
図１を参照すれば、ＣＭＯＳイメージセンサ５１は、アクティブピクセルセンサ（ＡＰＳ：Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）アレイ１０、行デコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）２０、行ドライバ（ｒｏｗ  ｄｒｉｖｅｒ）３０、列デコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）４０、タイミング発生器（ｔｉｍｉｎｇ  ｇｅｎｅｒａｔｏｒ）５０、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｅｒ）６０、アナログデジタルコンバーター（ＡＤＣ：Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）７０及び入出力バッファ（Ｉ／Ｏ  ｂｕｆｆｅｒ）８０を含む。
【００２５】
アクティブピクセルセンサアレイ１０は２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換する。アクティブピクセルセンサアレイ１０は行ドライバ３０からピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動され得る。また、変換された電気的信号は相関二重サンプラー６０に提供される。
【００２６】
行ドライバ３０は行デコーダ２０でデコーディングされた結果にしたがって、複数の単位ピクセルを駆動するための複数の駆動信号をアクティブピクセルセンサアレイ１０に提供する。単位ピクセルが行列形態に配列された場合には各々の行別に駆動信号が提供され得る。
タイミング発生器５０は行デコーダ２０及び列デコーダ４０にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
【００２７】
相関二重サンプラー６０はアクティブピクセルセンサアレイ１０で生成された電気信号を受信して維持（ｈｏｌｄ）及びサンプリングする。相関二重サンプラー６０は特定な雑音レベル（ｎｏｉｓｅ  ｌｅｖｅｌ）と電気的信号による信号レベルとを二重にサンプリングして雑音レベルと信号レベルとの差異に該当する差異レベルを出力する。
アナログデジタルコンバーターＡＤＣ７０は相関二重サンプラー６０から出力された差異レベルに該当するアナログ信号をデジタル信号に変換して出力する。
【００２８】
入出力バッファ８０は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は列デコーダ４０でのデコーディング結果にしたがって順次的に図示しない映像信号処理部にデジタル信号を出力する。
図２Ａ乃至図２Ｃは本発明の実施形態によるＣＭＯＳイメージセンサ５１のアクティブピクセルセンサＡＰＳアレイの回路図である。
【００２９】
本発明の実施形態で、アクティブピクセルセンサアレイ１０は複数の単位ピクセルを含み、単位ピクセルはマトリックス形態に配列され得る。一実施形態で、単位ピクセルは光を受けて電荷を生成及び蓄積する光電変換部１１０と、光電変換部１１０で生成された光信号を読出す読出し素子とを含む。ここで、読出し素子はリセット部（ｒｅｓｅｔ  ｅｌｅｍｅｎｔ）１４０、増幅部（ａｍｐｌｉｆｉｃａｔｉｏｎ  ｅｌｅｍｅｎｔ）１５０及び選択部（ｓｅｌｅｃｔｉｏｎ  ｅｌｅｍｅｎｔ）１６０を包含できる。
【００３０】
図２Ａは、４つのＮＭＯＳトランジスタ構造でなされた単位ピクセルを示す。図２Ａを参照すれば、一実施形態で、１つの単位ピクセルＰ１が１つの光電変換部１１０と４つのＭＯＳトランジスタ１３０、１４０、１５０、１６０とで構成され得る。これと異なり、単位ピクセルＰ１は３つのＭＯＳトランジスタ又は５つのＭＯＳトランジスタで構成され得る。
【００３１】
より詳細に説明すれば、光電変換部１１０は入射光に対応する電荷を生成及び蓄積し、光電変換部１１０にはフォトダイオード（ｐｈｏｔｏ  ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ  ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ  ｇａｔｅ）、ピンフォトダイオード（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ；ＰＰＤ）及びこれらの組合が使用され得る。本発明の実施形態では図２Ａに図示された光電変換部１１０としてピンフォトダイオードが例示される。そして、光電変換部１１０は蓄積された電荷を検出部１２０へ伝達する電荷伝送部１３０と連結される。
【００３２】
検出部１２０は半導体層内にｎ型不純物がドーピングされたフローティング拡散領域（ＦＤ；Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ）が利用され、光電変換部１１０で蓄積された電荷を受信して累積的に格納する。また、検出部１２０は増幅部１５０と電気的に連結されて増幅部１５０を制御する。
【００３３】
電荷伝送部１３０は光電変換部１１０に蓄積された電荷を検出部１２０へ伝送する。電荷伝送部１３０は一般的に１つのＭＯＳトランジスタのゲート電極でなされ、電荷伝送信号ラインＴＸ（ｉ）によって制御される。
【００３４】
リセット部１４０は検出部１２０に格納されている電荷を周期的にリセットさせ、１つのＭＯＳトランジスタでなされ得る。ＭＯＳトランジスタでなされたリセット部１４０のソース電極は検出部１２０と連結され、ドレーン電極は電源電圧ＶＤＤに連結される。そして、リセット部１４０はリセット信号ラインＲＸ（ｉ）によって提供されるバイアスによって駆動される。リセット信号ラインＲＸ（ｉ）によって提供されるバイアスによってリセット部１４０がタンオンされれば、リセット部１４０のドレーン電極と連結された電源電圧ＶＤＤが検出部１２０へ伝達される。したがって、リセット部１４０がタンオンの時に検出部１２０をリセットさせ得る。
【００３５】
増幅部１５０は単位ピクセルＰ１外部に位置する図示しない定電流源と組合してソースフォロワバッファ増幅器（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ  ｂｕｆｆｅｒ  ａｍｐｌｉｆｉｅｒ）役割を果たし、検出部１２０での電位変化を増幅し、これを出力ラインＶｏｕｔへ出力する。
【００３６】
選択部１６０は行単位に読み出す単位ピクセルＰ１を選択し、１つのＭＯＳトランジスタでなされ得る。選択部は行選択ラインＳＥＬ（ｉ）によって提供されるバイアスによって駆動され、選択部１６０がタンオンされれば、ＭＯＳトランジスタでなされた増幅部１５０の出力信号が出力ラインＶｏｕｔへ伝達される。
【００３７】
さらに、電荷伝送部１３０、リセット部１４０、及び選択部１６０の駆動信号ラインＴＸ（ｉ）、ＲＸ（ｉ）、ＳＥＬ（ｉ）は同一な行に含まれた単位ピクセルＰ１が同時に駆動されるように行方向（水平方向）に延長される。
【００３８】
図２Ｂは２つの光電変換部が読出し素子を共有する構造の２共有ピクセルを示す。図２Ｂに図示された実施形態によれば、アクティブピクセルセンサアレイ１０はマトリックス形態に配列された２共有ピクセルＰ２を含む。２共有ピクセルＰ２は２つの光電変換部１１０ａ、１１０ｂが読出し素子１４０、１５０、１６０を共有できる。即ち、２つの光電変換部１１０ａ、１１０ｂがリセット部１４０、増幅部１５０、及び／又は選択部１６０を共有できる。そして、各光電変換部１１０ａ、１１０ｂは蓄積された電荷を伝送する電荷伝送部１３０ａ、１３０ｂと連結される。例えば、光電変換部１１０ａ、１１０ｂの各々は電荷伝送部１３０ａ、１３０ｂの各々に連結され得る。
【００３９】
図２Ｂに図示されたＡＰＳアレイ１０の実施形態によれば、行選択ラインＳＥＬ（ｉ）によって提供されるバイアスによって選択部１６０は行単位に読み出す２共有ピクセルＰ２を選択できる。そして、伝送ラインＴＸ（ｉ）ａ、ＴＸ（ｉ）ｂによって電荷伝送部１３０ａ、１３０ｂへ印加されるバイアスにしたがって、２つの光電変換部１１０ａ、１１０ｂの中でいずれか１つで検出部１２０へ電荷が伝送され得る。
【００４０】
図２Ｃは４つの光電変換部が読出し素子を共有する構造の４共有ピクセルを示す。図２Ｃに図示された実施形態によれば、４共有ピクセルＰ３がマトリックス形態に配列されてアクティブピクセルセンサアレイ１０を構成する。４共有ピクセルＰ３の各々は４つの光電変換部、即ち、４つのフォトダイオード１１０ａ、１１０ｂ、１１０ｃ、１１０ｄが読出し素子を共有する。即ち、４つの光電変換部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄがリセット部１４０、増幅部１５０及び／又は選択部１６０を共有できる。
【００４１】
この実施形態で、行選択ラインＳＥＬ（ｉ）によって提供されるバイアスによって行単位に読み出す４共有ピクセルＰ３が選択され得る。そして、伝送ラインＴＸ（ｉ）ａ、ＴＸ（ｉ）ｂ、ＴＸ（ｉ）ｃ、ＴＸ（ｉ）ｄによって電荷伝送部１３０ａ、１３０ｂ、１３０ｃ、１３０ｄへ印加されるバイアスにしたがって、４つの光電変換部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの中でいずれか１つで検出部１２０へ電荷が伝送され得る。
【００４２】
図３は本発明の一実施形態によるイメージセンサ５１の概略平面図である。図４は本発明の一実施形態によるイメージセンサ５１の断面図であって、図３のＩ−Ｉ’線に沿って切断した断面図である。図５は本発明の一実施形態によるイメージセンサ５１の光電変換部、トランスファーゲート電極、及びフローティング拡散領域を示す切開斜視図である。図６Ａ及び図６Ｅは本発明の一実施形態によるイメージセンサ５１のトランスファーゲート電極の変形形態を示す。図７Ａ乃至図７Ｄは本発明の一実施形態によるイメージセンサ５１の変形形態を示し、図４のＡ部分を拡大した断面図である。
【００４３】
図３及び図４を参照すれば、本発明の一実施形態によるイメージセンサ５１は互に対向する第１面１及び第２面２を有する半導体層１００を含む。さらに、イメージセンサ５１は半導体層１００の第１面１の上に配置される配線層２００と、半導体層１００の第２面２の上に配置される光透過層３００とを含む。
【００４４】
半導体層１００は第１導電型（例えば、ｐ型）バルク（ｂｕｌｋ）シリコン基板の上に第１導電型エピタキシャル層が形成された基板であり、イメージセンサ５１の製造工程の上でバルクシリコン基板が除去されてｐ型エピタキシャル層１０３のみが残留する基板であり得る。また、半導体層１００は第１導電型のウェルを含むバルク半導体基板であり得る。これと異なり、半導体層１００はｎ型エピタキシャル層、バルクシリコン基板、ＳＯＩ基板等多様な形態の基板が適用され得る。
【００４５】
一実施形態によるイメージセンサ５１によれば、外部で半導体層１００へ光が入射され得り、半導体層１００へ入射される光は波長範囲にしたがって半導体層１００への透過深さ（ｐｅｎｅｔｒａｔｉｏｎ  ｄｅｐｔｈ）が異なる。したがって、半導体層１００の厚さは光電変換部１１０へ入射される光の波長範囲にしたがって決定され得る。例えば、半導体層１００は約１μｍ乃至５μｍの厚さを有することができる。
【００４６】
半導体層１００内には活性領域ＡＣＴ１、ＡＣＴ２を定義するための素子分離膜１０７が形成され得る。素子分離膜１０７によって定義される活性領域は図３に図示されたように、光電変換部１１０のための第１活性領域ＡＣＴ１と、読出し素子（即ち、図２Ａのリセット部１４０、増幅部１５０、及び選択部１６０）のための第２活性領域ＡＣＴ２を包含できる。一実施形態で、第１活性領域ＡＣＴ１は図３に図示されたように、第２活性領域ＡＣＴ２の間に配置され得る。第１活性領域ＡＣＴ１及び第２活性領域ＡＣＴ２の形態及び配置構造は本発明の実施形態に限定されなく多様な形態に変形され得る。
【００４７】
図３及び図４を参照すれば、半導体層１００内には入射された光の強さに比例する電荷を生成及び蓄積する光電変換部１１０が平面的にマトリックス形態に配列され得る。一実施形態によれば、光電変換部１１０は平面的に、そして実質的に方形形態を有することができる。一実施形態で、光電変換部１１０はｐ型エピタキシャル層１０３、「第２不純物領域」としてのｎ型不純物層１１１、及び「第１不純物領域」としてのｐ型不純物層１１３が垂直的に積層されたｐｎｐ接合構造を有するピンフォトダイオードであり得る。ピンフォトダイオードはフォトダイオードが十分に空乏される時にフォトダイオードの電位（ｐｏｔｅｎｔｉａｌ  ｌｅｖｅｌ）が一定な値に固定される。一方、光電変換部１１０はピンフォトダイオードの代わりに、フォトダイオード、フォトトランジスタ又はフォトゲートであり得る。
【００４８】
詳細に、光電変換部１１０を構成するｎ型不純物層１１１では入射光によって電荷が生成及び蓄積され得る。一実施形態で、ｎ型不純物層１１１は図４に図示されたように、第１及び第２不純物領域１１１ａ、１１１ｂを包含できる。詳細に、第１不純物領域１１１ａは第２不純物領域１１１ｂより半導体層１００の第１面１から深い位置に形成され得る。そして、ｎ型不純物層１１１でｎ型不純物のドーピング濃度は第１不純物領域１１１ａでより第２不純物領域１１１ｂで高いことがあり得る。例えば、第１不純物領域１１１ａでｎ型不純物の濃度は約１×１０14乃至１×１０17原子／ｃｍ3であり、第２不純物領域１１１ｂでｎ型不純物濃度は約１×１０17乃至１×１０20原子／ｃｍ3であり得る。但し、ドーピングされる不純物の濃度及び深さは製造工程及び設計にしたがって異なることができるので、これに制限されない。
【００４９】
そして、ｎ型不純物層１１１は半導体層１００の第１面１から離隔されて半導体層１００内に埋め立てされ得る。半導体層１００の表面で遠くなるほど、表面欠陥が減少されるので、ｎ型不純物層１１１が第１面１から遠くなるほど、ｎ型不純物層１１１の間の離隔距離が増加するほど、半導体層１００の表面欠陥による暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）及び白点（ｗｈｉｔｅ  ｓｐｏｔ）現像を減らすことができる。
【００５０】
一実施形態で、光電変換部１１０を構成するｐ型不純物層１１３はホール蓄積領域（ｈｏｌｅ  ａｃｃｕｍｕｌａｔｉｏｎ  ｒｅｇｉｏｎ）の役割を果たす表面不純物領域１１３ｂ（ｓｕｒｆａｃｅ  ｉｍｐｕｒｉｔｙ  ｒｅｇｉｏｎ）と電荷伝送障壁領域（ｃｈａｒｇｅ  ｔｒａｎｓｆｅｒ  ｂａｒｒｉｅｒ  ｒｅｇｉｏｎ）の役割を果たす電位障壁領域１１３ａ（ｅｌｅｃｔｒｉｃ  ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ  ｒｅｇｉｏｎ）とを含む。Ｐ型不純物層１１３はトランスファーゲート電極１２３へ印加される電圧にしたがって形成されるチャンネル領域に利用され得る。
【００５１】
詳細に、半導体層１００の第１面１に隣接する表面不純物領域１１３ｂは半導体層１００の第１面１に存在する表面欠陥（例えば、ダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ））又は熱的に生成された電子−正孔対（ＥＨＰ：Ｅｌｅｃｔｒｏｎ−Ｈｏｌｅ  Ｐａｉｒ）を減らすことによって、暗電流を防止する。詳細に、半導体層１００の第１面１で生成された電子−正孔対でホールは接地された半導体層１００に引っぱられ、電子は表面不純物領域１１３ｂで正孔と再結合されて消滅され得る。例えば、表面不純物領域１１３ｂでのｐ型不純物濃度は約１×１０17乃至１×１０20原子／ｃｍ3であり得る。但し、ドーピングされる不純物の濃度は製造工程及び設計にしたがって異なることができるので、これに制限されない。また、半導体層１００の第１面１から表面不純物領域１１３ｂの深さは工程条件にしたがって異なることができるので、図面に図示されたことと異なり、表面不純物領域１１３ｂは半導体層１００の第１面１にフローティング拡散領域１３１より浅く形成され得る。
【００５２】
電位障壁領域１１３ａは表面不純物領域１１３ｂとｎ型不純物層１１１との間に配置され、ｎ型不純物層１１１とフローティング拡散領域１３１との間に電位障壁（ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ）を形成する。電位障壁領域１１３ａの電位は電荷伝送部であるトランスファーゲート電極１２３へ印加される電圧によって制御され得る。電位障壁領域１１３ａは表面不純物領域１１３ｂより低いｐ型不純物濃度を有することができる。例えば、電位障壁領域１１３ａでｐ型不純物濃度は約１×１０14乃至１×１０17原子／ｃｍ3であり得る。
【００５３】
幾つかの実施形態において、ｎ型不純物層１１１、ｐ型不純物層１１３、及びフローティング拡散領域１３１は各々下部不純物領域、チャンネル領域及び上部不純物領域であると言及され得る。これとは異なり、ｎ型不純物層１１１、ｐ型不純物層１１３及びフローティング拡散領域１３１は各々電荷格納層、チャンネル層及び電荷検出層に言及されることもあり得る。これに加えて、ｎ型不純物層１１１、ｐ型不純物層１１３、及びフローティング拡散領域１３１を含む領域は受光領域（ａ  ｌｉｇｈｔ  ｒｅｃｅｉｖｉｎｇ  ｒｅｇｉｏｎ）であると言及され得る。
【００５４】
図３及び図４を参照すれば、電荷伝送部、即ち、トランスファーゲート電極１２３は平面的に光電変換部１１０と重畳され得る。一実施形態で、トランスファーゲート電極１２３は光電変換部１１０の中心部（ｃｅｎｔｅｒ  ｐｏｒｔｉｏｎ）の上に配置され得る。トランスファーゲート電極１２３が垂直的に光電変換部１１０の上に配置されるので、単位画素当りトランスファーゲート電極１２３が占める面積が減少され得る。
【００５５】
トランスファーゲート電極１２３を光電変換部１１０の中心部に配置することによって、トランスファーゲート電極１２３から光電変換部１１１の縁までの距離が実質的に同一であり得る。これにしたがって、光電変換部１１０で検出部（即ち、フローティング拡散領域１３１）へ電荷を移送する時、トランスファーゲート電極１２３による電界が光電変換部１１０全体に均一に印加され得る。したがって、ｎ型不純物領域１１１に蓄積された電荷を残さないでフローティング拡散領域１３１へ伝送され得る。
【００５６】
詳細に、トランスファーゲート電極１２３は光電変換部１１０で電位が最も高い領域に対応して配置され得る。これと異なり、トランスファーゲート電極１２３が平面的に光電変換部１１０の縁部分（ｅｄｇｅ  ｐｏｒｔｉｏｎ）に配置される場合、光電変換部１１０で電位が最も高い地点とトランスファーゲート電極１２３との間の距離が増加するので、トランスファーゲート電極１２３へ印加される電圧によって光電変換部１１０に及ぶ電界の影響が減少され得る。しかし、本発明の実施形態によれば、光電変換部１１０で電位が最も高い地点とトランスファーゲート電極１２３との間の距離が減少されるので、イメージセンサ５１が作動するとき、トランスファーゲート電極１２３へ印加される電圧によって光電変換部１１０に及ぶ電界の影響が大きくなり得る。したがって、光電変換部１１０でフローティング拡散領域１３１への電荷伝送効率が向上され得る。
【００５７】
具体的に、トランスファーゲート電極１２３は平面的に閉曲線（ｃｌｏｓｅｄ  ｃｕｒｖｅ）形態（言い換えれば、リング形状、多角形形状（ａ  ｐｏｌｙｇｏｎａｌ  ｓｈａｐｅ）又はチューブ形状）を有することができる。即ち、トランスファーゲート電極１２３は中心に空いた空間である開口中空領域を有し、トランスファーゲート電極１２３の開口によって光電変換部１１０の所定領域が局所的に露出され得る。一実施形態で、トランスファーゲート電極１２３は平面的に中心に開口を有する方形形態であり得る。さらに、トランスファーゲート電極１２３の横幅と縦幅とが実質的に同一であり、トランスファーゲート電極１２３の中心に形成された開口また横幅と縦幅とが実質的に同一であり得る。これと異なり、図６Ａに図示されたように、平面の上でトランスファーゲート電極１２３の横幅Ｗ１と縦幅Ｗ２とが互に異なり、開口の横幅Ｗ１と縦幅Ｗ２とが互に異なり得る。その他の例として、図６Ｂに図示されたように、平面の上でトランスファーゲート電極１２３の横幅Ｗ１と縦幅Ｗ２が実質的に同一であり、開口の横幅Ｗ１と縦幅Ｗ２が互に異なり得る。さらに、例えば、トランスファーゲート電極１２３の平面的な構造は図３に図示されたように、四角形の閉ループ形状を有するか、或いは図６Ｄ又は図６Ｅに図示されたように、円形、六角形又は八角形のリング形状を有することもあり得る。このように、リング形状のトランスファーゲート電極１２３を形成することにしたがって、トランスファーゲート電極１２３の幅が増加されるので、イメージセンサ５１が作動するとき、トランスファーゲート電極１２３へ印加される電圧によって光電変換部１１０に及ぶ電界の影響が大きくなり得る。したがって、光電変換部１１０でフローティング拡散領域１３１への電荷伝送効率が向上され得る。
【００５８】
さらに、一実施形態でトランスファーゲート電極１２３は半導体層１００内へ挿入される構造を有することができる。即ち、トランスファーゲート電極１２３は半導体層１００内に埋め立てされ得る。これと異なり、トランスファーゲート電極１２３が半導体層１００の表面上に形成される場合、光電変換部１１０のｐ型不純物層１１３によって電荷が蓄積されたｎ型不純物層１１１とトランスファーゲート電極１２３との間の距離が増加されて電荷伝送効率が低下され得る。しかし、一実施形態によれば、閉曲線形態の平面積構造を有するトランスファーゲート電極１２３が半導体層１００内へ挿入される構造を有するので、トランスファーゲート電極１２３とｎ型不純物層１１１との間の距離が減少されて電荷伝送効率が向上され得る。
【００５９】
再び図４を参照すれば、リング形状のトランスファーゲート電極１２３は半導体層１００内に挿入され得る。即ち、リング形状の平面を有するトランスファーゲート電極１２３は半導体層１００の第１面１で第２面２に延長され得る。
【００６０】
具体的に、図７Ａ及び図７Ｂを参照すれば、リング形状のトランスファーゲート電極１２３は半導体層１００の第１面１に隣接するｐ型不純物領域１１３に挿入され得る。これにしたがって、リング形状のトランスファーゲート電極１２３の内部にはｐ型不純物層１１３の一部分が位置できる。このように、トランスファーゲート電極１２３がｐ型不純物層１１３内に挿入されるので、ｐ型不純物層１１３はリング模様のトランスファーゲート電極１２３の内部に形成される内部領域と、リング模様のトランスファーゲート電極１２３の外部に形成される外部領域とを包含できる。そして、ｐ型不純物層１１３の内部及び外部領域は水平的に延長されてトランスファーゲート電極１２３の下で接続する。
【００６１】
また、トランスファーゲート電極１２３はｐ型不純物層１１３内へ挿入されてトランスファーゲート電極１２３の底面がｎ型不純物層１１１の最も高い上部面より半導体層１００の第１面１に近いことがあり得る。トランスファーゲート電極１２３の底面がｎ型不純物層１１１の最も高い上部面と離隔され得る。そして、トランスファーゲート電極１２３の底面はｎ型不純物層１１１の上部面とフローティング拡散領域１３１の底面との間に位置できる。また、トランスファーゲート電極１２３の底面はｐ型不純物でドーピングされた電位障壁領域１１３ａに位置できる。さらに、トランスファーゲート電極１２３の底面がｎ型不純物層１１１の最も高い上部面と離隔されるので、ｎ型不純物層１１１とｐ型不純物層１１３との境界面は実質的に平坦であり得る。
【００６２】
さらに、光電変換部１１０を含む半導体層１００とトランスファーゲート電極１２３との間にはゲート絶縁膜１２１が形成され得る。即ち、中空のシリンダー（ｈｏｌｌｏｗ  ｃｙｌｉｎｄｅｒ）形態を有するトランスファーゲート電極１２３の表面にコンフォーマルにゲート絶縁膜１２１が形成され得る。
【００６３】
一方、図７Ａ乃至図７Ｄを参照すれば、トランスファーゲート電極１２３の上部面はそれの周囲の半導体層１００の第１面１より低いか、或いは同一である。詳細に、トランスファーゲート電極１２３は図７Ａに図示されたように、トランスファーゲート電極１２３の上のキャッピング絶縁膜１２４によって、半導体層１００内に埋め立てされ得る。一方、図面には図示せずが、トランスファーゲート電極１２３は半導体層１００の第１面１の上に突出されることもあり得る。
【００６４】
図７Ｂ及び図７Ｃを参照すれば、トランスファーゲート電極１２３の底面の下にｐ型不純物層１１３と同一な導電型を有するローカル不純物領域１２６が局所的に形成されることもあり得る。ここで、ローカル不純物領域１２６はｐ型不純物層１１３の電位障壁領域１１３ａよりｐ型不純物濃度が高くなり得る。例えば、ローカル不純物領域１２６でｐ型不純物濃度は約１×１０17乃至１×１０20原子／ｃｍ3であり得る。これにしたがって、ｎ型不純物層１１１でフローティング拡散領域１３１へ電荷が伝送される時、ローカル不純物領域１２６での電位はトランスファーゲート電極１２３によって囲まれた領域（即ち、Ｐ型不純物層１１３の内部領域）での電位より高くなり得る。即ち、トランスファーゲート電極１２３によって囲まれた中空領域に位置する半導体層１００へ電荷が流れるように電位勾配を提供できる。
一方、図７Ｃを参照すれば、トランスファーゲート電極１２３の底面がｐ型不純物層１１３とｎ型不純物層１１１との境界面に位置できる。
【００６５】
その他の実施形態によれば、トランスファーゲート電極１２３は図７Ｄに図示されたように、光電変換部１１０のｎ型不純物層１１１まで延長され得る。即ち、トランスファーゲート電極１２３の底面が第２ｎ型不純物領域１１１ｂに位置できる。
【００６６】
一方、図７Ｄに図示された実施形態によれば、トランスファーゲート電極１２３の外側壁部分にｐ型不純物層１１３より不純物濃度が高いローカルｐ型不純物領域１２６が形成されることもあり得る。ローカルｐ型不純物領域１２６はｐ型不純物層１１３より不純物濃度が高いので、ｎ型不純物層１１１からフローティング拡散領域１３１へ電荷が伝送される時、トランスファーゲート電極１２３の中空領域に電荷が流れるように電位障壁を形成する。
【００６７】
再び図３及び図４を参照すれば、検出部（即ち、フローティング拡散領域１３１）はリング形状のトランスファーゲート電極１２３の開口によって露出されるｐ型不純物層１１３内に形成され得る。言い換えれば、フローティング拡散領域１３１はリング形状のトランスファーゲート電極１２３の内部に形成され得る。フローティング拡散領域１３１はｐ型不純物層１１３と反対になるｎ型不純物をドーピングして形成される。そして、フローティング拡散領域１３１はリング形状のトランスファーゲート電極１２３の開口に自己整列（ｓｅｌｆ−ａｌｉｇｎｅｄ）され得る。
【００６８】
より詳細に、フローティング拡散領域１３１は光電変換部１１０のｐ型不純物層１１３内に形成され、ｎ型不純物層１１１と垂直的に離隔される。フローティング拡散領域１３１は平面的に光電変換部１１０と重畳され、光電変換部１１０の中心部に配置され得る。また、フローティング拡散領域１３１はｐ型不純物層１１３内へ挿入されたリング形状のトランスファーゲート電極１２３によって完全に囲まれることができる。即ち、フローティング拡散領域１３１はリング形状のトランスファーゲート電極１２３によって囲まれるので、トランスファーゲート電極１２３によって半導体層１００内に孤立された（ｉｓｏｌａｔｅｄ）構造を有することができる。
【００６９】
また、フローティング拡散領域１３１がトランスファーゲート電極１２３の中空領域内に自己整列されて形成されるので、フローティング拡散領域１３１の側壁部分はトランスファーゲート電極１２３と接し、フローティング拡散領域１３１の底部分はｐ型不純物層１１３と接触され得る。したがって、トランスファーゲート電極１２３の介在無しでフローティング拡散領域１３１が直接ｐ型不純物領域に囲まれる構造でのフローティング拡散領域１３１とｐ型不純物層１１３との間の接合面積より上記した図４の実施形態でのフローティング拡散領域１３１とｐ型不純物層１１３との間の接合面積が減少され得る。即ち、フローティング拡散領域１３１とｐ型不純物層１１３との間の接合漏洩電流（ｊｕｎｃｔｉｏｎ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が減少され得る。
【００７０】
このように、一実施形態によるイメージセンサ５１はｎ型不純物層１１１、ｐ型不純物層１１３及びフローティング拡散領域１３１が半導体層１００内で垂直的に積層され得る。ここで、フローティング拡散領域１３１はｐ型不純物層１１３内に局所的に形成され、リング形状のトランスファーゲート電極１２３がフローティング拡散領域１３１の周辺を完全に囲むことができる。これにしたがって、イメージセンサ５１の動作の時、リング形状のトランスファーゲート電極１２３が垂直的にｎ型不純物層１１１とフローティング拡散領域１３１との間に位置するｐ型不純物層１１３の電位を制御する。これにしたがって、リング形状のトランスファーゲート電極１２３の内部に位置するｐ型不純物層１１３を通じてｎ型不純物層１１１に蓄積された電荷がフローティング拡散領域１３１へ移送され得る。即ち、リング形状のトランスファーゲート電極１２３の内部に位置するｐ型不純物層１１３がチャンネル領域に利用され得る。
【００７１】
そして、本発明の実施形態によるイメージセンサ５で、トランスファーゲート電極１２３及びフローティング拡散領域１３１が平面的に光電変換部１１０と重畳されるので、半導体層１００でトランスファーゲート電極１２３及びフローティング拡散領域１３１が占める面積が減少される反面、光電変換部１１０の面積は増加され得る。したがって、単位画素内で光電変換部１１０が占める面積であるイメージセンサ５のフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）が増加され得る。
【００７２】
一方、図３及び図４に図示された実施形態によれば、隣接する光電変換部１１０の間にはＰ型分離ウェル１０９が形成され得る。分離ウェル１０９の底面は素子分離膜１０７の底面と半導体層１００の第２面２との間に配置でき、単位ピクセルの間のクロストークを防止するために分離ウェル１０９の深さは光電変換部１１０の深さと同一であるか、或いは深くなり得る。そして、分離ウェル１０９の深さは半導体層１００の厚さと実質的に同一であることもあり得る。他の実施形態によれば、ｐ型分離ウェル１０９は省略されることもでき、素子分離膜１０７の垂直的厚さを増加させて隣接する画素の間のクロストーク現象を抑制することもあり得る。
【００７３】
さらに、半導体層１００は図４に図示されたように、第２面２に沿って浅く不純物がドーピングされた高濃度不純物層１０５を包含できる。高濃度不純物層１０５はボロンＢのようなＰ型不純物でなされ得る。そして、ｐ型高濃度不純物層１０５の不純物濃度はｐ型エピタキシャル層１０３の不純物濃度より大きくなり得る。このようにｐ型の高濃度不純物層１０５はシリコンのダングリング欠陥や、エッチングストレス等による表面欠陥又は界面トラップ（ｉｎｔｅｒｆａｃｅ  ｔｒａｐ）によって、半導体層１００の第２面２で電気的電位が下がって空乏ウェル（ｄｅｐｌｅｔｉｏｎ  ｗｅｌｌ）が発生することを防止できる。そして、ｐ型高濃度不純物層１０５は半導体層１００の第２面２部分で生成された電荷が光電変換部１１０へ流れ込むことを防止する電位障壁を形成できる。イメージセンサ５の動作の時半導体層１００第２面２部分で生成された電子−正孔対のホールはｐ型高濃度不純物層１０５を通じて接地された半導体層１００へ拡散され、電子はｐ型高濃度不純物層１０５を拡散する過程でホールと再結合されて消滅され得る。
【００７４】
また、図３及び図４を参照すれば、半導体層１００の第１面１の上に、光電変換部１１０、電荷伝送部１３０、及び検出部１２０を含む配線層２００が配置される。配線層２００は光電変換部１１０によって発生された電気的信号を読出し、単位ピクセルを制御する素子を含む。詳細に、配線層２００は図１に図示された行デコーダ２０、行ドライバ３０、列デコーダ４０、タイミング発生器５０、相関二重サンプラー６０（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｅｒ：ＣＤＳ）、アナログデジタルコンバーター７０（ａｎａｌｏｇ  ｔｏ  ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ：ＡＤＣ））及び入出力バッファ８０を含む。
【００７５】
より詳細に、配線層２００は単位ピクセルを制御するＭＯＳトランジスタのゲート電極を包含できる。一実施形態によれば、隣接する光電変換部１１０の間に読出し素子（即ち、リセット部、増幅部、及び選択部）が配置され得る。読出し素子はＭＯＳトランジスタであり、読出しゲート電極１２５及びソース／ドレーン電極１３３を含む。読出しゲート電極１２５及びソース／ドレーン電極１３３は、図３に図示されたように、半導体層１００に定義された第２活性領域ＡＣＴ２に形成され得る。一実施形態で、読出しゲート電極１２５は半導体層１００の第１面１の上に形成され、読出しゲート電極１２５の上部面はトランスファーゲート電極１２３の上部面より高いことができる。即ち、半導体層１００の第１面１から読出しゲート電極１２５の上部面の間の距離と、半導体層１００の第１面１からトランスファーゲート電極１２３の上部面の間の距離が異なることがあり得る。また、読出しゲート電極１２５と、トランスファーゲート電極１２３とを形成する時、互に異なる段階で各々形成されるので、トランスファーゲート電極１２４は読出しゲート電極１２５と異なる物質で形成され得る。
【００７６】
さらに、配線層２００は積層された複数の層間絶縁膜２１０と層間絶縁膜２１０内に垂直的に積層された複数の金属配線２２０を含む。金属配線２２０はコンタクトプラグ２１５を通じて下部の読出し素子及びロジック素子や他の配線と連結され得る。一実施形態で、金属配線２２０は光電変換部１１０の配列に構わずに配列され得る。即ち、金属配線２２０は光電変換部１１０の上部を横切ることができる。
【００７７】
また、一実施形態によれば、配線層２００は半導体層１００と支持基板２３０との間に配置され得る。支持基板２３０は半導体基板、ガラス基板、及びプラスチック基板の中で選択された１つであり得る。このような支持基板２３０は図示しない接着層によって配線層２００に接着され得る。支持基板２３０は半導体層１００の薄膜化にしたがって、半導体層１００が曲がれることを防止できる。
【００７８】
一実施形態で、半導体層１００の第２面２の上には光透過層３００が配置され、光透過層３００は半導体層１００の第２面２の上に形成された下部及び上部平坦膜３１１、３１３と、カラーフィルター３２０及びマイクロレンズ３３０を含む。即ち、この実施形態によるイメージセンサ５によれば、半導体層１００の第２面へ光が入射されて光電変換部１１０で電荷が生成及び蓄積され得る。
【００７９】
具体的に、カラーフィルター３２０は半導体層１００に形成された光電変換部１１０各々に対応される。一実施形態によれば、下部平坦膜３１１の上には単位ピクセルにしたがって赤色、緑色又は青色のカラーフィルターが配置され得る。そして、カラーフィルター３２０は光電変換部１１０の配置構造のように２次元的に配列される。そして、赤色カラーフィルター、緑色カラーフィルター及び青色カラーフィルターはバイエル（Ｂａｙｅｒ）形に配置され得る。このようなカラーフィルター３２０はカラー映像を具現するために単位ピクセルに特定色の光を透過させる。即ち、赤色カラーフィルターは可視光線をフィルターリングして赤色光を透過させ、緑色カラーフィルターは可視光線をフィルターリングして緑色光を透過させ、青色カラーフィルターは可視光線をフィルターリングして青色光を透過させ得る。他の実施形態によれば、カラーフィルター３２０はシアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）又は黄色（ｙｅｌｌｏｗ）等のような他のカラーを有することもあり得る。
【００８０】
マイクロレンズ３３０は単位ピクセルの各々に対応して配置され、カラーフィルターの上部に配置される。マイクロレンズ３３０は上に膨らんでいる形態を有し、所定の曲率半径を有することができる。このようなマイクロレンズ３３０は光透過性樹脂で形成され得る。このようなマイクロレンズ３３０は光電変換部１１０以外の領域へ入射する光の経路を変更させて光電変換部１１０へ光を集光させる。
【００８１】
下部平坦膜３１１は半導体層１００とカラーフィルター３２０との間に配置され、上部平坦膜３１３はカラーフィルター３２０とマイクロレンズ３３０との間に配置され得る。下部及び上部平坦膜３１１、３１３は光感度を向上させるためにシリコン酸化物より屈折率が大きい物質で形成され得る。例えば、下部及び上部平坦膜３１１、３１３は約１．４乃至約４．０の屈折率を有する物質で形成され得る。例えば、下部及び上部平坦膜３１１、３１３としてはＡｌ2Ｏ3、ＣｅＦ3、ＨｆＯ2、ＩＴＯ、ＭｇＯ、Ｔａ2Ｏ５、ＴｉＯ2、ＺｒＯ2、Ｓｉ、Ｇｅ、ＺｎＳｅ、ＺｎＳ又はＰｂＦ2等が使用され得る。これと異なり、下部及び上部平坦膜３１１、３１３は高屈折率の有機物で形成でき、例えば、シロキサン樹脂（Ｓｉｌｏｘａｎｅ  Ｒｅｓｉｎ）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリイミド系列、アクリル系列、パリレンＣ、ＰＭＭＡ（Ｐｏｌｙ（ｍｅｔｈｙｌ  ｍｅｔｈａｃｒｙｌａｔｅ））、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ）等が使用され得る。また、下部及び上部平坦膜３１１、３１３は例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3）、ポリカーボネート、ガラス、ブロム、サファイア、キュービックジルコニア、ニオブ酸カリウム（ＫＮｂＯ3）、モアッサナイト（ＳｉＣ）、ガリウム（ＩＩＩ）フォスファイド（ＧａＰ）、ガリウム（ＩＩＩ）  アルセニド（ＧａＡｓ）等でも形成され得る。
【００８２】
図８は本発明の他の実施形態によるイメージセンサ５の概略平面図である。図９は本発明の他の実施形態によるイメージセンサ５の断面図であって、図８のＩＩ−ＩＩ’線に沿って切断した断面図である。
【００８３】
図８及び図９を参照すれば、本発明の他の実施形態によるイメージセンサ５は互に対向する第１面１及び第２面２を有する半導体層１００、半導体層１００の第１面１の上の配線層２００、及び半導体層１００の第２面２の上の光透過層３００を含む。
【００８４】
イメージセンサ５で光電変換部１１０は半導体層１００内に平面的にマトリックス形態に配列され得る。光電変換部１１０は一実施形態で説明したように、ｐ型高濃度不純物層１０５（又はエピタキシャル層）、ｎ型不純物層１１２、及びｐ型不純物層１１６が積層されたｐｎｐ接合構造を有するピンフォトダイオードであり得る。この実施形態によれば、ｎ型不純物層１１２では入射光に対応して電荷が生成及び蓄積され得り、ｐ型不純物層１１６の一部分は電荷が移送される通路（即ち、チャンネル領域）に利用され得る。
【００８５】
この実施形態で、ｎ型不純物層１１２は図８及び図９に図示されたように、半導体層１００の全面にドーピングされ得り、ｐ型分離不純物領域１１４によって各単位ピクセルＰの光電変換部１１０が互に分離され得る、即ち、光電変換部１１０のｎ型不純物層１１２周囲には単位ピクセルＰの間のクロストークを防止するためのｐ型分離不純物領域１１４が配置される。
【００８６】
この実施形態で、ｎ型不純物層１１２は垂直的に接する不純物のドーピング濃度が互に異なる複数のｎ型不純物層領域１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでなされ得る。複数のｎ型不純物層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄはｎ型不純物のドーピング濃度が互に異なり得り、ｎ型不純物層１１２での不純物ドーピング濃度を調節することによって、ｎ型不純物層１１２で電位プロフィールの勾配を調節することができる。この実施形態によれば、イメージセンサ５の動作の時、ｎ型不純物層１１２からフローティング拡散領域１３１への電荷伝送効率を向上させるために、ｎ型不純物層１１２で電位が最も高い地点がｐ型不純物層１１６に隣接するようにデザインされ得る。このため、例えば、ｎ型不純物層１１２は半導体層１００の第１面１から第２面２に行くほど、不純物濃度が減少され得る。即ち、ｎ型不純物層１１２はｐ型不純物層１１６に隣接するほど、ｎ型不純物の濃度がだんだん増加され得る。
【００８７】
このようにｎ型不純物層１１２が垂直的に接する複数の不純物層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄでなされる時、単位ピクセルＰを定義するｐ型分離不純物領域１１４また、複数の不純物領域１１４ａ、１１４ｂ、１１４ｃ、１１４ｄでなされ得る。そして、ｐ型分離不純物領域１１４で不純物濃度は半導体層１００の第１面１で第２面２に行くほど、減少することができる。また、ｐ型分離不純物領域１１４の深さは、ｎ型不純物層１１２の深さと実質的に同一であるか、或いはより深いこともあり得る。
【００８８】
この実施形態によれば、イメージセンサ５の動作の時、ｎ型不純物層１１２でフローティング拡散領域１３１への電荷伝送効率を向上させるために、平面的にｎ型不純物層１１２の中心部分にトランスファーゲート電極１２３が配置され得る。
【００８９】
トランスファーゲート電極１２３は図５、図６Ａ、図６Ｂ及び図７Ａ乃至図７Ｄを参照して説明したように、中心に開口を有するリング形状であり、ｎ型及びｐ型不純物層１１２、１１６が形成された半導体層１００内に挿入され得る。トランスファーゲート電極１２３は平面的に、ｎ型不純物層１１２と重畳され、例えば、ｎ型不純物層１１２、即ち、光電変換部の中心部に配置され得る。
【００９０】
中心に開口を有するリング形状のトランスファーゲート電極１２３の内部中空領域にはｎ型不純物をドーピングして形成されたフローティング拡散領域１３１が形成され得る。フローティング拡散領域１３１はトランスファーゲート電極１２３の内部に中空領域に局所的に形成され、平面的に光電変化部１１０と重畳され、光電変換部１１０のｎ型不純物層１１２と垂直的に離隔され得る。
【００９１】
さらに、ｎ型不純物層１１２上部にはトランスファーゲート電極１２３の外側周辺を囲むｐ型ウェル１１８が形成され得る。この実施形態で、半導体層１００の第１面１はトランスファーゲート電極１２３及びフローティング拡散領域１３１を除外し、ｐ型ウェル１１８によってカバーされ得る。また、Ｐ型ウェル１１８はｐ型不純物層１１６内に形成されてｎ型不純物層１１２と離隔され得る。これと異なり、ｐ型ウェル１１８はｎ型不純物層１１２とも接合され得る。ここで、ｐ型ウェル１１８での不純物濃度はｐ型不純物層１１６での不純物濃度より高いことがあり得る。例えば、ｐ型不純物層１１６でｐ型不純物濃度は約１×１０14乃至１×１０17原子／ｃｍ3であり得る。ｐ型ウェル１１８でｐ型不純物濃度は約１×１０17乃至１×１０20原子／ｃｍ3であり得る。このようなｐ型ウェル１１８は半導体層１００の第１面１に存在する表面欠陥（例えば、ダングリングボンド又はによって熱的に生成された（ｔｈｅｒｍａｌｌｙ  ｇｅｎｅｒａｔｅｄ）電子−正孔対（ＥＨＰ：Ｅｌｅｃｔｒｏｎ−Ｈｏｌｅ  Ｐａｉｒ）を減らすことによって暗電流を防止する。具体的に、半導体層１００の第１面１で熱的に生成された電子−正孔対で、正孔はＰ型ウェル１１８を通じて接地された半導体層１００へ拡散され、電子はｐ型ウェル１１８へ拡散する過程で正孔と再結合して消滅され得る。さらに、この実施形態によれば、半導体層１００のｐ型ウェル１１８の上にＭＯＳトランジスタでなされた読出し素子が形成され得る。そして、ｐ型ウェル１１８には読出し素子が形成される領域を定義する素子分離膜１０７が形成され得る。即ち、ｐ型ウェル１１８の上にはゲート絶縁膜を介在して読出しゲート電極１２５ｒ、１２５ｄが形成され、ゲート電極１２５ｒ、１２５ｄ両側のｐ型ウェル１１８内にソース／ドレーン電極１３３が形成され得る。即ち、図８及び図９に図示された実施形態によれば、読出し素子が平面的にｎ型不純物層１１２と重畳され得る。ｐ型ウェル１１８はイメージセンサ５の暗電流を減少させることと同時に、ＭＯＳトランジスタでなされた読出し素子のチャンネル領域として利用され得る。
【００９２】
この実施形態によるイメージセンサ５は半導体層１００の第２面２に光が入射されるので、読出し素子の平面積配置構造は図８に図示された実施形態に制限されないし、ｐ型ウェル１１８の上で多様に変形され得る。
【００９３】
この実施形態で、リング形状のトランスファーゲート電極１２３の内部に中空領域にｐ型不純物層１１６が位置し、トランスファーゲート電極１２３の周囲にｐ型不純物層１１６より不純物濃度が高いｐ型ウェル１１８が配置される。したがって、イメージセンサ５の動作の時、ｐ型不純物濃度差によって電位勾配が形成され得る。
【００９４】
図９を参照すれば、ｐ型ウェル１１８とｎ型不純物領域１１２との間にｐ型不純物層１１６が形成される場合、ｎ型不純物層１１２からフローティング拡散領域１３１へ電荷が伝送される時、電荷がトランスファーゲート電極１２３の内部に位置するｐ型不純物層１１６に流れ行くように、トランスファーゲート電極１２３の底面とｎ型不純物層１１２との間に図７Ｂに図示されたように、高濃度のｐ型ローカル不純物領域１２６が形成され得る。
【００９５】
さらに、図９に図示された実施形態によれば、一実施形態で説明したように、半導体層１００は第２面２での表面欠陥による暗電流発生を防止するために第２面２の表面に沿って浅くｐ型不純物がドーピングされた高濃度不純物層１０５を包含できる。
【００９６】
また、半導体層１００の第１面１の上には先に説明したように、光電変換部によって発生された電気的信号を読出し、単位ピクセルを制御する素子を含む配線層２００が配置され得る。そして、配線層２００の上には支持基板２３０が接合され得る。さらに、半導体層１００の第２面２の上には先に説明したように、下部及び上部平坦膜３１１、３１３と、カラーフィルター３２０及びマイクロレンズ３３０を含む光透過層３００が配置され得る。ここで、マイクロレンズ３３０及びカラーフィルター３２０は各々の光電変換部に対応して形成され得る。
以下、図１０及び図１１を参照して本発明の実施形態によるイメージセンサ５の動作に対して説明する。
【００９７】
図１０は本発明の一実施形態によるイメージセンサ５の動作を説明するための概念図である。図１１は本発明の一実施形態によるイメージセンサ５の電位図面（ｐｏｔｅｎｔｉａｌ  ｄｉａｇｒａｍ）として、図１０のＩＩＩ−ＩＩＩ’線に沿って切断した断面の電位を示す。さらに、図１１で点線は電荷伝送信号が活性化されない時の半導体層の電位を示し、実線は電荷伝送信号が活性化される時の半導体層の電位を示す。
【００９８】
図１０を参照すれば、アクティブピクセルセンサアレイの全て単位ピクセルの光電変換部１１０に光が入射されることにしたがって、光電変換部１１０のｎ型不純物層１１１で電子−正孔対が生成され、光電変換部１１０へ印加される電界によって光電変換部１１０のｎ型不純物層１１１に電荷が蓄積される。そして、特定行に位置する単位ピクセルの読出し素子、即ち、トランスファーゲート電極１２３と、リセット素子１４０、増幅素子１５０、及び選択素子１６０のゲート電極には各々電荷伝送信号ラインＴｘ（ｉ）、リセット信号ラインＲｘ（ｉ）、フローティング拡散領域１３１及び選択信号ラインＳＥＬ（ｉ）が接続され得る。電荷伝送信号ラインＴｘ（ｉ）、リセット信号ラインＲｘ（ｉ）、及び選択信号ラインＳＥＬ（ｉ）へ各々電荷伝送信号、リセット信号、及び選択信号が印加され得る。
【００９９】
選択信号ＳＥＬ（ｉ）によって選択部１６０が活性化されれば、選択された単位ピクセルの検出部（フローティング拡散領域１３１）に格納されていた電荷が選択された単位ピクセルと連結された出力ラインＶｏｕｔを通じて読み出されるように準備される。
【０１００】
この時、リセット信号ＲＸ（ｉ）によってリセット部１４０が活性化されれば、フローティング拡散領域１３１に電源電圧ＶＤＤが伝達されてフローティング拡散領域１３１に残されている電荷が全て排出され得る。
【０１０１】
このような状態で、電荷伝送信号Ｔｘ（ｉ）が非活性化された場合、図１１に点線に示したように、図示されたように、リング形状のトランスファーゲート電極１２３内部に内側に位置したｐ型不純物層１１３での電位障壁が高いので、光電変換部１１０のｎ型不純物層１１１内に電荷が蓄積される。
【０１０２】
以後、電荷伝送信号Ｔｘ（ｉ）が活性化されて電荷伝送部（即ち、トランスファーゲート電極１２３）へ所定の電圧が印加されれば、図１０及び図１１に図示されたように、リング形状のトランスファーゲート電極１２３内部側に位置したｐ型不純物層１１３での電位障壁が低くなってｎ型不純物層１１１に蓄積された電荷がフローティング拡散領域１３１へ流れ込んだ。本発明の実施形態によれば、フローティング拡散領域１３１が垂直的高さにおいて、ｎ型不純物層１１１の上部に位置するので、電荷が半導体層１００の第２面２で第１面１方向に移動される。即ち、ｎ型不純物層１１１に蓄積された電荷が半導体層１００を垂直的に横切ってフローティング拡散領域１３１へ移送され得る。この時、フローティング拡散領域１３１は寄生キャパシタンスを有するので、電荷が累積的に格納されてフローティング拡散領域１３１の電位が変化される。フローティング拡散領域１３１の電位変化は増幅部１５０のゲート電極の電位を変化させる。
【０１０３】
以後、選択素子１６０が選択信号ラインＳＥＬ（ｉ）へ印加される選択信号によって活性化されれば、選択された単位ピクセルの出力信号が出力ラインＶｏｕｔを通じて読み出され得る。
【０１０４】
以下、図１２乃至図１９を参照して本発明の実施形態によるイメージセンサ５の製造方法に対して詳細に説明する。図１２乃至図１９は本発明の実施形態によるイメージセンサ５の製造方法を説明するための断面図である。
図１２を参照すれば、半導体層１００を準備し、半導体層１００内に活性領域を定義する素子分離膜１０７を形成する。
【０１０５】
一実施形態によれば、半導体層１００はＰ型バルク基板１０１の上にＰ型エピタキシャル層１０３が形成された構造であり得る。本発明の実施形態で、Ｐ型エピタキシャル層１０３表面を半導体層１００の第１面１であると定義し、Ｐ型バルク基板１０１の表面を第２面２であると定義する。本発明の一実施形態では半導体層１００がＰ型バルク基板１０１の上にＰ型エピタキシャル層１０３が成長された構造を説明したが、本発明はこれに制限されない。例えば、Ｐ型バルク基板１０１の代わりにｎ型バルク基板が利用され得る。また、半導体層はＰ型エピタキシャル層１０３の代わりにバルク基板内にｐ型ウェルが形成された構造を有することもあり得る。また、半導体層１００はシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基板であり得る。即ち、半導体層１００はこのような様々な組合が可能である。
【０１０６】
Ｐ型エピタキシャル層１０３内にはｐ型不純物を高濃度でイオン注入してＰ型ディープウェル１０５が形成されることもあり得る。この時、Ｐ型ディープウェル１０５は半導体層１００の第１面１から離隔されてｐ型エピタキシャル層１０３とバルク基板１０１との間に形成され得る。Ｐ型ディープウェル１０５のｐ型不純物濃度はｐ型エピタキシャル層１０３のｐ型不純物濃度より高いことがあり得る。例えば、ｐ型ディープウェル１０５の形成深さは半導体層１００の第１面１から約３乃至１２μｍであり、不純物濃度は１×１０15乃至１×１０20原子／ｃｍ3であり得る。
【０１０７】
素子分離膜１０７は図３を参照して説明したように、第１活性領域ＡＣＴ１及び第２活性領域ＡＣＴ２を定義できる。素子分離膜はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法を利用して半導体層１００の第１面１に形成され得る。
【０１０８】
一実施形態によれば、活性領域を定義する素子分離膜１０７を形成した後、半導体層１００内にｐ型分離ウェル１０９が形成され得る。図示せずが、ｐ型分離ウェル１０９はｐ型ディープウェル１０５と連結されるように形成され得る。ここで、分離ウェル１０９の不純物の濃度は約１×１０15乃至１×１０20原子／ｃｍ3であり得る。
【０１０９】
図１３を参照すれば、半導体層１００内に光電変換部１１０を形成する。一実施形態によれば、光電変換部として半導体層１００にピンフォトダイオードが形成され得る。
【０１１０】
光電変換部を形成することは、半導体層１００の第１面１の上に第１活性領域を露出させる第１マスクパターン１１５を形成することと、第１マスクパターン１１５をイオン注入マスクパターンに利用してｎ型不純物層１１１及びｐ型不純物層１１３を順に形成することと、を包含できる。
【０１１１】
より詳細に説明すれば、第１マスクパターン１１５を利用してｐ型エピタキシャル層１０３内にｎ型不純物をイオン注入することによって、ｎ型不純物層１１１を形成する。ここで、ｎ型不純物層１１１は順に形成された第１及び第２不純物層１１１ａ、１１１ｂでなされる。そして、第２不純物層１１１ｂは第１不純物層１１１ａより半導体層１００の第１面１に隣接できる。ここで、第１不純物層１１１ａの不純物濃度は第２不純物層１１１ｂの不純物濃度より小さいことがあり得る。また、例えば、第１不純物層１１１ａの不純物濃度は約１×１０15乃至１×１０17原子／ｃｍ3であり、第２不純物層１１１ｂの不純物濃度は約１×１０17乃至１×１０20原子／ｃｍ3であり得る。
【０１１２】
続いて、第１マスクパターン１１５を利用してｐ型エピタキシャル層内にｐ型不純物をイオン注入することによって、ｎ型不純物層１１１の上に半導体層１００の第１面１に隣接するｐ型不純物層１１３を形成する。Ｐ型不純物層１１３は順に積層された電位障壁領域１１３ａ及び表面不純物領域１１３ｂでなされる。ここで、表面不純物領域１１３ｂは電位障壁領域１１３ａより半導体層１００の第１面１に隣接し、表面不純物領域１１３ｂでの不純物濃度は電荷バリアー領域１１３ａの不純物濃度より大きくなり得る。例えば、電位障壁領域１１３ａでｐ型不純物濃度は約１×１０14乃至１×１０17原子／ｃｍ3であり、表面不純物領域１１３ｂでのｐ型不純物濃度は約１×１０17乃至１×１０20原子／ｃｍ3であり得る。
このように、光電変換部１１０を形成した後、光電変換部１１０を形成するのに利用された第１マスクパターン１１５を除去する。
【０１１３】
図１４及び図１５を参照すれば、中心に開口を有するリング形状を有し、半導体層１００へ挿入されたトランスファーゲート電極１２３を形成する。トランスファーゲート電極１２３を形成することは、半導体層１００にトレンチＴを形成することと、トレンチＴ内壁にゲート絶縁膜１２１を形成することと、及びトレンチＴ内に導電物質を満たすことと、を含む。
【０１１４】
より詳細に説明すれば、図１４に図示されたように、半導体層１００の第１面１の上にトランスファーゲート電極１２３を形成するための第２マスクパターン１１７を形成する。第２マスクパターン１１７は光電変換部１１０の中心領域で半導体層１００の第１面１の所定領域を露出させ得る。
【０１１５】
第２マスクパターン１１７をエッチングマスクに利用して半導体層１００を所定深さ異方性エッチングすることによって、半導体層１００にトレンチＴが形成され得る。トレンチＴは異方性エッチング技術を使用して形成され得る。
【０１１６】
トレンチＴの底面は図７Ａ及び図７Ｂに図示されたように、ｐ型不純物層１１３に位置でき、具体的に、電位障壁領域１１３ａを露出させ得る。これと異なり、トレンチＴの底面は図７Ｃに図示されたように、ｐ型不純物層１１３とｎ型不純物層１１１との境界部分に位置することもできる。また、図７Ｄに図示されたように、トレンチＴの底面はｎ型不純物層１１１を露出させることもできる。即ち、半導体層１００の第１面１からリセスされて形成されたトレンチＴの深さはイメージセンサ５の駆動条件及び特性にしたがって多様に変形され得る。
続いて、図１５を参照すれば、トレンチＴ内壁に約１０〜１００Åの厚さを有するゲート絶縁膜１２１を形成する。
【０１１７】
一実施形態によれば、ゲート絶縁膜１２１は熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）工程を利用して形成された熱酸化膜であり得る。熱酸化膜はトレンチＴの内壁を外部に露出させた状態でＯ2を利用する乾式酸化法又はＨ2Ｏを利用する湿式酸化法を利用して形成され得る。熱酸化工程を利用してゲート絶縁膜１２１を形成する場合、トレンチＴ内壁に選択的に酸化膜が形成され得る。
【０１１８】
他の実施形態によれば、ゲート絶縁膜１２１としてはＳｉＯ2、ＳｉＯＮ、ＳｉＮ、Ａｌ2Ｏ3、Ｓｉ3Ｎ4、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ又は高誘電率物質等が使用され得る。ここで、高誘電率物質はＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ハフニウムシリケート、ジルコニウムシリケート又はこれらの組合膜等を原子層蒸着法で形成できる。また、ゲート絶縁膜１２１は例示された膜質の中で２種以上の選択された物質を複数層に積層して構成されることもあり得る。このようなゲート絶縁膜１２１は化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又は原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等のような段差塗布性（ａ  ｐｒｏｐｅｒｔｙ  ｏｆ  ｓｔｅｐ  ｃｏｖｅｒａｇｅ）が優れた膜形成技術を使用して実施され得る。
【０１１９】
一方、トレンチＴ内壁にゲート絶縁膜１２１を形成する前に、第２マスクパターン１１７が除去され得り、このような場合ゲート絶縁膜１２１はトレンチＴの内壁のみでなく半導体層１００の第１面１の上にも形成され得る。
【０１２０】
他の実施形態によれば、ゲート絶縁膜１２１を形成する前に、トレンチＴに露出された半導体層１００の表面でｐ型不純物をイオン注入することによって図７Ｂ乃至図７Ｄに図示されたように、ローカル不純物領域１２６が局所的に形成され得る。例えば、ローカル不純物領域１２６は約１×１０17〜１×１０20ａｔｏｍ／ｃｍ3濃度を有することができる。
【０１２１】
ローカル不純物領域１２６はリング形状のトランスファーゲート電極１２３の内部に位置するｐ型不純物層１１３へ電荷が移動できるようにトランスファーゲート電極１２３の内部に位置するｐ型不純物層１１３でより電位が高くなり得る。また、ローカル不純物領域１２６はトレンチＴに露出された半導体層１００の表面で生成された電荷が光電変換部１１０のｎ型不純物層１１１へ移動して暗い電流が発生することを防止できる。一方、イオン注入する時、傾斜イオン注入方法を利用することによって、図７Ｄに図示されたように、トレンチＴの外側壁部分に選択的にローカル電位障壁領域１２６が形成されることもあり得る。
続いて、図１５を参照すれば、ゲート絶縁膜１２１が形成されたトレンチＴ内に導電物質を満たしてトランスファーゲート電極１２３を形成する。
【０１２２】
第２マスクパターン１１７の上にトレンチＴを満たすゲート導電膜を蒸着し、第２マスクパターン１１７の上面が露出される時までゲート導電膜を平坦化して形成され得る。即ち、ゲート導電膜は第２マスクパターン１１７を除去する前に形成されることもあり得る。そして、ゲート導電膜は異方性エッチング工程又は化学的機械的練磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程によって平坦化され得り、異方性エッチング工程を利用してゲート導電膜を平坦化する場合、ゲート導電膜がトレンチＴ内部に局所的に残留することもあり得る。ゲート導電膜がトレンチＴ内部に局所的に残留する場合、図７Ａに図示された実施形態のように、ゲート導電膜の上にトレンチＴを満たすキャッピング絶縁膜１２４が形成されることもあり得る。
【０１２３】
一実施形態で、ゲート導電膜は、例えば、不純物がドーピングされたポリシリコン膜又はタングステンＷ、チタンＴｉ及び窒化チタンＴｉＮのような金属物質を含む金属膜で形成され得る。
【０１２４】
図１６を参照すれば、第２活性領域（図３のＡＣＴ２）にＭＯＳトランジスタで構成された読出し素子のゲート電極１２５を形成する。即ち、ＭＯＳトランジスタで構成されたリセット部、増幅部、及び選択部のゲート電極１２５が形成され得る。
【０１２５】
半導体層１００の第１面１の上にリング形状のトランスファーゲート電極１２３の中心部分、即ち、トランスファーゲート電極１２３内部に位置するｐ型不純物層１１３中空領域を露出させる第３マスクパターン１２７を形成する。
【０１２６】
続いて、第３マスクパターン１２７をイオン注入マスクに利用して半導体層１００のｐ型不純物層１１３でｎ型不純物をイオン注入することによって、フローティング拡散領域１３１を形成する。この時、フローティング拡散領域１３１はトランスファーゲート電極１２３の中空領域に自己整列され得る。
【０１２７】
一方、第３マスクパターン１２７はＭＯＳトランジスタで構成された読出し素子のソース／ドレーン電極１３３を形成するために、半導体層１００に定義された第２活性領域（図３のＡＣＴ２）の所定領域を露出させることもあり得る。このような場合、フローティング拡散領域１３１を形成することと同時に第２活性領域（図３のＡＣＴ２）にｎ型不純物をイオン注入してソース／ドレーン電極１３３を形成できる。
フローティング拡散領域１３１を形成した次には、イオン注入に利用された第３マスクパターン１２７を除去する。
【０１２８】
図１７を参照すれば、光電変換部１１０が形成された半導体層１００の第１面１の上に配線層２００を形成する。配線層２００を形成することは、光電変換部１１０で生成された電気的信号を伝送及び読出す素子を連結する配線を形成することと、複数の層間絶縁膜２１０を形成することを含む。
【０１２９】
詳細に説明すれば、読出し素子が形成された半導体層１００の全面を覆う層間絶縁膜２１０を形成し、層間絶縁膜２１０の上に制御素子を連結する金属配線２２０を形成する。層間絶縁膜２１０及び金属配線２２０は半導体層１００の第１面１の上に反復的に積層され得る。実施形態で、金属配線２２０の配列は光電変換部１１０の配列と関係無しで配置され得る。即ち、金属配線２２０は光電変換部１１０の上部を横切ることができる。即ち、アクティブピクセルセンサアレイ（図２Ａ、図２Ｂ、図２Ｃの１０参照）の各素子の電気的なルーティングのための金属配線２２０の配列は光電変換部１１０位置の制約無しで当業者によって多様に変形され得る。
【０１３０】
層間絶縁膜２１０はギャップフィル（ｇａｐ  ｆｉｌｌ）特性が優れた物質で形成され、上部が平坦化されるように形成される。例えば、層間絶縁膜はＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）、ＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）等が使用され得る。
【０１３１】
金属配線２２０は層間絶縁膜２１０の上に金属膜を蒸着しパターニングして形成され得る。金属配線２２０は例えば、銅Ｃｕ、アルミニウムＡｌ、タングステンＷ、チタニウムＴｉ、モリブデンＭｏ、タンタルＴａ、窒化チタンＴｉＮ、窒化タンタルＴａＮ、窒化ジルコニウムＺｒＮ、窒化タングステンＴｉＮ及びこれらの組合でなされた合金等で形成され得る。そして、金属配線２２０はコンタクトプラグ２１５を通じて半導体層１００の第１面１の上に形成された制御素子と連結され得る。
図１８を参照すれば、層間絶縁膜２１０及び金属配線２２０を含む配線層２００の上に支持基板２３０を接合する。
【０１３２】
詳細に説明すれば、上部が平坦化された最上の層間絶縁膜に支持基板２３０が接合され得る。支持基板２３０は半導体層１００を薄膜化する後続工程で半導体層１００を支持し、半導体層１００に形成された素子の構造が変形されることを防止できる。一実施形態で、支持基板２３０は例えば、バルク基板（即ち、ウエハー）又はプラスチック基板が利用され得る。
【０１３３】
図１８を再び参照すれば、光電変換部１１０が形成された半導体層１００を薄膜化する。半導体層１００の第２面２へ光が入射されるイメージセンサ５で半導体層１００が厚い場合、光電変換部１１０へ入射される光が損失され得る。したがって、半導体層１００の一部を除去して半導体層１００の厚さを減少させることによって、光電変換部１１０へ入射される光の経路を減少させることができるので、光電変換部１１０での光感度を向上させ得る。さらに、外部で入射される光は波長範囲にしたがって半導体層１００への透過深さ（ｐｅｎｅｔｒａｔｉｏｎ  ｄｅｐｔｈ）が異なるので、薄膜化工程の時、半導体層１００の厚さはイメージセンサ５へ入射される光の波長範囲にしたがって決定され得る。
【０１３４】
詳細に説明すれば、半導体層１００を薄膜化することはバルク基板１０１をグラインディング（ｇｒｉｎｄｉｎｇ）又は練磨（ｐｏｌｉｓｈｉｎｇ）することと、異方性及び等方性エッチングすることと、を含む。実施形態によれば、バルク基板１０１を薄膜かするために半導体層１００の上下が反転され得る。そして、グラインダ（ｇｒｉｎｄｅｒ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）装置を利用してバルク基板１０１を機械的に除去する。このような機械的な薄膜化工程によってＰ型バルク基板１０１が除去され得る。機械的に半導体層１００一部を除去した後には、異方性又は等方性エッチング工程を遂行して残留する半導体層１００の厚さを微細に調節することができる。例えば、ブッ酸ＨＦ、硝酸ＨＮＯ3及び酢酸ＣＨ3ＣＯＯＨの混合溶液を利用して半導体基板を湿式エッチングできる。そして、Ｐ型エピタキシャル層１０３内にＰ型ディープウェル１０５が形成された場合、薄膜化工程の時、ｐ型ディープウェル１０５がエッチング停止膜として利用され得る。一実施形態で、ｐ型ディープウェル１０５は薄膜化工程の間に除去され得る。
【０１３５】
このような薄膜化工程によって、Ｐ型バルク基板１０１、高濃度Ｐ型ディープウェル１０５、及びＰ型エピタキシャル層１０３でなされた半導体層１００でＰ型バルク基板１０１及び高濃度Ｐ型ディープウェル１０５が除去され、実質的にＰ型エピタキシャル層１０３が残留することができる。即ち、薄膜化工程後に、Ｐ型エピタキシャル層１０３が露出され得る。ここで、薄膜化工程によって、残留するＰ型エピタキシャル層１０３の厚さは約１乃至１０μｍであり得る。これと異なり、ｐ型エピタキシャル層１０３と共にｐ型ディープウェル１０５の一部又は全部が図１８に図示されたように残留することもあり得る。
【０１３６】
一方、一実施形態では半導体層１００の厚さを減少させることによって、Ｐ型エピタキシャル層１０３が残留することと説明したが、包括的に半導体物質でなされた基板を包含できることである。
【０１３７】
このように、薄膜化工程によって残留するＰ型エピタキシャル層１０３は配線層２００に隣接する第１面と、第１面に対向し薄膜化工程によって、露出された第２面とを有することができる。残留するＰ型エピタキシャル層１０３の第１及び第２面は各々半導体層１００の第１及び第２面１、２に対応することができる。
【０１３８】
一方、グラインディング及びエッチング工程を通じて半導体層１００を薄膜化する時、機械的及び化学的アタック（ａｔｔａｃｋ）によって半導体層１００の表面に欠陥（ｄｅｆｅｃｔ）が発生できる。即ち、グラインディング及びエッチング工程によって露出されたＰ型エピタキシャル層１０３の第２面２には微細な欠陥が存在することができる。例えば、Ｐ型エピタキシャル層１０３の第２面２にはダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄｓ）又はブロケンボンド（ｂｒｏｋｅｎ  ｂｏｎｄｓ）のような表面欠陥が発生できる。そして、光電変換部１１０に光が入射される時、Ｐ型エピタキシャル層１０３の表面欠陥は電子又は正孔キャリヤーを発生させ、電子及び正孔の再結合場所を提供して漏洩電流を増加させることになる。即ち、光が全く無い状態で電子が移動する暗電流（ｄａｒｋ  ｃｕｒｒｅｎｔ）が発生する。したがって、ＣＭＯＳイメージセンサ５の低照度（ｌｏｗ  ｉｌｌｕｍｉｎａｔｉｏｎ）特性を弱化させ得る。これにしたがって、半導体層１００を腹膜化した後、半導体層１００（即ち、Ｐ型エピタキシャル層）の第２面２で表面欠陥を除去する工程が遂行され得る。半導体層１００の表面欠陥を除去することは化学的方法が利用され得る。化学的方法が利用される場合、半導体層１００の第２面２で表面欠陥を除去することと同時に半導体層１００の第２面２に自然酸化膜が形成され得る。これと異なり、表面欠陥は第２面２の上に図示しないバッファ絶縁膜を形成することによって除去され得る。一実施形態によれば、バッファ絶縁膜は熱酸化工程を遂行して形成された熱酸化膜であり、熱酸化工程はＯ2を利用する乾式酸化法又はＨ2Ｏを利用する湿式酸化法が利用され得る。また、バッファ絶縁膜はＣＶＤ工程を遂行して形成されたＣＶＤ酸化膜であり得る。他の実施形態によれば、バッファ絶縁膜はケミカル溶液を利用して形成されたケミカル酸化膜であり得る。ケミカル酸化膜はＰ型エピタキシャル層１０３の第１面１の上に形成された配線層２００に影響を及ばないながらＰ型エピタキシャル層１０３の表面欠陥が除去できるように低温でシリコンを消耗させるケミカル溶液を利用して形成され得る。例えば、ケミカル溶液としてＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏの混合溶液（ＳＣ−１溶液）や、ＨＣｌ、Ｈ2Ｏ2及びＨ2Ｏの混合溶液（ＳＣ−２溶液）又は超純水（ＤＩ  ｗａｔｅｒ）にＯ3が溶解された溶液（オゾン水）等が利用され得る。
【０１３９】
また、半導体層１００を薄膜化してｐ型エピタキシャル層１０３のみが残留する場合、Ｐ型エピタキシャル層１０３の第２面２部分に図示しないｐ型高濃度不純物層が形成され得る。一実施形態によれば、ｐ型高濃度不純物層はｐ型エピタキシャル層１０３の第２面２と直接接触するＰ型不純物を含む物質膜を形成し、ｐ型不純物をエピタキシャル層１０３へ拡散させて形成され得る。より詳細に説明すれば、ｐ型エピタキシャル層１０３の第２面２にＰ型不純物が含まれた絶縁膜を形成する。例えば、Ｐ型不純物としてはボロンＢイオンが利用され、Ｐ型不純物を含む絶縁膜としてはＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜が形成され得る。Ｐ型不純物を含む絶縁膜を形成した後には、熱処理工程又はレーザーアニーリング工程を遂行してｐ型不純物をｐ型エピタキシャル層１０３へ拡散させる。これにしたがって、Ｐ型エピタキシャル層１０３の第２面２にｐ型高濃度不純物層が形成され得る。このように形成されるｐ型高濃度不純物層はＰ型エピタキシャル層１０３の表面欠陥によって発生される暗電流を減らすことができる。
【０１４０】
図１９を参照すれば、薄膜化された半導体層１００の第２面２の上に光透過層３００を形成する。詳細に、光透過層３００を形成することは、下部平坦膜３１１、カラーフィルター３２０、上部平坦膜３１３及びマイクロレンズ３３０を順に形成することを含む。
【０１４１】
下部平坦膜３１１は光感度を向上させるためにシリコン酸化物より屈折率が大きい物質で形成され得る。例えば、下部平坦膜３１１は約１．４乃至約４．０の屈折率を有する物質で形成され得る。一実施形態で、下部平坦膜３１１はＡｌ2Ｏ3、ＣｅＦ3、ＨｆＯ2、ＩＴＯ、ＭｇＯ、Ｔａ2Ｏ5、ＴｉＯ2、ＺｒＯ2、Ｓｉ、Ｇｅ、ＺｎＳｅ、ＺｎＳ又はＰｂＦ2等が使用され得る。他の実施形態によれば、下部平坦膜３１１は高屈折率の有機物で形成され得り、例えば、シロキサン樹脂（Ｓｉｌｏｘａｎｅ  Ｒｅｓｉｎ）、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）系列、アクリル系列、パリレンＣ、ＰＭＭＡ（Ｐｏｌｙ（ｍｅｔｈｙｌ  ｍｅｔｈａｃｒｙｌａｔｅ））、ＰＥＴ（Ｐｏｌｙｅｔｈｙｌｅｎｅ  ｔｅｒｅｐｈｔｈａｌａｔｅ）等が使用され得る。
【０１４２】
続いて、下部平坦膜３１１の上に各光電変換部１１０に対応するカラーフィルター３２０を形成する。カラーフィルター３２０は染色法、顔料分散法、印刷法等を利用して形成され得る。そして、カラーフィルター３２０は各ピクセルに対応する色で染色されたフォトレジストが主に使用され得る。例えば、カラーフィルター３２０はレッド（Ｒｅｄ）、グリーン（Ｇｒｅｅｎ）、及びブルー（ｂｌｕｅ）の３つのカラーの中で１つに形成できる。これと異なり、カラーフィルターはシアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）又は黄色（ｙｅｌｌｏｗ）等のような他のカラーを有することもあり得る。また、カラーフィルター３２０は光電変換部１１０の配列のように２次元的に配列され得り、バイエル（Ｂａｙｅｒ）形に配置され得る。
【０１４３】
次に、各々のカラーフィルター３２０の上にマイクロレンズ３３０を形成する。マイクロレンズ３３０は光透過性フォトレジストを利用して形成され得る。詳細に、マイクロレンズ３３０は各々の光電変換部１１０の上部にフォトレジストパターンを形成した後、リフロ（ｒｅｆｌｏｗ）させて形成できる。これにしたがって、一定な曲率を有し、上に膨らんでいる形態のマイクロレンズ３３０が形成され得る。
【０１４４】
以後、後続工程でマイクロレンズ３３０の表面の残留物質を除去する工程が遂行され得る。そして、マイクロレンズ３３０の形態を維持させるためにベーク工程が遂行されることもできる。
【０１４５】
一方、マイクロレンズ３３０を形成する前に、カラーフィルター３２０の上に光透過性が優れたポリイミド系列又はポリアクリル系列等の物質を使用して上部平坦膜３１３が形成され得る。
図２０は本発明の実施形態によるイメージセンサ５が集積されたイメージセンサ５チップを示す断面図である。
図２０を参照すれば、イメージセンサ５チップは回路配線が形成された配線基板と配線基板の上に付着されたイメージセンサ５とを含む。
【０１４６】
詳細に、イメージセンサ５は実施形態を参照して説明したように、半導体層１００、配線層２００、及び光透過層３００を含む。実施形態によれば、イメージセンサ５は配線層２００と光透過層３００との間に光電変換部を含む半導体層１００が位置し、イメージセンサ５の配線層２００と配線基板４００との間に支持基板２３０が付着され得る。
【０１４７】
配線基板４００は印刷回路基板ＰＣＢであり得り、配線基板４００の下部面には複数のソルダボール４１０が付着され得る。そして、配線基板４００の上部面にはソルダボール４１０と電気的に接続された接続パッドとが形成され得る。
【０１４８】
配線基板４００の接続パッドは貫通ビアを通じてイメージセンサ５の配線層２００と電気的に連結され得る。これにしたがって、入射光によってイメージセンサ５で出力される電気的信号が配線基板のソルダボール４１０を通じて他の外部装置へ伝達され得る。
【０１４９】
一方、図面には図示せずが、イメージセンサ５パッケージにはイメージセンサ５チップの上部にイメージセンサ５チップを保護しながら光が入射され得る透明板が具備され得る。
図２１は本発明の実施形態によるイメージセンサ５を含むプロセッサー基盤システムを示す概略的なブロック図である。
図２１を参照すれば、プロセッサー基盤システム１０００はイメージセンサ５１１００の出力イメージを処理するシステムである。
【０１５０】
システム１０００はコンピューターシステム、カメラシステム、スキャナー、機械化された時計システム、ナビゲーションシステム、ビデオフォン、監督システム、自動フォーカスシステム、追跡システム、動作監視システム、イメージ安定化システム等を例示したが、これに制限されることはない。
【０１５１】
コンピューターシステム等のようなプロセッサー基盤システム１０００はバス１００１を通じて入出力（Ｉ／Ｏ）素子１３００と通信できるマイクロプロセッサー等のような中央情報処理装置１２００を含む。イメージセンサ５１１００はバス１００１又は他の通信リンクを通じてシステムと通信できる。また、プロセッサー基盤システム１０００はバス１００１を通じてＣＰＵ１２００と通信できるＲＡＭ１４００及び／又はポート１５００をさらに包含できる。
【０１５２】
ポート１５００はビデオカード、サウンドカード、メモリカード、ＵＳＢ素子等をカップリングしたり、その他のシステムとデータを通信できたりするポートであり得る。イメージセンサ５１１００はＣＰＵ、デジタル信号処理装置ＤＳＰ又はマイクロプロセッサー等と共に集積され得る。また、メモリが共に集積されることもあり得る。勿論、場合によっては、プロセッサーと別個のチップに集積されることもあり得る。
図２２は本発明の実施形態によるイメージセンサ５を含む電子装置を示す斜視図である。
【０１５３】
図２２を参照すれば、本発明の実施形態によるイメージセンサ５はモバイルフォン２０００に具備され得る。また、イメージセンサ５はカメラ（ｃａｍｅｒａ）、カムコーダー（ｃａｍｃｏｒｄｅｒ）、個人携帯用情報端末機（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ：ＰＤＡ）、無線フォン（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、ラップトップコンピューター（ｌａｐｔｏｐ  ｃｏｍｐｕｔｅｒ）、光マウス（ｏｐｔｉｃａｌ  ｍｏｕｓｅ）、ファクシミリ（ｆａｃｓｉｍｉｌｅ）及び複写機（ｃｏｐｙｉｎｇ  ｍａｃｈｉｎｅ）等のような電子装置に具備され得る。また、本発明の実施形態によるイメージセンサ５は望遠鏡、モバイルフォンハンドセット、スキャナー、内視鏡、指紋認識装置、玩具、ゲーム機、家庭用ロボット、及び自動車等のような装置にも具備され得る。
【０１５４】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなくとも他の具体的な形態で実施できることを理解できる。したがって、以上で記述した実施形態には全ての面で例示的なことであり、限定的ではないにこととして理解しなければならない．
【符号の説明】
【０１５５】
５        ・・・イメージセンサ、
１０      ・・・アクティブピクセルセンサアレイ、
２０      ・・・行デコーダ、
３０      ・・・行ドライバ、
４０      ・・・列デコーダ、
５０      ・・・タイミング発生器、
６０      ・・・相関二重サンプラー、
７０      ・・・アナログデジタルコンバーター、
８０      ・・・入出力バッファ、
１００    ・・・半導体層、
１０３    ・・・ｐ型エピタキシャル層、
１０５    ・・・高濃度不純物層、
１０７    ・・・素子分離膜、
１０９    ・・・ｐ型分離ウェル、
１１０    ・・・光電変換部、
１１１    ・・・ｎ型不純物層、
１１３    ・・・ｐ型不純物層、
１２１    ・・・ゲート絶縁膜、
１２３    ・・・トランスファーゲート電極、
１２４    ・・・キャッピング絶縁膜、
１２６    ・・・ローカル不純物領域、
１２５    ・・・読出しゲート電極、
１３１    ・・・フローティング拡散領域、
１３３    ・・・ソース／ドレーン電極、
２００    ・・・配線層、
２１０    ・・・層間絶縁膜、
２１５    ・・・コンタクトプラグ、
２２０    ・・・金属配線、
２３０    ・・・支持基板、
３００    ・・・光透過層、
３１１    ・・・下部平坦膜、
３１３    ・・・上部平坦膜、
３２０    ・・・カラーフィルター、
３３０    ・・・マイクロレンズ。
【図１】
0005871616.tif 000002
【図２Ａ】
0005871616.tif 000003
【図２Ｂ】
0005871616.tif 000004
【図２Ｃ】
0005871616.tif 000005
【図３】
0005871616.tif 000006
【図４】
0005871616.tif 000007
【図５】
0005871616.tif 000008
【図６Ａ】
0005871616.tif 000009
【図６Ｂ】
0005871616.tif 000010
【図６Ｃ】
0005871616.tif 000011
【図６Ｄ】
0005871616.tif 000012
【図６Ｅ】
0005871616.tif 000013
【図７Ａ】
0005871616.tif 000014
【図７Ｂ】
0005871616.tif 000015
【図７Ｃ】
0005871616.tif 000016
【図７Ｄ】
0005871616.tif 000017
【図８】
0005871616.tif 000018
【図９】
0005871616.tif 000019
【図１０】
0005871616.tif 000020
【図１１】
0005871616.tif 000021
【図１２】
0005871616.tif 000022
【図１３】
0005871616.tif 000023
【図１４】
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【図１５】
0005871616.tif 000025
【図１６】
0005871616.tif 000026
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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