(57)【特許請求の範囲】
【請求項１】
光を受光して電荷を発生する複数の光電変換部が形成される半導体基板と、
前記半導体基板の受光面側に開口するように、前記光電変換部どうしの間に形成される溝部と、
前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に積層され、略Ｖ字形状に凹むような凹部を有する絶縁膜と、
前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部と
を備え、
前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される
固体撮像装置。
【請求項２】
前記絶縁膜を成膜する際に、前記溝部が形成された箇所に応じて前記絶縁膜の表面に前記凹部が形成される
請求項１に記載の固体撮像装置。
【請求項３】
前記絶縁膜は、複数の層が積層された積層構造により構成される
請求項１または２に記載の固体撮像装置。
【請求項４】
前記溝部が形成された前記半導体基板の受光面に対して、負の固定電荷を有する固定電荷膜が成膜された後に、前記絶縁膜が成膜される
請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記半導体基板に配線層が積層される表面に対して反対側となる裏面に対して前記光が照射される
請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項６】
光を受光して電荷を発生する複数の光電変換部が形成される半導体基板の受光面側に開口するように、前記光電変換部どうしの間に溝部が形成され、
前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に略Ｖ字形状に凹むような凹部を有する絶縁膜が積層され、
前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部が形成される
ステップを含み、
前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される
固体撮像装置の製造方法。
【請求項７】
光を受光して電荷を発生する複数の光電変換部が形成される半導体基板と、
前記半導体基板の受光面側に開口するように、前記光電変換部どうしの間に形成される溝部と、
前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に積層され、略Ｖ字形状に凹むような凹部を有する絶縁膜と、
前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部と
を有し、
前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される
固体撮像装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置および製造方法、並びに電子機器に関し、特に、混色の発生をより確実に抑制することができるようにした固体撮像装置および製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）型固体撮像素子は、受光部となるフォトダイオードと複数のトランジスタを有して単位画素が形成され、複数の画素が二次元的に配列されて構成される。CMOS型固体撮像素子では、それらのトランジスタの各端子は多層配線で接続されており、フォトダイオードで発生した信号電荷は、それぞれの配線を介して所望の電圧パルスがトランジスタの端子に印加されることにより、信号電流として読み出される。【０００３】
なお、CCD（Charge Coupled Device）型固体撮像素子では、フォトダイオードで発生した信号電荷は、CCDで構成された電荷転送部（垂直CCDおよび水平CCD）を通過して、電荷検出部に供給される。【０００４】
また、近年、フォトダイオードやトランジスタなどが形成される素子基板に配線層が積層される表面に対して反対側となる裏面側に光が照射される裏面照射型の撮像素子が実用化されている。裏面照射型の撮像素子では、素子基板の裏面側において、光電変換による電荷が最も多く発生する。そのため、素子基板の裏面近傍で光電変換された電子が、隣接する画素へ漏れ込むことによる混色が発生すると信号特性が劣化することになり、そのような混色の発生を抑制することが重要となる。【０００５】
ところで、フォトダイオードどうしの素子分離を行う不純物の形成を、素子基板の表面側からのイオン注入やアニールなどにより行う場合、特許文献１に開示されているような高エネルギー注入による方法が採用される。【０００６】
しかしながら、イオン注入を行う素子基板の表面から遠い裏面側の深い位置になるほど、イオンが拡散して横方向に広がることになる。これにより、微細な画素では、素子基板の裏面近傍の横方向の電界が弱くなるため、光電変換した電子が隣接する画素へ漏れ込むことによる混色を抑制することが困難であった。【０００７】
そこで、本願出願人は、特許文献２に開示されているように、素子基板の裏面にトレンチを形成することにより物理的に画素を分離し、トレンチ部にメタルを埋め込むことによって隣接する画素への電荷の漏れ込みを抑制する方法を提案している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３１８１２２号公報
【特許文献２】特開２０１１−３８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、特許文献２に開示されている構造において、斜め方向からの光の入射を抑制したり、シェーディングの発生を抑制したりする手法として、トレンチを深く形成することが有効である。しかしながら、深く形成したトレンチに遮光膜メタルを埋め込んだ場合には、メタル成膜により界面特性が悪化することによって、暗電流によるノイズや白点などが発生してしまい、画質が劣化する恐れがある。そのため、このような画質の劣化を回避しつつ、混色の発生を抑制することが求められている。【００１０】
本開示は、このような状況に鑑みてなされたものであり、混色の発生をより確実に抑制することができるようにするものである。
【課題を解決するための手段】
【００１１】
本開示の一側面の固体撮像装置は、光を受光して電荷を発生する複数の光電変換部が形成される半導体基板と、前記半導体基板の受光面側に開口するように、前記光電変換部どうしの間に形成される溝部と、前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に積層され、略Ｖ字形状に凹むような凹部を有する絶縁膜と、前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部とを備え、前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される。
【００１２】
本開示の一側面の製造方法は、光を受光して電荷を発生する複数の光電変換部が形成される半導体基板の受光面側に開口するように、前記光電変換部どうしの間に溝部が形成され、前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に略Ｖ字形状に凹むような凹部を有する絶縁膜が積層され、前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部が形成されるステップを含み、前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される。
【００１３】
本開示の一側面の電子機器は、光を受光して電荷を発生する複数の光電変換部が形成される半導体基板と、前記半導体基板の受光面側に開口するように、前記光電変換部どうしの間に形成される溝部と、前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に積層され、略Ｖ字形状に凹むような凹部を有する絶縁膜と、前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部とを有し、前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される固体撮像装置を備える。
【００１４】
本開示の一側面においては、光を受光して電荷を発生する複数の光電変換部が形成される半導体基板の受光面側に開口するように、光電変換部どうしの間に溝部が形成され、その溝部に絶縁膜が埋め込まれるとともに、半導体基板の裏面側に、略Ｖ字形状に凹むような凹部を有する絶縁膜が積層される。そして、絶縁膜に対して積層され、溝部に対応する箇所で凹部の表面形状に沿って形成される略Ｖ字形状の凸部を有する遮光部が形成され、この遮光部は、半導体基板側の先端が溝部に入り込むことを回避する長さに形成される。
【発明の効果】
【００１５】
本開示の一側面によれば、混色の発生をより確実に抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】撮像素子の断面的な構成例を示す図である。
【図３】撮像素子を製造する第１の工程を説明する図である。
【図４】撮像素子を製造する第２の工程を説明する図である。
【図５】撮像素子を製造する第３の工程を説明する図である。
【図６】撮像素子を製造する第４の工程を説明する図である。
【図７】撮像素子を製造する第５の工程を説明する図である。
【図８】撮像素子を製造する第６の工程を説明する図である。
【図９】撮像素子を製造する第７の工程を説明する図である。
【図１０】撮像素子を製造する第８の工程を説明する図である。
【図１１】撮像素子を製造する第９の工程を説明する図である。
【図１２】撮像素子の第１の変形例を示す図である。
【図１３】撮像素子の第２の変形例を示す図である。
【図１４】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１９】
図１に示すように、撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７を備えて構成される。
【００２０】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００２１】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
【００２２】
カラム処理部１４は、それぞれの画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２３】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２４】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２５】
駆動制御部１７は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２６】
また、図１の右上側に示すように、画素２１は、ＰＤ２４、転送トランジスタ２５、ＦＤ２６、増幅トランジスタ２７、選択トランジスタ２８、およびリセットトランジスタ２９を備えて構成される。
【００２７】
ＰＤ２４は、光電変換部であり、画素２１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
【００２８】
転送トランジスタ２５は、水平信号線２２を介して垂直駆動部１３から供給される転送信号に従って駆動し、転送トランジスタ２５がオンになると、ＰＤ２４に蓄積されている電荷がＦＤ２６に転送される。
【００２９】
ＦＤ２６は、転送トランジスタ２５と増幅トランジスタ２７のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、転送トランジスタ２５を介してＰＤ２４から転送される電荷を蓄積する。
【００３０】
増幅トランジスタ２７は、電源電位ＶＤＤに接続されており、ＦＤ２６に蓄積されている電荷に応じたレベルの画素信号を、選択トランジスタ２８を介して垂直信号線２３に出力する。
【００３１】
選択トランジスタ２８は、水平信号線２２を介して垂直駆動部１３から供給される選択信号に従って駆動し、選択トランジスタ２８がオンになると、増幅トランジスタ２７から出力される画素信号が垂直信号線２３に出力可能な状態となる。
【００３２】
リセットトランジスタ２９は、水平信号線２２を介して垂直駆動部１３から供給されるリセット信号に従って駆動し、リセットトランジスタ２９がオンになると、ＦＤ２６に蓄積されている電荷が電源電位ＶＤＤに排出され、ＦＤ２６がリセットされる。
【００３３】
なお、図１に示されている撮像素子１１では、画素信号を出力する画素２１の選択が選択トランジスタ２８により行われる回路構成が採用されているが、選択トランジスタ２８を省略した回路構成（所謂、３トランジスタ構成）を採用することができる。また、撮像素子１１は、所定数のＰＤ２４および転送トランジスタ２５が、ＦＤ２６、増幅トランジスタ２７、選択トランジスタ２８、およびリセットトランジスタ２９を共有する画素共有構造を採用することができる。
【００３４】
図２は、撮像素子１１の断面的な構成例を示す図である。また、図２には、撮像素子１１が有する３つの画素２１−１乃至２１−３の近傍の断面図が示されている。
【００３５】
撮像素子１１は、図２の上側から照射される光により撮像を行い、上側から順に、オンチップレンズ３１、カラーフィルタ３２、受光層３３、多層配線層３４、および支持基板３５が積層されて構成される。つまり、撮像素子１１は、受光層３３に対して多層配線層３４が形成される面を表面とすると、その反対側となる裏面側から光が照射される、いわゆる、裏面照射型のCMOS固体撮像素子である。
【００３６】
オンチップレンズ３１は、小型のレンズが画素２１−１乃至２１−３ごとに配置されて構成され、撮像素子１１に照射される光を画素２１−１乃至２１−３のＰＤ２４−１乃至２４−３ごとに集光する。
【００３７】
カラーフィルタ３２は、所定の色の光を透過するフィルタが画素２１−１乃至２１−３ごとに配置されて構成され、撮像素子１１に照射される光のうち、それぞれ対応する色の光を画素２１−１乃至２１−３のＰＤ２４−１乃至２４−３に照射させる。
【００３８】
受光層３３では、例えば、シリコンウェハからなる半導体基板４１に対して、画素２１−１乃至２１−３ごとに、ＰＤ２４−１乃至２４−３、転送トランジスタ２５−１乃至２５−３、およびＦＤ２６−１乃至２６−３が形成される。そして、受光層３３では、画素２１−１乃至２１−３を分離するようにトレンチ４２−１乃至４２−３が形成され、固定電荷膜４３、絶縁膜４４、および平坦化膜４５が積層される。さらに、受光層３３では、絶縁膜４４および平坦化膜４５の間に、遮光部４６−１乃至４６−３が形成される。
【００３９】
ＰＤ２４−１乃至２４−３は、半導体基板４１の内部にＰ型領域とＮ型領域とが接合されるように形成されて構成され、オンチップレンズ３１により集光されてカラーフィルタ３２を通過した光を受光し、その光量に応じた電荷を発生する。
【００４０】
転送トランジスタ２５−１乃至２５−３は、半導体基板４１の表面（図２の下側を向く面）に絶縁膜４７−１乃至４７−３を介して積層されるゲート電極４８−１乃至４８−３を有してそれぞれ構成される。転送トランジスタ２５−１乃至２５−３は、ＰＤ２４−１乃至２４−３およびＦＤ２６−１乃至２６−３それぞれの間に配設される。そして、ゲート電極４８−１乃至４８−３に供給される転送信号がhighレベルになると、ＰＤ２４−１乃至２４−３に蓄積されている電荷が、それぞれ対応する転送トランジスタ２５−１乃至２５−３を介して、ＦＤ２６−１乃至２６−３に転送される。
【００４１】
ＦＤ２６−１乃至２６−３は、半導体基板４１の表面に接するように形成される高濃度のＮ型領域であり、それぞれ対応するＰＤ２４−１乃至２４−３から転送される電荷を蓄積する。
【００４２】
トレンチ４２−１乃至４２−３は、半導体基板４１の受光面である裏面（図２の上側を向く面）に開口するように、ＰＤ２４−１乃至２４−３どうしの間に形成される溝部である。
【００４３】
固定電荷膜４３は、半導体基板４１の裏面における界面近傍のシリコン層を空乏化させないために設けられる負の固定電荷を有する膜であり、半導体基板４１の裏面の形状に沿って成膜される。
【００４４】
絶縁膜４４は、絶縁性を有しており、トレンチ４２−１乃至４２−３の内部を充填するとともに、半導体基板４１の裏面に積層される。
【００４５】
平坦化膜４５は、受光層３３にカラーフィルタ３２を積層するために、遮光部４６−１乃至４６−３が形成された面を平坦化するための膜である。
【００４６】
遮光部４６−１乃至４６−３は、画素２１−１乃至２１−３に対して斜め方向から入射する光を遮光し、隣接する画素２１−１乃至２１−３どうしで斜め方向から入射する光による混色を防止する。例えば、遮光部４６−１は、画素２１−２から隣接する画素２１−１に向かう斜め方向の光を遮光し、その光が、画素２１−２のカラーフィルタ３２を透過して画素２１−１のＰＤ２４−１に入射することを防止する。
【００４７】
また、遮光部４６−１乃至４６−３は、その遮光性を向上させるために、半導体基板４１側に向かって凸形状となるように形成される。また、遮光部４６−１乃至４６−３の長さは、その先端がトレンチ４２−１乃至４２−３に入り込むことを回避するように形成される。即ち、遮光部４６−１乃至４６−３の半導体基板４１側に向かう先端部分が、半導体基板４１に形成されたトレンチ４２−１乃至４２−３に入り込まないように形成される。
【００４８】
多層配線層３４は、例えば、図１の水平信号線２２および垂直信号線２３を構成する配線が層間絶縁膜５１の間に多層で積層されて構成され、図２の構成例では、３層の配線５２−１乃至５２−３が積層されている。また、多層配線層３４には、配線５２−１乃至５２−３どうしを接続する貫通電極５３−１および５３−２、並びに、ＦＤ２６−１乃至２６−３および配線４２−１を接続する貫通電極５４−１乃至５４−３が形成される。
【００４９】
支持基板３５は、薄膜に形成される受光層３３の強度を確保し、受光層３３を支持するための基盤である。
【００５０】
このように撮像素子１１は構成されており、斜め方向から入射する光を遮光部４６が遮光することにより、隣接する画素２１に光が漏れ込むことを防止することができ、混色の発生を抑制することができる。例えば、遮光部が平面的に形成されるような構成では、上層の絶縁膜部において、遮光特性を十分に得ることができず、混色の抑制が不十分になることが想定される。これに対し、撮像素子１１では、遮光部４６が半導体基板４１側に向かって凸形状に形成されていることによって、遮光部が平面的に形成されるような構成よりも、斜め方向からの光に対する遮光性を向上させることができる。これにより、撮像素子１１では、より確実に混色の発生を抑制することができる。
【００５１】
また、例えば、トレンチ４２の内部にまで遮光部４６が延在するような構成では、界面特性が悪化することによって暗電流および白点が悪化することが懸念される。これに対し、撮像素子１１では、トレンチ４２−１乃至４２−３に入り込まないように遮光部４６−１乃至４６−３が形成されるため、暗電流および白点に対する改善を行うことができ、画質の劣化を回避することができる。
【００５２】
また、撮像素子１１では、トレンチ４２に絶縁膜４４を充填することにより、画素２１どうしの素子分離を行っているため、例えば、イオン注入およびアニールにより素子分離を行うような構成よりも、より確実に素子分離を行うことができる。これにより、撮像素子１１が微細化されることに応じて画素分離領域を幅細に形成しても、混色を確実に防止することができる。また、撮像素子１１では、ＰＤ２４の容量を増大すること、特に受光面近傍の青色領域においてＰＤ２４の容量を増大することができるため、飽和信号量を増大させることができ、ダイナミックレンジを改善することができる。
【００５３】
次に、図３乃至１１を参照して、撮像素子１１の製造方法について説明する。
【００５４】
第１の工程において、図３に示すように、半導体基板４１の表面側（図３の上側）から行われるイオン注入によって、ＰＤ２４−１乃至２４−３およびＦＤ２６−１乃至２６−３が形成される。その後、半導体基板４１の表面に対して、絶縁膜４７−１乃至４７−３およびゲート電極４８−１乃至４８−３が積層されて転送トランジスタ２５−１乃至２５−３が形成される。なお、図示しないが、その他のトランジスタ、即ち、図１の増幅トランジスタ２７、選択トランジスタ２８、およびリセットトランジスタ２９も、転送トランジスタ２５と同様に形成される。
【００５５】
そして、層間絶縁膜５１が積層された後、層間絶縁膜５１に対してコンタクトホールが形成されて、ＦＤ２６−１乃至２６−３それぞれに接続するように貫通電極５４−１乃至５４−３がコンタクトホールに形成される。なお、同様に、ゲート電極４８−１乃至４８−３に接続するように、転送信号を供給する貫通電極（図示せず）が形成される。
【００５６】
第２の工程において、図４に示すように、層間絶縁膜５１によりそれぞれが絶縁されるように、配線５２−１乃至５２−３、並びに、貫通電極５３−１および５３−２が形成されることにより、多層配線層３４が形成される。
【００５７】
つまり、第１の工程で積層された層間絶縁膜５１に対して配線５２−１が形成された後、層間絶縁膜５１が積み増され、貫通電極５３−１が形成されて、その層間絶縁膜５１に対して配線５２−２が形成される。さらに、層間絶縁膜５１が積み増され、貫通電極５３−２が形成されて、その層間絶縁膜５１に対して配線５２−３が形成された後、層間絶縁膜５１がさらに積み増されて、多層配線層３４が形成される。
【００５８】
第３の工程において、図５に示すように、多層配線層３４の上方から多層配線層３４に対して支持基板３５が貼り合される。
【００５９】
第４の工程において、図６に示すように、半導体基板４１の裏面側が上方を向くように反転され、半導体基板４１が所望の膜厚となるまで、例えば、図示しない縦型のトランジスタの底面が露出するまで、半導体基板４１の裏面が精度良く削り取られる。この加工には、例えば、化学機械研磨（CMP：Chemical Mechanical Polishing）法や、ドライエッチング、ウェットエッチングなどを用いることができ、さらに、これらの手法を組み合わせて用いることができる。
【００６０】
第５の工程において、図７に示すように、ＰＤ２４−１乃至２４−３それぞれの間における素子分離領域に、所定の深さで、例えば、半導体基板４１の裏面から２μｍ程度の深さで、トレンチ４２−１乃至４２−３が形成される。トレンチ４２−１乃至４２−３の形成には、例えば、ドライエッチングを用いることができる。
【００６１】
第６の工程において、図８に示すように、半導体基板４１の裏面の形状に沿って固定電荷膜４３が成膜される。即ち、固定電荷膜４３は、半導体基板４１の裏面だけでなく、半導体基板４１に形成されているトレンチ４２−１乃至４２−３の側面および底面にも成膜される。また、固定電荷膜４３には、例えば、ALD（Atomic Layer Deposition）法により成膜されるHｆO2（酸化ハフニウム）膜を用いることができる。
【００６２】
第７および第８の工程において、図９および図１０に示すように、トレンチ４２−１乃至４２−３に埋め込まれるように、絶縁膜４４が成膜される。また、絶縁膜４４の成膜には、トレンチ４２−１乃至４２−３が形成されている箇所に応じて、絶縁膜４４の裏面がＶ字形状に凹むような凹部４９−１乃至４９−３が形成される成膜方法が採用される。例えば、ALD法によりSiO2を成膜した後に、HDP（High Density Plasma）により酸化膜を成膜する２層構造（積層構造）により絶縁膜４４を成膜することで、凹部４９−１乃至４９−３が形成される。
【００６３】
即ち、第７の工程において、図９に示すように、ALD法により絶縁膜４４−１が成膜され、第８の工程において、図１０に示すように、HDPにより絶縁膜４４−２が成膜される。HDPによる成膜では、成膜とスパッタリングが同時に進行するため、図１０に示すように、トレンチ４２−１乃至４２−３の肩の部分において直線的に切れ込むような略Ｖ字形状の凹部４９−１乃至４９−３が形成される。
【００６４】
第９の工程において、図１１に示すように、トレンチ４２−１乃至４２−３が形成されている箇所に応じて、絶縁膜４４に対して遮光部４６−１乃至４６−３が形成される。即ち、図１０に示したように、トレンチ４２−１乃至４２−３が形成されている箇所に応じて絶縁膜４４に凹部４９−１乃至４９−３が形成されており、凹部４９−１乃至４９−３の表面形状に沿って、遮光部４６−１乃至４６−３が形成される。従って、遮光部４６−１乃至４６−３は、断面形状が略Ｖ字形状となるように半導体基板４１に向かって凸形状となるように形成される。
【００６５】
例えば、遮光部４６−１乃至４６−３は、スパッタ法またはCVD法により遮光部４６−１乃至４６−３を構成するメタルが成膜された後、遮光構造として必要となる箇所以外を除去する加工が行われることにより形成される。また、遮光部４６−１乃至４６−３としては、例えば、チタン（Ti）とタングステン（W）との積層膜、または、窒化チタン（TiN）とタングステン（W）との積層膜を使用することができる。また、絶縁膜４４が、トレンチ４２の内部に充填されるように形成されることにより、遮光部４６は、その先端がトレンチ４２に入り込むことが回避される。
【００６６】
その後、図２に示すように平坦化膜４５が積層されることにより受光層３３が形成され、受光層３３に対してカラーフィルタ３２およびオンチップレンズ３１が積層されることで、撮像素子１１が製造される。
【００６７】
以上のように、撮像素子１１では、ＰＤ２４どうしの間に素子分離を行うためのトレンチ４２を形成することによって、ＰＤ２４どうしの間に凹部４９が形成されるように絶縁膜４４を成膜することができる。従って、絶縁膜４４の凹部４９を利用して、容易に、半導体基板４１側に向かって凸形状となる遮光部４６を形成することができる。これにより、混色の発生を確実に抑制することができる撮像素子１１を製造することができる。
【００６８】
なお、遮光部４６−１乃至４６−３の断面形状は、図２に示すような、略Ｖ字形状に形成されるもの以外であってもよい。例えば、成膜方法によって絶縁膜４４の凹部４９−１乃至４９−３の形状を異ならせることができ、凹部４９−１乃至４９−３の形状に従って、遮光部４６−１乃至４６−３の断面形状を略Ｖ字形状以外のものとすることができる。
【００６９】
図１２を参照して、撮像素子１１の第１の変形例について説明する。なお、図１２に示されている撮像素子１１’では、オンチップレンズ３１、カラーフィルタ３２、多層配線層３４、および支持基板３５の図示は省略されている。
【００７０】
例えば、図９に示したように、第７の工程で、ALD法により絶縁膜４４−１が成膜された後、図１２の上側に示すように、第８の工程で、P-TEOS（Plasma Tetra Ethyl Oxysilane）により絶縁膜４４−２’が成膜されることにより絶縁膜４４’が成膜される。P-TEOSによる成膜では、中央に向かって傾斜が急勾配になるような曲線状に表面が凹んだ形状で凹部４９−１乃至４９−３が形成される。
【００７１】
従って、その後、第９の工程で、凹部４９−１乃至４９−３の表面形状に沿って遮光部４６ａ−１乃至４６ａ−３が形成される際、図１２の下側に示すように、その断面形状は、上下面が曲線状に半導体基板４１に向かって凸形状となるように形成される。
【００７２】
このように、絶縁膜４４の成膜方法によって、所望の形状の遮光部４６−１乃至４６−３を形成することができる。
【００７３】
なお、絶縁膜４４の構造は、ALD法により成膜された絶縁膜４４−１にHDPにより成膜された絶縁膜４４−２が積層された構成例（図９および図１０参照）や、ALD法により成膜された絶縁膜４４−１にP-TEOSにより成膜された絶縁膜４４−２’が積層された構成例（図１２参照）に限定されるものではない。即ち、遮光部４６が、半導体基板４１に向かって突出する凸形状に形成することができれば、絶縁膜４４の構造として、これらの構成例以外の構造を採用することができる。例えば、絶縁膜４４の構造として、P-TEOSにより成膜された絶縁膜に、ALD法により成膜された絶縁膜が積層された構成や、P-TEOSにより成膜された単膜の構成、ALD法により成膜された単膜の構成を採用してもよい。
【００７４】
また、遮光部４６−１乃至４６−３は、例えば、絶縁膜４４が平坦となるように形成された後に、トレンチ４２−１乃至４２−３が形成されている箇所に応じて溝部を形成し、その溝部に埋め込まれるように形成してもよい。
【００７５】
即ち、図１３には、撮像素子１１の第２の変形例が示されている。なお、図１３に示されている撮像素子１１’’では、オンチップレンズ３１、カラーフィルタ３２、多層配線層３４、および支持基板３５の図示は省略されている。
【００７６】
図１３に示すように、遮光部４６ｂ−１乃至４６ｂ−３は、絶縁膜４４に形成される溝部に応じて、断面形状がＴ字形状となるように形成されている。
【００７７】
このように、遮光部４６−１乃至４６−３は、より良好な遮光特性が得られるように、半導体基板４１に向かって突出する凸形状となるような任意の断面形状で形成することができる。
【００７８】
また、上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００７９】
図１４は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００８０】
図１４に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００８１】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００８２】
撮像素子１０３としては、上述した構成例または変形例の撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【００８３】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００８４】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成例または変形例の撮像素子１１を適用することにより、混色の発生が抑制された良好な画質の画像を得ることができる。
【００８５】
なお、撮像素子１１は、受光層３３に対して多層配線層３４が積層される表面側から入射光が照射される表面照射型のCMOS型固体撮像素子にも適用することができ、受光層３３と多層配線層３４との間に、遮光部４６が形成される。
【００８６】
なお、本技術は以下のような構成も取ることができる。
（１）
光を受光して電荷を発生する複数の光電変換部が形成される半導体基板と、
前記半導体基板の受光面側に開口するように、前記光電変換部どうしの間に形成される溝部と、
前記溝部に埋め込まれるとともに、前記半導体基板の裏面側に積層される絶縁膜と、
前記絶縁膜に対して積層され、前記溝部に対応する箇所で前記半導体基板に向かって突出する凸形状に形成される遮光部と
を備える固体撮像装置。
（２）
前記遮光部は、前記半導体基板側の先端が前記溝部に入り込むことを回避する長さに形成される
上記（１）に記載の固体撮像装置。
（３）
前記絶縁膜を成膜する際に、前記溝部が形成された箇所に応じて前記絶縁膜の表面が凹むような凹部が形成される
上記（１）または（２）に記載の固体撮像装置。
（４）
前記絶縁膜は、複数の層が積層された積層構造により構成される
上記（１）から（３）までのいずれかに記載の固体撮像装置。
（５）
前記溝部が形成された前記半導体基板の受光面に対して、負の固定電荷を有する固定電荷膜が成膜された後に、前記絶縁膜が成膜される
上記（１）から（４）までのいずれかに記載の固体撮像装置。
（６）
前記半導体基板に配線層が積層される表面に対して反対側となる裏面に対して前記光が照射される
上記（１）から（５）までのいずれかに記載の固体撮像装置。
【００８７】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００８８】
１１  撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ２４  ＰＤ，  ２５  転送トランジスタ，  ２６  ＦＤ，  ２７  増幅トランジスタ，  ２８  選択トランジスタ，  ２９  リセットトランジスタ，  ３１  オンチップレンズ，  ３２  カラーフィルタ，  ３３  受光層，  ３４  多層配線層，  ３５  支持基板，  ４１  半導体基板，  ４２  トレンチ，  ４３  電荷膜，  ４４  絶縁膜，  ４５  平坦化膜，  ４６  遮光部，  ４７  絶縁膜，  ４８  ゲート電極，  ４９  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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