(57)【特許請求の範囲】
【請求項１】
表示装置に静止画及び／又は動画を表示することで画像演出が実行可能な遊技機において、
所定の動画演出の一単位である一コマの画像は、画像の輪郭が固定又は円滑に変化する基本画像の一コマと、画像の輪郭が不規則に変化する一種類又は多種類のエフェクト画像の一コマと、が重複されて構成され、
実行すべき画像演出に対応する規定の縦横ピクセル数を維持した基本画像と、縦ピクセル数及び／又は横ピクセル数を規定のピクセル数から縮小したエフェクト画像とが、各々、圧縮状態で記憶装置に記憶されており、
画像表示タイミングでは、記憶装置から読み出された基本画像及びエフェクト画像が、各々、圧縮状態から伸張され、エフェクト画像については、更に、縦ピクセル数及び／又は横ピクセル数について拡大処理を実行して規定の縦横ピクセル数に復元され、復元状態のエフェクト画像と、復元状態の基本画像とを重複させて画像表示されるよう構成されており、
動画演出のＸコマは、Ｎコマの基本画像と、Ｍコマのエフェクト画像とを適宜に組み合せて構成されており、これらがＮ＜Ｍ≦Ｘに設定されていることを特徴とする遊技機。
【請求項２】
前記所定の動画演出を実現する一連の画像データであって、圧縮状態の基本画像のデータ総量と、圧縮状態のエフェクト画像のデータ総量の総和が、
同じ動画演出を実現する画像データであって、非圧縮状態の基本画像及びエフェクト画像を、各々、規定の縦横ピクセル数を維持して重複させた後の一群の画像データを圧縮したデータ総量より少なくなるよう構成されている請求項１に記載の遊技機。
【請求項３】
一連のエフェクト画像は、火花、雷、爆発、火炎、破裂などの画像を構成する画素が、不規則に変化する動作を演出している請求項１又は２に記載の遊技機。
【請求項４】
エフェクト画像は、記憶装置から読み出され後、規定の縦横ピクセル数に対応させる拡大処理を経た後は、拡大・縮小・回転などの更なる画像処理を経ることなく画面表示される請求項１〜３の何れかに記載の遊技機。
【請求項５】
予め記憶装置に記憶されている一又は複数のスプライト画像を適宜に変化させ組み合わせて完成された静止画を時間的に推移させる画像演出が、
前記所定の動画演出とは別に、設けられている請求項１〜４の何れかに記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技動作に起因する抽選処理を行い、その抽選結果に対応する画像演出を実行する遊技機に関し、特に、高画質の動画画像を円滑に実行できる遊技機に関する。
【背景技術】
【０００２】
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。
【０００３】
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１３０９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この種の遊技機では、従来、画像演出における表示画面は、基礎となる一フレーム分の静止画像に、複数枚のスプライト画像を適所に貼付けて構成されていた。そして、スプライト画像の貼付位置、貼付姿勢、拡大縮小率などを、時間経過と共に変化させることで、動きのある表示画面を形成していた（特許文献１）。
【０００６】
但し、このような構成では、不規則で激しい動きを実現することが事実上できない。すなわち、例えば、表示装置の垂直同期信号の周期（１／６０秒）毎、又はその数倍の周期毎に、画像を不規則に変化させようとした場合、スプライト画像の貼付位置や貼付姿勢や拡大縮小率などの変更では到底対処できない。
【０００７】
そこで、一般には、開始時刻から終了時刻まで演出時間に対応する動画データをＣＧＲＯＭに用意しておくことで、激しく且つ複雑に変化する動きを表現していた。この場合、その動画演出の演出時間ΔＴに対応して、フレーム総数がＭ枚（例えばΔＴ＊６０枚）の場合、Ｍ個の画像データは、各々、表示装置の一フレームを構成していた。また、画像データのデータ総量がいたずらに膨大化することを避けるため、適宜な圧縮処理を経て、圧縮データとしてＣＧＲＯＭに格納していた。そして、使用時に、例えば、１／６０秒毎にデコーダを機能させて、元の動画データ（一フレーム分）を復元していた。
【０００８】
しかし、表示装置の表示画像が大型化し、且つ、高画質化されている昨今、如何に圧縮状態とはいえ、ＣＧＲＯＭの格納データが膨大化し、ＣＧデータのアクセス処理やデコード処理の負担になっていた。その他、高画質で迫力ある画像演出を円滑に実行することができる機器構成が望まれている。
【０００９】
この発明は、上記の課題に鑑みてなされたものであって、無闇にメモリ空間を消費することなく、迫力ある画像演出を円滑に実現ことができる遊技機を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明者は、記憶装置（ＣＧＲＯＭ）の記憶容量の限界を考慮して、動画データなどについて、その記憶データ量を抑制するべく、各種の圧縮アルゴリズムを検討した。そして、圧縮率は、一般に、時間的に隣接するデータ間の差分に大きく影響を受けることを逆利用することに思い至り、動画データなどの原画像データを、差分値の小さい基本画像と、差分値の大きいエフェクト画像と、に分解して各々圧縮する本発明を完成させた。
【００１１】
すなわち、本発明では、一連の動画演出を実現する画像データの一単位は、演出主人公などを含む基本画像を構成するデータであって、画像の輪郭が固定又は円滑に変化する基本画像データと、基本画像に重複されるエフェクト画像を構成するデータであって、画像の輪郭が不規則に変化する一種類又は多種類のエフェクト画像データと、に区分される。
【００１２】
より具体的に表現すると、本発明は、表示装置に静止画及び／又は動画を表示することで画像演出が実行可能な遊技機において、所定の動画演出の一単位である一コマの画像は、画像の輪郭が固定又は円滑に変化する基本画像の一コマと、画像の輪郭が不規則に変化する一種類又は多種類のエフェクト画像の一コマと、が重複されて構成され、実行すべき画像演出に対応する規定の縦横ピクセル数を維持した基本画像と、縦ピクセル数及び／又は横ピクセル数を規定のピクセル数から縮小したエフェクト画像とが、各々、圧縮状態で記憶装置に記憶されており、画像表示タイミングでは、記憶装置から読み出された基本画像及びエフェクト画像が、各々、圧縮状態から伸張され、エフェクト画像については、更に、縦ピクセル数及び／又は横ピクセル数について拡大処理を実行して規定の縦横ピクセル数に復元され、復元状態のエフェクト画像と、復元状態の基本画像とを重複させて画像表示されるよう構成されており、動画演出のＸコマは、Ｎコマの基本画像と、Ｍコマのエフェクト画像とを適宜に組み合せて構成されており、これらがＮ＜Ｍ≦Ｘに設定されている。なお、基本画像には、演出主人公が含まれるのが典型的である。
【００１３】
図１７は、本発明の原理を説明する図面であり、時間的に変化するＸコマの画像演出を実現するＸ個の原画像Ｄ０が、Ｎ個（Ｎコマ分）の基本画像ｄ１と、Ｍ個（Ｍコマ分）のエフェクト画像ｄ２とに二分された状態を示している。なお、何れも、図面上部では、非圧縮状態であり、便宜上、Ｎ＝Ｍ＝Ｘの状態を図示している。
【００１４】
ここで、基本画像ｄ１は、画像の輪郭が円滑に変化するので、隣接するデータ間の差分は小さく、大きな圧縮率（１／Ｂ）で圧縮可能となる。一方、エフェクト画像ｄ２は、激しく変化して差分が大きいので、その圧縮率（１／Ｃ）は高くなく、この点は、原画像データＤ０の圧縮率（１／Ａ）ついても同様である（Ｂ＞＞Ａ，Ｃ）。
【００１５】
そこで、本発明では、基本画像ｄ１のコマ数Ｎを、原画像のコマ数Ｘより減らしている。また、エフェクト画像ｄ２の縦寸法（縦方向のピクセル数）及び／又は横寸法（横方向のピクセル数）を減少させて、規定ピクセル積Ｄより小さくしている。ここで、規定ピクセル積Ｄは、最適設計された規定の横方向ピクセル数Ｗと、規定の縦方向ピクセル数Ｈの積であり（Ｄ＝Ｈ×Ｗ）、１枚の画像の画像データ量に比例する。
【００１６】
本発明では、基本画像のコマ数Ｎを減らすので、Ｎ＜Ｘの分だけ、圧縮前の基本画像ｄ１のデータ量が抑制されると共に、これが大きな圧縮率（１／Ｂ）で圧縮されるので、大幅なデータ抑制効果が発揮される。なお、１／Ｃ≒１／Ａの場合でも、エフェクト画像のコマ数Ｍを適宜に減少させれば（Ｍ＜Ｘ）、圧縮後のデータ総量を比較した場合に、ＮＤ／Ｂ＋ＭＤ／Ｃ＜ＸＤ／Ａの関係が成立する。
【００１７】
また、エフェクト画像の縦寸法（縦ピクセル数）及び／又は横寸法（横ピクセル数）を、規定の縦横寸法から縮小させるので、エフェクト画像のコマ数Ｍを減少させなくても（Ｍ＝Ｘ）、縦横寸法の縮小分（１／Ｋ）だけエフェクト画像ｄ２を抑制することができ（＝ｄ２／Ｋ）、これが更に圧縮されることで、確実に、ＸＤ／Ｂ＋ＸＤ／Ｃ／Ｋ＜ＸＤ／Ａの関係が成立する。
【００１８】
なお、この場合、エフェクト画像の縦横寸法を、規定寸法から縮小させるので、これを元の縦横寸法に復元した場合に、画質が劣化するが、エフェクト画像は、もともと激しく変化しているために画質の劣化が実際上は問題にならない。
【００１９】
典型的な本発明の実施態様として、Ｘコマの画像は、各々、単一又は少数の基本画像（Ｎ＜＜Ｍ）と、常に変化して互いに異なるＮ個のエフェクト画像（Ｍ＝Ｘ）とで構成されている。なお、このような構成の場合には、基本画像が表現する画像の輪郭は、常に又は一定時間は固定状態となる。
【００２０】
図１８は、６４個の画像データを、単一の基本画像（口を開けた怪獣）と、６４個のエフェクト画像（EF_0001 〜EF_0064 ）に二分した状態を示している。図示の通り、エフェクト画像は、その輪郭が数式では表現できないレベルで不連続に変化している。ここで、数式では表現できない変化とは、直交座標や極座標（円座標、円柱座標、球座標）などを用いた座標変換では追跡不能な変化を意味し、通常のＣＧ技術における拡大・縮小・回転・移動では対応できないことを意味する。したがって、スプライト画像を組み合わせて構成した画像は、本発明のエフェクト画像には含まれない。なお、典型的なエフェクト画像には、火花、雷、爆発、火炎、破裂などを表現する画像が含まれ、図示例は、雷模様を表現している。
【００２１】
何れにしても、図１８に示す一枚の基本画像と、６４枚のエフェクト画像を合成すると、口を開けた怪獣の周りに雷模様が現れる６４枚の画像が完成され、この６４枚を連続表示すれば、雷模様が複雑に変化することで、演出効果をより高めることができる。なお、６４個のエフェクト画像データを縦横１／２に非可逆的に縮小してメモリに記憶し、低画質化した画像データを再現時に拡大しても演出効果に問題がないことを確認している。
【００２２】
また、互いに異なるＭ個のエフェクト画像（Ｍ≦Ｘ）と、互いに異なるＮ個のエフェクト画像（Ｎ＜Ｍ）を適宜に組み合わせて、Ｘ個の画像を構成するので、基本画像が表現する画像の輪郭は、画像演出の進行に対応して円滑に変化する。一方、Ｍ個のエフェクト画像は、その輪郭が数式では表現できないレベルで不連続に変化する。
【００２３】
好ましい実施態様として、基本画像とエフェクト画像は、同じ圧縮アルゴリズムを使用した動画圧縮処理を経て記憶装置に記憶するのが簡易的である。
【００２４】
何れにしても、前記圧縮アルゴリズムによれば、前記所定の動画演出を実現する画像データであって、圧縮状態の基本画像データのデータ総量と、圧縮状態のエフェクト画像データのデータ総量の総和が、同じ動画演出を実現する画像データであって、非圧縮状態の基本画像及びエフェクト画像を、各々、規定の縦横ピクセル数を維持して重複させた後の一群の画像データを圧縮したデータ総量より少なくなる設計が好適である。
【００２６】
前記エフェクト画像は、記憶装置から読み出され後、規定の縦横ピクセル数に対応させる拡大処理を経た後は、拡大・縮小・回転などの更なる画像処理を経ることなく画面表示されるのが好適であり、予め記憶装置に記憶されている一又は複数のスプライト画像を適宜に変化させ組み合わせて完成された静止画を時間的に推移させる画像演出が、前記所定の動画演出とは別に、設けられているのが好ましい。
【発明の効果】
【００２７】
上記した本発明の遊技機によれば、メモリ空間の消費を抑制しつつ、迫力ある画像演出を円滑に実現ことができる。
【図面の簡単な説明】
【００２８】
【図１】実施例に示すパチンコ機の斜視図である。
【図２】図１のパチンコ機の遊技盤を図示した正面図である。
【図３】第１実施例のパチンコ機の全体構成を示すブロック図である。
【図４】演出制御部と画像制御部の回路構成を例示するブロック図である。
【図５】時計ＩＣの構成を説明する図面である。
【図６】第１実施例の画像演出を担当する複合チップの内部構成を示すブロック図である。
【図７】ＣＧＲＯＭの構成と動作手順を説明する図面である。
【図８】ＣＧＲＯＭのアクセス速度を改善した動作手順を説明する図面である。
【図９】複合チップの内部動作を説明するフローチャートと、表示回路の動作を説明する図面である。
【図１０】複合チップ各部の動作内容を説明する図面である。
【図１１】第２実施例のパチンコ機の全体構成を示すブロック図である。
【図１２】図１１の一部を詳細に示すブロック図である。
【図１３】複合チップの活用例を説明する図面である。
【図１４】プリロード処理を伴わない動作例を説明する図面である。
【図１５】多重プリロード処理の動作例を説明する図面である。
【図１６】ＣＧＲＯＭの構成について、別の実施例を説明する図面である。
【図１７】本発明の原理を説明する図面である。
【図１８】エフェクト画像と基本画像と原画像との関係を説明する図面である。
【発明を実施するための形態】
【００２９】
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
【００３０】
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部左右位置と下側には、全３個のスピーカが配置されている。上部に配置された２個のスピーカは、各々、左右チャネルＲ，Ｌの音声を出力し、下側のスピーカは重低音を出力するよう構成されている。
【００３１】
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
【００３２】
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
【００３３】
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
【００３４】
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯの下方には、不図示の可動演出体が隠蔽状態で収納されており、可動予告演出時には、その可動演出体が上昇して露出状態となることで、所定の信頼度の予告演出を実現している。ここで、予告演出とは、遊技者に有利な大当り状態が招来することを不確定に報知する演出であり、予告演出の信頼度とは、大当り状態が招来する確率を意味している。
【００３５】
中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成されたメイン表示装置ＤＳ１が配置され、メイン表示装置ＤＳ１の右側には、小型の液晶カラーディスプレイで構成された可動式のサブ表示装置ＤＳ２が配置されている。メイン表示装置ＤＳ１は、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳ１は、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
【００３６】
サブ表示装置ＤＳ２は、通常時には、その表示画面が遊技者に見やすい角度に傾斜した静止状態で画像情報を表示している。但し、所定の予告演出時には、遊技者に見やすい角度に傾斜角度を変えながら、図示の左側に移動する共に、所定の予告画像を表示するようになっている。
【００３７】
すなわち、実施例のサブ表示装置ＤＳ２は、単なる表示装置ではなく、予告演出を実行する可動演出体としても機能している。ここで、サブ表示装置ＤＳ２による予告演出は、その信頼度が高く設定されており、遊技者は、大きな期待感をもってサブ表示装置ＤＳ２の移動動作に注目することになる。
【００３８】
ところで、遊技球が落下移動する遊技領域には、第１図柄始動口１５ａ、第２図柄始動口１５ｂ、第１大入賞口１６ａ、第２大入賞口１６ｂ、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
【００３９】
第１図柄始動口１５ａの上部には、導入口ＩＮから進入した遊技球がシーソー状又はルーレット状に移動した後に、第１図柄始動口１５に入賞可能に構成された演出ステージ１４が配置されている。そして、第１図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始されるよう構成されている。
【００４０】
第２図柄始動口１５ｂは、左右一対の開閉爪を備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪が開放されるようになっている。
【００４１】
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
【００４２】
第１大入賞口１６ａは、前後方向に進退するスライド盤を有して構成され、第２大入賞口１６ｂは、下端が軸支されて前方に開放する開閉板を有して構成されている。第１大入賞口１６ａや第２大入賞口１６ｂの動作は、特に限定されないが、この実施例では、第１大入賞口１６ａは、第１図柄始動口１５ａに対応し、第２大入賞口１６ｂは、第１図柄始動口１５ｂに対応するよう構成されている。
【００４３】
すなわち、第１図柄始動口１５ａに遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの変動動作が開始され、その後、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第１大当りたる特別遊技が開始され、第１大入賞口１６ａのスライド盤が、前方に開放されて遊技球の入賞が容易化される。
【００４４】
一方、第２図柄始動口１５ｂへの遊技球の入賞によって開始された変動動作の結果、所定の大当り図柄が特別図柄表示部Ｄａ〜Ｄｃに整列すると、第２大当りたる特別遊技が開始され、第２大入賞口１６ｂの開閉板が開放されて遊技球の入賞が容易化される。特別遊技（大当り状態）の遊技価値は、整列する大当り図柄などに対応して種々相違するが、何れの遊技価値が付与されるかは、遊技球の入賞タイミングに応じた抽選結果に基づいて予め決定される。
【００４５】
典型的な大当り状態では、大入賞口１６の開閉板が開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板が閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
【００４６】
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図であり、図４はその一部を詳細に図示したものである。図３に示す通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１、ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出などを実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて２つの表示装置ＤＳ１，ＤＳ２を駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。
【００４７】
図示の通り、主制御基板２１が出力する制御コマンドＣＭＤは、演出制御基板２２に伝送される。また、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。
【００４８】
制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
【００４９】
図示の通り、本実施例では、画像制御基板２３及び演出制御基板２２からアクセス可能な液晶インタフェイス基板２８が設けられている。そして、液晶インタフェイス基板２８は、現在時刻を計時可能な時計回路（リアルタイムクロック）ＲＴＣと、遊技実績情報を記憶するメモリ素子（Static Random Access Memory ）ＳＲＡＭが搭載されている。
【００５０】
また、本実施例では、画像制御基板２３は、ＬＶＤＳ受信回路などを搭載した液晶インタフェイス基板２８を経由して、メイン表示装置ＤＳ１とサブ表示装置ＤＳ２を駆動している。ここで、液晶インタフェイス基板２８と、画像制御基板２３とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。同様に、演出制御基板２３と液晶インタフェイス基板２８についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
【００５１】
これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンなどのコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４と液晶インタフェイス基板２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、主制御部２１に対して、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部となる。
【００５２】
このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
【００５３】
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳ１，ＤＳ２やその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。
【００５４】
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。
【００５５】
また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。
【００５６】
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。
【００５７】
主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出制御部２２に出力している。そして、演出制御部２２は、受けたシステムリセット信号ＳＹＳを、そのまま画像制御部２３に出力している。
【００５８】
一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。
【００５９】
電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２のワンチップマイコン４０と画像制御部２３の内蔵ＣＰＵ回路は、その他の回路素子やＶＤＰを含む内部回路と共に電源リセットされるようになっている。
【００６０】
但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。演出制御部２２と画像制御部２３は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。
【００６１】
主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。
【００６２】
また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。
【００６３】
主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
【００６４】
図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。
【００６５】
また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
【００６６】
先に説明した通り、演出制御基板２２と画像制御基板２３と液晶インタフェイス基板２８とはコネクタ連結によって一体化されており、演出制御部２２は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３及び図４（ａ）参照）。
【００６７】
また、演出制御部２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。そして、演出制御部２２は、ランプ駆動基板３６及びランプ駆動基板２９やモータランプ駆動基板３０に搭載されたドライバＩＣに、ランプ駆動信号ＳＤＡＴＡを、クロック信号ＣＫに同期してシリアル伝送することで、多数のＬＥＤランプや電飾ランプで構成されたランプ群を駆動して、制御コマンドＣＭＤに基づくランプ演出を実現している。
【００６８】
本実施例の場合、ランプ演出は、三系統のランプ群ＣＨ０〜ＣＨ２によって実行されており、ランプ駆動基板３６は、枠中継基板３４，３５を経由して、ＣＨ０のランプ駆動信号ＳＤＡＴＡ０を、クロック信号ＣＫ０に同期して受けている（クロック同期式シリアル通信）。なお、シリアル信号として伝送される一連のランプ駆動信号ＳＤＡＴＡ０は、動作制御信号ＥＮＡＢＬＥ０がアクティブレベルに変化したタイミングで、ドライバＩＣからランプ群ＣＨ０に出力されることで一斉に点灯状態が更新される。
【００６９】
以上の点は、ランプ駆動基板２９についても同様であり、ランプ駆動基板２９のドライバＩＣは、ランプ群ＣＨ１のランプ駆動信号ＳＤＡＴＡ１を、クロック信号ＣＫ１に同期して受け、動作制御信号ＥＮＡＢＬＥ１がアクティブレベルに変化したタイミングで、ランプ群ＣＨ１の点灯状態を一斉に更新している。
【００７０】
一方、モータランプ駆動基板３０に搭載されたドライバＩＣは、クロック同期式で伝送されるランプ駆動信号を受けてランプ群ＣＨ２を駆動すると共に、クロック同期式で伝送されるモータ駆動信号を受けて、複数のステッピングモータで構成された演出モータ群Ｍ１〜Ｍｎを駆動している。なお、ランプ駆動信号とモータ駆動信号は、一連のシリアル信号ＳＤＡＴＡ２であって、クロック信号ＣＫ１に同期してシリアル伝送され、これを受けたドライバＩＣは、動作制御信号ＥＮＡＢＬＥ２がアクティブレベルに変化するタイミングで、ランプ群ＣＨ２やモータ群Ｍ１〜Ｍｎの駆動状態を更新する。
【００７１】
また、演出制御部２２は、画像制御部２３に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。そして、画像制御部２３では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳ１，ＤＳ２を駆動して各種の画像演出を実行している。図３及び図４（ａ）に示す通り、画像制御部２３は、汎用ワンチップマイコンと同等の内部構成を有する内蔵ＣＰＵ回路５１と、ＶＤＰ（Video Display Processor ）５２と、を内蔵した複合チップ５０を中心に構成されている。また、内蔵ＣＰＵの制御プログラムを記憶する制御メモリ（ＰＲＯＭ）５３と、大量のデータを高速にアクセス可能なＤＲＡＭ（Dynamic Random Access Memory）５４と、画像制御に必要な大量のＣＧデータを記憶するＣＧＲＯＭ５５とが搭載されている。
【００７２】
ＣＧＲＯＭ５５は、静止画や動画を実現する多数の画像データが圧縮状態で記憶されている。この画像圧縮データは、詳細には、動画圧縮データと静止画圧縮データに区分される。静止画とは、いわゆるスプライト画像であって、背景画や特別図柄やキャラクタなどを実現する単一の画像である。そして、表示装置ＤＳ１，ＤＳ２の所定位置に、所定の姿勢で１フレーム毎に描画される。一方、動画とは、連続的に変化する複数枚（複数フレーム分）の静止画の集合を意味し、表示装置ＤＳ１に、複数枚の静止画が連続して描画されることで、円滑な移動動作が再現される。
【００７３】
ここで、静止画については、縦方向及び横方向とも、適宜に設計された規定ピクセル数を維持した状態で圧縮されている。一方、激しく変化するエフェクト画像を伴う動画（図１８参照）については、演出主人公を含む基本画像を構成するデータであって、画像の輪郭が固定又は円滑に変化する基本画像データと、基本画像に重複されるエフェクト画像を構成するデータであって、数式では表現できないレベルで画像の輪郭が不規則に変化するエフェクト画像データと、に区分して管理されている。
【００７４】
すなわち、Ｘコマの画像演出を実現するＸ個の原画像データＤ０が、Ｎ個（Ｎコマ分）の基本画像データｄ１と、Ｍ個（Ｍコマ分）のエフェクト画像データｄ２とに二分される。ここで、Ｎ≦Ｍ≦Ｘであって、Ｎ個の基本画像データｄ１と、Ｍ個のエフェクト画像データｄ２を適宜に組み合わせるとＸ個の画像データが完成される。そして、Ｎ個の基本画像データｄ１は、適宜に設計された規定ピクセル数を維持した状態で圧縮されるが、Ｍ個のエフェクト画像データｄ２については、設計上の規定ピクセル数を縦方向及び横方向とも、例えば、１／２に縮小化した上で圧縮されている。
【００７５】
そのため、Ｍ個のエフェクト画像データｄ２のデータ量が、圧縮処理の前で、既に１／４倍に抑制されることになり、Ｎ個の基本画像データｄ１に対する圧縮率と比較した場合、Ｍ個のエフェクト画像データｄ２に対する圧縮率が劣るにも拘らず、全体としての圧縮効果を高めることができる。すなわち、Ｘ個の原画像データＤ０、Ｎ個の基本画像データｄ１、及び、Ｍ個のエフェクト画像データｄ２に対する圧縮率が、各々、１／Ａ，１／Ｂ，１／Ｃであると仮定すると、Ｂ＞＞Ａの関係が成立するので、規定ピクセル積Ｄに対して、確実に、ＮＤ／Ｂ＋ＭＤ／Ｃ／４＜ＸＤ／Ａの関係が成立する。なお、規定ピクセル積Ｄは、横方向の規定ピクセル数Ｗと、縦方向の規定ピクセル数Ｈの積（Ｄ＝Ｈ×Ｗ）であり画像データ量に比例する。
【００７６】
これら分離圧縮された基本画像データｄ１とエフェクト画像データｄ２の圧縮データ（動画圧縮データ）は、必要時にＣＧＲＯＭ５５から読み出され、各々、ＶＤＰ５２の内部回路でデコードされる。そして、デコード後のエフェクト画像データｄ２を４倍に拡大した上で、デコード後の基本画像データｄ１に１フレーム毎に重複され、内蔵ＶＲＡＭ８４に確保されたフレームバッファに格納され、これが表示装置ＤＳ１に出力される。一方、分離圧縮されない動画データについては、ＣＧＲＯＭ５５から読み出されてＶＤＰ５２の内部回路でデコードされた後、内蔵ＶＲＡＭ８４に確保されたフレームバッファに格納され表示装置ＤＳ１に出力される。なお、静止画については、デコード後のスプライト画像が、ディスプレイリストで指定された貼付位置や貼付姿勢や拡大縮小率に基づいてフレームバッファに格納され、表示装置ＤＳ１，ＤＳ２に出力される。ディスプレイリストについては後述する。
【００７７】
何れにしても、ＶＤＰ５２が生成した画像データは、第１と第２のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号として、液晶インタフェイス基板２８を経由して、メイン表示装置ＤＳ１とサブ表示装置ＤＳ２に伝送される。なお、表示装置ＤＳ１には、ＬＶＤＳ信号をＲＧＢ信号に変換するＬＶＤＳ受信部が内蔵されており、表示装置ＤＳ１は、液晶インタフェイス基板２８から５対のＬＶＤＳ信号と、ＬＥＤバックライト電源を含む直流電源電圧とを受けて駆動されている。一方、サブ表示装置ＤＳ１は、液晶インタフェイス基板２８で変換されたデジタルＲＧＢ信号と、ＬＥＤバックライト電源を含む直流電源電圧とを受けて駆動されている。
【００７８】
続いて、図４（ａ）に基づいて、演出制御部２２の構成を更に詳細に説明する。図４（ａ）に示す通り、演出制御部２２は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０（演出制御ＣＰＵ４０）と、演出制御ＣＰＵ４０の制御プログラムや各種の演出データＥＮを記憶する制御メモリ（flash memory）４１と、内蔵レジスタＲＧ０〜ＲＧｎに設定される演出制御ＣＰＵ４０の指示に基づいて音声信号を再生して出力する音声プロセッサ４２と、再生される音声信号の元データである圧縮音声データなどを記憶する音声メモリ４３と、音声プロセッサ４２から出力される音声信号を受けるデジタルアンプ４６と、を備えて構成されている。
【００７９】
本実施例の場合、制御メモリ４１に記憶されている演出データＥＮには、ランプ演出や音声演出の演出進行を管理するシナリオデータと、ＬＥＤの点滅態様を決定するランプ駆動データと、モータの回転態様を決定するモータ駆動データと、が含まれている。なお、ランプ駆動データやモータ駆動データは、１ビットずつ時間順次に出力されることで、ランプ駆動シリアル信号やモータ駆動シリアル信号となる。
【００８０】
ワンチップマイコン４０には、複数のシリアル入出力ポートＳＩＯと、複数のパラレル入出力ポートＰＩＯとが内蔵されている。ここで、シリアル入出力ポートＳＩＯには、ＣＨｉのランプ駆動信号又はモータ駆動信号ＳＤＡＴＡｉをクロック信号ＣＫｉに同期して出力するシリアル出力ポートＳｏｉと、モータ群Ｍ１〜Ｍｎの原点センサ信号（シリアル信号）をクロック信号ＣＫ３に同期して受けるシリアルポートＳｉとが含まれている。なお、ｉ＝０〜２であって、三系統のランプ群ＣＨ０〜ＣＨ２や、ＣＨ２のランプ群と共に駆動されるモータ群Ｍ１〜Ｍｎに対応している。
【００８１】
一方、パラレル入出力ポートＰＩＯは、出力ポートＰｏ，Ｐｏ’と入力ポートＰｉに区分され、入力ポートＰｉには、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが入力される。一方、出力ポートＰｏ’からは動作制御信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２が出力され、出力ポートＰｏからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。詳細には、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、バッファ４４において、ワンチップマイコン４０の電源電圧３．３Ｖに対応する論理レベルに降圧された後、入力ポートＰｉに８ビット単位で二回に分けて供給される。また、割込み信号ＳＴＢは、演出制御ＣＰＵ４０の割込み端子に供給され、受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得するよう構成されている。
【００８２】
演出制御部２２が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
【００８３】
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。
【００８４】
そのため、演出制御部２２では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’を出力する。
【００８５】
このような演出動作に同期した画像演出を実現するため、演出制御部２２は、出力ポートＰｏを通して、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を出力している。なお、演出制御部２２は、図柄指定コマンドや、異常報知用制御コマンドや、その他の制御コマンドを受信した場合は、その８ビット単位の制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に画像制御部２３に向けて出力している。
【００８６】
先に説明した通り、本実施例の音声プロセッサ４２は、演出制御ＣＰＵ４０から内蔵レジスタ（音声制御レジスタ）ＲＧ０〜ＲＧｎに受ける指示（音声コマンドＳＮＤによる設定値）に基づいて、音声メモリ４３をアクセスして、必要な音声信号を再生して出力している。図示の通り、音声プロセッサ４２と、音声メモリ４３とは、２６ビット長の音声アドレスバスと、１６ビット長の音声データバスで接続されている。そのため、音声メモリ４３には、１Ｇビット（＝２２６＊１６）のデータが記憶可能となる。本実施例の場合、音声メモリ４３に記憶された圧縮音声データは、１３ビット長のフレーズ番号（０００Ｈ〜１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２１３）、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、演出制御ＣＰＵ４０から音声プロセッサ４２の音声制御レジスタＲＧ０〜ＲＧｎに伝送される音声コマンドＳＮＤの設定値によって特定される。
【００８７】
音声コマンドＳＮＤは、複数（２又は３）バイト長であって、音声プロセッサ４２に内蔵された多数の音声制御レジスタＲＧ０〜ＲＧｎの何れかＲＧｉに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドＳＮＤは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタＲＧｉからステイタス情報（エラー情報）ＳＴＳを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタＲＧｉは、１バイト長のレジスタアドレスで特定される。
【００８８】
音声制御レジスタＲＧｉへの設定値の設定（Write ）は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ４３に格納されているＳＡＣデータを指定して、一群の音声制御レジスタＲＧｉ〜ＲＧｊに対する一連の設定動作を完了させることもできる。ここで、ＳＡＣデータとは、音声制御レジスタＲＧｉのレジスタアドレス（１バイト）と、その音声制御レジスタＲＧｉへの設定値（複数バイト）とを対応させた最大５１２個（最大１０２４バイト）の集合体を意味する。本実施例では、このようなＳＡＣデータが、必要組だけ、予め音声メモリ４３に記憶されており、一組のＳＡＣデータは、単一のＩＤ情報である１３ビット程度のＳＡＣ番号で特定されるようになっている。
【００８９】
したがって、本実施例の場合、Write 用途の音声コマンドＳＮＤは、ＳＡＣ番号を指定して一組のＳＡＣデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。
【００９０】
図４（ｂ）に接続関係の要部を記載している通り、演出制御ＣＰＵ４０と音声プロセッサ４２は、１バイトデータを送受信可能なパラレル信号線（データバス）ＣＤ０〜ＣＤ７と、動作管理データを送信可能な２ビット長の動作管理データ線（アドレスバス）Ａ０〜Ａ１と、読み書き（read/write）動作を制御可能な２ビット長の制御信号線ＷＲ，ＲＤと、音声プロセッサ４２を選択するチップセレクト信号線ＣＳとで接続されている。
【００９１】
パラレル信号線ＣＤ０〜ＣＤ７は、演出制御ＣＰＵ４０のデータバスで実現され、また、動作管理データ線Ａ０〜Ａ１は、演出制御ＣＰＵ４０のアドレスバスで実現されており、各々、演出制御ＣＰＵ４０に接続されている。そして、演出制御ＣＰＵ４０が、プログラム処理によって、例えば、ＩＯＲＥＡＤ動作やＩＯＷＲＩＴＥ動作を実行すると、制御信号ＷＲ，ＲＤやチップセレクト信号ＣＳが適宜に変化して、パラレル信号線ＣＤ０〜ＣＤ７で特定される音声制御レジスタＲＧｉとの読み書き（Ｒ／Ｗ）動作が実現される。
【００９２】
具体的には、図４（ｂ’）のタイムチャートに示す通りであり、音声制御レジスタＲＧｉのレジスタアドレスと、音声制御レジスタＲＧｉへの書込みデータは、各々、パラレル信号線ＣＤ０〜ＣＤ７を通してパラレル伝送される。そして、パラレル伝送された１バイトが、レジスタアドレスであるか、それとも、書込みデータ（ライトデータ）であるかは、動作管理データＡ０〜Ａ１によって特定される。
【００９３】
したがって、図４（ｂ）に示す通り、動作管理データ（アドレスデータＡ０〜Ａ１）を、［００］→［０１］と推移させる一方で、データバスの１バイトデータを、［音声制御レジスタＲＧｉのレジスタアドレス］→［音声制御レジスタＲＧｉへの書込みデータ］と推移させることで、所定の音声コマンドＳＮＤが送信される。なお、ＳＡＣ番号（１３ビット）を送信する場合のように、書込みデータが複数バイト長の場合には、［０１］の動作管理データＡ０〜Ａ１を、［００］→［０１］→［０１］→［０１］と繰り返しつつ、複数バイトの書込みデータを送信する。
【００９４】
このようにして送信された音声コマンドは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドＳＮＤが実効化させることはない。そして、音声制御レジスタＲＧｎのエラーフラグがセットされるが、このエラーフラグ（ステイタス情報ＳＴＳ）は、アドレスバスの動作管理データＡ０〜Ａ１を、［０１］から［１０］に推移させることで、演出制御ＣＰＵ４０がRead動作によって受信することができる。
【００９５】
このように、この実施例では、動作管理データＡ０〜Ａ１を、［００］→［０１］→・・・［０１］→［１０］と推移させる最終サイクルにおいて、複数ビット長のエラー情報（異常時はＦＦＨ）を取得することができる。そして、正当にパラレル送信できなかった音声コマンドＳＮＤを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。
【００９６】
なお、図４（ｂ）の構成では、演出制御ＣＰＵ４０は、エラー情報を含んだステイタス情報ＳＴＳを、音声プロセッサ４２からパラレル受信しているが、何ら、この構成に限定されるものではない。すなわち、音声プロセッサ４２が通信エラーを認識すると、演出制御ＣＰＵ４０に割込み信号を出力する構成を採るのも好適であり、この場合には、演出制御ＣＰＵ４０の割込み処理プログラムにおいて、通信エラーが生じた音声コマンドを再送すればよい。このような構成を採れば、殆どの場合に無駄な処理となる、エラーフラグ（ステイタス情報ＳＴＳ）の取得処理、すなわち、動作管理データＡ０〜Ａ１を［１０］に遷移させる処理を省略することができる。
【００９７】
図３及び図４（ａ）に示す通り、本実施例では、デジタルアンプ４６の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。そのため、音声プロセッサ４２は、３チャネルの音声信号を生成する必要があり、これをパラレル伝送すると、音声プロセッサ４２とデジタルアンプ４６との配線が複雑化する。
【００９８】
そこで、本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声プロセッサ４２とデジタルアンプ４６との間は、４本の信号線で接続されており、具体的には、転送クロック信号ＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、２ビット長のシリアル信号ＳＤ１，ＳＤ２との合計４ビットの信号線に抑制されている。
【００９９】
ここで、ＳＤ１は、遊技機上部に配置された左右スピーカのステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。そして、音声プロセッサ４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルの音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルの音声信号Ｒを伝送する（図４（ｃ）参照）。重低音スピーカは、本実施例では１個であるので、モノラル音声信号が伝送されているが、ステレオ音声信号として伝送できるのは勿論である。
【０１００】
何れにしても本実施例では、４種類の音声信号を４本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。すなわち、シリアル伝送であるのでパラレル伝送より圧倒的にケーブル本数が少ない。
【０１０１】
このようなシリアル信号ＳＤ１，ＳＤ２は、クロック信号ＳＣＬＫの立上りエッジに同期して、デジタルアンプ４６に取得される。そして、デジタルアンプ４６内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカに供給されている。
【０１０２】
図４（ａ）に関して説明を続けると、演出制御基板２２には、ワンチップマイコン４０のシリアル入出力ポートＳＩＯのシリアル出力ポートＳｏｉから出力されるシリアルデータＳＤＡＴＡｉとクロック信号ＣＫｉを転送するバッファ回路４７〜４９が設けられている（ｉ＝０〜２）。
【０１０３】
ここで、出力バッファ４７は、シリアル出力ポートＳｏ０が出力するランプ駆動信号ＳＤＡＴＡ０とクロック信号ＣＫ０を、ランプ駆動基板３６のシフトレジスタ回路（ドライバＩＣ）に転送している。また、出力バッファ４８は、シリアル出力ポートＳｏ１が出力するランプ駆動信号ＳＤＡＴＡ１とクロック信号ＣＫ１を、ランプ駆動基板２９のドライバＩＣに転送している。なお、各ランプ駆動基板２９，３６に搭載されたドライバＩＣが、ＣＨ０とＣＨ１のランプ群を点灯駆動することは先に説明した通りである。
【０１０４】
一方、バッファ回路４９は、入出力バッファとして機能しており、シリアル出力ポートＳｏ２が出力するシリアル信号ＳＤＡＴＡ２を、クロック信号ＣＫ２と共にモータランプ駆動基板３０に転送している。また、一群の演出モータＭ１〜Ｍｎの原点位置を示す原点センサ信号（シリアル信号）を、クロック信号ＣＫ３に同期してワンチップマイコン４０のシリアル入力ポートＳｉに転送している。
【０１０５】
本実施例の場合、バッファ回路４９が転送するシリアル信号ＳＤＡＴＡ２は、ランプ群ＣＨ２を点灯させるためのランプ駆動信号（シリアル信号）と、演出モータＭ１〜Ｍｎを回転させるためのモータ駆動信号（シリアル信号）とが連続するよう構成されている。そして、モータランプ駆動基板３０では、これら一連のシリアル信号を１６ビット長毎に分断すると共に、各１６ビット長をパラレル信号に変換して、ランプ演出と可動予告演出を実行している。具体的には、制御コマンドＣＭＤに対応して抽選決定された演出動作として、一連のランプ演出を実行すると共に、モータ駆動信号を受信した場合には、演出モータＭ１〜Ｍｎを回転させて適宜な可動予告演出を実行している。
【０１０６】
次に、図４（ａ）の左側に示す通り、本実施例では、演出制御ＣＰＵ４０のデータバスとアドレスバスは、液晶インタフェイス基板２８にも及んでいる。説明の便宜上、図４（ａ）の左側に、この関係を図示しているが、時計回路ＲＴＣは、演出制御ＣＰＵ４０のアドレスバスの下位４ビットと、データバスの下位４ビットとでＣＰＵに接続されており、任意にアクセス可能に構成されている。また、遊技実績情報を記憶するメモリ素子ＳＲＡＭは、演出制御ＣＰＵ４０のアドレスバスの１６ビットと、データバスの下位１６ビットとで、演出制御ＣＰＵ４０のランダムアクセスを可能にしている。
【０１０７】
時計回路ＲＴＣは、現在年月日や現在時刻を計時する時計ＩＣ（リアルタイムクロック）であり、メモリ素子ＳＲＡＭと共に、演出制御基板２２から受ける電源電圧で充電される二次電池ＢＴで永続的に動作している。すなわち、遊技機に電源が投入されている状態で、二次電池ＢＴ（図５）が充電される一方、遊技機の電源が遮断された後は、充電状態の二次電池ＢＴに基づいて、時計回路ＲＴＣの計時動作が継続され、演出データも永続的に記憶保持される（バックアップ動作）。
【０１０８】
図５に示す通り、実施例の時計回路ＲＴＣは、４ビットのデータバスと、４ビットのデータバスと、Ｒｅａｄ／Ｗｒｉｔｅ動作用のコントロールバスＲＤ＋ＷＲとを通して、演出制御ＣＰＵ４０に接続されている。そして、演出制御ＣＰＵ４０は、遊技動作に関する重要な遊技情報や異常情報を、時計回路ＲＴＣから取得した年月日情報及び曜日情報や時刻情報を付加して、メモリ素子ＳＲＡＭに記憶するようにしている。
【０１０９】
この時計回路ＲＴＣは、ＣＳ１とＣＳ０バーの２種類のチップセレクト端子を有しており、各端子への入力電圧が正常レベルであることを条件に、演出制御ＣＰＵ４０からのアクセスを許可するようになっている。ここで、ＣＳ０バー端子は、アドレスデコーダの出力を受ける通常のチップセレクト端子である。一方、ＣＳ１端子は、電源異常検出部ＥＲの出力（電圧降下信号）Ｖｏを受けており、ＣＳ１端子が異常レベルの出力Ｖｏを受けた場合には、時計回路ＲＴＣの異常検出フラグＦｏｓが自動的にセットされるようになっている。
【０１１０】
本実施例の場合、この異常検出フラグＦｏｓは、他の異常検出フラグＴＥＭＰと共に、電源投入時に演出制御ＣＰＵ４０によって判定され、仮に、異常検出フラグＦｏｓがセット状態であれば、その時の年月日及び時刻が報知されるようになっている。そのため、もし、時計機能の異常が認められた場合には、これに素早く対処することができる。
【０１１１】
なお、電源遮断時に二次電池ＢＴの電圧が降下しても、二次電池ＢＴの電圧レベルは、電源復帰によって素早く回復してＣＳ１端子が正常レベルに戻るので、演出制御ＣＰＵ４０からのアクセスが許可されることになる。したがって、異常検出フラグＦｏｓの判定処理を設ける本実施例の構成を採らない場合には、時計回路ＲＴＣの異常を永続的に検出できないおそれがある。
【０１１２】
また、実施例の時計回路ＲＴＣは、一週間に一回、例えば、毎金曜日の２１時５０分に、割込み信号ＩＲＱを出力するよう構成されおり、割込み信号ＩＲＱを受けた演出制御ＣＰＵ４０では、それまでにメモリ素子ＳＲＡＭに蓄積した遊技情報や異常情報について、適宜に集計するようにしている。
【０１１３】
なお、集計する遊技情報は、大当り状態に関する履歴情報をまとめたものであり、例えば、（１）大当り状態となるまでに要した図柄始動口への入賞回数、（２）大当り状態の図柄や、確変か否かの大当り状態の集計値や統計値、（３）大当り状態に至った予告演出やリーチ演出の種類、（４）連チャン回数、（５）連チャンによる払出球数の時間的な増加推移、などが含まれる。そして、これらの集計情報や統計情報は、遊技者の求めに応じて適宜に報知される。遊技者の指示は、例えば、デモ演出中のチャンスボタン１１の押圧で特定され、報知内容は表示装置ＤＳに表示される。
【０１１４】
一方、集計する異常情報には、例えば、（１）ドア開放回数、（２）違法行為を検出する検知センサの検出種別や検出回数や検出時刻、（３）閉塞状態の図柄始動口１５や大入賞口１６を針金などで無理に開放しようとする行為の検出回数や検出頻度や検出時刻などが含まれる。そして、これらの集計情報は、係員による特別な操作に対応して、メイン表示装置ＤＳ１に表示される。
【０１１５】
図５（ａ）に示す通り、実施例の時計回路ＲＴＣは、Ｂａｎｋ０〜Ｂａｎｋ２の３つの内部レジスタテーブルを内蔵して構成されている。但し、Ｂａｎｋ２のレジスタテーブルは、時刻設定や年月日設定に関するものであるので、図５（ｂ）と図５（ｃ）に、Ｂａｎｋ０とＢａｎｋ１のレジスタテーブルだけ記載している。何れにしても、各レジスタテーブルは、４バイト×１６個のレジスタで構成されおり、内部回路が計時した現在年月日と現在時刻は、Ｂａｎｋ０のレジスタテーブル（図５（ｂ））に書込まれるよう構成されている。
【０１１６】
図５（ｂ）に示すように、Ｂａｎｋ０のレジスタテーブルにおいて、１番レジスタのビット３は、異常検出フラグＦｏｓであり、１４番レジスタのビット２は、内蔵温度センサが異常温度を検出したことを示す温度異常フラグＴＥＭＰである。そして、本実施例では、演出制御部２２のＣＰＵリセット時に、異常検出フラグＦｏｓの値を判定することで、異常な計時動作の継続を防止している。また、時計回路ＲＴＣを演出制御ＣＰＵ４０に近接配置すると共に、適宜な時間間隔で、温度異常フラグＴＥＭＰの値を繰り返し判定することで、演出制御ＣＰＵ４０の温度異常を素早く検出している。
【０１１７】
また、Ｂａｎｋ０のレジスタテーブルにおいて、１５番レジスタのビット０は、レジスタテーブルが更新中であることを示すＢｕｓｙフラグである。そして、本実施例では、Ｂｕｓｙフラグが非Ｂｕｓｙ状態（更新完了）であることを条件に、Ｂａｎｋ０のレジスタテーブルから、現在年月日と現在時刻を取得している。そのため、本実施例では、更新動作中の中途半端、又は不合理な時計情報を取得するおそれがなく、メモリ素子ＳＲＡＭに記憶される時計情報の正当性が担保される。例えば、１時５９分５９秒から２時０分０秒に更新中の時計情報を取得すると、１時０分０秒の時計情報を取得してしまうおそれがある。
【０１１８】
また、Ｂａｎｋ１のレジスタテーブルは、割込み信号ＩＲＱの発生時刻を設定可能に構成されている。そこで、本実施例では、Ｂａｎｋ１の１番レジスタのビット０に１をセットすることで割込み発生を指示し（Interrupt Enable）、Ｂａｎｋ１の０番レジスタ〜８番レジスタに、金曜の曜日指定と、２１時３０分００秒の時刻情報を設定している。
【０１１９】
続いて、画像制御部２３について図６を参照しつつ詳細に説明する。図６（ａ）は、画像制御部２３を構成する複合チップ５０について、関連する回路素子も含めて図示した回路ブロック図である。図示の通り、実施例の複合チップ５０には、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とが内蔵されている。そして、内蔵ＣＰＵ回路５１とＶＤＰ回路５２とは、互いの送受信データを中継するＣＰＵＩＦ回路５６を通して接続されている。また、ＣＰＵＩＦ回路５６には、制御プログラムや必要な制御データを不揮発的に記憶する制御メモリ（PROGRAM_ROM ）５３と、２Ｍバイト程度の記憶容量を有するワークメモリ（ＲＡＭ）５７とが接続され、各々、内蔵ＣＰＵ回路５１からアクセス可能に構成されている。
【０１２０】
内蔵ＣＰＵ回路５１は、汎用のワンチップマイコンと同等の性能を有する回路であり、制御メモリ５３の制御プログラムに基づき画像演出を統括的に制御する画像制御ＣＰＵ６３と、プログラムが暴走状態になるとＣＰＵを強制リセットするウォッチドッグタイマ（ＷＤＴ）５８と、１６ｋバイト程度の記憶容量を有してＣＰＵの作業領域として使用されるＲＡＭ５９と、ＣＰＵを経由しないでデータ転送を実現するＤＭＡＣ（Direct Memory Access Controller ）６０と、複数の入力ポートＳｉ及び出力ポートＳｏを有するシリアル入出力ポート（ＳＩＯ）６１と、複数の入力ポートＰｉ及び出力ポートＰｏを有するパラレル入出力ポート（ＰＩＯ）６２と、を有して構成されている。
【０１２１】
なお、便宜上、入出力ポートとの表現を使用するが、画像制御部２３においても、入出力ポートには、独立して動作する入力ポートと出力ポートとが含まれている。なお、この点は、以下に説明する入出力回路６４ｐや入出力回路６４ｓについても同様である。
【０１２２】
パラレル入出力ポート６２は、入出力回路６４ｐを通して外部機器（演出制御基板２２）に接続されており、画像制御ＣＰＵ６３は、入力回路６４ｐ及びパラレル入力ポートＰｉを経由して、演出制御部２２が出力する制御コマンドＣＭＤ’と割込み信号ＳＴＢ’を受信するようになっている。一方、この実施例では、シリアル入出力ポート６１と、ＤＭＡＣ６０については、これらを使用していない。
【０１２３】
次に、ＶＤＰ回路５２について説明すると、ＶＤＰ回路５２には、画像演出を構成する静止画や動画の構成要素となる圧縮データを記憶するＣＧＲＯＭ５５と、４Ｇｂｉｔ程度の記憶容量を有する外付けＤＲＡＭ（Dynamic Random Access Memory）５４と、メイン表示装置ＤＳ１と、サブ表示装置ＤＳ２とが接続されている。
【０１２４】
特に限定するものではないが、ＣＧＲＯＭ５５は、図７（ａ）に示すメモリ素子ＭＲ（記憶容量３２Ｇビット）を２個使用することで、全体として６４Ｇビットの記憶容量を確保している。このメモリ素子ＭＲは、４ブロックの記憶領域（Ｈ１，Ｈ０，Ｌ１，Ｌ０）に区分され、これに対応してＣＥ端子（Chip Enable ）と、ＯＥ端子（Output Enable ）が４組設けられている。
【０１２５】
そして、各組（Ｈ１，Ｈ０，Ｌ１，Ｌ０）のＣＥ端子及びＯＥ端子を、この順番にアサート（活性化）することで、各記憶領域（Ｈ１，Ｈ０，Ｌ１，Ｌ０）における、アドレスデータＡ０−Ａ２７で選択された３２ビット長のデータが、一気にメモリＲＥＡＤできるよう構成されている。すなわち、このメモリ素子ＭＲでは、４×３２×２２８ビットの関係から、記憶容量が３２Ｇビットとなる。
【０１２６】
但し、本実施例では、読み出し動作（メモリＲＥＡＤ）の高速化を図るため、４ブロックの記憶領域（Ｈ１，Ｈ０，Ｌ１，Ｌ０）を２ブロックに纏めている。具体的には、図７（ａ）に示す通りであり、ＣＥＨ０端子とＣＥＬ０端子を直結して、ＶＤＰ回路５２のＧ＿ＣＥ０（Chip Enable ）端子に接続すると共に、ＯＥＨ０端子とＯＥＬ０端子を直結してＶＤＰ回路５２のＧ＿ＯＥ０（Output Enable ）端子に接続することで、記憶領域Ｈ０と記憶領域Ｌ０を纏めた６４ビット長の記憶バンク＃０（網掛け部参照）を構成している。また、ＣＥＨ１端子とＣＥＬ１端子を直結して、ＶＤＰ回路５２のＧ＿ＣＥ１端子に接続すると共に、ＯＥＨ１端子とＯＥＬ１端子を直結して、ＶＤＰ回路５２のＧ＿ＯＥ１端子に接続して、記憶領域Ｈ１と記憶領域Ｌ１を纏めた６４ビット長の記憶バンク＃１を構成している。
【０１２７】
そして、これら記憶バンク＃０と記憶バンク＃１は、ＶＤＰ回路５２のＣＧバスＩＦ部に接続されている（図６（ａ）（ｂ）参照）。具体的には、ＣＧバスＩＦ部の３１ビット長のアドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ０のうち、下位３ビットを除く、２８ビットのアドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３が、メモリ素子ＭＲのアドレス端子Ａ０−Ａ２７に接続されており、２８ビット長のアドレスデータが、全ての記憶領域（Ｈ１，Ｈ０，Ｌ１，Ｌ０）に内部接続されることになる。
【０１２８】
また、アドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３のアドレス値は、８単位で増減するので、ＶＤＰ回路５２がＣＧデータを読み出す場合には、記憶バンク＃０と記憶バンク＃１について、各々８番地（１ページ）分の６４ビット長データが纏めてアクセスされることになる。アドレス空間は、図７（ｂ）の通りであり、アドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３の２８ビットデータが、最小値の場合（全ビットが０）には、Ｇ＿ＣＥ０端子とＧ＿ＯＥ０端子がこの順番にアサートされることで（図７（ｃ）参照）、記憶バンク＃０の０〜７番地（１ページ）分の６４ビットデータが読み出される。
【０１２９】
次に、アドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３のアドレス値がインクリメントされると、Ｇ＿ＣＥ０端子とＧ＿ＯＥ０端子がアサートされることで、記憶バンク＃０の８〜１５番地の６４ビットデータが読み出される。なお、２８ビットのアドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３が最小値の状態で、Ｇ＿ＣＥ１端子とＧ＿ＯＥ１端子がアサートされると、記憶バンク＃１の６４ビットデータが読み出され、アドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３の値がインクリメントされた後、Ｇ＿ＣＥ１端子とＧ＿ＯＥ１端子がアサートされると、記憶バンク＃１の次の６４ビットデータが読み出される。
【０１３０】
但し、大画面で高画質の動画演出を実行するような場合、ＣＧＲＯＭ５５に記憶された一連のＣＧデータを、更に高速にシーケンシャルアクセスしたい場合も多い。そこで、この実施例では、図８に示すメモリインターリーブ方式を採っており、一連のＣＧデータを、６４ビット毎に記憶バンク＃０と記憶バンク＃１を切換えて、記憶バンクを跨いで記憶している。
【０１３１】
そのため、メモリＲＥＡＤ時には、アドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３の２８ビットのアドレスデータを確定させた後、先ず、Ｇ＿ＣＥ０端子とＧ＿ＯＥ０端子をアサートして、記憶バンク＃０の６４ビットを読み出し、その後、同じアドレスデータに対して、Ｇ＿ＣＥ１端子とＧ＿ＯＥ１端子をアサートすることで、記憶バンク＃１の６４ビットを読み出している。このように、本実施例では、１２８ビット単位のメモリＲＥＡＤ動作を採ることで、６４ビット毎にアドレスアクセスタイムＴａｃｃが生じる無駄が解消され、高速なシーケンシャルアクセス動作が実現される。なお、記憶バンクを指定して、メモリＲＥＡＤ動作を実行することで、任意のアドレスを含む一群についてランダムアクセスすることもできる。
【０１３２】
ところで、メモリインターリーブ方式に代えて、図８（ｂ）に示すページリード方式を採るのも好適である。この場合には、一連のＣＧデータは、記憶バンク＃０と記憶バンク＃１に分けて、各々、連続的に記憶されている。そして、アドレスバスＧ＿ＭＡ３０〜Ｇ＿ＭＡ３のアドレス値２８ビットを確定させ、例えば、Ｇ＿ＣＥ０端子とＧ＿ＯＥ０端子をアサートさせて、記憶バンク＃０の６４ビットをメモリＲＥＡＤした後、記憶バンク＃０の選択状態のまま、下位４ビットのアドレス値を順番にインクリメントすることで、最高、１６ページのＣＧデータ（６４×１６ビット）を高速にメモリＲＥＡＤ（シーケンシャルアクセス）することができる。
【０１３３】
パラレル伝送では、ビットデータ毎の伝送速度の差によるスキューの問題が不可避的に生じるが、４ビットデータ（Ｇ＿ＭＡ３〜Ｇ＿ＭＡ７）のスキューは、２８ビットデータ（Ｇ＿ＭＡ３０〜Ｇ＿ＭＡ３）のスキューほど問題にならないので、４ビット長のアドレスデータを、素早くインクリメントすることで、一連のＣＧデータを高速にメモリＲＥＡＤすることができる。
【０１３４】
本発明では、動画演出を実現するＣＧデータのデータ量が効果的に抑制されてはいるが、メモリインターリーブ方式やページリード方式を採ることで、特別に高価なメモリ素子を使用しなくても、高画質の動画演出を実現することができる。また、メモリＲＥＡＤ処理が迅速に終了するので、メモリＲＥＡＤ後のデコード処理や、その他の描画処理に十分な処理時間を確保することができる。
【０１３５】
以上、ＣＧＲＯＭ５５について詳細に説明したので、図６に戻ってＶＤＰ回路５２の内部構成を説明する。図６に示す通り、ＶＤＰ回路５２は、ＶＤＰの動作を規定する各種の動作パラメータが設定されるレジスタ群７０と、表示装置ＤＳ１，ＤＳ２に表示すべき画像データの生成時に使用される４８Ｍバイト程度のＶＲＡＭ（video RAM ）７１と、チップ内部の各部間のデータ送受信及びチップ外部とのデータ送受信を制御するデータ転送回路７２と、上記したプリロード動作を実行するプリローダ７３と、ＶＲＡＭ７１の画像データを読み出して、適宜な画像処理を並列的に実行する３系統（Ａ／Ｂ／Ｃ）の表示回路７４と、ＣＧＲＯＭ５５から読み出した圧縮データをデコード（復号伸長）するグラフィックスデコーダ７５と、デコード後の静止画データや動画データを適宜に組み合わせて表示装置ＤＳ１，ＤＳ２の各一フレーム分の画像データを生成する描画回路７６と、描画回路７６の動作に一部として、適宜な座標変換によって立体画像を生成するジオメトリエンジン７７と、シリアルデータ送受信可能なＳＭＣ部７８と、３系統（Ａ／Ｂ／Ｃ）の表示回路７４の出力を適宜に選択出力する出力選択部７９と、出力選択部７９が出力する画像データをＬＶＤＳ信号に変換するＬＶＤＳ部８０と、ＣＰＵＩＦ回路５６とのデータ送受信を中継するＣＰＵＩＦ部８１と、ＣＧＲＯＭ５５からのデータ受信を中継するＣＧバスＩＦ部８２と、外付けＤＲＡＭ５４とのデータ送受信を中継するＤＲＡＭＩＦ部８３と、ＶＲＡＭ７１とのデータ送受信を中継するＶＲＡＭＩＦ部８４と、を有して構成されている。
【０１３６】
図６（ｂ）には、ＣＰＵＩＦ部８１、ＣＧバスＩＦ部８２、ＤＲＡＭＩＦ部８３、及び、ＶＲＡＭＩＦ部８４と、レジスタ群７０、ＣＧＲＯＭ５５、ＤＲＡＭ５４、及びＶＲＡＭ７１との関係が図示されている。先に説明した通り、実施例のＣＧＲＯＭ５５は、全体として６４Ｇビットの記憶容量を有し、ＣＧバスＩＦ部８２が機能することで、メモリインターリーブ方式又はページリード方式で機能している。そして、ＣＧバスＩＦ部８２が取得したＣＧデータは、本実施例では、プリロードデータとして、ＤＲＡＭＩＦ部８３を経由して、外付けＤＲＡＭ５４に転送される。なお、プリロード動作は、必須ではなく、またデータ転送先も、外付けＤＲＡＭ５４に限定されず、ＶＲＡＭ７１であっても良い。例えば、プリロード動作を実行しない場合には、ＣＧデータは、ＶＲＡＭＩＦ部８４を経由してＶＲＡＭ７１に転送される。
【０１３７】
図６（ａ）に示すデータ転送回路７２は、ＶＤＰ回路内部のリソース（記憶媒体）と外部記憶媒体を、転送元ポート又は転送先ポートとして、これらの間でデータ転送動作を実行する回路である。転送元ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体（リソース）が含まれる。同様に、転送先ポートには、ＶＲＡＭ７１の他、ＣＰＵバス、ＣＧバス、外部ＤＲＡＭバスに接続された記憶媒体が含まれる。また、データ転送回路７２は、一群の描画コマンドによって一フレーム分の表示画像を特定するディスプレイリストＤＬを、プリローダ７３や描画回路７６に送信する動作も担当している。
【０１３８】
ディスプレイリストＤＬは、描画する順番に記載された一群の描画コマンドで構成されている。描画コマンドには、一フレームのどの位置に、どのような画像を描画するかを規定するコマンドも含まれ、描画すべき画像のＣＧＲＯＭなどの記憶位置（ソースアドレス）も特定されている。なお、原画像データＤ０が、基本画像データｄ１と、エフェクト画像データｄ２とに区分されている動画データの場合には、デコード後のエフェクト画像データｄ２が縦横方向に２倍され、デコード後の基本画像データに重ね書きされるようディスプレイリストに指定されている。
【０１３９】
また、本実施例では、２つの表示装置ＤＳ１，ＤＳ２を使用するので、ＶＲＡＭ７１に確保された表示装置ＤＳ１，ＤＳ２用のフレームバッファＦＢａ，ＦＢｂに、一フレーム分の画像データを各々生成する必要があり（図９（ｂ）参照）、所定の描画コマンドによって、フレームバッファＦＢａ，ＦＢｂの描画位置が特定される。なお、特に限定されるものではないが、本実施例では、動画演出は、表示装置ＤＳ１だけで実行される。
【０１４０】
プリローダ７３は、データ転送回路７２によって送信されたディスプレイリストＤＬを解釈して、その中で参照しているＣＧＲＯＭ５５上のＣＧデータを、予め指定されている、ＤＲＡＭ５４のプリロード領域に転送する回路である。また、このとき、プリローダ７３は、ＣＧデータの参照先を、転送後のアドレスに書換えたディスプレイリストＤＬを出力する。なお、書換えたディスプレイリストＤＬは、データ転送回路７２によって描画回路７６に送信される。なお、本実施例では、外付けＤＲＡＭ５４にプリロード領域を設定することで、十分な記憶領域を確保しているので、例えば、複数フレーム分のＣＧデータを一気にプリロードしても何も問題が生じない。もっとも、一フレーム分のＣＧデータを先読み出する本実施例では、外付けＤＲＡＭ５４に代えて、内蔵ＶＲＡＭ７１にプリロード領域を設定することもできる。
【０１４１】
描画回路７６は、データ転送回路７２によって送信されたディスプレイリストＤＬの描画コマンドを順番に解析して、グラフィックスデコーダ７５やジオメトリエンジン７７などと協働して、ＶＲＡＭ７１に形成されたフレームバッファに、各表示装置ＤＳ１，ＤＳ２の一フレーム分の画像を描画する回路である。
【０１４２】
上記の通り、本実施例では、プリローダ７３を機能させているので、ディスプレイリストＤＬのＣＧデータの参照先は、ＣＧＲＯＭ５５ではなく、ＤＲＡＭ５４又はＶＲＡＭ７１に設定されたプリロード領域である。そのため、描画回路７６による描画の実行中に生じるＣＧデータへのランダムアクセスを迅速に実行することができ、動きの激しい高解像度の動画についても問題なく描画することができる。すなわち、本実施例によれば、ＣＧＲＯＭ５５として、特別高価な素子を使用しなくても、複雑高度な画像演出を実行することができる。
【０１４３】
なお、ＶＲＡＭ７１に形成されたフレームバッファＦＢは、描画領域と表示領域に区分されたダブルバッファであり、２つの領域を、交互に用途を切り替えて使用する。また、本実施例では、２つの表示装置ＤＳ１，ＤＳ２が接続されているので、２区画のフレームバッファＦＢａ／ＦＢｂが確保されている。したがって、描画回路７６は、表示装置ＤＳ１用のフレームバッファＦＢａの描画領域に、一フレーム分の画像データを描画すると共に、表示装置ＤＳ２用のフレームバッファＦＢａの描画領域に、一フレーム分の画像データを描画することになる。なお、描画領域に、画像データが書込まれているとき、表示回路７４は、表示領域の画像データを読み出して、各表示装置ＤＳ１，ＤＳ２に出力する。
【０１４４】
表示回路７４は、フレームバッファＦＢａ，ＦＢｂの画像データを読み出して、最終的な画像処理を施した上で出力する回路である（図９（ｅ）参照）。最終的な画像処理には、例えば、画像を拡大／縮小するスケーリング処理、微妙なカラー補正処理、画像全体の量子化誤差が最小化するディザリング処理が含まれている。そして、これらの画像処理を経たでデジタルＲＧＢ信号（合計２４ビット）が、水平同期信号や垂直同期信号と共に出力される。図９（ｅ）に示す通り、本実施例では、上記の動作を並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられており、各表示回路Ａ／Ｂ／Ｃは、各々に対応するフレームバッファＦＢａ／ＦＢｂ／ＦＢｃの画像データを読み出して、上記の最終画像処理を実行する。但し、本実施例では、表示装置は２個であるので、フレームバッファＦＢｃは確保されておらず、表示回路Ｃが機能することもない。
【０１４５】
この動作に関連して、この実施例の出力選択部７９は、表示回路Ａの出力信号を、ＬＶＤＳ部８０ａに伝送し、表示回路Ｂの出力信号を、ＬＶＤＳ部８０ｂに伝送している（図９（ｅ））。そして、ＬＶＤＳ部８０ａは、画像データ（合計２４ビットのデジタルＲＧＢ信号）をＬＶＤＳ信号に変換して、クロック信号を伝送する一対を加えて、全五対の差動信号としてメイン表示装置ＤＳ１に出力している。なお、メイン表示装置ＤＳ１には、ＬＶＤＳ信号の変換受信部ＲＶが内蔵されており、ＬＶＤＳ信号からＲＧＢ信号を復元して、表示回路Ａの出力に対応する画像を表示している。
【０１４６】
一方、ＬＶＤＳ部８０ｂは、各８ビットのデジタルＲＧＢ信号の下位２ビットを除く各６ビット（合計１８ビット）について、クロック信号を伝送する一対を加えて、全四対の差動信号として変換受信部ＲＶに出力し、サブ表示装置ＤＳ２が変換受信部ＲＶ（ＴＨＣＶ２１４）から受ける合計１８ビットのＲＧＢ信号による画像表示を実現している。これは、サブ表示装置ＤＳ２には、２８＊２８＊２８もの解像度は不要であり、２６＊２６＊２６の解像度で足りるためである。但し、特に限定されるものではなく、全五対の差動信号を伝送して、２８＊２８＊２８の解像度を実現しても良い。
【０１４７】
また、必ずしもＬＶＤＳ信号とする必要は無く、例えば伝送距離が短い場合には、デジタルＲＧＢ信号を、デジタルＲＧＢ部８０ｃを経由して、そのまま表示装置に伝送するか、或いは、伝送距離が長い場合には、デジタルＲＧＢ信号を、変換送信部ＴＲ’において、Ｖ−Ｂｙ−ｏｎｅ（登録商標）信号に変換して変換受信部ＲＶ’に伝送した後、変換受信部ＲＶ’においてデジタルＲＧＢ信号に戻すのも好適である。なお、図９（ｅ）の破線は、この動作態様を示しているが、出力選択部７９の動作を適宜に設定することで、表示回路Ａ／Ｂ／Ｃの何れの出力信号であっても上記の動作が可能となる。
【０１４８】
次に、ＳＭＣ部７８（Serial Management Controller）は、ＬＥＤコントローラとＭｏｔｏｒコントローラとを内蔵した複合コントコントローラである。そして、外部基板に搭載したＬＥＤ／Ｍｏｔｏｒドライバ（シフトレジスタを内蔵するドライバＩＣ）に対して、クロック信号に同期してＬＥＤ駆動信号やモータ駆動信号を出力する一方、適宜なタイミングで、ラッチパルスを出力可能に構成されている。
【０１４９】
上記したＶＤＰ回路５２の内部回路及びその動作に関し、内部回路が実行すべき動作内容は、画像制御ＣＰＵ６３が、レジスタ群７０に設定する動作パラメータ（設定値）で規定され、ＶＤＰ回路５２の実行状態は、レジスタ群７０の動作ステイタス値をＲＥＡＤすることで特定できるようになっている。レジスタ群７０は、画像制御ＣＰＵ６３のメモリマップ上、１Ｍバイト程度のメモリ空間（０〜ＦＦＦＦＦＨ）にマッピングされた多数のレジスタを意味し、画像制御ＣＰＵ６３は、ＣＰＵＩＦ部８１を経由して動作パラメータのＷＲＩＴＥ（設定）動作と、動作ステイタス値のＲＥＡＤ動作を実行するようになっている（図６（ｂ）参照）。
【０１５０】
レジスタ群７０には、割り込み動作などシステム動作に関する初期設定値が書込まれる「システム制御レジスタ」と、画像制御ＣＰＵ６３とＶＤＰ回路５２の内部回路との間のデータ転送回路７２によるデータ転送処理に関する設定値などが書込まれる「データ転送レジスタ」と、グラフィックスデコーダ７５の実行状況を特定する「ＧＤＥＣレジスタ」と、描画コマンドや描画回路７６に関する設定値が書込まれる「描画レジスタ」と、プリローダ７３の動作に関する設定値が書込まれる「プリローダレジスタ」と、表示回路７４の動作に関する設定値が書込まれる「表示レジスタ」と、ＬＥＤコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「ＬＥＤ制御レジスタ」と、Ｍｏｔｏｒコントローラ（ＳＭＣ部７８）に関する設定値が書込まれる「モータ制御レジスタ」とが含まれている。
【０１５１】
そして、画像制御ＣＰＵ６３が、レジスタ群７０の何れかに適宜な設定値を書込むことで、ＶＤＰ回路５２の内部動作が実現される。したがって、画像制御ＣＰＵ６３は、適宜な時間間隔で更新するディスプレイリストＤＬと、上記したレジスタ群７０を構成するレジスタへの設定値に基づいて、ディスプレイリストＤＬに基づく画像演出を実現することになる。なお、この実施例では、ランプ演出やモータ演出は、演出制御基板２２の演出制御ＣＰＵ４０が担当するので、ＳＭＣ部７８を使用することはなく、ＬＥＤ制御レジスタやモータ制御レジスタに設定値が書込まれることもない。
【０１５２】
続いて、２つの表示装置ＤＳ１，ＤＳ２を使用して実行される画像演出の制御動作について、図９（ａ）〜図９（ｄ）のフローチャートと、図１０（ａ）のタイムチャートを参照しつつ説明する。なお、画像演出は、演出制御ＣＰＵ４０から制御コマンドＣＭＤ’を受ける画像制御ＣＰＵ６３と、画像制御ＣＰＵ６３に指示されて機能するＶＤＰ回路５２と、によって実現される。先に説明した通り、画像制御ＣＰＵ６３からＶＤＰ回路５２に対する指示は、レジスタ群７０に書込まれる動作パラメータによって特定される。
【０１５３】
図９に示す通り、画像演出動作は、画像制御ＣＰＵ６３によって所定時間毎に実行されるディスプレイリストの更新処理（図９（ａ））と、画像制御ＣＰＵ６３から受けるディスプレイリストに基づいて動作するプリローダ７３、描画回路７６、及び、表示回路７４の各シーケンス動作（図９（ｂ）〜図９（ｄ））によって実現される。なお、プリローダ７３、描画回路７６、及び、表示回路７４が、以下に説明するシーケンス動作を実現するよう、電源リセット時やその後の必要なタイミングで、画像制御ＣＰＵ６３は、必要な動作パラメータをレジスタ群７０に設定している。
【０１５４】
以上を踏まえて説明すると、画像制御ＣＰＵ６３は、例えば１／３０秒毎に、リスト更新処理を開始し（ＳＴ１）、プリローダ７３、描画回路７６、及び、表示回路７４のシーケンス動作を開始させる（ＳＴ２）。図１０（ａ）に示す通り、画像制御ＣＰＵ６３、プリローダ７３、描画回路７６、及び表示回路７４は、一定時間（δ）間隔で間欠的に、各々、自らの動作を並列的に実行することになる。なお、図１０（ｂ）は、ＣＰＵ回路の内蔵ＲＡＭ５９と、ＶＤＰ回路の内蔵ＶＲＡＭ７１と、外付けＤＲＡＭ５４と、ＣＧＲＯＭ５５について、各メモリの内容を模式的に示している。
【０１５５】
画像制御ＣＰＵ６３の動作について説明を続けると、ステップＳＴ２の処理に続いて、画像制御ＣＰＵ６３は、演出シナリオに基づいてディスプレイリストＤＬを更新する（ＳＴ３）。ここで、演出シナリオは、演出制御ＣＰＵ４０から受けた制御コマンドＣＭＤ’で特定される画像演出を具体化したものである。すなわち、演出シナリオには、一定時間継続される一連の動画や、描画位置や配置姿勢や拡大縮小率が適宜に規定される静止画（背景画像や予告画像を含む）について、(1) 一連の動画演出の開始時刻や終了時刻、(2) どの静止画を、どの時刻に、どの位置に、どのように描くか、などが規定されている。
【０１５６】
なお、動画演出とは言っても、表示装置の描画画像が、迅速かつ円滑に変化するだけであり、一定時間毎に、同一又は異なる次の画像データを、表示装置に描画する点では静止画と同じである。また、この実施例では、２つの表示装置ＤＳ１，ＤＳ２に、異なる画像を表示するので、この構成に対応して、演出シナリオは二区分されている。
【０１５７】
そして、画像制御ＣＰＵ６３は、このような構成の演出シナリオを参照して、各タイミング（Ｔ１，Ｔ１＋δ，Ｔ１＋２δ，・・・）で、表示装置ＤＳ１，ＤＳ２の表示画像を特定する一群の描画コマンドを列記したディスプレイリストＤＬを生成する。ディスプレイリストＤＬは、動画については、時間的に進行する動画のどの部分を表示するかを、ＣＧＲＯＭの記憶位置を特定して規定し、スプライト画像などの静止画については、ＣＧＲＯＭの何処に記憶されている画像を、表示装置のどの位置に、どのように描くかなどを規定している。
【０１５８】
次に、このように構成されたディスプレイリストＤＬを、外付けＤＲＡＭ５４の規定領域に転送して、次のリスト更新タイミングに達するのを待つ（ＳＴ４）。図１０（ａ）及び図１０（ｂ）には、タイミングＴ１から開始される画像制御ＣＰＵ６３の動作の結果、ディスプレイリストＤＬ１が生成され、これがタイミングＴ１’で外付けＤＲＡＭ５４に転送されることが図示されている。
【０１５９】
このディスプレイリストＤＬ１は、この実施例では、一タイミング遅れたタイミングＴ１＋δで、プリローダ７３によって書換え処理がされ、更に一タイミング遅れたタイミングＴ１＋２δで、書換え後のディスプレイリストＤＬ１に基づいて描画回路７６によって描画処理がされる。そして、更に一タイミング遅れたタイミングＴ１＋３δで、表示回路７４の表示動作に基づいて、ディスプレイリストＤＬ１によって特定される表示画面が表示装置ＤＳ１，ＤＳ２に現れる。
【０１６０】
このように、本実施例では、プリローダ７３、描画回路７６、及び表示回路７４が、一タイミングずつ遅れて動作するよう構成されている。そのため、タイミングＴ１から開始されるプリローダ７３は、外付けＤＲＡＭ５４の未処理で最古のディスプレイリストを処理することで、具体的には、一つ手前のタイミングで生成されたディスプレイリストを処理することになる。言い換えると、タイミングＴ１に画像制御ＣＰＵ６３が生成したディスプレイリストＤＬ１は、タイミングＴ１＋δから開始されるプリローダ７３の動作に基づき、以下の通りに処理される。
【０１６１】
以下、タイミングＴ１＋δ以降を説明すると、プリローダ７３は、外付けＤＲＡＭ５４の規定領域に記憶されている、未処理で最古のディスプレイリストであるディスプレイリストＤＬ１を解析する。そして、ディスプレイリストＤＬ１に、ＣＧＲＯＭのＣＧデータの必要とする描画コマンドを検出した場合には、その一群のＣＧデータを外付けＤＲＡＭ５４のＣＧデータ領域に取得するべく、ＣＧバスＩＦ部８２が機能する。また、この先読み（プリロード）処理に関わる描画コマンドにおける、ＣＧデータの記憶位置をＣＧＲＯＭ５５のソースアドレス値から、ＤＲＡＭ５４に確保したＣＧデータ領域のアドレス値に書換える（ＳＳ１０）。
【０１６２】
以上の動作は、ＣＧＲＯＭのＣＧデータを必要とする描画コマンドを検出する毎に、繰り返し実行され、表示装置ＤＳ１と表示装置ＤＳ２の一フレームを構築するためのＣＧデータ（圧縮データ）が、全て、ＣＧＲＯＭ５５からＤＲＡＭ５４のＣＧデータ領域に確保されることになる。なお、一度、ＤＲＡＭ５４のＣＧデータ領域に確保したＣＧデータは、その後も使用可能に管理されているので、それ以前のタイミングで確保したＣＧデータを使用する場合には、プリロード処理（ＳＳ１１）がスキップされ（図９（ｂ）の破線参照）、ＣＧデータの記憶位置をＣＧＲＯＭ５５のソースアドレス値から、ＤＲＡＭ５４に確保したＣＧデータ領域のアドレス値に書換える処理（ＳＳ１０）だけが実行される。
【０１６３】
そして、表示装置ＤＳ１及び表示装置ＤＳ２の各一フレームを特定するディスプレイリストＤＬ１について、そこに記載された全描画コマンドについて、必要なＣＧデータのＤＲＡＭ５４への転送処理や、デイプレイリストの書換え処理が終了すれば、間欠的に開始される次回のプリロード動作まで待機することになる（ＳＳ１２）。なお、図１０（ｂ）には、タイミングＴ１＋δにおいて、必要なＣＧデータがＣＧＲＯＭ５５から外付けＤＲＡＭ５４に転送される状態が矢印で記載されている。なお、転送されたＣＧデータは圧縮状態のままである。
【０１６４】
続いて、図９（ｃ）に基づいて、描画回路７６、グラフィックスデコーダ７５、及びジオメトリエンジン７７などが協働して実行する描画動作について説明する。図１０（ａ）に示す通り、この描画動作は、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、書換え後のディスプレイリストＤＬ１に基づいて実行されるタイミングＴ１＋２δ以降の描画動作を説明する。
【０１６５】
描画回路７６は、外付けＤＲＡＭ５４に記憶されているディスプレイリストのうち、未処理で最古のディスプレイリストであるディスプレイリストＤＬ１に記載されている描画コマンドを順番に解析して（ＳＳ２０）、描画コマンドが指定する静止画や動画について、グラフィックスデコーダ７５やジオメトリエンジン７７を機能させる。なお、描画回路７６は、書換え後のディスプレイリストＤＬ１を処理するので、静止画や動画に関するＣＧデータの参照先は、外付けＤＲＡＭ５４である。
【０１６６】
そして、グラフィックスデコーダ７５によってデコードされた静止画データや動画データは、各々、内蔵ＶＲＡＭ７１に確保されている静止画デコード領域や動画デコード領域に伸張展開される（ＳＳ２２〜ＳＳ２３）。次に、デコード後の静止画データや動画データが、描画コマンドによって規定される描画態様で、ＶＲＡＭ７１のフレームバッファＦＢの所定位置に書込まれることで描画処理が実行される（ＳＳ２４）。
【０１６７】
なお、描画態様には、フレームバッファＦＢにおける描画位置が含まれるが、スプライト画像などの場合には、更に、描画姿勢や拡大縮小率などが規定される場合があり、ジオメトリエンジン７７が機能する。また、原画像データＤ０が、基本画像データｄ１と、エフェクト画像データｄ２とに区分されている動画データの場合には、デコード後のエフェクト画像データｄ２が縦横方向に拡大された後、デコード後の基本画像データに重ね書きされる。
【０１６８】
図９（ｅ）に示す通り、この実施例では、２つの表示装置ＤＳ１，ＤＳ２に対応して、フレームバッファＦＢに、第一フレームバッファＦＢａと第二フレームバッファＦＢｂとが確保されており、描画コマンドによって特定される、フレームバッファＦＢａ／ＦＢｂの所定位置に、静止画や動画のデコードデータが書込まれることで描画動作が実現される（ＳＳ２４）。先に説明した通り、フレームバッファＦＢａ／ＦＢｂは、各々、描画領域と表示領域に区分されたダブルバッファ構造であり、描画動作（ＳＳ２４）では、より正確には、フレームバッファＦＢａ／ＦＢｂの描画領域における所定位置に、デコードデータが書込まれることになる。なお、実施例とは異なるが、フレームバッファＦＢに第三のフレームバッファＦＢｃを確保すれば、第三の表示装置の画像を並行して描画することも可能である。
【０１６９】
何れにしても、ステップＳＳ２２又はステップＳＳ２３の処理後に、そのデコードデータ（動画／静止画）に基づいて、所定のフレームバッファＦＢａ／ＦＢｂの所定位置に必要な画像が描画される（ＳＳ２４）。そして、この処理は、ディスプレイリストＤＬ１の先頭から最後まで、描画コマンドの記載順に実行されるので、先に描画された画像は、その後に、同じ領域に描画される画像によって上書きされることになる。
【０１７０】
そして、全ての描画コマンドについての描画処理が終われば、間欠的に開始される次回の描画動作まで待機状態となる（ＳＳ２５）。なお、図１０（ｂ）には、タイミングＴ１＋２δにおいて、フレームバッファＦＢ（ＦＢａ＋ＦＢｂ）に、必要な画像が描画されることが矢印で記載されている。
【０１７１】
最後に、図９（ｄ）に基づいて表示回路７４の動作を説明する。この表示動作も、一定時間（δ）毎に繰り返されるが、便宜上、以下の説明では、図１０に示すタイミングＴ１＋３δ以降の表示動作を説明する。先に説明した通り、このタイミングでは、ディスプレイリストＤＬ１に基づく画像データが、フレームバッファＦＢａ／ＦＢｂの描画領域に確保されている。そして、この描画領域は、タイミングＴ１＋３δ以降の表示動作では、表示領域として機能する。
【０１７２】
図９（ｅ）に示す通り、ＶＤＰ回路５２には、並列的に実行する３系統の表示回路Ａ／Ｂ／Ｃが設けられているが、この実施例では、２系統の表示回路Ａ／Ｂだけが機能するよう設定されている。そして、表示回路Ａ／Ｂは、各々に対応するフレームバッファＦＢａ／ＦＢｂの表示領域に格納されている画像データを読み出して、出力選択部７９に出力する（ＳＳ３０）。
【０１７３】
その後は、出力選択部７９の動作に基づき、表示回路Ａが出力するフレームバッファＦＢａの画像データが、ＬＶＤＳ部８０ａを経由してメイン表示装置ＤＳ１に伝送されることは先に説明した通りである。また、表示回路Ｂが出力するフレームバッファＦＢｂの画像データが、ＬＶＤＳ部８０ｂを経由してサブ表示装置ＤＳ２に伝送されることも前記の通りである。なお、図１０（ｂ）には、タイミングＴ１＋３δにおいて、フレームバッファＦＢ（ＦＢａ＋ＦＢｂ）の表示領域の画像データが出力されることが矢印で記載されている。
【０１７４】
以上の通り、この実施例では、一連の動作を、プリローダ７３と、描画回路７６と、表示回路７４とが、連動して各々が担当する処理を並列的に実行するので、高画質で高速に変化する大画面の画像演出を支障なく実現することができる。特に、本発明では、２つの表示装置を使用するので、画像演出の制御負担が大きいので、本実施例の並列動作を価値は高い。
【０１７５】
しかも、本発明では、描画回路７６に先行して、プリローダ７３を動作させて、ＣＧデータをＲＡＭに先読み（プリロード）するので、ＣＧＲＯＭ５５として、必ずしもランダムアクセスメモリ（マスクＲＯＭなど）を使用する必要がなく、シーケンシャルアクセスメモリを使用することができ、製造コストを低減することができる。
【０１７６】
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、上記の実施例では、図６（ａ）に示す通り、内蔵ＣＰＵ回路５１と、ＶＤＰ回路５２と、を内蔵した複合チップ５０を使用しているが、このような複合チップ５０を使用することなく、ＶＤＰ回路５２とは別構成のワンチップマイコンを、内蔵ＣＰＵ回路５１に代えて使用するのも好適である。
【０１７７】
また、上記の実施例では、図３に示す通り、音声演出及びランプ（モータ）演出を制御する演出制御ＣＰＵ４０から制御コマンドＣＭＤ’を受ける画像制御ＣＰＵ６３によって画像演出が制御されているが、演出制御ＣＰＵ４０を使用することなく、画像制御ＣＰＵ６３が、直接、主制御部２１の制御コマンドＣＭＤを受けることで、音声演出、ランプ演出、モータ演出、及び画像演出を纏めて統一的に制御するのも好適である。
【０１７８】
図１１は、複合チップ５０に内蔵された画像制御ＣＰＵ６３が、全ての演出動作を制御する構成を示している。このような構成の場合には、制御コマンドＣＭＤ’の送受信の処理が不要となるので、演出インタフェイス基板２２や画像制御基板２３の回路構成が簡素化され、且つ、制御コマンドＣＭＤ’の送受信に関する制御負担が軽減化される上に、制御コマンドＣＭＤ’の伝送ミスや、画像演出と他の演出との同期ズレの問題が解消されるという利点がある。なお、図１１では、複合チップ５０を使用しているが、複合チップ５０に内蔵されたＶＤＰ回路５２や画像制御ＣＰＵ６３を使用すること代えて、より高性能なワンチップマイコンと、専用のＶＤＰ回路を使用するのも好適である。
【０１７９】
図１２は、図１１の要部を詳細に図示したものであり、複合チップ５０に内蔵された画像制御ＣＰＵ６３が、音声演出、ランプ演出、モータ演出、及び画像演出を制御する場合を示している。また、図１３は、図１２の複合チップ５０を、他の回路構成部材と共に図示したものである。
【０１８０】
図１３に示す通り、この実施例では、主制御部２１からの制御コマンドＣＭＤが、入出力回路６４ｐを経由して、パラレル入出力ポート（ＰＩＯ）６２に供給されている。また、ストローブ信号ＳＴＢは、入出力回路６４ｐを経由して、画像制御ＣＰＵ６３の割込み端子に供給されることで、受信割込み処理を起動させている。したがって、受信割込み処理に基づいて、制御コマンドＣＭＤを把握した画像制御ＣＰＵ６３は、演出抽選などを経て、この制御コマンドＣＭＤに対応する音声演出、ランプ演出、モータ演出、及び画像演出を統一的に制御することになる。
【０１８１】
ところで、図１１〜図１３の実施例では、ランプ演出とモータ演出のために、ＶＤＰ回路５２のＳＭＣ部（Serial Management Controller）７８を使用している。先に説明した通り、ＳＭＣ部７８には、ＬＥＤコントローラとＭｏｔｏｒコントローラとが内蔵されており、クロック同期方式でシリアル信号を出力できるよう構成されている。また、Ｍｏｔｏｒコントローラは、所定のレジスタ７０への設定値に基づき、任意のタイミングでラッチパルスを出力可能に構成され、また、クロック同期方式でシリアル信号を入力可能に構成されている。
【０１８２】
そこで、本実施例では、クロック信号に同期してモータ駆動信号やＬＥＤ駆動信号を、ＳＭＣ部７８から出力させる一方、適宜なタイミングで、ラッチパルスを、動作制御信号ＥＮＡＢＬＥとして出力するようにしている。また、演出モータ群Ｍ１〜Ｍｎからの原点センサ信号ＳＮ０〜ＳＮｎをクロック同期方式でシリアル入力するよう構成されている。
【０１８３】
図１２に示す通り、クロック信号ＣＫ０〜ＣＫ２、駆動信号ＳＤＡＴＡ０〜ＳＤＡＴＡ２、及び、動作制御信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２は、出力バッファ４７，４８，４９を経由して、ランプ駆動基板３６，２９やランプモータ駆動基板３０に伝送される。また、センサ信号ＳＮ０〜ＳＮｎは、モータランプ駆動基板３０から入力バッファ４９を経由して、ＳＭＣ部７８にシリアル入力される。
【０１８４】
なお、図１１〜図１３の構成において、ＳＭＣ部７８を使用することは必須ではない。すなわち、内蔵ＣＰＵ回路５１には、汎用のシリアル入出力ポートＳＩＯが内蔵されているので、これらを使用して、ランプ演出とモータ演出を実行することもできる。図１３には、シリアル入出力ポートＳＩＯに内部接続されている入出力回路６４ｓを経由して、クロック信号ＣＫ０〜ＣＫ２、駆動信号ＳＤＡＴＡ０〜ＳＤＡＴＡ２が出力され、入出力回路６４ｐを経由して動作制御信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ２が出力される構成が破線で示されている。なお、便宜上、入出力ポートや入出力回路と表現するが、実際に機能するのは、出力ポートや出力回路である。
【０１８５】
なお、プリロード動作についても、その使用の有無も含め、適宜に変更可能である。図１４は、プリロード動作を省略した実施例であり、画像制御ＣＰＵによるディスプレイリストの更新処理（図１４（ａ））と、描画回路７６などによる描画動作（図１４（ｂ））と、表示回路７４による表示動作（図１４（ｃ））とが、一定時間毎に繰り返される動作態様を示している。このような実施例の場合には、例えば、タイミングＴ１で更新されたディスプレイリストは、タイミングＴ１＋２δにおいて実効化されて、表示装置ＤＳ１，ＤＳ２に、そのディスプレイリストに対応する表示画面が表示される。通常のマスクＲＯＭなど、ランダムアクセス可能なメモリを使用する場合には、プリローダ７３によるプリロード動作は特に不要であって、図１４のような構成を採るのが好適である。
【０１８６】
逆に、シーケンシャルアクセスメモリを使用する場合には、プリローダ７３が好適に活用されるが、必ずしも、一フレーム分のＣＧデータ毎にプリロードする必要はない。図１５は、表示画面の複数フレーム分を纏めてプリロードする場合について、画像制御ＣＰＵによるディスプレイリストの更新処理（図１５（ａ））と、プリローダ７３による多重プリロード処理（図１５（ｂ））とを示している。なお、描画回路７６などによる描画動作と、表示回路７４による表示動作については、記載を省略しているが、図９や図１０の場合と同様に、所定時間δ（例えば１／３０秒）毎に繰り返し実行される。
【０１８７】
以下、リスト更新処理を説明すると、画像制御ＣＰＵは、所定時間毎に、描画回路７６などによる描画動作と、表示回路７４による表示動作とを起動させるものの（ＳＴ１１）、更新タイミングに達するまで、ディスプレイリストＤＬを更新することなく待機する（ＳＴ１２）。そして、更新タイミングに達すると、複数ｎ個のディスプレイリストＤＬ１〜ＤＬｎを纏めて生成し（ＳＴ１３）、これらを、例えば、外付けＤＲＡＭ５４に転送すると共に、プリローダ７３を起動させる（ＳＴ１４）。
【０１８８】
すると、この処理に対応して、プリローダ７３が動作を開始し、外付けＤＲＡＭ５４に記憶されている複数個のディスプレイリストのうち、未処理で最古のディスプレイリストから順番に解析処理を開始し、ＣＧＲＯＭのアドレス値に関してディスプレイリストを書換える（ＳＳ１０）。そして、必要時にはＣＧＲＯＭのＣＧデータを先読み（プリロード）する（ＳＳ１１）。
【０１８９】
この実施例では、以上の処理（ＳＳ１０〜ＳＳ１１）は、単一のディスプレイリストＤＬに限定されず、複数ｎ個のディスプレイリストＤＬ１〜ＤＬｎの全てについて、他の動作に支障を与えない限り、順番に実行される（ＳＳ１２’，ＳＳ１２）。他の動作に支障を与える場合とは、例えば、外付けＤＲＡＭ５４に確保されたプリロード領域（図１０（ｂ）参照）が、未使用のＣＧデータによって満杯状態になっているような場合であり、このような場合には、ＣＧデータの上書きを避けるため、プリロード領域に空きが生じるのを待つ（ＳＳ１２’）。なお、リスト更新処理において、生成するディスプレイリストＤＬ１〜ＤＬｎの個数を適正値に設定することで、ステップＳＳ１２’の処理を不要にするのも好適である。
【０１９０】
何れにしても、全てのディスプレイリストＤＬ１〜ＤＬｎについての処理が終わるまで、上記の動作を繰り返す（ＳＳ１２）。この実施例によれば、図９の実施例では生じ得る、あるタイミングで、大量のＣＧデータのＲＥＡＤアクセスが集中するような問題が解消され、ＣＧＲＯＭへのアクセス負担を平滑化することができる。なお、図９のリスト更新処理と、図１５の多重リスト処理とを混在させて、ＲＥＡＤアクセスが集中する場合だけ、図１５の多重リスト処理に移行させても良い。
【０１９１】
ところで、ＣＧバスＩＦ部８２のバス幅や、ＣＧＲＯＭ５５の構成についても、特に、図７の構成に限定されるものではない。図１６（ａ）は、ＣＧバスＩＦ部８２のデータバス幅を１２８ビットに設定し、記憶容量３２×２３６ビット長のメモリ素子ＭＲを、４個並列的に接続した回路構成を示している。
【０１９２】
すなわち、この回路構成では、全データ量は、２５×２３６×２２＝２４３ビット＝２４０バイトである。この回路構成では、４個のメモリ素子に、３２ビット単位のＣＧデータが連続的に記憶されており、Ｇ＿ＣＥ０（Chip Enable ）とＧ＿ＯＥ０（Output Enable ）を、この順番にアサートすると、１２８ビットのＣＧデータが纏めてメモリＲＥＡＤされる。そのため、一群のＣＧデータを高速にシーケンシャルアクセス／ランダムアクセスする上で好適である。
【０１９３】
また、図１６（ｂ）は、インターリーブ方式の回路構成であり、各メモリ素子ＭＲには、３２ビット幅の記憶バンクが４区画（＃０〜＃３）設けられている。そして、各メモリ素子ＭＲのＣＥ０端子とＣＥ２端子を直結して、ＶＤＰ回路５２のＧ＿ＣＥ０（Chip Enable ）端子に接続すると共に、ＯＥ０端子とＯＥ２端子を直結してＶＤＰ回路５２のＧ＿ＯＥ０（Output Enable ）端子に接続することで、６４ビット長の偶数領域バンクＥＶ（＃０及び＃２）を構成している。
【０１９４】
同様に、各メモリ素子ＭＲのＣＥ１端子とＣＥ３端子を直結して、ＶＤＰ回路５２のＧ＿ＣＥ１（Chip Enable ）端子に接続すると共に、ＯＥ１端子とＯＥ３端子を直結してＶＤＰ回路５２のＧ＿ＯＥ１（Output Enable ）端子に接続することで、６４ビット長の奇数領域バンクＯＤ（＃１及び＃３）とを構成している。
【０１９５】
図示の通り、アドレスバスＧ＿ＭＡ３８〜Ｇ＿ＭＡ４のバス幅は、３５ビット長である。また、各記憶素子ＭＲの偶数記憶バンクＥＶと奇数記憶バンクＯＤは、各々２３５×８バイト長であり、記憶素子２個全体としては、２３５×１６バイト＝２３９バイトとなる。この回路構成では、アドレス空間は、偶数バンクＥＶ及び奇数バンクＯＤとも、８番地毎にメモリ素子ＭＲが入れ替わる。そして、一連のＣＧデータは、３５ビット長のアドレスデータで選択される偶数バンクＥＶの６４ビットに続いて、同じアドレスデータで選択される奇数バンクＯＤの６４ビットとして、１２８ビット毎に記憶されている。
【０１９６】
そして、一連のＣＧデータをシーケンシャルアクセスする場合には、３５ビット長のアドレスデータ（Ｇ＿ＭＡ３８〜Ｇ＿ＭＡ４）を確定させた後、Ｇ＿ＣＥ０端子とＧ＿ＯＥ０端子をアサートして、偶数バンクＥＶの１２８ビットをメモリＲＥＡＤし、その後、アドレスデータを変化させることなく、Ｇ＿ＣＥ１端子とＧ＿ＯＥ１端子をアサートして、奇数バンクＯＤの１２８ビットをメモリＲＥＡＤすることになる。したがって、一群のＣＧデータを高速にシーケンシャルアクセスする上で特に好適である。
【０１９７】
ところで、この回路構成においても、一連のＣＧデータを、記憶バンクを切り替えることなく、偶数記憶バンクＥＶや奇数記憶バンクＯＤに連続記憶しておくことで、ページリード方式を採ることができる。なお、Ｇ＿ＭＡ３９のビット値が、ＣＧバスＩＦ部８２に対するバンク切換信号として機能し、ランダムアクセス時には、Ｇ＿ＣＥ０端子か又はＧ＿ＣＥ１端子が選択的にアサートされることで、何れか一方の記憶バンクＥＶ，ＯＤが指定され、任意のアドレスを含む一群についてメモリＲＥＡＤ動作が実行することもできる。
【０１９８】
以上、上記した各実施例では、もっぱら弾球遊技機について説明したが、回胴遊技機など、画像演出を伴う他の遊技機においても好適に活用されることは勿論である。
【符号の説明】
【０１９９】
ＧＭ            遊技機
ＤＳ１          表示装置
５５            記憶装置
【図１】
0006000389.tif 000002
【図２】
0006000389.tif 000003
【図３】
0006000389.tif 000004
【図４】
0006000389.tif 000005
【図５】
0006000389.tif 000006
【図６】
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【図７】
0006000389.tif 000008
【図８】
0006000389.tif 000009
【図９】
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【図１０】
0006000389.tif 000011
【図１１】
0006000389.tif 000012
【図１２】
0006000389.tif 000013
【図１３】
0006000389.tif 000014
【図１４】
0006000389.tif 000015
【図１５】
0006000389.tif 000016
【図１６】
0006000389.tif 000017
【図１７】
0006000389.tif 000018
【図１８】
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