(57)【特許請求の範囲】
【請求項１】
第１の入力端子と、第２の入力端子と、第１のラッチ部と、第２のラッチ部と、第１のトランスミッションゲートと、第２のトランスミッションゲートと、出力端子と、を有し、
前記第１のラッチ部は、第１のインバータと、第１のクロックドインバータと、を含み、
前記第２のラッチ部は、第２のインバータと、第２のクロックドインバータと、を含み、
前記第１のラッチ部及び前記第２のラッチ部のうち、前記第１のラッチ部のみがチャネル形成領域に酸化物半導体を有するトランジスタを含み、
前記第１の入力端子は、前記第１のトランスミッションゲートの第１の端子と電気的に接続され、
前記第１のトランスミッションゲートの第２の端子は、前記第１のラッチ部と電気的に接続され、
前記トランジスタのゲートは、前記第２の入力端子と電気的に接続され、
前記第１のラッチ部は、前記第２のトランスミッションゲートの第１の端子と電気的に接続され、
前記第２のトランスミッションゲートの第２の端子は、前記第２のラッチ部と電気的に接続され、
前記第２のラッチ部は、前記出力端子と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１の入力端子と、第２の入力端子と、第１のラッチ部と、第２のラッチ部と、第１のトランスミッションゲートと、第２のトランスミッションゲートと、出力端子と、を有し、
前記第１のラッチ部は、第１のインバータと、第１のクロックドインバータと、を含み、
前記第２のラッチ部は、第２のインバータと、第２のクロックドインバータと、を含み、
前記第１のラッチ部及び前記第２のラッチ部のうち、前記第１のラッチ部のみがチャネル形成領域に酸化物半導体を有するトランジスタを含み、
前記第１の入力端子は、前記第１のトランスミッションゲートの第１の端子と電気的に接続され、
前記第１のトランスミッションゲートの第２の端子は、前記第１のインバータの入力端子と、前記第１のクロックドインバータの出力端子とに、電気的に接続され、
前記第１のインバータの出力端子は、前記第２のトランスミッションゲートの第１の端子と、前記トランジスタのソースまたはドレインの一方とに、電気的に接続され、
前記トランジスタのゲートは、前記第２の入力端子と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は、前記第１のクロックドインバータの入力端子に電気的に接続され、
前記第２のトランスミッションゲートの第２の端子は、前記第２のインバータの入力端子と、前記第２のクロックドインバータの出力端子とに、電気的に接続され、
前記第２のインバータの出力端子は、前記出力端子と、前記第２のクロックドインバータの入力端子とに、電気的に接続されていることを特徴とする半導体装置。
【請求項３】
第１の入力端子と、第２の入力端子と、第１のラッチ部と、第２のラッチ部と、第１のトランスミッションゲートと、第２のトランスミッションゲートと、出力端子と、を有し、
前記第１のラッチ部は、第１のインバータと、第１のクロックドインバータと、を含み、
前記第２のラッチ部は、第２のインバータと、第２のクロックドインバータと、を含み、
前記第１のラッチ部及び前記第２のラッチ部のうち、前記第１のラッチ部のみがチャネル形成領域に酸化物半導体を有するトランジスタを含み、
前記第１の入力端子は、前記第１のトランスミッションゲートの第１の端子と電気的に接続され、
前記第１のトランスミッションゲートの第２の端子は、前記トランジスタのソースまたはドレインの一方と、前記第１のクロックドインバータの出力端子とに、電気的に接続され、
前記トランジスタのゲートは、前記第２の入力端子と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は、前記第１のインバータの入力端子に電気的に接続され、
前記第１のインバータの出力端子は、前記第２のトランスミッションゲートの第１の端子と、前記第１のクロックドインバータの入力端子とに、電気的に接続され、
前記第２のトランスミッションゲートの第２の端子は、前記第２のインバータの入力端子と、前記第２のクロックドインバータの出力端子とに、電気的に接続され、
前記第２のインバータの出力端子は、前記出力端子と、前記第２のクロックドインバータの入力端子とに、電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１のクロックドインバータにはクロック信号及び反転クロック信号が入力され、
前記第２のクロックドインバータには前記クロック信号及び前記反転クロック信号が入力され、
前記第１のトランスミッションゲートは、前記クロック信号及び前記反転クロック信号に従ってオンとオフが切り替わる機能を有し、
前記第２のトランスミッションゲートは、前記クロック信号及び前記反転クロック信号に従ってオンとオフが切り替わる機能を有することを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１のクロックドインバータ、前記第２のクロックドインバータ、前記第１のトランスミッションゲート、及び前記第２のトランスミッションゲートへの前記クロック信号及び前記反転クロック信号の供給が停止された後に、前記トランジスタがオフになり、
前記トランジスタがオフになった後に前記半導体装置への電源の供給が停止し、
前記半導体装置への前記電源の供給が再開した後に、前記トランジスタがオンになり、
前記トランジスタがオンになった後に、前記第１のクロックドインバータ、前記第２のクロックドインバータ、前記第１のトランスミッションゲート、及び前記第２のトランスミッションゲートへの前記クロック信号及び前記反転クロック信号の供給が再開されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば、薄膜トランジスタが挙げられる。したがって、液晶表示装置および記憶装置なども半導体装置に含まれるものである。
【背景技術】
【０００２】
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献１および特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
表示装置および記憶装置などには半導体素子がマトリクス状に配置されている。マトリクス状に配された半導体素子は、周辺駆動回路によって制御される。周辺駆動回路を構成する回路の一つとしてＤフリップフロップ回路が挙げられる。
【０００５】
本発明の一態様は、処理実行中に電源をオフしてもデータが保持され、かつ、データ退避動作およびデータ復帰動作を不要とするＤフリップフロップ回路を含む半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１の入力端子および第２の入力端子と、第１のラッチ部および第２のラッチ部と、第１のトランスミッションゲートおよび第２のトランスミッションゲートと、出力端子と、を有し、第１のラッチ部は、第１のインバータと、第１のクロックドインバータと、トランジスタと、を含み、該トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタであり、第２のラッチ部は、第２のインバータと、第２のクロックドインバータと、を含み、第１の入力端子は、第１のトランスミッションゲートの第１の端子と電気的に接続され、第１のトランスミッションゲートの第２の端子は、第１のラッチ部と電気的に接続され、トランジスタのゲートは、第２の入力端子と電気的に接続され、第１のラッチ部は、第２のトランスミッションゲートの第１の端子と電気的に接続され、第２のトランスミッションゲートの第２の端子は、第２のラッチ部と電気的に接続され、第２のラッチ部は、出力端子と電気的に接続されている回路を含む半導体装置である。
【０００７】
また、本発明の他の一態様は、第１の入力端子および第２の入力端子と、第１のトランスミッションゲートおよび第２のトランスミッションゲートと、第１のインバータおよび第２のインバータと、第１のクロックドインバータおよび第２のクロックドインバータと、トランジスタと、出力端子と、を有し、該トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタであり、第１の入力端子は、第１のトランスミッションゲートの第１の端子と電気的に接続され、第１のトランスミッションゲートの第２の端子は、第１のインバータの入力端子および第１のクロックドインバータの出力端子と電気的に接続され、第１のインバータの出力端子は、第２のトランスミッションゲートの第１の端子およびトランジスタのソースまたはドレインの一方と電気的に接続され、トランジスタのゲートは、第２の入力端子と電気的に接続され、トランジスタのソースまたはドレインの他方は、第１のクロックドインバータの入力端子に電気的に接続され、第２のトランスミッションゲートの第２の端子は、第２のインバータの入力端子および第２のクロックドインバータの出力端子と電気的に接続され、第２のインバータの出力端子は、出力端子および第２のクロックドインバータの入力端子と電気的に接続されている回路を含む半導体装置である。
【０００８】
また、本発明の他の一態様は、第１の入力端子および第２の入力端子と、第１のトランスミッションゲートおよび第２のトランスミッションゲートと、第１のインバータおよび第２のインバータと、第１のクロックドインバータおよび第２のクロックドインバータと、トランジスタと、出力端子と、を有し、該トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタであり、第１の入力端子は、第１のトランスミッションゲートの第１の端子と電気的に接続され、第１のトランスミッションゲートの第２の端子は、トランジスタのソースまたはドレインの一方および第１のクロックドインバータの出力端子と電気的に接続され、トランジスタのゲートは、第２の入力端子と電気的に接続され、トランジスタのソースまたはドレインの他方は第１のインバータの入力端子に電気的に接続され、第１のインバータの出力端子は、第２のトランスミッションゲートの第１の端子および第１のクロックドインバータの入力端子と電気的に接続され、第２のトランスミッションゲートの第２の端子は、第２のインバータの入力端子および第２のクロックドインバータの出力端子と電気的に接続され、第２のインバータの出力端子は、出力端子および第２のクロックドインバータの入力端子と電気的に接続されている回路を含む半導体装置である。
【０００９】
また、上記構成において、シリコンよりもバンドギャップが大きい半導体材料は、酸化物半導体であると好ましい。
【００１０】
また、上記構成において、酸化物半導体をチャネル領域に用いたトランジスタは、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下である。
【００１１】
また、上記構成において、再起動時と同時に、出力信号を出力する。なお、本明細書で「同時」とは、概略同時も含むものとする。
【発明の効果】
【００１２】
本発明の一態様によって、処理実行中にオフしてもデータが保持され、かつ、データ退避動作およびデータ復帰動作を不要とするＤフリップフロップ回路を含む半導体装置を得ることができる。
【００１３】
また、Ｄフリップフロップ回路の前段の回路のみにシリコンよりもバンドギャップが大きい半導体材料をチャネル領域に用いたトランジスタをＤフリップフロップ回路の前段のみに設けることでＤフリップフロップ回路の面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様である半導体装置のＤフリップフロップ回路を説明する図。
【図２】図１のＤフリップフロップ回路の動作を説明するタイミングチャート。
【図３】本発明の他の一態様である半導体装置のＤフリップフロップ回路を説明する図。
【図４】図３のＤフリップフロップ回路の動作を説明するタイミングチャート。
【図５】適用可能なトランジスタの断面図。
【図６】図５に示すトランジスタの作製方法を説明する図。
【図７】酸化物半導体を用いたトランジスタの特性を示す図。
【図８】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図９】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図１０】酸化物半導体を用いたトランジスタの特性を示す図。
【図１１】酸化物半導体を用いたトランジスタの特性を示す図。
【図１２】酸化物半導体を用いたトランジスタの特性を示す図。
【発明を実施するための形態】
【００１５】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れかえて用いることができるものとする。
【００１７】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
【００１８】
図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００１９】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００２０】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例であるＤフリップフロップ回路について図１および図２を用いて説明する。
＜回路構成例＞
【００２１】
図１には、本発明の一態様であるＤフリップフロップ回路１００の回路図を示す。
【００２２】
図１（Ａ）に示すＤフリップフロップ回路１００では、データ信号Ｄが入力される入力端子は、トランスミッションゲート１０２の第１の端子に電気的に接続され、トランスミッションゲート１０２の第２の端子は、ノードＮ１を介してインバータ１０４の入力端子およびクロックドインバータ１０６の出力端子に電気的に接続され、インバータ１０４の出力端子およびトランジスタ１０７のソースまたはドレインの一方は、ノードＮ２を介してトランスミッションゲート１０８の第１の端子に電気的に接続され、トランジスタ１０７のゲートは、ゲート制御信号ＯＳＧが入力される入力端子と電気的に接続され、トランジスタ１０７のソースまたはドレインの他方は、ノードＦＮを介してクロックドインバータ１０６の入力端子に電気的に接続され、トランスミッションゲート１０８の第２の端子は、ノードＮ３を介してインバータ１１０の入力端子およびクロックドインバータ１１２の出力端子に電気的に接続され、インバータ１１０の出力端子およびクロックドインバータ１１２の入力端子は、ノードＮ４を介して出力信号Ｑが出力される出力端子に電気的に接続されている。なお、図１（Ｂ）には、クロックドインバータ１０６およびクロックドインバータ１１２の構成を示す。
【００２３】
また、トランスミッションゲート１０２の第２の端子とトランスミッションゲート１０８の第１の端子との間に挟まれているインバータ１０４、クロックドインバータ１０６およびトランジスタ１０７をまとめてラッチ部１２０と呼ぶこともでき、トランスミッションゲート１０８の第２の端子と出力信号Ｑが出力される出力端子との間に挟まれているインバータ１１０およびクロックドインバータ１１２をまとめてラッチ部１３０と呼ぶこともできる。
【００２４】
また、Ｄフリップフロップ回路１００の電源がオン状態であり、トランジスタ１０７がオン状態である期間では、クロック信号ＣＬＫがＬレベル、反転クロック信号ＣＬＫＢがＨレベルの電位が与えられると、ラッチ部１２０は、ループ構造（インバータループともいう）になる。このようなインバータループを形成することで、電源供給を停止する期間が長い場合などにおいて、データ保持部であるノードＦＮに蓄積された電荷が減少するなどにより、ノードＦＮがＨレベルもしくはＬレベルから多少ずれた電位となっていても、改めてＨレベルもしくはＬレベルの電位が供給される。その結果、ノードＦＮの電位を変動前の状態に戻すことができる。
【００２５】
なお、本実施の形態において、Ｄフリップフロップ回路の後段であるラッチ部１３０にラッチ部１２０のようにトランジスタ１０７が設けられていてもＤフリップフロップ回路１００の電源をオフ状態からオン状態にした際に、クロックドインバータ１１２は、非導通状態になり、インバータループを形成することができず、保持したデータを瞬時に出力端子Ｑに出力できないためラッチ部１３０にトランジスタ１０７を設けても意味をなさない。そのため、トランジスタ１０７は、Ｄフリップフロップ回路の前段であるラッチ部１２０のみに設けられていればよい。このため、Ｄフリップフロップ回路の面積の縮小化を図ることができる。
【００２６】
トランスミッションゲート１０２、クロックドインバータ１０６、トランスミッションゲート１０８およびクロックドインバータ１１２は、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢが入力されることによって、各構成のＯＮ／ＯＦＦを切り換える。
【００２７】
また、トランジスタ１０７は、チャネル幅あたりのオフ電流（リーク電流）が１×１０−１９Ａ／μｍ以下と極めて低いトランジスタ、例えば、ワイドバンドギャップ半導体である酸化物半導体をチャネル領域に有するトランジスタを用いることができる。なお、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとしては他にも、シリコンよりもバンドギャップが大きい半導体材料を用いて実現することもできる。なお、バンドギャップとしては、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である半導体材料を用いればよい。
【００２８】
ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタ１０７のソースまたはドレインの他方に電気的に接続され、かつ当該トランジスタがオフ状態となることによって浮遊状態となるノードＦＮにおいてデータを保持する。なお、当該トランジスタのオフ電流（リーク電流）の値は、極めて低い。そのため、当該ノードＦＮの電位を特定の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定またはほぼ一定に維持することが可能である。これにより、当該Ｄフリップフロップ回路において、正確なデータの保持が可能となる。
【００２９】
また、酸化物半導体はエネルギーギャップが３．０ｅＶ以上であり、シリコンのバンドギャップ（１．１ｅＶ）と比較して非常に大きい。
【００３０】
トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう）は、チャネル領域が形成される半導体膜における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００３１】
一方、例えば、バンドギャップが３．２ｅＶの半導体（酸化物半導体を想定）の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリアの濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率は、シリコンより１８桁も大きい。
【００３２】
なお、ワイドバンドギャップ半導体である酸化物半導体によってチャネル領域が形成されるトランジスタが有する「極めて低いオフ電流」を説明するため、以下に、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
【００３３】
＜酸化物半導体を用いたトランジスタのオフ電流測定＞
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図７に示す。図７において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
【００３４】
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
【００３５】
はじめに、電流測定方法に用いた特性評価用素子について、図８を参照して説明する。
【００３６】
図８に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
【００３７】
測定系８００において、トランジスタ８０４のソースまたはドレインの一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソースまたはドレインの一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０４のソースまたはドレインの他方と、トランジスタ８０８のソースまたはドレインの一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲートとは、電気的に接続されている。また、トランジスタ８０８のソースまたはドレインの他方と、トランジスタ８０６のソースまたはドレインの一方と、トランジスタ８０６のゲートは、電源（Ｖ１を与える電源）に電気的に接続されている。また、トランジスタ８０５のソースまたはドレインの他方と、トランジスタ８０６のソースまたはドレインの他方とは、電気的に接続され、出力端子となっている。
【００３８】
なお、トランジスタ８０４のゲートには、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲートには、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
【００３９】
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
【００４０】
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ８０８のゲートに、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソースまたはドレインの他方と電気的に接続されるノード（つまり、トランジスタ８０８のソースまたはドレインの一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲートに電気的に接続されるノード）であるノードＮ５に電位Ｖ１を与える。ここで、電位Ｖ１は、例えば、高電位とする。また、トランジスタ８０４はオフ状態としておく。
【００４１】
その後、トランジスタ８０８のゲートに、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＮ５とトランジスタ８０４のソースまたはドレインの一方との間に電位差が生じ、また、ノードＮ５とトランジスタ８０８のソースまたはドレインの他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
【００４２】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソースまたはドレインの一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソースまたはドレインの他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＮ５の電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＮ５に保持される電荷量が変動する。そして、ノードＮ５に保持される電荷量の変動に伴って、ノードＮ５の電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
【００４３】
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図９に示す。
【００４４】
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＮ５の電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＮ５に低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＮ５の電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＮ５がフローティング状態となり、初期期間が終了する。
【００４５】
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＮ５に電荷が流れ込み、またはノードＮ５から電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
【００４６】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＮ５に保持される電荷量が変動し、これに従ってノードＮ５の電位が変動する。これは、トランジスタ８０５のゲートの電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
【００４７】
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
【００４８】
オフ電流の算出に先だって、ノードＮ５の電位ＶＮ５と、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＮ５の電位ＶＮ５を求めることができる。上述の関係から、ノードＮ５の電位ＶＮ５は、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【００４９】
【数１】
0006004697.tif 000002
【００５０】
また、ノードＮ５の電荷ＱＮ５はノードＮ５の電位ＶＮ５、ノードＮ５に接続される容量ＣＮ５、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＮ５に接続される容量ＣＮ５は、容量素子８０２の容量と他の容量の和である。
【００５１】
【数２】
0006004697.tif 000003
【００５２】
ノードＮ５の電流ＩＮ５は、ノードＮ５に流れ込む電荷（またはノードＮ５から流れ出る電荷）の時間微分であるから、ノードＮ５の電流ＩＮ５は次式のように表される。
【００５３】
【数３】
0006004697.tif 000004
【００５４】
このように、ノードＮ５に接続される容量ＣＮ５と、出力端子の出力電位Ｖｏｕｔから、ノードＮ５の電流ＩＮ５を求めることができる。
【００５５】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
【００５６】
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
【００５７】
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
【００５８】
図１０に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図１０より、時間の経過にしたがって、電位が変化している様子が確認できる。
【００５９】
図１１には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図１１は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１１から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍ（つまり、４×１０−２０Ａ／μｍ）であることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下（１×１０−２０Ａ／μｍ以下）であることが分かった。
【００６０】
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図１２に示す。図１２は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１２から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下（１×１０−１９Ａ／μｍ以下）であることが分かった。
【００６１】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【００６２】
このようなバンドギャップの広い酸化物半導体を半導体膜に適用したトランジスタは、極めて低いオフ電流を実現できる。
【００６３】
なお、本明細書における回路図において、酸化物半導体を用いるトランジスタと明確に判明できるように、酸化物半導体を用いるトランジスタには「ＯＳ」と記載している。
＜回路動作例＞
【００６４】
次に、図２を用いて、Ｄフリップフロップ回路１００の動作を説明する。図２は、Ｄフリップフロップ回路１００の動作を説明するタイミングチャートである。なお、タイミングチャート中の斜線は、高電位（Ｈレベル）か低電位（Ｌレベル）のいずれかである部分を示す。
【００６５】
まず、図２に示すタイミングチャートについて説明する。図２において期間は期間ｔ１〜ｔ７の７つに分けられている。期間ｔ１はオフ期間であり、期間ｔ２は起動期間であり、期間ｔ３は処理期間であり、期間ｔ４はデータ保持期間であり、期間ｔ５はオフ期間であり、期間ｔ６は再起動期間であり、期間ｔ７は処理期間である。なお、起動期間、データ保持期間、再起動期間および処理期間には電源はオンしている。
【００６６】
高電位側電源電位線ＶＤＤの電位は、オン期間にはＨレベルとなり、オフ期間にはＬレベルとなる。また、低電位側電源電位線ＶＳＳの電位は、接地電位（０Ｖ）である。さらに、高電位側電源電位線ＶＤＤの電位がＬレベルである時の電位は、接地電位（０Ｖ）と一致している。
【００６７】
クロック信号ＣＬＫは、オン期間にのみ一定の周期で入力される。
【００６８】
反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫを反転したものである。ただし、オフ期間にはクロック信号ＣＬＫと同様に反転クロック信号ＣＬＫＢもＬレベルとなる。
【００６９】
データ信号Ｄは、Ｄフリップフロップ回路１００にデータとして入力される信号であり、オン期間にのみ一定の周期で入力される。
【００７０】
まず、Ｄフリップフロップ回路１００の電源をオフ状態（期間ｔ１）からオン状態（期間ｔ２）にする。電源をオン状態にすることで、ＶＤＤはＨレベルとなる。クロック信号ＣＬＫは入力しないが、ゲート制御信号ＯＳＧを入力してＨレベルとして起動期間を終了し、処理期間に移行する（期間ｔ２から期間ｔ３）。このとき、ゲート制御信号ＯＳＧにより、トランジスタ１０７はオン状態となる。
【００７１】
すなわち、起動期間（期間ｔ２）には、クロックドインバータ１０６およびクロックドインバータ１１２にはクロック信号ＣＬＫが入力されず、クロック信号ＣＬＫが入力される配線の電位は一定に保持される。
【００７２】
期間ｔ３では、データ信号Ｄの入力を開始し、クロック信号ＣＬＫがＨレベルになるので、ノードＮ１の電位がＨレベルとなり、ノードＮ２の電位がＬレベルとなる。その後、クロック信号ＣＬＫがＬレベルになることで、ノードＮ３の電位がＬレベルとなり、ノードＮ４の電位および出力信号ＱはＨレベルとなる。その後、再度、クロック信号ＣＬＫがＨレベルになると、ノードＮ１の電位がＬレベルとなり、ノードＮ２の電位がＨレベルとなる。その後、クロック信号ＣＬＫがＬレベルになることで、ノードＮ３の電位がＨレベルとなり、ノードＮ４の電位および出力信号ＱはＬレベルとなる。（期間ｔ３）。このようにクロック信号ＣＬＫがＨレベル、Ｌレベル、Ｈレベル、Ｌレベルと変化するサイクルが繰り返され、それに応じたノードＮ１、ノードＮ２、ノードＮ３、ノードＮ４の電位および出力信号Ｑが決定される。
【００７３】
次に、ゲート制御信号ＯＳＧをＬレベルとしてトランジスタ１０７をオフし、Ｄフリップフロップ回路１００の電源をオフする前のデータ保持処理を行う（期間ｔ４）。この期間ｔ４は、ノードＮ２のデータが既にデータ保持部であるノードＦＮに書き込まれている状態である。このため、データを退避させる動作を不要とすることができる。
【００７４】
そして、Ｄフリップフロップ回路１００の電源をオン状態（データ保持期間（期間ｔ４））からオフ状態（期間ｔ５）にする。その後、電源をオン状態にすると、ＶＤＤはＨレベルとなる（期間ｔ５から期間ｔ６）。クロック信号ＣＬＫは入力しないが、ゲート制御信号ＯＳＧを入力してＨレベルとなって再起動期間を終了し、処理期間に移行する（期間ｔ６から期間ｔ７）。そして、再び、データ信号Ｄの入力を開始する（期間ｔ７）。
【００７５】
ここで、出力信号Ｑに注目すると、期間ｔ２とは異なり、Ｄフリップフロップ回路１００の電源をオン状態（データ保持期間（期間ｔ４））からオフ状態（期間ｔ５）にする直前のデータが出力されている。これはデータ保持部であるノードＦＮに直前のデータが保持されており、クロックドインバータ１０６、インバータ１０４、トランスミッションゲート１０８およびインバータ１１０を介して出力信号Ｑが瞬時に出力されるからである。データ保持部であるノードＦＮは、トランジスタ１０７のソースまたはドレインの他方と、クロックドインバータ１０６の入力端子の間に設けられている。このように電源をオフしてもデータ保持が可能なデータ保持部を実現するためには、トランジスタ１０７として、オフ電流が小さいトランジスタを用いればよい。
【００７６】
上記で説明したトランジスタ１０７としては酸化物半導体をチャネル領域に用いたトランジスタを用いることが好ましい。
【００７７】
このように、図１（Ａ）に示すＤフリップフロップ回路１００では、オフ状態にする前のデータを保持することができ、処理実行中にもオフ状態とすることができる。
【００７８】
また、ノードＮ１、ノードＮ２およびノードＮ３に注目すると、Ｄフリップフロップ回路１００の電源をオフ状態（期間ｔ５）からオン状態（期間ｔ６）にした瞬間と同時に、ノードＦＮの電位（Ｈレベル）がクロックドインバータ１０６の入力端子に入力され、クロックドインバータ１０６で反転された電位がノードＮ１の電位（Ｌレベル）となる。また、ノードＮ１の電位が定まった瞬間と同時に、ノードＮ１の電位（Ｌレベル）がインバータ１０４の入力端子に入力され、インバータ１０４で反転された電位がノードＮ２の電位（Ｈレベル）となる。さらに、ノードＮ２の電位が定まった瞬間と同時に、トランスミッションゲート１０８を介してノードＮ３の電位（Ｈレベル）も決まる。
【００７９】
このように、Ｄフリップフロップ回路１００の電源をオフ状態（期間ｔ５）からオン状態（期間ｔ６）にした瞬間と同時に、データ保持部であるノードＦＮのデータにより、ノードＮ１、ノードＮ２およびノードＮ３の電位が確定するため、瞬時に出力信号Ｑを出力することができる。つまり、データの復帰動作を不要とすることができる。
【００８０】
よって、処理実行中にオフしてもデータが保持され、かつ、データ退避動作およびデータ復帰動作が不要なＤフリップフロップ回路を得ることができるため、該Ｄフリップフロップ回路を含む半導体装置は、高速応答、高速駆動が可能になり、より高性能な半導体装置が実現できる。
【００８１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８２】
（実施の形態２）
本実施の形態では、本発明の他の一態様の半導体装置の一例であるＤフリップフロップ回路について図３および図４を用いて説明する。
＜回路構成例＞
【００８３】
図３には、本発明の他の一態様であるＤフリップフロップ回路２００の回路図を示す。
【００８４】
図３に示すＤフリップフロップ回路２００では、データ信号Ｄが入力される入力端子は、トランスミッションゲート１０２の第１の端子に電気的に接続され、トランスミッションゲート１０２の第２の端子は、ノードＮ１を介してトランジスタ１０７のソースまたはドレインの一方およびクロックドインバータ１０６の出力端子に電気的に接続され、トランジスタ１０７のゲートは、ゲート制御信号ＯＳＧが入力される入力端子と電気的に接続され、トランジスタ１０７のソースまたはドレインの他方は、ノードＦＮを介してインバータ１０４の入力端子に電気的に接続され、インバータ１０４の出力端子は、ノードＮ２を介して、クロックドインバータ１０６の入力端子およびトランスミッションゲート１０８の第１の端子に電気的に接続され、トランスミッションゲート１０８の第２の端子は、ノードＮ３を介してインバータ１１０の入力端子およびクロックドインバータ１１２の出力端子に電気的に接続され、インバータ１１０の出力端子およびクロックドインバータ１１２の入力端子は、ノードＮ４を介して出力信号Ｑが出力される出力端子に電気的に接続されている。
【００８５】
また、トランスミッションゲート１０２の第２の端子とトランスミッションゲート１０８の第１の端子との間に挟まれているインバータ１０４、クロックドインバータ１０６およびトランジスタ１０７をまとめてラッチ部２２０と呼ぶこともでき、トランスミッションゲート１０８の第２の端子と出力信号Ｑが出力される出力端子との間に挟まれているインバータ１１０およびクロックドインバータ１１２をまとめてラッチ部１３０と呼ぶこともできる。
【００８６】
また、Ｄフリップフロップ回路２００の電源がオン状態であり、トランジスタ１０７がオン状態である期間では、クロック信号ＣＬＫがＬレベル、反転クロック信号ＣＬＫＢがＨレベルの電位が与えられると、ラッチ部２２０は、ループ構造（インバータループともいう）になる。このようなインバータループを形成することで、電源供給を停止する期間が長い場合などにおいて、データ保持部であるノードＦＮに蓄積された電荷が減少するなどにより、ノードＦＮがＨレベルもしくはＬレベルから多少ずれた電位となっていても、改めてＨレベルもしくはＬレベルの電位が供給される。その結果、ノードＦＮの電位を変動前の状態に戻すことができる。
【００８７】
なお、本実施の形態において、Ｄフリップフロップ回路の後段であるラッチ部１３０にラッチ部２２０のようにトランジスタ１０７が設けられていてもＤフリップフロップ回路２００の電源をオフ状態からオン状態にした際に、クロックドインバータ１１２は、非導通状態になり、インバータループを形成することができず、保持したデータを瞬時に出力端子Ｑに出力できないためラッチ部１３０にトランジスタ１０７を設けても意味をなさない。そのため、トランジスタ１０７は、Ｄフリップフロップ回路の前段であるラッチ部２２０のみに設けられていればよい。このため、Ｄフリップフロップ回路の面積の縮小化を図ることができる。
【００８８】
本実施の形態に示す構成における実施の形態１との相違点は、トランジスタ１０７を設ける箇所を変えた点であり、各構成は実施の形態１に示したものと同じである。
＜回路動作例＞
【００８９】
次に、図４を用いて、Ｄフリップフロップ回路２００の動作を説明する。図４は、Ｄフリップフロップ回路２００の動作を説明するタイミングチャートである。なお、タイミングチャート中の斜線は、高電位（Ｈレベル）か低電位（Ｌレベル）のいずれかである部分を示す。
【００９０】
まず、図４に示すタイミングチャートについて説明する。図４において期間は期間ｔ１〜ｔ７の７つに分けられている。期間ｔ１はオフ期間であり、期間ｔ２は起動期間であり、期間ｔ３は処理期間であり、期間ｔ４はデータ保持期間であり、期間ｔ５はオフ期間であり、期間ｔ６は再起動期間であり、期間ｔ７は処理期間である。なお、起動期間、データ保持期間、再起動期間および処理期間には電源はオンしている。
【００９１】
本実施の形態は、実施の形態１と同様、高電位側電源電位線ＶＤＤの電位は、オン期間にはＨレベルとなり、オフ期間にはＬレベルとなり、クロック信号ＣＬＫは、オン期間にのみ一定の周期で入力される。反転クロック信号ＣＬＫＢは、クロック信号ＣＬＫを反転したものである。ただし、オフ期間にはクロック信号ＣＬＫと同様に反転クロック信号ＣＬＫＢもＬレベルとなる。データ信号Ｄは、Ｄフリップフロップ回路２００にデータとして入力される信号であり、オン期間にのみ一定の周期で入力される。
【００９２】
まず、Ｄフリップフロップ回路２００の電源をオフ状態（期間ｔ１）からオン状態（期間ｔ２）にする。電源をオン状態にすることで、ＶＤＤはＨレベルとなる。クロック信号ＣＬＫは入力しないが、ゲート制御信号ＯＳＧを入力してＨレベルとして起動期間を終了し、処理期間に移行する（期間ｔ２から期間ｔ３）。このとき、ゲート制御信号ＯＳＧにより、トランジスタ１０７はオン状態となる。
【００９３】
すなわち、起動期間（期間ｔ２）には、クロックドインバータ１０６およびクロックドインバータ１１２にはクロック信号ＣＬＫが入力されず、クロック信号ＣＬＫが入力される配線の電位は一定に保持される。
【００９４】
期間ｔ３では、データ信号Ｄの入力を開始し、クロック信号ＣＬＫがＨレベルになるので、ノードＮ１の電位がＨレベルとなり、ノードＮ２の電位がＬレベルとなる。その後、クロック信号ＣＬＫがＬレベルになることで、ノードＮ３の電位がＬレベルとなり、ノードＮ４の電位および出力信号ＱはＨレベルとなる。その後、再度、クロック信号ＣＬＫがＨレベルになると、ノードＮ１の電位がＬレベルとなり、ノードＮ２の電位がＨレベルとなる。その後、クロック信号ＣＬＫがＬレベルになることで、ノードＮ３の電位がＨレベルとなり、ノードＮ４の電位および出力信号ＱはＬレベルとなる。（期間ｔ３）。このようにクロック信号ＣＬＫがＨレベル、Ｌレベル、Ｈレベル、Ｌレベルと変化するサイクルが繰り返され、それに応じたノードＮ１、ノードＮ２、ノードＮ３、ノードＮ４の電位および出力信号Ｑが決定される。
【００９５】
次に、ゲート制御信号ＯＳＧをＬレベルとしてトランジスタ１０７をオフし、Ｄフリップフロップ回路２００の電源をオフする前のデータ保持処理を行う（期間ｔ４）。この期間ｔ４は、ノードＮ１のデータが既にデータ保持部であるノードＦＮに書き込まれている状態である。このため、データを退避させる動作を不要とすることができる。
【００９６】
そして、Ｄフリップフロップ回路２００の電源をオン状態（データ保持期間（期間ｔ４））からオフ状態（期間ｔ５）にする。その後、電源をオン状態にすると、ＶＤＤはＨレベルとなる（期間ｔ５から期間ｔ６）。クロック信号ＣＬＫは入力しないが、ゲート制御信号ＯＳＧを入力してＨレベルとなって再起動期間を終了し、処理期間に移行する（期間ｔ６から期間ｔ７）。そして、再び、データ信号Ｄの入力を開始する（期間ｔ７）。
【００９７】
ここで、出力信号Ｑに注目すると、期間ｔ２とは異なり、Ｄフリップフロップ回路２００の電源をオン状態（データ保持期間（期間ｔ４））からオフ状態（期間ｔ５）にする直前のデータが出力されている。これはデータ保持部であるノードＦＮに直前のデータが保持されており、インバータ１０４、トランスミッションゲート１０８およびインバータ１１０を介して出力信号Ｑが瞬時に出力されるからである。データ保持部であるノードＦＮは、トランジスタ１０７のソースまたはドレインの他方と、インバータ１０４の入力端子の間に設けられている。このように電源をオフにしてもデータ保持が可能なデータ保持部を実現するためには、トランジスタ１０７として、オフ電流が小さいトランジスタを用いればよい。
【００９８】
上記で説明したトランジスタ１０７としては酸化物半導体をチャネル領域に用いたトランジスタを用いることが好ましい。
【００９９】
このように、図３に示すＤフリップフロップ回路２００では、オフ状態にする前のデータを保持することができ、処理実行中にもオフ状態とすることができる。
【０１００】
また、ノードＮ１、ノードＮ２およびノードＮ３に注目すると、Ｄフリップフロップ回路２００の電源をオフ状態（期間ｔ５）からオン状態（期間ｔ６）にした瞬間と同時に、ノードＦＮの電位（Ｌレベル）がインバータ１０４の入力端子に入力され、インバータ１０４で反転された電位がノードＮ２の電位（Ｈレベル）となる。また、ノードＮ２の電位が定まった瞬間と同時に、トランスミッションゲート１０８を介してノードＮ３の電位（Ｈレベル）およびノードＮ２の電位（Ｈレベル）がクロックドインバータ１０６の入力端子に入力され、クロックドインバータ１０６で反転された電位がノードＮ１の電位（Ｌレベル）が決まる。
【０１０１】
このように、Ｄフリップフロップ回路２００の電源をオフ状態（期間ｔ５）からオン状態（期間ｔ６）にした瞬間と同時に、データ保持部であるノードＦＮのデータにより、ノードＮ１、ノードＮ２およびノードＮ３の電位が確定するため、瞬時に出力信号Ｑを出力することができる。つまり、データの復帰動作を不要とすることができる。
【０１０２】
よって、処理実行中にオフしてもデータが保持され、かつ、データ退避動作およびデータ復帰動作が不要なＤフリップフロップ回路を得ることができるため、該Ｄフリップフロップ回路を含む半導体装置は、高速応答、高速駆動が可能になり、より高性能な半導体装置が実現できる。
【０１０３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０４】
（実施の形態３）
本実施の形態では、本発明に適用することができるトランジスタの作製方法の一例について図５および図６を参照して説明する。図５は、トランジスタの断面構造の概略の一例を示す図である。図５においては、半導体基板に設けられたトランジスタ上にオフ電流の小さいトランジスタが形成されている。半導体基板に設けられたトランジスタは、ｐチャネル型トランジスタとｎチャネル型トランジスタの双方を含んでいてもよいし、一方のみが設けられていてもよい。
【０１０５】
半導体基板に設けられたｐチャネル型トランジスタおよびｎチャネル型トランジスタは、一般的な方法により形成すればよい。半導体基板に設けられたｐチャネル型トランジスタおよび半導体基板に設けられたｎチャネル型トランジスタを形成した後に、これらの上にオフ電流の小さいトランジスタを形成する。すなわち、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板３００を被形成基板として、該基板上にオフ電流の小さいトランジスタを形成する。オフ電流の小さいトランジスタとしては、酸化物半導体をチャネル領域に用いたトランジスタが挙げられる。
【０１０６】
なお、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板３００は、ソース領域およびドレイン領域として機能する高濃度不純物領域３０１、低濃度不純物領域３０２、ゲート絶縁膜３０３、ゲート電極３０４、層間絶縁膜３０５を有する（図５参照）。
【０１０７】
酸化物半導体をチャネル領域に用いたトランジスタ３１０は、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板３００上に設けられた酸化物半導体膜３１１と、酸化物半導体膜３１１に接して離間して設けられたソース電極３１２ａおよびドレイン電極３１２ｂと、酸化物半導体膜３１１の少なくともチャネル領域上に設けられたゲート絶縁膜３１３と、酸化物半導体膜３１１に重畳してゲート絶縁膜３１３上に設けられたゲート電極３１４ａと、を有する（図６（Ｄ）参照）。なお、図示していないがゲート電極３１４ａと電極３１４ｂは電気的に接続され、ゲート電極３０４と電極３１４ｂは電気的に接続されている。
【０１０８】
まず、層間絶縁膜３０５上に酸化物半導体膜３１１を形成する（図６（Ａ）参照）。
【０１０９】
層間絶縁膜３０５は、酸化物半導体膜３１１の下地絶縁膜としても機能する。層間絶縁膜３０５は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いることができる。
【０１１０】
層間絶縁膜３０５は、加熱処理により酸素を放出する絶縁膜（酸素供給膜）を用いると好ましい。
【０１１１】
「熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１１２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【０１１３】
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【０１１４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１１５】
【数４】
0006004697.tif 000005
【０１１６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜のＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。上記数式の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【０１１７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１１８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１１９】
また、酸素供給膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
【０１２０】
さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯｘなど）を設けると好ましい。
【０１２１】
過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化物半導体膜において、化学量論的組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜がＩＧＺＯの場合、化学量論的組成の一例はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるため、酸素の原子数比が４または４以上含む状態となる。
【０１２２】
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものを示す。
【０１２３】
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものを示す。
【０１２４】
層間絶縁膜３０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。層間絶縁膜３０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【０１２５】
層間絶縁膜３０５を形成した後、酸化物半導体膜３１１を形成する前に、第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜３０５中に含まれる水および水素を除去するための工程である。第１の加熱処理の温度は、層間絶縁膜３０５中に含まれる水および水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板３００の変質または変形する温度未満とするとよく、好ましくは４００℃以上７５０℃以下とし、後に行う第２の加熱処理よりも低い温度とすればよい。
【０１２６】
そして、酸化物半導体膜３１１を形成した後、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜３０５を酸素の供給源として酸化物半導体膜３１１に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜３１１を加工した後に後に行ってもよい。
【０１２７】
なお、第２の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２８】
なお、第２の加熱処理の条件、または酸化物半導体膜３１１の材料によっては、酸化物半導体膜３１１が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体膜３１１の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶（結晶粒径１ｎｍ以上２０ｎｍ以下）が混在することもある。
【０１２９】
なお、第２の加熱処理に際して層間絶縁膜３０５は、酸素の供給源となる。
【０１３０】
酸化物半導体膜３１１は、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１３１】
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＳｉやＧｅを用いることもできる。
【０１３２】
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。
【０１３３】
酸化物半導体膜３１１は、単層構造であってもよいし、積層構造であってもよい。また、酸化物半導体膜３１１は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）であってもよい。
【０１３４】
また、本実施の形態において、酸化物半導体膜３１１は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であるのが好ましい。
【０１３５】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１３６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつ、ａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１３７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線方向または表面の法線方向に平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
【０１３９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１４０】
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
【０１４１】
また、酸化物半導体膜３１１は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜３１１を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
【０１４２】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１４３】
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０１４４】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０１４５】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
【０１４６】
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜３１１の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０１４７】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。
【０１４８】
また、酸化物半導体膜３１１を３層以上の積層構造とし、複数層の結晶性半導体膜で非晶質半導体膜を挟む構造としてもよい。また、結晶性半導体膜と非晶質半導体膜を交互に積層する構造としてもよい。
【０１４９】
また、酸化物半導体膜３１１を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０１５０】
また、酸化物半導体膜３１１を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を添加してもよい。酸素の添加は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【０１５１】
各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
【０１５２】
次に、酸化物半導体膜３１１上に接して離間して設けられたソース電極３１２ａおよびドレイン電極３１２ｂを形成する（図６（Ｂ）参照）。
【０１５３】
ソース電極３１２ａおよびドレイン電極３１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極３１２ａおよびドレイン電極３１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。
【０１５４】
次に、少なくとも酸化物半導体膜３１１の少なくともチャネル形成領域上にゲート絶縁膜３１３を形成し、ゲート絶縁膜３１３の形成後に開口部を形成する（図６（Ｃ）参照）。該開口部はゲート電極３０４と重畳する部分に形成する。
【０１５５】
ゲート絶縁膜３１３は、例えば、高密度プラズマを用いた成膜処理により絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜３１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、高密度なプラズマの発生により、ゲート絶縁膜３１３におけるプラズマダメージを少なくできる。したがって、ゲート絶縁膜３１３中の不対結合手を低減し、欠陥を低減することが可能となり、この後形成される酸化物半導体との界面を極めて良好にすることができる。また、ゲート絶縁膜３１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０１５６】
ゲート絶縁膜３１３は、少なくとも酸化物半導体膜３１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜３０５の材料として例示列挙したものを用いることが好ましい。たとえば、ゲート絶縁膜３１３の酸化物半導体膜３１１と接する部分を酸化シリコンにより形成すると、酸化物半導体膜３１１に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【０１５７】
なお、ゲート絶縁膜３１３として、ハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、ｙ＞０）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウムおよび酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜３１３を積層構造とする場合であっても、酸化物半導体膜３１１に接する部分は、絶縁性酸化物であることが好ましい。
【０１５８】
ゲート絶縁膜３１３は、スパッタリング法により形成すればよい。また、ゲート絶縁膜３１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜３１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０１５９】
ここで、さらに不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。第３の加熱処理により、酸化物半導体膜３１１中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜３１３を供給源として酸化物半導体膜３１１に酸素を供給することができる。
【０１６０】
また、第３の加熱処理は、酸化物半導体膜３１１上にゲート絶縁膜３１３を形成した後のみならず、ゲート電極３１４ａおよび電極３１４ｂとなる導電膜を形成した後に行ってもよい。
【０１６１】
次に、ゲート絶縁膜３１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、ゲート電極３１４ａおよび電極３１４ｂを形成する。（図６（Ｄ）参照）。
【０１６２】
ゲート電極３１４ａおよび電極３１４ｂは、ソース電極３１２ａおよびドレイン電極３１２ｂと同様の材料および方法により形成すればよい。
【０１６３】
なお、図示していないが、ゲート電極３１４ａをマスクとして、酸化物半導体膜３１１にドーパントを添加して、酸化物半導体膜３１１にソース領域およびドレイン領域を形成することが好ましい。
【０１６４】
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはホウ素などを用いればよい。
【０１６５】
以上、説明したように、図５に示す、半導体基板に設けられたトランジスタ上に酸化物半導体をチャネル領域に用いたトランジスタを作製することができる。
【０１６６】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１６７】
１００    Ｄフリップフロップ回路
１０２    トランスミッションゲート
１０４    インバータ
１０６    クロックドインバータ
１０７    トランジスタ
１０８    トランスミッションゲート
１１０    インバータ
１１２    クロックドインバータ
１２０    ラッチ部
１３０    ラッチ部
２００    Ｄフリップフロップ回路
２２０    ラッチ部
３００    半導体基板
３０１    高濃度不純物領域
３０２    低濃度不純物領域
３０３    ゲート絶縁膜
３０４    ゲート電極
３０５    層間絶縁膜
３１０    トランジスタ
３１１    酸化物半導体膜
３１２ａ    ソース電極
３１２ｂ    ドレイン電極
３１３    ゲート絶縁膜
３１４ａ    ゲート電極
３１４ｂ    電極
８００    測定系
８０２    容量素子
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０８    トランジスタ
【図１】
0006004697.tif 000006
【図２】
0006004697.tif 000007
【図３】
0006004697.tif 000008
【図４】
0006004697.tif 000009
【図５】
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【図６】
0006004697.tif 000011
【図７】
0006004697.tif 000012
【図８】
0006004697.tif 000013
【図９】
0006004697.tif 000014
【図１０】
0006004697.tif 000015
【図１１】
0006004697.tif 000016
【図１２】
0006004697.tif 000017