(57)【特許請求の範囲】
【請求項１】
負基準電圧発生回路（図３Ａ）と負電圧発生回路（図３Ｂ）とを備えた負基準電圧発生回路装置であって、
上記負基準電圧発生回路（図３Ａ）は、第１のノード（ｎ１）及び第２のノード（ｎ２）に接続された第１のキャパシタ（Ｃｗ）と、上記第１のノード（ｎ１）に接続された第１及び第２のスイッチ（図３ＡのＴ１１，Ｔ１２）と、上記第２のノード（ｎ２）に接続された第３及び第４のスイッチ（図３ＡのＴ２１，Ｔ２２）とを備えた第１のスイッチドキャパシタ回路（図３Ａ）と、上記第１〜第４のスイッチ（図３ＡのＴ１１〜Ｔ１４）をそれぞれ制御する第１〜第４の制御信号を発生する制御回路とを備え、
上記第１のスイッチ（図３ＡのＴ１１）は上記第１のノード（ｎ１）と所定の正基準電圧（ＰＶｒｅｆ）との間に接続され、
上記第２のスイッチ（図３ＡのＴ１２）は上記第１のノード（ｎ１）と接地との間に接続され、
上記第３のスイッチ（図３ＡのＴ２１）は上記第２のノード（ｎ２）と接地との間に接続され、
上記第４のスイッチ（図３ＡのＴ２２）は上記第２のノード（ｎ２）と上記負基準電圧発生回路（図３Ａ）の出力端子（図３ＡのＴ２）との間に接続され、
上記第１〜第４のスイッチ（図３ＡのＴ１１〜Ｔ２２）はそれぞれＭＯＳトランジスタで構成され、
上記制御回路は、第１の期間において上記第１のノード（ｎ１）に上記第１のスイッチ（図３ＡのＴ１１）を介して上記正基準電圧（ＰＶｒｅｆ）を印加することで上記第１のキャパシタ（Ｃｗ）を充電し、上記第１の期間とは異なる第２の期間において上記第１のキャパシタ（Ｃｗ）に充電された電圧に基づき上記第２のノード（ｎ２）から上記第４のスイッチ（図３ＡのＴ２２）を介して負基準電圧（ＮＶｒｅｆ）を出力し、上記第１の期間及び上記第２の期間を繰り返すことで、上記負基準電圧発生回路（図３Ａ）は、上記第２のノード（ｎ２）から、上記正基準電圧の絶対値に等しい絶対値を有する上記負基準電圧（Ｖｒｅｆ）として出力し、
上記負基準電圧発生回路（図３Ａ）は、
上記第１の制御信号、又は上記第１の制御信号の反転信号をレベルシフトして、所定の正電源電圧（Ｖｄｄ）である正電圧（Ｖｄｄ）と負電圧（Ｖｎｎ）の二値を有する第３の制御信号を発生して上記第３のスイッチ（図３ＡのＴ２１）であるＭＯＳトランジスタのゲートに印加する第１のレベルシフタ（図３Ａの１）と、
上記第２の制御信号、又は上記第２の制御信号の反転信号をレベルシフトして、上記正電圧（Ｖｄｄ）と上記負電圧（Ｖｎｎ）の二値を有する第４の制御信号を発生して上記第４のスイッチ（図３ＡのＴ２２）であるＭＯＳトランジスタのゲートに印加する第２のレベルシフタ（図３Ａの２）とを備え、
上記負電圧発生回路（図３Ｂ）は、第３のノード（ｎ３）及び第４のノード（ｎ４）に接続された第２のキャパシタ（Ｃｐ）と、上記第３のノード（ｎ３）に接続された第５及び第６のスイッチ（図３ＢのＴ１１〜Ｔ１２）と、上記第４のノード（ｎ４）に接続された第７及び第８のスイッチ（図３ＢのＴ２１〜Ｔ２２）とを備えた第２のスイッチドキャパシタ回路（図３Ｂ）とをさらに備え、
上記第５のスイッチ（図３ＢのＴ１１）は上記第３のノード（ｎ３）と上記正電源電圧（Ｖｄｄ）との間に接続され、
上記第６のスイッチ（図３ＢのＴ１２）は上記第３のノード（ｎ３）と接地との間に接続され、
上記第７のスイッチ（図３ＢのＴ２１）は上記第４のノード（ｎ４）と接地との間に接続され、
上記第８のスイッチ（図３ＢのＴ２２）は上記第４のノード（ｎ４）と上記負電圧発生回路（図３Ｂ）の出力端子（図３ＢのＴ２）との間に接続され、
上記第５〜第８のスイッチ（図３ＢのＴ１１〜Ｔ２２）はそれぞれＭＯＳトランジスタで構成され、
上記制御回路は、上記第５〜第８のスイッチ（図３ＢのＴ１１〜Ｔ２２）をそれぞれ制御する第５〜第８の制御信号を発生し、
上記制御回路は、第３の期間において上記第３のノード（ｎ３）に上記第５のスイッチ（図３ＢのＴ１１）を介して上記正電源電圧（Ｖｄｄ）を印加することで上記第２のキャパシタ（Ｃｐ）を充電し、上記第３の期間とは異なる第４の期間において上記第２のキャパシタ（Ｃｐ）に充電された電圧に基づき上記第４のノード（ｎ４）から上記第８のスイッチ（図３ＢのＴ２２）を介して上記負電圧（Ｖｎｎ）を出力し、上記第３の期間及び上記第４の期間を繰り返すことで、上記負電圧発生回路（図３Ｂ）は、上記負電圧（Ｖｎｎ）を上記第４のノード（ｎ４）から上記負電圧発生回路（図３Ｂ）の出力端子（図３ＢのＴ２）を介して上記負基準電圧発生回路（図３Ａ）に出力し、
上記負電圧発生回路（図３Ｂ）は、
上記第５の制御信号、又は上記第５の制御信号の反転信号をレベルシフトして、上記正電圧（Ｖｄｄ）と上記負電圧（Ｖｎｎ）の二値を有する第７の制御信号を発生して上記第７のスイッチ（図３ＢのＴ２１）であるＭＯＳトランジスタのゲートに印加する第３のレベルシフタ（図３Ｂの１）と、
上記第６の制御信号、又は上記第６の制御信号の反転信号をレベルシフトして、上記正電圧（Ｖｄｄ）と上記負電圧（Ｖｎｎ）の二値を有する第８の制御信号を発生して上記第８のスイッチ（図３ＢのＴ２２）であるＭＯＳトランジスタのゲートに印加する第４のレベルシフタ（図３Ｂの２）とをさらに備え、
（１）上記第１の期間は上記第３の期間と同一でありかつ上記第２の期間は上記第４の期間と同一であり、もしくは
（２）上記第１の期間は上記第３の期間とは異なりかつ上記第２の期間は上記第４の期間と異なることを特徴とする負基準電圧発生回路装置。
【請求項２】
上記第１及び第２の制御信号は互いに重ならない二相クロックであることを特徴とする請求項１記載の負基準電圧発生回路装置。
【請求項３】
上記第１のスイッチはＰチャンネルＭＯＳトランジスタで構成され、
上記第２〜第４のスイッチはＮチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１又は２記載の負基準電圧発生回路装置。
【請求項４】
上記第１〜第４のスイッチはＮチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１又は２記載の負基準電圧発生回路装置。
【請求項５】
上記第１及び第２のスイッチはＮチャンネルＭＯＳトランジスタで構成され、
上記第３及び第４のスイッチはＰチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１又は２記載の負基準電圧発生回路装置。
【請求項６】
上記第１及び第３のスイッチはＰチャンネルＭＯＳトランジスタで構成され、
上記第２及び第４のスイッチはＮチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１又は２記載の負基準電圧発生回路装置。
【請求項７】
上記第１のキャパシタは、半導体基板に形成されたゲートとＰウェルとの間で形成されたことを特徴とする請求項１〜６のうちのいずれか１つに記載の負基準電圧発生回路装置。
【請求項８】
上記第１のキャパシタは、半導体基板に形成されたＰチャンネルＭＯＳトランジスタのゲートとチャンネルとの間で形成されたことを特徴とする請求項１〜６のうちのいずれか１つに記載の負基準電圧発生回路装置。
【請求項９】
上記第１のキャパシタは、半導体基板に形成されたスタックされたゲートを有するキャパシタにおいてフローティングゲートとコントロールゲートとの間で形成されたことを特徴とする請求項１〜６のうちのいずれか１つに記載の負基準電圧発生回路装置。
【請求項１０】
上記第１のキャパシタは、半導体基板に形成されたスタックされたゲートを有するＭＯＳトランジスタにおいてフローティングゲートと、コントロールゲート及びＰウェルとの間で形成されたことを特徴とする請求項１〜６のうちのいずれか１つに記載の負基準電圧発生回路装置。
【請求項１１】
上記第１のキャパシタは、半導体基板上に形成された少なくとも１層の配線間の容量で形成されたことを特徴とする請求項１〜６のうちのいずれか１つに記載の負基準電圧発生回路装置。
【請求項１２】
上記負基準電圧発生回路は、当該負基準電圧発生回路の出力端子に接続された低域通過フィルタをさらに備えたことを特徴とする請求項１〜１１のうちのいずれか１つに記載の負基準電圧発生回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＯＲ型フラッシュメモリに用いられ、負の基準電圧を発生する負基準電圧発生回路に関する。
【背景技術】
【０００２】
図７Ａ及び図７Ｂはそれぞれ、従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１８Ｖあるいは１０Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。図７Ａ及び図７Ｂにおいて、１００は半導体基板、１０１はコントロールゲート、１０２はソース、１０３はドレイン、１０４はフローティングゲートである。
【０００３】
例えば、ＮＯＲ型フラッシュメモリはランダムアクセスで高速パフォーマンスを必要としており、図７Ａ及び図７Ｂに示すように、プログラム／消去動作のために、正の高電圧の代わりに、１０Ｖなどの正の中間電圧及び−８Ｖなどの負の中間電圧が用いられる。これら正の中間電圧及び負の中間電圧を用いることにより、周辺回路のためのＭＯＳトランジスタは高電圧トランジスタよりもより高いパフォーマンスを示す。これは、薄いゲート酸化膜及び短いゲート長を用いることができるためである。
【０００４】
正の電圧を発生するために、バンドギャップ基準電圧発生回路が一般によく用いられており、例えばＮＡＮＤ型フラッシュメモリの周辺回路において用いられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国出願公開第２０１２／０２１８０３２号明細書
【特許文献２】特開２００９−０１６９２９号公報
【特許文献３】特開２００９−０７４９７３号公報
【特許文献４】米国出願公開第２００８／００１８３１８明細書
【特許文献５】特開平１０−２３９３５７号公報
【特許文献６】特開２０００−３３９０４７号公報
【特許文献７】特開２００２−３６７３７４号公報
【特許文献８】米国出願公開第２０１２／１５５１６８号明細書
【特許文献９】国際公開第２００６／０２５０９９号公報
【特許文献１０】特開２００４−３５０２９０号公報
【非特許文献】
【０００６】
【非特許文献１】Comel Stanescu et al., "High PSRR CMOS Voltage Reference for Negative IDOS", Proceedings of 2004 International Semiconductor Conference (CAS 2004), 27th Edition, October 4-6, 2004, in Sinaia, Romania.
【非特許文献２】Oguey et al., "MOS Voltage Reference Based on Polysilicon Gate Work Function Difference", IEEE Journal of Solid-State Circuits, Vol. SC-15, No.3, June 1980.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、負電圧を発生するためには、上記のような負電圧を発生するバンドギャップ基準電圧発生回路ではなく、図８及び図９のように上記の正電圧のバンドギャップ基準電圧発生回路を用いて負電圧基準を発生しているのが一般的である。
【０００８】
図８は特許文献１において開示されている、従来例２に係る負電圧発生器１０２の構成を示す回路図である。図８において、負電圧発生器１０２は、抵抗Ｒ２１，Ｒ２２と、差動増幅器１２０と、チャージポンプ１２１とを備えて構成される。ここで、Ｖｄｄは正の電源電圧であり、Ｖｓｓは接地電圧であり、抵抗Ｒ２１に印加される正の電源電圧Ｖｐｐは正基準電圧ＰＶｒｅｆに従ってレギュレートされる。図８の負電圧発生器１０２によって発生される負電圧Ｖｎｅｇは次式で表される。
【０００９】
Ｖｎｅｇ＝−Ｒ２２／Ｒ２１×Ｖｐｐ＋（１＋Ｒ２２／Ｒ２１）×ＰＶｒｅｆ      （１）
【００１０】
図９は特許文献２及び３において開示されている、従来例３に係る負電圧発生回路の構成を示す回路図である。図９において、負電圧発生回路は、差動増幅器１３１，１３２と、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｐ３１，Ｐ３２と、抵抗Ｒ３１，Ｒ３２と、チャージポンプ１３３とを備えて構成される。ここで、Ｖｄｄは正の電源電圧であり、Ｖｓｓは接地電圧である。また、ＰＭＯＳトランジスタＰ３１，Ｐ３２はカレントミラー回路を構成し、それぞれ抵抗Ｒ３１，Ｒ３２に対して同一の基準電流Ｉｒｅｆを流す。図９の負電圧発生回路によって発生される負電圧Ｖｎｅｇは次式で表される。
【００１１】
Ｖｎｅｇ＝−Ｉｒｅｆ×Ｒ３２＋ＰＶｒｅｆ      （２）
Ｉｒｅｆ＝ＰＶｒｅｆ／Ｒ３１      （３）
【００１２】
しかし、もし負基準電圧ＮＶｒｅｆを用いることができれば、より正確な負電圧Ｖｎｅｇを発生することができ、回路構成も簡単になると考えられる。負電圧Ｖｎｅｇ＝−１０Ｖを発生するために、もし負基準電圧ＮＶｒｅｆ＝−１．０Ｖ±０．１Ｖであるならば、負電圧Ｖｎｅｇは−１０Ｖ±１Ｖと誤差１０倍で制御されるので、当該負電圧発生回路はバンドギャップ基準電圧発生回路と同様の正確さ±０．０１Ｖを必要とする。
【００１３】
図１０はこの概念を用いた負電圧発生回路の構成例を示す回路図であり、正の基準電圧を用いた正の昇圧電圧発生回路の構成と同じである。図１０の負電圧発生回路は、抵抗Ｒ４１，Ｒ４２と、差動増幅器１４１と、チャージポンプ１４２とを備えて構成される。図１０において、分圧回路を構成する抵抗Ｒ４１，Ｒ４２は２つのキャパシタの直列回路で置き換えることができる。ここで、図１０の負電圧発生回路によって発生される負電圧は次式で表される。
【００１４】
Ｖｎｅｇ＝（Ｒ４２／Ｒ４１＋１）×ＮＶｒｅｆ      （４）
【００１５】
問題はこの負基準電圧ＮＶｒｅｆを精度良く発生する回路の実現であり、図１１は従来例４に係る負基準電圧発生回路の構成を示す回路図である。図１１の負基準電圧発生回路は、正基準電圧ＰＶｒｅｆに基づいて基準電流Ｉｒｅｆを発生する電流源５０と、抵抗Ｒ５１，Ｒ５２と、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）Ｎ５１，Ｎ５２とを備えて構成される。図１１の負基準電圧発生回路により発生される負基準電圧ＮＶｒｅｆは次式で表される。
【００１６】
ＮＶｒｅｆ＝−Ｉｒｅｆ×Ｒ５２      （５）
【００１７】
図１２は従来例５に係る負基準電圧発生回路の構成を示す回路図である。図１２の負基準電圧発生回路は、抵抗Ｒ６１，Ｒ６２と、差動増幅器１６０とを備えて構成される。図１２の負基準電圧発生回路により発生される負基準電圧ＮＶｒｅｆは次式で表される。
【００１８】
ＮＶｒｅｆ＝−ＰＶｒｅｆ×Ｒ６２／Ｒ６１      （６）
【００１９】
以上の従来例に係る制御回路では、負基準電圧は正基準電圧ＰＶｒｅｆから得られ、正基準電圧ＰＶｒｅｆの精度に加えていくらかの誤差が加わるという問題点があった。当該従来例に係る制御回路は以下の２つのタイプに分類される。
【００２０】
（タイプ１（図１１））正基準電圧ＰＶｒｅｆから基準電流Ｉｒｅｆを発生して、基準電流Ｉｒｅｆに基づいて負基準電圧ＮＶｒｅｆをＩｒｅｆ・Ｒとして発生する（例えば特許文献４参照）。この場合、カレントミラーを使用するので、動作条件が全く同じではないので、さらに誤差が加わり、さらに余分な差動増幅器のオフセットが加わることになる。
【００２１】
（タイプ２（図１２））正基準電圧ＰＶｒｅｆと、負基準電圧ＮＶｒｅｆとの比較する回路であって、アンテナ電源からの正基準電圧ＰＶｒｅｆを用いて反転した負基準電圧ＮＶｒｅｆを発生する。この場合は、正基準電圧ＰＶｒｅｆを電源として使うので、その発生での誤差及び電流を引くことによる電圧降下の誤差が加わる。
【００２２】
さらに、特許文献１０において、トリミング回路が不要なバンドギャップ電圧基準発生器を提供するために、基準電圧発生器ユニットを用いているが、バンドギャップ電圧基準発生器を実現するためにダイオードの熱検知回路を必要とし、回路構成が複雑となるという問題点があった。なお、当該バンドギャップ電圧基準発生器は、例えば１．２５Ｖの正基準電圧発生器であり、負基準電圧を発生するものではない。
【００２３】
本発明の目的は以上の問題点を解決し、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供することにある。
【課題を解決するための手段】
【００２４】
本発明に係る負基準電圧発生回路は、
第１のノード及び第２のノードに接続されたキャパシタと、上記第１のノードに接続された第１及び第２のスイッチと、上記第２のノードに接続された第３及び第４のスイッチとを備えたスイッチドキャパシタ回路と、上記第１〜第４のスイッチをそれぞれ制御する第１〜第４の制御信号を発生する制御回路とを備え、
上記制御回路は、第１の期間において上記第１のノードに上記第１のスイッチを介して所定の正基準電圧を印加することで上記キャパシタを充電し、上記第１の期間とは異なる第２の期間において上記第２の期間において上記キャパシタに充電された電圧に基づき上記第２のノードから上記第４のスイッチを介して負電圧を出力し、上記第１の期間及び上記第２の期間を繰り返すことで、上記第２のノードから、上記正基準電圧に等しい負電圧を負基準電圧として出力する負基準電圧発生回路であって、
上記第１のノードは上記第２のスイッチを介して接地され、
上記第２のノードは上記第３のスイッチを介して接地され、
上記第１〜第４のスイッチはそれぞれＭＯＳトランジスタで構成され、
上記負基準電圧発生回路は、
上記第１の制御信号、又は上記第１の制御信号の反転信号をレベルシフトして、正電圧と負電圧の二値を有する第３の制御信号を発生して上記第３のスイッチであるＭＯＳトランジスタのゲートに印加する第１のレベルシフタと、
上記第２の制御信号、又は上記第２の制御信号の反転信号をレベルシフトして、正電圧と負電圧の二値を有する第４の制御信号を発生して上記第４のスイッチであるＭＯＳトランジスタのゲートに印加する第２のレベルシフタとを備えたことを特徴とする。
【００２５】
上記負基準電圧発生回路において、上記負電圧は、所定の負電源電圧又は上記負基準電圧発生回路から出力される負電圧であることを特徴とする。
【００２６】
また、上記負基準電圧発生回路は、第３のノード及び第４のノードに接続された別のキャパシタと、上記第３のノードに接続された第５及び第６のスイッチと、上記第４のノードに接続された第７及び第８のスイッチとを備えたスイッチドキャパシタ回路とをさらに備え、
上記制御回路は、上記第５〜第８のスイッチをそれぞれ制御し、
上記制御回路は、第１の期間において上記第３のノードに上記第５のスイッチを介して所定の正電圧を印加することで上記別のキャパシタを充電し、上記第１の期間とは異なる第２の期間において上記第２の期間において上記別のキャパシタに充電された電圧に基づき上記第４のノードから上記第８のスイッチを介して上記負電圧を出力し、上記第１の期間及び上記第２の期間を繰り返すことで、上記第４のノードから上記負電圧を出力する負電圧発生回路によることを特徴とする。
【００２７】
さらに、上記負基準電圧発生回路において、
上記第３のノードは上記第６のスイッチを介して接地され、
上記第４のノードは上記第７のスイッチを介して接地され、
上記第５〜第８のスイッチはそれぞれＭＯＳトランジスタで構成され、
上記負基準電圧発生回路は、
上記第５の制御信号、又は上記第５の制御信号の反転信号をレベルシフトして、正電圧と上記負電圧の二値を有する第７の制御信号を発生して上記第７のスイッチであるＭＯＳトランジスタのゲートに印加する第３のレベルシフタと、
上記第６の制御信号、又は上記第６の制御信号の反転信号をレベルシフトして、正電圧と上記負電圧の二値を有する第８の制御信号を発生して上記第８のスイッチであるＭＯＳトランジスタのゲートに印加する第４のレベルシフタとをさらに備えたことを特徴とする。
【００２８】
またさらに、上記負基準電圧発生回路において、上記第１及び第２の制御信号は互いに重ならない二相クロックであることを特徴とする。
【００２９】
上記負基準電圧発生回路において、
上記第１のスイッチはＰチャンネルＭＯＳトランジスタで構成され、
上記第２〜第４のスイッチはＮチャンネルＭＯＳトランジスタで構成されることを特徴とする。
【００３０】
また、上記負基準電圧発生回路において、
上記第１〜第４のスイッチはＮチャンネルＭＯＳトランジスタで構成されることを特徴とする。
【００３１】
さらに、上記負基準電圧発生回路において、
上記第１及び第２のスイッチはＮチャンネルＭＯＳトランジスタで構成され、
上記第３及び第４のスイッチはＰチャンネルＭＯＳトランジスタで構成されることを特徴とする。
【００３２】
またさらに、上記負基準電圧発生回路において、
上記第１及び第３のスイッチはＰチャンネルＭＯＳトランジスタで構成され、
上記第２及び第４のスイッチはＮチャンネルＭＯＳトランジスタで構成されることを特徴とする。
【００３３】
上記負基準電圧発生回路において、
上記キャパシタは、半導体基板に形成されたゲートとＰウェルとの間で形成されたことを特徴とする。
【００３４】
また、上記負基準電圧発生回路において、
上記キャパシタは、半導体基板に形成されたＰチャンネルＭＯＳトランジスタのゲートとチャンネルとの間で形成されたことを特徴とする。
【００３５】
さらに、上記負基準電圧発生回路において、
上記キャパシタは、半導体基板に形成されたスタックされたゲートを有するキャパシタにおいてフローティングゲートとコントロールゲートとの間で形成されたことを特徴とする。
【００３６】
またさらに、上記負基準電圧発生回路において、
上記キャパシタは、半導体基板に形成されたスタックされたゲートを有するＭＯＳトランジスタにおいてフローティングゲートと、コントロールゲート及びＰウェルとの間で形成されたことを特徴とする。
【００３７】
またさらに、上記負基準電圧発生回路において、
上記キャパシタは、半導体基板上に形成された少なくとも１層の配線間の容量で形成されたことを特徴とする。
【００３８】
また、上記負基準電圧発生回路は、当該負基準電圧発生回路の出力端子に接続された低域通過フィルタをさらに備えたことを特徴とする。
【発明の効果】
【００３９】
従って、本発明に係る負基準電圧発生回路によれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも、むずかしいアナログ回路技術を使用しない、回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。
【図面の簡単な説明】
【００４０】
【図１Ａ】実施形態１に係る負基準電圧発生回路の構成を示す回路図である。
【図１Ｂ】図１Ａの負基準電圧発生回路の動作を示す各信号のタイミングチャートである。
【図２Ａ】実施形態２に係る負基準電圧発生回路の構成を示す回路図である。
【図２Ｂ】各実施形態で用いるレベルシフタを説明するための図である。
【図２Ｃ】図２Ａの負基準電圧発生回路で用いるＭＯＳトランジスタのトリプルウェル構造を示す縦断面図である。
【図３Ａ】実施形態３に係る負基準電圧発生回路の構成を示す回路図である。
【図３Ｂ】実施形態４に係る負電圧発生回路の構成を示す回路図である。
【図３Ｃ】図３Ａの負基準電圧発生回路の動作を示す各信号のタイミングチャートである。
【図３Ｄ】図３Ｂの負電圧発生回路の動作を示す各信号のタイミングチャートである。
【図３Ｅ】図３Ａの実施形態３に係る負基準電圧発生回路の負電圧Ｖｎｎに実施形態４の負電圧発生回路を適用した場合の動作を示す各信号のタイミングチャートである。
【図４Ａ】実施形態５に係る負基準電圧発生回路の構成を示す回路図である。
【図４Ｂ】実施形態６に係る負電圧発生回路の構成を示す回路図である。
【図４Ｃ】図４Ａの負基準電圧発生回路及び図４Ｂの負電圧発生回路の動作を示す各信号のタイミングチャートである。
【図４Ｄ】実施形態７に係る負基準電圧発生回路の構成１を示す回路図である。
【図４Ｅ】実施形態７に係る負基準電圧発生回路の構成例２を示す回路図である。
【図５Ａ】各実施形態１〜７で用いる実施形態８に係るキャパシタの構成例１の構造を示す縦断面図である。
【図５Ｂ】各実施形態１〜７で用いる実施形態８に係るキャパシタの構成例２の構造を示す縦断面図である。
【図５Ｃ】各実施形態１〜７で用いる実施形態８に係るキャパシタの構成例３の構造を示す縦断面図である。
【図５Ｄ】各実施形態１〜７で用いる実施形態８に係るキャパシタの構成例４の構造を示す縦断面図である。
【図６Ａ】実施形態９に係る負基準電圧発生回路の構成を示す回路図である。
【図６Ｂ】実施形態１０に係る負基準電圧発生回路の構成を示す回路図である。
【図７Ａ】従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１８Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。
【図７Ｂ】従来例１に係るＮＯＲ型フラッシュメモリセルの縦断面図であって、最大電圧１０Ｖでファウラ−ノルドハイムのプログラム／消去動作を行うときに必要な電圧関係を示す図である。
【図８】従来例２に係る負電圧発生回路の構成を示す回路図である。
【図９】従来例３に係る負電圧発生回路の構成を示す回路図である。
【図１０】負基準電圧を用いた負電圧発生回路の構成例を示す回路図である。
【図１１】従来例４に係る負基準電圧発生回路の構成を示す回路図である。
【図１２】従来例５に係る負基準電圧発生回路の構成を示す回路図である。
【発明を実施するための形態】
【００４１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００４２】
実施形態１．
図１Ａは実施形態１に係る負基準電圧発生回路の構成を示す回路図である。図１Ａにおいて、実施形態１に係る負基準電圧発生回路は、スイッチドキャパシタ回路を用いて正基準電圧ＰＶｒｅｆを負電圧−ＰＶｒｅｆに変圧して負基準電圧ＮＶｒｅｆとして出力することを特徴としている。ここで、スイッチドキャパシタ回路は、４個のスイッチＳＷ１〜ＳＷ４と、２個のキャパシタＣｗ，Ｃｓと、クロック発生回路２０とを備えて構成される。クロック発生回路２０は、互いに異なる期間でハイレベルとなるクロックＣＬＫと反転クロックＣＬＫＢとを発生して出力する。なお、クロック発生回路２０については以降の図面において図示を省略する。
【００４３】
図１Ａにおいて、入力端子Ｔ１は、クロックＣＬＫにより制御されるスイッチＳＷ１を介してノード電圧Ｖｎ１を有するノードｎ１に接続され、ノードｎ１は、反転クロックＣＬＫＢにより制御されるスイッチＳＷ２を介して接地される。ノードｎ１と、ノード電圧Ｖｎ２を有するノードｎ２との間にキャパシタＣｗが接続される。ノードｎ２は、クロックＣＬＫにより制御されるスイッチＳＷ３を介して接地されるとともに、反転クロックＣＬＫＢにより制御されるスイッチＳＷ４を介して出力端子Ｔ２に接続され、当該出力端子Ｔ２はキャパシタＣｓを介して接地される。
【００４４】
図１Ｂは図１Ａの負基準電圧発生回路の動作を示す各信号のタイミングチャートである。図１Ｂに示すように、クロックＣＬＫがハイレベルであるとき、正基準電圧ＰＶｒｅｆ及び０Ｖ（接地電圧）がキャパシタＣｗに接続される。そして、キャパシタＣｗの両端の２つのノードｎ１，ｎ２は反転クロックＣＬＫＢによってスイッチングされ、スイッチングされた出力電圧はキャパシタＣｓにより保持されて負基準電圧ＮＶｒｅｆとして出力される。複数のクロックサイクルの後、負基準電圧ＮＶｒｅｆは負電圧−ＰＶｒｅｆとなる。
【００４５】
以上のように構成された負基準電圧発生回路によれば、第１の期間においてノードｎ１に正基準電圧ＰＶｒｅｆを印加することでキャパシタＣｗを充電し、上記第１の期間とは異なる第２の期間においてキャパシタＣｗに充電された電圧に基づきノードｎ２から負電圧を出力し、上記第１の期間及び上記第２の期間を繰り返すことで、第２のノードｎ２から負電圧を負基準電圧ＮＶｒｅｆとして出力する。キャパシタＣｓが充分大きくて、かつ出力リーク電流が充分小さければ、正基準電圧ＰＶｒｅｆの電圧降下や出力ノードｎ２の電圧変動も充分小さくできる。出力電圧である負基準電圧ＮＶｒｅｆからはＤＣ的な負荷電流は流さないがトランジスタやドレイン・ソースのジャンクションのリーク電流は避けようがないが充分小さい。すなわち、正基準電圧ＰＶｒｅｆに基づいて、そのちょうど反転した電圧値の負電圧を発生しているので、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供できる。
【００４６】
実施形態２．
図２Ａは実施形態２に係る負基準電圧発生回路の構成を示す回路図である。また、図２Ｂは各実施形態で用いるレベルシフタ１，２を説明するための図である。図２Ｂ（ａ）はクロックＣＬＫを反転クロック／ＣＬＫに反転する一般的なインバータ３を示しており、図２Ｂ（ｂ）は反転クロックＣＬＫＢを反転された反転クロック／ＣＬＫＢに反転する一般的なインバータ４を示している。図２Ｂ（ｃ）は、各実施形態で用いるレベルシフタ１，２を示しており、レベルシフタ１，２は正電源電圧Ｖｄｄと負電源電圧−Ｖｎで駆動され、反転クロック／ＣＬＫ又は反転クロック／ＣＬＫＢをそれぞれ反転しかつレベルをシフトさせて、クロックＣＬＫａ又はＣＬＫＢａを出力する。
【００４７】
図２Ａにおいて、実施形態２に係る負基準電圧発生回路は、実施形態１に係る負基準電圧発生回路に比較して、以下の点が異なる。
（１）スイッチＳＷ１を、基板タップに正電源電圧Ｖｄｄが印加され、反転クロック／ＣＬＫにより制御されるＰＭＯＳトランジスタＴ１１で構成した。
（２）スイッチＳＷ２を、基板タップが接地され、反転クロックＣＬＫＢにより制御されるＮＭＯＳトランジスタＴ１２で構成した。
（３）正電源電圧Ｖｄｄと負電源電圧−Ｖｎ２で駆動され、反転クロック／ＣＬＫを反転しかつレベルをシフトさせて、正電源電圧Ｖｄｄと負電源電圧−Ｖｎ２の二値を有するクロックＣＬＫａを出力するレベルシフタ１をさらに備えた。
（４）正電源電圧Ｖｄｄと負電源電圧ＮＶｒｅｆで駆動され、反転クロック／ＣＬＫＢを反転しかつレベルをシフトさせて、正電源電圧Ｖｄｄと負電源電圧ＮＶｒｅｆの二値を有するクロックＣＬＫＢａを出力するレベルシフタ２をさらに備えた。
（５）スイッチＳＷ３を、基板タップにノード電圧Ｖｎ２が印加され、クロックＣＬＫａで制御されるＮＭＯＳトランジスタＴ２１で構成した。
（６）スイッチＳＷ４を、基板タップに負電圧ＮＶｒｅｆが印加され、クロックＣＬＫＢａで制御されるＮＭＯＳトランジスタＴ２２で構成した。
【００４８】
実施形態２に係るスイッチドキャパシタ回路を用いて負基準電圧発生回路を構成するときの問題点は、ノードｎ２のノード電圧Ｖｎ２をどのようにスイッチングするかにある。すなわち、ノードｎ２は０Ｖと所定の負電圧との間でスイッチングされ、負電圧のスイッチングは、正電源電圧Ｖｄｄと０Ｖとの間で一般的に動作するＮＭＯＳトランジスタＴ２１，Ｔ２２により行うことができないためである。ＮＭＯＳトランジスタＴ２１，Ｔ２２はノード電圧Ｖｎ２のスイッチングのために、以下に示すトリプルウェル構造及びレベルシフタ１，２を必要とする。これは、ソース、ドレイン電圧の負電圧を可能にして、トランジスタをＯＦＦにするにはゲートに同様に負電圧が必要になるからである。
【００４９】
なお、正基準電圧ＰＶｒｅｆは例えば１．２Ｖであり、正電源電圧Ｖｄｄは例えば１．８Ｖであり、その場合ノード電圧Ｖｎ２は０Ｖと−１．２Ｖとの間でスイッチングされる。
【００５０】
図２Ｃは図２Ａの負基準電圧発生回路で用いるＭＯＳトランジスタのトリプルウェル構造を示す縦断面図である。
【００５１】
図２Ｃにおいて、Ｐ型半導体基板１０に例えばリンなどのＮ型不純物を注入してＮウェル１３を形成し、Ｎウェル１３にＰ＋不純物を注入することでＰ＋不純物領域３１を形成してソースを構成し、Ｎウェル１３にＰ＋不純物を注入することでＰ＋不純物領域３２を形成してドレインを構成する。ソースとドレインの間に例えば絶縁膜を介して電極３３を形成してゲートを構成する。さらに、Ｎウェル１３に例えばリンなどのＮ＋不純物を注入することでＮ＋不純物領域３４を形成して基板タップを構成する。以上により、ＰＭＯＳトランジスタＴ１１を構成できる。
【００５２】
また、Ｐ型半導体基板１０に例えばリンなどのＮ型不純物を注入して深いＮウェル１１を形成し、深いＮウェル１１上に例えばボロンなどのＰ型不純物を注入することでＰウェルを形成し、ＰウェルにＮ＋不純物を注入してＮ＋不純物領域２１を形成してソースを構成し、ＰウェルにＮ＋不純物を注入してＮ＋不純物領域２２を形成してドレインを構成する。ソースとドレインの間に例えば絶縁膜を介して電極２３を形成してゲートを構成する。さらに、Ｐウェル１２に例えばボロンなどのＰ＋不純物を注入することでＰ＋不純物領域２４を形成してＰウェル１２の基板タップを構成する。以上により、トリプルウェル構造を有するＮＭＯＳトランジスタＴ２１，Ｔ２２を構成できる。
【００５３】
さらに、Ｐ型半導体基板１０に例えばボロンなどのＰ＋型不純物を注入してＰ＋不純物領域２６を形成してＰ型半導体基板１０の基板タップを構成する。
【００５４】
以上説明したように、トリプルウェル構造を有するＮＭＯＳトランジスタＴ２１，Ｔ２２を構成できる。
【００５５】
本実施形態では、スイッチＳＷ１〜ＳＷ４に代えてＭＯＳトランジスタＴ１１〜Ｔ２２を用いてスイッチドキャパシタ回路を用いた負基準電圧発生回路を構成できる。また、当該負基準電圧発生回路によれば、正基準電圧ＰＶｒｅｆの電位降下もなく、また、ちょうど正基準電圧ＰＶｒｅｆの反転電圧に等しい負電圧を発生しているので、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供できる。
【００５６】
実施形態３．
図３Ａは実施形態３に係る負基準電圧発生回路の構成を示す回路図である。実施形態３に係る負基準電圧発生回路は、図３Ａに示すように、実施形態２に係る負基準電圧発生回路に比較して以下の点が異なる。
（１）レベルシフタ１，２の各負電源電圧として所定の負電圧Ｖｎｎ（所定の負電源電圧）が印加される。負電圧Ｖｎｎは例えば電圧−Ｖｄｄである。なお、Ｖｄｄは正電源電圧である。
（２）ＭＯＳトランジスタＴ２１の基板タップに上記負電圧Ｖｎｎが印加される。
なお、ノードｎ１，ｎ２間のキャパシタＣｗは例えば配線間容量で構成される。
【００５７】
実施形態２において、レベルシフタ１の負電源端子はノードｎ２に接続されているので入力クロック／ＣＬＫが変化する度にノードｎ２から電流を消費し、レベルシフタ２は同様にノードＮＶｒｅｆから電流を消費する。また、これらレベルシフタは各々ノードｎ２とノードＮＶｒｅｆの寄生キャパシタを構成する。ノードｎ２の寄生キャパシタ及びレベルシフタ１及び２による電流消費は負基準電圧ＮＶｒｅｆの誤差に影響を与えるので、当該寄生キャパシタ及び電流消費を最小化する必要がある。そのために、図３Ａに示すように、レベルシフタ１，２の各負電源電圧として別の負電圧Ｖｎｎを用いることで、上記寄生キャパシタ及び電流消費を除去することができる。
【００５８】
図３Ｃは図３Ａの負基準電圧発生回路の動作を示す各信号のタイミングチャートである。なお、図３Ｃの動作例では、クロックＣＬＫＢはクロックＣＬＫのノンオーバーラップの反転信号である。
【００５９】
図３Ｃにおいて、クロックＣＬＫがハイレベルである期間において、クロック／ＣＬＫが０Ｖとなり、ＭＯＳトランジスタＴ１１がオンされる。このとき、ゲート電圧Ｖｇ１は電圧Ｖｄｄとなり、ＭＯＳトランジスタＴ２１がオンされる。また、クロックＣＬＫＢがローレベルとなり、ＭＯＳトランジスタＴ１２はオフされ、反転クロック／ＣＬＫＢがハイレベルとなるのでゲート電圧Ｖｇ２は負電圧Ｖｎｎとなる。ここで、ＭＯＳトランジスタＴ２２はオフされ、ノード電圧Ｖｎ１は正基準電圧ＰＶｒｅｆとなり、ノード電圧Ｖｎ２は０Ｖとなり、キャパシタＣｗに充電される。
【００６０】
次いで、クロックＣＬＫＢがハイレベルである期間において、クロックＣＬＫＢがＶｄｄとなり、ＭＯＳトランジスタＴ１２がオンされ、ゲート電圧Ｖｇ２はＶｄｄとなる。また、ＭＯＳトランジスタＴ２２がオンされる。ここで、クロックＣＬＫがローレベルであり、反転クロック／ＣＬＫがハイレベルであるので、ＭＯＳトランジスタＴ１１がオフされ、ゲート電圧Ｖｇ１はＶｎｎとなる。ここで、ＭＯＳトランジスタＴ２１はオフされ、ノード電圧Ｖｎ１は０Ｖとなり、ノード電圧Ｖｎ２は、複数のクロックサイクルの後に−ＰＶｒｅｆとなり負基準電圧ＮＶｒｅｆとして出力される。
【００６１】
以上の動作により、正基準電圧ＰＶｒｅｆを負電圧−ＰＶｒｅｆに変換して負基準電圧ＮＶｒｅｆとして出力できる。
【００６２】
以上説明したように、本実施形態によれば、上記の簡単な制御動作によりノードｎ２の寄生キャパシタ及びノードｎ２とＮＶｒｅｆからの電流消費を除去して出力電圧誤差を抑圧することができる。また、正基準電圧ＰＶｒｅｆの正確な反転電圧の負電圧を発生しているので、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供できる。
【００６３】
実施形態４．
図３Ｂは実施形態４に係る負電圧発生回路の構成を示す回路図である。実施形態４に係る負電圧発生回路は、実施形態３に導入した負電圧Ｖｎｎの発生回路であり、図３Ｂに示すように、実施形態３に係る負基準電圧発生回路と比較して以下の点が異なる。
（１）ノードｎ１，ｎ２をそれぞれノードｎ３，ｎ４とし、ノードｎ３，ｎ４間にキャパシタＣｐを接続した。なお、ノードｎ３，ｎ４間のキャパシタＣｐは例えば配線間容量で構成される。
（２）出力端子Ｔ２において負電圧Ｖｎｎを発生させ、レベルシフタ１，２の各負電源電圧及びＭＯＳトランジスタＴ２１の基板タップに上記負電圧Ｖｎｎが印加される。
【００６４】
図３Ｄは図３Ｂの負電圧発生回路の動作を示す各信号のタイミングチャートである。なお、図３Ｄの動作例では、クロックＣＬＫＢはクロックＣＬＫのノンオーバーラップの反転信号である。
【００６５】
なお、各実施形態において、各クロックＣＬＫ，ＣＬＫＢはノンオーバーラップクロックであり、負電圧Ｖｎｎ及び負基準電圧ＮＶｒｅｆの発生のために共通で用いることができるが、同一のクロック又は同期するクロックを用いる必要はない。ここで、各クロックＣＬＫ，ＣＬＫＢのハイレベル期間は互いに重ならないように発生してもよい。また、クロック／ＣＬＫ及び／ＣＬＫＢは、図２Ｂに示すように、各々ＣＬＫ及びＣＬＫＢの反転信号である。
【００６６】
図３Ｄにおいて、クロックＣＬＫがハイレベルである期間において、クロック／ＣＬＫが０Ｖとなり、ＭＯＳトランジスタＴ１１がオンされる。このとき、ゲート電圧Ｖｇ１は電圧Ｖｄｄとなり、ＭＯＳトランジスタＴ２１がオンされる。また、クロックＣＬＫＢがローレベルとなり、ＭＯＳトランジスタＴ１２はオフされ、反転クロック／ＣＬＫＢがハイレベルとなるのでゲート電圧Ｖｇ２は負電圧Ｖｎｎとなる。ここで、ＭＯＳトランジスタＴ２２はオフされ、ノード電圧Ｖｎ３は電圧Ｖｄｄとなり、ノード電圧Ｖｎ４は０Ｖとなり、キャパシタＣｐに充電される。
【００６７】
次いで、クロックＣＬＫＢがハイレベルである期間において、クロックＣＬＫＢがＶｄｄとなり、ＭＯＳトランジスタＴ１２がオンされ、ゲート電圧Ｖｇ２はＶｄｄとなる。また、ＭＯＳトランジスタＴ２２がオンされる。ここで、クロックＣＬＫがローレベルであり、反転クロック／ＣＬＫがハイレベルであるので、ＭＯＳトランジスタＴ１１がオフされ、ゲート電圧Ｖｇ１はＶｎｎとなる。ここで、ＭＯＳトランジスタＴ２１はオフされ、ノード電圧Ｖｎ３は０Ｖとなり、ノード電圧Ｖｎ４は、複数のクロックサイクルの後に−Ｖｄｄとなり負電圧Ｖｎｎとして出力される。このとき、キャパシタＣｐの電荷はキャパシタＣｎと分けて保持される。
【００６８】
以上の動作により、正電源電圧Ｖｄｄを負電圧−Ｖｄｄに変換して負電圧Ｖｎｎとして出力できる。
【００６９】
以上説明したように、本実施形態によれば、実施形態３とほとんど同じ回路により、電圧調整の差動増幅回路やコンパレータ等も無しに、ほぼ−Ｖｄｄの負電圧を発生することができる。
【００７０】
また、図３Ｅは、図３Ａの実施形態３に係る負基準電圧発生回路の負電圧Ｖｎｎに実施形態４の負電圧発生回路を適用した場合の動作を示す各信号のタイミングチャートである。なお、各クロックＣＬＫ，ＣＬＫＢは負電圧Ｖｎｎ及び負基準電圧ＮＶｒｅｆの発生のために共通で用いているが、別々のクロック、ＣＬＫ１とＣＬＫＢ１、及びＣＬＫ２とＣＬＫＢ２、を使用することも問題ない。
【００７１】
また、実施形態３と実施形態４において同じトランジスタ番号Ｔ１１〜Ｔ２２を使用しているが、これは同じトランジスタ種類、チャネル長、チャネル幅のものを使うことは意味しておらず、必要に応じて変えても良いのは当然である。
【００７２】
実施形態５．
図４Ａは実施形態５に係る負基準電圧発生回路の構成を示す回路図である。実施形態５に係る負基準電圧発生回路は、図４Ａに示すように、実施形態３に係る負基準電圧発生回路と比較して以下の点が異なる。
（１）ＰＭＯＳトランジスタＴ１１に代えてＮＭＯＳトランジスタＴ１１を備えた。なお、ＮＭＯＳトランジスタＴ１１の基板タップは接地される。
（２）ＮＭＯＳトランジスタＴ２１に代えてＰＭＯＳトランジスタＴ２１を備えた。なお、ＰＭＯＳトランジスタＴ２１の基板タップには電圧Ｖｄｄが印加され、もしくは接地される。また、レベルシフタ１にはクロックＣＬＫが印加される。
（３）ＮＭＯＳトランジスタＴ２２に代えてＰＭＯＳトランジスタＴ２２を備えた。なお、ＰＭＯＳトランジスタＴ２２の基板タップには電圧Ｖｄｄが印加され、もしくは接地される。また、レベルシフタ２にはクロックＣＬＫＢが印加される。
【００７３】
本実施形態では、実施形態３に比較して、ＭＯＳトランジスタＴ１２を除いてＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに代えて用いることができるが、電源電圧Ｖｄｄ、正基準電圧ＰＶｒｅｆ、及びＭＯＳトランジスタのしきい値電圧Ｖｔｈに依存する。図４Ａの構成例では、Ｖｄｄ≧２．５Ｖ、ＰＶｒｅｆ≒１．２Ｖ、Ｖｔｈ＜０．８Ｖであるときに動作可能である。クロックＣＬＫのハイレベル電圧Ｖｄｄ＞ＰＶｒｅｆ＋Ｖｔｈであるので、ＭＯＳトランジスタＴ１１は正基準電圧ＰＶｒｅｆを通過させることができる。また、ＭＯＳトランジスタＴ１２が０Ｖ電圧を通過させるとき、当該ＭＯＳトランジスタＴ１２はＮＭＯＳトランジスタである必要がある。もしＴ１２がＰＭＯＳトランジスタであれば、ゲート電圧が０ＶのＯＮの期間において当該電圧を通過させることができないので当該負基準電圧発生回路は正確な基準電圧は発生できない。
【００７４】
実施形態６．
図４Ｂは実施形態６に係る負電圧発生回路の構成を示す回路図である。実施形態６に係る負電圧発生回路は、図４Ｂに示すように、実施形態４に係る負電圧発生回路と比較して以下の点が異なる。
（１）ＮＭＯＳトランジスタＴ２１に代えてＰＭＯＳトランジスタＴ２１を備えた。なお、ＰＭＯＳトランジスタＴ２１の基板タップには電圧Ｖｄｄが印加される。また、レベルシフタ１にはクロックＣＬＫが印加される。
【００７５】
本実施形態では、実施形態５に比較して、ＭＯＳトランジスタＴ２２をＰＭＯＳトランジスタに変えていない。これは、クロックＣＬＫＢがハイレベルでノードｎ４が負電圧になった時はＰＭＯＳトランジスタＴ２２のドレインをＶｎ４とすると、ソースＶｎｎでゲートＶｎｎとなり、Ｖｎ４＜ＶｎｎであるからＰＭＯＳトランジスタＴ２２はＯＦＦ状態であるので、ノードｎ４の負電圧をノードＴ２に伝達できないからである。
【００７６】
図４Ｃは図４Ａの負基準電圧発生回路に図４Ｂの負電圧発生回路を組み合わせた場合の動作を示す各信号のタイミングチャートである。図４Ａの負基準電圧発生回路及び図４Ｂの負電圧発生回路は、以下のことを除いて実施形態３及び実施形態４と同様に動作する。
【００７７】
１回目のクロックＣＬＫにおいて、ノード電圧Ｖｎ４は｜Ｖｔｈ（ＰＭＯＳトランジスタ）｜まで上がる。このとき、負電圧Ｖｎｎがまだ０Ｖなので、ゲート電圧Ｖｇ１＝０ＶでＭＯＳトランジスタＴ２１のソース電圧は０Ｖなので、そのドレイン電圧であるノード電圧Ｖｎ４はＭＯＳトランジスタのしきい値電圧｜Ｖｔｈ｜までしか下がらない。しかしながら、電源電圧Ｖｄｄ−｜Ｖｔｈ｜分のチャージはキャパシタＣｐに充電されるので、数回のクロックサイクルの後には負電圧Ｖｎｎにより問題なく０Ｖまで下がるようになる。
【００７８】
以上の動作により、正電源電圧Ｖｄｄを負電圧Ｖｎｎに変換して、かつ正基準電圧ＰＶｒｅｆを負基準電圧ＮＶｒｅｆに変換して出力できる。
【００７９】
以上説明したように、本実施形態５及び６によれば、上記の簡単な制御動作によりノードｎ２の寄生キャパシタ及びノードｎ２とＮＶｒｅｆからの電流消費を除去して出力電圧誤差を抑圧することができる。また、正基準電圧ＰＶｒｅｆの正確な反転電圧の負電圧を発生しているので、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供できる。
【００８０】
実施形態７．
図４Ｄは実施形態７に係る負基準電圧発生回路の構成例１を示す回路図である。実施形態７に係る負基準電圧発生回路は、実施形態２におけるＰＭＯＳトランジスタＴ１１をＮＭＯＳトランジスタＴ１１（実施形態５）で構成したことを特徴としている。これ以外の構成、動作は、実施形態２及び５と同様である。同様に、図４Ｅは実施形態７に係る負基準電圧発生回路の構成例２を示す回路図であり、図３Ａの実施形態３に係る負基準電圧発生回路におけるＰＭＯＳトランジスタＴ１１をＮＭＯＳトランジスタＴ１１（図４Ａの実施形態５）で構成し、また、ＮＭＯＳトランジスタＴ２２の基板タップを負電圧Ｖｎｎに接続している。
【００８１】
実施形態８．
実施形態８では、各実施形態１〜７で用いるキャパシタＣｗ，Ｃｐの構成例について以下に説明する。これらのキャパシタは、クロックＣＬＫあるいはＣＬＫＢのハイ、ローに係らず容量値を一定値で保持できることが求められる。でないと、電圧を反転した際の電圧が変化してしまう。したがって、配線間容量を使うＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）容量が適しているが、他には以下に示すようなキャパシタが使用できる。
【００８２】
図５Ａは各実施形態１〜７で用いるキャパシタの構成例１の構造を示す縦断面図である。図５Ａにおいて、Ｎ＋不純物領域によるゲートとＰウェルとの間で形成されたＭＯＳキャパシタの構成例を示す。図５Ａにおいて、Ｐ型半導体基板１０に例えばリンなどのＮ型不純物を注入して深いＮウェル１１を形成し、深いＮウェル１１上に例えばボロンなどのＰ型不純物を注入することでＰウェル１２を形成し、Ｐウェル１２にＰ＋不純物を２カ所で注入してＰ＋不純物領域４１，４２を形成して２つの電極タップを構成し、当該２つの電極タップをノードｎ１に接続する。２つの不純物領域４１，４２の間の位置において、絶縁層を介して電極４３を形成してノードｎ２に接続する。また、深いＮウェル１１にＮ＋不純物を注入してＮ＋不純物領域４４を形成して基板タップとし、Ｐ型半導体基板１０にＰ＋不純物を注入してＰ＋不純物領域４５を形成して接地用基板タップとする。ここで、ノードｎ１，ｎ２間でキャパシタＣを構成することができる。クロックＣＬＫあるいはＣＬＫＢのハイ、ローに係らず、ノードｎ１が高電位、ノードｎ２が低電位なのでこのＭＯＳキャパシタはアキュムレーション状態を保持するので容量値も一定値を保持できる。
【００８３】
図５Ｂは各実施形態１〜７で用いるキャパシタの構成例２の構造を示す縦断面図である。図５Ｂにおいて、ＰＭＯＳトランジスタで形成されたゲートと、ソース及びドレインのチャンネル間のキャパシタの構成例を示す。図５Ｂにおいて、Ｐ型半導体基板１０に例えばリンなどのＮ型不純物を注入してＮウェル１３を形成する。Ｎウェル１３にＰ＋不純物を２カ所で注入してＰ＋不純物領域５１，５２を形成してソース及びドレインを構成し、これらをノードｎ１に接続する。２つの不純物領域５１，５２の間の位置において、絶縁層を介してゲート５３を形成してノードｎ２に接続する。また、Ｎウェル１３にＮ＋不純物を注入してＮ＋不純物領域５４を形成して基板タップとし、Ｐ型半導体基板１０にＰ＋不純物を注入してＰ＋不純物領域５５を形成して接地用基板タップとする。ここで、ノードｎ１，ｎ２間でキャパシタＣを構成することができる。クロックＣＬＫあるいはＣＬＫＢのハイ、ローに係らず、ノードｎ１が高電位、ノードｎ２が低電位なのでこのＰＭＯＳトランジスタはＯＮ状態を保持するので容量値も一定値を保持できる。
【００８４】
図５Ｃは各実施形態１〜７で用いるキャパシタの構成例３の構造を示す縦断面図である。図５Ｃにおいて、Ｎ＋不純物領域によるフローティングゲート６２とＰウェル１２に接続されたコントロールゲート６３との間で形成されたスタックされたゲートキャパシタの構成例を示す。図５Ｃにおいて、Ｐ型半導体基板１０に例えばリンなどのＮ型不純物を注入して深いＮウェル１１を形成し、深いＮウェル１１上に例えばボロンなどのＰ型不純物を注入することでＰウェル１２を形成し、Ｐウェル１２にＰ＋不純物を注入してＰ＋不純物領域６１を形成して電極タップを構成し、当該電極タップをノードｎ１に接続する。当該不純物領域６１の近傍のＰウェル１２上に絶縁層を介してフローティングゲート６２を形成してノードｎ２に接続する。さらに、フローティングゲート６２上に絶縁層を介してコントロールゲート６３を形成してノードｎ１に接続する。また、深いＮウェル１１にＮ＋不純物を注入してＮ＋不純物領域６４を形成して基板タップとし、Ｐ型半導体基板１０にＰ＋不純物を注入してＰ＋不純物領域６５を形成して接地用基板タップとする。ここで、ノードｎ１，ｎ２間でキャパシタＣを構成することができる。
【００８５】
図５Ｄは各実施形態１〜７で用いる実施形態７に係るキャパシタの構成例３の構造を示す縦断面図である。図５Ｄのように、図５Ｂ及び図５Ｃの構造を組み合わせて、図５Ｃにおいて、図５ＢのＭＯＳトランジスタ（ただし、チャンネルが異なる）を構成してもよい。すなわち、ゲートの両側にＮ＋不純物領域６１Ａ及びＮ＋不純物領域６６を形成してそれぞれソース及びドレインを形成して、ノードｎ１に接続する。また、図５Ｂのごとくスタックされたフローティングゲート６２及びコントロールゲート６３を有するＭＯＳトランジスタにおいて、フローティングゲート６２をノードｎ１に接続し、コントロールゲート６３をノードｎ２に接続することで、フローティングゲート６２とコントロールゲート６３との間で形成されたキャパシタを構成できる。
【００８６】
各実施形態１〜７で用いるキャパシタＣｗ，Ｃｐは図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ等のいずれかの構造で構成することができる。これらのキャパシタＣはＶｎ１＞Ｖｎ２に対して動作する。もちろん、２つの電極間でキャパシタＣを形成することもできる。各実施形態で重要なことは、ノードｎ２の寄生キャパシタにより出力される負基準電圧ＮＶｒｅｆが影響を受けるので、当該寄生キャパシタをできるかぎり抑圧することである。ＭＯＳトランジスタＴ２１及びＴ２２のドレイン（ノードｎ２）の対基板容量はその主要な寄生キャパシタであるから、その大きさを見積もってみると、ノードｎ１，ｎ２間のキャパシタＣに対する寄生キャパシタの容量Ｃｐａｒａの割合が１％であり、温度による変動は±３０％（−４０〜８５°Ｃ）であるとき、ここで、ＰＶｒｅｆ＝１．２５Ｖであると、ＮＶｒｅｆ＝１．２３７Ｖ±４ｍＶで、４ｍＶは正基準電圧ＰＶｒｅｆの正確さに比較してコンパチブル又は若干良好になる。なお、ＮＡＮＤ型フラッシュメモリのプロセスにおいて、Ｃｗ＝２５×４０μｍ＝４．３ｐＦ、ＭＯＳトランジスタＴ２１又はＴ２２のゲート幅＝６μｍ、電源電圧Ｖｄｄ＝３．３Ｖを仮定した。
【００８７】
実施形態９．
図６Ａは実施形態９に係る負基準電圧発生回路の構成を示す回路図である。実施形態９に係る負基準電圧発生回路は、図６Ａに示すように、実施形態３に係る負基準電圧発生回路の出力端子Ｔ２において、直列抵抗Ｒ及び並列キャパシタＣｓａからなるＲＣ低域通過フィルタ５を備えて構成したことを特徴としている。
【００８８】
ＮＶｒｅｆは負基準電圧であるので、一定になりリップルノイズを抑圧することが必要である。しかし、ノードｎ２からの電荷転送は繰り返し動作であり、リップルノイズが発生しこれを回避することが難しいという問題点がある。これを解決するために出力端にＲＣフィルタを備えることにより、リップルノイズを抑圧することができる。特に、ＭＯＳトランジスタＴ２２の駆動により発生するリップルノイズを抑圧することができる。なお、実施形態９では、実施形態３に対してＲＣ低域通過フィルタ５を備えているが、実施形態１、２、４〜８に対してＲＣ低域通過フィルタ５を備えてもよい。
【００８９】
実施形態１０．
図６Ｂは実施形態１０に係る負基準電圧発生回路の構成を示す回路図である。実施形態１０に係る負基準電圧発生回路は、図６Ｂに示すように、実施形態３に係る負基準電圧発生回路の出力端子Ｔ２において、直列抵抗Ｒ及び並列キャパシタＣｓ（元のキャパシタＣｓを直列抵抗Ｒの出力端子Ｔ２側に接続した）からなるＲＣ低域通過フィルタ５Ａを備えたことを特徴としている。
【００９０】
実施形態１０では、実施形態８と同様に、低域通過フィルタ５Ａを備えることによりリップルノイズを抑圧することができる。特に、ＭＯＳトランジスタＴ２２の駆動により発生するリップルノイズを抑圧することができる。また、並列キャパシタＣｓａを用いず、元のキャパシタＣｓを用いてＲＣ低域通過フィルタ５Ａを構成したので、回路構成が簡単になるという利点がある。なお、実施形態１０では、実施形態３に対してＲＣ低域通過フィルタ５を備えているが、実施形態１、２、４〜８に対してＲＣ低域通過フィルタ５を備えてもよい。
【００９１】
以上説明したように、本実施形態に係る負基準電圧発生回路によれば、従来技術に比較して、温度変化に対してきわめて正確で高精度の負基準電圧を発生することができ、しかも回路構成が簡単であるという特有の効果を有する。
【００９２】
以上の実施形態では、スイッチＳＷ１〜ＳＷ４、ＭＯＳトランジスタＴ１１〜Ｔ２２のオン／オフを制御するためにクロックＣＬＫ，／ＣＬＫ，ＣＬＫＢ，／ＣＬＫＢを用いているが、本発明はこれに限らず、それぞれ所定の制御信号であってもよい。
【産業上の利用可能性】
【００９３】
以上詳述したように、本発明に係る負基準電圧発生回路によれば、従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路及び負基準電圧発生システムを提供できる。本発明に係る負基準電圧発生回路及び負基準電圧発生システムは、例えばＮＯＲ型フラッシュメモリなどの不揮発性記憶装置、もしくは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に適用することができる。
【符号の説明】
【００９４】
１，２…レベルシフタ、
３，４…インバータ、
５，５Ａ…低域通過フィルタ、
１０…半導体基板、
１１…深いＮウェル、
１２…Ｐウェル、
１３…Ｎウェル、
２０…クロック発生回路、
２１，２２，２４，２５，２６，３１，３２，３４，４１，４２，４４，４５，５１，５２，５４，５５，６１，６４，６５…不純物領域、
２３，３３，４３，５３…電極、
６２…フローティングゲート、
６３…コントロールゲート、
Ｃｎ，Ｃｐ，Ｃｓ，Ｃｓａ，Ｃｗ…キャパシタ。
ｎ１〜ｎ４…ノード、
Ｒ…抵抗、
ＳＷ１〜ＳＷ４…スイッチ、
Ｔ１…入力端子、
Ｔ２…出力端子、
Ｔ１１〜Ｔ２２…ＭＯＳトランジスタ。
【要約】
【課題】従来技術に比較して高精度で負基準電圧を発生することができ、しかも回路構成が簡単な負基準電圧発生回路を提供する。
【解決手段】第１のノード及び第２のノードに接続されたキャパシタと、上記第１のノードに接続された第１及び第２のスイッチと、上記第２のノードに接続された第３及び第４のスイッチとを備えたスイッチドキャパシタ回路と、上記第１〜第４のスイッチをそれぞれ制御する第１〜第４の制御信号を発生する制御回路とを備え、上記制御回路は、第１の期間において上記第１のノードに所定の正基準電圧を印加することで上記キャパシタを充電し、上記第１の期間とは異なる第２の期間において上記第２の期間において上記キャパシタに充電された電圧に基づき上記第２のノードから負電圧を出力し、上記第１の期間及び上記第２の期間を繰り返すことで、上記第２のノードから正基準電圧の反転負電圧を負基準電圧として出力する。
【選択図】図１Ａ【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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