(57)【特許請求の範囲】
【請求項１】
ＮＯＴ  ＡＮＤ（ＮＡＮＤ）ストリングの複数の電荷蓄積トランジスタにチャネルを提供するためのシリコン膜と、
第１の位置で前記シリコン膜を少なくとも部分的に包囲する第１の電荷蓄積構造と、
第２の位置で前記シリコン膜を少なくとも部分的に包囲する第２の電荷蓄積構造と、
前記第１の電荷蓄積構造と前記シリコン膜との間、および前記第２の電荷蓄積構造と前記シリコン膜との間に設けられた第１の誘電体と、
前記第１および第２の電荷蓄積構造とそれぞれ対向して設けられた第１および第２のワード線と、
前記第１および第２のワード線間に介在する第２の誘電体と、
前記第１のワード線の前記第１の電荷蓄積構造との対向面から前記第２の誘電体との対向面に渡り、前記第２の誘電体とは異なる材料により延在形成された第３の誘電体と、
前記第２のワード線の前記第２の電荷蓄積構造との対向面から前記第２の誘電体との対向面に渡り、前記第２の誘電体とは異なる材料により延在形成された第４の誘電体と、
を備える装置。
【請求項２】
前記第１の誘電体および前記第２の誘電体はシリコン酸化膜で構成され、前記第３の誘電体および前記第４の誘電体は少なくともシリコン窒化膜を含むことを特徴とする請求項１に記載の装置。
【請求項３】
前記第１の誘電体および前記第２の誘電体はシリコン酸化膜で構成され、前記第３の誘電体および前記第４の誘電体は、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタンから選択される材料で構成される請求項１に記載の装置。
【請求項４】
前記第１の誘電体は、一方の側面が前記シリコン膜に接し、他の一方の側面が前記第１の電荷蓄積構造、前記第２の電荷蓄積構造および前記第２の誘電体の各々に接する請求項１に記載の装置。
【請求項５】
前記シリコン膜の横断面がＵ字形である、請求項１に記載の装置。
【請求項６】
前記第１の電荷蓄積構造が前記第１の位置の前記シリコン膜の周囲にドープされたポリシリコンの環を備え、前記第２の電荷蓄積構造が前記第２の位置の前記シリコン膜の周囲にドープされたポリシリコンの環を備える、請求項１に記載の装置。
【請求項７】
前記第１のワード線および前記第２のワード線は、金属で構成され、各々対応する前記ドープされたポリシリコンの環を包囲する請求項６に記載の装置。
【請求項８】
前記第１および第２の電荷蓄積構造が、Ｐ型ポリシリコン、Ｎ型ポリシリコン、またはドープされていないポリシリコンを備える、請求項１に記載の装置。
【請求項９】
半導体基板上で、前記半導体基板の表面に垂直な方向に延在し、ＮＯＴ  ＡＮＤ（ＮＡＮＤ）ストリングの複数の電荷蓄積トランジスタにチャネルを提供するためのシリコン膜と、
第１の位置で前記シリコン膜を包囲し、上面を有する第１の誘電体と、
前記第１の誘電体に対し前記垂直な方向に離間する第２の位置で前記シリコン膜を包囲し、前記第１誘電体の上面に対向する底面を有する第２の誘電体と、
前記第１の誘電体と前記第２の誘電体の間に配置され、前記シリコン膜を少なくとも部分的に包囲し、前記シリコン膜とは反対側の側面を有するポリシリコンゲートと、
前記ポリシリコンゲートと前記シリコン膜との間に配置されるトンネリング誘電体と、
前記ポリシリコンゲートを、インターゲート誘電体を介して包囲するワード線と、
を備え、
前記インターゲート誘電体は、前記ポリシリコンゲートの側面に接する下層インターゲート誘電体と、前記第１の誘電体の上面、前記第２の誘電体の底面および前記下層インターゲート誘電体に接する中間層インターゲート誘電体と、前記中間層インターゲート誘電体および前記ワード線の間に位置する上層インターゲート誘電体と、で構成され、前記中間層インターゲート誘電体は前記第１の誘電体および前記第２の誘電体とは異なる材料で構成され、
前記第１の誘電体および前記第２の誘電体はシリコン酸化膜で構成され、
前記下層インターゲート誘電体および前記上層インターゲート誘電体の各々はシリコン酸化膜で構成され、前記中間層インターゲート誘電体はシリコン窒化膜で構成され、
前記第１の誘電体は前記半導体基板の表面に平行に延在する上面を有し、前記第２の誘電体は前記第１の誘電体の上面に対向し前記半導体基板の表面に平行に延在する底面を有し、前記ポリシリコンゲートは前記半導体基板の表面に垂直に延在する側面を有し、前記下層インターゲート誘電体は前記ポリシリコンゲートの前記側面を含む表面のみに接して配置され、前記中間層インターゲート誘電体は前記第１の誘電体の上面、前記第２の誘電体の底面および前記下層インターゲート誘電体の表面の各々に接して延在するように配置されることを特徴とする装置。
【発明の詳細な説明】
【優先権出願】
【０００１】
本特許出願は、参照によりその全体が本明細書に組み込まれる、２０１１年２月２５日出願の米国特許出願番号第１３／０３５，７００号からの優先権の利益を主張する。
【背景技術】
【０００２】
不揮発性半導体メモリ（ＮＶＳＭ）は、個人情報機器（ＰＤＡ）、ラップトップコンピュータ、携帯電話、およびデジタルカメラ等の多くの電子デバイスにおいて広く使用されている。これらのメモリのいくつかは、浮遊ゲートトランジスタ等の電荷蓄積トランジスタの配列を有する。
【図面の簡単な説明】
【０００３】
いくつかの実施形態が以下の添付の図面の図中に示され、これらは、例示を目的としており、限定するものではない。
【図１】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図２】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図３】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図４】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図５】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図６】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図７】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図８】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図９】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１０】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１１】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１２】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１３】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１４】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１５】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１６】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１７】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１８】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図１９】本発明の様々な実施形態に従う半導体構造の３次元図である。
【図２０】本発明の様々な実施形態に従う方法の流れ図である。
【図２１】本発明の様々な実施形態に従うシステムを例示する略図である。
【発明を実施するための形態】
【０００４】
本発明の様々な実施形態に従う電荷蓄積デバイスの配列は、否定論理積（ＮＡＮＤ）記憶デバイス等の記憶デバイスの記憶セルの配列として機能することができる。
【０００５】
図１は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。簡潔化および明確化のために、半導体構造１００の層および領域は、図１〜図８にわたって同一の参照番号で識別される。薄膜トランジスタ（ＴＦＴ）を備える電荷蓄積デバイスの配列は、本明細書で後述されるように、半導体構造１００内に形成される。半導体構造１００は、本発明の様々な実施形態に従う記憶セルのＮＡＮＤストリングの配列を備える。
【０００６】
半導体構造１００は、ドープされていないポリシリコン１１０および誘電体１２０等の半導体材料の交互層を含む。誘電体１２０の各層は、ドープされていないポリシリコン１１０の２つの層の間にあり、それらの層と接触している。誘電体１２０は、本発明の様々な実施形態に従って、例えば、二酸化ケイ素（ＳｉＯ２）、酸窒化物または窒化酸化物を含んでもよい。ハードマスク（図示せず）は、半導体構造１００の最上部のドープされていないポリシリコン１１０の層の１つの上に形成されてもよい。ハードマスクは、例えば、本発明の様々な実施形態に従って、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはポリシリコンであってもよい。図１は、ドープされていないポリシリコン１１０の３つの層および誘電体１２０の２つの層を示し、半導体構造１００は、例えば、ドープされていないポリシリコン１１０の８個、１６個、２４個、３２個、４０個、４８個またはそれ以上の層を含んでもよく、本発明の様々な実施形態に従って、誘電体１２０の層と交互に形成される。半導体構造１００において、Ｐ型またはＮ型のポリシリコンを、本発明の様々な実施形態に従って、ドープされていないポリシリコン１１０の代わりに使用してもよい。
【０００７】
図２は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。空孔２２０等の開口部は、半導体構造１００の中にドープされていないポリシリコン１１０および誘電体１２０の層を貫通してエッチングされる。本発明の様々な実施形態によれば、空孔２２０をパターン化して、単一の乾式エッチング、例えば反応イオンエッチング等を用いて、半導体構造１００を貫通させてエッチングしてもよい。
【０００８】
図３は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。半導体構造１００は、ホウ素等のＰ型ドーパントを受ける。ホウ素は、例えば、プラズマ補助付着（ＰＬＡＤ）で植設されてもよい。空孔２２０によって露出されるドープされていないポリシリコン１１０の部分は、空孔２２０を通してホウ素を受け、空孔２２０を包囲するＰ＋型ポリシリコンの環３０６が生じる。Ｐ＋型ポリシリコンの環３０６は、ホウ素が達しないドープされていないポリシリコン１１０の部分に囲まれている。ハードマスク（図示せず）は、ホウ素をハードマスク表面下の半導体構造１００に達するのを実質的に防ぐ。半導体構造１００は、本発明の様々な実施形態に従って、ホウ素以外のＰ型ドーパントでドープされてもよい。
【０００９】
空孔２２０によって露出されるドープされていないポリシリコン１１０の部分は、ホウ素を受け、環でなくてもよい。すなわち、これらの部分は、本発明の様々な実施形態に従って、それぞれの空孔２２０を部分的に包囲するだけでもよい。
【００１０】
あるいは、Ｐ型ポリシリコンは、空孔２２０のプラグと形成されても（例えば、堆積される）よく、ホウ素等のＰ型ドーパントが、Ｐ型ポリシリコンから空孔２２０に隣接してドープされていないポリシリコン１１０の中に拡散することを可能にする。Ｐ＋型ポリシリコンの環３０６が形成されれば、次いでＰ型ポリシリコンプラグが空孔２２０から選択的に除去される。Ｐ＋型ポリシリコンの環３０６を、本発明の様々な実施形態に従って、ガスまたは固相ドーピングで形成してもよい。Ｐ＋型ポリシリコンの環３０６は、ポリシリコンの環３０６が選択的にエッチングされる残りのポリシリコンとは異なってドープされる限り、本発明の様々な実施形態に従って、ドープされてＮ型になっても、ドープされないままであってもよい。
【００１１】
図４は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。トンネリング誘電体４２８は、誘電体１２０上の空孔２２０およびＰ＋型ポリシリコンの環３０６の内部に形成される。トンネリング誘電体４２８は、例えば、二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（Ｓｉ３Ｎ４）であってもよく、堆積したものまたは成長させたものでもよい。薄いシリコン膜４４２は、トンネリング誘電体４２８上の空孔２２０の内部に形成（例えば、堆積）される。薄いシリコン膜４４２は、約３ナノメートル〜約１５ナノメートルの厚さと、約３０ナノメートル〜約１００ナノメートルの外寸法（図４では直径）を有する。薄いシリコン膜４４２が、Ｐ＋型ポリシリコンの環３０６を含むＴＦＴ用チャネルとして使用されてもよい。
【００１２】
図５は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。垂直スロット５６０は、ドープされていないポリシリコン１１０および誘電体１２０の層を貫通して、かつ空孔２２０同士の間にエッチングして作ることができ、半導体構造１００を分割する。本発明の様々な実施形態によれば、垂直スロット５６０をパターン化して、単一の乾式エッチング、例えば反応イオンエッチング等を用いて、エッチングしてもよい。
【００１３】
図６は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。ドープされていないポリシリコン１１０の部分（例えば、少なくともドープされていないポリシリコン１１０の実質的に全て）は、エッチングによって除去され、Ｐ＋型ポリシリコンの環３０６および誘電体１２０の層が残る。例えば、ドープされていないポリシリコン１１０は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）エッチングによって、選択的に除去することができる。上で記述されるハードマスク（図示せず）は、ＴＭＡＨエッチングの間も残存する。Ｐ＋型ポリシリコンの環３０６は、ほぼ１０ナノメートル〜１５ナノメートルの厚さであってもよく、そして、半導体構造１００において、フローティングゲート等の電荷蓄積構造として使うことができる。ドープされていないポリシリコン１１０によって以前ふさがれていた誘電体１２０の層間の空所６７０を、誘電体１２０の部分を除去するウェットエッチングによって広げることができる。誘電体１２０は、Ｐ＋型ポリシリコンの環３０６が誘電体１２０からオーバーハング状に突出するように、ウェットエッチングによってＰ＋型ポリシリコンの環３０６に対して下を切り取ることができる。
【００１４】
図７は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。誘電体１２０間の広がった空所６７０は、第１のインターゲート誘電体（ＩＧＤ）、例えばＰ＋型ポリシリコンの環３０６の周囲に形成される第１のポリ間誘電体（ＩＰＤ）層を収容することができる。誘電体１２０は、例えば、希釈したフッ化水素酸または水酸化アンモニウムによってエッチングされてもよい。Ｐ＋型ポリシリコンの環３０６が、酸素に露出され、第１のＩＰＤ層として二酸化ケイ素（ＳｉＯ２）７１０を形成してもよい。二酸化ケイ素（ＳｉＯ２）７１０は、Ｐ＋型ポリシリコンの環３０６上でＰ＋型ポリシリコンの環３０６と誘電体１２０との間の縁部まで選択的に成長させることができる。
【００１５】
図８は、本発明の様々な実施形態に従う半導体構造１００の３次元図である。窒化ケイ素（Ｓｉ３Ｎ４）８２０を、二酸化ケイ素（ＳｉＯ２）７１０および誘電体１２０を含む半導体構造１００上に堆積してもよい。二酸化ケイ素（ＳｉＯ２）８２４を、空所６７０内の窒化ケイ素（Ｓｉ３Ｎ４）８２０上に堆積してもよい。二酸化ケイ素（ＳｉＯ２）７１０および８２４ならびに窒化ケイ素（Ｓｉ３Ｎ４）８２０は共に、Ｐ＋型ポリシリコンの環３０６とワード線８４０との間にオキシド窒化酸化物（ＳｉＯ２Ｓｉ３Ｎ４ＳｉＯ２または「ＯＮＯ」）のＩＰＤを含む。ＩＰＤは、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）または酸化チタン（ＴｉＯｘ）を択一的に含んでもよい。ワード線８４０に関して、金属を半導体構造１００上に形成（例えば、堆積）し、金属ワード線８４０が相互から実質的に分離されるように、選択的にエッチングして誘電体１２０の層の間に金属ワード線８４０を形成し、空所６７０を充填することができる。金属を、本発明の様々な実施形態に従って、反応イオンエッチングによってエッチングしてもよい。金属は、本発明の様々な実施形態に従って、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはタングステン（Ｗ）であってもよい。二酸化ケイ素（ＳｉＯ２）７１０および８２４、窒化ケイ素（Ｓｉ３Ｎ４）８２０および金属ワード線８４０は、Ｐ＋型ポリシリコンの環３０６を少なくとも部分的に包囲する（例えば、場合によっては完全に包囲する）。
【００１６】
半導体構造１００のそれぞれの薄いシリコン膜４４２は、本発明の様々な実施形態に従って、ＮＡＮＤストリング８７０の複数の電荷蓄積トランジスタ８６０にチャネルを提供するのに使用してもよい。電荷蓄積トランジスタ８６０は、記憶セルと呼ばれる場合もある。それぞれの電荷蓄積トランジスタ８６０は、トンネリング誘電体４２８によって薄いシリコン膜４４２から分離される電荷蓄積構造であるＰ＋型ポリシリコンの環３０６うちの１つの少なくとも一部を含む。それぞれの電荷蓄積トランジスタ８６０は、ＩＰＤ（例えば、二酸化ケイ素（ＳｉＯ２）７１０および８２４ならびに窒化ケイ素（Ｓｉ３Ｎ４）８２０）によってＰ＋型ポリシリコン３０６の環から分離されるワード線８４０のうちの１つの少なくとも一部をさらに含む。アクセスデバイス（図示せず）が、半導体構造１００の下に形成され、薄いシリコン膜４４２を介して電荷蓄積トランジスタにアクセスする。それぞれのＮＡＮＤストリングが示され、３つの電荷蓄積トランジスタ８６０を含んでおり、４つのＮＡＮＤストリング８７０が、図８に示され、電荷蓄積トランジスタ８６０または記憶セルの配列を含む。それぞれのＮＡＮＤストリング８７０は、それより多い電荷蓄積トランジスタを含んでもよく、半導体構造１００は、本発明の様々な実施形態に従って、それより多いＮＡＮＤストリングを含んでもよい。
【００１７】
図９は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。簡潔化および明確化のために、半導体構造９００の層および領域は、図９〜図１９にわたって同一の参照番号で識別される。ＴＦＴを備える電荷蓄積デバイスの配列は、本明細書において後述するように半導体構造９００内に形成されることになる。半導体構造９００は、本発明の様々な実施形態に従う記憶セルのＮＡＮＤストリングの配列を備える。
【００１８】
ポリシリコンを堆積させて、半導体構造９００のポリシリコン基板９０４を形成することができる。凹部をパターン化して、ポリシリコン基板９０４にエッチングされ、そして、窒化ケイ素（Ｓｉ３Ｎ４）９０６の細長い部分を、凹部に堆積することができる。ポリシリコン基板９０４は、エッチングして外縁からポリシリコンを取り除くこともできる。ポリシリコン基板９０４は、本発明の様々な実施形態に従って、反応イオンエッチングでエッチングしてもよい。窒化ケイ素（Ｓｉ３Ｎ４）９０６の細長い部分は、例えば、ポリシリコン基板９０４で止まる化学機械平坦化（ＣＭＰ）等の平坦化を施すことができる。
【００１９】
ポリシリコン基板９０４および窒化ケイ素（Ｓｉ３Ｎ４）９０６を、他の方法で形成してもよい。例えば、ポリシリコンは堆積することができ、次いで窒化ケイ素（Ｓｉ３Ｎ４）を堆積することができる。窒化ケイ素（Ｓｉ３Ｎ４）は、パターン化してエッチングすることができ、エッチングはポリシリコン上で止まる。次いで、厚いポリシリコンを堆積させ、ＣＭＰ等の平坦化を施すことができ、平坦化は、窒化ケイ素（Ｓｉ３Ｎ４）上で止まり、ポリシリコンを平面のままにする。窒化ケイ素（Ｓｉ３Ｎ４）９０６の上のポリシリコン基板９０４上に付加的なポリシリコンを形成することによって、窒化ケイ素（Ｓｉ３Ｎ４）９０６は、囲まれてもよい。ポリシリコン基板９０４の外縁上のポリシリコンを、本発明の様々な実施形態に従って、反応イオンエッチング等のエッチングを使用して（例えば、ワード線金属と共に）除去してもよい。
【００２０】
図１０は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。半導体材料（例えばドープされていないポリシリコン１０１０）および誘電体１００８の交互層がポリシリコン基板９０４上で形成されるので、誘電体１００８は、ドープされていないポリシリコン１０１０またはポリシリコン基板９０４、およびドープされていないポリシリコン１０１０の２つの層の間にあり、及びそれらの層と接触している。誘電体１００８は、本発明の様々な実施形態に従って、例えば、二酸化ケイ素（ＳｉＯ２）、酸窒化物または窒化酸化物を含んでもよい。ハードマスク１０３０は、半導体構造９００の最上部のドープされていないポリシリコン１０１０の層の１つの上に形成される。ハードマスク１０３０は、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）またはポリシリコンであってもよい。図１０は、ドープされていないポリシリコン１０１０の３つの層および誘電体１００８を示すが、半導体構造９００は、例えば、ドープされていないポリシリコン１０１０の８個、１６個、２４個、３２個、４０個、４８個またはそれ以上の層を含んでもよく、本発明の様々な実施形態に従って、誘電体１００８と交互に形成される。Ｐ型またはＮ型のポリシリコンを、本発明の様々な実施形態に従って、ドープされていないポリシリコン１０１０の代わりに半導体構造１００で使用してもよい。
【００２１】
図１１は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。空孔１１４０等の開口部は、半導体構造９００でパターン化され、エッチングされる。空孔１１４０は、パターン化されて、窒化ケイ素９０６の細長い部分の端に揃えられる。空孔１１４０は、ハードマスク１０３０、ドープされていないポリシリコン１０１０および誘電体１００８の層を貫通してエッチングされ、窒化ケイ素９０６の細長い部分で止められる。空孔１１４０のうちの２つは、窒化ケイ素９０６の細長い部分のそれぞれの１つの各端部まで延在し、１つの空孔１１４０は、一方の端部まで延在するので、窒化ケイ素９０６のそれぞれの細長い部分が空孔１１４０の２つの間に延在する。空孔１１４０は、実質的に四角であるように示してあるが、実質的に円形、または実質的に楕円形であってもよく、または任意の適当な形状を有してもよい。本発明の様々な実施形態に従って、空孔１１４０を、単一の乾式エッチング、例えば反応イオンエッチング等を用いてエッチングする。
【００２２】
図１２は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。半導体構造９００は、ホウ素等のＰ型ドーパントを受ける。ホウ素は、例えば、ＰＬＡＤで植設されてもよい。空孔１１４０によって露出されるドープされていないポリシリコン１０１０の部分は、ホウ素を受け、空孔１１４０を包囲するＰ＋型ポリシリコンの環１２７０が生じる。Ｐ＋型ポリシリコンの環１２７０は、ホウ素が達しないドープされていないポリシリコン１０１０の部分に囲まれている。空孔１１４０が四角形であるので、Ｐ＋型ポリシリコンの環１２７０は四角形状を有する。このように、環１２７０は、空孔１１４０の形状に合致した形状を概ね有する。ハードマスク１０３０は、ホウ素をハードマスク１０３０表面下の半導体構造９００に達するのを実質的に防ぐ。半導体構造９００は、本発明の様々な実施形態に従って、ホウ素以外のＰ型ドーパントでドープされてもよい。
【００２３】
あるいは、Ｐ型ポリシリコンは、空孔１１４０のプラグと形成されても（例えば、堆積される）よく、ホウ素等のＰ型ドーパントが、Ｐ型ポリシリコンから空孔１１４０に隣接するドープされていないポリシリコン１０１０の中に拡散することを可能にする。Ｐ＋型ポリシリコンの環１２７０が形成されれば、次いでＰ型ポリシリコンプラグが空孔１１４０から選択的に除去される。Ｐ＋型ポリシリコンの環１２７０を、本発明の様々な実施形態に従って、ガスまたは固相ドーピングで形成してもよい。Ｐ＋型ポリシリコンの環１２７０は、ポリシリコンの環１２７０が選択的にエッチングされる残りのポリシリコンとは異なってドープされる限り、本発明の様々な実施形態に従って、ドープされてＮ型になっても、またはドープされないままであってもよい。
【００２４】
空孔１１４０によって露出されるドープされていないポリシリコン１０１０の部分は、ホウ素を受けるが、環ではない、Ｐ＋型ポリシリコンの部分であってもよく、このため、これらの部分は、本発明の様々な実施形態に従って、それぞれの空孔１１４０を部分的に包囲するだけでもよい。
【００２５】
図１３は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。窒化ケイ素９０６の細長い部分は、湿式の硝酸塩片（ＷＮＳ）で空孔１１４０貫通して選択的に除去される。窒化ケイ素９０６の細長い部分を除去すると、ポリシリコン基板９０４には細長い空腔が残る。それぞれの細長い空腔は、空孔１１４０のうちの２つに開口し、端部の１つの空孔１１４０は、半導体構造９００の中でＵ字形管１３８０を形成する。それぞれのＵ字形管１３８０は、開口部であり、開口部は、ハードマスク１０３０、ドープされていないポリシリコン１０１０および誘電体１００８の層を貫通する空孔１１４０の１つであって、除去された窒化ケイ素９０６の細長い部分によって残された空腔と、ドープされていないポリシリコン１０１０と誘電体１００８の層、およびハードマスク１０３０を貫通する空孔１１４０の第２の１つと、を含む。図１３は、６つのＵ字形管１３８０を示しているが、本発明の様々な実施形態に従って、それより多いまたは少ない数のＵ字形管１３８０を、半導体構造９００内に形成してもよい。
【００２６】
図１４は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。トンネリング誘電体１４９２は、ハードマスク１０３０、誘電体１００８およびＰ＋型ポリシリコンの環１２７０上のＵ字形管１３８０の内部に形成される。トンネリング誘電体１４９２は、例えば、二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（Ｓｉ３Ｎ４）であってもよく、本発明の様々な実施形態に従って、堆積したものまたは成長させたものでもよい。薄いシリコン膜は、トンネリング誘電体１４９２上のＵ字形管１３８０の内部に形成される（例えば、堆積される）。それぞれのＵ字形管１３８０の薄いシリコン膜は、Ｕ字形管チャネル１４９６を提供する。薄いシリコン膜は、厚さが約３ナノメートル〜約１５ナノメートルの範囲であるので、Ｕ字形管チャネル１４９６は、約３ナノメートル〜約１５ナノメートルの範囲の厚さを有し、３０ナノメートル〜１００ナノメートルの範囲の外寸法を有する。半導体構造９００は、ＣＭＰ等の平坦化が施され、Ｕ字形管チャネル１４９６の過剰な部分が除去される。
【００２７】
図１５は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。二酸化ケイ素（ＳｉＯ２）マスク１５１６は、半導体構造９００上に形成され、ハードマスク１０３０およびＵ字形管チャネル１４９６を被覆する。半導体構造９００は、例えば、高温でテトラエチルオルトシリケート（ＴＥＯＳ）に曝露されて、二酸化ケイ素（ＳｉＯ２）マスク１５１６を形成することができる。
【００２８】
図１６は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。垂直スロット１６２８は、マスク１５１６、ハードマスク１０３０およびドープされていないポリシリコン１０１０および誘電体１００８の層を貫通して半導体構造９００にエッチングされる。垂直スロット１６２８は、Ｕ字形管チャネル１４９６の空孔１１４０同士の間でエッチングされ、そして、ちょうどポリシリコン基板９０４の真上の誘電体１００８の中で終端するので、Ｕ字形管チャネル１４９６が垂直スロット１６２８によって破られないようになっている。それぞれの垂直スロット１６２８は、３つの描写されるＵ字形管チャネル１４９６の空孔１１４０の間でエッチングされるように示されているが、それぞれの垂直スロット１６２８は、本発明の様々な実施形態に従って、半導体構造９００の１つまたは複数のＵ字形管チャネルの空孔の間でエッチングされてもよい。本発明の様々な実施形態に従って、垂直スロット１６２８をパターン化して、単一の乾式エッチング、例えば反応イオンエッチング等を用いて、半導体構造９００を貫通させてエッチングする。
【００２９】
図１７は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。少なくともドープされていないポリシリコン１０１０の実質的に全ては、エッチングによって除去され、Ｐ＋型ポリシリコンの環１２７０および誘電体１００８の層が残る。ドープされていないポリシリコン１０１０は、本発明の様々な実施形態に従って、ＴＭＡＨエッチングによって、選択的に除去することができる。ハードマスク１０３０およびマスク１５１６は、ＴＭＡＨエッチングの間も残存する。Ｐ＋型ポリシリコンの環１２７０は、ほぼ１０ナノメートル〜１５ナノメートルの厚さであってもよく、そして、半導体構造９００において、フローティングゲート等の電荷蓄積構造として使うことができる。本発明の様々な実施形態によれば、電荷蓄積構造であるＰ＋型ポリシリコンの部分は、完全な環ではなくてもよく、すなわち、部分的環が、それぞれの空孔１１４０を部分的に包囲するように形成されてもよい。ドープされていないポリシリコン１０１０によって以前ふさがれていた誘電体１００８の層間の空所１７３２を、誘電体１００８の部分を除去するウェットエッチングによって広げることができる。誘電体１００８は、Ｐ＋型ポリシリコンの環１２７０が誘電体１００８からオーバーハング状に突出するように、ウェットエッチングによってＰ＋型ポリシリコンの環１２７０に対して下を切り取ることができる。
【００３０】
図１８は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。誘電体１００８間の広がった空所１７３２（図１７に示される）は、ＩＰＤを収容することができる。誘電体１００８は、例えば、希釈したフッ化水素酸または水酸化アンモニウムによってエッチングされてもよい。Ｐ＋型ポリシリコンの環１２７０が、酸素に曝露されて、二酸化ケイ素（ＳｉＯ２）１８３８を形成してもよい。二酸化ケイ素（ＳｉＯ２）１８３８を、Ｐ＋型ポリシリコンの環１２７０上にＰ＋型ポリシリコンの環１２７０と誘電体１２０との間の縁部まで選択的に成長させることができる。窒化ケイ素（Ｓｉ３Ｎ４）１８４２を、二酸化ケイ素（ＳｉＯ２）１８３８と、マスク１５１６、ハードマスク１０３０と、垂直スロット１６２８によって露出された誘電体１００８とを含む半導体構造９００上に堆積することができる。次いで、二酸化ケイ素（ＳｉＯ２）１８４６を、空所１７３２の中で窒化ケイ素（Ｓｉ３Ｎ４）１８４２上に堆積することができる。二酸化ケイ素（ＳｉＯ２）１８３８と１８４６および窒化ケイ素（Ｓｉ３Ｎ４）１８４２は、共に、Ｐ＋型ポリシリコンの環１２７０とワード線１８５２との間にＯＮＯのＩＰＤを備える。ワード線１８５２に関しては、金属を、二酸化ケイ素（ＳｉＯ２）１８３８および１８４６および窒化ケイ素（Ｓｉ３Ｎ４）１８４２を含むＩＰＤが被覆する誘電体１００８の間に、形成して（例えば、堆積させる）、空所１７３２を充填することができる。金属は、本発明の様々な実施形態に従って、例えば、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、またはタングステン（Ｗ）であってもよい。金属は、選択的にエッチングされて、実質的に相互に分離される金属ワード線１８５２を空所１７３２内に形成する。金属を、例えば、反応イオンエッチングによってエッチングしてもよい。二酸化ケイ素（ＳｉＯ２）１８３８および１８４６、窒化ケイ素（Ｓｉ３Ｎ４）１８４２および金属ワード線１８５２は、Ｐ＋型ポリシリコンの環１２７０を少なくとも部分的に包囲する（例えば、場合によっては、完全に包囲する）。
【００３１】
図１９は、本発明の様々な実施形態に従う半導体構造９００の３次元図である。垂直スロット１６２８は、例えば、二酸化ケイ素（ＳｉＯ２）等の誘電体１９６６で充填される。Ｕ字形管チャネル１４９６の内部空間は、エアーギャップを含んでもよく、または、ポリシリコンまたは例えば、二酸化ケイ素（ＳｉＯ２）等の誘電体で充填されてもよい。
【００３２】
半導体構造９００のそれぞれのＵ字形管チャネル１４９６は、本発明の様々な実施形態に従って、ＮＡＮＤストリング１９９０の複数の電荷蓄積トランジスタ１９８０用チャネルを提供することができる。電荷蓄積トランジスタ１９８０は、記憶セルと呼ばれる場合もある。それぞれの電荷蓄積トランジスタ１９８０は、トンネリング誘電体１４９２によってＵ字形管チャネル１４９６から分離される電荷蓄積構造であるＰ＋型ポリシリコンの環１２７０のうちの１つの少なくとも一部を含む。それぞれの電荷蓄積トランジスタ１９８０は、ＩＰＤ（例えば、二酸化ケイ素（ＳｉＯ２）１８３８および１８４６ならびに窒化ケイ素（Ｓｉ３Ｎ４）１８４２）によってＰ＋型ポリシリコン１２７０の環から分離される金属ワード線１８５２のうちの１つの少なくとも一部をさらに含む。アクセスデバイス（図示せず）が、半導体構造９００の下に形成され、Ｕ字形管チャネル１４９６を介してチャネルおよび電荷蓄積トランジスタ１９８０にアクセスする。図１９には、３つの電荷蓄積トランジスタ１９８０を含む、それぞれのＮＡＮＤストリング１９９０が示され、電荷蓄積トランジスタ１９８０または記憶セルの配列を含む、６つのＮＡＮＤストリング１９９０が示される。本発明の様々な実施形態に従って、それぞれのＮＡＮＤストリングは、それより多い電荷蓄積トランジスタを含んでもよく、半導体構造９００は、より多くのＮＡＮＤストリングを含んでもよい。
【００３３】
図２０は、本発明の様々な実施形態に従う１つの方法２０００の流れ図である。ブロック２０１０において、方法２０００が開始する。ブロック２０２０において、開口部を、ポリシリコンおよび第１の誘電体の交互層を含む半導体構造内に形成する。ブロック２０３０において、Ｐ型ドーパントを、開口部によって露出されるポリシリコンの一部分に開口部を通して添加する。ブロック２０４０において、Ｐ型ドーパントを受容しなかった残りのポリシリコンの少なくとも実質的に全てを除去し、Ｐ型ポリシリコンを含む複数の電荷蓄積構造を残し、それぞれの電荷蓄積構造は、その層内の開口部を少なくとも部分的に包囲する。ブロック２０５０において、第２の誘電体を、それぞれの電荷蓄積構造の第１の表面上（例えば、電荷蓄積構造と開口部との間）に形成する。ブロック２０６０において、第３の誘電体を、それぞれの電荷蓄積構造の第２の表面上（例えば、ポリシリコンが除去されたところ）に形成する。ブロック２０７０において、金属ゲートを、それぞれの第３の誘電体上に形成する。ブロック２０８０において、方法２０００が終了する。様々な実施形態では、図２０に示されるアクティビティよりも多いか、または少ないアクティビティを有してもよい。いくつかの実施形態では、アクティビティが繰り返され、かつ／または直列もしくは並列様式で実行されてもよい。
【００３４】
半導体材料の多層内に特徴を形成することが困難であるため、多層半導体デバイスの製造に費用がかかる場合がある。本発明者は、上記の課題のうちの少なくともいくつか、および他の課題を、例えば、ポリシリコンおよび誘電体の交互層を含む半導体構造に開口部を形成することによって対処することができることを発見した。ドーパントを、開口部によって露出されるポリシリコンに添加することができ、ドーパントを受けなかったポリシリコンの少なくとも実質的に全てを除去し、ドープされたポリシリコンの部分を開口部の周囲に残す。誘電体を、ドープされたポリシリコンの部分のそれぞれの周囲に形成する。したがって、ドープされたポリシリコンの部分は、実質的に相互に電気的に分離されるので、一方に関わる動作は、ドープされたポリシリコンの隣接する部分には実質的には影響を及ぼさない。例えば、ドープされたポリシリコンの部分の１つが電荷蓄積構造としてプログラムされるまたは読み込まれる場合には、隣接した部分の電位は、結果的に、実質的に変更されない。
【００３５】
図２１は、本発明の様々な実施形態に従うシステム２１００を図解する略図である。システム２１００は、プロセッサ２１１０、記憶デバイス２１２０、メモリコントローラ２１３０、グラフィックコントローラ２１４０、入出力（Ｉ／Ｏ）コントローラ２１５０、ディスプレイ２１５２、キーボード２１５４、ポインティングデバイス２１５６、周辺デバイス２１５８を含んでもよい。バス２１６０は、これらのデバイスの全てを連結する。クロック発振器２１７０はバス２１６０に連結され、バス２１６０通じてシステム２１００のデバイスの少なくとも１つにクロック信号を提供する。クロック発振器２１７０は、マザーボード等の基板にオシレータを含んでもよい。システム２１００に示される２つ以上のデバイスは、単一の集積回路チップ内に形成されてもよい。記憶デバイス２１２０は、本明細書に記載され、かつ本発明の様々な実施形態に従う図に示される、記憶セルのＮＡＮＤストリングの配列８７０および／または記憶セルのＮＡＮＤストリングの配列１９９０等のデバイスを含んでもよい。バス２１６０は、基板上の相互接続トレイスでもよく、または、１つまたは複数のケーブルでもよい。バス２１６０は、電磁放射、例えば、電波を用いる等の無線手段によってシステム２１００のデバイスを連結してもよい。Ｉ／Ｏコントローラ２１５０に連結する周辺デバイス２１５８は、プリンタ、ＣＤ―ＲＯＭやＤＶＤの読取りおよび書込み等の光学デバイス、フロッピー（登録商標）ディスクドライバ等の磁気デバイス読取りおよび書込み、またはマイクロホン等の音声デバイスであってもよい。
【００３６】
図２１に示されるシステム２１００は、コンピュータ（例えば、デスクトップコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、サーバ、ウェブ機器、ルーター等）、無線通信デバイス（例えば、携帯電話、コードレスホン、無線呼出し、個人情報端末等）、コンピュータ関連の周辺機器（例えば、プリンタ、スキャナ、モニタ等）、エンターテイメントデバイス（例えば、テレビ、ラジオ、ステレオ、テープおよびコンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、ＭＰ３（カラー動画像データ圧縮標準規格、Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ、Ａｕｄｉｏ  Ｌａｙｅｒ  ３）プレーヤ、ビデオゲーム、腕時計等）等を含んでもよい。
【００３７】
本明細書に記載の回路またはシステムのうちのいずれもモジュールと称され得る。モジュールは、様々な実施形態に従う回路および／またはファームウェアを備えてもよい。
【００３８】
電荷蓄積トランジスタを製作する例示的構造および方法を説明してきた。特定の実施形態を説明してきたが、これらの実施形態にさまざまな修正および変更を行うことができることは明らかである。したがって、本明細書および図面は、限定的ではなく、例示的とみなされる。
【００３９】
開示内容の要約は、米国特許法施行規則（３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に適合しており、同規則によって、要約は、読み手が技術的開示の本質を素早く確認することができるものであることが必要とされるものである。要約は、特許請求の範囲を解釈または制限するのに使用されないという了解の下で提出される。さらに、前述の詳細な説明では、開示の合理化のためにさまざまな特徴を単一の実施例にまとめて集めてあることが分かるであろう。開示のこの方法は、特許請求の範囲を制限するものと解釈されるべきものではない。したがって、以下の特許請求の範囲は、本明細書によって詳細説明に組み込まれ、特許請求の範囲のそれぞれが個別の実施例としてそれぞれに基づくものである。
【図１】
0005877210.tif 000002
【図２】
0005877210.tif 000003
【図３】
0005877210.tif 000004
【図４】
0005877210.tif 000005
【図５】
0005877210.tif 000006
【図６】
0005877210.tif 000007
【図７】
0005877210.tif 000008
【図８】
0005877210.tif 000009
【図９】
0005877210.tif 000010
【図１０】
0005877210.tif 000011
【図１１】
0005877210.tif 000012
【図１２】
0005877210.tif 000013
【図１３】
0005877210.tif 000014
【図１４】
0005877210.tif 000015
【図１５】
0005877210.tif 000016
【図１６】
0005877210.tif 000017
【図１７】
0005877210.tif 000018
【図１８】
0005877210.tif 000019
【図１９】
0005877210.tif 000020
【図２０】
0005877210.tif 000021
【図２１】
0005877210.tif 000022