(57)【特許請求の範囲】
【請求項１】
各々が画素信号を出力する複数の光電変換部を有する撮像装置であって、
前記撮像装置は、
各々が、前記画素信号に基づく信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、
各々が、前記デジタル信号を出力する複数のデジタル信号出力部と、
前記複数のデジタル信号出力部の出力端子が接続されたブロック配線と、
入力端子が前記ブロック配線と接続されたバッファ回路と、
を各々が含む複数の組を有し、
前記複数の組のうちの第１の組に含まれる前記バッファ回路の出力端子は、前記複数の組のうちの第２の組に含まれる前記ブロック配線と接続され、
前記複数のデジタル信号出力部の前記デジタル信号の出力を、前記第１の組と前記第２の組との一方の組が終えた後、前記第１の組および前記第２の組とは別の組の前記デジタル信号出力部の前記デジタル信号の出力を介さずに、他方の組が行い、
前記一方の組の前記デジタル信号出力部の出力する前記デジタル信号と、前記他方の組の前記デジタル信号出力部の出力する前記デジタル信号との間に、前記画素信号に対応するデジタル信号とは別のデジタル信号を挿入する回路を、前記撮像装置がさらに備えること、を特徴とする撮像装置。
【請求項２】
前記デジタル信号出力部は、前記Ａ／Ｄ変換部から出力されたデジタル信号を保持するメモリ部を有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記メモリ部は、出力インピーダンスを調整する出力インピーダンス調整部を含むことを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記バッファ回路は、出力インピーダンスを調整する出力インピーダンス調整部を含むことを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記バッファ回路は、クロック信号と同期して、前記デジタル信号を出力することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記第１の組に含まれる前記バッファ回路の前記出力端子は、前記第２の組に含まれる前記ブロック配線および前記第２の組に含まれる前記複数のデジタル信号出力部に接続されることを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記デジタル信号出力部は、前記デジタル信号を保持するメモリ部と、前記メモリ部と前記ブロック配線との接続と非接続とを切り替えるスイッチとを有し、
前記第１の組の前記バッファ回路の前記出力端子が、前記第２の組の前記スイッチと接続されることを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
【請求項８】
前記回路に、前記他方の組の前記デジタル信号出力部が出力する前記デジタル信号が、前記他方の組に対応する前記ブロック配線から入力され、
前記一方の組に対応する前記ブロック配線に、前記回路は、前記他方の組の前記デジタル信号出力部が出力する前記デジタル信号と、前記別のデジタル信号とを出力し、
前記一方の組の前記デジタル信号出力部が前記デジタル信号を、前記一方の組に対応する前記ブロック配線への出力を終えたタイミングから、前記回路が、前記他方の組の前記デジタル信号出力部が出力する前記デジタル信号を、前記一方の組に対応する前記ブロック配線に出力するタイミングまでの期間が、前記複数のデジタル信号出力部から前記デジタル信号が順次出力される周期の１周期の長さであって、前記期間に、前記回路が前記別のデジタル信号を挿入することを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
【請求項９】
前記回路が、前記画素信号に基づくデジタル信号とクロックとを同期させる同期化回路であることを特徴とする請求項１〜８のいずれか１項に記載の撮像装置。
【請求項１０】
行列状に配された複数の画素をさらに有し、
前記複数の画素の各々が、前記Ａ／Ｄ変換部と、前記デジタル信号出力部を含むことを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の撮像装置と、
前記撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝送装置、光電変換装置、撮像システム、および光電変換装置の駆動方法に関し、特に、複数のＡ／Ｄ変換器を並列に備えるものに関する。
【背景技術】
【０００２】
画素が行列状に配列された画素アレイの各列、あるいは複数の列に対してＡ／Ｄ変換回路を備えて、並列に信号処理を行う撮像装置が知られている。Ａ／Ｄ変換によって得られたデジタルデータはメモリに格納されて、その後、走査回路によって選択されることで格納されたデジタルデータが撮像装置から出力される。
特許文献１には、複数のメモリをブロックとして、ブロック毎にデータが出力される配線（以下、データ出力線）を分けることが、記載されている。この中で、各ブロック配線につき選択回路を設けて、対応付けられたブロック配線からのデジタルデータと、別の選択回路から出力されたデジタルデータのいずれかを選択して出力する構成が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１４７６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の構成では、ブロック毎の配線に加えて、選択回路間の配線も必要となる。そのため、データの転送の高速化を妨げになるのみならず、レイアウト面積の増大を招く。
本発明は、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一の側面は、各々が画素信号を出力する複数の光電変換部を有する撮像装置であって、前記撮像装置は、各々が、前記画素信号に基づく信号をデジタル信号に変換する複数のＡ／Ｄ変換部と、各々が、前記デジタル信号を出力する複数のデジタル信号出力部と、前記複数のデジタル信号出力部の出力端子が接続されたブロック配線と、入力端子が前記ブロック配線と接続されたバッファ回路と、を各々が含む複数の組を有し、前記複数の組のうちの第１の組に含まれる前記バッファ回路の出力端子は、前記複数の組のうちの第２の組に含まれる前記ブロック配線と接続され、前記複数のデジタル信号出力部の前記デジタル信号の出力を、前記第１の組と前記第２の組との一方の組が終えた後、前記第１の組および前記第２の組とは別の組の前記デジタル信号出力部の前記デジタル信号の出力を介さずに、他方の組が行い、前記一方の組の前記デジタル信号出力部の出力する前記デジタル信号と、前記他方の組の前記デジタル信号出力部の出力する前記デジタル信号との間に、前記画素信号に対応するデジタル信号とは別のデジタル信号を挿入する回路を、前記撮像装置がさらに備えること、を特徴とする撮像装置である。
【発明の効果】
【０００６】
本発明によれば、データ転送を高速化するとともに、レイアウト面積の増大を抑制できる。
【図面の簡単な説明】
【０００７】
【図１】実施例１に係る光電変換装置の構成を示すブロック図である。
【図２】実施例１に係る画素の等価回路図である。
【図３】実施例１に係る、信号の位相を示す図である。
【図４】実施例１に係る光電変換装置の構成を示すブロック図およびタイミングチャートである。
【図５】実施例１に係る光電変換装置の構成を示すブロック図およびタイミングチャートである。
【図６】実施例２に係る光電変換装置の構成を示すブロック図である。
【図７】実施例２に係る画素の等価回路図である。
【図８】実施例２に係る動作を示すタイミング図である。
【図９】実施例３に係る光電変換装置の構成を示すブロック図である。
【図１０】実施例４に係る光電変換装置の構成を示すブロック図である。
【図１１】実施例５に係る光電変換装置の構成を示すブロック図である。
【図１２】実施例５に係る動作を示すタイミング図である。
【図１３】実施例６に係る光電変換装置の構成を示すブロック図である。
【図１４】実施例７に係る光電変換装置の構成を示すブロック図である。
【図１５】実施例８に係る光電変換装置の構成を示すブロック図である。
【図１６】実施例８に係る光電変換装置の構成を示す別のブロック図である。
【図１７】実施例９に係る撮像システムの構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
デジタル信号を出力するデジタル信号出力部が、複数、並列に設けられた信号伝送装置の例として、光電変換装置を考える。本発明は、その用途を光電変換装置に限るものではない。
【０００９】
（実施例１）
図１は、本実施例に係る光電変換装置の構成を示す図である。ここではＭ行×Ｎ列の行列状に画素１０１が配列された画素アレイ１００と、画素アレイ１００の各列に信号処理回路２００を備える構成を例にとって説明する。
【００１０】
光電変換装置１は、画素アレイ１００、信号処理回路群２００、メモリ群３００、バッファ回路群４００、出力部５００を含む。光電変換装置１はさらに、行選択回路１０２、列選択回路６００、制御部７００を含んでもよい。
【００１１】
図２に、画素１０１の等価回路図を示す。画素１０１は光電変換部ＰＤを含み、光電変換によって得られた電荷量に応じた信号を信号線１０３に出力する。
【００１２】
画素１０１は光電変換部ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＥＳ、増幅トランジスタＳＦ、選択トランジスタＳＥＬと、を有する。転送トランジスタＴＸ、リセットトランジスタＲＥＳ、選択トランジスタＳＥＬの動作を制御する制御信号は、例えば行選択回路１０２から供給され、１行単位で制御される。信号ＰＴＸによって、転送トランジスタＴＸが導通すると、光電変換部ＰＤに蓄積された電荷が増幅トランジスタＳＦの制御電極のノードＦＤに転送される。ノードＦＤは、画素１０１を半導体基板に形成すると不純物拡散領域（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ  Ｒｅｇｉｏｎ）で形成される。以下では、ノードＦＤをＦＤ部とも呼ぶ。信号ＰＲＥＳによってリセットトランジスタＲＥＳが導通すると、ノードＦＤが電源電圧ＶＤＤにリセットされる。行選択パルスＰＳＥＬによって行選択スイッチＳＥＬが導通すると、増幅トランジスタは不図示の定電流源とソースフォロワ回路を構成して、ノードＦＤの電位に応じた信号を垂直信号線１０３に出力する。
【００１３】
信号処理回路２００は、垂直信号線１０３を介して伝達された信号を処理する回路である。信号処理回路２００が備える機能の例としては、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）によるノイズ低減、信号の増幅、Ａ／Ｄ変換がある。本実施例では、信号処理回路２００は少なくともｎ−ｂｉｔのデジタル信号を出力する機能を有する。
【００１４】
メモリ群３００は、信号処理回路２００から出力されたｎ−ｂｉｔのデジタル信号を一時的に保持する。メモリ群３００は、少なくともｎ−ｂｉｔ分のデジタル信号を保持できるデジタルメモリ３０１を各列に含む。複数（本例では４個）のデジタルメモリ３０１は、ブロック配線としてのブロックデジタル出力線３０２を共有する。
【００１５】
メモリ部としてのデジタルメモリ３０１は、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構成をとる。デジタルメモリ３０１は、出力のインピーダンス調整機能を持つ出力インピーダンス調整部を備え、列選択回路６００からの信号により選択されると、デジタルメモリ３０１に保持されたデジタル信号を、ブロックデジタル出力線３０２に出力する。一方、選択されていない場合には、出力をＨインピーダンスに設定する。具体的な構成として、例えば各デジタルメモリ３０１の出力にスイッチを設けることが考えられる。
【００１６】
各ブロックデジタル出力線３０２は、バッファ回路４０１の入力端子と接続されている。これにより、ブロックデジタル出力線３０２に出力されたデジタルデータは、バッファ回路４０１により後段に伝送される。バッファ回路４０１も、デジタルメモリ３０１と同様に、出力のインピーダンス調整部を備えてもよい。
【００１７】
バッファ回路４０１の出力は、入力が接続されたブロックデジタル出力線３０２とは別のブロックデジタル出力線に接続される。図１の一番左に設けられたバッファ回路４０１の出力は、出力部５００に接続される。出力部５００に入力されたデジタル信号は、出力端子５０１より出力される。出力部５００は、パラレル／シリアル変換機能（以下、Ｐ／Ｓ変換機能）を有し、ｎ−ｂｉｔの並列データを直列データに変換した上で出力端子５０１から出力する。出力される信号は、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）方式などの差動出力である。
【００１８】
なお、図を簡略化するために、ブロックデジタル出力線３０２を１本の線で描き、バッファ回４０１も１個の回路として示したが、実際にはｎ−ｂｉｔのデジタル信号を伝送できるように、ｎ本の配線と、配線のそれぞれにバッファ回路が並列に設けられている。
【００１９】
図１においては、４個のデジタルメモリ３０１を１つのブロックとしてメモリ群３００としたが、ブロック当たりのデジタルメモリ３０１の数は４に限らない。
【００２０】
メモリ群３００に含まれるデジタルメモリ３０１の個数Ｓは、例えば以下で説明する理由から、ブロックデジタル出力線３０２の配線や接続される素子による寄生負荷に基づいて決定することが考えられる。図３を用いて説明する。
【００２１】
図１において、出力部と接続されたバッファ回路４０１と対応付けられたブロックについて考える。図３に、列選択回路６００から出力される同期クロックと、列選択回路６００に対応するメモリ群３００に含まれる（Ｎ−１）番目およびＮ番目のデジタルメモリを選択する信号、出力部５００に入力されるデータ、さらに、出力部５００に入力されたデータをサンプリングするタイミングを規定するデータ取り込みクロックを示す。
【００２２】
時刻Ａに、列選択回路６００の同期クロックが立ち上がる。同期クロックの立ち上がりに遅れて、列選択回路６００により、（Ｎ−１）番目のデジタルメモリ３０１を選択すると、デジタルメモリ３０１に保持されたデジタル信号が、ブロックデジタル出力線３０２に出力される。バッファ回路４０１は、ブロックデジタル出力線３０２に現れたデジタル信号を、出力部に伝達する。
【００２３】
出力部５００は、出力部４０１から出力されたデジタル信号を、データ取り込みクロックに同期して、時刻Ｂにデータを取り込む。図３においては、時刻Ｂに、出力部５００に入力されるデータが（Ｎ−１）番目からＮ番目のデジタルメモリ３０１に遷移するため、（Ｎ−１）番目のデジタルメモリ３０１からのデジタル信号の値を取り込むことができないおそれがある。
【００２４】
このように、出力部５００で取り込むデジタル信号の値が確定していないタイミングで取り込むことになる要因の１つとして、データの転送パス上に存在する配線の寄生負荷や、転送パスに接続される素子による寄生負荷が挙げられる。そこで、デジタル出力線３０２に接続されるデジタルメモリ３０１の数Ｓは、遅延量を考慮して設計すればよい。
【００２５】
本実施例では、並列に設けられた複数のデジタル信号出力部を１つのブロックとして、このブロックに対して、共通のブロックデジタル出力線とバッファ回路を設けている。このブロックを複数設け、一のブロックのバッファ回路の出力を、別のブロックのブロックデジタル出力線に供給するように構成している。これにより、従来設けられていた、選択回路間を接続する配線を省略できる。
【００２６】
この構成によれば、バッファ回路が駆動する負荷を少なくして、信号の遅延を抑制しつつ、さらに、レイアウト面積の低減も可能となる。
【００２７】
次に、図１に示した光電変換装置の動作の一例として、間引き読み出しについて説明する。ここでは、列選択回路６００が、順次走査のみならず、スキップ走査を行えるシフトレジスタや、デコーダで構成されているとする。
【００２８】
制御部７００は、列選択回路６００に対して、動作モードを切り替える信号を供給して、全ての画素を順次走査以外にも、一部の画素アレイの一部の領域のみから信号を読み出す間引き読み出しや切り出し読みだしなど、複数の動作モードを選択的に実行する。
【００２９】
図４を用いて動作を説明する。メモリ群３００の単位に含まれる４個のデジタルメモリ３０１がａ〜ｄの４列分のデジタルメモリであるとする。
【００３０】
図４（Ａ）は、図１に示した光電変換装置１と同じものである。ここでは、画素アレイの４列につき１列のみからデジタル信号を読み出す、１／４水平間引き動作を行う場合を考え、デジタル信号が読み出されないデジタルメモリ３０１にハッチングを施している。
【００３１】
図４（Ｂ）は、全ての列のデジタルメモリ３０１から信号を読み出す場合の、列選択回路から出力される信号を示している。具体的には、各列選択回路６０１、６０２、・・・、６０（Ｎ−１）、６０Ｎが選択する、デジタルメモリの列と、出力部５００に与えられるデータ列を、示すタイミングチャートになっている。
【００３２】
列選択回路６０１は、制御部７００から供給されるクロックに同期して、ａ〜ｄのデジタルメモリ３０１を選択する。列選択回路６０１に選択されたことを受けてデジタルメモリ３０１から出力されたデジタル信号は、バッファ回路４０１を含む経路上の負荷による遅延時間だけ遅れて、出力部５００に入力される。
【００３３】
列選択回路６０１により、対応するブロックのデジタルメモリを全て選択し終えると、続いて、列選択回路６０２によるデジタルメモリ３０１の選択が開始する。これ以降も同様にして、デジタルメモリ３０１の走査が行われ、全ての列のデジタル信号を、出力部５００から出力する。列選択回路によるデジタルメモリの走査と並行して、次の行の画素に対するＡ／Ｄ変換を行うことで、ある行のデジタル信号を出力し終えてから、次の行のデジタル信号を出力するまでの時間を短縮できる。
【００３４】
図４（Ｃ）は、図４（Ａ）において、ハッチングを施していないデジタルメモリのみから信号を読み出す場合の動作を示すタイミングチャートになっている。各列選択回路は、対応するデジタルメモリ３０１のうち、ａのものを選択するので、図４（Ｃ）に示すように、出力部５００には、各ブロックのａのメモリからのデジタル信号のみが与えられる。
【００３５】
さらに別の読み出し方を説明する。図４（Ａ）、（Ｃ）では、撮像領域の列を周期的にサンプリングする水平間引き読み出しを説明したが、ここでは、一部の連続した列のみから信号を読み出す、切り出し読み出しの場合を説明する。この場合も、列選択回路はスキップ走査を行えるシフトレジスタや、デコーダで構成することができる。
【００３６】
図５（Ａ）において、信号処理部２００およびデジタルメモリ３０１にハッチングを施した列からは出力部にデジタル信号を出力しない。図５（Ａ）では、列選択回路６０１および６０Ｎに対応するデジタルメモリ３０１からは信号を読み出さず、列選択回路６０２、６０（Ｎ−１）に対応して設けられた一部のデジタルメモリおよび、列選択回路６０３〜６０（Ｎ−２）に対応して設けられたデジタルメモリからデジタル信号を読み出す。図５（Ｂ）に示した、切り出し読み出しの動作を行う場合のタイミングチャートでは、この様子を示している。
【００３７】
なお、図５（Ａ）、（Ｃ）に示した切り出し読み出しと、図４（Ａ）、（Ｃ）に示した間引きの読出しとを組み合わせることもできる。
【００３８】
また、以上の間引き読み出し、ならびに切り出し読み出しの例では、列に沿った方向については説明しなかったが、行選択回路１０２によって、画素アレイ１００の行を間引いて選択したり、連続する一部の行のみを選択したりしてもよい。
【００３９】
以上で説明した本実施例によれば、複数のデジタル信号出力部とブロック配線とバッファ回路とを含む組を複数備え、バッファ回路の出力が、別の組のブロック配線に与えられるように構成されているので、面積の増大を抑制しながら信号出力の高速化を実現できる。
【００４０】
（実施例２）
本発明に係る別の実施例を説明する。実施例１では、デジタル信号出力部が、画素アレイの各列に設けられた例を説明したのに対し、本実施例に係る光電変換装置は、各画素にデジタル信号出力部を備える。
【００４１】
図６は、本実施例に係る光電変換装置の構成を示す図である。ここではＭ行×Ｎ列の画素１００１が配列された画素アレイ１０００と、各画素１００１にデジタル信号出力部を備える構成を例にとって説明する。
【００４２】
光電変換装置１’は、画素アレイ１０００、バッファ回路１１１、行選択部２０００、デジタルメモリ３０００、３００２、デジタルデータ処理部３００１、列制御部４０００、出力部５０００、６０００を含む。
【００４３】
図７に、画素１００１の等価回路図を示す。画素１００１は、光電変換部ＰＤを含み、光電変換によって得られた電荷量に応じた信号を、デジタル信号として、画素１００１から出力する。画素１００１は、増幅器１００８およびＡ／Ｄ変換部１００９、デジタルメモリ１０１０を含む。図中、１００２および１００４は電源を供給する電源線、１００３および１００５は、接地電圧を供給する接地線である。電源線１００２と接地線１００３との間や、電源線１００４と接地線１００５の間に容量素子を設けることで、電源変動による画質への影響を低減できる。
【００４４】
増幅器１００８は、増幅トランジスタＳＦと、電流源Ｉｃｏｎｓｔとで構成されるソースフォロワ回路を含む。入射光によって光電変換部ＰＤが電荷を蓄積すると、増幅トランジスタＳＦのゲート電位が変動し、増幅器１００８の出力も変化する。
【００４５】
増幅器１００８から出力された信号は、ｎ−ｂｉｔのＡ／Ｄ変換部１００９でデジタルデータに変換し、デジタルメモリ１０１０に保持される。デジタルメモリ１０１０は、例えばＳＲＡＭの構成をとる。
【００４６】
デジタルメモリ１０１０は各画素に設けられているので、ブロックデジタル出力線１００６に対して、複数のデジタル出力部が並列に設けられていると言える。
【００４７】
画素１００１は、デジタル信号を出力できればよく、ＣＤＳによるノイズ低減機能を含んでもよい。
【００４８】
行選択部２０００は画素１００１の動作を行単位で制御するもので、画素１００１の光電変換動作、増幅動作、Ａ／Ｄ変換動作、デジタルデータのメモリ動作、メモリされたデータの読み出し動作などを制御する。図６では、行選択部２０００と各画素１００１とを結ぶ制御信号線は、図を簡単にするために、１本の線で示している。
【００４９】
行選択部２００で選択されたデジタルメモリ１０１０は、格納されたデータを、ｎ−ｂｉｔのデジタル信号を、ブロックデジタル出力線１００６に出力する。本実施例においてブロックデジタル出力線１００６は、各列につき、４行毎に設けられている。各ブロックデジタル出力線１００６につき、１個のバッファ回路１１１が設けられている。言い換えると、複数のブロックデジタル出力線１００６が、バッファ回路によって直列に接続された構成となっている。
【００５０】
本実施形態のデジタルメモリ１０１０やバッファ回路１１１は、出力のインピーダンスを調整する機能を備えてもよい。これにより、行選択部２０００によって選択されたデジタルメモリ１０１０、バッファ回路１０１１以外は、行選択部２０００によって出力をハイインピーダンスの状態に制御することができる。
【００５１】
行選択部２０００によって選択された画素１００１から出力されたデジタル信号は、ブロックデジタル出力線１００６およびバッファ回路１１１を介して、対応する列のデジタルメモリ３０００に伝達される。デジタルメモリ３０００に保持されたデジタル信号は、列選択部４０００によって選択されると、デジタルデータ処理部３００１にて処理されて、対応するデジタルメモリ３００２あるいは出力部６０００に転送される。
【００５２】
列選択部４０００によって選択されると、デジタルメモリ３００２は、保持したデジタル信号を出力する。
【００５３】
出力部５００は、パラレル−シリアル変換機能を有し、ｎ−ｂｉｔの並列データを直列データに変換した上で出力端子５０１から出力する。出力される信号は、ＬＶＤＳ方式などの差動出力である。
【００５４】
出力部６０００は、各デジタルメモリ３０００に対応して設けられているため、複数列の画素に対応するデジタル信号を並列に出力することができる。一方、出力部５０００は、デジタルメモリ３００２から出力された信号をシリアルに出力することができる。デジタル信号処理部３００１から出力されたデジタル信号は、デジタルメモリ３０００および出力部６０００のいずれかに信号を出力してもよいし、両者に同時に出力してもよい。出力部６０００によってデジタル信号を並列に出力する場合には、同時に動作する出力部６０００が多いので、出力部５０００から出力する場合よりも消費電力が増大するが、より高速に出力できるという利点がある。例えば、動画像のように高いフレームレートでの信号出力が求められる用途では出力部６０００を用い、静止画のように、より低速で信号出力してもよい場合には、出力部５０００を用いることが考えられる。
【００５５】
デジタルデータ処理部３００１は、例えばデータ補正やデジタル増幅などの演算処理を行う機能を備え、水平制御回路４０００によって制御される。ただし、デジタルデータ演算処理部３００１は、バッファ回路１１１から出力されたデジタル信号を、バッファするだけの構成であってもよい。
【００５６】
図６においては、図を簡単にするために、水平制御回路４０００からデジタルメモリ３０００、３００２、デジタルデータ処理部３００１への制御信号線や、ブロックデジタル出力線１００６をそれぞれ１本で示した。
【００５７】
また、不図示であるが、画素１００１にデジタルメモリ１０１０のデータをＰ／Ｓ変換する機能を設け、画素１００１からデジタルメモリ３００１へはシリアルデータとして転送し、デジタルメモリ３００２から出力部５０００へはパラレルデータとして転送することも可能である。
【００５８】
次に、本実施例における動作を説明する。出力部５０００からデジタル信号を出力する場合の動作シーケンス例を図８（Ａ）に示す。
【００５９】
まず、画素が電荷を蓄積する動作を行い（蓄積期間）、その後、得られた電荷に基づく信号をＡ／Ｄ変換する（Ａ／Ｄ変換期間）。蓄積期間とＡ／Ｄ変換期間の動作は、画素アレイの全ての画素について同時に行われる。
【００６０】
次に、垂直読み出し期間において、１行目の画素からデジタル信号が出力されて、デジタルメモリ３０００に保持される。
【００６１】
その後、行データ演算処理期間に、デジタルデータ処理部３００１で、信号処理を行い、その結果がデジタルメモリ３００２に保持される。
【００６２】
デジタルメモリ３００２に保持されたデータは、水平読み出し期間に、出力部５０００から出力される。
【００６３】
ここでは、ある行について水平読み出し期間の動作と並行して、別の行に係る垂直読み出し期間の動作を行うことで、デジタル信号の読み出しを高速化している。このように、水平読み出しと垂直転送とを並行して行う動作は、デジタルメモリ３０００、３００２とを設け、同時にデータの入出力ができる構成により実現できる。
【００６４】
垂直読み出し期間では並列ｎ−ｂｉｔのデータを１画素分転送するのに対し、水平読み出し期間では並列ｎ−ｂｉｔのデータを列数分だけ転送するため、水平読み出し期間の方が長くなる。したがって、水平読み出し期間中に、別の行の垂直転送期間の動作だけでなく、デジタルデータ処理部３００１による演算処理も実行することができる。
【００６５】
次に、出力部６０００から信号を読み出す場合の動作シーケンス例を図８（Ｂ）に示す。図８（Ｂ）では、行データ演算処理期間は図示していない。
【００６６】
図８（Ｂ）においても、図８（Ａ）に示した動作と同様に、蓄積期間およびＡ／Ｄ変換期間の動作は、全ての画素について同時に行われる。
【００６７】
図８（Ａ）の動作との違いは、出力部６０００から信号を出力するため、水平読み出し期間がない点である。
【００６８】
次に、出力部５０００から信号を読み出す場合の、別の動作シーケンス例を図８（Ｃ）に示す。
【００６９】
図８（Ａ）では、全ての画素に対して蓄積期間とＡ／Ｄ変換期間の動作を同時に行っていたのに対して、図８（Ｃ）の動作では、蓄積期間およびＡ／Ｄ変換期間の動作が行毎に異なるタイミングで行われる点で異なる。
【００７０】
出力部６０００から信号を読み出す場合の、別の動作シーケンス例を図８（Ｄ）に示す。
【００７１】
図８（Ｂ）では、全ての画素に対して蓄積期間とＡ／Ｄ変換期間の動作を同時に行っていたのに対して、図８（Ｄ）の動作では、蓄積期間およびＡ／Ｄ変換期間の動作が行毎に異なるタイミングで行われる点で異なる。
【００７２】
例えば、図８（Ａ）や（Ｂ）に示した動作により静止画像を取得し、図８（Ｃ）や（Ｄ）に示した動作により動画像を取得することが考えられる。
【００７３】
本実施例に係る光電変換装置は、以上の図８（Ａ）〜（Ｄ）を参照して説明した動作だけでなく、実施例１で説明した間引き読み出しや、切り出し読み出しも実行することができる。
【００７４】
また、本実施例では、デジタルメモリ３０００および３００２が、それぞれ１行分のデータを保持する場合を例示したが、それぞれが複数行分のデータを保持できるようにすることで、複数行のデータを同時に出力部５０００に転送して、さらなる高速化を図ることができる。
【００７５】
以上で説明した本実施例によれば、実施例１と同様に、複数のデジタル信号出力部とブロック配線とバッファ回路とを含む組を複数備え、バッファ回路の出力が、別の組のブロック配線に与えられるように構成されているので、面積の増大を抑制しながら信号出力の高速化を実現できる。
【００７６】
（実施例３）
本発明に係る別の実施例を説明する。
【００７７】
図９は、本実施例に係る光電変換装置の構成を示すブロック図である。実施例２で説明した光電変換装置１’と同様に、画素アレイの各画素が、デジタル信号出力部を備える。光電変換装置１’と共通する構成には同じ符号を付し、以下では、相違点を説明する。
【００７８】
実施例２においては、各デジタルメモリ３００２に対応して出力部６０００が設けられていたが、本実施例に係る光電変換装置は、複数のデジタルメモリ３００２に対して共通に設けられた出力部７０００を備える点で相違する。図９には、出力部７０００を、隣接する４列のデジタルメモリ３０２で共有する構成を示した。
【００７９】
出力部７０００の転送レートを調整することで、図６に示した構成と同等の速度でのデータ転送が実現できる。例えば、出力部７０００にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を設け、出力部５０００の転送レート決める駆動信号を、ＰＬＬ回路で４逓倍した駆動信号を生成する。この４逓倍した駆動信号に同期して出力部７０００からデジタル信号を出力すればよい。
【００８０】
本実施例によれば、画素数が増加しても、出力部の出力端子数を増加を抑制することができ、レイアウトや実装するパッケージ、デジタルデータを受信するシステム側の仕様等に応じて、柔軟に設計できるという利点がある。
【００８１】
（実施例４）
本発明に係る別の実施例を説明する。
【００８２】
図１０は、本実施例に係る光電変換装置の構成を示すブロック図である。
【００８３】
本実施例に係る光電変換装置は、各画素１０１がデジタル信号出力部を備え、４行毎にブロックデジタル出力線１０６とバッファ回路４１１を備えることに加えて、デジタルメモリ３０２から出力部５００への転送経路も同様に、ブロックデジタル出力線８０００とバッファ回路９０００とを備える点で、実施例３とは相違する。つまり、デジタルメモリ３０２をデジタル信号出力部として、複数のデジタル信号出力部に対して、ブロックデジタル出力線とバッファ回路とを備える構成である。
【００８４】
本実施例においても、デジタルメモリ３００２やバッファ回路９０００は、出力インピーダンスを調整する機能を備えてもよい。
【００８５】
また、図を簡単にするために、実施例３における出力部６０００や出力部７０００を示していないが、本実施例においても、第２の出力部６０００や出力部７０００を設けてもよい。
【００８６】
（実施例５）
本発明に係る別の実施例を説明する。
【００８７】
図１１は、本実施例に係る光電変換装置の構成を示すブロック図である。図１で示した光電変換装置１と同様に、画素アレイの各列にデジタル信号出力部を備える。図１と共通する構成には同じ符号を付し、以下では相違点を説明する。
【００８８】
本実施例では、バッファ回路４００の出力が、別のブロックデジタル出力線３０２に接続されるのではなく、同期化回路８００を介して別のブロックデジタル出力線３０２に接続される点で、実施例１と相違する。
【００８９】
同期化回路８００は、不図示の制御部から与えられ、出力部５００にも与えられるデータ取り込みクロック信号と同期して動作する。デジタル信号の伝送を、出力部５００のデータ取り込みクロック信号と同期させることで、転送の速度を上げた場合でも、バッファ回路４００間のデータ転送エラーや、出力部５００でのデータ取り込みエラーを抑制できる。これにより、高速なデータ転送が可能となる。
【００９０】
同期化回路８００の出力は、実施例１におけるバッファ回路４００と同様に、出力インピーダンスを制御する機能を有する。デジタル信号を後段に伝送しない場合には、同期化回路８００の出力インピーダンスを高くすればよい。
【００９１】
同期化回路８００は、例えばディレイフリップフロップで構成することができる。この場合の動作を図１２に示す。
【００９２】
図１２は、全ての列のデジタルメモリ３０１から信号を読み出す場合の、列選択回路から出力される信号を示している。具体的には、各列選択回路６０１、６０２、・・・、６０（Ｎ−１）、６０Ｎが選択する、デジタルメモリの列と、出力部５００に与えられるデータ列を、示すタイミングチャートになっている。図１２は、（Ｎ−２）、（Ｎ−１）、Ｎ番目のブロックからのデジタル信号が、出力部５００に入力される場合の例である。
【００９３】
図１２には、図１１中のＡで示した同期化回路８００の入力信号を示している。列選択回路６０１を駆動する駆動信号に同期して、同期化回路８００に入力される。図１２に示すように、転送されるデータは、隣接するブロック間で出力部５００のデータ取り込みクロックの１周期分の無効データが生じる。
【００９４】
同期化回路８００を設けたことで発生する無効データについては、例えば出力部５００にレイテンシの調整機能を持たせ、出力端子５０１からは無効データを含まない連続したデータとして出力することもできる。
【００９５】
なお、本実施例ではバッファ回路４００と同期化回路８００を明示的に分けているが、同期化回路８００にバッファ回路４００の機能を組み込んでもよいし、バッファ回路４００を省くことも可能である。
【００９６】
（実施例６）
本発明に係る別の実施例を説明する。
【００９７】
図１３は、本実施例に係る光電変換装置の構成を示すブロック図である。実施例１と同様に、画素アレイ１００の各列に対応して設けられた信号処理部２００がＡ／Ｄ変換機能を有する構成である。
【００９８】
本実施例において、デジタル信号出力部としてのデジタルメモリ３０１から出力されたデジタル信号は、デジタルメモリ３０１に対応して設けられた選択出力部９００に与えられる。
【００９９】
選択出力部９００は、対応する列のデジタルメモリ３０１の出力と、隣接する列のデジタルメモリ３０１に対応して設けられた選択出力部９００の出力とが入力される構成になっており、そのいずれかを選択的に出力できる構成になっている。どちらの入力を出力するかは、不図示の制御部から与えられる制御信号によって切り替えられる。
【０１００】
選択出力部９００は、例えばＯＲ論理回路を含んで構成することができる。選択出力部９００は、デジタルメモリ３０１の出力と、隣接する列の選択出力部９００の出力とが入力される。選択出力部９００は、両入力のＯＲ論理を次段の選択出力部９００に伝達することができる。
【０１０１】
直列に接続された複数の選択出力部９００のうちの端部の選択出力部９００の出力が不定とならないように、端部については、デジタル信号出力部の出力と、接地電圧ＧＮＤとのＯＲ論理を取る。
【０１０２】
デジタル信号出力部であるデジタルメモリ３０１は、列選択部４００によって選択されると、保持したデジタル信号を出力し、選択されていない状態にあっては、ＧＮＤレベルを出力するようにする。このようにすることで、選択されたデジタルメモリ３０１が出力したデジタル信号によって選択出力部９００のＯＲ論理の結果が決まり、次段の選択出力部にデータを転送できる。
【０１０３】
本実施例では、デジタルメモリ３０１の出力はＯＲ論理回路を含む選択出力部９００に接続されるため、出力のインピーダンスを制御しなくてもよい。
【０１０４】
本実施例の構成によれば、ブロックデジタル出力線３０２を省略することができるので、実施例１に対してさらにレイアウト面積を縮小できる。また、各選択出力部が駆動する配線は、隣接する列の選択出力部までの、比較的短い配線であるため、この配線に接続される素子や配線の寄生負荷をさらに低減でき、データ転送の高速化を図ることができる。
【０１０５】
（実施例７）
本発明に係る別の実施例を説明する。
【０１０６】
図１４は、本実施例に係る光電変換装置の構成を示す図である。実施例６で示した構成においては、選択出力部９００が、画素アレイ１００の各列に設けられていたのに対して、本実施例では、各画素１００１が、デジタル信号出力部を有し、選択出力部が、各画素に対応して設けられている点で相違する。
【０１０７】
ここでは、デジタルメモリ３００２から出力部５０００へは、共通の配線を介してデジタル信号が伝達される構成を示したが、図１３に示した実施例６の構成と同様にしてもよい。
【０１０８】
（実施例８）
本発明に係る別の実施例を説明する。
【０１０９】
実施例６では、選択出力部９００を別の選択出力部９００に入力させて、選択出力部９００のみを直列に接続していたが、選択出力部間にバッファ回路や同期化回路を設けてもよい。
【０１１０】
図１５は、図１３に示した４個の選択出力部９００毎にバッファ回路４００を設けた構成である。
【０１１１】
また、図１５の構成において、バッファ回路４００を同期化回路８００に置き換えたものを、図１６に示した。
【０１１２】
いずれの構成においても、選択出力部を直列に接続することで、各選択出力部が駆動する配線は、隣接する列の選択出力部までの、比較的短い配線となるため、この配線に接続される素子や配線の寄生負荷をさらに低減でき、データ転送の高速化を図ることができる。
【０１１３】
（実施例９）
次に、本実施例に係る撮像システムの概略を、図１７を用いて説明する。
【０１１４】
撮像システム１１００は、例えば、光学部１１１０、撮像装置１１０１、映像信号処理回路部１１３０、記録・通信部１１４０、タイミング制御回路部１１５０、システムコントロール回路部１１６０、および再生・表示部１１７０を含む。撮像装置１１０１は、先述の各実施形態で説明した光電変換装置が用いられる。
【０１１５】
レンズなどの光学系である光学部は１１１０、被写体からの光を撮像装置１１０１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１１０１は、タイミング制御回路部１１５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【０１１６】
撮像装置１１０１から出力された信号は、映像信号処理部である映像信号処理回路部１１３０に入力され、映像信号処理回路部１１３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部１１４０に送られる。記録・通信部１１４０は、画像を形成するための信号を再生・表示部１１７０に送り、再生・表示部１１７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部１１３０からの信号を受けて、システムコントロール回路部１１６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【０１１７】
システムコントロール回路部１１６０は、撮像システムの動作を統括的に制御するものであり、光学部１１１０、タイミング制御回路部１１５０、記録・通信部１１４０、および再生・表示部１１７０の駆動を制御する。また、システムコントロール回路部１１６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１１６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【０１１８】
タイミング制御回路部１１５０は、制御部であるシステムコントロール回路部１１６０による制御に基づいて撮像装置１１０１および映像信号処理回路部１１３０の駆動タイミングを制御する。
【０１１９】
（その他）
上記の各実施例は、光電変換装置を例にとって説明したが、本発明は、光電変換装置に限らず、デジタル信号を出力するデジタル信号出力部が並列に設けられた構成に適用できる。
【０１２０】
また、上記の各実施例は、本発明を説明するための例示的なものに過ぎず、本発明の思想を逸脱しない範囲で構成を変えたり、他の実施例と組み合わせたりすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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