(57)【特許請求の範囲】
【請求項１】
ガラス、石英またはサファイアのシートと、
第１の絶縁層及び前記第１の絶縁層の第１の側上に形成された少なくとも１つの第１の回路層を備えた第１のシリコンオンインシュレータ（ＳＯＩ）であって、前記少なくとも１つの第１の回路層が前記第１の絶縁層と前記シートとの間に配置されるように、前記シートに接合される第１のＳＯＩと、
前記シートと前記第１のＳＯＩとの間に配される接着剤層であって、前記第１のＳＯＩの第１の回路層が前記接着剤層を介して前記シートに接合されるようになる接着剤層と、
第２の絶縁層及び少なくとも１つの第２の回路層を備えた第２のＳＯＩであって、前記少なくとも１つの第２の回路層が、前記第２の絶縁層の第１の側上に形成される少なくとも１つの第１の受動回路要素と、前記第２の絶縁層の第２の側上に形成される少なくとも１つの第２の受動回路要素と、を備え、前記少なくとも１つの第１の受動回路要素が、前記第２の絶縁層と前記第１の絶縁層との間に配置され、前記第１の絶縁層の第２の側が、前記少なくとも１つの第２の回路層に結合されるように、前記第１の絶縁層に接続される、第２のＳＯＩと、
を備えるチップセットであって、
前記少なくとも１つの第１の回路層が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路層が、受動構成部品およびＭＥＭＳ素子のうちの少なくとも１つを備えるまたは支持する、チップセット。
【請求項２】
前記少なくとも１つの第１の回路層が、複数のＣＭＯＳトランジスタを備える、請求項１に記載のチップセット。
【請求項３】
前記少なくとも１つの第２の受動回路要素が、少なくとも１つの微小電気機械システム（ＭＥＭＳ）素子を備える、請求項１に記載のチップセット。
【請求項４】
前記少なくとも１つの第２の受動回路要素が、少なくとも１つのセンサを備える、請求項１に記載のチップセット。
【請求項５】
前記第１のＳＯＩと前記第２のＳＯＩとの間に配される第２の接着剤層をさらに備え、前記第１の絶縁層の第２の側が、前記第２の接着剤層を介して前記第２の回路層に直接接合されるようになる、請求項１に記載のチップセット。
【請求項６】
少なくとも１つの半導体ダイに集積される、請求項１に記載のチップセット。
【請求項７】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに統合される、請求項１に記載のチップセット。
【請求項８】
前記少なくとも１つの第１の回路層が、複数の相補型ＭＯＳ（ＣＭＯＳ）トランジスタを備え、
前記少なくとも１つの第２の回路層が、少なくとも１つの受動構成部品またはＭＥＭＳ素子を備え又は支持し、
前記第１のＳＯＩが、前記シートに直接接合され、
前記第２のＳＯＩが、前記第１の絶縁層に直接接合される、請求項１に記載のチップセット。
【請求項９】
第３の絶縁層の第１の側上に少なくとも１つの第３の回路層を有する第３のＳＯＩを含み、前記第３のＳＯＩが、前記少なくとも１つの第３の回路層が前記第１の絶縁層と前記第２の絶縁層との間に配置されるように、前記第１のＳＯＩに接続される、請求項１に記載のチップセット。
【請求項１０】
前記少なくとも１つの第３の回路層が、ＣＭＯＳトランジスタを備える、請求項９に記載のチップセット。
【請求項１１】
前記第２のＳＯＩが、前記少なくとも１つの第２の回路層が前記第２の絶縁層と前記第３の絶縁層との間に配置されるように、前記第３のＳＯＩに直接接合される、請求項９に記載のチップセット。
【請求項１２】
前記少なくとも１つの第１の回路層が、デジタル回路を含み、前記少なくとも１つの第３の回路層が、アナログ回路を含む、請求項９に記載のチップセット。
【請求項１３】
前記少なくとも１つの第１の回路層が、デジタル回路を含み、前記少なくとも１つの第２の回路層が、受動デバイスまたはＭＥＭＳ素子を含みまたは支持し、前記少なくとも１つの第３の回路層が、アナログまたは無線周波数ＲＦ回路を含む、請求項９に記載のチップセット。
【請求項１４】
前記第１の絶縁層の表面積が、前記第２の絶縁層の表面積に等しく、前記第２の絶縁層の前記表面積が、前記第３の絶縁層の表面積に等しい、請求項９に記載のチップセット。
【請求項１５】
ウエハを支持するための絶縁体シート手段であって、ガラスのシート、石英のシートまたはサファイアのシートを備える絶縁体シート手段と、
第１の絶縁層手段及び前記第１の絶縁層手段の第１の側上に形成される、信号を処理するための少なくとも１つの第１の回路手段を備えた第１のシリコンオンインシュレータ（ＳＯＩ）であって、前記少なくとも１つの第１の回路手段が前記第１の絶縁層手段と前記絶縁体シート手段との間に配置されるように、前記絶縁体シート手段に接合される、第１のＳＯＩと、
前記絶縁体シート手段と前記第１のＳＯＩとの間に配される接着剤層であって、前記第１のＳＯＩの第１の回路手段が前記接着剤層を介して前記絶縁体シート手段に接合されるようになる接着剤層と、
第２の絶縁層手段及び信号を処理するための少なくとも１つの第２の回路手段を備えた第２のＳＯＩであって、前記少なくとも１つの第２の回路手段が、前記第２の絶縁層手段の第１の側上に形成される少なくとも１つの第１の受動回路要素と、前記第２の絶縁層手段の第２の側上に形成される少なくとも１つの第２の受動回路要素と、を備え、前記少なくとも１つの第１の受動回路要素が、前記第２の絶縁層手段と前記第１の絶縁層手段との間に配置され、前記第１の絶縁層手段の第２の側が、前記少なくとも１つの第２の回路手段に結合されるように、前記第１の絶縁層手段に接続される、第２のＳＯＩと、
を備えるチップセットであって、
前記少なくとも１つの第１の回路手段が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路手段が、受動回路素子と、微小電気機械システム（ＭＥＭＳ）素子と、センサのうちの少なくとも１つを備えるまたは支持する、チップセット。
【請求項１６】
前記少なくとも１つの第２の受動回路要素が、少なくとも１つの微小電気機械システム（ＭＥＭＳ）素子又は少なくとも１つのセンサを備える、請求項１５に記載のチップセット。
【請求項１７】
少なくとも１つの半導体ダイに集積された、請求項１５に記載のチップセット。
【請求項１８】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに統合される、請求項１５に記載のチップセット。
【請求項１９】
前記少なくとも１つの第１の回路手段が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路手段が、少なくとも１つの受動構成部品または少なくとも１つのＭＥＭＳ素子を備えまたは支持し、
前記第１のＳＯＩが、前記絶縁体シート手段に直接接合され、
前記第２のＳＯＩが、前記第１の絶縁層手段に直接接合される、
請求項１５に記載のチップセット。
【請求項２０】
前記少なくとも１つの第１の回路層が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路層が、少なくとも１つの高Ｑ受動部品を備える、請求項１に記載のチップセット。
【請求項２１】
前記少なくとも１つの第１の回路層が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路層が、少なくとも１つの半導体バラクタを備える、請求項１に記載のチップセット。
【請求項２２】
前記少なくとも１つの第１の回路層が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路層が、少なくとも１つのＭＥＭＳベースの同調可能なコンデンサを備える、請求項１に記載のチップセット。
【請求項２３】
前記少なくとも１つの第１の回路層が、複数のＣＭＯＳトランジスタを備え、
前記少なくとも１つの第２の回路層が、少なくとも１つの高性能無線周波数（ＲＦ）スイッチを備える、請求項１に記載のチップセット。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法（３５  Ｕ．Ｓ．Ｃ．）第１１９条に基づく優先権主張
本特許出願は、本明細書の譲受人に譲渡された２０１１年１１月１６日出願の「ＳＴＡＣＫＥＤ  ＣＭＯＳ  ＣＨＩＰＳＥＴ  ＨＡＶＩＮＧ  ＡＮ  ＩＮＳＵＬＡＴＩＮＧ  ＬＡＹＥＲ  ＡＮＤ  Ａ  ＳＥＣＯＮＤＡＲＹ  ＬＡＹＥＲ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＡＭＥ」という名称の米国仮特許出願第６１／５６０，４７１号の優先権を主張する。その仮特許出願を参照により明白に本明細書に組み込む。
【０００２】
本特許出願は、絶縁体に接合された相補型金属酸化膜半導体（ＣＭＯＳ）層およびＣＭＯＳ層上に積層された第２の層を有するチップセット、およびそれを形成する方法を対象とし、より詳細には、絶縁体に接合されたＣＭＯＳ層と、受動素子、無線周波数（ＲＦ）回路または微小電気機械システム（ＭＥＭＳ）素子を有する第２の層とを含むチップセット、およびそれを形成する方法を対象とする。
【背景技術】
【０００３】
セルラーワイヤレスシステムが２Ｇから４Ｇに進化するのに伴い、多数の帯域をサポートする無線周波数（ＲＦ）チップセットに対する需要が増大している。チップセットにこれらの追加帯域を扱う能力を提供することは、さらに送受信機、フィルタ、電力増幅器、受動構成部品およびスイッチをチップセットのフロントエンドに追加することが必要になり得るし、これにより、チップセットの費用および複雑さが増す。携帯電話のＲＦシステムは、しばしば単一の相補型金属酸化膜半導体（ＣＭＯＳ）チップである送受信機と、ＲＦフロントエンド（様々なオンボード構成部品、すなわち、フィルタ、送受共用器、ＲＦスイッチ、電力増幅器、および受動構成部品を含む）との主に２つの部分からなる。ＣＭＯＳ送受信機は、様々な帯域またはモードによって共有されるように設計することができるが（一般に多重モード／多帯域送受信機の設計と呼ばれる）、フロントエンド部分、特にフィルタおよび送受共用機は、単に異なる周波数範囲で動作するので、異なる帯域間で共有することができない。より多くの帯域／モードをサポートするこれらの追加の要素の存在は、性能を高め、サイズと費用を低減しようとするとき、フロントエンドを制限要因にすることがある。
【０００４】
従来の多帯域および／または多モードＲＦチップセットのフロントエンドは、ＲＦスイッチ、電力増幅器、音響フィルタおよび受動部品、たとえば、誘導子およびコンデンサ、などのデバイスを含むことができる。ＣＭＯＳチップ素子は、一般に、連続的に縮小でき、それによって、新技術の進歩とともに費用が低減し、サイズが小さくなるが、フロントエンドは必ずしもそれほど容易に縮小するとは限らない。この状況への１つの取組みは、複数のチップ、たとえば、ガリウムヒ素アンテナスイッチ、ガリウムヒ素電力増幅器、ＣＭＯＳ制御器、表面弾性波（ＳＡＷ）フィルタ、集積受動デバイスなどを、単一の積層またはセラミック基板に集積することであった。この取組みは、フロントエンド集積のための「システムインパッケージ」と呼ばれることがある。同調可能なフロントエンドを導入することによってシステムアーキテクチャレベルで多帯域の複雑さの問題に対処することへの関心もある。低損失多帯域同調可能システムを実現するためには、半導体バラクタやＭＥＭＳベース同調可能コンデンサなどの高Ｑ同調可能受動部品、および高性能ＲＦスイッチを単一の構成に実装する方法を見出さねばならない。フロントエンドの集積は、多帯域および／または多モードＲＦ送受信機チップセットのサイズおよび費用全体を低減するのにも有用であり得る。したがって、空間および費用効果のある方法でＣＭＯＳ構成部品と他のフロントエンド構成部品とを集積したチップセットを提供することが望ましいであろう。
【発明の概要】
【課題を解決するための手段】
【０００５】
例示的な一実施形態は、ガラス、石英またはサファイアのシートと、第１の基板層の第１の側上に少なくとも１つの第１の回路層を有する第１のウエハとを備えたチップセットを含む。第１のウエハは、少なくとも１つの第１の回路層が第１の基板層とシートとの間に配置されるように、シートに接続される。チップセットは、第２の基板層の第１の側上に少なくとも１つの第２の回路層を有する第２のウエハも含み、第２のウエハは、少なくとも１つの第２の回路層が第２の基板層と第１の基板層との間に配置されるように、第１の基板層に接続される。
【０００６】
別の一実施形態は、第１のシリコン基板と、第１のシリコン基板上の少なくとも１つの第１の回路層とを備える第１のウエハを提供するステップと、少なくとも１つの第１の回路層をガラス、石英またはサファイアのシートに接続し、次いで第１のシリコン基板の一部分を除去するステップとを含む、チップセットを形成する方法である。この方法はまた、第２のシリコン基板と、第２の基板上の少なくとも１つの第２の回路層とを備える第２のウエハを提供するステップと、少なくとも１つの第２の回路層を第１のシリコン基板に接続し、次いで第２のシリコン基板の一部分を除去するステップとを含む。
【０００７】
他の一実施形態は、ウエハを支持するための絶縁体シート手段を有するチップセットと、第１の基板層の第１の側上で信号を処理するための少なくとも１つの第１の回路手段を備えた第１のウエハとを含み、第１のウエハが、少なくとも１つの第１の回路手段が第１の基板層と絶縁体シート手段との間に配置されるように、絶縁体シート手段に接続される。チップセットは、第２の基板層の第１の側上で信号を処理するための少なくとも１つの第２の回路手段を備えた第２のウエハをさらに含み、第２のウエハは、少なくとも１つの第２の回路層が第２の基板層と第１の基板層との間に配置されるように、第１の基板層に接続される。
【０００８】
別の一実施形態は、第１のシリコン基板と、第１のシリコン基板上の少なくとも１つの第１の回路層とを備えた第１のウエハを提供するためのステップと、少なくとも１つの第１の回路層をガラス、石英またはサファイアのシートに接続するためのステップと、次いで第１のシリコン基板の一部分を除去するためのステップと、第２のシリコン基板と、第２の基板上の少なくとも１つの第２の回路層とを備えた第２のウエハを提供するためのステップと、少なくとも１つの第２の回路層を第１のシリコン基板に接続するためのステップと、次いで、第２のシリコン基板の一部分を除去するためのステップと、を含むチップセットを形成する方法である。
【０００９】
添付の図面は、本発明の諸実施形態の説明を助けるために提示され、諸実施形態の図示のためだけに提供されるものであって、それらの限定のために提供されるものではない。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による、チップセットの概略的側面図である。
【図２】図１のチップセットを製造するための一方法の組立て段階を示す、図１のチップセットのストック材料および構成部品の概略的側面図である。
【図３】図１のチップセットを製造するための一方法の組立て段階を示す、図１のチップセットのストック材料および構成部品の概略的側面図である。
【図４】図１のチップセットを製造するための一方法の組立て段階を示す、図１のチップセットのストック材料および構成部品の概略的側面図である。
【図５】図１のチップセットを製造するための一方法の組立て段階を示す、図１のチップセットのストック材料および構成部品の概略的側面図である。
【図６】図１のチップセットを製造するための一方法の組立て段階を示す、図１のチップセットのストック材料および構成部品の概略的側面図である。
【図７】図１のチップセットを製造するための一方法の組立て段階を示す、図１のチップセットのストック材料および構成部品の概略的側面図である。
【図８】別の一実施形態による、チップセットの概略的側面図である。
【発明を実施するための形態】
【００１１】
本発明の諸態様は、本発明の特定の諸実施形態に向けた次の説明および関連する図面に開示される。代替の諸実施形態は、本発明の範囲を逸脱することなく考案することができる。さらに、本発明の周知の要素については、本発明の関連する詳細を曖昧にしないようにするために、詳細に説明しない、または省略するものとする。
【００１２】
「例示的な」という用語は、本明細書では「例、事例、または図示として働く」を意味するのに用いる。「例示」として本明細書で説明するいかなる実施形態も、他の諸実施形態より好ましいまたは利点があるとして必ずしも解釈されない。同様に、「本発明の実施形態」という用語は、本発明の実施形態がすべて、論じた特徴、利点、または動作のモードを含む必要はない。
【００１３】
本明細書で使用する用語は、特定の実施形態のみを説明する目的のものであって、本発明の実施形態を限定することを意図したものではない。本明細書で使用したとき、「１つの（ａ）」「１つの（ａｎ）」および「その（ｔｈｅ）」という単数形は、文脈が明確に他の場合を示していない限り、複数形も含むことを意図している。「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えて（ｃｏｍｐｒｉｓｉｎｇ）」「含む（ｉｎｃｌｕｄｅｓ）」および／または「含めて（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用したとき、記述された特徴、整数、ステップ、動作、要素、および／または構成部品の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成部品、および／またはそれらの群の存在または追加を排除しないことがさらに理解される。
【００１４】
さらに、多くの実施形態について、たとえば、計算デバイスの要素によって実施されるべき一連の動作の観点から説明される。本明細書で説明する様々な動作は、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つまたは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実施できることが理解される。さらに、本明細書で説明するこれらの一連の動作は、どんな形でもコンピュータ可読記憶媒体内において、実行すると関連するプロセッサに本明細書で説明する機能性を実施する、対応する一組のコンピュータ命令をその中に格納させ、全体を実施するとみなすことができる。したがって、本発明の様々な態様は、いくつかの互いに異なる形で実施することができ、そのすべてが特許請求する主題の範囲内にあることが企図されている。さらに、本明細書で説明する実施形態のそれぞれに対して、対応するそのような任意の実施形態の形について、たとえば、説明した動作を実施する「ように論理的に構成された」として本明細書で説明することができる。
【００１５】
図１は、一実施形態による、チップセット１００を示す。チップセット１００は、第１のシリコンオンインシュレータ（ＳＯＩ）ウエハ１０４が接合されるガラス、石英またはサファイアなどの絶縁体から形成されたシート１０２を含む。第１のＳＯＩウエハ１０４は、シート１０２に対向する第１の側１０８および第２の側１１０を有する第１の基板層または第１の絶縁層１０６を含み、第１のＳＯＩウエハ１０４は、第１の回路層１１２も含み、第１の回路層１１２は、第１の絶縁層１０６の第１の側１０８上の複数のＣＭＯＳトランジスタ１１４および関連する配線を含む。これらのＣＭＯＳトランジスタ１１４および他の回路素子（図示せず）は、デジタル信号処理、アプリケーションまたはグラフィックプロセッサ用の回路、および／またはベースバンド信号を渡すための回路を備えることができる。第１のＳＯＩウエハ１０４は、第１の接着剤層１１６または他の従来のウエハ接合技術を使用して、第１の回路層１１２が第１のＳＯＩウエハ１０４の第１の絶縁層１０６の第１の側１０８とシート１０２の間に配置されるように、シート１０２に接合される。
【００１６】
第２のＳＯＩウエハ１１８が、第１のＳＯＩウエハ１０４に接続される。第２のＳＯＩウエハ１１８は、第１の絶縁層１０６の第２の側１１０に対向する第１の側１２２と第２の側１２４とを有する第２の基板層または第２の絶縁層１２０を含む。第２のＳＯＩウエハ１１８は、第２の回路層１２６も含み、第２の回路層１２６は、第２の回路層１２６内に一部または全体が配置された抵抗器１２８やコンデンサ１３２、第２の絶縁層１２０の第２の側１２４上に配置された誘導子１３３やＭＥＭＳデバイスまたはセンサ１３８などの受動要素または「受動部品」を含む。単一の抵抗器１２８、コンデンサ１３２、誘導子１３３、およびＭＥＭＳデバイス１３８は、図１に示される。ただし、第２のＳＯＩウエハ１１８は、場合によって、これらの構成部品の種類の１つまたは２つを含む、および／またはこれらの個別の構成部品（ＣＭＯＳトランジスタのような能動回路を含む）の複数のものを含むにすぎないことがある。第２のＳＯＩウエハ１１８は、第２の接着剤層１３４を使用して、第２の回路層１２６が第２の絶縁層１２０の第１の側１２２と第１の絶縁層１０６の第２の側１１０との間に配置されるように、第１の絶縁層１０６の第２の側１１０に接合される。ビア１３６が、第２の回路層１２６の素子を第１の回路層１１２の素子に電気的に接続し、第２の回路層１２６内または第２の回路層１２６上のおよび／または第１の回路層１１２内または第１の回路層１１２上の素子をチップセット１００の外側のデバイスに電気的に接続するために、適切な金属接点１４０を第２の絶縁層１２０の第２の側１２４において接続することができる。
【００１７】
類似のチップセットを、サファイア、石英またはガラスなどの純絶縁体から形成されるシート１０２上の代わりに、高抵抗性シリコン（Ｓｉ）基板上に埋め込み酸化物を用いて組み立てた場合（ＳＯＩ  ＣＭＯＳ技術における場合のように）、非線形寄生容量が、ＲＦ周波数においてＳＯＩ基板内の高抵抗性Ｓｉと埋め込みＳｉＯ２との間の界面に生じる。これらの寄生容量によって、ＲＦスイッチおよび電力増幅器には、非線形性および電力処理の問題が生じる。本明細書で説明するように、シート１０２を使用すると、非線形寄生容量の問題が実質的になくなり、ＣＭＯＳトランジスタ１１４や高Ｑ受動部品を備えることができる受動部品などのＣＭＯＳ素子を、同じチップセット１００内に一緒に使用することが可能になり、ＳＯＩウエハ上よりもずっと良い性能が得られる。
【００１８】
チップセット１００の様々な製造段階を図２〜図７に示し、チップセット１００内に存在し、図１で論じた素子は、図２〜図７では同じ参照番号で識別される。図２は、上に第１の絶縁層１０６および第１の回路層１１２が形成された第１のシリコン基板または処理層２０４を含む第１のストックＳＯＩウエハ２０２を示す。第１のストックＳＯＩウエハ２０２は、従来のバルクシリコンＣＭＯＳウエハを備えて、費用を低減するのに役立つことができるが、この場合、第１の基板層１０６は、絶縁体を備えず、代わりに、第１の回路層１１２の素子のすぐ下に配置されるバルクシリコンの部分であろう。
【００１９】
図３は、第１の絶縁層１０６の第１の側１０８をシート１０２に対向させ、反転し、第１の接着剤層１１６によってシート１０２に接合された、第１のストックＳＯＩウエハ２０２を示し、図４は、たとえば、化学機械研磨（ＣＭＰ）または他の所望の量の第１のシリコン処理層２０４を選択的に除去する適切なプロセスにより、第１のシリコン処理層２０４の除去によって形成された第１の構成部品３０２を示す。図５は、上に第２の絶縁層１２０および第２の回路層１２６が形成された第２のシリコン基板または処理層５０４を備える、第２のストックＳＯＩウエハ５０２を示す。図６は、反転させ、第１の構成部品３０２に取り付け、第２のストックＳＯＩウエハ５０２の第２の回路層１２６を第２の接着剤層１３４によって第１の絶縁層１０６に接合した、第２のストックＳＯＩウエハ５０２を示す。図７は、第２のストックＳＯＩウエハ５０２と第１の構成部品３０２との組合せを備え、第２のストックＳＯＩウエハ５０２の第２のシリコン処理層５０４をＣＭＰまたは他の適切なプロセスによって除去した、第２の構成部品７０２を示す。ビア１３６も、第２の構成部品７０２内に形成され、金属接点１４０および他のバックエンドオブザライン（ＢＥＯＬ）の構成部品（受動部品、ＭＥＭＳ、センサおよびその他を含む）の追加により、図１のチップセット１００がもたらされる。
【００２０】
図８は、第１の実施形態に共通の要素が同じ参照符号で識別される、別の一実施形態を示す。図８は、シート１０２と、第１のＳＯＩウエハ１０４と、第２のＳＯＩウエハ１１８とを含み、第１のＳＯＩウエハ１０４および第２のＳＯＩウエハ１１８は、第３のＳＯＩウエハ８０２によって離隔されている、第２のチップセット８００を示す。第３のＳＯＩウエハ８０２は、第１の側８０６および第２の側８０８を有する第３の基板層または絶縁層８０４と、第３の絶縁層８０４の第１の側８０６上に複数の回路素子を備える第３の回路層８１０とを備えており、回路素子はアナログ回路８１４および／またはＲＦ構成部品８１６を含むことができる。第３のＳＯＩウエハ８０２は、第３のＳＯＩウエハ８０２の第１の側８０６が第１のＳＯＩウエハ１０４の第２の側１１０に対向するように、第２の接着剤層８１８により第１のＳＯＩウエハ１０４の第２の側１１０に取り付けられる。第２のＳＯＩウエハ１１８は、第２のＳＯＩウエハ１１８の第１の側が第３のＳＯＩウエハ８０２の第２の側８０８に対向するように、第３の接着剤層８２０によって第３のＳＯＩウエハ８０２の第２の側８０８に取り付けられる。第１のＳＯＩウエハ１０４、第２のＳＯＩウエハ１１８および第３のＳＯＩウエハ８０２の３つすべてが、実質的に同じ表面積を有する。ビア８２２が、第１の回路層１１２、第２の回路層１２６および第３の回路層８１０の回路構成部品を接続し、金属接点１４０が、第２のチップセット８００の外側の素子との接続部を提供する。この構成により、アナログ回路８１４および／またはＲＦ構成部品８１６をデジタル回路素子１１４およびコンデンサ１３２などの受動部品と同じチップセット内に含めることが可能になり、小型パッケージ内で多くの従来の機能を実施する垂直に集積されたチップセットが提供される。
【００２１】
シート１０２は、ガラス、サファイアまたは石英を備えるとして説明されているが、シート１０２にガラスを使用することは、状況によってとりわけ有益である。まず、ガラスは、一般にサファイアまたは石英より費用が安い。次に、ガラスは、サファイアより誘電率がずっと低く、それによって、基板からの寄生容量が著しく低減する。最後に、ガラスのウエハ／パネルのサイズは、サファイアおよび石英よりずっと大きくすることができ、これにより、より大規模な量産およびより低い単価が可能になる。
【００２２】
開示された本実施形態のチップセットは、１つまたは複数の半導体ダイに集積することができ、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータなどのデバイスに統合することができる。
【００２３】
本明細書で開示された実施形態に関連して説明した方法、シーケンス、および／またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこの２つの組合せにおいて実施することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で周知の他の任意の形の記憶媒体に常駐することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、および記憶媒体に情報を書き込むことができるように、プロセッサに結合される。あるいは、記憶媒体は、プロセッサと一体にすることができる。
【００２４】
前述の開示により、本発明の例示的な実施形態が示されているが、添付の特許請求の範囲に定義されるように、本発明の範囲を逸脱することなく、本明細書において様々な変更および修正を加えることができることに留意されたい。本明細書に説明する本発明の諸実施形態による方法の特許請求の範囲の諸機能、諸ステップ、および／または諸動作は、任意の特定の順序で実施する必要はない。さらに、本発明の諸要素は、単数で説明しまたは特許請求することができるが、単数への限定が明示的に記述されていない限り、複数が企図されている。
【符号の説明】
【００２５】
１００  チップセット
１０２  シート
１０４  第１のシリコンオンインシュレータ（ＳＯＩ）ウエハ
１０６  第１の基板層または第１の絶縁層
１０８  第１の側
１１０  第２の側
１１２  第１の回路層
１１４  ＣＭＯＳトランジスタ（デジタル回路素子）
１１６  第１の接着剤層
１１８  第２のＳＯＩウエハ
１２０  第２の基板層または第２の絶縁層
１２２  第１の側
１２４  第２の側
１２６  第２の回路層
１２８  抵抗器
１３２  コンデンサ
１３３  誘導子
１３４  第２の接着剤層
１３６  ビア
１３８  ＭＥＭＳデバイス
１４０  金属接点
２０２  第１のストックＳＯＩウエハ
２０４  第１のシリコン基板または処理層
３０２  第１の構成部品
５０２  第２のストックＳＯＩウエハ
５０４  第２のシリコン基板または処理層
７０２  第２の構成部品
８００  第２のチップセット
８０２  第３のＳＯＩウエハ
８０４  第３の基板層または絶縁層
８０６  第１の側
８０８  第２の側
８１０  第３の回路層
８１４  アナログ回路
８１６  ＲＦ構成部品
８１８  第２の接着剤層
８２０  第３の接着剤層
８２２  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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