(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、
前記メモリストリングスは、
基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部の側面を取り囲んで形成された電荷蓄積層を含む第１の絶縁膜と、
前記柱状部の側面及び前記第１の絶縁膜を取り囲んで形成された第１導電層と、
前記連結部の周囲に形成される第２の絶縁膜と、
前記連結部に前記第２の絶縁膜を介して形成され且つ前記第１導電層の垂直下方に配置される第２導電層と
を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２導電層は、前記連結部の底面及び側面を覆うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記連結部の上面に前記第２の絶縁膜を介して形成される第３導電層を更に備えたことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記一対の柱状部を結ぶ方向を第１方向とした場合、各々の前記第１導電層は、前記第１方向に隣接する各前記柱状部毎に分割されている
ことを特徴とする請求項１乃至３に記載の不揮発性半導体記憶装置。
【請求項５】
前記一対の柱状部を結ぶ方向を第１方向とした場合、各々の前記第１導電層は、前記第１方向に隣接する前記半導体層を構成する複数の前記柱状部毎に分割されている
ことを特徴とする請求項１乃至３に記載の不揮発性半導体記憶装置。
【請求項６】
前記一対の柱状部を結ぶ方向を第１方向とした場合、各々の前記第１導電層は、前記第１方向に隣接する前記メモリストリングス毎に分離されていることを特徴とする請求項１乃至３に記載の不揮発性半導体記憶装置。
【請求項７】
各々の前記第１導電層は、少なくとも１つの前記メモリストリングスを構成する一対の前記柱状部の間で分離されている請求項１乃至３に記載の不揮発性半導体記憶装置。
【請求項８】
前記第２の絶縁膜は、前記第１の絶縁膜と同一の構造を有する請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記柱状部のうち上部の側面を取り囲んで形成された第３の絶縁膜と、
前記第３の絶縁膜を取り囲んで形成された第４導電層と
を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１導電層は、積層方向において複数積層されると共に、
前記一対の柱状部を結ぶ方向を第１方向とし、前記積層方向及び前記第１方向に対し垂直な方向を第２方向とした場合、前記第１導電層は、前記第２方向において互いに噛み合う一対の櫛刃形状の導電層とされていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
前記一対の櫛刃形状の前記第１導電層は、前記櫛刃形状の部分とは反対側において、階段形状に形成されていることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載する実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００３】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。
【０００４】
上記従来技術においては、積層された導電層に対して、一括で孔を開口する。続いて、形成した孔の側壁にメモリゲート絶縁層を形成し、希フッ酸処理を行う。そして、孔を埋めるように柱状半導体を形成する。これら工程を複数回に亘って繰り返し、メモリセルを３次元的に形成する。しかしながら、希フッ酸処理により、メモリゲート絶縁層がエッチング除去されるという問題が生じる。
【０００５】
【特許文献１】特開２００７−２６６１４３号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下に記載する実施の形態は、高い信頼性を有し且つ安価な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、基板に対して垂直方向に延びる一対の柱状部、及び前記一対の柱状部の下部を連結させるように形成された連結部を有する半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を覆うように形成された第１導電層と、前記連結部の周囲に形成されるゲート絶縁膜と、前記連結部の下面及び側面に前記ゲート絶縁膜を介して形成される第２導電層と、前記連結部の上面に前記ゲート絶縁膜を介して形成される第３導電層とを備える。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】本発明の第１実施形態に係るメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の第１実施形態に係る一つのメモリストリングスＭＳの拡大図である。
【図４】本発明の第１実施形態に係る一つのメモリストリングスＭＳの回路図である。
【図５】第１実施形態に係るメモリトランジスタ領域１２の断面図である。
【図６】第１実施形態に係るメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図７】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図８】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図９】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１０】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図１１】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１２】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図１３】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１４】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図１５】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１６】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図１７】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図１８】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図１９】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図２０】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図２１】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図２２】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図２３】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図２４】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図２５】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図２６】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図２７】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図２８】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図２９】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図３０】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図３１】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図３２】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図３３】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図３４】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図３５】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図３６】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図３７】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図３８】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図３９】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図４０】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図４１】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図４２】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図４３】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図４４】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図４５】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の断面図である。
【図４６】第１実施形態に係る製造工程を示すメモリトランジスタ領域１２の終端から周辺領域Ｐｈのロウ方向断面図である。
【図４７】本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図である。
【図４８】第２実施形態に係るメモリトランジスタ領域の断面図である。
【図４９】本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図である。
【図５０】第３実施形態に係るメモリトランジスタ領域の断面図である。
【図５１】本発明の第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略上面図である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１０】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５、センスアンプ１６、ソース線駆動回路１７、及びバックゲートトランジスタ駆動回路１８を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬｍに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳｍ）駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤｍ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤｍ）に印加する電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。ソース線駆動回路１７は、ソース線ＳＬｎに印加する電圧を制御する。バックゲートトランジスタ駆動回路１８は、バックゲート線ＢＧに印加する電圧を制御する。なお、上記の他、第１実施形態に係る不揮発性半導体記憶装置１００は、ビット線ＢＬｎに印加する電圧を制御するビット線駆動回路を有する。（図示略）。
【００１１】
図２は、第１実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略斜視図である。第１実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝６、ｎ＝２の一例を示している。図３は、図２の一部拡大断面図である。
【００１２】
第１実施形態に係る不揮発性半導体記憶装置１００において、メモリトランジスタ領域１２には、複数のメモリストリングスＭＳが設けられている。詳しくは後述するが、メモリストリングスＭＳは、電気的に書き換え可能な複数のメモリトランジスタＭＴｒｍｎが直列に接続された構成を有する。図１及び図２に示すように、メモリストリングスＭＳを構成するメモリトランジスタＭＴｒｍｎは、半導体層を複数積層することによって形成されている。
【００１３】
各メモリストリングスＭＳは、Ｕ字状半導体ＳＣｍｎ、ワード線ＷＬｍｎ（ＷＬｍ１〜ＷＬｍ８）、ソース側選択ゲート線ＳＧＳｍ、ドレイン側選択ゲート線ＳＧＤｍを有する。また、メモリストリングスＭＳは、バックゲート線ＢＧを有する。
【００１４】
Ｕ字状半導体ＳＣｍｎは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣｍｎは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬｍｎ、及び一対の柱状部ＣＬｍｎの下端を連結させるように形成された連結部ＪＰｍｎを有する。また、図３に示すように、Ｕ字状半導体ＳＣｍｎは、一方の柱状部ＣＬｍｎの上端から連結部ＪＰｍｎを介して他方の柱状部ＣＬｍｎの上端へと連通する中空Ｈ１を有する。中空Ｈ１内には、絶縁部Ｉが形成されている。なお、柱状部ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬｍｎは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。
【００１５】
Ｕ字状半導体ＳＣｍｎは、一対の柱状部ＣＬｍｎの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣｍｎは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
【００１６】
各層のワード線ＷＬｍｎは、ロウ方向に平行に延びる形状を有している。各層のワード線ＷＬｍｎは、カラム方向に第１の間隔を設けて、互いに絶縁分離してライン状に繰り返して形成されている。
【００１７】
カラム方向の同位置に設けられロウ方向に並ぶメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ）のゲートは、同一のワード線ＷＬｍｎに接続されている。各ワード線ＷＬｍｎは、メモリストリングスＭＳに略垂直に配置されている。ワード線ＷＬｍｎのロウ方向の端部及びカラム方向の端部は、階段状に形成されている。なお、ワード線ＷＬｍｎのカラム方向の端部は、階段状に限られない。例えば、ワード線ＷＬｍｎのカラム方向の端部は、カラム方向の所定位置にて揃って形成されていてもよい。
【００１８】
図３に示すように、ワード線ＷＬｍｎと柱状部ＣＬｍｎとの間には、ＯＮＯ（Oxide-Nitride-Oxide）層ＮＬが形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬｍｎに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。
【００１９】
上記構成を換言すると、電荷蓄積層ＥＣは、柱状部ＣＬｍｎの側面を取り囲むように形成されている。また、各ワード線ＷＬｍｎは、柱状部ＣＬｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されている。また、各々のワード線ＷＬｍｎは、カラム方向に隣接する各柱状部ＣＬｍｎ毎に分割されている。
【００２０】
ドレイン側選択ゲート線ＳＧＤｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ドレイン側選択ゲート線ＳＧＤｍは、ロウ方向に平行に延びる形状を有している。ドレイン側選択ゲート線ＳＧＤｍは、カラム方向に第１の間隔Ｄ１、又は第２の間隔Ｄ２（Ｄ２＞Ｄ１）を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ドレイン側選択ゲート線ＳＧＤｍは、後述するソース側選択ゲート線ＳＧＳｍを間に挟んで第２の間隔Ｄ２で形成されている。また、ドレイン側選択ゲート線ＳＧＤｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図３に示すように、ドレイン側選択ゲート線ＳＧＤｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＤＧＩが形成されている。
【００２１】
ソース側選択ゲート線ＳＧＳｍは、最上部のワード線ＷＬｍｎの上部に設けられている。ソース側選択ゲート線ＳＧＳｍは、ロウ方向に平行に延びる形状を有している。ソース側選択ゲート線ＳＧＳｍは、カラム方向に第１の間隔Ｄ１、第２の間隔Ｄ２を交互に設けて、互いに絶縁分離してライン状に繰り返し形成されている。ソース側選択ゲート線ＳＧＳｍは、ドレイン側選択ゲート線ＳＧＤｍを挟んで第２の間隔Ｄ２で形成されている。また、ソース側選択ゲート線ＳＧＳｍのカラム方向の中心を貫通して柱状部ＣＬｍｎが形成されている。図３に示すように、ソース側選択ゲート線ＳＧＳｍと柱状部ＣＬｍｎとの間には、ゲート絶縁層ＳＧＩが形成されている。
【００２２】
上記構成を換言すると、カラム方向に、第１の間隔Ｄ１を設けて、２つのドレイン側選択ゲート線ＳＧＤｍ、２つのソース側選択ゲート線ＳＧＳｍが、交互に形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、柱状部ＣＬｍｎ及びゲート絶縁層ＳＧＩ、ＤＧＩを取り囲むように形成されている。また、各ドレイン側選択ゲート線ＳＧＤｍ及び各ソース側選択ゲート線ＳＧＳｍは、カラム方向に隣接する各ＣＬｍｎ毎に分割されている。
【００２３】
バックゲート線ＢＧは、複数の連結部ＪＰｍｎの下部を覆うように、ロウ方向及びカラム方向に２次元的に広がって形成されている。図３に示すように、バックゲート線ＢＧと連結部ＪＰｍｎとの間には、上述したＯＮＯ層ＮＬが形成されている。
【００２４】
また、カラム方向に隣接するＵ字状半導体ＳＣｍｎの柱状部ＣＬｍｎの上端には、ソース線ＳＬｎが形成されている。
【００２５】
また、ドレイン側選択ゲート線ＳＧＤｍの上方に延びる柱状部ＣＬｍｎの上端には、プラグ線ＰＬｍｎを介してビット線ＢＬｎが形成されている。各ビット線ＢＬｎは、ソース線ＳＬｎよりも上方に位置するように形成されている。各ビット線ＢＬｎは、ロウ方向に所定間隔を設けてカラム方向に延びるライン状に繰り返し形成されている。
【００２６】
次に、図２〜図４を参照して、第１実施形態におけるメモリストリングスＭＳにより構成される回路構成を説明する。図４は、第１実施形態における一つのメモリストリングスＭＳの回路図である。
【００２７】
図２〜図４に示すように、第１実施形態において、各メモリストリングスＭＳは、８つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ、ドレイン側選択トランジスタＳＤＴｒｍｎ、及びバックゲートトランジスタＢＧＴｒｍｎを有している。これら８つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図４参照）。また、ソース線ＳＬｎには、制御回路が接続されている。
【００２８】
各メモリトランジスタＭＴｒｍｎは、柱状部ＣＬｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びワード線ＷＬｍｎにより構成されている。ワード線ＷＬｍｎのＯＮＯ層ＮＬに接する端部は、メモリトランジスタＭＴｒｍｎの制御ゲート電極として機能する。
【００２９】
ドレイン側選択トランジスタＳＤＴｒｍｎは、柱状部ＣＬｍｎ、ゲート絶縁層ＤＧＩ、及びドレイン側選択ゲート線ＳＧＤｍにより構成されている。ドレイン側選択ゲート線ＳＧＤｍのゲート絶縁層ＤＧＩに接する端部は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲート電極として機能する。
【００３０】
ソース側選択トランジスタＳＳＴｒｍｎは、柱状部ＣＬｍｎ、ゲート絶縁層ＳＧＩ、及びソース側選択ゲート線ＳＧＳｍにより構成されている。ソース側選択ゲート線ＳＧＳｍのゲート絶縁層ＳＧＩに接する端部は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲート電極として機能する。
【００３１】
バックゲートトランジスタＢＧＴｒｍｎは、連結部ＪＰｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲート電極として機能する。
【００３２】
（第１実施形態に係る不揮発性半導体装置１００の具体的構成）
次に、図５及び図６を参照して、第１実施形態に係る不揮発性半導体装置１００の具体的構成について説明する。図５は、第１実施形態に係る不揮発性半導体装置１００のメモリトランジスタ領域１２の断面図であり、図６は、そのメモリトランジスタ領域１２の終端及び周辺領域Ｐｈのロウ方向断面図である。また、図５（ａ）は、カラム方向の断面を示し、図５（ｂ）は、ロウ方向の断面を示す。図５及び図６においては、上記図１〜図４とは異なり、１６個のメモリトランジスタが直列接続したメモリストリングスを示している。
【００３３】
先ず、第１実施形態に係る不揮発性半導体記憶装置１００のメモリセトランジスタ領域１２の構成について説明する。図５及び図６に示すように、メモリセトランジスタ領域１２（メモリストリングスＭＳ）は、半導体基板Ｂａから積層方向に、順次、バックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、上述したバックゲートトランジスタＢＧＴｒｍｎとして機能する。メモリトランジスタ層３０は、上述したメモリトランジスタＭＴｒｍｎとして機能する。選択トランジスタ層３０は、上述したソース側選択トランジスタ層ＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎとして機能する
【００３４】
バックゲートトランジスタ層２０は、半導体基板Ｂａの上に順次積層されたバックゲート絶縁層２１、及びバックゲート導電層２２を有する。これらバックゲート絶縁層２１、及びバックゲート導電層２２は、メモリトランジスタ領域１２の端部までロウ方向及びカラム方向に広がって形成されている。また、バックゲートトランジスタ層２０は、バックゲート絶縁層２１、及びバックゲート導電層２２のロウ方向及びカラム方向の端部側面を覆う側壁絶縁層２３を有する。
【００３５】
バックゲート導電層２２は、後述するＵ字状半導体層６３の連結部６３ａの下面及び側面を覆い且つ連結部６３ａの上面と同じ高さまで形成されている。
【００３６】
バックゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。バックゲート導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。側壁絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３７】
また、バックゲートトランジスタ層２０は、バックゲート導電層２２を堀込むように形成されたバックゲートホール２４を有する。バックゲートホール２４は、ロウ方向に短手、カラム方向に長手とした開口部を有する。バックゲートホール２４は、ロウ方向及びカラム方向に所定間隔毎に形成されている。換言すると、バックゲートホール２４は、ロウ方向及びカラム方向を含む面内にてマトリクス状に形成されている。
【００３８】
メモリトランジスタ層３０は、バックゲート導電層２２の上に、交互に積層された第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。また、メモリトランジスタ層３０は、第４ワード線導電層３２ｄの上に堆積された第１分離絶縁層３３ａを有する。また、メモリトランジスタ層３０は、第１分離絶縁層３３ａの上に、交互に積層された第５〜第８ワード線間絶縁層３１ｅ〜３１ｈ、及び第５〜第８ワード線導電層３２ｅ〜３２ｈを有する。また、メモリトランジスタ層３０は、第８ワード線導電層３２ｈの上に順次堆積された第２分離絶縁層３３ｂ、及びメモリ保護絶縁層３４を有する。
【００３９】
第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈ、第１分離絶縁層３３ａ、及び第２分離絶縁層３３ｂは、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈ、第１分離絶縁層３３ａ、及び第２分離絶縁層３３ｂは、ロウ方向の端部にて階段状に加工されている。メモリ保護絶縁層３４は、第１〜第８ワード線間絶縁層３１ａ〜３１ｈ、第１〜第８ワード線導電層３２ａ〜３２ｈ、第１分離絶縁層３３ａ、及び第２分離絶縁層３３ｂのロウ方向及びカラム方向の端部、及び第２分離絶縁層３３ｂの上面を覆うように形成されている。また、各第１〜第８ワード線導電層３２ａ〜３２ｈのカラム方向の端部側面には、シリサイド膜３６が形成されている。
【００４０】
第１〜第８ワード線間絶縁層３１ａ〜３１ｈは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第８ワード線導電層３２ａ〜３２ｈは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。第１分離絶縁層３３ａ及び第２分離絶縁層３３ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。メモリ保護絶縁層３４は、窒化シリコン（ＳｉＮ）にて構成されている。シリサイド膜３６は、ケイ化コバルト（ＣｏＳｉ２）にて構成されている。
【００４１】
また、メモリトランジスタ層３０は、第１分離絶縁層３３ａ、第１〜第４ワード線間絶縁層３１ａ〜３１ｄ、第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成された第１メモリホール３５ａを有する。第１メモリホール３５ａは、各バックゲートホール２４のカラム方向の両端近傍の位置に整合するように形成されている。また、メモリトランジスタ層３０は、第２分離絶縁層３３ｂ、第５〜第８ワード線間絶縁層３１ｅ〜３１ｈ、第５〜第８ワード線導電層３２ｅ〜３２ｈ、第１分離絶縁層３３ａを貫通し、第４ワード線導電層３２ｄを堀込むように形成された第２メモリホール３５ｂを有する。つまり、第１メモリホール３５ａと第２メモリホール３５ｂとは、積層方向において所定長さだけオーバラップして形成されている。このオーバラップの長さは、予想される合わせずれの最大値、例えば、最小加工寸法の１／３程度とする。なお、図５において、第１メモリホール３５ａと第２メモリホール３５ｂの中心軸は、ずれて形成されているが、中心軸を揃えて形成した構成であってもよい。
【００４２】
選択トランジスタ層４０は、メモリ保護絶縁層３４の上に堆積されたドレイン側導電層４１、ソース側導電層４２、層間絶縁層４３を有する。これらドレイン側導電層４１、ソース側導電層４２、層間絶縁層４３は、ロウ方向に延びるように且つカラム方向に所定間隔を設けて繰り返しライン状に形成されている。
【００４３】
ドレイン側導電層４１は、カラム方向において第１の間隔Ｄ１又は第２の間隔Ｄ２を交互に設けて形成されている。同様に、ソース側導電層４２は、カラム方向において第１の間隔Ｄ１又は第２の間隔Ｄ２を交互に設けて形成されている。カラム方向に第２の間隔Ｄ２をもって形成されたドレイン側導電層４１の間に、第１の間隔Ｄ１をもって形成された２層のソース側導電層４１が形成されている。また、カラム方向に第２の間隔Ｄ２をもって形成されたソース側導電層４２の間に、第１の間隔Ｄ１をもって形成された２層のドレイン側導電層４２が形成されている。層間絶縁層４３は、上記のように形成されたドレイン側導電層４１及びソース側導電層４２の間に形成されている。
【００４４】
また、選択トランジスタ層４０は、ドレイン側導電層４１、ソース側導電層４２、及び層間絶縁層４３上に形成された選択トランジスタ絶縁層４４を有する。
【００４５】
ドレイン側導電層４１及びソース側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。層間絶縁層４３、及び選択トランジスタ絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４６】
また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びドレイン側導電層４１を貫通するように形成されたドレイン側ホール４５ａを有する。また、選択トランジスタ層４０は、選択トランジスタ絶縁層４４及びソース側導電層４２を貫通するように形成されたソース側ホール４５ｂを有する。ドレイン側ホール４５ａ及びソース側ホール４５ｂは、第２メモリホール３５ｂに整合する位置に形成されている。カラム方向に隣接するソース側ホール４５ｂの上部には選択トランジスタ絶縁層４４を掘り込むようにソース線配線溝４５ｃが形成されている。ソース線配線溝４５ｃは、カラム方向に隣接するソース側ホール４５ｂの上部を繋ぎ且つロウ方向に延びて形成されている。
【００４７】
上記構成において、ドレイン側ホール４５ａに面する側壁には、ドレイン側ゲート絶縁層６１ａが形成されている。また、ソース側ホール４５ｂに面する側壁には、ソース側ゲート絶縁層６１ｂが形成されている。また、第２メモリホール３５ｂ、第１メモリホール３５ａ、及びバックゲートホール２４に面する側壁には、メモリゲート絶縁層６２が形成されている。また、ドレイン側ホール４５ａ、ソース側ホール４５ｂの第１の高さまで、ドレイン側ゲート絶縁層６１ａ、ソース側ゲート絶縁層６１ｂ、及びメモリゲート絶縁層６２に接するようにＵ字状半導体層６３が形成されている。Ｕ字状半導体層６３は、中空を有する。Ｕ字状半導体層６３の中空内には、内部絶縁層６４が形成されている。
【００４８】
ドレイン側ゲート絶縁層６１ａ及びソース側ゲート絶縁層６１ｂは、筒状の形状を有する。メモリゲート絶縁層６２は、ロウ方向からみてＵ字状の形状を有する。メモリゲート絶縁層６２は、一方の上端から他方の上端へと連なる中空を有する。Ｕ字状半導体層６３は、ロウ方向からみてＵ字状の形状を有する。Ｕ字状半導体層６３は、ロウ方向からみて半導体基板Ｂａに対して垂直方向に延びる一対の柱状部６３ａ、及び一対の柱状部６３ａの下端を連結させるように形成された連結部６３ｂを有する。
【００４９】
Ｕ字状半導体層６３は、上述したＵ字状半導体ＳＣｍｎとして機能する。バックゲート導電層２２は、バックゲート線ＢＧとして機能する。また、バックゲート導電層２２の連結部６３ａ近傍となる端部は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲートとして機能する。第１〜第８ワード線導電層３２ａ〜３２ｈは、ワード線ＷＬｍ１〜ＷＬｍ８として機能する。また、第１〜第８ワード線導電層３２ａ〜３２ｈの柱状部６３ｂ近傍となる端部は、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。ドレイン側導電層４１は、ドレイン側選択ゲート線ＳＧＤｍとして機能する。また、ドレイン側導電層４１の柱状部６３ｂ近傍となる端部は、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。ソース側導電層４２は、ソース側選択ゲート線ＳＧＳｍとして機能する。また、ソース側導電層４２の柱状部６３ｂ近傍となる端部は、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。また、内部絶縁層６４は、絶縁部Ｉに対応する。
【００５０】
また、上記構成において、ソース側ホール４５ｂの第１の高さからソース線配線溝４５ｃ内を満たすようにソース線導電層６５が形成されている。ソース線導電層６５は、半導体基板Ｂａ平行な板状に形成されている。ソース線導電層６５は、上述したソース線ＳＬｎに対応する。
【００５１】
ドレイン側ゲート絶縁層６１ａ及びソース側ゲート絶縁層６１ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。メモリゲート絶縁層６２は、ブロック絶縁層ＢＩ、電荷蓄積層ＥＣ、トンネル絶縁層ＴＩから構成されている。ブロック絶縁層ＢＩは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層ＥＣは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層ＴＩは、酸化シリコン（ＳｉＯ２）にて構成されている。つまり、メモリゲート絶縁層６２は、ＯＮＯ層にて構成されている。Ｕ字状半導体層６３は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。内部絶縁層６４は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース線導電層６５は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００５２】
配線層５０は、選択トランジスタ絶縁層４４上に順次積層された第１配線絶縁層５１、第２配線絶縁層５２、第３配線絶縁層５３、及び第４配線絶縁層５４を有する。
【００５３】
第１〜第３配線絶縁層５１〜５３は、酸化シリコン（ＳｉＯ２）にて構成されている。第４配線絶縁層５４は、窒化シリコン（ＳｉＮ）にて構成されている。
【００５４】
また、配線層５０は、第１配線絶縁層５１を堀込むように形成されたビット線配線溝５６ａ、及びビット線配線溝５６ａの下方から第１配線絶縁層５１を貫通するように形成されたビット線プラグホール５６を有する。
【００５５】
ビット線配線溝５６ａは、ビット線プラグホール５６に整合する位置に形成されている。ビット線配線溝５６ａは、カラム方向に延びるように形成され、且つロウ方向に所定間隔を設けて繰り返しライン状に形成されている。ビット線プラグホール５６は、ドレイン側ホール４５ａに整合する位置に形成されている。
【００５６】
ビット線配線溝５６ａ内には、ビット線導電層５５が形成されている。ビット線導電層５５は、上述したビット線ＢＬｎに対応する。また、ドレイン側ホール４５ａ内のＵ字状半導体層６３の上面からビット線プラグホール５６の開口部まで、ビット線プラグ層５７が形成されている。ビット線導電層５５は、カラム方向に延びるように形成され、且つロウ方向に所定間隔を設けて繰り返しライン状に形成されている。また、ビット線プラグ層５７は、ビット線導電層５５の下面に接するように柱状に形成されている。
【００５７】
ビット線導電層５５は、タンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）にて構成されている。ビット線プラグ層５７は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。
【００５８】
次に、第１実施形態に係る不揮発性半導体記憶装置の周辺領域Ｐｈについて説明する。図６に示すように、周辺領域Ｐｈにおいて、半導体基板Ｂａ上には、ベース領域７１が形成されている。
【００５９】
半導体基板Ｂａのベース領域７１上には、ゲート絶縁層８１、ゲート導電層８２が設けられている。また、ゲート絶縁層８１及びゲート導電層８２の側壁には、側壁絶縁層８３が設けられている。つまり、周辺領域Ｐｈにおいて、ベース領域７１、ゲート絶縁層８１，ゲート導電層８２により、トランジスタが構成されている。このトランジスタは、周辺領域Ｐｈに形成される周辺回路に用いられる。
【００６０】
また、ゲート絶縁層８１、ゲート導電層８２、及び側壁絶縁層８３を埋めるように、メモリトランジスタ領域１２のドレイン側導電層４１及びソース側導電層４２の上面まで、層間絶縁層４３が形成されている。また、層間絶縁層４３上には、選択トランジスタ絶縁層４４が形成されている。
【００６１】
さらに、周辺領域Ｐｈにおいて、選択トランジスタ絶縁層４４上には、順次積層された第１配線絶縁層５１、第２配線絶縁層５２、第３配線層８４、第３配線絶縁層５３、及び第４配線絶縁層５４が形成されている。
【００６２】
周辺領域Ｐｈにおいて、選択トランジスタ絶縁層４４、或いは選択トランジスタ絶縁層４４及び層間絶縁層４３を貫通するように第１プラグホール８５ａが形成されている。各第１プラグホール８５ａは、ドレイン側導電層４１、ソース側導電層４２、第１〜第８ワード線導電層３２ａ〜３２ｈ、バックゲート導電層２２、ゲート導電層８２、及びベース領域７１に達するように形成されている。
【００６３】
各第１プラグホール８５ａの上部には、選択トランジスタ絶縁層４４を掘り込むようにカラム方向に延びる第１配線溝８５ｂが形成されている。各第１配線溝８５ｂの上部には、各第１プラグホール８５ａと整合する位置に第１配線絶縁層５１を貫通するように第２プラグホール８５ｃが形成されている。各第２プラグホール８５ｃの上部には、第１配線絶縁層５１を掘り込むようにロウ方向或いはカラム方向に延びる第２配線溝８５ｄが形成されている。各第２配線溝８５ｄの上部には、第２プラグホール８５ｃと整合する位置に第２配線絶縁層５２を貫通するように第３プラグホール８５ｅが形成されている。
【００６４】
各第１プラグホール８５ａ内には、第１プラグ導電層８６ａが形成されている。各第１配線溝８５ｂ内には、第１配線層８６ｂが形成されている。各第２プラグホール８５ｃ内には、第２プラグ導電層８６ｃが形成されている。各第２配線溝８５ｄには、第２配線層８６ｄが形成されている。各第３プラグホール８５ｅ内には、第２配線層８６ｄの上面に接するように第３配線層８４が下方に突出して形成されている。
【００６５】
第１プラグ導電層８６ａ、第１配線層８６ｂ、及び第２プラグ導電層８６ｃは、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。第２配線層８６ｄは、タンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）にて構成されている。第３配線層８４は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−アルミ・銅（ＡｌＣｕ）にて構成されている。
【００６６】
（第１実施形態に係る不揮発性半導体記憶装置１００の動作）
次に、再び図１〜図４を参照して、第１実施形態に係る不揮発性半導体装置１００の動作を説明する。メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎにおける「読み出し動作」、「書き込み動作」、「消去動作」について説明する。なお、「読み出し動作」、「書き込み動作」については、メモリトランジスタＭＴｒ４ｍｎを読み出し、書き込みの対象とする場合を例として説明する。また、電荷蓄積層ＥＣに電荷が蓄積されていない状態のメモリトランジスタＭＴｒの閾値Ｖｔｈ（中性閾値）が０Ｖ付近にあるとして説明する。
【００６７】
（読み出し動作）
メモリトランジスタＭＴｒ４ｍｎからのデータ読み出し時、ビット線駆動回路は、ビット線ＢＬｎにビット線電圧Ｖｂｌを印加する。ソース線駆動回路１７は、ソース線ＳＬｎを０Ｖとする。ソース側選択ゲート線駆動回路１４は、ソース側選択ゲート線ＳＧＳｍに駆動電圧Ｖｄｄを印加する。ドレイン側選択ゲート線駆動回路１５は、ドレイン側選択ゲート線ＳＧＤｍに駆動電圧Ｖｄｄを印加する。バックゲート線駆動回路１９は、バックゲート線ＢＧに導通電圧Ｖｊを印加する。つまり、ソース側選択トランジスタＳＳＴｒｍｎ、ドレイン側選択トランジスタＳＳＴｒｍｎ、及びバックゲートトランジスタＢＧＴｒｍｎをオン状態とする。
【００６８】
また、読み出し時、ワード線駆動回路１３は、読み出したいビット（ＭＴｒ４ｍｎ）が接続されているワード線ＷＬｍ４を０Ｖとする。一方、ワード線駆動回路１３は、その他のビットが接続されているワード線ＷＬｍｎを読出電圧Ｖｒｅａｄ（例えば、４．５Ｖ）に設定する。これにより、読み出したいメモリトランジスタＭＴｒ４ｍｎの閾値電圧Ｖｔｈが０Ｖより大きいか小さいかにより、ビット線ＢＬｎに電流が流れるかどうかが決まる。したがって、センスアンプ１６によりビット線ＢＬｎの電流をセンスすることで、メモリトランジスタＭＴｒ４ｍｎのデータ情報を読み出すことが可能となる。
【００６９】
（書き込み動作）
メモリトランジスタＭＴｒ４ｍｎにデータ”０”を書き込む場合、即ち、メモリトランジスタＭＴｒ４ｍｎの電荷蓄積層ＥＣに電子を注入して、メモリトランジスタＭＴｒ４ｍｎの閾値電圧Ｖｔｈを上げる場合、ビット線駆動回路は、ビット線Ｂｌｍを０Ｖとする。ソース線駆動回路１７は、ソース線ＳＬｎに駆動電圧Ｖｄｄ（例えば、３Ｖ）を印加する。ソース側選択ゲート線駆動回路１４は、ソース側選択ゲート線ＳＧＳｍにオフ電圧Ｖｏｆｆ（例えば、０Ｖ）を印加する。ドレイン側選択ゲート線駆動回路１５は、ドレイン側選択ゲート線ＳＧＤｍに駆動電圧Ｖｄｄを印加する。バックゲート線駆動回路１９は、バックゲート線ＢＧに導通電圧Ｖｊを印加する。
【００７０】
また、データ”０”の書き込み時、ワード線駆動回路１３は、書き込みたいビット（ＭＴｒ４ｍｎ）のワード線ＷＬｍ４にプログラム電圧Ｖｐｒｏｇ（例えば１８Ｖ）を印加する。一方、ワード線駆動回路１３は、その他のワード線ＷＬｍｎにパス電圧Ｖｐａｓｓ（例えば１０Ｖ）を印加する。これにより、所望のビット（ＭＴｒ４ｍｎ）においてのみ電荷蓄積層ＥＣに印加される電界強度が強くなり電荷蓄積層ＥＣに電子が注入され、メモリトランジスタＭＴｒ４ｍｎの閾値電圧Ｖｔｈが正の方向にシフトする。
【００７１】
メモリトランジスタＭＴｒ４ｍｎにデータ”１”を書き込む場合、即ち、メモリトランジスタＭＴｒ４ｍの消去状態から閾値電圧Ｖｔｈを上げない（電荷蓄積層ＥＣに電子を注入しない）場合、ビット線駆動回路は、ビット線ＢＬｎに駆動電圧Ｖｄｄを印加する。なお、その他の駆動回路は、データ”０”の書き込み時と同様の動作を実行する。このビット線ＢＬｎへの駆動電圧Ｖｄｄの印加により、ドレイン側選択トランジスタＳＤＴｒｍｎのゲート電位とそのソース電位とが同電位になる。これにより、ドレイン側選択トランジスタＳＤＴｒｍｎがオフ状態になり、メモリトランジスタＭＴｒ４ｍｎのチャネル形成領域（ボディ部）とワード線ＷＬｍ４との間の電位差が低減するため、メモリトランジスタＭＴｒ４ｍｎの電荷蓄積層ＥＣには電子の注入がおこらない。
【００７２】
（消去動作）
データの消去時には、複数のメモリストリングスＭＳからなるブロック単位でメモリトランジスタのデータの消去を行う。
【００７３】
先ず、バックゲート線駆動回路１９は、バックゲート線ＢＧに導通電圧Ｖｊを印加する。続いて、選択ブロック（消去したいブロック）において、ソース線ＳＬｎの一端に消去電圧Ｖｅｒａｓｅ（例えば２０Ｖ）を印加し、また、ソース線ＳＬｎをフローティング状態とする。そして、このソース線ＳＬｎをフローティング状態にするタイミングと若干時間をずらして、ソース側選択ゲート線駆動回路１４は、ソース側選択トランジスタＳＳＴｒｍｎの電位を上昇（例えば１５Ｖ）させる。同様に、ドレイン側選択ゲート線駆動回路１５は、ドレイン側選択トランジスタＳＤＴｒｍｎの電位を上昇（例えば１５Ｖ）させる。このような動作により、ソース側選択トランジスタＳＳＴｒｍｎのゲート端付近でＧＩＤＬ（Gate Induced Drain Leak）電流が発生し、生成したホールがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎのボディ部となる柱状部ＣＬｍｎの内部に流れる。一方、電子が、ソース線ＳＬｎの方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）には消去電圧Ｖｅｒａｓｅに近い電位が伝達するため、ワード駆動回路１３が、ワード線ＷＬｍ１〜ＷＬｍ８を例えば０Ｖに設定すると、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎの電荷蓄積層ＥＣの電子が、引き抜かれる。つまり、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎのデータの消去が行われる。
【００７４】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬｍ１〜ＷＬｍ８をフローティング状態とする。これにより、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎのチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬｍ１〜ＷＬｍ８の電位が上昇する。したがって、ワード線ＷＬｍ１〜ＷＬｍ８とメモリトランジスタＭＴｒ１〜ＭＴｒ８ｍｎの電荷蓄積層ＥＣとの間に電位差が生じないため、電荷蓄積層ＥＣから電子の引き抜き（消去）が行われない。
【００７５】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図７〜図４６を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図７〜図４５の奇数番の図は、メモリトランジスタ領域１２を示す断面図である。図７〜図４５の奇数番における図において、（ａ）は、ロウ方向の断面図であり、（ｂ）は、カラム方向の断面図である。図８〜図４６の偶数番の図は、メモリトランジスタ領域１２の終端及び周辺領域Ｐｈを示すカラム方向の断面図である。
【００７６】
先ず、図７及び図８に示すように、周辺領域Ｐｈとなる位置の表面にベース領域７１を形成した半導体基板Ｂａを用意する。次に、半導体基板Ｂａ上に酸化シリコン（ＳｉＯ２）及びポリシリコン（ｐ−Ｓｉ）を堆積させた後、リソグラフィ法やＲＩＥ（Reactive Ion Etching）法、イオン注入法を用いて、メモリトランジスタ領域１２にて、バックゲート絶縁層２１、バックゲート導電層２２、及び側壁絶縁層２３を形成する。また、周辺領域Ｐｈにて、ゲート絶縁層８１、ゲート導電層８２、及び側壁絶縁層８３を形成する。
【００７７】
次に、図９及び図１０に示すように、周辺領域Ｐｈにおいて、半導体基板Ｂａの上面からゲート導電層８２（バックゲート導電層２２）の上面まで酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層８３ａを形成する。続いて、メモリトランジスタ領域１２において、バックゲート導電層２２を堀込み、バックゲートホール２４を形成する。バックゲートホール２４は、ロウ方向に短手、カラム方向に長手となるような島状の開口部を有するように形成する。バックゲートホール２４は、ロウ方向及びカラム方向に所定間隔毎に形成する。次に、バックゲートホール２４内を埋めるように窒化シリコン（ＳｉＮ）を堆積させる。続いて、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）、又はＲＩＥ法でバックゲート導電層２２の上部の窒化シリコン（ＳｉＮ）を除去し、バックゲートホール２４内に第１犠牲層９１を形成する。なお、図９に示すように、バックゲートホール２４は、バックゲート導電層２２を貫通しない深さまで形成しているが、バックゲート導電層２２を貫通するように形成してもよい。
【００７８】
次に、図１１及び図１２に示すように、バックゲート導電層２２、犠牲層９１、ゲート導電層８２、及び層間絶縁層８３ａ上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’を形成する。これら第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン導電層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００７９】
続いて、第１〜第４板状ワード線間絶縁層３１ａ’〜３１ｄ’、第１〜第４板状ポリシリコン層３２ａ’〜３２ｄ’、及び第１板状分離絶縁層３３ａ’を貫通するように第１メモリホール３５ａを形成する。また、第１メモリホール３５ａは、バックゲートホール２４のカラム方向の両端付近に整合する位置に形成する。第１メモリホール３５ａ内には、窒化シリコン（ＳｉＮ）を堆積させ、第２犠牲層９２ａを形成する。
【００８０】
続いて、第１板状分離絶縁層３３’ａ上に、交互に酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を積層させ、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’を形成する。これら第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、及び第２板状分離絶縁層３３ｂ’は、積層方向に直交する方向（ロウ方向、及びカラム方向）に２次元的に広がるように形成される。
【００８１】
続いて、第２板状分離絶縁層３３ｂ’、第５〜第８板状ワード線間絶縁層３１ｅ’〜３１ｈ’、及び第５〜第８板状ポリシリコン層３２ｅ’〜３２ｈ’、第１板状分離絶縁層３３ａ’を貫通し、第４板状ワード線ポリシリコン層３２ｄ’を掘り込むように第２メモリホール３５ｂを形成する。また、第２メモリホール３５ｂは、第１メモリホール３５ａに整合する位置に形成する。第２メモリホール３５ｂ内には、窒化シリコン（ＳｉＮ）を堆積させ、第３犠牲層９２ｂを形成する。
【００８２】
次に、図１３及び図１４に示すように、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂを除去する。例えば、第１犠牲層９１、第２犠牲層９２ａ、及び第３犠牲層９２ｂの除去は、熱燐酸溶液中で行う。このような図１３及び図１４に示す工程を経て、再び、第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４が形成される。第１メモリホール３５ａ、第２メモリホール３５ｂ、及びバックゲートホール２４は、連通しており、ロウ方向からみてＵ字状に形成されている。続いて、希フッ酸処理により、露出したバックゲート導電層２２の表面、及び露出した第１〜第８板状ポリシリコン層３２ａ〜３２ｈの表面を清浄化し、自然酸化膜を除去する。
【００８３】
続いて、図１５及び図１６に示すように、バックゲートホール２４、第１メモリホール３５ａ、及び第２メモリホール３５ｂに面する側壁、及び第２板状分離絶縁層３３ｂ’を覆うように、メモリゲート絶縁層６２を形成する。具体的には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層６２を形成する。
【００８４】
次に、図１７及び図１８に示すように、メモリゲート絶縁層６２上に、アモルファスシリコン（ａ−Ｓｉ）を堆積させ、アモルファスシリコン層９３を形成する。アモルファスシリコン層９３は、中空９３ａを有するように形成する。換言すると、アモルファスシリコン層９３は、バックゲートホール２４内、第１メモリホール３５ａ内、及び第２メモリホール３５ｂ内を完全に埋めないように形成する。
【００８５】
続いて、図１９及び図２０に示すように、中空９３ａに面するアモルファスシリコン層９３の側壁を熱酸化させ、酸化シリコン（ＳｉＯ２）を形成する。また、残存したアモルファスシリコン層９３を結晶化させ、ポリシリコン（ｐ−Ｓｉ）を形成し、Ｕ字状半導体層６３を形成する。また、Ｕ字状半導体層６３の中空９３ａに形成された酸化シリコン（ＳｉＯ２）上に、さらにＣＶＤ(Chemical Vapor Deposition)法にて酸化シリコン（ＳｉＯ２）を堆積し、中空９３ａ内を埋めるように内部絶縁層６４を形成する。さらに、ＣＭＰ処理により、第２板状分離絶縁層３３ｂ’上に堆積されたメモリゲート絶縁層６２、Ｕ字状半導体層６３、及び内部絶縁層６４を除去する。
【００８６】
次に、図２１及び図２２に示すように、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ ’、及び第１，第２板状分離絶縁層３２ａ’，３２ｂ’の周辺領域Ｐｈ側の端部を階段状に加工する。この工程は、例えば、レジスト膜のスリミングとＲＩＥ（又はリソグラフィ）を繰り返すことによって実行される。
【００８７】
続いて、図２３及び図２４に示すように、メモリトランジスタ領域１２において、第２板状分離絶縁層３３ｂ’、及び階段状に加工した端部を覆うように窒化シリコン（ＳｉＮ）を堆積させ、メモリ保護絶縁層３４を形成する。次に、メモリトランジスタ領域１２及び周辺領域Ｐｈにおいて、メモリ保護絶縁層３４の最上面まで酸化シリコン（ＳｉＯ２）を堆積させ、層間絶縁層４３を形成する。
【００８８】
次に、図２５及び図２６に示すように、メモリトランジスタ領域１２において、ロウ方向に延び、カラム方向に所定間隔を設けて繰り返してライン状にメモリ分離溝９４を形成する。メモリ分離溝９４は、カラム方向における第１メモリホール３５ａ及び第２メモリホール３５ｂの間に位置するように形成する。メモリ分離溝９４は、メモリ保護絶縁層３４’、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ’、及び第１，第２分離絶縁層３３ａ’，３３ｂ’を貫通するように形成する。
【００８９】
上記図２５及び図２６に示すメモリ分離溝９４の形成工程によって、第１〜第８板状ワード線間絶縁層３１ａ’〜３１ｈ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１〜第８ワード線間絶縁層３１ａ〜３１ｈとなる。また、第１〜第８板状ポリシリコン層３２ａ’〜３２ｈ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１〜第８ワード線導電層３２ａ〜３２ｈとなる。また、第１，第２板状分離絶縁層３３ａ’，３３ｂ’は、ロウ方向に平行に延びる形状を有し、カラム方向に第１の間隔を設けて繰り返しライン状に形成された第１，第２分離絶縁層３３ａ，３３ｂとなる。
【００９０】
続いて、図２７及び図２８に示すように、メモリ分離溝９４の側面にコバルト（Ｃｏ）膜をＣＶＤ法により堆積させる。この後、更に、ＲＴＡ(Rapid Thermal Annealing）処理を施すことにより、コバルト膜は、第１〜第８ワード線導電層３２ａ〜３２ｈを構成するポリシリコン（ｐ−Ｓｉ）と自己整合的に反応し、第１〜第８ワード線導電層３２ａ〜３２ｈの表面にシリサイド膜３６を形成する。なお、未反応のコバルト膜は、硫酸・過酸化水素水混合液中で除去する。
【００９１】
次に、図２９及び図３０に示すように、窒化シリコン（ＳｉＮ）にてメモリ分離溝９４を埋め、メモリ保護絶縁層３４をメモリ分離溝９４内へと延びるように形成する。
【００９２】
続いて、メモリ保護絶縁層３４上に、ポリシリコン（ｐ−Ｓｉ）を堆積させる。そして、メモリ分離溝９４と整合する位置で、選択トランジスタ分離溝９５を形成する。選択トランジスタ分離溝９５は、カラム方向に所定間隔を設けて繰り返しライン状に形成する。この工程によって、ドレイン側導電層４１、及びソース側導電層４２が形成される。
【００９３】
次に、図３１及び図３２に示すように、ドレイン側導電層４１、及びソース側導電層４２上に酸化シリコン（ＳｉＯ２）を堆積させ、選択トランジスタ絶縁層４４を形成する。続いて、第２メモリホール３５ｂと整合するように、選択トランジスタ絶縁層４４、ドレイン側導電層４１、及び層間絶縁層３４を貫通するようにドレイン側ホール４５ａを形成する。また、第２メモリホール３５ｂと整合するように、選択トランジスタ絶縁層４４、ソース側導電層４２、及び層間絶縁層３４を貫通するようにソース側ホール４５ｂを形成する。
【００９４】
次に、図３３及び図３４に示すように、窒化シリコン（ＳｉＮ）を堆積させた後、リソグラフィ工程を行う。この工程によって、ドレイン側ホール４５ａ及びソース側ホール４５ｂの側壁にドレイン側ゲート絶縁層６１ａ及びソース側ゲート絶縁層６１ｂを形成する。
【００９５】
続いて、ドレイン側導電層４１及びソース側導電層４２より高い所定位置まで、ドレイン側ホール４５ａ及びソース側ホール４５ｂ内のゲート絶縁層６１ａに接するようにポリシリコン（ｐ−Ｓｉ）を堆積させる。つまり、Ｕ字状半導体層６３の上面をドレイン側導電層４１及びソース側導電層４２より高い所定位置まで延ばして形成する。
【００９６】
次に、図３５及び図３６に示すように、周辺領域Ｐｈにおいて、選択トランジスタ絶縁層４４、層間絶縁層４３、及びメモリ保護絶縁層３４を貫通するように第１プラグホール８５ａを形成する。第１プラグホール８５ａは、ベース領域７１、ゲート導電層８２、バックゲート導電層２２、第１〜第８ワード線導電層３２ａ〜３２ｈ、ドレイン側導電層４１、ソース側導電層４２に達するように形成する。なお、図３６においては、ソース側導電層４２に達する第１プラグホール８５ａの図示、第１ワード線導電層３２ａ、及び第３〜第８ワード線導電層３２ｃ〜３２ｈに達する第１プラグホール８５ａの図示を省略している。
【００９７】
続いて、図３７及び図３８に示すように、カラム方向に隣接する各ソース側ホール４５ｂの上部をカラム方向につなぐように選択トランジスタ絶縁層４４を堀込み、ソース線配線溝４５ｃを形成する。ソース線配線溝４５ｃは、カラム方向に短手、ロウ方向に長手となる矩形状の開口を有するように形成する。同時に、周辺領域Ｐｈにおいては、各第１プラグホール８５ａの上部にて、選択トランジスタ絶縁層４４を掘込み、第１配線溝８５ｂを形成する。
【００９８】
次に、図３９及び図４０に示すように、ソース線配線溝４５ｃ、及び第１配線溝８５ｂ及び第１プラグホール８５ａを埋めるように、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）を順次堆積させる。この後、選択トランジスタ絶縁層４４の上面に堆積されたチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）をＣＭＰにより除去する。上記工程（所謂、デュアルダマシン工程）を経て、ソース線配線溝４５ｃを埋めるようにソース線導電層６５を形成する。また、第１プラグホール８５ａを埋めるように第１プラグ導電層８６ａを形成し、第１配線溝８５ｂを埋めるように第１配線層８６ｂを形成する。
【００９９】
続いて、図４１及び図４２に示すように、選択トランジスタ絶縁層４４上に、酸化シリコン（ＳｉＯ２）を堆積させ、第１配線絶縁層５１を形成する。次に、第１配線絶縁層５１を貫通するようにビット線プラグホール５６、及び第２プラグホール８５ｃを形成する。ビット線プラグホール５６は、ドレイン側ホール４５ａに整合する位置に形成する。また、第２プラグホール８５ｃは、第１プラグホール８５ａに整合する位置に形成する。
【０１００】
次に、ビット線プラグホール５６及び第２プラグホール８５ｃを埋めるように、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、及びタングステン（Ｗ）を順次堆積する。続いて、第１配線絶縁層５１上のチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、及びタングステン（Ｗ）をＣＭＰにより除去する。上記図４１及び図４２に示す工程を経て、ビット線プラグホール５６内には、ビット線プラグ層５７が形成される。また、第２プラグホール８５ｃ内には、第２プラグ導電層８６ｃが形成される。
【０１０１】
続いて、図４３及び図４４に示すように、酸化シリコン（ＳｉＯ２）を堆積させ、第１配線絶縁層５１の上面をさらに高く形成する。次に、第１配線絶縁層５１を堀込むように、ビット線配線溝５６ａを形成する。ビット線配線溝５６ａは、ビット線プラグホール５６に整合する位置に形成する。ビット線配線溝５６ａは、カラム方向に延びるように形成し、且つロウ方向に所定間隔を設けて繰り返しライン状に形成する。また、周辺領域Ｐｈにおいて、第１配線絶縁層５１を堀込むように、第２配線溝８５ｄを形成する。
【０１０２】
次に、ビット線配線溝５６ａ及び第２配線溝８５ｄを埋めるように、タンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）を順次堆積させる。続いて、第１配線絶縁層５１上のタンタル（Ｔａ）−窒化タンタル（ＴａＮ）−銅（Ｃｕ）をＣＭＰにより除去する。以上の工程を経て、ビット線配線溝５６ａには、ビット線導電層５５が形成される。また、第２配線溝８６ｄには、第２配線層８６ｄが形成される。
【０１０３】
続いて、図４５及び図４６に示すように、第１配線絶縁層５１上に酸化シリコン（ＳｉＯ２）を堆積させ、第２配線絶縁層５２を形成する。次に、周辺領域Ｐｈにおいて、第２配線絶縁層５２を貫通するように、第３プラグホール８５ｅを形成する。第３プラグホール８５ｅは、第２配線溝８６ｄに整合する位置に形成する。続いて、第３プラグホール８５ｅを埋めるように、且つ第２配線絶縁層５２の上面の所定高さまで（Ｔｉ）−窒化チタン（ＴｉＮ）−アルミ・銅（ＡｌＣｕ）を順次堆積する。次に、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−アルミ・銅（ＡｌＣｕ）を所定の形状に加工する。以上の工程を経て、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−アルミ・銅（ＡｌＣｕ）から第３配線層８４が形成される。また、同様の工程を経て、ボンディングパッドが形成される（図示略）。
【０１０４】
図４５及び図４６に続いて、第２配線絶縁層５２及び第３配線層８４の上に、酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）を堆積させ、第３配線絶縁層５３及び第４配線絶縁層５４を形成する。以上の工程を経て、図５及び図６に示すような第１実施形態に係る不揮発性半導体記憶装置１００が製造される。
【０１０５】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｍｎとなる各層、及びソース側選択トランジスタＳＳＴｒｍｎ，ドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、ワード線ＷＬｍｎの積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【０１０６】
また、第１実施形態に係る不揮発性半導体記憶装置１００は、Ｕ字状半導体層ＳＣｍｎの連結部ＪＰｍｎ（Ｕ字状の下部）に接するバックゲート線ＢＧを有する。そして、このバックゲート線ＢＧは、連結部ＪＰｍｎにチャネルを形成するバックゲートトランジスタＢＧＴｒｍｎとして機能する。したがって、ノン・ドープに近い状態のＵ字状半導体層ＳＣｍｎにて、良好な導通を有するメモリストリングスＭＳを構成することができる。
【０１０７】
また、第１実施形態に係る不揮発性半導体記憶装置１００は、ソース線ＳＬｎ（ソース線導電層６５）は、チタン（Ｔｉ）−窒化チタン（ＴｉＮ）−タングステン（Ｗ）にて構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、ソース線ＳＬｎをポリシリコン等の半導体により構成した場合と比較して、読み出し速度を向上させることができる。
【０１０８】
ここで、複数回に分けてポリシリコンを堆積させてＵ字状半導体層６３を形成する比較例を考える。比較例の製造工程においては、例えば、第１メモリホール３５ａ内に、犠牲層９１の代わりとして、ポリシリコンを形成する。続いて、ポリシリコンの上部に第５〜第８ワード線導電層３２ｅ〜３２ｈを形成し、第２メモリホール３５ｂを形成し、第２メモリホール３５ｂ内にメモリゲート絶縁層３２を形成する。
【０１０９】
上記比較例においては、続いて、第２メモリホール３５ｂ内にポリシリコンを堆積させる際、第２メモリホール３５ｂの底部（第１メモリホール３５ａ内のポリシリコンの上面）の自然酸化膜をウェット処理によって、除去する必要が生じる。しかしながら、このウェット処理によって、第２メモリホール３５ｂ内のメモリゲート絶縁層３２をエッチング除去してしまうという問題が生じる。
【０１１０】
また、このような比較例における製造工程では、第１メモリホール３５ａ内のポリシリコンと第２メモリホール３５ｂ内のポリシリコンとの間にコンタクト抵抗が生じる。このコンタクト抵抗により、Ｕ字状半導体層６２を流れる電流は、不安定となる。
【０１１１】
一方、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程においては、ウェット処理を行うことなく、メモリゲート絶縁層６２、及びＵ字状半導体層６３を形成することができる。つまり、バックゲートホール２４、第１メモリホール３５ａ、及び第２メモリホール３５ｂ内に連続したメモリゲート絶縁層６２、及びＵ字状半導体層６３を形成している。したがって、第１実施形態に係る不揮発性半導体記憶装置１００において、メモリゲート絶縁層６２は、エッチング除去されることなく、所定の厚みで形成することができる。また、ウェット処理の必要がなく、メモリゲート絶縁層６２を構成する材料の選択の幅が広がる。したがって、メモリゲート絶縁層６２を多値化に対応した材料にて構成することも可能である。これによりさらに、メモリ素子の高密度化を図ることができる。
【０１１２】
更に、Ｕ字状半導体層６３は、連続して形成されているので、第１メモリホール３５ａと第２メモリホール３５ｂとの境界にコンタクト抵抗を有しない。したがって、第１実施形態に係る不揮発性半導体記憶装置１００において、Ｕ字状半導体層６２は、比較例よりも、安定して電流を流すことが可能である。
【０１１３】
また、第１実施形態に係る不揮発性半導体記憶装置１００においては、Ｕ字状半導体層６２は、中空を有して形成されている。この構成により、バックゲートホール２４の径、第１メモリホール３５ａの径、及び第２メモリホール３５ｂの径によらず、一定の厚みを有するＵ字状半導体層６２を形成することが可能である。つまり、第１実施形態に係る不揮発性半導体装置１００は、製造時の開口径のバラツキによらず、メモリトランジスタＭＴｒｍｎの特性を保つことが可能である。
【０１１４】
また、第１実施形態に係る不揮発性半導体記憶装置１００においては、第１メモリホール３５ａと第２メモリホール３５ｂとは積層方向にてオーバラップして形成されている。したがって、第１メモリホール３５ａの中心位置と第２メモリホール３５ｂの中心位置とが、所定長さずれる場合であっても、第１メモリホール３５ａと第２メモリホール３５ｂとを連通させることができる。つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、信頼性を高めることが可能であり、また歩留まりの低下を抑制することができる。
【０１１５】
また、第１実施形態に係る不揮発性半導体装置１００においては、ドレイン側選択トランジスタ層４１、及びソース側選択トランジスタ層４２は、堆積させた同一の層から構成する。したがって、第１実施形態に係る不揮発性半導体装置１００は、プロセスコストを低減することができる。
【０１１６】
以上のように、第１実施形態に係る不揮発性半導体記憶装置１００は、高い信頼性を有し且つ安価に製造することが可能である。
【０１１７】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４７及び図４８を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４７は、第２実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図であり、図４８は、メモリトランジスタ領域の断面図である。
【０１１８】
図４７及び図４８に示すように、第２実施形態に係る不揮発性半導体記憶装置においては、第１実施形態と比較して、メモリトランジスタ層３０ａ、及び選択トランジスタ層４０ａの構成が異なる。
【０１１９】
メモリトランジスタ層３０ａ、及び選択トランジスタ層４０ａにおいては、第１実施形態と比較して、ソース側選択ゲート線ＳＧＳｍ’（ソース側導電層４２１）、ワード線ＷＬｍ１’〜ＷＬｍ８’（第１〜第８ワード線導電層３２１ａ〜３２１ｈ）の構成が異なる。
【０１２０】
第２実施形態において、ワード線ＷＬｍ１’〜ＷＬｍ８’、及びソース側選択ゲート線ＳＧＳｍ’は、カラム方向に隣接する一対の柱状部ＣＬｍｎ（Ｕ字状半導体層６３）を取り囲むように形成されている。換言すると、ワード線ＷＬｍ１’〜ＷＬｍ８’、及びソース側選択ゲート線ＳＧＳｍ’は、カラム方向に隣接するＵ字状半導体層Ｓｍｎを構成する一対の柱状部ＣＬｍｎ毎に分割されている。なお、ドレイン側選択ゲート線ＳＧＤｍは、第１実施形態と同様の構成を有する。ソース側選択ゲート線ＳＧＳｍ’も、第１実施形態と同様の構成としてもよい。
【０１２１】
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第２実施形態に係る不揮発性半導体記憶装置の製造工程においては、第１実施形態の図２５及び図２６に示す工程にて、カラム方向に隣接する各Ｕ字状半導体層６３の間に、メモリ分離溝９４を形成しない。換言すると、第２実施形態に係る不揮発性半導体記憶装置の製造工程においては、各Ｕ字状半導体層６３のカラム方向の中心にのみにメモリ分離溝９４を形成する。この後、第１実施形態と同様の工程を経て、第２実施形態に係る不揮発性半導体記憶装置は製造される。
【０１２２】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１２３】
また、第２実施形態に係る不揮発性半導体記憶装置において、ワード線ＷＬｍ５’〜ＷＬｍ８’、及びソース側選択ゲート線ＳＧＳｍ’は、カラム方向に隣接する一対の柱状部ＣＬｍを取り囲むように形成されている。つまり、ワード線ＷＬｍ１’〜ＷＬｍ８’、及びソース側選択ゲート線ＳＧＳｍ’は、第１実施形態と比較して、カラム方向に幅広に形成されている。これにより、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、第１プラグ導電層８６ａとソース側選択ゲート線ＳＧＳｍ’（ソース側導電層４２１）との間のコンタクト抵抗、及び第１プラグ導電層８６ａとワード線ＷＬｍ１’〜ＷＬｍ８’（第１〜第８ワード線導電層３２１ａ〜３２１ｈ）との間のコンタクト抵抗を低減させることができる。
【０１２４】
また、第２実施形態に係る不揮発性半導体装置は、第１実施形態と比較して、その製造工程において、カラム方向に隣接するＵ字状半導体層６３の間に、メモリ分離溝９４を形成しない。したがって、第１実施形態の図２７及び図２８に示す工程（シリサイド工程）を行う際、金属膜を形成する部分のアスペクト比を低下させることができるので、そのシリサイド工程におけるプロセス安定性を向上させることができる。
【０１２５】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４９及び図５０を参照して、第３実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４９は、第３実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略斜視図であり、図５０は、メモリトランジスタ領域の断面図である。
【０１２６】
図４９及び図５０に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、バックゲート線ＢＧ’（バックゲートトランジスタ層２０ａ）の構成が異なる。第３実施形態に係るバックゲート線ＢＧ’（バックゲートトランジスタ層２０ａ）は、第１バックゲート線ＢＧ１’（第１バックゲート導電層２２ａ）、及び第１バックゲート線ＢＧ１’（第１バックゲート導電層２２ａ）の上部に形成された第２バックゲート線ＢＧ２’（第２バックゲート導電層２２ｂ）を有する。第１バックゲート線ＢＧ１’（第１バックゲート導電層２２ａ）は、第１実施形態と同様に連結部ＪＰｍｎ（Ｕ字状半導体層６３の下部）の下面を及び側面を覆い且つ上面と同じ高さまで形成されている。第２バックゲート線ＢＧ２’（第２バックゲート導電層２２ｂ）は、連結部ＪＰｍｎ（連結部６３ａ）の上面を覆うように形成されている。
【０１２７】
（第３実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第３実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態の図１１及び図１２に示す工程を経て、第１バックゲート導電層２２ａを形成する。続いて、第１犠牲層９１を形成した後、第１犠牲層９１上にポリシリコンを堆積させ、さらに第２バックゲート導電層２２ｂを形成する。この後、第１実施形態の図１３〜図４６に示す工程を経て、図５０に示す第３実施形態に係る不揮発性半導体記憶装置が製造される。
【０１２８】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１２９】
また、第３実施形態に係る不揮発性半導体記憶装置は、連結部ＪＰｍｎの下面及び側面を覆い且つ上面と同じ高さまで形成された第１バックゲート線ＢＧ１’、及び連結部ＪＰｍｎの上端を覆う第２バックゲート線ＢＧ２’を有する。したがって、第１バックゲート線ＢＧ１’及び第２バックゲート線ＢＧ２’により、連結部ＪＰｍｎの全周に亘ってチャネルを形成することができる。つまり、第３実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と比較して、連結部ＪＰｍｎをさらに低抵抗化することができる。
【０１３０】
また、製造工程において、上記第２バックゲート線ＢＧ２’の厚みを変えることにより、第１及び第２実施形態と比較して、最下層のワード線ＷＬｍｎと連結部ＪＰｍｎとの間の距離を容易に設計変更することが可能である。
【０１３１】
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の構成）
次に、図５１を参照して、第４実施形態に係る不揮発性半導体記憶装置の構成について説明する。図５１は、第４実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の一部概略上面図である。
【０１３２】
図５１に示すように、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と比較して、ワード線ＷＬｍｎ’’の構成が異なる。
【０１３３】
第４実施形態において、各ワード線ＷＬｍｎ’’は、積層方向の各位置においてロウ方向及びカラム方向に２次元に広がる形状を有する。また、上面からみて、各ワード線ＷＬｍｎ’’は、ロウ方向の所定位置Ａを中心に櫛刃形状となるように破断されている。そして、各ワード線ＷＬｍｎ’’が破断された領域Ｂの上層にビット線ＢＬが形成されている。つまり、この領域Ｂが、メモリトランジスタ領域１２’として機能する。 
【０１３４】
（第４実施形態に係る不揮発性半導体記憶装置の効果）
第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１３５】
また、第４実施形態に係る不揮発性半導体記憶装置において、上面からみて、各ワード線ＷＬｍｎ’’は、積層方向の各位置においてロウ方向及びカラム方向に２次元に広がる形状を有する。また、上面からみて、各ワード線ＷＬｍｎ’’は、ロウ方向の所定位置Ａを中心に櫛刃形状となるように破断されている。したがって、第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態のようにワード線ＷＬｍｎをライン状に加工しないため、第１〜第３実施形態よりも製造工程を容易に行うことができる。また、上記ワード線ＷＬｍｎ’’の構成から、ワード線駆動回路１３を共通化することができる。したがって、第４実施形態に係る不揮発性半導体記憶装置は、ワード線駆動回路１３等を含む制御回路の占有面積を縮小化することができる。
【０１３６】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１３７】
例えば、上記第１実施形態において、バックゲート線ＢＧは、読み出し動作、書き込み動作、消去動作の実行に際して、導通電圧Ｖｊを印加する構成としたが、通常時においても導通電圧Ｖｊを印加する構成としてもよい。
【０１３８】
また、上記第１実施形態において、バックゲート導電層２２は、Ｕ字状半導体層６３の連結部６３ａの下面及び側面を覆う構成であるが、バックゲート導電層２２は、連結部６３ａの側面のみを覆う構成としてもよい。また、バックゲート導電層２２は、連結部６３ａの底面のみを覆う構成としてもよい。
【符号の説明】
【０１３９】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、１７…ソース線駆動回路、１８…バックゲートトランジスタ駆動回路、２０，２０ａ…バックゲートトランジスタ層、３０，３０ａ…メモリトランジスタ層、４０，４０ａ…選択トランジスタ層、Ｂａ…半導体基板、ＣＬｍｎ…Ｕ字状半導体、ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ…メモリトランジスタ、ＳＳＴｒｍｎ…ソース側選択トランジスタ、ＳＤＴｒｍｎ…ドレイン側選択トランジスタ、ＢＧＴｒｍｎ…バックゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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