(57)【特許請求の範囲】
【請求項１】
ソース端子同士が接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる差動対を有し、多段接続された複数の差動増幅回路と、
前記複数の差動増幅回路のうち、いずれか１個の差動増幅回路の前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのうちの少なくとも一方のゲート端子に入力される入力信号の振幅を増幅する振幅増幅回路と、前記振幅増幅回路から出力された信号の直流電圧を特定の直流電圧に変換するレベルシフト回路とを介して、前記入力信号に応じた電圧を、前記複数の差動増幅回路それぞれの差動対を構成する少なくとも１石のＭＯＳトランジスタのバルク端子に印加することで該ＭＯＳトランジスタに生じる基板バイアス効果を制御して、前記複数の差動増幅回路それぞれの立ち上がり・立ち下がり時間を短縮する電圧印加回路と、
を備える増幅器。
【請求項２】
ソース端子同士が接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる差動対を有し、多段接続された複数の差動増幅回路と、
前記複数の差動増幅回路のうち、いずれか１個の差動増幅回路の前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのうちの少なくとも一方のドレイン端子から出力される出力信号の振幅を反転して増幅する振幅増幅回路と、前記振幅増幅回路から出力された信号の直流電圧を特定の直流電圧に変換するレベルシフト回路とを介して、前記出力信号を反転させた電圧を、前記複数の差動増幅回路それぞれの差動対を構成する少なくとも１石のＭＯＳトランジスタのバルク端子に印加することで該ＭＯＳトランジスタに生じる基板バイアス効果を制御して、前記複数の差動増幅回路それぞれの立ち上がり・立ち下がり時間を短縮する電圧印加回路と、
を備える増幅器。
【請求項３】
前記電圧印加回路は、前記入力信号がハイレベルのときの閾値電圧が、前記入力信号がローレベルのときの閾値電圧より低くなるように、前記入力信号に応じた電圧を前記バルク端子に印加することで基板バイアス効果を制御する、
請求項１に記載の増幅器。
【請求項４】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ｎ型ＭＯＳトランジスタであり、
前記電圧印加回路は、前記入力信号がハイレベルのときに前記バルク端子に印加する電圧よりも低い電圧を、前記入力信号がローレベルのときに前記バルク端子に印加する、
請求項１又は３に記載の増幅器。
【請求項５】
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、ｐ型ＭＯＳトランジスタであり、
前記電圧印加回路は、前記入力信号がハイレベルのときに前記バルク端子に印加する電圧よりも高い電圧を、前記入力信号がローレベルのときに前記バルク端子に印加する、
請求項１又は３に記載の増幅器。
【請求項６】
前記振幅増幅回路は、差動増幅により信号の振幅を増幅し、
前記レベルシフト回路は、ソースフォロワ回路を備える、
請求項１から５のいずれか１項に記載の増幅器。
【請求項７】
請求項１から６のいずれか１項に記載の増幅器を複数備える多段増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器及び多段増幅器に関する。
【背景技術】
【０００２】
信号処理装置等に用いられる増幅器には、用途に応じて種々の特性が要求される。
【０００３】
例えば、増幅器には、用途に応じた周波数特性が要求される。そこで、高周波帯域での増幅にはバイポーラトランジスタが用いられていた。しかし、近年では、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの高周波特性が改善され、ＭＯＳトランジスタを備える増幅器も多く生産・使用されている。また、ＭＯＳトランジスタは、消費電力が小さく、小型化が容易であるため、今後も普及が進む傾向にある。
【０００４】
また、増幅器には、信号が入力されてから出力信号が目標値に達するまでの時間（以下、遷移時間という）が短いことが要求される。遷移時間が長い場合には、例えば高速デジタル通信において増幅器の後段に接続されるＣＤＲ（Clock and Data Recovery）回路から出力される信号の波形が歪んでしまう。このため、遷移時間を短縮するための技術が提案されている（例えば、特許文献１を参照）。
【０００５】
特許文献１には、閾値電圧が異なる２個の差動増幅器を切り換えることにより、遷移時間を短縮する回路が開示されている。この回路では、入力信号がハイレベルからローレベルへ遷移する場合には閾値電圧が高い方の差動増幅器が用いられる一方、入力信号がローレベルからハイレベルへ遷移する場合には閾値電圧が低い方の差動増幅器が用いられる。これにより、遷移時間が短縮される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２０５３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の回路では、出力信号の立ち上がり・立ち下がり時間は、差動増幅器を構成するトランジスタの特性に依存していた。このため、遷移時間を十分に短縮することができないおそれがあった。
【０００８】
本発明は、上記の事情に鑑みてなされたもので、ＭＯＳトランジスタを有する増幅器の立ち上がり・立ち下がり時間を短縮することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の増幅器は、
ソース端子同士が接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる差動対を有し、多段接続された複数の差動増幅回路と、
前記複数の差動増幅回路のうち、いずれか１個の差動増幅回路の前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのうちの少なくとも一方のゲート端子に入力される入力信号の振幅を増幅する振幅増幅回路と、前記振幅増幅回路から出力された信号の直流電圧を特定の直流電圧に変換するレベルシフト回路とを介して、前記入力信号に応じた電圧を、前記複数の差動増幅回路それぞれの差動対を構成する少なくとも１石のＭＯＳトランジスタのバルク端子に印加することで該ＭＯＳトランジスタに生じる基板バイアス効果を制御して、前記複数の差動増幅回路それぞれの立ち上がり・立ち下がり時間を短縮する電圧印加回路と、
を備える。
【発明の効果】
【００１０】
本発明によれば、ＭＯＳトランジスタのバルク端子に所定の電圧を印加することで、基板バイアス効果を利用することができる。このため、ＭＯＳトランジスタを有する増幅器の立ち上がり・立ち下がり時間を短縮することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る多段増幅器の構成を示す図である。
【図２】増幅器の構成を示す図である。
【図３】ゲート端子に印加される入力信号とバルク端子に印加される電圧信号との関係を示す図である。
【図４】入力信号と閾値電圧との関係を示す図である。
【図５】入力信号とドレイン電流との関係を説明するための模式図である。
【図６】第２の実施形態に係る多段増幅器の構成を示す図である。
【図７】第３の実施形態に係る多段増幅器の構成を示す図である。
【図８】第４の実施形態に係る増幅器の構成を示す図である。
【図９】ゲート端子に印加される入力信号とバルク端子に印加される電圧信号との関係を示す図である。
【図１０】電圧印加回路が出力信号を受信する場合を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照しつつ詳細に説明する。
【００１３】
（第１の実施形態）
本実施形態に係る多段増幅器１０は、図１に示されるように、入力信号Ｖｉ＋と入力信号Ｖｉ−との差分を増幅して、出力信号Ｖｏ＋と出力信号Ｖｏ−との差分として出力する差動増幅器である。この多段増幅器１０の入力信号Ｖｉ＋、Ｖｉ−及び出力信号Ｖｏ＋、Ｖｏ−は、電圧信号である。多段増幅器１０は、多段接続された複数の増幅器２０と増幅器３０とを有している。
【００１４】
増幅器２０は、図２に示されるように、入力信号Ｖｉ１と入力信号Ｖｉ２との差分を増幅して、出力信号Ｖｏ１と出力信号Ｖｏ２との差分として出力する差動増幅器である。この増幅器２０の入力信号Ｖｉ１、Ｖｉ２及び出力信号Ｖｏ１、Ｖｏ２は、電圧信号である。増幅器２０は、差動増幅回路２１及び電圧印加回路２２を有している。
【００１５】
差動増幅回路２１は、増幅器２０による信号の増幅を行うための回路である。この差動増幅回路２１は、一般的に広く知られている差動増幅回路と同様の構成を有している。
【００１６】
具体的には、差動増幅回路２１は、抵抗Ｒ１、Ｒ２、ｎ型ＭＯＳトランジスタＴｒ１及びｎ型ＭＯＳトランジスタＴｒ２からなる差動対Ｄｐ、並びに定電流源Ｉｃを有している。なお、以下ではｎ型ＭＯＳトランジスタＴｒ１及びｎ型ＭＯＳトランジスタＴｒ２を、単にトランジスタＴｒ１及びトランジスタＴｒ２と表記する。
【００１７】
トランジスタＴｒ１及びトランジスタＴｒ２のソース端子は、相互に接続されている。また、トランジスタＴｒ１、Ｔｒ２のソース端子に流れる電流の和は、定電流源Ｉｃによって一定となっている。
【００１８】
トランジスタＴｒ１のゲート端子には、入力信号Ｖｉ１の信号電圧が印加される。また、トランジスタＴｒ２のゲート端子には、入力信号Ｖｉ２の信号電圧が印加される。
【００１９】
トランジスタＴｒ１のドレイン端子には、抵抗Ｒ１を介して電圧ＶＤＤの電源から電流が供給される。このトランジスタＴｒ１のドレイン電圧は、出力信号Ｖｏ１として出力される。また、トランジスタＴｒ２のドレイン端子には、抵抗Ｒ２を介して電圧ＶＤＤの電源から電流が供給される。このトランジスタＴｒ２のドレイン電圧は、出力信号Ｖｏ２として出力される。
【００２０】
トランジスタＴｒ１、Ｔｒ２のバルク端子は、電圧印加回路２２に接続される。
【００２１】
電圧印加回路２２は、入力信号Ｖｉ１、Ｖｉ２を受信し、これらの信号に基づいて、トランジスタＴｒ１、Ｔｒ２のバルク端子に所定の電圧を印加する。電圧印加回路２２は、振幅増幅回路２２１及びレベルシフト回路２２２を有している。
【００２２】
振幅増幅回路２２１は、入力信号Ｖｉ１、Ｖｉ２それぞれの振幅を増幅して、入力信号Ｖｉ１、Ｖｉ２それぞれと同位相の信号をレベルシフト回路２２２へ送信する。振幅増幅回路２２１は、例えば、差動増幅回路から構成される。
【００２３】
レベルシフト回路２２２は、例えば、ソースフォロワ回路（ドレイン接地増幅回路）を含んで構成される。レベルシフト回路２２２は、振幅増幅回路２２１から送信された信号のバイアス電圧を所定のバイアス電圧に変換して、トランジスタＴｒ１、Ｔｒ２のバルク端子に印加する。
【００２４】
以上により、トランジスタＴｒ１のバルク端子には、入力信号Ｖｉ１に応じた電圧が印加される。また、トランジスタＴｒ２のバルク端子には、入力信号Ｖｉ２に応じた電圧が印加される。
【００２５】
増幅器３０は、差動増幅回路３１及び電圧印加回路２２を有している。増幅器３０及び差動増幅回路３１は、増幅器２０及び差動増幅回路２１と同様の構成を有するが、多段増幅器１０の出力インピーダンスが所定の値になるように設計される。この出力インピーダンスは、例えば５０Ωである。
【００２６】
続いて、トランジスタＴｒ１、Ｔｒ２それぞれのゲート端子及びバルク端子に印加される電圧信号について説明する。図３には、入力信号Ｖｉ２の位相が入力信号Ｖｉ１の位相と１８０度異なる場合に、ゲート端子及びバルク端子に印加される電圧信号が示されている。
【００２７】
トランジスタＴｒ１のゲート端子に印加される入力信号Ｖｉ１は、太い実線で示されるように、ハイレベルの電圧ＶＨ及びローレベルの電圧ＶＬへ交互に遷移する。この遷移とほぼ同期して、トランジスタＴｒ１のバルク端子に印加される電圧信号Ｖｉｂ１は、太い実線で示されるように、ハイレベル及びローレベルへ交互に遷移する。
【００２８】
ゲート端子にハイレベルの電圧ＶＨが印加されるときに、バルク端子に印加される電圧信号はハイレベルになる。一方、ゲート端子にローレベルの電圧ＶＬが印加されるときに、バルク端子に印加される電圧信号はローレベルになる。
【００２９】
なお、トランジスタＴｒ２のバルク端子に印加される電圧信号Ｖｉｂ２は、太い破線で示されるように、電圧信号Ｖｉｂ１と位相が１８０度異なる信号となる。
【００３０】
このようにバルク端子に印加される電圧が変動すると、基板バイアス効果により、トランジスタＴｒ１、Ｔｒ２の閾値電圧が変動する。
【００３１】
基板バイアス効果は、ＭＯＳトランジスタのソース−バルク間電圧の変動により、閾値電圧が変動する現象である。この基板バイアス効果によれば、ＭＯＳトランジスタのソース−バルク間電圧が低くなると、閾値電圧は低くなる。一方、ＭＯＳトランジスタのソース−バルク間電圧が高くなると、閾値電圧は高くなる。
【００３２】
ここで、トランジスタＴｒ１のソース電圧は固定値であり、ソース−バルク間電圧は正の値である。このため、トランジスタＴｒ１のバルク電圧が低くなると、トランジスタＴｒ１のソース−バルク間電圧が高くなる。したがって、トランジスタＴｒ１の閾値電圧は高くなる。
【００３３】
一方、トランジスタＴｒ１のバルク電圧が高くなると、トランジスタＴｒ１の閾値電圧は低くなる。また、トランジスタＴｒ２のバルク電圧及び閾値電圧は、トランジスタＴｒ１のバルク電圧及び閾値電圧と同様の関係にある。
【００３４】
続いて、入力信号Ｖｉ１とトランジスタＴｒ１の閾値電圧との関係を、図４を用いて説明する。図４に示される線Ｌａは、バルク端子に一定の電圧が印加された場合の閾値電圧の変化を示している。一定の電圧は、例えばバルク端子とソース端子とが短絡されたときのバルク電圧である。また、線Ｌｂは、電圧印加回路２２によって、図３に示されるように周期的に変化する電圧がバルク端子に印加された場合の閾値電圧の変化を示している。
【００３５】
入力信号が電圧ＶＬ〜電圧ＶＨの範囲で遷移する場合に、線Ｌａは、電圧ＶＬ２と閾値電圧Ｔ１により規定される点Ｐ１、電圧ＶＢＩＡＳと閾値電圧Ｔ２により規定される点Ｐ２、及び電圧ＶＨ２と閾値電圧Ｔ３により規定される点Ｐ３を通る。
【００３６】
また、入力信号Ｖｉ１が電圧ＶＬ〜電圧ＶＨの範囲で遷移する場合に、線Ｌｂは、電圧ＶＬ２と閾値電圧Ｔ４により規定される点Ｐ４、電圧ＶＢＩＡＳと閾値電圧Ｔ５により規定される点Ｐ５、及び電圧ＶＨ２と閾値電圧Ｔ６により規定される点Ｐ６を通る。なお、線Ｌｂに示されるように、基板バイアス効果によって、入力信号の電圧値が電圧ＶＬ２であるときの閾値電圧は、入力信号の電圧値が電圧ＶＨ２であるときの閾値電圧よりも高い値になっている。
【００３７】
続いて、図４の線Ｌａ及び線Ｌｂそれぞれの場合について、ＭＯＳトランジスタの立ち上がり・立ち下がり特性を、図５の模式図を用いて説明する。図５において、横軸は入力信号を示し、縦軸はＭＯＳトランジスタのドレイン電流を示す。このドレイン電流は、出力信号の信号電圧に対応する電流である。また、図５に示される右上がりの破線Ｄ１〜Ｄ６それぞれは、閾値電圧Ｔ１〜Ｔ６それぞれを固定した場合における入力信号とドレイン電流との関係を示す。
【００３８】
まず、線Ｌａに示された場合のＭＯＳトランジスタの立ち上がり・立ち下がり特性について説明する。線Ｌａ上の点Ｐ１は、電圧ＶＬ２及び閾値電圧Ｔ１により規定された。したがって、ＭＯＳトランジスタのゲート端子に電圧ＶＬ２が印加された場合のドレイン電流は、入力信号が電圧ＶＬ２であるときに破線Ｄ１で示される値である。この値は、点Ｐ１ｏに示されるように、電流Ｉ１である。
【００３９】
点Ｐ１に対応する点Ｐ１ｏと同様に、点Ｐ２、Ｐ３に対応する点Ｐ２ｏ、Ｐ３ｏを求め、これらの点を結んだ線が太線Ｂａである。したがって、入力信号が電圧ＶＬ２〜電圧ＶＨ２間を遷移する場合に、ドレイン電流は、太線Ｂａに示される特性を有する。
【００４０】
次に、線Ｌｂに示された特性を有するトランジスタＴｒ１の立ち上がり・立ち下がり特性について説明する。線Ｌｂ上の点Ｐ４〜Ｐ６に対応する点Ｐ４ｏ〜Ｐ６ｏを求め、これらの点を結んだ線が太線Ｂｂである。したがって、入力信号Ｖｉ１が電圧ＶＬ２〜電圧ＶＨ２間を遷移する場合に、トランジスタＴｒ１のドレイン電流は、太線Ｂｂに示される特性を有する。
【００４１】
このように、太線Ｂｂは、太線Ｂａよりも急峻な立ち上がり・立ち下がり特性を有する。また、太線Ｂｂにより示される特性を有するトランジスタＴｒ１と同様に、トランジスタＴｒ２も急峻な立ち上がり・立ち下がり特性を有する。これにより、トランジスタＴｒ１、Ｔｒ２のドレイン電流は、０ｍＡと定電流源Ｉｃにより規制される電流値との間を短時間で遷移し、出力信号Ｖｏ１、Ｖｏ２も短時間で目標値に到達する。
【００４２】
以上説明したように、本実施形態に係る増幅器２０は、トランジスタＴｒ１、Ｔｒ２のバルク端子に所定の電圧を印加する電圧印加回路２２を有する。これにより、トランジスタＴｒ１、Ｔｒ２の基板バイアス効果を利用して、増幅器２０の立ち上がり・立ち下がり時間を短縮することができる。
【００４３】
また、入力信号Ｖｉ１、Ｖｉ２がローレベルのときに電圧印加回路２２がバルク端子に印加する電圧は、入力信号Ｖｉ１、Ｖｉ２がハイレベルのときのものよりも低い。これにより、入力信号Ｖｉ１、Ｖｉ２がローレベルのときのトランジスタＴｒ１、Ｔｒ２の閾値電圧は、入力信号Ｖｉ１、Ｖｉ２がハイレベルのときのものよりも高くなる。
【００４４】
したがって、入力信号Ｖｉ１、Ｖｉ２がハイレベルの電圧ＶＨからローレベルの電圧ＶＬへ遷移するときには閾値電圧が高くなり、ドレイン電流は急峻に立ち下がる。すなわち、出力信号Ｖｏ１、Ｖｏ２は、短時間で立ち上がる。一方、入力信号Ｖｉ１、Ｖｉ２がローレベルの電圧ＶＬからハイレベルの電圧ＶＨへ遷移するときには閾値電圧が低くなり、ドレイン電流は急峻に立ち上がる。すなわち、出力信号Ｖｏ１、Ｖｏ２は、短時間で立ち下がる。
【００４５】
また、電圧印加回路２２は、振幅増幅回路２２１及びレベルシフト回路２２２を備える。これにより、電圧印加回路２２により受信された信号に基づいて、所望の電圧を生成することができる。
【００４６】
また、電圧印加回路２２は、振幅増幅回路２２１として差動増幅回路を備え、レベルシフト回路としてソースフォロワ回路を備える。差動増幅回路及びソースフォロワ回路はともに簡易に組み立て・形成できるため、増幅器２０の設計を容易なものとすることができる。
【００４７】
また、多段増幅器１０は、増幅器２０を複数備える。増幅器２０それぞれの立ち上がり・立ち下がり時間が短縮されるため、多段増幅器１０の立ち上がり・立ち下がり時間を短縮することができる。また、増幅器２０それぞれの特性を調整することができる。
【００４８】
（第２の実施形態）
続いて、第２の実施形態について、上述の第１の実施形態との相違点を中心に説明する。なお、上記実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。
【００４９】
本実施形態に係る多段増幅器１１は、図６に示されるように、増幅器２３、多段接続された複数の増幅器２０、及び増幅器３０を有している。
【００５０】
増幅器２３は、多段接続された複数の差動増幅回路２１、及び電圧印加回路２２を有している。この電圧印加回路２２は、入力信号Ｖｉ＋、Ｖｉ−を受信して、これらの信号に基づく所定の電圧を生成する。そして、電圧印加回路２２は、複数の差動増幅回路２１それぞれのＭＯＳトランジスタのバルク端子に、所定の電圧を印加する。
【００５１】
すなわち、増幅器２３は、多段接続された複数の増幅器２０のうち、電圧印加回路２２を共通化したものに等しい。
【００５２】
以上のように構成することにより、多段増幅器１１は、第１の実施形態に係る多段増幅器１０よりも素子数を削減することができ、消費電力を低減することができる。また、集積回路上に小面積の多段増幅器１１を形成することができる。
【００５３】
（第３の実施形態）
続いて、第３の実施形態について、上述の第１の実施形態との相違点を中心に説明する。なお、上記実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。
【００５４】
本実施形態に係る多段増幅器１２は、図７に示されるように、多段差動増幅回路２４、差動増幅回路３１、及び電圧印加回路２２を有している。
【００５５】
多段差動増幅回路２４は、多段接続された差動増幅回路２１から構成されている。
【００５６】
電圧印加回路２２は、入力信号Ｖｉ＋、Ｖｉ−を受信する。また、電圧印加回路２２は、複数の差動増幅回路２１及び差動増幅回路３１を構成しているＭＯＳトランジスタのバルク端子に接続され、これらのバルク端子に所定の電圧を印加する。
【００５７】
すなわち、多段増幅器１２は、第１の実施形態に係る多段増幅器１０が有した電圧印加回路２２をすべて共通化した構成を有している。
【００５８】
これにより、多段増幅器１２は、素子数を削減することができ、消費電力を低減することができる。また、集積回路上に小面積の多段増幅器１２を形成することができる。
【００５９】
（第４の実施形態）
続いて、第４の実施形態について、上述の第１の実施形態との相違点を中心に説明する。なお、上記実施形態と同一又は同等の構成については、同等の符号を用いるとともに、その説明を省略又は簡略する。
【００６０】
本実施形態に係る増幅器４０は、図８に示されるように、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４を備える点で、第１の実施形態に係る増幅器２０と相違している。増幅器４０は、差動増幅回路４１及び電圧印加回路４２を有している。
【００６１】
差動増幅回路４１は、差動増幅のための回路構成を有している。具体的には、差動増幅回路４１は、抵抗Ｒ１、Ｒ２、ｐ型ＭＯＳトランジスタＴｒ３及びｐ型ＭＯＳトランジスタＴｒ４からなる差動対Ｄｑ、並びに定電流源Ｉｃを有している。
【００６２】
ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のソース端子は、相互に接続されている。また、ｐ型ＭＯＳトランジスタＴｒ３のゲート端子には、入力信号Ｖｉ１の信号電圧が印加される。ｐ型ＭＯＳトランジスタＴｒ４のゲート端子には、入力信号Ｖｉ２の信号電圧が印加される。
【００６３】
ｐ型ＭＯＳトランジスタＴｒ３のドレイン電圧は、出力信号Ｖｏ１として出力される。また、ｐ型ＭＯＳトランジスタＴｒ４のドレイン電圧は、出力信号Ｖｏ２として出力される。ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のバルク端子は、電圧印加回路４２に接続されている。
【００６４】
電圧印加回路４２は、入力信号Ｖｉ１、Ｖｉ２に基づいて、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４それぞれのバルク端子に所定の電圧を印加する。この電圧印加回路４２は、振幅増幅回路４２１及びレベルシフト回路４２２を有している。
【００６５】
振幅増幅回路４２１は、入力信号Ｖｉ１、Ｖｉ２それぞれの振幅を増幅して、入力信号Ｖｉ１、Ｖｉ２それぞれと逆位相の信号をレベルシフト回路４２２へ送信する。
【００６６】
レベルシフト回路４２２は、振幅増幅回路４２１から送信された信号のバイアス電圧を所定のバイアス電圧に変換して、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４のバルク端子に印加する。
【００６７】
以上により、ｐ型ＭＯＳトランジスタＴｒ３のバルク端子には、入力信号Ｖｉ１に応じた電圧が印加される。また、ｐ型ＭＯＳトランジスタＴｒ４のバルク端子には、入力信号Ｖｉ２に応じた電圧が印加される。
【００６８】
続いて、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４それぞれのゲート端子及びバルク端子に印加される電圧信号について、図９を用いて説明する。図９の上部に示される入力信号Ｖｉ１、Ｖｉ２の推移は、第１の実施形態に係るものと同様である。
【００６９】
ｐ型ＭＯＳトランジスタＴｒ３のバルク端子に印加される電圧信号Ｖｉｂ３は、図９下部の太い実線で示されるように、ハイレベル及びローレベルへ交互に遷移する。この電圧信号Ｖｉｂ３の位相は、入力信号Ｖｉ１の位相と１８０度異なっている。すなわち、ゲート端子にハイレベルの電圧ＶＨが印加されるときに、バルク端子に印加される電圧信号はローレベルになる。一方、ゲート端子にローレベルの電圧ＶＬが印加されるときに、バルク端子に印加される電圧信号はハイレベルになる。
【００７０】
なお、ｐ型ＭＯＳトランジスタＴｒ４のバルク端子に印加される電圧信号Ｖｉｂ４は、太い破線で示されるように、電圧信号Ｖｉｂ３と位相が１８０度異なる信号となる。
【００７１】
このようにバルク端子に印加される電圧が変動すると、基板バイアス効果により、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４の閾値電圧が変動する。この変動は、第１の実施形態に係るものと同様となるため、ｐ型ＭＯＳトランジスタＴｒ３、Ｔｒ４は、急峻な立ち上がり・立ち下がり特性を有する。したがって、増幅器４０の立ち上がり・立ち下がり時間を短縮することができる。
【００７２】
以上、本発明の実施形態について説明したが、本発明は上記実施形態によって限定されるものではない。
【００７３】
例えば、第１の実施形態に係る電圧印加回路２２は、入力信号Ｖｉ１、Ｖｉ２を受信したが、図１０に示されるように、出力信号Ｖｏ１、Ｖｏ２を受信して所定の電圧を生成してもよい。この場合、トランジスタＴｒ１のバルク端子には、出力信号Ｖｏ１に応じた電圧が印加される。また、トランジスタＴｒ２のバルク端子には、入力信号Ｖｉ２に応じた電圧が印加される。そして、増幅器２０は、電圧印加回路２２に正又は負のフィードバックをかけることができ、安定して信号を増幅することができる。
【００７４】
例えば、第２及び第３の実施形態に係る電圧印加回路２２は、入力信号Ｖｉ＋、Ｖｉ−を受信したが、出力信号Ｖｏ＋、Ｖｏ−を受信して所定の電圧を生成してもよい。この場合、安定して信号を増幅することができる。また、第４の実施形態に係る電圧印加回路４２は、入力信号Ｖｉ１、Ｖｉ２に代えて、出力信号Ｖｏ１、Ｖｏ２を受信してもよい。
【００７５】
例えば、電圧印加回路２２は、差動対Ｄｐを構成する双方のＭＯＳトランジスタのバルク端子に所定の電圧を印加したが、これに限られず、いずれか一方のＭＯＳトランジスタのバルク端子に所定の電圧を印加してもよい。例えば、入力信号Ｖｉ２が接地されている場合には、トランジスタＴｒ１のバルク端子のみに所定の電圧を印加してもよい。この場合、上記実施形態に係る場合よりも配線を削減し、構成を簡略化することができる。
【００７６】
例えば、差動増幅回路２１、３１、振幅増幅回路２２１、差動増幅回路４１及び振幅増幅回路４２１は、制限増幅回路であってもよい。
【００７７】
例えば、第４の実施形態に係る複数の増幅器４０を縦続接続して、多段増幅器を構成してもよい。また、この多段増幅器の電圧印加回路４２を、複数の差動増幅回路４１で共通化してもよい。すなわち、１個の電圧印加回路４２から複数の差動増幅回路４１へ電圧信号が送信される構成としてもよい。
【００７８】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【産業上の利用可能性】
【００７９】
本発明の増幅器及び多段増幅器は、急峻な立ち上がり・立ち下がり特性を有する増幅に適している。
【符号の説明】
【００８０】
１０、１１、１２  多段増幅器
２０、２３、３０、４０  増幅器
２１、３１、４１  差動増幅回路
２２、４２  電圧印加回路
２４    多段差動増幅回路
２２１、４２１  振幅増幅回路
２２２、４２２  レベルシフト回路
Ｂａ、Ｂｂ  太線
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６  破線
Ｄｐ、Ｄｑ    差動対
Ｉ１    電流
Ｉｃ    定電流源
Ｌａ、Ｌｂ  線
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ１ｏ、Ｐ２ｏ、Ｐ３ｏ、Ｐ４ｏ、Ｐ５ｏ、Ｐ６ｏ  点
Ｒ１、Ｒ２  抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６  閾値電圧
Ｔｒ１、Ｔｒ２  トランジスタ
Ｔｒ３、Ｔｒ４  ｐ型ＭＯＳトランジスタ
ＶＢＩＡＳ、ＶＤＤ、ＶＨ、ＶＨ２、ＶＬ、ＶＬ３、ＶＳＳ  電圧
Ｖｉ＋、Ｖｉ−、Ｖｉ１、Ｖｉ２  入力信号
Ｖｏ＋、Ｖｏ−、Ｖｏ１、Ｖｏ２  出力信号
Ｖｉｂ１、Ｖｉｂ２、Ｖｉｂ３、Ｖｉｂ４  電圧信号
【図１】
0005871599.tif 000002
【図２】
0005871599.tif 000003
【図３】
0005871599.tif 000004
【図４】
0005871599.tif 000005
【図５】
0005871599.tif 000006
【図６】
0005871599.tif 000007
【図７】
0005871599.tif 000008
【図８】
0005871599.tif 000009
【図９】
0005871599.tif 000010
【図１０】
0005871599.tif 000011