(57)【特許請求の範囲】
【請求項１】
インターポーザ上に半導体素子をバンプにより接合するバンプ接合工程を有する半導体装置の製造方法において、
上記インターポーザには、所定のボンディングランドに１段以上のバンプを形成すると共に、上記ボンディングランドとは別にダミーランドを形成し、かつこのダミーランド上に、接合時バンプに加わる応力を低減する厚さのレジストを形成し、
上記半導体素子には、上記インターポーザ側のバンプに接続する１段のバンプを形成すると共に、上記インターポーザのダミーランド上のレジストに対向する位置にボンディングパッドを介してダミーバンプを形成し、
上記バンプ接合工程では、上記インターポーザのダミーランド上のレジストに、上記半導体素子のダミーバンプを当接しながら、上記インターポーザ側のバンプと半導体素子側のバンプとを用いて多段バンプ接合を行うことを特徴とする半導体装置の製造方法。
【請求項２】
金バンプを用い、超音波、熱及び圧力を与えるＧＧＩ接合を行うと共に、上記ダミーバンプを上記半導体素子の中心部に配置したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記インターポーザ側のバンプ径を、上記半導体素子側のバンプ径よりも大きく設定したことを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
上記インターポーザに、上記半導体素子の搭載位置を特定するためのアライメントマークを表示したことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特にインターポーザと半導体素子をフリップチップ接合する装置において、その内部応力を低くする等の製造方法に関する。
【背景技術】
【０００２】
通信機器、映像機器、オーディオ機器等では、社会のユビキタス化に基づくモバイル化やウェラブル化等により小型化、薄型化が進展し、これらの機器に使用される半導体装置でも、小型化、薄型化の要求が一層高まっており、このような要求に応じて、ＣＳＰ（Chip Scale Package）等の半導体装置が製作されている。
【０００３】
上記ＣＳＰのインターポーザには、金属リードフレーム、セラミック、有機等の材料が用いられており、熱伝導、配線引き回し、厚み、コスト等の要素を考慮し、用途に応じて使い分けられるが、近年の低コスト化・高放熱性の方向では銅リードフレーム、小型化の方向ではセラミック又は有機（プラスチック等）の材料が用いられている。この有機材料のインターポーザが用いられる理由としては、ＶＩＡ（孔）加工に金型が不要であること、少量多品種の需要に対応できること、有機の加工技術が向上しセラミックと同等の微細加工が可能になってきたこと、原材料が安いこと等がある。
【０００４】
上記インターポーザは、複数の半導体装置がマトリクス状に配置された集合基板において使用されるのが一般的で、優れた生産性を発揮するものとして適用される。このインターポーザにおける無電解めっきによるメタライズは、例えば銅（Ｃｕ）、タングステン（Ｗ）等のベース配線に、還元めっきにて３〜７μｍ程度のニッケルめっきを施し、その上に、還元めっき又は置換めっきにて金めっきを施すことで行われる。上記のニッケルめっきを中間層として用いる理由は、密度が高く、ピンホールが比較的少なく、融点が高い等の特性を持つことから、上記ベース配線と金めっきの拡散防止材として利用できるためである。
【０００５】
また、上記インターポーザのボンディングランドは、最終めっきとした金めっきが比較的ピンホールが多いことに起因し、ステージ加熱温度・時間に応じたニッケルの拡散からＮｉ（ＯＨ）２等の阻害因子が生じ、これによって、接合力の低下が著しく発生するという不都合がある。この阻害因子の影響を少なくするには、ステージ加熱温度を下げることが最も有効であるが、接合エネルギーの一部として使われているステージ加熱温度の低温化は、接合強度を低下させ、接合品質へ大きな影響を与えるため、１００〜１５０℃までと限界がある。
【０００６】
上記のようなインターポーザと半導体素子との接続方法には、金属細線にて接続するワイヤボンディング方法、金属バンプを用いて接続するフリップチップ接合（バンプ接合）方法等がある。このフリップチップ接合では、例えば半導体素子面上の金（Ａｕ）、アルミニウム（Ａｌ）等の電極の上に、めっき法又はワイヤボンディング法等を用いてバンプが形成され、このバンプをインターポーザのボンディングランドに画像又は機械アライメントを実施しながら接合することで、ボンディングが行われる。
【０００７】
また、フリップチップ方法では、接続材料、接続エネルギーによる違いにより、半田を熱で溶融させる方法、異方性導電材料を中間媒体に用い、熱圧着法でバンプ−ボンディングランド間の接合を行う方法、金属バンプを熱圧着により接合する方法、超音波及び熱で接合する方法、また上記接続方法を複合させた方法等、多くの方法が存在する。その中に、金バンプを用い、金のボンディングランド（電極）上に、超音波と熱及び圧力を用いて直接接続を行うＧＧＩ（ＧＧＩ：Gold to Gold Interconnection）法があり、このＧＧＩ法は、高温等の過酷な環境下でも脆い合金層の成長がなく、接合箇所の抵抗が低く、接合時間が短く、洗浄工程等の追加工程が不要である等の多くの利点から積極的に用いられている。特に、通信部品等のギガヘルツ（ＧＨｚ）帯の高周波信号を取り扱う用途では、抵抗が低い接合方法の採用は必要な条件となっている。
【０００８】
次に、上記のＧＧＩ法を用いた一般的なＣＳＰの組立工程の概略を説明する。まず、搭載する半導体素子には、個片化される前の集合基板（ウェハー）の状態で、めっき法又はワイヤボンディングを応用したＳＢＢ（Stud Bump Bonding）法等を用いて、電極上に金バンプが形成される。この金バンプが形成された集合基板は、ダイシングにより個別の半導体素子に分割され、それぞれの半導体素子が別の設備によって取り出され、コレットによって吸着保持される。このコレットが反転（フリップ）することで、ボンディングツールに半導体素子が受け渡され、この半導体素子はボンディングツールに吸着された状態で保持され、８０〜２００℃程度のステージで加熱されたインターポーザの最終めっきである金のボンディングランド上に、画像による位置合せによって、バンプが位置合せされ、その後、超音波と荷重を半導体素子に印加することで、バンプ接合が実施される。
【０００９】
上記バンプ接合直前では、上記インターポーザのボンディングランドの金めっき後の金属界面の活性が高く、接合の阻害因子によって汚染されやすいため、Ａｒ等のプラズマ処理によって、ボンディングランドに吸着した硫黄化合物等の接合の阻害因子となる汚染物を除去し、再活性化した後ボンディングを実施することによって接合強度の安定化を図ることがある。
【００１０】
上記ＧＧＩ法で大きな超音波エネルギーを加えることは、上記阻害因子層の破壊に効果的であるが、昨今の薄型半導体装置に搭載される半導体素子は８０〜１５０μｍと薄くなる傾向のため、半導体素子の抗折強度が低下しており、Ｚ軸方向の変形が伴う過度の超音波エネルギーを加えることは難しい。
【００１１】
ところで、上記のフリップチップ接合では、半導体素子とインターポーザとの線膨張係数の差等からバンプ周辺に応力がかかり、バンプの破断、ブリッジ等を生じさせる不都合がある。即ち、半導体素子の線膨張係数（Ｃ．Ｔ．Ｅ．：Coefficient Thermal Expansion）は、例えばシリコン（Ｓｉ）で２．４ｐｐｍ程度、ガリウムヒ素（ＧａＡｓ）で７ｐｐｍ程度、炭化珪素（ＳｉＣ）で４．５ｐｐｍ程度であるのに対し、インターポーザのＣＴＥは、銅リードフレームで１５〜１８ｐｐｍ程度、有機基板で１０〜２０ｐｐｍ程度と比較的大きい。従来から積極的に用いられていたセラミックは、２〜１１ｐｐｍ程度と半導体素子のＣＴＥに近く、接合後のバンプ周辺にかかる応力は小さかったが、インターポーザとして銅リードフレームや有機基板が多く選択される近年の半導体装置では、接合後のバンプ周辺に内在する応力は大きく、温度サイクル等の環境負荷に対する耐力が低下するため、バンプの破断等が発生し易くなる。なお、ＧＧＩ接合時のバンプ材として用いられる金のＣＴＥは、１５ｐｐｍ程度と銅リードフレーム、有機基板と同程度であるが、金の弾性率はそれらに比べ１／２〜１／３と小さく応力に与える影響は少ない。
【００１２】
このようなことから、従来では、下記特許文献１及び２のように、バンプを多段にすることで、ＣＴＥの差が大きい半導体素子とインターポーザとの距離を離す方法が提案されている。
図７には、特許文献１の半導体装置の構成が示されており、この図７では、半導体素子１の電極２又は回路基板３の電極４のいずれか一方に３段の金バンプ５が形成され、熱・圧力を加えることで、半導体素子１が回路基板３上に金バンプ５によって接合される。これによれば、実装後の半導体素子１と回路基板３との間隔を大きくし、バンプ周辺にかかる応力を低減することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００３−２７３１４８号公報
【特許文献２】特開２００６−１０８４０８号公報
【特許文献３】特開平５−２１８１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、図７のように、多段バンプによって半導体素子１と回路基板３との距離（間隔）を大きくすれば、応力は低下するが、例えば金の多段バンプを用いたＧＧＩ法の場合、金の弾性率が低いこともあり、５０μｍ以上のバンプ高さでは超音波振動が伝達されず、接合不足により信頼性が著しく低下し、１段バンプ以外では安定したフリップチップ接合が行えないという問題があった。また、バンプ接合では、ボンディングツールによって超音波振動が与えられるが、このボンディングツールの変位量は、超音波振動を発振するトランスデューサとの関係で特性上ばらつきが生じ易く、過度的な超音波振動が与えられると、半導体素子の平面方向やＺ方向に傾き（姿勢変化）が発生し、特定箇所でバンプが接合しなくなり、品質の安定化が難しくなる。しかも、一義的に金バンプを高くすると、それに連動してバンプ径も大きくせざるを得ないため、パッドサイズ、パッドピッチが縮小化される傾向にある昨今の実装デザインでは対応が困難となっている。
【００１５】
また、多段バンプの形成方法としては、例えば特許文献２のように予め半導体素子側に多段バンプを形成するのが一般的であるが、特に多層化された半導体素子ボンディングパッド周辺は、応力に弱く、バンプを１つずつ積み重ねる際のボンディング負荷による機械的ダメージを蓄積させることで半導体素子が破壊されるため、半導体素子のボンディングパッドには何回もボンディング負荷をかけない方が好ましく、インターポーザ側に多段バンプを形成する方が好ましい。
【００１６】
更に、ＧＧＩ法では、複数個ある半導体素子のボンディングパッドの全てに金バンプを形成した後、フリップチップ接合が実施されるため金バンプの平坦性と、半導体素子とインターポーザの平行度が極めて重要であり、３〜５μｍ程度のバラツキしか許容されず、その範囲内でも、平坦性、平行度の若干の差異によって、バンプ毎に接合強度のバラツキが発生するという問題がある。
【００１７】
また、従来には、上記特許文献３に示されるように、基板上のＩＣチップの実装位置にフォトレジストの硬化層を設け、ＩＣチップの基板上の高さを規制し、半田接合部の横への広がりを防止してブリッジの発生を防ぎ、高さを確保して実装の信頼性を向上させるものがある。
【００１８】
図８には、フリップチップ接合を行うペリフェラル型（電極を周辺に配置するタイプ）の半導体装置の構造が示され、図９には、このペリフェラル型の半導体装置に、特許文献３を適用して考えられる構成が示されている。図８（Ａ）は、インターポーザ７の表面を示し、このインターポーザ７の表面には、その周辺の複数の接続ＶＩＡ（孔）８に接続してそれぞれのボンディングランド（電極）９が半導体素子配置位置５０の周辺に形成され、図８（Ｂ）は、半導体素子１０の裏面を示し、この半導体素子１０の裏面には、その周辺部に複数のボンディングパッド（電極）１１が形成される。そして、この半導体素子１０のボンディングパッド１１と上記インターポーザ７のボンディングランド９が図９のようにバンプによって接合される。
【００１９】
このような半導体装置では、図９（Ａ）に示されるように、インターポーザ７の中央部に、配線１３の上にレジスト（硬化層）１４が設けられ、半導体素子１０のボンディングパッド１１には半田バンプ（ＧＧＩ法では金バンプ）１５が形成され、図９（Ｂ）のような状態で、半田バンプ１５によって接合される。
【００２０】
上記のように、電極を周辺に配置するペリフェラル型半導体装置では、インターポーザ７のボンディンググランド９と半導体素子１０のボンディングパッド１１のバンプ接合点が、接続ＶＩＡ８よりもパッケージ（半導体装置）中心に近い位置に配置されており（Fan Out）、電極の引き回しが簡単になるという利点がある。即ち、ペリフェラル型ではないアレイ型半導体装置では、逆に接続ＶＩＡ８がバンプ接合点よりパッケージ中心に近い位置に配置されており、このバンプ接合点からパッケージ中心の電極に引き回すためには、接続ＶＩＡ８間の狭いスペースに配線を通す必要があるが、ペリフェラル型では接続ＶＩＡ８間に配線を通す必要がないため、ボンディングランドとして十分広いスペースが確保されるという利点がある。特に、有機材料をインターポーザ７とするＧＧＩ接合では、基材強度が軟弱なため、ボンディングランド９を十分な大きさに設定する必要があり、スペースに余裕があるペリフェラル型の方が有利である。また、このことは、予めバンプを形成した半導体素子をボンディングランドにアライメントし接合させる従来の製造方法にも合致しており、ボンディングランドのバンプ搭載位置はアライメント搭載後に決定されるため、上記バンプ搭載位置がボンディングランドで一義的に決定される必要はない。
【００２１】
しかしながら、図９のように、レジスト１４を用いたとき、半田バンプ（ＧＧＩ法では金バンプ）が過度に変形すると、レジスト１４と半導体素子１０との接触が起こり、半導体素子上の例えばＳｉＮ等のパッシベーション膜がダメージを受け、耐湿性等の信頼性を低下させる等の問題が生じる。
【００２２】
本発明は上記問題点に鑑みてなされたものであり、その目的は、安定した接合により、半導体素子とインターポーザ間の接合バンプを高くした場合でも、接合不足が発生せず、熱ストレスによる内部応力を低減することができ、しかもレジストと半導体素子との接触によりパッシベーション膜がダメージを受けて耐湿性等の信頼性が低下することのない半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、請求項１に係る発明は、インターポーザ上に半導体素子をバンプにより接合（フリップチップ接合）するバンプ接合工程を有する半導体装置の製造方法において、上記インターポーザには、所定のボンディングランドに１段以上のバンプを形成すると共に、上記ボンディングランドとは別にダミーランドを形成し、かつこのダミーランド上に、接合時バンプに加わる応力を低減する厚さのレジストを形成し、上記半導体素子には、上記インターポーザ側のバンプに接続する１段のバンプを形成すると共に、上記インターポーザのダミーランド上のレジストに対向する位置にボンディングパッドを介してダミーバンプを形成し、上記バンプ接合工程では、上記インターポーザのダミーランド上のレジストに、上記半導体素子のダミーバンプを当接しながら、上記インターポーザ側のバンプと半導体素子側のバンプとを用いて多段バンプ接合を行うことを特徴とする。
請求項２の発明は、金バンプを用い、超音波、熱及び圧力を与えるＧＧＩ接合を行うと共に、上記ダミーバンプを上記半導体素子の中心部に配置したことを特徴とする。
請求項３の発明は、上記インターポーザ側のバンプ径を、上記半導体素子側のバンプ径よりも大きく設定したことを特徴とする。
請求項４の発明は、上記インターポーザに、上記半導体素子の搭載位置を特定するためのアライメントマーク（位置決めマーク）を表示したことを特徴とする。
【００２４】
本発明の構成によれば、インターポーザのレジストと半導体素子のダミーバンプとにより、多段バンプの接合が安定して行われる。
【発明の効果】
【００２５】
本発明の半導体装置の製造方法によれば、半導体素子とインターポーザ間の接合バンプを高くした場合でも、接合不足が発生せず、熱ストレスによる内部応力を低減できるという効果がある。即ち、如何なる接合条件であっても、接合後のバンプの高さが、レジストの厚さ（５〜３０μｍ程度）にダミーバンプの接合時厚さ（変形厚：５μｍ程度）を加算したものとなり、ＣＴＥ差が大きい半導体素子とインターポーザ間を十分に離すことができるので、バンプ周辺に加わる応力が低減され、温度サイクル等の熱ストレスによって生じる応力を緩和でき、信頼性を向上させることが可能となる。
【００２６】
しかも、接合が安定して行われるので、半導体素子の平面方向やＺ方向に傾きが発生することもなく、特定箇所のバンプ接合不足も発生せず、品質の安定化が図られ、従来のように、応力に対処するためにバンプ径を大きくする必要もなく、狭パッドサイズ、狭パッドピッチの半導体素子への対応に対して有利となる。
また、ダミーバンプを設けることで、レジストが半導体素子に接触することがなく、このレジストにより半導体素子のパッシベーション膜がダメージを受けて耐湿性等の信頼性が低下することもない。
【００２７】
請求項３の発明によれば、インターポーザ側の大きな径のバンプに半導体素子側の小さな径のバンプを当接・接合するので、搭載位置の精度が高くない場合でも、バンプの接合が安定して行われ、搭載位置精度を緩和できるという利点がある。また、半導体素子とインターポーザのＣＴＥ差で生じる周辺電極部の応力は、インターボーザと金バンプ間の接合界面が最も大きくなることから、この界面で生じ易い接合不良を回避することができる。
請求項４の発明によれば、アライメントマークに基づいて半導体素子が正確に把握されるので、精度のよいバンプ接合を行いながら、半導体素子を容易に搭載することが可能になる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例に係る半導体装置の製造方法を示し、図（Ａ）はバンプ接合前の断面図、図（Ｂ）はバンプ接合及び樹脂モールド後の断面図である。
【図２】実施例の半導体装置の製造方法でのバンプ接合の様子を示す図である。
【図３】実施例の半導体装置の製造方法に用いられるインターポーザ及び半導体素子の構成を示し、図（Ａ）はインターポーザの表面図、図（Ｂ）はインターポーザの裏面図、図（Ｃ）は半導体素子の裏面図である。
【図４】実施例の半導体装置の製造方法に用いられるインターポーザ及び半導体素子の他の構成を示し、図（Ａ）はインターポーザの表面図、図（Ｂ）は半導体素子の裏面図である。
【図５】実施例の半導体素子搭載用のアライメントを示し、図（Ａ）はインターポーザの表面図、図（Ｂ）はインターポーザ上に半導体素子を搭載したときの図である。
【図６】バンプ接合時の応力解析結果を示し、図（Ａ）はバンプ高さが３０μｍのときの図、図（Ｂ）はバンプ高さが１５μｍのときの図である。
【図７】従来の多段バンプ接合の一例を示す図である。
【図８】従来のペリフェラル型半導体装置の構成を示し、図（Ａ）はインターポーザの表面図、図（Ｂ）は半導体素子の裏面図である。
【図９】図８のペリフェラル型半導体装置に適用可能な製造方法の一例を示し、図（Ａ）はバンプ接合前の断面図、図（Ｂ）はバンプ接合後の断面図である。
【発明を実施するための形態】
【００２９】
図１乃至図４には、本発明の実施例に係る半導体装置の製造方法の構成が示されており、実施例は、有機材料（合成樹脂材等）の基板（コア材）からなるインターポーザ１７に、半導体素子１０がフリップチップ接合される。実施例は、電極が周辺に配置されるペリフェラル型の構成であり、金バンプを用い、熱及び超音波又は圧力により接合するＧＧＩ（Gold to Gold Interconnection）法が適用される。
【００３０】
図１及び図３に示されるように、インターポーザ１７の周辺に、複数の接続ＶＩＡ（孔）８が設けられ、この接続ＶＩＡ８を介して配線と裏面電極１９が形成され、インターポーザ表面には図３（Ａ）のように、バンプ接合位置に円形のボンディングランド（上層が金めっきの電極ランド）２１が形成される。このボンディングランド２１は、各ボンディング点を明確にするため、バンプセンター（ボンディング点）を中心とする円形、正方形、長方形等とされる。また、このボンディングランド２１の形成と同時に、インターポーザ１７の半導体素子搭載位置５０の中央には方形のダミーランド２２が形成される。
【００３１】
次に、上記ダミーランド２２の上に、方形のレジスト２３を被覆・形成しており、このレジスト２３は、例えばフォトレジストの硬化層であり、印刷法、ロールコータ法等により５〜３０μｍ程度の厚みに形成される。そして、このインターポーザ１７では、上記ボンディングランド２１の上に、ワイヤーボンダー等により１段の金（Ａｕ）のバンプ２４が形成される。なお、３段以上のバンプ接合とする場合は、このインターポーザ１７側に、２段以上のバンプを形成する。
【００３２】
一方、半導体素子１０には、図３（Ｃ）にも示されるように、その周辺位置に複数のボンディングパッド（電極パッド）１１が配置されると共に、中心位置に同様の構成のダミーボンディングパッド２５が形成される。そして、上記のボンディングパッド１１に１段の金のバンプ２４が形成されると共に、上記ダミーボンディングパッド２５には１段の金のダミーバンプ２６がワイヤーボンダー等によって形成される（この半導体素子１０側のバンプは、１段のみとすることが好ましい）。
【００３３】
上記インターポーザ１７上の金バンプ２４の作製方法として、スタッドバンプボンダーやワイヤーボンダーによる形成方法があり、特に後者の形成方法は比較的容易に実施できる。即ち、ワイヤーボンダーを用いる場合は、ボンディングステージ上にインターポーザ１７を配置し、９９．９９％からなる１５〜２０μｍ程度の金ワイヤーの先端部に電気トーチ法から球状の金ボールを形成することで、インターポーザ１７の所定の位置にボールボンディングが行われる。１段目のボールボンディングの形成は、超音波を併用した方がよく、２段目以降の形成については、上記特許文献２で記載されているように超音波を排除した熱圧着でも接合可能である。これは、一般的に純金を使用した金バンプ同士の接合は比較的容易に行えるためと考えられる。また、金バンプと金線の引き剥がしは、金線の一部を薄く潰した後、金線を引きちぎる方法（プルカット法）がある。一方、半導体素子１０側の金のバンプ２４とダミーバンプ２６の作製方法としては、スタッドバンプボンダーを使用する。なお、半導体素子１０側の金のバンプ２４及びダミーバンプ２６はダメージ等の問題を避けるため１段バンプとする。
【００３４】
図４には、インターポーザ１７に形成されるボンディングランドの他の例が示されており、この例では、バンプ接合位置に正方形のボンディングランド３１が形成される。このボンディングランド３１でも、バンプセンターを中心とした正方形を形成することで、各ボンディングのセンターを明確にする役目をする。なお、このボンディングランド３１は、長方形、六角形等の他の多角形でもよい。即ち、ボンディングランド３１を円形、正方形等とし、その中心位置をバンプ形成の所望位置と同じにすることによって、一義的にインターポーザ配線上に形成されるバンプ位置が決定されるため、インターポーザ１７側のバンプ２４と半導体素子１０側のバンプ２４がずれたりして半導体素子上のパッシベーション膜等へダメージを与えることなく、安定した多段バンプを形成することが可能となる。
【００３５】
その後、上記インターポーザ１７の所定位置に半導体素子１０を配置し、バンプ接合が行われる。
実施例では、バンプ２４による接合位置、半導体素子１０の搭載位置の位置決めと確認が容易となるように、図５のアライメントマークＭａと搭載後位置確認用マークＭｂが形成される。図５（Ａ）において、アライメントマークＭａは、半導体素子搭載位置５０の外形（四角形）ラインの四隅に設けられた三角形の位置決めマークで、搭載後位置確認用マークＭｂは四隅以外の外形ライン上（ラインを跨ぐように）に中心点を置く円形の確認用マークである。
【００３６】
即ち、インターポーザ１７上のボンディングランド２１は、例えばＣＡＤデータを用いて、ダミーボンディングパッド２５の中心を原点として、半導体素子１０上のボンディングパッド１１の各位置が鏡面上で一致する位置に配置される。そのため、上記アライメントマークＭａは、半導体素子１０の横方向サイズをＸ、縦方向サイズをＹとしたとき、ダミーボンディングパッド２２の中心（半導体素子搭載位置の中心）を原点とし、（Ｘ／２，Ｙ／２），（−Ｘ／２，Ｙ／２），（Ｘ／２，−Ｙ／２），（−Ｘ／２，−Ｙ／２）の４箇所の位置に、直角二等辺三角形の９０度の内角をもつ頂点が一致するように形成される。この４点中の少なくとも２点の座標を実測することで、インターポーザ１７上に形成された各ボンディング点の精度を確認することができ、画像装置を用いれば、自動検査等によって精度の高いインターポーザ１７の供給ができる。
【００３７】
また、インターポーザ１７上のバンプ２４の位置精度は特に重要であり、ボンディングランド２１上に金バンプ２４を形成する際にも、例えばＣＡＤデータに基づいて、図５（Ａ）のアライメントマークＭａの少なくとも２点、例えば（−Ｘ／２，Ｙ／２），（Ｘ／２，−Ｙ／２）を座標順に検出することで、入力された座標に従ってバンプ２４がボンディングランド２１上に正確にボンディングされる。
【００３８】
また、バンプ接合では、半導体素子１０をインターポーザ１７側へフェイスダウンして位置決めするが、この際にも、フリップチップボンダーでは上記アライメントマークＭａが用いられ、例えば（−Ｘ／２，Ｙ／２），（Ｘ／２，−Ｙ／２）の座標順に検出することで、半導体素子１０とインターポーザ１７のバンプ２４同士の接合が行われる。
【００３９】
図２（Ａ），（Ｂ）には、バンプ接合の様子が示されており、このバンプ接合では、超音波振動、熱及び圧力が与えられるが、半導体素子１０及びインターポーザ１７上に形成されるバンプ２４の径は４０〜９０μｍ（φ）程度、バンプ２４の高さは５〜５０μｍ程度であり、フリップチップ接合時に与えられるエネルギーがバンプ接合のエネルギーとバンプが変形して潰れるエネルギーに変換されることで、それぞれのバンプ２４の径が広がり、その高さは２／３程度となる。
【００４０】
更に、実施例では、図２に示されるように、インターポーザ１７側のバンプ２４の径を半導体素子１０側のバンプ２４の径よりも大きく設定している。これによれば、インターポーザ１７の大きな径のバンプ２４に半導体素子１０の小さな径のバンプ２４が当接され、接合されるので、搭載位置の精度がそれ程、高くない場合でも、バンプの接合を安定して行うことができる。
【００４１】
実施例では、上記バンプ接合後に、搭載後位置確認用マークＭｂにより半導体素子１０において位置ずれや角度ずれが生じていないことを確認することができる。例えば、円形の搭載後位置確認用マークＭｂの径を５０μｍとした場合、この半円を目視等することで、搭載位置を確認するができる。なお、インターポーザ１７側のバンプ２４の径を１００μｍ、半導体素子１０側のバンプ２４の径を５０μｍとした場合では、接合位置の外れが生じることはなく、初期確認等の手段により品質が推持できる。
【００４２】
そして、実施例によれば、バンプ接合は、レジスト２３にダミーバンプ２６が当接されて実行されるから、バンプ２４の接合時の高さは、レジストの厚み（５〜３０μｍ程度）とダミーバンプ２６の限界変形厚（５μｍ程度）の合計以上となる。従って、過大な接合エネルギーが誤って加えられたとしても、バンプ高さは上記高さで設定されるから、安定した接合ができ、信頼性が確保される。即ち、従来のように、多段バンプが横へ広がったり、ブリッジしたりすることがない。
【００４３】
また、実施例のバンプ接合は、バンプ２４の密度が高く、ピンホールが比較的少なく、十分な容積を持っている等の理由より、下地層及び環境汚染等の影響を受けることが少ないため、少ない接合エネルギーにて十分接合することができ、例えば数１００ｇｆの荷重のみを加えるだけで、十分な接合が得られる可能性もある。その結果、半導体素子の脆いボンディングパッド周辺の機械的な破壊が防止され、また薄型の半導体素子の破損も防ぐことができる。
【００４４】
図６には、組立完了後、環境負荷が与えられたことを想定し、組立温度１５０℃から環境温度−６５℃まで変動させた時のパッケージ内部応力のシミュレータ解析結果が示されており、図６（Ａ）は、金のバンプ２４（９０μｍφ）の高さを３０μｍ（２段）とした時の図、図６（Ｂ）は、金のバンプ２４（９０μｍφ）の高さを１５μｍ（１段）とした時の図である。図６（Ｂ）の１段バンプでは、３．２×１０５ｍＮ／ｍｍ２の領域と４×１０５ｍＮ／ｍｍ２の領域が存在するのに対し、図６（Ａ）の２段バンプでは、２．５×１０５ｍＮ／ｍｍ２の領域までで、低い応力の発生しかないことが分かる。また、バンプを２段にした場合、ボンディングランド−バンプ間の応力は２５％程度に低減すると見積もられており、バンプを更に多段にすれば、この応力は更に低減される。
【００４５】
実施例によれば、多段バンプの形成によって、ＣＴＥ差が大きい半導体素子−インターポーザ間の距離を十分に離すことができ、接合不足もなく、熱ストレスによる内部応力が低減され、従来のようにバンプ径を大きくする必要もなく、狭パッドサイズ、狭パッドピッチの半導体素子に対応するこができる。また、レジストが半導体素子に接触してパッシベーション膜にダメージを与えることもなく、耐湿性等の信頼性が維持される。
【００４６】
実施例では、図１（Ｂ）に示されるように、バンプ接合が終了した半導体装置は、インターポーザ１７上の全体が樹脂２８でオーバーコートモールド（モールド工程）によって封止される。即ち、接合の機械的強度向上のため半導体素子１０とインターポーザ１７との間隙に、毛細管現象を利用して液状の樹脂（エポキシ樹脂）２８が充填（アンダーフィル）され、その後、金型成型又は液状樹脂２８によるオーバーコートモールドが施される。従来の１段バンプの場合は、半導体素子−インターポーザ間の間隙が通常３０μｍ以下となるため、封止材として使用されるエポキシ樹脂のフィラー径が上記間隙以上のとき、この間隙に侵入することができず、モールド特性に大きな影響が出ていたが、実施例では、バンプ周辺に毛細管現象により液状のエポキシ樹脂を充填した後、オーバーコートモールドすることで、モールド特性の影響をなくしている。そして、樹脂封止された、複数の半導体装置が搭載されたインターポーザ１７をダイシング等の方法によって個片化することにより、個々の半導体装置が製作される。
【００４７】
上記実施例のバンプ２４の形成前において、半導体素子１０の場合にはウェハ単位、インターポーザ１７の場合には、半導体素子集合基板単位でＡｒ等のプラズマを照射し、ボンディング点の清浄化が図られる。インターポーザ上のボンディングランド２１には、バンプ形成時に大きな負荷を加えても接合ダメージが生じないため、ボンディングランド表面の接合阻害層を効率よく破壊でき、安定な接合を実施することが容易である。また、インターポーザ１７として有機基板を用いた場合のボンディングランド２１は、その基板の強度が弱いため、従来のフリップチップ接合では、十分なエリアを確保する必要があったが、本発明では、十分な接合エネルギーを加えることができるため、ボンディングランド２１は、バンプ潰れ径程度に小さく設定することが可能である。これは、インターポーザ上の配線引き回しの自由度向上と、密着強度が低い金めっきエリアを減らし、半導体装置の剥離防止にも繋がる。
【００４８】
また、一般に、多段バンプ接合では、半導体素子１０側に多段バンプを形成して接合するが、特に多層化された半導体素子１０のボンディングパッド周辺は、応力に弱く、バンプを１つずつ積み重ねる際のボンディング負荷による機械的ダメージを蓄積させることで、半導体素子１０の破壊が起こるため、半導体素子１０のボンディングパッドには複数回のボンディング負荷をかけない方が好ましい。実施例では、多段バンプの場合でも、インターポーザ１７側にもバンプ２４を形成することで、半導体素子１０に形成するバンプ２４が１つとなるので、半導体素子１０のボンディングパッド１１に加わる接合時の負荷は、バンプ形成時とフリップチップ接合時の２回に限られるため、ダメージの懸念がないという利点がある。
【００４９】
上記実施例では、インターポーザ１７のボンディングランドに１段以上のバンプを形成し、半導体素子１０には１段のバンプを形成するようにしているが、これによって、ＧＧＩ法で必須となる金バンプの平坦性、ボンディングする半導体素子１０とインターポーザ（集合基板）１７の平行度の管理が緩和できる。例えば、１段バンプでは３〜５μｍ程度のバラツキしか許容されなかった規格が、２段バンプではその２倍の６〜１０μｍ程度、３段バンプでは、その３倍の９〜１５μｍ程度のバラツキが許容されるようになる。
【００５０】
また、ＧＧＩ法で上記配線上に予めバンプ２４を形成する際、バンプ形成時の超音波エネルギーに対する条件範囲は広く、過度のパワーを加えたとしても、半導体素子の破壊の懸念がないため、ステージ加熱温度・時間に応じたニッケルの拡散から生じるＮｉ（ＯＨ）２等の阻害因子層を効果的に破壊し易く、また、上記ステージ温度を１００℃以下とすることができる等、低温化を図ることも可能である。
【００５１】
また、ＧＧＩ法で用いられる金バンプ２４は、金めっきに比べピンホールが少なく、しかもその厚みは２段バンプの場合、１０〜１００μｍ程度と、めっき厚０．０３〜０．５μｍ程度に対して非常に厚く、そのバンプ上にＦＣＢ接合を施すことで、金めっき下層のニッケルの拡散から生じる阻害因子の影響はなく、また、硫化物の生成等の環境雰囲気下での汚染影響も金めっきに比べて小さい。そのため、フリップチップ接合時の超音波エネルギーを低く設定することができ、昨今の半導体装置に搭載される破壊強度が低い、８０〜１５０μｍの薄型の半導体素子のＦＣＢ接合も容易であり、過渡的な超音波エネルギー変動も小さいため、半導体素子の姿勢の変化も起こり難い。
【００５２】
上記実施例では、フリップチップ接合する際にインターポーザ１７側のバンプ２４と半導体素子１０側の金バンプ２４を高速衝突させ、そのインパクトによって瞬時に凝着現象を起こさせることで、接合を行うこともでき、この場合は、超音波の印加エネルギーを低下させることができる。
【符号の説明】
【００５３】
１，１０…半導体素子、    ５，１５，２４…バンプ、
７，１７…インターポーザ、  ８…接続ＶＩＡ、
９，２１，３１…ボンディングランド、
１４，２３…レジスト、    ２２…ダミーランド、
２５…ダミーボンディングパッド、  ２６…ダミーバンプ、
２８…モールド樹脂、      ５０…半導体素子搭載位置、
Ｍａ…アライメントマーク、
Ｍｂ…搭載後位置確認用マーク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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