(57)【特許請求の範囲】
【請求項１】
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、
前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、
を有する第１のメモリセルと、
前記第１のメモリセルは一行上に４個以上配置され、
前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、
前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、
前記第１のソース線に直交する方向に延在する第２のソース線と、
を有し、
一本の前記第１のソース線に対して一本の前記第２のソース線が直交するのであって、
前記第１のソース線と前記第２のソース線は電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、
前記第２の柱状半導体層の下部は前記第１のソース線に接続され、
前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成された第１のフィン状半導体層と、
前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、
前記第１のフィン状半導体層上に形成された前記第２の柱状半導体層と、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、
前記第２の拡散層は前記第１のソース線として機能することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の柱状半導体層の上部に形成された第１の拡散層と、
前記第２の柱状半導体層の上部に形成された第３の拡散層と、
を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体層の断面積と同じ形状を有することを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、
前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、
前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、
第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、
前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
前記第５工程の後、
第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、
前記第１の柱状半導体層の上部に第１の磁気トンネル接合記憶素子を形成する第６工程と、
前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、磁気抵抗メモリが開発されている（例えば、特許文献１を参照）。【０００３】
特許文献１図６Ｂに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して平行でありかつビット・ライン（ＢＬ）に対して直交である。この構成を平面トランジスタを用いて形成すると、特許文献１図６Ｂに示されるように、メモリセル２個に対して一本ソース・ラインが必要になり、ワード・ライン間にソース・ラインを一本配置するレイアウトとなり、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。【０００４】
基板に対してソース、ゲート、ドレインが垂直方向に柱状に配置され（柱状半導体層）、ゲート電極がこの柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−９３５９２号公報
【特許文献２】特開２００４−３５６３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有する第１のメモリセルと、前記第１のメモリセルは一行上に４個以上配置され、前記第１の柱状半導体層の下部を相互に接続する第１のソース線と、前記第１のゲート配線に直交する方向に延在する前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、前記第１のソース線に直交する方向に延在する第２のソース線を有することを特徴とする。【０００８】
また、前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、前記第２の柱状半導体層の下部は前記第１のソース線に接続され、前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とする。【０００９】
また、半導体基板上に形成された第１のフィン状半導体層と、前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、前記第１のフィン状半導体層上に形成された前記第２の柱状半導体層と、前記第１の柱状半導体層の下部に形成された第２の拡散層と、前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、前記第２の拡散層は前記第１のフィン状半導体層に更に形成されることを特徴とし、前記第２の拡散層は前記第１のソース線として機能することを特徴とする。【００１０】
また、前記第１の柱状半導体層の上部に形成された第１の拡散層と、前記第２の柱状半導体層の上部に形成された第３の拡散層と、を有することを特徴とする。【００１１】
また、前記第１のゲート配線と前記第２のゲート配線とは、金属からなることを特徴とする。【００１２】
また、前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることを特徴とする。【００１３】
また、前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とする。【００１４】
また、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有することを特徴とする。【００１５】
また、本発明の半導体装置の製造方法は、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部に第１の磁気トンネル接合記憶素子を形成する第６工程と、前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程と、を有することを特徴とする。【００１６】
また、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。【００１７】
また、前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することができる。【００１９】
第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、第１のソース線と第１のビット線を異なる階層に形成することができる。前記第１のソース線に直交する方向に延在する第２のソース線を有することにより、第１のメモリセル４個以上に対して一本の第２のソース線を有することになり、第２のソース線を４個以上の第１のメモリセルで共有することにより、セル面積を小さくすることができる。一本の第２のソース線は、４、８、１６、３２、６４、１２８個の第１のメモリセルで共有することが好ましい。【００２０】
また、前記第１のメモリセルが配置される行上に配置された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲート配線と、前記第２の柱状半導体層の下部は前記第１のソース線に接続され、前記第２の柱状半導体層の上部は前記第２のソース線に接続されることを特徴とすることにより、第１のソース線を、第２の柱状半導体層で形成されるトランジスタを介して第２のソース線に接続することができる。従って、柱状半導体層上部からフィン状半導体層までの深いコンタクトの形成が不要となる。【００２１】
また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各第１のメモリセルのソースを相互に接続することができ、第２の拡散層は第１のソース線として機能することができる。【００２２】
前記第１のゲート配線と前記第２のゲート配線とは、金属からなることにより、高速動作を行うことができる。【００２３】
前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることにより、フィン状半導体層と柱状半導体層とゲート配線とが、直交する二枚のマスクにて形成されたものであり、合わせずれを回避することができる。【００２４】
前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とすることにより、本半導体装置がゲートラストにより形成され、ゲート配線とフィン状半導体層との絶縁を確かなものとすることができる。【００２５】
前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有することを特徴とすることにより、磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４８】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００２７】
本発明の実施形態に係る半導体装置の構造を図１に示す。
【００２８】
一行一列目には、半導体基板１０１上に形成された第１のフィン状半導体層１０３と、前記第１のフィン状半導体層１０３の周囲に形成された第１の絶縁膜１０４と、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１３と、前記第１の柱状半導体層１１３の周囲に形成された第１のゲート絶縁膜１３２ａと、前記第１のゲート絶縁膜１３２ａの周囲に形成され、前記第１のフィン状半導体層１０３に直交する方向に延在する第１のゲート配線１３３ａと、前記第１の柱状半導体層１１３の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１３の上部に形成された第１の拡散層１２０と、前記第１の柱状半導体層１１３上に形成された第１の磁気トンネル接合記憶素子（１３６ａ、１３７ａ、１３８ａ）と、を有する第１のメモリセル２０１を有する。
【００２９】
第１の磁気トンネル接合記憶素子は、固定相１３６ａ、トンネル障壁層１３７ａ、自由層１３８ａからなる。固定相１３６ａと第１の柱状半導体層１１３との間に下部電極１３５ａを有する。自由層１３８ａ上部に上部電極１３９ａを有する。
【００３０】
一行二列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１４と、前記第１の柱状半導体層１１４の周囲に形成された第１のゲート絶縁膜１３２ｂと、前記第１のゲート絶縁膜１３２ｂの周囲に形成された第１のゲート配線１３３ｂと、前記第１の柱状半導体層１１４の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１４の上部に形成された第１の拡散層１２１と、前記第１の柱状半導体層１１４上に形成された第１の磁気トンネル接合記憶素子（１３６ｂ、１３７ｂ、１３８ｂ）と、を有する第１のメモリセル２０２を有する。
【００３１】
第１の磁気トンネル接合記憶素子は、固定相１３６ｂ、トンネル障壁層１３７ｂ、自由層１３８ｂからなる。固定相１３６ｂと第１の柱状半導体層１１４との間に下部電極１３５ｂを有する。自由層１３８ｂ上部に上部電極１３９ｂを有する。
【００３２】
一行四列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１６と、前記第１の柱状半導体層１１６の周囲に形成された第１のゲート絶縁膜１３２ｄと、前記第１のゲート絶縁膜１３２ｄの周囲に形成された第１のゲート配線１３３ｄと、前記第１の柱状半導体層１１６の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１６の上部に形成された第１の拡散層１２３と、前記第１の柱状半導体層１１６上に形成された第１の磁気トンネル接合記憶素子（１３６ｃ、１３７ｃ、１３８ｃ）と、を有する第１のメモリセル２０３を有する。
【００３３】
第１の磁気トンネル接合記憶素子は、固定相１３６ｃ、トンネル障壁層１３７ｃ、自由層１３８ｃからなる。固定相１３６ｃと第１の柱状半導体層１１６との間に下部電極１３５ｃを有する。自由層１３８ｃ上部に上部電極１３９ｃを有する。
【００３４】
一行五列目には、前記第１のフィン状半導体層１０３上に形成された第１の柱状半導体層１１７と、前記第１の柱状半導体層１１７の周囲に形成された第１のゲート絶縁膜１３２ｅと、前記第１のゲート絶縁膜１３２ｅの周囲に形成された第１のゲート配線１３３ｅと、前記第１の柱状半導体層１１７の下部に形成された第２の拡散層１２６と、前記第１の柱状半導体層１１７の上部に形成された第１の拡散層１２４と、前記第１の柱状半導体層１１７上に形成された第１の磁気トンネル接合記憶素子（１３６ｄ、１３７ｄ、１３８ｄ）と、を有する第１のメモリセル２０４を有する。
【００３５】
第１の磁気トンネル接合記憶素子は、固定相１３６ｄ、トンネル障壁層１３７ｄ、自由層１３８ｄからなる。固定相１３６ｄと第１の柱状半導体層１１７との間に下部電極１３５ｄを有する。自由層１３８ｄ上部に上部電極１３９ｄを有する。
【００３６】
前記第２の拡散層１２６は前記第１のフィン状半導体層１０３に更に形成され、前記第２の拡散層１２６は前記第１のソース線として機能する。
【００３７】
前記第１のメモリセル２０１、２０２、２０３、２０４が一行上に４個配置されている。前記第１の柱状半導体層１１３、１１４、１１６、１１７の下部は、第２の拡散層１２６により相互に接続され、第１のソース線として機能する。本実施例では第１のメモリセルを４個配置したが、８、１６、３２、６４、１２８個の第１のメモリセルを配置してもよい。
【００３８】
上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄは、前記第１のゲート配線１３３ａ、１３３ｂ、１３３ｃ、１３３ｄに直交する方向に延在する第１のビット線１４９ａにより、接続される。
【００３９】
前記第１のフィン状半導体層１０３上に形成された前記第２の柱状半導体層１１５と、前記第２の柱状半導体層１１５の周囲に形成された第２のゲート絶縁膜１３２ｃと、前記第２のゲート絶縁膜１３２ｃの周囲に形成され、前記第１のフィン状半導体層１０３に直交する方向に延在する第２のゲート配線１３３ｃと、前記第２の柱状半導体層１１５の下部に形成された前記第２の拡散層１２６と、前記第２の柱状半導体層１１５の上部に形成された第３の拡散層１２２と、を有する。
【００４０】
前記第２の柱状半導体層１１５の下部に形成された第２の拡散層は、第１のフィン状半導体層１０３に形成された第２の拡散層１２６に接続され、従って、前記第１のソース線に接続される。
【００４１】
前記第２の柱状半導体層１１５の上部に形成された第３の拡散層１２２は第２のソース線１４７ａに接続される。
【００４２】
第２のソース線１４７ａは、前記第１のソース線としての第２の拡散層１２６に直交する方向に延在する。
【００４３】
第２の拡散層１２６上には、シリサイド１２８ａ、１２８ｂ、１２８ｃ、１２８ｄが形成される。
【００４４】
前記第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅと前記第２のゲート配線１３３ｃとは、金属からなることが好ましい。
【００４５】
また、図４８に示すように、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子の断面積は、前記第１の柱状半導体の断面積と同じ形状を有してもよい。磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
【００４６】
以下に、本発明の実施形態に係る半導体装置の構造を形成するための製造工程を、図２〜図４７を参照して説明する。
【００４７】
まず、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
【００４８】
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
【００４９】
図３に示すように、シリコン基板１０１をエッチングし、第１のフィン状シリコン層１０３、を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【００５０】
図４に示すように、第１のレジスト１０２を除去する。
【００５１】
図５に示すように、第１のフィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
【００５２】
図６に示すように、第１の絶縁膜１０４をエッチバックし、第１のフィン状シリコン層１０３、の上部を露出する。
【００５３】
以上により半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
【００５４】
次に、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
【００５５】
図７に示すように、前記第１のフィン状シリコン層１０３の周囲に第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。
【００５６】
図８に示すように、前記第２の絶縁膜１０５の上に第１のポリシリコン１０６を堆積し平坦化する。
【００５７】
図９に示すように、前記第１のポリシリコン１０６上に第３の絶縁膜１０７を形成する。第３の絶縁膜１０７は、窒化膜が好ましい。
【００５８】
図１０に示すように、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジスト１０８、１０９、１１０、１１１、１１２を、前記第１のフィン状シリコン層１０３の方向に対して垂直の方向に形成する。
【００５９】
図１１に示すように、前記第３の絶縁膜１０７と前記第１のポリシリコン１０６と前記第２の絶縁膜１０５と前記第１のフィン状シリコン層１０３をエッチングすることにより、第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第１のポリシリコンによる第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと第２の柱状シリコン層１１５と前記第１のポリシリコンによる第２のダミーゲート１０６ｃを形成する。このとき、第３の絶縁膜１０７は、分離され、第３の絶縁膜１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅとなる。また、第２の絶縁膜１０５は分離され、第２の絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅとなる。このとき、第２のレジスト１０８、１０９、１１０、１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
【００６０】
図１２に示すように、第２のレジスト１０８、１０９、１１０、１１１、１１２を除去する。
【００６１】
以上により、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１及び第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
【００６２】
次に、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
【００６３】
図１３に示すように、前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２の柱状シリコン層１１５と前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃの周囲に第４の絶縁膜１１８を形成する。第４の絶縁膜１１８は、酸化膜が好ましい。
【００６４】
図１４に示すように、第３のレジスト１１９を形成し、エッチバックを行い、前記第１の柱状シリコン層１１３、１１４、１１６、１１７上部と前記第２の柱状シリコン層１１５上部を露出する。
【００６５】
図１５に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１４、１１６、１１７上部に第１の拡散層１２０、１２１、１２３、１２４を形成する。また、第２の柱状シリコン層１１５上部に第３の拡散層１２２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
【００６６】
図１６に示すように、第３のレジスト１１９を除去する。
【００６７】
図１７に示すように、第４の絶縁膜１１８の周囲に第２のポリシリコン１２５を堆積する。
【００６８】
図１８に示すように、第２のポリシリコン１２５をエッチングをすることにより、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第１の柱状シリコン層１１３、１１４、１１６、１１７と前記第２のダミーゲート１０６ｃと前記第２の柱状シリコン層１１５の側壁に残存させ、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと第４のダミーゲート１２５ｃを形成する。このとき、第４の絶縁膜１１８は分離され、第４の絶縁膜１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅとなってもよい。
【００６９】
以上により、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
【００７０】
次に、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程を示す。
【００７１】
図１９に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１４、１１６、１１７下部と前記第２の柱状シリコン層１１５下部と第１のフィン状シリコン層１０３上部に第２の拡散層１２６を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
【００７２】
図２０に示すように、前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとの周囲に、第５の絶縁膜１２７を形成する。第５の絶縁膜１２６は、窒化膜が好ましい。
【００７３】
図２１に示すように、第５の絶縁膜１２７をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅを形成する。
【００７４】
図２２に示すように、前記第２の拡散層１２６上に金属と半導体の化合物１２８ａ、１２８ｂ、１２８ｃ、１２８ｄを形成する。このとき、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ上部、第４のダミーゲート１２５ｃ上部にも金属と半導体の化合物１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、１２９ｅが形成されてもよい。
【００７５】
以上により、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程が示された。
【００７６】
次に、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程を示す。
【００７７】
図２３に示すように、窒化膜１３０を堆積し、層間絶縁膜１３１を堆積する。
【００７８】
図２４に示すように、化学機械研磨し、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃと前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとの上部を露出する。このとき、第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅ上部、第４のダミーゲート１２５ｃ上部の金属と半導体の化合物１２９ａ、１２９ｂ、１２９ｃ、１２９ｄ、１２９ｅを除去する。
【００７９】
図２５に示すように、前記第１のダミーゲート１０６ａ、１０６ｂ、１０６ｄ、１０６ｅと前記第２のダミーゲート１０６ｃと前記第３のダミーゲート１２５ａ、１２５ｂ、１２５ｄ、１２５ｅと前記第４のダミーゲート１２５ｃとを除去する。
【００８０】
図２６に示すように、前記第２の絶縁膜１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ、１０５ｅと前記第４の絶縁膜１１８ａ、１１８ｂ、１１８ｃ、１１８ｄ、１１８ｅを除去する。
【００８１】
図２７に示すように、第１及び第２のゲート絶縁膜となるゲート絶縁膜１３２を前記第１の柱状シリコン層１１３、１１４、１１６、１１７の周囲と前記第２の柱状シリコン層１１５の周囲と前記第５の絶縁膜１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ、１２７ｅの内側に形成する。
【００８２】
図２８に示すように、金属１３３を堆積する。
【００８３】
図２９に示すように、金属１３３のエッチバックを行い、前記第１の柱状シリコン層１１３、１１４、１１６、１１７の周囲に第１のゲート配線１３３ａ、１３３ｂ、１３３ｄ、１３３ｅを形成し、前記第２の柱状シリコン層１１５の周囲に第２のゲート配線１３３ｃを形成する。
【００８４】
以上により、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１及び第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程が示された。
【００８５】
次に、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に第１と第２の磁気トンネル接合記憶素子を形成する第６工程を示す。
【００８６】
図３０に示すように、第２の層間絶縁膜１３４を堆積する。
【００８７】
図３１に示すように、第２の層間絶縁膜１３４をエッチバックし、第１の柱状シリコン層１１３、１１４、１１６、１１７上部と、第２の柱状シリコン層１１５上部を露出する。このときゲート絶縁膜１３２は分離され、第１のゲート絶縁膜１３２ａ、１３２ｂ、１３２ｄ、１３２ｅ、第２のゲート絶縁膜１３２ｃとなる。また、第２の層間絶縁膜１３４は分離され、第２の層間絶縁膜１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ、１３４ｅとなる。
【００８８】
図３２に示すように、下部電極のための金属１３５と固定相のための膜１３６、トンネル障壁層のための膜１３７、自由層のための膜１３８、上部電極のための金属１３９を堆積する。固定相のための膜１３６は、ＣｏＦｅＢが好ましい。また、トンネル障壁層のための膜１３７は、ＭｇＯが好ましい。また、自由層のための膜１３８は、ＣｏＦｅＢが好ましい。また、２重ＭｇＯ自由層層構造としてもよい。
【００８９】
図３３に示すように、第１と第２の磁気トンネル接合記憶素子を形成するための第５のレジスト１４０、１４１、１４２、１４３を形成する。
【００９０】
図３４に示すように、下部電極のための金属１３５と固定相のための膜１３６、トンネル障壁層のための膜１３７、自由層のための膜１３８、上部電極のための金属１３９をエッチングする。金属１３５は、分離され、下部電極１３５ａ、１３５ｂ、１３５ｃ、１３５ｄとなる。また、固定相のための膜１３６は、分離され、固定相１３６ａ、１３６ｂ、１３６ｃ、１３６ｄとなる。また、トンネル障壁層のための膜１３７は分離され、トンネル障壁層１３７ａ、１３７ｂ、１３７ｃ、１３７ｄとなる。自由層のための膜１３８は分離され、自由層１３８ａ、１３８ｂ、１３８ｃ、１３８ｄとなる。また、上部電極のための金属１３９は分離され、上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄとなる。
【００９１】
図３５に示すように、第５のレジスト１４０、１４１、１４２、１４３を除去する。
【００９２】
以上により、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に第１と第２の磁気トンネル接合記憶素子を形成する第６工程が示された。
【００９３】
次に、前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程を示す。
【００９４】
図３６に示すように、第３の層間絶縁膜１４４を堆積する。
【００９５】
図３７に示すように、第６のレジスト１４５を形成する。
【００９６】
図３８に示すように、第３の層間絶縁膜１４４をエッチングし、ソース線溝１４６を形成する。
【００９７】
図３９に示すように、第６のレジスト１４５を除去する。
【００９８】
図４０に示すように、金属１４７を堆積する。
【００９９】
図４１に示すように、金属１４７をエッチバックし、第２のソース線１４７ａを形成する。
【０１００】
以上により、前記第２の柱状半導体層の上部に第２のソース線を形成する第７工程が示された。
【０１０１】
次に第１のビット線を形成する工程を示す。
【０１０２】
図４２に示すように、第４の層間絶縁膜１４８を堆積する。
【０１０３】
図４３に示すように、第４の層間絶縁膜１４８をエッチバックし、上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄ上部を露出する。第４の層間絶縁膜１４８は、ソース線溝１４６に残存し、第４の層間絶縁膜１４８ａとなる。
【０１０４】
図４４に示すように、金属１４９を堆積する。
【０１０５】
図４５に示すように、ビット線を形成するため第７のレジスト１５０を形成する。
【０１０６】
図４６に示すように、金属１４９をエッチングし、第１のビット線１４９ａを形成する。
【０１０７】
図４７に示すように、第７のレジスト１５０を除去する。
【０１０８】
以上により、第１のビット線を形成する工程が示された。
【０１０９】
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
【０１１０】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【０１１１】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【０１１２】
１０１．シリコン基板
１０２．第１のレジスト
１０３．第１のフィン状シリコン層
１０４．第１の絶縁膜
１０５．第２の絶縁膜
１０５ａ．第２の絶縁膜
１０５ｂ．第２の絶縁膜
１０５ｃ．第２の絶縁膜
１０５ｄ．第２の絶縁膜
１０５ｅ．第２の絶縁膜
１０６．第１のポリシリコン
１０６ａ．第１のダミーゲート
１０６ｂ．第１のダミーゲート
１０６ｃ．第２のダミーゲート
１０６ｄ．第１のダミーゲート
１０６ｅ．第１のダミーゲート
１０７．第３の絶縁膜
１０７ａ．第３の絶縁膜
１０７ｂ．第３の絶縁膜
１０７ｃ．第３の絶縁膜
１０７ｄ．第３の絶縁膜
１０７ｅ．第３の絶縁膜
１０８．第２のレジスト
１０９．第２のレジスト
１１０．第２のレジスト
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第１の柱状シリコン層
１１５．第２の柱状シリコン層
１１６．第１の柱状シリコン層
１１７．第１の柱状シリコン層
１１８．第４の絶縁膜
１１８ａ．第４の絶縁膜
１１８ｂ．第４の絶縁膜
１１８ｃ．第４の絶縁膜
１１８ｄ．第４の絶縁膜
１１８ｅ．第４の絶縁膜
１１９．第３のレジスト
１２０．第１の拡散層
１２１．第１の拡散層
１２２．第３の拡散層
１２３．第１の拡散層
１２４．第１の拡散層
１２５．第２のポリシリコン
１２５ａ．第３のダミーゲート
１２５ｂ．第３のダミーゲート
１２５ｃ．第４のダミーゲート
１２５ｄ．第３のダミーゲート
１２５ｅ．第３のダミーゲート
１２６．第２の拡散層
１２７．第５の絶縁膜
１２７ａ．第５の絶縁膜からなるサイドウォール
１２７ｂ．第５の絶縁膜からなるサイドウォール
１２７ｃ．第５の絶縁膜からなるサイドウォール
１２７ｄ．第５の絶縁膜からなるサイドウォール
１２７ｅ．第５の絶縁膜からなるサイドウォール
１２８ａ．金属と半導体の化合物
１２８ｂ．金属と半導体の化合物
１２８ｃ．金属と半導体の化合物
１２８ｄ．金属と半導体の化合物
１２９ａ．金属と半導体の化合物
１２９ｂ．金属と半導体の化合物
１２９ｃ．金属と半導体の化合物
１２９ｄ．金属と半導体の化合物
１２９ｅ．金属と半導体の化合物
１３０．窒化膜
１３１．層間絶縁膜
１３２．ゲート絶縁膜
１３２ａ．第１のゲート絶縁膜
１３２ｂ．第１のゲート絶縁膜
１３２ｃ．第２のゲート絶縁膜
１３２ｄ．第１のゲート絶縁膜
１３２ｅ．第１のゲート絶縁膜
１３３．金属
１３３ａ．第１のゲート配線
１３３ｂ．第１のゲート配線
１３３ｃ．第２のゲート配線
１３３ｄ．第１のゲート配線
１３３ｅ．第１のゲート配線
１３４．第２の層間絶縁膜
１３４ａ．第２の層間絶縁膜
１３４ｂ．第２の層間絶縁膜
１３４ｃ．第２の層間絶縁膜
１３４ｄ．第２の層間絶縁膜
１３４ｅ．第２の層間絶縁膜
１３５．下部電極のための金属
１３５ａ．下部電極
１３５ｂ．下部電極
１３５ｃ．下部電極
１３５ｄ．下部電極
１３６．固定相のための膜
１３６ａ．固定相
１３６ｂ．固定相
１３６ｃ．固定相
１３６ｄ．固定相
１３７．トンネル障壁層のための膜
１３７ａ．トンネル障壁層
１３７ｂ．トンネル障壁層
１３７ｃ．トンネル障壁層
１３７ｄ．トンネル障壁層
１３８．自由層のための膜
１３８ａ．自由層
１３８ｂ．自由層
１３８ｃ．自由層
１３８ｄ．自由層
１３９．上部電極のための金属
１３９ａ．上部電極
１３９ｂ．上部電極
１３９ｃ．上部電極
１３９ｄ．上部電極
１４０．第５のレジスト
１４１．第５のレジスト
１４２．第５のレジスト
１４３．第５のレジスト
１４４．第３の層間絶縁膜
１４５．第６のレジスト
１４６．ソース線溝
１４７．金属
１４７ａ．第２のソース線
１４８．第４の層間絶縁膜
１４８ａ．第４の層間絶縁膜
１４９．金属
１４９ａ．第１のビット線
１５０．第７のレジスト
２０１．第１のメモリセル
２０２．第１のメモリセル
２０３．第１のメモリセル
２０４．第１のメモリセル
【図１】
0005885050.tif 000002
【図２】
0005885050.tif 000003
【図３】
0005885050.tif 000004
【図４】
0005885050.tif 000005
【図５】
0005885050.tif 000006
【図６】
0005885050.tif 000007
【図７】
0005885050.tif 000008
【図８】
0005885050.tif 000009
【図９】
0005885050.tif 000010
【図１０】
0005885050.tif 000011
【図１１】
0005885050.tif 000012
【図１２】
0005885050.tif 000013
【図１３】
0005885050.tif 000014
【図１４】
0005885050.tif 000015
【図１５】
0005885050.tif 000016
【図１６】
0005885050.tif 000017
【図１７】
0005885050.tif 000018
【図１８】
0005885050.tif 000019
【図１９】
0005885050.tif 000020
【図２０】
0005885050.tif 000021
【図２１】
0005885050.tif 000022
【図２２】
0005885050.tif 000023
【図２３】
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【図２４】
0005885050.tif 000025
【図２５】
0005885050.tif 000026
【図２６】
0005885050.tif 000027
【図２７】
0005885050.tif 000028
【図２８】
0005885050.tif 000029
【図２９】
0005885050.tif 000030
【図３０】
0005885050.tif 000031
【図３１】
0005885050.tif 000032
【図３２】
0005885050.tif 000033
【図３３】
0005885050.tif 000034
【図３４】
0005885050.tif 000035
【図３５】
0005885050.tif 000036
【図３６】
0005885050.tif 000037
【図３７】
0005885050.tif 000038
【図３８】
0005885050.tif 000039
【図３９】
0005885050.tif 000040
【図４０】
0005885050.tif 000041
【図４１】
0005885050.tif 000042
【図４２】
0005885050.tif 000043
【図４３】
0005885050.tif 000044
【図４４】
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【図４５】
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【図４６】
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【図４７】
0005885050.tif 000048
【図４８】
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