(57)【特許請求の範囲】
【請求項１】
電気長が動作中心周波数近辺において１／４波長未満に形成された４本の伝送線路が２軸対称となるように対向配置されると共に相互接続され、それら接続箇所に各々端子が形成されたブランチライン形回路と、
前記ブランチライン形回路の各接続箇所と対応する端子との間に各々形成された直列容量と、
前記各直列容量と対応する端子との間に接続され、電気長が動作中心周波数近辺において１／４波長未満に形成された短絡スタブとを備え、
前記ブランチライン形回路および前記短絡スタブは、
トリプレート線路により形成され、
前記直列容量は、
多層基板のうち、前記ブランチライン形回路が形成された層における前記接続箇所に配置された第１の導体と、
前記ブランチライン形回路が形成された層とは異なる層に配置され、前記第１の導体の上下いずれかに位置する第２の導体とにより形成される
ことを特徴とする電力分配合成器。
【請求項２】
電気長が動作中心周波数近辺において１／４波長未満に形成された４本の伝送線路が２軸対称となるように対向配置されると共に相互接続され、それら接続箇所に各々端子が形成されたブランチライン形回路と、
前記ブランチライン形回路の各接続箇所と対応する端子との間に各々形成された直列容量と、
前記各直列容量と対応する端子との間に接続され、電気長が動作中心周波数近辺において１／４波長未満に形成された短絡スタブとを備え、
前記ブランチライン形回路は、
マイクロストリップ線路により形成され、
前記直列容量は、
多層基板のうち、前記ブランチライン形回路が形成された層における前記接続箇所に配置された第１の導体と、
前記ブランチライン形回路が形成された層とは異なる層に配置され、前記第１の導体の上下いずれかに位置する第２の導体とにより形成される
ことを特徴とする電力分配合成器。
【請求項３】
前記ブランチライン形回路および前記短絡スタブは、
互いに異なる層に形成され、各層は上下に重ね合わされたことを特徴とする請求項１記載の電力分配合成器。
【請求項４】
前記直列容量および前記短絡スタブは、
垂直ビアを用いて接続されたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の電力分配合成器。
【請求項５】
前記直列容量および前記短絡スタブは、
導体パターンを用いて接続されたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の電力分配合成器。
【請求項６】
前記短絡スタブは、
導体パターンおよび垂直ビアを用いて構成されたことを特徴とする請求項１から請求項５のうちのいずれか１項記載の電力分配合成器。
【請求項７】
前記第１の導体および前記第２の導体は、
どちらかが大きく形成されたことを特徴とする請求項１または請求項２記載の電力分配合成器。
【請求項８】
前記短絡スタブは、
層内に折り畳まれていることを特徴とする請求項１から請求項７のうちのいずれか１項記載の電力分配合成器。
【請求項９】
前記ブランチライン形回路、前記直列容量、および前記短絡スタブのうちの少なくともいずれか１つの周囲に、垂直ビアにより形成される電磁波漏洩防止壁が配置されることを特徴とする請求項１から請求項８のうちのいずれか１項記載の電力分配合成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、マイクロ波帯で使用される電力分配合成器に関する。
【背景技術】
【０００２】
電力分配合成器は、マイクロ波回路の信号の分配等の構成部品として等、様々な周波数帯域で広く用いられている。
【０００３】
電力分配合成器のうち、出力２端子間で入力電力を９０度位相差で等分配するブランチライン形ハイブリッドについて説明する。
図２２に、一般的なブランチライン形ハイブリッドを示す。
【０００４】
端子１から入力された電力は、端子２、端子３に９０度位相差で等分配出力され、端
子１と隣り合う端子４はアイソレーションされる。
【０００５】
図２２に示すように、動作周波数帯域の中心周波数Ｆｏで１／４波長となる４本の伝送線路が、２軸対称となるように対向配置されると共に相互接続され、４つの端子が接続箇所に形成される。
今後、このように４本の伝送線路に４つの端子を形成して２軸対称となるように接続される回路のことを、ブランチライン形回路と呼ぶ。
【０００６】
対向する２本の伝送線路の特性アドミタンスは等しく、隣り合う伝送線路の特性アドミタンスとの比は、当分配である場合は１：√２となる。
【０００７】
なお、ここでは等分配としているが、分配比は等分配に限らない。隣り合う伝送線路の特性アドミタンスの比により、分配比は決定される。
【０００８】
このように、ブランチライン形ハイブリッドは、１／４波長線路を用いて容易に平面回路上に形成可能である。
【０００９】
しかし、動作周波数帯域は狭く、比帯域幅は１０％程度である（非特許文献１）。
【００１０】
そのため、各端子に整合回路を装荷することで、分配振幅特性、位相特性ともに広帯域化する手法が報告されている。
【００１１】
例えば、整合回路を装荷したブランチライン形ハイブリッドとして、１／４波長変成器と、１／４波長短絡スタブを用いて整合したブランチライン形ハイブリッド（特許文献１）や、集中定数素子による共振回路を用いて整合したＬ帯ブランチライン形ハイブリッド（非特許文献１）がある。
【００１２】
上記特許文献１に示されたブランチライン形ハイブリッドを図２３に示す。回路の対称性より端子１を含む１／４回路のみを示す。図２３中で、ブランチライン形回路５１を構成する１／４波長線路のそれぞれの規格化アドミタンスをＹ１，Ｙ２とし、１／４波長変成器５２の規格化アドミタンスをＹＳとし、１／４波長短絡スタブ５３の規格化アドミタンスをＹｓｔｕｂとする。
【００１３】
特許文献１より、各線路の端子のアドミタンスで規格化した、規格化アドミタンスは、以下の値となる。
Ｙ１＝１．８０、Ｙ２＝ＹＳ＝１．２７、Ｙｓｔｕｂ＝２．１０
この場合、理想線路を想定して等価回路シミュレータを用いてＸ帯において計算を行えば、比帯域２８％（８．６〜１１．４ＧＨｚ）に渡って等分配の特性が得られる。
【００１４】
次に、非特許文献１に示されたブランチライン形ハイブリッドを図２４に示す。回路の対称性より端子１を含む１／４回路のみを示す。
【００１５】
本ブランチライン形ハイブリッドは、図２３に示すブランチライン形ハイブリッドの１／４波長変成器５２の代わりに等価となるπ型集中定数回路を用いている。
【００１６】
また、１／４波長短絡スタブ５３とブランチライン形回路５１を構成する１／４波長線路の代わりに、等価となる１／４波長未満の線路５４とシャント容量５５、直列容量５６とで構成される半集中定数回路に変換している。
【００１７】
非特許文献１よりＬ帯においては、図２４に示すブランチライン形ハイブリッドは良好な特性を示す。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開昭５３−９７７４９号公報
【非特許文献】
【００１９】
【非特許文献１】山崎淳、太田勲“半集中定数回路を用いた小型ブランチラインカプラの広帯域設計”信学論（C）,vol.J89-C No.5 pp234-242,May.2006.
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来技術には、以下のような課題がある。
特許文献１に示されたブランチライン形ハイブリッドは、図２３に示したように、整合回路を１／４波長変成器５２と、１／４波長短絡スタブ５３を用いて平面回路で構成しているため、大型化する課題がある。
【００２１】
また、非特許文献１に示されたブランチライン形ハイブリッドは、図２４に示したように、シャント容量５５を用いるため、製造が複雑化すると共に、小型化を実現できない課題がある。
【００２２】
さらに、シャント容量５５は、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタにより形成されることが多い。ＭＩＭキャパシタは、高域周波数で寄生インダクタンスが発生して特性が劣化するため、ＬやＳ帯程度の低域周波数で動作可能だが、Ｘ帯等の高域周波数では動作しない課題がある。
【００２３】
本発明は、上記のような課題を解決するためになされたものである。
２つのシャント容量を用いることなく、製造を容易にすると共に小型化を実現する電力分配合成器を得ることを目的とする。
【課題を解決するための手段】
【００２４】
本発明の電力分配合成器は、電気長が動作中心周波数近辺において１／４波長未満に形成された４本の伝送線路が２軸対称となるように対向配置されると共に相互接続され、それら接続箇所に各々端子が形成されたブランチライン形回路と、ブランチライン形回路の各接続箇所と対応する端子との間に各々形成された直列容量と、各直列容量と対応する端子との間に接続され、電気長が動作中心周波数近辺において１／４波長未満に形成された短絡スタブとを備え、ブランチライン形回路および短絡スタブは、トリプレート線路により形成され、直列容量は、多層基板のうち、ブランチライン形回路が形成された層における接続箇所に配置された第１の導体と、ブランチライン形回路が形成された層とは異なる層に配置され、第１の導体の上下いずれかに位置する第２の導体とにより形成されるものである。
【発明の効果】
【００２５】
本発明によれば、１／４波長変成器および１／４波長短絡スタブからなる整合回路のうちの１／４波長変成器を、２つのシャント容量と直列容量に変換した場合において、１／４波長短絡スタブに近い方のシャント容量を、１／４波長短絡スタブの電気長を短くすることにより吸収し、ブランチライン形回路を形成する伝送線路に近い方のシャント容量を、伝送線路の電気長を短くすることにより吸収する。
よって、整合回路が装荷されているので、分配振幅特性および位相特性を広帯域化することができる。
その上、２つのシャント容量を用いることなく、直列容量および短絡スタブのみの簡単な回路構成により実現するので、製造を容易にすると共に小型化を実現することができる。
さらに、シャント容量にＭＩＭキャパシタが適用される場合が多いが、ＭＩＭキャパシタを用いることなく、高域周波数でも動作する電力分配合成器が得られる効果がある。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１による電力分配合成器を示す平面図である。
【図２】図５に示すパラメータ値を用いて計算した分配振幅特性を示す特性図である。
【図３】図５に示すパラメータ値を用いて計算した反射特性とアイソレーション特性を示す特性図である。
【図４】図５に示すパラメータ値を用いて計算した分配位相差誤差特性を示す特性図である。
【図５】図１に示した電力分配合成器の各パラメータ例を示す表図である。
【図６】１／４波長線路を、π型集中定数回路化した回路を示す平面図である。
【図７】図２３に示す従来の等価回路の１／４波長変成器を、π型集中定数回路化した回路を示す平面図である。
【図８】１／４波長短絡スタブを動作中心周波数ｆｏにおける電気長φo、規格化アドミタンスＹａの短絡スタブとシャント容量に変換した回路を示す平面図である。
【図９】１／４波長線路を、電気長φｘ１，φｘ２、規格化アドミタンスＹｘ１，Ｙｘ２の線路の両端にシャント容量Ｃｘ１，Ｃｘ２を装荷した回路に変換した平面図である。
【図１０】本発明の実施の形態２による電力分配合成器を示す斜視図である。
【図１１】図１０に示した電力分配合成器の上面図である。
【図１２】図１０に示した電力分配合成器の層構成例を示す断面図である。
【図１３】図１０に示した電力分配合成器のブランチライン形回路部の導体パターン形状を示す平面図である。
【図１４】図１０に示した電力分配合成器の基板条件例を示す表図である。
【図１５】図１０に示した電力分配合成器の各寸法例を示す表図である。
【図１６】図１０に示した電力分配合成器の電磁界解析を行った分配振幅特性を示す特性図である。
【図１７】図１０に示した電力分配合成器の電磁界解析を行った反射特性とアイソレーション特性を示す特性図である。
【図１８】図１０に示した電力分配合成器の電磁界解析を行った分配位相差誤差特性を示す特性図である。
【図１９】本発明の実施の形態３による電力分配合成器の層構成例を示す断面図である。
【図２０】図１９に示した電力分配合成器の電磁界解析を行った分配振幅特性を示す特性図である。
【図２１】図１９に示した電力分配合成器の電磁界解析を行った反射特性と、アイソレーション特性を示す特性図である。
【図２２】非特許文献１による電力分配合成器を示す平面図である。
【図２３】特許文献１によるブランチライン形ハイブリッドを示す平面図である。
【図２４】非特許文献１によるブランチライン形ハイブリッドを示す平面図である。
【発明を実施するための形態】
【００２７】
実施の形態１．
図１は本発明の実施の形態１による電力分配合成器を示す平面図である。
図において、ブランチライン形回路１は、電気長が動作中心周波数ｆｏ近辺において１／４波長未満に形成された４本の伝送線路２ａ，２ｂが２軸対称となるように各々対向配置されると共に相互接続される。
直列容量３は、ブランチライン形回路１の各接続箇所と対応する端子１〜４との間に各々形成される。
短絡スタブ４は、各直列容量３と対応する端子１〜４との間に接続され、電気長が動作中心周波数ｆｏ近辺において１／４波長未満に形成される。
【００２８】
図１中において、ブランチライン形回路１を構成する伝送線路２ａ，２ｂの規格化アドミタンスをＹ１，Ｙ２とし、短絡スタブ４の規格化アドミタンスをＹｓｔｕｂとする。
また、伝送線路２ａ，２ｂの電気長をφ１，φ２とし、短絡スタブ４の電気長をφｓｔｕｂとする。
動作中心周波数ｆｏにおける波長をλとする。
直列容量３の容量値をＣｐｉとする。
電気長φ１，φ２，φｓｔｕｂは、１／４波長未満である。
【００２９】
本回路の特徴は、１／４波長変成器が不要、かつ各伝送線路２ａ，２ｂの電気長が１／４波長未満であるため、従来構造に比較して小型化できることが挙げられる。
また、シャント容量が不要なため、製造が容易であり、さらに、従来はシャント容量の寄生インダクタンスにより、Ｘ帯等の高域周波数での動作が困難であったが、本回路によれば、Ｘ帯においても実現できる特徴がある。
【００３０】
ここで、図１に示した電力分配合成器において、各パラメータに図５に示す表の値を設定し、等価回路シミュレータでＸ帯において計算した結果を図２から図４に示す。
図２中において、分配振幅特性Ｓ２１，Ｓ３１を曲線Ａ１，Ｂ１により示し、図３中において、反射特性Ｓ１１を曲線Ｃ１により、アイソレーション特性Ｓ４１を曲線Ｄ１により示す。また、図４中において、分配位相差誤差特性（理想的な分配位相差９０度からの誤差）を曲線Ｅ１により示す。
【００３１】
図２から図４により、比帯域２８％（８．６〜１１．４ＧＨｚ）において、分配振幅偏差０．３ｄＢ以下、反射、アイソレーション特性ともに１９ｄＢ以下、分配位相差誤差０．９ｄｅｇ以下の良好な特性が得られている。
【００３２】
なお、本特性は、図２３に示した特許文献１の等価回路による特性の計算結果と同等の特性を得られていることが確認できる。
本実施の形態１による図１の等価回路は、図２３に比較して、１／４波長変成器が必要ないため、小型化できる効果がある。
また、図２４に示した非特許文献１の等価回路による特性のＬ帯における計算結果とも同等の結果を得ている。
本実施の形態１による図１の等価回路は、図２４に比較して、シャント容量成分が必要なく、前記の理由より高域周波数でも良好な特性を得ることができる効果がある。
【００３３】
本実施の形態１に示した等価回路において、図２４に示した非特許文献１の等価回路に存在するシャント容量５５を消去できる原理を以下に示す。
図６に、１／４波長変成器５を、π型集中定数回路６に変換した回路を示す。
図６中において、１／４波長変成器５の規格化アドミタンスをＹＳとし、π型集中定数回路６を構成する容量値をＣｐｉとする。
式（１）に示すＦ行列の等価性から、Ｃｐｉ＝ＹＳ／ω０と求まる。ここで、ω０はｆｏにおける角周波数である。
【００３４】
0005865706.tif 000002
【００３５】
図７に、図２３に示した従来の等価回路の１／４波長変成器５２を、π型集中定数回路に変換した回路を示す。図７は回路の対称性より端子１を含む１／４回路のみを示す。
【００３６】
図７に示すように、１／４波長短絡スタブ７と負のシャント容量を回路８の範囲により合成し、ブランチライン形回路を構成する１／４波長線路９，１０と負のシャント容量を回路１１の範囲により合成することで、シャント容量を消去し、かつ１／４波長短絡スタブ７および１／４波長線路９，１０を短縮する効果がある。
【００３７】
１／４波長短絡スタブ７と負のシャント容量を合成する手法を以下に示す。
図８（ａ），（ｂ）に、１／４波長短絡スタブ１２を、動作中心周波数ｆｏにおける電気長φ０、規格化アドミタンスＹａの短絡スタブ１３とシャント容量１４に変換した回路を示す。
【００３８】
この正のシャント容量ＣｘをＣｐｉと等しくすることにより、負のシャント容量Ｃｐｉを相殺できる。
図８（ａ），（ｂ）の双方の共振器の等価性より、それぞれのスロープ（サセプタンス）パラメータｂｓｔｕｂ，ｂａが等しいことと、動作中心周波数ｆｏにおけるサセプタンス値が０であることから、Ｙａとφ０は一意に求まる。
【００３９】
図８（ａ）において、端子１から見た回路全体のサセプタンスをＢｓｔｕｂとし、そのスロープパラメータをｂｓｔｕｂとする。
また、電気長をθｓとし、動作中心周波数ｆｏにおいて９０度である。
さらに、規格化アドミタンスをＹｓｔｕｂとする。
【００４０】
図８（ｂ）において、端子１から見た回路全体のサセプタンスをＢａとし、そのスロープパラメータをｂａとする。
また、電気長をφとし、動作中心周波数ｆｏにおいてφ０である。
さらに、規格化アドミタンスをＹａとする。
【００４１】
式（２）から式（５）に、Ｂｓｔｕｂ，ｂｓｔｕｂ，Ｂａ，ｂａの式を示し、上記の２つの条件Ｂａ＝０＠ω０，ｂｓｔｕｂ＝ｂａから導出されるＹａとφ０を式（６），（７）に示す。
このように、Ｙａとφ０は一意に求まる。
【００４２】
0005865706.tif 000003
0005865706.tif 000004
【００４３】
次に、ブランチライン形回路を構成する１／４波長線路９，１０と負のシャント容量を回路１１の範囲により合成し、負のシャント容量を消去する手法を示す。
【００４４】
図９（ａ），（ｂ）に、１／４波長線路１５を、電気長φｘ１，φｘ２、規格化アドミタンスＹｘ１，Ｙｘ２の伝送線路１６の両端に、容量値Ｃｘ１，Ｃｘ２のシャント容量１７を装荷した回路に変換した図を示す。以後、図中と式中において、ｉｎｄｅｘ“ｉ”は、１または２を示す。
ここで、Ｃｘ１＋Ｃｘ２＝Ｃｐｉとすれば、負のシャント容量Ｃｐｉを相殺できる。
式（８）に示す中心周波数ｆｏでのＦ行列の等価性から、Ｙｘ１，Ｙｘ２とφ１ｏ，φ２ｏは、式（９），式（１０）のとおり導出される。
【００４５】
0005865706.tif 000005
【００４６】
以上のように、本実施の形態１によれば、１／４波長変成器および１／４波長短絡スタブからなる整合回路のうちの１／４波長変成器を、２つのシャント容量と直列容量に変換した場合において、１／４波長短絡スタブに近い方のシャント容量を、１／４波長短絡スタブの電気長を短くすることにより吸収し、ブランチライン形回路１を形成する伝送線路に近い方のシャント容量を、伝送線路２ａ，２ｂの電気長を短くすることにより吸収する。
よって、整合回路が装荷されているので、分配振幅特性および位相特性を広帯域化することができる。
その上、２つのシャント容量を用いることなく、直列容量３および短絡スタブ４のみの簡単な回路構成により実現するので、製造を容易にすると共に小型化を実現することができる。
さらに、シャント容量にＭＩＭキャパシタが適用される場合が多いが、ＭＩＭキャパシタを用いることなく、高域周波数でも動作する電力分配合成器が得られる。
【００４７】
実施の形態２．
図１０は本発明の実施の形態２による電力分配合成器を示す斜視図であり、図１１はその上面図である。
図１０および図１１は、図１に示した電力分配合成器をトリプレート線路により実現した場合の構造の一例（電磁界解析モデル）である。
図１２はその層構成例を示す断面図である。
【００４８】
図１０から図１２に示す電力分配合成器に適用する基材は、一例として、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ：低温焼成によるセラミックス基板）多層基板とし、図１４にその基板条件を、図１５に各寸法例を示す。なお、図１５中におけるパラメータは、図１に準ずる。
【００４９】
図１２において、電力分配合成器の多層基板は、マイクロストリップ線路層（ＭＳＬ層）１８、第１トリプレート線路層（第１ＴＰＬ層）１９、および第２トリプレート線路層（第２ＴＰＬ層）２０からなる。マイクロストリップ線路層１８の層数は２層とし、第１トリプレート線路層１９および第２トリプレート線路層２０の各層数は４層とする（合計１０層）。なお、第１および第２を含めてトリプレート線路層の最小必要層数は４層である。
【００５０】
図１０から図１２において、電力分配合成器の４つの端子１〜４は、マイクロストリップ線路層１８上のマイクロストリップ線路２１により各々形成され、ＭＳＬ−ＴＰＬ変換部２２を介してマイクロストリップ線路２１からトリプレート線路に変換される。
【００５１】
ブランチライン形回路２３は、第１トリプレート線路層１９内のトリプレート線路２４からなる平面回路により形成される。
また、直列容量部２５は、ブランチライン形回路２３と、ブランチライン形回路２３の上層に配置された浮遊導体（第２の導体）２６との層間結合により平行平板容量を形成する。
なお、浮遊導体２６は、ブランチライン形回路２３の上層に配置したが、下層に配置しても良い。
【００５２】
図１３はそのブランチライン形回路部の導体パターン形状を示す平面図である。
図１３において、ブランチライン形回路２３の各接続箇所に、円盤形状の導体パターン（第１の導体）２７が設けられ、その上層に配置される浮遊導体２６と直径を異ならせて形成する。
【００５３】
このように、直列容量部２５を、上下の層に配置された浮遊導体２６および導体パターン２７により形成したので、直列容量部２５の製造を容易にすることができる。
また、浮遊導体２６と導体パターン２７との直径を異ならせて形成したので、多少の層ずれがあっても形成される容量に変化がなく、特性の劣化を防ぐことができる。
なお、導体パターン２７を円盤形状としたが、円形でなくても良い。
【００５４】
また、短絡スタブ２８は、第２トリプレート線路層２０内に形成されたトリプレート線路２９と、導体パターン３１ａを介してＭＳＬ−ＴＰＬ変換部２２に接続され、第１トリプレート線路層１９を貫通する垂直ビア３０ａと、垂直ビア３０ａに導体パターン３１ｂを介して接続され、第２トリプレート線路層２０を貫通し、トリプレート線路２９の一端に接続された垂直ビア３０ｂと、トリプレート線路２９の他端に接続され、第２トリプレート線路層２０を貫通する垂直ビア３０ｃとにより構成される。
短絡スタブ２８は、トリプレート線路２９、垂直ビア３０ａ〜３０ｃおよび導体パターン３１ａ，３１ｂを用いて所望の電気長が得られるように構成する。
なお、垂直ビア３０ｃは、末端においてＧＮＤに短絡される。
【００５５】
このように、短絡スタブ２８を、トリプレート線路２９、垂直ビア３０ａ〜３０ｃおよび導体パターン３１ａ，３１ｂを用いて構成したので、垂直ビア３０ａ〜３０ｃおよび導体パターン３１ａ，３１ｂの電気長を短絡スタブ２８の電気長の一部とすることにより、トリプレート線路２９の電気長を短くすることができ、小型化を実現することができる。
【００５６】
さらに、短絡スタブ２８は、垂直ビア３０ａ，３０ｂ，３０ｄおよび導体パターン３１ａ，３１ｂを用いて直列容量部２５に接続される。
【００５７】
このように、短絡スタブ２８および直列容量部２５を、垂直ビア３０ａ，３０ｂ，３０ｄおよび導体パターン３１ａ，３１ｂを用いて接続したので、接続のために新たな構造を設けることなく、構造を簡易化することができる。
【００５８】
さらに、ブランチライン形回路２３は、第１トリプレート線路層１９内のトリプレート線路２４により形成され、短絡スタブ２８は、第２トリプレート線路層２０内のトリプレート線路２９により形成される。
【００５９】
このように、ブランチライン形回路２３および短絡スタブ２８を互いに異なる層に形成し、各層が上下に重ね合わされるようにしたので、更に小型化を実現すると共に、ブランチライン形回路２３と短絡スタブ２８との不要な結合を回避し、特性の劣化を防ぐことができる。
【００６０】
さらに、電磁波漏洩防止壁３２は、短絡スタブ２８等の信号線の周囲に、垂直ビア３３により形成される。
なお、垂直ビア３３は、末端においてＧＮＤに短絡される。
【００６１】
このように、短絡スタブ２８の周囲に、垂直ビア３３で形成される電磁波漏洩防止壁３２を配置したので、電磁波漏洩による特性の劣化を防ぐことができる。
なお、電磁波漏洩防止壁３２は、短絡スタブ２８の周囲の外、ブランチライン形回路２３および直列容量部２５の周囲に配置しても良い。
【００６２】
ここで、図１０に示した電力分配合成器のモデルにおいて、電磁界解析結果を図１６から図１８に示す。
図１６中において、分配振幅特性を曲線Ａ２，Ｂ２により示し、図１７中において、反射特性を曲線Ｃ２により、アイソレーション特性を曲線Ｄ２により示す。また、図１８中において、分配位相差特性を曲線Ｅ２により示す。
【００６３】
図１６から図１８により、比帯域２５％（８．４〜１０．９ＧＨｚ）において、分配振幅偏差０．５ｄＢ以下、反射、アイソレーション特性は、−２０ｄＢ以下、損失０．６ｄＢ以下、位相誤差０．５ｄｅｇ以下の良好な特性が確認できる。
【００６４】
以上のように、本実施の形態２によれば、ブランチライン形回路２３、直列容量部２５および短絡スタブ２８をトリプレート線路により形成したので、ブランチライン形回路２３、直列容量部２５および短絡スタブ２８の製造を容易にすることができる。
【００６５】
なお、ブランチライン形回路２３は、トリプレート線路により形成したが、マイクロストリップ線路により形成しても良く、この場合、マイクロストリップ線路はトリプレート線路より薄いので、更に小型化を実現することができる。
【００６６】
実施の形態３．
図１９は本発明の実施の形態３による電力分配合成器の層構成例を示す断面図である。
図１９において、電力分配合成器の多層基板は、マイクロストリップ線路層（ＭＳＬ層）３８、および第１トリプレート線路層（第１ＴＰＬ層）３９からなる。マイクロストリップ線路層３８の層数は２層とし、第１トリプレート線路層３９の層数は４層とする（合計６層）。
【００６７】
図１９において、短絡スタブ４０は、第１トリプレート線路層３９内に、アメンダ状に形成されたトリプレート線路４１により構成される。
このように、短絡スタブ４０を構成するトリプレート線路４１を、ブランチライン形回路４２と同じ第１トリプレート線路層３９に形成したので、層数を合計６層にする等、薄形化することができる。
また、短絡スタブ４０を構成するトリプレート線路４１を、アメンダ状に形成すると共に、ブランチライン形回路４２の内側に形成したので、小型化することができる。
【００６８】
ここで、図１９に示した電力分配合成器の層構成を実現した構造において、電磁界解析結果を図２０および図２１に示す。
図２０中において、分配振幅特性を曲線Ａ３，Ｂ３により示し、図２１中において、反射特性を曲線Ｃ３により、アイソレーション特性を曲線Ｄ３により示す。
【００６９】
図２０および図２１により、比帯域２５％（８．４〜１０．９ＧＨｚ）において、分配振幅偏差０．５ｄＢ以下、反射、アイソレーション特性は、−２０ｄＢ以下、損失０．６ｄＢ以下の良好な特性が確認できる。
【００７０】
以上のように、本実施の形態３によれば、短絡スタブ４０を層内に折り畳まれるようにしたので、短絡スタブ４０を小さくすることで、更に小型薄形化を実現することができる。
【００７１】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００７２】
１，２３，４２，５１  ブランチライン形回路、２ａ，２ｂ，１６  伝送線路、３，５６  直列容量、４，７，１２，５３  １／４波長短絡スタブ、５，５２  １／４波長変成器、６  π型集中定数回路、８，１１  回路、９，１０，１５  １／４波長線路、１３，２８，４０  短絡スタブ、１４，１７，５５  シャント容量、１８，３８  マイクロストリップ線路層、１９，３９  第１トリプレート線路層、２０  第２トリプレート線路層、２１  マイクロストリップ線路、２２  ＭＳＬ−ＴＰＬ変換部、２４，２９，４１  トリプレート線路、２５  直列容量部、２６  浮遊導体（第２の導体）、２７  導体パターン（第１の導体）、３０ａ〜３０ｄ，３３  垂直ビア、３１ａ，３１ｂ  導体パターン、３２  電磁波漏洩防止壁、５４  線路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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