(57)【特許請求の範囲】
【請求項１】
チップパッケージであって、
垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第１の半導体ダイに対して略垂直な一組の半導体ダイを備え、
前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、
前記チップパッケージは、
前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え、
前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり、
前記半導体ダイの各々は、静的屈曲部を含み、それによって、前記半導体ダイの各々の終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、チップパッケージ。
【請求項２】
前記屈曲部に関連した前記半導体ダイの各々の応力は、前記半導体ダイの降伏強度よりも小さい、請求項１に記載のチップパッケージ。
【請求項３】
前記半導体ダイの各々の厚みは、前記半導体ダイの各々が前記屈曲を容易にする曲げモーメントを有するように規定される、請求項１に記載のチップパッケージ。
【請求項４】
前記傾斜部品は、前記半導体ダイの各々にはんだ付けされる、請求項１に記載のチップパッケージ。
【請求項５】
前記傾斜部品は、マイクロスプリングによって、前記半導体ダイの各々の終端部に電気的に結合される、請求項１に記載のチップパッケージ。
【請求項６】
前記傾斜部品は、はんだによって、前記半導体ダイの各々の終端部に電気的に結合される、請求項１に記載のチップパッケージ。
【請求項７】
前記傾斜部品は、異方性導電膜によって、前記半導体ダイの各々の終端部に電気的に結合される、請求項１に記載のチップパッケージ。
【請求項８】
前記傾斜部品は、
前記階段状テラスに平行な方向に沿って光信号を搬送するように構成された光導波路と、
一組の光学結合要素とを含み、
前記一組の光学結合要素における所与の光学結合要素は、前記一組の半導体ダイにおける所与の半導体ダイの終端部に、前記光信号を光学的に結合するように構成される、請求項１に記載のチップパッケージ。
【請求項９】
前記一組の光学結合素子における光学結合素子は、光−電気変換器を含む、請求項８に記載のチップパッケージ。
【請求項１０】
前記傾斜部品は、容量結合近接通信を用いて、前記傾斜部品と前記半導体ダイの各々の終端部との間において、電気信号を電気的に結合するように構成される、請求項１に記載のチップパッケージ。
【請求項１１】
前記半導体ダイの各々の終端部の表面は、エッチピットを含み、
前記半導体ダイにおける前記エッチピットの各々に対して、前記傾斜部品は、対応するエッチピットを含み、
前記チップパッケージは、一組のボールをさらに含み、
前記一組のボールにおける所与のボールは、前記終端部の表面におけるエッチピットと前記傾斜部品内の前記対応するエッチピットとを機械的に結合する、請求項１に記載のチップパッケージ。
【請求項１２】
チップパッケージを含む電子演算機器であって、
前記チップパッケージは、
垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第１の半導体ダイに対して略垂直な一組の半導体ダイを含み、
前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、
前記チップパッケージは、
前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え、
前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり、
前記半導体ダイの各々は、静的屈曲部を含み、それによって、前記半導体ダイの各々の終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、電子演算機器。
【請求項１３】
信号を通信するための方法であって、
垂直スタック内において垂直方向に配列された一組の半導体ダイに、電気的に、かつ堅固に機械的に結合された傾斜部品内において前記信号を搬送するステップを備え、
前記半導体ダイは、水平方向に互いにオフセットされ、それによって前記垂直スタックの一方の側面に階段状テラスを規定し、
前記傾斜部品は、水平方向と垂直方向の間である前記階段状テラスに沿った方向に略平行に、前記垂直スタックの前記一方の側面に位置付けられ、
前記方法は、
前記一組の半導体ダイにおける所与の半導体ダイに、前記所与の半導体ダイの終端部において前記信号を結合するステップをさらに備え、
前記所与の半導体ダイは、静的屈曲部を含み、それによって、前記終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、方法。
【請求項１４】
前記傾斜部品は、
前記階段状テラスに平行な方向に沿って光信号を搬送するように構成された光導波路と、
一組の光学結合要素とを含み、
前記一組の光学結合要素における所与の光学結合要素は、前記一組の半導体ダイにおける所与の半導体ダイの終端部に、前記光信号を光学的に結合するように構成される、請求項１２に記載の電子演算機器。
【請求項１５】
前記一組の光学結合素子における光学結合素子は、光−電気変換器を含む、請求項１４に記載の電子演算機器。
【請求項１６】
前記傾斜部品は、容量結合近接通信を用いて、前記傾斜部品と前記半導体ダイの各々の終端部との間において、電気信号を電気的に結合するように構成される、請求項１２に記
載の電子演算機器。
【請求項１７】
前記傾斜部品は、容量結合近接通信を用いて、前記傾斜部品と前記半導体ダイの各々の終端部との間において、電気信号を電気的に結合するように構成される、請求項１３に記
載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
分野
本開示は、概して、半導体チップパッケージの設計に関する。より具体的には、本開示は、スタック内に配置された一群のチップとスタックに対して角度が付けられた傾斜部品とを含むとともに、静的屈曲部を含む半導体ダイの終端部においてチップと通信するチップパッケージに関する。
【背景技術】
【０００２】
関連技術
スタック状の半導体チップを含むチップパッケージは、プリント回路基板に接続された従来の個別にパッケージ化されたチップに比べて、非常に高い性能を提供することができる。これらのチップパッケージは、スタック内における異なるチップに対して異なるプロセスを用いる能力、高密度のロジックとメモリとを組み合わせる能力、および、より少電力でデータを転送する能力のような特定の利点も提供する。たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を実現するチップのスタックは、ベースチップ内において入出力（Ｉ／Ｏ）およびコントローラ機能を実現するために高金属層カウント（high-metal-layer-count）で高機能な論理プロセスを使用し、残余のスタックのために、より低い金属層カウント（lower metal-layer-count）でＤＲＡＭ専用のプロセスチップが用いられ得る。このように、結合された一組のチップは、ＤＲＡＭプロセスを用いて製造されたＩ／Ｏおよびコントローラの機能を含む単一のチップ、ロジックプロセスを用いて製造されたメモリ回路を含む単一のチップ、および／または、ロジックおよびメモリ双方の物理構造を製造するために単一のプロセスを用いようと試みることによって構築されたシステムよりも、良好な性能でかつ低コストを有し得る。
【０００３】
しかしながら、スタック化された半導体チップ間の低コストで高性能な（たとえば、高帯域幅の）相互接続を得ることは困難であり得る。たとえば、半導体チップは、チップのスタックにおける表面に露出されたボンドパッド間を、ワイヤボンドを用いて電気的に結合され得、それらのチップは、互いからオフセットされてチップ端部の階段を規定する。しかし、これらのワイヤボンドは低コストの組立技術を用いて実行することができるが、結果として得られるワイヤボンドは、典型的には、低帯域幅を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
対照的に、シリコン貫通ビア（Through-Silicon Via：ＴＳＶ）は、典型的に、ワイヤボンドよりも高い帯域幅を有する。ＴＳＶ製造技術においては、チップは、その活性面（active face）上の１つまたはより多くの金属層が背面の新しいパッドと導電接続されるように処理される。そして、チップはスタック内に接着的に接続され、それによって、１つのチップの背面の新しいパッドが、隣接チップの活性面上の対応するパッドとの導電接触を形成する。
【０００５】
しかしながら、ＴＳＶは典型的に、ワイヤボンドよりも高コストである。これは、ＴＳＶは、チップの活性シリコン層を通過するためである。結果として、ＴＳＶはトランジスタまたは配線のために用いることができたはずの領域を占有する。この機会費用は大きい。たとえば、ＴＳＶの排他または禁止の直径が２０μｍであり、ＴＳＶは３０μｍピッチで配列される場合は、およそ４５％のシリコン領域がＴＳＶによって消費されてしまう。これは、スタック内のチップにおける任意の回路のための領域に対するコストが、概略二倍になる。（実際、そのオーバヘッドはより大きくなる傾向にあり、それは、典型的に回路がＴＳＶを収容するために散らばってしまうからであり、それはさらに多くの領域を無駄にする）。さらに、ＴＳＶを製造することは、通常、追加的な処理動作が必要となり、それはさらにコストを増加する。
【０００６】
したがって、必要とされることは、上述の問題のないスタック状チップの利点を与えるチップパッケージである。
【課題を解決するための手段】
【０００７】
要約
本開示の１つの実施形態は、チップパッケージを提供する。このチップパッケージは、垂直スタック内において垂直スタック内の第１の半導体ダイに実質的に垂直な垂直方向に配列された一組の半導体ダイを含む。さらに、第１の半導体ダイの後の各半導体ダイは、垂直スタック内の直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定する。さらに、傾斜部品（ramp component）が、半導体ダイに電気的にかつ堅固に機械的に結合される。この傾斜部品は、垂直スタックの上記の一方の側面に位置付けられるとともに、水平方向と垂直方向との間である階段状スタックに沿った方向に略平行である。さらに、半導体ダイの各々は、静的屈曲部を含み、それによって、半導体ダイの各々の終端部が上記の方向と平行に、傾斜部品に機械的に結合される。
【０００８】
なお、屈曲部に関連した各半導体ダイにおける応力は、半導体ダイの降伏強度よりも小さいことに注意すべきである。さらに、各半導体ダイの厚みは、各半導体ダイが屈曲を容易にする曲げモーメントを有するように規定され得る。
【０００９】
傾斜部品は、さまざまな技術を用いて半導体ダイに電気的に結合され得る。たとえば、傾斜部品は、各半導体ダイの終端部などにおいて、各半導体ダイにはんだ付けされ得る。それに代えてまたはそれに加えて、傾斜部品は、マイクロスプリング（microspring）および／または異方性膜によって、半導体ダイの各々の終端部に電気的に結合されて得る。さらに、いくつかの実施形態においては、傾斜部品は、容量性結合近接通信を用いて、傾斜部品と各半導体ダイの終端部との間で電気信号を電気的に結合し得る。
【００１０】
いくつかの実施形態においては、傾斜部品は、上記の方向に沿って光信号を搬送するように構成された光導波路と一組の光学結合要素とを含み、一組の光学結合要素における所与の光学結合要素は、一組の半導体ダイにおける所与の半導体ダイの終端部に光信号を光学的に結合し得る。なお、光学的結合は、光近接通信を含み得る。
【００１１】
さらに、チップパッケージ内の要素を整列するために、さまざまな技術が用いられ得る。たとえば、各半導体ダイの終端部の表面はエッチピットを含み、半導体ダイの各エッチピットに対して、傾斜部品は対応するエッチピットを含む。さらに、チップパッケージは一組のボールを含み、一組のボールにおける所与のボールは、終端部表面のエッチピットと傾斜部品における対応するエッチピットとを機械的に結合する。
【００１２】
他の実施形態は、チップパッケージを含む（コンピュータシステムのような）電子機器を提供する。
【００１３】
他の実施形態は、信号を通信するための方法を提供する。この方法においては、信号は、垂直スタック内に垂直に配置された一組の半導体ダイに電気的にかつ堅固に機械的に結合された傾斜部品内に搬送される。なお、半導体ダイは水平方向に互いにオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定することに注意すべきである。さらに、傾斜部品は、スタックの一方の側面に、傾斜部品に沿った方向に略平行に位置付けられ、その方向は水平方向と垂直方向との間である。そして、信号は、一組の半導体ダイにおける所与の半導体ダイに、所与の半導体ダイの終端部において結合され、所与の半導体ダイは静的屈曲部を含み、それによって、終端部が上記の方向に平行でかつ傾斜部品に機械的に結合される。
【図面の簡単な説明】
【００１４】
【図１】本開示の実施形態に従うチップパッケージの側面図を示すブロック図である。
【図２】本開示の実施形態に従う図１におけるチップパッケージの上面図を示すブロック図である。
【図３】本開示の実施形態に従うチップパッケージの側面図を示すブロック図である。
【図４】本開示の実施形態に従うチップパッケージの側面図を示すブロック図である。
【図５】本開示の実施形態に従うチップパッケージにおいて信号を通信するための方法を示すフロー図である。
【図６】本開示の実施形態に従うチップパッケージを含む電子機器を示すブロック図である。
【発明を実施するための形態】
【００１５】
図面を通して、類似の番号は対応する部品を示していることに注意すべきである。さらに、同じ部品の複数のインスタンスが、ダッシュによってインスタンス番号から分離された共通の接頭語によって指定される。
【００１６】
詳細な説明
チップパッケージ、チップパッケージを含む電子機器、およびチップパッケージにおいて信号を通信するための方法の実施が説明される。このチップパッケージは、水平方向に互いにオフセットされた半導体ダイまたはチップの垂直スタックを含み、それによって、露出したパッドを有するテラスを規定する。高帯域幅の傾斜部品が、テラスに略平行に位置付けられ、露出したパッドに電気的かつ機械的に結合される。たとえば、傾斜部品は、はんだ、マイクロスプリング（microspring）、および／または、異方性導電膜を用いて、半導体ダイと結合され得る。さらに、各半導体ダイは静的屈曲部を含み、それによって各半導体ダイの終端部がその方向に平行でかつ傾斜部品に機械的に結合される。これらの終端部は、半導体ダイと傾斜部品との間において、たとえば、近接通信を介して、高帯域幅の信号通信を容易にし得る。
【００１７】
半導体ダイにおいてコストがかかり領域を消費するシリコン貫通ビア（ＴＳＶ）の必要性を取り除くことによって、チップパッケージは、高帯域幅でかつ低コストを提供することができる。たとえば、コストは、半導体ダイにおける処理動作およびＴＳＶに関連する無駄な領域を避けることによって低減され得る。したがって、スタック内のチップは、標準的な処理技術を用いて製造することができる。さらに、はんだ、マイクロスプリング、および／または異方性膜は、ワイヤボンディングよりも、低いコストを有し、および／または、改善された信頼性を提供し得る。それに加えて、傾斜部品は、ワイヤボンディングよりも、高い内部要素通信帯域幅および低減された時間遅れを提供することができるとともに、ＴＳＶを含む半導体ダイによって提供されるのと同等の通信帯域幅および時間遅れを有し得る。
【００１８】
チップパッケージの実施形態を説明する。図１は、チップパッケージ１００の側面図を示すブロック図を表わしている。（「傾斜スタックチップパッケージ」とも称される）このチップパッケージにおいては、一組の半導体ダイ１１０が、スタック１１２において垂直方向１１４に配列される。垂直方向１１４は、スタック１１２における半導体ダイ１１０−１に実質的に垂直である（したがって、半導体ダイ１１０−１の平面における水平方向１１６と実質的に垂直である）ことに注意すべきである。さらに、半導体ダイ１１０−１の後の各半導体ダイは、スタック１１２における直前の半導体ダイからオフセット値１１８のうちの関連したものだけ水平方向１１６にオフセットされ、それによって、スタック１１２の一方の側面に階段状テラス１２０を規定する。これらのオフセット値は、一組の半導体ダイ１１０について略一定であってもよいし、一組の半導体ダイ１１０にわたって変化してもよい（すなわち、階段状テラス１２０における異なる段についてのオフセット値が異なってもよい）。
【００１９】
さらに、高帯域幅傾斜部品１２２は、半導体ダイ１１０に堅固に機械的にかつ電気的に結合され、それによって、半導体ダイ１１０間における通信を容易にし、および／または半導体ダイ１１０への電力を供給する。この傾斜部品１２２は、スタック１１２の一方の側面に位置付けられ、階段状テラス１２０に沿った方向１２４（角度１２６）に略平行であり、その方向は水平方向１１６と垂直方向１１４との間である。さらに、半導体ダイ１１０と傾斜部品１２２との間の堅固で機械的なおよび／または電気的な結合は、半導体ダイ１１０の（終端部１２８のような）終端部において生じ、半導体ダイ１１０は、終端部において、各半導体ダイ１１０の終端部が方向１２４に平行であるような（静的屈曲部１３０のような）静的屈曲部を含む。たとえば、終端部への堅固で機械的なおよび／または電気的な結合は、はんだボール１３８のようなはんだボールを介して生じ得る。以下でさらに説明されるように、これらの終端部は、傾斜部品１２２と半導体ダイ１１０との間において、（光信号または電気信号のような）信号の通信を容易にする、広い同一平面領域を与える。
【００２０】
なお、静的屈曲部に関連する各半導体ダイ１１０の応力は、各半導体ダイ１１０における１つの半導体の降伏強度よりも小さいことに注意すべきである。さらに、各半導体ダイ１１０の厚み１３４は、各半導体ダイ１１０が静的屈曲を容易にする曲げモーメントを有するように規定され得る。したがって、静的屈曲部は小さな曲げ半径を有し、終端部と傾斜部品１２２との間における同一平面の重なりのための広範な領域を確保し得る。
【００２１】
スタック１１２における半導体ダイ１１０は、１５０℃において１０秒で固化するエポキシ樹脂または接着剤のような接着層１３２によって、互いに機械的に結合され得る。さらに、一組の半導体ダイ１１０における所与の半導体ダイは公称厚み１３４を有し、接着層１３２は公称厚み１３６を有し得る。しかしながら、いくつかの実施形態においては、スタック１１２内の半導体ダイ１１０および／または接着層１３２の少なくともいくつかの厚みは異なっていてもよいことに注意すべきである（たとえば、半導体ダイ１１０および接着層１３２のいずれかまたは双方の厚みは、垂直方向１１４に沿って変化してもよい）。
【００２２】
例示的な実施形態においては、公称厚み１３４は、５０〜１００μｍの間である。（しかしながら、他の実施形態においては、厚み１３４は３０〜２５０μｍであってもよい。）なお、５０〜１００μｍの間の公称厚み１３４について、角度１２６は１０°〜１５°であり得ることに注意すべきである。一般的に、公称厚み１３４は、スタック１１２内の半導体ダイ１１０の数に部分的に依存する。さらに、接着層１３２の公称厚み１３６は、最大６００μｍであり得ることに注意すべきである（しかしながら、他の実施形態においては、厚み１３６は１０μｍと同じくらいに小さくてもよい）。
【００２３】
さらに、オフセット値１１８は、方向１２４（または角度１２６）、および傾斜部品１２２を一組の半導体ダイ１１０に堅固に機械的に結合するために用いられる（はんだボール１３８のような）はんだボールの公称厚みに基づいて決定され得る。はんだの厚みは、スタック１１２にわたって略一定であってもよいし、スタックにわたって（すなわち、垂直方向１１４に沿って）変化してもよいことに注意すべきである。
【００２４】
いくつかの実施形態においては、垂直方向１１４における一組の半導体ダイ１１０にわたる積算位置誤差（すなわち、スタック１１２にわたる半導体ダイの垂直部分における積算位置誤差）は、半導体ダイ１１０間における一組の半導体ダイ１１０と接着層１３２とに関連する垂直誤差の合計よりも小さい。たとえば、積算位置誤差は、半導体ダイ１１０の厚み変動、接着層１３２の厚み変動、および／または接着層１３２の少なくともいくつかにおける（圧縮グラファイト繊維のような）任意的な熱拡散材料１４０の厚み変動に関連し得る。いくつかの実施形態においては、積算位置誤差は１μｍよりも小さくてもよいし、０μｍと同じで合ってもよい。さらに、一組の半導体ダイ１１０は、平面内の最大誤差（すなわち、距離１４２における最大誤差）を有し、それは、所定値よりも小さい（鋸刃線（saw line）位置における変動のような）半導体ダイ１１０の端部変動に関連する（たとえば、最大位置誤差は、１μｍよりも小さくてもよいし、０μｍと同じくらいに小さくてもよい）。これは、ピックアンドプレースツールを用いることによって達成することができ、半導体ダイ１１０上の（基準マーカのような）光学アライメントマーカを用いてチップパッケージが組立てられ、距離１４２が半導体ダイ１１０についての鋸刃線の中央に対して測定される。さらに、組立てにおいて、半導体ダイ１１０は、（スタック１１２における直前の半導体ダイに対して、半導体ダイ１１０−１の後の各半導体ダイを参照することに代えて）階段状テラス１２０をミラーリングした階段状テラスを含む組立部品や治具を参照してもよい。
【００２５】
垂直方向１１４における機械的アライメント誤差を調整するために、（はんだパッド１４４−１および／またははんだパッド１４４−２のような）はんだバンプやパッド、および／または、はんだボール１３８の高さおよびピッチは、垂直方向１１４に沿った少なくともいくつか半導体ダイ１１０間において変化してもよいことに注意すべきである。距離１４２（すなわち、半導体ダイ１１０−１についての鋸刃線の中央に対するはんだパッド１４４−１の位置）は６０μｍであり、はんだパッド１４４は各々８０μｍの幅を有し得ることに注意すべきである。さらに、（はんだボール１３８のような）はんだボールは、リフローまたは溶融前には１２０μｍの直径を有し、溶融後はおよそ４０〜６０μｍの間の厚みを有し得る。いくつかの実施形態においては、はんだボールの２つ以上の列が、所与の半導体ダイに傾斜部品１２２を堅固に結合してもよい。
【００２６】
図２は、スタック１１２（図１）が４つの半導体ダイ１１０を含むチップパッケージ１００の上面図を示すブロック図を表わす。このチップパッケージ１００の図は、いくつかの実施形態において、はんだパッド２１０が非長方形であり得ることを示している。たとえば、はんだパッド５１０は、８０μｍ幅で１２０μｍ長さの楕円形状を有し得る。半導体ダイ１１０および／または傾斜部品１２２上のこれらのはんだパッド形状は、ある程度の水平位置誤差および／または垂直位置誤差に耐性を有し得る。
【００２７】
いくつかの実施形態においては、はんだパッドは、傾斜部品１２２の端部へと移動され得る。これは、垂直配向（すなわち、図１における角度１２６が０°）を容易にし得る。この構成は、入出力（Ｉ／Ｏ）信号線および電力線に関連する接点またはパッドが、（下方の突起（spine）に代えて）傾斜部品の端部であるようなメモリモジュールを容易にする。このようにして、傾斜部品における多くの拡散層が低減され得る。たとえば、このメモリモジュールにおいては、傾斜部品３１２の端部に沿って、６０個の接点またはパッドがある。
【００２８】
チップパッケージ３００の側面図を示すブロック図を表わす図３に示されるように、いくつかの実施形態においては、傾斜部品１２２は、方向１２４に沿って光信号を搬送するように構成された追加の光導波路３１０を含む。さらに、（追加結合要素３１２のような）一組の追加結合要素が、半導体ダイ１１０の１つ以上の終端部へおよび／または終端部から光信号を光学的に結合し、所与の結合要素は、所与の半導体ダイへおよび／または所与の半導体ダイからその光信号を光学的に結合する（したがって、追加結合要素３１２は、半導体ダイ１１０−２の終端部へおよび／または終端部から、光信号を光学的に結合し得る）。なお、追加結合要素は、回折格子、角度が付けられた反射板または鏡、ビームスプリッタ、および／またはレンズのような光学結合要素であり得ることに注意すべきである。以下でさらに説明されるように、いくつかの実施形態においては、終端部へおよび／または終端部から光信号を通信することは、（高帯域幅でかつ低時間遅れの通信を提供し得る）光学的に結合された信号の光近接通信を含み得る。
【００２９】
代替的に、図１に示されるような他の実施形態においては、傾斜部品１２２は、電気信号を搬送する信号線を含み得る。これらの実施形態においては、傾斜部品１２２は、はんだ、マイクロスプリング、（図４を参照して以下で説明されるボールインピット（ball-in-pit）構造における）ミクロスフェア、および／または（「異方性導電膜」とも称される、異方性エラストマ膜のような）異方性膜を含むさまざまな技術を用いて、半導体ダイ１１０の終端部に電気的および／または機械的に結合され得る。さらに、以下でさらに説明されるように、終端部へおよび／または終端部からの電気信号の通信は、傾斜部品１２２および終端部の表面上または表面近傍のＰｘＣコネクタ（図示せず）を介した、（高帯域幅かつ低時間遅れ通信を提供し得る）容量結合信号の容量結合近接通信のような近接通信（ＰｘＣ）を含み得る。
【００３０】
したがって、いくつかの実施形態においては、傾斜部品１２０と半導体ダイ１１０との間（および、より一般的には、チップパッケージ内の要素間、またはチップパッケージと外部機器との間）の通信は、ＰｘＣは、（「電気的近接通信」とも称される）容量結合信号の通信、（「光学的近接通信」とも称される）光学結合信号の通信、（「電磁的近接通信」とも称される）電磁結合信号の通信、誘導結合信号の通信、および／または、導電結合信号の通信のような電磁的に結合された信号のＰｘＣを含み得る。
【００３１】
電気信号がＰｘＣを用いて通信される実施形態においては、一般的に、得られた電気接点のインピーダンスは導電性および／または容量性であり得、すなわち、同相成分および／または異相成分を含む複素インピーダンスを有し得る。（はんだ、マイクロスプリング、異方性層のような）電気接点機構にかかわらず、接点に関連したインピーダンスが導電性である場合は、従来の送受信Ｉ／Ｏ回路がチップパッケージ３００内の要素において用いられてもよい。しかし、複素の（そして、おそらく、可変の）インピーダンスを有する接点について、送受信Ｉ／Ｏ回路は、２００９年４月１７日に出願された、ロバートＪ.ドロストらによる「可変複素インピーダンスを用いたコネクタ用の受信回路（Receive Circuit for Connectors with Variable Complex Impedance）」と題する米国特許出願１２／４２５，８７１、代理人整理番号ＳＵＮ０９−０２８５に記載された１つ以上の実施形態を含み、その内容は、参照により本明細書に引用される。
【００３２】
先述の実施形態は、チップパッケージの特定の構成を示しているが、要素の機械的アライメントを実現するために、多くの技術および構成が用いられてもよい。たとえば、チップパッケージ４００の側面図を示すブロック図を表わす図４に示されるように、半導体ダイ１１０および／または傾斜部品１２２は、ボールアンドピット（ball-and-pit）アライメント技術（および、より一般的には、ポジティブフィーチャ・イン・ネガティブフィーチャ（positive-feature-in-negative-feature）アライメント技術）を用いて互いに対して位置付けられてもよい。特に、（ボール４１２のような）ボールは、半導体ダイ１１０の終端部と傾斜部品１２２とを機械的に結合するとともに相対的に揃えるように、（エッチピット４１０のような）エッチピットに位置付けられ得る。いくつかの実施形態においては、スタック１１２における半導体ダイを揃えるために、ボールアンドピットアライメント技術が用いられる。図４はボールを示しているが、半球型バンプのようなさまざまなポジティブフィーチャが用いられてもよい。したがって、一般的には、チップパッケージにおける要素上のポジティブおよびネガティブな表面フィーチャを機械的にロックする任意の組み合わせが、チップパッケージを揃えおよび／または組立てるために用いられてもよい。
【００３３】
次に、方法の実施形態を説明する。図５は、（図１および図２におけるチップパッケージ１００のような）チップパッケージにおいて信号を通信するための方法５００を示すフロー図を表わす。この方法において、信号は、垂直スタック内に垂直方向に配列された一組の半導体ダイに電気的にかつ堅固に機械的に結合された傾斜部品内に搬送される（動作５１０）。なお、半導体ダイは、互いに水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定することに注意すべきである。さらに、傾斜部品は、垂直スタックの一方の側面において、その階段状テラスに沿った方向に略平行に位置付けられ、その方向は水平方向と垂直方向との間である。そして、信号は、一組の半導体ダイにおける所与の半導体ダイに、所与の半導体ダイの終端部において結合され（動作５１２）、所与の半導体ダイは静的屈曲部を含み、それによって終端部がその方向に平行でかつ傾斜部品に機械的に結合される。
【００３４】
方法５００のいくつかの実施形態においては、追加的な動作あるいはより少ない動作があってもよい。さらに、動作の順序が変更されてもよく、および／または、２つまたはより多くの動作が、単一の動作に結合されてもよい。
【００３５】
次に、電子機器の実施形態を説明する。図６は、（先述のチップパッケージの実施形態のうちの１つであり得る）チップパッケージ６１０を含む電子機器６００を示すブロック図を表わす。
【００３６】
例示的な実施形態においては、（先述のチップパッケージの実施形態のうちの１つのような）チップパッケージは、高性能デバイスを容易にし得る。たとえば、いくつかの実施形態においては、傾斜スタックチップパッケージは、デュアルインラインメモリモジュール（dual in-line memory module）内に含まれる。たとえば、傾斜スタックチップパッケージ内には、（ダイナミックランダムアクセスメモリまたは他のタイプのメモリ記憶デバイスのような）メモリデバイスが最大８０個あり得る。必要に応じて、「悪質の」または欠陥のあるメモリデバイスを無効にすることができる。したがって、（８０個のうちの）７２個のメモリデバイスが用いられるかもしれない。さらに、この構成は、メモリモジュールにおけるメモリデバイスの全帯域幅を露出し、任意のメモリデバイスへのアクセスにおける時間遅れがほとんどまたは全くないようにする。
【００３７】
代替的に、デュアルインラインメモリモジュールは、各々が傾斜スタックチップパッケージを含み得る複数のフィールドを含み得る。たとえば、あるデュアルインラインメモリモジュールには、（各々が９つのメモリデバイスを含む）４つの傾斜スタックチップパッケージを含まれ得る。
【００３８】
いくつかの実施形態においては、（１つまたはより多くのチップパッケージを含み得る）１つ以上のこれらのデュアルインラインメモリモジュールは、プロセッサに結合され得る。たとえば、プロセッサは、容量的に信号を結合する容量性近接通信（capacitive proximity communication：ＰｘＣ）を用いて、１つまたはより多くのデュアルインラインメモリモジュールに結合され得る。そして、プロセッサは、Ｃ４はんだボールを用いて基板上に搭載され得る。
【００３９】
したがって、電子機器６００は、ＶＬＳＩ回路、スイッチ、ハブ、ブリッジ、ルータ、通信システム、ストレージエリアネットワーク、データセンタ、（ローカルエリアネットワークのような）ネットワーク、および／または、（マルチコアプロセッサコンピュータシステムのような）コンピュータシステムのような、機器またはシステムを含み得る。さらに、コンピュータシステムは、限定されないが、（マルチソケット、マルチラックサーバのような）サーバ、ラップトップコンピュータ、通信機器または通信システム、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ、ブレード、企業用コンピュータ（enterprise computer）、データセンタ、携帯演算機器、スーパーコンピュータ、ネットワーク接続記憶装置（network-attached-storage：ＮＡＳ）システム、ストレージエリアネットワーク（ＳＡＮ）システム、および／または、他の電子演算機器を含み得る。なお、所与のコンピュータシステムは、１つの場所にあってもよいし、複数の地理的に離れた場所にわたって分散されてもよい。
【００４０】
チップパッケージ１００（図１，図２），３００（図３），４００（図４）および電子機器６００は、より少ない要素を含んでもよいし、追加の要素を含んでもよい。たとえば、傾斜部品上に１つまたはより多くの半導体ダイについてのはんだパッドを含まないことによるような、傾斜スタックチップパッケージにおける半導体ダイのスタックに規定される断絶（break）があってもよい。さらに、チップパッケージの実施形態における１つまたはより多くの要素は、光モジュレータ、（追加フィルタ（add filter）のような）光マルチプレクサ、（ドロップフィルタ（drop filter）のような）光デマルチプレクサ、光フィルタ、および／または光スイッチを含み得る。
【００４１】
さらに、これらの機器およびシステムは、多くの個別のアイテムを有するものとして示されるが、本明細書において記載された実施形態の構造図というよりはむしろ、存在し得るさまざまな特徴の機能的記述であることが意図されている。したがって、これらの実施形態において、２つ以上の要素が単一の要素に結合されてもよいし、および／または、１つまたはより多くの要素の位置が変更されてもよい。さらに、先述の実施形態における機能は、当該技術分野で公知であるように、より多いハードウェアと少ないソフトウェアとで実行されてもよく、あるいは、より少ないハードウェアとより多いソフトウェアとで実行されてもよい。
【００４２】
先述の実施形態は、チップパッケージにおいて（シリコンのような）半導体ダイを用いているが、他の実施形態においては、１つまたはより多くのこれらのチップにおける基板材料として半導体以外の異なる材料が用いられてもよい。しかしながら、シリコンが用いられる実施形態においては、半導体ダイ１１０（図１〜図４）は、標準的なシリコン処理を用いて製造され得る。これらの半導体ダイは、ロジック機能および／またはメモリ機能を支援するシリコン領域を提供し得る。
【００４３】
さらに、図１を再び参照して、傾斜部品１２２は、半導体ダイ１１０と電気的に結合するための金属配線を有するプラスチック基板のような受動部品であってもよい。たとえば、傾斜部品１２２は、射出成型プラスチックを用いて製造されてもよい。あるいは、傾斜部品１２２は、リソグラフィ的に規定された配線、信号線または光導波路を有する他の半導体ダイであってもよい。たとえば、光導波路３１０（図３）は、シリコンオンインシュレータ（silicon-on-insulator）技術を用いて実現されてもよい。傾斜部品１２２が半導体ダイを含む実施形態においては、制限増幅器のような能動デバイスが、信号線間のクロストークを低減するために含まれてもよい。さらに、クロストークは、作動信号化（differential signaling）を用いる能動型または受動型いずれかの傾斜部品１２２において低減され得る。
【００４４】
いくつかの実施形態においては、傾斜部品１２２は、（はんだボール１３８のような）はんだボールを介して半導体ダイ１１０間でデータ信号および電力信号を伝達するトランジスタおよび配線を含む。たとえば、傾斜部品１２２は、高圧信号を含んでもよい。これらの信号は、（キャパシタ−キャパシタ降圧レギュレータのような）降圧レギュレータ、ならびに、半導体ダイ１１０に結合するためのキャパシタおよび／またはインダクタの個別部品を用いて、半導体ダイ１１０上での使用のために降圧され得る。
【００４５】
さらに、傾斜部品１２２は、メモリのためのバッファチップまたはロジックチップ、および／または、外部機器および／またはシステムへのＩ／Ｏコネクタを含み得る。たとえば、Ｉ／Ｏコネクタは、外部機器に結合するための１つ以上のボールボンド、ワイヤボンド、端部コネクタ、および／またはＰｘＣコネクタを含み得る。いくつかの実施形態においては、これらのＩ／Ｏコネクタは、傾斜部品１２２の背面であってもよく、傾斜部品１２２は、ＰｘＣコネクタまたははんだパッド（たとえば、はんだパッド１４４−２）のような半導体ダイ１１０近傍の追加的なコネクタにＩ／Ｏコネクタを結合する、１つまたはより多くのシリコン貫通ビア（ＴＳＶ）を含んでもよい。
【００４６】
いくつかの実施形態においては、傾斜部品１２２および半導体ダイ１１０は、（プリント回路基板または半導体ダイのような）追加基板上に搭載される。この追加基板は、外部機器へ結合するためのボールボンド、ワイヤボンド、端部コネクタ、および／またはＰｘＣコネクタを含み得る。これらのＩ／Ｏコネクタが追加基板の背面である場合は、追加基板は１つ以上のＴＳＶを含み得る。
【００４７】
先述したように、いくつかの実施形態においては、追加的な熱拡散材料１４０（および、より一般的には、高熱伝導率を有する半導体ダイ１１０間の中間材料）が、１つ以上の半導体ダイ１１０および／または傾斜部品１２２についての回路の動作中に生成される熱を取り除くのに役立ち得る。この熱管理は、以下の熱経路、すなわち、半導体ダイ１１０の平面における第１の熱経路、接着層１３２の平面における第２の熱経路、および／または追加的な熱拡散材料１４０の平面における第３の熱経路の任意のものを含み得る。特に、これらの熱経路に関連する熱流束は、チップパッケージの端部における熱結合を介して、互いに独立して管理され得る。この熱管理は、位相変化冷却法（phase change cooling）、浸漬式冷却法、および／または冷却板の使用を含み得ることに注意すべきである。さらに、チップパッケージの端部における断面積を通って拡散する第１の熱経路に関連する熱流束は、公称厚み１３４の関数である。したがって、半導体ダイ１１０のより大きなまたはより小さい公称厚みを有するチップパッケージにおいては、熱管理は異なり得る。
【００４８】
なお、いくつかの再加工を可能とするパッケージング技術は、パッケージングおよび組立て前に、より低い半導体ダイの歩留まりまたは広範囲にテストするための高い費用に直面したときに、より費用対効果があることに注意すべきである。したがって、半導体ダイ１１０と傾斜部品１１２との間の機械的、光学的および／または電気的な結合が再結合可能である（remateable）実施形態においては、（組立て、検査、または通電テスト時に認識される粗悪チップを交換するような）再加工を可能とすることによって、チップパッケージの歩留まりを増加することができる。この点において、再結合可能な機械的、光学的または電気的結合は、再加工または（はんだを用いる場合のような）加熱を必要とすることなく、繰り返し（すなわち、２回以上）確立および分解が可能な機械的または電気的結合であると理解されるべきである。いくつかの実施形態においては、再結合可能な機械的、光学的または電気的結合は、（一緒に留める要素のような）互いに対して結合するように設計された、オス・メス要素を含む。
【００４９】
いくつかの実施形態においては、先述の実施形態におけるチップパッケージの少なくとも一部の周りに任意的なカプセル化があってもよいことに注意すべきである。さらに、チップパッケージにおける要素間のエアギャップは、熱の除去を改善するためにアンダーフィルされてもよい。これは角度１２６を低減すること、すなわち、半導体ダイ１１０がより垂直方向１１４に傾くことによって容易にされ得る。
【００５０】
上記の説明は、任意の当業者が本開示を実行および使用することができることを意図しており、特定の用途およびその要件の内容において提供される。さらに、本開示の実施形態の上記の説明は、例示および説明の目的のためだけに提供されている。それらは、包括的であること、または本開示を開示された形態に限定することを意図したものではない。したがって、多くの修正および変形が当業者には明らかであり、本明細書において規定された一般的な原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、先述の実施形態の議論は、本開示を限定することを意図したものではない。そのため、本開示は、示された実施形態に限定することを意図したものではなく、本明細書に開示された原理および特徴に一致する最も広い範囲に一致することを意図したものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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