(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に、１つまたは複数の短冊状の化合物半導体によって構成された４つの抵抗体を前記短冊状の化合物半導体の短辺方向に一列に並べた前記短辺方向に長い長方形の領域である感磁部と、
前記化合物半導体で構成される４つの抵抗体をフルブリッジ構造に接続する金属配線とを備え、
前記化合物半導体の長辺の長さ（Ａ）と前記感磁部の長辺に沿った前記金属配線の幅（Ｂ）との積を、前記感磁部の短辺に沿った前記金属配線の幅（Ｃ）と前記感磁部の長辺の長さ（Ｄ）との積で除した値（Ａ×Ｂ／Ｃ×Ｄ）が０．４６以上０．８６以下となり、かつ、
前記化合物半導体の長辺の長さ（Ａ）に対する前記感磁部の長辺の長さ（Ｄ）の比率（Ｄ／Ａ）が２．０以上２０以下となるように形成されていることを特徴とする磁気抵抗素子。
【請求項２】
前記抵抗体が複数の短冊状の化合物半導体で構成され、各抵抗体を構成する複数の化合物半導体は、ミアンダ接続されていることを特徴とする請求項１に記載の磁気抵抗素子。
【請求項３】
前記感磁部が、各ブロックが１つまたは複数の前記化合物半導体で構成された４つのブロックを有し、該ブロックのうち互いに隣接して接続されていない第１のブロックおよび第３のブロックを接続する配線の外部接続端子と、第２のブロックおよび第４のブロックを接続する配線の外部接続端子とは、それぞれ、出力信号が出力される端子であることを特徴とする請求項１または２に記載の磁気抵抗素子。
【請求項４】
前記化合物半導体は、ＩｎＡｓｙＳｂ（１−ｙ）（０≦ｙ≦１）からなる薄膜であることを特徴とする請求項１から３のいずれかに記載の磁気抵抗素子。
【請求項５】
前記基板は、Ｓｉ基板またはＧａＡｓ基板であることを特徴とする請求項１から４のいずれかに記載の磁気抵抗素子。
【請求項６】
前記感磁部の長辺の長さ（Ｄ）が０．５ｍｍ以上８ｍｍ以下であることを特徴とする請求項１から５のいずれかに記載の磁気抵抗素子。
【請求項７】
前記金属配線の厚みが０．１μｍ以上１．５μｍ以下であることを特徴とする請求項１から６のいずれかに記載の磁気抵抗素子。
【請求項８】
前記感磁部の短辺に沿った金属配線の幅（Ｃ）が１μｍ以上３００μｍ以下であることを特徴とする請求項１から７のいずれかに記載の磁気抵抗素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部磁場強度を検知する磁気抵抗素子に関する。
【背景技術】
【０００２】
一般に、磁気抵抗素子は、素子の入力端子間にバイアスをかけ、周囲の磁界の変化に応じて素子内を流れるキャリアの行路が変化することで、出力端子に起電力が生じたり、素子の抵抗値が変化したりすることで磁界強度の測定を行う素子である。
【０００３】
この磁気抵抗素子の用途としては、紙幣などに代表されるような磁気印刷物の磁気パターンを検出する素子、強磁性体からなる歯車の回転を検出する素子などがある。
【０００４】
磁気抵抗素子の磁気抵抗効果は、次式（１）、（２）で表すことができる。
【０００５】
（ΔＲ／Ｒ０）∝（μ×Ｂ）2：低印加磁界時      ……（１）
（ΔＲ／Ｒ０）∝（μ×Ｂ）  ：高印加磁界時      ……（２）
【０００６】
なお、式（１）、式（２）中、ΔＲ＝ＲＢ−Ｒ０であり、ＲＢは磁界中での抵抗値であり、Ｒ０は無磁界での抵抗値である。また、μは電子移動度、Ｂは印加磁界である。ΔＲ／Ｒ０は磁気抵抗素子の感度に相当し、低磁場中では電子移動度μの２乗に比例し、高磁場中では電子移動度μに比例する。よって、磁気抵抗素子では、より高い感度（ΔＲ／Ｒ０）を得るために、電子移動度μの高いＩｎＳｂのバルクや、真空蒸着法により形成した薄膜などが用いられている。
【０００７】
磁気抵抗素子では一般に、短絡電極が複数形成された化合物半導体薄膜により複数の抵抗体を構成し、これらの複数の抵抗体を並べて長方形の感磁部を形成している。抵抗体を複数の化合物半導体薄膜で構成した場合には、各抵抗体を構成する化合物半導体薄膜を基板上にミアンダ状に配線している。また、抵抗体は金属配線によりブリッジ接続されており、この金属配線に電気的接続された取り出し電極を外部端子と接続することにより検出動作を行っている。このような磁気抵抗素子は、感磁部に対向して歯車を回転させたときに生じる抵抗の変化を電圧の変化として測定することにより、歯車等を検出することができる（例えば、特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３２７８５９号公報
【特許文献２】特開平７−２２６５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年、産業ロボットの小型化に伴い、回転媒体、さらにはセンサへの小型化要求が厳しくなってきており、センシング対象の小型化に対応するため、センサのセンシングも高い精度が求められている。一方で小型化に伴ってデバイス間の発熱が無視できないので、温度変化の小さいセンサであることも求められている。
【００１０】
磁気抵抗素子をフルブリッジに形成し、抵抗の変化を電圧の変化として、歯車等を検出するセンサにおいては、出力端子の電圧が印加電圧の１／２となるのが理想であるが、現実的には理想値からの電圧のズレ（以下オフセット電圧と呼ぶ）が生じる。オフセット電圧は、温度特性変化を伴うが、出力電圧に合わさって出力されるため、センサの検出精度悪化の要因となる。すなわち、温度変化も含めて、精度の高いセンサを実現するためには、オフセット電圧自体およびオフセット電圧の温度変化を小さくしたセンサを提供する必要がある。
【００１１】
歯車等の被検知体のピッチに応じて、多数の短冊状の化合物半導体からなる各抵抗体は、歯車の回転方向に、大きさおよび各抵抗体同士の間隔が決まっているため、短冊短辺方向に長い長方形の領域である感磁部の長辺方向のサイズは小さくできない。すなわち、磁気抵抗素子を小型化するためには、歯車の回転方向と直交する短辺方向のサイズを小さくすることになる。
【００１２】
特許文献２に記載のように、隣り合う検出要素すなわち磁気抵抗体の間隔と、外側の磁気抵抗体とその外側の引き回し電極との間隔を全て等しくし、斜めからの光で露光した場合、つまり非対称な光の回折によりパターン幅が隣接する間隔のうち左右どちらか一方の間隔の影響をより強く受ける場合、各磁気抵抗体の最も外側の左右どちらか一本のエレメントの幅が狭くなったとしても、影響を受ける間隔が等しければその変化量が等しくなるため、各磁気抵抗体のパターン幅のバランスが保たれ、平均パターン幅が全て等しくなり、電気抵抗値を等しく形成することが可能となる技術が報告されている。しかしながら、デバイスを小型化した場合は例えば５Ｖ印加でのオフセット電圧の絶対値が１０ｍＶ以下、オフセット電圧の温度による変化が例えば２５℃から１００℃で３ｍＶ以下などが要求され、この要求には不十分であった。
【００１３】
本発明は、このような問題を鑑みてなされたものであり、その目的とするところは、工業的に製造が容易な方法で、オフセット電圧およびその温度変化を小さくして、検出精度を向上させた磁気抵抗素子を提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明の一態様によれば、基板と、前記基板上に、１つまたは複数の短冊状の化合物半導体によって構成された４つの抵抗体を前記短冊状の化合物半導体の短辺方向に一列に並べた前記短辺方向に長い長方形の領域である感磁部と、前記化合物半導体で構成される４つの抵抗体をフルブリッジ構造に接続する金属配線とを備え、前記化合物半導体の長辺の長さ（Ａ）と前記感磁部の長辺に沿った前記金属配線の幅（Ｂ）との積を、前記感磁部の短辺に沿った前記金属配線の幅（Ｃ）と前記感磁部の長辺の長さ（Ｄ）との積で除した値（Ａ×Ｂ／Ｃ×Ｄ）が０．２９から０．８６の間となるように形成されていることを特徴とする磁気抵抗素子である。
【００１５】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記抵抗体が複数の短冊状の化合物半導体で構成され、各抵抗体を構成する複数の化合物半導体は、ミアンダ接続されていることを特徴とする。
【００１６】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記感磁部が、各ブロックが１つまたは複数の前記化合物半導体で構成された４つのブロックを有し、該ブロックのうち互いに隣接して接続されていない第１のブロックおよび第３のブロックを接続する配線の外部接続端子と、前記第２のブロックおよび第４のブロックを接続する配線の外部接続端子とは、それぞれ、出力信号が出力される端子であることを特徴とする。
【００１７】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記化合物半導体は、ＩｎＡｓｙＳｂ（１−ｙ）（０≦ｙ≦１）からなる薄膜であることを特徴とする。
【００１８】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記基板は、Ｓｉ基板またはＧａＡｓ基板であることを特徴とする。
【００１９】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記感磁部の長辺の長さ（Ｄ）が０．５ｍｍ以上８ｍｍ以下であることを特徴とする。
【００２０】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記金属配線の厚みが０．１μｍ以上１．５μｍ以下であることを特徴とする。
【００２１】
本発明の他の態様によれば、上記の磁気抵抗素子において、前記感磁部の短辺に沿った金属配線の幅（Ｃ）が１μｍ以上３００μｍ以下であることを特徴とする。
【発明の効果】
【００２２】
本発明の磁気抵抗素子によれば、大きさを小さくすることができ、オフセット電圧を小さくすることにより検出精度を向上させた磁気抵抗素子を工業的に容易に提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の磁気抵抗素子の一例を示す構成図である。
【図２】本発明の磁気抵抗素子の製造工程の一例を示す工程図である。
【図３】本発明の磁気抵抗素子の構成比を説明するための図である。
【図４】磁気抵抗素子の配線幅とオフセット電圧の相関を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、詳細に説明する。
【００２５】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。図１は、本発明に係る磁気抵抗素子の概略構成を示したものである。図１において（ａ）は上面図であり、（ｂ）は断面図である。磁気抵抗素子は、絶縁基板１１と、絶縁基板１１上に４つの抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４を並べて配置した長方形の領域である感磁部と、これらの抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４をフルブリッジに接続する金属配線１４−１、１４−２、１４−３、１４−４と、感磁部の化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・と外部との電気的接続を行うための取り出し電極１８−１、１８−２、１８−３、１８−４とを備えて構成される。また、各抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４は、短冊状の化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・を、その短辺方向に４列並列に配置して、接続配線１５によりミアンダ状に配線接続して構成される。また、抵抗体を構成する化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・上には、磁界に対する感度を調整するための複数の短絡電極１３と保護層（保護膜ともいう）１６とが形成されている。さらに、絶縁基板１１上には、化合物半導体膜１２を保護するための保護膜１６が、化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・、金属配線１４−１、１４−２、１４−３、１４−４等の間または周囲に形成されている。なお、図１の例では、各抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４を４つの化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・で構成する場合を例に挙げて説明しているが、各抵抗体を構成する化合物半導体膜の数はこれに限定されない。
【００２６】
なお、図１の例では、短絡電極１３が上下２層１３ａ、１３ｂであり、金属配線１４も上下２層１４ａ、１４ｂであり、接続配線１５も上下２層１５ａ、１５ｂである場合について図示されているが、これらは１層構成でもよい。
【００２７】
感磁部は、４つの抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４で構成されている。具体的には、一番左から４つの化合物半導体膜１２ａ、１２ｂ、１２ｃ、１２ｄを含む第１の抵抗体Ｒ１と、５番目から８番目の４つの化合物半導体膜１２ｅ、１２ｆ、１２ｇ、１２ｈを含む第２の抵抗体Ｒ２と、９番目から１２番目の４つの化合物半導体膜１２ｉ、１２ｊ、１２ｋ、１２ｌを含む第３の抵抗体Ｒ３と、１３番目から１６番目の４つの化合物半導体膜１２ｍ、１２ｎ、１２ｏ、１２ｐを含む第４の抵抗体Ｒ４とにより構成される。抵抗体Ｒ１を構成する４つの化合物半導体膜１２ａ、１２ｂ、１２ｃ、１２ｄは３つの接続配線１５によってミアンダ接続されている。抵抗体Ｒ２、Ｒ３、Ｒ４を構成する化合物半導体も同様にミアンダ接続されている。
【００２８】
また感磁部を構成する４つの抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４は４つの金属配線１４−１、１４−２、１４−３、１４−４によってフルブリッジに接続されている。フルブリッジに接続する４つの金属配線１４−１、１４−２、１４−３、１４−４には取り出し電極１８−１、１８−２、１８−３、１８−４が電気的に接続されており、この取り出し電極１８−１、１８−２、１８−３、１８−４に外部端子を接続することによって、抵抗体Ｒ１、Ｒ２、Ｒ３、Ｒ４を構成する化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・と外部との電気的接続が行われる。
【００２９】
感磁部において、第１の抵抗体Ｒ１を形成する化合物半導体膜１２ａ、１２ｂ、１２ｃ、１２ｄのうちの端部の化合物半導体膜１２ｄと、第３の抵抗体Ｒ３を形成する化合物半導体膜１２ｉ、１２ｊ、１２ｋ、１２ｌのうちの端部の化合物半導体膜１２ｉとが金属配線１４−１で接続され、第２の抵抗体Ｒ２を形成する化合物半導体膜１２ｅ、１２ｆ、１２ｇ、１２ｈのうちの端部の化合物半導体膜１２ｈと、第４の抵抗体Ｒ４を形成する化合物半導体膜１２ｍ、１２ｎ、１２ｏ、１２ｐのうちの端部の化合物半導体膜１２ｍとが金属配線１４−４で接続されている。取り出し電極１８−２と取り出し電極１８−３間に入力信号を入力し、取り出し電極１８−１と取り出し電極１８−４から出力される電気信号を測定することにより、磁場の変化を測定している。
【００３０】
磁気抵抗素子１の感磁部を構成する化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・は、ＩｎＳｂやＩｎＡｓのバルク、あるいは、ＩｎＳｂ、ＩｎＡｓ、またはＩｎＡｓｙＳｂ（１−ｙ）（０≦ｙ≦１）、ＩｎａＡｌｂＧａ（１−ａ−ｂ）ＡｓｘＳｂ（１−ｘ）（０≦ａ＋ｂ≦１、０≦ｘ≦１）からなる薄膜であることが好ましいが、本発明においては、化合物半導体であれば良く、その構成元素を限定するものではない。また、Ｓｉや、Ｓｎ、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、またはＣなどの不純物をドープしたものであっても良い。化合物半導体膜１２ａが薄膜である場合、薄膜を形成する方法としては、真空蒸着法や分子線エピタキシー（ＭＢＥ）法などが好ましいが、必ずしもこれらの形成方法でなくても良い。
【００３１】
短絡電極１３、金属配線１４、接続配線１５、取り出し電極１８は、蒸着法、スパッタ法、またはめっき法などを用いて形成され、Ｃｕ、Ａｌ、Ａｕ単層、または、Ｔｉ／Ａｕ、Ｎｉ／Ａｕ、Ｃｒ／Ｃｕ、Ｃｕ／Ｎｉ／Ａｕ、Ｔｉ／Ａｕ／Ｎｉ、Ｃｒ／Ａｕ／Ｎｉ、Ｃｒ／Ｎｉ／Ａｕ／Ｎｉ、ＮｉＣｒ／Ａｕの積層などとしても良い。なお、例えば「Ｔｉ／Ａｕ」との記載は、Ｔｉが下層でありＡｕが上層であることを表し、すなわち左側にある金属ほど下層の金属であることを表す。短絡電極１３と金属配線１４と接続配線１５と取り出し電極１８とは、必ずしも同じ電極構造でなくても良いが、同じ電極構造とし、同じ工程で形成する方が工業的には好ましい。また、電極厚は厚いと製造時間が長くなってしまうため工業的に不利であり、薄いと抵抗値が高くなってしまうため例えば０．１μｍ〜１．５μｍが好ましい。より好ましくは０．３〜１μｍであり、さらに好ましくは０．３〜０．７μｍである。
【００３２】
化合物半導体膜１２ａ、１２ｂ、１２ｃ・・・を保護するための保護膜１６は、一般的には絶縁性無機質材料であることが好ましい。保護膜１６には、例えば、窒化シリコンや酸化ケイ素等の薄膜を、プラズマＣＶＤ法等により１５０〜５００ｎｍ程度形成したものが用いられるが、本発明においては、保護膜１６の有無、種類、および膜厚を規定するものではない。
【００３３】
また、素子外部に形成されるモールド樹脂により、感磁部および短絡電極１３上を覆うように形成される軟樹脂層１７は、磁気抵抗素子１において、化合物半導体膜１２からなる感磁部や各短絡電極１３への圧力や面内応力を緩和する目的で形成される。この軟樹脂層１７には、一般的に、１〜３００μｍのシリコン系樹脂や、１〜１０μｍ厚のゴム系樹脂が用いられるが、本発明においては、軟樹脂層１７の有無、種類、および膜厚を規定するものではない。
【００３４】
次に、本発明に係る磁気抵抗素子１の製造方法の一例について説明する。図２（ａ）〜（ｅ）は、４端子の磁気抵抗素子１の製造プロセスフローを示す図であって、図１（ｃ）と同様の部分の断面図である。図２に示す例では、簡単のために、一部を省略して化合物半導体膜１２の両側の構成を左右対称の構成として示している。製造プロセスには、通常のフォトグラフィーの技術を用いることができる。
【００３５】
まず、図２（ａ）に示すように、まず絶縁基板１１上に化合物半導体膜１２を成膜する。絶縁基板１１としては、例えば厚さ６２５μｍのＧａＡｓ基板を適用することができるし、また、Ｓｉ基板を適用することもできる。化合物半導体膜１２として例えばＩｎＳｂ膜を成膜する。
【００３６】
化合物半導体膜１２上に、感磁部形成用のマスクパターンを露光・現像し、その後、化合物半導体膜１２を、塩酸・過酸化水素系のエッチング液で所望の形状にメサエッチングして、絶縁基板１１上に複数の短冊状の化合物半導体膜１２を形成する。感磁部の形成方法は、ドライ方式でも良く、塩酸・過酸化水素系以外のエッチング液を用いてもよい。さらに、形成された複数の短冊状の化合物半導体膜１２の上に、保護膜１６としての窒化シリコン膜を、プラズマＣＶＤ法により、例えば１５０ｎｍ程度形成する（図２（ｂ））。
【００３７】
次いで、図２（ｃ）に示されるように、化合物半導体膜１２上の、短絡電極１３を形成する部分の保護膜１６としての窒化シリコン膜を、短絡電極１３を形成する部分よりも狭い範囲で反応性イオンエッチング装置を用いて除去すると共に、接続配線（金属配線）１４、１５を形成する部分の窒化シリコン膜（保護膜１６）を除去する。
【００３８】
次いで、フォトリソグラフィー、リフトオフ法を用いて、短絡電極１３、接続配線（金属配線）１４、１５を形成する。接続配線（金属配線）１４、１５は、前述のように、蒸着法、スパッタ法、またはめっき法などを用いて形成し、例えば、Ｃｕ、Ａｌ、Ａｕ単層或いは、前述のようにこれらを含む積層に形成される。さらに、化合物半導体膜１２および短絡電極１３全面を覆うように、軟樹脂層１７をフォトリソグラフィーにより形成する（図２（ｄ））。
【００３９】
これにより、４つの入出力用の取り出し電極（端子電極）１８−１、１８−２、１８−３、１８−４を有し、各取り出し電極１８−１、１８−２、１８−３、１８−４間に複数の短絡電極１３を有する４端子構成の磁気抵抗素子１を、フォトリソグラフィーを応用して作成することができる。
【００４０】
また、化合物半導体膜１２ａを形成する化合物半導体は閃亜鉛鉱構造の化合物半導体であればよく、バルクであっても良い。また、短絡電極１３、金属配線１４、接続配線１５、取り出し電極１８を形成した後に保護膜１６を形成しても良く、保護膜１６の種類は窒化シリコンでなくても良い。保護膜１６を除去する方法は、反応性イオンエッチングではなく、他のドライエッチングやウエットエッチング方式であっても良い。
【００４１】
また、短絡電極１３と、金属配線１４、接続配線１５および取り出し電極１８とは２度に分けて形成しても良い。また、短絡電極１３と、金属配線１４、接続配線１５および取り出し電極１８は異なる電極材料で形成してもよい。化合物半導体膜１２が薄膜状半導体層に対応し、取り出し電極１８が入出力電極に対応している。
【００４２】
本発明の磁気抵抗素子は、上記のように構成された、化合物半導体を有する感磁部と、前記化合物半導体をフルブリッジ構造に接続する金属配線との大きさが所定関係となるように形成されていることに特徴がある。この構成により、本発明の磁気抵抗素子は、オフセット電圧の発生が抑えられ、小型化しても精度よく検出可能となる。以下に各部の大きさについて説明する。
【００４３】
磁気抵抗素子は、具体的には、図３に示すように、化合物半導体１２の短冊長辺の長さ（Ａ）と感磁部の長辺に沿った金属配線１４の幅（Ｂ）との積を、感磁部の短辺に沿った金属配線１４の幅（Ｃ）と感磁部の長辺の長さ（Ｄ）との積で除した値（Ａ×Ｂ／Ｃ×Ｄ）が０．２９から０．８６の間となるように形成されている。なお、図３は模式図であるため、各部の大きさがこの比率となるように調整されてはいない。
【００４４】
取り出し電極１７までの感磁部の長辺に沿った金属配線１４の幅（Ｃ）は、小さいと製造時の加工上の問題があり、大きいと磁気抵抗素子のサイズが大きくなるため、１μｍ以上３００μｍ以下が好ましい。より好ましくは３μｍ以上１００μｍ以下であり、さらに好ましくは３μｍ以上３０μｍ以下である。
【００４５】
長方形の領域である感磁部の長辺の長さ（Ｄ）は歯車等被検知体のサイズで決まっている。短冊状の化合物半導体の長辺の長さ（Ａ）に対する感磁部の長辺の長さ（Ｄ）の比率が小さいと、磁気抵抗素子のサイズが小さくできず、比率が大きいと、組立性の悪化や抵抗の低下がある。このため、化合物半導体の長辺の長さ（Ａ）に対する感磁部の長辺の長さ（Ｄ）の比率Ｄ／Ａは２．０以上２０以下が好ましく、より好ましくは４．０以上１５以下であり、さらに好ましくは６．０以上１５以下である。感磁部の長辺の長さ（Ｄ）は、歯車の被検出媒体の検出のため、０．５ｍｍ以上８ｍｍ以下であることが好ましく、より好ましくは、０．５ｍｍ以上３ｍｍ以下である。これは、小さいと被検出媒体の加工が難しく、大きいとセンサの大きさが大きくなるためである。
【００４６】
化合物半導体の長辺の長さ（Ａ）と、感磁部の長辺に沿った前記金属配線の幅（Ｂ）と、感磁部の短辺に沿った前記金属配線の幅（Ｃ）と、感磁部の長辺の長さ（Ｄ）で示される、（Ａ×Ｂ）／（Ｃ×Ｄ）の値は、電極などの加工に伴う抵抗のバランスに反映することになる。この値が小さくても、大きくても抵抗のアンバランスが生じ、オフセット電圧が発生することになる。また、半導体である磁気抵抗体は温度によって抵抗が変化するため、結果的にオフセット電圧の温度特性が発生することになる。（Ａ×Ｂ）／（Ｃ×Ｄ）の値が、０．２９以上０．８６以下となるように各部の大きさが設定されることが好ましい。より好ましくは、０．３５以上０．７０以下、さらに好ましくは、０．４６以上０．６以下である。
【００４７】
次に上記構成の磁気抵抗素子の効果を例証するための実施例について説明する。なお、本発明はこの実施例に限定されるものではない。
【実施例１】
【００４８】
まず、厚さ０．６３ｍｍの半絶縁性ＧａＡｓ単結晶基板１１上に、分子線エピタキシー法を用いてＳｎドープＩｎＳｂ薄膜１２をエピタキシャル成長させた。その後、ＧａＡｓ基板１１上に成膜したＩｎＳｂ薄膜１２の表面にフォトレジストを均一に塗布し、露光・現像した後に、塩酸・過酸化水素系のエッチング液でメサエッチングし、ＩｎＳｂ薄膜１２からなる感磁部を形成した（図２（ａ））。
【００４９】
感磁部としてのＩｎＳｂ薄膜１２の上に、保護膜１６として窒化シリコン薄膜をプラズマＣＶＤ法で１５０ｎｍ形成した（図２（ｂ））。
【００５０】
保護膜１６として窒化シリコン薄膜を形成した後、再度フォトレジストを塗布し、短絡電極１３および金属配線１４を形成する部分の窒化シリコン薄膜１２を、ＣＦ4ガスにより反応性イオンエッチング装置を用いて除去した（図２（ｃ））。
【００５１】
続いてフォトレジストを塗布して、露光・現像を行って、短絡電極１３および金属配線１４を形成するための電極形成用のフォトレジストマスクを形成した。次に、真空蒸着法により、短絡電極１３と、金属配線１４、接続配線１５および取り出し電極１８を蒸着し、リフトオフ法で短絡電極１３と、金属配線１４、接続配線１５および取り出し電極１８を形成した。これら電極は、Ｔｉ／Ａｕの積層構造とした、１層目のＴｉを形成後、真空中で引き続き３層目のＡｕを形成した。各電極、配線１３〜１５の厚さは、Ｔｉ／Ａｕ＝１００ｎｍ／４５０ｎｍとした。さらに、モールド樹脂による圧力や面内応力を緩和するために、感磁部および短絡電極１３を含む全面に軟樹脂層１７としてゴム系樹脂を形成した（図２（ｄ））。
【００５２】
このようにして、図２と同様の手順で、化合物半導体膜１２を感磁部とし、化合物半導体膜１２で構成される感磁部が１素子あたり１６列であり、化合物半導体膜１２に複数の短絡電極１３を有する４端子の磁気抵抗素子１を複数製作した。この抵抗値は３００Ωであった。
【００５３】
このときの化合物半導体１２の長辺の長さ（Ａ）は２４０μｍ、感磁部の長辺に沿った金属配線の幅（Ｂ）は１６０μｍ、感磁部の短辺に沿った金属配線１４の幅（Ｃ）は３０μｍ、感磁部の長辺の長さ（Ｄ）は、２．５ｍｍであった。（Ａ×Ｂ）／（Ｃ×Ｄ）の値は０．５１であった。また、感磁部の短冊の長辺の長さ（Ａ）に対する複数の感磁部の短冊の短辺方向の端から端までの距離（Ｄ）の比率Ｄ／Ａは、１０．４であった。
【００５４】
裏面研削によって、ＧａＡｓ基板（１１）を所定の厚さに研磨し、リードフレーム上に接着剤で接着した後に、プラスチックパッケージでモールドした。
【００５５】
上記の通り構成した磁気抵抗素子の特性評価として印加電圧Ｖｃ＝５Ｖとして中点電位を測定した。なお、ここでいう中点電位とは、直列に接続された２つの磁気抵抗素子の接続点の電位であり。また、オフセット電圧（Ｖｏｆｆ）とは、無磁界時における実際の中点電位と、無磁界時における印加電圧Ｖｃより理論上決定される中点電位Ｖｃ／２との差である。
【００５６】
室温でのオフセット電圧は５Ｖ印加で平均１ｍＶ、２σで２．９ｍＶと非常に小さな値となった。また、例えば２５℃から１００℃のオフセット電圧の変化（ΔＶｏｆｆ）は、５Ｖ印加で平均０．９ｍＶと小さな値となった。
【実施例２】
【００５７】
化合物半導体の長辺の長さ（Ａ）は２４０μｍ、感磁部の長辺に沿った前記金属配線の幅（Ｂ）は１２０μｍ、感磁部の短辺に沿った前記金属配線の幅（Ｃ）は２０μｍ、感磁部の長辺の長さ（Ｄ）は、２．５ｍｍであり、（Ａ×Ｂ）／（Ｃ×Ｄ）の値を０．５８としたことを除けば、実施例と同様にして作成した。
【００５８】
上記の通り構成した磁気抵抗素子の特性評価をしたところ、室温でのオフセット電圧は５Ｖ印加で平均２．８ｍＶ、２σで２．８ｍＶと小さな値となった。また、例えば２５℃から１００℃のオフセット電圧の変化（ΔＶｏｆｆ）は、５Ｖ印加で平均１．１ｍＶと小さな値であった。
【実施例３】
【００５９】
化合物半導体の長辺の長さ（Ａ）は２４０μｍ、感磁部の長辺に沿った前記金属配線の幅（Ｂ）は６０μｍ、感磁部の短辺に沿った前記金属配線の幅（Ｃ）は１０μｍ、感磁部の長辺の長さ（Ｄ）は、２．５ｍｍであり、（Ａ×Ｂ）／（Ｃ×Ｄ）の値を０．５８としたことを除けば、実施例と同様にして作成した。
【００６０】
上記の通り構成した磁気抵抗素子の特性評価をしたところ、室温でのオフセット電圧は５Ｖ印加で平均２．０ｍＶ、２σで３．１ｍＶと小さな値となった。また、例えば２５℃から１００℃のオフセット電圧の変化（ΔＶｏｆｆ）は、５Ｖ印加で平均１．３ｍＶと小さな値であった。
【００６１】
[比較例１]
化合物半導体の長辺の長さ（Ａ）は２４０μｍ、感磁部の長辺に沿った前記金属配線の幅（Ｂ）は３０μｍ、感磁部の短辺に沿った前記金属配線の幅（Ｃ）は３０μｍ、感磁部の長辺の長さ（Ｄ）は、２．５ｍｍであり、（Ａ×Ｂ）／（Ｃ×Ｄ）の値を０．１０としたことを除けば、実施例と同様にして作成した。
【００６２】
上記の通り構成した磁気抵抗素子の特性評価をしたところ、室温でのオフセット電圧は５Ｖ印加で平均１６ｍＶ、２σで２．０ｍＶと大きかった。また、例えば２５℃から１００℃のオフセット電圧の変化（ΔＶｏｆｆ）は、５Ｖ印加で平均４．９ｍＶと大きな値であった。
【００６３】
図４は、所定の温度における（Ａ×Ｂ）／（Ｃ×Ｄ）に対するオフセット電圧（Ｖｏｆｆ）の平均値を示している。図４において、横軸は（Ａ×Ｂ）／（Ｃ×Ｄ）を示し、縦軸はオフセット電圧（Ｖｏｆｆ）の平均値である。図４から明らかなように、実施例１から３のように（Ａ×Ｂ）／（Ｃ×Ｄ）の値が０．５１、０．５８では、オフセット電圧はほぼ０に等しいが、比較例１のように（Ａ×Ｂ）／（Ｃ×Ｄ）の値を０．１０とすると、オフセット電圧は±１０ｍＶ程度となり、非常に大きくなることが判る。
【符号の説明】
【００６４】
１１  絶縁基板
１２  化合物半導体膜
１３  短絡電極
１４  金属配線
１５  接続配線
１６  保護膜
１７  軟樹脂層
１８  取り出し電極
【図１】
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【図２】
0006017152.tif 000003
【図３】
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【図４】
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