(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、
各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｂ）前記ＭＯＳＦＥＴと電気的接続を形成するコンタクト；
（ｃ）前記コンタクトと電気的に接続され、前記コンタクトと接する面にチタンまたはタンタルの金属層を備える第１配線層によって形成され、前記第１配線層における最小線幅と等しい幅の第１配線；
（ｄ）タングステンプラグを備え、前記第１配線と電気的に接続される第１ビア；
（ｅ）前記第１ビアと電気的に接続され、前記第１ビアと接する面にチタンまたはタンタルの金属層を備える第２配線層によって形成され、前記第２配線層における最小線幅と等しい幅の第２配線；
（ｆ）前記第２配線と電気的に接続され、タングステンプラグを備え、一辺が前記第２配線層における前記最小線幅と等しい第２ビア、
ここで、前記コンタクトと、前記第１配線と、前記第１ビアと、前記第２配線と、前記第２ビアとは、当該メモリセルと隣接メモリセルとのセル境界において、前記隣接メモリセルとの間でそれぞれ共有され、
前記第２配線は、行または列方向に延びる前記第１配線と同じ方向に延び、前記第２配線層における前記最小線幅の２倍から３倍までの長さを持ち、前記基板に平行な平面内において前記第１ビアが前記コンタクトと前記第２ビアとの間で、前記第１ビアと前記コンタクトとの間隔が前記コンタクトと前記第２ビアとの間隔よりも短く、前記第１ビアと前記第２ビアとの間隔が前記コンタクトと前記第２ビアとの間隔よりも短い位置に配置された、ＳＲＡＭ。
【請求項２】
請求項１において、前記基板に平行な平面内における前記第２ビアと前記第１ビアとの間隔と、前記第１ビアと前記コンタクトとの間隔とが等しい位置に前記第１ビアが配置された、ＳＲＡＭ。
【請求項３】
請求項１または請求項２において、前記第１配線の延びる方向を行方向とし、
前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成され、前記メモリセルのセル境界において前記行方向と直交する列方向に延びる第３配線、
ここで、前記第３配線は、前記メモリセルにおける接地配線であり、前記基板に平行な平面内において前記メモリセルを前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記第２ビアは前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記隣接するメモリセルのうちの一方で、前記第１ビアの配置が省略された、ＳＲＡＭ。
【請求項４】
請求項１または請求項２において、前記第１配線の延びる方向を行方向とし、
前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成され、前記メモリセルのセル境界において前記行方向と直交する列方向に延びる第３配線、
ここで、前記第３配線は、前記メモリセルにおける接地配線であり、前記メモリセルを前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記第２ビアは前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記隣接するメモリセルにおける前記第１ビアが連結して配置された、ＳＲＡＭ。
【請求項５】
請求項１または請求項２において、前記第１配線の延びる方向を行方向とし、
前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成され、前記行方向と直交する列方向に延びる第３配線、
ここで、前記第３配線は、前記メモリセルにおけるビット線である、ＳＲＡＭ。
【請求項６】
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、
各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｂ）前記ＭＯＳＦＥＴと電気的接続を形成するコンタクト；
（ｃ）前記コンタクトと電気的に接続され、前記コンタクトと接する面にチタンまたはタンタルの金属層を備える第１配線層によって形成され、前記第１配線層における最小線幅と等しい幅と前記最小線幅の２倍以下の長さの第１配線；
（ｄ）タングステンプラグを備え、前記第１配線と電気的に接続される第１ビア、
ここで、前記コンタクトと、前記第１配線と、前記第１ビアとは、当該メモリセルと隣接メモリセルとのセル境界において、前記隣接メモリセルとの間でそれぞれ共有され、
前記基板に平行な平面内において前記第１ビアは、前記第１配線との間で合せ精度未満の余裕で前記第１配線の一方の端に隣接して配置され、前記コンタクトは前記第１配線の他方の端に配置された、ＳＲＡＭ。
【請求項７】
請求項６において、
前記各メモリセルは、さらに以下を有する：
（ｅ）前記第１ビアと電気的に接続され、第２配線層によって形成され、前記行方向と直交する列方向に延びる第２配線、
ここで、前記第２配線は、前記メモリセルにおけるビット線である、ＳＲＡＭ。
【請求項８】
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、
各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｂ）前記ＭＯＳＦＥＴと電気的接続を形成するコンタクト；
（ｃ）前記コンタクトと電気的に接続され、前記コンタクトと接する面にチタンまたはタンタルの金属層を備える第１配線層によって形成され、前記第１配線層における最小線幅と等しい幅の第１配線；
（ｄ）タングステンプラグを備え、前記第１配線と電気的に接続される第１ビア；
（ｅ）前記第１ビアと電気的に接続され、前記第１ビアと接する面にチタンまたはタンタルの金属層を備える第２配線層によって形成され、前記第２配線層における最小線幅と等しい幅の第２配線；
（ｆ）前記第２配線と電気的に接続され、タングステンプラグを備え、一辺が前記第２配線層における前記最小線幅と等しい第２ビア、
ここで、前記コンタクトと、前記第１配線と、前記第１ビアと、前記第２配線と、前記第２ビアとは、当該メモリセルと隣接メモリセルとのセル境界において、前記隣接メモリセルとの間でそれぞれ共有され、
前記第２配線は、行または列方向に延びる前記第１配線と同じ方向に延び、隣接するメモリセルにおいて対応する第２配線と連結されて、前記第２配線層における前記最小線幅の４倍から８倍までの長さを持ち、前記基板に平行な平面内において前記第１ビアが前記コンタクトと前記隣接するメモリセルにおいて前記第２ビアと対応する隣接第２ビアとの間で、前記第１ビアと前記コンタクトとの間隔が前記コンタクトと前記隣接第２ビアとの間隔よりも短く、前記第１ビアと前記隣接第２ビアとの間隔が前記コンタクトと前記隣接第２ビアとの間隔よりも短い位置に配置された、ＳＲＡＭ。
【請求項９】
請求項８において、前記基板に平行な平面内における前記隣接第２ビアと前記第１ビアとの間隔と、前記第１ビアと前記コンタクトとの間隔とが等しい位置に前記第１ビアが配置された、ＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積のＳＲＡＭのレイアウトに関し、特に歩留まりの低下を抑えるために好適に利用できるものである。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）の集積度が向上するに伴って、レイアウト上の余裕も減らさざるを得ない傾向になっている。特に、メモリセルは、行列状に多数配列されるため、個々の面積を極限まで微細化して設計される。
【０００３】
特許文献１には、ワード線とＶＳＳ電源線とを別の配線層で直交させるようにレイアウト設計されたＳＲＡＭのメモリセルが開示されている。ワード線とＶＳＳ電源線が同じ配線層で長距離に渡って並走することがないので、配線間の寄生容量の増加が抑えられ、両配線間を跨ぐパーティクル起因の短絡不良による歩留まり低下を防ぐことができる。
【０００４】
配線層の数を増やすことなく微細化を進めるためには、レイアウト上の余裕を減らさざるを得ない。例えば、配線層と、配線層間を接続するスルーホールビア（以下、単にビアと呼ぶ。）とは、従来はホト工程における合わせ精度を考慮して、配線層をビアよりも大きくするレイアウトルールが採用されていたが、高集積のＳＲＡＭセルでは、ビアの大きさと同じサイズの配線層の幅を許すレイアウトルールも採用されている。この場合には、配線の端部とビアの端部が同一線上に配置されるため、合わせずれによって、配線のない部分にビアが形成される、いわゆる「目外れ」あるいは「目明き」と呼ばれる状態が発生する。
【０００５】
特許文献２には、目外れを許容した場合に、アルミニウム配線とタングステンプラグを備えるビアにおいて発生する問題が指摘されており、これを解決する半導体製造工程が開示されている。タングステンプラグには、ビアの底部と側壁とを覆うチタン膜と窒化チタン膜によるバリア膜が形成されている。これは、タングステンのＣＶＤ（Chemical Vapor Deposition）の際に使われる６フッ化タングステンとアルミニウムが反応してフッ化アルミニウムが生成され、ボイドが発生するのを防ぐためである。目外れが発生した場合には、ビアのアスペクト比が高くなり、プラグのバリア膜としてのチタン／窒化チタン積層膜が、スルーホールの側壁には形成されにくくなり、配線層のアルミニウムが露出する。このため、バリア膜が十分に形成されなかった部分で、アルミニウムが反応してボイドが発生し、プラグと配線の間の電気的接続の信頼性の低下や接続抵抗の上昇といった問題が発生する（特許文献２の第０００６段落）。また、ビア底部付近のバリア膜で、窒化チタン膜が不十分でチタン膜のみとなった場合、チタン膜が６フッ化タングステンと反応して消失し、窒化チタン膜のはがれが発生する（特許文献２の第０００７段落）。特許文献２には、これらの問題を解決するために、スルーホールにおけるバリア膜としての窒化チタン膜を例えば高指向性スパッタリング法によって形成し、さらにこの窒化チタン膜の形成工程において、窒素を含むガスに曝して露出する配線の側面を窒化する工程が開示されている（特許文献２の第００４３段落〜第００４６段落など）。配線の側面にアルミニウムが露出しても、その部分は窒化されて窒化アルミニウムが形成され、配線のアルミニウムが６フッ化タングステンと反応するのを防止する。これにより、目外れを許容したレイアウトルールを採用しても、歩留まりの低下を招くことがない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６６１０２号公報
【特許文献２】特開２００３−３０３８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明者らが、さらに微細な半導体製造プロセスにおけるＳＲＡＭのメモリセルに対して、上記と同様に目外れを許容したレイアウトルールを採用したところ、目外れに起因する別の不良モードを発見した。その不良モードは、アルミニウムなどの金属配線を挟んだ下層ビアと上層ビアがレイアウト設計上同じ位置、即ちビアホールの中心軸が同じ軸上に配置された状態で、かつ、金属配線の端部が上層ビアの一辺との間で合わせ精度未満の余裕（マージン）で隣接して配置された場合に発生することが分かった。金属配線は、例えば、下部チタン膜、下部窒化チタン膜、銅添加アルミニウム膜、上部チタン膜、および上部窒化チタン膜からなり、ビアホールには６フッ化タングステンを用いたＣＶＤによりタングステンが埋め込まれる。発明者らが不良個所の断面を解析したところ、目外れが発生し、ビアホールのうちの目外れした部分が金属配線の下部にまで達し、その端面から下層ビアの上に存在する底部チタン膜が消失していることがわかった。このような下部チタン膜の消失が、下層ビアの上部全面に及ぶと、金属配線と下層ビアとの間の電気的接続が損なわれて断線し、消失が一部に留まった場合でも、接触抵抗が高抵抗化するという問題を引き起こすのである。
【０００８】
従来は、目外れが発生してもビアホールのエッチングは、金属配線の下部にまで達することはなかった。これは、例えば特許文献２の図７およびその説明に記載されている。このため、目外れの影響は、目外れの発生するビアとその下側の配線層の接触にのみ着目されていた。そのため、金属配線と上層ビアの関係は、レイアウトルールで規定され、仮にこれが目外れを許容するルールである場合には、製造工程の工夫やデバイス構造の工夫によって、問題が発生しないように対策されていた。
【０００９】
しかしながら、集積度がさらに高まった微細な半導体製造プロセスを採用した場合には、上述したように、上層ビアと金属配線で発生した目外れの影響が、その金属配線と下層ビアの接触に影響を与えてしまうという新たな課題が発生することが、発明者らの解析により明らかになった。これは、集積度を高めるために、金属配線の配線層の厚さを薄くするなど、デバイス構造の上での変更によって、新たに発生したものである。従来のレイアウトルールでは、隣接する層の間の関係は既定があるが、今回の課題は、金属配線と上層ビアで目外れが発生するときに、配線の下部チタン膜が消失したときにその部分に下層ビアが配置されている箇所でのみ、発生するものであるので、このような状況を禁止または制限することができない。また、発明者らはさらなる解析により、アルミニウム以外の配線層であっても、下層ビアと接する部分にチタン膜またはタングステン膜を備える金属配線であれば、ビアのタングステンを形成する６フッ化タングステンとの間で同様の反応が起こり、同じ問題が発生することを見出した。
【００１０】
本発明の目的は、配線層とその上層ビアにおいて、前記上層ビアを形成するためのエッチングが、前記配線層の領域以外の部分に及ぶ、いわゆる目外れを許容するレイアウトルールを採用した場合にも、前記配線層と下層ビアの間の接続の信頼性の低下と、電気的接触の高抵抗化に起因する歩留まりの低下を防止することである。
【００１１】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、下記の通りである。
【００１３】
すなわち、チタン膜またはタンタル膜を最下層に含む金属配線の端部が、タングステンプラグを有する上層ビアの一辺との間で合わせ精度未満の余裕（マージン）で隣接して配置する場合に、下層ビアを前記金属配線の端部からできる限り離して配置する。
【発明の効果】
【００１４】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、チタン膜またはタンタル膜を最下層に含む金属配線層とタングステンプラグを有するその上層ビアで目外れを許容するレイアウトルールを採用した場合にも、前記金属配線層と下層ビアの間の接続の信頼性の低下と、電気的接触の高抵抗化に起因する歩留まりの低下を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明に係る第１配線と第２配線と、それらを接続するコンタクト、第１ビアおよび第２ビアの配置を表すための断面図とレイアウト図である。
【図２】図２は、本実施形態においてビアを形成するための半導体製造プロセスの一例である。
【図３】図３は、不良発生のメカニズムを表す説明図（不良が発生していない場合の、第２ビアと第２配線と第１ビアの部分の断面図とレイアウト図）である。
【図４】図４は、不良発生のメカニズムを表す説明図（リソグラフィ処理）である。
【図５】図５は、不良発生のメカニズムを表す説明図（エッチング処理）である。
【図６】図６は、不良発生のメカニズムを表す説明図（バリア膜形成処理）である。
【図７】図７は、不良発生のメカニズムを表す説明図（タングステンＣＶＤ処理）である。
【図８】図８は、不良発生のメカニズムを表す説明図（不良発生時の状態を表す断面図とレイアウト図）である。
【図９】図９は、不良発生のメカニズムを表す説明図（不良発生時の、第１ビアと第１配線とコンタクトの部分の断面図とレイアウト図）である。
【図１０】図１０は、本発明の実施形態２に係るＳＲＡＭのメモリセルのレイアウト図（ウェル層、拡散層、ゲート配線層、及び、コンタクト層）である。
【図１１】図１１は、本発明の実施形態２に係るＳＲＡＭのメモリセルのレイアウト図（コンタクト層、及び、第１配線）である。
【図１２】図１２は、本発明の実施形態２に係るＳＲＡＭのメモリセルのレイアウト図（第１配線層、第１ビア、及び、第２配線層）である。
【図１３】図１３は、本発明の実施形態２に係るＳＲＡＭのメモリセルのレイアウト図（第２配線層、第２ビア、及び、第３配線層）である。
【図１４】図１４は、メモリセルを行列状に配置して形成したＳＲＡＭのメモリマットを表すレイアウト図である。
【図１５】図１５は、本発明の実施形態２に係るＳＲＡＭのメモリセルの下側のセル境界９０２における断面図である。
【図１６】図１６は、接地線に接続する部分における、隣接するメモリセルとの関係を含めて表した断面図である。
【図１７】図１７は、実施形態３に係るメモリセルについて、接地線に接続する部分における、隣接するメモリセルとの関係を含めて表した断面図である。
【図１８】図１８は、図１７に対し、第１ビアを元にミラー反転された隣接セルの第１ビアを、隣接セルでは削除した変形例を表した断面図である。
【図１９】図１９は、従来のＳＲＡＭのメモリセルの例（参照例）の断面図である。
【図２０】図２０は、各試料のチップ当たりの不良率を求めた実験結果である。
【図２１】図２１は、本発明の実施形態４に係るＳＲＡＭの縦型メモリセル（拡散層、ゲート配線層、及び、コンタクト層）のレイアウト図である。
【図２２】図２２は、本発明の実施形態４に係るＳＲＡＭの縦型メモリセル（コンタクト層、第１配線層、第１ビア、及び、第２配線層）のレイアウト図である。
【図２３】図２３は、本発明の実施形態５に係るＳＲＡＭの縦型メモリセル（拡散層、ゲート配線層、及び、コンタクト層）のレイアウト図である。
【図２４】図２４は、本発明の実施形態５に係るＳＲＡＭの縦型メモリセル（コンタクト層、第１配線層、第１ビア、及び、第２配線層）のレイアウト図である。
【図２５】図２５は、本発明の実施形態６に係るＳＲＡＭの縦型メモリセル（拡散層、ゲート配線層、及び、コンタクト層）のレイアウト図である。
【図２６】図２６は、本発明の実施形態６に係るＳＲＡＭの縦型メモリセル（コンタクト層、第１配線層、第１ビア、及び、第２配線層）のレイアウト図である。
【図２７】図２７は、本発明の実施形態６に係るＳＲＡＭの縦型メモリセル（第１ビア、第２配線層、第２ビア、及び、第３配線層）のレイアウト図である。
【図２８】図２８は、本発明の実施形態７に係るＳＲＡＭの縦型メモリセル（拡散層、ゲート配線層、及び、コンタクト層）のレイアウト図である。
【図２９】図２９は、本発明の実施形態７に係るＳＲＡＭの縦型メモリセル（コンタクト層、第１配線層、第１ビア、及び、第２配線層）のレイアウト図である。
【図３０】図３０は、本発明の実施形態８に係るＳＲＡＭの縦型メモリセル（拡散層、ゲート配線層、及び、コンタクト層）のレイアウト図である。
【図３１】図３１は、本発明の実施形態８に係るＳＲＡＭの縦型メモリセル（コンタクト層、第１配線層、第１ビア、及び、第２配線層）のレイアウト図である。
【図３２】図３２は、本発明の実施形態８に係るＳＲＡＭの縦型メモリセル（第１ビア、第２配線層、第２ビア、及び、第３配線層）のレイアウト図である。
【図３３】図３３は、６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルの等価回路である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜ＣＯＮＴ−Ｍ１−Ｖ１−Ｍ２−Ｖ２＞
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｂ）前記ＭＯＳＦＥＴと電気的接続を形成するコンタクト（１０、１０＿５、１０＿８、１０＿９、１０＿１２）；
（ｃ）前記コンタクトと電気的に接続され、前記コンタクトと接する面にチタンまたはタンタルの金属層（２０ｅ）を備える第１配線層によって形成され、前記第１配線層における最小線幅と等しい幅の第１配線（２０、２０＿３、２０＿４、２０＿７、２０＿１０）；
（ｄ）タングステンプラグ（３０ａ）を備え、前記第１配線と電気的に接続される第１ビア（３０、３０＿３、３０＿４、３０＿６、３０＿８）；
（ｅ）前記第１ビアと電気的に接続され、前記第１ビアと接する面にチタンまたはタンタルの金属層（４０ｅ）を備える第２配線層によって形成され、前記第２配線層における最小線幅と等しい幅の第２配線（４０４０＿２、４０＿３、４０＿５、４０＿７）；
（ｆ）前記第２配線と電気的に接続され、タングステンプラグ（５０ａ）を備え、一辺が前記第２配線層における前記最小線幅と等しい第２ビア（５０、５０＿１、５０＿２、５０＿５、５０＿６）、
ここで、前記第２配線は、行または列方向に延びる前記第１配線と同じ方向に延び、前記第２配線層における前記最小線幅の２倍から３倍までの長さを持ち、前記基板に平行な平面内において前記第１ビアが前記コンタクトと前記第２ビアとの間で、前記第１ビアと前記コンタクトとの間隔が前記コンタクトと前記第２ビアとの間隔よりも短く、前記第１ビアと前記第２ビアとの間隔が前記コンタクトと前記第２ビアとの間隔よりも短い位置に配置された、ＳＲＡＭ。
【００１９】
これにより、第１配線２０と第２配線４０が最小線幅の３倍未満の長さに制限された島状の配線使って、コンタクトから第３配線までの電気的接続を形成する場合にも、配線層下部のチタン層またはタンタル層の消失に起因する接続不良による歩留まりの低下を抑制することができる。
【００２０】
〔２〕＜ＣＯＮＴ−Ｍ１−Ｖ１−Ｍ２−Ｖ２のベストモード＞
項１において、前記基板に平行な平面内における前記第２ビアと前記第１ビアとの間隔と、前記第１ビアと前記コンタクトとの間隔とが等しい位置に前記第１ビアが配置された、ＳＲＡＭ。
【００２１】
これにより、上記接続不良による歩留まりの低下を最も効果的に抑制することができる。
【００２２】
〔３〕＜Ｖ１の１個打ち＞
請求項１または請求項２において、前記第１配線の延びる方向を行方向とし、前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成され、前記メモリセルのセル境界（９０３、９０４）において前記行方向と直交する列方向に延びる第３配線（６０＿１、６０＿２）、
ここで、前記第３配線は、前記メモリセルにおける接地配線であり、前記基板に平行な平面内において前記メモリセルを前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記第２ビアは前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記隣接するメモリセルのうちの一方で、前記第１ビア（３０＿３’、３０＿４’）の配置が省略された、ＳＲＡＭ。
【００２３】
これにより、円や正方形などの平面視の縦横比が１：１であるパターン以外の第１ビアが許されない場合で、かつ、島状配線が狭く２個配置すると第１ビアの間のスペーシングを規定した設計ルールを遵守することができない場合にも、これらの制約を回避することができる。
【００２４】
〔４〕＜セル境界で長方形のＶ１＞
項１または項２において、前記第１配線の延びる方向を行方向とし、前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成され、前記メモリセルのセル境界（９０３、９０４）において前記行方向と直交する列方向に延びる第３配線（６０＿１、６０＿２）、
ここで、前記第３配線は、前記メモリセルにおける接地配線であり、前記メモリセルを前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記第２ビアは前記セル境界で行方向に鏡面反転させて配置したときに隣接するメモリセルどうしで重なり、前記隣接するメモリセルにおける前記第１ビア（３０＿３’、３０＿４’）が連結して配置された、ＳＲＡＭ。
【００２５】
これにより、第１ビアによる抵抗を低く抑えることができる。
【００２６】
〔５〕＜横型メモリセルにおけるビット線＞
請求項１または請求項２において、前記第１配線の延びる方向を行方向とし、前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成され、前記行方向と直交する列方向に延びる第３配線（６０＿３、６０＿４）、
ここで、前記第３配線は、前記メモリセルにおけるビット線である。
【００２７】
これにより、横型メモリセルにおけるビット線に適用して、歩留まりの低下を抑制することができる。
【００２８】
〔６〕＜ＣＯＮＴ−Ｍ１−Ｖ１＞
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｂ）前記ＭＯＳＦＥＴと電気的接続を形成するコンタクト（１０、１０＿１３、１０＿１７他）；
（ｃ）前記コンタクトと電気的に接続され、前記コンタクトと接する面にチタンまたはタンタルの金属層を備える第１配線層によって形成され、前記第１配線層における最小線幅と等しい幅と前記最小線幅の２倍以下の長さの第１配線（２０、２０＿１１、２０＿１３他）；
（ｄ）タングステンプラグを備え、前記第１配線と電気的に接続される第１ビア（３０、３０＿９、３０＿１１）、
ここで、前記基板に平行な平面内において前記第１ビアは、前記第１配線との間で合せ精度未満の余裕で前記第１配線の一方の端に隣接して配置され、前記コンタクトは前記第１配線の他方の端に配置された、ＳＲＡＭ。
【００２９】
これにより、第１配線に対する第１ビアの目外れによって、第１配線下部のチタンまたはタンタル層が消失することによる、第１配線とコンタクトの接続不良に起因する歩留まりの低下を抑制することができる。
【００３０】
〔７〕＜縦型メモリセルのビット線＞
項６において、前記各メモリセルは、さらに以下を有する：
（ｅ）前記第１ビアと電気的に接続され、第２配線層によって形成され、前記行方向と直交する列方向に延びる第２配線（４０、４０＿８、４０＿１０他）、
ここで、前記第２配線は、前記メモリセルにおけるビット線である。
【００３１】
これにより、縦型メモリセルにおけるビット線に適用して、歩留まりの低下を抑制することができる。
【００３２】
〔８〕＜Ｖ１−Ｍ１−Ｖ２＞
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｄ）タングステンプラグを備える第１ビア（３０、３０＿１８、３０＿１９他）；
（ｅ）前記第１ビアと電気的に接続され、前記第１ビアと接する面にチタンまたはタンタルの金属層（４０ｅ）を備える第２配線層によって形成され、前記第２配線層における最小線幅と等しい幅の第２配線（４０、４０＿１７、４０＿１８他）；
（ｆ）前記第２配線と電気的に接続され、タングステンプラグを備え、一辺が前記第２配線層における前記最小線幅と等しい第２ビア（５０、５０＿８、５０＿９）、
ここで、前記基板に平行な平面内において前記第２ビアは、前記第２配線との間で合せ精度未満の余裕で前記第２配線の一方の端に隣接して配置され、前記第１ビアは前記第２配線の他方の端に配置された、ＳＲＡＭ。
【００３３】
これにより、第１配線２０と第２配線４０が最小線幅の３倍未満の長さに制限された島状の配線使って、コンタクトから第３配線までの電気的接続を形成する場合にも、配線層下部のチタン層またはタンタル層の消失に起因する接続不良による歩留まりの低下を抑制することができる。またさらに、第２ビアによる抵抗を低く抑えることができる。
【００３４】
〔９〕＜Ｍ３縦型メモリセルのビット線＞
項８において、前記各メモリセルは、さらに以下を有する：
（ｇ）前記第２ビアと電気的に接続され、第３配線層によって形成される第３配線。
【００３５】
ここで、前記第３配線は、前記メモリセルにおけるビット線である、ＳＲＡＭ。
【００３６】
これにより、縦型メモリセルにおけるビット線に適用して、歩留まりの低下を抑制することができる。
【００３７】
〔１０〕＜Ｍ３縦型メモリセルの隣接メモリセル間でのＣＯＮＴ−Ｍ１−Ｖ１−Ｍ２−Ｖ２＞
行列状に配置された複数のメモリセルを備えるＳＲＡＭにおいて、各メモリセルは、以下を有する：
（ａ）ＭＯＳＦＥＴが形成された基板；
（ｂ）前記ＭＯＳＦＥＴと電気的接続を形成するコンタクト（１０、１０＿３３、１０＿４１）；
（ｃ）前記コンタクトと電気的に接続され、前記コンタクトと接する面にチタンまたはタンタルの金属層（２０＿ｅ）を備える第１配線層によって形成され、前記第１配線層における最小線幅と等しい幅の第１配線（２０、２０＿２４、２０＿３０他）；
（ｄ）タングステンプラグ（３０ａ）を備え、前記第１配線と電気的に接続される第１ビア（３０、３０＿１６、３０＿２０他）；
（ｅ）前記第１ビアと電気的に接続され、前記第１ビアと接する面にチタンまたはタンタルの金属層（４０ｅ）を備える第２配線層によって形成され、前記第２配線層における最小線幅と等しい幅の第２配線（４０、４０＿１５、４０＿１９他）；
（ｆ）前記第２配線と電気的に接続され、タングステンプラグ（５０ａ）を備え、一辺が前記第２配線層における前記最小線幅と等しい第２ビア（５０、５０＿７、５０＿１０他）、
ここで、前記第２配線は、行または列方向に延びる前記第１配線と同じ方向に延び、隣接するメモリセルにおいて対応する第２配線と連結されて、前記第２配線層における前記最小線幅の４倍から８倍までの長さを持ち、前記基板に平行な平面内において前記第１ビアが前記コンタクトと前記隣接するメモリセルにおいて前記第２ビアと対応する隣接第２ビアとの間で、前記第１ビアと前記コンタクトとの間隔が前記コンタクトと前記隣接第２ビアとの間隔よりも短く、前記第１ビアと前記隣接第２ビアとの間隔が前記コンタクトと前記隣接第２ビアとの間隔よりも短い位置に配置された、ＳＲＡＭ。
【００３８】
〔１１〕＜項１０のベストモード＞
項１０において、前記基板に平行な平面内における前記隣接第２ビアと前記第１ビアとの間隔と、前記第１ビアと前記コンタクトとの間隔とが等しい位置に前記第１ビアが配置された、ＳＲＡＭ。
【００３９】
これにより、上記接続不良による歩留まりの低下を最も効果的に抑制することができる。
【００４０】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４１】
〔実施形態１〕
図１は、本発明に係る第１配線と第２配線と、それらを接続するコンタクト、第１ビアおよび第２ビアの配置を表すための断面図（ａ）とレイアウト図（ｂ）である。断面図（ａ）は、理解を助けるために、着目する層（図１では第１ビア３０、第２配線層４０、および第２ビア５０）のみを描き、基板や層間絶縁膜を含めた他の層は省略して描いてある。以下本願明細書における断面図では、同様である。第１配線２０と第２配線４０とは、幅が最小線幅であり長さが最小線幅の約３倍であり、レイアウト設計上同じ位置に重ねて配置されている。この長さが最小線幅の約３倍の部分にコンタクト１０と第１ビアと第２ビアが配置されている。コンタクト１０は、第１配線２０の長手方向の一方の端部において、その一辺を端部と同一線上に重ねる状態で配置され、第２ビア５０は、第２配線４０の長手方向の逆側の端部において、その一辺を端部と同一線上に重ねる状態で配置されている。
【００４２】
第１ビア３０は、第２ビア５０の一辺と同一線上に重なった、第２配線４０の長手方向の端部から、電気的な接続が確保される範囲でできる限り離し、コンタクト１０の一辺と同一線上に重なった、第１配線２０の長手方向の端部から、合せ精度の余裕（マージン）以上の距離を離して配置する。第１ビア３０は、第２ビア５０とコンタクト１０から等距離の位置に配置することが、最も好適である。その理由は後述する。
【００４３】
ここで、「最小線幅」とは、本来厳密には、構造や材料、加工精度などによって、各配線層、各ビア層、コンタクト層など、それぞれの層ごとに規定されるべき数値である。しかし、メモリセルのレイアウトでは、一般に、最小加工寸法の大きい、上の配線層のラインとスペースに基づいて決まる、配線ピッチの１／２を簡易的に最小線幅として用いる。メモリセルの面積は、通常、最小加工寸法の大きい、上の配線層の配線ピッチで規定（制限）されてしまうからである。図１において、第２ビアの最小加工寸法で最小線幅が規定されたとき、第２ビアは第２配線層と３辺を接して配置される。一方、コンタクト１０は、現実には第２ビア層よりも微細な加工が可能であることが多いため、コンタクトの最小加工寸法は、最小線幅よりも小さい。上述の、「コンタクト１０は、第１配線２０の長手方向の一方の端部において、その一辺を端部と同一線上に重ねる状態で配置される」とは、このような最小加工寸法の相違まで厳密に考慮した上での同一線上であることを規定するものではなく、最小加工寸法の相違とマスク合せ精度などに起因するマージンを合計した差があっても同一線上に含まれるものとする。このような差は、現実の製造バラツキによって同一線上またはそれよりもより不良を誘発する方向にばらついて形成される場合があり、歩留まりを低下させることとなる。本願発明によって解決しようとする課題が、歩留まりの低下を防止することにある以上、製造バラツキによって同一線上に形成される可能性がある場合まで、上記「同一線上」に含める必要がある。この考え方は、本明細書における、「最小線幅」を始めとする長さ、幅、位置などの規定一般に共通して適用される。
【００４４】
第１配線２０と第２配線４０と、それらを接続するコンタクト１０、第１ビア３０および第２ビア５０を、図１に示すように配置したことによる効果について説明する。
【００４５】
まず、各層の構造について説明する。第１配線層２０は、基板側から下部チタン膜２０ｅ、下部窒化チタン膜２０ｄ、金属配線層２０ｃ、上部チタン膜２０ｂおよび上部窒化チタン膜２０ａにより構成されている。第２配線層４０も同様に、基板側から下部チタン膜４０ｅ、下部窒化チタン膜４０ｄ、金属配線層４０ｃ、上部チタン膜４０ｂおよび上部窒化チタン膜４０ａにより構成されている。第１ビア３０は、側壁と底部を覆うバリア膜３０ｂとタングステンプラグ３０ａにより構成され、第２ビア５０も同様に、側壁と底部を覆うバリア膜５０ｂとタングステンプラグ５０ａにより構成されている。バリア膜３０ｂと５０ｂは、例えば、チタン膜と窒化チタン膜を積層して形成する。
【００４６】
コンタクト１０は、特に制限されないが、例えば、タングステンプラグと、チタン膜と窒化チタン膜を積層して形成され側壁と底部を覆うバリア膜によって形成される。
【００４７】
第１配線層２０と第２配線層４０は、周知の半導体製造プロセスによって形成される。まずチタン膜２０ｅ、４０ｅと窒化チタン膜２０ｄ、４０ｄを例えばスパッタなどにより堆積する。その後、例えばアルミニウムを主成分とする金属配線により、金属配線層２０ｃ、４０ｃを形成する。銅を添加したＡｌ−Ｃｕやさらにシリコンを添加したＡｌ−Ｃｕ−Ｓｉを始め、如何なる配線材料でも良い。また、タングステンや銅などのダマシン構造であってもよい。さらに、金属配線層２０ｃ、４０ｃの表面に、下部と同様にチタン膜２０ｂ、４０ｂと窒化チタン膜２０ａ、４０ａを形成する。
【００４８】
図２は、本実施形態においてビアを形成するための半導体製造プロセスの一例である。第１ビア３０と第２ビア５０はそれぞれ、図２に一例を示すような半導体製造プロセスによって形成することができる。リソグラフィ（ｓ１０）と異方性エッチング（ｓ１１）により第１または第２配線層に至るスルーホールを形成する。その後、スパッタ（ｓ１２、ｓ１３）でチタン膜と窒化チタン膜を堆積して、バリア膜３０ｂ、５０ｂを形成する。ＣＶＤで堆積したチタン膜の表面にプラズマ窒化処理を施して窒化チタン膜を形成してもよい。その後、ＣＶＤ（ｓ１４）によりタングステンを堆積する。層間絶縁膜上の不要なタングステン膜をＣＭＰ（Chemical Mechanical Polish）（ｓ１５）によって除去することにより、スルーホール内のみにタングステンを残す。これにより、第１ビア３０と第２ビア５０にタングステンプラグ３０ａ、５０ａが形成される。
【００４９】
図３〜８は、不良発生のメカニズムを表す説明図であり、図３は不良が発生していない場合の、第２ビアと第２配線と第１ビアの部分の断面図とレイアウト図である。第２配線４０は、幅が最小線幅であり長さが最小線幅の約３倍であり、長手方向の一方の端部に第１ビア３０と第２ビア５０が配置されている。第１ビア３０と第２ビア５０は、一辺が最小線幅の正方形であり、第２配線４０の端部と３辺で接している。
【００５０】
ここで、第２ビア５０の位置が、第２配線４０に対して合わせずれなどによって、ずれた場合に本願発明で解決しようとする課題で述べた不良が発生する可能性がある。図８に示すように、第２ビア５０の位置が、第２配線４０に対して長手方向にずれた場合を想定して説明する。
【００５１】
図４は、リソグラフィ時の断面図である。第２配線上に層間絶縁膜４５を形成した後、レジスト９０を塗布し、リソグラフィによって第２ビアのスルーホールを加工すべき位置のレジスト９０を除去する（ｓ１０）。ここで、合わせずれ９９を発生したとする。
【００５２】
図５は、エッチング時の断面図である。レジスト９０をマスクとして層間絶縁膜４５の異方性エッチング（ｓ１１）を行う。層間絶縁膜４５と第２配線４０はその材料が異なるので、選択性により第２配線４０上のエッチングが第２配線４０の表面で止まった後も通常行われるオーバーエッチングによって、合わせずれによってマスクから外れた、第２配線４０に接する層間絶縁膜４５へのエッチングが進行する。第２配線４０に接する層間絶縁膜４５へのエッチングは、第２配線の下部、第１ビアとの接触面にまで達する。従来の半導体製造プロセスでは、これほど深くまでエッチングが進行することはなかったが、半導体の微細加工が進むと配線層の膜厚を薄くする傾向にあるため、第２配線４０に接する層間絶縁膜４５へのエッチングが第２配線の下部にまで達したものである。ただしこの部分は、合わせずれ９９の幅しかないため、アスペクト比は非常に高くなっている。
【００５３】
次に、図６に示すように、バリア層５０ｆの形成を行う（ｓ１２、ｓ１３）。上述の通り、合わせずれにより深くまでエッチングが進行した部分は、アスペクト比が極めて高いため、バリア層５０ｆのためのチタンのスパッタ（ｓ１２、ｓ１３）において、チタン／窒化チタン積層膜が側壁に十分に堆積しないことがある。図６には、第２配線４０の下部チタン膜の側壁にのみバリア層５０ｆが形成されない例を示したが、これは極端な例であって、実際には、バリア層５０ｆは不均一に形成され、配線層または層間絶縁膜の側壁の一部にバリア層が形成されない部分ができる。
【００５４】
次に、図７に示すように、プラグとして埋め込まれるタングステンの膜９０を、ＣＶＤ（ｓ１４）により形成する。その後、層間絶縁膜４５より上のタングステンの膜９０を、ＣＭＰなどにより除去して、図８に示した構造となる。
【００５５】
図７を用いて、不良が発生するメカニズムを説明する。タングステンのＣＶＤは、６フッ化タングステンガスを水素で還元することによって金属タングステンを生成して堆積する。スルーホール５０ｈの底部が第２配線４０の下部チタン膜４０ｅにまで達しており、さらに、その下部チタン膜４０ｅが露出する側壁に、第２ビア５０のバリア層５０ｆが十分に形成されていない場合に、下部チタン膜４０ｅが６フッ化タングステンガスに曝される。チタンは６フッ化タングステンと反応すると、フッ化チタンを生成して消失する。このため、６フッ化タングステンガスに曝された下部チタン膜４０ｅは、反応の始まるスルーホール側から順に消失し、スルーホールにタングステンが堆積して６フッ化タングステンガスの侵入が止まることにより、消失が停止する。その結果、目外れの発生した辺から第２配線において下部チタン膜の消失した領域４０ｆが現れる。この領域が第１ビア３０の上部全面に及ぶと、第２配線と第１ビアが電気的に断線した状態となり不良となる。第１ビア３０の上部全面にまでは及ばず一部に留まったとしても、十分な電気伝導率が得られなければ高抵抗化の不良、あるいは、後発的に断線する潜在不良となる。また、消失部分は空洞になるので、はがれを生じやすく、信頼性を低下させる。
【００５６】
本実施形態１では、図１に示すように、第１ビアを第２ビアから離して配置することにより、目外れに起因して第２配線４０の下部チタン膜４０ｅが消失する領域４０ｆに配置されることを回避することにより、上記の不良の発生を抑えることができる。実際には、目外れの量と下部チタン膜が消失した領域４０ｆの大きさは、統計的に揺らぐ数値となるため、上記の不良による歩留まりの低下を抑制するという効果を奏することとなる。
【００５７】
第１ビア３０を、第１配線２０の他方の端部にまでずらした場合には、第１配線２０の端部で第１ビア３０の目外れが発生する恐れがあり、同じ端部にコンタクト１０が配置されていると、上記と同様に、第１配線２０の下部チタン膜２０ｅが一部消失し、第１配線２０とコンタクト１０の間の接続の信頼性の低下と、電気的接触の高抵抗化に起因する歩留まりの低下を発生させる恐れがある。図９は、不良発生時の、第１ビア３０と第１配線２０とコンタクト１０の部分の断面図とレイアウト図である。第１配線２０の長手方向に第１ビア３０の目外れが発生したために、第１配線２０の端面に第１ビアのスルーホールが侵入し、第１配線２０の端面に露出する。露出した下部チタン膜２０ｅが第１ビア３０のタングステンプラグ形成時の６フッ化タングステンと反応して消失し、空洞２０ｆを生じる。空洞２０ｆがコンタクト１０の上部の全部または一部に及ぶと、第１配線２０とコンタクト１０の間の接続の信頼性の低下と、電気的接触の断線または高抵抗化に至る。第２配線に対する第２ビアの目外れによって第２配線と第１ビアとの間で発生したのと同様の不良が発生する恐れがある。
【００５８】
以上は、チタン膜と窒化チタン膜を上部と下部に備える金属配線に対して、タングステンプラグを有するビアを、目外れを許容する設計ルールで配置する場合について、説明した。発明者らによる研究の結果、チタン以外にタンタルであっても、フッ化タングステンと反応して消失する恐れがあることが分かった。したがって、金属配線は、アルミニウムを主成分とする配線の他、例えば銅やタングステンその他の金属のダマシンによる配線であっても、下部にチタン膜またはタンタル膜を備える配線であれば、同様の不良が発生する可能性がある。即ち、Ti/TiN/Wによるタングステンダマシン構造、Ti/Wによるタングステンダマシン構造、Ta/TaN/Cuによる銅ダマシン構造、Ta/Cuによる銅ダマシン構造、Ti/TiN/Cuによる銅ダマシン構造、Ti/Cuによる銅ダマシン構造などである。このような配線に対して、タングステンプラグを有するビアを、合せ精度未満の余裕（マージン）で配置することを許す半導体では、同様の不良による歩留まりを低下させるおそれがあることが分かった。
【００５９】
したがって、チタン膜またはタンタル膜を最下層に含む金属配線の端部が、タングステンプラグを有する上層ビアの一辺との間で合わせ精度未満の余裕（マージン）で隣接して配置する場合に、下層ビアを前記の金属配線の端部からできる限り離して配置することにより、上記問題を解決することができる。
【００６０】
図１に示すように、コンタクト１０と第１ビア３０と第２ビア５０が、レイアウト上同じ位置に重ねて配置された、最小線幅で１×３の第１配線２０と第２配線４０に接続される場合には、上記問題を解決することができるコンタクト１０と第１ビア３０と第２ビア５０の相互関係が限定される。コンタクト１０が第１配線２０一方の端に、第２ビア５０が第２配線４０の他方の端に配置されているとき、第１ビアは、第２ビアからできるだけ離して配置し、かつ、コンタクトの配置されている側の第１配線の端部において、目外れを発生させない位置に配置する。しかし、合せずれの方向を予測することは困難であるので、図９で検討したような長手方向の合わせずれのみでは、考慮不足となる。第１配線２０の短辺方向に合わせずれが発生すれば、短辺方向が最小線幅であるため、いずれかの端面で目外れが発生することになる。したがって、図１のような制約の下では、第１ビア３０はコンタクト１０と第２ビア５０から等距離の位置に配置することが最も望ましい。
【００６１】
短辺方向の合わせずれを考慮すると、第１配線２０と第２配線４０が最小線幅の３倍未満の長さになった場合には、目外れに起因する下部チタン膜の消失領域の一部が、必ず第１ビアに上部に重なることとなる。その場合には、第２配線４０と第１ビア３０の接触抵抗は高抵抗化する。しかし、合わせずれはそのずれ量も含めて統計的にばらつきをもって発生するものであり、チタンの消失領域の大きさも同様に統計的なばらつきを持つと考えられるので、第１配線２０と第２配線４０が最小線幅の３倍未満の長さになった場合にも、第１ビア３０をコンタクト１０と第２ビア５０から等距離の位置に配置することにより、上記不良による歩留まりの低下を緩和することができる。
【００６２】
〔実施形態２〕
図１０〜図１３は、本発明の実施形態２に係るＳＲＡＭのメモリセルのレイアウト図であり、図１４はメモリセルを行列状に配置して形成したＳＲＡＭのメモリマットを表すレイアウト図である。また、図３３は６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルの等価回路である。図１０には、ウェル層１０１、１０２、拡散層２０１〜２０６、ゲート配線３０１〜３０４、及び、コンタクト１０＿１〜１０＿１２を示す。図１１には、コンタクト１０＿１〜１０＿１２及び第１配線層２０によって形成された第１配線２０＿１〜２０＿１０を示す。図１２には、第１配線２０＿１〜２０＿１０、第１ビア３０＿１〜３０＿８、及び、第２配線層４０によって形成された第２配線４０＿１〜４０＿７を示す。図１３には、第２配線４０＿１〜４０＿７、第２ビア５０＿１〜５０＿６、及び、第３配線層６０によって形成された第３配線６０＿１〜６０＿５を示す。図１０〜図１３において、９０１〜９０４はセル境界を表し、図１４に示すように、隣接するメモリセルどうしは、セル境界を軸としてミラー反転され、互いのセル境界が一致するように行列状に配置される。セル境界上のパターン、例えば、右端のセル境界上に配置されている図１３に示した第３配線６０＿２は、右隣りのセルにおいても同じ第３配線６０＿２がミラー反転されて左端のセル境界上に配置されているので、互いのセル境界が一致するように行列状に配置すると、隣接するメモリセルの第３配線６０＿２どうしが完全に重なる。列方向（上下方向）に隣接するメモリセルどうしも同じようにミラー反転され、互いのセル境界が一致するように重ね合される。結果的に実体としては、第３配線６０＿２は、列方向にメモリマットの上端から下端に達する、１本の第３配線層が形成される。
【００６３】
本発明の実施形態１に係るＳＲＡＭのメモリセルは、第２配線４０＿１によりワード線が行方向に形成され、第３配線６０＿１と６０＿２により接地線が、６０＿３と６０＿４により互いに相補の関係にあるビット線が、６０＿５により電源線が、それぞれ列方向に形成された、横型メモリセルである。
【００６４】
図１０において、拡散層２０１とゲート配線３０１、及び、拡散層２０２とゲート配線３０２により、２個のｎチャネルＭＯＳＦＥＴが、一対のアクセストランジスタとして形成されている。この一対のアクセストランジスタは、図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９１と９２に相当する。拡散層２０３とゲート配線３０３によって形成されるｎチャネルＭＯＳＦＥＴと、拡散層２０５とゲート配線３０３によって形成されるｐチャネルＭＯＳＦＥＴとによりインバータが構成されている。図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９３とｐチャネルＭＯＳＦＥＴ９５に相当する。また、拡散層２０４とゲート配線３０４によって形成されるｎチャネルＭＯＳＦＥＴと、拡散層２０６とゲート配線３０４によって形成されるｐチャネルＭＯＳＦＥＴとによりもう１つのインバータが構成されている。図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９４とｐチャネルＭＯＳＦＥＴ９６に相当する。２個のインバータの互いの入出力端子を接続してメモリセルが構成されている。アクセストランジスタのゲート端子はワード線に接続され、２個のインバータに接続されないドレイン／ソース端子は、互いに相補の関係にあるビット線に接続される。１０＿１と１０＿２はワード線に接続するためのコンタクト、１０＿３と１０＿６は互いに相補の関係にあるビット線に接続するためのコンタクト、１０＿５と１０＿８はインバータを接地線に接続するためのコンタクト、１０＿９と１０＿１２は、インバータを電源線に接続するためのコンタクトである。
【００６５】
図１１には、コンタクト１０＿１〜１０＿１２と第１配線とが示されている。コンタクト１０＿４、１０＿７、１０＿１０及び１０＿１１と、第１配線２０＿６と２０＿９は、一方のインバータの出力を他方のインバータの入力にそれぞれ接続するための配線を形成している。コンタクト１０＿１と１０＿２に接続される第１配線２０＿１と２０＿２は、その上の第２配線によって配線されるワード線に接続するための、第１配線層２０で形成された島状パターンである。コンタクト１０＿３と１０＿６に接続される第１配線２０＿５と２０＿８は、その上の第２配線によって配線される互いに相補の関係にあるビット線に接続するための、第１配線層２０で形成された島状パターンである。コンタクト１０＿５と１０＿８に接続される第１配線２０＿３と２０＿４は、その上の第２配線によって配線される接地線に接続するための、第１配線層２０で形成された島状パターンである。コンタクト１０＿９と１０＿１２に接続される第１配線２０＿７と２０＿１０は、その上の第２配線によって配線される電源線に接続するための、第１配線層２０で形成された島状パターンである。
【００６６】
図１２には、第１配線２０＿１〜２０＿１０、第１ビア３０＿１〜３０＿８、及び、第２配線４０＿１〜４０＿７が示されている。第２配線４０＿１はワード線であり、セル境界左端９０３から右端９０４まで行方向に延びて配置されており、行方向に隣接するメモリセルにおけるワード線と互いに接続される。第２配線４０＿１は、第１ビア３０＿１と３０＿２を介して、第１配線層２０で形成された島状パターン、第１配線２０＿１と２０＿２に接続されている。他の第２配線層による第２配線パターンは島状パターンであって、第１配線層による島状パターンと第１ビア３０＿３、３０＿４、３０＿５、３０＿６、３０＿７、３０＿８を介して接続されている。
【００６７】
図１３には、第２配線４０＿１〜４０＿７、第２ビア５０＿１〜５０＿６、及び、第３配線６０＿１〜６０＿５が示されている。第２配線４０＿１〜４０＿７は、第２ビア５０＿１〜５０＿６を介して、第３配線層６０で形成された、接地線６０＿１、６０＿２、ビット線６０＿３と６０＿４、及び電源線６０＿５に接続されている。
【００６８】
図１５は、本発明の実施形態２に係るＳＲＡＭのメモリセルの下側のセル境界９０２における断面図である。第１配線、第２配線と、コンタクト、第１ビア及び第２ビアのみを表し、基板や層間絶縁膜を始めとする他の層は、省略して表している。
【００６９】
接地線６０＿２に接続する部分では、第１配線２０＿４と第２配線４０＿３がいずれも、幅が最小線幅で、長さが最小線幅の２倍から３倍の島状パターンであり、第２配線４０＿３の一方の端部に第２ビア５０＿２が配置されている。第２配線４０＿３は幅が最小線幅であり、第２ビア５０＿２の一辺も同じ大きさであるため、第２ビア５０＿２の３辺が第２配線４０＿３の端部と重なっている。したがって、第２配線４０＿３に対して第２ビア５０＿２が、手前方向または奥方向に合せずれがあれば、目外れの問題が生じる。第２配線層や第２ビアの現実の最小加工寸法が、上記最小線幅とは異なっていて、第２ビアの辺と第２配線の端部が多少ずれていても、合せ精度未満のずれであれば、統計的バラツキによって、上記目外れが発生する。目外れに起因して、目外れの箇所を起点に第２配線４０＿３の下部チタン膜が消失する可能性がある。第１ビア３０＿４はこの下部チタン膜の消失の影響が少なくなるように、第２ビア５０＿２の直下よりも図面左方向にずらして配置する。下部チタン膜の消失は、手前または奥の辺を起点としても発生し得るので、できるだけ遠方に配置することが望ましい。しかし、第１ビア３０＿４と第１配線２０＿４との関係も上記第２ビア５０＿２と第２配線４０＿３との関係と同様に、第１ビア３０＿４の目外れによる第１配線２０＿４の下部チタン膜の消失を引き起こす可能性がある。第１ビア３０＿４は第１配線２０＿４の図面左端には配置されていないので、第１配線２０＿４の左端から合せ精度以上の距離があれば、左端部での目外れは発生しないが、紙面手前または奥への合わせずれにより、目外れが発生する恐れがある。コンタクト１０＿８が第１配線２０＿４の左端部に配置されていることから、目外れによる第１配線２０＿４の下部チタン膜の消失の影響を最も軽減するためには、第１ビア３０＿４はコンタクト１０＿８が配置されている位置からできる限り離して配置することが望ましい。そこで、第１ビア３０＿４はコンタクト１０＿８と第２ビア５０＿２との間に配置し、できれば双方との間隔が等しくなる位置に配置するのが最も好適である。
【００７０】
一方、第１ビア層の最小加工寸法が上記最小線幅よりも小さく、第１ビア３０＿４の１辺が第１配線２０＿４よりも小さく設計することができる場合には、第１ビア３０＿４と第１配線２０＿４の合わせずれが発生しても、目外れが発生する確率は低くなる。その場合には、第１ビア３０＿４をより左に配置して、第２ビア５０＿２の目外れによる第２配線４０＿３の下部チタン膜消失の影響を受ける確率を減らすことができる。さらに、第１ビア３０＿４と第１配線２０＿４が合せ精度以上の余裕（マージン）を確保してレイアウトすることができる場合には、第１ビア３０＿４は、第２配線４０＿３の左端に配置すればよい。
【００７１】
ビット線６０＿３に接続する部分では、第１配線２０＿５と第２配線４０＿４がいずれも、幅が最小線幅で、長さが最小線幅の約２倍の島状パターンであり、第２配線４０＿４の右端に第２ビア５０＿３が配置されている。第２配線４０＿４は幅が最小線幅であり、第２ビア５０＿３の一辺も同じ大きさであるため、第２ビア５０＿３の３辺が第２配線４０＿４の端部と重なっている。したがって、第２配線４０＿４に対して第２ビア５０＿３の合せずれがあれば、目外れの問題が生じる。目外れに起因して、目外れの箇所を起点に第２配線４０＿４の下部チタン膜が消失する可能性がある。第１ビア３０＿５はこの下部チタン膜の消失の影響が少なくなるように、第２ビア５０＿３の直下よりも図面左方向にずらして配置する。一方、第１ビア３０＿５の目外れが発生すれば、第１配線２０＿５の下部チタン膜の消失を引き起こす可能性がある。コンタクト１０＿３が第１配線２０＿５の左端部に配置されていることから、目外れによる第１配線２０＿５の下部チタン膜の消失の影響を最も軽減するためには、第１ビア３０＿５はコンタクト１０＿３が配置されている位置からできる限り離して配置することが望ましい。そこで、第１ビア３０＿５はコンタクト１０＿３と第２ビア５０＿３との間に配置し、できれば双方との間隔が等しくなる位置に配置するのが最も好適である。
【００７２】
電源線６０＿５に接続する部分でも、同様に、第２ビア５０＿５とコンタクト１０＿１２との間隔が等しくなる位置に、第１ビア３０＿８を配置する。
【００７３】
以上により、チタン膜を最下層に含む金属配線層とタングステンプラグを有するその上層ビアで目外れを許容するレイアウトルールを採用した場合にも、前記金属配線層と下層ビアの間の接続の信頼性の低下と、電気的接触の高抵抗化に起因する歩留まりの低下を防止することができる。
【００７４】
〔実施形態３〕
図１６、図１７および図１８は、接地線６０＿２に接続する部分における、隣接するメモリセルとの関係を含めて表した断面図であり、図１６は図１５に示した実施形態２のメモリセルに対応し、図１７と図１８は変形例である。
【００７５】
接地線６０＿２に接続する部分の第１配線２０＿４、第２配線４０＿３、第３配線６０＿２と、コンタクト１０＿８、第１ビア３０＿４及び第２ビア５０＿２のみについて、セル境界９０４を軸にしてミラー反転した隣接セルの同じ部分を重ねて表している。
【００７６】
図１６において、セル境界９０４上にある第３配線６０＿２と第２ビア５０＿２は、隣接セルにおいても全く同じパターンとなって重なる。コンタクト１０＿８はミラー反転されたコンタクト１０＿８’が対称の位置に配置される。第１配線２０＿４と第２配線４０＿３は、ミラー反転された隣接セルの第１配線２０＿４’と第２配線４０＿３’がセル境界で重なって繋がり、長い島状パターンとなる。第１ビア３０＿４についても同様に、ミラー反転された隣接セルの第１ビア３０＿４’とセル境界で重なって繋がり、長いパターンとなる。
【００７７】
図１７は、図１６に対し、第１ビア３０＿４とミラー反転された隣接セルの第１ビア３０＿４’とセル境界で重ならないように、距離を取った変形例である。第１ビア３０＿４がアスペクト比の関係から正方形以外のパターンを許されない場合に有効である。
【００７８】
図１７に示したような２個打ちでは、第１配線２０＿４または第２配線４０＿３の大きさが十分ではないために、２個の第１ビアの間のスペーシングを規定した設計ルールを、遵守することができない場合がある。図１８は、図１７に対し、第１ビア３０＿４を元にミラー反転された隣接セルの第１ビア３０＿４’を、隣接セルでは削除した変形例である。第１ビア３０＿４がアスペクト比の関係から正方形以外のパターンを許されない場合で、さらに２個打ちでは第１ビアの間のスペーシングを規定した設計ルールを遵守することができない場合に有効である。
【００７９】
〔実施形態２〜３の効果〕
実施形態２〜３で示した第１ビアの配置の変形例のうち、いくつかの組合せと、従来のＳＲＡＭのメモリセルの例（参照例）による、不良率の変化を測定した。図１９は参照例の断面図であり、図２０は不良率の測定結果である。
【００８０】
試料１は上記図１９に示した参照例とする従来のＳＲＡＭである。試料２は図１７に示したように接地線６０＿２に接続する部分の第１ビア３０＿４を隣接するメモリセルのそれぞれに備えたＳＲＡＭである。試料２では、ビット線６０＿３に接続する部分は参照例（図１９）と同様である。試料３はビット線６０＿３に接続する部分の第１ビア３０＿８を図１５に示したように第２ビア５０＿５とコンタクト１０＿１２の中間までずらしたＳＲＡＭである。試料３では、接地線６０＿２に接続する部分は参照例（図１９）と同様である。試料４は、図１８に示したように接地線６０＿２に接続する部分の第１ビア３０＿４を隣接するメモリセルの一方にのみ備え、合せてビット線６０＿３に接続する部分の第１ビア３０＿８を図１５に示したように第２ビア５０＿５とコンタクト１０＿１２の中間までずらしたＳＲＡＭである。
【００８１】
図２０は、各試料のチップ当たりの不良率を求めた実験結果である。チップ当たりの不良率が、参照例である試料１に対して、接地線６０＿２に接続する部分の対策のみを施した試料２も、ビット線６０＿３に接続する部分の対策のみを施した試料３も、不良率を低減する効果が表れており、双方の対策を施した試料４が最も低い不良率となっている。
【００８２】
以上の通り、実施形態２または３のように、本発明を実施することより、金属配線層と下層ビアの間の接続の信頼性の低下と、電気的接触の高抵抗化に起因する歩留まりの低下を防止することができることが明らかとなった。
【００８３】
〔実施形態４〕
図２１〜図２２は、本発明の実施形態４に係るＳＲＡＭの縦型メモリセルのレイアウト図である。このメモリセルも６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルであり、等価回路は図３３に示すとおりである。図２１には、拡散層２０７〜２０８、ゲート配線３０５〜３０７、及び、コンタクト１０＿１３〜１０＿２２を示す。図２２には、コンタクト１０＿１３〜１０＿２２及び第１配線層２０によって形成された第１配線２０＿１１〜２０＿１６、第１ビア３０＿９〜３０＿１１、及び、第２配線層４０によって形成された第２配線４０＿８〜４０＿１０を示す。図２１〜図２２において、９０１〜９０４はセル境界を表し、図１４に示したのと同様に、隣接するメモリセルどうしは、セル境界を軸としてミラー反転され、互いのセル境界が一致するように行列状に配置される。
【００８４】
本発明の実施形態４に係るＳＲＡＭのメモリセルは、ゲート配線３０５によりワード線が、第１配線２０＿１６により電源線が、それぞれ行方向に形成され、第２配線４０＿９により接地線が、４０＿８と４０＿１０により互いに相補の関係にあるビット線が、それぞれ列方向に形成された、縦型メモリセルである。ワード線と電源線はセル外で第３配線層に引き上げ、それぞれ行方向に配線された第３配線を配置してもよい。
【００８５】
図２１において、拡散層２０７とゲート配線３０５により、２個のｎチャネルＭＯＳＦＥＴが、一対のアクセストランジスタとして形成されている。この一対のアクセストランジスタは、図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９１と９２に相当する。拡散層２０７とゲート配線３０６と３０７によって形成されるｎチャネルＭＯＳＦＥＴ（図３３の９３と９４に対応）と、拡散層２０８とゲート配線３０６と３０７によって形成されるｐチャネルＭＯＳＦＥＴ（図３３の９５と９６に対応）とにより２個のインバータが構成され、互いの入出力端子を接続してメモリセルが構成されている。アクセストランジスタのゲート配線３０５はそのままワード線として隣接のメモリセルと互いに接続され、メモリマットを行方向に横断する配線になる。２個のインバータに接続されないドレイン／ソース端子は、互いに相補の関係にあるビット線に接続される。１０＿１３と１０＿１７は互いに相補の関係にあるビット線に接続するためのコンタクト、１０＿２１はインバータを接地線に接続するためのコンタクト、１０＿２２は、インバータを電源線に接続するためのコンタクトである。
【００８６】
図２２には、コンタクト１０＿１３〜１０＿２２、第１配線２０＿１１〜２０＿１６、第１ビア３０＿９〜３０＿１１、及び、第２配線４０＿８〜４０＿１０が示されている。コンタクト１０＿１４〜１０＿１６と１０＿１８〜１０＿２０と、第１配線２０＿１４と２０＿１５は、一方のインバータの出力を他方のインバータの入力にそれぞれ接続するための配線を形成している。コンタクト１０＿１３と１０＿１７に接続される第１配線２０＿１１と２０＿１３は、その上の第２配線４０＿８と４０＿１０によって配線される互いに相補の関係にあるビット線に接続するための、第１配線層２０で形成された島状パターンである。第２配線４０＿８〜４０＿１０は互いに相補の関係にあるビット線と接地線であり、セル境界上端９０１から下端９０２まで列方向に延びて配置されており、列方向に隣接するメモリセルにおける同じ配線と互いに接続される。第２配線４０＿８は、第１ビア３０＿９を介して、第１配線層２０で形成された島状パターン第１配線２０＿１１に接続され、第２配線４０＿１０は、第１ビア３０＿１１を介して、第１配線層２０で形成された島状パターン第１配線２０＿１３に接続されている。第２配線４０＿９は第１ビア３０＿１０を介して第１配線２０＿１２に接続されている。
【００８７】
第１配線２０＿１１と２０＿１３は、幅が最小線幅で長さが最小線幅の約１．１倍の小さな島状パターンであり、その中にそれぞれ、コンタクト１０＿１３と第１ビア３０＿９、コンタクト１０＿１７と第１ビア３０＿１１が配置されている。第１ビア３０＿９の３辺が第１配線２０＿１１と接しており、この３辺で目外れが発生するおそれがある。第１ビア３０＿１１の３辺が第１配線２０＿１３と接しており、この３辺でも目外れが発生するおそれがある。第１ビアの辺と第１配線の辺が完全に同じ線上に配置されていなくても、両者が合せ精度を確保するための合わせ余裕を下回る余裕（マージン）で近接していれば、目外れが発生する恐れがある。上記の「接する」とは、合わせ余裕を下回る余裕（マージン）で近接している場合を含む。目外れが発生した場合には、その辺から第１配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、コンタクト１０＿１３と第１ビア３０＿９、コンタクト１０＿１７と第１ビア３０＿１１は、それぞれできる限り離して配置する。これにより、第１配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。
【００８８】
接地線の第１配線２０＿１２は最小線幅の数倍の長い配線であるため、その両端にコンタクト１０＿２１と第１ビア３０＿１０を配置することができ、第１配線の下部チタン膜の消失の影響が及ぶことはないと考えられる。第１配線２０＿１１と２０＿１３も同様に列方向に長い配線とすることにより、同様に第１配線の下部チタン膜の消失の影響を回避することができるとも考えられる。しかし、第１配線２０＿１１と２０＿１３は、互いに相補の関係にあるビット線であるため、下層に配置されたワード線３０５との間で容量性の結合が大きくなると、ワード線の信号レベルの変動がビット線における雑音となって誤動作を招く恐れがあるため、ワード線３０５を覆うような大きさにすることができない。
【００８９】
〔実施形態５〕
図２３〜図２４は、本発明の実施形態５に係るＳＲＡＭの縦型メモリセルのレイアウト図である。このメモリセルも６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルであり、等価回路は図３３に示すとおりである。図２３には、拡散層２０９〜２１２、ゲート配線３０８〜３１０、及び、コンタクト１０＿２３〜１０＿３２を示す。図２４には、コンタクト１０＿２３〜１０＿３２、第１配線層２０によって形成された第１配線２０＿１７〜２０＿２３、第１ビア３０＿１２〜３０＿１５、及び、第２配線層４０によって形成された第２配線４０＿１１〜４０＿１４を示す。図２３〜図２４において、９０１〜９０４はセル境界を表し、図１４に示したのと同様に、隣接するメモリセルどうしは、セル境界を軸としてミラー反転され、互いのセル境界が一致するように行列状に配置される。
【００９０】
本発明の実施形態５に係るＳＲＡＭのメモリセルは、ゲート配線３０８によりワード線が、第１配線２０＿２３により電源線が、それぞれ行方向に形成され、第２配線４０＿１１と４０＿１４により接地線が、４０＿１２と４０＿１３により互いに相補の関係にあるビット線が、それぞれ列方向に形成された、縦型メモリセルである。ワード線と電源線はセル外で第３配線層に引き上げ、それぞれ行方向に配線された第３配線を配置してもよい。
【００９１】
図２３において、拡散層２０９、２１１とゲート配線３０８により、２個のｎチャネルＭＯＳＦＥＴが、一対のアクセストランジスタとして形成されている。この一対のアクセストランジスタは、図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９１と９２に相当する。拡散層２０９とゲート配線３０９および拡散層２１１とゲート配線３１０によってそれぞれ形成されるｎチャネルＭＯＳＦＥＴ（図３３の９３と９４に対応）と、拡散層２１０とゲート配線３０９および拡散層２１２とゲート配線３１０によってそれぞれ形成されるｐチャネルＭＯＳＦＥＴ（図３３の９５と９６に対応）とにより２個のインバータが構成され、互いの入出力端子を接続してメモリセルが構成されている。アクセストランジスタのゲート配線３０８はそのままワード線として隣接のメモリセルと互いに接続され、メモリマットを行方向に横断する配線になる。２個のインバータに接続されないドレイン／ソース端子は、互いに相補の関係にあるビット線に接続される。１０＿２５と１０＿２８は互いに相補の関係にあるビット線に接続するためのコンタクト、１０＿２３と１０＿３１はインバータを接地線に接続するためのコンタクト、１０＿２４と１０＿３２は、インバータを電源線に接続するためのコンタクトである。
【００９２】
図２４には、コンタクト１０＿２３〜１０＿３２、第１配線２０＿１７〜２０＿２３、第１ビア３０＿１２〜３０＿１５、及び、第２配線４０＿１１〜４０＿１４が示されている。コンタクト１０＿２６、１０＿２７、１０＿２９、１０＿３０と、第１配線２０＿２１と２０＿２２は、一方のインバータの出力を他方のインバータの入力にそれぞれ接続するための配線を形成している。コンタクト１０＿２５と１０＿２８に接続される第１配線２０＿１８と２０＿１９は、その上の第２配線４０＿１２と４０＿１３によって配線される互いに相補の関係にあるビット線に接続するための、第１配線層２０で形成された島状パターンである。第２配線４０＿１１〜４０＿１４は互いに相補の関係にあるビット線と接地線であり、セル境界上端９０１から下端９０２まで列方向に延びて配置されており、列方向に隣接するメモリセルにおける同じ配線と互いに接続される。第２配線４０＿１１と４０＿１４はそれぞれ、第１ビア３０＿１２と３０＿１５を介して第１配線２０＿１７と２０＿２０に接続されている。第２配線４０＿１２は、第１ビア３０＿１３を介して、第１配線層２０で形成された島状パターン第１配線２０＿１８に接続され、第２配線４０＿１３は、第１ビア３０＿１４を介して、第１配線層２０で形成された島状パターン第１配線２０＿１９に接続されている。
【００９３】
第１配線２０＿１８と２０＿１９は、幅が最小線幅で長さが最小線幅の約１．１倍の小さな島状パターンであり、その中にそれぞれ、コンタクト１０＿２５と第１ビア３０＿１３、コンタクト１０＿２８と第１ビア３０＿１４が配置されている。第１ビア３０＿１３の３辺が第１配線２０＿１８と接しており、この３辺で目外れが発生するおそれがある。第１ビア３０＿１４の３辺が第１配線２０＿１９と接しており、この３辺でも目外れが発生するおそれがある。目外れが発生した場合には、その辺から第１配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、コンタクト１０＿２５と第１ビア３０＿１３、コンタクト１０＿２８と第１ビア３０＿１４は、それぞれできる限り離して配置する。これにより、第１配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。
【００９４】
接地線を第２配線４０＿１１と４０＿１４に接続するための第１ビア３０＿１２と３０＿１５は、第１配線２０＿１７と２０＿２０の中で、後述の図２９に示す実施形態７と同様に、セル境界９０１との交点に配置することもできる。これにより、コンタクト１０＿２３と１０＿３１との間隔を大きくすることができるため、第１配線２０＿１７と２０＿２０における下部チタン層の消失によるコンタクト１０＿２３と１０＿３１における高抵抗化や断線による歩留まりの低下を抑えることができる。一方、本実施形態では、セル境界９０１を挟んで上側に隣接するメモリセルでも対称の位置に同じ第１ビアを配置することができるので、第１ビアによる寄生抵抗成分を抑えることができる。
【００９５】
〔実施形態６〕
図２５〜図２７は、本発明の実施形態６に係るＳＲＡＭの縦型メモリセルのレイアウト図である。このメモリセルも６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルであり、等価回路は図３３に示すとおりである。図２５には、拡散層２１３〜２１６、ゲート配線３１１〜３１３、及び、コンタクト１０＿３３〜１０＿４２を示す。図２６には、コンタクト１０＿３３〜１０＿４２及び第１配線層２０によって形成された第１配線２０＿２４〜２０＿３１、第１ビア３０＿１６〜３０＿２１、及び、第２配線層４０によって形成された第２配線４０＿１５〜４０＿１９を示す。図２７には、第１ビア３０＿１６〜３０＿２１、第２配線４０＿１５〜４０＿１９、第２ビア５０＿７〜５０＿１０及び第３配線層６０によって形成された第３配線６０＿６〜６０＿９を示す。図２５〜図２７において、９０１〜９０４はセル境界を表し、図１４に示したのと同様に、隣接するメモリセルどうしは、セル境界を軸としてミラー反転され、互いのセル境界が一致するように行列状に配置される。
【００９６】
本発明の実施形態６に係るＳＲＡＭのメモリセルは、ゲート配線３１１によりワード線が、第２配線４０＿１６により電源線が、それぞれ行方向に形成され、第３配線６０＿７と６０＿８により互いに相補の関係にあるビット線が、６０＿６と６０＿９により接地線が、それぞれ列方向に形成された、縦型メモリセルである。
【００９７】
図２５において、拡散層２１３、２１５とゲート配線３１１により、２個のｎチャネルＭＯＳＦＥＴが、一対のアクセストランジスタとして形成されている。この一対のアクセストランジスタは、図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９１と９２に相当する。拡散層２１３とゲート配線３１２および拡散層２１５とゲート配線３１３によってそれぞれ形成されるｎチャネルＭＯＳＦＥＴ（図３３の９３と９４に対応）と、拡散層２１４とゲート配線３１２および拡散層２１６とゲート配線３１３によってそれぞれ形成されるｐチャネルＭＯＳＦＥＴ（図３３の９５と９６に対応）とにより２個のインバータが構成され、互いの入出力端子を接続してメモリセルが構成されている。アクセストランジスタのゲート配線３１１はそのままワード線として隣接のメモリセルと互いに接続され、メモリマットを行方向に横断する配線になる。２個のインバータに接続されないドレイン／ソース端子は、互いに相補の関係にあるビット線に接続される。１０＿３５と１０＿３８は互いに相補の関係にあるビット線に接続するためのコンタクト、１０＿３３と１０＿４１はインバータを接地線に接続するためのコンタクト、１０＿３４と１０＿４２は、インバータを電源線に接続するためのコンタクトである。
【００９８】
図２６には、コンタクト１０＿３３〜１０＿４２、第１配線２０＿２４〜２０＿３１、第１ビア３０＿１６〜３０＿２１、及び、第２配線４０＿１５〜４０＿１９が示されている。コンタクト１０＿３６、１０＿３７、１０＿３９、１０＿４０と、第１配線２０＿２７と２０＿２９は、一方のインバータの出力を他方のインバータの入力にそれぞれ接続するための配線を形成している。コンタクト１０＿３５と１０＿３８、第１配線２０＿２６と２０＿２８、第１ビア３０＿１８と３０＿１９、第２配線４０＿１７と４０＿１８は、その上層に第３配線６０＿７と６０＿８によって配線される互いに相補の関係にあるビット線に接続するための配線である。第１配線２０＿２６と２０＿２８は第１配線層２０で形成された島状パターンであり、第２配線４０＿１７と４０＿１８は第２配線層４０で形成された島状パターンである。コンタクト１０＿３３と１０＿４１、第１配線２０＿２４と２０＿３０、第１ビア３０＿１６と３０＿２０、第２配線４０＿１５と４０＿１９は、その上層に第３配線６０＿６と６０＿９によって配線される接地線に接続するための配線である。第１配線２０＿２４と２０＿３０は第１配線層２０で形成された島状パターンであり、第２配線４０＿１５と４０＿１９は第２配線層４０で形成された島状パターンである。第２配線４０＿１６は電源線であり、セル境界左端９０３から右端９０４まで行方向に延びて配置されており、行方向に隣接するメモリセルにおける電源線と互いに接続される。第２配線４０＿１６は、第１ビア３０＿１７と３０＿２１を介して第１配線２０＿２５と２０＿３１に接続されている。第１配線２０＿２５と２０＿３１は、第１配線層２０で形成された島状パターンである。
【００９９】
図２７には、第１ビア３０＿１６〜３０＿２１、第２配線４０＿１５〜４０＿１９、第２ビア５０＿７〜５０＿１０及び第３配線層６０によって形成された第３配線６０＿６〜６０＿９が示されている。第３配線６０＿６〜６０＿９は互いに相補の関係にあるビット線と接地線であり、セル境界上端９０１から下端９０２まで列方向に延びて配置されており、列方向に隣接するメモリセルにおける同じ配線と互いに接続される。第３配線６０＿７と６０＿８はそれぞれ、第２ビア５０＿８と５０＿９を介して第２配線４０＿１７と４０＿１８に接続されている。第３配線６０＿６と６０＿９はそれぞれ、第２ビア５０＿７と５０＿１０を介して第２配線４０＿１５と４０＿１９に接続されている。第２配線４０＿１５、４０＿１７、４０＿１８及び４０＿１９は、それぞれ第２配線層４０で形成された島状パターンである。
【０１００】
第１配線２０＿２６と２０＿２８は、幅が最小線幅で長さが最小線幅の約１．１倍の小さな島状パターンであり、その中にそれぞれ、コンタクト１０＿３５と第１ビア３０＿１８、コンタクト１０＿３８と第１ビア３０＿１９が配置されている。第１ビア３０＿１８の２辺が第１配線２０＿２６と接しており、この２辺で目外れが発生するおそれがある。第１ビア３０＿１９の２辺が第１配線２０＿２８と接しており、この２辺でも目外れが発生するおそれがある。目外れが発生した場合には、その辺から第１配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、コンタクト１０＿３５と第１ビア３０＿１８、コンタクト１０＿３８と第１ビア３０＿１９は、それぞれできる限り離して配置する。これにより、第１配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。
【０１０１】
第２配線４０＿１７と４０＿１８は、幅が最小線幅で長さが最小線幅の約２倍の島状パターンであり、その中にそれぞれ、第１ビア３０＿１８と第２ビア５０＿８、第１ビア３０＿１９と５０＿９が配置されている。第２ビア５０＿８の３辺が第２配線４０＿１７と接しており、この３辺で目外れが発生するおそれがある。第２ビア５０＿９の３辺が第２配線４０＿１８と接しており、この３辺でも目外れが発生するおそれがある。目外れが発生した場合には、その辺から第２配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、上述のコンタクトと第１ビアの関係で述べたのと同様に、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、第１ビア３０＿１８と第２ビア５０＿８、第１ビア３０＿１９と第２ビア５０＿９は、それぞれできる限り離して配置する。これにより、第２配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。またさらに、第２ビア５０＿８と５０＿９をセル境界９０１上に配置する従来技術によるレイアウトと比較して、第２ビア５０＿８と５０＿９による抵抗を低く抑えることができる。第２ビア５０＿８と５０＿９をセル境界９０１上に配置すると、セル境界９０１を挟んで上側に隣接して配置されるメモリセルにおいて対応する第２ビア５０＿８と５０＿９とそれぞれ重なるので、上下２個のメモリセルでビット線１本当たり１個の第２ビアを共有していた。これに対し、本発明を適用すれば、本実施形態に示したように、セル境界９０１からずらすことにより、上下２個のメモリセルのそれぞれに配置することになり、ビット線１本当たり２個の第２ビアを備えることになるからである。２個の第２ビアは並列接続されているので、抵抗成分は１／２になる。また、一方が断線または高抵抗化した場合であっても、他方の抵抗値が十分低ければＳＲＡＭは正常に動作するので、歩留まりの低下をさらに抑える効果もある。
【０１０２】
接地線である第３配線６０＿６に接続する部分では、第１配線２０＿２４と第２配線４０＿１５がいずれも、幅が最小線幅で、長さが最小線幅の２倍から３倍の島状パターンであり、第２配線４０＿１５の一方の端部に第２ビア５０＿７が配置されている。第２配線４０＿１５は幅が最小線幅であり、第２ビア５０＿７の一辺も同じ大きさであるため、第２ビア５０＿７の左右２辺が第２配線４０＿１５の端部と重なっている。したがって、第２配線４０＿１５に対して第２ビア５０＿７が、図面の左右方向に合せずれがあれば、目外れの問題が生じる。第２配線層や第２ビアの現実の最小加工寸法が、上記最小線幅とは異なっていて、第２ビアの辺と第２配線の端部が多少ずれていても、合せ精度未満のずれであれば、統計的バラツキによって、上記目外れが発生する可能性がある。目外れに起因して、目外れの箇所を起点に第２配線４０＿１５の下部チタン膜が消失する可能性がある。第１ビア３０＿１６はこの下部チタン膜の消失の影響が少なくなるように、第２ビア５０＿７の直下よりも図面下方向にずらして配置する。下部チタン膜の消失は、目外れが左右の辺を起点としても発生し得るので、できるだけ遠方に配置することが望ましい。しかし、第１ビア３０＿１６と第１配線２０＿２４との関係も上記第２ビア５０＿７と第２配線４０＿１５との関係と同様に、第１ビア３０＿１６の目外れによる第１配線２０＿２４の下部チタン膜の消失を引き起こす可能性がある。第１ビア３０＿１６は第１配線２０＿２４の上下の端に接して配置されてはいないが、左右方向へのずれによって目外れが発生する恐れがある。コンタクト１０＿３３が第１配線２０＿２４の下端部に配置されていることから、目外れによる第１配線２０＿２４の下部チタン膜の消失の影響を最も軽減するためには、第１ビア３０＿１６はコンタクト１０＿３３が配置されている位置からできる限り離して配置することが望ましい。そこで、第１ビア３０＿１６はコンタクト１０＿３３と第２ビア５０＿７との間に配置し、できれば双方との間隔が等しくなる位置に配置するのが最も好適である。
【０１０３】
接地線である第３配線６０＿９に接続する部分でも、上記と全く同様に、第１ビア３０＿２０はコンタクト１０＿４１と第２ビア５０＿１０との間に配置し、できれば双方との間隔が等しくなる位置に配置するのが最も好適である。
【０１０４】
〔実施形態６の変形例〕
図２６と図２７において、接地線である第３配線６０＿６に接続する部分で、第１ビア３０＿１６をセル境界９０１上に配置し、第２ビア５０＿７を第２配線４０＿１５の下端に配置することもできる。第２配線４０＿１５の下端で第２ビア５０＿７の目外れが発生すると、第２配線４０＿１５の下端の３辺のうち、目外れの発生した辺を起点として、第２配線４０＿１５の下部チタン膜の消失が始まる。上記のように、第１ビア３０＿１６をセル境界９０１上に配置することにより、下部チタン膜の消失が始まる第２配線４０＿１５の下端の３辺から最も遠ざけることができるので、下部チタン膜の消失の影響を最も軽減することができる。もう一本の接地線である第３配線６０＿９に接続する部分でも同様に、第１ビア３０＿２０をセル境界９０１上に配置し、第２ビア５０＿１０を第２配線４０＿１９の下端に配置することができ、上記と全く同じ効果を奏する。
【０１０５】
同一セル内では、コンタクト１０＿３３と第２ビア５０＿７、コンタクト１０＿４１と第２ビア５０＿１０が、近接してレイアウトされるが、第２ビア５０＿７と５０＿１０において目外れが発生しても、コンタクト１０＿３３と１０＿４１それぞれの第１配線２０＿２４と２０＿３０との電気的接続には影響を与えないので、問題はない。
【０１０６】
一方、同一セル内で第２ビアとコンタクトの間に第１ビアを配置する代わりに、第２ビアと隣接するセルにおけるコンタクトとの間に第１ビアを配置することによって、同様の課題を解決している。
【０１０７】
本変形例では、さらに、島状の第１配線２０＿２４と２０＿３０、島状の第２配線４０＿１５と４０＿１９の長さが短い場合であっても、歩留まりの低下を抑える効果が大きい。隣接セル間の島状の第１配線（２０＿２４と２０＿３０それぞれ）どうし、島状の第２配線（４０＿１５と４０＿１９それぞれ）どうしのそれぞれが結合された状態で、第２ビアと隣接するセルにおけるコンタクト（１０＿３３と１０＿４１）との間に第１ビア３０＿１６と３０＿２０を配置すればよいので、第１ビアと第２ビアの間隔、第１ビアとコンタクトの間隔をそれぞれ、実施形態６よりも大きくしてレイアウトすることができるからである。
【０１０８】
〔実施形態７〕
図２８〜図２９は、本発明の実施形態７に係るＳＲＡＭの縦型メモリセルのレイアウト図である。このメモリセルも６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルであり、等価回路は図３３に示すとおりである。図２８には、拡散層２１７〜２２０、ゲート配線３１４〜３１６、及び、コンタクト１０＿４３〜１０＿５４を示す。図２９には、コンタクト１０＿４３〜１０＿５４、第１配線層２０によって形成された第１配線２０＿３２〜２０＿３８、第１ビア３０＿２２〜３０＿２５、及び、第２配線層４０によって形成された第２配線４０＿２１〜４０＿２４を示す。図２８〜図２９において、９０１〜９０４はセル境界を表し、図１４に示したのと同様に、隣接するメモリセルどうしは、セル境界を軸としてミラー反転され、互いのセル境界が一致するように行列状に配置される。
【０１０９】
本発明の実施形態７に係るＳＲＡＭのメモリセルは、ゲート配線３１４によりワード線が、第１配線２０＿３３により電源線が、それぞれ行方向に形成され、第２配線４０＿２１と４０＿２４により接地線が、４０＿２２と４０＿２３により互いに相補の関係にあるビット線が、それぞれ列方向に形成された、縦型メモリセルである。ワード線と電源線はセル外で第３配線層に引き上げ、それぞれ行方向に配線された第３配線を配置してもよい。
【０１１０】
図２８において、拡散層２１７、２１９とゲート配線３１４により、２個のｎチャネルＭＯＳＦＥＴが、一対のアクセストランジスタとして形成されている。この一対のアクセストランジスタは、図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９１と９２に相当する。拡散層２１７とゲート配線３１５および拡散層２１９とゲート配線３１６によってそれぞれ形成されるｎチャネルＭＯＳＦＥＴ（図３３の９３と９４に対応）と、拡散層２１８とゲート配線３１５および拡散層２２０とゲート配線３１６によってそれぞれ形成されるｐチャネルＭＯＳＦＥＴ（図３３の９５と９６に対応）とにより２個のインバータが構成され、互いの入出力端子を接続してメモリセルが構成されている。アクセストランジスタのゲート配線３１４はそのままワード線として隣接のメモリセルと互いに接続され、メモリマットを行方向に横断する配線になる。２個のインバータに接続されないドレイン／ソース端子は、互いに相補の関係にあるビット線に接続される。１０＿４５と１０＿４９は互いに相補の関係にあるビット線に接続するためのコンタクト、１０＿４３と１０＿５３はインバータを接地線に接続するためのコンタクト、１０＿４４と１０＿５４は、インバータを電源線に接続するためのコンタクトである。
【０１１１】
図２９には、コンタクト１０＿４３〜１０＿５４、第１配線層２０によって形成された第１配線２０＿３２〜２０＿３８、第１ビア３０＿２２〜３０＿２５、及び、第２配線層４０によって形成された第２配線４０＿２１〜４０＿２４が示されている。コンタクト１０＿４６、１０＿４７、１０＿４８、１０＿５０、１０＿５１、１０＿５２と、第１配線２０＿３７と２０＿３８は、一方のインバータの出力を他方のインバータの入力にそれぞれ接続するための配線を形成している。コンタクト１０＿４５と１０＿４９に接続される第１配線２０＿３４と２０＿３５は、その上の第２配線４０＿２２と４０＿２３によって配線される互いに相補の関係にあるビット線に接続するための、第１配線層２０で形成された島状パターンである。第２配線４０＿２１〜４０＿２４は互いに相補の関係にあるビット線と接地線であり、セル境界上端９０１から下端９０２まで列方向に延びて配置されており、列方向に隣接するメモリセルにおける同じ配線と互いに接続される。第２配線４０＿２１と４０＿２４はそれぞれ、第１ビア３０＿２２と３０＿２５を介して第１配線２０＿３２と２０＿３６に接続されている。第２配線４０＿２２は、第１ビア３０＿２３を介して、第１配線層２０で形成された島状パターン第１配線２０＿３４に接続され、第２配線４０＿２３は、第１ビア３０＿２４を介して、第１配線層２０で形成された島状パターン第１配線２０＿３５に接続されている。
【０１１２】
第１配線２０＿３４と２０＿３５は、幅が最小線幅で長さが最小線幅の約１．１倍の小さな島状パターンであり、その中にそれぞれ、コンタクト１０＿４５と第１ビア３０＿２３、コンタクト１０＿４９と第１ビア３０＿２４が配置されている。第１ビア３０＿２３の３辺が第１配線２０＿３４と接しており、この３辺で目外れが発生するおそれがある。第１ビア３０＿２４の３辺が第１配線２０＿３５と接しており、この３辺でも目外れが発生するおそれがある。目外れが発生した場合には、その辺から第１配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、コンタクト１０＿４５と第１ビア３０＿２３、コンタクト１０＿４９と第１ビア３０＿２４は、それぞれできる限り離して配置する。これにより、第１配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。
【０１１３】
接地線を第２配線４０＿２１と４０＿２４に接続するための第１ビア３０＿２２と３０＿２５は、第１配線２０＿３２と２０＿３６の中で、セル境界９０１との交点に配置されている。これにより、コンタクト１０＿４３と１０＿５３との間隔を大きくすることができるため、第１配線２０＿３２と２０＿３６における下部チタン層の消失によるコンタクト１０＿４３と１０＿５３における高抵抗化や断線による歩留まりの低下を抑えることができる。一方、図２４に示した実施形態５と同様に、セル境界９０１を挟んで上側に隣接するメモリセルでも対称の位置に同じ第１ビアを配置することもできる。この場合には、第１ビアによる寄生抵抗成分を抑えることができる。
【０１１４】
〔実施形態８〕
図３０〜図３２は、本発明の実施形態８に係るＳＲＡＭの縦型メモリセルのレイアウト図である。このメモリセルも６トランジスタＣＭＯＳ−ＳＲＡＭメモリセルであり、等価回路は図３３に示すとおりである。図３０には、拡散層２２１〜２２４、ゲート配線３１７〜３１９、及び、コンタクト１０＿５５〜１０＿６６を示す。図３１には、コンタクト１０＿５５〜１０＿６６、第１配線層２０によって形成された第１配線２０＿３９〜２０＿４６、第１ビア３０＿２６〜３０＿３１、及び、第２配線層４０によって形成された第２配線４０＿２５〜４０＿２９を示す。図３２には、第１ビア３０＿２６〜３０＿３１、第２配線４０＿２５〜４０＿２９、第２ビア５０＿１４〜５０＿１６及び第３配線層６０によって形成された第３配線６０＿１０〜６０＿１３を示す。図３０〜図３２において、９０１〜９０４はセル境界を表し、図１４に示したのと同様に、隣接するメモリセルどうしは、セル境界を軸としてミラー反転され、互いのセル境界が一致するように行列状に配置される。
【０１１５】
本発明の実施形態８に係るＳＲＡＭのメモリセルは、ゲート配線３１７によりワード線が、第２配線４０＿２９により電源線が、それぞれ行方向に形成され、第３配線６０＿１１と６０＿１２により互いに相補の関係にあるビット線が、６０＿１０と６０＿１３により接地線が、それぞれ列方向に形成された、縦型メモリセルである。
【０１１６】
図３０において、拡散層２２１、２２３とゲート配線３１７により、２個のｎチャネルＭＯＳＦＥＴが、一対のアクセストランジスタとして形成されている。この一対のアクセストランジスタは、図３３に示す等価回路のｎチャネルＭＯＳＦＥＴ９１と９２に相当する。拡散層２２１とゲート配線３１８および拡散層２２３とゲート配線３１９によってそれぞれ形成されるｎチャネルＭＯＳＦＥＴ（図３３の９３と９４に対応）と、拡散層２２２とゲート配線３１８および拡散層２２４とゲート配線３１９によってそれぞれ形成されるｐチャネルＭＯＳＦＥＴ（図３３の９５と９６に対応）とにより２個のインバータが構成され、互いの入出力端子を接続してメモリセルが構成されている。アクセストランジスタのゲート配線３１７はそのままワード線として隣接のメモリセルと互いに接続され、メモリマットを行方向に横断する配線になる。２個のインバータに接続されないドレイン／ソース端子は、互いに相補の関係にあるビット線に接続される。１０＿５７と１０＿６１は互いに相補の関係にあるビット線に接続するためのコンタクト、１０＿５５と１０＿６５はインバータを接地線に接続するためのコンタクト、１０＿５６と１０＿６６は、インバータを電源線に接続するためのコンタクトである。
【０１１７】
図３１には、コンタクト１０＿５５〜１０＿６６、第１配線２０＿３９〜２０＿４６、第１ビア３０＿２６〜３０＿３１、及び、第２配線４０＿２５〜４０＿２９が示されている。コンタクト１０＿５８〜１０＿６０、１０＿６２〜１０＿６４と、第１配線２０＿４２と２０＿４４は、一方のインバータの出力を他方のインバータの入力にそれぞれ接続するための配線を形成している。コンタクト１０＿５７と１０＿６１、第１配線２０＿４１と２０＿４３、第１ビア３０＿２８と３０＿２９、第２配線４０＿２６と４０＿２７は、その上層に第３配線６０＿１１と６０＿１２によって配線される互いに相補の関係にあるビット線に接続するための配線である。
【０１１８】
第１配線２０＿４１と２０＿４３は第１配線層２０で形成された島状パターンであり、第２配線４０＿２６と４０＿２７は第２配線層４０で形成された島状パターンである。コンタクト１０＿５５と１０＿６５、第１配線２０＿３９と２０＿４５、第１ビア３０＿２６と３０＿３０、第２配線４０＿２５と４０＿２８は、その上層に第３配線６０＿１０と６０＿１３によって配線される接地線に接続するための配線である。第１配線２０＿３９と２０＿４５は第１配線層２０で形成された島状パターンであり、第２配線４０＿２５と４０＿２８は第２配線層４０で形成された島状パターンである。第２配線４０＿２９は電源線であり、セル境界左端９０３から右端９０４まで行方向に延びて配置されており、行方向に隣接するメモリセルにおける電源線と互いに接続される。第２配線４０＿２９は、第１ビア３０＿２７と３０＿３１を介して第１配線２０＿４０と２０＿４６に接続されている。第１配線２０＿４０と２０＿４６は、第１配線層２０で形成された島状パターンである。
【０１１９】
図３２には、第１ビア３０＿２６〜３０＿３１、第２配線４０＿２５〜４０＿２９、第２ビア５０＿１４〜５０＿１６及び第３配線６０＿１０〜６０＿１３が示されている。第３配線６０＿１０〜６０＿１３は互いに相補の関係にあるビット線と接地線であり、セル境界上端９０１から下端９０２まで列方向に延びて配置されており、列方向に隣接するメモリセルにおける同じ配線と互いに接続される。第３配線６０＿１１と６０＿１２はそれぞれ、第２ビア５０＿１４と５０＿１５を介して第２配線４０＿２６と４０＿２７に接続されている。第３配線６０＿１０と６０＿１３はそれぞれ、第２ビア５０＿１３と５０＿１６を介して第２配線４０＿２５と４０＿２８に接続されている。第２配線４０＿２５、４０＿２６、４０＿２７及び４０＿２８は、それぞれ第２配線層４０で形成された島状パターンである。
【０１２０】
第１配線２０＿４１と２０＿４３は、幅が最小線幅で長さが最小線幅の約１．１倍の小さな島状パターンであり、その中にそれぞれ、コンタクト１０＿５７と第１ビア３０＿２８、コンタクト１０＿６１と第１ビア３０＿２９が配置されている。第１ビア３０＿２８の３辺が第１配線２０＿４１と接しており、この３辺で目外れが発生するおそれがある。第１ビア３０＿２９の３辺が第１配線２０＿４３と接しており、この３辺でも目外れが発生するおそれがある。目外れが発生した場合には、その辺から第１配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、コンタクト１０＿５７と第１ビア３０＿２８、コンタクト１０＿６１と第１ビア３０＿２９は、それぞれできる限り離して配置する。これにより、第１配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。
【０１２１】
第２配線４０＿２６と４０＿２７は、幅が最小線幅で長さが最小線幅の約２倍の島状パターンであり、その中にそれぞれ、第１ビア３０＿２８と第２ビア５０＿１４、第１ビア３０＿２９と５０＿１５が配置されている。第２ビア５０＿１４の２辺が第２配線４０＿２６と接しており、この２辺で目外れが発生するおそれがある。第２ビア５０＿１５の２辺が第２配線４０＿２７と接しており、この２辺でも目外れが発生するおそれがある。目外れが発生した場合には、その辺から第２配線の下部チタン膜の消失が進行するため、隣接するコンタクトとの接続が高抵抗化し、あるいは断線する恐れがある。このことは、上述のコンタクトと第１ビアの関係で述べたのと同様に、前記実施形態１〜３で発明者が発見したのと同じ課題である。そこで、第１ビア３０＿２８と第２ビア５０＿１４、第１ビア３０＿２９と第２ビア５０＿１５は、それぞれできる限り離して配置する。これにより、第２配線の下部チタン膜の消失の影響が最も小さくなり、歩留まりの低下を抑えることができる。またさらに、５０＿１４と５０＿１５に相当する第２ビアをセル境界９０１上に配置する従来技術によるレイアウトと比較して、第２ビア５０＿１４と５０＿１５による抵抗を低く抑えることができる。第２ビア５０＿１４と５０＿１５をセル境界９０１上に配置すると、セル境界９０１を挟んで上側に隣接して配置されるメモリセルにおいて対応する第２ビア５０＿１４と５０＿１５とそれぞれ重なるので、上下２個のメモリセルでビット線１本当たり１個の第２ビアを共有していた。これに対し、本発明を適用すれば、本実施形態に示したように、セル境界９０１からずらすことにより、上下２個のメモリセルのそれぞれに配置することになり、ビット線１本当たり２個の第２ビアを備えることになるからである。２個の第２ビアは並列接続されているので、抵抗成分は１／２になる。また、一方が断線または高抵抗化した場合であっても、他方の抵抗値が十分低ければＳＲＡＭは正常に動作するので、歩留まりの低下をさらに抑える効果もある。
【０１２２】
接地線である第３配線６０＿１０に接続する部分では、第１配線２０＿３９と第２配線４０＿２５がいずれも、幅が最小線幅で、長さが最小線幅の２倍から３倍の島状パターンであり、第２配線４０＿２５の一方の端部に第２ビア５０＿１３が配置されている。第２配線４０＿２５は幅が最小線幅であり、第２ビア５０＿１３の一辺も同じ大きさであるため、第２ビア５０＿１３の３辺が第２配線４０＿２５の端部と重なっている。したがって、第２配線４０＿２５に対して第２ビア５０＿１３が、図面の左右方向に合せずれがあれば、目外れの問題が生じる。第２配線層や第２ビアの現実の最小加工寸法が、上記最小線幅とは異なっていて、第２ビアの辺と第２配線の端部が多少ずれていても、合せ精度未満のずれであれば、統計的バラツキによって、上記目外れが発生する可能性がある。目外れに起因して、目外れの箇所を起点に第２配線４０＿２５の下部チタン膜が消失する可能性がある。第１ビア３０＿２６はこの下部チタン膜の消失の影響が少なくなるように、第２ビア５０＿１３の直下よりも図面下方向にずらして配置する。下部チタン膜の消失は、目外れが左右の辺を起点として発生し得るので、できるだけ遠方に配置することが望ましい。しかし、第１ビア３０＿２６と第１配線２０＿３９との関係も同様に、第１ビア３０＿２６の目外れによる第１配線２０＿３９の下部チタン膜の消失を引き起こす可能性がある。第１ビア３０＿２６は第１配線２０＿３９の上下の端に接して配置されてはいないが、左右方向へのずれによって目外れが発生する恐れがある。コンタクト１０＿５５が第１配線２０＿３９の下端部に配置されていることから、目外れによる第１配線２０＿３９の下部チタン膜の消失の影響を最も軽減するためには、第１ビア３０＿２６はコンタクト１０＿５５が配置されている位置からできる限り離して配置することが望ましい。そこで、第１ビア３０＿２６はコンタクト１０＿５５と第２ビア５０＿１３との間に配置し、できれば双方との間隔が等しくなる位置に配置するのが最も好適である。
【０１２３】
接地線である第３配線６０＿１３に接続する部分でも、上記と全く同様に、第１ビア３０＿３０はコンタクト１０＿６５と第２ビア５０＿１６との間に配置し、できれば双方との間隔が等しくなる位置に配置するのが最も好適である。
【０１２４】
〔実施形態８の変形例〕
図３１と図３２において、接地線である第３配線６０＿１０に接続する部分で、第１ビア３０＿２６をセル境界９０１上に配置し、第２ビア５０＿１３を第２配線４０＿２５の下端に配置することもできる。第２配線４０＿２５の下端で第２ビア５０＿１３の目外れが発生すると、第２配線４０＿２５の下端の３辺のうち、目外れの発生した辺を起点として、第２配線４０＿２５の下部チタン膜の消失が始まる。上記のように、第１ビア３０＿２６をセル境界９０１上に配置することにより、下部チタン膜の消失が始まる第２配線４０＿２５の下端の３辺から最も遠ざけることができるので、下部チタン膜の消失の影響を最も軽減することができる。もう一本の接地線である第３配線６０＿１３に接続する部分でも同様に、第１ビア３０＿３０をセル境界９０１上に配置し、第２ビア５０＿１６を第２配線４０＿２８の下端に配置することができ、上記と全く同じ効果を奏する。
【０１２５】
同一セル内では、コンタクト１０＿５５と第２ビア５０＿１３、コンタクト１０＿６５と第２ビア５０＿１６が、近接してレイアウトされるが、第２ビア５０＿１３と５０＿１６において目外れが発生しても、コンタクト１０＿５５と１０＿６５それぞれの第１配線２０＿３９と２０＿４５との電気的接続には影響を与えないので、問題はない。
【０１２６】
一方、同一セル内で第２ビアとコンタクトの間に第１ビアを配置する代わりに、第２ビアと隣接するセルにおけるコンタクトとの間に第１ビアを配置することによって、同様の課題を解決している。
【０１２７】
本変形例では、さらに、島状の第１配線２０＿３９と２０＿４５、島状の第２配線４０＿２５と４０＿２８の長さが短い場合であっても、歩留まりの低下を抑える効果が大きい。隣接セル間の島状の第１配線（２０＿３９と２０＿４５それぞれ）どうし、島状の第２配線（４０＿２５と４０＿２８それぞれ）どうしのそれぞれが結合された状態で、第２ビアと隣接するセルにおけるコンタクト（１０＿５５と１０＿６５）との間に第１ビア３０＿２６と３０＿３０を配置すればよいので、第１ビアと第２ビアの間隔、第１ビアとコンタクトの間隔をそれぞれ、実施形態８よりも大きくしてレイアウトすることができるからである。
【０１２８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２９】
例えば、ＳＲＡＭ以外であっても、集積度を向上するために、合せ余裕をとらず、目外れを容認するレイアウト設計を採用する半導体集積回路装置も同様に適用することができる。
【符号の説明】
【０１３０】
１０、１０＿１〜１０＿１２  コンタクト
２０、２０＿１〜２０＿１０  第１配線層
２５  層間絶縁膜
３０、３０＿１〜３０＿８  第１ビア
４０、４０＿１〜４０＿７  第２配線層
４５  層間絶縁膜
５０、５０＿１〜５０＿６  第２ビア
６０、６０＿１〜６０＿５  第３配線層
２０ａ、２０ｄ、４０ａ、４０ｄ  窒化チタン膜
２０ｂ、２０ｅ、４０ｂ、４０ｅ  チタン膜
２０ｃ、４０ｃ  金属配線層
３０ａ、５０ａ  タングステンプラグ
３０ｂ、５０ｂ  バリア膜
５０ｆ  バリア層
５０ｈ  スルーホール
９０  レジスト
１０１  ｐウェル
１０２  ｎウェル
２０１〜２０６  拡散層
３０１〜３０４  ゲート配線層
９０１〜９０４  メモリセルのセル境界
ｓ１０  リソグラフィ
ｓ１１  異方性エッチング
ｓ１２、ｓ１３  スパッタ
ｓ１４  ＣＶＤ
ｓ１５  ＣＭＰ
【図１】
0006025190.tif 000002
【図２】
0006025190.tif 000003
【図３】
0006025190.tif 000004
【図４】
0006025190.tif 000005
【図５】
0006025190.tif 000006
【図６】
0006025190.tif 000007
【図７】
0006025190.tif 000008
【図８】
0006025190.tif 000009
【図９】
0006025190.tif 000010
【図１０】
0006025190.tif 000011
【図１１】
0006025190.tif 000012
【図１２】
0006025190.tif 000013
【図１３】
0006025190.tif 000014
【図１４】
0006025190.tif 000015
【図１５】
0006025190.tif 000016
【図１６】
0006025190.tif 000017
【図１７】
0006025190.tif 000018
【図１８】
0006025190.tif 000019
【図１９】
0006025190.tif 000020
【図２０】
0006025190.tif 000021
【図２１】
0006025190.tif 000022
【図２２】
0006025190.tif 000023
【図２３】
0006025190.tif 000024
【図２４】
0006025190.tif 000025
【図２５】
0006025190.tif 000026
【図２６】
0006025190.tif 000027
【図２７】
0006025190.tif 000028
【図２８】
0006025190.tif 000029
【図２９】
0006025190.tif 000030
【図３０】
0006025190.tif 000031
【図３１】
0006025190.tif 000032
【図３２】
0006025190.tif 000033
【図３３】
0006025190.tif 000034