(57)【特許請求の範囲】
【請求項１】
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正するための周波数シンセサイザであって、
誤差信号を生成するために、位相補正済み出力信号を基準クロックと比較する手段と、
前記誤差信号をフィルタリングする手段と、
前記フィルタリングされた誤差信号に基づいた周波数を有する発振器出力を作成する手段と、
時間平均フラクショナル分周比を達成するために整数分周比を選択する手段と、
前記選択された整数分周比で、前記発振器出力の前記周波数を分割する手段と、
前記位相補正済み出力信号を生成するために、前記分割された発振器出力の位相を調整する手段と、ここにおいて、前記調整する手段は、１つ以上の受信された制御信号を使用する、
および、
受信された時間平均フラクショナル分周比に基づいて瞬時整数分周比を出力する手段と、
累算分周比誤差を生成するために、前記時間平均フラクショナル分周比と前記瞬時整数分周比との差分を累算する手段と、
利得正規化比率誤差を得るために、利得正規化係数で、前記累算分周比誤差をスケーリングする手段と
オフセットを前記利得正規化比率誤差に加算する手段と、
前記オフセットされた比率誤差を切り捨てる手段と、
位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成する手段と、を備える、前記制御信号を決定する手段と、
を備える周波数シンセサイザ。
【請求項２】
前記分割する手段は、第１の分割係数で前記発振器出力の前記周波数を分割すること、および第２の分周比で前記発振器出力の前記周波数を分割すること、を交互に行う手段を備える、請求項１に記載の周波数シンセサイザ。
【請求項３】
前記誤差信号は、前記基準クロックと前記位相補正済み出力信号との位相の差分を示す、請求項１に記載の周波数シンセサイザ。
【請求項４】
前記調整する手段は、前記分割された発振器出力の前記位相を遅らせることによって、前記分割された発振器出力の前記位相を補正する手段を備え、それによって、前記基準クロックと位相補正済み出力信号との間の位相差分は、時間にわたって安定する、請求項１に記載の周波数シンセサイザ。
【請求項５】
前記調整する手段は、複数の遅延エレメントを使用する手段を備え、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を備える、請求項１に記載の周波数シンセサイザ。
【請求項６】
前記利得正規化係数を生成するために、前記累算分周比誤差と前記誤差信号との積を累算することによって前記利得正規化係数を較正する手段をさらに備える、請求項１に記載の周波数シンセサイザ。
【請求項７】
前記比較する手段を具体化する、前記基準クロックおよび前記位相補正済み出力信号に結合された比較器回路と、
前記フィルタリングする手段を具体化する、前記比較器回路に結合されたループフィルタと、
前記作成する手段を具体化する、前記ループフィルタに結合された発振器と、
前記分割する手段を具体化する、前記発振器の出力に結合されたフラクショナル分周器と、
前記調整する手段を具体化する、前記位相補正済み出力信号を生成するために、前記フラクショナル分周器の出力の位相を補正する位相補正回路と
を備え、
ここにおいて、前記制御信号を決定する前記手段を具体化する、前記位相補正回路は、１つ以上の制御信号をデジタル遅延制御回路から受信し、および、ここにおいて、前記デジタル遅延制御回路は、
前記出力する手段を具体化する、前記時間平均フラクショナル分周比を受信し、前記瞬時整数分周比を出力する第１のデルタ・シグマ変調器と、
前記累算する手段を具体化する、前記累算分周比誤差を生成するために、前記時間平均フラクショナル分周比と前記瞬時整数分周比との差分を累算する第１の累算器と、
前記スケーリングする手段を具体化する、前記利得正規化係数で、前記累算分周比誤差をスケーリングするデジタル乗算器と
前記加算する手段を具体化する、前記利得正規化比率誤差に前記オフセットを加算するデジタル加算器と、
前記切り捨てる手段を具体化する、前記オフセットされた比率誤差を切り捨てる第２のデルタ・シグマ変調器と、
前記生成する手段を具体化する、前記位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成する動的エレメントマッチャと
を備える、
請求項１に記載の周波数シンセサイザ。
【請求項８】
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正するための集積回路であって、請求項１に記載の周波数シンセサイザを備える、集積回路。
【請求項９】
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正する方法であって、
誤差信号を生成するために、位相補正済み出力信号を基準クロックと比較することと、
前記誤差信号をフィルタリングすることと、
前記フィルタリングされた誤差信号に基づいた周波数を有する発振器出力を作成することと、
時間平均フラクショナル分周比を達成するために整数分周比を選択することと、
前記選択された整数分周比で前記発振器出力の前記周波数を分割することと、
前記位相補正済み出力信号を生成するために、前記分割された発振器出力の位相を調整することと、ここにおいて、前記調整することは、１つ以上の受信された制御信号に基づく、
を備え、
および、
受信された時間平均フラクショナル分周比に基づいて瞬時整数分周比を出力することと、
累算分周比誤差を生成するために、前記時間平均フラクショナル分周比と前記瞬時整数分周比との差分を累算することと、
利得正規化比率誤差を得るために、利得正規化係数で、前記累算分周比誤差をスケーリングすることと、
オフセットを前記利得正規化比率誤差に加算することと、
前記オフセットされた比率誤差を切り捨てることと、
位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成することと、
を備える、前記制御信号を決定すること、
をさらに備える、
方法。
【請求項１０】
前記分割することは、第１の分割係数で前記発振器出力の前記周波数を分割すること、および第２の分周比で前記発振器出力の前記周波数を分割することを交互に行うことを備える、請求項９に記載の方法。
【請求項１１】
前記誤差信号は、前記基準クロックと前記位相補正済み出力信号との位相の差分を示す、請求項９に記載の方法。
【請求項１２】
前記調整することは、前記分割された発振器出力の前記位相を遅らせることによって、前記分割された発振器出力の前記位相を補正することを備え、それによって、前記基準クロックと位相補正済み出力信号との間の位相差分は、時間にわたって安定する、請求項９に記載の方法。
【請求項１３】
前記調整することは、複数の遅延エレメントを使用することを備え、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を備える、請求項９に記載の方法。
【請求項１４】
前記利得正規化係数を生成するために、前記累算分周比誤差と前記誤差信号との積を累算することによって前記利得正規化係数を較正することをさらに備える、請求項９に記載の方法。
【請求項１５】
請求項９−１４のいずれか１項に記載の方法をコンピュータに実行させるコンピュータプログラム。
【請求項１６】
請求項９−１４のいずれか１項に記載の方法をコンピュータに実行させるコンピュータプログラムを記憶したコンピユータ読取可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般的に通信システムに関する。より詳細には、本開示は、フィードバックループにおける位相補正を備えた位相ロックドループに関する。
【背景技術】
【０００２】
電子デバイス（セルラ電話、ワイヤレスモデム、コンピュータ、デジタルミュージックプレーヤ、全地球測位システム装置、携帯情報端末、ゲーム機器、等）は、日常の一部になってきている。今日では、自動車から家の鍵まですべてに小型のコンピューティングデバイスが取り付けられている。電子デバイスの複雑性は過去数年で劇的に増加している。例えば、多くの電子デバイスが、デバイスの制御に資する１つ以上のプロセッサと、プロセッサおよびデバイスの他の部分をサポートするための多数のデジタル回路とを有する。
【０００３】
ワイヤレス通信システムは、音声、ビデオ、データ等のような様々なタイプの通信コンテンツを提供するために広く展開されている。これらのシステムは、１つ以上の基地局との複数のワイヤレス通信デバイスの同時通信をサポートすることができる多元接続システムでありうる。
【０００４】
モバイルデバイスは、動作中に使用される様々な回路を含みうる。例えば、モバイルデバイス内の基板または集積回路にわたって様々な回路を同期させるために、発振器が使用されうる。さらに、モバイルデバイス内の異なる回路は、異なる周波数を用いて動作しうる。このように、モバイルデバイスは、異なる目的のために複数の基準信号を生成しうる。
【０００５】
周波数シンセサイザ回路は、フィードバック構成において周波数分割を使用する。しかしながら、これは、回路において位相不一致をもたらしうる。このように、フィードバックループに位相補正を備えた位相ロックドループによって利益が実現されうる。
【発明の概要】
【０００６】
周波数シンセサイザ回路が開示される。周波数シンセサイザ回路は、基準クロックおよび位相補正済み出力信号に結合された比較器回路を含む。周波数シンセサイザ回路はまた、比較器回路に結合されたループフィルタを含む。周波数シンセサイザ回路はまた、ループフィルタに結合された発振器を含む。周波数シンセサイザ回路はまた、発振器の出力に結合されたフラクショナル分周器を含む。周波数シンセサイザ回路はまた、位相補正済み出力信号を生成するために、フラクショナル分周器の出力の位相を補正する位相補正回路を含む。
【０００７】
フラクショナル分周器は、第１の分周比で発振器の出力周波数を分割することと、第２の分周比で発振器の出力周波数を分割することとを交互に行いうる。フラクショナル分周器は、これらの分周比の間で所望の時間平均比を維持しながら、フラクショナル分周器によって使用される各分周比の選択をランダム化するデルタ・シグマ変調器を含みうる。比較器は、基準クロックと位相補正済み出力信号との位相の差分を示す誤差信号を生成するように構成されうる。
【０００８】
位相補正回路は、フラクショナル分周器の出力の位相を遅らせることによって、フラクショナル分周器の出力の位相を補正し、それによって、基準クロックと位相補正済み出力信号との間の位相差分が、時間にわたって安定しうる。位相補正回路は、複数の遅延エレメントを含み、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を含みうる。
【０００９】
位相補正回路は、デジタル遅延制御回路から１つ以上の制御信号を受信しうる。デジタル遅延制御回路は、時間平均フラクショナル分周比を受信し、瞬時整数分周比を出力する第１のデルタ・シグマ変調器を含みうる。デジタル遅延制御回路はまた、時間平均フラクショナル分周比と、瞬時整数分周比との差分を累算して、累算分周比誤差を生成する第１の累算器を含みうる。デジタル遅延制御回路はまた、利得正規化係数で累算分周比誤差をスケーリングするデジタル乗算器を含みうる。デジタル遅延制御回路はまた、利得正規化比率誤差にオフセットを加算するデジタル加算器を含みうる。デジタル遅延制御回路はまた、オフセットされた比率誤差を切り捨てる第２のデルタ・シグマ変調器を含みうる。
【００１０】
デジタル遅延制御回路はまた、位相補正回路で使用される遅延エレメントを交互にするために、切り捨てられた比率誤差に基づいて、制御信号を生成する動的エレメントマッチャを含みうる。デジタル遅延制御回路はまた、累算分周比誤差と比較器回路の出力との積を累算して、利得正規化係数を生成する第２の累算器を含む利得正規化係数較正回路を含みうる。
【００１１】
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正するための集積回路もまた開示される。集積回路は、基準クロックおよび位相補正済み出力信号に結合された比較器回路を含む。集積回路はまた、比較器回路に結合されたループフィルタを含む。集積回路はまた、ループフィルタに結合された発振器を含む。集積回路はまた、発振器の出力に結合されたフラクショナル分周器を含む。集積回路はまた、位相補正済み出力信号を生成するために、フラクショナル分周器の出力の位相を補正する位相補正回路を含む。
【００１２】
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正する方法もまた開示される。位相補正済み出力信号は、誤差信号を生成するために、基準クロックと比較される。誤差信号は、フィルタリングされる。発振器出力は、フィルタリングされた誤差信号に基づいた周波数を用いて作成される。時間平均フラクショナル分周比を達成するために、整数分周比が選択される。発振器出力の周波数は、選択された整数分周比で分割される。位相補正済み発振器出力を生成するために、分割された発振器出力の位相が調整される。
【００１３】
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正するための周波数シンセサイザもまた開示される。周波数シンセサイザは、誤差信号を生成するために、位相補正済み出力信号を基準クロックと比較するための手段を含む。周波数シンセサイザはまた、誤差信号をフィルタリングするための手段を含む。周波数シンセサイザはまた、フィルタリングされた誤差信号に基づいた周波数を有する発振器出力を作成するための手段を含む。周波数シンセサイザはまた、時間平均フラクショナル分周比を達成するために、整数分周比を選択するための手段を含む。周波数シンセサイザはまた、選択された整数分周比で発振器出力の周波数を分割するための手段を含む。周波数シンセサイザはまた、位相補正済み発振器出力を生成するために、分割された発振器出力の位相を調整するための手段を含む。
【図面の簡単な説明】
【００１４】
【図１】図１は、フィードバックループにおいて位相補正を使用する位相ロックドループ（ＰＬＬ）を示すブロック図である。
【図２】図２は、フィードバックループにおいて位相補正を使用する位相ロックドループ（ＰＬＬ）の別の構成を示すブロック図である。
【図３】図３は、位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正する方法を示すフロー図である。
【図４】図４は、位相補正回路を示すブロック図である。
【図５】図５は、インバータのための可能な構成を示す回路図である。
【図６】図６は、位相ロックドループで位相補正を実行するフィードバックパスを示すブロック図である。
【図７】図７は、デジタル／時間変換器における動的なエレメントマッチングを示すブロック図である。
【図８】図８は、全デジタルの位相ロックドループ（ＡＤＰＬＬ）におけるデジタル／時間変換器較正を示すブロック図である。
【図９】図９は、アナログロックドループ（ＰＬＬ）におけるデジタル／時間変換器の較正の一構成を示すブロック図である。
【図１０】図１０は、アナログロックドループ（ＰＬＬ）におけるデジタル／時間変換器較正の別の構成を示すブロック図である。
【図１１】図１１は、受信機を示すブロック図である。
【図１２】図１２は、送信機を示すブロック図である。
【図１３】図１３は、電子デバイス／ワイヤレスデバイス内に含まれうる特定のコンポーネントを示す。
【発明を実施するための形態】
【００１５】
位相ロックドループ（ＰＬＬ）は、入力基準クロックに対して、位相、周波数、またはその両方でロックされている発振信号を生成するために使用さうる。Ｎ分周器は、様々な周波数で出力を生成することができる周波数シンセサイザを実現するために、ＰＬＬのフィードバックパスに設置される。いくつかの構成において、ＰＬＬは、出力周波数の微調整を可能にするためにフラクショナルＮ分周器を使用しうる。そのようなフラクショナルＮ ＰＬＬは、Ｎ分周器によって使用される瞬時分周比を決定するために、デルタ・シグマ変調器（ＤＳＭ）を使用しうる。しかしながら、ＤＳＭは、キャリアからの特定のオフセットでノイズを引き起こしうる。すなわち、ＤＳＭは、フィードバックパス信号の位相においてジッタを引き起こしうる。さらに、ＤＳＭは、スプールを引き起こしうる。
【００１６】
このように、本明細書のシステムおよび方法は、例えば、Ｎ分周器の出力でのデジタル／時間変換器等、ＰＬＬのフィードバックループで位相補正を使用しうる。これは、位相比較器回路（例えば、位相および周波数検出器または位相／デジタル変換器）の入力でのデルタ／シグマノイズを、最大１０Ｘぶん減らしうる。位相補正回路は、例えば、ＤＳＭからの累算残余誤差を用いて、オンザフライでデジタルに較正されうる。
【００１７】
図１は、フィードバックループにおいて位相補正を使用する位相ロックドループ（ＰＬＬ）１００を示すブロック図である。ＰＬＬ １００は、周波数シンセサイザとして動作しうる。ＰＬＬ １００は、フィードバック構成において、比較器１０２、ループフィルタ１０４、発振器１０６、およびフラクショナル分周器１０８を含みうる。さらに、ＰＬＬ １００は、分周器１０８の出力の位相を、それが比較器１０２に提供される前に調整する位相補正回路１１０を含みうる。
【００１８】
一構成において、ＰＬＬ １００は、水晶発振器および／または別の適切な信号生成器から、あらかじめ決められた周波数（Ｆｒｅｆ）を有する基準クロック１１２を受信しうる。基準クロック１１２を用いて、ＰＬＬ １００は、周波数および／または位相が基準クロック１１２に固定されている（すなわち、ロックされている）出力信号（Ｖｏｕｔ）１１４を生成しうる。オプション的に、ＰＬＬ １００はまた、比較器１０２での比較に先立って基準クロック１１２を変えうるｒ分周器（示されない）を含みうる。すなわち、ｒ分周器は、基準クロック１１２の周波数を、それが比較器１０２で受信される前に分割しうる。
【００１９】
一構成において、比較器１０２は、フィードバックループの出力と基準クロック１１２を比較しうる。特に、フラクショナル分周器１０８は、時間平均フラクショナル分周比（Ｎ．ｆ）１２４を達成するために、交互の整数分周比１２３を用いて発振器出力（Ｖｏｕｔ）１１４を分割しうる。フラクショナル分周器１０８は、所望の時間平均フラクショナル分周比（Ｎ．ｆ）１２４を維持しながら、各整数分周比１２３の選択をランダム化するデルタ・シグマ変調器（ＤＳＭ）１２２から整数分周比１２３を受信しうる。換言すると、整数分周比１２３の時間平均は、フラクショナル分周比（Ｎ．ｆ）１２４でありうる。各整数分周比１２３を用いて、フラクショナル分周器１０８が費やす時間の割合を変化させることによって、発振器出力（Ｖｏｕｔ）１１４の周波数は、比較的高い精度で選択されうる。このように、分割された出力信号１１６は、出力信号（Ｖｏｕｔ）１１４の周波数を、ＮとＮ＋１との間のパラメータで分割したものに等しい周波数を有する信号でありうる。ここで、ＮおよびＮ＋１は、隣接した整数である。
【００２０】
フラクショナル分周器１０８は、フィードバックループにおいて位相ジャンピングを引き起こしうる。すなわち、異なる瞬時整数分周比１２３を交互にすることは、分割された出力信号１１６において位相ジャンピングを引き起こしうる。本明細書で使用される場合、「位相誤差」または「デルタ位相」という用語は、分割された出力信号１１６の位相と、基準クロック１１２の位相との差分を指す。この位相誤差は、ＰＬＬ １００において誤差を引き起こしうる。このように、本明細書のシステムおよび方法は、比較器１０２に入る位相差分を安定させるために、この位相誤差のうちのいくつかをキャンセルする位相補正回路１１０を含みうる。
【００２１】
不安定な位相誤差は問題でありうる。ループフィルタ１０４は、不安定な位相誤差のうちのいくつかをフィルタリングしうるが、広いループフィルタ帯域幅が使用される場合、十分ではない可能性がある。一構成において、位相補正回路１１０は、比較器１０２に入る位相誤差を安定させるデジタル遅延ラインでありうる。すなわち、位相補正回路１１０は、位相補正済み出力信号１１８を生成しうる。安定した位相誤差は、ループフィルタ１０４によってフィルタリングされうる。代替的に、位相補正回路１１０は、位相差分を除去しうる。
【００２２】
比較器１０２は、位相補正済み出力信号１１８と基準クロック１１２との間の、位相および／または周波数における任意の差分を決定しうる。比較器１０２は、誤差信号１２０をフィルタリングし、発振器１０６にそれを提供しうるループフィルタ１０４への誤差信号１２０を生成しうる。ループフィルタ１０４から信号を受信すると、発振器１０６は、ループフィルタ１０４によって提供された入力信号に基づいた周波数を有する出力信号（Ｖｏｕｔ）１１４を生成しうる。基準クロック１１２に関して発振器の出力信号（Ｖｏｕｔ）１１４の連続調整を容易にするために、発振器の出力信号（Ｖｏｕｔ）１１４は、基準クロック１１２と比較される前に、同様に、分割および位相補正される。
【００２３】
図２は、フィードバックループにおいて位相補正を使用する位相ロックドループ（ＰＬＬ）２００の別の構成を示すブロック図である。ＰＬＬ ２００は、アナログＰＬＬまたは全デジタルＰＬＬ（ＡＤＰＬＬ）でありうる。タイプ（アナログまたはデジタル）に依存して、ＰＬＬ ２００は、図１に別々に示されたＰＬＬ １００の様々なエレメントを実現しうる。
【００２４】
アナログＰＬＬ ２００において、比較器１０２は、位相と周波数検出器（ＰＦＤ）およびチャージポンプ（ＣＰ）２０２を用いて実現されうる。ＰＦＤ部は、フィードバックループにおいて位相補正済み出力信号２１８と基準クロック２１２を比較し、チャージポンプ部に、この差分を「ポンプアップ」または「ポンプダウン」パルスと表しうる。次に、チャージポンプ部は、チャージポンプ部からの出力をフィルタリングしうるアナログループフィルタ２０４に電荷を提供しうる。アナログＰＬＬ ２００において、ループフィルタ２０４は、１つ以上の抵抗器およびキャパシタを含み、発振器１０６は、電圧制御発振器（ＶＣＯ）２０６でありうる。ＶＣＯ ２０６は、同調部でループフィルタ２０４の出力を受信し、同調部での電圧に基づいた周波数（Ｆｖｃｏ）を有するＶＣＯ出力（Ｖｏｕｔ）２１４を生成しうる。
【００２５】
アナログＰＬＬ ２００は、Ｎ分周器２０８がデルタ・シグマ変調器（ＤＳＭ）２２２によって制御されうるため、フラクショナルＰＬＬ ２００でありうる。ＤＳＭ ２２２は、時間にわたってフラクショナル平均分周比（Ｎ．ｆ）２２４を達成するために、２つの整数値（Ｎ、Ｎ＋１）間で切り替えうる。換言すると、Ｎ分周器２０８は、２つの異なる分周比を交互にし、それによって、ＰＬＬ ２００は、特定の周波数に定着しうる。すなわち、各瞬時整数分周比を用いて、分周器２０８が費やす時間の割合を変えることによって、ＶＣＯ出力（Ｖｏｕｔ）２１４の周波数は、比較的高い精度で選択されることができる。Ｆｒｅｆが基準クロック２１２の周波数であり、Ｎ．ｆが時間平均フラクショナル分周比２２４である場合、ＶＣＯ出力（Ｖｏｕｔ）２１４の周波数（Ｆｖｃｏ）は、ＰＬＬ ２００において、Ｆｖｃｏ＝Ｆｒｅｆ×Ｎ．ｆに定着しうる。ＤＳＭ ２２２は、所望の時間平均フラクショナル分周比（Ｎ．ｆ）２２４を維持しながら、各整数分割係数の選択をランダム化しうる。これは、２つの瞬時整数分周比の周期的な切替によって生じる、ＶＣＯ出力（Ｖｏｕｔ）２１４内のスプリアス信号を減らしうる。
【００２６】
そのため、時間平均フラクショナル分周比２２４が時間にわたってＮ．ｆ ２２４で安定している場合であっても、Ｎ分周器２０８によって使用される瞬時整数分周比は、頻繁に切り替わりうる。異なる瞬時整数分周比を交互にすることは、分割された出力信号２１６において位相ジャンピングを引き起こしうる。分割された出力信号２１６の位相を補正するために、デジタル／時間変換器２１０は、分割された出力信号２１６を受信し、位相補正済み出力信号を出力しうる。具体的に、デジタル／時間変換器２１０は、位相補正済み出力信号２１８を生成するために、位相誤差を安定させるデジタル遅延ラインでありうる。本明細書で使用される場合、「デジタル／時間変換器」および「位相補正回路」という用語は、交換可能に使用されうる。
【００２７】
アナログＰＬＬ ２００とは対照的に、比較器１０２は、全デジタルＰＬＬ ２００の位相／デジタル変換器（ＰＤＣ）２０２を使用して実現されうる。ＰＤＣ ２０２は、基準クロック２１２と位相補正済み出力信号２１８との間の位相差分を決定しうる。次に、デジタルループフィルタ２０４は、ＶＣＯ出力（Ｖｏｕｔ）２１４を生成するように、デジタル制御式発振器（ＤＣＯ）２０６を制御しうる。ＡＤＰＬＬ ２００内のＮ分周器２０８、デルタ・シグマ変調器２２２、およびデジタル／時間変換器（ＤＴＣ）２１０は、上で説明されたアナログＰＬＬ ２００と類似して動作しうる。
【００２８】
一構成において、デジタル／時間変換器２１０は、例えば、ＤＳＭノイズおよびＰＦＤ／ＰＤＣ ２０２ダイナミックレンジの２０ｄＢ削減など、ＰＬＬ ２００の性能を改善しうる。さらに、本明細書のシステムおよび方法は、低いＶｄｄプロセスと互換性があり、可動性を改善するために小さいエリアで実現されうる。
【００２９】
図３は、位相ロックドループ（ＰＬＬ）１００のフィードバックループにおける位相誤差を補正するための方法３００を示すフロー図である。方法３００は、ＰＬＬ １００の様々なエレメントによって実行されうる。ＰＬＬ １００は、誤差信号１２０を生成するために、位相補正済み出力信号１１８を基準クロック１１２と比較しうる３０２。例えば、比較器１０２は、位相補正済み出力信号１１８と基準クロック１１２との間の位相差分に基づいて誤差信号１２０を生成しうる。ＰＬＬ １００はまた、誤差信号１２０をフィルタリングしうる３０４。例えば、ループフィルタ１０４が、誤差信号１２０をフィルタリングしうる。ＰＬＬ １００はまた、フィルタリングされた誤差信号１２０に基づいた周波数を有する発振器出力１１４を作成しうる３０６。例えば、発振器（ＶＣＯまたはＤＣＯ）１６０は、ループフィルタ１０４の出力に基づいて発振器出力（Ｖｏｕｔ）１１４を生成しうる。ＰＬＬ １００はまた、時間平均フラクショナル分周比を達成するために整数分周比を選択しうる３０８。例えば、デルタ・シグマ変調器（ＤＳＭ）１２２は、フラクショナル分周比（Ｎ．ｆ）１２４を達成するために、フラクショナル分周器１０８について整数分周比を決定しうる。ＰＬＬ １００はまた、選択された整数分周比で発振器出力（Ｖｏｕｔ）１１４の周波数を分割しうる３１０。例えば、フラクショナル分周器１０８は、分割された出力信号１１６を生成するために周波数分割を実行しうる。ＰＬＬ １００はまた、位相補正済み出力信号１１８を生成するために、分割された出力信号１１６の位相を調整しうる３１２。例えば、位相補正回路１１０は、位相補正済み出力信号１１８を生成するために、分割された出力信号１１６の位相を補正しうる。
【００３０】
図４は、位相補正回路４１０を示すブロック図である。位相補正回路４１０は、多重化された入力および出力を有する一連の制御可能な遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆを含みうる。６つの遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆを伴って示されているが、位相補正回路４１０は、任意の適切な数の遅延エレメント、例えば、１００個の遅延エレメントを含みうる。位相補正回路４１０は、Ｎ分周器（示されない）から、分割された出力信号４１６を受信しうる。時間平均フラクショナル分周比を達成するためにＮ分周器が異なる整数分周比を交互にするため、分割された出力信号４１６は、ジャンピング位相誤差を有しうる。位相補正回路４１０は、分割された出力信号を動的に遅らせて、時間にわたって安定した位相誤差を有する位相補正済み出力信号４１８を生成しうる。すなわち、一構成では、位相補正回路４１０は、位相誤差を除去するというよりはむしろ安定させうる。
【００３１】
具体的に、入力ＭＵＸ ４２８は、第１の制御信号４３２を使用して、どの遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆの入力で、分割された出力信号４１６を提供するかを決定しうる。同様に、出力ＭＵＸ ４３０は、第２の制御信号４３４を使用して、どの遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆの出力を読み取って位相補正済み出力信号を生成するかを決定しうる。よって、いくつの遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆが使用されるかを決定することに加え、入力ＭＵＸ ４２８および出力ＭＵＸ ４３０は、実際どの遅延エレメント（Ｄ１−Ｄ６）４２６ａーｆが使用されるかを決定しうる。これは、遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆ、すなわち、動的エレメントマッチング（ＤＥＭ）の不一致を補償するために使用されうる。第１の制御信号４３２および第２の制御信号４３４は、図２に示されているデルタ・シグマ変調器２２２のようなデルタ・シグマ変調器から導出されうる。
【００３２】
図５は、インバータ５３６のための可能な構成を示す回路図である。インバータ５３６は、ゲート型インバータ、すなわち、３重状態のインバータでありうる。よって、図４に示された位相補正回路４１０の各遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆは、１つ以上のインバータ５３６を含みうる。例えば、各遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆは、２つのそのようなインバータ５３６を含みうる。インバータ５３６は、２つのＰ型電界効果トランジスタ（ＦＥＴ）（Ｐ１−Ｐ２）５４２ａ−ｂおよび２つのＮ型ＦＥＴ（Ｎ１−Ｎ２）５４４ａ−ｂを含みうる。
【００３３】
第１のＰ型ＦＥＴ（Ｐ１）５４２ａは、第２のＰ型ＦＥＴ（Ｐ２）をＶｄｄ ５５０に結合しうる。具体的に、第１のＰ型ＦＥＴ（Ｐ１）５４２ａのソースは、Ｖｄｄ ５５０に結合され、ゲートは、Ｐ型制御信号５４６に結合され、ドレインは、第２のＰ型ＦＥＴ（Ｐ２）５４２ｂのソースに結合されうる。第２のＰ型ＦＥＴ（Ｐ２）５４２ｂおよび第１のＮ型ＦＥＴ（Ｎ１）５４４ａのゲートは、互いに、かつ、インバータ入力５３８に結合されうる。第２のＰ型ＦＥＴ（Ｐ２）５４２ｂおよび第１のＮ型ＦＥＴ（Ｎ１）５４４ａのドレインは、互いに、かつ、インバータ出力５４０に結合されうる。第２のＮ型ＦＥＴ（Ｎ２）５４４ｂは、第１のＮ型ＦＥＴ（Ｎ１）５４４ａを接地５５２に結合しうる。具体的に、第２のＮ型ＦＥＴ（Ｎ２）５４４ｂのソースは、接地５５２に結合され、ゲートは、Ｎ型制御信号５４８に結合され、ドレインは、第１のＮ型ＦＥＴ（Ｎ１）５４４ａのソースに結合されうる。Ｐ型制御信号５４６およびＮ型制御信号５４８は、インバータ入力５３８からインバータ出力５４０への遅延全体を制御するアナログ制御信号でありうる。一構成において、制御信号５４６、５４８は、６５ナノメータチャネル長に対して約３０ピコ秒の解像度を有する、差(differential)である。例えば、制御信号５４６、５４８は、プログラマブルアナログ直流電流（ＤＣ）電圧である
図６は、位相ロックドループで位相補正を実行するフィードバックパス６５４を示すブロック図である。換言すると、図６は、デジタル／時間変換器６１０のためのデジタル遅延制御信号（例えば、図４に示された第１の制御信号４３２および第２の制御信号４３４）がどのように決定されうるかを示す。フィードバックパス６５４のＮ分周器６０８は、ＶＣＯ出力（Ｖｏｕｔ）６１４を受信して、デルタ・シグマ変調器６２２によって決定された瞬時整数分周比（Ｎ（ｎ））６７０で周波数を分割し、分割された出力信号６１６を生成する。上述されたように、分割された出力信号６１６は、交互の瞬時整数分周比率（Ｎ（ｎ））６７０によるジャンピング位相を有しうる。よって、デジタル／時間変換器６１０は、分割された出力信号６１６を受信して、安定した位相誤差を持つ位相補正済み出力信号６１８を生成しうる。
【００３４】
デルタ・シグマ変調器６２２は、時間平均フラクショナル分周比（Ｎ．ｆ）６２４を、例えば、浮動小数点制御ワード入力として、受信しうる。この出力は、瞬時整数分周比（Ｎ（ｎ））６７０でありうる。しかしながら、デルタ・シグマ変調器６２２はまた、デジタル／時間変換器６１０に制御信号を提供しうる。すなわち、デジタル／時間変換器６１０は、分割された出力信号６１６における位相ジャンピングを補償するための遅延量を動的に変更しうる。
【００３５】
デジタル／時間変換器６１０に制御信号を提供するために、フラクショナル分周比（Ｎ．ｆ）６２４と瞬時分周比（Ｎ（ｎ））６７０との間の差分が使用されうる。この差分は、瞬時分周比誤差（Ｅ（ｎ））６６８であることができ、累算器６２２によってブロック周期ごとに累算され、累算分周比誤差（Ａ（ｎ））６６０が生成されうる。
【００３６】
累算分周比誤差（Ａ（ｎ））６６０は、利得正規化係数（ｋ）６５６でスケーリングされうる。利得正規化係数（ｋ）６５６は、デジタル／時間変換器６１０における遅延エレメントの不正確さを説明しうる（account for）。換言すると、累算分周比誤差（Ａ（ｎ））６６０を補償するために、デジタル／時間変換器６１０でアナログ遅延エレメントが使用されうるが、各遅延エレメントによって課せられる遅延は、わずかに異なりうる。よって、利得正規化係数（ｋ）６５６は、動的に（例えば、ＶＣＯクロック周期ごとに）適用され、この不正確さを説明しうる。さらに、利得正規化係数（ｋ）６５６はまた、温度、プロセス、および電圧にわたる遅延エレメント変動を説明しうる。利得正規化係数（ｋ）６５６の較正が以下に説明されるだろう。
【００３７】
利得正規化比率誤差６５７に、オフセット６５８が追加されうる。デジタル／時間変換器６１０が遅延ラインとして動作しうるため、これは、さらなる遅延を追加することしかできず、遅延を取り除くことはできない。すなわち、これは、位相を差し引くことはできず、それを追加することしかできない。しかしながら、瞬時分周比誤差（Ｅ（ｎ））６６８が継続的に負である場合、累算分周比誤差（Ａ（ｎ））６６０は、負でありうる。よって、オフセット６５８は、利得正規化比率誤差６５７をバイアスし、よって、これは常に正である。換言すると、オフセット６５８は、オフセットされた比率誤差６５９を確実に正にする。すなわち、オフセット６５８は、１つだけの極性の遅延データを使用するために挿入される。
【００３８】
次に、第２のデルタ・シグマ変調器６６４は、オフセットされた比率誤差６５９を切り捨てうる。オフセットされた比率誤差６５９は、例えば、１２または２０ビットなど、比較的細かい解像度のデジタルワードでありうる。しかしながら、デジタル／時間変換器６１０は、そのような細かい解像度ではない可能性がある。例えば、それは、１００個の遅延エレメント（６ビットの解像度）しか有していない可能性がある。よって、解像度を維持するために、第２のデルタ・シグマ変調器６６４は、デジタル／時間変換器６１０の解像度に基づいて、オフセットされた比率誤差６５９を切り捨てうる。例えば、２０ビットから６ビットに切り捨てうる。換言すると、第２のデルタ・シグマ変調器６６４は、オフセットされた比率誤差６５９をデジタルに切り捨て、オフセットされた比率誤差６５９とデジタル／時間変換器６１０との間の解像度の差分の主な原因となるように、切り捨てられた比率誤差６６５を生成する。これは、後にフィルタリング除去されうる高い周波数に丸め誤差（rounding error）を押し付けうる。
【００３９】
動的エレメントマッチャ（ＤＥＭ）６６７は、切り捨てられた比率誤差６６５を使用するデジタル／時間変換器６１０における遅延エレメントの不一致を説明しうる。例えば、切り捨てられた比率誤差６６５に基づいて、２つの遅延ユニットは、累算分周比誤差（Ａ（ｎ））６６０を安定させるために分割された出力信号６１６を遅らせることを望むと推定する。デジタル／時間変換器６１０が常に最初の２つの遅延エレメントを使用する場合、各遅延エレメントがその他すべての遅延エレメントに完璧に一致するわけではないため、システマティックなオフセットを作成しうる。よって、動的エレメントマッチャ（ＤＥＭ）６６７は、異なる遅延エレメントの不一致を平均化するために、アルゴリズムを実現しうる。例えば、動的エレメントマッチャ（ＤＥＭ）６６７は、使用される２つの遅延エレメントを交互にする、すなわち、バレルシフトするＤＴＣ制御信号６６９を決定しうる。ＤＥＭ ６６７は、インバータ／遅延エレメントの遅延の不一致への感度を減らすまたは除去することにより、高い線形性を可能にしうる。
【００４０】
図７は、デジタル／時間変換器７１０における動的なエレメントマッチングを示すブロック図である。図７に示されるデジタル／時間変換器７１０は、図４に示されたデジタル／時間変換器４１０と同じエレメントの多くを含む。特に、図７に示される入力ＭＵＸ ７２８、出力ＭＵＸ ７３０、および遅延エレメント（Ｄ１−Ｄ６）７２６ａ−ｆは、図４に示された入力ＭＵＸ ４２８、出力ＭＵＸ ４３０、および遅延エレメント（Ｄ１−Ｄ６）４２６ａ−ｆに対応し、それらと同様の機能を含みうる。前述されたように、分割された出力信号７１６は、位相補正済み出力信号７１８を生成するために、Ｎ分周器（示されない）から受信され、遅らされうる。第１の制御信号７３２および第２の制御信号７３４は、図６に示された動的エレメントマッチャ（ＤＥＭ）６６７から受信されうる。
【００４１】
上述されたように、遅延エレメント不一致を補償するために、動的エレメントマッチングが使用される。すなわち、トランジスタ（例えば、図５に示されたインバータ５３６において示されるような）は、温度、プロセス、電圧とともに変わりうる。よって、使用される特定の遅延エレメント（Ｄ１−Ｄ６）７２６ａ−ｆを交互にすることは有益でありうる。例えば、２つの遅延エレメント（Ｄ１−Ｄ６）７２６ａ−ｆの遅延が繰り返し使用される場合、第１の制御信号７３２および第２の制御信号７３４は、第１のパス７７２（すなわち、Ｄ１ ７２６ａからＤ２ ７２６ｂ）、第２のパス７７４（すなわち、Ｄ３ ７２６ｃからＤ４ ７２６ｄ）、および第３のパス７７６（すなわち、Ｄ５ ７２６ｅからＤ６ ７２６ｆ）の回転を特定しうる。この１次動的エレメントマッチングは、バレルシフトと呼ばれうる。これは、遅延エレメント（Ｄ１−Ｄ６）７２６ａ−ｆの不一致誤差を高い周波数に合わせ、それによって、その後、これはフィルタリング除去されうる。動的エレメントマッチングにおける高い線形性により、スプール抑制および位相ノイズフォールディング（phase noise folding）が可能になりうる。
【００４２】
図８は、全デジタルの位相ロックドループ（ＡＤＰＬＬ）８００におけるデジタル／時間変換器８１０の較正を示すブロック図である。特に、ＡＤＰＬＬ ８００は、最小二乗平均（ＬＭＳ）適応アルゴリズムを使用して、利得正規化係数（ｋ）８５６を動的に較正しうる。すなわち、圧力、電圧、温度変動を補償する。換言すると、デジタル／時間変換器８１０は、例えば、１つのＶＣＯ期間などの時間基準に較正されうる。
【００４３】
ＡＤＰＬＬ ８００において、誤差信号８２０は、位相／デジタル変換器８０２によってループフィルタ８０４に出力されうる。誤差信号８２０は、基準クロック８１２と位相補正済み出力信号８１８との間の位相の差分を示しうる。前述されたとおり、累算分周比誤差（Ａ（ｎ））８６０は、時間平均フラクショナル分周比（Ｎ．ｆ）と、瞬時整数分周比（Ｎ（ｎ））との間の誤差の累算、すなわち積分（integration）でありうる。デジタル誤差信号８２０はまた、デジタル累算分周比誤差（Ａ（ｎ））８６０で乗算されうる。この積は、この場合も同様に、デジタル／時間変換器８１０における遅延エレメントの不正確さを説明するために使用される利得正規化係数（ｋ）８５６を生成するために、累算されうる（例えば、累算器８７８によって）。位相／デジタル変換器８０２の入力に静的なオフセットが存在する場合、ＬＭＳアルゴリズムについての問題が存在しうる。しなしながら、示されるＬＭＳアルゴリズムは、非有界の（unbounded）利得正規化係数（ｋ）８５６を防ぎうる。すなわち、この構成は、累算器への平均入力を確実にゼロにしうる。
【００４４】
デジタル／時間変換器８１０は、分割された出力信号８１６を遅らせて、位相補正済み出力信号８１８を生成しうる。示されてはいないが、ＡＤＰＬＬ ８００は、図６に示された他のフィードバックパスエレメント、すなわち、２つのデルタ・シグマ変調器６２２、６６４、別の累算器６６２、動的エレメントマッチャ６６７、デジタル加算器、等を含みうる。本明細書のシステムおよび方法は、オンザフライで較正／正規化しうるが、調整可能な遅延回線を要求するわけではない。
【００４５】
図９は、アナログロックドループ（ＰＬＬ）におけるデジタル／時間変換器９１０の較正の一構成を示すブロック図である。図８に示されたＡＤＰＬＬ ８００と同様に、ＰＬＬ ９００は、最小二乗平均（ＬＭＳ）適応アルゴリズムを使用して、利得正規化係数（ｋ）９５６を動的に較正しうる。すなわち、圧力、電圧、温度変動を補償する。
【００４６】
アナログＰＬＬ ９００の場合、ＰＦＤ＋ＣＰ ９０２の出力は、基準クロック９１２および位相補正済み出力信号９１８を使用して誤差信号９２０を生成しうるが、この誤差信号９２０はデジタルではない可能性がある。このように、アナログ／デジタル変換器（ＡＤＣ）９８０は、ループフィルタ９０４の出力をデジタル制御ワードに変換するために使用されうる。アナログＰＬＬ ９００において、ループフィルタ９０４はまた、チャージポンプ９０２から出てくる電流の積分器のように動作する大きなキャパシタを有しうる。微分器９８２は、この積分を反転させるため、すなわち、微分を実行してデータを抽出するために使用されうる。代わりに、微分は、アナログ領域で、すなわち、ＡＤＣ ９８０の前に実行されうる。
【００４７】
図８に示されているものと同じように、ＡＤＣ ９８０および微分器９８２に続き、ＬＭＳアルゴリズムが開始する。特に、（デジタルではない）誤差信号９２０はまた、デジタル累算分周比誤差（Ａ（ｎ））９６０と乗算されうる。この積は、この場合も同様に、デジタル／時間変換器９１０における遅延エレメントの不正確さを説明するのに使用される利得正規化係数（ｋ）９５６を生成するために、累算されうる（例えば、累算器９７８によって）。デジタル／時間変換器９１０は（例えば、動的エレメントマッチャ（示されない）からの制御信号を使用して）、分割された出力信号９１６を遅らせて、位相補正済み出力信号９１８を生成しうる。
【００４８】
図１０は、アナログロックドループ（ＰＬＬ）１０００におけるデジタル／時間変換器１０１０の較正の別の構成を示すブロック図である。アナログＰＬＬ １０００は、同様に、利得正規化係数（ｋ）１０５６を動的に較正するために、最小二乗平均（ＬＭＳ）適応アルゴリズムを使用する。
【００４９】
アナログＰＬＬ １０００において、ＰＦＤ＋ＣＰ １００２は、同様に、基準クロック１０１２および位相補正済み出力信号１０１８を使用して誤差信号１０２０を生成しうる。しかしながら、示された構成において、アナログ／デジタル変換器（ＡＤＣ）１０８０の入力は、ループフィルタ１００４の前に使用される。誤差信号１０２０が、ＬＭＳアルゴリズムで使用される前にループフィルタ１００４を通って移動しないため、これは統合されていない。よって、図９に示される微分器９８２は、図１０に示されるＰＬＬ １０００では使用されない可能性がある。例えば、ＡＤＣ１０８０の入力は、ループフィルタフィルタの前の抵抗器、すなわち、Ｖｓｉｇ １０８４にわたって使用されうる。
【００５０】
図８に示されているものと同じように、ＡＤＣ １０８０に続き、ＬＭＳアルゴリズムが存在する。特に、（今回はデジタルである）誤差信号１０２０はまた、デジタルの累算分周比誤差（Ａ（ｎ））１０６０と乗算されうる。この積は、この場合も同様に、デジタル／時間変換器１０１０における遅延エレメントの不正確さを説明するのに使用される利得正規化係数（ｋ）１０５６を生成するために、累算されうる（例えば、累算器１０７８によって）。デジタル／時間変換器１０１０は（例えば、動的エレメントマッチャ（示されない）からの制御信号を使用して）、分割された出力信号１０１６を遅らさせて、位相補正済み出力信号１０１８を生成しうる。
【００５１】
図１１は、受信機１１００を示すブロック図である。受信機１１００は、ワイヤレス通信のために設計されたモバイルデバイスまたは基地局の一部でありうる。受信機１１００は、とりわけ、低ノイズ増幅器（ＬＮＡ）１１０２、フィードバックループ１１２０において位相補正を使用する位相ロックドループ（ＰＬＬ）、およびミキサ１１１２を含みうる。ＬＮＡ １１０２は、アンテナ１１０４からワイヤレス通信信号を受信しうる。ＬＮＡ １１０２は、受信された信号を使用可能なレベルに増幅させ、無線周波数（ＲＦ）信号１１０６、すなわち、送られた元の信号を表したものを生成する。フィードバックループ１１２０において位相補正を使用するＰＬＬは、特定のアプリケーションに向けられた合成周波数１１１０を出力しうる。フィードバックループ１１２０において位相補正を使用するＰＬＬは、異なる周波数を生成することができる。受信機１１００で示されているが、フィードバックループ１１２０において位相補正を使用するＰＬＬは、ワイヤレス通信用に設計されたモバイルデバイスまたは基地局において様々なアプリケーションで使用されうる。ミキサ１１１２は、ＬＮＡ １１０２からＲＦ信号１１０６を、フィードバックループ１１０２において位相補正を使用するＰＬＬから合成周波数１１１０を受信して、ベースバンド信号１１１４を生成する。ベースバンド信号１１１４は、例えば、音声スピーチまたは他の種類のデータなど、送信側デバイス上のマイクロフォンによって受信された実際の再構築オーディオでありうる。このように、受信機１１００は、ミキサ１１１２を使用して、ベースバンド信号１１１４を再構築しうる。
【００５２】
図１２は、送信機１２００を示すブロック図である。送信機１２００は、図１１で示された受信機１１００もまた含みうるワイヤレスデバイスの一部でありうる。送信機１２００は、とりわけ、フィードバックループ１２２０において位相補正を使用するＰＬＬ、ミキサ１２１２、ドライブ増幅器１２１６、および電力増幅器１２１８を含みうる。前述されたように、フィードバックループ１２２０において位相補正を使用するＰＬＬは、合成周波数１２１０を生成する。ミキサ１２１２は、この合成周波数１２１０およびベースバンド信号１２１４（例えば、音声スピーチ）を受信し、ＲＦ信号１２０６を生成する。換言すると、送信機１２００は、ミキサ１２１２を使用して、送信されることとなる変調済みの高周波数ＲＦ信号１２０６を生成しうる。ＲＦ信号１２０６は、それがアンテナ１２０４を介して送信される前に、ドライブ増幅器１２１６、電力増幅器１２１８、またはその両方によって増幅されうる。このように、送信機１２００は、ミキサ１２１２を使用して、送信のためのＲＦ信号１２０６を構築しうる。
【００５３】
図１３は、電子デバイス／ワイヤレスデバイス１３０４内に含まれうる特定のコンポーネントを示す。電子デバイス／ワイヤレスデバイス１３０４は、アクセス端末、モバイル局、ユーザ端末（ＵＥ）、基地局、アクセスポイント、ブロードキャスト送信機、ノードＢ、発展型ノードＢ、等でありうる。例えば、電子デバイス／ワイヤレスデバイス１３０４は、それぞれ図１１および１２に示された受信機１１００または送信機１２００を含みうる。電子デバイス／ワイヤレスデバイス１３０４は、プロセッサ１３０３を含む。プロセッサ１３０３は、汎用のシングルチップまたはマルチチップマイクロプロセッサ（例えば、ＡＲＭ）、専用マイクロプロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイ、等でありうる。プロセッサ１３０３は、中央処理装置（ＣＰＵ）と呼ばれうる。図１３の電子デバイス／ワイヤレスデバイス１３０４には単一のプロセッサ１３０３だけが示されているが、代替的な構成では、複数のプロセッサの組み合わせ（例えば、ＡＲＭとＤＳＰ）も使用されることができる。
【００５４】
電子デバイス／ワイヤレスデバイス１３０４はまた、メモリ１３０５を含む。メモリ１３０５は、電子情報を記憶することができる電子コンポーネントでありうる。メモリ１３０５は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光学記憶媒体、ＲＡＭにおけるフラッシュメモリデバイス、プロセッサと共に含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、等、およびそれらの組み合わせとして実現されうる。
【００５５】
データ１３０７ａおよび命令１３０９ａは、メモリ１３０５に記憶されうる。命令１３０９ａは、本明細書で開示された方法を実現するためにプロセッサ１３０３によって実行可能でありうる。命令１３０９ａを実行することは、メモリ１３０５に記憶されたデータ１３０７ａを使用することを含みうる。プロセッサ１３０３が命令１３０９ａを実行する場合、命令１３０９ｂの様々な部分がプロセッサ１３０３にロードされ、データ１３０７ｂの様々な部分がプロセッサ１３０３にロードされうる。
【００５６】
電子デバイス／ワイヤレスデバイス１３０４はまた、電子デバイス／ワイヤレスデバイス１３０４への信号の送信と、それからの信号の受信を可能にするために、送信機１３１１および受信機１３１３を含みうる。送信機１３１１および受信機１３１３は、総称して、トランシーバ１３１５と呼ばれうる。複数のアンテナ１３０７ａ−ｂは、トランシーバ１３１５に電気的に結合されうる。電子デバイス／ワイヤレスデバイス１３０４はまた、複数の送信機、複数の受信機、複数のトランシーバ、および／または追加のアンテナを含みうる（示されない）。
【００５７】
電子デバイス／ワイヤレスデバイス１３０４は、デジタル信号プロセッサ（ＤＳＰ）１３２１を含みうる。電子デバイス／ワイヤレスデバイス１３０４はまた、通信インターフェース１３２３を含みうる。通信インターフェース１３２３は、ユーザが電子デバイス／ワイヤレスデバイス１３０４とインタラクトすることを可能にしうる。
【００５８】
電子デバイス／ワイヤレスデバイス１３０４の様々なコンポーネントは、電力バス、制御信号バス、ステータス信号バス、データバス、等を含みうる１つ以上のバスによって互いに結合されうる。明確化のために、様々なバスがバスシステム１３１９として図１３に例示される。
【００５９】
「結合される」という用語は、多種多様な接続を包含する。例えば、「結合される」という用語は、互いに直接的に接続された回路エレメントと、他の回路エレメントを介して間接的に接続された回路エレメントとを含むように広く解釈されるべきである。
【００６０】
「決定すること」という用語は、多種多様な動作を包含し、したがって、「決定すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、ルックアップすること（例えば、表、データベース、または別のデータ構造をルックアップすること）、確実にすること、等を含みうる。また、「決定すること」は、受信すること（例えば、情報を受信すること）、アクセスすること（例えば、メモリ内のデータにアクセスすること）、等を含みうる。また、「決定すること」は、解決すること、選択すること、選ぶこと、確立すること、等を含みうる。
【００６１】
「〜に基づいて」という表現は、別途明確に記載されていない限り、「〜だけに基づいて」を意味しない。換言すると、「〜に基づいて」という表現は、「〜だけに基づいて」および「少なくとも〜に基づいて」の両方を説明する。
【００６２】
「プロセッサ」という用語は、汎用プロセッサ、中央処理装置（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、ステートマシン、等を含むように広く解釈されるべきである。いくつかの環境下では、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、等を指しうる。「プロセッサ」という用語は、例えば、ＤＳＰと、マイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１または複数のマイクロプロセッサ、またはその他任意のこのような構成との組み合わせのような、処理デバイスの組み合わせを指しうる。
【００６３】
「メモリ」という用語は、電子情報を記憶することができる任意の電子コンポーネントを含むように広く解釈されるべきである。メモリという用語は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、非揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマプル読取専用メモリ（ＰＲＯＭ）、消去可能なプログラマブル読取専用メモリ（ＥＰＲＯＭ）、電子的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気または光学データ記憶装置、レジスタ、等、様々なタイプのプロセッサ読取可能な媒体を指しうる。メモリは、プロセッサがメモリから情報を読み取ることができ、および／または、それに情報を書き込むことができる場合、そのプロセッサと電気通信していると考えられる。プロセッサに統合されているメモリは、そのプロセッサと電子通信している。
【００６４】
「命令」および「コード」という用語は、任意のタイプのコンピュータ読取可能なステートメントを含むように広く解釈されるべきである。例えば、「命令」および「コード」という用語は、１つ以上のプログラム、ルーティン、サブルーティン、機能、プロシージャ、等を指しうる。「命令」および「コード」は、単一のコンピュータ読取可能なステートメント、または多くのコンピュータ読取可能なステートメンを備えうる。
【００６５】
本明細書で説明された機能は、ハードウェアによって実行されているソフトウェアまたはファームウェアで実現されうる。これらの機能は、コンピュータ読取可能な媒体上の１つ以上の命令として記憶されうる。「コンピュータ読取可能な媒体」または「コンピュータプログラム製品」という用語は、コンピュータまたはプロセッサによってアクセスされることができる任意の有形記憶媒体を指す。限定ではなく例として、コンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、命令またはデータ構造の形態で所望のプログラムコードを搬送または記憶するために使用されることができ、かつ、コンピュータによってアクセスすることができるその他の媒体を備えうる。ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、本明細書で使用される場合、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含む。ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。
【００６６】
本明細書に開示された方法は、説明された方法を達成するための１つ以上のステップまたは動作を備える。方法のステップおよび／または動作は、特許請求の範囲から逸脱せずに、互いに置き換えられ得る。換言すると、ステップまたは動作の特定の順序が、説明されている方法の適切な動作のために必要とされない限り、特定のステップおよび／または動作の順序および／または使用が、特許請求の範囲から逸脱することなく変更されうる。
【００６７】
さらに、図３によって例示されたもののような、本明細書で説明された方法および技法を実行するためのモジュールおよび／または他の適切な手段がダウンロードされうること、および／または、他の方法でデバイスによって取得可能なことは認識されるべきである。例えば、デバイスは、本明細書で説明された方法を実行するための手段の転送を容易にするためにサーバに結合されうる。代替的に、本明細書で説明される様々な方法は、デバイスが、記憶手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）またはフロッピーディスクのような物理記憶媒体、等）をそのデバイスに結合または提供することで様々な方法を取得しうるように、その記憶手段を介して提供されうる。
【００６８】
特許請求の範囲が、上述された厳密な構成およびコンポーネントに限定されないことは理解されるべきである。特許請求の範囲から逸脱することなく、本明細書で説明されたシステム、方法、および装置の、配置、操作、および詳細に対して様々な変更、変化、および変動がなされうる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
周波数シンセサイザ回路であって、
基準クロックおよび位相補正済み出力信号に結合された比較器回路と、
前記比較器回路に結合されたループフィルタと、
前記ループフィルタに結合された発振器と、
前記発振器の出力に結合されたフラクショナル分周器と、
前記位相補正済み出力信号を生成するために、前記フラクショナル分周器の出力の位相を補正する位相補正回路と
を備える周波数シンセサイザ回路。
［Ｃ２］
前記フラクショナル分周器は、第１の分周比で前記発振器の出力周波数を分割することと、第２の分周比で前記発振器の出力周波数を分割することとを交互に行う、Ｃ１に記載の周波数シンセサイザ回路。
［Ｃ３］
前記フラクショナル分周器は、前記分周比間で所望の時間平均比を維持しながら、前記フラクショナル分周器によって使用される各分周比の選択をランダム化するデルタ・シグマ変調器を備える、Ｃ２に記載の周波数シンセサイザ回路。
［Ｃ４］
前記比較器は、前記基準クロックと前記位相補正済み出力信号との位相の差分を示す誤差信号を生成するように構成される、Ｃ１に記載の周波数シンセサイザ回路。
［Ｃ５］
前記位相補正回路は、前記フラクショナル分周器の前記出力の前記位相を遅らせることによって、前記フラクショナル分周器の前記出力の前記位相を補正し、それによって、前記基準クロックと前記位相補正済み出力信号との間の位相差分は、時間にわたって安定する、Ｃ１に記載の周波数シンセサイザ回路。
［Ｃ６］
前記位相補正回路は、複数の遅延エレメントを備え、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を備える、Ｃ１に記載の周波数シンセサイザ回路。
［Ｃ７］
前記位相補正回路は、１つ以上の制御信号をデジタル遅延制御回路から受信する、Ｃ１に記載の周波数シンセサイザ回路。
［Ｃ８］
前記デジタル遅延制御回路は、
時間平均フラクショナル分周比を受信し、瞬時整数分周比を出力する第１のデルタ・シグマ変調器と、
前記時間平均フラクショナル分周比と、前記瞬時整数分周比との差分を累算して、累算分周比誤差を生成する第１の累算器と、
利得正規化係数で、前記累算分周比誤差をスケーリングするデジタル乗算器と、
前記利得正規化比率誤差にオフセットを加算するデジタル加算器と、
前記オフセットされた比率誤差を切り捨てる第２のデルタ・シグマ変調器と、
前記位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成する動的エレメントマッチャと
を備える、Ｃ７に記載の周波数シンセサイザ回路。
［Ｃ９］
前記デジタル遅延制御回路はさらに利得正規化係数較正回路を備え、
前記利得正規化係数を生成するために、前記累算分周比誤差と、前記比較器回路の出力との積を累算する第２の累算器
を備える、Ｃ８に記載の周波数シンセサイザ回路。
［Ｃ１０］
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正するための集積回路であって、
基準クロックおよび位相補正済み出力信号に結合された比較器回路と、
前記比較器回路に結合されたループフィルタと、
前記ループフィルタに結合された発振器と、
前記発振器の出力に結合されたフラクショナル分周器と、
前記位相補正済み出力信号を生成するために、前記フラクショナル分周器の出力の位相を補正する位相補正回路と
を備える集積回路。
［Ｃ１１］
前記フラクショナル分周器は、第１の分周比で前記発振器の出力周波数を分割すること、および第２の分周比で前記発振器の出力周波数を分割することを交互に行う、Ｃ１０に記載の集積回路。
［Ｃ１２］
前記フラクショナル分周器は、前記分周比間で所望の時間平均比を維持しながら、前記フラクショナル分周器によって使用される各分周比の選択をランダム化するデルタ・シグマ変調器を備える、Ｃ１１に記載の集積回路。
［Ｃ１３］
前記比較器は、前記基準クロックと前記位相補正済み出力信号との位相の差分を示す誤差信号を生成するように構成される、Ｃ１０に記載の集積回路。
［Ｃ１４］
前記位相補正回路は、前記フラクショナル分周器の前記出力の前記位相を遅らせることによって、前記フラクショナル分周器の前記出力の前記位相を補正し、それによって、前記基準クロックと位相補正済み出力信号との間の位相差分は、時間にわたって安定する、Ｃ１０に記載の集積回路。
［Ｃ１５］
前記位相補正回路は、複数の遅延エレメントを備え、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を備える、Ｃ１０に記載の集積回路。
［Ｃ１６］
前記位相補正回路は、１つ以上の制御信号をデジタル遅延制御回路から受信する、Ｃ１０に記載の集積回路。
［Ｃ１７］
前記デジタル遅延制御回路は、
時間平均フラクショナル分周比を受信し、瞬時整数分周比を出力する第１のデルタ・シグマ変調器と、
前記時間平均フラクショナル分周比と、前記瞬時整数分周比との差分を累算して、累算分周比誤差を生成する第１の累算器と、
利得正規化係数で、前記累算分周比誤差をスケーリングするデジタル乗算器と
前記利得正規化比率誤差にオフセットを加算するデジタル加算器と、
前記オフセットされた比率誤差を切り捨てる第２のデルタ・シグマ変調器と、
前記位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成する動的エレメントマッチャと
を備える、Ｃ１６に記載の集積回路。
［Ｃ１８］
前記デジタル遅延制御回路はさらに利得正規化係数較正回路を備え、
前記利得正規化係数を生成するために、前記累算分周比誤差と、前記比較器回路の出力との積を累算する第２の累算器
を備える、Ｃ１７に記載の集積回路。
［Ｃ１９］
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正する方法であって、
誤差信号を生成するために、位相補正済み出力信号を基準クロックと比較することと、
前記誤差信号をフィルタリングすることと、
前記フィルタリングされた誤差信号に基づいた周波数を有する発振器出力を作成することと、
時間平均フラクショナル分周比を達成するために整数分周比を選択することと、
前記選択された整数分周比で前記発振器出力の前記周波数を分割することと、
前記位相補正済み発振器出力を生成するために、前記分割された発振器出力の位相を調整することと
を備える方法。
［Ｃ２０］
前記分割することは、第１の分割係数で前記発振器出力の前記周波数を分割すること、および第２の分周比で前記発振器出力の周波数を分割することを交互に行うことを備える、Ｃ１９に記載の方法。
［Ｃ２１］
前記誤差信号は、前記基準クロックと前記位相補正済み出力信号との位相の差分を示す、Ｃ１９に記載の方法。
［Ｃ２２］
前記調整することは、前記分割された発振器出力の前記位相を遅らせることによって、前記分割された発振器出力の前記位相を補正し、それによって、前記基準クロックと位相補正済み出力信号との間の位相差分が時間にわたって安定することを備える、Ｃ１９に記載の方法。
［Ｃ２３］
前記調整することは、複数の遅延エレメントを使用することを備え、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を備える、Ｃ１９に記載の方法。
［Ｃ２４］
前記調整することは、１つ以上の受信された制御信号に基づく、Ｃ１９に記載の方法。
［Ｃ２５］
前記制御信号を決定することをさらに備え、
受信された時間平均フラクショナル分周比に基づいて瞬時整数分周比を出力することと、
前記時間平均フラクショナル分周比と、前記瞬時整数分周比との差分を累算して、累算分周比誤差を生成することと、
利得正規化係数で、前記累算分周比誤差をスケーリングすることと
オフセットを前記利得正規化比率誤差に加算することと、
前記オフセットされた比率誤差を切り捨てることと、
位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成することと
を備える、Ｃ２４に記載の方法。
［Ｃ２６］
前記利得正規化係数を生成するために、前記累算分周比誤差と前記誤差信号との積を累算することによって前記利得正規化係数を較正することをさらに備える、Ｃ２５に記載の方法。
［Ｃ２７］
位相ロックドループ（ＰＬＬ）のフィードバックループにおいて位相誤差を補正するための周波数シンセサイザであって、
誤差信号を生成するために、位相補正済み出力信号を基準クロックと比較する手段と、
前記誤差信号をフィルタリングする手段と、
前記フィルタリングされた誤差信号に基づいた周波数を有する発振器出力を作成する手段と、
時間平均フラクショナル分周比を達成するために整数分周比を選択する手段と、
前記選択された整数分周比で、前記発振器出力の前記周波数を分割する手段と、
前記位相補正済み発振器出力を生成するために、前記分割された発振器出力の位相を調整する手段と
を備える周波数シンセサイザ。
［Ｃ２８］
前記分割する手段は、第１の分割係数で前記発振器出力の前記周波数を分割すること、および第２の分周比で前記発振器出力の前記周波数を分割すること、を交互に行う手段を備える、Ｃ２７に記載の周波数シンセサイザ。
［Ｃ２９］
前記誤差信号は、前記基準クロックと前記位相補正済み出力信号との位相の差分を示す、Ｃ２７に記載の周波数シンセサイザ。
［Ｃ３０］
前記調整する手段は、前記分割された発振器出力の前記位相を遅らせることによって、前記分割された発振器出力の前記位相を補正する手段を備え、それによって、前記基準クロックと位相補正済み出力信号との間の位相差分は、時間にわたって安定する、Ｃ２７に記載の周波数シンセサイザ。
［Ｃ３１］
前記調整する手段は、複数の遅延エレメントを使用する手段を備え、各々は、調整可能な遅延を有する少なくとも１つのインバータ回路を備える、Ｃ２７に記載の周波数シンセサイザ。
［Ｃ３２］
前記調整する手段は、１つ以上の受信された制御信号を使用する、Ｃ２７に記載の周波数シンセサイザ。
［Ｃ３３］
前記制御信号を決定する手段をさらに備え、
受信された時間平均フラクショナル分周比に基づいて瞬時整数分周比を出力する手段と、
前記時間平均フラクショナル分周比と、前記瞬時整数分周比との差分を累算して、累算分周比誤差を生成する手段と、
利得正規化係数で、前記累算分周比誤差をスケーリングする手段と
オフセットを前記利得正規化比率誤差に加算する手段と、
前記オフセットされた比率誤差を切り捨てる手段と、
位相補正回路で使用される遅延エレメントを交互にするために、前記切り捨てられた比率誤差に基づいて、前記制御信号を生成する手段と
を備える、Ｃ３２に記載の周波数シンセサイザ。
［Ｃ３４］
前記利得正規化係数を生成するために、前記累算分周比誤差と前記誤差信号との積を累算することによって前記利得正規化係数を較正する手段をさらに備える、Ｃ３３に記載の周波数シンセサイザ。
【図１】
0005908587.tif 000002
【図２】
0005908587.tif 000003
【図３】
0005908587.tif 000004
【図４】
0005908587.tif 000005
【図５】
0005908587.tif 000006
【図６】
0005908587.tif 000007
【図７】
0005908587.tif 000008
【図８】
0005908587.tif 000009
【図９】
0005908587.tif 000010
【図１０】
0005908587.tif 000011
【図１１】
0005908587.tif 000012
【図１２】
0005908587.tif 000013
【図１３】
0005908587.tif 000014