(57)【特許請求の範囲】
【請求項１】
表面に外部電極を有する電子素子と、
前記電子素子が実装される基板型の端子と、
前記基板型の端子の一部を覆う導電膜とを備え、
前記基板型の端子は、第１主面、該第１主面とは反対側の第２主面、および、前記第１主面と前記第２主面とを結ぶ周面を有し、
前記基板型の端子は、前記第１主面上のみに設けられて前記電子素子の前記外部電極と電気的に接続される実装電極を含み、
前記実装電極は、前記基板型の端子の前記周面の一部に対して前記第１主面に直交する方向に隣接して位置し、前記周面の前記一部と同一平面をなしている周面隣接部を含み、
前記導電膜は、前記周面隣接部の少なくとも一部を覆っている、電子部品。
【請求項２】
前記導電膜が前記周面隣接部の全体を覆っている、請求項１に記載の電子部品。
【請求項３】
前記周面隣接部は、平面視にて、前記電子素子により覆われている、請求項１または２に記載の電子部品。
【請求項４】
前記基板型の端子は、平面視にて矩形状の外形を有し、
前記基板型の端子の前記周面は、互いに反対側に位置する１対の側面、および、前記側面同士をそれぞれ結んで互いに反対側に位置する１対の端面を含む、請求項１から３のいずれか１項に記載の電子部品。
【請求項５】
前記端面に沿って前記側面同士を結ぶ方向に平行な方向において、前記基板型の端子の幅の最大寸法は、前記電子素子の幅の最大寸法より小さい、請求項４に記載の電子部品。
【請求項６】
前記側面に沿って前記端面同士を結ぶ方向に平行な方向において、前記基板型の端子の長さの最大寸法は、前記電子素子の長さの最大寸法より小さい、請求項５に記載の電子部品。
【請求項７】
前記基板型の端子は、平面視にて、前記電子素子により全体を覆われている、請求項６に記載の電子部品。
【請求項８】
前記実装電極が、１対の前記側面のそれぞれに隣接している２つの前記周面隣接部を含む、請求項４から７のいずれか１項に記載の電子部品。
【請求項９】
前記実装電極は、平面視にて、前記端面に対して離間している、請求項４から８のいずれか１項に記載の電子部品。
【請求項１０】
前記側面に沿って前記端面同士を結ぶ方向に平行な方向において、前記周面隣接部の長さの最大寸法は、前記実装電極の長さの最大寸法より小さい、請求項４から９のいずれか１項に記載の電子部品。
【請求項１１】
前記導電膜は、半田からなり、前記外部電極と前記実装電極とを電気的に接続している、請求項１から１０のいずれか１項に記載の電子部品。
【請求項１２】
前記周面隣接部は、前記実装電極のばりを含み、
前記導電膜は、前記ばりを繋ぎ止めている、請求項１から１１のいずれか１項に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品に関し、特に、電歪性を有する電子素子を含む電子部品に関する。
【背景技術】
【０００２】
振動の伝播を抑えて雑音の発生を減らすことを図った電子部品を開示した先行文献として、特開２００４−１３４４３０号公報(特許文献１)がある。特許文献１に記載された電子部品においては、積層コンデンサの本体部分となるコンデンサ素子の下部に、１枚のインターポーザ基板が配置される。インターポーザ基板の表面側に、コンデンサ素子の１対の外部電極とそれぞれ接続される１対の実装電極が配置される。インターポーザ基板の裏面側に、基板の配線パターンとそれぞれ半田により接続される１対の接続電極が配置される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１３４４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板型の端子を互いの間に挟んで電子素子と回路基板とを接続することにより電子部品を回路基板に実装した場合、基板型の端子における電極のばりによって、電子部品実装上の不具合が生ずることがある。
【０００５】
本発明は上記の問題点に鑑みてなされたものであって、基板型の端子における電極のばりによる電子部品実装上の不具合の発生を抑制できる、電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に基づく電子部品は、表面に外部電極を有する電子素子と、電子素子が実装される基板型の端子と、基板型の端子の一部を覆う導電膜とを備える。基板型の端子は、第１主面、第１主面とは反対側の第２主面、および、第１主面と第２主面とを結ぶ周面を有する。基板型の端子は、第１主面に設けられて電子素子の外部電極と電気的に接続される実装電極を含む。実装電極は、基板型の端子の周面に隣接して位置している周面隣接部を含む。導電膜は、周面隣接部の少なくとも一部を覆っている。
【０００７】
本発明の一形態においては、導電膜が周面隣接部の全体を覆っている。
本発明の一形態においては、周面隣接部は、平面視にて、電子素子により覆われている。
【０００８】
本発明の一形態においては、基板型の端子は、平面視にて矩形状の外形を有する。基板型の端子の周面は、互いに反対側に位置する１対の側面、および、側面同士をそれぞれ結んで互いに反対側に位置する１対の端面を含む。
【０００９】
本発明の一形態においては、上記端面に沿って上記側面同士を結ぶ方向に平行な方向において、基板型の端子の幅の最大寸法は、電子素子の幅の最大寸法より小さい。
【００１０】
本発明の一形態においては、上記側面に沿って上記端面同士を結ぶ方向に平行な方向において、基板型の端子の長さの最大寸法は、電子素子の長さの最大寸法より小さい。
【００１１】
本発明の一形態においては、基板型の端子は、平面視にて、電子素子により全体を覆われている。
【００１２】
本発明の一形態においては、実装電極が、１対の上記側面のそれぞれに隣接している２つの周面隣接部を含む。
【００１３】
本発明の一形態においては、実装電極は、平面視にて、上記端面に対して離間している。
【００１４】
本発明の一形態においては、上記側面に沿って上記端面同士を結ぶ方向に平行な方向において、周面隣接部の長さの最大寸法は、実装電極の長さの最大寸法より小さい。
【００１５】
本発明の一形態においては、導電膜は、半田からなり、外部電極と実装電極とを電気的に接続している。
【００１６】
本発明の一形態においては、周面隣接部は、実装電極のばりを含む。導電膜は、上記ばりを繋ぎ止めている。
【発明の効果】
【００１７】
本発明によれば、基板型の端子における電極のばりによる電子部品実装上の不具合の発生を抑制できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１に係る電子部品に含まれるコンデンサ素子の第１構造を示す斜視図である。
【図２】本発明の実施形態１に係る電子部品に含まれるコンデンサ素子の第２構造を示す斜視図である。
【図３】電子素子として第１構造のコンデンサ素子を含む、本発明の実施形態１に係る電子部品が回路基板上に実装された状態を示す斜視図である。
【図４】電子素子として第２構造のコンデンサ素子を含む、本発明の実施形態１に係る電子部品が回路基板上に実装された状態を示す斜視図である。
【図５】図３，４に示す電子部品を矢印Ｖ方向から見た図である。
【図６】本発明の実施形態１に係る電子部品の分解斜視図である。
【図７】図６の電子部品に含まれる基板型の端子を矢印ＶＩＩ方向から見た図である。
【図８】本発明の実施形態１に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。
【図９】本発明の実施形態１に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【図１０】本発明の実施形態１において、マザー基板をダイシングにより切断している状態を示す断面図である。
【図１１】本発明の実施形態１において、マザー基板をダイシングにより切断している状態を示す斜視図である。
【図１２】本発明の実施形態１において、切断されたマザー基板を第１主面側から見た図である。
【図１３】本発明の実施形態１において、切断されたマザー基板を第２主面側から見た図である。
【図１４】本発明の実施形態２に係る電子部品の分解斜視図である。
【図１５】本発明の実施形態２に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。
【図１６】本発明の実施形態２において、切断されたマザー基板を第１主面側から見た図である。
【図１７】本発明の実施形態３に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【図１８】本発明の実施形態３において、切断されたマザー基板を第２主面側から見た図である。
【図１９】本発明の実施形態４に電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【図２０】本発明の実施形態４において、切断されたマザー基板を第２主面側から見た図である。
【図２１】本発明の実施形態５に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。
【図２２】本発明の実施形態５に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【図２３】本発明の実施形態５において、切断されたマザー基板を第１主面側から見た図である。
【図２４】本発明の実施形態５において、切断されたマザー基板を第２主面側から見た図である。
【図２５】本発明の実施形態６に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。
【図２６】本発明の実施形態６に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【図２７】本発明の実施形態６において、切断されたマザー基板を第１主面側から見た図である。
【図２８】本発明の実施形態６において、切断されたマザー基板を第２主面側から見た図である。
【発明を実施するための形態】
【００１９】
以下、本発明の各実施形態に係る電子部品について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
【００２０】
(実施形態１)
まず、本発明の実施形態１に係る電子部品に含まれる電子素子の一例であるコンデンサ素子について説明する。なお、電子素子は、コンデンサ素子に限られず、インダクタ素子、サーミスタ素子、圧電素子または半導体素子などでもよい。
【００２１】
図１は、本発明の実施形態１に係る電子部品に含まれるコンデンサ素子の第１構造を示す斜視図である。図２は、本発明の実施形態１に係る電子部品に含まれるコンデンサ素子の第２構造を示す斜視図である。図１，２においては、コンデンサ素子の長さ方向Ｌ、コンデンサ素子の幅方向Ｗ、コンデンサ素子の厚さ方向Ｈを図示している。
【００２２】
図１に示すように、本発明の実施形態１に係る電子部品に含まれる第１構造のコンデンサ素子１０ａは、誘電体層１３と平板状の内部電極１２とが交互に積層された直方体状の積層体１１ａ、および、積層体１１ａ上に設けられてコンデンサ素子１０ａの長さ方向Ｌの両端の表面に位置する外部電極１４を含む。
【００２３】
互いに隣り合って対向する内部電極１２同士において、一方の内部電極１２は、コンデンサ素子１０ａの長さ方向Ｌの一端に位置する外部電極１４に電気的に接続され、他方の内部電極１２は、コンデンサ素子１０ａの長さ方向Ｌの他端に位置する外部電極１４に電気的に接続されている。
【００２４】
第１構造のコンデンサ素子１０ａにおいては、誘電体層１３と内部電極１２との積層方向が、コンデンサ素子１０ａの長さ方向Ｌおよびコンデンサ素子１０ａの厚さ方向Ｈに対して直交している。すなわち、誘電体層１３と内部電極１２との積層方向は、コンデンサ素子１０ａの幅方向Ｗと平行である。
【００２５】
図２に示すように、本発明の実施形態１に係る電子部品に含まれる第２構造のコンデンサ素子１０ｂは、誘電体層１３と平板状の内部電極１２とが交互に積層された直方体状の積層体１１ｂ、および、積層体１１ｂ上に設けられてコンデンサ素子１０ｂの長さ方向Ｌの両端の表面に位置する外部電極１４を含む。
【００２６】
互いに隣り合って対向する内部電極１２同士において、一方の内部電極１２は、コンデンサ素子１０ｂの長さ方向Ｌの一端に位置する外部電極１４に電気的に接続され、他方の内部電極１２は、コンデンサ素子１０ｂの長さ方向Ｌの他端に位置する外部電極１４に電気的に接続されている。
【００２７】
第２構造のコンデンサ素子１０ｂにおいては、誘電体層１３と内部電極１２との積層方向が、コンデンサ素子１０ｂの長さ方向Ｌおよびコンデンサ素子１０ｂの幅方向Ｗに対して直交している。すなわち、誘電体層１３と内部電極１２との積層方向は、コンデンサ素子１０ｂの厚さ方向Ｈと平行である。
【００２８】
本実施形態においては、誘電体層１３は、チタン酸バリウムなどを主に含むセラミックスシートから形成されている。ただし、誘電体層１３を構成する主成分は、チタン酸バリウムに限られず、チタン酸カルシウムまたはチタン酸ストロンチウムなどの誘電率の高いセラミックスであればよい。誘電体層１３は、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物およびＮｉ化合物などの少なくとも１種類の副成分を含んでいてもよい。また、誘電体層１３は、Ｓｉおよびガラス成分などを含んでいてもよい。
【００２９】
コンデンサ素子１０ａ，１０ｂとしては、静電容量が１μＦ以上であるコンデンサ素子、比誘電率が３０００以上であるコンデンサ素子、内部電極１２の枚数が３５０枚以上であるコンデンサ素子、または、誘電体層１３の１層の厚さの寸法が１μｍ以下であるコンデンサ素子などを好適に用いることができる。
【００３０】
内部電極１２は、誘電体層１３を構成するセラミックスシート上にＮｉを含むペーストが印刷されることにより形成される。ただし、内部電極１２の主材料はＮｉに限られず、ＰｄとＡｇとの合金などであってもよい。
【００３１】
外部電極１４は、積層体１１ａ，１１ｂに導電性ペーストを焼き付ける、または、積層体１１ａ，１１ｂにめっきすることにより形成される。外部電極１４は、ＮｉおよびＳｎなどの金属膜が順に積層された積層構造を有している。
【００３２】
本実施形態においては、外部電極１４は、コンデンサ素子１０ａ，１０ｂの長さ方向Ｌの両端の各々において、５面に亘って設けられている。ただし、外部電極１４は、コンデンサ素子１０ａ，１０ｂにおいて、後述する基板型の端子に対向配置される側の面に少なくとも設けられていればよい。なお、コンデンサ素子１０ａ，１０ｂの実装安定性の観点から、外部電極１４が、コンデンサ素子１０ａ，１０ｂの長さ方向Ｌの端面に亘って設けられていることが好ましい。
【００３３】
以下、本実施形態に係る電子部品について説明する。
図３は、電子素子として第１構造のコンデンサ素子を含む、本実施形態に係る電子部品が回路基板上に実装された状態を示す斜視図である。図４は、電子素子として第２構造のコンデンサ素子を含む、本実施形態に係る電子部品が回路基板上に実装された状態を示す斜視図である。図５は、図３，４に示す電子部品を矢印Ｖ方向から見た図である。図６は、本実施形態に係る電子部品の分解斜視図である。図７は、図６の電子部品に含まれる基板型の端子を矢印ＶＩＩ方向から見た図である。図６においては、電子部品に含まれる導電膜を図示していない。
【００３４】
図３〜７に示すように、本実施形態に係る電子部品１００ａ，１００ｂは、表面に外部電極１４を有するコンデンサ素子１０ａ，１０ｂと、コンデンサ素子１０ａ，１０ｂが実装される基板型の端子２０と、基板型の端子２０の一部を覆う導電膜３０とを備える。
【００３５】
図３，４に示すように、回路基板９０は、基板型の端子２０の後述する接続電極２３に接続されるランド９１を表面に有する。
【００３６】
図５〜７に示すように、本実施形態に係る電子部品１００ａ，１００ｂに含まれる基板型の端子２０は、絶縁性基板２１を含む。本実施形態においては、絶縁性基板２１は、平面視にて略矩形状の外形を有する。ただし、絶縁性基板２１の外形は、矩形状に限られず、たとえば、楕円形状などでもよい。絶縁性基板２１においては、角部および稜線部が面取りされていてもよい。
【００３７】
絶縁性基板２１は、コンデンサ素子１０ａ，１０ｂが実装される側の第１主面２１ａ、および、第１主面２１ａとは反対側の第２主面２１ｂ、および、第１主面２１ａと第２主面２１ｂとを結ぶ周面を有する。絶縁性基板２１の周面は、互いに反対側に位置する１対の側面２１ｃ、および、側面２１ｃ同士をそれぞれ結んで互いに反対側に位置する１対の端面２１ｄを含む。
【００３８】
絶縁性基板２１の材料としては、エポキシ樹脂などの樹脂材料、または、アルミナなどのセラミックス材料を用いることができる。また、絶縁性基板２１には、無機材料もしくは有機材料からなるフィラーまたは織布が添加されていてもよい。本実施形態においては、絶縁性基板２１として、エポキシ樹脂からなる基体にガラスの織布が添加されたガラスエポキシ基板を用いている。
【００３９】
振動の伝播を抑制する観点から、絶縁性基板２１の厚さは、０．０５ｍｍ以上０．４ｍｍ以下であることが好ましい。具体的には、振動の伝播を抑制するために、絶縁性基板２１の剛性が低い方が好ましい。そのため、絶縁性基板２１の厚さは、０．４ｍｍ以下であることが好ましい。
【００４０】
一方、絶縁性基板２１が薄すぎる場合、電子部品１００ａ，１００ｂと回路基板９０のランド９１とを接合する半田が濡れ上がってコンデンサ素子１０ａ，１０ｂに達し、コンデンサ素子１０ａ，１０ｂの長さ方向Ｌの端面にフィレットを形成することがある。この場合、振動がフィレットを通じてコンデンサ素子１０ａ，１０ｂから回路基板９０に伝播するため好ましくない。よって、半田の濡れ上がりを抑制する観点から、絶縁性基板２１の厚さは、０．０５ｍｍ以上であることが好ましい。
【００４１】
図６に示すように、絶縁性基板２１の端面２１ｄに沿って側面２１ｃ同士を結ぶ方向に平行な方向である絶縁性基板２１の幅方向において、基板型の端子２０の幅Ｗbの最大寸法は、コンデンサ素子１０ａ，１０ｂの幅Ｗaの最大寸法より小さい。絶縁性基板２１の側面２１ｃに沿って端面２１ｄ同士を結ぶ方向に平行な方向である絶縁性基板２１の長さ方向において、基板型の端子２０の長さＬbの最大寸法は、コンデンサ素子１０ａ，１０ｂの長さＬaの最大寸法より小さい。
【００４２】
図３，４，６に示すように、本実施形態においては、基板型の端子２０は、平面視にて、コンデンサ素子１０ａ，１０ｂにより全体を覆われている。そのため、後述するように導電膜３０が外部電極１４と実装電極２２とを接合する半田からなる場合、後述する周面隣接部２２ｅを導電膜３０によって容易に覆うことができる。
【００４３】
コンデンサ素子１０ａ，１０ｂの実装安定性の観点から、絶縁性基板２１の長さの最小寸法は、コンデンサ素子１０ａ，１０ｂの長さの最大寸法の０．８倍以上が好ましく、より好ましくは０．９倍以上である。絶縁性基板２１の幅の最小寸法は、コンデンサ素子１０ａ，１０ｂの幅の最大寸法の０．８倍以上が好ましく、より好ましくは０．９倍以上である。
【００４４】
図６，７に示すように、本実施形態においては、絶縁性基板２１の長さ方向における両端に、平面視にて半楕円状の切欠２１ｓが設けられている。ただし、切欠２１ｓの平面視における形状は、半楕円状に限られず、多角形状などでもよい。
【００４５】
切欠２１ｓを設けることにより、電子部品１００ａ，１００ｂと回路基板９０のランド９１とを接合する半田を切欠２１ｓによって形成された空間に溜めることが可能となる。これにより、コンデンサ素子１０ａ，１０ｂの長さ方向Ｌの端面に、半田が濡れ上がることを抑制できる。ただし、切欠２１ｓは必ずしも設けられていなくてもよい。
【００４６】
図５，６に示すように、基板型の端子２０は、第１主面２１ａに設けられて、コンデンサ素子１０ａ，１０ｂの外部電極１４と電気的に接続される実装電極２２を有する。具体的には、絶縁性基板２１の長さ方向において互いに間隔を置いて２つの実装電極２２が配置されている。
【００４７】
実装電極２２は、基板型の端子２０の周面に隣接して位置している周面隣接部２２ｅを含む。周面隣接部２２ｅは、絶縁性基板２１の長さ方向、絶縁性基板２１の幅方向および絶縁性基板２１の厚さ方向の少なくともいずれかにおいて、基板型の端子２０の周面に対して隣接している。
【００４８】
図６に示すように、本実施形態においては、周面隣接部２２ｅは、平面視にて、コンデンサ素子１０ａ，１０ｂにより覆われている。また、各々の実装電極２２は、絶縁性基板２１の１対の側面２１ｃのそれぞれに隣接している２つの周面隣接部２２ｅを含む。さらに、実装電極２２は、平面視にて、絶縁性基板２１の端面２１ｄに対して離間している。
【００４９】
また、絶縁性基板２１の長さ方向において、周面隣接部２２ｅの長さＬ2の最大寸法は、実装電極２２の長さＬ1の最大寸法より小さい。すなわち、絶縁性基板２１の長さ方向における実装電極２２の長さが、周面隣接部２２ｅにおいて他の部分より短くなるように、実装電極２２が形成されている。
【００５０】
図３，４，５，７に示すように、基板型の端子２０は、第２主面２１ｂに設けられて、回路基板９０のランド９１と電気的に接続される接続電極２３を有する。具体的には、絶縁性基板２１の長さ方向において互いに間隔を置いて２つの接続電極２３が配置されている。本実施形態においては、接続電極２３は、周面隣接部を含んでいない。
【００５１】
基板型の端子２０は、実装電極２２と接続電極２３とを電気的に接続する貫通電極２４を有する。図５，６，７に示すように、本実施形態においては、貫通電極２４は、切欠２１ｓの壁面上に設けられている。
【００５２】
本実施形態においては、導電膜３０は、半田からなり、外部電極１４と実装電極２２とを電気的に接続している。ただし、導電膜３０は、半田に限られず、導電性接着剤でもよい。また、導電膜３０が、必ずしも外部電極１４と実装電極２２とを電気的に接続していなくてもよく、この場合には、外部電極１４と実装電極２２とを電気的に接続させるために、導電膜３０とは別の導電膜が設けられる。
【００５３】
図５に示すように、導電膜３０は、周面隣接部２２ｅの少なくとも一部を覆っている。好ましくは、導電膜３０が周面隣接部２２ｅの全体を覆っている。
【００５４】
後述するように、周面隣接部２２ｅは、実装電極２２のばりを含むことがある。導電膜３０は、実装電極２２のばりを繋ぎ止めている。なお、導電膜３０は、実装電極２２のばりの少なくとも一部を繋ぎ止めていればよい。
【００５５】
基板型の端子２０の接続電極２３と回路基板９０のランド９１とが、半田などの接合剤によって物理的および電気的に接続されることにより、図３，４に示すように、電子部品１００ａ，１００ｂが回路基板９０上に実装される。これにより、コンデンサ素子１０ａ，１０ｂと回路基板９０とが、基板型の端子２０を互いの間に挟んで接続される。
【００５６】
上記のように電子部品１００ａ，１００ｂを回路基板９０に実装することにより、コンデンサ素子１０ａ，１０ｂから発生した振動は、基板型の端子２０を伝播する際に減衰するため、回路基板９０に振動が伝播して発生する可聴音を低減することができる。
【００５７】
以下、本実施形態に係る電子部品の製造方法について説明する。まず、本実施形態に係る電子部品１００ａ，１００ｂに含まれる基板型の端子２０の製造方法について説明する。
【００５８】
図８は、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。図９は、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【００５９】
まず、図８，９に示すように、第１主面２１０ａおよび第２主面２１０ｂの両方に配線パターンが形成されたマザー基板２００ａを準備する。マザー基板２００ａは、たとえば、以下のように製造される。
【００６０】
プリント配線基板用に市販されている、平面視にて矩形状の絶縁性基板２１０を含む両面銅張積層板に対して、ビアホール２４０を形成し、第１主面２１０ａの電極２２０と第２主面２１０ｂの電極２３０とを導通させる。次に、エッチング処理などによって、第１主面２１０ａおよび第２主面２１０ｂの両方に配線パターンを形成する。
【００６１】
本実施形態においては、後工程において電気めっきを行なうため、少なくとも第１主面２１０ａの配線パターンは、複数の電極２２０を連結部２２０ｅによって連結させた形状となっている。図８に示すように、本実施形態においては、連結部２２０ｅは、マザー基板２００ａの幅方向に直線状に延びている。なお、マザー基板２００ａの幅方向は、基板型の端子２０の幅方向に対応し、マザー基板２００ａの長さ方向は、基板型の端子２０の長さ方向に対応している。
【００６２】
マザー基板２００ａの長さ方向における連結部２２０ｅの長さは、電気めっきの際の導通の観点から、０．１０ｍｍ以上であることが好ましい。
【００６３】
第２主面２１０ｂの配線パターンは、個々の電極２３０がマトリクス状に並ぶ形状になっている。上記のように、電極２３０は、ビアホール２４０によって電極２２０と導通しているため、マトリクス状に配置された電極２３０に対しても電気めっきすることが可能である。
【００６４】
次に、銅からなる配線パターン上に電気めっきによりＮｉ膜を形成し、さらに、Ｎｉ膜上に電気めっきによりＳｎ膜を形成する。電気めっきの際には、マザー基板２００ａの幅方向の一端に、めっき用端子が取り付けられることにより、電極２２０、電極２３０およびビアホール２４０の全てに直流電流が流される。
【００６５】
仮に、銅からなる配線パターン上に無電解めっきによりＳｎ膜を形成した場合、両金属間の応力に起因してウィスカが発生しやすい。電子部品１００ａ，１００ｂを搭載した回路基板９０上にウィスカが飛散した場合、回路基板９０が短絡を生ずることがある。そのため、本実施形態においては、電気めっきを行なうことにより、電極に発生するウィスカを低減して、回路基板９０の短絡の発生を抑制している。
【００６６】
ばり発生を抑制する観点から、Ｎｉ膜の厚さは、１μｍ以上であることが好ましく、３μｍ以上であることがより好ましい。半田との接合性の観点から、Ｓｎ膜の厚さは、１μｍ以上であることが好ましい。
【００６７】
上記のように製造されたマザー基板２００ａは、切断されて基板型の端子２０に個片化される。図１０は、本実施形態において、マザー基板をダイシングにより切断している状態を示す断面図である。図１１は、本実施形態において、マザー基板をダイシングにより切断している状態を示す斜視図である。図１２は、本実施形態において、切断されたマザー基板を第１主面側から見た図である。図１３は、本実施形態において、切断されたマザー基板を第２主面側から見た図である。
【００６８】
図１０，１１に示すように、マザー基板２００ａを第１主面２１０ａ側からダイシングブレード１で切断する。好ましくは、ダイシングブレード１をマザー基板２００ａに対して、矢印１ａで示すように第１主面２１０ａ側から第１主面２１０ａに直交する方向に接近させることにより、マザー基板２００ａを切断する。
【００６９】
図１０〜１３に示すように、仮想線であるカットラインＣＬ１，ＣＬ２に沿ってマザー基板２００ａを切断することにより、マザー基板２００ａが基板型の端子２０に個片化される。カットラインＣＬ１は、基板型の端子２０の側面を形成するための仮想線であり、カットラインＣＬ２は、基板型の端子２０の端面を形成するための仮想線である。
【００７０】
マザー基板２００ａの第１主面２１０ａにおいては、カットラインＣＬ１上に連結部２２０ｅが位置しているため、連結部２２０ｅは、ダイシングブレード１によって切断される。上記のようにダイシングブレード１をマザー基板２００ａに対して接近させてマザー基板２００ａを切断することにより、連結部２２０ｅの切断部にばりが発生することを抑制できる。
【００７１】
具体的には、ダイシングブレード１によって連結部２２０ｅが切断される際に、連結部２２０ｅの下側に絶縁性基板２１０が位置しているため、連結部２２０ｅの切断部がダイシングブレード１によって引き延ばされることを絶縁性基板２１０によって阻害することができる。その結果、連結部２２０ｅの切断部が引き延ばされてばりが発生することを抑制できる。
【００７２】
連結部２２０ｅの切断部が、周面隣接部２２ｅとなる。連結部２２０ｅが切断された後の電極２２０が、実装電極２２となる。上記のように電気めっきを行なった結果、実装電極２２は、絶縁性基板２１の１対の側面２１ｃのそれぞれに隣接している２つの周面隣接部２２ｅを含んでいる。連結部２２０ｅの切断部のばりが、実装電極２２のばりとなる。
【００７３】
マザー基板２００ａの第２主面２１０ｂにおいては、カットラインＣＬ１上に電極２３０が位置していない。そのため、接続電極２３のばりが発生することを防止できる。
【００７４】
マザー基板２００ａのビアホール２４０においては、カットラインＣＬ２上に貫通電極が位置していない。そのため、貫通電極２４のばりが発生することを防止できる。
【００７５】
上記のように製造された基板型の端子２０の実装電極２２に半田ペーストを塗布する。次に、外部電極１４に半田ペーストが付着するように、基板型の端子２０上にコンデンサ素子１０ａ，１０ｂを載置してリフローする。リフローによって、溶融した半田ペーストが固化することにより、導電膜３０が形成される。これにより基板型の端子２０にコンデンサ素子１０ａ，１０ｂが実装されて、電子部品１００ａ，１００ｂが製造される。
【００７６】
製造された電子部品１００ａ，１００ｂは、電子部品１００ａ，１００ｂを１つずつ収容する多数の収容孔が１列に形成されたテープを含む包装体に収納される。電子部品１００ａ，１００ｂを回路基板９０に実装する際には、包装体から電子部品１００ａ，１００ｂが１つずつ取り出されて実装される。
【００７７】
本実施形態に係る電子部品１００ａ，１００ｂにおいては、実装電極２２のばりの発生が抑制されているとともに、周面隣接部２２ｅの少なくとも一部が導電膜３０によって覆われているため、実装電極２２のばりによる電子部品１００ａ，１００ｂ実装上の不具合の発生を抑制できる。
【００７８】
具体的には、実装電極２２のばりの少なくとも一部が導電膜３０によって繋ぎ止められているため、回路基板９０上に実装電極２２のばりが脱落して回路基板９０が短絡することを抑制できる。導電膜３０が周面隣接部２２ｅの全体を覆っている場合には、回路基板９０上に実装電極２２のばりが脱落して回路基板９０が短絡することをより確実に抑制できる。
【００７９】
本実施形態に係る電子部品１００ａ，１００ｂにおいては、絶縁性基板２１の長さ方向において、基板型の端子２０の長さＬbの最大寸法が、コンデンサ素子１０ａ，１０ｂの長さＬaの最大寸法より小さい。そのため、周面隣接部２２ｅを導電膜３０によって容易に覆うことができる。
【００８０】
さらに、本実施形態においては、基板型の端子２０が、平面視にて、コンデンサ素子１０ａ，１０ｂにより全体を覆われているため、周面隣接部２２ｅを導電膜３０によって容易に確実に覆うことができる。
【００８１】
本実施形態に係る電子部品１００ａ，１００ｂにおいては、実装電極２２が、平面視にて、絶縁性基板２１の端面２１ｄに対して離間している。これにより、コンデンサ素子１０ａ，１０ｂを基板型の端子２０上に実装する際に、コンデンサ素子１０ａ，１０ｂが基板型の端子２０上で位置ずれを起こすこと、特に、コンデンサ素子１０ａ，１０ｂが基板型の端子２０上で回転して位置ずれを起こすことを抑制できる。したがって、互いに隣り合って実装されるコンデンサ素子１００ａ，１００ｂ同士が接合されることを抑制できる。
【００８２】
本実施形態に係る電子部品１００ａ，１００ｂにおいては、絶縁性基板２１の長さ方向において、周面隣接部２２ｅの長さＬ2の最大寸法が、実装電極２２の長さＬ1の最大寸法より小さい。これにより、コンデンサ素子１０ａ，１０ｂを基板型の端子２０上に実装する際に、コンデンサ素子１０ａ，１０ｂが基板型の端子２０上で基板型の端子２０の側面に近づくように位置ずれを起こすことを抑制できる。
【００８３】
本実施形態に係る電子部品１００ａ，１００ｂにおいては、周面隣接部２２ｅが、平面視にて、コンデンサ素子１０ａ，１０ｂにより覆われている。これにより、実装電極２２のばりに外力が負荷されることを抑制できる。具体的には、実装電極２２のばりの上方にコンデンサ素子１０ａ，１０ｂが位置しているため、実装電極２２のばりに他の部材が接触することをコンデンサ素子１０ａ，１０ｂによって阻害することができる。その結果、回路基板９０上に実装電極２２のばりが脱落して回路基板９０が短絡することを抑制できる。
【００８４】
上記のように、電子部品１００ａ，１００ｂは、テープを含む包装体に収納される。テープが紙製の場合、電子部品１００ａ，１００ｂを包装体に収納する際、または、電子部品１００ａ，１００ｂを包装体から取り出す際に、実装電極２２のばりによってテープに毛羽が生じることがある。コンデンサ素子１０ａ，１０ｂを基板型の端子２０上に実装する際に、仮に、毛羽が半田中に混入した場合、コンデンサ素子１０ａ，１０ｂと基板型の端子２０との接合強度が低下することがある。また、実装電極２２のばりがテープに引っ掛かって、包装体から電子部品１００ａ，１００ｂを取り出せないことがある。これらも、実装電極２２のばりによる電子部品１００ａ，１００ｂ実装上の不具合である。
【００８５】
本実施形態に係る電子部品１００ａ，１００ｂにおいては、実装電極２２のばりの発生が抑制されているとともに、周面隣接部２２ｅの少なくとも一部が導電膜３０によって覆われているため、実装電極２２のばりによって発生する毛羽を低減して、毛羽が半田中に混入すること、および、実装電極２２のばりがテープに引っ掛かることを抑制できる。
【００８６】
また、本実施形態においては、周面隣接部２２ｅが、平面視にて、コンデンサ素子１０ａ，１０ｂにより覆われているため、実装電極２２のばりとテープとの接触を減らして、実装電極２２のばりによって発生する毛羽をさらに低減できる。
【００８７】
以下、本発明の実施形態２に係る電子部品について図を参照して説明する。本実施形態に係る電子部品は、実装電極の形状のみが実施形態１に係る電子部品１００ａ，１００ｂと異なるため、他の構成については説明を繰り返さない。
【００８８】
(実施形態２)
図１４は、本発明の実施形態２に係る電子部品の分解斜視図である。図１４においては、電子部品に含まれる導電膜を図示していない。
【００８９】
図１４に示すように、本発明の実施形態２に係る電子部品に含まれる基板型の端子２０ｂにては、絶縁性基板２１の長さ方向における周面隣接部２２ｅの長さを、実装電極２２の他の部分の長さＬ1の最大寸法と同等にしている。
【００９０】
図１５は、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。図１６は、本実施形態において、切断されたマザー基板を第１主面側から見た図である。
【００９１】
図１５，１６に示すように、仮想線であるカットラインＣＬ１，ＣＬ２に沿ってマザー基板２００ｂを切断することにより、マザー基板２００ｂが基板型の端子２０ｂに個片化される。
【００９２】
図１５に示すように、本実施形態に係るマザー基板２００ｂにおいては、実施形態１に係るマザー基板２００ａに比較して、マザー基板の長さ方向における連結部２２０ｅの長さの寸法が大きい。
【００９３】
図１６に示すように、本実施形態に係る基板型の端子２０ｂにおいては、実施形態１に係る基板型の端子２０に比較して、絶縁性基板２１の長さ方向における周面隣接部２２ｅの長さの最大寸法が大きい。
【００９４】
本実施形態に係る電子部品においては、実施形態１に係る電子部品１００ａ，１００ｂに比較して、外部電極１４と実装電極２２との接合面積を大きくすることができるため、コンデンサ素子１０ａ，１０ｂと基板型の端子２０ｂとの接合強度を高くすることができる。
【００９５】
以下、本発明の実施形態３に係る電子部品について図を参照して説明する。本実施形態に係る電子部品は、接続電極の形状のみが実施形態１に係る電子部品１００ａ，１００ｂと異なるため、他の構成については説明を繰り返さない。
【００９６】
(実施形態３)
図１７は、本発明の実施形態３に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。図１８は、本実施形態において、切断されたマザー基板を第２主面側から見た図である。
【００９７】
図１７，１８に示すように、仮想線であるカットラインＣＬ１，ＣＬ２に沿ってマザー基板２００ｃを切断することにより、マザー基板２００ｃが基板型の端子２０ｃに個片化される。
【００９８】
図１７に示すように、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板２００ｃにおいては、第１主面２１０ａの配線パターンと同様に、第２主面２１０ｂの配線パターンが、複数の電極２３０を連結部２３０ｅによって連結させた形状となっている。
【００９９】
図１７，１８に示すように、マザー基板２００ｃの第２主面２１０ｂにおいては、カットラインＣＬ１上に連結部２３０ｅが位置しているため、連結部２３０ｅは、ダイシングブレード１によって切断される。
【０１００】
図１８に示すように、本実施形態に係る基板型の端子２０ｃの第２主面２１ｂにおいては、連結部２３０ｅの切断部が周面隣接部２３ｅとなり、連結部２３０ｅが切断された後の電極２３０が、接続電極２３となる。連結部２３０ｅの切断部のばりが、接続電極２３のばりとなる。すなわち、本実施形態においては、接続電極２３が、周面隣接部２３ｅを含んでいる。
【０１０１】
本実施形態においては、ダイシングブレード１によって、第２主面２１０ｂ側からマザー基板２００ｃを切断する。
【０１０２】
この場合、ダイシングブレード１によって連結部２２０ｅが切断される際に、連結部２２０ｅの下側に絶縁性基板２１０が位置していないため、連結部２２０ｅの切断部はダイシングブレード１によって引き延ばされる。そのため、連結部２２０ｅの切断部にばりが発生することがある。
【０１０３】
一方、ダイシングブレード１によって連結部２３０ｅが切断される際に、連結部２３０ｅの下側に絶縁性基板２１０が位置しているため、連結部２３０ｅの切断部がダイシングブレード１によって引き延ばされることを絶縁性基板２１０によって阻害することができる。その結果、連結部２３０ｅの切断部が引き延ばされてばりが発生することを抑制できる。
【０１０４】
本実施形態に係る電子部品においては、実装電極２２のばりが発生したとしても、実装電極２２の周面隣接部２２ｅの少なくとも一部を導電膜３０によって覆っている。
【０１０５】
すなわち、本実施形態に係る電子部品においては、接続電極２３の周面隣接部２３ｅにおけるばりの発生を抑制しつつ、実装電極２２の周面隣接部２２ｅの少なくとも一部を導電膜３０によって覆うことにより、実装電極２２のばりおよび接続電極２３のばりによる電子部品実装上の不具合の発生を抑制できる。
【０１０６】
以下、本発明の実施形態４に係る電子部品について図を参照して説明する。本実施形態に係る電子部品は、接続電極の形状のみが実施形態２に係る電子部品と異なるため、他の構成については説明を繰り返さない。
【０１０７】
(実施形態４)
図１９は、本発明の実施形態４に電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。図２０は、本実施形態において、切断されたマザー基板を第２主面側から見た図である。
【０１０８】
図１９，２０に示すように、仮想線であるカットラインＣＬ１，ＣＬ２に沿ってマザー基板２００ｄを切断することにより、マザー基板２００ｄが基板型の端子２０ｄに個片化される。
【０１０９】
図１９に示すように、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板２００ｄにおいては、第１主面２１０ａの配線パターンと同様に、第２主面２１０ｂの配線パターンが、複数の電極２３０を連結部２３０ｅによって連結させた形状となっている。
【０１１０】
図１９，２０に示すように、マザー基板２００ｄの第２主面２１０ｂにおいては、カットラインＣＬ１上に連結部２３０ｅが位置しているため、連結部２３０ｅは、ダイシングブレード１によって切断される。
【０１１１】
図２０に示すように、本実施形態に係る基板型の端子２０ｄの第２主面２１ｂにおいては、連結部２３０ｅの切断部が周面隣接部２３ｅとなり、連結部２３０ｅが切断された後の電極２３０が、接続電極２３となる。連結部２３０ｅの切断部のばりが、接続電極２３のばりとなる。すなわち、本実施形態においては、接続電極２３が、周面隣接部２３ｅを含んでいる。
【０１１２】
本実施形態においては、ダイシングブレード１によって、第２主面２１０ｂ側からマザー基板２００ｄを切断する。
【０１１３】
この場合、ダイシングブレード１によって連結部２２０ｅが切断される際に、連結部２２０ｅの下側に絶縁性基板２１０が位置していないため、連結部２２０ｅの切断部はダイシングブレード１によって引き延ばされる。そのため、連結部２２０ｅの切断部にばりが発生することがある。
【０１１４】
一方、ダイシングブレード１によって連結部２３０ｅが切断される際に、連結部２３０ｅの下側に絶縁性基板２１０が位置しているため、連結部２３０ｅの切断部がダイシングブレード１によって引き延ばされることを絶縁性基板２１０によって阻害することができる。その結果、連結部２３０ｅの切断部が引き延ばされてばりが発生することを抑制できる。
【０１１５】
本実施形態に係る電子部品においては、実装電極２２のばりが発生したとしても、実装電極２２の周面隣接部２２ｅの少なくとも一部を導電膜３０によって覆っている。
【０１１６】
すなわち、本実施形態に係る電子部品においては、接続電極２３の周面隣接部２３ｅにおけるばりの発生を抑制しつつ、実装電極２２の周面隣接部２２ｅの少なくとも一部を導電膜３０によって覆うことにより、実装電極２２のばりおよび接続電極２３のばりによる電子部品実装上の不具合の発生を抑制できる。
【０１１７】
図１９に示すように、本実施形態に係るマザー基板２００ｄにおいては、実施形態３に係るマザー基板２００ｃに比較して、マザー基板の長さ方向における連結部２３０ｅの長さの寸法が大きい。
【０１１８】
図２０に示すように、本実施形態に係る基板型の端子２０ｄにおいては、実施形態３に係る基板型の端子２０ｃに比較して、絶縁性基板２１の長さ方向における周面隣接部２３ｅの長さの最大寸法が大きい。
【０１１９】
本実施形態に係る電子部品においては、実施形態３に係る電子部品に比較して、接続電極２３とランド９１との接合面積を大きくすることができるため、基板型の端子２０ｄと回路基板９０との接合強度を高くすることができる。
【０１２０】
以下、本発明の実施形態５に係る電子部品について図を参照して説明する。本実施形態に係る電子部品は、貫通電極の形状および位置が主に実施形態１に係る電子部品１００ａ，１００ｂと異なるため、他の構成については説明を繰り返さない。
【０１２１】
(実施形態５)
図２１は、本発明の実施形態５に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。図２２は、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【０１２２】
図２１，２２に示すように、本発明の実施形態５に係る電子部品に含まれる基板型の端子の元となるマザー基板２００ｅにおいては、ビアホール２４０が、電極２２０および電極２３０の各々の略中心に位置して、電極２２０と電極２３０とを導通させている。ビアホール２４０は、銅などの導電材料により内部を埋められている。
【０１２３】
図２３は、本実施形態において、切断されたマザー基板を第１主面側から見た図である。図２４は、本実施形態において、切断されたマザー基板を第２主面側から見た図である。
【０１２４】
図２３，２４に示すように、仮想線であるカットラインＣＬ１，ＣＬ２に沿ってマザー基板２００ｅを切断することにより、マザー基板２００ｅが基板型の端子２０ｅに個片化される。
【０１２５】
本実施形態に係る基板型の端子２０ｅにおいては、円柱状の貫通電極２４が、実装電極２２および接続電極２３の各々の略中心に位置している。その結果、本実施形態に係る電子部品においては、実施形態１に係る電子部品１００ａ，１００ｂに比較して、平面視にて貫通電極２４がコンデンサ素子１０ａ，１０ｂの中央側に位置しているため、電子部品におけるループインダクタンスを低減できる。
【０１２６】
以下、本発明の実施形態６に係る電子部品について図を参照して説明する。本実施形態に係る電子部品は、周面隣接部の位置が主に実施形態５に係る電子部品と異なるため、他の構成については説明を繰り返さない。
【０１２７】
(実施形態６)
図２５は、本発明の実施形態６に係る電子部品に含まれる基板型の端子の元となるマザー基板を第１主面側から見た図である。図２６は、本実施形態に係る電子部品に含まれる基板型の端子の元となるマザー基板を第２主面側から見た図である。
【０１２８】
図２５，２６に示すように、本発明の実施形態６に係る電子部品に含まれる基板型の端子の元となるマザー基板２００ｆにおいては、連結部２２０ｅが、マザー基板２００ｆの幅方向と、マザー基板２００ｆの長さ方向とに、交互に直線状に延びている。同様に、連結部２３０ｅが、マザー基板２００ｆの幅方向と、マザー基板２００ｆの長さ方向とに、交互に直線状に延びている。これにより、金属めっきの際に、電極２２０、電極２３０およびビアホール２４０の全てに直流電流を流すことができる。
【０１２９】
図２７は、本実施形態において、切断されたマザー基板を第１主面側から見た図である。図２８は、本実施形態において、切断されたマザー基板を第２主面側から見た図である。
【０１３０】
図２７，２８に示すように、仮想線であるカットラインＣＬ１，ＣＬ２に沿ってマザー基板２００ｅを切断することにより、マザー基板２００ｆが基板型の端子２０ｆに個片化される。
【０１３１】
マザー基板２００ｆの第１主面２１０ａにおいては、カットラインＣＬ１上およびカットラインＣＬ２上に連結部２２０ｅが位置しているため、連結部２２０ｅは、ダイシングブレード１によって切断される。
【０１３２】
マザー基板２００ｆの第２主面２１０ｂにおいては、カットラインＣＬ１上およびカットラインＣＬ２上に連結部２３０ｅが位置しているため、連結部２２０ｅは、ダイシングブレード１によって切断される。
【０１３３】
本実施形態においては、ダイシングブレード１によって、第２主面２１０ｂ側からマザー基板２００ｆを切断する。
【０１３４】
この場合、ダイシングブレード１によって連結部２２０ｅが切断される際に、連結部２２０ｅの下側に絶縁性基板２１０が位置していないため、連結部２２０ｅの切断部はダイシングブレード１によって引き延ばされる。そのため、連結部２２０ｅの切断部にばりが発生することがある。
【０１３５】
一方、ダイシングブレード１によって連結部２３０ｅが切断される際に、連結部２３０ｅの下側に絶縁性基板２１０が位置しているため、連結部２３０ｅの切断部がダイシングブレード１によって引き延ばされることを絶縁性基板２１０によって阻害することができる。その結果、連結部２３０ｅの切断部が引き延ばされてばりが発生することを抑制できる。
【０１３６】
本実施形態に係る電子部品においては、実装電極２２のばりが発生したとしても、導電膜３０が、基板型の端子２０ｆの側面および端面の両方において、周面隣接部２２ｅの少なくとも一部を覆っている。
【０１３７】
すなわち、本実施形態に係る電子部品においては、接続電極２３の周面隣接部２３ｅにおけるばりの発生を抑制しつつ、実装電極２２の周面隣接部２２ｅの少なくとも一部を導電膜３０によって覆うことにより、実装電極２２のばりおよび接続電極２３のばりによる電子部品実装上の不具合の発生を抑制できる。
【０１３８】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３９】
１  ダイシングブレード、１０ａ，１０ｂ  コンデンサ素子、１１ａ，１１ｂ  積層体、１２  内部電極、１３  誘電体層、１４  外部電極、２０，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ  端子型の基板、２１，２１０  絶縁性基板、２１ａ，２１０ａ  第１主面、２１ｂ，２１０ｂ  第２主面、２１ｃ  側面、２１ｄ  端面、２１ｓ  切欠、２２  実装電極、２２ｅ，２３ｅ  周面隣接部、２３  接続電極、２４  貫通電極、３０  導電膜、９０  回路基板、９１  ランド、１００ａ，１００ｂ  電子部品、２００ａ，２００ｂ，２００ｃ，２００ｄ，２００ｅ，２００ｆ  マザー基板、２２０，２３０  電極、２２０ｅ，２３０ｅ  連結部、２４０  ビアホール、ＣＬ１，ＣＬ２  カットライン。
【図１】
0006011573.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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