(57)【特許請求の範囲】
【請求項１】
第１の導電膜と、
第２の導電膜と、
第１の絶縁膜と、
前記第１の絶縁膜上の酸化物半導体膜と、
第３の導電膜と、
前記第３の導電膜と前記酸化物半導体膜との間の第２の絶縁膜と、
第４の導電膜と、
前記第２の導電膜の側面と前記第４の導電膜との間の第３の絶縁膜と、を有し、
前記第１の導電膜は、トランジスタのソース電極又はドレイン電極の一方となる領域を有し、
前記第２の導電膜は、前記トランジスタのソース電極又はドレイン電極の他方となる領域を有し、
前記第２の導電膜は、キャパシタの第１の電極となる領域を有し、
前記酸化物半導体膜は、前記トランジスタのチャネル形成領域を有し、
前記第３の導電膜は、前記トランジスタのゲート電極となる領域を有し、
前記第４の導電膜は、前記キャパシタの第２の電極となる領域を有し、
前記第２の絶縁膜は、前記酸化物半導体膜の上面と接する領域と、前記酸化物半導体膜の側面と接する領域と、前記第２の導電膜の側面と前記第３の絶縁膜との間に設けられる領域と、を有し、
前記酸化物半導体膜は、前記第１の絶縁膜の上面と接する領域を有し、
前記第１の絶縁膜及び前記第２の絶縁膜の各々は、加熱処理により酸素を放出することができる絶縁膜であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の絶縁膜は、前記第１の導電膜の側面と前記第４の導電膜との間に設けられる領域を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の絶縁膜及び前記第２の絶縁膜の各々は、酸化シリコンを有し、
前記第１の絶縁膜及び前記第２の絶縁膜の各々は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記酸化物半導体膜は、前記第１の導電膜上及び前記第２の導電膜上に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第４の導電膜は、網状の形状を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、１つのトランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の集積化が容易であり、かつ安価に製造できる利点を有する。
【０００３】
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきた。ところが、トランジスタの占有面積を縮小していくと、ＤＲＡＭの面積の大部分はキャパシタが占めることになり、またキャパシタの面積を低減することは困難であった。これは、微細化することでトランジスタのソースおよびドレイン間のリークが増大し、キャパシタに保持される電荷が徐々に失われていくためである。即ち、ＤＲＡＭのキャパシタには、前述のリークで失われる電荷の影響でデータが変動しない程度に大きな容量が必要となる。
【０００４】
そのため、ＤＲＡＭは、必要な電荷が失われる前に充電し直す（リフレッシュする）必要が生じる。しかしながら、キャパシタの容量が低減するとリフレッシュ動作の頻度が高まり、その結果消費電力が高くなってしまう問題がある。
【０００５】
このような問題に対して、ストレージノードコンタクトから突出するように形成された筒状の側壁絶縁膜の内壁から突出端を通り、外側側壁の下端を残すようにストレージノード電極を形成することで小面積かつ大容量のキャパシタを有するＤＲＡＭが開示されている（特許文献１参照。）
【０００６】
しかしながら、このような構造を有するＤＲＡＭは、構造が複雑であることからプロセス上の困難さが増し、歩留まりが低下することが懸念される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０５−１４５０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュ動作をしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、トランジスタの微細化が進み、記憶容量が増大するにつれて顕著になっていった。
【０００９】
そこで、ＤＲＡＭにおけるデータ保持のためのリフレッシュ動作の頻度を低減が可能であり、消費電力の小さい半導体記憶装置を提供することを課題の一とする。
【００１０】
また、ＤＲＡＭに占めるキャパシタの面積を縮小し、集積度の高い半導体記憶装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、ビット線、ワード線、トランジスタおよびキャパシタからなる半導体記憶装置である。トランジスタは、一対の電極と、少なくとも一対の電極の両方の上面と接する酸化物半導体膜と、少なくとも酸化物半導体膜の上面と接する第１の絶縁膜と、第１の絶縁膜を介して酸化物半導体膜と重畳するゲート電極と、を有し、上面から見て網状の導電膜の網の目の部分に設けられる。ここで、キャパシタは、一対の電極の一方と、網状の導電膜と、一対の電極の一方および網状の導電膜の間に設けられた第２の絶縁膜と、を有する。なお、第１の絶縁膜が一対の電極の側面を覆って設けられない場合、第２の絶縁膜は一対の電極の側面を覆って設けられる。
【００１２】
「網状」とは、導電膜などが縦、横に交差する形状をいう。また、「網の目」とは、縦、横に交差する形状の隙間をいう。
【００１３】
なお、「一対の容量電極」とは、キャパシタの容量を形成する一対の電極をいう。また、「誘電体膜」とは、キャパシタの一対の容量電極間にある膜をいい、一対の容量電極間に電圧を印加することで分極が生じる。
【００１４】
一対の電極はトランジスタのソース電極およびドレイン電極として機能する。また、第１の絶縁膜はトランジスタのゲート絶縁膜として機能する。
【００１５】
ここで、ゲート電極はワード線と接続され、一対の電極の他方はビット線と接続され、網状の導電膜は接地される（ＧＮＤ）。
【００１６】
なお、一対の電極間の空間を埋める第３の絶縁膜を設けても構わない。なお、一対の電極間の空間を埋める第３の絶縁膜を、一対の電極に挟まれる領域に第３の絶縁膜を設けると言い換えてもよい。第３の絶縁膜を設けることにより、酸化物半導体膜および第１の絶縁膜が、一対の電極の形成する段差を乗り越えて形成されなくてもよいために酸化物半導体膜および第１の絶縁膜の被覆性が増し、ゲート電極と一対の電極との間に生じるリーク電流を低減することができる。ただし、第３の絶縁膜を設けないからといって、必ずしもゲート電極と一対の電極との間でリーク電流が生じるわけではない。酸化物半導体膜および第１の絶縁膜の被覆性は、成膜方法および一対の電極の形状に起因する。例えば、一対の電極がテーパー角を有することにより、一対の電極が形成する段差における酸化物半導体膜および第１の絶縁膜の被覆性が増すこともある。
【００１７】
なお、第１の絶縁膜および第３の絶縁膜の少なくとも一方が加熱処理により酸素を放出する絶縁膜であると好ましい。
【００１８】
第１の絶縁膜または第３の絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と第１の絶縁膜または第３の絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と第１の絶縁膜または第３の絶縁膜との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００１９】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。第１の絶縁膜または第３の絶縁膜から酸化物半導体膜に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００２０】
第１の絶縁膜および第３の絶縁膜の少なくともいずれかに加熱処理により酸素を放出する絶縁膜を用いる場合、第２の絶縁膜として放出された酸素が透過しない（第１の絶縁膜、第３の絶縁膜よりも酸素の拡散係数が小さい）絶縁膜を用いると好ましい。第２の絶縁膜が上記のような性質を有することにより、第１の絶縁膜、第３の絶縁膜から放出された酸素の半導体記憶装置から外方拡散していく量を低減することができる。ただし、本発明の一態様は、加熱処理により酸素を放出する絶縁膜が網状の導電膜に囲まれているため、網状の導電膜が酸素を透過しない場合、第２の絶縁膜を設けない構成としても構わない。
【００２１】
酸化物半導体膜として、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップを前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す酸化物半導体ではない材料に置き換えて適用しても構わない。
【００２２】
また、酸化物半導体膜は、間接的または直接的にキャリアを生成する不純物（水素、アルカリ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など）が極少なくなるよう高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸化物半導体膜中の不純物および酸素欠損を低減することによって、酸化物半導体膜中におけるキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
【００２３】
このように、オフ電流の小さいトランジスタを設けることによって、ＤＲＡＭのキャパシタに蓄積される電荷の保持特性を向上させることができ、結果、リフレッシュ動作の頻度を低減することが可能となる。
【００２４】
なお、網状の導電膜は、容量電極の他方としての機能だけではなく、ガードリングとしての機能を有する。ガードリングとしての機能を有するため、個々のメモリセルの静電破壊を防止することができ、歩留まりが高く、信頼性の高いＤＲＡＭを得ることができる。
【００２５】
また、本発明の一態様を適用することにより、キャパシタを一対の電極の他方の側面に沿って形成することができる。一対の電極の他方の側面の面積は、一対の電極の厚さを制御することで、一対の電極の他方の上面の面積より大きくできる。そのため、必要な容量を得るためのキャパシタの面積を低減できる。
【発明の効果】
【００２６】
オフ電流の小さいトランジスタの適用およびキャパシタの容量増大により、ＤＲＡＭにおけるデータ保持のためのリフレッシュ動作の頻度を低減し、消費電力の小さい半導体記憶装置を提供する。
【００２７】
また、ＤＲＡＭのキャパシタを一対の電極の他方の側面に沿って設けることで、キャパシタの容量を増大しつつ占有面積を縮小することができ、集積度の高い半導体記憶装置が提供できる。
【００２８】
また、ＤＲＡＭのキャパシタの容量電極でもある網状の導電膜がガードリングとして機能することによって、個々のメモリセルの静電破壊を防止でき、歩留まりが高く、信頼性の高い半導体記憶装置を提供できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様に係る半導体記憶装置の例を示す上面図、断面図および回路図。
【図２】本発明の一態様に係る半導体記憶装置の例を示す断面図。
【図３】本発明の一態様に係る半導体記憶装置の例を示す上面図および断面図。
【図４】本発明の一態様に係る半導体記憶装置の作製方法の例を示す上面図および断面図。
【図５】本発明の一態様に係る半導体記憶装置の作製方法の例を示す上面図および断面図。
【図６】本発明の一態様に係る半導体記憶装置の作製方法の例を示す上面図および断面図。
【図７】本発明の一態様に係る半導体記憶装置の作製方法の例を示す上面図および断面図。
【図８】本発明の一態様に係る半導体記憶装置の一例を示す回路図。
【図９】本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１０】本発明の一態様に係る電子機器の例を示す斜視図。
【図１１】酸化物半導体の一例。
【図１２】酸化物半導体の一例。
【図１３】酸化物半導体の一例。
【図１４】移動度算出のための式。
【図１５】ゲート電圧と電界効果移動度の関係。
【図１６】ゲート電圧とドレイン電流の関係。
【図１７】ゲート電圧とドレイン電流の関係。
【図１８】ゲート電圧とドレイン電流の関係。
【図１９】トランジスタの特性。
【図２０】トランジスタの特性。
【図２１】トランジスタの特性。
【図２２】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００３０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３１】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３２】
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。また、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤＤ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤは、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、「接地する」と「ＧＮＤに接続する」は同義である。
【００３３】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００３４】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３５】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「トランジスタＴｒ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「トランジスタＴｒ」、「ビット線ＢＬ」、または、単に「トランジスタ」、「ビット線」というように表記することもある。
【００３６】
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置について説明する。
【００３７】
図１（Ａ）は半導体記憶装置であるメモリセルアレイの一部を切り取った上面図である。図１（Ａ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図１（Ｂ）に示す。また、メモリセルの回路図を図１（Ｃ）に示す。
【００３８】
図１（Ａ）より、メモリセル１５０は、網状の導電膜１１８、酸化物半導体を用いたトランジスタ１４０、およびキャパシタ１３０を有する。ここで、最小加工寸法をＦとすると、メモリセル１５０は縦が２Ｆ、横が４Ｆなので、セル面積は８Ｆ２となる。
【００３９】
メモリセル１５０は、上面から見て網状の導電膜１１８の網の目に設けられている。そのため、個々のメモリセルが静電破壊することを防止するガードリングとしての機能を有する。
【００４０】
また、網状の導電膜１１８は、キャパシタ１３０の容量電極としての機能を有する。なお、容量電極が図１（Ａ）のように網状に設けられることにより、ドレイン電極１０８ｂの厚さが幅の１／３より大きいとき、図３（Ａ）に示すメモリセル１５３のキャパシタ１３３と比較して、メモリセル１５０とメモリセル１５３の面積は同じで、キャパシタ１３０は表面積を大きくすることができる。
【００４１】
詳細なメモリセル１５０の構成について、図１（Ｂ）を用いて説明する。
【００４２】
メモリセル１５０は、基板１００と、基板１００上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられたビット線１０４と、ビット線１０４上に設けられた第２の絶縁膜１０６と、第２の絶縁膜１０６上にあり、第２の絶縁膜１０６に設けられた開口部を介してビット線１０４と接続するソース電極１０８ａを有するトランジスタ１４０、およびキャパシタ１３０と、トランジスタ１４０およびキャパシタ１３０を覆って設けられる第５の絶縁膜１１６と、第５の絶縁膜１１６に設けられた開口部を介してトランジスタ１４０のゲート電極１２０と接続するワード線１２２と、を有する。
【００４３】
メモリセル１５０を構成するトランジスタ１４０は、ソース電極１０８ａと、ソース電極１０８ａと分離して設けられ、ソース電極１０８ａと同一層かつ同一材料であるドレイン電極１０８ｂと、ソース電極１０８ａおよびドレイン電極１０８ｂ上にあり、ソース電極１０８ａおよびドレイン電極１０８ｂと少なくとも一部が接する酸化物半導体膜１１０と、少なくとも酸化物半導体膜１１０上に設けられた第３の絶縁膜１１２と、第３の絶縁膜１１２を介して酸化物半導体膜１１０と重畳するゲート電極１２０と、を有する。
【００４４】
メモリセル１５０を構成するキャパシタ１３０は、前述のトランジスタ１４０を覆って設けられた第４の絶縁膜１１４からなる誘電体膜と、上面から見てトランジスタ１４０を囲って設けられる網状の導電膜１１８、およびドレイン電極１０８ｂからなる一対の容量電極と、を有する。
【００４５】
図１（Ｂ）では、簡略化のため各層はテーパー角を有さない形状にて示しているが、これに限定されるものではない。各層はテーパー角を有する形状であっても構わない。
【００４６】
なお、本明細書において、「ＡはＢを覆って設けられる」とは、ＡがＢの側面および上面を覆う形状を有することをいう。また、ＡとＢとの間に、ＡおよびＢとは異なるＣがある場合についても、「ＡはＢを覆って設けられる」と表記する。なお、Ｃは単層とは限らず、積層であっても構わない。
【００４７】
また、本明細書において、「Ａ上に設けられたＢ」とは、少なくともＡの上面と一部が接してＢが設けられることをいう。同様に、「Ａと重畳するＢ」とは、上面図においてＡに対してＢの一部または全部が重なって設けられることをいう。
【００４８】
次に、メモリセル１５０の回路構成について図１（Ｃ）を用いて説明する。
【００４９】
メモリセル１５０は、トランジスタ１４０のソースとビット線１０４とが接続し、トランジスタ１４０のゲートとワード線１２２とが接続し、トランジスタ１４０のドレインとキャパシタ１３０の一対の容量電極の一方とが接続し、キャパシタ１３０の一対の容量電極の他方とＧＮＤとが接続する。
【００５０】
ビット線１０４は、センスアンプ１７０に接続される。
【００５１】
このメモリセルに着目し、データの書き込み方法および読み出し方法について以下に説明する。
【００５２】
まずは、書き込み方法について説明する。例えば、ビット線１０４を所定の電位ＶＤＤ（キャパシタの充電に十分な電位）とし、ワード線１２２を所定の電位ＶＨ（トランジスタ１４０のしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高い電位）とすると、キャパシタ１３０にＶＤＤが充電される。次に、ワード線１２２の電位をＧＮＤ（またはＧＮＤ以下）にすることで、キャパシタ１３０にデータ１に対応する電荷が保持される。以上がデータ１の書き込み方法である。
【００５３】
同様にビット線１０４の電位をＧＮＤとし、ワード線１２２を所定の電位ＶＨとすると、キャパシタ１３０は非充電状態になる。次に、ワード線１２２の電位をＧＮＤ（またはＧＮＤ以下）とすることでキャパシタ１３０にデータ０に保持される。以上がデータ０の書き込み方法である。
【００５４】
このようにして書き込まれたデータは、トランジスタ１４０のオフ電流が小さいため、非常に長い期間に渡って保持することが可能となる。
【００５５】
なお、トランジスタ１４０のオフ電流が小さいことを利用し、メモリセル１５０を多値化してもよい。その場合、キャパシタ１３０に保持される電位の値によって、データを区別することができる。
【００５６】
次に、データの読み出し方法について説明する。まずは、ビット線１０４を所定の電位（定電位）とする。次に、ワード線１２２をＶＨとすることで、キャパシタ１３０に書き込まれたデータに対応する電位をビット線１０４に与える。与えられた電位をセンスアンプ１７０にて読み出す。なお、データは読み出されると同時に失われるため、読み出し動作後に再度データを書き込む必要がある。以上がデータの読み出し方法である。
【００５７】
なお、メモリセル１５０を複数用いたメモリセルアレイについては、後述するためここでは説明しない。
【００５８】
酸化物半導体膜１１０は、厚さが１ｎｍ以上４０ｎｍ以下とする。好ましくは、５ｎｍ以上１５ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半導体膜１１０の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性を有することができる。
【００５９】
酸化物半導体膜１１０としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして、スズ（Ｓｎ）、ハフニウム（Ｈｆ）またはアルミニウム（Ａｌ）を有することが好ましい。
【００６０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６１】
例えば、酸化物半導体膜１１０として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。また、Ｉｎ、ＧａおよびＺｎ以外の金属元素が入っていてもよい。
【００６３】
酸化物半導体膜１１０としてＩｎ−Ｚｎ系酸化物を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００６４】
酸化物半導体膜１１０として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００６５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００６６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を用いたトランジスタでは、比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタでも、バルク内欠陥密度を低減することにより電界効果移動度を高めることができる。
【００６７】
なお、例えば、Ｉｎ、ＧａおよびＺｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６８】
酸化物半導体膜１１０は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００６９】
酸化物半導体膜１１０は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１１０をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００７０】
酸化物半導体膜１１０中の水素濃度は、５×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下、さらに好ましくは５×１０１７ｃｍ−３以下とする。
【００７１】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、特に１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００７２】
以上に示した酸化物半導体膜１１０を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優れ、消費電力の小さいメモリセルを作製することができる。
【００７３】
酸化物半導体膜１１０として、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００７４】
好ましくは、酸化物半導体膜１１０は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００７５】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００７６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００７７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の上面側から結晶成長させる場合、被形成面の近傍に対し上面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００７８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または上面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００７９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００８０】
ＣＡＡＣ−ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるように下地となる膜を設ける。なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式（１）にて定義される。
【００８１】
【数１】
0006045176.tif 000002
【００８２】
なお、数式（１）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００８３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部については実施の形態６にて詳述する。
【００８４】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
【００８５】
また、基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００８６】
第１の絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
【００８７】
ビット線１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。なお、ビット線１０４は、メモリセル１５０の長手方向に平行に設けられる。
【００８８】
第２の絶縁膜１０６は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
【００８９】
ソース電極１０８ａおよびドレイン電極１０８ｂは、ビット線１０４と同様の方法および同様の材料によって形成すればよい。なお、図１（Ｂ）において、ソース電極１０８ａおよびドレイン電極１０８ｂは、厚さが異なるように図示されているが、あくまで図を理解しやすくするための表現である。そのため、ソース電極１０８ａおよびドレイン電極１０８ｂが同じ厚さであっても構わない。
【００９０】
ドレイン電極１０８ｂは、その側面に沿ってキャパシタ１３０が設けられる。そのため、ドレイン電極１０８ｂの厚さが厚いほど、キャパシタ１３０の容量は大きくなる。ただし、ドレイン電極１０８ｂの厚さを厚くしすぎると、後に形成する層の被覆性を低下させてしまうことがある。そのため、ドレイン電極１０８ｂの厚さは、最小加工寸法Ｆの１／３倍以上１０倍以下、好ましくは１倍以上４倍以下とする。
【００９１】
第３の絶縁膜１１２は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
【００９２】
第２の絶縁膜１０６および第３の絶縁膜１１２の少なくとも一方は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１１０および酸化物半導体膜１１０の界面近傍に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【００９３】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、特に３．０×１０２０ｃｍ−３以上であることをいう。
【００９４】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００９５】
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
【００９６】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００９７】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α      （２）
【００９８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００９９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１００】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１０１】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１０２】
第２の絶縁膜１０６および第３の絶縁膜１１２から酸化物半導体膜１１０に酸素が供給されることで、酸化物半導体膜１１０と第２の絶縁膜１０６との界面準位密度、および酸化物半導体膜１１０と第３の絶縁膜１１２との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１１０と第２の絶縁膜１０６との界面、および酸化物半導体膜１１０と第３の絶縁膜１１２との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【０１０３】
さらに、酸化物半導体膜１１０の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。第２の絶縁膜１０６および第３の絶縁膜１１２から酸化物半導体膜１１０に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【０１０４】
ゲート電極１２０は、ビット線１０４と同様の方法および同様の材料によって形成すればよい。
【０１０５】
第４の絶縁膜１１４は、第２の絶縁膜１０６および第３の絶縁膜１１２と比べて、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が小さい材料を用いればよい。このような構成とすることで、第２の絶縁膜１０６および第３の絶縁膜１１２から酸素が放出された際、メモリセル１５０の外側に拡散していく酸素の量を低減することができる。
【０１０６】
なお、第４の絶縁膜１１４は、第２の絶縁膜１０６および第３の絶縁膜１１２の材料として列挙した材料の中から適宜選択することができる。ただし、第２の絶縁膜１０６および第３の絶縁膜１１２として選択した材料によりも、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が小さい材料を用いる。例えば、第２の絶縁膜１０６および第３の絶縁膜１１２として、酸化シリコン膜を用いる場合、第４の絶縁膜１１４として酸化アルミニウム膜を用いればよい。酸化アルミニウム膜は、酸素が透過しにくいだけでなく、水もほとんど透過しない性質を有する。そのため、水がトランジスタ１４０の外部から浸入することを抑制でき、半導体記憶装置の信頼性を高めることができる。酸化アルミニウム膜は５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下で設ければよい。
【０１０７】
網状の導電膜１１８は、ビット線１０４と同様の方法および同様の材料によって形成すればよい。
【０１０８】
第５の絶縁膜１１６は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成してもよい。第５の絶縁膜１１６は、ポリイミド膜、アクリル膜またはエポキシ膜などの樹脂材料としてもよく、単層または積層で設ける。なお、第５の絶縁膜１１６の上面は平坦であることが好ましいが、これに限定されない。第５の絶縁膜１１６の上面に、下地の形状による凹凸が形成されていても構わない。
【０１０９】
ワード線１２２は、ビット線１０４と同様の方法および同様の材料によって形成すればよい。ワード線１２２は、第５の絶縁膜１１６および第４の絶縁膜１１４に設けられた開口部を介して、ゲート電極１２０と接続される。なお、ワード線１２２は、ビット線１０４に直交して設けられる。
【０１１０】
以上に示すメモリセル１５０は、ドレイン電極１０８ｂの側面に沿ってキャパシタ１３０が形成されるため、大きな容量とすることができる。
【０１１１】
また、網状の導電膜１１８がメモリセル１５０を囲むように設けられるため、ガードリングとして効果が得られ、メモリセル１５０の静電破壊を防止することができる。
【０１１２】
次に、図１に示すメモリセル１５０の作製方法について、図４乃至図７を用いて説明する。
【０１１３】
まず、基板１００上に第１の絶縁膜１０２、ビット線１０４および第２の絶縁膜１０７をこの順に形成する（図４（Ｂ）参照。）。なお、基板１００上には、別途半導体素子が設けられていてもよく、第１の絶縁膜１０２、ビット線１０４および第２の絶縁膜１０７は、この半導体素子を作製する際に設けられても構わない。第１の絶縁膜１０２は、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて成膜すればよい。なお、第１の絶縁膜１０２は、基板１００の材料によっては熱酸化法を用いて成膜しても構わない。
【０１１４】
次に、第２の絶縁膜１０７上に、フォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて加工して、ビット線１０４を露出する開口部を有する第２の絶縁膜１０６を形成する。次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて導電膜を成膜し、フォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて、ビット線１０４と接続するソース電極１０８ａ、およびドレイン電極１０８ｂを形成する（図４（Ｃ）参照。）。なお、ここまでの上面図を図４（Ａ）に示す。
【０１１５】
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜１１１を成膜する（図５（Ｂ）参照。）。このとき、２５０℃以上４５０℃以下の温度で加熱処理を行いながら酸化物半導体膜１１１を成膜すると、ＣＡＡＣ−ＯＳ膜が形成されやすい。または、酸化物半導体膜１１１の成膜後に４５０℃以上基板の歪み点未満の温度、好ましくは６００℃以上７００℃以下の温度で加熱処理を行ってもよい。なお、ここまでの上面図を図５（Ａ）に示す。
【０１１６】
例えば、スパッタリング法で酸化物半導体膜１１１を成膜する場合、酸化物半導体膜１１１を成膜する成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【０１１７】
酸化物半導体膜１１１を成膜する成膜室に存在する吸着物は、吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。また、ベーキングと同時にダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングによる成膜を行うことで、ダミー基板及び成膜室内壁に膜を堆積させ、成膜室内の不純物及び成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板１００と同様の材料を用いてもよい。
【０１１８】
また、露点が−９５℃以下、好ましくは露点が−１１０℃以下の成膜ガスを用いると、酸化物半導体膜１１１中の水素濃度を低減できる。
【０１１９】
このようにして酸化物半導体膜１１１を成膜することで、酸化物半導体膜１１１への水素の混入を抑制できる。さらには、同様の成膜室を用いて、酸化物半導体膜１１１と接する膜を成膜することで、酸化物半導体膜１１１に接する膜から酸化物半導体膜１１１へ水素が混入することを抑制できる。この結果、電気特性のばらつきの少ない、信頼性の高いトランジスタを作製することができる。
【０１２０】
次に、第３の絶縁膜を成膜する。次に、第３の絶縁膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて加工して、第３の絶縁膜１１２および酸化物半導体膜１１０を形成する（図６（Ｂ）参照。）。酸化物半導体膜１１０は、少なくとも、ソース電極１０８ａの上面およびドレイン電極１０８ｂと対向する側の一側面、ソース電極１０８ａおよびドレイン電極１０８ｂの間にある第２の絶縁膜１０６の上面、ならびにドレイン電極１０８ｂの上面およびソース電極１０８ａと対向する側の一側面と接する。
【０１２１】
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて導電膜を成膜し、フォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて、ゲート電極１２０を形成する（図６（Ｃ）参照。）。なお、ここまでの上面図を図６（Ａ）に示す。
【０１２２】
次に、第４の絶縁膜１１４を成膜する（図７（Ｂ）参照。）。
【０１２３】
次に、網状の導電膜１１８を形成する。（図７（Ｃ）参照。）。なお、ここまでの上面図を図７（Ａ）に示す。
【０１２４】
次に、第５の絶縁膜１１６を形成する。次に、第５の絶縁膜１１６上に、第５の絶縁膜１１６に設けられた開口部を介してゲート電極１２０と接続するワード線１２２を形成する。以上の工程のよって図１に示すメモリセル１５０を作製することができる。
【０１２５】
なお、酸化物半導体膜１１１が成膜された後、第３の絶縁膜１１２となる第３の絶縁膜が形成された後、および第４の絶縁膜１１４が成膜された後の少なくともいずれかのタイミングで加熱処理を行うと好ましい。加熱処理を行うことによって、第２の絶縁膜１０６または第３の絶縁膜（または第３の絶縁膜１１２）より酸素が放出され、酸化物半導体膜１１１（または酸化物半導体膜１１０）中、または酸化物半導体膜１１１（または酸化物半導体膜１１０）が形成する界面近傍の酸素欠損を低減することができる。加熱処理は、２５０℃以上４５０℃以下の温度で行えばよい。なお、同様の加熱処理をメモリセル１５０の作製後に行っても構わない。
【０１２６】
なお、ソース電極１０８ａおよびドレイン電極１０８ｂに対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、ソース電極１０８ａおよびドレイン電極１０８ｂの上端部を曲面形状にでき、その後形成する酸化物半導体膜１１０、第３の絶縁膜１１２、ゲート電極１２０および網状の導電膜１１８の被覆性を高めることができる。
【０１２７】
以上のように作製されたメモリセル１５０は、オフ電流の小さいトランジスタ１４０および小面積かつ大容量のキャパシタ１３０により、ＤＲＡＭにおけるデータ保持のためのリフレッシュ動作の頻度を低減し、消費電力を小さくすることができる。
【０１２８】
また、網状の導電膜１１８が設けられることによって、メモリセル１５０の静電破壊を防止でき、歩留まりおよび信頼性を高めることができる。
【０１２９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３０】
（実施の形態２）
本実施の形態では、実施の形態１に示したメモリセル１５０とは異なる構造のメモリセルについて図２を用いて説明する。
【０１３１】
図２（Ａ）に示すメモリセル１５１は、ソース電極１０８ａおよびドレイン電極１０８ｂの間を埋める第６の絶縁膜２２４を有する点でメモリセル１５０と異なる。
【０１３２】
なお、キャパシタ１３０およびキャパシタ１３１は同一構造である。
【０１３３】
第６の絶縁膜２２４を有することによって、トランジスタ１４１はトランジスタ１４０と異なる形状になる。具体的には、酸化物半導体膜１１０、第３の絶縁膜１１２およびゲート電極１２０が、それぞれ酸化物半導体膜２１０、第３の絶縁膜２１２およびゲート電極２２０で示す構造となる。ここで、第６の絶縁膜２２４があるために、酸化物半導体膜２１０、第３の絶縁膜２１２およびゲート電極２２０を、ソース電極１０８ａおよびドレイン電極１０８ｂが形成する段差を乗り越えない構造とすることができる。そのため、段差が起因となるリーク電流、段切れが生じにくい構造とすることができる。結果、半導体記憶装置の歩留まりを高めることができる。
【０１３４】
第６の絶縁膜２２４は、第１の絶縁膜１０２と同様の方法および同様の材料で形成すればよい。また、第６の絶縁膜２２４を加熱処理により酸素を放出する絶縁膜とすれば、より電気特性の劣化の少ないトランジスタ１４１を得ることができる。
【０１３５】
酸化物半導体膜２１０およびゲート電極２２０は、それぞれ酸化物半導体膜１１０およびゲート電極１２０と同様の方法および同様の材料で形成すればよい。
【０１３６】
図２（Ｂ）に示すメモリセル１５２は、第３の絶縁膜２１３が全面に設けられる点でメモリセル１５０とは異なる。
【０１３７】
なお、トランジスタ１４０およびトランジスタ１４２は同一構造である。
【０１３８】
第３の絶縁膜２１３が全面に設けられることによって、酸化物半導体膜１１０の側面に対しても第３の絶縁膜２１３より酸素を供給することが可能となる。そのため、酸化物半導体膜１１０の側面を通って流れるリーク電流を低減でき、トランジスタのオフ電流を低減することができる。また、キャパシタ１３２におけるリーク電流などを低減することができ、半導体記憶装置の歩留まりを高めることができる。
【０１３９】
第３の絶縁膜２１３は、第３の絶縁膜１１２と同様の方法および同様の材料で形成すればよい。
【０１４０】
なお、図２（Ｂ）において、第６の絶縁膜２２４が設けられていても構わない。
【０１４１】
本実施の形態を適用することにより、実施の形態１と比べて歩留まりの高い半導体記憶装置を得ることができる。
【０１４２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１４３】
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２で示したメモリセルを複数設けたメモリセルアレイについて説明する。
【０１４４】
図８は、本発明の一態様であるメモリセルを用いたｎ行ｍ列のメモリセルアレイである。
【０１４５】
メモリセルアレイは、ｍ×ｎ個のメモリセルＣＬと、ｍ本のビット線ＢＬと、ｎ本のワード線ＷＬと、を有する。ｍ本のビット線ＢＬは、それぞれｍ個のセンスアンプＳＡｍｐと接続される。
【０１４６】
メモリセルＣＬは、トランジスタＴｒおよびキャパシタＣを有する。メモリセルＣＬは、メモリセル１５０、メモリセル１５１またはメモリセル１５２を適用できる。即ち、トランジスタＴｒは、トランジスタ１４０、トランジスタ１４１またはトランジスタ１４２を適用でき、キャパシタＣは、キャパシタ１３０、キャパシタ１３１またはキャパシタ１３２を適用できる。
【０１４７】
次に、ｎ行ｍ列のメモリセルアレイの書き込み方法および読み出し方法を説明する。
【０１４８】
データの書き込みは行ごとに行う。例えば、メモリセルＣＬ＿１＿ｂ乃至メモリセルＣＬ＿ｍ＿ｂにデータを書き込む場合、ワード線ＷＬ＿ｂに電位ＶＨを印加した後、データ１を書き込みたいメモリセルのある列のビット線の電位をＶＤＤとし、データ０を書き込みたいメモリセルのある列のビット線の電位をＧＮＤとする。この動作を行ごとに行えば、全てのメモリセルに対してデータを書き込むことができる。
【０１４９】
データの読み出しは行ごとに行う。例えば、メモリセルＣＬ＿１＿ｂ乃至メモリセルＣＬ＿ｍ＿ｂのデータを読み出す場合、ビット線ＢＬ＿１乃至ＢＬ＿ｍを所定の電位（定電位）とする。次に、ワード線ＷＬ＿ｂの電位をＶＨとすると、ビット線ＢＬ＿１乃至ＢＬ＿ｍの電位がデータに応じて変動する。この動作を行ごとに行うことで、全てのメモリセルのデータを読み出すことができる。
【０１５０】
以上のように、実施の形態１または実施の形態２で示したメモリセルを用いたｎ行ｍ列のメモリセルアレイを提供することができる。
【０１５１】
本実施の形態によれば、個々のメモリセルＣＬの面積を小さくできるため、メモリセルアレイの面積も小さくすることができる。そのため、集積度の高い半導体記憶装置を作製することができる。
【０１５２】
また、メモリセルＣＬ同士の間には、網状の導電膜１１８が設けられるため、ガードリングとしての効果により、個々のメモリセルＣＬの静電破壊を防止することができる。そのため、歩留まりの高い半導体記憶装置を作製することができる。
【０１５３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５４】
（実施の形態４）
実施の形態１乃至実施の形態３のいずれかで示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０１５５】
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１５６】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１５７】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０１５８】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１５９】
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、半導体記憶装置が設けられている。レジスタ１１９６の半導体記憶装置には、例えば実施の形態３に示す半導体記憶装置を用いることができる。
【０１６０】
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する半導体記憶装置において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の半導体記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の半導体記憶装置への電源電圧の供給を停止することができる。
【０１６１】
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）および図９（Ｃ）の回路の説明を行う。
【０１６２】
図９（Ｂ）および図９（Ｃ）では、半導体記憶装置への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１６３】
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体記憶装置１１４２を複数有する半導体記憶装置群１１４３とを有している。具体的に、各半導体記憶装置１１４２には、実施の形態３に示す半導体記憶装置を用いることができる。半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１６４】
図９（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。なお、スイッチング素子１１４１として、実施の形態１で示したトランジスタ１４０を適用しても構わない。
【０１６５】
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１６６】
また、図９（Ｃ）には、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１６７】
半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１６８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０１６９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４のいずれかを適用した電子機器の例について説明する。
【０１７０】
図１０（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるＣＰＵおよび半導体記憶装置に適用することができる。
【０１７１】
図１０（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の内部にある半導体記憶装置に適用することができる。
【０１７２】
本発明の一態様を用いることで、電子機器の品質を高めることができる。また消費電力を低減し、信頼性を高めることができる。
【０１７３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１７４】
（実施の形態６）
ＣＡＡＣ−ＯＳ膜に含まれる結晶部分について以下に説明する。
【０１７５】
ＣＡＡＣ−ＯＳ膜は新規な酸化物半導体膜である。
【０１７６】
図１１乃至図１３を用いて、ＣＡＡＣ−ＯＳ膜の結晶部分に含まれる結晶構造の一例について説明する。
【０１７７】
なお、図１１乃至図１３において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０１７８】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。また、図１１において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１７９】
図１１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１８０】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１８１】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１８２】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１８３】
図１１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１８４】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１８５】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０１８６】
図１１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０１８７】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。構造Ｃの小グループは電荷が０である。
【０１８８】
図１１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０１８９】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０１９０】
構造Ｄの小グループは電荷が＋１となる。
【０１９１】
図１１（Ｅ）に、２個のＺｎを構造Ｅを示す。
【０１９２】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０１９３】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１９４】
ここで、これらの小グループ同士が結合する規則について説明する。
【０１９５】
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。
【０１９６】
５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０１９７】
４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。
【０１９８】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０１９９】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０２００】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０２０１】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２０２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０２０３】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２０４】
図１２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０２０５】
図１２（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０２０６】
なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２０７】
図１２（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０２０８】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０２０９】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２１０】
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０２１１】
この中グループが複数結合して大グループを構成する。
【０２１２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０２１３】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０２１４】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０２１５】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０２１６】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２１７】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０２１８】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２１９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
【０２２０】
例えば、図１３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０２２１】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
【０２２２】
この中グループが複数結合して大グループを構成する。
【０２２３】
図１３（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０２２４】
なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２２５】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０２２６】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２２７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２２８】
（実施の形態７）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。
【０２２９】
電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２３０】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、図１４（Ａ）の式Ａで表される。
【０２３１】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２３２】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、図１４（Ｂ）の式Ｂで表される。
【０２３３】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０２３４】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０２３５】
線形領域におけるドレイン電流Ｉｄは、図１４（Ｃ）の式Ｃで表される。
【０２３６】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０２３７】
また、Ｖｄはドレイン電圧である。
【０２３８】
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、図１４（Ｄ）の式Ｄで表される。
【０２３９】
式Ｃの右辺はＶｇの関数である。
【０２４０】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。
【０２４１】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０２４２】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２４３】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０２４４】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される電界効果移動度は３５ｃｍ２／Ｖｓ程度である。
【０２４５】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２４６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、図１４（Ｅ）の式Ｅで表される。
【０２４７】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０２４８】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの第２項が増加するため、移動度μ１は低下することがわかる。
【０２４９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１５に示す。
【０２５０】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０２５１】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０２５２】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２５３】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０２５４】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２５５】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０２５６】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２５７】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０２５８】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０２５９】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０２６０】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０２６１】
また、ゲート電極の側壁にサイドウォールを有する。
【０２６２】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０２６３】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０２６４】
図１６は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０２６５】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２６６】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２６７】
図１６（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２６８】
図１６（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２６９】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２７０】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２７１】
図１７は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０２７２】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２７３】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２７４】
図１７（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２７５】
図１７（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２７６】
図１８は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０２７７】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２７８】
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０２７９】
図１８（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０２８０】
図１８（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０２８１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０２８２】
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０２８３】
また、オフ電流も同様な傾向がある。
【０２８４】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２８５】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０２８６】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、または酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２８７】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２８８】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２８９】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２９０】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２９１】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２９２】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０２９３】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０２９４】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０２９５】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２９６】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０２９７】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２９８】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２９９】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０３００】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０３０１】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０３０２】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０３０３】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３０４】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０３０５】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０３０６】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０３０７】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０３０８】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０３０９】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０３１０】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０３１１】
（サンプルＡ〜Ｃのトランジスタの特性）
図１９（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０３１２】
図１９（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０３１３】
図１９（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０３１４】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０３１５】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０３１６】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０３１７】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０３１８】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０３１９】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０３２０】
また、図１９（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０３２１】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０３２２】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０３２３】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０３２４】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０３２５】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０３２６】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３２７】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３２８】
次に、ゲート絶縁膜６０８に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０３２９】
次に、Ｖｇｓを０Ｖとした。
【０３３０】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３３１】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０３３２】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３３３】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３３４】
次に、ゲート絶縁膜６０８にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０３３５】
次に、Ｖｇｓを０Ｖとした。
【０３３６】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３３７】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０３３８】
図２０（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２０（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０３３９】
図２１（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２１（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０３４０】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２０（Ａ）及び図２１（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０３４１】
特に、図２０（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０３４２】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０３４３】
図２２はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０３４４】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３４５】
なお、図２２ではチャネル幅１μｍの場合における電流量を図示している。
【０３４６】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０３４７】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０３４８】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３４９】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【符号の説明】
【０３５０】
１００    基板
１０２    第１の絶縁膜
１０４    ビット線
１０６    第２の絶縁膜
１０７    第２の絶縁膜
１０８ａ    ソース電極
１０８ｂ    ドレイン電極
１１０    酸化物半導体膜
１１１    酸化物半導体膜
１１２    第３の絶縁膜
１１４    第４の絶縁膜
１１６    第５の絶縁膜
１１８    網状の導電膜
１２０    ゲート電極
１２２    ワード線
１３０    キャパシタ
１３１    キャパシタ
１３２    キャパシタ
１３３    キャパシタ
１４０    トランジスタ
１４１    トランジスタ
１４２    トランジスタ
１５０    メモリセル
１５１    メモリセル
１５２    メモリセル
１５３    メモリセル
１７０    センスアンプ
２１０    酸化物半導体膜
２１２    第３の絶縁膜
２１３    第３の絶縁膜
２２０    ゲート電極
２２４    第６の絶縁膜
１１４１    スイッチング素子
１１４２    半導体記憶装置
１１４３    半導体記憶装置群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
0006045176.tif 000003
【図２】
0006045176.tif 000004
【図３】
0006045176.tif 000005
【図４】
0006045176.tif 000006
【図５】
0006045176.tif 000007
【図６】
0006045176.tif 000008
【図７】
0006045176.tif 000009
【図８】
0006045176.tif 000010
【図９】
0006045176.tif 000011
【図１０】
0006045176.tif 000012
【図１１】
0006045176.tif 000013
【図１４】
0006045176.tif 000014
【図１５】
0006045176.tif 000015
【図１６】
0006045176.tif 000016
【図１７】
0006045176.tif 000017
【図１８】
0006045176.tif 000018
【図１９】
0006045176.tif 000019
【図２０】
0006045176.tif 000020
【図２１】
0006045176.tif 000021
【図２２】
0006045176.tif 000022
【図１２】
0006045176.tif 000023
【図１３】
0006045176.tif 000024