(57)【特許請求の範囲】
【請求項１】
バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、
前記出力端子を高信号レベルへ結合するプルアップデバイス及び前記出力端子を低信号レベルへ結合するプルダウンデバイスを有するドライバ回路と、
前記プルアップデバイスのゲートを前記入力端子へ結合するＰ型トランジスタ及び前記プルダウンデバイスのゲートを前記入力端子へ結合するＮ型トランジスタを有し、前記フィードバックキャパシタが前記プルアップデバイス及び前記プルダウンデバイスの各ゲートと前記出力端子との間に選択的に接続されるようにする内部トランジスタ回路と
を有し、前記プルアップデバイス、前記プルダウンデバイス、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタは、前記バッファが受信モードにある場合にオフされる、装置であって、
前記フィードバックキャパシタと電気的に並列であり、制御信号に応答して前記フィードバックキャパシタを電気的に短絡するよう動作して、前記入力端子で決定的電圧レベルを引き起こすスイッチ
を更に有する装置。
【請求項２】
前記入力端子は、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのソース又はドレイン端子へ結合し、
前記出力端子は負荷へ結合する、
請求項１に記載の装置。
【請求項３】
前記バッファは、複数の前記ドライバ回路を有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有する、
請求項１に記載の装置。
【請求項４】
前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、前記複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記制御信号は複数の制御信号を有し、該複数の制御信号の夫々は、前記複数のスイッチの中の対応するスイッチを当該制御信号の信号レベルに従ってオン又はオフさせる、
請求項３に記載の装置。
【請求項５】
前記制御信号を生成するよう動作するロジックユニット
を更に有する請求項１に記載の装置。
【請求項６】
前記バッファは、複数の前記ドライバ回路を有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有し、前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、前記複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記ロジックユニットは、前記複数のドライバ回路においてオン又はオフされる前記プルアップデバイス及び前記プルダウンデバイスの数の差の決定に応答して前記複数のスイッチの中のスイッチをオン又はオフするよう動作する、
請求項５に記載の装置。
【請求項７】
前記ロジックユニットは、前記バッファが前記出力端子でデータを駆動しているかどうか、又は前記バッファへ結合されるレシーバが前記出力端子からデータを受信するよう有効にされるかどうかの決定に応答して、前記制御信号の信号レベルに従って、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、
請求項５に記載の装置。
【請求項８】
前記ロジックユニットは、前記バッファがそのスリューレートを前記出力端子で増大させるよう動作する場合に、前記制御信号の信号レベルに従って、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、
請求項５に記載の装置。
【請求項９】
前記ロジックユニットは、前記バッファがトライステートにされる場合、又は前記バッファへ結合されるレシーバが受信モードにある場合に、前記制御信号によって、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、
請求項５に記載の装置。
【請求項１０】
埋込型マルチメディアカードユニットと、
前記埋込型マルチメディアカードユニットへ結合される入出力インターフェースを備えるプロセッサと
を有し、
前記入出力インターフェースは、
バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、
前記出力端子を高信号レベルへ結合するプルアップデバイス及び前記出力端子を低信号レベルへ結合するプルダウンデバイスを有するドライバ回路と、
前記プルアップデバイスのゲートを前記入力端子へ結合するＰ型トランジスタ及び前記プルダウンデバイスのゲートを前記入力端子へ結合するＮ型トランジスタを有し、前記フィードバックキャパシタが前記プルアップデバイス及び前記プルダウンデバイスの各ゲートと前記出力端子との間に選択的に接続されるようにする内部トランジスタ回路と
を有し、前記プルアップデバイス、前記プルダウンデバイス、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタは、前記バッファが受信モードにある場合にオフされる、システムであって、
前記入出力インターフェースは、
前記フィードバックキャパシタと電気的に並列であり、制御信号に応答して前記フィードバックキャパシタを電気的に短絡するよう動作して、前記入力端子で決定的電圧レベルを引き起こすスイッチ
を更に有する、システム。
【請求項１１】
前記埋込型マルチメディアカードユニット及び前記プロセッサは、タブレット型コンピュータ装置又はスマートフォンの中に配置される、
請求項１０に記載のシステム。
【請求項１２】
前記入力端子は、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのソース又はドレイン端子へ結合し、
前記出力端子は負荷へ結合する、
請求項１０に記載のシステム。
【請求項１３】
前記バッファは、複数の前記ドライバ回路を有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有する、
請求項１０に記載のシステム。
【請求項１４】
前記プロセッサは、前記制御信号を生成するよう動作するロジックユニットを更に有する、
請求項１０に記載のシステム。
【請求項１５】
前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記制御信号は、前記ロジックユニットによって生成される複数の制御信号を有し、該複数の制御信号の夫々は、前記複数のスイッチの中の対応するスイッチを当該制御信号の信号レベルに従ってオン又はオフさせる、
請求項１４に記載のシステム。
【請求項１６】
前記バッファは、複数の前記ドライバ回路を有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有し、前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、前記複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、前記ロジックユニットは、前記複数のドライバ回路においてオン又はオフされる前記プルアップデバイス及び前記プルダウンデバイスの数の差の決定に応答して前記複数のスイッチの中のスイッチをオン又はオフするよう動作する、
請求項１４に記載のシステム。
【請求項１７】
前記ロジックユニットは、前記バッファが前記出力端子でデータを駆動しているかどうか、又は前記バッファへ結合されるレシーバが前記出力端子からデータを受信するよう有効にされるかどうかの決定に応答して、前記制御信号の信号レベルに従って、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、
請求項１４に記載のシステム。
【請求項１８】
前記ロジックユニットは、前記バッファがトライステートにされる場合、又は前記バッファへ結合されるレシーバが受信モードにある場合に、前記制御信号によって、前記スイッチに前記フィードバックキャパシタを電気的に短絡させるよう動作する、
請求項１４に記載のシステム。
【請求項１９】
バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、
前記出力端子を高信号レベルへ結合するプルアップデバイス及び前記出力端子を低信号レベルへ結合するプルダウンデバイスを有するドライバ回路と、
前記プルアップデバイスのゲートを前記入力端子へ結合するＰ型トランジスタ及び前記プルダウンデバイスのゲートを前記入力端子へ結合するＮ型トランジスタを有する内部トランジスタ回路と、
前記フィードバックキャパシタと電気的に並列なスイッチと
を有し、前記プルアップデバイス、前記プルダウンデバイス、前記Ｐ型トランジスタ及び前記Ｎ型トランジスタは、前記バッファが受信モードにある場合にオフされる、装置の作動方法であって、
前記内部トランジスタ回路によって、前記フィードバックキャパシタを前記プルアップデバイス及び前記プルダウンデバイスの各ゲートと前記出力端子との間に選択的に接続するステップと、
前記スイッチによって、制御信号に応答して前記フィードバックキャパシタを電気的に短絡して、前記入力端子で決定的電圧レベルを引き起こすステップと
を有する装置の作動方法。
【請求項２０】
前記制御信号を生成するステップを有し、前記バッファは、複数の前記ドライバ回路を有し、前記フィードバックキャパシタは、前記バッファの前記入力端子及び前記出力端子の間に結合される複数のフィードバックキャパシタを有し、前記スイッチは複数のスイッチを有し、該複数のスイッチの夫々は、前記複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列であり、
前記複数のドライバ回路においてオン又はオフされる前記プルアップデバイス及び前記プルダウンデバイスの数の差の決定に応答して前記複数のスイッチの中のスイッチをオン又はオフするステップを有する、
請求項１９に記載の装置の作動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は概して、プロセッサの分野に関する。特に、本発明の実施形態は、バッファのトランジスタの電気的な過剰なストレスを低減し且つ負荷に依存しないバッファのための決定的デューティサイクルを有する出力を生成することによって、負荷に依存しないバッファを改善するための装置、システム及び方法に関する。
【背景技術】
【０００２】
図１は、ノードＶｏ及びＶｆの間にフィードバックキャパシタＣＦを備えた先行技術のスリューレート被制御出力バッファ１００を表す。ノードＶｏは外部の入出力（Ｉ／Ｏ）パッドを表し、このときＣＬはノードＶｏでの負荷キャパシタンスである。トランジスタＰ１及びＮ１は、出力バッファ１００のドライバを表す。トランジスタＰ３、Ｎ３及びＰ２及びＮ２は夫々、ドライバトランジスタＰ１及びＮ１に対する前置ドライバを表し、ドライバへの入力信号Ｖｉを駆動する。トランジスタＰ４及びＮ４は、理論上ノードＮｏでのバッファのスリューレートがフィードバックキャパシタＣＦとトランジスタＰ１及びＮ１によって生成されるスイッチ電流とに依存することを可能にするフィードバックネットワークの部分である。語“トランジスタ”及び“デバイス”は本願では同義的に使用される。
【０００３】
語“スリューレート”は本願では、ノードＶｏでの信号の高信号レベルを（例えば）１０〜２０％下回る電圧点及び低信号レベルを（例えば）１０〜２０％上回る電圧点から測定されるノードＶｏでの信号の立ち下がり及び立ち上がり時間を指す。
【０００４】
なお、図１のスリューレート被制御出力バッファ１００は、ノードＶｆでの電圧のオーバーシュートによって引き起こされるトランジスタＰ４及びＮ４に係るトランジスタ信頼性問題を欠点とする。例えば、ノードＶｆが最初にＶｃｃ−Ｖｔｐのその最大限の電圧にある場合に、バッファ１００の動作条件を考える。なお、Ｖｃｃは電源レベルであり、ＶｔｐはトランジスタＰ４の閾電圧である。同じ例を続けて、出力バッファの受信モードを、すなわち、トランジスタＰ４、Ｎ４、Ｐ１及びＮ１が全てオフであると考える。フィードバックキャパシタＣＦのノード両端の電気的結合により、ノードＶｆは、ノードＶｏでのパッド電圧が切り替わる／遷移するにつれてチェンジアップする。ノードＶｆがチェンジアップすると、トランジスタＰ４は結局オンし、ノードＶｆをＶｃｃ＋｜Ｖｔｐ｜レベルへ安定させる。ノードＶｆがチェンジアップの最中であり、且つ、ノードＶｏ（パッドとも呼ばれる。）が論理ローレベルから論理ハイレベルへ切り替わる場合に、ノードＶｆは、ノードＶｆでのオーバーシュート電圧をＶｃｃ＋｜Ｖｔｐ｜レベルよりもずっと高くするパッドからの強結合を受ける。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このオーバーシュート電圧は、デバイスＰ４及びＮ４で電気的な過剰ストレスを引き起こして、それらのデバイスをバッファ１００の他のデバイスよりも速くエージングさせる。オーバーシュート電圧はまた、オンされるＰ１及びＮ１のトランジスタの数の何らかの不一致によっても引き起こされることがある。そのようなオーバーシュートは、デバイスＰ４及びＮ４がノードＶｆでのオーバーシュートによって損傷するので、結局バッファを正常に機能させない。ノードＶｆでのオーバーシュートは更に、バッファ１００の送信モードの間に第１の信号遷移においてデューティサイクルの不確実性を引き起こす。
【課題を解決するための手段】
【０００６】
本発明の実施形態は、トランジスタの電気的な過剰ストレスを低減し且つ負荷に依存しないバッファのための決定的デューティサイクルを有する出力を生成する装置、システム及び方法に関する。一実施形態において、装置は、バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、該フィードバックキャパシタと電気的に並列であり且つ制御信号に応答して前記フィードバックキャパシタを電気的に短絡させるよう動作するスイッチとを有し、前記スイッチは、前記入力端子で決定的電圧レベルを引き起こす。
【０００７】
一実施形態において、システムは、埋込型マルチメディアカード（embedded  multimedia  card）（ｅＭＭＣ）と、該ｅＭＭＣへ結合される入出力（Ｉ／Ｏ）インターフェースを備えたプロセッサとを有し、前記Ｉ／Ｏインターフェースは、バッファの入力端子及び出力端子の間に電気的に結合されるフィードバックキャパシタと、該フィードバックキャパシタと電気的に並列であり且つ制御信号に応答して前記フィードバックキャパシタを電気的に短絡するよう動作するスイッチとを有し、前記スイッチは、前記入力端子で決定的電圧レベルを引き起こす。
【０００８】
一実施形態において、方法は、フィードバックキャパシタをバッファの入力端子及び出力端子の間に電気的に結合するステップと、前記フィードバックキャパシタと電気的に並列であり且つ前記入力端子で決定的電圧レベルを引き起こすスイッチによって、制御信号に応答して電気的に短絡するステップとを有する。
【図面の簡単な説明】
【０００９】
【図１】内部トランジスタの電気的な過剰ストレス及び出力での不定のデューティサイクルを欠点とする先行技術のスリューレート被制御出力バッファである。
【図２】本発明の一実施形態に従う改善された負荷非依存バッファの高度な回路図である。
【図３】本発明の一実施形態に従う、負荷非依存バッファを改善するための回路である。
【図４】本発明の一実施形態に従う、電気的な過剰ストレスを相殺し且つデューティサイクルを決定的とするようスイッチを制御する回路を備えた入出力（Ｉ／Ｏ）バッファである。
【図５】本発明の一実施形態に従う、負荷非依存バッファを改善するための方法フローチャートである。
【図６Ａ】本発明の一実施形態に従う、埋込型マルチメディアカード（ｅＭＭＣ）へ通信上結合される負荷非依存バッファを備えたスマートデバイス（例えば、タブレット、スマートフォン）である。
【図６Ｂ】本発明の一実施形態に従う、ＮＡＮＤフラッシュメモリへ通信上結合される負荷非依存バッファを備えたスマートデバイス（例えば、タブレット、スマートフォン）である。
【図７】本発明の一実施形態に従う改善された負荷非依存バッファを備えたプロセッサを有するシステムレベル図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態は、以下で与えられる詳細な説明から及び本発明の様々な実施形態の添付の図面からより十分に理解されるであろう。なお、図面は、本発明を手置く体の実施形態に制限すると解されるべきではなく、単に説明及び理解のためのものである。
【００１１】
本発明の実施形態は、トランジスタの電気的な過剰ストレスを低減し且つ負荷に依存しないバッファのための決定的デューティサイクルを有する出力を生成する装置、システム及び方法に関する。語“負荷に依存しないバッファ”又は“負荷非依存バッファ”は本願では、広範囲の負荷キャパシタンスに関してその出力ノードで略一定のスリューレートを提供することができるバッファを指す。語“略一定”は本願では、値の１０〜２０％内にあることを指す。図１のバッファ１００は理論上、その出力で定スリューレートを提供するが、内部デバイス（Ｐ４，Ｎ４）の不規則なエージング及びバッファの出力ノードＶｏでの不定のデューティサイクル等を犠牲する。語“エージング”は本願では、トランジスタ部品における物理的な変化によって引き起こされるトランジスタ特性の時間にわたる劣化を指す。
【００１２】
図１を参照すると、一実施形態において、スイッチは、フィードバックキャパシタＣＦをバイパスするための低抵抗シャント経路を提供するようノードＶｏ及びＶｆの間に配置される。そのような実施形態において、内部ノードＶｆは、図１の先行技術のバッファ１００では不可能であるが、スイッチがオンされる場合に決定的電圧レベルを有する。一実施形態において、スイッチは、フィードバックキャパシタンスＣｆの量を調整するよう動作する。そのような実施形態において、フィードバックキャパシタＣＦは複数のキャパシタを有し、スイッチは複数のスイッチを有し、それにより複数のスイッチの夫々のスイッチは、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタＣＦをオン／オフするよう動作する。一実施形態において、スイッチは、複数のフィードバックキャパシタの中の特定の数のフィードバックをオン／オフすることによって、製造技術のスキュー又はばらつきによって引き起こされるキャパシタンス変動をフィードバックキャパシタＣＦに補償するよう柔軟性を提供する。
【００１３】
本願で論じられる実施形態の技術的効果は、Ｐ４及びＮ４のような内部トランジスタに対して如何なる電気的ストレスも示さず、ノードＶｏでの負荷キャパシタンスＣＬの広範囲にわたってノードＶｏで定スリューレートを提供し、ノードＶｏでバッファによって送り出される信号のデューティサイクルに対する如何なる初期不確定性も除去し、且つ単一バッファ設計が複数Ｉ／Ｏバッファ構成に使用されることを可能にする改善された負荷非依存バッファを提供することである。
【００１４】
一実施形態において、図１乃至５に関連して本願で論じられる負荷非依存バッファは、ＮＡＮＤフラッシュメモリを有するソリッドステートドライブ（solid  state  drive）（ＳＳＤ）と通信するためにＩ／Ｏバッファとして使用され、更に、埋込型マルチメディアカード（ｅＭＭＣ）と通信するためにも使用可能である。このとき、ＳＳＤ及びｅＭＭＣのためのいずれのタイプのＩ／Ｏインターフェースも、それらの出力での異なる負荷のために、極めて異なる出力スリューレート仕様を有する。本願で実施形態を参照して論じられる負荷非依存バッファは、スマートフォン、ＰＣタブレット、デジタルカメラ及び他のコンシューマエレクトロニクスにおいて、たとえそれらのデバイスがそれらのＩ／Ｏのために異なるキャパシタンスを有し得るとしても使用可能である。
【００１５】
以下の記載においては、多くの詳細が、本発明の実施形態のより完全な説明を提供するよう論じられる。なお、当業者に明らかなように、本発明の実施形態はそれらの具体的な詳細によらずに実施されてよい。他の事例では、よく知られている構造及びデバイスは、本発明の実施形態を不明瞭にしないように、詳細にではなくブロック図形式で示される。
【００１６】
実施形態の対応する図面において、信号は線により表される点に留意されたい。一部の線は、更なる成分信号経路を示すためにより太く、及び／又は主たる情報フロー方向を示すために１以上の端部で矢印を有してよい。そのような表示は限定であるよう意図されない。むしろ、線は、回路又は論理ユニットのより容易な理解を促すよう１以上の実施例に関連して使用される。いずれの図示される信号も、設計ニーズ又は好みによって影響されるように、実際には、いずれか一方の方向に移動し且ついずれかの適切なタイプの信号スキームにより実施され得る１以上の信号を有してよい。
【００１７】
以下の記載及び特許請求の範囲において、語“結合される”及びその派生語が使用されることがある。語“結合される”は本願では、（物理的に、電気的に、磁気的に、光学的に、等）直接接触する２以上の要素を指す。語“結合される”は本願ではまた、互いに直接接触しないが依然として互いと協働又は相互作用する２以上の要素を指すことがある。
【００１８】
本願で使用されるように、別なふうに特定されない限り、共通の対象を記載するための序数形容詞“第１”、“第２”、及び“第３”等は、単に、同じ対象の異なるインスタンスが参照されていることを示し、そのように記載される対象が時間的に、空間的に、順位付けされて、又は何らかの他の方法において所与の順序になければならないことを暗示するよう意図されない。
【００１９】
図２は、本発明の一実施形態に従う負荷非依存バッファ２００のための高位回路である。図２の負荷非依存バッファ２００は、図１のバッファ１００から改善されたものである。負荷非依存バッファ２００の実施形態は、図１のバッファ１００を参照して記載される。
【００２０】
一実施形態において、フィードバックキャパシタ２０２は、フィードバックキャパシタ２０２がバッファ２０３と並列にあるように、バッファ２０３の入力部２０８及び出力部２０７の間に位置づけられる。一実施形態において、フィードバックキャパシタ２０２は、バッファ２０３のプルアップデバイス（例えば、図１のＰ１）のゲートへ結合されるＰ型トランジスタ（図１のＰ４）へ結合される。一実施形態において、フィードバックキャパシタ２０２は、バッファのプルダウンデバイス（図１のＮ１）のゲートへ結合されるＮ型トランジスタ（図１のＮ４）へ結合される。一実施形態において、入力端子２０８Ｖｆは、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ４のソース又はドレイン端子へ結合し、一方、出力端子２０７Ｖｏは負荷２０５へ結合する。
【００２１】
一実施形態において、フィードバックキャパシタ２０２は分布キャパシタである。すなわち、フィードバックキャパシタ２０２は、バッファ２０３の異なるグループに関連する複数のより小さいキャパシタに分割される。一実施形態において、フィードバックキャパシタ２０２は、バッファ２０３のグループ間で等しく分配される。一実施形態において、フィードバックキャパシタ２０２は、サーモメータにより重み付けされたキャパシタとして分配される。一実施形態において、フィードバックキャパシタ２０２は、２進法により重み付けされたキャパシタとして分配される。
【００２２】
一実施形態において、バッファ２０３は、入出力（Ｉ／Ｏ）トランスミッタの複数のドライバ（図１の複数のＰ１及びＮ１トランジスタ）を有する。このとき、フィードバックキャパシタ２０２は、バッファ２０３の入力部２０８及び出力部２０７の間に結合された複数のフィードバックキャパシタ（すなわち、分布フィードバックキャパシタ２０２）を有する。一実施形態において、フィードバックキャパシタ２０２は、バッファ２０３の複数のドライバの間で等しく分配される。一実施形態において、フィードバックキャパシタ２０２は、ドライバのプルアップトランジスタＰ１及びプルダウントランジスタＮ１の最初の５つの最下位ビット（ＬＳＢ）がフィードバックキャパシタ２０２の半分へ結合し、ドライバのプルアップトランジスタＰ１及びプルダウントランジスタＮ１の次の、第２の、５つのＬＳＢがフィードバックキャパシタ２０２の３分の１へ結合し、ドライバのプルアップトランジスタＰ１及びプルダウントランジスタＮ１の最上位ビット（ＭＳＢ）がフィードバックキャパシタ２０２の６分の１へ結合するように分配される。
【００２３】
一実施形態において、スイッチ２０１は、それがノード２０８及び２０７を結合するように、フィードバックキャパシタ２０２と並列に位置づけられる。その実施形態において、スイッチ２０１は、いつスイッチ２０１がノード２０７及び２０８を電気的に短絡させてフィードバックキャパシタ２０２を短絡させるようオンするのかを制御するための制御信号２０６によって制御される。制御信号２０６はまた、いつスイッチ２０１がノード２０７及び２０８の間に開回路を提供してフィードバックキャパシタ２０２の機能を有効にするようオフするのかを制御する、スイッチ２０１を制御することができる制御信号２０６への言及は、制御信号２０６の特定の電圧又は電流レベルがスイッチ２０１をオン又はオフさせることを意味する。一実施形態において、スイッチ２０１は、ＰＭＯＳ及びＮＭＯＳトランジスタを有するパスゲートトランジスタである。他の実施形態においては、スイッチ２０１は、ＰＭＯＳ又はＮＭＯＳトランジスタの１つのみである。他の実施形態においては、ノード２０８及び２０７を互いに短絡させることができる他の形態のスイッチ設計が使用されてよい。一実施形態において、制御信号２０６がスイッチ２０１をオンさせる場合に、すなわち、フィードバックキャパシタ２０２を電気的に短絡させる場合に、入力端子２０８での決定的電圧レベルが達成される。一実施形態において、制御信号２０６の電圧レベルは、バッファ２０３からの最初のデータ転送のためにスイッチ２０１をオンさせる。
【００２４】
一実施形態において、スイッチ２０１は複数のスイッチ（分布スイッチ）を有し、夫々のスイッチは、複数のフィードバックキャパシタ（分布フィードバックキャパシタ２０２）の中の対応するフィードバックキャパシタと電気的に並列であり、制御信号２０６は、複数の制御信号（例えば、バス）を有し、夫々の制御信号は、その制御信号の信号レベルに従って複数のスイッチの中の対応するスイッチをオン又はオフさせる。
【００２５】
一実施形態において、制御信号２０６はロジックユニット２０４によって生成される。ロジックユニット２０４は、いつ制御信号２０６をアサート又はデアサートすべきかを、すなわち、いつスイッチ２０１をオン又はオフすべきかを決定するための様々な因子をモニタするよう動作する。一実施形態において、因子は、バッファ２０３がドライブモードにあるかどうか（ドライブモードにある場合にスイッチはオンされ、そうでない場合にスイッチはオフされる。）、ノード２０８へ結合されるレシーバ（図示せず。）が受信モードにあるかどうか（受信モードにある場合にスイッチはオンされ、そうでない場合にスイッチはオフされる。）、オンされるトランジスタＰ１及びＮ１のレッグの数に不一致があるかどうか（不一致レッグについてスイッチはオンされ、そうでない場合にスイッチはオフされる。）、バッファ２０３がより高いスリューレートで駆動するよう動作するか、すなわち、フィードバックキャパシタ２０２をバイパスするかどうか（スイッチはオフされる。）を含む。
【００２６】
一実施形態において、フィードバックキャパシタ２０２の値は３ｐＦである。一実施形態において、ノード２０８でフィードバックキャパシタ２０２へ接続されるトランジスタにおいて如何なるストレスも引き起こさずに、１ｐＦから３０ｐＦの範囲に及ぶ負荷キャパシタンスに関して、３Ｖ／ｎｓから７Ｖ／ｎｓのスリューレートを提供するよう動作する。
【００２７】
図３は、本発明の一実施形態に従う負荷非依存バッファ３００／２００の回路レベル図である。図３は、図１及び２を参照して記載される。図１及び図３のトランジスタ名は、図１と図３との間の違いを強調するよう、そして本発明の実施形態を不明瞭にしないよう、同じ符号を付されている。一実施形態において、バッファ２０３は、入力信号ｐ＿ｄａｔａ及びｎ＿ｄａｔａに基づき出力ノードＶｏ２０７で信号を駆動するドライバ３０１を有する。一実施形態において、バッファ２０３は、ドライバ３０１を駆動するよう、トランジスタＰ２、Ｐ３、Ｎ２及びＮ３を備えた前置ドライバ３０３を有する。
【００２８】
ノード２０７Ｖｏでの負荷は、負荷キャパシタ２０５（Ｃｌｏａｄ）によって表されている。負荷キャパシタ２０５における矢印は、負荷キャパシタ２０５が可変なキャパシタンスを有することを表す。一実施形態において、負荷非依存バッファ３００／２００は、ドライバ３０１及びフィードバックキャパシタ２０２へ結合するトランジスタ３０２（Ｐ４及びＮ４）をいつオン／オフすべきかを制御するためのロジックユニット３０４及び３０５を有する。一実施形態において、負荷非依存バッファ３００／２００は、トランジスタＰ４及びＮ４並びにスイッチ２０１をいつオン／オフすべきかを制御するための信号３０８を生成するロジックユニット３０７を有する。
【００２９】
図２を参照して上述されたように、一実施形態において、スイッチ２０１は複数のスイッチ（図示せず。）を有し、夫々のスイッチは、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと並列であるよう位置づけられる。一実施形態において、複数のスイッチの中の夫々のスイッチは、負荷非依存バッファ３００のドライバ３０１のプルアップトランジスタＰ１及びプルダウントランジスタＮ１へ結合される。一実施形態において、ロジックユニット３０７及び３０６は、オン又はオフされるプルアップトランジスタＰ１及びプルダウントランジスタＮ１の数の差の決定に応答して、複数のスイッチの中のスイッチをオン又はオフするよう動作する。
【００３０】
一実施形態において、ドライバ３０１が如何なるデータも駆動していない、すなわち、ドライバ３０１が使用不可能である（ｔｘｅｎａｂｌｅが論理的にローである）場合、又はドライバ３０１が通常のスリューレートよりも高いスリューレートで信号を駆動するよう動作する（ｈｓｐｄｐが論理的にローである）場合、又はオン若しくはオフされるプルアップトランジスタＰ１及びプルダウントランジスタＮ１の数（信号３０８によって示される。）に差（すなわち、ｒｃｏｄｅ＿ｎとｒｃｏｄｅ＿ｐの不一致）が存在する場合に、ロジックユニット３０４及び３０５はトランジスタＰ４及びＮ４をオフする。そのような実施形態において、ロジックユニット３０６は、スイッチ２０１がオンしてノード２０７及び２０８を互いに短絡させるようにスイッチ２０１を有効にするための制御信号２０６を生成する。一実施形態において、ロジックユニット３０４、３０５、３０６及び３０７は図１のロジックユニット２０４を形成する。
【００３１】
一実施形態において、スイッチ２０１を有効にすること（すなわち、ノード２０７とノード２０８と電気的に短絡させるようスイッチ２０１をオンすること）は、ノード２０８Ｖｆがノード２０７Ｖｏでのパッド電圧に追随し、Ｖｃｃ電源レベルを超えないことを確かにする。そのような実施形態において、デバイスＰ４及びＮ４に対する電気的な過剰ストレスは回避される。
【００３２】
当業者に明らかなように、Ｐ型トランジスタ及びＮ型トランジスタの電気性能は概して一様でない（製法、温度、電圧変動による。）。この非一様性は、インピーダンス較正／補償が実行される場合にドライバ３０１のためのプルアップトランジスタＰ１及びプルダウントランジスタＮ１の間で不平衡ＲＣＯＤＥ（ドライバ３０１のインピーダンスコード）を生じさせることがある。
【００３３】
以下の例は、バッファ１００のドライバトランジスタＰ１及びＮ１の不平衡インピーダンスコードに対するスイッチ２０１の技術的効果を示すよう、先行技術を示す図１を参照して与えられる。ドライバ（Ｐ１及びＮ１）がサーモメータ・エンコーディング方法を用いて実施される場合に、スイッチ２０１を用いない場合（例えば、図１に示される先行技術）を考える。ドライバからのプルアップコードが１ＦＦｈ、すなわち、ＦＦｈのプルダウンコードよりも１高い場合を仮定する。この一様性は、ドライバのプルダウンレッグ９を常にオフさせる。このとき、更に、フィードバックキャパシタＣＦがドライバトランジスタＰ１及びＮ１の全てのレッグにわたって一様に分配されると仮定する。Ｉ／ＯパッドＶｏでの信号が論理ハイレベルと論理ローレベルとの間で切り替わると、内部ノードＶｆはＶｔｐ（Ｐ４の閾電圧）とＶｃｃ−Ｖｔｎとの間で切り替わる。しかし、ドライバ（トランジスタＰ１及び／又はＮ１）のレッグ９に関し、プルダウンコードは零であるから、レッグ９からノードＶｏまでの電気経路は遮断される。結果として、パッドＶｏが切り替わる場合に、内部ノードＶｆはＶｃｃ超えてチェンジアップし、結局Ｖｃｃ＋｜Ｖｔｐ｜で安定することができる。
【００３４】
加えて、ノードＶｆがＶｃｃ＋｜Ｖｔｐ｜レベルで安定するようチェンジアップする時間中、パッドノードＶｏでの信号が論理ローレベルから論理ハイレベルへ切り替わる場合に、パッドノードＶｏでの信号はドライバのレッグ９で元のノードＶｆへ結合され、ノードＶｆを、Ｖｃｃ＋｜Ｖｔｐ｜へ安定し直す前にＶｃｃ＋｜Ｖｔｐ｜レベルよりもずっと高くオーバーシュートさせる。この内部ノードＶｆがＶｃｃレベルを超えて変化すると、このノードへ接続されているデバイス（Ｐ４及びＮ４）は、信頼性の欠如を引き起こす電圧ストレスを受ける。
【００３５】
一実施形態において、ロジックユニット３０７は、ＲＣＯＤＥ、すなわち、補償ユニット（図示せず。）からのトランジスタＰ１及びＮ１のためのインピーダンス値をチェックするようＸＮＯＲ（排他的ＮＯＲ）及びＮＡＮＤロジックゲートを用いて実施される。一実施形態において、プルアップ及びプルダウンＲＣＯＤＥが不平衡である場合に、ロジックユニット３０７におけるＸＮＯＲ及びＮＡＮＤロジックゲートからの出力３０８は、スイッチ２０１を、不平衡を引き起こすプルダウントランジスタ（Ｎ１）のレッグ９に関して有効にする（すなわち、オンさせる）。
【００３６】
再び図２及び３の実施形態を参照すると、図１のバッファ１００において信頼性の欠如を引き起こす電圧ストレスに関して先に論じられた問題を解消するよう、スイッチ２０１は、スイッチ２０１がフィードバックキャパシタ２０２に並列であるようにノード２０７及び２０８の間に結合される。シャント経路を有効にすること、すなわち、スイッチ２０１を有効にすることによって、レッグ９のための内部ノード２０８は常にパッド２０７へ接続され、Ｖｃｃ＋｜Ｖｔｐ｜へドリフトしない。
【００３７】
以下の例は、バッファ１００によるノードＶｏでの信号におけるデューティサイクル不一致に対するスイッチ２０１の技術的効果を示すよう、先行技術を示す図１を参照して与えられる。図１のバッファ１００を有効にした後の、パッドＶｏでの信号の最初の遷移の間、スイッチ２０１を用いない場合（例えば、図１に示される先行技術）を考える。内部のＶｆノードの電圧値は、ノードＶｏでの信号の初期信号遷移デューティサイクルに対して直接の影響を有する。ノードＶｆでの電圧がＶｃｃ又はＶｓｓ（接地）により近いかどうかに依存して、第１の信号遷移のためのノードＶｏでの出力信号のデューティサイクルは変化し得る。ドライバトランジスタがバッファ１００をトライステートとするよう無効にされる（Ｐ１及びＮ１がオフである）場合、又はバッファ１００が受信モードである（すなわち、ノードＶｏで信号を受信すべきである）場合に、内部ノードＶｆはフローティング状態である。
【００３８】
フローティングＶｆノードは、ドライバ（トランジスタＰ１及びＮ１）によって駆動されるノードＶｏでの信号の最初の遷移に関してデューティサイクルの不確定性を導入する。信号の最初の遷移に関するそのような不確定性はタイミングエラーを引き起こすことがある。デューティサイクルは、ＶｆノードがＶｓｓからＶｃｃへシフトすると、Ｉ／Ｏプロトコル要求に基づく範囲の外へ変化し得る。例えば、デューティサイクルは、ノードＶｆでの電圧がＶｃｃからＶｓｓへ変化すると、約５％〜１０％だけ変化することができる。
【００３９】
再び図２及び３の実施形態を参照すると、図１のバッファ１００においてドライバによって駆動されるノードＶｏでの信号の最初の遷移に関する不確定性に関して先に論じられた問題を解消するよう、スイッチ２０１は、スイッチ２０１がフィードバックキャパシタ２０２に並列であるようにノード２０７及び２０８の間に結合される。一実施形態において、ドライバ３０１が無効にされる場合に、これは、ロジックユニット３０６にスイッチ２０１を有効にさせ（すなわち、スイッチ２０１をオンさせ）、ノード２０８Ｖｆでの電圧はノード２０７Ｖｏでのパッド電圧に追随する。そのような実施形態において、内部ノード２０８Ｖｆは常に決定的であり、ノード２０７での信号の本当に最初の遷移のデューティサイクルは決定的である。
【００４０】
図４は、本発明の一実施形態に従って、ノード２０８へ結合される内部トランジスタに対する電気的な過剰ストレスを相殺するよう及び出力ノード２０７でデューティサイクルを決定的とするようスイッチ２０１を制御するロジックユニットを備えた入出力（Ｉ／Ｏ）バッファ４００である。図４はまた、スイッチ２０１を制御する制御ロジックユニット２０４を示す図３の簡略版である。一実施形態において、Ｉ／Ｏバッファ４００はトランスミッタ４０２及びレシーバ４０１を有する。図４の実施形態は、ドライバがオフ（すなわち、トライステート状態）であり且つレシーバがオン（すなわち、受信モード）である場合を表す。そのような実施形態において、スイッチ２０１は、ノード２０７及び２０８を電気的に短絡させることによってキャパシタ２０１を短絡させるようオンされる。キャパシタを短絡させることによって、ノード２０８へ接続されているトランジスタに対するストレスは取り除かれる。
【００４１】
図５は、本発明の一実施形態に従って負荷非依存バッファを改善する方法フローチャート５００である。フローチャート５００におけるブロックは特定の順序で示されているが、動作の順序は変更可能である。従って、表されている実施形態は異なる順序で実行可能であり、幾つかの動作／ブロックは並行して実行されてよい。加えて、１以上の動作／ブロックは様々な実施形態において省略可能である。図５のフローチャートは、図２乃至４を参照して説明される。
【００４２】
ブロック５０１で、フィードバックキャパシタ２０２は、バッファ２０３の入力端子２０８及び出力端子２０７の間に電気的に結合される。ブロック５０２で、スイッチ２０１は、フィードバックキャパシタ２０２と並列であるよう位置づけられる。スイッチ２０１は複数のスイッチ（図示せず。）を有する。複数のスイッチの夫々は、複数のフィードバックキャパシタの中の対応するフィードバックキャパシタと電気的に並列である。複数のスイッチの夫々は、バッファ２０３のドライバ３０１のプルアップデバイスＰ１及びプルダウンデバイスＮ１へ結合される。
【００４３】
ブロック５０３で、ロジックユニット２０４は、特定の因子に応答して制御信号２０６を生成する。一実施形態において、それらの特定の因子は、バッファ２０３が送信モードにあるかどうか、バッファ２０３がノード２０７でより速いスリューレートを要求してより高速で動作するよう構成されるかどうか、及びＩ／Ｏ（バッファ２０３及びレシーバ４０１を有する。）が受信モードにあるかどうかを含む。
【００４４】
ブロック５０４で、スイッチ２０１は、フィードバックキャパシタを電気的に短絡させる（すなわち、ノード２０７及び２０８を短絡させる）よう制御信号２０６のレベルに応答してオンされる。スイッチ２０１は、入力端子２０８で決定的電圧レベルを引き起こす。一実施形態において、方法は、オン又はオフされるプルアップデバイスＰ１及びプルダウンデバイスＮ１の数の差の決定に応答して複数のスイッチの中のスイッチ２０１をオン又はオフすることを有する。
【００４５】
図６Ａは、本発明の一実施形態に従って、埋込型マルチメディアカード（ｅＭＭＣ）６０３へ通信上結合される負荷非依存バッファ２００を備えたスマートデバイス６００（例えば、タブレット、スマートフォン）である。ｅＭＭＣ６０３は、通信リンク６０２でトランスミッタ２００から駆動される信号のスリューレートの特定の範囲を要求する。概して、ｅＭＭＣはＮＡＮＤフラッシュメモリよりもサイズが小さく、よって、トランスミッタ２００によって見られる負荷は、ＮＡＮＤフラッシュメモリへ駆動する同じトランスミッタ２００によってみられる負荷（Ｃｌｏａｄ）よりも（例えば、３倍）小さい。一実施形態において、本願で論じられる負荷非依存バッファ２００／３００／４００は、内部トランジスタのいずれにも過度にストレスを加えることなしにｅＭＭＣに要求されたスリューレート範囲を提供し、ノードＶｏでバッファ２００／３００／４００によって送り出される信号のデューティサイクルに対する如何なる初期不確定性も除去する。
【００４６】
図６Ｂは、本発明の一実施形態に従って、ＮＡＮＤフラッシュメモリ６１３へ通信上結合される負荷非依存バッファ２００を備えたスマートデバイス６１０（例えば、タブレット、スマートフォン）である。図６Ｂは、ｅＭＭＣ６０３がＮＡＮＤフラッシュメモリ６１３により置換されている点を除いて、図６Ａと同様である。上述されたように、ＮＡＮＤフラッシュメモリはｅＭＭＣよりもサイズが大きく、故に、スマートデバイス６１０におけるトランスミッタ２００は、スマートデバイス６００におけるトランジスタ２００よりもずっと大きい負荷を見る（例えば、３倍大きい）。より大きな負荷は、一般的に、通信リンク６１２での信号のスリューレートを減速させる。一実施形態において、図６Ａにおいて使用されるのと同じ負荷非依存バッファ２００／３００／４００は、内部トランジスタのいずれにも過度にストレスを加えることなしにＮＡＮＤフラッシュメモリに、ｅＭＭＣのためのスリューレート要件よりも３倍速い要求されたスリューレート範囲を提供する。図６Ａ及び図６Ｂの実施形態において、同じシステム・オン・チップ（ＳｏＣ）プロセッサが、ｅＭＭＣと、及びＮＡＮＤフラッシュメモリとインターフェース接続するために使用される。図６Ａ及び図６Ｂの実施形態はｅＭＭＣ及びＮＡＮＤフラッシュメモリについて論じるが、如何なる負荷も、負荷非依存バッファ２００／３００／４００によって所要のスリューレートを提供するために、ｅＭＭＣ及びＮＡＮＤフラッシュメモリに代えて使用されてよい。
【００４７】
図７は、本発明の一実施形態に従って負荷非依存バッファを改善するプロセッサを有するシステムレベル図である。図７は、様々な実施形態の方法を実行するようコンピュータにより読み出し可能な命令を実行するための機械により読み出し可能な記憶媒体を更に含む。実施形態の要素はまた、コンピュータにより実行可能な命令（例えば、図５のフローチャートを実施するための命令）を記憶する機械により読み出し可能な媒体として提供される。機械により読み出し可能な媒体は、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ、ＤＶＤ  ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気若しくは光学式カード、又は電子的若しくはコンピュータにより実行可能な命令を記憶するのに適した他の種類の機械により読み出し可能な媒体を含んでよいが、これらに限られない。例えば、本発明の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号により遠隔のコンピュータ（例えば、サーバ）から要求元のコンピュータ（例えば、クライアント）へ転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされてよい。
【００４８】
一実施形態において、システム１３００は、デスクトップコンピュータ、ラップトップコンピュータ、ネットブック、タブレット、ノートブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、サーバ、ワークステーション、携帯電話機、モバイルコンピュータ装置、スマートフォン、インターネット家電、又はいずれかの他の種類のコンピュータ装置を含むが、これらに限られない。他の実施形態においては、システム１３００は、本願で開示される方法を実施し、ＳｏＣシステムであってよい。
【００４９】
一実施形態において、負荷非依存バッファ２００／３００／４００は、図７のシステムの如何なるＩ／Ｏインターフェースのためにも使用可能である。
【００５０】
一実施形態において、プロセッサ１３１０は、１以上のプロセッシングコア１３１２及び１３１２Ｎを有する。ここで、１３１２Ｎはプロセッサ１３１０内のＮ番目のプロセッサコアを表し、Ｎは正の整数である。一実施形態において、システム１３００は、プロセッサ１３１０及び１３０５を含む複数のプロセッサを有する。ここで、プロセッサ１３０５は、プロセッサ１３１０のロジックと同様又は同一のロジックを有する。一実施形態において、システム１３００は、プロセッサ１３０５がプロセッサ１３１０のロジックから完全に独立しているロジックを有するようにプロセッサ１３１０及び１３０５を含む複数のプロセッサを有する。そのような実施形態において、マルチパッケージ・システム１３００は、プロセッサ１３０５及び１３１０が異なるロジックユニットを有するので、ヘテロジニアス・マルチパッケージ・システムである。一実施形態において、プロセッシングコア１３１２は、命令をフェッチするプリフェッチロジック、命令をデコーディングするデコードロジック、命令を実行する実行ロジック、及び同類のものを含むが、これらに限られない。一実施形態において、プロセッサ１３１０は、システム１３００の命令及び／又はデータをキャッシュするキャッシュメモリ１３１６を有する。本発明の他の実施形態においては、キャッシュメモリ１３１６は、レベル０、レベル２及びレベル３、キャッシュメモリ、又はプロセッサ１３００内のキャッシュメモリのいずれかの他の構成を含む。
【００５１】
一実施形態において、プロセッサ１３１０は、プロセッサ１３１０が揮発性メモリ１３３２及び／又は不揮発性メモリ１３３４を含むメモリ１３３０にアクセスしそれと通信することを可能にする機能を実行するよう動作するメモリ制御ハブ（ＭＣＨ）１３１４を有する。一実施形態において、ＭＣＨ１３１４は、独立した集積回路としてプロセッサ１３１０の外に位置づけられる。
【００５２】
一実施形態において、プロセッサ１３１０は、メモリ１３３０及びチップセット１３２０と通信するよう動作する。一実施形態において、チップセット１３２０は、ＳＡＴＡバス１３５０を介してＳＳＤ（Solid  State  Drive）１３８０へ結合される。
【００５３】
一実施形態において、プロセッサ１３１０はまた、無線信号を送信及び／又は受信するよう構成される如何なる装置とも通信するよう無線アンテナ１３７８へ結合される。一実施形態において、無線アンテナインターフェース１３７８は、ＩＥＥＥ８０２．１１及びその関連のファミリ、ＨｏｍｅＰｌｕｇ  ＡＶ（ＨＰＡＶ）、Ｕｌｔｒａｌ  Ｗｉｄｅ  Ｂａｎｄ（ＵＷＢ）、ブルートゥース、ＷｉＭＡＸ、又はいずれかの形式の無線通信プロトコルに従って動作するが、これらに限られない。
【００５４】
一実施形態において、揮発性メモリ１３３２は、同期型動的ランダムアクセスメモリ（ＳＤＲＡＭ；Synchronous  Dynamic  Random  Access  Memory）、動的ランダムアクセスメモリ（ＤＲＡＭ）、ＲＡＭＢＵＳ動的ランダムアクセスメモリ（ＲＤＲＡＭ）、及び／又はいずれかの他の種類のランダムアクセスメモリ装置を含むが、これらに限られない。不揮発性メモリ１３３４は、フラッシュメモリ（例えば、ＮＡＮＤ、ＮＯＲ）、相変化メモリ（ＰＣＭ；phase  change  memory）、読み出し専用メモリ（ＲＯＭ；read-only  memory）、電気的消去可能なプログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ；electrically  erasable  programmable  read-only  memory）、又はいずれかの他の種類の不揮発性メモリ装置を含むが、これらに限られない。
【００５５】
メモリ１３３０は、プロセッサ１３１０によって実行される命令及び情報を記憶する。一実施形態において、メモリ１３３０は、プロセッサ１３１０が命令を実行している最中に、一時変数又は他の中間情報を更に記憶する。一実施形態において、チップセット１３２０は、ポイント・ツー・ポイント（ＰｔＰ又はＰ−Ｐ）インターフェース１３１７及び１３２２を介してプロセッサ１３１０と接続する。一実施形態において、チップセット１３２０は、プロセッサ１３１０がシステム１３００における他のモジュールへ接続することを可能にする。本発明の一実施形態において、インターフェース１３１７及び１３２２は、インテルのＱｕｉｃｋＰａｔｈ  Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＱＰＩ）又は同種のもののようなＰｔＰ通信プロトコルに従って動作する。
【００５６】
一実施形態において、チップセット１３２０は、プロセッサ１３１０、１３０５、ディスプレイ装置１３４０、及び他の装置１３７２，１３７６、１３７４、１３６０、１３６２、１３６４、１３６６、１３７７等と通信するよう動作する。一実施形態において、チップセット１３２０はまた、無線信号を送信及び／又は受信するよう構成される如何なる装置とも通信するよう無線アンテナ１３７８へ結合される。
【００５７】
一実施形態において、チップセット１３２０は、インターフェース１３２６を介してディスプレイ装置１３４０へ接続する。一実施形態において、ディスプレイ装置１３４０は、液晶ディスプレイ（ＬＣＤ）、プラズマ、陰極線管（ＣＲＴ）ディスプレイ、タッチパッド、又はいずれかの他の形式の視覚表示装置を含むが、これらに限られない。本発明の一実施形態において、プロセッサ１３１０及びチップセット１３２０は単一のＳｏＣにまとめられる。加えて、チップセット１３２０は、様々なモジュール１３７４、１３６０、１３６２、１３６４及び１３６６を相互接続する１以上のバス１３５０及び１３５５へ接続する。一実施形態において、バス１３５０及び１３５５は、バス速度又は通信プロトコルの不一致が存在する場合は、バスブリッジ１３７２を介して一緒に相互接続されてよい。一実施形態において、チップセット１３２０は、インターフェース１３２４、スマートＴＶ１３７６、コンシューマエレクトロニクス１３７７等を介して、不揮発性メモリ１３６０、大容量記憶装置１３６２、キーボード／マウス１３６４、及びネットワークインターフェース１３６６と結合するが、これらに限られない。
【００５８】
一実施形態において、大容量記憶装置１３６２は、ソリッドステートドライブ（ＳＳＤ；solid  state  drive）、ハードディスクドライブ、ユニバーサルシリアルバス・フラッシュメモリドライブ、又はいずれかの他の形式のコンピュータデータ記憶媒体を含むが、これらに限られない。一実施形態において、ネットワークインターフェース１３６６は、イーサネット（登録商標）インターフェース、ユニバーサルシリアルバス（ＵＳＢ；universal  serial  bus）インターフェース、ペリフェラルコンポーネントインターコネクト（ＰＣＩ；Peripheral  Component  Interconnect）エクスプレスインターフェース、無線インターフェース及び／又はいずれかの他の適切な種類のインターフェースを含むがこれらに限られないいずれかの種類のよく知られているネットワークインターフェース標準によって実施される。一実施形態において、無線インターフェースは、ＩＥＥＥ８０２．１１及びその関連のファミリ、ＨＰＡＶ、ＵＷＢ、ブルートゥース、ＷｉＭＡＸ、又はいずれかの形式の無線通信プロトコルに従って動作するが、これらに限られない。
【００５９】
図７に示されるモジュールはシステム１３００内で別個のブロックとして表されているが、それらのブロックのうちの幾つかによって実行される機能は、単一の半導体回路内に集積されてよく、又は２以上の別個の集積回路を用いて実施されてよい。例えば、キャッシュメモリ１３１６はプロセッサ１３１０内で別個のブロックとして表されているが、キャッシュメモリ１３１６はプロセッサコア１３１２の夫々に組み込まれ得る。一実施形態において、システム１３００は、本発明の他の実施形態においては１よりも多いプロセッサ／プロセッシングコアを含んでよい。
【００６０】
“実施形態”、“一実施形態”、“幾つかの実施形態”又は“他の実施形態”との明細書中の言及は、その実施形態に関連して記載される特定の機能、構造、又は特徴が、必ずしも全ての実施形態ではなく、少なくとも幾つかの実施形態に含まれることを意味する。“実施形態”、“一実施形態”又は“幾つかの実施形態”の様々な出現は必ずしも全て同じ実施形態に言及しているわけではない。構成要素、機能、構造、又は特徴が“含まれてよい”、“含まれ得る”又は“含まれることがある”と明細書が述べる場合に、その特定の川迫要素、機能、構造、又は特徴は含まれる必要はない。明細書又は特許請求の範囲において要素が個数を特定されずに単称で挙げられている場合に、それは、その要素がただ１つしか存在しないことを意味するわけではない。明細書又は特許請求の範囲が“更なる”要素と述べる場合に、それは、その更なる要素が１つ以上存在することを排除しない。
【００６１】
本発明は、その具体的な実施形態とともに記載されてきたが、そのような実施形態の多くの代替、変更及び変形は、上記の説明を鑑みて当業者に明らかである。本発明の実施形態は、添付の特許請求の範囲の広範な範囲内にあるように全てのそのような代替、変更及び変形を包含するよう意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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