(57)【特許請求の範囲】
【請求項１】
入力パルス信号を入力し、複数の異なる遅延パルス信号を出力するパルス遅延回路と、
前記入力パルス信号を入力し、前記複数の異なる遅延パルス信号のうちの２つの遅延パルス信号の印加に応答して、前記入力パルス信号の通過を制御するトランスミッションゲートと、
前記トランスミッションゲートの出力に接続され、前記トランスミッションゲートを通過する前記入力パルス信号に基づいて生成される出力パルス信号のパルス幅を設定するパルス幅設定回路と、
を含み、
前記トランスミッションゲートは、前記２つの遅延パルス信号の印加により、前記入力パルス信号のリーディングエッジが通過するまではオンになり、前記入力パルス信号のトレーリングエッジが通過する前にオフになり、前記出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンになる、
パルス幅調整回路。
【請求項２】
前記パルス幅設定回路は、前記トランスミッションゲートがオフになるとき、前記出力パルス信号を所定のパルス幅の間前記入力パルス信号の前記リーディングエッジで変位した状態に保つ、請求項１に記載のパルス幅調整回路。
【請求項３】
前記パルス遅延回路は、直列接続された４つ以上の偶数個のインバータからなり、出力側から遡って１番目、２番目および３番目の各インバータからそれぞれ３つの異なる前記遅延パルス信号を出力し、前記１番目および２番目の各インバータから出力される２つの当該遅延パルス信号を前記トランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する、請求項１または２に記載のパルス幅調整回路。
【請求項４】
前記パルス幅設定回路は、前記パルス遅延回路に接続され、前記３番目のインバータから出力される前記遅延パルス信号を入力し、前記１番目および２番目の各インバータから出力される２つの前記遅延パルス信号のそれぞれ第２ゲートおよび第１ゲートへの印加に応答して、入力した当該遅延パルス信号の通過を制御する他のトランスミッションゲートからなる、請求項３に記載のパルス幅調整回路。
【請求項５】
前記パルス遅延回路は、直列接続された３つ以上の奇数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる前記遅延パルス信号を出力し、前記１番目および２番目の各インバータから出力される２つの当該遅延パルス信号を前記トランスミッションゲートの第２ゲートおよび第１ゲートにそれぞれ印加する、請求項１または２に記載のパルス幅調整回路。
【請求項６】
前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、電源電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが前記１番目のインバータの出力に接続されたＰＦＥＴからなる、請求項５に記載のパルス幅調整回路。
【請求項７】
前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、前記トランスミッションゲートの出力に入力が接続されたインバータと、電源電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが当該インバータの出力に接続されたＰＦＥＴとからなる、請求項５に記載のパルス幅調整回路。
【請求項８】
前記パルス遅延回路は、直列接続された２つ以上の偶数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる前記遅延パルス信号を出力し、前記１番目および２番目の各インバータから出力される２つの当該遅延パルス信号を前記トランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する、請求項１または２に記載のパルス幅調整回路。
【請求項９】
前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、接地電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが前記１番目のインバータの出力に接続されたＮＦＥＴからなる、請求項８に記載のパルス幅調整回路。
【請求項１０】
入力パルス信号より複数の異なる遅延パルス信号を生成することと、
前記複数の異なる遅延パルス信号のうちの２つの遅延パルス信号をトランスミッションゲートに印加して、前記入力パルス信号が前記トランスミッションゲートを通過するのを制御することと、
前記トランスミッションゲートを通過する前記入力パルス信号に基づいて生成される出力パルス信号のパルス幅を所定のパルス幅に設定することと、
を含み、
前記入力パルス信号が前記トランスミッションゲートを通過するのを制御することは、前記２つの遅延パルス信号を前記トランスミッションゲートに印加して、前記トランスミッションゲートを、前記入力パルス信号のリーディングエッジが通過するまではオンにし、前記入力パルス信号のトレーリングエッジが通過する前にオフにし、前記出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンにすることを含む、
パルス幅調整方法。
【請求項１１】
前記入力パルス信号のパルス幅を所定のパルス幅に設定することは、前記トランスミッションゲートがオフになるとき、前記出力パルス信号を所定のパルス幅の間前記入力パルス信号の前記リーディングエッジで変位した状態に保つことを含む、請求項１０に記載のパルス幅調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号の処理に関し、特に、パルス信号のパルス幅を調整するパルス幅調整回路および方法に関する。
【背景技術】
【０００２】
従来、パルス信号のパルス幅を延長又は短縮により調整する必要がある場合、論理ゲートを用いてパルス幅を延長又は短縮する回路構成を採用している。論理ゲートを用いた回路構成では、パルス幅を調整したパルス信号のリーディングエッジに遅延が発生する。
【０００３】
図１に従来のパルス幅延長回路の１例を示す。パルス幅延長回路１００はパルス遅延回路１１０と論理和ゲート１２０で構成されている。パルス遅延回路１１０は直列に接続した２つ以上の偶数個のインバータ、即ち、ＮＯＴ（否定）回路からなる。論理和ゲート１２０は２入力ＮＯＲ（否定論理和）回路と直列に接続したインバータとからなる。パルス遅延回路１１０は入力パルス信号ａより遅延パルス信号ｂを生成し、論理和ゲート１２０は入力パルス信号ａと遅延パルス信号ｂとの論理和を生成して、パルス幅を延長した出力パルス信号ｃが生成される。
【０００４】
図２に従来のパルス幅短縮回路の１例を示す。パルス幅短縮回路２００はパルス遅延回路２１０と論理積ゲート２２０で構成されている。パルス遅延回路２１０は直列に接続した奇数個のインバータからなる。論理積ゲート２２０は２入力ＮＡＮＤ（否定論理積）回路と直列に接続したインバータとからなる。パルス遅延回路２１０は入力パルス信号ａより遅延パルス信号ｂを生成し、論理積ゲート２２０は入力パルス信号ａと遅延パルス信号ｂとの論理積を生成して、パルス幅を短縮した出力パルス信号ｃが生成される。
【０００５】
パルス幅延長回路１００およびパルス幅短縮回路２００はそれぞれ論理和ゲート１２０および論理積ゲート２２０を用いた回路構成になっているので、パルス幅を調整した出力パルス信号ｃのリーディングエッジには遅延が発生し、厳しいタイミングを求められる回路設計ではこの遅延をできるだけ小さくする必要がある。
【０００６】
特許文献１には、所定のパルス幅を有するパルス信号を発生する信号変化検出回路であって、トランスファゲートおよびトランスファゲートのオン／オフ状態を制御するフューズ回路を設けた信号変化検出回路が示されている。
【０００７】
特許文献２には、入力したパルス信号とそれを遅延したパルス信号との論理和を生成してパルス幅を延長するパルス幅伸長回路が示されている。
【０００８】
特許文献３には、入力したパルス信号を通すトランスファゲートを有し、入力したパルス信号に基づかない制御信号でトランスファゲートが制御されるパルス幅可変回路が示されている。
【０００９】
特許文献４には、直列接続された複数のバッファが３段、各段の間に論理積ゲートを介して直列に接続され、３段の最入力端の入力信号、各段の出力信号および３段の最出力端の出力信号が論理和演算されて、パルス幅が延長されるパルス幅延長回路が示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３９０３５８８号公報
【特許文献２】特許第３４４４９７５号公報
【特許文献３】特開平１０−２４２８１７号公報
【特許文献４】特開２００１−２２３５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、パルス幅調整パルス信号のリーディングエッジ遅延を低減することができるパルス幅調整回路および方法の実現を目的とする。本発明の目的には、そのようなパルス幅調整回路および方法を提供することが含まれる。
【課題を解決するための手段】
【００１２】
本発明により提供される１実施態様のパルス幅調整回路は、入力パルス信号を入力し、複数の異なる遅延パルス信号を出力するパルス遅延回路と、入力パルス信号を入力し、複数の異なる遅延パルス信号のうちの２つの遅延パルス信号の印加に応答して、入力パルス信号の通過を制御するトランスミッションゲートと、トランスミッションゲートの出力に接続され、トランスミッションゲートを通過する入力パルス信号に基づいて生成される出力パルス信号のパルス幅を設定するパルス幅設定回路とを含む。
【００１３】
好ましくは、トランスミッションゲートは、２つの遅延パルス信号の印加により、入力パルス信号のリーディングエッジが通過するまではオンになり、入力パルス信号のトレーリングエッジが通過する前にオフになり、出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンになる。
【００１４】
好ましくは、パルス幅設定回路は、トランスミッションゲートがオフになるとき、出力パルス信号を所定のパルス幅の間入力パルス信号のリーディングエッジで変位した状態に保つ。
【００１５】
好ましくは、パルス遅延回路は、直列接続された４つ以上の偶数個のインバータからなり、出力側から遡って１番目、２番目および３番目の各インバータからそれぞれ３つの異なる遅延パルス信号を出力し、１番目および２番目の各インバータから出力される２つの当該遅延パルス信号をトランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する。
【００１６】
好ましくは、パルス幅設定回路は、パルス遅延回路に接続され、出力側から遡って３番目のインバータから出力される遅延パルス信号を入力し、１番目および２番目の各インバータから出力される２つの遅延パルス信号のそれぞれ第２ゲートおよび第１ゲートへの印加に応答して、入力した当該遅延パルス信号の通過を制御する他のトランスミッションゲートからなる。
【００１７】
好ましくは、パルス遅延回路は、直列接続された３つ以上の奇数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる遅延パルス信号を出力し、１番目および２番目の各インバータから出力される２つの当該遅延パルス信号をトランスミッションゲートの第２ゲートおよび第１ゲートにそれぞれ印加する。
【００１８】
好ましくは、入力パルス信号が隆起（開始時に立ち上がり終了時に立ち下がる）パルスであり、パルス幅設定回路は、電源電圧とトランスミッションゲートの出力との間に接続され、ゲートが出力側から遡って１番目のインバータの出力に接続されたＰＦＥＴ（Ｐ型ＦＥＴ）からなる。
【００１９】
好ましくは、入力パルス信号が隆起パルスであり、パルス幅設定回路は、トランスミッションゲートの出力に入力が接続されたインバータと、電源電圧とトランスミッションゲートの出力との間に接続され、ゲートが当該インバータの出力に接続されたＰＦＥＴとからなる。
【００２０】
好ましくは、パルス遅延回路は、直列接続された２つ以上の偶数個のインバータからなり、出力側から遡って１番目および２番目の各インバータからそれぞれ２つの異なる遅延パルス信号を出力し、１番目および２番目の各インバータから出力される２つの当該遅延パルス信号をトランスミッションゲートの第１ゲートおよび第２ゲートにそれぞれ印加する。
【００２１】
好ましくは、入力パルス信号が隆起パルスであり、パルス幅設定回路は、接地電圧とトランスミッションゲートの出力との間に接続され、ゲートが出力側から遡って１番目のインバータの出力に接続されたＮＦＥＴ（Ｎ型ＦＥＴ）からなる。
【００２２】
本発明により提供される１実施態様のパルス幅調整方法は、入力パルス信号より複数の異なる遅延パルス信号を生成することと、複数の異なる遅延パルス信号のうちの２つの遅延パルス信号をトランスミッションゲートに印加して、入力パルス信号がトランスミッションゲートを通過するのを制御することと、トランスミッションゲートを通過する入力パルス信号に基づいて生成される出力パルス信号のパルス幅を所定のパルス幅に設定することとを含む。
【００２３】
好ましくは、入力パルス信号がトランスミッションゲートを通過するのを制御することは、２つの遅延パルス信号をトランスミッションゲートに印加して、トランスミッションゲートを、入力パルス信号のリーディングエッジが通過するまではオンにし、入力パルス信号のトレーリングエッジが通過する前にオフにし、出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンにすることを含む。
【００２４】
好ましくは、入力パルス信号のパルス幅を所定のパルス幅に設定することは、トランスミッションゲートがオフになるとき、出力パルス信号を所定のパルス幅の間入力パルス信号のリーディングエッジで変位した状態に保つことを含む。
【発明の効果】
【００２５】
本発明により、パルス幅調整パルス信号のリーディングエッジ遅延を低減することができるパルス幅調整回路および方法が実現される。特に、パルス幅を延長または短縮する際に生じるパルス信号のリーディングエッジ遅延を大幅に低減することができる。
【図面の簡単な説明】
【００２６】
【図１】従来のパルス幅延長回路の回路図である。
【図２】従来のパルス幅短縮回路の回路図である。
【図３】本発明の１実施形態に係るパルス幅調整回路の回路図である。
【図４】パルス幅調整回路の１実施例を示す回路図である。
【図５】図１および図４に示す回路のシミュレーションによる動作波形図である。
【図６】パルス幅調整回路の１実施例を示す回路図である。
【図７】図２および図６に示す回路のシミュレーションによる動作波形図である。
【図８】パルス幅調整回路の１実施例を示す回路図である。
【図９】図８に示す回路のシミュレーションによる動作波形図である。
【図１０】パルス幅調整回路の１実施例を示す回路図である。
【図１１】図１０に示す回路のシミュレーションによる動作波形図である。
【図１２】（Ａ）は、図４、図８および図１０に示す回路のパルス幅調整パルス信号のリーディングエッジ遅延低減率を示す表であり、（Ｂ）は、図６に示す回路のパルス幅調整パルス信号のリーディングエッジ遅延低減率を示す表である。
【発明を実施するための形態】
【００２７】
以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。
【００２８】
図３は、本発明の１実施形態に係るパルス幅調整回路３００の回路図を示す。パルス幅調整回路３００はパルス遅延回路３１０とトランスミッションゲート３２０とパルス幅設定回路３３０とを含む。パルス遅延回路３１０は、入力パルス信号ａを入力し、複数の異なる遅延パルス信号ｂ１、ｂ２、・・・を出力する。トランスミッションゲート３２０は、入力パルス信号ａを入力し、複数の異なる遅延パルス信号ｂ１、ｂ２、・・・のうちの２つの遅延パルス信号の印加に応答して、入力パルス信号ａの通過を制御する。特に、トランスミッションゲート３２０は、これら２つの遅延パルス信号の印加により、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になるとき、もしくはそれ以降にオンになる。パルス幅設定回路３３０は、トランスミッションゲート３２０の出力に接続され、トランスミッションゲート３２０を通過する入力パルス信号ａに基づいて生成される出力パルス信号ｃのパルス幅を設定する。特に、パルス幅設定回路３３０は、トランスミッションゲート３２０がオフになるとき、出力パルス信号ｃを所定のパルス幅の間入力パルス信号ａのリーディングエッジで変位した状態に保つ。パルス幅設定回路３３０は点線で示されてパルス遅延回路３１０に接続されている。これは、パルス遅延回路３１０から出力される複数の異なる遅延パルス信号ｂ１、ｂ２、・・・を選択してパルス幅設定回路３３０に用いるように構成しても良いし、全く用いないように構成しても良いからである。
【００２９】
図４に１実施例のパルス幅調整回路４００を示す。パルス幅調整回路４００はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路４００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路４１０は、６つの直列接続されたインバータ４１１〜４１６からなり、出力側から遡って１番目、２番目および３番目の各インバータ４１６、４１５および４１４からそれぞれ３つの異なる遅延パルス信号ｂ３、ｂ２およびｂ１を出力する。トランスミッションゲート４２０は第１ゲート４２１および第２ゲート４２２を有する。第１ゲート４２１には１番目のインバータ４１６から出力される遅延パルス信号ｂ３が印加され、第２ゲート４２２には２番目のインバータ４１５から出力される遅延パルス信号ｂ２が印加される。これらの遅延パルス信号ｂ３およびｂ２がそれぞれ第１ゲート４２１および第２ゲート４２２に印加されることにより、トランスミッションゲート４２０は、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になるときにオンになるように制御される（図５に示す回路４００のシミュレーションによる動作波形図を参照）。
【００３０】
トランスミッションゲート４２０の出力に接続された他のトランスミッションゲート４３０がパルス幅設定回路を構成する。他のトランスミッションゲート４３０は、パルス遅延回路４１０に接続され、３番目のインバータ４１４から出力される遅延パルス信号ｂ１を入力する。他のトランスミッションゲート４３０も、第１ゲート４３１および第２ゲート４３２を有する。第１ゲート４３１には２番目のインバータ４１５から出力される遅延パルス信号ｂ２が印加され、第２ゲート４３２には１番目のインバータ４１６から出力される遅延パルス信号ｂ３が印加される。これら２つの遅延パルス信号ｂ２およびｂ３のそれぞれ第１ゲート４３１および第２ゲート４３２への印加に応答して、他のトランスミッションゲート４３０は、トレーリングエッジが通過する前にトランスミッションゲート４２０をオフにして遮断された入力パルス信号ａから遅延パルス信号ｂ１の変位部分（隆起部分）へと繋がって出力パルス信号ｃが所定のパルス幅となるように、入力した遅延パルス信号ｂ１の通過を制御し、出力パルス信号ｃを生成する（図５に示す回路４００のシミュレーションによる動作波形図を参照）。遅延パルス信号ｂ１、ｂ２およびｂ３の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。
【００３１】
図５に図１および図４に示す回路１００および４００のシミュレーションによる動作波形図を示す。パルス信号のパルス幅を延長調整する場合に、実施例による回路４００の出力パルス信号ｃのリーディングエッジ位置（図５の下側）は、従来技術による回路１００の出力パルス信号ｃのリーディングエッジ位置（図５の上側）よりも左にシフトして早くなっており、出力パルス信号ｃ（パルス幅を調整したパルス信号）のリーディングエッジ遅延を低減できていることが確認される。
【００３２】
図６に１実施例のパルス幅調整回路６００を示す。パルス幅調整回路６００はパルス信号のパルス幅を短縮調整するように動作する。パルス幅調整回路６００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路６１０は、４つの直列接続されたインバータ６１１〜６１４からなり、出力側から遡って１番目および２番目の各インバータ６１４および６１３からそれぞれ２つの異なる遅延パルス信号ｂ２およびｂ１を出力する。トランスミッションゲート６２０は第１ゲート６２１および第２ゲート６２２を有する。第１ゲート６２１には１番目のインバータ６１４から出力される遅延パルス信号ｂ２が印加され、第２ゲート６２２には２番目のインバータ６１３から出力される遅延パルス信号ｂ１が印加される。これらの遅延パルス信号ｂ２およびｂ１がそれぞれ第１ゲート６２１および第２ゲート６２２に印加されることにより、トランスミッションゲート６２０は、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になって以降適切なタイミングでオンになるように制御される（図７に示す回路６００のシミュレーションによる動作波形図を参照）。
【００３３】
接地電圧とトランスミッションゲート６２０の出力との間に接続されたＮＦＥＴ６３０がパルス幅設定回路を構成する。ＮＦＥＴ６３０のゲート６３１は１番目のインバータ６１４の出力に接続される。１番目のインバータ６１４から出力される遅延パルス信号ｂ２は、トランスミッションゲート６２０の第１ゲート６２１に印加されるとともに、ＮＦＥＴ６３０のゲート６３１にも印加される。これにより、トレーリングエッジが通過する前にトランスミッションゲート６２０をオフにして遮断された入力パルス信号ａからそのまま出力パルス信号ｃが所定のパルス幅となるように、ＮＦＥＴ６３０をオンに制御して出力パルス信号ｃが生成される。（図７に示す回路６００のシミュレーションによる動作波形図を参照）。遅延パルス信号ｂ１およびｂ２の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。
【００３４】
図７に図２および図６に示す回路２００および６００のシミュレーションによる動作波形図を示す。パルス信号のパルス幅を短縮調整する場合にも、実施例による回路６００の出力パルス信号ｃのリーディングエッジ位置（図７の下側）は、従来技術による回路２００の出力パルス信号ｃのリーディングエッジ位置（図７の上側）よりも左にシフトして早くなっており、出力パルス信号ｃ（パルス幅を調整したパルス信号）のリーディングエッジ遅延を低減できていることが確認される。
【００３５】
図８に１実施例のパルス幅調整回路８００を示す。パルス幅調整回路８００はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路８００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路８１０は、５つの直列接続されたインバータ８１１〜８１５からなり、出力側から遡って１番目および２番目の各インバータ８１５および８１４からそれぞれ２つの異なる遅延パルス信号ｂ２およびｂ１を出力する。トランスミッションゲート８２０は第１ゲート８２１および第２ゲート８２２を有する。第１ゲート８２１には２番目のインバータ８１４から出力される遅延パルス信号ｂ１が印加され、第２ゲート８２２には１番目のインバータ８１５から出力される遅延パルス信号ｂ２が印加される。これらの遅延パルス信号ｂ１およびｂ２がそれぞれ第１ゲート８２１および第２ゲート８２２に印加されることにより、トランスミッションゲート８２０は、入力パルス信号ａのリーディングエッジが通過するまではオンになり、入力パルス信号ａのトレーリングエッジが通過する前にオフになり、出力パルス信号ｃが所定のパルス幅になるときにオンになるように制御される（図９に示す回路８００のシミュレーションによる動作波形図を参照）。
【００３６】
電源電圧とトランスミッションゲート８２０の出力との間に接続されたＰＦＥＴ８３０がパルス幅設定回路を構成する。ＰＦＥＴ８３０のゲート８３１は１番目のインバータ８１５の出力に接続される。１番目のインバータ８１５から出力される遅延パルス信号ｂ２は、トランスミッションゲート８２０の第２ゲート８２２に印加されるとともに、ＰＦＥＴ８３０のゲート８３１にも印加される。遅延パルス信号ｂ２がＰＦＥＴ８３０のゲート８３１に印加されると、ＰＦＥＴ８３０はオンになってトランスミッションゲート８２０の出力を高い電圧に保持する。これにより、トレーリングエッジが通過する前にトランスミッションゲート８２０をオフにして遮断された入力パルス信号ａからトランスミッションゲート８２０の出力での高い電圧部分へと繋がって出力パルス信号ｃが所定のパルス幅となるように、ＰＦＥＴ８３０をオンに制御して出力パルス信号ｃが生成される。（図９に示す回路８００のシミュレーションによる動作波形図を参照）。遅延パルス信号ｂ１およびｂ２の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。
【００３７】
図１０に１実施例のパルス幅調整回路１０００を示す。パルス幅調整回路１０００はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路１０００では入力パルス信号ａに隆起パルスを使用する。パルス遅延回路８１０およびトランスミッションゲート８２０は図８に示した回路と同じ構成を有し、パルス幅設定回路１０３０の構成が図８に示した回路とは相違するので、パルス幅設定回路１０３０について説明する。
【００３８】
パルス幅設定回路１０３０はインバータ１０３１とＰＦＥＴ１０３２とからなる。インバータ１０３１は、入力がトランスミッションゲート８２０の出力に接続され、出力がＰＦＥＴ１０３２のゲート１０３３に接続される。ＰＦＥＴ１０３２は電源電圧とトランスミッションゲート８２０の出力との間に接続される。パルス幅設定回路１０３０は、パルス遅延回路８１０に接続されないので、パルス遅延回路８１０から出力される遅延パルス信号に応答して動作しない。パルス幅設定回路１０３０は、トランスミッションゲート８２０の出力電圧に応答して動作する。トランスミッションゲート８２０の出力電圧は、トランスミッションゲート８２０がオンになっていて入力パルス信号ａのリーディングエッジが通過するときに高くなり、入力パルス信号ａのトレーリングエッジが通過する前にトランスミッションゲート８２０がオフになっても、高くなっている。この高い電圧は既にインバータ１０３１に入力され、ＰＦＥＴ１０３２はオンになっているので、トランスミッションゲート８２０がオフからオンになって入力パルス信号ａの低い電圧が通過するまで、高い電圧は保たれる。このように、トレーリングエッジが通過する前にトランスミッションゲート８２０をオフにして遮断された入力パルス信号ａからトランスミッションゲート８２０の出力での高い電圧部分へと繋がって出力パルス信号ｃが所定のパルス幅となるように、ＰＦＥＴ１０３２をオンに制御して出力パルス信号ｃが生成される。（図１１に示す回路１０００のシミュレーションによる動作波形図を参照）。パルス幅設定回路１０３０の制御ではなくてトランスミッションゲート８２０の制御に使用される遅延パルス信号ｂ１およびｂ２の遅延量を調整することで、出力パルス信号ｃのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。
【００３９】
図１２に各実施例の回路によるパルス幅調整パルス信号のリーディングエッジ遅延低減率の例を表にして示す。表に示されたデータは各回路のシミュレーションによる動作波形から得ている。（Ａ）にはパルス信号のパルス幅を延長調整する回路が示され、（Ｂ）にはパルス信号のパルス幅を短縮調整する回路が示される。従来の回路１００に対して、各実施例の回路４００、８００および１０００では、それぞれ、６．４ｐｓ、７．１ｐｓおよび６．１ｐｓの遅延量Δが低減され、６７％、７４％および６４％の遅延低減率が確認される。また、従来の回路２００に対して、実施例の回路６００では、９．６ｐｓの遅延量Δが低減され、７７％の遅延低減率が確認される。リーディングエッジに関して、図５および図７に示されるように、従来の回路１００および２００では、入力パルス信号aの波形変化開始点と出力パルス信号cの波形変化開始点とは明らかに違っているが、図５、図７、図９および図１１に示されるように、実施例の回路４００、６００、８００および１０００では、入力パルス信号aの波形変化開始点と出力パルス信号cの波形変化開始点とはほぼ等しいことから、前段のドライバのサイズとトランスミッションゲートのサイズを調整することでパルス信号のスルーを改善して、より遅延を低減することも可能である。
【００４０】
以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。たとえば、ＣＭＯＳ回路の常として、ＰＦＥＴとＮＦＥＴを入れ替えて信号の極性を逆にする、即ち、隆起するパルスとは逆の降下するパルスにすることが可能である。
【符号の説明】
【００４１】
３００  パルス幅調整回路
３１０  パルス遅延回路
３２０  トランスミッションゲート
３３０  パルス幅設定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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