(57)【特許請求の範囲】
【請求項１】
第１のインバータと第２のインバータを有し、
ｐ型トランジスタである第１のトランジスタ及び第５のトランジスタと、
ｎ型トランジスタである第２乃至第４のトランジスタ及び第６乃至第８のトランジスタと、を有し、
前記第１のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのソースまたはドレインの一方と、第１の電源と、電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのソースまたはドレインの一方と、電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの一方と、電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記第６のトランジスタのソースまたはドレインの一方と、電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方は、第７のトランジスタのソースまたはドレインの一方と、電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第７のトランジスタのソースまたはドレインの他方と、第２の電源と、電気的に接続され、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと、前記第８のトランジスタのゲートと、前記第１のインバータの入力と、電気的に接続され、
前記第８のトランジスタのソースまたはドレインの一方は、前記第１のトランジスタのソースまたはドレインの他方と、電気的に接続され、
前記第８のトランジスタのソースまたはドレインの他方は、前記第７のトランジスタのゲートと、電気的に接続され、
前記第２のインバータの入力は、前記第５のトランジスタのソースまたはドレインの他方と、電気的に接続され、
前記第２のインバータの出力は、前記第４のトランジスタのソースまたはドレインの一方と、電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのゲートと、電気的に接続され、
前記第１のインバータの出力は、前記第４のトランジスタのゲートと、前記第５のトランジスタのゲートと、前記第６のトランジスタのゲートと、電気的に接続され、
入力端子は、前記第１のインバータの入力と電気的に接続され、
出力端子は、前記第２のインバータの入力と電気的に接続されていることを特徴とする分周回路。
【請求項２】
請求項１において、
前記第１の電源は、前記第２の電源よりも高い電位を供給することを特徴とする分周回路。
【請求項３】
請求項１または請求項２において、
前記第８のトランジスタのソースもしくはドレインの一方または前記第２のインバータの入力の少なくとも一方に、容量素子が電気的に接続されていることを特徴とする分周回路。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第４のトランジスタは、チャネルが形成される半導体層が酸化物半導体であることを特徴とする分周回路。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第８のトランジスタは、チャネルが形成される半導体層が酸化物半導体であることを特徴とする分周回路。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第２のトランジスタまたは前記第３のトランジスタの少なくとも一方は、チャネルが形成される半導体層が酸化物半導体であることを特徴とする分周回路。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第６のトランジスタまたは前記第７のトランジスタの少なくとも一方は、チャネルが形成される半導体層が酸化物半導体であることを特徴とする分周回路。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記分周回路を用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は分周回路に関する。また、分周回路を用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体素子、電気光学装置、記憶装置、信号処理装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの半導体装置は、その用途によって多種多様な構成を有している。また、このような半導体装置は、複数の回路により構成されており、例えば、データやプログラムを記憶するための回路（メインメモリ）の他に、レジスタ、キャッシュメモリなど、各種の記憶回路が設けられている。
【０００４】
レジスタは、演算回路による演算処理や、プログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして、演算回路による演算処理を高速化させることを目的として設けられている。
【０００５】
このような複数の回路を有する半導体装置では、発振回路で生成された高い周波数のクロック信号を、分周回路を用いて低い周波数のクロック信号に変換し、変換されたクロック信号を各回路の同期を取るために用いている。
【０００６】
分周回路は、一般的に、遅延型フリップフロップ（ＤＦＦ：Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）回路を用いて構成される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２２４０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
まず、図９を用いて一般的な分周回路の構成と動作の一例を示しておく。図９（Ａ）は、ＤＦＦ（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）回路を用いた分周回路１００のブロック図である。分周回路１００は、ＤＦＦ回路１０１、ＤＦＦ回路１０２、及びＤＦＦ回路１０３で示す３つのＤＦＦ回路を、３段直列に接続した構成を示している。
【０００９】
ＤＦＦ回路１０１乃至ＤＦＦ回路１０３は、それぞれ、クロック信号入力部ＣＫ、入力部Ｄ、出力部Ｑ、及び出力部Ｑバーを有している。ＤＦＦ回路１０１は、クロック信号入力部ＣＫが端子部１１１と電気的に接続されている。端子部１１１には、特定の周波数を有するクロック信号ＣＬＫが入力される。端子部１１１に入力されたクロック信号ＣＬＫは、クロック信号入力部ＣＫを介してＤＦＦ回路１０１に入力される。ＤＦＦ回路１０１の出力部Ｑバーは、ＤＦＦ回路１０１の入力部Ｄと電気的に接続されている。また、ＤＦＦ回路１０１の出力部Ｑは、ノード１１２を介して、ＤＦＦ回路１０２のクロック信号入力部ＣＫに電気的に接続されている。ＤＦＦ回路１０２の出力部Ｑバーは、ＤＦＦ回路１０２の入力部Ｄと電気的に接続されている。また、ＤＦＦ回路１０２の出力部Ｑは、ノード１１３を介して、ＤＦＦ回路１０３のクロック信号入力部ＣＫに電気的に接続されている。ＤＦＦ回路１０３の出力部Ｑバーは、ＤＦＦ回路１０３の入力部Ｄと電気的に接続されている。また、ＤＦＦ回路１０３の出力部Ｑは、端子部１１４と電気的に接続されている。
【００１０】
図９（Ｂ）は、一般的なＤＦＦ回路１０１の構成を回路記号を用いて示した図である。図９（Ｂ）に示すＤＦＦ回路１０１は、インバータ１２１、インバータ１２２、及びインバータ１２３と、アナログスイッチ１２４及びアナログスイッチ１２５と、クロックドインバータ１２６、及びクロックドインバータ１２７を有している。
【００１１】
図９（Ｂ）において、端子部１１１とインバータ１２１の入力部が接続するノード１１５がクロック信号入力部ＣＫに相当する。インバータ１２１は、入力されたクロック信号ＣＬＫの反転信号であるクロックバー信号ＣＬＫＢを生成し、ノード１１６へ出力する。アナログスイッチ１２４、アナログスイッチ１２５、クロックドインバータ１２６、及びクロックドインバータ１２７は、クロック信号ＣＬＫ及びクロックバー信号ＣＬＫＢと同期して動作する。また、アナログスイッチ１２４の入力が入力部Ｄに相当し、アナログスイッチ１２５の出力が出力部Ｑバーに相当する。
【００１２】
なお、ＤＦＦ回路１０２、及びＤＦＦ回路１０３も、ＤＦＦ回路１０１と同様の構成を有する。
【００１３】
図９（Ｃ）は、分周回路１００の動作を説明するタイミングチャートであり、端子部１１１、ノード１１２、ノード１１３、及び端子部１１４における電位の時間変化を示している。端子部１１１に入力されたクロック信号ＣＬＫは、ＤＦＦ回路１０１により、周波数が１／２倍（周期が２倍）されてノード１１２に出力される。
【００１４】
また、端子部１１１に入力されたクロック信号ＣＬＫは、ＤＦＦ回路１０１及びＤＦＦ回路１０２により、周波数が１／４倍（周期が４倍）されてノード１１３に出力される。
【００１５】
また、端子部１１１に入力されたクロック信号ＣＬＫは、ＤＦＦ回路１０１、ＤＦＦ回路１０２、及びＤＦＦ回路１０３により、周波数が１／８倍（周期が８倍）されて、端子部１１４に出力される。このように、ＤＦＦ回路が一段増える毎に、クロック信号ＣＬＫの周波数が１／２倍される。
【００１６】
つづいて、図１０に、図９（Ｂ）に示した回路記号と、その回路構成を説明する回路図を示す。
【００１７】
図１０（Ａ１）は、インバータを示す回路記号であり、図１０（Ａ２）は、インバータの回路構成を説明する回路図である。インバータは、ｐ型トランジスタ１３１と、ｎ型トランジスタ１３２を有し、ｐ型トランジスタ１３１のソースまたはドレインの一方が高電源電位ＶＤＤに電気的に接続され、ソースまたはドレインの他方が出力端子Ｏｕｔに電気的に接続されている。また、ｎ型トランジスタ１３２のソースまたはドレインの一方が低電源電位ＶＳＳに電気的に接続され、ソースまたはドレインの他方が出力端子Ｏｕｔに電気的に接続されている。ｐ型トランジスタ１３１及びｎ型トランジスタ１３２のゲートは、入力端子Ｉｎに電気的に接続されている。
【００１８】
ここで、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」ともいう）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」ともいう）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【００１９】
インバータは、入力された信号を反転して出力する機能を有する。例えば、インバータの入力端子Ｉｎに”１”に相当する信号（例えば、ＶＤＤ）が入力されると、出力端子Ｏｕｔに”０”（例えば、ＶＳＳ）が出力される。また、インバータの入力端子Ｉｎに”０”に相当する信号が入力されると、出力端子Ｏｕｔに”１”が出力される。
【００２０】
図１０（Ｂ１）は、アナログスイッチを示す回路記号であり、図１０（Ｂ２）は、アナログスイッチの回路構成を説明する回路図である。アナログスイッチは、ｎ型トランジスタ１３３とｐ型トランジスタ１３４を有し、ｎ型トランジスタ１３３のソースまたはドレインの一方と、ｐ型トランジスタ１３４のソースまたはドレインの一方が入力端子Ｉｎに電気的に接続され、ｎ型トランジスタ１３３のソースまたはドレインの他方と、ｐ型トランジスタ１３４のソースまたはドレインの他方が出力端子Ｏｕｔに電気的に接続されている。また、ここでは、ｐ型トランジスタ１３４のゲートにクロック信号ＣＬＫが供給され、ｎ型トランジスタ１３３のゲートにクロックバー信号ＣＬＫＢが供給される例を示している。
【００２１】
このような構成とすることで、クロック信号ＣＬＫ及びクロックバー信号ＣＬＫＢに同期して、入力端子Ｉｎと出力端子Ｏｕｔの間を導通、非導通とすることができる。
【００２２】
図１０（Ｃ１）は、クロックドインバータを示す回路記号であり、図１０（Ｃ２）は、クロックドインバータの回路構成を説明する回路図である。クロックドインバータは、図１０（Ａ２）に示したインバータのｐ型トランジスタ１３１とＶＤＤの間に、さらにｐ型トランジスタ１３５を設け、インバータのｎ型トランジスタ１３２とＶＳＳの間に、さらにｎ型トランジスタ１３６を設けた構成を有する。
【００２３】
具体的には、ｐ型トランジスタ１３５のソースまたはドレインの一方がＶＤＤに電気的に接続され、ソースまたはドレインの他方がｐ型トランジスタ１３１のソースまたはドレインの一方に電気的に接続される。また、ｎ型トランジスタ１３６のソースまたはドレインの一方がＶＳＳに電気的に接続され、ソースまたはドレインの他方がｎ型トランジスタ１３２のソースまたはドレインの一方に電気的に接続される。図１０（Ｃ２）では、ｐ型トランジスタ１３５のゲートにクロックバー信号ＣＬＫＢが供給され、ｎ型トランジスタ１３６のゲートにクロック信号ＣＬＫが供給される例を示している。
【００２４】
クロックドインバータは、ｐ型トランジスタ１３５とｎ型トランジスタ１３６がオン状態の時に、入力端子Ｉｎに”１”に相当する信号（例えば、ＶＤＤ）が入力されると、出力端子Ｏｕｔに”０”（例えば、ＶＳＳ）が出力される。また、ｐ型トランジスタ１３５とｎ型トランジスタ１３６がオン状態の時に、入力端子Ｉｎに”０”に相当する信号（例えば、ＶＳＳ）が入力されると、出力端子Ｏｕｔに”１”（例えば、ＶＤＤ）が出力される。また、ｐ型トランジスタ１３５とｎ型トランジスタ１３６がオフ状態のときは、出力されない。
【００２５】
このような構成とすることで、クロック信号ＣＬＫ及びクロックバー信号ＣＬＫＢと同期して、入力された信号を反転して出力することができる。
【００２６】
このように、これまでの一般的な分周回路１００では、一つのＤＦＦ回路１０１において、３つのインバータ、２つのアナログスイッチ、２つのクロックドインバータが用いられ、少なくとも合計１８個のトランジスタが使用されることとなり、占有面積が大きくなるという問題があった。また、使用するトランジスタ数が多いため、消費電力が増えるという問題があった。
【００２７】
また、従来のインバータでは、出力信号が”１”から”０”、もしくは”０”から”１”へ切りかわる時に、ＶＤＤとＶＳＳの間に貫通電流が生じやすく、消費電力の低減が難しいという問題があった。
【課題を解決するための手段】
【００２８】
従来よりも少ないトランジスタ数で分周回路を構成することで、分周回路の占有面積と、消費電力の低減を可能とする。
【００２９】
本発明の一態様は、第１のインバータと第２のインバータを有し、ｐ型トランジスタである第１のトランジスタ及び第５のトランジスタと、ｎ型トランジスタである第２乃至第４のトランジスタ、及び第６乃至第８のトランジスタと、を有し、第１のトランジスタ、及び第５のトランジスタのソースまたはドレインの一方は、第１の電源に電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方と、第７のトランジスタのソースまたはドレインの他方は、第２の電源に電気的に接続され、第１のトランジスタのゲートと、第２のトランジスタのゲートは、第８のトランジスタのゲートと、第１のインバータの入力と電気的に接続され、第８のトランジスタのソースまたはドレインの一方は、第１のトランジスタのソースまたはドレインの他方と、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第８のトランジスタのソースまたはドレインの他方は、第７のトランジスタのゲートに電気的に接続され、第２のインバータの入力は、第５のトランジスタのソースまたはドレインの他方と、第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のインバータの出力は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第３のトランジスタのゲートと電気的に接続され、第１のインバータの出力は、第４のトランジスタのゲートと、第５及び第６のトランジスタのゲートと電気的に接続されていることを特徴とする。
【００３０】
第１の電源は、第２の電源よりも高い電位を供給する。また、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（以下、ＯＳ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタともいう）のオフ電流は、シリコンを用いたトランジスタのオフ電流に比べて著しく少ない。
【００３１】
第４のトランジスタに、ＯＳトランジスタを用いることで、第４のトランジスタのソースまたはドレインに接続するノードの電位を安定して維持することができる。また、第８のトランジスタに、ＯＳトランジスタを用いることで、第８のトランジスタのソースまたはドレインに接続するノードの電位を安定して維持することができる。
【００３２】
また、ＯＳトランジスタは、第４のトランジスタや、第８のトランジスタ以外のトランジスタに用いることも可能である。このように、ＯＳトランジスタを用いることで、動作が安定し、信頼性の高い半導体装置を実現することが可能となる。
【発明の効果】
【００３３】
本発明の一態様により、占有面積の小さい分周回路を提供することができる。
【００３４】
本発明の一態様により、消費電力が低減された分周回路を提供することができる。
【００３５】
本発明の一態様である分周回路を用いることにより、消費電力が低減された半導体装置を提供することができる。
【００３６】
本発明の一態様により、動作が安定し、信頼性の高い半導体装置を提供することができる。
【００３７】
本発明の一態様は、少なくとも上記課題の一を解決する。
【図面の簡単な説明】
【００３８】
【図１】分周回路とＦＦ回路の構成を示す図。
【図２】ＦＦ回路の構成を示す図。
【図３】ＦＦ回路の動作を説明するタイミングチャート。
【図４】各動作期間におけるＦＦ回路が有するトランジスタの状態を示す図。
【図５】各動作期間におけるＦＦ回路が有するトランジスタの状態を示す図。
【図６】分周回路の動作を説明するタイミングチャート。
【図７】ＦＦ回路の構成を示す回路図。
【図８】分周回路とＦＦ回路の構成を示す図。
【図９】一般的な分周回路の構成と動作の一例を示す図。
【図１０】回路記号及びその回路構成を説明する回路図。
【図１１】ＣＰＵの構成を説明する図。
【図１２】トランジスタの作製方法を説明する断面図。
【図１３】トランジスタの作製方法を説明する断面図。
【図１４】トランジスタの作製方法を説明する断面図。
【図１５】トランジスタの構成例を示す断面図。
【図１６】トランジスタの構成例を示す断面図。
【図１７】電子機器の例を示す図。
【図１８】酸化物材料の結晶構造を説明する図。
【図１９】酸化物材料の結晶構造を説明する図。
【図２０】酸化物材料の結晶構造を説明する図。
【図２１】酸化物材料の結晶構造を説明する図。
【図２２】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。
【図２３】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２４】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２５】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図２６】計算に用いたトランジスタの断面構造を説明する図。
【図２７】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２８】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２９】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３０】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３１】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３２】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図３３】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【発明を実施するための形態】
【００３９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４０】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００４１】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４２】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４３】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４４】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００４５】
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００４６】
（実施の形態１）
図１乃至図６を用いて、本発明の一態様である分周回路の構成と動作の一例について説明する。分周回路は、１つまたは複数のＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）回路を有する。本実施の形態では、ＦＦ回路２０１、ＦＦ回路２０２、及びＦＦ回路２０３で示す、３つのＦＦ回路を有する分周回路２００を例示して説明する。
【００４７】
図１（Ａ）は、分周回路２００の構成を示すブロック図であり、ＦＦ回路２０１乃至ＦＦ回路２０３が、３段直列に接続されている。
【００４８】
ＦＦ回路２０１乃至ＦＦ回路２０３は、それぞれ、クロック信号入力部ＣＫ、入力部Ｄ、出力部Ｑ、及び出力部Ｑバーを有している。ＦＦ回路２０１は、クロック信号入力部ＣＫが端子部２１１と電気的に接続されている。端子部２１１には、特定の周波数を有するクロック信号ＣＬＫが入力される。端子部２１１に入力されたクロック信号ＣＬＫは、クロック信号入力部ＣＫを介してＦＦ回路２０１に入力される。ＦＦ回路２０１の出力部Ｑバーは、ＦＦ回路２０１の入力部Ｄと電気的に接続されている。また、ＦＦ回路２０１の出力部Ｑは、ノード２１２を介して、ＦＦ回路２０２のクロック信号入力部ＣＫに電気的に接続されている。ＦＦ回路２０２の出力部Ｑバーは、ＦＦ回路２０２の入力部Ｄと電気的に接続されている。また、ＦＦ回路２０２の出力部Ｑは、ノード２１３を介して、ＦＦ回路２０３のクロック信号入力部ＣＫに電気的に接続されている。ＦＦ回路２０３の出力部Ｑバーは、ＦＦ回路２０３の入力部Ｄと電気的に接続されている。また、ＦＦ回路２０３の出力部Ｑは、端子部２１４と電気的に接続されている。
【００４９】
図１（Ｂ）は、ＦＦ回路２０１の構成を示す回路図である。
【００５０】
なお、図中、トランジスタに、ＯＳトランジスタを用いる箇所に、「ＯＳ」の符号を付している。
【００５１】
図１（Ｂ）に示すＦＦ回路２０１は、インバータ２２１（第１のインバータともいう）、及びインバータ２２２（第２のインバータともいう）を有し、ｐ型のトランジスタ２３１（第１のトランジスタともいう）、及びトランジスタ２３４（第５のトランジスタともいう）と、ｎ型のトランジスタ２３２（第２のトランジスタともいう）、トランジスタ２３３（第３のトランジスタともいう）、トランジスタ２３５（第６のトランジスタともいう）、及びトランジスタ２３６（第７のトランジスタともいう）を有し、ＯＳトランジスタであるトランジスタ２３７（第４のトランジスタともいう）、及びトランジスタ２３８（第８のトランジスタともいう）を有する。
【００５２】
端子部２１１とインバータ２２１の入力部が接続するノード２１６がクロック信号入力部ＣＫに相当する。インバータ２２１は、入力されたクロック信号ＣＬＫの反転信号であるクロックバー信号ＣＬＫＢを生成し、ノード２１５へ出力する。トランジスタ２３１のソースまたはドレインの一方はＶＤＤに電気的に接続され、ソースまたはドレインの他方はノード２１７に電気的に接続されている。トランジスタ２３２のソースまたはドレインの一方はノード２１７に電気的に接続されている。トランジスタ２３１及びトランジスタ２３２のゲートは、ノード２１６に電気的に接続されている。トランジスタ２３３のソースまたはドレインの一方はＶＳＳに電気的に接続され、ソースまたはドレインの他方は、トランジスタ２３２のソースまたはドレインの他方に電気的に接続されている。トランジスタ２３７のソースまたはドレインの一方は、ノード２１９を介してトランジスタ２３３のゲートに電気的に接続され、ソースまたはドレインの他方は、ノード２１８に電気的に接続されている。インバータ２２２は、入力部がノード２１２に電気的に接続され、出力部がノード２１８に電気的に接続されている。
【００５３】
トランジスタ２３４のソースまたはドレインの一方はＶＤＤに電気的に接続され、ソースまたはドレインの他方はノード２１２に電気的に接続されている。トランジスタ２３５のソースまたはドレインの一方はノード２１２に電気的に接続されている。トランジスタ２３４及びトランジスタ２３５のゲートは、ノード２１５に電気的に接続されている。トランジスタ２３６のソースまたはドレインの一方はＶＳＳに電気的に接続され、ソースまたはドレインの他方は、トランジスタ２３５のソースまたはドレインの他方と電気的に接続されている。トランジスタ２３８のソースまたはドレインの一方は、ノード２２０を介してトランジスタ２３６のゲートに電気的に接続され、ソースまたはドレインの他方は、ノード２１７に電気的に接続されている。
【００５４】
次に、ＦＦ回路２０１の動作について図３乃至図６を用いて説明する。図３は、ＦＦ回路２０１の動作を説明するタイミングチャートであり、動作期間ｔ１乃至ｔ４における各ノードの電位を示している。図４及び図５は各動作期間におけるＦＦ回路２０１が有するトランジスタの状態を示している。
【００５５】
なお、以下に示す動作説明はこれに限定されず、各トランジスタの導通状態が同じ動作となれば、適宜各トランジスタの導電型、論理回路の組み合わせ、及び各信号の電位を設定することができる。ここでは、各信号をＨ電位とＬ電位で表し、Ｈ電位はｎ型トランジスタをオン状態、ｐ型トランジスタをオフ状態とする電位（例えば、ＶＤＤ）とし、Ｌ電位はｐ型トランジスタをオン状態、ｎ型トランジスタをオフ状態とする電位（例えば、ＶＳＳ）とする。なお、ノード２１９の電位は初期状態としてＨ電位であるとし、ノード２２０の電位は初期状態としてＨ電位であるとする。また、クロック信号ＣＬＫは、特定の周期（周波数）でＨ電位またはＬ電位に変化するものとする。また、図４及び図５において、オフ状態となったトランジスタには、×印を付記している。
【００５６】
まず、図３の期間ｔ１の動作について、図４（Ａ）を用いて説明する。
【００５７】
期間ｔ１では、端子部２１１からクロック信号ＣＬＫのＨ電位が入力され、ノード２１６の電位がＨ電位となり、インバータ２２１によりクロックバー信号ＣＬＫＢが生成されて、ノード２１５の電位がＬ電位となる。すると、トランジスタ２３７がオフ状態となり、ノード２１９にはＨ電位が保持され、トランジスタ２３３もオン状態が保持される。
【００５８】
また、ノード２１６がＨ電位となるため、トランジスタ２３１がオフ状態、トランジスタ２３２がオン状態となり、ノード２１７とノード２２３が導通され、ノード２１７にＬ電位（ＶＳＳ）が供給される。
【００５９】
また、ノード２１５の電位はＬ電位であるため、トランジスタ２３４がオン状態となり、トランジスタ２３５がオフ状態となる。すると、ノード２１２にＨ電位（ＶＤＤ）が供給され、インバータ２２２からＬ電位が出力されて、ノード２１８がＬ電位となる。
【００６０】
また、トランジスタ２３８がオン状態となり、ノード２１７とノード２２０が導通し、ノード２２０の電位がＬ電位となる。よって、トランジスタ２３６はオフ状態となる。
【００６１】
次に、図３の期間ｔ２の動作について、図４（Ｂ）を用いて説明する。
【００６２】
期間ｔ２では、端子部２１１からクロック信号ＣＬＫのＬ電位が入力され、ノード２１６の電位がＬ電位となり、インバータ２２１によりクロックバー信号ＣＬＫＢが生成されて、ノード２１５の電位がＨ電位となる。ノード２１６の電位がＬ電位になると、トランジスタ２３８、及びトランジスタ２３２がオフ状態となり、トランジスタ２３１がオン状態となり、ノード２１７にＨ電位が供給される。
【００６３】
トランジスタ２３８はオフ状態であるため、ノード２１７とノード２２０は導通されず、ノード２２０の電位はＬ電位のまま保持され、トランジスタ２３６もオフ状態が保持される。
【００６４】
また、ノード２１５の電位がＨ電位となるため、トランジスタ２３４がオフ状態、トランジスタ２３５がオン状態となるが、トランジスタ２３６がオフ状態であるため、ノード２１２は電気的に浮遊した状態（フローティング状態）となり、ノード２１２の電荷は移動できずに保持される。ここでは、結果的にノード２１２にＨ電位が保持される。よって、インバータ２２２からは、ノード２１８にＬ電位が出力される。また、ノード２１５がＨ電位となるため、トランジスタ２３７がオン状態となり、ノード２１８とノード２１９が導通し、ノード２１９の電位がＬ電位となる。よって、トランジスタ２３３はオフ状態となる。
【００６５】
次に、図３の期間ｔ３の動作について、図５（Ａ）を用いて説明する。
【００６６】
期間ｔ３では、端子部２１１からクロック信号ＣＬＫのＨ電位が入力され、ノード２１６の電位がＨ電位となり、インバータ２２１によりクロックバー信号ＣＬＫＢが生成されて、ノード２１５の電位がＬ電位となる。ノード２１５の電位がＬ電位になると、トランジスタ２３７がオフ状態となり、ノード２１９の電位（Ｌ電位）が保持され、トランジスタ２３３もオフ状態が保持される。
【００６７】
また、ノード２１６の電位がＨ電位になると、トランジスタ２３２がオン状態となり、トランジスタ２３１がオフ状態となるが、トランジスタ２３３がオフ状態であるため、ノード２１７は電気的に浮遊した状態（フローティング状態）となり、ノード２１７の電荷は移動できずに保持される。ここでは、結果的にノード２１７にＨ電位が保持される。また、トランジスタ２３８がオン状態となり、ノード２１７とノード２２０が導通し、ノード２２０の電位がＨ電位となる。よって、トランジスタ２３６がオン状態となる。
【００６８】
ノード２１５の電位がＬ電位となるため、トランジスタ２３４がオン状態、トランジスタ２３５がオフ状態となり、ノード２１２にＨ電位が供給され、インバータ２２２からＬ電位が出力されて、ノード２１８がＬ電位となる。
【００６９】
次に、図３の期間ｔ４の動作について、図５（Ｂ）を用いて説明する。
【００７０】
期間ｔ４では、端子部２１１からクロック信号ＣＬＫのＬ電位が入力され、ノード２１６の電位がＬ電位となり、インバータ２２１によりクロックバー信号ＣＬＫＢが生成されて、ノード２１５の電位がＨ電位となる。ノード２１６の電位がＬ電位になると、トランジスタ２３８がオフ状態となり、ノード２２０の電位（Ｈ電位）が保持され、トランジスタ２３６もオン状態が保持される。
【００７１】
また、ノード２１５の電位がＨ電位になると、トランジスタ２３４がオフ状態となり、トランジスタ２３５がオン状態となり、ノード２１２とノード２２３が導通され、ノード２１２にＬ電位（ＶＳＳ）が供給される。ノード２１２にＬ電位が供給されると、インバータ２２２からＨ電位が出力されて、ノード２１８がＨ電位となる。
【００７２】
また、ノード２１５の電位がＨ電位になると、トランジスタ２３７がオン状態となり、ノード２１８とノード２１９が導通され、ノード２１９がＨ電位となり、トランジスタ２３３がオン状態となる。
【００７３】
また、ノード２１６の電位がＬ電位になると、トランジスタ２３１がオン状態となり、トランジスタ２３２がオフ状態となり、ノード２１７がＨ電位となる。
【００７４】
このように、本発明の一態様であるＦＦ回路は、入力されたクロック信号ＣＬＫの半分の周波数を有する信号を出力することができる。また、本実施の形態ではＦＦ回路の出力としてノード２１２の電位を出力する例を示しているが、他のノードの電位を出力として用いてもよい。例えば、ノード２１９もしくはノード２２０の電位を出力として用いると、入力されたクロック信号ＣＬＫとデューティー比がほぼ同じで、半分の周波数を有する信号を出力することができる。
【００７５】
また、本実施の形態に開示するＦＦ回路は、カウンター回路など他の回路に用いることが可能である。
【００７６】
図６は、分周回路２００の動作を説明するタイミングチャートであり、端子部２１１、ノード２１２、ノード２１３、及び端子部２１４における電位の時間変化を示している。端子部２１１に入力されたクロック信号ＣＬＫは、ＦＦ回路２０１により、周波数が１／２倍（周期が２倍）されてノード２１２に出力される。
【００７７】
また、端子部２１１に入力されたクロック信号ＣＬＫは、ＦＦ回路２０１及びＦＦ回路２０２により、周波数が１／４倍（周期が４倍）されてノード２１３に出力される。
【００７８】
また、端子部２１１に入力されたクロック信号ＣＬＫは、ＦＦ回路２０１、ＦＦ回路２０２、及びＦＦ回路２０３により、周波数が１／８倍（周期が８倍）されて端子部１１４に出力される。このように、ＦＦ回路を１段通過する毎に、クロック信号ＣＬＫの周波数が１／２倍される。
【００７９】
例えば、ＦＦ回路を１５段直列接続した分周回路に、３２．７６８ｋＨｚの周波数を有するクロック信号ＣＬＫを入力すると、１Ｈｚの周波数を有するクロック信号ＣＬＫを得ることができる。すなわち、分周回路２００は、一定時間ごとに信号を生じさせるタイマー回路として用いることも可能である。
【００８０】
本発明の一態様であるＦＦ回路は、従来のＤＦＦ回路よりも少ないトランジスタ数で構成することが可能であり、用いるインバータ数も少ないため、貫通電流による消費電力の増加を抑えることができる。すなわち、従来よりも少ないトランジスタ数で分周回路を作製することができる。よって、占有面積が小さく、消費電力が低減された半導体装置を実現することができる。
【００８１】
また、ＯＳトランジスタは、シリコンを用いたトランジスタのオフ電流に比べて著しく低く、チャネル幅１μｍあたりのオフ電流値を１００ｚＡ以下、好ましくは１０ｚＡ以下、更に好ましくは１ｚＡ以下にすることができる。
【００８２】
すなわち、トランジスタ２３７として、ＯＳトランジスタを用いることで、トランジスタ２３７をオフ状態とした時にノード２１９の電位を安定して維持することができる。特に、ＦＦ回路の接続段数が増えると、ノード２１９の電位を、トランジスタ２３７をオフ状態として保持する時間が長くなるため、その効果が顕著となる。
【００８３】
同様に、トランジスタ２３８として、ＯＳトランジスタを用いることで、トランジスタ２３８をオフ状態とした時にノード２２０の電位を安定して維持することができる。
【００８４】
図２（Ａ）に示すＦＦ回路２５１は、ＦＦ回路２０１と同様の回路構成を有し、ＯＳトランジスタをトランジスタ２３７、及びトランジスタ２３８のみでなく、トランジスタ２３３、及びトランジスタ２３６にも用いたＦＦ回路である。なお、トランジスタ２３２や、トランジスタ２３５にＯＳトランジスタを用いてもよい。
【００８５】
トランジスタ２３２、及びトランジスタ２３３のどちらか一方もしくは両方にＯＳトランジスタを用いることで、トランジスタ２３１をオン状態としてノード２１７をＨ電位とする際に、ノード２１７の電荷がノード２２３へ漏れ出すことを防ぎ、効率よく電荷の供給を行うことができる。よって、消費電力を低減することが可能となる。
【００８６】
また、ＦＦ回路の接続段数が増えると、ノード２１７にＨ電位が保持される時間も長くなる。このため、トランジスタ２３２、及びトランジスタ２３３のどちらか一方もしくは両方に、ＯＳトランジスタを用いることで、ノード２１７の電位を安定して維持することができる。特に、トランジスタ２３３は、オフ状態となる時間がトランジスタ２３２よりも長いため、トランジスタ２３３にＯＳトランジスタを用いることが好ましい。
【００８７】
また、トランジスタ２３５、及びトランジスタ２３６のどちらか一方もしくは両方に、ＯＳトランジスタを用いることで、トランジスタ２３４をオン状態としてノード２１２をＨ電位とする際に、ノード２１２の電荷がノード２２３へ漏れ出すことを防ぎ、効率よく電荷の供給を行うことができる。よって、消費電力を低減することが可能となる。
【００８８】
また、トランジスタ２３５、及びトランジスタ２３６のどちらか一方もしくは両方に、ＯＳトランジスタを用いることで、ノード２１２の電位を安定して維持することができる。特に、トランジスタ２３６は、オフ状態となる時間がトランジスタ２３５よりも長いため、トランジスタ２３６にＯＳトランジスタを用いることが好ましい。
【００８９】
また、図２（Ｂ）および図２（Ｃ）は、インバータを構成するトランジスタに、ＯＳトランジスタを用いた回路図である。インバータを構成するトランジスタに、ＯＳトランジスタを用いることで、消費電力をより低減することが可能となる。
【００９０】
半導体装置が有するトランジスタに、ＯＳトランジスタを用いることで、動作が安定し、信頼性の高い半導体装置を実現することができる。また、消費電力が低減された半導体装置を実現することができる。
【００９１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９２】
（実施の形態２）
本実施の形態では、実施の形態１で説明したＦＦ回路２０１と異なる構成を有するＦＦ回路２６１について説明する。
【００９３】
図７は、ＦＦ回路２６１の構成を示す回路図である。ＦＦ回路２６１は、実施の形態１で説明したＦＦ回路２０１のノード２１２及びノード２１７に、容量素子２５２及び容量素子２５３を付加した構成を有する。
【００９４】
ＦＦ回路２６１が有する容量素子２５２の一方の電極はノード２１２に電気的に接続され、他方の電極は共通電位が供給される共通電極に電気的に接続されている。また、容量素子２５３の一方の電極はノード２１７に電気的に接続され、他方の電極は共通電位が供給される共通電極に電気的に接続されている。
【００９５】
ここでは、容量素子２５２及び容量素子２５３の他方の電極に、共通電位が供給される例について示しているが、該電極に供給される電位は固定電位であればよく、ＶＤＤやＶＳＳでもよく、それぞれが異なる電位であってもよい。
【００９６】
容量素子２５２及び容量素子２５３を付加することにより、ノード２１２及びノード２１７がフローティング状態となった時も、ノード２１２及びノード２１７の電位をより安定して維持することが可能となる。よって、半導体装置の信頼性をさらに高めることができる。
【００９７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９８】
（実施の形態３）
本実施の形態では、上記実施の形態で説明した分周回路２００と異なる構成を有する分周回路３００について説明する。図８（Ａ）は、分周回路３００の構成を示すブロック図であり、ＦＦ回路３０１乃至ＦＦ回路３０３が、３段直列に接続されている。
【００９９】
ＦＦ回路３０１乃至ＦＦ回路３０３は、それぞれ、クロック信号入力部ＣＫ、クロックバー信号入力部ＣＫバー、入力部Ｄ、出力部Ｑ、及び出力部Ｑバーを有している。ＦＦ回路３０１は、クロック信号入力部ＣＫが端子部３１１と電気的に接続されている。
【０１００】
端子部３１１には、特定の周波数を有するクロック信号ＣＬＫが入力される。端子部３１１に入力されたクロック信号ＣＬＫは、クロック信号入力部ＣＫを介してＦＦ回路３０１に入力される。また、端子部３１１はインバータ３４１を介してクロックバー信号入力部ＣＫバーと接続されている。端子部３１１にクロック信号ＣＬＫが入力されると、インバータ３４１からクロック信号ＣＬＫの反転信号であるクロックバー信号ＣＬＫＢが出力される。クロックバー信号ＣＬＫＢは、クロックバー信号入力部ＣＫバーを介してＦＦ回路３０１に入力される。
【０１０１】
ＦＦ回路３０１の出力部Ｑは、ノード３１２を介して、ＦＦ回路３０２のクロック信号入力部ＣＫに電気的に接続されている。また、ＦＦ回路３０１の出力部Ｑバーは、ＦＦ回路３０１の入力部Ｄ及びＦＦ回路３０２のクロックバー信号入力部ＣＫバーと電気的に接続されている。
【０１０２】
ＦＦ回路３０２の出力部Ｑは、ノード３１３を介して、ＦＦ回路３０３のクロック信号入力部ＣＫに電気的に接続されている。また、ＦＦ回路３０２の出力部Ｑバーは、ＦＦ回路３０２の入力部Ｄ及びＦＦ回路３０３のクロックバー信号入力部ＣＫバーと電気的に接続されている。ＦＦ回路３０３の出力部Ｑは、端子部３１４と電気的に接続されている。ＦＦ回路３０３の出力部Ｑバーは、ＦＦ回路３０３の入力部Ｄと電気的に接続されている。
【０１０３】
図８（Ｂ）は、ＦＦ回路３０１の構成を示す回路図である。
【０１０４】
図８（Ｂ）に示すノード３１６がクロック信号入力部ＣＫに相当する。また、ノード３１５がクロックバー信号入力部ＣＫバーに相当する。ＦＦ回路３０１は、図１（Ｂ）に示したＦＦ回路２０１からインバータ２２１を省略し、外部からクロックバー信号ＣＬＫＢを入力する点が異なる。なお、二段目以降のＦＦ回路には、前段のＦＦ回路の出力部Ｑバーから出力される信号をクロックバー信号ＣＬＫＢとして用いることができる。
【０１０５】
ＦＦ回路３０１では、インバータ２２１を形成しないため、ＦＦ回路２０１に比べて占有面積を小さくすることができる。すなわち、分周回路３００は、分周回路２００よりも占有面積を小さくすることができる。なお、その他の回路構成や動作方法は、ＦＦ回路２０１と同様とすることができるため、その説明は割愛する。
【０１０６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１０７】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成について説明する。
【０１０８】
図１１に、本実施の形態のＣＰＵの構成を示す。図１１に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１０９】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０１１０】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０１１１】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は上記実施の形態で示した構成を有する分周回路を含み、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部（分周回路）を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。
【０１１２】
ＣＰＵの構成に、上記実施の形態で示した分周回路を用いることで、ＣＰＵの占有面積を小さくすることが可能となり、消費電力の低減を行うことができる。
【０１１３】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の分周回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０１１４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１１５】
（実施の形態５）
本実施の形態では、ＯＳトランジスタと、チャネルが形成される半導体層にシリコンを用いたトランジスタとを例に挙げて、上記実施の形態に示したＦＦ回路に適用可能なトランジスタの構成と作製方法について、図１２乃至図１５に示す断面図を用いて説明する。
【０１１６】
図１２（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１１７】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１１８】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、説明するが、半導体膜７０２には非晶質半導体や、単結晶半導体、多結晶半導体、微結晶半導体などの結晶性半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。
【０１１９】
以下、トランジスタ７３２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１２０】
半導体膜７０２には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。しきい値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、しきい値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、しきい値電圧を大まかに調整するためにボンド基板に対して行った上で、しきい値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０１２１】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０１２２】
次に、図１２（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜７０２の一部に添加することで、不純物領域７０４を形成する。
【０１２３】
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
【０１２４】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１２５】
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル、酸化マグネシウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
【０１２６】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１２７】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１２８】
次いで、マスク７０５を除去した後、図１２（Ｃ）に示すように、ゲート絶縁膜７０３の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形成した後、ゲート電極７０７及び導電膜７０８を形成する。
【０１２９】
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。導電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、マグネシウム（Ｍｇ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１３０】
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積層された複数の導電膜で形成されていても良い。
【０１３１】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１３２】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１３３】
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１３４】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１３５】
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いたドライエッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１３６】
次に、図１２（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半導体膜７０２に形成される。
【０１３７】
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１３８】
次いで、図１３（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的には、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル、または酸化マグネシウムなどの無機の絶縁膜を単層または積層して用いることができる。なお、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になる。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１３９】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１４０】
次いで、図１３（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の表面を露出させる。なお、後に形成されるトランジスタ７３１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１４１】
以上の工程により、トランジスタ７３２を形成することができる。
【０１４２】
次いで、トランジスタ７３１の作製方法について説明する。まず、図１３（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１４３】
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。具体的には、酸化物半導体膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストマスクを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて酸化物半導体膜の不要部分を選択的に除去して、酸化物半導体層７１６を形成すればよい。
【０１４４】
酸化物半導体膜はスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。
【０１４５】
酸化物半導体膜をスパッタリング法により成膜する場合は、ターゲットとして例えばＩｎとＺｎを含む金属酸化物を用いることができる。また、スパッタガスとして、希ガス（例えばアルゴン）、酸素、又は希ガスと酸素の混合ガスを用いることができる。スパッタガスとして希ガスと酸素の混合ガスを用いる場合は、酸素ガスの割合を３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０１４６】
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１４７】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含む材料を用いることが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＳｉＯ２を含ませてもよい。
【０１５０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１５１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【０１５２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５３】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１５４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１５５】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物と、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成が近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１５６】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１５７】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む金属酸化物ターゲットを用いたスパッタリング法により得られる、膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比が、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、酸化物半導体を形成するための金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上１００％未満である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ＩＧＺＯと呼ぶことができる。
【０１５８】
酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物の薄膜を用いる場合は、Ｉｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜するためのターゲットの組成比を、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとすればよい。
【０１５９】
なお、Ｉｎ（インジウム）、及びＺｎ（亜鉛）を含むターゲットを用いて酸化物半導体膜を形成する場合、ターゲットの原子数比がＩｎ／Ｚｎが０．５以上５０以下、好ましくは１以上２０以下、さらに好ましくは１．５以上１５以下となるようにする。Ｚｎの比率を上記範囲に収めることで、電界効果移動度の向上を実現することができる。
【０１６０】
本実施の形態では、減圧状態に保持された成膜室内に基板を保持し、成膜室内の残留水分を除去しつつ水素及び水が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。スパッタガスは高純度化されたガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１６１】
酸化物半導体膜は、酸化物半導体の化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１６２】
成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。成膜室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室内のガスを排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１６４】
また、スパッタリング装置の成膜室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１６５】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１６６】
なお、酸化物半導体膜に水素、水酸基及び水がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１６７】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１６８】
ドライエッチング法としては、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いることができる。また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ  Ｗａｖｅ  Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマＳＷＰ：Ｓｕｒｆａｃｅ  Ｗａｖｅ  Ｐｌａｓｍａ）などを用いることができる。エッチングをドライエッチング法で行う場合は、所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１６９】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１７０】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１７１】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１７２】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水又は水素（水酸基を含む）が多量に含まれていることがある。水又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、加熱処理を施す。
【０１７３】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、基板にガラス基板を用いた場合においても、ガラス基板の歪点を超える温度でも処理することができる。
【０１７４】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１７５】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１７６】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１７７】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、酸化物半導体層７１６を高純度化することができる。
【０１７８】
酸化物半導体層７１６を形成した後、イオン注入法により酸化物半導体層７１６に酸素を導入してもよい。また、酸素の導入は、プラズマドープ法により行ってもよい。具体的には、高周波（ＲＦ）を用いて酸素をプラズマ化し、酸素ラジカル、酸素イオンを酸化物半導体層７１６へ導入する。この時、酸化物半導体層７１６が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素を導入することができる。
【０１７９】
プラズマドープ法により酸化物半導体層７１６へ導入される酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。
【０１８０】
酸化物半導体層７１６に酸素を導入した後、加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
【０１８１】
酸化物半導体層７１６への酸素の導入及び加熱処理によって、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い酸化物半導体層７１６をｉ型（真性）化することができる。
【０１８２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１８３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【０１８４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１８５】
酸化物半導体層７１６に、結晶性を有する酸化物半導体を用いる場合は、酸化物半導体層７１６と接する絶縁膜７１３は、酸化物半導体が結晶成長しやすいように、十分な平坦性を有することが好ましい。また、絶縁膜７１３と酸化物半導体層７１６の間に、十分な平坦性を有する絶縁膜を設けてもよい。
【０１８６】
結晶性を有する酸化物半導体としては、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）を用いることが好ましい。
【０１８７】
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む。
【０１８８】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１８９】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１９０】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体または絶縁体となりうる。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１９１】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０１９２】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１９３】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０１９４】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０１９５】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０１９６】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０１９７】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０１９８】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１９９】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２００】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２０１】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２０２】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２０３】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２０４】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２０５】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２０６】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２０７】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０２０８】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２０９】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２１０】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２１１】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２１２】
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２１３】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２１４】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２１５】
次いで、図１４（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０２１６】
具体的には、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆うようにスパッタリング法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
【０２１７】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マグネシウムから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０２１８】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０２１９】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０２２０】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０２２１】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０２２２】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０２２３】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２２４】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを用いることができる。
【０２２５】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０２２６】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２２７】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２２８】
なお、プラズマ処理を行った後、図１４（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成する。
【０２２９】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。
【０２３０】
よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、ゲート絶縁膜７２１は、酸素過剰領域を有するのが好ましい。ゲート絶縁膜７２１が酸素過剰領域を有していると、酸化物半導体層７１６からゲート絶縁膜７２１への酸素の移動を防ぐことができ、且つ、ゲート絶縁膜７２１から酸化物半導体層７１６への酸素の供給を行うこともできるためである。
【０２３１】
また、ゲート絶縁膜７２１に、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いてもよい。また、ゲート絶縁膜７２１を、酸素過剰領域を有する絶縁膜とバリア性の高い絶縁膜の積層としてもよい。バリア性の高い絶縁膜としては、例えば、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。ゲート絶縁膜７２１を、酸素過剰領域を有する絶縁膜とバリア性の高い絶縁膜の積層とする場合、酸素過剰領域を有する絶縁膜を酸化物半導体層７１６に接して形成すればよい。
【０２３２】
バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、或いは、酸化物半導体層７１６と絶縁膜の界面とその近傍への不純物の侵入を防ぐとともに、酸化物半導体層中からの酸素脱離を防ぐことができる。
【０２３３】
本実施の形態では、スパッタリング法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタリング法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２３４】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。
【０２３５】
そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２３６】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２３７】
また、ゲート電極７２２は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２３８】
ゲート電極７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタリング法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２３９】
以上の工程により、トランジスタ７３１が形成される。
【０２４０】
また、トランジスタ７３１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０２４１】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２４２】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２４３】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムはバリア性を有する材料であり、水を透過させにくいという特性も有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２４４】
また、ゲート絶縁膜７２１と同様に、絶縁膜７１３も酸素過剰領域（化学量論的組成比より酸素が多い領域）を有する材料で形成することが好ましい。絶縁膜７１３と酸化物半導体層７１６の間に、酸素過剰領域を有する絶縁膜を形成してもよい。
【０２４５】
絶縁膜に酸素ドープ処理を行うことにより、酸素過剰領域を有する絶縁膜とすることもできる。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法、イオンドーピング法、またはプラズマドープ法を用いて行ってもよい。
【０２４６】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２４７】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２４８】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２４９】
酸素過剰領域を有する絶縁膜を、酸化物半導体層７１６に接するように形成し、加熱処理を行うことで、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０２５０】
なお、酸素過剰領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。酸素過剰領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２５１】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２５２】
また、酸化物半導体層７１６に接する絶縁膜は、酸素過剰領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。
【０２５３】
次に、図１４（Ｃ）に示すように、ゲート絶縁膜７２１、及びゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２５４】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２５５】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０２５６】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を用いることができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２５７】
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２５８】
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２５９】
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２６０】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、ＦＦ回路を作製することができる。
【０２６１】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１４（Ｂ）に示すように、上記作製方法によって得られるトランジスタ７３１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ７３１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２６２】
図１５に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ７３１の断面図を示す。図１５に示すトランジスタ７３１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２６３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２６４】
（実施の形態６）
本実施の形態では、実施の形態４とは異なる構造を有した酸化物半導体層を用いたトランジスタについて、図１６に示す断面図を用いて説明する。なお、図１６（Ａ）乃至図１６（Ｅ）は、トップゲート型トランジスタの構造例を示している。また、図１６（Ａ）、図１６（Ｃ）、及び図１６（Ｅ）はプレーナ型（コプレーナ型）トランジスタの構造例を示しており、図１６（Ｂ）、及び図１６（Ｄ）はスタガ型トランジスタの構造例を示している。
【０２６５】
図１６（Ａ）に示すトランジスタ９０１は、下地膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７と、ゲート電極９０７上において酸化物半導体層９０３を覆う保護絶縁膜９１０とを有する。
【０２６６】
図１６（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０２６７】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモン、ホウ素などを用いることができる。
【０２６８】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２６９】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２７０】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２７１】
また、酸化物半導体層９０３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９０３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２７２】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２７３】
図１６（Ｂ）に示すトランジスタ９１１は、下地膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７と、ゲート電極９１７上において酸化物半導体層９１３を覆う保護絶縁膜９２０とを有する。
【０２７４】
図１６（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２７５】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０２７６】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２７７】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２７８】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２７９】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２８０】
また、酸化物半導体層９１３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９１３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２８１】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２８２】
図１６（Ｃ）に示すトランジスタ９２１は、下地膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７と、ゲート電極９２７上において酸化物半導体層９２３を覆う保護絶縁膜９３２とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁物で形成されたサイドウォール９３０を有する。
【０２８３】
図１６（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２８４】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０２８５】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２８６】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０２８７】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【０２８８】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２８９】
また、酸化物半導体層９２３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９２３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
【０２９０】
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２９１】
図１６（Ｄ）に示すトランジスタ９４１は、下地膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７と、ゲート電極９４７上において酸化物半導体層９４３を覆う保護絶縁膜９５２とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁物で形成されたサイドウォール９５０を有する。
【０２９２】
図１６（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２９３】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０２９４】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２９５】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０２９６】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【０２９７】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２９８】
また、酸化物半導体層９４３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９４３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
【０２９９】
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０３００】
図１６（Ｅ）に示すトランジスタ９６１は、下地膜９６２上に形成された、活性層として機能する酸化物半導体層９６３と、酸化物半導体層９６３上に形成されたソース電極９６４及びドレイン電極９６５と、ゲート絶縁膜９６６上において酸化物半導体層９６３と重なる位置に設けられたゲート電極９６７と、ゲート電極９６７の側部に設けられた、絶縁物で形成されたサイドウォール９７０と、ゲート電極９６７上において酸化物半導体層９６３を覆う保護絶縁膜９７２と、保護絶縁膜９７２上に絶縁膜９７３と、を有する。さらに、トランジスタ９６１は、保護絶縁膜９７２、及び絶縁膜９７３に設けたコンタクトホールを介してソース電極９６４に電気的に接続する電極９７４と、ドレイン電極９６５に電気的に接続する電極９７５を有する。
【０３０１】
絶縁膜９７３は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。
【０３０２】
また、絶縁膜９７３の形成後、ＣＭＰ処理やエッチング処理などにより、絶縁膜９７３の表面の段差を軽減するための平坦化処理を行うことが望ましい。絶縁膜９７３の表面の段差を軽減することで、後の工程において形成される電極や配線などの被覆性を向上させることができ、半導体装置の高集積化が容易となる。さらに、段差乗り越え部分における配線抵抗の増加や、被覆性不良による配線の断線が生じにくくなるため、半導体装置の信頼性を向上させることができる。
【０３０３】
トランジスタ９６１は、ゲート電極９６７が酸化物半導体層９６３の上に形成されているトップゲート型であり、なおかつ、ソース電極９６４及びドレイン電極９６５が酸化物半導体層９６３の上に形成されているトップコンタクト型である。そして、トランジスタ９６１は、トランジスタ９０１と同様に、ソース電極９６４及びドレイン電極９６５と、ゲート電極９６７とが重なっていないので、ソース電極９６４及びドレイン電極９６５と、ゲート電極９６７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０３０４】
また、酸化物半導体層９６３は、ゲート電極９６７が形成された後に酸化物半導体層９６３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９６８と、一対の低濃度領域９６９とを有する。また、酸化物半導体層９６３のうち、ゲート絶縁膜９６６を間に挟んでゲート電極９６７と重なる領域がチャネル形成領域９７１である。酸化物半導体層９６３では、一対の高濃度領域９６８の間に一対の低濃度領域９６９が設けられ、一対の低濃度領域９６９の間にチャネル形成領域９７１が設けられている。そして、一対の低濃度領域９６９は、酸化物半導体層９６３中の、ゲート絶縁膜９６６を間に挟んでサイドウォール９７０と重なる領域に設けられている。
【０３０５】
高濃度領域９６８及び低濃度領域９６９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９６８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０３０６】
例えば、窒素をドーパントとして用いた場合、高濃度領域９６８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９６９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０３０７】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９６８は、酸化物半導体層９６３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９６８を酸化物半導体層９６３に設けることで、ソース電極９６４とドレイン電極９６５の間の抵抗を下げることができる。また、低濃度領域９６９をチャネル形成領域９７１と高濃度領域９６８の間に設けることで、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
【０３０８】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９６３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９６８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９６９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９６８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９６８の導電性を高め、ソース電極９６４とドレイン電極９６５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９６４とドレイン電極９６５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９６８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０３０９】
また、酸化物半導体層９６３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９６３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９６３の導電率を高めることができるので、ソース電極９６４とドレイン電極９６５の間の抵抗を下げることができる。
【０３１０】
そして、ソース電極９６４とドレイン電極９６５の間の抵抗を下げることで、トランジスタ９６１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９６１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０３１１】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐｐ．５０４−５０７，  ２０１０．）。
【０３１２】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０３１３】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０３１４】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０３１５】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０３１６】
また、酸化物半導体層より下層に位置する下地膜や、保護絶縁膜は、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。下地膜及び保護絶縁膜をバリア性の高い絶縁膜の単層または積層、もしくは、バリア性の高い絶縁膜と、バリア性の低い絶縁膜の積層としてもよい。
【０３１７】
酸化物半導体層をバリア性の高い絶縁膜で覆うことにより、外部からの不純物の侵入を防ぐとともに、酸化物半導体層中からの酸素脱離を防ぐことができる。よって、トランジスタの信頼性を向上させることができる。
【０３１８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３１９】
（実施の形態７）
本発明の一態様に係る分周回路を用いることで、信頼性が高い電子機器、消費電力が低減された電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い分周回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０３２０】
本発明の一態様に係る分周回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る分周回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。
【０３２１】
図１７（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一態様に係る分周回路は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る分周回路を用いることで、消費電力が低減された電子書籍を提供することができる。また、可撓性を有する基板を用いることで、集積回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
【０３２２】
図１７（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有する。本発明の一態様に係る分周回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る分周回路を用いることで、消費電力が低減された表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３２３】
図１７（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一態様に係る分周回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る分周回路を用いることで、消費電力が低減された表示装置を提供することができる。また、可撓性を有する基板を用いることで、集積回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図１７（Ｃ）に示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。
【０３２４】
図１７（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る分周回路は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る分周回路を用いることで、消費電力が低減された携帯型ゲーム機を提供することができる。なお、図１７（Ｄ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３２５】
図１７（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る分周回路は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る分周回路を用いることで、消費電力が低減された携帯電話を提供することができる。
【０３２６】
図１７（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１７（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る分周回路は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る分周回路を用いることで、消費電力が低減された携帯情報端末を提供することができる。
【０３２７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０３２８】
本実施例では、チャネルが形成される半導体層に、半導体内部の欠陥が無い理想的な酸化物半導体を用いたトランジスタの電界効果移動度について説明する。
【０３２９】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３３０】
半導体本来の移動度（Ｈａｌｌ移動度）をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３３１】
【数１】
0005871715.tif 000002
【０３３２】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０３３３】
【数２】
0005871715.tif 000003
【０３３４】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０３３５】
【数３】
0005871715.tif 000004
【０３３６】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３３７】
【数４】
0005871715.tif 000005
【０３３８】
数４の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３３９】
このようにして求めた欠陥密度等をもとに数１および数２よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３４０】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
【０３４１】
【数５】
0005871715.tif 000006
【０３４２】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数５の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０３４３】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図２２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３４４】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３４５】
図２２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３４６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２３乃至図２５に示す。なお、計算に用いたトランジスタの断面構造を図２６に示す。図２６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３４７】
図２６（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
【０３４８】
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３４９】
図２６（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁膜１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図２６（Ａ）に示すトランジスタと同じである。
【０３５０】
図２６（Ａ）に示すトランジスタと図２６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図２６（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図２６（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図２６Ｂに示す半導体層において、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
【０３５１】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２３は、図２６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３５２】
図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３５３】
図２４は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。
【０３５４】
また、図２５は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。
【０３５５】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０３５６】
なお、電界効果移動度μのピークは、図２３では８０ｃｍ２／Ｖｓ程度であるが、図２４では６０ｃｍ２／Ｖｓ程度、図２５では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【実施例２】
【０３５７】
本実施例では、チャネルが形成される半導体層にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタの電気特性について説明する。
【０３５８】
チャネルが形成される半導体層にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３５９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３６０】
例えば、図２７（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３６１】
図２７（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２７（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３６２】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２７（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３６３】
基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３６４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により、結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３６５】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を、チャネルが形成される半導体層に用いたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２７（Ａ）と図２７（Ｂ）の対比からも確認することができる。
【０３６６】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３６７】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３６８】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３６９】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３７０】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３７１】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３７２】
試料１のプラスＢＴ試験の結果を図２８（Ａ）に、マイナスＢＴ試験の結果を図２８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２９（Ａ）に、マイナスＢＴ試験の結果を図２９（Ｂ）に示す。
【０３７３】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３７４】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３７５】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３７６】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３７７】
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３７８】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３７９】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物を１００ｎｍの厚さで成膜した。
【０３８０】
Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３８１】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３８２】
図３０に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３８３】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３８４】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３８５】
図３１に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３８６】
具体的には、図３１に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３８７】
もっとも、酸化物半導体膜の成膜時に水素や水が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水の放出温度が高いため、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
【０３８８】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３８９】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３９０】
図３２に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３３（Ａ）に基板温度としきい値電圧の関係を、図３３（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３９１】
図３３（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３９２】
また、図３３（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３９３】
上記のようなチャネルが形成される半導体層にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いるトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【符号の説明】
【０３９４】
１００    分周回路
１０１    ＤＦＦ回路
１０２    ＤＦＦ回路
１０３    ＤＦＦ回路
１１１    端子部
１１２    ノード
１１３    ノード
１１４    端子部
１１５    ノード
１１６    ノード
１２１    インバータ
１２２    インバータ
１２３    インバータ
１２４    アナログスイッチ
１２５    アナログスイッチ
１２６    クロックドインバータ
１２７    クロックドインバータ
１３１    ｐ型トランジスタ
１３２    ｎ型トランジスタ
１３３    ｎ型トランジスタ
１３４    ｐ型トランジスタ
１３５    ｐ型トランジスタ
１３６    ｎ型トランジスタ
２００    分周回路
２０１    ＦＦ回路
２０２    ＦＦ回路
２０３    ＦＦ回路
２１１    端子部
２１２    ノード
２１３    ノード
２１４    端子部
２１５    ノード
２１６    ノード
２１７    ノード
２１８    ノード
２１９    ノード
２２０    ノード
２２１    インバータ
２２２    インバータ
２２３    ノード
２３１    トランジスタ
２３２    トランジスタ
２３３    トランジスタ
２３４    トランジスタ
２３５    トランジスタ
２３６    トランジスタ
２３７    トランジスタ
２３８    トランジスタ
２５１    ＦＦ回路
２５２    容量素子
２５３    容量素子
２６１    ＦＦ回路
３００    分周回路
３０１    ＦＦ回路
３０２    ＦＦ回路
３０３    ＦＦ回路
３１１    端子部
３１２    ノード
３１３    ノード
３１４    端子部
３１５    ノード
３１６    ノード
３４１    インバータ
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    不純物領域
７０５    マスク
７０６    開口部
７０７    ゲート電極
７０８    導電膜
７０９    不純物領域
７１０    チャネル形成領域
７１１    不純物領域
７１２    絶縁膜
７１３    絶縁膜
７１６    酸化物半導体層
７１９    導電膜
７２０    導電膜
７２１    ゲート絶縁膜
７２２    ゲート電極
７２４    絶縁膜
７２５    開口部
７２６    配線
７２７    絶縁膜
７３１    トランジスタ
７３２    トランジスタ
９０１    トランジスタ
９０２    下地膜
９０３    酸化物半導体層
９０４    ソース電極
９０５    ドレイン電極
９０６    ゲート絶縁膜
９０７    ゲート電極
９０８    高濃度領域
９０９    チャネル形成領域
９１０    保護絶縁膜
９１１    トランジスタ
９１２    下地膜
９１３    酸化物半導体層
９１４    ソース電極
９１５    ドレイン電極
９１６    ゲート絶縁膜
９１７    ゲート電極
９１８    高濃度領域
９１９    チャネル形成領域
９２０    保護絶縁膜
９２１    トランジスタ
９２２    下地膜
９２３    酸化物半導体層
９２４    ソース電極
９２５    ドレイン電極
９２６    ゲート絶縁膜
９２７    ゲート電極
９２８    高濃度領域
９２９    低濃度領域
９３０    サイドウォール
９３１    チャネル形成領域
９３２    保護絶縁膜
９４１    トランジスタ
９４２    下地膜
９４３    酸化物半導体層
９４４    ソース電極
９４５    ドレイン電極
９４６    ゲート絶縁膜
９４７    ゲート電極
９４８    高濃度領域
９４９    低濃度領域
９５０    サイドウォール
９５１    チャネル形成領域
９５２    保護絶縁膜
９６１    トランジスタ
９６２    下地膜
９６３    酸化物半導体層
９６４    ソース電極
９６５    ドレイン電極
９６６    ゲート絶縁膜
９６７    ゲート電極
９６８    高濃度領域
９６９    低濃度領域
９７０    サイドウォール
９７１    チャネル形成領域
９７２    保護絶縁膜
９７３    絶縁膜
９７４    電極
９７５    電極
１１０１    下地絶縁層
１１０２    絶縁物
１１０４    ゲート絶縁膜
１１０５    ゲート
１１０７    絶縁物
７００１    筐体
７００２    表示部
７０１１    筐体
７０１２    表示部
７０１３    支持台
７０２１    筐体
７０２２    表示部
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
９９００    基板
９９０１    ＡＬＵ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０９    ＲＯＭ
１１０３ａ    半導体領域
１１０３ｂ    半導体領域
１１０３ｃ    半導体領域
１１０６ａ    側壁絶縁物
１１０６ｂ    側壁絶縁物
１１０８ａ    ソース
１１０８ｂ    ドレイン
【図１】
0005871715.tif 000007
【図２】
0005871715.tif 000008
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図１９】
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【図２０】
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【図２１】
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