(57)【特許請求の範囲】
【請求項１】
基準電圧と基準電流とを生成する基準電圧電流源と、
前記基準電圧又はこれをもとに生成された電圧が印加され、前記電圧が所定の閾値電圧よりも高くなったことを検出すると、オフ状態からオン状態へ遷移するスイッチング素子と、
前記スイッチング素子の第一端と接続され、前記基準電流に相当する電流をオン状態の前記スイッチング素子に流すカレントミラー回路と、
前記スイッチング素子の第二端及び前記カレントミラー回路に直列に接続され、前記スイッチング素子に流れる電流により充電される容量素子と、
前記容量素子の端子電圧をもとに活性化されたイネーブル信号を出力する出力回路とを備えたことを特徴とする電圧検出回路。
【請求項２】
請求項１記載の電圧検出回路において、
前記スイッチング素子は、ＮチャネルＭＯＳトランジスタであることを特徴とする電圧検出回路。
【請求項３】
請求項１記載の電圧検出回路において、
前記容量素子に蓄えられた電荷を放電させる放電回路を更に備えたことを特徴とする電圧検出回路。
【請求項４】
請求項３記載の電圧検出回路において、
前記放電回路は、前記容量素子に対して並列接続されたＰチャネルＭＯＳトランジスタを有し、
前記ＰチャネルＭＯＳトランジスタのゲートとソースとが互いに接続され、前記ＰチャネルＭＯＳトランジスタのボディダイオードを通して前記容量素子の放電が実行されることを特徴とする電圧検出回路。
【請求項５】
請求項１記載の電圧検出回路において、
前記出力回路は、前記容量素子の端子電圧を入力端子に受けるインバータを有することを特徴とする電圧検出回路。
【請求項６】
請求項１記載の電圧検出回路において、
前記基準電圧から内部電圧を生成し、当該内部電圧を前記スイッチング素子へ供給する電圧出力回路を更に備えたことを特徴とする電圧検出回路。
【請求項７】
請求項６記載の電圧検出回路において、
前記電圧出力回路は、前記スイッチング素子へ供給する電圧を調整するための抵抗分割回路を有することを特徴とする電圧検出回路。
【請求項８】
請求項１記載の電圧検出回路において、
前記スイッチング素子及び前記容量素子に対して直列接続された他のスイッチング素子と、
前記基準電圧から内部電圧を生成し、当該内部電圧を前記他のスイッチング素子へ供給する電圧出力回路とを更に備え、
前記他のスイッチング素子は、前記電圧出力回路から供給された電圧が所定の第２閾値電圧よりも高くなったときにオフ状態からオン状態へ遷移することを特徴とする電圧検出回路。
【請求項９】
請求項８記載の電圧検出回路において、
前記他のスイッチング素子は、前記電圧出力回路から供給された電圧をゲートに受けるＮチャネルＭＯＳトランジスタであることを特徴とする電圧検出回路。
【請求項１０】
請求項８記載の電圧検出回路において、
前記電圧出力回路は、前記他のスイッチング素子へ供給する電圧を調整するための抵抗分割回路を有することを特徴とする電圧検出回路。
【請求項１１】
請求項１〜５のいずれか１項に記載の電圧検出回路の出力に基づいて前記基準電圧電流源の起動状態を判定することを特徴とする電子回路。
【請求項１２】
請求項６〜１０のいずれか１項に記載の電圧検出回路の出力に基づいて前記基準電圧電流源又は前記電圧出力回路の起動状態を判定することを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体装置のパワーオンリセット時に利用される電圧検出回路に関するものである。
【背景技術】
【０００２】
電源電圧から生成された基準電圧を一方の比較入力として受け取る比較器を含んだ電子回路が正常動作するためには、基準電圧が安定していることが必要である。ところが、電源投入時には、電源電圧が低いために基準電圧が安定しない。そこで、所要の基準電圧が得られたか否かを示すイネーブル信号を出力する電圧検出回路が実用に供されている。
【０００３】
ある従来技術によれば、基準電圧源の出力の立ち上がり又は基準電流源の出力の立ち上がりを検出するように、電源電圧と接地電圧との間にて、抵抗素子とダイオードとＮチャネルＭＯＳトランジスタとの第１の直列回路に対して、ＰチャネルＭＯＳトランジスタと抵抗素子との第２の直列回路を並列に設け、抵抗素子とダイオードとの接続点の電圧をＰチャネルＭＯＳトランジスタのゲートに与える構成を採用し、基準電圧又は基準電流によってＮチャネルＭＯＳトランジスタの動作を制御する（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２３７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年の半導体装置では、特に携帯機器向けの応用分野にて、小面積化及び低消費電流化の要望が強い。
【０００６】
ところが、上記従来技術によれば、所要の基準電圧が得られた後は、第１及び第２の直列回路の各々に電流が流れ続ける。この電流を例えば数ｎＡ程度に抑えようとした場合、仮に電源電圧が３．３Ｖであるとすると、各抵抗素子の値は数１００ＭΩのオーダーとなり、抵抗素子が半導体チップ面積を大きく占有する。つまり、上記従来技術では、小面積化及び低消費電流化を両立させることができなかった。
【０００７】
また、実際の基準電圧は緩慢に立ち上がるのが通例であるので、上記従来技術によれば、所要の基準電圧が得られる前にイネーブル信号が誤って活性化される可能性があった。
【０００８】
本発明の目的は、小面積化及び低消費電流化を両立させ、かつ誤動作を防止した電圧検出回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る電圧検出回路は、基準電圧と基準電流とを生成する基準電圧電流源と、前記基準電圧又はこれをもとに生成された電圧が印加され、前記電圧が所定の閾値電圧よりも高くなったことを検出すると、オフ状態からオン状態へ遷移するスイッチング素子と、前記スイッチング素子の第一端と接続され、前記基準電流に相当する電流をオン状態の前記スイッチング素子に流すカレントミラー回路と、前記スイッチング素子の第二端及び前記カレントミラー回路に直列に接続され、前記スイッチング素子に流れる電流により充電される容量素子と、前記容量素子の端子電圧をもとに活性化されたイネーブル信号を出力する出力回路とを備えた構成を採用したものである。
【００１０】
この構成によれば、スイッチング素子の入力電圧が所定の閾値電圧よりも高くなった時点から容量素子の充電が開始し、その静電容量と充電電流とで決まる遅延時間の後に、イネーブル信号が活性化される。したがって、イネーブル信号が活性化される前に所要の基準電圧又は内部電圧が得られるだけの十分な時間が確保され、誤動作が防止される。しかも、容量素子の充電が完了した後は当該容量素子に電流が流れないので、消費電流が抑制される。また、小さい静電容量値でも所要の遅延時間が得られるので、小面積化が達成される。
【発明の効果】
【００１１】
本発明によれば、電圧検出回路の消費電流を抑制しつつ小面積化が実現でき、また当該電圧検出回路の誤動作を防止することができる。また、後段の電子回路にて基準電圧電流源又は電圧出力回路の起動状態を正確に判定することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る電圧検出回路を含む回路図である。
【図２】図１中の電圧検出回路の動作を説明するためのタイムチャートである。
【図３】本発明の第２の実施形態に係る電圧検出回路を含む回路図である。
【図４】図３中の電圧検出回路の動作を説明するためのタイムチャートである。
【図５】本発明の第３の実施形態に係る電圧検出回路を含む回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１４】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る電圧検出回路を含む回路図である。第１の実施形態に係る電圧検出回路は、イネーブル信号出力回路１５２と、基準電圧電流源１５３とを備え、基準電圧ＶＲＥＦとイネーブル信号ＥＮとを電子回路１５４に供給するものである。電子回路１５４は、電源電圧ＶＤＤと接地電圧ＧＮＤとに接続され、かつ基準電圧電流源１５３から基準電圧ＶＲＥＦを、イネーブル信号出力回路１５２からイネーブル信号ＥＮをそれぞれ受け取る。
【００１５】
基準電圧電流源１５３は、例えばバンドギャップリファレンス回路からなり、電源電圧ＶＤＤと接地電圧ＧＮＤとに接続されて、基準電圧ＶＲＥＦと基準電流ＩＲＥＦとを生成する。
【００１６】
イネーブル信号出力回路１５２は、容量素子１０１と、第１のスイッチング素子１０２と、ＰチャネルＭＯＳトランジスタ１０３と、カレントミラー回路１０４と、インバータ１０５とを有する。第１のスイッチング素子１０２は、基準電圧ＶＲＥＦをゲートに受けるＮチャネルＭＯＳトランジスタであって、基準電圧ＶＲＥＦがゲート閾値電圧Ｖｔｈ（１０２）よりも高くなったときにオフ状態からオン状態へ遷移する。カレントミラー回路１０４は、各々のソースが接地電圧ＧＮＤに接続された２個のＮチャネルＭＯＳトランジスタで構成され、第１のスイッチング素子１０２がオン状態であるときに、当該第１のスイッチング素子１０２に基準電流ＩＲＥＦに相当する電流を流す働きをする。容量素子１０１は、第１のスイッチング素子１０２に流れる電流により充電されるように、電源電圧ＶＤＤと第１のスイッチング素子１０２との間に接続されている。インバータ１０５は、電源電圧ＶＤＤと接地電圧ＧＮＤとに接続された、例えばＣＭＯＳ構成のインバータであって、容量素子１０１の端子電圧、すなわち容量素子１０１と第１のスイッチング素子１０２との接続点の電圧ＶＣを入力端子に受け、イネーブル信号ＥＮを電子回路１５４へ出力する。ＰチャネルＭＯＳトランジスタ１０３は、ゲートとソースとが互いに接続され、ボディダイオード１０６を通して容量素子１０１の放電を実行するように、容量素子１０１に対して並列接続されている。
【００１７】
図２は、図１中の電圧検出回路の動作を説明するためのタイムチャートである。ここでは、電源投入直後に、電源電圧ＶＤＤが時間とともに単調増加するものとして説明する。
【００１８】
まず、電源投入時、容量素子１０１は電荷を保持していない。つまり、容量素子１０１の端子間電圧は０Ｖである。第１のスイッチング素子１０２はオフ状態を維持する。したがって、容量素子１０１と第１のスイッチング素子１０２との接続点の電圧ＶＣは、電源電圧ＶＤＤと同電位を保ったまま上昇していく。一方、インバータ１０５の出力であるイネーブル信号ＥＮはＬｏｗレベル（０Ｖ）を保持する。
【００１９】
時刻ｔ１に電源電圧ＶＤＤが電圧Ｖ１に達すると、基準電圧電流源１５３が起動する。このとき、基準電圧ＶＲＥＦが出力され始め、第１のスイッチング素子１０２のゲートに基準電圧ＶＲＥＦが印加される。
【００２０】
時刻ｔ２に基準電圧ＶＲＥＦが第１のスイッチング素子１０２の閾値電圧Ｖｔｈ（１０２）に達すると、当該第１のスイッチング素子１０２がオン状態となり、基準電流ＩＲＥＦが流れ始める。このとき、カレントミラー回路１０４が基準電流ＩＲＥＦにより容量素子１０１から一定の速度で電荷を引き抜くため、接続点電圧ＶＣは時間の経過とともに直線的に降下していく。このときの接続点電圧の降下の傾きΔＶＣは、
ΔＶＣ＝（ＩＲＥＦ  ×  ｔ）／  Ｃ
で表される。ここに、ｔは経過時間であり、Ｃは容量素子１０１の静電容量値である。なお、第１のスイッチング素子１０２がオン状態となった時点では、基準電圧ＶＲＥＦが未だ所要の電圧に到達していない。
【００２１】
時刻ｔ３に接続点電圧ＶＣがインバータ１０５の閾値電圧Ｖｔｈ（１０５）に達すると、インバータ１０５の反転動作により、イネーブル信号ＥＮがＬｏｗレベル（０Ｖ）からＨｉｇｈレベル（ＶＤＤ）へと変化する。つまり、活性化されたイネーブル信号ＥＮをインバータ１０５が電子回路１５４へ出力する。ここで、時刻ｔ２と時刻ｔ３との間の遅延時間Ｔｄとして適切な時間を設定することにより、基準電圧ＶＲＥＦが所要の電圧に達する前にイネーブル信号ＥＮが活性化される誤動作を防止することができる。
【００２２】
時刻ｔ４に容量素子１０１が満充電となり、以後は第１のスイッチング素子１０２に基準電流ＩＲＥＦが流れない。つまり、第１のスイッチング素子１０２に基準電流ＩＲＥＦが流れるのは、時刻ｔ２と時刻ｔ４との間の期間Ｔｉのみであって、消費電流が抑制される。
【００２３】
以上のようにして活性化されたＨｉｇｈレベル（ＶＤＤ）のイネーブル信号ＥＮを受け取った電子回路１５４は、所要の電圧に達した基準電圧ＶＲＥＦを参照して安定動作することができる。しかも、この状態におけるイネーブル信号出力回路１５２の消費電流はゼロである。
【００２４】
なお、電子回路１５４の安定動作状態から電源が遮断されて電源電圧ＶＤＤが降下すると、接続点電圧ＶＣが電源電圧ＶＤＤよりも高い状態となるので、ＰチャネルＭＯＳトランジスタ１０３のボディダイオード１０６が導通する。この結果、容量素子１０１を確実に放電させ、当該容量素子１０１を初期状態に戻すことができる。
【００２５】
《第２の実施形態》
図３は、本発明の第２の実施形態に係る電圧検出回路を含む回路図である。本実施形態は、図１の構成に電圧出力回路１５５と、第２のスイッチング素子１０７とを追加したものである。
【００２６】
電圧出力回路１５５は、電源電圧ＶＤＤと接地電圧ＧＮＤとに接続されて動作し、基準電圧ＶＲＥＦをもとにレギュレータ電圧ＶＲＥＧを生成し、このレギュレータ電圧ＶＲＥＧを電子回路１５４へ内部電源電圧として供給する回路であって、例えばＯＰアンプ１５７と、抵抗分割回路１５６とから構成される。例えば、電源電圧ＶＤＤが３．３Ｖであり、レギュレータ電圧ＶＲＥＧが１．８Ｖである。抵抗分割回路１５６は、レギュレータ電圧ＶＲＥＧからＯＰアンプ１５７への帰還電圧を生成するとともに、これをモニタするために第２のスイッチング素子１０７へ供給するレギュレータ帰還電圧ＶＦＢＲを調整する機能を持つ。
【００２７】
第２のスイッチング素子１０７は、容量素子１０１及び第１のスイッチング素子１０２に対して直列接続されたＮチャネルＭＯＳトランジスタであって、ゲートに電圧出力回路１５５からのレギュレータ帰還電圧ＶＦＢＲを内部電圧として受け取り、このレギュレータ帰還電圧ＶＦＢＲが所定の閾値電圧Ｖｔｈ（１０７）よりも高くなったときにオフ状態からオン状態へ遷移する。
【００２８】
図４は、図３中の電圧検出回路の動作を説明するためのタイムチャートである。図４によれば、電源電圧ＶＤＤの投入後、時刻ｔ１で基準電圧ＶＲＥＦが第１のスイッチング素子１０２の閾値電圧Ｖｔｈ（１０２）に達し、当該第１のスイッチング素子１０２がオン状態となる。この時点の基準電圧ＶＲＥＦは過渡状態であるため、レギュレータ帰還電圧ＶＦＢＲも過渡状態である。このレギュレータ帰還電圧ＶＦＢＲは第２のスイッチング素子１０７の閾値電圧Ｖｔｈ（１０７）に達していないため、第２のスイッチング素子１０７はオフ状態にあり、基準電流ＩＲＥＦは第１のスイッチング素子１０２及び第２のスイッチング素子１０７の直列回路に流れない。したがって、容量素子１０１と第２のスイッチング素子１０７との接続点の電圧ＶＣは、電源電圧ＶＤＤと同電位を保ったまま上昇していく。
【００２９】
時刻ｔ２にレギュレータ帰還電圧ＶＦＢＲが第２のスイッチング素子１０７の閾値電圧Ｖｔｈ（１０７）に達すると、当該第２のスイッチング素子１０７がオン状態となる。これにより、第１のスイッチング素子１０２と第２のスイッチング素子１０７とがともにオン状態となる結果、基準電流ＩＲＥＦが流れ始め、容量素子１０１の充電が開始する。以降の動作は第１の実施形態と同じであるため、説明を省略する。
【００３０】
以上のように、第２の実施形態によれば、基準電圧ＶＲＥＦとレギュレータ帰還電圧ＶＦＢＲとを検出してイネーブル信号ＥＮを出力することで、レギュレータ電圧ＶＲＥＧを内部電源電圧として使用する電子回路１５４の誤動作を回避できる。
【００３１】
なお、図３中の第１のスイッチング素子１０２と第２のスイッチング素子１０７との各々の位置を交換しても同様の効果が得られる。
【００３２】
《第３の実施形態》
図５は、本発明の第３の実施形態に係る電圧検出回路を含む回路図である。本実施形態は、図３の構成から第１のスイッチング素子１０２を除去し、第２のスイッチング素子１０７をカレントミラー回路１０４に直接接続したものである。
【００３３】
第３の実施形態によれば、レギュレータ帰還電圧ＶＦＢＲを検出してイネーブル信号ＥＮを出力することで、レギュレータ電圧ＶＲＥＧを内部電源電圧として使用する電子回路１５４の誤動作を回避できる。
【００３４】
以上、第１〜第３の実施形態を説明したが、本発明は種々の変形が可能である。例えば、３以上の電圧を検出する場合には、これに対応した３以上のスイッチング素子の直列回路を容量素子１０１とカレントミラー回路１０４との間に挿入すればよい。
【００３５】
また、電子回路１５４におけるイネーブル信号ＥＮの活性化状態がＬｏｗレベルである場合には、論理反転機能を持つインバータ１０５をイネーブル信号出力回路１５２の出力段に備える必要がない。
【産業上の利用可能性】
【００３６】
以上説明してきたとおり、本発明に係る電圧検出回路は、小面積化及び低消費電流化を両立させ、かつ誤動作の防止が可能であって、パワーオンリセット技術等として有用である。したがって、本発明は、家電機器や、警報機、時計、電力メータ、特定小電力無線機等の電子機器に利用可能である。
【符号の説明】
【００３７】
１０１  容量素子
１０２  第１のスイッチング素子
１０３  ＰチャネルＭＯＳトランジスタ
１０４  カレントミラー回路
１０５  インバータ
１０６  ボディダイオード
１０７  第２のスイッチング素子
１５２  イネーブル信号出力回路
１５３  基準電圧電流源
１５４  電子回路
１５５  電圧出力回路
１５６  抵抗分割回路
１５７  ＯＰアンプ
ＥＮ  イネーブル信号
ＧＮＤ  接地電圧
ＩＲＥＦ  基準電流
ＶＣ  接続点電圧
ＶＤＤ  電源電圧
ＶＦＢＲ  レギュレータ帰還電圧（内部電圧）
ＶＲＥＦ  基準電圧
ＶＲＥＧ  レギュレータ電圧（内部電源電圧）
Ｖｔｈ  ゲート閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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