(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の主面に形成され、前記基板と同じ材料からなり、前記基板よりも高不純物濃度の第１導電型のドリフト領域と、
前記ドリフト領域内において、前記ドリフト領域の前記基板と接する第１の主面とは反対側の第２の主面から、前記第２の主面の垂直方向に延設され、且つ前記基板内まで端部が延設された第２導電型のウェル領域と、
前記ドリフト領域内において、前記ウェル領域と離間して、前記第２の主面から前記垂直方向に延設された第１導電型のドレイン領域と、
前記ウェル領域内において、前記第２の主面から前記垂直方向に延設された第１導電型のソース領域と、
前記第２の主面から前記垂直方向に設けられ、前記第２の主面と平行な一方向において前記ソース領域及び前記ウェル領域を貫通するように延設されたゲート溝と、
前記ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域及び前記ウェル領域に電気的に接続されたソース電極と、
前記ドレイン領域に電気的に接続されたドレイン電極
とを備えることを特徴とする半導体装置。
【請求項２】
前記基板が第１導電型であることを特徴とする請求項１に記載の半導体装置。  
【請求項３】
前記基板が半絶縁性又は絶縁性であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板が炭化珪素からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ソース領域が前記垂直方向において前記基板内まで延設されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート溝が前記垂直方向において前記基板内まで延設されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート溝が前記垂直方向において前記ソース領域より深いことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート溝が前記垂直方向において前記ウェル領域より深いことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ドレイン領域が前記垂直方向において前記基板内まで延設されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ソース領域において前記第２の主面から前記垂直方向に延設されたソース溝を更に備える特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記ソース溝の幅が前記ゲート溝の幅より広いことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ドレイン領域において前記第２の主面から前記垂直方向に延設されたドレイン溝を更に備えることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１３】
前記ドレイン溝の幅が前記ゲート溝の幅より広いことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ソース領域において前記第２の主面から前記垂直方向に延設されたソース溝と、
前記ドレイン領域において前記第２の主面から前記垂直方向に延設されたドレイン溝
とを更に備えることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１５】
前記ソース溝の幅が前記ドレイン溝の幅より広く、且つ前記ドレイン溝の幅が前記ゲート溝の幅より広いことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記ソース溝の底部が前記基板と接し、
前記ソース溝の底部に前記ウェル領域と接するように形成された第２導電型のウェルコンタクト領域を更に有し、
前記ウェルコンタクト領域、前記ソース領域及び前記ウェル領域が同電位をとることを特徴とする請求項１０、１１、１４及び１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記基板の第１の主面とは反対側の第２の主面に形成された第１導電型の裏面導電領域を更に備え、
前記ドレイン領域が前記垂直方向において前記基板を貫通して前記裏面導電領域まで延設されていることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
基板と、前記基板の第１の主面に形成され、前記基板と同じ材料からなり、前記基板よりも高不純物濃度の第１導電型のドリフト領域と、前記ドリフト領域内において、前記ドリフト領域の前記基板と接する第１の主面とは反対側の第２の主面から、前記第２の主面の垂直方向に延設され、且つ前記基板内まで端部が延設された第２導電型のウェル領域と、前記ドリフト領域内において、前記ウェル領域と離間して、前記第２の主面から前記垂直方向に延設された第１導電型のドレイン領域と、前記ウェル領域内において、前記第２の主面から前記垂直方向に延設された第１導電型のソース領域と、前記第２の主面から前記垂直方向に設けられ、前記第２の主面と平行な一方向において前記ソース領域及び前記ウェル領域を貫通するように延設されたゲート溝と、前記ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域において前記第２の主面から前記垂直方向に延設されたソース溝と、前記ドレイン領域において前記第２の主面から前記垂直方向に延設されたドレイン溝と、前記ソース溝の底部に前記ウェル領域と接するように形成された第２導電型のウェルコンタクト領域とを備える半導体装置の製造方法であって、
前記基板の第１の主面に形成した前記ドリフト領域内に、前記第２の主面から前記垂直方向に、前記ゲート溝、前記ソース溝及び前記ドレイン溝を同時に形成する第１工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１工程において、前記ソース溝の幅が前記ドレイン溝の幅より広く、且つ前記ドレイン溝の幅が前記ゲート溝の幅より広くなるように、前記ゲート溝、前記ソース溝及び前記ドレイン溝を形成し、
前記第１工程の後に、前記ゲート溝の幅の半分以上、且つ前記ドレイン溝の幅の半分以下の厚さで第１のマスク材を堆積する第２工程を更に含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２工程の後に、斜めイオン注入法を用いて、前記ソース溝及び前記ドレイン溝の底面及び側壁に、前記ソース領域及びドレイン領域をそれぞれ形成する第３工程を更に含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第３工程の後に、前記ソース溝内に空間を残存し、且つ前記ドレイン溝を埋めるように、第２のマスク材を堆積する第４工程を更に含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第４工程の後に、斜めイオン注入法を用いて前記ソース領域を囲むように前記ウェル領域を形成する第５工程を更に含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第５工程の後に、垂直イオン注入法を用いて、前記ソース領域より深く且つ前記ソース領域よりも高い不純物濃度で、前記ウェルコンタクト領域を形成する第６工程を更に含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第６工程において、前記ソース溝の一部の底部と接するソース領域を除去した後に、垂直イオン注入法を用いて前記ウェルコンタクト領域を形成することを特徴とする請求項２３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置において、チャネルを形成するためのウェル領域と、ソース領域及びドレイン領域とが、ドリフト領域表面からその表面に垂直方向に、ドリフト領域内に形成された構造が知られている（例えば、特許文献１参照。）。特許文献１の半導体装置においては、トレンチ状のゲート電極も、ドリフト領域表面からその表面に垂直方向にドリフト領域内に形成されている。【０００３】
このような半導体装置は、半導体基板表面に平行の横型構造となり、ゲート電極によって直接制御される主電流の方向が半導体基板表面に対して平行であり、主電流が半導体基板表面からその表面に垂直方向に分布している。したがって、半導体基板の表面積の制限を受けない。また、チャネル幅はドリフト領域の深さで規定することができるので、一定の表面積においてもチャネル幅の増大が可能になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【０００５】
特許文献１に記載された半導体装置では、ウェル領域がドリフト領域の深さ方向に延設されており、ウェル領域の端部がドリフト領域内にある。従来の半導体装置の縦型構造においては、ウェル領域の端部の電界集中を防ぐためにガードリングを設けている。一方、特許文献１に記載された半導体装置は横型構造であるため、ガードリングを形成することが難しく、ウェル領域の端部の電界集中を緩和することができていない構造となっている。したがって、半導体装置全体の耐圧が低下する問題がある。
【課題を解決するための手段】
【０００６】
上記問題点を鑑み、本発明は、耐圧を向上させることができる半導体装置を提供することを目的とする。【０００７】
本発明の一態様に係る半導体装置は、基板と、基板の第１の主面に形成され、基板と同じ材料からなり、基板よりも高不純物濃度の第１導電型のドリフト領域と、ドリフト領域内において、ドリフト領域の基板と接する第１の主面とは反対側の第２の主面から、第２の主面の垂直方向に延設され、且つ基板内まで端部が延設された第２導電型のウェル領域と、ドリフト領域内において、ウェル領域と離間して、第２の主面から垂直方向に延設された第１導電型のドレイン領域と、ウェル領域内において、第２の主面から垂直方向に延設された第１導電型のソース領域と、第２の主面から垂直方向に設けられ、第２の主面と平行な一方向においてソース領域及びウェル領域を貫通するように延設されたゲート溝と、ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、ソース領域及びウェル領域に電気的に接続されたソース電極と、ドレイン領域に電気的に接続されたドレイン電極とを備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の一例を示す斜視図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための斜視図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図２に引き続く斜視図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図３に引き続く斜視図である。
【図５】図５（ａ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図４に引き続く斜視図である。図５（ｂ）は、図５（ａ）のＡ−Ａ切断面で見た断面図である。
【図６】図６（ａ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図５に引き続く斜視図である。図６（ｂ）は、図６（ａ）の上面図である。
【図７】図７は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図６（ａ）に引き続く斜視図である。
【図８】図８は、本発明の第１の実施の形態に係る半導体装置の変形例を示す斜視図である。
【図９】図９は、本発明の第１の実施の形態に係る半導体装置の他の変形例を示す斜視図である。
【図１０】図１０は、本発明の第１の実施の形態に係る半導体装置の更に他の変形例を示す斜視図である。
【図１１】図１１は、本発明の第１の実施の形態に係る半導体装置の更に他の変形例を示す斜視図である。
【図１２】図１２は、本発明の第２の実施の形態に係る半導体装置の一例を示す斜視図である。
【図１３】図１３は、図１２のＡ−Ａ切断面で見た断面図である。
【図１４】図１４（ａ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための斜視図である。図１４（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図１４（ａ）に引き続く斜視図である。
【図１５】図１５（ａ）は、図１４（ｂ）のＡ−Ａ切断面で見た断面図である。図１５（ｂ）は、図１４（ｂ）のＢ−Ｂ切断面で見た断面図である。図１５（ｃ）は、図１４（ｂ）のＣ−Ｃ切断面で見た断面図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図１５（ａ）〜図１５（ｃ）に引き続く断面図である。
【図１７】図１７（ａ）〜図１７（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図１６（ａ）〜図１６（ｃ）に引き続く断面図である。
【図１８】図１８（ａ）〜図１８（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図１７（ａ）〜図１７（ｃ）に引き続く断面図である。
【図１９】図１９（ａ）〜図１９（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図１８（ａ）〜図１８（ｃ）に引き続く断面図である。
【図２０】図２０（ａ）〜図２０（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図１９（ａ）〜図１９（ｃ）に引き続く断面図である。
【図２１】図２１（ａ）〜図２１（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２０（ａ）〜図２０（ｃ）に引き続く断面図である。
【図２２】図２２（ａ）〜図２２（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２１（ａ）〜図２１（ｃ）に引き続く断面図である。
【図２３】図２３（ａ）〜図２３（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２２（ａ）〜図２２（ｃ）に引き続く断面図である。
【図２４】図２４（ａ）〜図２４（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２３（ａ）〜図２３（ｃ）に引き続く断面図である。
【図２５】図２５（ａ）〜図２５（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２４（ａ）〜図２４（ｃ）に引き続く断面図である。
【図２６】図２６は、図２５（ａ）〜図２５（ｃ）に対応する上面図である。
【図２７】図２７（ａ）〜図２７（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２５（ａ）〜図２５（ｃ）に引き続く断面図である。
【図２８】図２８（ａ）〜図２８（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための図２７（ａ）〜図２７（ｃ）に引き続く断面図である。
【図２９】図２９は、図２８（ａ）〜図２８（ｃ）に対応する上面図である。
【図３０】図３０は、本発明の第３の実施の形態に係る半導体装置の一例を示す斜視図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｎ型、第２導電型がｐ型の場合を説明するが、第１導電型がｐ型、第２導電型がｎ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
【００１０】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の構成を模式的に示す斜視図である。第１の実施の形態では、半導体装置の一例として金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を説明する。図１では分かり易くするため、電極配線は図示を省略している。また、図１では３つの半導体素子を図示しているが、これに限定されるものではなく、例えば図１のｘ軸方向及びｚ軸方向に多数の半導体素子が配列されていてもよい。
【００１１】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、基板１と、基板１の一方の主面に配置されたｎ−型のドリフト領域４と、ドリフト領域４内に設けられたｐ型のウェル領域２と、ウェル領域２内に設けられたｎ＋型のソース領域３と、ドリフト領域４内にウェル領域２と離間して設けられたｎ＋型のドレイン領域５と、ドリフト領域４内にゲート絶縁膜６を介して設けられたゲート電極７とを備える。
【００１２】
基板１は、数十から数百μｍ程度の厚さを有する。基板１としては、例えば半絶縁性基板又は絶縁性基板が使用可能である。ここで、絶縁性基板とは、シート抵抗が数ｋΩ／□以上の基板を意味し、半絶縁性基板とは、シート抵抗が数十Ω／□以上の基板を意味する。基板１の材料としては、例えば炭化珪素（ＳｉＣ）が使用可能である。本発明の第１の実施の形態においては、基板１が炭化珪素からなる絶縁性基板である場合を説明する。
【００１３】
ドリフト領域４は数μｍ〜数十μｍ程度の厚さを有する。ドリフト領域４の不純物濃度は基板１よりも高く、例えば１×１０１４〜１×１０１８ｃｍ−３程度である。ドリフト領域４は、基板１と同じ材料からなり、例えば基板１が炭化珪素からなる場合には炭化珪素からなるエピタキシャル成長層である。
【００１４】
ウェル領域２は、ドリフト領域４内に、ドリフト領域４の基板１と接する主面（以下、「第１の主面」という。）の反対側の主面（以下、「第２の主面」という。）から、ドリフト領域４の第２の主面の垂直方向（図１のｙ軸方向）に延設されている。更に、ドリフト領域４の第２の主面の垂直方向（図１のｙ軸方向）において、ウェル領域２の端部が基板１の内部まで延設されている。ここで、「ウェル領域２の端部」とは、ウェル領域２のうち、ドリフト領域４の第２の主面に平行な底面と、この底面と連続する、ドリフト領域４の第２の主面に垂直な側面の一部とがなす部分を意味する。また、ウェル領域２は、ドリフト領域４の第２の主面に対して平行な一方向（図１のｚ軸方向）に延設されている。ウェル領域２の不純物濃度は１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【００１５】
ソース領域３は、ウェル領域２内に、ドリフト領域４の第２の主面から、ドリフト領域４の第２の主面の垂直方向（図１のｙ軸方向）に延設されている。ソース領域３は、ドリフト領域４の第２の主面に平行な一方向（図１のｚ軸方向）に、ウェル領域２と平行に延設されている。ソース領域３は、ドリフト領域４と同じ導電型である。ソース領域３の不純物濃度は、ドリフト領域４よりも高く、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度である。ソース領域３及びウェル領域２にはソース電極１５が電気的に接続し、同電位をとる。ソース電極１５の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等が使用可能である。
【００１６】
ドリフト領域４内にはゲート溝８が形成されている。ゲート溝８は、ドリフト領域４の第２の主面から、ドリフト領域４の第２の主面の垂直方向（図１のｙ軸方向）に設けられている。ゲート溝８は、ドリフト領域４の第２の主面に平行な一方向（図１のｘ軸方向）に、ソース領域３とウェル領域２を貫通するように延設されている。ゲート溝８の底面は、ソース領域３の底面よりも浅くてもよく、ソース領域３の底面と一致していてもよい。ゲート溝８の表面にはゲート絶縁膜６を介してゲート電極７が形成されている。ゲート絶縁膜６の材料としては、例えばシリコン酸化膜（ＳｉＯ２膜）が使用可能である。ゲート電極７の材料としては、例えばｎ型のポリシリコンが使用可能である。
【００１７】
ドレイン領域５は、ドリフト領域４の第２の主面から、ドリフト領域４の第２の主面の垂直方向（図１のｙ軸方向）に延設されている。ドレイン領域５は、ドリフト領域４の第２の主面に平行な一方向（図１のｚ軸方向）に、ウェル領域２及びソース領域３と平行に延設されている。ドレイン領域５は、ドリフト領域４と同じ導電型である。ドレイン領域５の不純物濃度は、ドリフト領域４よりも高く且つソース領域３と同程度であり、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度である。ドレイン領域５にはドレイン電極１６が電気的に接続される。ドレイン電極１６の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等が使用可能である。
【００１８】
次に、本発明の第１の実施の形態に係る半導体装置の基本的な動作について説明する。
【００１９】
本発明の第１の実施の形態に係る半導体装置は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することにより、トランジスタとして機能する。即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７側面に位置するウェル領域２にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極１６からソース電極１５へ電流が流れる。具体的には、電子がソース電極１５からソース領域３に流れ、ソース領域３からチャネルを介してドリフト領域４に流れ込む。更に、ドリフト領域４からドレイン領域５に流れ、最後にドレイン電極１６に流れる。
【００２０】
一方、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以下にすると、ウェル領域２の反転層が消滅してオフ状態となり、ドレイン電極１６及びソース電極１５間の電流が遮断される。この際、ドレイン−ソース間には数百から数千ボルトの高電圧が印加される。
【００２１】
本発明の第１の実施の形態によれば、半導体装置を横型構造とすることにより、チャネル幅をドリフト領域４の深さで規定することができるので、一定の表面積においてもチャネル幅の増大が可能となる。更に、ウェル領域２の端部が基板１内まで延設されていることにより、ウェル領域２の端部に起こる電界集中を大幅に低減でき、耐圧の低下を抑制することができる。更に、ウェル領域２の端部が基板１に延設され、基板１の不純物濃度がドリフト領域４の不純物濃度より低いことにより、ドリフト領域４の第２の主面と平行な方向において、ドリフト領域４と基板１が同じ長さの場合、基板１とウェル領域２間のブレークダウン電圧がドリフト領域４とウェル領域２間のブレークダウン電圧より大きくなる。よって、特許文献１に記載された構造よりも更に耐圧を向上させることができる。
【００２２】
更に、基板１を半絶縁性基板又は絶縁性基板とすることにより、ウェル領域２の端部が絶縁領域に形成されることとなる。このため、ウェル領域２の端部の耐圧を大幅に増加させることができ、高い耐圧の半導体装置を提供することができる。
【００２３】
更に、基板１の材料として炭化珪素を使用することにより、炭化珪素は絶縁性が高く且つ熱伝導率が高いことから、基板１の裏面を接着材を介して冷却機構に貼り付けることにより、半導体装置がオンしたときの電流による発熱を効率よく発散させることができ、半導体装置を効率よく冷却することができる。また、炭化珪素はバンドギャップが広い半導体であり、真性キャリア濃度が低いため、高い絶縁性が実現し易く、高い耐圧の半導体装置を提供することができる。
【００２４】
次に、図２〜図７を用いて、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明する。
【００２５】
まず、図２に示すように基板１を用意する。基板１は、ノンドープの炭化珪素からなる絶縁性基板であり、数十から数百μｍ程度の厚さを有する。この基板１上に、ｎ−型の炭化珪素エピタキシャル層をドリフト領域４として形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。ドリフト領域４は、例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが数μｍ〜数十μｍとなるように形成される。
【００２６】
次に、図３に示すように、ドリフト領域４に、ｐ型のウェル領域２、ｎ＋型のソース領域３及びｎ＋型のドレイン領域５を形成する。形成順番としては、まずウェル領域２を先に形成することが好適である。その後、ソース領域３及びドレイン領域５は同時に形成してもよい。ウェル領域２、ソース領域３及びドレイン領域５の形成にはイオン注入法を用いる。イオン注入する領域以外をマスクするために、以下の工程によりドリフト領域４上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜（ＳｉＯ２膜）を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストを塗布し、一般的なフォトリソグラフィ法等を用いてレジストをパターニングする。パターニングされたレジストをマスクとして用いて、エッチングによりマスク材の一部を選択的に除去する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。その後、マスク材をマスクとして用いて、ｐ型及びｎ型不純物をドリフト領域４にイオン注入し、ｐ型のウェル領域２及びｎ＋型のソース領域３を形成する。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。また、ｎ型不純物としては、例えば窒素（Ｎ）を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。次にイオン注入した不純物を熱処理（アニール）することで活性化する。熱処理温度としては例えば１７００℃程度であり、雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ）を好適に用いることができる。また、この方法で形成されたソース領域３及びドレイン領域５の不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３が好適で、注入深さはドリフト領域４の第１の主面より浅い。また、ウェル領域２の不純物濃度は１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３が好適で、注入深さはドリフト領域４の第１の主面より深く、ウェル領域２の端部が基板１内に達する。注入エネルギーは例えばドリフト領域４の厚さが１μｍ以上の場合、ＭＫｅＶレベル台以上であってもよい。
【００２７】
次に、図４に示すように、ドリフト領域４にゲート溝８を形成するためにマスク材９を形成する。マスク材９としては、図３で示した工程で使用したマスク材と同様に絶縁膜をパターニングしたものが使用可能である。次に、マスク材９をマスクとして用いてゲート溝８を形成する。なお、ゲート溝８形成後の構造は図示を省略する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。ここで、ゲート溝８の深さはソース領域３より浅く形成される。ゲート溝８を形成後にマスク材９を除去する。例えばマスク材９がシリコン酸化膜の場合は、フッ酸洗浄によりマスク材９を除去する。
【００２８】
次に、図５（ａ）及び図５（ｂ）に示すように、ゲート絶縁膜６及びゲート電極７を形成する。図５（ｂ）は図５（ａ）のＡ−Ａ切断面を示す。具体的には、まず熱酸化法又は堆積法により、ドリフト領域４及びゲート溝８の表面にゲート絶縁膜６を形成する。例えば熱酸化の場合、基体を酸素雰囲気中で、１１００℃程度の温度に加熱することにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜６を形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、亜酸化窒素（Ｎ２Ｏ）等の雰囲気中で１０００℃程度のアニールを行っても良い。その後、ゲート絶縁膜６の表面にゲート電極７となる材料を堆積する。ゲート電極７となる材料はポリシリコンが一般的であり、ここではポリシリコンを用いて説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さはゲート溝８の幅の１／２より大きい値にすることにより、ゲート溝８をポリシリコンで完全に埋めることができる。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃程度、ＰＯＣｌ３中でアニールすることにより、ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。次に、ゲート電極７のポリシリコンを、等方性エッチング又は異方性エッチングによりエッチングする。エッチング量はゲート溝８内にポリシリコンが残るように設定する。例えば、ゲート溝８の幅が２μｍであり、ポリシリコンを厚さ１．５μｍで堆積した場合、エッチング量は１．５μｍにすることが望ましい。なお、エッチング制御上、ポリシリコンの厚さ１．５μｍに対して数％のオーバーエッチングでも問題はない。図５（ａ）と図５（ｂ）は、ポリシリコンのエッチング後の構造を示している。なお、図５（ａ）及び図５（ｂ）においてゲート溝８の深さが互いに異っているが、図５（ａ）に示すようにソース領域３の底面と一致していてもよく、図５（ｂ）に示すようにソース領域３より浅く形成してもよい。
【００２９】
次に、図６（ａ）に示すように、層間絶縁膜１０を形成し、電極用のコンタクトホール１１を形成する。図６（ｂ）は真上から見たコンタクトホール１１の位置を示している。分かり易くするため、図６（ｂ）では層間絶縁膜１０の図示を省略している。層間絶縁膜１０は一般的にシリコン酸化膜が好適で、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０を堆積後、層間絶縁膜１０上にレジストを塗布し、一般的なフォトリソグラフィ法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、フッ酸等を用いたウェットエッチング又は反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、層間絶縁膜１０の一部を選択的に除去し、コンタクトホール１１を開口する。その後、レジストを酸素プラズマや硫酸等で除去する。図６（ａ）と図６（ｂ）は、コンタクトホール１１を開口した後の形状を示している。
【００３０】
コンタクトホール１１を形成後、図７に示すように、ゲート配線１２、ソース配線１３及びドレイン配線１４を形成する。図７では分かり易くするため、ゲート配線１２、ソース配線１３及びドレイン配線１４間の層間絶縁膜の図示を省略している。配線材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属配線を使用することができる。ここではＴｉを用いて、ゲート配線１２、ソース配線１３及びドレイン配線１４の具体的な形成方法を説明する。まず、ＭＯＣＶＤ法等によりＴｉを堆積する。次に、レジスト等をマスクとして用いて、Ｔｉの選択エッチングを行う。次に、ゲート配線１２とソース配線１３の層間絶縁膜を堆積し、コンタクトホールを形成する。層間絶縁膜の堆積はスパッタ法等が好適で、コンタクトホールの形成は図６（ａ）で示す工程と同様にできる。次に、ゲート配線１２の形成と同じ方法でソース配線１３となる金属材料を堆積し、エッチングする。続いてソース配線１３とドレイン配線１４の層間絶縁膜を堆積し、コンタクトホールを形成し、ドレイン配線１４の金属材料を堆積する。図７は、ドレイン配線１４を形成後の半導体装置を示している。以上の工程を経て、図１に示した半導体装置が完成する。
【００３１】
本発明の第１の実施の形態に係る半導体装置の製造方法によれば、図１に示した、耐圧を向上させることができる半導体装置を実現することができる。
【００３２】
（第１の変形例）
本発明の第１の実施の形態では、基板１が絶縁性又は半絶縁性基板である場合を説明したが、変形例として、基板１がドリフト領域４と同一導電型（ｎ型）の半導体基板である場合を説明する。基板１は例えば炭化珪素からなり、基板１の不純物濃度は、ドリフト領域４の不純物濃度より低い。この場合の半導体装置の動作方法及び製造方法は、基板１が絶縁性又は半絶縁性基板である場合と実質的に同様である。
【００３３】
ここで仮に、基板１がドリフト領域４と異なる導電型（ｐ型）の半導体基板の場合には、半導体装置のオン状態において、電流がソース領域３からチャネルを形成されるウェル領域２を介してドリフト領域４に流れるときに、基板１からドリフト領域４に空乏層が広がる。これにより、電流の経路が狭まり、電流が低減する。更に、基板１がドリフト領域４と異なる導電型（ｐ型）の半導体基板の場合には、基板１とドリフト領域４間の耐圧も注意して設計しなければいけない。これに対して、基板１がドリフト領域４と同じ導電型（ｎ型）の半導体基板であることにより、電流の経路を基板１にまで広げることができる。この結果、電流を増加させることができ、損失の低減が期待できる。更に、基板１とドリフト領域４間の耐圧に関して設計上簡易となり、高い耐圧の半導体装置を提供することができる。
【００３４】
（第２の変形例）
図８に、図１から変形した構造の半導体装置を示す。図８に示した半導体装置は、ソース領域３とドレイン領域５が基板１内まで延設されている点が、図１に示した半導体装置の構造と異なる。図８に示した半導体装置の製造方法は、ソース領域３とドレイン領域５を形成するイオン注入の際に、不純物をドリフト領域４の第１の主面よりも深く注入する点が本発明の第１の実施の形態と異なり、他の手順は実質的に同様である。
【００３５】
図８に示した半導体装置によれば、ソース領域３が基板１内まで延設されることにより、ドリフト領域４の第２の主面に垂直なソース領域３の側面積が大きくなる。このため、半導体装置がオン状態のときの電流を増加させることができ、損失を低減することができる。
【００３６】
更に、ドレイン領域５が基板１内まで延設されることにより、ドリフト領域４の第２の主面に垂直なドレイン領域５の側面積が大きくなる。このため、半導体装置がオン状態のときの電流を増加させることができ、損失を低減することができる。
【００３７】
更に、図８に示した半導体装置では、ソース領域３及びドレイン領域５のいずれも基板１内まで延設されているので、ソース領域３及びドレイン領域５の側面積を最大に活用することでき、大きな電流を流すことができる。なお、図８に示した半導体装置では、ソース領域３及びドレイン領域５のいずれも基板１内まで延設されている場合を示したが、ソース領域３及びドレイン領域５の一方が基板１内まで延設されている場合でも、図１に示した構造と比較して大きい電流を流すことができる。
【００３８】
（第３の変形例）
図９に、図８から変形した構造の半導体装置を示す。図９に示す半導体装置は、ゲート溝８が更に深く掘り下げられ、ゲート溝８の一部が基板１に入り込む点が、図８に示した半導体装置と異なる。図９に示す半導体装置の動作方法は、図８に示した半導体装置と実質的に同様である。図９に示す半導体装置の製造方法は、ゲート溝８の形成工程において、ゲート溝８をドリフト領域４の第１の主面より深く形成する点が、図８に示した半導体装置と異なり、他の手順は実質的に同様である。
【００３９】
図９に示す半導体装置によれば、ゲート溝８の一部が基板１内まで延設することにより、ゲート溝８の底面と、底面及び側面で形成される角部とが基板１の内部に位置する。基板１が絶縁性基板であるか、又はｎ型の半導体基板で不純物濃度がドリフト領域４よりも低い場合、ゲート溝８の底面及び角部の電界集中が、図１又は図８に示した構造と比べて緩和することができ、耐圧を向上させることができる。また、図１又は図８に示した構造においては、ゲート溝８の底面において、一部がゲート絶縁膜６を介し、基板１と接する領域がある。この領域で発生する容量はゲートとドレイン間の容量となり、半導体装置の動作時に損失が発生する。しかし、図９の構造では基板１が絶縁性基板の場合には、前述の基板１と接する領域の容量がほぼないので、半導体装置の動作時の損失を低減できる。
【００４０】
（第４の変形例）
図１０に、図９から変形した構造の半導体装置を示す。図１０に示す半導体装置は、ゲート溝８の底部がウェル領域２に入り込む点が、図９に示した半導体装置と異なる。図１０に示す半導体装置の動作方法は、図９に示した半導体装置と実質的に同様である。また、図１０に示す半導体装置の製造方法は、ゲート溝８の形成工程において、ゲート溝８の深さをソース領域３より深く形成する点が、図９に示した半導体装置と異なり、他の手順は実質的に同様である。
【００４１】
図１０に示す半導体装置によれば、ゲート溝８がドリフト領域４の第２の主面の垂直方向においてソース領域３より深く、ゲート溝８の底面がウェル領域２に位置する場合、ゲート溝８の底面のウェル領域２とゲート絶縁膜６を介して接する領域で発生するゲートソース間容量は、ゲート電極７の電圧によって変化する。例えばウェル領域２がｐ型半導体の場合、ゲート電圧が負の場合はウェル領域２に空乏層が広がり、ゲート溝８の底面で発生するゲートソース間容量が小さい。一方、ゲート電圧が正で且つ半導体装置の閾値電圧以上の場合は、ウェル領域２が反転してゲート溝８の底面で発生するゲートソース間容量が最大で、ゲート絶縁膜６の容量になる。図１、図８又は図９に示した構造のように、ゲート溝８の底部がソース領域３にある場合、ゲート電極７、ゲート絶縁膜６及びソース領域３でなす領域の容量はゲートの電圧によらず、常にゲート絶縁膜６の容量となる。これに対して、図１０に示した構造では、ゲート溝８の底部において、ゲートソース間容量を低減することができるので、低損失の半導体装置を提供することができる。
【００４２】
（第５の変形例）
図１１に、図１０から変形した構造の半導体装置を示す。図１１に示す半導体装置は、ゲート溝８の底部がウェル領域２より深く形成されている点が、図１０に示した半導体装置と異なる。図１１に示す半導体装置の製造方法は、ゲート溝８の形成工程において、ゲート溝８の深さをウェル領域２より深く形成する点が、図１０に示した半導体装置と異なる。
【００４３】
ここで、ゲート溝８の底面がドリフト領域４に形成されていて、特にＳｉＣ材料で半導体装置を形成し、ゲート絶縁膜６が熱シリコン酸化膜の場合には、ＳｉＣの結晶面によって、熱シリコン酸化膜の厚さが異なる。例えば、ドリフト領域４の表面が（０００１）面の場合、ゲート溝８のうち、ドリフト領域４の第２の主面に平行な底面に形成された酸化膜が、ドリフト領域４の第２の主面に垂直な側面に形成された酸化膜より薄くなる。このため、ゲート溝８の底面においてゲート電極７とソース電極１５とのゲートソース間耐圧が弱くなる。また、ゲート溝８の底面で発生するゲートソース間容量は全ゲートソース間容量において大きな割合を占めるところ、ゲート溝８の底面のゲートソース間容量も増加し、半導体素子が動作するときの損失が増加する問題が起こる。
【００４４】
これに対して、図１１の構造によれば、ゲート溝８の底面をウェル領域２より深く設けることにより、ゲート溝８の底面は基板１と接し、ソース領域３と電気的に接続されない。このため、ゲート溝８の底面においてゲート電極７とソース電極１５とのゲートソース間容量がほぼ発生しない。よって、ゲート溝８の底面で発生するゲートソース間容量の低減によりゲートソース間の全容量を大きく低減でき、低損失で高い信頼性の半導体装置を提供することができる。更に、また、基板１が絶縁性基板の場合、ゲート溝８の底面で形成されたゲートドレイン間容量も低減することができ、低損失の半導体装置を提供することができる。
【００４５】
（第２の実施の形態）
図１２は本発明の第２の実施の形態に係る半導体装置の構成を示す斜視図である。図１２では分かり易くするため、電極配線の図示を省略している。電極配線の構造は図７と同様である。
【００４６】
本発明の第２の実施の形態に係る半導体装置においては、図１２に示すように、ソース領域３にはソース溝１７が形成され、ドレイン領域５にはドレイン溝２０が形成されている点が、本発明の第１の実施の形態と異なる。
【００４７】
ソース溝１７の底部には、ウェル領域２よりも高不純物濃度のｐ＋型のウェルコンタクト領域１９がウェル領域２と接するように形成されている。ソース溝１７には導電層２４が埋設されている。導電層２４はソース電極１５と同電位であり、ソース領域３及びウェルコンタクト領域１９がオーミック接続される。一方、ドレイン溝２０には導電層２５が埋設されている。導電層２５はドレイン電極１６と同電位であり、ドレイン領域５とオーミック接続される。導電層２４，２５の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等の導電材料が使用可能である。
【００４８】
ここで、図１２に示すように、ソース溝１７の幅をａ、ドレイン溝２０の幅をｂ、ゲート溝８の幅をｃとしたとき、ａ＞ｂ＞ｃの関係を有する。即ち、ソース溝１７の幅ａがドレイン溝２０の幅ｂより広く、ドレイン溝２０の幅ｂがゲート溝８の幅ｃよりも広い。
【００４９】
図１２のＡ−Ａ切断面で見たときのソース溝１７の部分の断面図を、図１３に示す。図１３に示すように、ゲート電極７は導電層１８とオーミック接続され、導電層１８と同電位をとる。また、ゲート電極７と導電層２４とは層間絶縁膜１０により絶縁されている。
【００５０】
本発明の第２の実施の形態に係る半導体装置の他の構成は、本発明の第１の実施の形態と実質的に同様である。また、本発明の第２の実施の形態に係る半導体装置の動作方法は、本発明の第１の実施の形態と実質的に同様である。
【００５１】
本発明の第２の実施の形態によれば、ウェル領域２の端部が基板１内まで延設されていることにより、ウェル領域２の端部に起こる電界集中を大幅に低減でき、耐圧の低下を抑制することができる。更に、ウェル領域２の端部が基板１に延設され、基板１の不純物濃度がドリフト領域４の不純物濃度より低いことにより、ドリフト領域４の第２の主面と平行な方向において、ドリフト領域４と基板１が同じ長さの場合、基板１とウェル領域２間のブレークダウン電圧がドリフト領域４とウェル領域２間のブレークダウン電圧より大きくなる。したがって、特許文献１に記載された構造よりも更に耐圧を向上させることができる。
【００５２】
更に、基板１を半絶縁性基板又は絶縁性基板とすることにより、ウェル領域２の端部が絶縁領域に形成されることとなる。このため、ウェル領域２の端部の耐圧を大幅に増加させることができ、高い耐圧の半導体装置を提供することができる。
【００５３】
更に、基板１の材料として炭化珪素を使用することにより、炭化珪素は絶縁性が高く且つ熱伝導率が高いことから、基板１の裏面を導電材料を介して冷却機構に貼り付けることにより、半導体装置がオンしたときの電流による発熱を効率よく発散させることができ、半導体装置を効率よく冷却することができる。また、炭化珪素はバンドギャップが広い半導体であり真性キャリア濃度が低いため、高い絶縁性が実現し易く、高い耐圧の半導体装置を提供することができる。
【００５４】
更に、ソース領域３にソース溝１７を有することにより、ソース領域３とウェル領域２の形成において、不純物注入の深さを第１の実施の形態と比べて浅くできる。これにより、高い注入エネルギーを必要としないため、低コストの半導体装置を提供することができる。また、ソース溝１７に導電層２４を埋設しており、導電層２４とソース領域３が電気的に同電位である。ここで、ソース溝１７がない構造の場合、ソース領域３の基板１と垂直方向に抵抗成分が付く。この抵抗成分は半導体装置が動作するときに電流を低減するように働き、結果的に電流の低減につながる。これに対して、ソース溝１７に導電層２４を埋設したことにより、ソース領域３の垂直方向の抵抗成分は、ソース領域３の抵抗成分と導電層２４の抵抗成分を並列した抵抗成分となる。また、導電層２４の抵抗が一般的に半導体の抵抗より小さく、これによって並列した抵抗成分がより低くなる。よって、低損失の半導体装置を提供することができる。
【００５５】
更に、ソース溝１７の幅ａがゲート溝８の幅ｃよりも広いことにより、ソース溝１７及びゲート溝８を同時に形成することができるとともに、更にはソース領域３及びウェル領域２もマスクを使用しないで形成することができるので、製造が容易となる。具体的な製造方法としては、ゲート溝８及びソース溝１７をマスクパターンを使用して同時に形成する。例えばゲート溝８の幅ｃが１μｍで、ソース溝１７の幅ａが２μｍとする。ゲート溝８及びソース溝１７を形成後に、０．５μｍのシリコン酸化膜をＬＰＣＶＤ法で堆積する。これにより、ゲート溝８がシリコン酸化膜で完全に埋められ、ソース溝１７は完全には埋められていない状態である。次に、ｎ型不純物を斜めイオン注入することでソース領域３が形成することができる。次にｐ型不純物を斜めイオン注入することでウェル領域２を形成することができる。したがって、ゲート溝８及びソース溝１７を一括で形成することができ、しかもセルフアラインでソース領域３とウェル領域２を形成することができる。即ち、低コストで製造し易い半導体装置を提供することができる。
【００５６】
更に、ドレイン領域５にドレイン溝２０を有することにより、ドレイン領域５の形成において、不純物注入の深さを第１の実施の形態と比べて浅くできる。このため、高い注入エネルギーを必要としないため、低コストの半導体装置を提供することができる。また、ドレイン溝２０に導電層２５が埋設されており、導電層２５とドレイン領域５が電気的に同電位である。ここで、ドレイン溝２０がない構造の場合、ドリフト領域４の第２の主面の垂直方向にドレイン領域５の抵抗成分が付く。この抵抗成分は、半導体装置が動作するときに電流を低減するように働き、結果的に電流の低減につながる。これに対して、ドレイン溝２０に導電層２５を埋設することにより、ドレイン領域５の垂直方向の抵抗成分は、ドレイン領域５の抵抗成分と導電層２５の抵抗成分を並列した抵抗成分となる。また、導電層２５の抵抗が一般的に半導体より低く、これによって並列した抵抗成分がより低くなる。即ち、低損失の半導体装置を提供することができる。
【００５７】
更に、ドレイン溝２０の幅ｂがゲート溝８の幅ｃより広いことにより、ドレイン溝２０及びゲート溝８を同時に形成でき、ドレイン領域５の形成もマスクを使用しないでできるので、製造が容易となる。具体的には、ドレイン溝２０及びゲート溝８をマスクパターンで同時に形成する。例えばゲート溝８の幅ｃが１μｍで、ドレイン溝２０の幅ｂが２μｍとする。ゲート溝８とドレイン溝２０を形成後に、０．５μｍのシリコン酸化膜をＬＰＣＶＤ法で堆積する。これにより、ゲート溝８がシリコン酸化膜で完全に埋められ、ドレイン溝２０は完全には埋められていない状態である。次に、ｎ型不純物を斜めイオン注入することでドレイン領域５を形成することができる。したがって、セルフアラインでドレイン領域５を形成することができる。即ち、低コストで、製造し易い半導体装置を提供することができる。
【００５８】
更に、ドレイン領域５にドレイン溝２０が形成され、ソース領域３にソース溝１７が形成されている。ソース溝１７とドレイン溝２０に導電層２４，２５が配置され、導電層２４，２５とソース領域３及びドレイン領域５とがそれぞれ同電位である。この構造の効果についてはドレイン領域５を例にして説明する。まずドレイン溝２０のない構造の場合、ドリフト領域４の第２の主面の垂直方向にドレイン領域５の抵抗成分が付く。この抵抗成分は半導体装置が動作するときに電流を低減するように働き、結果的に電流の低減につながる。これに対して、ドレイン溝２０を導電層２５で埋めることで、ドレイン領域５の垂直方向の抵抗成分はドレイン領域５の抵抗成分と導電層２５の抵抗成分を並列した抵抗成分となる。また、導電層２５の抵抗が一般的に半導体より低く、これによって並列した抵抗成分がより低くなる。また、ソース領域３においてもドレイン領域５と同じ効果を奏し、半導体装置のオン動作における電流を増大させることができる。即ち、低損失の半導体装置を提供することができる。
【００５９】
更に、ソース溝１７の幅ａがドレイン溝２０の幅ｂより広く、且つドレイン溝２０の幅ｂがゲート溝８の幅ｃより広いことにより、ゲート溝８、ソース溝１７及びドレイン溝２０を同時に形成することができ、ソース領域３、ドレイン領域５及びウェル領域２をセルフアラインで形成することができる。よって、製造が容易で、低コストであり、合わせずれがなく、高い信頼性の半導体装置を提供することができる。
【００６０】
また、ソース溝１７の底部にウェルコンタクト領域１９を有することにより、ウェルコンタクト領域１９はセルフアラインで形成でき、製造し易く、低コストで、合わせずれなく高い信頼性の半導体装置を提供することができる。また、ウェルコンタクト領域１９が高不純物濃度のｐ型領域の場合は、導電層２４とのオーミック接続させやすく、接触抵抗を低くでき、ウェル領域２の電位はソース電極１５で制御しやすい。このため、高い信頼性の半導体装置を提供することができる。
【００６１】
次に、図１４（ａ）〜図２９を用いて、本発明の第２の実施の形態に係る半導体装置の製造方法の一例を説明する。
【００６２】
まず、図１４（ａ）に示すように、基板１を用意する。基板１は、ノンドープの炭化珪素からなる絶縁性基板であり、数十から数百μｍ程度の厚みを有する。この基板１上に、ｎ−型の炭化珪素のエピタキシャル層をドリフト領域４として形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。ドリフト領域４は、例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３であり、数μｍ〜数十μｍの厚さを有する。
【００６３】
次に、ドリフト領域４に、ゲート溝８、ドレイン溝２０及びソース溝１７を同時に形成する工程（以下、「第１工程」という。）を実施する。図１４（ｂ）は、ゲート溝８、ドレイン溝２０及びソース溝１７を同時に形成するためのマスク材９を形成後の斜視図である。マスク材９としては、図３に示した工程と同様に、絶縁膜をパターニングしたものが使用可能である。次に、マスク材９をマスクにして、ドライエッチング法等により、ゲート溝８、ドレイン溝２０及びソース溝１７を形成する。また、図１４（ｂ）に示すように、ソース溝１７の幅をａとし、ドレイン溝２０の幅をｂとし、ゲート溝８の幅をｃとした時、ａ＞ｂ＞ｃの関係を満たすようにゲート溝８、ドレイン溝２０及びソース溝１７を形成する。また、図１４（ｂ）で示すＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線の各断面を図１５（ａ）〜図１５（ｃ）に示す。次の工程からは、各断面の形状を参照して説明する。
【００６４】
第１工程に続いて、マスク材２１を堆積する工程（以下、「第２工程」という。）を実施する。マスク材２１としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法、減圧ＣＶＤ法を用いることができる。このうち、膜のカバレッジをよくする観点から、減圧ＣＶＤ法が好適である。堆積厚さはゲート溝８の幅ｃの半分以上、ドレイン溝２０の幅ｂの半分より薄い。例えば、ゲート溝８の幅ｃが１μｍで、ドレイン溝２０の幅ｂが２μｍの場合は、マスク材２１の厚さは０．５μｍ以上１μｍ未満の範囲で設定する。このように厚さを設定し、マスク材２１を堆積後の形状を図１６（ａ）〜図１６（ｃ）に示す。図１６（ａ）〜図１６（ｃ）に示すように、ゲート溝８はマスク材２１で完全に埋められ、ソース溝１７とドレイン溝２０は完全には埋められていない形状となる。
【００６５】
第２工程に続いて、ドレイン領域５とソース領域３を同時に形成する工程（以下、「第３工程」という。）を実施する。第３工程ではイオン注入法を用いる。注入領域には第１の実施の形態と異なり、フォトリソグラフィ法によるパターニングを行わずに、第２工程で堆積したマスク材２１をマスクとして利用する。ソース領域３とドレイン領域５はｎ型であるため、ｎ型不純物としては窒素（Ｎ）又はリン（Ｐ）を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入の際はイオンビームの進行方向を基板１の主面に対して垂直方向から一定の角度に傾けて、ドレイン溝２０とソース溝１７の側壁にも不純物が注入されるようにする。不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３が好適である。注入深さはマスク材２１の厚さより厚く、マスク材２１とマスク材９との合計の厚さより薄いように設定する。理由はマスク材９より深く注入すると、ドリフト領域４の表面にもｎ型不純物が注入されることになるからである。第３工程を実施後の半導体装置を図１７（ａ）〜図１７（ｃ）に示す。図１７（ａ）〜図１７（ｃ）に示すように、ソース溝１７とドレイン溝２０の側壁と底部にｎ型不純物がそれぞれ注入されている。
【００６６】
第３工程に続いて、マスク材２２を堆積する工程（以下、「第４工程」という。）を実施する。マスク材２２としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法、減圧ＣＶＤ法を用いることができる。このうち、膜のカバレッジをよくする観点から、減圧ＣＶＤ法が好適である。堆積厚さはドレイン溝２０の幅ｂの半分からマスク材２１の厚さを引いた値以上、且つソース溝１７の幅ａの半分からマスク材２１の厚さを引いた値より薄く設定する。例えば、ドレイン溝２０の幅が２μｍの場合はマスク材２１の厚さは０．８μｍで、ソース溝１７の幅ａが３μｍの場合はマスク材２２の厚さは０．２μｍ以上０．７μｍ未満の範囲で設定する。このように厚さを設定し、マスク材２２を堆積後の形状を図１８（ａ）〜図１８（ｃ）に示す。図１８（ａ）〜図１８（ｃ）に示すように、ゲート溝８とドレイン溝２０はマスク材２１とマスク材２２で完全に埋められ、ソース溝１７は完全には埋められていない形状になる。
【００６７】
第４工程に続いて、ウェル領域２を形成する工程（以下、「第５工程」という。）を実施する。この工程ではイオン注入法を用いる。注入領域には第１の実施の形態と異なり、フォトリソグラフィ法によるパターニングを使わない。第２工程と第４工程で堆積したマスク材２１とマスク材２２をマスクとして利用する。ウェル領域２はｐ型であるため、ｐ型不純物としてはアルミニウム（Ａｌ）又はホウ素（Ｂ）を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入の際はイオンビームの進行方向を基板１の主面に対して垂直方向から一定の角度に傾けて、ソース溝１７の側壁と底面に不純物が注入されるようにする。不純物濃度は１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３が好適である。注入深さはマスク材２１とマスク材２２とソース領域との合計の厚さより深く、マスク材２１とマスク材２２とマスク材９との合計の厚さより浅く設定する。第５工程を実施後の半導体装置を図１９（ａ）〜図１９（ｃ）に示す。図１９（ａ）〜図１９（ｃ）に示すように、ソース溝１７の側壁と底部にｐ型不純物が注入されている。
【００６８】
第５工程に続いて、ウェルコンタクト領域１９を形成する工程（以下、「第６工程」という。）を実施する。なお、第６工程を実施する前に、マスク材２１とマスク材２２のエッチングを行ってもよい。エッチングにはフォトリソグラフィ法を用いた選択的なエッチングをせず、全面においてエッチングを行う。マスク材２１とマスク材２２の材料がシリコン酸化膜の場合、エッチング方法としては、反応性イオンエッチング（ＲＩＥ）等の異方性ドライエッチングが好適である。エッチング厚さはマスク材２１とマスク材２２の厚さ合計でよい。異方性ドライエッチングを実施後の断面構造を図２０（ａ）〜図２０（ｃ）に示す。図２０（ａ）〜図２０（ｃ）に示すように、ゲート溝８とドレイン溝２０は依然としてマスク材２１とマスク材２２で完全に埋められている。一方、ソース溝１７の側壁にはマスク材２１とマスク材２２が残存しているが、ソース溝１７の底面にはソース領域３が露出している。また、ドリフト領域４の表面にはマスク材９が残存している。この形状に対して、ウェルコンタクト領域１９をイオン注入法で形成する第６工程を実施する。ウェルコンタクト領域１９はｐ型であるため、ｐ型不純物としてはアルミニウム（Ａｌ）又はホウ素（Ｂ）を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入の際は、イオンビームの進行方向を基板１に対して垂直方向で注入するのが好適である。なお、ソース溝１７の底部にはｎ型のソース領域３が形成されているため、ｐ型不純物の注入濃度はソース領域３の不純物濃度の２倍以上が好適である。これにより、ｐ型不純物を注入されたｎ型のソース領域３の一部がｐ型になる。注入深さはソース領域３より深く、ウェル領域２より浅くてもよい。第６工程を実施後の形状を図２１（ａ）〜図２１（ｃ）に示す。
【００６９】
次に、マスク材９、マスク材２１及びマスク材２２を除去する。例えばマスク材９、マスク材２１及びマスク材２２がシリコン酸化膜の場合はフッ酸洗浄で除去できる。次に、イオン注入した不純物を熱処理（アニール）することで活性化する。熱処理温度としては１７００℃程度の温度を用いることが出来、雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ）を好適に用いることができる。次に、ゲート絶縁膜６を形成する。ゲート絶縁膜６を形成後の断面構造を図２２（ａ）〜図２２（ｃ）に示す。ゲート絶縁膜６の形成方法は、熱酸化法でも堆積法でも構わない。例えば、熱酸化の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜６を形成後、ウェル領域２とゲート絶縁膜６界面の界面準位を低減するために、窒素（Ｎ）、アルゴン（Ａｒ）、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。次に、ゲート電極７となる材料２３を堆積する。堆積後の断面構造を図２３（ａ）〜図２３（ｃ）に示す。ゲート電極７となる材料２３はポリシリコンが一般的で、ここではポリシリコンを用いて説明する。ポリシリコン２３の堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコン２３の堆積厚さはゲート溝８の幅ｃの１／２より大きい値にする。これにより、ゲート溝８をポリシリコン２３で完全に埋めることができる。例えば、ゲート溝８の幅ｃが２μｍの場合は、ポリシリコン２３の厚さを１μｍより厚くする。また、ポリシリコン２３を堆積後に、９５０℃でＰＯＣｌ３中にアニールすることにより、ｎ型のポリシリコン２３が形成され、ゲート電極７に導電性を持たせることができる。次に、ゲート電極７以外のポリシリコン２３をエッチングする。エッチング方法は等方性エッチングでも異方性エッチングでも適応できる。エッチング量はゲート溝８の内にポリシリコン２３が残るように設定する。例えば、ゲート溝８の幅ｃが２μｍであり、ポリシリコン２３を厚さ１．５μｍで堆積した場合、エッチング量は１．５μｍにすることが望ましいが、エッチング制御上１．５μｍに対し、数％のオーバーエッチングでも問題ない。ポリシリコン２３をエッチングし、ゲート電極７を形成後の構造を図２４（ａ）〜図２４（ｃ）に示す。
【００７０】
次に、層間絶縁膜１０を形成し、電極形成用のコンタクトホールを形成する。図２５（ａ）〜図２５（ｃ）は層間絶縁膜１０を形成後の断面構造を示している。図２６では真上から見たコンタクトホール１１の位置を示している。分かり易くするため、層間絶縁膜１０は図示していない。層間絶縁膜１０は一般的にシリコン酸化膜が好適で、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０を堆積後、コンタクトホールを開口する。層間絶縁膜１０上にレジストを塗布し、一般的なフォトリソグラフィ法を用いてレジストをパターニングする。パターニングされたレジストをマスクにして、層間絶縁膜１０をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。コンタクトホールを開けた後の断面形状を図２７（ａ）〜図２７（ｃ）に示す。
【００７１】
コンタクトホールを形成後、導電層１８、導電層２４及び導電層２５を形成する。導電層１８、導電層２４及び導電層２５の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属が一般的である。ここではＴｉを用いて説明する。まず、Ｔｉを堆積する。堆積方法は例えばＭＯＣＶＤ法が好適である。次に、マスクによるＴｉの選択エッチングを行う。マスク材はレジストが好適である。エッチング後の断面構造を図２８（ａ）〜図２８（ｃ）に示し、表面構造を図２９に示す。図２９においては、分かり易くするため、層間絶縁膜１０の図示を省略している。その後、第１の実施の形態と同様にゲート配線、ソース配線及びドレイン配線を形成する（図示省略）。以上の工程を経て、図１２に示す第２の実施の形態に係る半導体装置が完成する。
【００７２】
本発明の第２の実施の形態によれば、第１工程において、ゲート溝８、ソース溝１７及びドレイン溝２０を同時に形成することにより、製造コストが低減できる。また、マスクが１枚でできるため、個別に形成するよりも、マスクの合わせずれが少なく、高い信頼性で半導体装置を製造することができる。
【００７３】
また、ソース溝１７の幅ａがドレイン溝２０の幅ｂより広く、ドレイン溝２０の幅ｂがゲート溝８の幅ｃより広くなるようにゲート溝８、ソース溝１７及びドレイン溝２０を形成する。更に、ゲート溝８、ソース溝１７及びドレイン溝２０を形成直後であって、マスク材９が残存している状態で、第２工程において、ゲート溝８の幅ｃの半分以上且つ、ドレイン溝２０の幅ｂの半分以下の厚さでマスク材２１を堆積する。これにより、ゲート溝８だけを完全に埋めることができるので、セルフアラインでソース領域３とドレイン領域５にイオン注入するためのマスクを形成することができる。よって、マスクの合わせずれが少なく、高い信頼性で半導体装置を製造することができる。
【００７４】
また、第３工程において、ｎ型不純物を斜めからイオン注入することにより、ソース溝１７及びドレイン溝２０の側壁又は底面に、ソース領域３及びドレイン領域５を同時に形成することが可能となる。よって、従来の製造技術に比べ、一回の注入でソース領域３とドレイン領域５を同時に所定箇所に形成でき、低コスト化を図ることができる。更には、マスクを使用しないため、合わせずれが無く、高い信頼性で半導体装置を製造することができる。
【００７５】
また、第４工程において、ウェル領域２の形成用のマスク材２２を形成する際には、ドレイン溝２０を完全に埋め、ソース溝１７に空間を残すようにマスク材２２の厚さを設定する。これにより、フォトリソグラフィ法を使わずに、マスク材２２をセルフアラインで形成することができる。即ち、マスクによる合わせずれが無く、高い信頼性で半導体装置を製造することができる。
【００７６】
また、第５工程において、ｐ型不純物を斜めからイオン注入することにより、ウェル領域２をソース溝１７の底面及び側壁に、ソース領域３を囲むように形成することが可能となる。従来の製造技術に比べてマスクを使用しないため、合わせずれが無く、高い信頼性で半導体装置を製造することができる。
【００７７】
また、第６工程において、垂直イオン注入法を用いて、ｐ型不純物を基板１にイオン注入してウェルコンタクト領域１９を形成する。このとき、注入深さはソース溝１７の底部と接するソース領域３より深く、且つ不純物濃度はソース溝１７の底部と接するソース領域３よりも高くする。これにより、ウェルコンタクト領域１９をマスクを使用せずにセルフラインで形成することができる。したがって、合わせずれが無く、高い信頼性で半導体装置を製造することができる。
【００７８】
なお、第５工程の実施後、マスク材２１及びマスク材２２を除去せずに、第６工程においてｐ型不純物をイオン注入してウェルコンタクト領域１９を形成してもよい。注入濃度はソース領域３の不純物濃度の２倍以上とし、注入深さはマスク材２１とマスク材２２とソース領域３との合計の厚さより深く、且つウェル領域２より浅く設定する。これにより、マスク材２１及びマスク材２２を除去する工数を減らすことができ、低コストの半導体装置を提供することができる。
【００７９】
また、第６工程において、図２０（ａ）〜図２０（ｃ）の断面構造を形成した後、異方性ドライエッチングで露出したソース溝１７の底部のソース領域３が残存したままイオン注入を行う代わりに、まずソース領域３を除去してから、ｐ型不純物を垂直にイオン注入してウェルコンタクト領域１９を形成してもよい。ソース領域３を除去するので、注入濃度がソース領域３の不純物濃度とは関係がなくなる。また、注入深さもウェル領域２より浅く設定するだけでよい。そして、イオン注入のコストは不純物濃度と深さによって変わるところ、ウェルコンタクト領域１９を形成する注入濃度と注入深さに制限がなくなるので、低コストでウェルコンタクト領域１９を形成することができる。
【００８０】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第１の実施の形態に対して、基板１の構造を変形するものである。本発明の第３の実施の形態に係る半導体装置では、図３０に示すように、基板１のドリフト領域４と接する主面とは反対側の主面（裏面）に、高不純物濃度のｎ＋型の裏面導電領域２６が形成されている。ドレイン領域５は、ドリフト領域４の第２の主面から、ドリフト領域４の第２の主面に垂直方向に裏面導電領域２６まで延設されている。裏面導電領域２６の基板１と接する主面とは反対側の主面（裏面）には、ドレイン配線１４が電気的に接続されている。
【００８１】
本発明の第３の実施の形態に係る半導体装置の他の構造は、第１の実施の形態の構造と同様である。なお、本発明の第３の実施の形態に係る半導体装置の他の構造は、第１の実施の形態の構造とする代わりに、第２の実施の形態の構造と同様の構造であってもよい。本発明の第３の実施の形態に係る半導体装置の動作方法は、第１の実施の形態と同様である。
【００８２】
本発明の第３の実施の形態によれば、ウェル領域２の端部が基板１内まで延設されていることにより、ウェル領域２の端部に起こる電界集中を大幅に低減でき、耐圧の低下を抑制することができる。更に、ウェル領域２の端部が基板１に延設され、基板１の不純物濃度がドリフト領域４の不純物濃度より低いことにより、ドリフト領域４の第２の主面と平行な方向において、ドリフト領域４と基板１が同じ長さの場合、基板１とウェル領域２間のブレークダウン電圧がドリフト領域４とウェル領域２間のブレークダウン電圧より大きくなる。したがって、特許文献１に記載された構造よりも更に耐圧を向上させることができる。
【００８３】
更に、基板１を半絶縁性基板又は絶縁性基板とすることにより、ウェル領域２の端部が絶縁領域に形成されることとなる。このため、ウェル領域２の端部の耐圧を大幅に増加させることができ、高い耐圧の半導体装置を提供することができる。
【００８４】
更に、基板１の材料として炭化珪素を使用することにより、炭化珪素は絶縁性が高く且つ熱伝導率が高いことから、基板１の裏面を導電材料を介して冷却機構に貼り付けることにより、半導体装置がオンしたときの電流による発熱を効率よく発散させることができ、半導体装置を効率よく冷却することができる。また、炭化珪素はバンドギャップが広い半導体であり真性キャリア濃度が低いため、高い絶縁性が実現し易く、高い耐圧の半導体装置を提供することができる。
【００８５】
更に、基板１の裏面にドレイン領域５と同じ導電型（ｎ型）の裏面導電領域２６を形成し、ドレイン領域５が裏面導電領域２６と接することにより、ドレイン電極（図示省略）を基板１の裏面に配置することが可能になる。これにより、ゲート電極７とソース電極（図示省略）を半導体装置の表面に配置し、ドレイン電極（図示省略）を半導体装置の裏面側に配置することができる。したがって、ドレイン電極（図示省略）に接続されるドレイン配線１４の面積も半導体装置のチップ面積まで最大化でき、配線部の抵抗を低減することができる。また、図７で示す配線構造と比べて、ドレイン配線１４とソース配線１３間、ドレイン配線１４とゲート配線間の寄生容量も大幅に低減できる。即ち、低損失の半導体装置を提供することができる。
【００８６】
本発明の第３の実施の形態に係る半導体装置の製造方法については、基板１の裏面にイオン注入により高不純物濃度のｎ＋型の裏面導電領域２６を形成することが好適である。注入濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３が好適である。注入深さは特に制限されず、適宜決定することができる。また、ドレイン配線１４は、第１の実施の形態と同様の方法で形成することができる。また、図示を省略するが、ドレイン領域５には第２の実施の形態と同様にドレイン溝を形成してもかまわない。
【００８７】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８８】
例えば、第１〜第３の実施の形態において、炭化珪素からなる基板１上に半導体装置を製造する場合を説明したが、基板１の材料としては炭化珪素に限定されない。例えば、基板１の材料として、バンドギャップが広い半導体を使用することができる。バンドギャップが広い半導体としては、例えば窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等が挙げられる。
【００８９】
また、第１〜第３の実施の形態において、ゲート電極７にｎ型ポリシリコンを用いて説明したが、ｐ型ポリシリコンでもよい。また、ゲート電極７は、他の半導体材料であってもよく、金属材料等の他の導電材料であってもよい。ゲート電極７の材料として、例えばｐ型ポリ炭化珪素や、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等も使用可能である。
【００９０】
また、第１〜第３の実施の形態において、ゲート絶縁膜６としてシリコン酸化膜を使用する場合を説明したが、シリコン窒化膜を使用してもよく、又はシリコン酸化膜とシリコン窒化膜との積層体を使用してもよい。ゲート絶縁膜６がシリコン窒化膜の場合、等方性エッチングを行うときは、例えば１６０℃の熱燐酸による洗浄でエッチングを行うことができる。
【００９１】
また、ソース電極１５及びドレイン電極１６の材料としては、金属を用いてもよく、半導体と金属との合金でもよく、それ以外の導体でもよい。金属材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、（Ｍｏ）等が挙げられる。金属材料の堆積方法としては、電子ビーム蒸着法や有機金属気相成長法（ＭＯＣＶＤ）、スパッタ法等の方法が挙げられる。また、半導体と金属との合金としては、ニッケルシリサイド（ＳｉＮｉ）、タングステンシリサイド（ＳｉＷ）、チタンシリサイド（ＴｉＳｉ）等でもよい。これらの合金の堆積方法としては、スパッタ法等が挙げられる。また、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等の窒化物も使用可能である。また、半導体材料としては、ポリシリコン、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ガリウム砒素（ＧａＡｓ）等が使用可能である。これらの材料に、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等のｎ型不純物又はホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型不純物をイオン注入することで、導電性を持たせることができる。
【００９２】
また、第１〜第３の実施の形態において、半導体装置の一例としてＭＯＳＦＥＴを説明したが、本発明の実施の形態に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やサイリスタにも適用できるのは勿論である。
【００９３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００９４】
特願２０１３−１５０４０８号（出願日：２０１３年７月１９日）の全内容は、ここに援用される。
【符号の説明】
【００９５】
１…基板
２…ウェル領域
３…ソース領域
４…ドリフト領域
５…ドレイン領域
６…ゲート絶縁膜
７…ゲート電極
８…ゲート溝
９，２１，２２…マスク材
１０…層間絶縁膜
１１…コンタクトホール
１２…ゲート配線
１３…ソース配線
１４…ドレイン配線
１５…ソース電極
１６…ドレイン電極
１７…ソース溝
１８，２４，２５…導電層
１９…ウェルコンタクト領域
２０…ドレイン溝
２３…ポリシリコン
２６…裏面導電領域
【図１】
0006004109.tif 000002
【図２】
0006004109.tif 000003
【図３】
0006004109.tif 000004
【図４】
0006004109.tif 000005
【図５】
0006004109.tif 000006
【図６】
0006004109.tif 000007
【図７】
0006004109.tif 000008
【図８】
0006004109.tif 000009
【図９】
0006004109.tif 000010
【図１０】
0006004109.tif 000011
【図１１】
0006004109.tif 000012
【図１２】
0006004109.tif 000013
【図１３】
0006004109.tif 000014
【図１４】
0006004109.tif 000015
【図１５】
0006004109.tif 000016
【図１６】
0006004109.tif 000017
【図１７】
0006004109.tif 000018
【図１８】
0006004109.tif 000019
【図１９】
0006004109.tif 000020
【図２０】
0006004109.tif 000021
【図２１】
0006004109.tif 000022
【図２２】
0006004109.tif 000023
【図２３】
0006004109.tif 000024
【図２４】
0006004109.tif 000025
【図２５】
0006004109.tif 000026
【図２６】
0006004109.tif 000027
【図２７】
0006004109.tif 000028
【図２８】
0006004109.tif 000029
【図２９】
0006004109.tif 000030
【図３０】
0006004109.tif 000031