(57)【特許請求の範囲】
【請求項１】
直流電源の正極および負極間に直列に接続された第１および第２のスイッチング素子と、
前記第１および第２のスイッチング素子の接続点における交流電圧を制御するための電圧指令信号を発生させる電圧指令信号発生部と、
基準波信号を発生させる基準波信号発生部と、
前記電圧指令信号と前記基準波信号との比較により、ＰＷＭ指令信号を発生させるＰＷＭ指令信号発生部と、
前記ＰＷＭ指令信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路が前記ＰＷＭ指令信号のエッジを検出したことをトリガとして、指定されたデッドタイムをカウントするカウンタと、
前記第１および第２のスイッチング素子の両方を、前記カウンタが前記指定されたデッドタイムをカウントする間オフに制御するための信号を生成するゲート制御信号生成部と、
前記カウンタが前記指定されたデッドタイムをカウントしている途中に前記エッジ検出回路が前記ＰＷＭ指令信号のエッジを検出した場合に、前記カウンタがカウントすべきカウント値を、前記指定されたデッドタイムに対応するカウント値よりも小さい値に設定するカウント値設定部とを備え、
前記カウント値設定部は、前記カウントすべきカウント値を、前記指定されたデッドタイムに対応するカウント値と、前記エッジ検出回路が前記ＰＷＭ指令信号のエッジを検出した時点でのカウント値との差分に設定する、電力変換装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関し、特に、電力変換装置のデッドタイムの設定に関する。
【背景技術】
【０００２】
インバータに代表される電力変換装置は、一般に、直流電源の正極と負極との間に直列に接続された２つのスイッチング素子を有する。２つのスイッチング素子は相補的に動作する。しかしながらスイッチング素子の特性に起因して、そのスイッチング素子がオフするタイミングが遅れることがある。
【０００３】
２つのスイッチング素子がともにオン状態である場合、直流電源の正極と負極とが短絡される。このような問題を回避するために、両方のスイッチング素子がオフ状態である期間が設けられる。一般に、この期間はデッドタイムと呼ばれる。
【０００４】
たとえば、特開２００５−１２８５７号公報（特許文献１）は、電圧型インバータの制御において、デッドタイムが設定されることを開示する。たとえば特開平８−２０５５４８号公報（特許文献２）は、電力変換装置の制御方法を開示する。電力変換装置はＰＷＭ（パルス幅変調）制御に従って直流を交流に変換する。電流がブリッジから流れ出る場合には、ＰＷＭ信号の立上がり時間が短絡防止時間分早められる。一方、電流がブリッジに流入する場合には、ＰＷＭ信号の立下がり時間が短絡防止時間分早められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１２８５７号公報
【特許文献２】特開平８−２０５５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＰＷＭ制御では、一般に、搬送波（一般に三角波）と基本波（正弦波）との比較によってＰＷＭ信号が生成される。ＰＷＭ信号の時間幅を変化させることによって、スイッチング素子がオン状態である期間が変化する。スイッチング周期は一定であるので、スイッチング素子のオン期間を変化することによって、スイッチング素子のオフ期間も変化する。
【０００７】
デッドタイムの長さが固定された場合、ＰＷＭ信号によって指定されたスイッチング素子のオフ期間が設定されたデッドタイムよりも短くなる可能性がある。この場合、スイッチング素子の実際のオフ期間の長さが、ＰＷＭ信号によって指定されたオフ期間の長さよりも長くなる可能性がある。したがって、たとえばインバータの出力電圧の精度が低下することが起こりうる。
【０００８】
なお、このような問題はインバータに限定されるものでない。直流電源の正極および負極間に直列に接続された２つのスイッチング素子を備えた電力変換回路を、ＰＷＭ制御によって動作させる際に同様の問題が起こりうる。このような電力変換回路の他の例としては、交流を直流に変換するＡＣ／ＤＣコンバータ、直流を直流に変換するＤＣ／ＤＣコンバータなどが挙げられる。
【０００９】
本発明の目的は、直流電源の正極および負極間に直列に接続された２つのスイッチング素子を備えた電力変換装置をＰＷＭ制御により動作させる際に、その電力変換装置の出力電圧の精度を向上させることである。
【課題を解決するための手段】
【００１０】
この発明のある局面に係る電力変換装置は、直流電源の正極および負極間に直列に接続された第１および第２のスイッチング素子と、第１および第２のスイッチング素子の接続点における交流電圧を制御するための電圧指令信号を発生させる電圧指令信号発生部と、基準波信号を発生させる基準波信号発生部と、電圧指令信号と基準波信号との比較により、ＰＷＭ指令信号を発生させるＰＷＭ指令信号発生部と、ＰＷＭ指令信号のエッジを検出するエッジ検出回路と、エッジ検出回路がＰＷＭ指令信号のエッジを検出したことをトリガとして、指定されたデッドタイムをカウントするカウンタと、第１および第２のスイッチング素子の両方を、カウンタが前記指定されたデッドタイムをカウントする間オフに制御するための信号を生成するゲート制御信号生成部と、カウント値設定部とを備える。カウント値設定部は、カウンタが指定されたデッドタイムをカウントしている途中にエッジ検出回路がＰＷＭ指令信号のエッジを検出した場合に、カウンタがカウントすべきカウント値を、指定されたデッドタイムに対応するカウント値よりも小さい値に設定する。
【発明の効果】
【００１１】
本発明によれば、直流電源の正極および負極間に直列に接続された２つのスイッチング素子を備えた電力変換装置をＰＷＭ制御により動作させる際に、その電力変換装置の出力電圧の精度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る電力変換装置の一例であるインバータ装置の概略構成図である。
【図２】発明者によるＵ相制御部１０２Ｕの構成の検討例を示したブロック図である。
【図３】図２に示したＵ相制御部１０２ＵＡおよびＵ相アーム１０１Ｕの動作を説明するための信号波形図である。
【図４】実施の形態１に係るＵ相制御部１０２Ｕの構成を示したブロック図である。
【図５】図４に示したＵ相制御部１０２ＵおよびＵ相アーム１０１Ｕの動作を説明するための信号波形図である。
【図６】実施の形態２に係るＵ相制御部１０２ＵＢの構成を示したブロック図である。
【図７】図６に示したＵ相制御部１０２ＵＢおよびＵ相アーム１０１Ｕの動作を説明するための信号波形図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
［実施の形態１］
図１は、本発明の実施の形態に係る電力変換装置の一例であるインバータ装置の概略構成図である。図１を参照して、インバータ装置１００は、三相インバータ回路１０１およびインバータ制御装置１０２を備える。
【００１５】
三相インバータ回路１０１は、Ｕ相アーム１０１Ｕと、Ｖ相アーム１０１Ｖと、Ｗ相アーム１０１Ｗと、正極端子１０３と、負極端子１０４と、コンデンサ１０５と、Ｕ相端子１０６Ｕと、Ｖ相端子１０６Ｖと、Ｗ相端子１０６Ｗとを備える。
【００１６】
Ｕ相アーム１０１Ｕと、Ｖ相アーム１０１Ｖと、Ｗ相アーム１０１Ｗとは、正極端子１０３と負極端子１０４との間に並列に接続される。コンデンサ１０５は、正極端子１０３と負極端子１０４との間に接続される。正極端子１０３と負極端子１０４との間には直流電力が供給される。
【００１７】
Ｕ相アーム１０１Ｕは、上側素子１０８Ｕと、下側素子１０８Ｌとを備える。上側素子１０８Ｕと下側素子１０８Ｌとは、正極端子１０３と負極端子１０４との間に直列に接続される。Ｕ相端子１０６Ｕは上側素子１０８Ｕと下側素子１０８Ｌとの中点に接続される。
【００１８】
Ｖ相アーム１０１ＶおよびＷ相アーム１０１Ｗの各々は、Ｕ相アーム１０１Ｕと同じ構成を有する。Ｖ相アーム１０１Ｖは、上側素子１０９Ｕと、下側素子１０９Ｌとを備える。上側素子１０９Ｕと下側素子１０９Ｌとは、正極端子１０３と負極端子１０４との間に直列に接続される。Ｖ相端子１０６Ｖは上側素子１０９Ｕと下側素子１０９Ｌとの中点に接続される。Ｗ相アーム１０１Ｗは、上側素子１１０Ｕと、下側素子１１０Ｌとを備える。上側素子１１０Ｕと下側素子１１０Ｌとは、正極端子１０３と負極端子１０４との間に直列に接続される。Ｖ相端子１０６Ｗは上側素子１１０Ｕと下側素子１１０Ｌとの中点に接続される。
【００１９】
上記の上側素子および下側素子は、半導体スイッチング素子により実現可能である。半導体スイッチング素子は、一例ではＩＧＢＴであるが、その種類は特に限定されるものではない。
【００２０】
インバータ制御装置１０２は、Ｕ相制御部１０２Ｕと、Ｖ相制御部１０２Ｖと、Ｗ相制御部１０２Ｗとを有する。Ｕ相制御部１０２Ｕと、Ｖ相制御部１０２Ｖと、Ｗ相制御部１０２Ｗとは、Ｕ相アーム１０１Ｕと、Ｖ相アーム１０１Ｖと、Ｗ相アーム１０１Ｗとをそれぞれ制御する。
【００２１】
正極端子１０３と負極端子１０４との間に直流電力が供給される。インバータ制御装置１０２は、Ｕ相アーム１０１Ｕと、Ｖ相アーム１０１Ｖと、Ｗ相アーム１０１ＷとをＰＷＭ制御に従って動作させる。これにより、直流電力が三相交流に変換される。各相の交流電力は、Ｕ相端子１０６Ｕと、Ｖ相端子１０６Ｖと、Ｗ相端子１０６Ｗとのうちの対応する端子から出力される。
【００２２】
Ｕ相制御部１０２Ｕと、Ｖ相制御部１０２Ｖと、Ｗ相制御部１０２Ｗとは互いに同一の構成を有する。以下、代表的にＵ相制御部１０２Ｕの構成について説明し、Ｖ相制御部１０２ＶおよびＷ相制御部１０２Ｗの構成については詳細な説明を繰り返さない。
【００２３】
以下では、発明者によるＵ相制御部１０２Ｕの構成の検討例と、実施の形態１に係るＵ相制御部１０２Ｕの構成とを対比する。この対比によって、実施の形態１に係るＵ相制御部１０２Ｕの特徴が明確化される。
【００２４】
図２は、発明者によるＵ相制御部１０２Ｕの構成の検討例を示したブロック図である。図２を参照して、Ｕ相制御部１０２ＵＡは、電圧指令信号発生部１１１と、三角波信号発生部１１２と、比較回路１１３と、反転回路１１６と、パルス遅延回路１２２Ａ，１２２Ｂと、ＡＮＤ回路１１７Ａ，１１７Ｂとを備える。
【００２５】
電圧指令信号発生部１１１は電圧指令信号を発生させる。電圧指令信号は、Ｕ相端子１０６Ｕ（すなわち上側素子１０８Ｕと下側素子１０８Ｌとの接続点）における交流電圧を制御するための電圧指令値を表わす。電圧指令信号の波形は、Ｕ相端子１０６から出力される交流電圧の波形、すなわち正弦波である。この正弦波は、ＰＷＭ制御において基本波として用いられる。
【００２６】
三角波信号発生部１１２は、三角波信号を生成する。三角波はＰＷＭ制御において搬送波として用いられる。
【００２７】
比較回路１１３は、電圧指令信号と三角波信号とを比較して、ＰＷＭ指令信号を発生させる。反転回路１１６は、ＰＷＭ指令信号を受けて、そのＰＷＭ指令信号の論理値と反対の論理値を有する信号を出力する。
【００２８】
パルス遅延回路１２２Ａは、比較回路１１３から出力されたＰＷＭ指令信号を遅延させて、イネーブル信号を出力する。同様に、パルス遅延回路１２２Ｂは、反転回路１１６から出力された信号を遅延させて、イネーブル信号を出力する。
【００２９】
ＡＮＤ回路１１７Ａは、ＰＷＭ指令信号と、パルス遅延回路１２２Ａから出力されたイネーブル信号との間の論理積により、ゲート制御信号ＧＵを出力する。ゲート制御信号ＧＵは上側素子１０８Ｕのゲートに与えられる。上側素子１０８Ｕはゲート制御信号ＧＵに応答してオンおよびオフされる。
【００３０】
ＡＮＤ回路１１７Ｂは、反転回路１１６の出力信号と、パルス遅延回路１２２Ｂから出力されたイネーブル信号との間の論理積により、ゲート制御信号ＧＬを出力する。ゲート制御信号ＧＬは下側素子１０８Ｌのゲートに与えられる。下側素子１０８Ｌはゲート制御信号ＧＬに応答してオンおよびオフされる。
【００３１】
図３は、図２に示したＵ相制御部１０２ＵＡおよびＵ相アーム１０１Ｕの動作を説明するための信号波形図である。図２および図３を参照して、電圧指令信号が三角波信号よりも大きいときには、ＰＷＭ指令信号の論理値は「１」である。一方、電圧指令信号が三角波信号よりも小さいときには、ＰＷＭ指令信号の論理値は「０」である。
【００３２】
時刻ｔ１において、電圧指令信号が三角波信号より小さくなる。したがって時刻ｔ１においてＰＷＭ指令信号の論理値が「１」から「０」へと切り換わる。さらに、パルス遅延回路１２２Ａから出力されるイネーブル信号（図３において「イネーブル（１）」と示す）も立ち下がる。したがって時刻ｔ１においてゲート制御信号ＧＵの論理値は「１」から「０」に切り換わる。ゲート制御信号ＧＵの変化に応じて、上側素子１０８Ｕの状態はオン（ＯＮ）状態からオフ（ＯＦＦ）状態へと変化する。ただし、上側素子１０８Ｕの特性のため、上側素子１０８Ｕは時刻ｔ１よりも後にオフする。
【００３３】
一方、反転回路１１６の出力（図３において「ＰＷＭ指令信号（反転）」と示す）は、時刻ｔ１において「０」から「１」へと切り換わる。これによりパルス遅延回路１２２Ｂから出力されるイネーブル信号（図３において「イネーブル（２）」と示す）が立ち上がる。時刻ｔ２においてイネーブル（２）の論理値が「１」に達する。これにより、ゲート制御信号ＧＬの論理値は「０」から「１」に切り換わる。ゲート制御信号ＧＬの変化に応じて、下側素子１０８Ｌの状態はオフ状態からオン状態へと変化する。
【００３４】
時刻ｔ１から時刻ｔ２までの間の期間には、上側素子１０８Ｕおよび下側素子１０８Ｌがともにオフ状態である期間Ｄが含まれる。この期間Ｄは実際のデッドタイムである。
【００３５】
続いて時刻ｔ３において電圧指令信号が三角波信号より大きくなる。したがって時刻ｔ３においてＰＷＭ指令信号の論理値が「０」から「１」へと切り換わる。応じてイネーブル（１）が立ち上がる。しかしながら立上がりの時定数のため、イネーブル（１）は時刻ｔ４において論理値「１」に達する。この結果、時刻ｔ４において、ゲート制御信号ＧＵが「０」から「１」へと変化する。
【００３６】
一方、時刻ｔ３において、ＰＷＭ指令信号（反転）の論理値が「１」から「０」へと変化する。さらにイネーブル（２）が立ち下げる。ゲート制御信号ＧＬは時刻ｔ３において「１」から「０」へと変化する。しかしながら下側素子１０８Ｌの特性のため、下側素子１０８Ｌは時刻ｔ３よりも後にオフする。時刻ｔ３から時刻ｔ４までの間の期間には、上側素子１０８Ｕおよび下側素子１０８Ｌがともにオフ状態である期間Ｄ（実際のデッドタイム）が含まれる。
【００３７】
時刻ｔ１から時刻ｔ３までの期間は、ＰＷＭ指令信号の論理値が「０」である期間である。この期間はデッドタイムに比べて十分に大きい。したがって、上側素子１０８Ｕと下側素子１０８Ｌとを相補的に動作させることができるとともに、デッドタイムを設定することができる。
【００３８】
時刻ｔ５から時刻ｔ６までの期間は、ＰＷＭ指令信号の論理値が「０」である期間である。この期間はデッドタイムに比べて著しく短い。時刻ｔ１における動作と同じく、パルス遅延回路１２２Ａ，１２２Ｂは、時刻ｔ５において、イネーブル信号（１）およびイネーブル信号（２）をそれぞれ変化させる。しかしながらイネーブル信号（１）およびイネーブル信号（２）の時定数のため、時刻ｔ６以後のイネーブル信号（１）の立ち上がりおよび時刻ｔ５以後のイネーブル信号（２）の立ち上がりが不十分となる。
【００３９】
このため、ゲート制御信号ＧＵは、時刻ｔ５において「１」から「０」に変化するが、時刻ｔ６においては、変化せずに「０」のままである。時刻ｔ７においてイネーブル信号（１）が論理値「１」に達すると、それによりゲート制御信号ＧＵが「０」から「１」へと変化する。また、時刻ｔ５から時刻ｔ６までの間の期間にはイネーブル信号（２）の立ち上がりが不十分であるので、ゲート制御信号ＧＬは、時刻ｔ５から時刻ｔ６の間の期間において「０」のままである。
【００４０】
時刻ｔ５から時刻ｔ７までの間の期間には、上側素子１０８Ｕの実際のオフ期間がＰＷＭ指令信号に従って決定されたオフ期間よりも長くなる。このためにインバータ回路の出力電圧の精度が低下することが起こりうる。実施の形態１によれば、このような課題を解決することができる。
【００４１】
図４は、実施の形態１に係るＵ相制御部１０２Ｕの構成を示したブロック図である。図２および図４を参照して、Ｕ相制御部１０２Ｕは、パルス遅延回路１２２Ａ，１２２Ｂに代えて、エッジ検出回路１１４およびカウンタ１１５Ａを備える点においてＵ相制御部１０２ＵＡと異なる。また、Ｕ相制御部１０２Ｕは、リセット回路１１８をさらに備える点においてＵ相制御部１０２ＵＡと異なる。Ｕ相制御部１０２Ｕの他の部分の構成は、Ｕ相制御部１０２ＵＡの対応する部分の構成と同じであるので以後の説明は繰り返さない。
【００４２】
エッジ検出回路１１４は、ＰＷＭ指令信号のエッジを検出して、ロード信号Ｌｏａｄを発生させる。カウンタ１１５は、ロード信号Ｌｏａｄを受けると、デッドタイム指令値Ｔｄをロードして、そのデッドタイム指令値Ｔｄをカウントする。カウンタ１１５がデッドタイム指令値Ｔｄをカウントする間、カウンタ１１５は「０」のイネーブル信号を出力する。カウンタ１１５からのイネーブル信号は、ＡＮＤ回路１１７Ａ，１１７Ｂに入力される。一方、カウンタ１１５がデッドタイム指令値Ｔｄをカウントしない間には、イネーブル信号の論理値は「１」である。
【００４３】
リセット回路１１８は、反転回路１１９Ａと、ＡＮＤ回路１１９Ｂとを備える。反転回路１１９Ａはイネーブル信号を受けて、そのイネーブル信号の論理値と反対の論理値を有する信号を出力する。ＡＮＤ回路１１９Ｂは、ロード信号Ｌｏａｄと反転回路１１９Ａの出力信号との論理積により、リセット信号Ｒｅｓｅｔを出力する。カウンタ１１５Ａがリセット信号Ｒｅｓｅｔを受けると、カウンタ１１５は残りのカウント値を０に設定する。すなわち、リセット回路１１８は、カウンタ１１５がデッドタイムをカウントしている途中にエッジ検出回路１１４がＰＷＭ指令信号のエッジを検出した場合に、カウンタ１１５がカウントすべき残りのカウント値を、指定されたデッドタイムに対応するカウント値（デッドタイム指令値Ｔｄ）よりも小さい値に設定する。残りのカウント値が０になることにより、カウンタ１１５がデッドタイムのカウントを終了する。したがってイネーブル信号の論理値が「０」から「１」へと変化する。
【００４４】
図５は、図４に示したＵ相制御部１０２ＵおよびＵ相アーム１０１Ｕの動作を説明するための信号波形図である。図５に示された時刻ｔ１〜ｔ６は、図３に示された時刻ｔ１〜ｔ６にそれぞれ対応する。
【００４５】
時刻ｔ１においてＰＷＭ指令信号の論理値が「１」から「０」へと切り換わる。これによりエッジ検出回路１１４はロード信号Ｌｏａｄを出力する。ロード信号Ｌｏａｄに応じて、カウンタ１１５は、デッドタイムのカウントを開始する。具体的には、カウンタ１１５は、一定の割合でカウント値をＴｄから０へと減少させる。時刻ｔ２においてカウント値が０に到達する。したがって、時刻ｔ１から時刻ｔ２までの間の期間の長さがデッドタイム指令値Ｔｄによって指定された長さに等しい。
【００４６】
時刻ｔ１から時刻ｔ２までの間、カウンタ１１５が動作しているため、イネーブル信号の論理値は「０」である。したがって時刻ｔ１から時刻ｔ２までの間、ゲート制御信号ＧＵ，ＧＬの各々の論理値は「０」である。
【００４７】
時刻ｔ２においてイネーブル信号の論理値が「０」から「１」へと変化する。時刻ｔ２においてＰＷＭ指令信号の論理値は「０」である。したがって、時刻ｔ２において反転回路１１６の出力信号の論理値は「１」である。反転回路１１６の出力信号の論理値とイネーブル信号の論理値とがともに「１」であるので、ゲート制御信号ＧＬの論理値は「１」である。
【００４８】
時刻ｔ３においてＰＷＭ指令信号の論理値が「０」から「１」へと切り換わる。応じてエッジ検出回路１１４は信号Ｌｏａｄを出力する。信号Ｌｏａｄに応じて、カウンタ１１５は、時刻ｔ３からデッドタイム指令値Ｔｄのカウントを開始する。時刻ｔ４においてカウント値が０に到達する。時刻ｔ３から時刻ｔ４までの間の期間はデッドタイム指令値Ｔｄに等しい。
【００４９】
時刻ｔ３から時刻ｔ４までの間には、イネーブル信号の論理値は「０」である。したがって時刻ｔ３から時刻ｔ４までの間、ゲート制御信号ＧＵ，ＧＬの各々の論理値は「０」である。
【００５０】
時刻ｔ１から時刻ｔ４までの間、ゲート制御信号ＧＵの論理値は「０」である。上側素子１０８Ｕは、時刻ｔ１から遅れてオン状態からオフ状態へと変化し、時刻ｔ４においてオフ状態からオン状態へと変化する。一方、ゲート制御信号ＧＬは、時刻ｔ２において「０」から「１」へと変化し、時刻ｔ３において、「１」から「０」へと変化する。下側素子１０８Ｌは、時刻ｔ２においてオフ状態からオン状態へと変化し、時刻ｔ３から遅れてオン状態からオフ状態へと変化する。
【００５１】
時刻ｔ１から時刻ｔ３までの期間は、ＰＷＭ指令信号の論理値が「０」である期間である。この期間はデッドタイム指令値Ｔｄに対応する期間に比べて十分に大きい。したがって、期間Ｄをデッドタイムとして設けることができる。ここまで説明した動作は、図３に示された動作と同じである。
【００５２】
時刻ｔ５から時刻ｔ６までの期間は、ＰＷＭ指令信号の論理値が「０」である期間である。時刻ｔ５において、エッジ検出回路１１４は、ロード信号Ｌｏａｄを発生させる。ロード信号Ｌｏａｄに応じて、カウンタ１１５は、デッドタイム指令値Ｔｄをロードするとともに、カウント値をＴｄから一定の割合で減少させる。一方、時刻ｔ６においてＰＷＭ指令信号の論理値が「０」から「１」に変化する。
【００５３】
時刻ｔ５から時刻ｔ６までの期間の長さはａである。時刻ｔ６におけるカウント値は（Ｔｄ−ａ）であり、０に達していない。しかしながら、時刻ｔ６においてもロード信号Ｌｏａｄが発生する。時刻ｔ６において、イネーブル信号の論理値は「０」であるので反転回路１１９Ａの出力信号の論理値は「１」である。さらに、時刻ｔ６では、ロード信号Ｌｏａｄの論理値も「１」である。したがって時刻ｔ６においてリセット信号Ｒｅｓｅｔが発生する。カウント値は、リセット信号Ｒｅｓｅｔに応じて、時刻ｔ６において（Ｔｄ−ａ）から０へと変化する。すなわち、カウンタ１１５のカウント動作が強制的に終了する。
【００５４】
カウント値が０になるため、時刻ｔ６においてイネーブル信号の論理値は「１」になる。さらに時刻ｔ６においてＰＷＭ指令信号の論理値も「１」である。このため、ゲート制御信号ＧＵの論理値は「１」となる。ゲート制御信号ＧＵの論理値が「１」になることで、上側素子１０８Ｕの状態はオフ状態からオン状態へと変化する。
【００５５】
このように実施の形態１によれば、ＰＷＭ指令信号によって設定された上側素子のオフ期間がデッドタイムの設定値よりも短い場合に、上側素子のオフ指令が発生した時点からのデッドタイムの計測を上側素子のオン指令の発生時点で停止する。これにより、上側素子１０８Ｕのオフ状態がＰＷＭ指令信号に従って決定されたオフ期間よりも大幅に長くなることを防止できる。したがって、インバータ回路の出力電圧の精度の低下をできるだけ抑えることが可能となる。
【００５６】
［実施の形態２］
図６は、実施の形態２に係るＵ相制御部１０２ＵＢの構成を示したブロック図である。図４および図６を参照して、Ｕ相制御部１０２ＵＢは、リセット回路１１８に代えて減算回路１２１を備える点でＵ相制御部１０２Ｕと異なる。Ｕ相制御部１０２ＵＢは、カウンタ１１５に代えてカウンタ１１５Ａを備える点でＵ相制御部１０２Ｕと異なる。Ｕ相制御部１０２ＵＢの他の部分の構成は、Ｕ相制御部１０２Ｕの対応する部分の構成と同じであるので以後の説明は繰り返さない。
【００５７】
減算回路１２１は、デッドタイム指令値Ｔｄから、カウンタ１１５Ａのカウント値を減算する。その減算の結果はカウンタ１１５Ａに与えられる。カウンタ１１５Ａは、ロード信号Ｌｏａｄに応じて、減算回路１２１の減算結果をロードする。そして、カウンタ１１５Ａは、その減算結果から一定の割合でカウント値を減少させる。
【００５８】
図７は、図６に示したＵ相制御部１０２ＵＢおよびＵ相アーム１０１Ｕの動作を説明するための信号波形図である。図５および図７を参照して、時刻ｔ６以前では、Ｕ相制御部１０２Ｕの動作は、Ｕ相制御部１０２Ｕの動作と同じである。時刻ｔ６において、ＰＷＭ指令信号の論理値が「０」から「１」に変化する。これによりロード信号Ｌｏａｄが発生する。時刻ｔ５から時刻ｔ６までの間に、カウント値はＴｄから（Ｔｄ−ａ）へと減少する。したがって、減算回路１２１による減算の結果は、｛Ｔｄ−（Ｔｄ−ａ）｝＝ａとなる。時刻ｔ６において、図６に示したカウンタ１１５Ａに、減算結果であるカウント値ａがロードされる。時刻ｔ６以後、カウンタ１１５Ａは、カウント値を「ａ」から一定の割合で減少させる。これによりカウント値は時刻ｔ８において０に達する。
【００５９】
時刻ｔ６においてカウント値にＴｄがロードされた場合には、カウント値は時刻ｔ７において０に達する。しかしながら、実施の形態２によれば、カウント値は時刻ｔ７よりも前の時刻（時刻ｔ８）に０に達する。
【００６０】
時刻ｔ８においてカウント値が０になるため、イネーブル信号の論理値は「１」になる。さらに時刻ｔ８においてＰＷＭ指令信号の論理値も「１」である。このため、ゲート制御信号ＧＵの論理値は「１」となる。ゲート制御信号ＧＵの論理値が「１」になることで、上側素子１０８Ｕの状態はオフ状態からオン状態へと変化する。
【００６１】
したがって実施の形態２によれば、実施の形態１と同様に、上側素子１０８Ｕのオフ状態がＰＷＭ指令信号に従って決定されたオフ期間よりも大幅に長くなることを防止できる。これによりインバータ回路の出力電圧の精度の低下をできるだけ抑えることが可能となる。
【００６２】
なお、上記の実施の形態１，２では、本発明に係る電力変換装置の一つの実施形態として三相インバータを示した。しかしながら、本発明に係る電力変換装置は、三相コンバータであってもよい。一般に、三相コンバータも、直流電源の正極と負極との間に直列に接続された２つのスイッチング素子を有し、２つのスイッチング素子はＰＷＭ制御に従って相補的に動作する。さらに、２つのスイッチングが同時にオンしないようにデッドタイムが設定される。したがって、本発明に係る電力変換装置は、三相コンバータでもよい。同様に、本発明に係る電力変換装置は、直流電源の正極と負極との間に直列に接続された２つのスイッチング素子を有するＤＣ／ＤＣコンバータであってもよい。
【００６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６４】
１００  インバータ装置、１０１  三相インバータ回路、１０１Ｕ  Ｕ相アーム、１０１Ｖ  Ｖ相アーム、１０１Ｗ  Ｗ相アーム、１０２  インバータ制御装置、１０２Ｕ，１０２ＵＡ，１０２ＵＢ  Ｕ相制御部、１０２Ｖ  Ｖ相制御部、１０２Ｗ  Ｗ相制御部、１０３  正極端子、１０４  負極端子、１０５  コンデンサ、１０６Ｕ  Ｕ相端子、１０６Ｖ  Ｖ相端子、１０６Ｗ  Ｗ相端子、１０８Ｌ，１０９Ｌ，１１０Ｌ  下側素子、１０８Ｕ，１０９Ｕ，１１０Ｕ  上側素子、１１１  電圧指令信号発生部、１１２  三角波信号発生部、１１３  比較回路、１１４  エッジ検出回路、１１５，１１５Ａ  カウンタ、１１６，１１９Ａ  反転回路、１１７Ａ，１１７Ｂ，１１９Ｂ  ＡＮＤ回路、１１８  リセット回路、１２１  減算回路、１２２Ａ，１２２Ｂ  パルス遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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